(57)【特許請求の範囲】
【請求項１】
第１導電型ベース層と、前記第１導電型ベース層の上に形成された第２導電型ベース層と、前記第２導電型ベース層の上に形成された第１導電型ソース層と、前記第１導電型ソース層の表面から前記第１導電型ベース層に達する平行に形成された複数の第１のトレンチ溝と、前記第１のトレンチ溝内部にあって、前記第１導電型ベース層と前記第１導電型ソース層とで挟まれた前記第２導電型ベース層上に、ゲート絶縁膜を介して配設されたゲート電極と、前記第１導電型ソース層の表面から前記第２導電型ベース層に達する複数の第２のトレンチ溝と、前記第２のトレンチ溝内部で前記第１導電型ソース層及び前記第２導電型ベース層と電気的に接続された第１の主電極と、を具備し、前記第１のトレンチ溝間に挟まれた領域に、前記第２のトレンチ溝と前記第１導電型ソース層とが交互に配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【従来の技術】
図１２に、従来のトレンチ構造を持つＭＯＳ駆動型パワー素子の断面図および斜視図を示す。従来のトレンチ構造の製造方法は、Ｎ型高抵抗基板１の表面にＰ型ベース層２を拡散形成し、その表面に選択的にＮ型ソース層３を拡散形成する。その後ＭＯＳゲート用のトレンチ溝を形成し、ゲート絶縁膜４で覆い、ゲート電極５を埋め込んだ後、絶縁膜６を堆積して蓋をする（図１２（ａ））。この後、コンタクト窓を開け（図１２（ｂ））、最後にエミッタ電極１０を表面に形成してＭＯＳゲート構造が形成される（図１２（ｃ））。このトレンチＭＯＳゲート構造の製造過程では、エミッタ電極１０とＰ型ベース層２が接続されるように図１２（ａ）に示したようにマスク合わせのマージンが必要だった。また、ゲート電極５とエミッタ電極１０の短絡を防ぐために図１２（ｂ）に示したようにマスク合わせのマージンを持たせる必要があった。これらの合わせマージンのため、素子の微細化が困難となりオン抵抗の低減等の特性改善が難しかった。
【０００３】
【発明が解決しようとする課題】
以上説明したように、従来のトレンチゲート構造を持つ半導体装置の作製プロセスでは、トレンチ溝形成、Ｎ型ソース層形成とコンタクト窓形成のそれぞれのマスクを合わせるためのマージンが必要であった。このため、素子構造の微細化はマスク合わせのマージンに制限されるという問題があった。
【０００４】
本発明はかかる事情に鑑みてなされたものであり、微細化の可能な半導体装置を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】
そこで上記課題を解決するために、本発明は、平行なトレンチゲートに挟まれた領域に、コンタクト用のトレンチ溝とソース層とを交互に形成することにより、マスク合わせを不要とし、微細化を可能として素子特性を向上させることが特徴である。
【０００６】
即ち、本発明は、第１導電型ベース層と、前記第１導電型ベース層の上に形成された第２導電型ベース層と、前記第２導電型ベース層の上に形成された第１導電型ソース層と、前記第１導電型ソース層の表面から前記第１導電型ベース層に達する平行に形成された複数の第１のトレンチ溝と、前記第１のトレンチ溝内部にあって、前記第１導電型ベース層と前記第１導電型ソース層とで挟まれた前記第２導電型ベース層上に、ゲート絶縁膜を介して配設されたゲート電極と、前記第１導電型ソース層の表面から前記第２導電型ベース層に達する複数の第２のトレンチ溝と、前記第２のトレンチ溝内部で前記第１導電型ソース層及び前記第２導電型ベース層と電気的に接続された第１の主電極と、を具備し、前記第１のトレンチ溝間に挟まれた領域に、前記第２のトレンチ溝と前記第１導電型ソース層とが交互に配置されていることを特徴とする半導体装置を提供する。
【０００８】
本発明によれば、トレンチＭＯＳゲート構造がマスク合わせ無しで作製できるため、微細化が可能となり素子性能が向上する。
【０００９】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１０】
図１に本発明の第１の実施形態を示す。図１はトレンチＭＯＳゲート構造の素子の製造工程を示す断面図および斜視図である。図１２に示した従来の製造工程と異なる点は、Ｎ型ソース層３がＰベース層２上に、マスク合わせなしで全面に拡散形成されている事、ゲート電極５がトレンチ溝に深く埋め込まれている点である（図１（ａ））。その後Ｎソース層３表面が出るまでＲＩＥ（リアクティブ・イオン・エッチング）や、ＣＭＰ（ケミカル・メカニカル・ポリッシュ）等を用いて絶縁膜６およびゲート絶縁膜４をエッチングし（図１（ｂ））、レジスト７を付けた後ゲート電極５と直交するようにパターニングを行ない（図１（ｃ））、シリコンのエッチング速度の高い条件（シリコンＲＩＥ等）でコンタクト用のトレンチ溝を掘る（図１（ｄ））。この方法を用いて、トレンチゲート構造を作製すると、パターニングはトレンチゲート用と、トレンチコンタクト用に２回必要だが、パターン合わせが不要なため、素子の微細化が可能となり素子特性が向上する。
【００１１】
図２は、図１（ｄ）に示した実施形態を表面から見た平面図である。平行に形成されたトレンチゲート部分（ゲート絶縁膜４と絶縁膜６）に挟まれた領域に、トレンチコンタクトを形成してＰ型ベース層２が見える領域と、トレンチコンタクトを掘らないでＮ型ソース層３を残している領域が交互に形成されている。このトレンチコンタクトを掘った部分の幅ＷｐとＮ型ソース層３が残っている部分の幅Ｗｎの比率を変える事により、トレンチＭＯＳのチャネル密度を変える事ができる。チャネル密度を小さく（Ｗｐの割合を大きく）した場合、ＭＯＳの飽和電流を小さくできるため素子のラッチアップ耐量や負荷短絡耐量を強くできる。逆にチャネル密度を大きく（Ｗｎの割合を大きく）した場合、ＭＯＳのオン抵抗が低くなり、素子の損失を低減できる。
【００１２】
図３は本発明の第２の実施形態を示す断面図である。図１の第１の実施例と異なる点は、ゲート絶縁膜に窒化シリコンを酸化シリコンで挟んだＯＮＯ膜８を用いる点と（図３（ａ））、その後基板を酸化するとＯＮＯ膜８上には酸化膜は成長せずゲート電極５上に厚いシリコン酸化膜９が形成されるので絶縁膜６を堆積する必要が無い点（図３（ｂ））である。その後、Ｎ型ソース層３が表面に出るまでエッチングを行い（図３（ｃ））、この後のプロセスは図１（ｃ）、（ｄ）に示したものと同様にする事によって、パターン合わせが不要で、素子の微細化が可能となる。
【００１３】
図４は、本発明の第３の実施形態を示す斜視図である。図４では縦形ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ−Ｂｉｐｏｌｅｒ−Ｔｒａｎｓｉｓｔｏｒ）に本発明のトレンチＭＯＳゲート構造を用いている。トレンチゲート電極５のある表面にはエミッタ電極１０が接続され、反対側の表面にはＮ型バッファ層１３が拡散形成され、その表面にＰ型エミッタ層１１が拡散形成されて、コレクタ電極１２が接続されている。この縦形ＩＧＢＴを本発明のプロセスを用いて作製すると、エミッタ電極１０側の微細化が可能となりＭＯＳゲートのチャネル密度を高くできるので、素子のオン抵抗を低くする事ができる。
【００１４】
図５は、本発明をＩＧＢＴに用いた場合の効果を示すための断面図及び斜視図である。図５（ａ）は、図１２に用いた従来のトレンチゲート構造の場合の、ＩＧＢＴの動作原理図で、素子がオン状態の時電子はトレンチゲート側壁を通ってＮ型ソース層３からＮ型高抵抗基板１に流れ、ホールはＮ型高抵抗基板１からＰ型ベース層２を通ってエミッタ電極１０に流れる。この時、ホールは電子が注入するトレンチ側壁に一旦近づいて、Ｎ型ソース層３の直下を通ってエミッタ電極１０に排出されるため、ホール電流が多くなるとＰ型ベース層の拡散抵抗成分により、Ｎ型ソース層３直下の電位が上昇し、Ｐ型ベース層２とＮ型ソース層３で形成されるＰＮダイオードのビルトイン電圧（約０．７Ｖ）を超えた時点で、電子がトレンチゲートによる制御とは無関係に注入し、その電子がベース電流となってＰ型エミッタ層１１からホールが注入するラッチアップ現象が起こる。一方図５（ｂ）は本発明のプロセスを用いたＩＧＢＴをトレンチゲートと平行方向の断面から見た斜視図である。断面に切っている部分が丁度トレンチ側壁の部分でＭＯＳチャネルとして使用されている部分である。本発明のプロセスを用いたＩＧＢＴの場合、ホールはＮ型ソース層３の直下を通らずトレンチ側壁沿いにエミッタ電極１０へ排出されるため、ホール電流が大きくなってもラッチアップは起こらず制御可能な電流が大きくなる。
【００１５】
図６は、本発明の第４の実施形態を示した斜視図である。図６は本発明の構造を用いた縦形ＭＯＳＦＥＴである。トレンチゲート電極５のある表面にはソース電極１４が接続され、反対側の表面にはＮ型ドレイン層１５が拡散形成され、ドレイン電極１６が接続されている。この縦形ＭＯＳＦＥＴを本発明のプロセスを用いて作製すると、ソース電極１４側の微細化が可能となりＭＯＳゲートのチャネル密度を高くできるので、素子のオン抵抗を低くする事ができる。
【００１６】
図７は、本発明の第５の実施形態を示した斜視図である。図６は本発明の構造を用いた横形ＩＧＢＴである。Ｎ型高抵抗基板１の表面に選択的に、Ｎ型ソース層３とＰ型ベース層２と接続したエミッタ電極１０を形成し、Ｎ型バッファ層１３及びＰ型エミッタ層１１を選択的にＮ型高抵抗基板１の表面に拡散形成し、コレクタ電極１２がＰ型エミッタ層１１と接続されている。この横形ＩＧＢＴを本発明のプロセスを用いて作製すると、エミッタ電極１０側の微細化が可能となりＭＯＳゲートのチャネル密度を高くできるので、素子のオン抵抗を低くする事ができる。また、図５に示したようにラッチアップ耐量を大きくする事もできる。
【００１７】
図８は、本発明の第６の実施形態を示した斜視図である。図８は本発明の構造を用いた横形ＭＯＳＦＥＴである。Ｎ型高抵抗基板１の表面に選択的にＮ型ソース層３とＰ型ベース層２と接続したソース電極１４を形成し、Ｎ型ドレイン層１５を選択的にＮ型高抵抗基板１の表面に拡散形成し、ドレイン電極１６がＮ型ドレイン層１５と接続されている。この横形ＭＯＳＦＥＴを本発明のプロセスを用いて作製すると、ソース電極１４側の微細化が可能となりＭＯＳゲートのチャネル密度を高くできるので、素子のオン抵抗を低くする事ができる。
【００１８】
図９は、本発明の第７の実施形態を示す斜視図である。第１の実施例を示した図１（ｃ）で、コンタクト用のパターニングを行ない、シリコンＲＩＥでコンタクト用のトレンチ溝を掘った直後に、ボロンをイオン注入して（図９（ａ））、レジスト７を取り除き、高温アニールによってＰ型コンタクト層１９を形成する（図９（ｂ））。Ｐ型コンタクト層１９により、エミッタ電極１０とＰ型ベース層２とのコンタクト抵抗が小さくなり、ＩＧＢＴに本プロセスを用いた場合ホールの排出抵抗を低減できるのでラッチアップ耐量を向上する事ができる。
【００１９】
図１０は、本発明の第８の実施形態を示す斜視図である。図１（ｄ）でコンタクト用のトレンチ溝を掘った後に、ボロンをイオン注入して（図１０（ａ））、高温アニールによってＰ型コンタクト層１９およびＰ型ブロック層２０を形成する。図９（ｂ）の場合と同様に、Ｐ型コンタクト層１９はホールの排出抵抗を小さくする働きがある。一方、同時に拡散形成されるＰ型ブロック層２０は、エミッタ電極１０とＮ型ソース層３とが基板表面でコンタクトするのを妨げるためコンタクト抵抗を大きくする事ができ、素子に大電流が流れた時、Ｎ型ソース層３の電位を高くして、実質的に印加されるゲート電圧を低くして電流を絞るフィードバック効果が期待でき、また同時にＰベース層２の電位上昇を抑制してラッチアップ耐量も向上させる事ができる。
【００２０】
図１１は、本発明の第９の実施形態を示す断面図である。図１（ａ）のように基板表面を絶縁膜６で覆った後、トレンチゲートの一部分を選択的にレジスト７で保護してＮ型ソース層３が出るまでエッチングを行う。この時、トレンチゲートのマスクと保護する絶縁膜用のマスクの合わせマージンが必要となるが、マージンの必要な部分だけ幅広く設計しておき、マージンの必要無い部分は幅狭く設計する事で、微細化を可能とする。この構造を用いる事で、エミッタ電極１０と接続しないＰベース層２を作る事ができ、ホールの蓄積効果を用いて高耐圧を実現しながらオン抵抗を低減できる構造のＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ：Ｍ．Ｋｉｔａｇａｗａ  ｅｔ  ａｌ．，ＩＥＥＥ  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ（１９９３），ｐｐ．６７９−６８２）が作製できる。
【００２１】
【発明の効果】
以上述べたように、本発明によれば、従来２回必要だったマスク合わせ無しでトレンチＭＯＳゲート構造が作製できるため、微細化が可能となり素子性能が向上する。また、ＩＧＢＴの場合ホールの排出抵抗を低減できるため、素子のラッチアップ耐量を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す図。
【図２】第１の実施形態を示す平面図。
【図３】本発明の第２の実施形態を示す断面図。
【図４】本発明の第３の実施形態を示す図。
【図５】本発明の効果を説明する図。
【図６】本発明の第４の実施形態を示す図。
【図７】本発明の第５の実施形態を示す図。
【図８】本発明の第６の実施形態を示す図。
【図９】本発明の第７の実施形態を示す図。
【図１０】本発明の第８の実施形態を示す図。
【図１１】本発明の第９の実施形態を示す断面図。
【図１２】従来のトレンチゲート構造を示す図。
【符号の説明】
１：Ｎ型高抵抗基板
２：Ｐ型ベース層
３：Ｎ型ソース層
４：ゲート絶縁膜
５：ゲート電極
６：絶縁膜
７：レジスト
８：ＯＮＯ膜
９：シリコン酸化膜
１０：エミッタ電極
１１：Ｐ型エミッタ層
１２：コレクタ電極
１３：Ｎ型バッファ層
１４：ソース電極
１５：Ｎ型ドレイン層
１６：ドレイン電極
１７：絶縁膜
１８：シリコン基板
１９：Ｐ型コンタクト層
２０：Ｐ型ブロック層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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