(57)【特許請求の範囲】
【請求項１】
メモリに順次に貯蔵されたデータをランダムに出力する装置において、
前記メモリに位置を表示する１番目のインデックスを生成する装置と、
前記メモリに貯蔵された入力データのサイズを示すパラメータと前記１番目のインデックスを比較する装置と、
前記１番目のインデックスが前記パラメータより小さいか、それとも同一である場合、
前記メモリの位置を示すアドレスを出力する装置と、から構成され、
前記１番目のインデックスを生成する装置は、前記１番目のインデックスが前記パラメータより大きい場合、次の周期の制御信号の発生の前に２番目のインデックスを生成する装置であることを特徴とする装置。
【請求項２】
前記１番目のインデックスを生成する装置は、第１制御信号または第２制御信号の入力によってそれぞれの１番目のインデックスまたは２番目のインデックスを生成するインデックス発生器であることを特徴とする請求項１記載の装置。
【請求項３】
前記第１制御信号は、前記１番目のインデックスを生成するために前記インデックス発生器によって周期的に受信されることを特徴とする請求項２記載の装置。
【請求項４】
前記第２制御信号は、前記パラメータが前記１番目の１インデックスより大きい場合に生成され、前記２番目のインデックスを生成するために前記インデックス発生器によって受信されることを特徴とする請求項３記載の装置。
【請求項５】
前記比較する装置は、前記パラメータと前記インデックス発生器からのインデックスとを受信し、前記インデックスが前記パラメータより大きい場合、第２制御信号を出力する比較器であることを特徴とする請求項４記載の装置。
【請求項６】
前記アドレスを出力する装置は、第３制御信号の入力によって前記アドレスを生成するアドレス発生器であることを特徴とする請求項５記載の装置。
【請求項７】
メモリに順次に貯蔵されたデータをランダムに出力する装置において、
第１周期に第１制御信号を受信し、第２周期に第２制御信号を出力し、第３周期に第３制御信号を出力する遅延器と、
第１制御信号または第４制御信号のいずれか１つの信号を受信し、前記第１制御信号または第４制御信号の受信結果によって前記メモリに位置を表示するインデックスを出力するインデックス発生器と、
前記メモリに貯蔵された前記データのサイズを示すパラメータと前記第１制御信号の受信結果によって前記インデックス発生器が出力したインデックスを比較し、前記インデックスが前記パラメータより大きい場合、前記第２制御信号の受信によって前記インデックス発生器に次の周期の制御信号の発生の前に第４制御信号を出力する比較器と、から構成されることを特徴とする装置。
【請求項８】
前記第３周期は、前記第２周期より大きく、前記第１周期より小さいことを特徴とする請求項７記載の装置。
【請求項９】
前記インデックスを発生し、前記第３制御信号の受信結果によって前記インデックスが示すメモリアドレスを前記メモリに出力するアドレス発生器をさらに備えることを特徴とする請求項８記載の装置。
【請求項１０】
前記メモリは、前記メモリアドレスに位置したデータを出力することを特徴とする請求項９記載の装置。
【請求項１１】
メモリから貯蔵されたデータを出力する方法において、
前記メモリに入力データを順次に貯蔵する過程と、前記貯蔵された入力データのサイズを決定する過程と、
第１制御信号を受信して１番目のインデックスを生成する過程と、
前記１番目のインデックスと前記データのサイズを比較し、前記１番目のインデックスが前記データのサイズより大きい場合は２番目のインデックスを生成する過程と、
前記２番目のインデックスが生成されない場合は、前記１番目のインデックスに対応するメモリアドレスを出力する過程と、
前記２番目のインデックスが生成される場合は、前記２番目のインデックスに対応するメモリアドレスを出力する過程と、から構成されることを特徴とする方法。
【請求項１２】
入力データのサイズを決定する制御器の制御によって動作し、入力データを順次に貯蔵し、アドレス発生器が生成するアドレスの受信結果によってメモリのアドレスに貯蔵されたデータを出力するメモリにアドレスを出力するインターリーバにおいて、
第１周期には第１インデックスイネーブル信号を受信し、比較器イネーブル信号を出力し、第２周期にはアドレス発生器イネーブル信号を出力する遅延器と、
前記第１インデックスイネーブル信号または第２インデックスイネーブル信号のいずれか１つの信号を受信し、前記第１インデックスイネーブル信号または前記第２インデックスイネーブル信号の受信結果によってインデックスを出力するインデックス発生器と、
比較器イネーブル信号の受信によって前記第１インデックスイネーブル信号の受信結果によって前記インデックス発生器が出力したインデックスと前記データのサイズを比較し、前記インデックスが前記データのサイズより大きい場合は、次の周期の制御信号の発生の前に第２インデックスイネーブル信号を出力する比較器と、
前記アドレス発生器の入力は前記インデックス発生器の出力に対応し、前記アドレス発生器イネーブル信号を受信すると、最後に生成されたインデックスに対応するメモリアドレスを出力するアドレス発生器と、から構成されることを特徴とするインターリーバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的にデジタル通信に応用される技術であり、基地局の送／受信器及びターボ符号器を備える移動通信端末の送／受信器に関する。特に、本発明は、ターボ符号器のインターリーバをより効果的に具現する装置及び方法に関し、さらに、パンクチュアによる出力遅延を除去する技術を提供する。
【０００２】
【従来の技術】
デジタル通信システムにおいて、一般的に、送信器及び受信器は、チャネル符号器及び復号器を含む。前記チャネル符号器としては、代表的にコンボルーション符号器及びターボ符号器が使用されている。前記ターボ符号器は、内部インターリーバを含み、前記内部インターリーバは、読み取りアドレスをランダムに発生することによって、メモリに貯蔵された入力データの順を変えて出力する。
一般的に、連続的な信号を出力する過程において、信号をパンクチュアリング（puncturing）し、次の有効の信号を出力すると、前記パンクチュアによってパンクチュア前及びパンクチュア後の有効の信号の出力が非連続的である出力遅延が発生する。
【０００３】
図１は、一般的なインターリーバ１０を示す図である。
図１を参照すると、アドレス発生器１１は、入力データの出力される順を変更するためのアドレスを生成する。前記アドレス発生器１１は、入力データのサイズＳが２次元マトリックスのサイズＫより小さい場合、(Ｋ−Ｓ)個の無効のアドレスを発生する。パンクチュア（puncturer）１２は、前記無効のアドレスをパンクチュアする。
【０００４】
図２は、一般的なインターリーバにおけるパンクチュアによる出力遅延を示す図である。
参照番号２１は、図１に示すアドレス発生器１１の出力信号の例を示す。黒色表示の２１Ａ及び２１Ｂは、それぞれ無効のアドレスの位置を示す。前記パンクチュア器１２は、前記信号２１のアドレスを受信して表示された部分の無効のアドレスをパンクチュアし、図２の信号２２を出力する。前記信号２２から分かるように、前記パンクチュアによって前記アドレス信号は非連続的になり、前記パンクチュア後のアドレスは遅延される。
ＵＭＴＳ(Universal  Mobile Telecommunication System)において、従来の技術は、チャネル符号器及びチャネル復号器に一般的に使用され、任意の時間に発生する遅延を処理するために追加的に複雑な動作を必要とした。
【０００５】
図３は、一般的なターボ符号器を示す図である。
図３を参照すると、伝送データは、前記ターボ符号器３５の入力ポート３０を通して前記ターボ符号器３５の第１符号器３１及びインターリーバ３２に入力される。前記第１符号器３１は、入力データを符号化して第１パリティビットＰ１を出力する。前記インターリーバ３２は、入力データの入力順序を変えて出力する。第２符号器３３は、前記インターリービングされた前記入力データを符号化して第２パリティビットＰ２を出力する。さらに、前記入力データがそのまま出力されるビットをシステマティックビットＸと称する。
従って、前記ターボ符号器３５は、前記入力伝送データとして前記システマティックビットＸ、前記第１パリティビットＰ１、及び前記第２パリティビットＰ２を出力する。
【０００６】
ＵＭＴＳシステムにおいて、制御器(図示せず)は、４０乃至５１１２の範囲の入力データのサイズを決定し、前記入力データのビットを前記ターボ符号器３５に前もって知らせる。従って、前記ターボ符号器３５は、可変の入力データを符号化する。前記インターリーバ３２は、前記入力データを順次に貯蔵するメモリ、及び前記メモリに貯蔵された前記入力データを入力順序と異なる順序で出力するために、所定のインターリービング規則によって読み取りアドレスを発生するアドレス発生器から構成される。例えば、２３７ビットのサイズＳの入力データを貯蔵するためには、１５行Ｒ及び１６列Ｃを有する２次元マトリックスのサイズＫが２４０(Ｋ＝Ｒ×Ｃ)であるメモリが必要である。従って、前記メモリは、前記マトリックスの２４０ビット貯蔵領域に前記２３７ビットの入力データを順次に貯蔵する。貯蔵領域の残りの３ビットは使用されない。前記アドレス発生器は、インターリービング規則によってアドレスを生成する。この時、所定のインターリービング規則によって生成されたインターリービングインデックスＩが入力データＳ(２３７)より大きい場合、前記アドレスは無視される。反面、前記発生されたアドレスが入力データＳ(２３７)より小さいか、それとも同一である場合は、前記メモリの前記アドレスに貯蔵されたデータを前記第２符号器３３に出力する。前記入力データＳより大きいアドレスを無視することによって、前記第２符号器３３へのデータ伝送は非連続になり、時間遅延が発生する。
【０００７】
前記遅延によって、前記インターリーバ３２の正確な処理時間の予測は困難になり、前記非連続的なデータの出力を連続的なデータに再構成するためには付加的な制御回路が必要になるという問題点がある。
従って、ターボ符号器のインターリーバを効果的に具現し、パンクチュアによって発生する遅延を除去する技術が必要になった。
【０００８】
【発明が解決しようとする課題】
従って、前記従来技術の問題点を解決するための本発明の目的は、時間遅延なしでインターリービングを遂行してデータを出力する装置及び方法を提供することにある。
本発明の他の目的は、連続的な出力信号をパンクチュアする場合、パンクチュアによる時間遅延なしで信号を出力する装置及び方法を提供することにある。
本発明のまた他の目的は、ターボ符号器の第２符号器に連続的なデータを提供するインターリーバを提供することにある。
本発明のまた他の目的は、メモリに貯蔵されたデータを出力する方法を提供することにある。
【０００９】
【課題を解決するための手段】
前述したような課題を解決するために本発明は、任意の行Ｒ及び列Ｃを有する２次元マトリックスのサイズがＫであるメモリに貯蔵されたサイズＳのデータ、及び所定のインターリービング規則によって前記メモリに貯蔵されたデータをランダムに出力するためにインターリービングインデックスを生成する装置及び方法を提供する。
【００１０】
メモリに順次に貯蔵されたデータをランダムに出力する装置は、第１周期に第１制御信号を受信し、第２周期に第２制御信号を出力し、第３周期に第３制御信号を出力する遅延器と、第１制御信号または第４制御信号のいずれか１つの信号を受信し、前記第１制御信号または第４制御信号の受信結果によって前記メモリに位置を表示するインデックスを出力するインデックス発生器と、前記メモリに貯蔵された前記データのサイズを示すパラメータと前記インデックスを比較し、前記インデックスが前記パラメータより大きい場合、前記第２制御信号の受信によって前記インデックス発生器に第４制御信号を出力する比較器と、から構成される。
【００１１】
さらに、入力データのサイズを決定する制御器の制御によって動作し、入力データを順次に貯蔵し、アドレス発生器が生成するアドレスの受信結果によってメモリのアドレスに貯蔵されたデータを出力するメモリにアドレスを出力するインターリーバは、第１周期には第１インデックスイネーブル信号を受信し、比較器イネーブル信号を出力し、第２周期にはアドレス発生器イネーブル信号を出力する遅延器と、前記第１インデックスイネーブル信号または第２インデックスイネーブル信号のいずれか１つの信号を受信し、前記第１インデックスイネーブル信号または前記第２インデックスイネーブル信号の受信結果によってインデックスを出力するインデックス発生器と、比較器イネーブル信号の受信によって前記インデックスと前記データのサイズを比較し、前記インデックスが前記データのサイズより大きい場合は、第２インデックスイネーブル信号を出力する比較器と、前記アドレス発生器の入力は前記インデックス発生器の出力に対応し、前記アドレス発生器イネーブル信号を受信すると、最後に生成されたインデックスに対応するメモリアドレスを出力するアドレス発生器と、から構成される。
【００１２】
さらに、メモリから貯蔵されたデータを出力する方法は、前記メモリに入力データを順次に貯蔵する過程と、前記貯蔵された入力データのサイズを決定する過程と、第１制御信号を受信して１番目のインデックスを生成する過程と、前記１番目のインデックスと前記データのサイズを比較し、前記１番目のインデックスが前記データのサイズより大きい場合は２番目のインデックスを生成する過程と、前記２番目のインデックスが生成されない場合は、前記１番目のインデックスに対応するメモリアドレスを出力する過程と、前記２番目のインデックスが生成される場合は、前記２番目のインデックスに対応するメモリアドレスを出力する過程と、から構成される。
【００１３】
一般的に、１番目のインデックスＩが入力データのサイズＳより大きい場合、２番目のインデックスＩが生成され、前記メモリの前記１番目のインデックスＩの位置に貯蔵された無効のデータを出力する前に、前記２番目のインデックスＩが出力される。
ここで、パンクチュアとは、データのサイズより大きいインデックスを出力せず、次のインターリービングインデックスを出力することである。これは、３ＧＰＰ(Third Generation Partnership Project)において使用されるパンクチュアの概念と類似している。
【００１４】
【発明の実施の形態】
以下、本発明に従う好適な実施形態について添付図を参照しつつ詳細に説明する。下記の説明において、本発明の要旨のみを明確にする目的で、関連した公知機能または構成に関する具体的な説明は省略する。
図４は、本発明によるインターリーバ４０を示す図である。
図４を参照すると、前記インターリーバ４０は、ターボ符号器内の制御器(図示せず)の制御によってメモリ４５に順次に入力データを貯蔵する。第１インデックスイネーブル信号ＩＮ＿ＥＡ１は、ターボ符号器内の制御器によって周期的に周期Ｔ毎に発生する。前記第１インデックスイネーブル信号ＩＮ＿ＥＡ１は、インデックス発生器４３及び遅延器４１に入力される。前記第１インデックスイネーブル信号ＩＮ＿ＥＡ１を受信した前記インデックス発生器４３は、インデックスを生成する。前記遅延器４１は、前記第１インデックスイネーブル信号ＩＮ＿ＥＡ１の発生周期Ｔより小さい時間Ｔ１の分だけ前記１番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１を遅延する(Ｔ１＜Ｔ)。前記遅延器４１は、比較器イネーブル信号ＣＯＭＰ＿ＥＡとして第１遅延信号を出力する。前記比較器イネーブル信号ＣＯＭＰ＿ＥＡは、２番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１が生成される前に生成される。
【００１５】
前記インデックス発生器４３は、２次元マトリックスのサイズＫに対応する情報及びランダム値を発生するために必要である初期パラメータを貯蔵する。前記インデックス発生器４３は、前記第１インデックスイネーブル信号ＩＮ＿ＥＡ１を受信すると、与えられた初期パラメータを利用してＵＭＴＳ標準において予め定義された規則によって前記Ｋより小さいか同一であるインデックスＩ(ここで、I=0、…、K-1)を出力する。前記インデックスＩは、比較器４２及びアドレス発生器４４に入力される。前記比較器４２は、入力されたインデックスＩと前記入力データのサイズＳを比較する。この時、前記インデックスＩが入力データのサイズＳより大きい場合、第２インデックスイネーブル信号ＩＮ＿ＥＡ２を前記インデックス発生器４３に出力する。前記第２インデックスイネーブル信号ＩＮ＿ＥＡ２は、他のインデックスＩを生成するために、前記インデックス発生器４３をイネーブルさせる。従って、前記インデックス発生器４３は、前記第１インデックスイネーブル信号ＩＮ＿ＥＡ１または第２インデックスイネーブル信号ＩＮ＿ＥＡ２を受信してインデックスＩを生成する。
【００１６】
前記遅延器４１は、周期Ｔ２の間に第１インデックスイネーブル信号ＩＮ＿ＥＡ１を遅延してアドレスイネーブル信号ＡＤＤ＿ＥＡを生成し、アドレス発生器４４に伝送する。ここで、前記周期Ｔ２は、前記第１インデックスイネーブル信号ＩＮ＿ＥＡ１の発生周期Ｔより小さく、前記比較器イネーブル信号ＣＯＭＰ＿ＥＡの発生周期Ｔ１より大きい(Ｔ１＜Ｔ２＜Ｔ)。
【００１７】
前記アドレス発生器４４は、前記アドレスイネーブル信号ＡＤＤ＿ＥＡを受信する時、前記インデックス発生器４３から受信された前記インデックスＩを前記メモリ４５の読み取りアドレスに変換する。さらに、前記メモリ４５は、前記アドレスに貯蔵されたデータを出力する。前記アドレス発生器４４が前記アドレスイネーブル信号ＡＤＤ＿ＥＡを受信する時点で、入力されるインデックスＩは、第１インデックスイネーブル信号ＩＮ＿ＥＡ１によって生成されたインデックスＩであるか、前記比較器４２によって生成された第２インデックスイネーブル信号ＩＮ＿ＥＡ２によって生成された次のインデックスＩである。前記比較器４２において、第１インデックスイネーブル時間の間に生成された前記インデックスＩが入力データのサイズＳより小さい場合、前記インデックスＩは前記アドレス発生器４４によって読み取りアドレスに変換される。
【００１８】
一方、前記インデックスＩが２次元マトリックスのサイズＫより大きい場合、前記比較器４２が出力する第２インデックスイネーブルＩＮ＿ＥＡ２信号によって生成された次のインデックスＩは、前記アドレス発生器４４によって読み取りアドレスに変換される。
前記次の第１インデックスイネーブルＩＮ＿ＥＡ１信号が発生する前に、前記比較器イネーブルＣＯＭＰ＿ＥＡ信号及び前記アドレスイネーブルＡＤＤ＿ＥＡ信号が発生するので、読み取りアドレスは、時間遅延なしで連続的に発生する。
【００１９】
一方、デジタルプロセッシングにおいて、データは、１バイト(８ビット)の倍数の単位で処理されることが望ましい。これは、プロセッサ(または、制御器)は、バイトの倍数単位でデータを処理するように設計されているからである。前記メモリ４５内に貯蔵されたデータのうち、前記読み取りアドレスに貯蔵されたデータは、８ビットまたは８ビットの倍数で貯蔵される。従って、前記アドレスの４ビットのＬＳＢ(Least significant bit)は、１５行×１６列の２次元マトリックスの行を示し、４ビットのＭＳＢ(Most Significant Bit)は、前記２次元マトリックスの列を示す。従って、制御器は、行を示す４ビットのＬＳＢが指定する行の１６ビットを読み取り、前記選択された１６ビットのうち前記４ビットのＭＳＢが指定する列に該当するビットを第２符号器に出力する。
【００２０】
従って、前記第２符号器は、インターリーバから連続的なビットを連続的に受信して第２パリティビットを生成する。前記第１符号器は、入力データをインターリービングせず、順次に入力されるデータを符号化して第１パリティビットを出力する。時間遅延は、前記符号器によって処理されたデータ間の連係性を維持するために連続的なデータに対して広範囲の変更を要求するが、本発明におけるインターリーバは、パンクチュアによる遅延なしでデータを出力する。つまり、第１符号器及び第２符号器から出力されるデータをマッチングするためにパンクチュアによる出力遅延を考慮するか、補償する必要がない。
【００２１】
図５は、本発明によるインターリーバの動作を示すタイミングブロック図である。
図５を参照すると、信号５１は、第１インデックスイネーブル信号ＩＮ＿ＥＡ１を示し、時間周期Ｔ毎に発生する。さらに、前記信号５１は、８つの第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ａ−５１ｈ)から構成されている。信号５２は、前記インデックス発生器４３に入力される信号であり、前記第１インデックスイネーブル信号ＩＮ＿ＥＡ１及び第２インデックスイネーブル信号ＩＮ＿ＥＡ２を同時に示す。前記信号５２のうち、５２ａ及び５２ｂ信号は、第２インデックスイネーブル信号である。信号５３は、前記インデックス発生器４３が生成するインデックスを示し、前記インデックスは、前記それぞれの第１インデックスイネーブル信号ＩＮ＿ＥＡ１及び第２インデックスイネーブル信号ＩＮ＿ＥＡ２によって出力される。信号５４は、比較器イネーブル信号ＣＯＭＰ＿ＥＡを示し、８つの生成された信号５４ａ−５４ｈから構成される。前記比較器イネーブル信号ＣＯＭＰ＿ＥＡは、前記第１インデックスイネーブル信号ＩＮ＿ＥＡ１が周期Ｔ１時間の分だけ遅延された信号であり、ここで、時間Ｔ１は、前記第１インデックスイネーブル信号を生成する周期Ｔより小さい値である(Ｔ１＜Ｔ)。信号５５は、アドレスイネーブル信号ＡＤＤ＿ＥＡであり、８つの信号５５ａ−５５ｈから構成される。前記アドレスイネーブル信号ＡＤＤ＿ＥＡは、前記第１インデックスイネーブル信号ＩＮ＿ＥＡ１が第２周期Ｔ２の分だけ遅延された信号である。前記Ｔ２は、前記Ｔ１より大きく、前記Ｔより小さい値である(Ｔ１＜Ｔ２＜Ｔ)。信号５６は、前記アドレス発生器４４が出力するアドレス信号であり、５６Ａ'、５６Ｂ'、５６Ｃ'、５６Ｅ'、５６Ｆ'、５６Ｈ'、５６Ｉ'、及び５６Ｊ'の８つの信号が出力される。
【００２２】
図４及び図５において、本発明による前記インターリーバの動作を説明すると、初期パラメータは、メモリのサイズがＫである前記ターボ符号器のメモリに貯蔵される。サイズがＳである入力データを受信して前記メモリ４５に貯蔵する。インデックス発生器４３は、第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ａ)を受信すると、１番目のインデックス５３Ａを出力する。遅延器４１において、前記１番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ａ)を１番目の周期Ｔ１の分だけ遅延することによって、１番目の比較器イネーブル信号ＣＯＭＰ＿ＥＡ５４ａが生成される。前記比較器４２は、前記１番目のインデックス５３Ａと入力データのサイズＳを比較し、前記インデックス５３ＡがＳより小さい場合は、第２インデックスイネーブル信号ＩＮ＿ＥＡ２を発生しない。前記１番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ａ)が２番目の周期Ｔ２の分だけ遅延された後、前記遅延器４１は１番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ａを出力し、これを受信したアドレス発生器４４は、アドレス５６Ａ'を出力する。前記アドレス発生器４４は、アドレス５６Ａ'を前記メモリ４５に印加し、アドレス位置５６Ａ'に貯蔵されたデータを出力する。出力されたデータは、第２符号器３３に入力されて符号化される。
【００２３】
インデックス発生器４３は、２番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｂ)を受信すると、２番目のインデックス５３Ｂを出力する。遅延器４１において、前記２番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｂ)を周期Ｔ１の分だけ遅延することによって２番目の比較器イネーブル信号ＣＯＭＰ＿ＥＡ５４ｂが生成される。前記比較器４２は、前記２番目のインデックス５３Ｂと入力データのサイズＳを比較し、前記インデックス５３ＢがＳより小さい場合は、第２インデックスイネーブル信号ＩＮ＿ＥＡ２を発生しない。前記２番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｂ)が周期Ｔ２の分だけ遅延された後、前記遅延器４１は、２番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｂを出力し、これを受信したアドレス発生器４４は、アドレス５６Ｂ'を出力する。前記アドレス発生器４４は、アドレス５６Ｂ'を前記メモリ４５に印加し、アドレス位置５６Ｂ'に貯蔵されたデータを出力する。出力されたデータは、第２符号器３３に入力されて符号化される。
【００２４】
前記インデックス発生器４３は、３番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｃ)を受信すると、３番目の第３インデックス５３Ｃを出力する。遅延器４１において、前記３番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｃ)を周期Ｔ１の分だけ遅延することによって３番目の比較器イネーブル信号ＣＯＭＰ＿ＥＡ５４ｃが生成される。前記比較器４２は、前記３番目のインデックス５３Ｃと入力データのサイズＳを比較し、前記インデックス５３ＣがＳより小さい場合、第２インデックスイネーブル信号ＩＮ＿ＥＡ２を発生しない。前記３番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｃ)が周期Ｔ２の分だけ遅延された後、前記遅延器４１は、３番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｃを出力し、これを受信したアドレス発生器４４は、アドレス５６Ｃ'を出力する。前記アドレス発生器４４は、アドレス５６Ｃ'を前記メモリ４５に印加し、アドレス位置５６Ｃ'に貯蔵されたデータを出力する。出力されたデータは、第２符号器３３に入力されて符号化される。
【００２５】
４番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｄ)がインターリーバ４０に印加されると、インデックス発生器４３は、４番目のインデックス５３Ｄを出力する。前記４番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｄ)が第１時間Ｔ１の分だけ遅延されると、４番目の比較器イネーブル信号ＣＯＭＰ＿ＥＡ５４ｄが生成される。前記比較器４２は、前記４番目のインデックス５３Ｄと入力データのサイズＳを比較し、前記インデックス５３Ｄが入力データのサイズＳより大きい場合、前記比較器４２は、１番目の第２インデックスイネーブル信号ＩＮ＿ＥＡ２(５２ａ)を発生する。インデックス発生器４３は、前記第２インデックスイネーブル信号ＩＮ＿ＥＡ２(５２ａ)を受信すると、５番目のインデックス５３Ｅを生成する。前記４番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｄ)が周期Ｔ２の分だけ遅延された後、前記遅延器４１は、４番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｄを出力し、前記アドレス発生器４４は、前記４番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｄによってアドレス５６Ｅ'を出力する。前記アドレス発生器４４は、４番目のインデックス５３Ｄが入力される場合、前記アドレスイネーブル信号ＡＤＤ＿ＥＡを受信しないと、前記４番目のインデックス５３Ｄを処理しない。前記４番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｄを受信する時、前記アドレス発生器４４は、現在入力状態の５番目のインデックス５３Ｅに基づいて有効のアドレス５６Ｅ'を出力する。ここで、入力データのサイズＳより大きい無効のインデックス５３Ｄは無視され、前記インデックス発生器４３は、前記無効のインデックスによって、前記アドレス発生器４４が動作する前に次のインデックス５３Ｅを生成する。前記アドレス発生器４４は、アドレス５６Ｅ'を前記メモリ４５に印加し、アドレス位置５６Ｅ'に貯蔵されたデータを出力する。出力されたデータは、第２符号器３３に入力されて符号化される。
【００２６】
インデックス発生器４３は、５番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｅ)を受信すると、６番目のインデックス５３Ｆを出力する。遅延器４１において、前記５番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｅ)を周期Ｔ１の分だけ遅延することによって５番目の比較器イネーブル信号ＣＯＭＰ＿ＥＡ５４ｅが生成される。前記比較器４２は、前記６番目のインデックス５３Ｆと入力データのサイズＳを比較し、前記インデックス５３ＦがＳより小さい場合、第２インデックスイネーブル信号ＩＮ＿ＥＡ２を発生しない。前記５番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｅ)を周期Ｔ２の分だけ遅した後、遅延器４１は、５番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｅを出力する。アドレス発生器４４は、前記５番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｅを受信してアドレス５６Ｆ'を出力する。前記アドレス発生器４４は、アドレス５６Ｆ'を前記メモリ４５に印加し、アドレス位置５６Ｆ'に貯蔵されたデータを出力する。出力されたデータは、第２符号器３３に入力されて符号化される。
【００２７】
６番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｆ)がインターリーバ４０に印加されると、インデックス発生器４３は、７番目のインデックス５３Ｇを出力する。前記６番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｆ)を周期Ｔ１の分だけ遅延することによって６番目の比較器イネーブル信号ＣＯＭＰ＿ＥＡ５４ｆが生成される。前記比較器４２は、前記７番目のインデックス５３Ｇと入力データのサイズＳを比較する。前記インデックス５３Ｇがまた入力データのサイズＳより大きい場合、前記比較器４２は、２番目の第２インデックスイネーブル信号ＩＮ＿ＥＡ２(５２ｂ)を発生する。前記第２インデックスイネーブル信号ＩＮ＿ＥＡ２(５２ｂ)を受信すると、インデックス発生器４３は、８番目のインデックス５３Ｈを生成する。前記遅延器４１は、前記６番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１(５１ｆ)を周期Ｔ２の分だけ遅延して６番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｆを出力する。前記アドレス発生器４４は、前記６番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｆによってアドレス５６Ｈ'を出力する。この時、前記アドレス発生器４４は、７番目のインデックス５３Ｇが入力される時、前記アドレスイネーブル信号ＡＤＤ＿ＥＡが受信されないと、前記７番目のインデックス５３Ｇを処理しない。前記６番目のアドレスイネーブル信号ＡＤＤ＿ＥＡ５５ｆを受信すると、前記アドレス発生器４４は、現在入力状態の８番目のインデックス５３Ｈに基づいて有効のアドレス５６Ｈ'を出力する。ここで、入力データのサイズＳより大きい無効のインデックス５３Ｇは無視され、前記インデックス発生器４３は、前記無効のインデックスによって、前記アドレス発生器４４が動作する前に次のインデックス５３Ｈを生成する。前記アドレス発生器４４は、アドレス５６Ｈ'を前記メモリ４５に印加し、アドレス位置５６Ｈ'に貯蔵されたデータを出力する。出力されたデータは、第２符号器３３に入力されて符号化される。
【００２８】
インデックス５３Ｉ及び５３Ｊを処理する時も、前記５３Ａの処理方法と同一の方法によって処理し、アドレス発生器４４は、前記インデックス５３Ｉ及び５３Ｊの処理結果としてアドレス５６Ｉ'及び５６Ｊ'を出力する。
前述したように、８つの第１インデックスイネーブル信号は、１つの周期を構成する。入力データサイズＳは２３７であり、この過程は、２３７個の有効のアドレスが全て生成されるまで進行される。
前述したように、生成されたインデックスＩが入力データＳより大きい場合、インデックス発生器４３によって次のインデックスが生成されるように、比較器４２は、イネーブルの後、第２インデックスイネーブル信号ＩＮ＿ＥＡ２を直ちに発生する。アドレスイネーブル信号は、次のインデックスが発生した後に発生されて、遅延なしでアドレスを生成する。
【００２９】
従って、アドレスイネーブル信号ＡＤＤ＿ＥＡは、時間遅延なしでアドレスを生成するようになる。さらに、ＵＭＴＳシステムのインターリービング規則は、どのサイズの入力データをインターリービングしても、連続的にＳより大きい値を生成しない。従って、第２イネーブル信号によって発生したインデックスは、Ｓ値と比較する必要がない。
前記説明において、インデックスは、アドレスを生成するための中間媒介値として利用される。しかしながら、この媒介値を利用せずに、前記インデックスをそのままアドレスとして出力することもできる。
この場合、前記インデックス発生器４３は、アドレス発生器の機能を有し、前記アドレス発生器は、生成されたアドレスをアドレスイネーブル信号によって選択的に出力する。
【００３０】
図６は、本発明によるインターリーバの動作を示すフローチャートである。
図６を参照すると、ターボ符号器３５には、任意の行Ｒ、任意の列Ｃ、前記行Ｒ及び列Ｃとして表現されるサイズＫの２次元マトリックス、及びインターリービングのための初期パラメータが貯蔵されている。段階６１で、前記インターリーバは、入力データを順次に前記メモリに貯蔵し、前記入力データのサイズＳを決定する。段階６２で、１番目の第１インデックスイネーブル信号ＩＮ＿ＥＡ１は、遅延器４１及びインデックス発生器４３によって受信される。段階６３で、インデックス発生器４３は、１番目のインデックスＩを生成する。段階６４で、前記１番目のインデックスＩは、前記Ｓと比較されて、前記インデックスＩがデータサイズＳ以下であるか否かを確認する。前記インデックスＩがデータサイズＳ以下であると確認される場合、段階６５で、前記１番目のインデックスと関連したデータを出力する。しかしながら、段階６４で、インデックスＩがデータサイズＳより大きいと判断される場合、インターリーバ４０のインデックス発生器４３は、段階６６で、第２インデックスイネーブル信号を生成する。次に、段階６７で、前記インデックス発生器４３は、２番目のインデックスを生成する。前記生成された２番目のインデックスは、アドレス発生器４４に伝送されて、段階６５で、第２インデックスと関連したデータを出力する。段階６８で、ターボ符号器の制御器は、前記出力インデックスの数が入力データサイズＳと同一であるか否かを判断する。出力されたインデックスの数が入力データサイズＳと同一でない場合、この過程は、２番目の第１インデックスイネーブル信号を受信するために段階６２に進行する。一方、前記出力されたインデックスの数がデータサイズＳと同一である場合、この過程は、次のデータブロックを受信するために終了する。
【００３１】
前述の如く、本発明の詳細な説明では具体的な実施形態を参照して詳細に説明してきたが、本発明の範囲は前記実施形態によって限られるべきではなく、本発明の範囲内で様々な変形が可能であるということは、当該技術分野における通常の知識を持つ者には明らかである。
【００３２】
【発明の効果】
前述したように、本発明による装置及び方法は、パンクチュアによる時間遅延なしで連続的なデータ出力を可能にするという効果がある。
【図面の簡単な説明】
【図１】  一般的なインターリーバを示す図である。
【図２】  一般的なインターリーバにおけるパンクチュアによる出力遅延を示す図である。
【図３】  一般的なターボ符号器を示す図である。
【図４】  本発明によるインターリーバを示す図である。
【図５】  本発明によるインターリーバの動作を示すタイミングブロック図である。
【図６】  本発明によるインターリーバの動作を示すフローチャートである。
【符号の説明】
４０    インターリーバ
４１    遅延器
４２    比較器
４３    インデックス発生器
４４    アドレス発生器
４５    メモリ
【図１】
0003730211.tif 000002
【図２】
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【図３】
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【図４】
0003730211.tif 000005
【図５】
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【図６】
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