(57)【特許請求の範囲】
【請求項１】
カラー画素（Ｒ、Ｇ、Ｂ）配列がモザイク型、またはデルタ型ディスプレイと、そのディスプレイ上に表示する画像の制御を行うための表示コントローラで構成される表示装置において、
各々のＲ画素、Ｇ画素、Ｂ画素の輝度値を制御する色情報を持たない表示制御データを設け、この表示制御データを格納する手段と、表示制御データに基づいて、各Ｒ画素、Ｇ画素、Ｂ画素の輝度値を制御する手段、を有し、
表示制御データとして、
別手段により生成された画素の輝度値をそのまま表示する「スルー表示制御」と、
その画素の輝度値を０（黒）にする「オフ制御」と、
別手段により生成された画素の輝度値を最大にする「オン制御」と、を有し、
表示制御データにおけるオフ制御により、黒色により判別可能な文字、または黒色の線画を表示し、
スルー表示制御とオフ制御を用いて、別手段により生成した画像と、文字や図形を重ね合わせて表示し、
文字をイメージとして表す、縦方向ｎ画素、横方向ｍ画素（ｎ、ｍとも整数値)のビットマップ内部における、オフ制御を行う画素（黒)以外の、Ｒ画素、Ｇ画素、Ｂ画素の総数が、Ｒ、Ｇ、Ｂともに同数となること、を特徴とする表示装置。
【請求項２】
カラー画素（Ｒ、Ｇ、Ｂ）配列がモザイク型、またはデルタ型ディスプレイと、そのディスプレイ上に表示する画像の制御を行うための表示コントローラで構成される表示装置における表示方法において、
各々のＲ画素、Ｇ画素、Ｂ画素の輝度値を制御する色情報を持たない表示制御データを設け、この表示制御データを格納する手段と、表示制御データに基づいて、各Ｒ画素、Ｇ画素、Ｂ画素の輝度値を制御する手段、を有し、
表示制御データとして、
別手段により生成された画素の輝度値をそのまま表示する「スルー表示制御」と、
その画素の輝度値を０（黒）にする「オフ制御」と、
別手段により生成された画素の輝度値を最大にする「オン制御」と、を有し、
表示制御データにおけるオフ制御により、黒色により判別可能な文字、または黒色の線画を表示し、
スルー表示制御とオフ制御を用いて、別手段により生成した画像と、文字や図形を重ね合わせて表示し、
文字をイメージとして表す、縦方向ｎ画素、横方向ｍ画素（ｎ、ｍとも整数値)のビットマップ内部における、オフ制御を行う画素（黒)以外の、Ｒ画素、Ｇ画素、Ｂ画素の総数が、Ｒ、Ｇ、Ｂともに同数になること、を特徴とする表示方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、斜めモザイク型やデルタ型の色画素配列のディスプレイとその表示を制御する表示コントローラで構成される表示装置において、文字や線画を描画する表示装置及び表示方法に関する。
【０００２】
【従来の技術】
液晶テレビ向けの液晶モニタは、自然画の動画表示を主目的とし、よって空間解像度よりも時間方向の解像度（フレーム周波数）を重視している。また、民製品の為、低コスト化への要求が高い。そのため、図１７の１７１のような斜めモザイク（以降モザイク）型や１７２のデルタ型の画素配列が採用されている。これは、人間の視覚感度が色より輝度に対して高いこと、アクティブマトリックスの場合、その画素数が液晶ディスプレイのコストを決める事による。また、自然画像では、信号の周波数成分が比較的低域に偏ることも利用している。通常このような画素配列の場合、画素数は、Ｒ、Ｇ、Ｂ夫々を１画素と計数している。これにより、例えばテレビの解像度を実現し、ディスプレイのコスト低減を図っている。 これに比し、コンピュータ用のディスプレイでは、文字表示が主である事から空間解像度を重視し、よって図１７の１７０のようなストライプ型を採用し、１画素に対して（Ｒ、Ｇ、Ｂ）成分を与えている。この場合は、液晶のテレビ用モニタに比し、３倍の画素が必要なので、コスト高になる。
【０００３】
モザイク型やデルタ型では、その画素配列から、文字、線画の表示には適さない。では、どのようにそれを行っているかを説明する。図１８に従来の液晶モニタにキャラクタ表示を行わせる構成例を示す。なお、最初に液晶表示装置１８１側の動作の説明を行う。
【０００４】
通常、液晶表示装置１８１とビデオ信号生成部１８０はアナログインターフェース１９０で接続される。液晶表示装置側の処理としては、ビデオ信号の同期信号１８９に同期して入力される（Ｒｄ、Ｇｄ、Ｂｄ）１９０の何れかの色を、色選択部１８４で選択して（１８７）、それを１８５にてサンプルホールドして、液晶ディスプレイ駆動信号１８８とされる。液晶ディスプレイは、この信号１８８のレベルに応じて、輝度値を制御する。なお、これら一連の処理はアナログ的に行われる。このように、ビデオ信号生成部からみると、表示先が液晶であっても、ブラウン管であっても、その構成には大きな違いはない。なお、この方式では、高速かつ高精度なアナログ部を必要とし、それが通常、電流制御により性能を確保することから、消費電力が大きくなるという欠点を持っている。
【０００５】
次に、この構成の液晶モニタで、動画や自然画のカラー画像と文字や図形等の線画を重ね合わせて表示する方法を説明する。以降この表示をオンスクリーンディスプレイ(ＯＳＤ)と呼ぶ。ビデオ信号生成部側では、文字表示用のビデオ信号（Ｒｃ、Ｇｃ、Ｂｃ）を、ＯＳＤ用マイコン１８２で生成する。、画像合成部１８６では、復号されたビデオ信号（Ｒ，Ｇ，Ｂ）に、この信号を合成（加算表示、または選択表示)し、液晶表示装置に渡す表示信号１９０を生成する。通常、このビデオ信号の合成処理はアナログ的に行われる。この信号はブラウン管モニタに対しても同様に駆動できる。
【０００６】
ＯＳＤ用マイコン１８２は、マイコン内部に、文字イメージを与えるビットマップを格納したメモリを持つ。マイコンはビデオ信号の同期信号１８９に同期して、表示するビットマップを読み出し、文字表示用ビデオ信号を生成する。
【０００７】
【発明が解決しようとする課題】
モザイク型ディスプレイで線画を表示する場合、例えば赤い１ドットの点を描画することを考えてみる。モザイク型の場合、（Ｒｄ、Ｇｄ、Ｂｄ）で構成される画像信号のうち一つの色成分１８７のみを、その画素の代表値とすることから、例えばその画素の代表値が緑色だった場合、その赤い点は抜け落ちる。このように、例えば液晶モニタに文字や図形を描画しようとすると、色再現性の問題や図形のエッジ部分におけるエラー、等の問題をもつ。なお、テレビ用モニタでは、最初から解像度が足りない、という事をシステム設計者が知っているので、予め大きいフォントが用意されている。このため、一行当り、また一画面当たりに表示される文字数は、コンピュータ向けに比し、極端に少なくなる。
【０００８】
本発明は、低コストであり、実用的に自然画や動画像表示に耐えうるが、文字や線画表示に適さないモザイク型やデルタ型ディスプレイに、実用上問題無いレベルで、それを実現する表示装置、及び表示方法を提供する事を目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成する為に、本発明のうち請求項１に記載の発明は、カラー画素（Ｒ、Ｇ、Ｂ）配列がモザイク型、またはデルタ型ディスプレイと、そのディスプレイ上に表示する画像の制御を行うための表示コントローラで構成される表示装置において、各々のＲ画素、Ｇ画素、Ｂ画素の輝度値を制御する色情報を持たない表示制御データを設け、この表示制御データを格納する手段と、表示制御データに基づいて、各Ｒ画素、Ｇ画素、Ｂ画素の輝度値を制御する手段、を有し、表示制御データとして、別手段により生成された画素の輝度値をそのまま表示する「スルー表示制御」と、その画素の輝度値を０（黒）にする「オフ制御」と、別手段により生成された画素の輝度値を最大にする「オン制御」と、を有し、表示制御データにおけるオフ制御により、黒色により判別可能な文字、または黒色の線画を表示し、スルー表示制御とオフ制御を用いて、別手段により生成した画像と、文字や図形を重ね合わせて表示し、文字をイメージとして表す、縦方向ｎ画素、横方向ｍ画素（ｎ、ｍとも整数値)のビットマップ内部における、オフ制御を行う画素（黒)以外の、Ｒ画素、Ｇ画素、Ｂ画素の総数が、Ｒ、Ｇ、Ｂともに同数となること、を特徴とする。
【００１３】
上記目的を達成する為に、本発明のうち請求項２に記載の発明は、カラー画素（Ｒ、Ｇ、Ｂ）配列がモザイク型、またはデルタ型ディスプレイと、そのディスプレイ上に表示する画像の制御を行うための表示コントローラで構成される表示装置における表示方法において、各々のＲ画素、Ｇ画素、Ｂ画素の輝度値を制御する色情報を持たない表示制御データを設け、この表示制御データを格納する手段と、表示制御データに基づいて、各Ｒ画素、Ｇ画素、Ｂ画素の輝度値を制御する手段、を有し、表示制御データとして、別手段により生成された画素の輝度値をそのまま表示する「スルー表示制御」と、その画素の輝度値を０（黒）にする「オフ制御」と、別手段により生成された画素の輝度値を最大にする「オン制御」と、を有し、表示制御データにおけるオフ制御により、黒色により判別可能な文字、または黒色の線画を表示し、スルー表示制御とオフ制御を用いて、別手段により生成した画像と、文字や図形を重ね合わせて表示し、文字をイメージとして表す、縦方向ｎ画素、横方向ｍ画素（ｎ、ｍとも整数値)のビットマップ内部における、オフ制御を行う画素（黒)以外の、Ｒ画素、Ｇ画素、Ｂ画素の総数が、Ｒ、Ｇ、Ｂともに同数になること、を特徴とする。
【００２８】
【発明の実施の形態】
（第１の実施の形態）
本発明の実施例を図１に示す。図２には本発明の基本的アイディアを示す。最初に本発明の基本的アイディアを説明し、以降、詳細な説明を行う。
【００２９】
図２は３２４×２４０画素数の斜めモザイク型ディスプレイ２０を例にとる。本発明では図２の２１のように、画素毎に輝度値を制御する制御データＤ（３）を設ける。以降これを表示制御データ（Ｄ）と呼ぶ。本実施例では画素当たり２ビット（Ｄ１，Ｄ０）の表示制御データとする。図１は本発明における、モザイク型ディスプレイ１４とその表示制御を行う表示コントローラ１０の構成である。本発明の表示コントローラ１０は、表示制御データの値（状態）３に応じて、図２−２の表１のように画素値を制御する（後述)。表示制御データ３は、ＶＲＡＭ１に格納される。表示制御データは、モザイク型ディスプレイの色配列に依存せず、また色情報を持たない事から、３２４×２４０画面を３２４×２４０のビットマップディスプレイとして扱える。これにより、文字や線画等のキャラクタ表示において、２次元空間解像度を有効使用できる。例えば、表示制御データの０１ｂ（ｂは２進数を意味する）により、黒色の文字及び線画を、モザイクディスプレイ上に表示できる（後述）。８×８のフォント（ビットマップ)表示を考えると、１ラインに対し４０文字が表示可能である。これに対し、従来の文字表示方法では（Ｒ、Ｇ、Ｂ）を１画素と考える必要があり、３分の１の文字数となる（ただし全ての色が使用可能）。本発明の表示装置を用いれば、モザイク型ディスプレイにおいても、ストライプ型並みの文字の表示容量を実現できる。
【００３０】
本発明の実施例の詳細を、図１、２、３、４、５、１１により説明する。
【００３１】
表示制御部２は、表示する画素の表示制御データを読み出す為に、ディスプレイの表示用同期信号１８に基づいてＶＲＡＭへの表示アクセス要求７を生成し、これをアクセス調停部４へ出力する。調停部４では、アクセス要求７を受け付けると、ＶＲＡＭ１から制御データを読み出し、それを画像合成部５へ渡す（３）。合成部５では、別手段１１により復号されたデジタルＲＧＢ信号１２を表示制御データ３に基づいて合成し、表示ビデオ信号１３として、ディスプレイ１４に渡す。別手段１１とは、例えば図１１に示すように、ＮＴＳＣデコード手段１１１、ＭＰＥＧ復号手段１１２である。通信／蓄積系制御部１１３は、外部の蓄積系（ＨＤＤ、ＣＤ−ＲＯＭ等）や通信系から入力されるＭＰＥＧエンコードデータストリーム１１４のフロー制御を行う部分で、それはＣＰＵ１５によって制御される。この復号手段からのデジタルＲＧＢ信号（各６ビット）が、本発明の表示コントローラ１０に入力され、画像合成部５にて表１に従って合成され（デジタル回路により実現）、最終的にディスプレイに対してデジタルのデータとして渡される。本例では、この表示データ１３は、図２の２２のように画面の左上からラスタスキャンされる。このビットストリームを表したのが図５である。表示コントローラは画素の色配列に沿って色を選択し、それをディスプレイに対して与える。なお色配列は、図５のように３ライン毎繰り返される。ディスプレイ１４は、与えられた表示データにて直接画素の輝度値を決定する。これにより、従来使用していたアナログ部が削除され、低パワー化がはかられる。
【００３２】
次にＣＰＵの処理とそれに対する表示コントローラの動作を説明する。
【００３３】
ＣＰＵ１５は、表示すべきキャラクタを、表示制御データで構成したビットマップとしてイメージ展開し、それをＶＲＡＭ１へ格納する。本例では、ＶＲＡＭ１のメモリマップは図３の３１とする。図中のＳＡＤ（Ｓｔａｒｔ ＡＤｄｒｅｓｓ）は、ＣＰＵ１５から見たときの、システム全体のメモリマップ上に配置されたＶＲＡＭ１のスタートアドレスである。その値はシステム構成で決まり、任意である。図３中のＡＰ（Ａｄｄｒｅｓｓ Ｐｉｔｃｈ）は、１ライン分に相当するメモリ量（バイト）である。図３の３２は、ディスプレイの画素位置とメモリマップ上のアドレスとの対応関係を示す。３３の如く１バイトあたり４画素分のデータを保存でき、またＡＰは８１バイト（３２４／４）となる。よって、２ライン目最初の画素の制御データが格納されたアドレスは（ＳＡＤ＋８１）となる。なお、図中のＰｎ（ｎは整数）は画素番号を示す。表示コントローラ１０は、ＣＰＵ１５からのコマンド（アクセス)をＣＰＵーＩＦ部１６で受け付けると、このコマンドに従ってＶＲＡＭアクセス要求６をアクセス調停部４へ出力する。調停部４では、それに沿ってＶＲＡＭへデータを格納する。ＶＲＡＭ１へのアクセス要求は、ＣＰＵと表示制御部の２種類が存在し、両者の調停をアクセス調停部４で行う。
【００３４】
参考までに、本例のＶＲＡＭの全容量は、約２６Ｋバイト（８１×３２４）であり、この容量ならば、集積回路（ＩＣ）内部への集積化が可能である。ＩＣチップ上にＶＲＡＭを組込むことは、ＶＲＡＭとコントローラを接続するバス幅を大きくでき、描画性能の高速化が可能である。
【００３５】
次に、本発明の要の一つである、画像合成部５を図４を用いて説明する。表示制御部２中には、色選択制御部４１がある。これはディスプレイの表示用同期信号（垂直・水平同期、画素クロック信号）に基づき、切替え信号８を生成する。画像合成部５においては、切替え信号８により色選択部４２を制御して、Ｒ、Ｇ、Ｂのデジタルビデオ信号の何れかを選択する（４４）。なお、本例はモザイク型であり、ライン毎にＲ、Ｇ、Ｂの画素配列が違い、それに応じてＲＧＢを選択する必要がある（図５）。なお、色選択制御部は、水平方向の画素をカウントする手段とライン番号をカウントする手段とカウンタ値をデコードする回路により容易に実現できる。色選択部により選択されたデジタルデータ４４は、次段の画素データ変換器４３により、表示画像データ１３に変換される。画素データ変換器は、表示制御データ３と表１に従って画像を変換する。例えば表示制御データが００ｂ、１１ｂの場合はビデオ信号をそのまま表示（スルーモード)し、０１ｂの場合はその画素をオフにして（オフモード）黒色とする。１０ｂの場合はその画素を完全にオンにする（オンモード）。例えば画素値が６ビットの場合は３Ｆｈ（ｈは１６進を意味する）とする。４３の部分はマルチプレクサや論理回路等のデジタル回路で容易に実現できる。
【００３６】
この仕組みのうち、特にオフモード（黒色表示）に注目すると、黒色は画素色に依存しないので、キャラクタ表示として利用できる。この黒色を文字や線画の基本色とすることで、例えば図６の６１のように「Ａ」という文字を表現できる。この場合、６２のように制御データを割り当てる。なお、スルーモード（０）部分は、他手段により生成された画像が出力される。黒く塗りつぶした部分はオフモード（１）を意味する。
【００３７】
本実施例では、暗い画像上にキャラクタ表示を行う為、オンモードを設けた。このモードにより、図６の６３ようにオフモード以外の画素を全てオンモードにしたり、また６４のようにオフモード画素の周辺の画素をオンモードにする、といったことが可能となる。この方法は、黒画素の近傍の画素の輝度値を最大にすることで、そのコントラスト比でキャラクタ判別を行わせる。これは、人間の視覚感度が色よりも輝度に対して高い事を利用する。ただし、この場合ビデオ画像はマスクされる。
【００３８】
図６の６７、６８、６９は、より自然にキャラクタを表示する方法である。モザイク型ディスプレイでは、、６５や６６のように、上下または左右に適当に３画素を選択すると、必ずＲ、Ｇ、Ｂの組み合わせになる、という特徴がある。これを生かして、横方向３×ｎ画素、縦方向３×ｍ画素（ｎ、ｍは整数）のビットパターンを採用すると、内部のＲ、Ｇ、Ｂの夫々の画素数の総計は同じになり、さらにディスプレイ画面中のどこにキャラクタを表示しても、それが成り立つ。図６の６９では９×９としている。６７に示すようなキャラクタ表示を行った場合、ビットパターン内部のオフモード以外のＲ、Ｇ、Ｂ画素数を別々に計数すると、各々の総計が一定になる傾向を示す。さらにオフモード以外のＲ、Ｇ、Ｂ画素が分散し、視覚特性上都合がよい。
【００３９】
図６の６８は、この特性をさらに積極的に活用し、ビットパターン内部のオフモード以外の画素のＲ、Ｇ、Ｂの各々の総数が一致するようにビットマップを生成した例である。６８ではオフモード以外の画素において、「Ｒの総数 ＝ Ｇの総数 ＝ Ｂの総数」になっている。
【００４０】
（第２の実施の形態）
図７は、キャラクタに対するビットマップイメージを格納するキャラクタジェネレータ用メモリ（以下キャラジェネメモリ)７１を、表示制御データを格納するＶＲＡＭとは別に、表示コントローラ中に設けた実施例である。図１２には、ディスプレイ上でのキャラクタの表示位置と、その位置を与える番号ｎ（ｎは整数）１２０との関係を示す。図８の８１には、位置番号ｎとＶＲＡＭ７２のメモリマップの関係を示す。ＣＰＵが位置番号ｎに文字を描画したいときには、対応するアドレス（ＳＡＤ＋ｎ−１）に対して、その文字に対するインデックス番号を格納する。本例では、２５６種類のキャラクタを想定し、よってインデックスデータ７５のデータ長を８ビット（１バイト)とし、またキャラクタのビットマップ構成は９×９、表示制御データを２ビットとした。よってキャラジェネメモリの容量は約５Ｋバイト（９×９×２×２５６／８）となる。ディスプレイ上に表示できるキャラクタ数は、横方向は３６（３２４／９）文字、縦方向は２７ライン分表示可能である。ただし最終ラインのみ９×６である。よってＶＲＡＭ７２の容量は約１Ｋバイト（３６×２７）である。キャラジェネメモリ（ＲＯＭ）、ＶＲＡＭとも低容量なことから、ＩＣ内部への組込みは容易である。では、図７の動作を説明する。図８は、その動作を説明する為の図である。ＣＰＵから例えば、位置番号４にインデックス番号１のキャラクタを格納する場合、（ＳＡＤ＋３）のアドレスに対して、「１」の値をセットする。なお、本例ではインデックス１に対するビットマップを「Ａ」とした。表示コントローラの表示系の動作は、まず表示制御部７６が、ディスプレイの表示タイミング１８に同期して、ＶＲＡＭに対するアクセス要求７９をアクセス調停部７８に出力する。表示制御部では、表示画素の水平方向のカウンタ値と垂直方向のカウンタ値（ライン番号）から、ディスプレイ上での位置番号ｎを求め、ｎに対応するＶＲＡＭのアドレスに対して読み取り要求７９を出力する（図８ではＳＡＤ＋３）。アクセス調停部は、そのアドレスに対するインデックス番号７５を、表示制御部７６に返す（図８では「１」）。表示制御部７６は、インデックス番号に対応するビットマップデータを読む為に、キャラジェネメモリに対して、アクセス信号７７を生成する（図８では文字「Ａ」に対してのアクセス）。本例のキャラジェネメモリは８２の構成、すなわちアドレスの若い番号にインデックス番号の若い９×９の表示制御データからなるビットマップデータが格納されている。なお、制御データを２ビットとした事から１８ビット幅のキャラジェネメモリ構成になっている。キャラジェネメモリからはアドレス７７に従って、ビットマップデータ７４が返される。前述のように、表示制御部７６は、表示するライン番号を管理しており、ビットマップ中のそのライン番号のビットパターンを参照する（図８ではライン番号３）。この読込んだデータを、画像合成部５へ渡す（３）。図８では７４のようなビットマップが返される。画像合成部５の動作は前述と同様である。
【００４１】
（第３の実施の形態）
図９は、別の実施形態である。本実施例では、別手段１１の画像生成部として、カラー画像ビットマップ表示用のＶＲＡＭを設け、このカラー表示用ＶＲＡＭ９１からカラー画像を読み出して、画像を生成する。図中９８の破線部分が、この処理を受け持つ。また、表示の為のＶＲＡＭからの読出し処理と、ＣＰＵからのカラー画像用ＶＲＡＭへの書込み処理を調停する機能も含まれる。なお本例では、ＣＰＵからは、カラー画像用と表示制御用ＶＲＡＭは、図１３のように別々のメモリ空間として見える。本例では２つのＶＲＡＭのデータバス幅を１６ビットとし、カラー画像に関しては、Ｒに５ビット、Ｇに６ビット、Ｂに５ビットを割当て、１ワードに対して１画素としている。一方、制御データは８画素／１ワードである。ワークメモリ１３０はシステムが提供するメモリである。
【００４２】
以下、カラー画像生成部９８の動作を説明する。なお、表示制御用ＶＲＡＭに関する動作は前述と同様であり、ここでは省略する。
【００４３】
ＣＰＵは表示すべきカラー画像（Ｒ，Ｇ，Ｂ）を、カラー画像用ＶＲＡＭ９１へのメモリアクセスで、それを格納する。表示コントローラ９０は、ＣＰＵ−ＩＦ１６でそれを受付け、アクセス調停部２（９２）に対して、ＶＲＡＭへのアクセス要求９５を出力する。調停部２はそれに沿ってＶＲＡＭへ画像を格納する。表示制御部９３は、ディスプレイの表示同期信号に基づいて、カラー画像ＶＲＡＭ９１からの読み出し要求９４をアクセス調停部２に出力する。アクセス調停部２では、その要求に沿って、カラー画像データを読み出し、それを画像合成部へ渡す（１２）。表示制御部とＣＰＵのアクセスが競合する場合、アクセス調停部２が調停する。画像合成部は、その入力は前実施例と同様にカラー画像データ（Ｒ、Ｇ、Ｂ）１２と表示制御データ３であり、その動作は前述と共通である。なお本例では、表示制御部から表示同期信号９７が出力される、本例のカラー画像用ＶＲＡＭの容量は、６５Ｋ色を想定すると約１５５Ｋバイト（３２４×２４０×１６／８）である。本実施例では、カラー自然画像を格納するＶＲＡＭと、文字等を扱うキャラクタ用ＶＲＡＭが各々独立に存在し、かつ表示コントローラが両ビットマップを自動的に合成するので、ＣＰＵの画面合成処理の負荷を軽減できる。また、コンピュータで通常使われるビットマップディスプレイに、安価なモザイク型ディスプレイを適応できる。
【００４４】
図１０は、図９を変形した実施形態である。ここでは、カラー画像格納用ＶＲＡＭの容量を、さらに削減することを目的とする。その基本的アイディアは、ＶＲＡＭへカラー画像を格納する際に、実際にディスプレイ上に表示するカラー成分のみを格納する。ここで本発明の構成を図１０により説明する。ＣＰＵ１５は、前実施例と同様な方法で、カラー画像をＶＲＡＭ９１への書き込み処理を行う。なお、ＣＰＵから見えるＶＲＡＭのメモリマップは図１３のようであり、ＣＰＵは（Ｒ，Ｇ，Ｂ）を１画素としてアクセスする。表示コントローラ１００では、書込みコマンドをＣＰＵ−ＩＦ部１６で受け付けると、データバスＩＦ部１０２にて各色成分を全て捕捉し、それをパラレルに色選択手段１０４に渡す。制御系ＩＦ部１０３では、書き込むアドレスからディスプレイ上での画素の色を判別し、色選択手段に対して制御信号１０５を出力する。色選択手段では、制御信号により格納する色のみ選択し（４４）、データ経路切替え器１０７に出力する。アクセス調停部（９２−４）におけるアクセス＆経路制御部１０６では、ＣＰＵからのコマンド要求（９５−６）か、表示要求（９４−９６）かを判別し、データ経路切替え器のデータ源、データ接続先、データの方向等を制御する。例えば、ＣＰＵからカラー画像用ＶＲＡＭへの書込みコマンドの場合、色選択手段から（４４）カラー画像用ＶＲＡＭへ（４４ｗ）、というパスになる。また、表示要求の場合は、２つのＶＲＡＭから（３ｒ、４４ｒ）、画像合成部へ（３ｄ、４４ｄ）、というパスになる。なお、アクセス制御部１０６では、アクセス要求に沿って、２つのＶＲＡＭに対するアドレス及びアクセス信号１０１を生成し、ＶＲＡＭを制御する。画像合成部１０８では、表示の為に読み出されたカラー画像データ４４ｄが既に色選択されいるので、表示制御データ３ｄと直接合成処理される。この場合その構成は図４の４４と共通である。本実施例では、カラー画像用ＶＲＡＭの容量は、前実施例の１／３で、約６０Ｋバイト（３２４×２４０×６／８）となり、メモリ内蔵ＩＣの低コスト化が可能になる。
【００４５】
（第４の実施の形態）
図１４は、本発明をソフトウェアで実現した実施形態の説明図であり、一般的なコンピュータの構成を示している。図中のメインメモリ１４０上には、計算の為のワークメモリ１４３、カラー画像を格納用ＶＲＡＭ９１、表示制御データ用ＶＲＡＭ１、表示用ＶＲＡＭ１４２で構成され、メモリマップは図１４のようである。図中のＤＭＡＣ（ダイレクトメモリアクセスコントローラ）１４４は、表示制御部１４５からの表示の為のＤＭＡ要求１４７を受付け、それをＣＰＵへ通知し（１４８）、表示用ＶＲＡＭ１４２から表示制御部へのデータ転送を行う。表示制御部では、表示データを表示タイミングに合わせてディスプレイに渡す。以上は、図１４のシステム構成の説明である。次に本発明のソフトウェアの動作を説明する。ここでは、マルチタスク環境下で、それを説明する。その為に図１５を用いる。あるカラー画像処理ソフトウェア（タスク）１５４、例えばＪＰＥＧ伸張タスクは、カラー画像用ＶＲＡＭ９１に対して伸張後のカラー自然画像を格納する。また、別タスク、例えば文字や線画を描画するタスク１５５は、表示制御用ＶＲＡＭ１のビットマップディスプレイに対して、描画処理を行う、とする。本例では、２つのタスクが直接ＶＲＡＭを書き換える事を禁止し、ＯＳが提供する描画サービスを利用して、ＶＲＡＭにアクセスする。このＯＳが提供するサービスが２つのＡＰＩでり、１５２がカラー画像用ＶＲＡＭ９１へのアクセスに関するＡＰＩ、１５１が表示制御用ＶＲＡＭ１に関するＡＰＩである。ハードウェアを制御する基本ソフト（ＯＳ）１５３とグラフィックドライバ１５０は、ＡＰＩを提供するのみでなく、カラー画像と表示制御データを合成し、表示用ＶＲＡＭ１４２へ画像を格納する処理を行う。ＡＰＩを使って描画処理することから、ＯＳはＶＲＡＭの書き換えタイミングを知る事ができ、よってそのタイミングで２つＶＲＡＭを合成し、その結果を表示用ＶＲＡＭへ再描画する。本発明では、描画タスク１５５は、黒色を基本とする文字や線画を、前述の表示制御データに基づいて、表示制御用ＶＲＡＭ１に格納する。ＯＳの合成処理とは、カラー画像用ＶＲＡＭのアドレスに対応するディスプレイ上の画素色を判断し、その色成分のみを選択する処理と、対応する表示制御信号に基づいて、その輝度値を制御する処理（表1に準ずる）である。処理の結果はＯＳにより表示用ＶＲＡＭへ格納される。本例では、単一メモリで、カラー画像生成、表示制御、表示を行うことを特徴とし、よって低コスト化が可能である。
【００４６】
図１６は、ＯＳの合成・再描画処理をＣＰＵから開放することを目的とする構成である。本実施例では、カラー画像と制御データとの合成処理を、別のハードウェアで行う。本実施例では、ＶＲＡＭをデュアルポートメモリ１６０とし、ワークメモリとは別に設ける。ＶＲＡＭは、表示制御データとカラー画像データを同一アドレスとし、データ長は１６ビットとした（図１６参照）。この場合、ＭＳＢ側の２ビットを表示制御データ、下位１４ビットをカラー画像データ（約１６Ｋ色）とする。ＣＰＵから見たＶＲＡＭのメモリマップは、制御データとカラーデータが同一アドレス空間に割り当てられ、一回のアクセスで両データを格納・参照できる。本例では、図中の表示制御部１６１が表示タイミングに準じて、デュアルポートメモリに対するアクセス信号を生成する。なおデュアルポートメモリは、ＣＰＵ側のランダムアクセスポート１６３と、表示側のシリアルアクセスポート１６２をもつことから、ＣＰＵと表示制御系が独立に動作し、調停を必要としない。よって１６１の回路は単純で、かつ速度面での性能も出せる。シリアルポートから並列に入力されるカラー画素データと表示制御データは、１６１にて色選択され、また表１に従ってその輝度値が制御されて、ディスプレイに渡される。本実施例での、ソフトウェアの動作を説明する。本発明でもマルチタスク環境下で、カラー画像の描画処理タスクと、文字・線画の描画処理タスクを別タスクとする。ただし本例では、両タスクが同一メモリ空間のＶＲＡＭに対してアクセスするので、競合が起きないように、ソフトウェア的な仕組みを必要とする。例えば、ＶＲＡＭアクセスを許可する鍵をＯＳが準備・管理し、鍵を持つタスクだけがＶＲＡＭアクセスを許可される、という仕組みを設ける。タスクは鍵を渡されたときのみ描画処理を行い、鍵を渡されないときは待ち続けるか、または別の仕事をする。なお、描画タスクの動作は前実施例と共通である。 なお、ＯＳは前述のとおり、合成・再描画処理がないので、ＣＰＵに対する負荷が軽減し、高速描画が行える。ただし本例では高価なデュアルポートメモリを必要とする。
【００４７】
【発明の効果】
請求項１、２の発明によれば、低コストでありながら、自然画表示が行えるモザイク型やデルタ型ディスプレイの（Ｒ、Ｇ、Ｂ）全ての画素に対して、表示制御データを割当て、それにより輝度値を制御し、そのコントラスト（黒色を基本とする）の差で、文字や線画表示を行わせることで、低価格な文字や線画表示が可能なビットマップディスプレイを実現した。
【００４８】
請求項３の発明によれば、液晶ディスプレイと本発明の表示コントローラをデジタルで接続するとともに、簡単なデジタル回路で表示制御データとカラー画像を合成することで、表示装置の低パワー化と、例えば回路の１チップ化により低価格化を実現した。
【００４９】
請求項４，５，６，７，８，９によれば、表示制御データとして、オフモード（黒色）と、スルーモードとオンモードの少なくとも１つを設け、オフモードを基準として、線画表示や、キャラクタを与えるビットマップフォントを生成することで、シンプルな構成で文字表示を可能とし、よって低価格な文字や線画表示が可能なビットマップディスプレイを実現した。また請求項８によればフォントサイズを（３×ｎ）×（３×ｍ）とすることで、さらに請求項９によればキャラクタを与えるビットマップにおいて、黒以外のＲ画素数とＧ画素数とＢ画素数が同じ数になるようにビットマップを生成することで、人間のフォントの色に対する感覚を自然なものとした。
【００５０】
請求項１０によれば、キャラクタを与えるビットイメージを表示制御データで構成するとともに、それを格納するキャラクタジェネレータ用メモリを表示制御用メモリとは別に設ける事で、両メモリの容量を削減させ、両メモリのＩＣへの組込み（１チップ化）を低価格に実現できるようにした。
【００５１】
請求項１１、１２によれば、カラー画像を生成する手段として、カラー画像を格納するＶＲＡＭとそれをディスプレイへの表示に同期して読み出す手段を提供し、それにより、カラー自然画と文字・線画の両者が扱えるビットマップディスプレイを提供した。また請求項１２によれば、カラー画像格納用ＶＲＡＭへ格納するカラーデータを１画素に対して１色とすることで、ＶＲＡＭ容量を約１／３にする事が可能で、表示コントローラへのメモリ組込みを低価格で実現できる事を可能にした。
【００５２】
請求項１３、１４、１５、１６、１７、１８、１９によれば、従来のコンピュータ構成においてモザイク型やデルタ型の表示装置を利用した場合、（Ｒ、Ｇ、Ｂ）全ての画素に対して、表示制御データを割当て、それにより輝度値を制御し、そのコントラスト（黒色を基本とする）の差で、文字や線画表示を行わせることが可能となる。この表示方法によれば、モザイク型において、ストライプ型並みの文字の表示容量を実現できる。
【図面の簡単な説明】
【図１】  本発明における実施形態の例を示す図。
【図２】  （１）本発明の基本的アイディアの説明図。
（２）本発明の基本的アイディアの表示制御データの輝度値変換表（表１）。
【図３】  図1の実施形態における表示制御データ用ＶＲＡＭのメモリマップとディスプレイ上での画素との相対関係を示す図。
【図４】  本発明での画像合成部の構成例を示す図。
【図５】  モザイク型ディスプレイでの表示画素の表示順を示す図。
【図６】  （１）本発明におけるキャラクタ表示例１を示す図。
（２）本発明におけるキャラクタ表示例２（９×９ビットマップ）。を示す図
【図７】  本発明においてキャラクタジェネレータメモリを使用した実施形態例を示す図。
【図８】  図７の実施形態におけるメモリマップと表示動作の説明図。
【図９】  本発明において、カラー画像表示の為のＶＲＡＭとその表示を行うコントローラを使用した実施形態例を示す図。
【図１０】  図９の発明において、カラー画像用ＶＲＡＭを1画素に対して1色のみのデータを格納するようにした実施形態例を示す図。
【図１１】  本発明を利用したオンスクリーンディスプレイ応用例を示す図。
【図１２】  図７の実施形態でのディスプレイ上でのキャラクタ表示位置と、対応するＶＲＡＭのアドレスを決める表示位置番号との関係を示す図。
【図１３】  図９、図１０の実施形態における、カラー画像用ＶＲＡＭと表示制御用ＶＲＡＭのメモリマップを示す図。
【図１４】  本発明における表示方法を実現する為のシステム構成の実施形態を示す図。
【図１５】  本発明における表示方法のソフトウェア構成の実施形態を示す図。
【図１６】  本発明における表示方法を実現する為のシステム構成で、デュアルポートメモリを使用した実施形態を示す図。
【図１７】  ストライプ型、モザイク型、デルタ型ディスプレイの画素配列を示す図。
【図１８】  従来の、液晶モニタへの文字、線画表示を行うシステム構成例を示す図。
【符号の説明】
１  表示制御データ用ＶＲＡＭ
２  表示制御部
３  表示制御データ
４  アクセス調停部
５  画像合成部
６  ＣＰＵからのＶＲＡＭアクセス要求（描画要求）
７  表示制御部からのＶＲＡＭアクセス要求（表示要求）
８  色選択制御信号
１０  本発明の表示コントローラ
１１  ビデオ信号（カラー画像）を生成する別手段
１２  デジタルビデオ信号（Ｒ，Ｇ，Ｂ）
１３  ディスプレイに対する表示データ（信号）
１４  モザイク型液晶ディスプレイ
１５  演算装置（ＣＰＵ）
１６  ＣＰＵインターフェース部（ＣＰＵ−ＩＦ部）
１８  ディスプレイに対する表示同期信号
２０  実施形態例の説明に利用するモザイク型ディスプレイ
２１  表示制御データとディスプレイの画素対応を示す図
２２  モザイク型ディスプレイにおけるラスタスキャン方向
３１  実施形態例のＶＲＡＭメモリマップ
３２  実施形態例のディスプレイ上の画素とＶＲＡＭのアドレスの相対関係
３３  表示制御データ１バイトの画素表現
４１  表示制御部２内部の色選択制御部
４２  画像合成部５内部の色選択部
４３  画像合成部５内部の画素データ変換部
４４  画素の色配列に沿って選択された色信号
６１  モザイク型ディスプレイ上での文字表示
６２  本発明でのスルーモードとオフモードによる文字表示
６３  本発明でのオンモードとオフモードによる文字表示
６４  本発明でのスルーモードとオンモードとオフモードによる文字表示
６５  モザイク型で行方向に３画素を選択した例
６６  モザイク型で列方向に３画素を選択した例
６７  ９×９フォントでの「Ａ」表示
６８  ９×９フォントでＲ数＝Ｇ数＝Ｂ数としたビットマップを生成した例
６９  本発明における９×９のフォント（ビットマップ）
７１  本発明の表示制御データが格納されたキャラクタジェネレータ用メモリ
７２  キャラクタに対するインデックス番号が格納されたＶＲＡＭ
７４  キャラジェネメモリ71からの表示制御データで構成されたビットマップ
７５  キャラクタを与えるインデックス番号
７６  図７での実施形態での表示制御部
７７  キャラジェネメモリ７１に対するデータ読込み制御信号
７８  図７の実施形態でのアクセス調停部
７９  表示制御部７６からのＶＲＡＭ７２に対するアクセス要求（表示要求）
８１  ＶＲＡＭ７２のメモリマップ
８２  キャラジェネメモリ７１のメモリマップ
８３  キャラジェネメモリ７１に格納されている表示制御データのビットマップ
９０  本発明の実施形態であるカラー画像用ＶＲＡＭ内蔵の表示コントローラ
９１  カラー画像を生成する為のカラー画像用ＶＲＡＭ
９２  カラー画像を生成する為のアクセス調停部２
９３  カラー画像を生成する機能を兼ね備えた表示制御部
９４  表示制御部９３からのカラー画像用ＶＲＡＭに対するカラーデータ表示要求
９５  ＣＰＵ−ＩＦ１６からのカラー画像用ＶＲＡＭに対するカラーデータ書込み要求
９７  表示制御部からのディスプレイに対する表示同期信号
９８  図９の実施形態におけるカラー画像生成部
１００  図１０の実施形態での表示コントローラ
１０１  表示制御用、カラー画像用ＶＲＡＭの制御信号とアドレスバス
１０２  ＣＰＵ−ＩＦ部１６内のデータバスＩＦ部
１０３  ＣＰＵ−ＩＦ部１６内の制御系ＩＦ部
１０４  図１０の実施形態における色選択手段
１０５  色選択信号
１０６  アクセス調停部内のＶＲＡＭアクセス制御＆経路制御部
１０７  アクセス調停部内のデータ経路切替え部
１０８  図１０の実施形態での画像合成部
３ｗ  表示制御用ＶＲＡＭへの書込みデータ
３ｒ  表示制御用ＶＲＡＭからの読込みデータ
３ｄ  ディスプレイへの表示の為の表示制御データ
４４ｗ  カラー画像用ＶＲＡＭへの書込みデータ
４４ｒ  カラー画像用ＶＲＡＭへの読込みデータ
４４ｄ  ディスプレイへの表示の為のカラー画像データ
９５−６  ＣＰＵ−ＩＦ１６からのＶＲＡＭに対するアクセス要求
９４−９６  表示制御部−１からのＶＲＡＭに対するアクセス要求
９２−４  図１０の実施形態でのアクセス調停部
１１１  画像生成を行う別手段としてのＮＴＳＣデコーダ
１１２  画像生成を行う別手段としてのＭＰＥＧデコーダ
１１３  通信／蓄積系制御部
１１４  ＭＰＥＧエンコードデータストリーム
１２０  図７の実施形態に対応する、ディスプレイ上におけるキャラクタ表示位置番号
１３０  図９、１０における実施形態でのワーク用メモリ
１４０  本発明の表示方法を実現する為の構成でのメインメモリ
１４２  メインメモリ上の表示用ＶＲＡＭ
１４３  メインメモリ上のワーク用メモリ
１４４  ＤＭＡコントローラ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）
１４５  本発明の表示方法を実現する為の構成での表示制御部
１４７  表示制御部１４５からのＤＭＡ要求
１４８  ＤＭＡＣとＣＰＵの間でのシステムバス使用権の要求、確認信号
１５０  本発明の表示方法を実現するグラフィックドライバ
１５１  グラフィックドライバ、ＯＳが提供する線画描画サービス（ＡＰＩ）
１５２  グラフィックドライバ、ＯＳが提供するカラー画像描画サービス（ＡＰＩ）
１５３  図１４のハードウェアの為の基本ソフト（マルチタスクＯＳ）
１５４  マルチタスクＯＳ上でのカラー画像処理タスク
１５５  マルチタスクＯＳ上での文字・線画描画タスク
１５６  図１４のハードウェアを示す（と等価な）ブロック
１６０  本発明の表示方法を実現する構成におけるデュアルポートメモリ
１６１  本発明の表示方法を実現する構成における表示制御＆画像合成部
１６２  デュアルポートメモリにおける表示の為のシリアルアクセスポート
１６３  デュアルポートメモリにおけるＣＰＵからランダムアクセスポート
１７０  ストライプ型を示す色配列
１７１  斜めモザイク型を示す色配列
１７２  デルタ型を示す色配列
１８０  従来構成でのビデオ信号生成部
１８１  従来構成での液晶表示装置
１８２  キャラクタ生成用（ＯＳＤ用）マイコン
１８３  ビデオ信号復号部
１８４  液晶装置１８１内の色選択部
１８５  液晶装置１８１内のサンプル・ホールド部
１８６  従来構成における文字画像とカラー画像の合成手段
１８７  色選択部１８４にて選択された色信号
１８８  色信号１８７がサンプル・ホールドされた液晶ディスプレイ駆動信号
１８９  ビデオ信号復号部１８３からの表示同期信号
１９０  ビデオ信号生成部１８０と液晶表示装置１８１を接続する（Ｒ，Ｇ，Ｂ）アナログ信号（（Ｒｄ、Ｇｄ、Ｂｄ））
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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