(57)【特許請求の範囲】
【請求項１】
多数の入出力単位ブロックにそれぞれ対応させてデータ入出力ラインを有する半導体メモリ装置において、
ノーマルメモリセルを含む複数のノーマルメモリセルアレイと、冗長メモリセルの冗長メモリセルアレイと、前記複数のノーマルメモリセルアレイそれぞれのビットラインデータを感知して対応するノーマルサブ入出力ラインへ伝えるノーマルセンスアンプの複数のノーマルセンスアンプブロックと、前記冗長メモリセルアレイのビットラインデータを感知して冗長サブ入出力ラインへ伝える冗長センスアンプの冗長センスアンプブロックと、前記各ノーマルサブ入出力ラインへ伝えられたデータを受けるノーマルグローバル入出力パスと、前記ノーマルグローバル入出力パスに伝達されるデータを感知増幅し、前記データ入出力ラインのうちの対応するデータ入出力ラインへ出力するノーマル入出力センスアンプのノーマル入出力センスアンプブロックと、前記冗長サブ入出力ラインへ伝えられたデータを受ける冗長グローバル入出力パスと、前記冗長グローバル入出力パスに伝達されるデータを感知増幅し、欠陥ブロック選択情報に従って前記データの入出力ラインのいずれかへ出力する冗長入出力センスアンプの冗長入出力センスアンプブロックと、を前記入出力単位ブロックごとに備えたことを特徴とする半導体メモリ装置。
【請求項２】
ロー方向に隣り合ったノーマルメモリセルアレイの間及び冗長メモリセルアレイに隣接させて分割ワードラインドライバがそれぞれ配置され、更に、カラム方向に隣り合ったノーマルメモリセルアレイの間及びカラム方向に隣り合った冗長メモリセルアレイの間にノーマルセンスアンプブロック及び冗長センスアンプブロックがそれぞれ配置される請求項１記載の半導体メモリ装置。
【請求項３】
ノーマルサブ入出力ラインと冗長サブ入出力ラインはそれぞれノーマルセンスアンプブロック及び冗長センスアンプブロック上でロー方向に伸張し、これらノーマルサブ入出力ライン及び冗長サブ入出力ラインはそれぞれノーマルグローバル入出力パス及び冗長グローバル入出力パスに接続されて分離されている請求項２記載の半導体メモリ装置。
【請求項４】
冗長入出力センスアンプブロックは少なくとも冗長グローバル入出力パスの本数分備えられ、そして、この冗長入出力センスアンプブロックがそれぞれ、前記冗長グローバル入出力パスに入力ノードが接続され且つ出力ノードがデータ入出力ラインにそれぞれ独立して接続される前記データ入出力ライン数分の冗長入出力センスアンプを含んでなる請求項１〜３のいずれか１項に記載の半導体メモリ装置。
【請求項５】
冗長入出力センスアンプブロックのうちの少なくとも一つをカラムアドレス情報に応じて選択し、そして該選択冗長入出力センスアンプブロック中のいずれか１つの冗長入出力センスアンプを欠陥ブロック選択情報に応じて活性化させる冗長入出力センスアンプ活性化回路を備える請求項４記載の半導体メモリ装置。
【請求項６】
ノーマルメモリセル中の欠陥カラムアドレスをプログラムする冗長プログラマブル手段に前記欠陥カラムアドレスが入力されることで冗長カラム選択ラインが活性化され、そして、各入出力単位ブロックごとの欠陥カラムラインのアドレス情報をプログラムするための１以上のカラムヒューズを有してなる欠陥ブロック選択情報発生手段が、そのカラムヒューズのプログラミング及び前記冗長カラム選択ラインの活性化に応じて欠陥ブロック選択情報を発生する請求項５記載の半導体メモリ装置。
【請求項７】
ノーマルサブ入出力ラインとノーマルグローバル入出力パスとの間及び冗長サブ入出力ラインと冗長グローバル入出力パスとの間に、それぞれ独立させて伝送スイッチ手段が設けられる請求項１〜６のいずれか１項に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の冗長回路に関し、特に、カラム冗長に関する。
【０００２】
【従来の技術】
半導体メモリ装置の大容量・高集積化に伴って、欠陥メモリセルを救済する冗長(redundancy)技術の重要性が増している。現在の冗長技術は、欠陥ビットをもっているノーマルメモリアレイをブロック単位でスペアアレイに置き換える方式、或いは、欠陥ビットをもつ欠陥ビットラインをスペアアレイ内のスペアビットラインに置き換える方式（カラム冗長）が主流を成している。このような冗長技術では、半導体メモリ装置が高密度化されるとその分、冗長に用いられるスペアアレイのための回路領域も制限されるために、できるだけ小面積のスペアアレイでより多くの冗長を行えるようにする効率性が重視されるようになっている。
【０００３】
カラム冗長方式の技術の一つとして、米国特許第５，０４５，７２０号に開示のものがある。図１に、この技術のスペアカラム選択回路に関連した回路構成を示す。この図１に示すスペアカラム選択回路は、ノーマルビットライン対６に接続されたノーマル入出力ライン５とスペアビットライン対３に接続されたスペア入出力ライン４との間に、スペアカラム選択のためのラインスイッチング対１０ａ，１０ｂが設けられている。ラインスイッチング対１０ａ，１０ｂは、スペアカラムデコーダ１から出力されるクロックパルスφＤの活性化に応じて駆動される。また、ノーマル入出力ライン５には、電源電圧Ｖｃｃにつながれたノーマル入出力ラインプルアップ対２０ａ，２０ｂが設けられており、スペアカラムデコーダ１から出力されるクロックパルスφＤの非活性化に応じて駆動される。更に、クロックパルスφＤはインバータＩ１で反転されてクロックパルスφＳＣＤとなり、これに従いスペア入出力ライン４とスペアビットライン対３との間の接続制御を行うＮＭＯＳトランジスタＭＳ１〜ＭＳ４が動作する。
【０００４】
図２は、図１の回路の動作過程を示すタイミング図である。図示のように、ローアドレスストローブ信号ＲＡＳＢ（Ｂ＝反転の意味）とカラムアドレスストローブ信号ＣＡＳＢ（Ｂ＝反転の意味）がそれぞれ論理“ロウ”レベルに遷移して活性化されると、外部から入力されるローアドレスとカラムアドレスがアドレスバッファ（図示略）にラッチされる。このローアドレスストローブ信号ＲＡＳＢの論理“ロウ”活性化からクロックφＹまでの間に、ノーマルビットライン対６間のデータ感知が遂行される。そして、ノーマルビットライン対６のデータは、ノーマルカラムデコーダ１１から図２のように出力されるクロックφＮＣＤの活性化に応じるＮＭＯＳトランジスタＭＮ１〜ＭＮ４のオンでパス(PATH)へ伝達される。
【０００５】
スペアカラムラインの選択は、カラム選択ヒューズボックス（図示略）内のヒューズ切断で決定される。スペアカラムラインの選択時でもノーマルカラムデコーダ１１から出力されるクロックφＮＣＤはカラムアドレス信号の入力によって活性化される。このとき、ノーマルカラムラインの選択はスペアカラムラインと関係なく定義することができ、このため、スペアカラムラインの選択時に発生する遅延がなくなる。即ち、スペアカラム選択時には、スペアカラムデコーダ１からクロックφＤが論理“ロウ”出力されてラインスイッチング対１０ａ，１０ｂがターンオフすることにより、ノーマル入出力ライン５及びノーマルビットライン対６の接続が遮断される一方、クロックφＤを反転させたクロックφＳＣＤの論理“ハイ”によりＮＭＯＳトランジスタＭＳ１〜ＭＳ４がターンオンし、スペアビットライン対３のデータをパスへ伝達する。このように行われるスペアカラム選択方法で、データアクセス速度の損失(Speed loss)を抑制することができる。
【０００６】
また、ノーマルカラムのディスエーブル時に、ノーマルカラムラインに接続したノーマル入出力ライン５を、外部との間で読出／書込動作を行うパスから分離させるため、スペアカラムをデコードする遅延がなくなる。更に、読出モード時、スペアビットライン対３のセンスアンプとノーマルビットライン対６のセンスアンプとの間の直流電流源が遮断される。従って、スペアカラム選択時にビットラインのローディング効果が極めて少なく、結果的に速い読出／書込動作を遂行できるようになる。
【０００７】
【発明が解決しようとする課題】
上記従来技術では、速い読出及び書込動作を行える反面、ノーマル入出力ライン５とスペア入出力ライン４に同一入出力ラインを使用するようにしているため、入出力単位ブロックに対しフレキシブル(flexible)な冗長を行えず、歩留りを上げるための冗長効率が低下することになっている。即ち、１つのメモリブロック内のノーマルメモリセルの欠陥については、隣り合うメモリブロック内の冗長メモリセルアレイ内の冗長セルでリペアすることができないので、冗長の効率が悪く歩留りを上げられない。
【０００８】
従って、本発明の目的は、１入出力単位ブロック内の欠陥メモリセルを周辺の入出力単位ブロック内の冗長メモリセルでリペアできるような入出力単位ブロックに限定されない弾力的な冗長機能を有する半導体メモリ装置を提供することにある。また、本発明の他の目的は、ノーマルメモリセルアレイと冗長メモリセルアレイを有する入出力単位ブロックにおいてノーマル入出力パスと冗長入出力パスを独立的に形成し、他の入出力単位ブロックの冗長にも使用できるようなフレキシブルなカラム冗長機能を有するようにした半導体メモリ装置を提供することにある。更に、本発明のまた他の目的は、入出力単位ブロックにおけるノーマル入出力パスと冗長入出力パスを独立的に形成し、入出力単位ブロック内の欠陥セルを隣り合う入出力単位ブロック内の冗長セルでリペアできるようにして、冗長の柔軟性を向上させた半導体メモリ装置を提供することにある。加えて、本発明の更に他の目的は、チップサイズを増加させることなく冗長効率を増大させ得る半導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的のために本発明は、多数の入出力単位ブロックにそれぞれ対応させてデータ入出力ラインを有する半導体メモリ装置において、ノーマルメモリセルを含む複数のノーマルメモリセルアレイと、冗長メモリセルの冗長メモリセルアレイと、前記複数のノーマルメモリセルアレイそれぞれのビットラインデータを感知して対応するノーマルサブ入出力ラインへ伝えるノーマルセンスアンプの複数のノーマルセンスアンプブロックと、前記冗長メモリセルアレイのビットラインデータを感知して冗長サブ入出力ラインへ伝える冗長センスアンプの冗長センスアンプブロックと、前記各ノーマルサブ入出力ラインへ伝えられたデータを受けるノーマルグローバル入出力パスと、前記ノーマルグローバル入出力パスに伝達されるデータを感知増幅し、前記データ入出力ラインのうちの対応するデータ入出力ラインへ出力するノーマル入出力センスアンプのノーマル入出力センスアンプブロックと、前記冗長サブ入出力ラインへ伝えられたデータを受ける冗長グローバル入出力パスと、前記冗長グローバル入出力パスに伝達されるデータを感知増幅し、欠陥ブロック選択情報に従って前記データの入出力ラインのいずれかへ出力する冗長入出力センスアンプの冗長入出力センスアンプブロックと、を前記入出力単位ブロックごとに備えたことを特徴とする。
【００１０】
この場合、ロー方向に隣り合ったノーマルメモリセルアレイの間及び冗長メモリセルアレイに隣接させて分割ワードラインドライバがそれぞれ配置され、更に、カラム方向に隣り合ったノーマルメモリセルアレイの間及びカラム方向に隣り合った冗長メモリセルアレイの間にノーマルセンスアンプブロック及び冗長センスアンプブロックがそれぞれ配置される構成とすることができる。そしてこのとき、ノーマルサブ入出力ラインと冗長サブ入出力ラインはそれぞれノーマルセンスアンプブロック及び冗長センスアンプブロック上でロー方向に伸張し、これらノーマルサブ入出力ライン及び冗長サブ入出力ラインはそれぞれノーマルグローバル入出力パス及び冗長グローバル入出力パスに接続されて分離されているものとすることができる。
【００１１】
この本発明の冗長入出力センスアンプブロックは、少なくとも冗長グローバル入出力パスの本数分備えられ、そして、この冗長入出力センスアンプブロックがそれぞれ、前記冗長グローバル入出力パスに入力ノードが接続され且つ出力ノードがデータ入出力ラインにそれぞれ独立して接続される前記データ入出力ライン数分の冗長入出力センスアンプを含んでなるものとするとよい。このとき、冗長入出力センスアンプブロックのうちの少なくとも一つをカラムアドレス情報に応じて選択し、そして該選択冗長入出力センスアンプブロック中のいずれか１つの冗長入出力センスアンプを欠陥ブロック選択情報に応じて活性化させる冗長入出力センスアンプ活性化回路を備えるようにする。更に、ノーマルメモリセル中の欠陥カラムアドレスをプログラムする冗長プログラマブル手段に前記欠陥カラムアドレスが入力されることで冗長カラム選択ラインが活性化され、そして、各入出力単位ブロックごとの欠陥カラムラインのアドレス情報をプログラムするための１以上のカラムヒューズを有してなる欠陥ブロック選択情報発生手段が、そのカラムヒューズのプログラミング及び前記冗長カラム選択ラインの活性化に応じて欠陥ブロック選択情報を発生するものとするとよい。
【００１２】
本発明ではまた、ノーマルサブ入出力ラインとノーマルグローバル入出力パスとの間及び冗長サブ入出力ラインと冗長グローバル入出力パスとの間に、それぞれ独立させて伝送スイッチ手段が設けられる構成とするとよい。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１４】
図３及び図４は、本発明によるカラム冗長方式を採用した半導体メモリ装置のブロック図で、データ入出力ターミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱｌ別にデータを入出力する入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌについて、冗長入出力パスとノーマル入出力パスが独立的に設けられた構成が示されている。これにより、入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌに拘束されることなくフレキシブルに冗長を使用し、ノーマルメモリセルアレイ内の欠陥カラムラインを冗長メモリセルアレイ内の冗長カラムラインにリペアできる構成となっている。
【００１５】
同じ構成を有する４個の入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌのもつノーマルグローバル入出力パスＧＩＯｉ，ＧＩＯｊ，ＧＩＯｋ，ＧＩＯｌは、４個の入出力センスアンプ３０〜３６で構成されたノーマル入出力センスアンプブロックＩＯＳＡを介しデータ入出力ラインＤＩＯｉ，ＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌにそれぞれ専属させて接続されている。更に、各データ入出力ラインＤＩＯｉ，ＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌは、それぞれ独立したマルチプレクサ及び増幅器（Multiplexer & Amplifier ：ＭＰＸ）を介して専属のデータ入出力ターミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱｌへ接続されている。
【００１６】
また、入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌのもつ冗長グローバル入出力パスＲＧＩＯｉ，ＲＧＩＯｊ，ＲＧＩＯｋ，ＲＧＩＯｌは、出力ノードがデータ入出力ラインＤＩＯｉ，ＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌのそれぞれに１ずつ接続された４個の冗長入出力センスアンプ４０〜４８からなる冗長入出力センスアンプブロックＲＩＯＳＡ１〜ＲＩＯＳＡ４に１ずつ接続されている。尚、ノーマルグローバル入出力パスＧＩＯｉ，ＧＩＯｊ，ＧＩＯｋ，ＧＩＯｌと冗長グローバル入出力パスＲＧＩＯｉ，ＲＧＩＯｊ，ＲＧＩＯｋ，ＲＧＩＯｌのそれぞれは４対のラインからなっている。
【００１７】
サブ入出力ラインＳＩＯとグローバル入出力ラインＧＩＯで階級的入出力ライン(Hierarchical I/O line) が構成され、ノーマルメモリセルアレイＭＣＡ１，ＭＣＡ２（ＭＣＡ３，ＭＣＡ４）の間、及び、冗長メモリセルアレイＲＣＡ１（ＲＣＡ２）と隣の入出力単位ブロック内のノーマルメモリセルアレイＭＡＣ１（ＭＣＡ３）との水平的な離隔位置間（即ち冗長メモリセルアレイに隣接させて）に、分割ワードラインドライバ（Splited Word Line Driver：ＳＷＤ）が配列され、その上部にそれぞれノーマルグローバル入出力パスＧＩＯｉ，ＧＩＯｊ，ＧＩＯｋ，ＧＩＯｌと冗長グローバル入出力パスＲＧＩＯｉ，ＲＧＩＯｊ，ＲＧＩＯｋ，ＲＧＩＯｌとが独立的に形成されている。そして、入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌ内において、センスアンプの配列されたノーマルセンスアンプブロックＳＡと冗長センスアンプブロックＲＳＡには、ノーマルサブ入出力ラインＳＩＯｘ（ｘ＝ｉ，ｊ，ｋ，ｌ）と冗長サブ入出力ラインＲＳＩＯｘが独立的な別途のラインとして分離形成され、ノーマル動作時と冗長動作時にそれぞれ異なるパスを使用することにより、ビットラインの寄生負荷(parasitic bitline loading) を最小化し且つセルアレイが増加しない範囲内でフレキシブルなリペア動作が行えるように構成されている。ノーマルサブ入出力ラインＳＩＯｘと冗長サブ入出力ラインＲＳＩＯｘはそれぞれ、ノーマルグローバル入出力パスＧＩＯｘと冗長グローバル入出力パスＲＧＩＯｘに接続される。
【００１８】
このような入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌの詳細な構成について、入出力単位ブロックＵＩＯＢｉの構成を一例として説明する。
【００１９】
相互に離間したノーマルメモリセルアレイＭＣＡ１，ＭＣＡ２の間、ＭＣＡ３，ＭＣＡ４の間、そして、冗長メモリセルアレイＲＣＡ１と隣の入出力単位ブロックＵＩＯＢｊ内のノーマルメモリセルアレイＭＣＡ１との間には、ロー方向つまりワードライン方向に一般的な構成を有するＳＷＤがそれぞれ配置されている。また、ノーマルメモリセルアレイＭＣＡ１，ＭＣＡ３の間、ＭＣＡ２，ＭＣＡ４の間、そして、冗長メモリセルアレイＲＣＡ１，ＲＡＣ２の間には、カラム方向つまりビットライン方向にノーマルセンスアンプブロックＳＡ３，ＳＡ４と冗長センスアンプブロックＲＳＡ２がそれぞれ配置されている。ノーマルメモリセルアレイＭＣＡ１，ＭＣＡ３の領域はノーマルセルだけのアレイとされ、ノーマルメモリセルアレイＭＣＡ２，ＭＣＡ４の領域は、冗長メモリセルアレイＲＣＡ１，ＲＣＡ２を含めたノーマルセルとスペアセルのアレイとされる。
【００２０】
センスアンプブロックＳＡ１〜ＳＡ６上に形成されたサブ入出力ラインＳＩＯ、例えば、センスアンプブロックＳＡ３上に形成されたサブ入出力ラインＳＩＯは、カラム方向上側のノーマルメモリセルアレイＭＣＡ１のカラムラインと下側のノーマルメモリセルアレイＭＣＡ３のカラムラインとを共有し、そのノーマルセルのデータをノーマルグローバル入出力パスＧＩＯｉへ伝達する。そして、冗長センスアンプブロックＲＳＡ２上に形成された冗長サブ入出力ラインＲＳＩＯは、カラム方向上側の冗長メモリセルアレイＲＣＡ１と下型の冗長メモリセルアレイＲＣＡ２のカラムラインとを共有し、その冗長セルのデータを冗長グローバル入出力パスＲＩＯｉへ伝達する。
【００２１】
ノーマルグローバル入出力パスＧＩＯｉは、当該入出力単位ブロックＵＩＯＢｉのデータを該当データ入出力ターミナルＤＱｉへ伝達するためのデータ入出力ラインＤＩＯｉに出力ノードが接続された入出力センスアンプブロックＩＯＳＡの入力ノードへ接続されている。この入出力センスアンプブロックＩＯＳＡは、入力ノードがノーマルグローバルデータ入出力パスＧＩＯｉに接続され、出力ノードがデータ入出力ラインＤＩＯｉに共通接続された４つの入出力センスアンプ３０，３２，３４，３６を備えている。入出力センスアンプブロックＩＯＳＡ内の各入出力センスアンプ３０，３２，３４，３６は、カラムアドレス信号ＣＡｉ，ＣＡｊ、カラムアドレスエネーブル信号φＹＥ、ブロック選択情報ＢＬＳｉをデコーディングする入出力センスアンプ活性化回路ＩＯＳＥの出力により個別的に選択されてエネーブルされる。
【００２２】
冗長グローバルデータ入出力パスＲＧＩＯｉは、図３及び図４に示した入出力単位ブロックの個数に対応したライン対で構成される。例えば、入出力単位ブロック数が図３及び図４のように４個である場合、冗長グローバルデータ入出力パスＲＧＩＯｉは４対のラインで構成される。冗長グローバルデータ入出力パスＲＧＩＯｉ内の４対のラインは、それぞれ第１〜第４冗長入出力センスアンプブロックＲＩＯＳＡｌ〜ＲＩＯＳＡ４の入力ノードに接続される。この第１〜第４冗長入出力センスアンプブロックＲＩＯＳＡ１〜ＲＩＯＳＡ４は、データ入出力ラインＤＩＯｉ，ＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌに各出力ノードがそれぞれ接続された冗長入出力センスアンプ３８，４０，４２，４４を含んでいる。そして、第１〜第４冗長入出力センスアンプブロックＲＩＯＳＡ１〜ＲＩＯＳＡ４は、カラムアドレス信号ＣＡｉ，ＣＡｊ、カラムアドレスエネーブル信号φＹＥ、欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢをデコーディングする冗長入出力センスアンプ活性化回路ＲＩＯＳＥの出力により個別的に選択されてエネーブルされる。
【００２３】
図５は、図３及び図４に示した入出力単位ブロックを選択する信号を発生するための回路構成を示す。この回路は、欠陥カラムラインのアドレスをプログラムするためのカラムヒューズ回路６０〜６３と、カラムヒューズ回路６０〜６３の出力を論理演算して欠陥カラムラインの含まれた欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢを発生させる論理組合回路と、から構成される欠陥ブロック選択情報発生手段である。カラムヒューズ回路６０〜６３のそれぞれは、欠陥カラムラインのアドレスをプログラムするためのカラムヒューズボックスＣＦｉをそれぞれ内蔵している。
【００２４】
図６は、図５に示したカラムヒューズボックスの構成を示す。この回路は、ヒューズプログラミングに従い、欠陥アドレス信号が入力されるときに冗長カラム選択ラインＲＣＳＬを活性化する冗長プログラマブル手段（冗長カラムデコーダ）５０と、欠陥の生じたカラムラインを含む入出力単位ブロックの情報を発生するための多数のブロック選択ヒューズ５２，５４，５６，５８と、から構成される。各ブロック選択ヒューズ５２，５４，５６，５８は、電源電圧Ｖｃｃと第１ノードＮ１との間に接続されたヒューズ１１１と、第１ノードＮ１に接続され、ヒューズ１１１の切断状態電位を感知するインバータ１１２と、第１ノードＮ１と接地電圧Ｖｓｓとの間にチャネルが接続され、初期化信号及びインバータ１１２からのヒューズ切断状態信号を各ゲート入力としてスイッチングされる２つのＮＭＯＳトランジスタ６４，６６と、冗長プログラマブル手段５０から出力される冗長カラム選択ラインＲＣＳＬの信号及びインバータ１１２の出力信号の活性化に応じて欠陥ブロック情報を活性化させるＮＡＮＤゲート６８と、から構成される。
【００２５】
図７は、この例のメモリにおける動作タイミング図で、入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌ中のいずれか一つの入出力単位ブロックＵＩＯＢｘにおけるノーマルメモリセルアレイ内のカラムラインに欠陥が生じたときに、冗長メモリセルアレイ内の冗長カラムラインでリペアする過程を示している。
【００２６】
以下、図３〜図７を参照して詳細に動作説明する。
【００２７】
まず最初に、ノーマルメモリセルアレイＭＣＡ内のデータをデータ入出力ターミナルＤＱｉへ伝達するデータパスについて説明する。
【００２８】
例えば入出力単位ブロックＵＩＯＢｉ内の多数のノーマルメモリセルアレイＭＣＡ１〜ＭＣＡ４のビットライン対は、フォールデッド形センスアンプ(Folded type sense amplifier) の構造を有する。従って、ノーマルメモリセルアレイＭＣＡ１内においてカラム方向上側に位置したセンスアンプブロックＳＡ１に接続される一本のビットライン対ＢＬ／ＢＬＢ（Ｂ＝反転の意味）に隣接したビットライン対ＢＬ／ＢＬＢは、カラム方向下側に位置したセンスアンプブロックＳＡ３に接続される。また、ノーマルメモリセルアレイＭＣＡ３においても同様で、センスアンプブロックＳＡ３に接続される一本のビットライン対ＢＬ／ＢＬＢに隣り合う別のビットライン対ＢＬ／ＢＬＢは、カラム方向下側に位置したセンスアンプブロックＳＡ５に接続される。
【００２９】
ノーマルメモリセルアレイＭＣＡ１，ＭＣＡ３内の全てのビットライン対ＢＬ／ＢＬＢの電位レベルは、カラム方向に配置されたセンスアンプブロックＳＡ１，ＳＡ３，ＳＡ５内の多数のセンスアンプにより感知増幅される。このようにセンスアンプブロックＳＡ１，ＳＡ３，ＳＡ５により感知増幅されるデータは、各ビットライン対ＢＬ／ＢＬＢの終端とノーマルサブ入出力ラインＳＩＯとの間に設けられたカラム選択トランジスタ或いはパストランジスタ（図示略）を介しノーマルサブ入出力ラインＳＩＯへそれぞれ伝送される。このとき、そのカラム選択トランジスタ或いはパストランジスタのゲートは一般的な方法にて選択できる。例えば、カラムデコーダ（図示略）のカラムアドレスデコーディングにより活性化されるカラム選択ライン(column select line:ＣＳＬ) によりオン状態にスイッチングされる。
【００３０】
多数のセンスアンプブロックＳＡ１，ＳＡ３，ＳＡ５上にそれぞれ形成されたノーマルサブ入出力ラインＳＩＯは、４対のラインからなるノーマルグローバル入出力パスＧＩＯｉに対応接続されている。これらノーマルサブ入出力ラインＳＩＯのそれぞれとノーマルグローバル入出力パスＧＩＯｉの４対のラインとは、パストランジスタ或いは伝送トランジスタや伝送ゲート（図示略）を介して接続され、これらがカラムアドレス情報により制御されてデータが伝送される。そして、４対のノーマルグローバル入出力パスＧＩＯｉは、その各ライン対に割り当てられた入出力センスアンプ３０，３２，３４，３６の入力ノードにそれぞれ接続される。この入出力センスアンプブロックＩＯＳＡ内の各入出力センスアンプ３０，３２，３４，３６は、入出力センスアンプ活性化回路ＩＯＳＥの出力により選択的にエネーブルされてデータを感知増幅し、入出力単位ブロックＵＩＯＢｉに対応するデータ入出力ラインＤＩＯｉへ伝送する。
【００３１】
入出力センスアンプ活性化回路ＩＯＳＥは、入出力単位ブロックＵＩＯＢｉを活性化させるブロック選択情報ＢＬＳｉの論理“ロウ”でエネーブルされる。このブロック選択情報ＢＬＳｉは、図６に示したカラムヒューズボックスＣＦｉを含んで構成された図５の入出力単位ブロック選択回路の出力によって活性化される。正常アクセス動作、即ち、全ての入出力単位ブロックＵＩＯＢｘ内のノーマルメモリセルアレイに欠陥がない場合には、図６に示したカラムヒューズボックスＣＦｉ内のヒューズ１１１は切断されない。従って、図５に示した全てのカラムヒューズボックスＣＦ１〜ＣＦｎが動作しないので、全カラムヒューズボックスＣＦ１〜ＣＦｎの出力端子Ａｉ，Ａｊ，Ａｋ，Ａｌから論理“ハイ”信号が出力される。このように全てのカラムヒューズボックスＣＦ１〜ＣＦｎが動作しないと、ＮＡＮＤゲート９６〜１０２の出力端子にそれぞれ接続されたインバータから欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢが全て論理“ハイ”で出力される。これにより、欠陥入出力単位ブロックを選択する欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢと反対の論理レベルを有するブロック選択情報ＢＬＳｉ（ＢＬＳｊ，ＢＬＳｋ，ＢＬＳｌ）は、入出力単位ブロックＵＩＯＢｉ内の入出力センスアンプ活性化回路ＩＯＳＥを論理“ロウ”で活性化させる。このブロック選択情報ＢＬＳｉにより活性化された入出力センスアンプ活性化回路ＩＯＳＥは、カラムアドレスエネーブル信号φＹＥの活性周期に入力されるカラムアドレス信号ＣＡｉ，ＣＡｊをデコーディングし、４個の入出力センスアンプ３０，３２，３４，３６のうちの一つをエネーブルさせる。
【００３２】
ノーマル動作において、データ入出力ターミナルＤＱｊ，ＤＱｋ，ＤＱｌに対応する入出力単位ブロックＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌも上記同様の動作でアクセスされる。即ち、各入出力単位ブロックＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌの入出力センスアンプブロックＩＯＳＡの出力は、それぞれのブロック選択情報ＢＬＳｊ，ＢＬＳｋ，ＢＬＳｌに応じて対応するデータ入出力ラインＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌへ伝送され、データ入出力ラインＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌに供給された出力データは、該当のマルチプレクサ及び増幅器ＭＰＸを介してデータ入出力ターミナルＤＱｊ，ＤＱｋ，ＤＱｌへ伝送される。このような動作により、ノーマルセル内のデータ読出及び書込動作が行われる。このノーマルアクセスの間、入出力単位ブロックＵＩＯＢｘ内の冗長メモリセルアレイＲＣＡ１，ＲＣＡ２に対する冗長関連情報としての欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢと冗長カラム選択ラインＲＣＳＬが活性化されないことにより、冗長セルデータの入出力に関連したパスは動作しない。
【００３３】
各入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌにおける冗長メモリセルアレイ内の冗長カラムは、欠陥カラムアドレスに対応するアドレスプログラムヒューズの切断により、その選択が決定される。例えば、図６に示した冗長プログラマブル手段（よく知られたもので可）５０内の欠陥アドレスのプログラムを行うヒューズ切断により、冗長カラム選択ラインＲＣＳＬがエネーブルされて冗長カラムラインが選択される。このような冗長カラムラインのエネーブルは、一般的な半導体メモリ装置のカラム冗長動作とほぼ同様にして実行される。そして、冗長カラム選択ラインＲＣＳＬがエネーブルされると、即ち論理“ハイ”に活性化されると、冗長メモリセルアレイＲＣＡ１，ＲＣＡ２内のビットライン対ＢＬ／ＢＬＢがアクセスされることになる。これについて、入出力単位ブロックＵＩＯＢｉ内の冗長メモリセルアレイＲＣＡ１，ＲＣＡ２を例にあげて説明する。
【００３４】
冗長メモリセルアレイＲＣＡ１の一本のビットライン対ＢＬ／ＢＬＢはフォールデッド形センスアンプ構造なので、冗長センスアンプブロックＲＳＡ１へのビットライン対ＢＬ／ＢＬＢに隣り合う他のビットラインＢＬ／ＢＬＢは、カラム方向下側に配置された冗長センスアンプブロックＲＳＡ２へ接続される。そして、冗長メモリセルアレイＲＣＡ２のビットライン対ＢＬ／ＢＬＢも同様で、カラム方向上側に位置した冗長センスアンプブロックＲＳＡ２に接続されるビットライン対ＢＬ／ＢＬＢに隣り合う他のビットライン対ＢＬ／ＢＬＢは、カラム方向下側に位置した冗長センスアンプブロックＲＳＡ３に接続される。
【００３５】
冗長メモリセルアレイＲＣＡ１，ＲＣＡ２のビットライン対ＢＬ／ＢＬＢのデータは、冗長センスアンプブロックＲＳＡ１，ＲＳＡ２，ＲＳＡ３の動作により感知増幅され、各ビットライン対ＢＬ／ＢＬＢの終端に設けられたパストランジスタなどの伝送スイッチ手段を介し冗長サブ入出力ラインＲＩＳＯへ伝送される。例えば、冗長ビットライン対ＢＬ／ＢＬＢと冗長サブ入出力ラインＲＩＳＯとの間に設けられたスイッチ手段がパストランジスタである場合には、図６に示した冗長プログラマブル手段５０の出力である冗長カラム選択ラインＲＣＳＬが論理“ハイ”にエネーブルされるときに該当パストランジスタがターンオンする。冗長センスアンプブロックＲＳＡ１，ＲＳＡ２，ＲＳＡ３の上部に位置した各冗長サブ入出力ラインＲＩＳＯは、４対の冗長グローバル入出力パスＲＧＩＯｉのそれぞれに接続され、この冗長サブ入出力ラインＲＩＳＯの各ラインと冗長グローバル入出力パスＲＧＩＯｉの各ラインとの間は、パストランジスタや伝送ゲート等の伝送スイッチ手段により接続される。
【００３６】
冗長グローバル入出力パスＲＧＩＯｉの各ライン対は、入出力単位ブロック数に対応するデータ入出力ターミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱｌ別に出力ノードをもつ各冗長入出力センスアンプブロックＲＩＯＳＡ１〜ＲＩＯＳＡ４の入力ノードにそれぞれ接続されている。４つの冗長入出力センスアンプＲＩＯＳＡ１〜ＲＩＯＳＡ４は、冗長入出力センスアンプ活性化回路ＲＩＯＳＥの出力により選択的に活性化され、冗長グローバル入出力パスＲＧＩＯｉのデータを該当するデータ入出力ターミナルＤＱｘへ伝送する。
【００３７】
冗長入出力センスアンプ活性化回路ＲＩＯＳＥは、カラムアドレスエネーブル信号φＹＥ、カラムアドレス信号ＣＡｉ，ＣＡｊ、欠陥単位入出力ブロックを選択する欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢをデコーディングし、４個の冗長入出力センスアンプブロックＲＩＯＳＡ１〜ＲＩＯＳＡ４うちの一つをエネーブルさせ、更にその中の冗長入出力センスアンプ３８〜４４のうちの欠陥入出力単位ブロックに該当したデータ入出力ラインＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌに対応する冗長入出力センスアンプを活性化させる。このように欠陥ブロック選択情報及びカラムアドレス信号の入力によって一つの冗長入出力センスアンプブロックがエネーブルされると、ノーマルセルの欠陥をもつ入出力単位ブロックのカラムがリペアされる。即ち、入出力単位ブロックＵＩＯｉ，ＵＩＯｊ，ＵＩＯｋ，ＵＩＯｌにそれぞれ対応するデータ入出力ターミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱ１の全てに、４対のラインから構成された冗長グローバル入出力パスＲＧＩＯｘの各ラインは接続されており、冗長では、冗長入出力センスアンプ活性化回路ＲＩＯＳＥの出力により、欠陥のあるノーマルメモリセルのカラムラインを、いずれの入出力単位ブロックの冗長カラムラインをもってしてもリペアすることができる。
【００３８】
冗長入出力センスアンプ活性化回路ＲＩＯＳＥに入力される欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢは、図６のようなカラムヒューズボックスＣＦｉを含んで構成された図５の回路により発生する。即ち、図６のようなカラムヒューズボックスＣＦｉ内のブロック選択ヒューズ５２〜５８内のヒューズ１１１を切断すると共に冗長プログラマブル手段５０内のヒューズを切断して欠陥カラムに対応するカラムアドレスのプログラムを行うと、冗長プログラマブル手段５０の出力である冗長カラム選択ラインＲＣＳＬが論理“ハイ”にエネーブルされると同時に、図６のようなカラムヒューズ回路内のカラムヒューズボックスの出力端子Ａｉ，Ａｊ，Ａｋ，Ａｌのうちの一つが論理“ロウ”レベルに遷移する。つまり、図５のように構成されたカラムヒューズ回路内のカラムヒューズボックスＣＦ１〜ＣＦ４やカラムヒューズボックスＣＦ５〜ＣＦ８などの中の一つのカラムヒューズボックスＣＦｉが動作して出力端子Ａｉ，Ａｊ，Ａｋ，Ａｌ中の一つが論理“ロウ”に遷移する。このように多数のカラムヒューズボックス中の一つのカラムヒューズボックスが動作すると、その出力を演算する論理組合回路から、欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢ中の一つが論理“ロウ”レベルに遷移して出力される。
【００３９】
例えば、入出力単位ブロックＵＩＯＢｉ内のノーマルカラムラインに欠陥が生じ、これをリペアするために入出力単位ブロックＵＩＯＢｊ内の冗長カラムを使用するとすれば、まず、入出力単位ブロックＵＩＯＢｉの欠陥カラムアドレスに応じて、この場合、入出力単位ブロックＵＩＯＢｊに属するカラムヒューズ回路６１におけるヒューズボックスＣＦ８内のヒューズを切断して冗長プログラムを行う。これにより、該入出力単位ブロックＵＩＯＢｊにおいて冗長プログラマブル手段５０による冗長カラム選択ラインＲＣＳＬが選択され、そして欠陥ブロック選択情報ＢＬＳｉＢが論理“ロウ”に活性化される。一方、その他の欠陥ブロック選択情報は論理“ハイ”を保持する。出力された欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢは各入出力単位ブロック内に位置した全ての冗長入出力センスアンプ活性化回路ＲＩＯＳＥに入力されるので、入出力単位ブロックＵＩＯＢｊの冗長入出力センスアンプ活性化回路ＲＩＯＳＥは、カラムアドレス信号ＣＡｉ，ＣＡｊに応じて冗長入出力センスアンプブロックＲＩＯＳＡ１〜ＲＩＯＳＡ４のいずれかを選択し、そして欠陥ブロック選択情報ＢＬＳｉＢに応じてその中の冗長入出力センスアンプ３８を選択して活性化させる。従って、入出力単位ブロックＵＩＯＢｉ内の欠陥カラムラインを入出力単位ブロックＵＩＯＢｊ内の冗長カラムラインでリペアし、入出力単位ブロックＵＩＯＢｉに対応するデータ入出力ラインＤＩＯｉを利用してアクセスすることができる。
【００４０】
このような冗長動作においては、欠陥ビットつまり欠陥カラムラインの存在する入出力単位ブロックを選択するブロック選択情報ＢＬＳｉ，ＢＬＳｊ，ＢＬＳｋ，ＢＬＳｌがディスエーブルされることになり、従ってノーマル入出力センスアンプ活性化回路ＩＯＳＥがディスエネーブルされ、ノーマル入出力センスアンプブロックＩＳＯＡは動作しない。即ち、ノーマルパスに位置した回路は動作しないことになる。このような過程は、入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌごとに４対のノーマルグローバル入出力パスＧＩＯｉと４対の冗長グローバル入出力パスＲＧＩＯｉとが別途独立して存在することにより可能になる。
【００４１】
以上のように、図３及び図４に示したメモリによれば、入出力パスをノーマルセルをアクセスするノーマルパスと冗長セルをアクセスする冗長パスとに分離したことにより、入出力単位ブロックのフレキシブルな冗長方式を実現できる。
【００４２】
次に、冗長パスによる冗長セルの出力過程を図６のタイミング図を参照して説明する。
【００４３】
ローアドレスストローブＲＡＳＢとカラムアドレスストローブＣＡＳＢが図６のように論理“ロウ”レベルに活性化されると、ロー及びカラムアドレスが通常通りラッチされる。ビットライン対ＢＬ／ＢＬＢ上のデータ電圧の感知は、ローアドレスストローブＲＡＳＢが論理“ロウ”に活性化されてからカラムエネーブル信号φＹＥがエネーブルされるまでに行われる。そして、スペアカラムつまり冗長カラムラインが選択されるために、論理“ハイ”のリセットパルスＲＥＳＥＴが発生した後に、冗長カラム選択ラインＲＣＳＬが入力されたカラムアドレス信号に応じて論理“ハイ”に活性化される。このような冗長カラムラインの選択は、よく知られているヒューズの切断状態に応じて行われる。この冗長カラム選択ラインＲＣＳＬの論理“ハイ”活性化と共に、欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢのうちの欠陥カラムラインのアドレスをもつ欠陥ブロック選択情報が論理“ロウ”にエネーブルされる。
【００４４】
冗長カラム選択ラインＲＣＳＬに従い冗長サブ入出力ラインＲＳＩＯから冗長グローバル入出力パスＲＧＩＯｉへデータが伝送され、この冗長グローバル入出力パスＲＧＩＯｘのデータは、冗長入出力センスアンプブロックＲＩＯＳＡ１〜ＲＩＯＳＡ４へ送られる。このとき、欠陥ブロック選択情報により冗長入出力センスアンプ活性化回路ＲＩＯＳＥが駆動され、この冗長入出力センスアンプ活性化回路ＲＩＯＳＥの出力に従い１ブロック中１６個の冗長入出力センスアンプのうちの一つが選択されてデータ入出力ラインＤＩＯ１，ＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌのいずれかへデータが伝送される。そして、データ入出力ラインへ送られたデータは、対応するマルチプレクサ及び増幅器ＭＰＸを通じて該当データ入出力ターミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱｌへ伝達される。
【００４５】
【発明の効果】
本発明によれば、入出力パスをノーマルセル用のノーマルパスと冗長セル用の冗長パスとに分離して入出力単位ブロックでフレキシブルな冗長を実現したので、冗長効率を向上させ歩留りを上げられるという利点がある。また、冗長効率がよいので冗長セルを増やさずにすみ、高集積に有利である。
【図面の簡単な説明】
【図１】従来のカラム冗長方式での回路図。
【図２】図１の回路の動作タイミングを説明する信号波形図。
【図３】本発明によるカラム冗長方式での回路図。
【図４】図３に続く回路図。
【図５】図３及び図４中の入出力単位ブロックを選択する信号を発生するための構成を示す回路図。
【図６】図５中に示したカラムヒューズボックスの構成を示す回路図。
【図７】図３及び図４の回路の動作タイミングを説明する信号波形図。
【符号の説明】
ＭＣＡ  ノーマルメモリセルアレイ
ＲＣＡ  冗長メモリセルアレイ
ＳＡ  ノーマルセンスアンプブロック
ＲＳＡ  冗長センスアンプブロック
ＳＷＤ  分割ワードラインドライバ
ＩＯＳＥ  ノーマル入出力センスアンプ活性化回路
ＩＯＳＡ  ノーマル入出力センスアンプブロック
ＲＩＯＳＥ  冗長入出力センスアンプ活性化回路
ＲＩＯＳＡ  冗長入出力センスアンプブロック
ＳＩＯ  ノーマルサブ入出力ライン
ＲＳＩＯ  冗長サブ入出力ライン
ＧＩＯ  ノーマルグローバル入出力パス
ＲＧＩＯ  冗長グローバル入出力パス
ＤＩＯ  データ入出力ライン
ＤＱ  データ入出力ターミナル
ＢＬＳｉＢ〜ＢＬＳＢｌ  欠陥ブロック選択情報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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