(57)【特許請求の範囲】
【請求項１】
記憶された第１の出力データを入力データに応じて出力する記憶装置と、
前記入力データを遅延させて第２の出力データとして出力する記憶装置バイパス回路と、
前記記憶装置が記憶する前記第１の出力データの書き換えを制御する制御部とを備え、
前記制御部により、前記記憶装置が記憶するデータを書き換える期間において前記第２の出力データを出力し、その他の期間において前記第１の出力データを出力するように制御されることを特徴とするデータ変換回路。
【請求項２】
前記記憶装置バイパス回路に設けられた出力遅延回路を備えることを特徴とする請求項１に記載のデータ変換回路。
【請求項３】
前記記憶装置バイパス回路に設けられ、前記入力データを一定時間保持した後に出力するデータ保持手段を備えることを特徴とする請求項１または２に記載のデータ変換回路。
【請求項４】
記憶された第１の出力データを入力データに応じて出力する記憶装置と、
前記入力データの所定のビット数の上位ビットを第２の出力データとして出力する記憶装置バイパス回路と、
前記記憶装置が記憶する前記第１の出力データの書き換えを制御する制御部と、
を備え、
前記制御部により前記第１の出力データまたは前記第２の出力データのいずれかを選択して出力するように制御される
ことを特徴とするデータ変換回路。
【請求項５】
記憶された第１の出力データを入力データに応じて出力する記憶装置と、
前記入力データに所定の演算を施し第２の出力データとして出力する記憶装置バイパス回路と、
前記記憶装置が記憶する前記第１の出力データの書き換えを制御する制御部と、
を備え、
前記制御部により前記第１の出力データまたは前記第２の出力データのいずれかを選択して出力するように制御される
ことを特徴とするデータ変換回路。
【請求項６】
請求項１〜５のいずれかに記載のデータ変換回路と、
このデータ変換回路の出力データに基づいて駆動される表示部と、
を備えることを特徴とする表示装置。
【請求項７】
前記データ変換回路は、入力される階調データを変換し、変換後の階調データを出力することを特徴とする請求項６に記載の表示装置。
【請求項８】
前記データ変換回路は、入力される階調データを変換し、前記表示部を駆動するパルス波のパルス幅のデータを出力することを特徴とする請求項７に記載の表示装置。
【請求項９】
記憶された第１の出力データを入力データに応じて出力する記憶装置と、前記入力データに応じた第２の出力データを出力する記憶装置バイパス回路と、前記記憶装置が記憶する前記第１の出力データの書き換えを制御する制御部と、を備え、前記制御部により前記第１の出力データまたは前記第２の出力データのいずれかを選択して出力するように制御される変換回路と、
前記データ変換回路の出力データに基づいて駆動される表示部と、を備え
前記データ変換回路は、入力される階調データを変換し、変換後の階調データを出力することを特徴とする表示装置。
【請求項１０】
記憶された第１の出力データを入力データに応じて出力する記憶装置と、前記入力データに応じた第２の出力データを出力する記憶装置バイパス回路と、前記記憶装置が記憶する前記第１の出力データの書き換えを制御する制御部と、を備え、前記制御部により前記第１の出力データまたは前記第２の出力データのいずれかを選択して出力するように制御されるデータ変換回路と、
前記データ変換回路の出力データに基づいて駆動される表示部と、を備え
前記データ変換回路は、入力される階調データを変換し、前記表示部を駆動するパルス波のパルス幅のデータを出力することを特徴とする表示装置。
【請求項１１】
通常期間には、入力データを変換して記憶装置から取り出される第１の階調データに基づいて表示装置を駆動し、
前記記憶装置にデータを書き換える期間には、前記第１の階調データの出力線を遮断し、前記入力データを記憶装置バイパス回路に入力して、前記記憶装置バイパス回路から前記入力データに応じて出力される第２の階調データに基づいて前記表示装置を駆動することを特徴とする表示制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、データ変換回路に関する。特に、表示装置等における階調データ変換回路に関する。
【０００２】
【従来の技術】
電気・電子装置の動作の制御において、制御データを変換するために、ルックアップテーブル方式が採られる場合がある。この方式では、記憶装置にテーブルを保持し、入力データに応じてこのテーブルを検索して記憶されているデータを読み取り、この読み取られたデータを変換後のデータとして出力する。
【０００３】
この方式によるデータ変換回路は、特に入出力データがともに離散的な値を取るデジタルデータである場合に適しており、簡単なデジタル制御で精度の高い変換が可能であり、汎用の半導体メモリ等を用いて実現できるため安価に回路を構成できるという利点がある。また、半導体ＲＷＭ（リード・ライト・メモリ）を用いる場合には、このルックアップテーブルの内容を動的に書き換えることが可能であるため、データ変換の入出力特性を必要に応じて動的に変更することもできる。
【０００４】
このようなデータ変換回路の応用分野のひとつとして、テレビジョンやコンピュータなどの表示装置における階調変換がある。図１０は、表示装置の駆動回路における階調データ変換部の構成を示すブロック図である。この図において、符号１１はＲＡＭ（ランダム・アクセス・メモリ）、２１はＲＡＭ１１へのデータ書き込みを制御する制御部、８１はデータ入力線、８５はＲＡＭ書き込みアドレス線、８３はＲＡＭアドレス線、５１はデータ入力線８１とＲＡＭ書き込みアドレス線８５を選択的に切り替えるＲＡＭアドレス線切替スイッチ、８４はＲＡＭ１１への書き込みデータを伝達するＲＡＭデータ入力線、９２はＲＡＭ１１へのデータ書き込みを制御するＲＡＭ書き込みコントロール線、８２はデータ出力線である。
【０００５】
例えば、ＲＡＭ１１が２５６バイトの記憶容量を持ち、そのアドレス長が８ビット、データ長が８ビットであるとすると、図１０に示すデータ変換回路を用いて、０〜２５５の範囲の入力階調データを０〜２５５の範囲の出力階調データに任意に変換することが可能である。
【０００６】
この回路のＲＡＭアドレス線切替スイッチ５１は、通常時にはデータ入力線８１をＲＡＭアドレス線８３に接続しており、ＲＡＭ１１内のデータ入力線８１が示すアドレスに記憶されている８ビットのデータがデータ出力線８２に出力される。
【０００７】
また、ＲＡＭ１１にデータを書き込む際には、制御部２１からのＲＡＭ書き込みコントロール線の制御により、ＲＡＭアドレス線切替スイッチ５１はＲＡＭ書き込みアドレス線８５をＲＡＭアドレス線８３に接続する。また、ＲＡＭデータ入力線８４によって書き込みデータが伝達され、ＲＡＭ１１内のデータが書き換えられる。
【０００８】
図１１は、図１０に示したデータ変換回路における入出力データのタイミングを示すタイミングチャートである。通常動作時には、表示装置の１ドット毎の入力データＩ１，Ｉ２，Ｉ３，Ｉ７，Ｉ８がＲＡＭアドレス線８３に入力され、所定の遅延時間分だけ遅れて、それぞれの入力データに応じてＲＡＭ１１から得られる出力データＯ１，Ｏ２，Ｏ３，Ｏ７，Ｏ８が出力される。本例では、ＲＡＭ１１のデータ変更には３ドットのデータを入力する期間に相当する時間を必要とし、このデータ変更期間中は入力データＩ４，Ｉ５，Ｉ６はＲＡＭアドレス線切替スイッチ５１によって遮断されているため使われない。
【０００９】
【発明が解決しようとする課題】
上述したデータ変換回路を用いる場合、図１１にも示すように、ＲＡＭへの書き込み期間中の出力データが不定となり、この出力データにより制御する電気・電子装置の動作が予測できないという問題がある。表示装置の階調制御にこのデータ変換回路を用いる場合は、ＲＡＭへの書き込み期間中にノイズが表示されるという欠点が生じる。
【００１０】
このようなノイズを防止するために、２系統のＲＡＭを設け、ＲＡＭの内容を書き換える際には１系統ずつタイミングをずらして行うことによって、書き換え中のＲＡＭのデータをダイレクトに出力しないという方式がとられる場合もある。しかし、この方式では２系統のＲＡＭを必要とし、それらの周辺回路も含めて、回路構成が複雑化するという欠点がある。
【００１１】
また、表示装置における画面走査の水平復帰期間中または垂直復帰期間中など表示期間外にＲＡＭの内容を書き換えることによって、ＲＡＭの出力データが不定になることによる表示ノイズを防止する方式がとられる場合もある。しかし、この方式においても、書き込むべきデータ量が多くなりすぎると限られた復帰期間中には書ききれないという欠点がある。
【００１２】
本発明は、上記のような事情を考慮してなされたものであり、複数系統のＲＡＭを設ける必要がなく、またデータ量に制限なくＲＡＭへの書き込みを行うことができ、書き込み期間中の出力データ不定による影響を抑止することのできるデータ変換回路を提供することを目的とする。また、そのようなデータ変換回路を用いた表示装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、本発明は、記憶された第１の出力データを入力データに応じて出力する記憶装置と、前記入力データを遅延させて第２の出力データとして出力する記憶装置バイパス回路と、前記記憶装置が記憶する前記第１の出力データの書き換えを制御する制御部とを備え、前記制御部により、前記記憶装置が記憶するデータを書き換える期間において前記第２の出力データを出力し、その他の期間において前記第１の出力データを出力するように制御されることを特徴とするデータ変換回路を要旨とする。
【００１４】
上記記憶装置としては、たとえばランダムアクセス可能で読み書き可能な半導体メモリなどを用いることができる。上記入力データをこの半導体メモリのアドレス線に入力することにより、アドレス毎に記憶されているデータが出力される。
【００１５】
また、上記記憶装置はたとえばルックアップテーブルとして機能するものを用いることが出来る。。また、出力スイッチング手段が設けられているため、このスイッチング手段を制御することにより、記憶装置から出力されるデータまたは上記記憶装置バイパス回路を通して得られるもとのデータのいずれかを選択して出力することができる。
【００１６】
また、本発明は、前記制御部は、前記記憶装置のデータを書き換えるタイミングにおいては前記第２の出力データを出力し、その他のタイミングにおいては前記第１の出力データを出力するように、出力スイッチング手段を制御することを特徴とする。
【００１７】
上記制御部は、信号線を介して制御信号を伝えることにより、出力スイッチング手段を制御する。
【００１８】
この発明のこのような構成により、記憶装置のデータの書き換えの際にこの記憶装置からの出力が不定となっても、その不定データをそのまま出力することがないため、予測できないデータが出力されることを防止し、よって、そのような不定データがおよぼす後段への影響を抑止する。また、記憶装置から出力されるデータの代わりに、記憶装置バイパス回路経由で得られる前記第２の出力データを出力する。この第２の出力データによって、記憶装置から出力されるデータを近似するような作用が得られるとき、スイッチング手段による出力切り替えの影響をなくしたり、あるいは緩和したりする効果をおよぼす。
【００１９】
例えば、この発明によるデータ変換回路の出力データを表示装置の階調制御に用いる場合、記憶装置のデータ書き換えの際に表示ノイズが発生するのを防ぐことが可能となり、表示品質を向上させることができるという効果が得られる。
【００２０】
また、本発明は、前記記憶装置バイパス回路に設けられた出力遅延回路を備えることを特徴とする。
【００２１】
この発明のこのような構成により、たとえば半導体メモリ等によって実現される記憶装置におけるデータ出力遅延時間に応じて、記憶装置バイパス回路を経由する信号を遅延させることができる。よって、上記の出力スイッチング手段において、記憶装置から出力されるデータ信号と記憶装置バイパス回路経由で出力されるデータ信号との間のタイミングのずれがなくなり、あるいはタイミングのずれを小さくすることが可能となり、出力スイッチング手段によって出力を切り替える際にも、顕著な不連続性が現れることなく、スムースに切り替えが行えるという効果が得られる。
【００２２】
また、本発明は、前記記憶装置バイパス回路に設けられ、前記入力データを一定時間保持した後に出力するデータ保持手段を備えることを特徴とする。
【００２３】
このデータ保持手段はフリップフロップ回路等によって構成し、クロック信号によって与えられるトリガーに基づいて動作するようにする。また、このクロック信号に基づいて、データ保持手段と制御部と記憶装置と出力スイッチング手段などが同期的に動作するようにする。
【００２４】
この発明のこのような構成により、データ変換回路を同期制御することが可能となる。記憶装置におけるデータアクセスに要するクロック数に応じて、上記のデータ保持手段を１段または多段に構成することにより、上記の出力スイッチング手段において、記憶装置から出力されるデータ信号と記憶装置バイパス回路経由で出力されるデータ信号との間のタイミングのずれがなくなる。同期方式とすることにより、アナログ的な遅延回路を用いる場合よりもタイミングの精度が向上するという効果が得られる。またこれによって、出力スイッチング手段によって出力を切り替える際にも、不連続性が現れることなく、スムースに切り替えて信号を出力できるという効果が得られる。
【００２５】
また、本発明は、前記記憶装置バイパス回路は、前記入力データの所定のビット数の上位ビットのみを出力することを特徴とする。
【００２６】
上記の入力データは、符号なし２進数で表現された数値データであり、このデータの下位ビットの情報を捨てて上位ビットのみを出力することは、入力される数値の概数データを出力するのと同等の意味を持つ。このような概数データによっても、記憶装置から出力されるデータを近似することが可能となる。
【００２７】
この発明のこのような構成により、スイッチング手段による出力切り替えの影響をなくしたり、あるいは緩和したりする効果が得られる。また、入力データの全ビットを記憶装置バイパス回路を通して出力する場合と比較して、より簡単な構成のデータ変換回路を実現することができるという効果がある。
【００２８】
また、本発明は、前記記憶装置バイパス回路は、演算部を備え、この演算部は、前記入力データに所定の演算を施した結果得られるデータを出力することを特徴とする。
【００２９】
この発明のこのような構成により、単純に入力データをそのまま出力する場合と比較して、記憶装置に記憶されたデータによる入出力特性に対する近似度がより一層高い記憶装置バイパス回路を実現することが可能となり、スイッチング手段による出力切り替えの影響を緩和できる。
【００３０】
また、このような構成により、入力データと出力データが単純に正の相関関係を持たない場合も含めて、任意の入出力特性に対応した記憶装置バイパス回路を実現することが可能となり、スイッチング手段による出力切り替えの影響を緩和できる。
【００３１】
また、記憶装置に蓄えられたデータによる入出力特性との間の一定の乖離を許容し、適切な入出力関数を選択することにより、比較的簡単な回路により、この演算部を構成することが可能である。
【００３２】
また、本発明は、上記のデータ変換回路と、このデータ変換回路の出力データに基づいて駆動される表示部とを備えることを特徴とする表示装置を要旨とする。
【００３３】
この発明のこのような構成により、本発明によるデータ変換回路のメリットを生かして、変換データの書き換え中にも表示ノイズが発生しない、またはノイズが緩和された表示を可能とする表示装置を構成できる。
【００３４】
また、本発明は、前記データ変換回路は、入力される階調データに基づいて、変換後の階調データを出力することを特徴とする。
【００３５】
この発明のこのような構成により、画像・映像の表示におけるコントラストや色調などを調整することができ、これらコントラストや色調などの構成を可変とすることができ、また、これらコントラストや色調などを変更する際にも表示ノイズが発生しない、またはノイズが緩和された表示を可能とする表示装置を構成できるという効果がある。
【００３６】
また、本発明は、前記データ変換回路は、入力される階調データに基づいて、前記表示部を駆動するパルス波のパルス幅のデータを出力することを特徴とする。
【００３７】
この発明のこのような構成により、パルス幅変調による駆動方式の表示装置において、液晶などの電気光学物質の物理的特性に対応した変調のしかたをすることが可能となる。また、表示装置の動作環境などによってこの物理的特性が変化するような場合においても、記憶装置に記憶されたデータを書き換えることによる補正が可能となり、またこのようなデータ書き換えの際にも、表示ノイズが発生しない、またはノイズが緩和された表示を可能とする表示装置を構成できるという効果がある。
【００３８】
また、本発明は、通常期間には、入力データを変換して記憶装置から取り出される第１の階調データに基づいて表示装置を駆動し、前記記憶装置にデータを書き換える期間には、前記第１の階調データの出力線を遮断し、前記入力データを記憶装置バイパス回路に入力して、前記記憶装置バイパス回路から前記入力データに応じて出力される第２の階調データに基づいて前記表示装置を駆動することを特徴とする表示制御方法を要旨とする。
【００３９】
この発明のこのような構成により、表示する画像・映像の信号の特性や、表示装置の動作環境や、利用者の好みなどに応じて異なる階調構成で表示を行うことができる。また、そのような階調構成を動的に変更するために記憶装置に記憶されたデータを書き換える際にも、記憶装置の出力データ不定に起因する表示ノイズを防止することができるという効果がある。
【００４０】
【発明の実施の形態】
以下、図面を参照しこの発明の第１の実施形態について説明する。図１は、同実施形態によるデータ変換回路の構成を示すブロック図である。この図において、符号１０は読み書き可能なＲＡＭ（ランダム・アクセス・メモリ、記憶装置）、２０はＲＡＭ１０へのデータ書き込みを制御する制御部、８１はデータ入力線、８５はＲＡＭ書き込みアドレス線、８３はＲＡＭアドレス線、５０はデータ入力線８１とＲＡＭ書き込みアドレス線８５を選択的に切り替えるＲＡＭアドレス線切替スイッチ、８４はＲＡＭ１０への書き込みデータを伝達するＲＡＭデータ入力線、９２はＲＡＭ１０へのデータ書き込みを制御するＲＡＭ書き込みコントロール線である。
【００４１】
また、ＲＡＭ１０を迂回するように記憶装置バイパス回路が設けられており、３０はこの記憶装置バイパス回路に設けられ、データ入力線８１のデータを遅延して伝達する遅延回路（出力遅延回路）である。また、４０はＲＡＭ１０の出力を遅延回路３０の出力とを選択的に切り替える出力切替スイッチ（出力スイッチング手段）、９３は出力切替スイッチコントロール線、８２は出力切替スイッチ４０によって選択されたデータを出力するデータ出力線である。
【００４２】
次に、図１に示すデータ変換回路の動作について説明する。図２は、図１で示したデータ変換回路の入出力データのタイミングを示すタイミングチャートである。本例では、図２に示すように、まず、データ入力線８１より入力される１ドット毎の入力データＩ１，Ｉ２，Ｉ３が順次ＲＡＭアドレス線８３に入力される。これに対応して、遅延時間ｄ１の遅れを伴いながら出力データＯ１，Ｏ２，Ｏ３が順次ＲＡＭ１０より出力され、この出力が出力切替スイッチ４０により選択されて、データ出力線８２に出力される。
【００４３】
次の３ドット期間には、入力データＩ４，Ｉ５，Ｉ６はＲＡＭアドレス線切替スイッチ５０により遮断され、制御部２０からＲＡＭ書き込みアドレス線８５を通して書き込みアドレスＷがＲＡＭアドレス線８３に入力され、ＲＡＭデータ入力線８４を通して入力されるデータがＲＡＭ１０のアドレスＷに書き込まれる。
【００４４】
この間、入力データは遅延回路３０によるｄ１の遅延時間を伴いながら記憶装置バイパス回路を通じて伝達される。遅延回路３０は、入出力遅延時間がＲＡＭ１０による通常時の出力遅延時間ｄ１とほぼ同じになるように構成されている。ＲＡＭ１０の書き込み期間中には、制御部２０が出力切替スイッチコントロール線９３を介して出力切替スイッチ４０を制御することにより、遅延回路３０の出力がデータ出力線８２に接続されるようになっている。よって、入力データＩ４，Ｉ５，Ｉ６の内容がそのまま順次出力される。
【００４５】
ＲＡＭ１０への書き込みが終了すると、制御部２０は、ＲＡＭ書き込みコントロール線９２および出力切替スイッチコントロール線９３を介して、それぞれＲＡＭアドレス線切替スイッチ５０および出力切替スイッチ４０を元の状態に戻す。
よって、入力データＩ７，Ｉ８が順次ＲＡＭアドレス線８３入力され、この入力データに応じた出力データＯ７，Ｏ８が順次データ出力線８２に出力される。
【００４６】
図１に示すデータ変換回路のこのような動作により、ＲＡＭ１０の不定出力は遮断され、図２に示すように、Ｏ１−Ｏ２−Ｏ３−Ｉ４−Ｉ５−Ｉ６−Ｏ７−Ｏ８という系列のデータが出力されることになる。入力データＩ１〜Ｉ８および出力データＯ１〜Ｏ８の内容については、後で説明する。
【００４７】
次に、図面を参照しながら、この発明の第２の実施形態について説明する。図３は、同実施形態におけるデータ変換回路の構成を示すブロック図である。この図で示す回路が、図１で示したデータ変換回路と異なる点は、遅延回路３０の代わりにフリップフロップ３１および３２を有していること、およびクロック信号線９１を有しており、このクロック信号に基づいてＲＡＭ１０、制御部２０、およびフリップフロップ３１、３２などが同期的に動作する点である。
【００４８】
図４は、図３に示すデータ変換回路におけるクロック信号および入出力データのタイミングを示すタイミングチャートである。本例では、図４に示すように、データ入力線８１から入力される入力データＩ１，Ｉ２，Ｉ３が、ＲＡＭ１０に記憶されているデータによって変換され、それぞれ２クロック分ずつ遅れて、出力データＯ１，Ｏ２，Ｏ３としてデータ出力線８２に出力されるものとする。また、ＲＡＭ１０へのデータ書き込み期間中には、入力データＩ４，Ｉ５，Ｉ６はＲＡＭアドレス線切替スイッチ５０によって遮断されるためＲＡＭアドレス線８３には入力されないが、記憶装置バイパス回路経由で迂回して、また、出力切替スイッチ４０を介してデータ出力線８２に伝えられる。
【００４９】
記憶装置バイパス回路上には、フリップフロップ（データ保持手段）３１および３２が設けられている。これらのフリップフロップ３１および３２は、クロック信号線９１から伝えられるクロック信号に基づいて、入力データをシフトして出力側へ伝達するため、上記の入力データＩ４，Ｉ５，Ｉ６も、それぞれ２クロック分遅れてデータ出力線８２から出力される。
【００５０】
図３に示すデータ変換回路のこのような動作により、ＲＡＭ１０の不定出力は出力切替スイッチ４０によって遮断され、図４に示すように、・・・−Ｏ１−Ｏ２−Ｏ３−Ｉ４−Ｉ５−Ｉ６−Ｏ７−・・・という系列のデータが出力されることになる。
【００５１】
なお、図３に示す回路では、アドレス入力のタイミングから２クロック分遅れてＲＡＭ１０から読み出されたデータが出力されるようになっているため、記憶装置バイパス回路経由で出力されるデータがそのタイミングに合うように、２段構成でフリップフロップ３１および３２を設けている。ＲＡＭ１０における遅延クロック数が２以外の場合には、それに応じた遅延が実現できるように記憶装置バイパス回路を構成する。また、遅延のための手段としては、フリップフロップ以外にも、クロック信号にタイミングを合わせながら一時的にデータを保持することのできる他の回路素子を用いても良い。
【００５２】
ここで、図１および図３で示したこの発明の第１および第２の実施形態によるデータ変換回路が扱うデータ内容、および入出力関係について説明する。図５は、これらのデータ変換回路における階調変換の入出力関係を示すグラフである。この図において、符号２０１は、ＲＡＭ１０に記憶されているデータを座標平面上でプロットして得られるグラフである。本例におけるこのグラフ２０１では、本回路による階調変換は、入力データよりも全般的に高い値を出力階調データとして出力し、特に、階調データの低い領域においてその傾向が強いことを示している。図２および図４で示した出力データＯ１，Ｏ２，Ｏ３，Ｏ７，Ｏ８は、このグラフ２０１が表す入出力特性に基づいている。
【００５３】
図５において、２０２は入力データと出力データが等しい場合の入出力特性を示すグラフである。図１および図３に示す回路において、記憶装置バイパス回路経由で出力されるデータは、ＲＡＭ１０による変換がなされないため、このグラフ２０２の入出力特性に従う。つまり、図２および図４で示す出力データＩ４，Ｉ５，Ｉ６は、このグラフ２０２が表す入出力特性に基づいている。
【００５４】
ところで、図５に示すグラフ２０１および２０２は、始点および終点以外では乖離しているものの、基本的には互いに相関関係を持っている。図２および図４で示した出力データにおいて、ＲＡＭへの書き込み期間中に、Ｉ４−Ｉ５−Ｉ６という系列のデータを出力していることは、本来ならばグラフ２０１に従う出力データであるべきところを、グラフ２０２に従う出力データで近似しているという意味を持つ。
【００５５】
このようなデータによって表示装置を駆動することにより、従来技術を用いた場合に起こる表示ノイズを抑制することができる。また、上記の記憶装置バイパス回路経由のデータは本来の所望の階調データに近いため、人間の目にはＲＡＭ書き込みの間の階調の変化がほとんど感じられないか、あるいは大きく緩和されて認識される。
【００５６】
次に、この発明の第３の実施形態について図面を参照しながら説明する。図６は同実施形態によるデータ変換回路の構成を示すブロック図である。この図においては、ＲＡＭ１０のアドレス長およびデータ長はともに８ビットであり、２５６バイトの階調データを記憶するようになっている。
【００５７】
図６において、符号３０は記憶装置バイパス回路に設けられた遅延回路であり、この遅延回路３０は、データ入力線８１から入力される８ビットのデータの上位３ビットのみを出力側に伝達するようになっている。また、データ出力線８２には２つの出力切替スイッチ４１および４２が接続されている。出力切替スイッチ４１は、遅延回路３０から出力される３ビットのデータとＲＡＭ１０から出力される８ビットのデータのうちの上位３ビットのいずれかを選択して、変換後データの上位３ビットとして出力する。また、出力切替スイッチ４２は、「０００００」かＲＡＭ１０から出力される８ビットのデータのうちの下位５ビットのいずれかを選択して、変換後データの下位５ビットとして出力する。
【００５８】
通常時には、制御部２０が、ＲＡＭ書き込みコントロール線９２を介してＲＡＭアドレス線切替スイッチ５０を制御し、出力切替スイッチコントロール線９３を介して出力切替スイッチ４１および４２を制御することにより、データ入力線８１から入力された８ビットのデータに応じてＲＡＭ１０から読み出された８ビットのデータが、そのままデータ出力線８２に出力される。
【００５９】
また、ＲＡＭ１０へのデータ書き込み時には、制御部２０による制御により、出力切替スイッチ４１によって遅延回路３０の３ビットの出力が選択され、また出力切替スイッチ４２によって「０００００」の５ビットの出力が選択され、この両者があわせて８ビットのデータとしてデータ出力線８２に出力される。
【００６０】
図７は、図６に示すデータ変換回路によるこれら両方の場合の入出力関係を示すグラフである。この図において、グラフ２０３はＲＡＭ１０からの出力による入出力特性を表し、グラフ２０４は遅延回路３０からの上位３ビットの出力と「０００００」の下位５ビットの出力の合成による入出力特性を表す。グラフ２０４が表す出力データは、データ入力線８１から入力される０〜２５５の範囲の入力データを３２で除し、端数を切り捨て、さらに３２を乗じた値に相当し、０、３２、６４、９６、１２８、１６０、１９２、２２４の８通りの値を取る。
【００６１】
このグラフ２０４は階段状の形状をとり、グラフ２０３とは、乖離はあるものの正の相関関係を有する。従って、前記第１および第２の実施形態において説明したのと同様に、この第３の実施形態によるデータ変換回路を用いた表示装置は、ＲＡＭの不定出力に起因する表示ノイズを抑制し、また、人間の目にはＲＡＭ書き込みの間の階調の変化がほとんど感じられないか、あるいは大きく緩和されて認識される。
【００６２】
ＲＡＭ書き込みの期間中、図６に示すデータ変換回路の場合は、図１または図３に示すデータ変換回路の場合よりも少ない階調数の表示しかできないが、ＲＡＭ書き込みの期間が非常に短いため、人間の目で見た場合は、それほど表示品質が低下しているとは認識されない。また、図６に示すデータ変換回路は、記憶装置バイパス回路が伝達するデータのビット数が少なくて済むため、図１または図３に示すデータ変換回路よりも簡単に構成できるというメリットがある。
【００６３】
なお、ＲＡＭ１０のアドレス長またはデータ長は上例のように８ビットである必然性はなく、他の長さであっても良い。また、記憶装置バイパス回路が伝達するデータのビット数も上例のように３ビットである必然性はなく、ＲＡＭへのデータ書き込み時に人間の目に表示品質の低下を感じさせない範囲で、適切なビット数によって回路を構成すれば良い。
【００６４】
また、遅延回路３０の代わりに、フリップフロップ等のデータ保持手段を記憶装置バイパス回路に設け、このデータ保持手段に一時的に入力データの所定の上位ビットを蓄えて、クロック信号に基づいて同期しながら適切なタイミングでそのデータの出力を行うようにしても良い。
【００６５】
次に、この発明の第４の実施形態について図面を参照しながら説明する。図８は、同実施形態によるデータ変換回路の構成を示すブロック図である。この図において、符号３３は演算部であり、この演算部３３は、データ入力線８１より入力されたデータに所定の演算操作を施し、その演算結果のデータをＲＡＭ１０の遅延時間に応じた適切な遅延によって出力側へ伝達するような回路構成となっている。
【００６６】
制御部２０は、出力切替スイッチコントロール線９３を介して出力切替スイッチ４０を制御することによって、通常時にはＲＡＭ１０から読み出されたデータをデータ出力線８２に出力し、ＲＡＭ１０へのデータ書き込み時には上記の演算部３３からの出力をデータ出力線８２に出力するようにする。
【００６７】
図９は、図８に示すデータ変換回路の入出力関係を示すグラフである。図９において、グラフ２０５はＲＡＭ１０に記憶されているデータによって得られる入出力特性を表し、グラフ２０６は演算部３３によって得られる入出力特性を表している。表示装置における階調変換のしかたのバリエーションがいずれもグラフ２０６で表す特性によって近似できる場合に、このような演算部３３を設けてその出力を表示装置駆動データとすることは、単純に入力データをそのまま利用する場合と比べて、ＲＡＭ書き込み時の表示品質がより一層向上する。
【００６８】
ここで、演算部３３の実現例について説明する。例えば、入力輝度データＢinと出力輝度データＢout との関係が、
Ｂout＝５Ｂin／２      （０≦Ｂin＜６４のとき）
Ｂout＝Ｂin／２＋１２８（６４≦Ｂin＜２５６のとき）
という式で表される場合、この関係を実現する論理回路は以下に説明するようなものになる。ただし、ここでＢinおよびＢout はいずれも符号なしの８ビット２進数で表現され、０〜２５５の範囲の値を取るものとする。また、Ｂinを上位ビットから順に並べたビット列「Ｂ7 Ｂ6 Ｂ5 Ｂ4 Ｂ3 Ｂ2 Ｂ1 Ｂ0 」で表す。
【００６９】
０≦Ｂin＜６４のとき、「Ｂ7 Ｂ6 」＝「００」であるので、Ｂin／２は「０００Ｂ5 Ｂ4 Ｂ3 Ｂ2 Ｂ1 」（但し、除算の剰余は切り捨て）であり、２Ｂinは「０Ｂ5 Ｂ4 Ｂ3 Ｂ2 Ｂ1 Ｂ0 ０」であるので、この両者を加算することにより、５Ｂin／２が得られる。また、６４≦Ｂin＜２５６のときＢin／２は「０Ｂ7 Ｂ6 Ｂ5 Ｂ4 Ｂ3 Ｂ2 Ｂ1 」（上と同様に、剰余切り捨て）であり、これに１２８を加算して「１Ｂ7 Ｂ6 Ｂ5 Ｂ4 Ｂ3 Ｂ2 Ｂ1 」によって、Ｂin／２＋１２８が得られる。
【００７０】
このように、所望の入出力関係に応じて、比較的簡単な回路で演算部３３を実現することができる。また、ＲＡＭ１０による入出力関係と演算部３３による入出力関係との間の乖離幅の許容度に応じて、より簡単に実現できる演算部３３の入出力関係を選択すればよい。また、そのような入出力関係の選択にあたっては、実際に表示装置に表示を行いながら階調データ変換の出力を切り替えることによって、人間の目で表示品質を確認するテストを行う。
【００７１】
なお、以上第１〜第４の実施形態において説明した出力切替スイッチ４０、４１、４２およびＲＡＭアドレス線切替スイッチ５０としては、端子の物理的な接触／非接触によるもの、トランジスタなどを用いて電流のオン／オフを制御するもの、論理回路により実現されるセレクタなどを用いることができ、制御部２０からの制御信号によって複数の信号の１つを選択できるものであれば、どのような動作原理および構成によるものであっても良い。
【００７２】
また、上で説明した第１〜第４の実施形態においては、８ビットの階調データを用いて２５６段階の階調表示を行うためのデータ変換回路について説明したが、このビット数は任意であり、８ビット以外のデータを扱うような回路構成としても良い。
【００７３】
次に、上で説明したデータ変換回路の応用例について説明する。例えば、テレビジョン映像やコンピュータ画面の表示において、単純にもとの画像信号だけに基づいてそのまま表示するのではなく、より人間の目に美しく見えるような変換を行う場合に、本発明によるデータ変換回路を用いることができる。具体的には、例えば、白い（輝度が高い）部分はより白く、黒い（輝度が低い）部分はより黒く表示するように、Ｓ字型のカーブを持つ入出力特性により階調変換することにより、コントラストが強く、くっきりした画像が得られる。また、ＲＡＭに記憶されたデータを書き換えることによって、このコントラストの度合いを変えることができる。
【００７４】
また、カラー表示において、各原色の階調をＲＡＭに記憶された各々の色別のデータに応じて変換することにより、好み等に応じた色調を構成することができる。また、そのＲＡＭのデータを書き換えることにより、その色調を変更することができる。
【００７５】
また、例えば、コンピュータ画面とアナログテレビジョンとデジタルテレビジョンなど、方式の異なる複数の画像信号に対応している表示装置において、各々の方式に適した階調構成あるは色調構成で表示を行うために、入力される信号の切替に応じて、ＲＡＭの内容を書き換えるような応用もできる。
【００７６】
また、ＰＷＭ（パルス幅変調）によるデジタル駆動の液晶装置において、画素電極への印加電圧に対する液晶の応答時間を考慮して正確な等間隔の階調表示を行う場合に、もとの輝度データを適切なパルス幅データに変換するために、本発明によるデータ変換回路を用いても良い。これによって、諸条件に応じてパルス幅データを動的に変更することが可能となる。例えば、画素に用いられる液晶物質の印加電圧に対する時間的な応答特性は、温度によって変化するため、装置の動作環境における温度に応じて、その温度に適したデータをＲＡＭに書き込むような制御を行うこともできる。
【００７７】
図１２は、本発明によるデータ変換回路を用いた液晶表示パネルの構成例を示すブロック図である。本例の液晶表示パネル７０１には、画素アレイ部７０２、画素アレイ部７０２にマトリクス状に配置された画素７０３を走査する走査ドライバ７１０およびデータドライバ７２０、データドライバ７２０に表示のためのデータを供給するデータ変調部７３０、これら全体を制御する表示制御部７４０が配置されている。
【００７８】
この液晶表示パネルは、入力される表示データ（階調データ）をパルス幅変調し、このパルス幅データに基づいて、１フィールド（表示期間）内で画素７０３に駆動電圧が印加されるパルス電圧のパルス幅を制御し、それによって各画素の表示輝度を制御するようになっている。
【００７９】
データ変調部７３０には本発明によるデータ変換回路７００が設けられており、データ入力線７３１から入力された階調データは、このデータ変換回路７００においてその階調に応じた適切なパルス幅データに変換される。このパルス幅データは、入力される階調データと正の相関関係を持つものの、正比例するわけではなく、画素７０３に用いられている液晶の諸特性を考慮に入れて適切なガンマ補正がかけられている。データ変換回路の出力データは、データ出力線７３２を通してデータドライバ７２０に伝えられる。
【００８０】
データドライバ７２０および走査ドライバ７１０は、基準クロック信号、フレーム同期信号、フィールド同期信号といった各種制御信号に基づいて、また表示制御部７４０の制御に従い、画素７０３を走査する。走査ドライバ７１０は、１水平走査期間毎に順次、走査線７１１に「Ｈ」電圧を印加する。
【００８１】
データドライバ７２０は、データ変調部７３０から受け取ったパルス幅データに応じて、１フィールド内で、一定の期間については「Ｈ」電圧をデータ線７２１に印加し、その他の期間については「Ｌ」電圧をデータ線７２１に印加するようになっている。
【００８２】
走査線７１１とデータ線７２１の交点にはＴＦＴ（薄膜トランジスタ）が設けられており、それらのＴＦＴのゲートは走査線７１１に接続されている。よって、走査線７１１が走査ドライバ７１０によって走査を受けているときのみ、すなわちゲートに「Ｈ」電圧が印加されているときのみ、そのＴＦＴのソースに接続されているデータ線７２１の電圧が画素電極に印加され、この画素電極と共通電極とに挟持されている液晶の光透過度が変化する。このような制御によって、液晶表示パネル７０２の各々の画素７０３において、入力データに応じた適切な階調の表示が行われる。
【００８３】
次に、上述した液晶表示パネルをプロジェクタ（投射型表示装置）に応用した例について説明する。図１３は、上記液晶表示パネルを反射型液晶装置として構成し光変調装置として用いたプロジェクタの要部を平面的に見た概略構成図である。この図１３は、偏光変換素子１３０の中心をとおるＸＺ平面における断面図である。
【００８４】
本例のプロジェクタは、システム光軸に沿って配置した光源部１１０、インテグレータレンズ１２０、偏光変換素子１３０から概略構成される偏光照明装置１００、偏光照明装置１００から出射されたＳ偏光光束をＳ偏光光束反射面１８１により反射される偏光ビームスプリッタ１８０、偏光ビームスプリッタ１８０のＳ偏光反射面１８１から反射された光のうち、青色光の成分を分離するダイクロイックミラー４１２、分離された青色光を変調する反射型液晶光変調装置３００Ｂ、青色光が分離された後の光束のうち赤色光の成分を反射させて分離するダイクロイックミラー４１３、分離された赤色光を変調する反射型液晶光変調装置３００Ｒ、ダイクロイックミラー４１３を透過する残りの緑色光を変調する反射型液晶光変調装置３００Ｇ、３つの反射型液晶光変調装置３００Ｂ、３００Ｒ、３００Ｇにて変調された光をダイクロイックミラー４１２、４１３、偏光ビームスプリッタ１８０にて合成し、この合成光をスクリーン６００に投射する投射レンズからなる投射光学系５００から構成されている。上記３つの反射型液晶光変調装置３００Ｂ、３００Ｒ、３００Ｇには、それぞれ反射型液晶装置が用いられている。
【００８５】
上記の構成において、光源部１１０から出射されたランダムな偏光光束は、インテグレータレンズ１２０により複数の中間光束に分割された後、第２のインテグレータレンズを光入射側に有する偏光変換素子１３０により偏光方向がほぼ揃った一種類の偏光光束（Ｓ偏光光束）に変換されてから偏光ビームスプリッタ１８０に至るようになっている。偏光変換素子１３０から出射されたＳ偏光光束は、偏光ビームスプリッタ１８０のＳ偏光光束反射面１８１によって反射され、反射された光束のうち、青色光の光束がダイクロイックミラー４１２の青色光反射層にて反射され、反射型液晶光変調装置３００Ｂによって変調される。
【００８６】
また、ダイクロイックミラー４１２の青色光反射層を透過した光束のうち、赤色光の光束はダイクロイックミラー４１３の赤色光反射層にて反射され、反射型液晶光変調装置３００Ｒにて変調される。一方、ダイクロイックミラー４１３の赤色光反射層を透過した緑色光の光束は反射型液晶光変調装置３００Ｇによって変調される。このようにして、それぞれの反射型液晶光変調装置３００Ｂ、３００Ｒ、３００Ｇによって色光の変調がなされる。
【００８７】
反射型液晶光変調装置３００Ｂ、３００Ｒ、３００Ｇの画素から反射された色光のうちＳ偏光成分はＳ偏光を反射する偏光ビームスプリッタ１８０を透過せず一方、Ｐ偏光成分は透過する。この偏光ビームスプリッタ１８０を透過した光により画像が形成される。
【００８８】
このようなプロジェクタはサイズの大きいスクリーン等への映像の投射が可能であり、公式の場における多数の人間へのプレゼンテーションなどにも用いられる。そのような用途においては、より一層の高品質表示が求められるため、本発明のデータ変換回路を用いることによって得られる無ノイズ表示のメリットが大きい。
【００８９】
これらいずれの応用例においても、データ変換回路のＲＡＭへの書き込みデータとしては、予め不揮発性の記憶装置に記憶されている複数のデータから選択したものを用いても良いし、制御目的に応じて演算等によって動的に生成されたデータを用いても良い。
【００９０】
また、表示装置がデジタル駆動である場合は、上に述べたデータ変換回路の出力をそのまま駆動データとして使うことが可能である。一方、表示装置がアナログ駆動である場合は、データ変換回路の出力をＤ／Ａ変換したものを駆動信号とするような装置構成にすればよい。
【００９１】
また、本発明によるデータ変換回路とその他必要な周辺回路とによって表示画像の階調変換用の回路を構成し、これをＩＣ（集積回路）化することによって、表示装置の汎用部品として利用できるようにしても良い。
【００９２】
また、画像や映像の表示以外にも、デジタルオーディオ機器や電子楽器などにおける音信号の処理において、ＲＡＭ書き込みの間に発生するノイズを防止する目的で、本発明によるデータ変換回路を応用することも可能である。
【００９３】
【発明の効果】
以上説明したように、この発明によれば、変換テーブルとして機能する記憶装置にデータを記憶させ、通常時にはこの記憶装置に記憶されたデータを出力し、この記憶装置のデータを書き換える際にはこの記憶装置からの出力を遮断し、その代わりに入力データをそのまま、あるいは入力データに基づいて生成されるデータを出力するため、一時的に出力データ不定となることを防止するデータ変換回路を得ることができる。
【００９４】
また、この発明によるデータ変換回路を利用することによって、記憶装置のデータ書き換えによる出力データ不定が後段に影響しないため、これに起因する後段での不都合を防止する電気・電子装置を得ることができる。
【００９５】
また、この発明によるデータ変換回路を表示装置に利用することによって、記憶装置のデータ書き換えによる出力データ不定が表示のための駆動データに直接影響しないため、これに起因する表示ノイズが発生しない表示装置を構成することができる。
【００９６】
また、多重化された複数系統の記憶装置を持つ場合に比べて、回路の構成が簡素化されるというメリットがある。また、表示装置における走査の復帰期間などの限られた時間内に記憶装置のデータ書き込みを終えなければならないといった制約がないため、書き込むデータ量が制限されないというメリットがある。
【図面の簡単な説明】
【図１】  この発明の第１の実施形態によるデータ変換回路の構成を示すブロック図である。
【図２】  同実施形態によるデータ変換回路における入出力データの内容およびタイミングを示すタイミングチャートである。
【図３】  この発明の第２の実施形態によるデータ変換回路の構成を示すブロック図である。
【図４】  同実施形態によるデータ変換回路における入出力データの内容およびタイミングを示すタイミングチャートである。
【図５】  この発明の第１および第２の実施形態によるデータ変換回路の入出力関係を示すグラフである。
【図６】  この発明の第３の実施形態によるデータ変換回路の構成を示すブロック図である。
【図７】  同実施形態によるデータ変換回路の入出力関係を示すグラフである。
【図８】  この発明の第４の実施形態によるデータ変換回路の構成を示すブロック図である。
【図９】  同実施形態によるデータ変換回路の入出力関係を示すグラフである。
【図１０】  従来技術によるデータ変換回路の構成を示すブロック図である。
【図１１】  従来技術によるデータ変換回路における入出力データのタイミングを示すタイミングチャートである。
【図１２】  この発明の一実施形態による液晶表示パネルの構成を示すブロック図である。
【図１３】  この発明の一実施形態による液晶表示パネルを用いたプロジェクタ（投射型表示装置）の要部断面図である。
【符号の説明】
１０，１１  ＲＡＭ（ランダム・アクセス・メモリ）
２０，２１  制御部
３０  遅延回路
３１，３２  フリップフロップ
３３  演算部
４０，４１，４２  出力切替スイッチ
５０，５１  ＲＡＭアドレス線切替スイッチ
８１  データ入力線
８２  データ出力線
８３  ＲＡＭアドレス線
８４  ＲＡＭデータ入力線
８５  ＲＡＭ書き込みアドレス線
９１  クロック信号線
９２  ＲＡＭ書き込みコントロール線
９３  出力切替スイッチコントロール線
【図１】
0003684958.tif 000002
【図２】
0003684958.tif 000003
【図３】
0003684958.tif 000004
【図４】
0003684958.tif 000005
【図５】
0003684958.tif 000006
【図６】
0003684958.tif 000007
【図７】
0003684958.tif 000008
【図８】
0003684958.tif 000009
【図９】
0003684958.tif 000010
【図１０】
0003684958.tif 000011
【図１１】
0003684958.tif 000012
【図１２】
0003684958.tif 000013
【図１３】
0003684958.tif 000014