(57)【特許請求の範囲】
【請求項１】
レジスタ間でデータの転送を行う半導体集積回路において、一方の端子が電源電位に接続され他方の端子が前記レジスタの電源ラインに接続され、前記データ転送時にＯＦＦする第１のトランジスタと、一端が前記レジスタの電源ラインに接続された抵抗手段と、一方の端子が前記電源電位よりも低い電位に接続され他方の端子が前記抵抗の他端に接続され、前記第１のトランジスタと相補的に動作する第２のトランジスタとを有することを特徴とする半導体集積回路。
【請求項２】
前記第１のトランジスタはＰＭＯＳトランジスタで、前記第２のトランジスタはＮＭＯＳトランジスタである請求項１記載の半導体集積回路。
【請求項３】
前記第１のトランジスタは前記データ転送時の若干前からＯＦＦし始める請求項１記載の半導体集積回路。
【請求項４】
前記レジスタの接地ラインには直接接地電位が与えられる請求項１記載の半導体集積回路。
【請求項５】
一方の端子が接地電位に接続され他方の端子が前記レジスタの接地ラインに接続され、前記データ転送時にＯＦＦする第３のトランジスタと、一端が前記レジスタの接地ラインに接続された抵抗手段と、一方の端子が前記電源電位に接続され他方の端子が前記抵抗の他端に接続され、前記第３のトランジスタと相補的に動作する第４のトランジスタとをさらに有する請求項１記載の半導体集積回路。
【請求項６】
前記第３のトランジスタはＮＭＯＳトランジスタで、前記第４のトランジスタはＰＭＯＳトランジスタである請求項４記載の半導体集積回路。
【請求項７】
前記第３のトランジスタは前記データ転送時の若干前からＯＦＦし始める請求項５記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、FIFO（First In First Out）メモリ、VRAM（Video Random Access Memory）等、リードレジスタ及びライトレジスタを有する半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来このような技術としては、例えば特開平7−65569号に開示されているものがあった。上記公報には、２つのインバータで構成されたライトレジスタと、2つのインバータで構成されたリードレジスタとを複数有する半導体集積回路が記載されている。ライトレジスタに格納されているデータは、転送ゲートを介してリードレジスタに転送される。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記公報には、リードレジスタのインバータの駆動能力と、ライトレジスタのインバータの駆動能力との関係については明記されていない。リードレジスタのインバータの駆動能力が、ライトレジスタのインバータの駆動能力よりも大きい場合、ライトレジスタから転送されたデータが、リードレジスタによって反転される可能性がある。従って、より改善された半導体集積回路が望まれていた。
【０００４】
【課題を解決するための手段】
本発明は、上記課題を解決する半導体集積回路を提供する。本発明の代表的なものは、レジスタ間でデータの転送を行う半導体集積回路において、一方の端子が電源電位に接続され他方の端子が前記レジスタの電源ラインに接続され、前記データ転送時の初期にOFFするトランジスタと、一端が前記レジスタの電源ラインに接続され他端が前記電源電位よりも低い電位に接続されている抵抗手段とを有する半導体集積回路である。
【０００５】
【実施の形態】
（第1の実施の形態）
図1は、ライトレジスタ及びリードレジスタを含む半導体集積回路のブロック図である。図１の半導体集積回路はFIFO、VRAMなどに用いられる。
【０００６】
ライトレジスタ１０１、１０３、１０５及び１０７は、ライトレジスタ用電源ラインＷＲＶＤＤと、ライトレジスタ用電源ラインＷＲＧＮＤに接続されている。電源ラインＷＲＶＤＤには、例えば５Ｖの電位を供給する電源（ＶＤＤ）が直接接続されている。電源ラインＷＲＧＮＤには、例えば０Ｖの電位を供給する電源（ＧＮＤ）が直接接続されている。
【０００７】
リードレジスタ１０９、１１１、１１３及び１１５は、リードレジスタ用電源ラインＲＲＶＤＤと、リードレジスタ用電源ラインＲＲＧＮＤに接続されている。電源ラインＲＲＶＤＤには図５に示す素子が接続されている。電源ラインＲＲＧＮＤには、電源ラインＷＲＧＮＤと同様に、例えば０Ｖの電位（ＧＮＤ）を供給する電源が直接接続されている。図５については後述する。
【０００８】
ライトデータバスＷＤＢ、ＷＤＢＺとライトレジスタとの間には、ライトポインタの出力によって制御される転送ゲートが接続されている。この転送ゲートは、ライトポインタの出力を受信するゲート電極を有するトランジスタで構成されている。リードデータバスＲＤＢ、ＲＤＢＺとリードレジスタとの間には、リードポインタの出力によって制御される転送ゲートが接続されている。この転送ゲートは、リードポインタの出力を受信するゲート電極を有するトランジスタで構成されている。
【０００９】
ライトレジスタとリードレジスタとの間には、データ転送信号ＴＲＡＮＳによって制御されるデータ転送ゲートが接続されている。このデータ転送ゲートは、データ転送信号ＴＲＡＮＳを受信するゲート電極を有するトランジスタで構成されている。
【００１０】
図2は、ライトレジスタ及びリードレジスタの詳細な回路図である。ライトレジスタは、ＮＭＯＳトランジスタＮＴＲ１とＰＭＯＳトランジスタＰＴＲ１とで構成されたインバータＩＮＶ１と、ＮＭＯＳトランジスタＮＴＲ２とＰＭＯＳトランジスタＰＴＲ２とで構成されたインバータＩＮＶ２とで構成されている。インバータＩＮＶ１の入力端子とインバータＩＮＶ２の出力端子は、ライトデータバスＷＤＢＺに接続されるライン２０３に共通に接続されている。インバータＩＮＶ１の出力端子とインバータＩＮＶ２の入力端子は、ライトデータバスＷＤＢに接続されるライン２０１に共通に接続されている。ＰＭＯＳトランジスタＰＴＲ１、ＰＴＲ２のソース電極は、電源ラインＷＲＶＤＤに接続されている。ＮＭＯＳトランジスタＮＴＲ１、ＮＴＲ２のソース電極は、電源ラインＷＲＧＮＤに接続されている。
【００１１】
リードレジスタは、ＮＭＯＳトランジスタＮＴＲ３とＰＭＯＳトランジスタＰＴＲ３とで構成されたインバータＩＮＶ３と、ＮＭＯＳトランジスタＮＴＲ４とＰＭＯＳトランジスタＰＴＲ４とで構成されたインバータＩＮＶ４とで構成されている。インバータＩＮＶ３の入力端子とインバータＩＮＶ４の出力端子は、リードデータバスＲＤＢＺに接続されるライン２０７に共通に接続されている。インバータＩＮＶ３の出力端子とインバータＩＮＶ４の入力端子は、リードデータバスＲＤＢに接続されるライン２０５に共通に接続されている。
【００１２】
ＰＭＯＳトランジスタＰＴＲ３、ＰＴＲ４のソース電極は、電源ラインＲＲＶＤＤに接続されている。ＮＭＯＳトランジスタＮＴＲ３、ＮＴＲ４のソース電極は、電源ラインＲＲＧＮＤに接続されている。
【００１３】
ライトレジスタとリードレジスタとの間には、ＮＭＯＳトランジスタＮＴＲ５、ＮＴＲ６が接続されている。
【００１４】
図３は転送制御回路の回路図である。この転送制御回路は、転送イネーブル信号に応答して、データ転送信号ＴＲＡＮＳ、後述するレジスタ用電源を制御する制御信号ＴＲＡＮＳＵ、ＴＲＡＮＳＵＺを生成する回路である。転送制御回路は、Ｌレベルの転送イネーブル信号を受信している間、Ｈレベルの制御信号ＴＲＡＮＳＵＺ、Ｌレベルの制御信号ＴＲＡＮＳＵ、Ｌレベルのデータ転送信号ＴＲＡＮＳを出力する。転送イネーブル信号がＬレベルからＨレベルに変化すると、複数のインバータで構成される遅延回路で決まる遅延時間に従って、図示したようなＬレベルの制御信号ＴＲＡＮＳＵＺ、Ｈレベルの制御信号ＴＲＡＮＳＵ、Ｈレベルのデータ転送信号ＴＲＡＮＳを出力する。制御信号ＴＲＡＮＳＵＺのＬレベルの期間と、制御信号ＴＲＡＮＳＵのＨレベルの期間はほぼ同一である。データ転送信号ＴＲＡＮＳのＨレベルの期間は、制御信号ＴＲＡＮＳＵのＨレベルの期間の終期である。
【００１５】
図５は、リードレジスタ用の電源電位レベル転送回路である。電源ラインＲＲＧＮＤは、先に説明したように、０Ｖの電位を供給する電源（ＧＮＤ）が直接接続されている。電源ラインＲＲＶＤＤと電源ＶＤＤとの間には、データ転送信号ＴＲＡＮＳＵによって制御されるＰＭＯＳトランジスタＰＴＲ５が接続されている。電源ラインＲＲＶＤＤと電源ＧＮＤとの間には、高抵抗素子が接続されている。
【００１６】
次に第１の実施形態の動作を説明する。
【００１７】
まずライトデータバスＷＤＢ、ＷＤＢＺにライトデータが供給される。例えばライトデータバスＷＤＢにＨレベルが供給され、ライトデータバスＷＤＢＺにＬレベルが供給される。ライトポインタ１がＨレベルを出力すると、転送ゲートがオン状態になり、ライトレジスタ１０１に、ライトデータバスＷＤＢ、ＷＤＢＺに与えられたデータが転送される。ライトレジスタ１０１は、ライン２０１に与えられたＨレベルと、ライン２０３に与えられたＬレベルとをラッチする。つまりライトレジスタ１０１に、ライトデータバスＷＤＢ、ＷＤＢＺに与えられたデータが書き込まれる。
【００１８】
次にライトポインタ１がＬレベルを出力すると、転送ゲートがオフ状態になり、ライトレジスタ１０１へのデータの転送が終了する。
【００１９】
次にライトデータバスＷＤＢ、ＷＤＢＺに新しいライトデータが供給される。例えばライトデータバスＷＤＢにＬレベルが供給され、ライトデータバスＷＤＢＺにＨレベルが供給される。ライトポインタ２がＨレベルを出力すると、転送ゲートがオン状態になり、ライトレジスタ１０３に、ライトデータバスＷＤＢ、ＷＤＢＺに与えられたデータが転送される。ライトレジスタ１０３は、ライン２０１に与えられたＬレベルと、ライン２０３に与えられたＨレベルとをラッチする。つまりライトレジスタ１０３に、ライトデータバスＷＤＢ、ＷＤＢＺに与えられたデータが書き込まれる。
【００２０】
次にライトポインタ２がＬレベルを出力すると、転送ゲートがオフ状態になり、ライトレジスタ１０３へのデータの転送が終了する。
【００２１】
以上のような動作がライトレジスタ１０１から１０７まで繰り返される。
【００２２】
次に転送イネーブル信号がＬレベルからＨレベルへと変化すると、制御信号ＴＲＡＮＳＵが所定の期間Ｈレベルになる。制御信号ＴＲＡＮＳＵがＨレベルになると、トランジスタＰＴＲ５がオフ状態になる。電源ラインＲＲＶＤＤは、高抵抗素子を介してＧＮＤに接続されているので、トランジスタＰＴＲ５がオフ状態になると、電源ラインＲＲＶＤＤの電位レベルは、約ＶＤＤレベルから緩やかにＧＮＤレベル方向に下降する。電源ラインＲＲＶＤＤの電位レベルが低下すると、インバータＩＮＶ３、ＩＮＶ４の駆動能力が低下する。
【００２３】
次にデータ転送信号ＴＲＡＮＳがＨレベルになる。データ転送信号ＴＲＡＮＳがＨレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオン状態になるので、ライン２０１とライン２０５とが電気的に接続され、ライン２０３とライン２０７とが電気的に接続される。今、電源ラインＲＲＶＤＤの電位レベルが低下しているので、インバータＩＮＶ３、ＩＮＶ４の駆動能力は、インバータＩＮＶ１、ＩＮＶ２の駆動能力よりも小さい。よって、ライン２０５の電位レベルは、ライン２０１の電位レベルによって容易に変化し、ライン２０７の電位レベルは、ライン２０３の電位レベルによって容易に変化する。つまりライトレジスタのデータが、正確にリードレジスタに書き込まれる事を意味している。
【００２４】
次に制御信号ＴＲＡＮＳＵ及びデータ転送信号ＴＲＡＮＳがＬレベルに変化する。データ転送信号ＴＲＡＮＳがＬレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオフ状態になるので、ライン２０１とライン２０５とが電気的に遮断され、ライン２０３とライン２０７とが電気的に遮断される。制御信号ＴＲＡＮＳＵがＬレベルになると、トランジスタＰＴＲ５がオン状態になるので、電源ラインＲＲＶＤＤの電位レベルは、約ＶＤＤレベルに上昇する。電源ラインＲＲＶＤＤの電位レベルがＶＤＤレベルになると、インバータＩＮＶ３、ＩＮＶ４の駆動能力が元に戻る。従って、リードレジスタはライトレジスタから転送されたデータを正確にラッチすることができる。
【００２５】
図４は、本発明に関連する参考技術を示す図である。以下に本発明の効果をより明確にする為に、本発明と参考技術とを対比する。
【００２６】
この参考技術は、電源ラインＲＲＶＤＤと電源ＶＤＤとの間に接続され、制御信号ＴＲＡＮＳＵによって制御されるＰＭＯＳトランジスタと、電源ラインＲＲＧＮＤとＧＮＤとの間に接続され、制御信号ＴＲＡＮＳＵＺによって制御されるＮＭＯＳトランジスタとを有する。この参考技術は、データ転送時にこれらのトランジスタをオフ状態にするものである。この参考技術においては、電源ラインＲＲＶＤＤと電源ラインＲＲＧＮＤとが、データ転送時にフローティング状態になる。よって、電源ラインＲＲＶＤＤにノイズが供給され、電源ラインＲＲＶＤＤの電位レベルがＶＤＤレベルよりも高いレベルになる可能性がある。電源ラインＲＲＶＤＤの電位レベルがＶＤＤレベルよりも高いレベルになると、データ転送時においてリードレジスタの駆動能力がライトレジスタの駆動能力よりも見かけ上大きくなる。よって、ライトレジスタから転送されたデータが、リードレジスタによって変化させられる可能性がある。
【００２７】
本発明は、リードレジスタの駆動能力を、データ転送時にのみライトレジスタの駆動能力よりも低下させるようにしたので、ライトレジスタから転送されたデータが、リードレジスタによって変化させられることはない。従って、データ転送が正確に実行される。
【００２８】
（第２の実施の形態）
第２の実施の形態と、第１の実施の形態との差異は、リードレジスタ用の電源電位レベル転送回路の構成である。
【００２９】
図６は、第２の実施の形態のリードレジスタ用の電源電位レベル転送回路である。電源ラインＲＲＧＮＤは、先に説明したように、０Ｖの電位を供給する電源（ＧＮＤ）が直接接続されている。電源ラインＲＲＶＤＤと電源ＶＤＤとの間には、制御信号ＴＲＡＮＳＵによって制御されるＰＭＯＳトランジスタＰＴＲ６が接続されている。電源ラインＲＲＶＤＤと電源ＧＮＤとの間には、高抵抗素子と、制御信号ＴＲＡＮＳＵによって制御されるＮＭＯＳトランジスタＮＴＲ７が接続されている。
【００３０】
この電源電位レベル転送回路は、図３の転送制御回路の出力によって制御される。
【００３１】
次に第２の実施の形態の動作を説明する。
【００３２】
転送イネーブル信号がＬレベルからＨレベルへと変化すると、制御信号ＴＲＡＮＳＵが所定の期間Ｈレベルになる。制御信号ＴＲＡＮＳＵがＨレベルになると、トランジスタＰＴＲ６がオフ状態になり、トランジスタＮＴＲ７がオン状態になる。電源ラインＲＲＶＤＤは、高抵抗素子及びトランジスタＮＴＲ７を介してＧＮＤに接続されるので、電源ラインＲＲＶＤＤの電位レベルは、約ＶＤＤレベルから緩やかにＧＮＤレベル方向に下降する。電源ラインＲＲＶＤＤの電位レベルが低下すると、インバータＩＮＶ３、ＩＮＶ４の駆動能力が低下する。
【００３３】
次にデータ転送信号ＴＲＡＮＳがＨレベルになる。データ転送信号ＴＲＡＮＳがＨレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオン状態になるので、ライン２０１とライン２０５とが電気的に接続され、ライン２０３とライン２０７とが電気的に接続される。今、電源ラインＲＲＶＤＤの電位レベルが低下しているので、インバータＩＮＶ３、ＩＮＶ４の駆動能力は、インバータＩＮＶ１、ＩＮＶ２の駆動能力よりも小さい。よって、ライン２０５の電位レベルは、ライン２０１の電位レベルによって容易に変化し、ライン２０７の電位レベルは、ライン２０３の電位レベルによって容易に変化する。つまりライトレジスタのデータが、正確にリードレジスタに書き込まれる。
【００３４】
次に制御信号ＴＲＡＮＳＵ及びデータ転送信号ＴＲＡＮＳがＬレベルに変化する。データ転送信号ＴＲＡＮＳがＬレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオフ状態になるので、ライン２０１とライン２０５とが電気的に遮断され、ライン２０３とライン２０７とが電気的に遮断される。制御信号ＴＲＡＮＳＵがＬレベルになると、トランジスタＰＴＲ６がオン状態になり、トランジスタＮＴＲ７がオフ状態になるので、電源ラインＲＲＶＤの電位レベルは、約ＶＤＤレベルに上昇する。電源ラインＲＲＶＤＤの電位レベルがＶＤＤレベルになると、インバータＩＮＶ３、ＩＮＶ４の駆動能力が元に戻る。従って、リードレジスタはライトレジスタから転送されたデータを正確にラッチすることができる。
【００３５】
本発明は、リードレジスタの駆動能力を、データ転送時にのみライトレジスタの駆動能力よりも低下させるようにしたので、ライトレジスタから転送されたデータが、リードレジスタによって変化させられることはない。従って、データ転送が確実に実行される。
【００３６】
さらに、第２の実施形態によれば、電源ラインＲＲＶＤＤはデータ転送時にのみ抵抗を介して電源ＧＮＤに接続される。つまり、データ転送時以外の状態においては、電源ＶＤＤから電源ＧＮＤへ流れる電流が発生しない。従って、第２の実施形態は、データ転送を確実にできるとともに、消費電力を低減させることが可能である。
【００３７】
（第３の実施の形態）
第３の実施の形態と、第１の実施の形態との差異は、リードレジスタ用の電源電位レベル転送回路の構成である。
【００３８】
図７は、第３の実施の形態のリードレジスタ用の電源電位レベル転送回路である。
【００３９】
電源ラインＲＲＶＤＤと電源ＶＤＤとの間には、制御信号ＴＲＡＮＳＵによって制御されるＰＭＯＳトランジスタＰＴＲ７が接続されている。電源ラインＲＲＶＤＤと電源ＧＮＤとの間には、高抵抗素子が接続されている。電源ラインＲＲＧＮＤとＧＮＤとの間には、制御信号ＴＲＡＮＳＵＺによって制御されるＮＭＯＳトランジスタＮＴＲ８が接続されている。電源ラインＲＲＧＮＤと電源ＶＤＤとの間には、高抵抗素子が接続されている。
【００４０】
この電源電位レベル転送回路は、図３の転送制御回路の出力によって制御される。
【００４１】
次に第３の実施の形態の動作を説明する。
【００４２】
転送イネーブル信号がＬレベルからＨレベルへと変化すると、制御信号ＴＲＡＮＳＵが所定の期間Ｈレベルになり、制御信号ＴＲＡＮＳＵＺが所定の期間Ｌレベルになる。制御信号ＴＲＡＮＳＵがＨレベルになると、トランジスタＰＴＲ７がオフ状態になり、トランジスタＮＴＲ８がオフ状態になる。電源ラインＲＲＶＤＤは、高抵抗素子を介してＧＮＤに接続されるので、電源ラインＲＲＶＤＤの電位レベルは、約ＶＤＤレベルから緩やかにＧＮＤレベル方向に下降する。電源ラインＲＲＧＮＤは、高抵抗素子を介して電源ＶＤＤに接続されるので、電源ラインＲＲＧＮＤの電位レベルはＧＮＤレベルから緩やかにＶＤＤレベル方向に上昇する。
【００４３】
電源ラインＲＲＶＤＤの電位レベルが低下し、電源ラインＲＲＧＮＤの電位レベルが上昇すると、インバータＩＮＶ３、ＩＮＶ４の駆動能力が低下する。
【００４４】
次にデータ転送信号ＴＲＡＮＳがＨレベルになる。データ転送信号ＴＲＡＮＳがＨレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオン状態になるので、ライン２０１とライン２０５とが電気的に接続され、ライン２０３とライン２０７とが電気的に接続される。今、電源ラインＲＲＶＤＤの電位レベルが低下し、電源ラインＲＲＧＮＤの電位レベルが上昇しているので、インバータＩＮＶ３、ＩＮＶ４の駆動能力は、インバータＩＮＶ１、ＩＮＶ２の駆動能力よりも小さい。よって、ライン２０５の電位レベルは、ライン２０１の電位レベルによって容易に変化し、ライン２０７の電位レベルは、ライン２０３の電位レベルによって容易に変化する。つまりライトレジスタのデータが、正確にリードレジスタに書き込まれる。
【００４５】
次に制御信号ＴＲＡＮＳＵ及びデータ転送信号ＴＲＡＮＳがＬレベルに変化し、制御信号ＴＲＡＮＳＵＺがＨレベルに変化する。データ転送信号ＴＲＡＮＳがＬレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオフ状態になるので、ライン２０１とライン２０５とが電気的に遮断され、ライン２０３とライン２０７とが電気的に遮断される。制御信号ＴＲＡＮＳＵがＬレベルになると、トランジスタＰＴＲ７がオン状態になるので、電源ラインＲＲＶＤＤの電位レベルは、約ＶＤＤレベルに上昇する。制御信号ＴＲＡＮＳＵＺがＨレベルになると、トランジスタＮＴＲ８がオン状態になるので、電源ラインＲＲＧＮＤの電位レベルは、ＧＮＤレベルに下降する。電源ラインＲＲＶＤＤの電位レベルがＶＤＤレベルになり、電源ラインＲＲＧＮＤの電位レベルがＧＮＤレベルになると、インバータＩＮＶ３、ＩＮＶ４の駆動能力が元に戻る。従って、リードレジスタはライトレジスタから転送されたデータを正確にラッチすることができる。
【００４６】
本発明は、リードレジスタの駆動能力を、データ転送時にのみライトレジスタの駆動能力よりも低下させるようにしたので、ライトレジスタから転送されたデータが、リードレジスタによって変化させられることはない。従って、データ転送が確実に実行される。
【００４７】
さらに第３の実施の形態は、データ転送時において、リードレジスタの電源ラインＲＲＶＤＤとＲＲＧＮＤの両方の電位レベルを変化させているので第１の実施の形態に比べて、より正確にデータを転送することができる。
【００４８】
（第４の実施の形態）
第４の実施の形態と、第２の実施の形態との差異は、リードレジスタ用の電源電位レベル転送回路の構成である。
【００４９】
図８は、第４の実施の形態のリードレジスタ用の電源電位レベル転送回路である。
【００５０】
電源ラインＲＲＶＤＤと電源ＶＤＤとの間には、制御信号ＴＲＡＮＳＵによって制御されるＰＭＯＳトランジスタＰＴＲ８が接続されている。電源ラインＲＲＶＤＤと電源ＧＮＤとの間には、高抵抗素子と、制御信号ＴＲＡＮＳＵによって制御されるＮＭＯＳトランジスタＰＴＲ９が接続されている。電源ラインＲＲＧＮＤとＧＮＤとの間には、制御信号ＴＲＡＮＳＵＺによって制御されるＮＭＯＳトランジスタＮＴＲ１０が接続されている。電源ラインＲＲＧＮＤと電源ＶＤＤとの間には、高抵抗素子と、制御信号ＴＲＡＮＳＵＺによって制御されるＰＭＯＳトランジスタＰＴＲ９が接続されている。
【００５１】
この電源電位レベル転送回路は、図３の転送制御回路の出力によって制御される。
【００５２】
次に第４の実施の形態の動作を説明する。
【００５３】
転送イネーブル信号がＬレベルからＨレベルへと変化すると、制御信号ＴＲＡＮＳＵが所定の期間Ｈレベルになり、制御信号ＴＲＡＮＳＵＺが所定の期間Ｌレベルになる。制御信号ＴＲＡＮＳＵがＨレベルになると、トランジスタＰＴＲ８がオフ状態になり、トランジスタＮＴＲ９がオン状態になる。電源ラインＲＲＶＤＤは、高抵抗素子及びトランジスタＮＴＲ９を介してＧＮＤに接続されるので、電源ラインＲＲＶＤＤの電位レベルは、約ＶＤＤレベルから緩やかにＧＮＤレベル方向に下降する。制御信号ＴＲＡＮＳＵＺがＬレベルになると、トランジスタＮＴＲ１０がオフ状態になり、トランジスタＰＴＲ９がオン状態になる。電源ラインＲＲＧＮＤは、高抵抗素子及びトランジスタＰＴＲ９を介してＶＤＤに接続されるので、電源ラインＲＲＧＮＤの電位レベルは、ＧＮＤレベルから緩やかにＶＤＤレベル方向に上昇する。電源ラインＲＲＶＤＤの電位レベルが低下し、電源ラインＲＲＧＮＤの電位レベルが上昇すると、インバータＩＮＶ３、ＩＮＶ４の駆動能力が低下する。
【００５４】
次にデータ転送信号ＴＲＡＮＳがＨレベルになる。データ転送信号ＴＲＡＮＳがＨレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオン状態になるので、ライン２０１とライン２０５とが電気的に接続され、ライン２０３とライン２０７とが電気的に接続される。今、電源ラインＲＲＶＤＤの電位レベルが低下し、電源ラインＲＲＧＮＤの電位レベルが上昇しているので、インバータＩＮＶ３、ＩＮＶ４の駆動能力は、インバータＩＮＶ１、ＩＮＶ２の駆動能力よりも小さい。よって、ライン２０５の電位レベルは、ライン２０１の電位レベルによって容易に変化し、ライン２０７の電位レベルは、ライン２０３の電位レベルによって容易に変化する。つまりライトレジスタのデータが、正確にリードレジスタに書き込まれる事を意味している。
【００５５】
次に制御信号ＴＲＡＮＳＵ及びデータ転送信号ＴＲＡＮＳがＬレベルに変化し、制御信号ＴＲＡＮＳＵＺがＨレベルに変化する。データ転送信号ＴＲＡＮＳがＬレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオフ状態になるので、ライン２０１とライン２０５とが電気的に遮断され、ライン２０３とライン２０７とが電気的に遮断される。制御信号ＴＲＡＮＳＵがＬレベルになると、トランジスタＰＴＲ８がオン状態になり、トランジスタＮＴＲ９がオフ状態になるので、電源ラインＲＲＶＤＤの電位レベルは、約ＶＤＤレベルに上昇する。制御信号ＴＲＡＮＳＵＺがＨレベルになると、トランジスタＮＴＲ１０がオン状態になり、トランジスタＰＴＲ９がオフ状態になるので、電源ラインＲＲＧＮＤの電位レベルは、ＧＮＤレベルに下降する。
【００５６】
電源ラインＲＲＶＤＤの電位レベルがＶＤＤレベルになり、電源ラインＲＲＧＮＤの電位レベルがＧＮＤレベルになると、インバータＩＮＶ３、ＩＮＶ４の駆動能力が元に戻る。従って、リードレジスタはライトレジスタから転送されたデータを正確にラッチすることができる。
【００５７】
本発明は、リードレジスタの駆動能力を、データ転送時にのみライトレジスタの駆動能力よりも低下させるようにしたので、ライトレジスタから転送されたデータが、リードレジスタによって変化させられることはない。従って、データ転送が確実に実行される。
【００５８】
さらに、第４の実施形態によれば、電源ラインＲＲＶＤＤはデータ転送時にのみ抵抗を介して電源ＧＮＤに接続され、電源ラインＲＲＧＮＤはデータ転送時にのみ抵抗を介して電源ＶＤＤに接続される。つまり、データ転送時以外の状態においては、電源ＶＤＤから電源ＧＮＤへ流れる電流が発生しない。従って、第４の実施形態は、データ転送を確実にできるとともに、消費電力を低減させることが可能である。
【００５９】
（第５の実施の形態）
第５の実施の形態と第１の実施の形態との差異は、転送制御回路及びリードレジスタ用の電源電位レベル転送回路の構成である。
【００６０】
図９は、第５の実施の形態の転送制御回路の回路図である。この転送制御回路は、転送イネーブル信号に応答して、データ転送信号ＴＲＡＮＳ、レジスタ用電源を制御する制御信号ＴＲＡＮＳＵ、ＴＲＡＮＳＵＺ、イコライズ制御信号ＴＲＡＮＳＥＱを生成する回路である。転送制御回路は、Ｌレベルの転送イネーブル信号を受信している間、Ｈレベルの制御信号ＴＲＡＮＳＵＺ、Ｌレベルの制御信号ＴＲＡＮＳＵ、Ｌレベルのデータ転送信号ＴＲＡＮＳ、Ｌレベルのイコライズ制御信号ＴＲＡＮＳＥＱを出力する。転送イネーブル信号がＬレベルからＨレベルに変化すると、複数のインバータで構成される遅延回路で決まる遅延時間に従って、図示したようなＬレベルの制御信号ＴＲＡＮＳＵＺ、Ｈレベルの制御信号ＴＲＡＮＳＵ、Ｈレベルのデータ転送信号ＴＲＡＮＳ、Ｈレベルのイコライズ制御信号ＴＲＡＮＳＥＱを出力する。制御信号ＴＲＡＮＳＵＺのＬレベルの期間と、制御信号ＴＲＡＮＳＵのＨレベルの期間はほぼ同一である。データ転送信号ＴＲＡＮＳのＨレベルの期間は、制御信号ＴＲＡＮＳＵのＨレベルの期間の終期である。イコライズ制御信号ＴＲＡＮＳＥＱのＨレベルの期間は、制御信号ＴＲＡＮＳＵのＨレベルの期間の直前である。
【００６１】
図１０は、リードレジスタ用の電源電位レベル転送回路である。電源ラインＲＲＶＤＤと電源ＶＤＤとの間には、制御信号ＴＲＡＮＳＵによって制御されるＰＭＯＳトランジスタＰＴＲ１０が接続されている。電源ラインＲＲＧＮＤとＧＮＤとの間には、制御信号ＴＲＡＮＳＵＺによって制御されるＮＭＯＳトランジスタＮＴＲ１１が接続されている。電源ラインＲＲＶＤＤと電源ラインＲＲＧＮＤとの間には、イコライズ制御信号ＴＲＡＮＳＥＱによって制御されるＮＭＯＳトランジスタＮＴＲ１２が接続されている。
【００６２】
次に第５の実施の形態の動作を説明する。
【００６３】
転送イネーブル信号がＬレベルからＨレベルへと変化すると、制御信号ＴＲＡＮＳＵが所定の期間Ｈレベルになり、制御信号ＴＲＡＮＳＵＺが所定の期間Ｌレベルになる。制御信号ＴＲＡＮＳＵがＨレベルになると、トランジスタＰＴＲ１０がオフ状態になる。制御信号ＴＲＡＮＳＵＺがＬレベルになると、トランジスタＮＴＲ１１がオフ状態になる。
【００６４】
次にイコライズ制御信号ＴＲＡＮＳＥＱがＨレベルになる。イコライズ制御信号ＴＲＡＮＳＥＱがＨレベルになると、電源ラインＲＲＶＤＤと電源ラインＲＲＧＮＤが電気的に接続される。よって電源ラインＲＲＶＤＤの電位レベルと電源ラインＲＲＧＮＤの電位レベルは等しくなる。この時の電源ラインＲＲＶＤＤの電位レベルと電源ラインＲＲＧＮＤの電位レベルは、ほぼ１／２ＶＤＤレベルである。この１／２ＶＤＤレベルは、インバータＩＮＶ３、ＩＮＶ４の閾値電圧レベルである。
【００６５】
電源ラインＲＲＶＤＤの電位レベルと電源ラインＲＲＧＮＤの電位レベルが同じレベルになると、インバータＩＮＶ３、ＩＮＶ４の状態が非動作状態になる。
【００６６】
次にデータ転送信号ＴＲＡＮＳがＨレベルになる。データ転送信号ＴＲＡＮＳがＨレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオン状態になるので、ライン２０１とライン２０５とが電気的に接続され、ライン２０３とライン２０７とが電気的に接続される。今、電源ラインＲＲＶＤＤの電位レベルと電源ラインＲＲＧＮＤの電位レベルが、同じレベルなので、インバータＩＮＶ３、ＩＮＶ４の状態は非動作状態である。よって、ライン２０５の電位レベルは、ライン２０１の電位レベルによって容易に変化し、ライン２０７の電位レベルは、ライン２０３の電位レベルによって容易に変化する。
【００６７】
つまりライトレジスタのデータが、正確かつ急速にリードレジスタに書き込まれる。
【００６８】
次に制御信号ＴＲＡＮＳＵ及びデータ転送信号ＴＲＡＮＳがＬレベルに変化し、制御信号ＴＲＡＮＳＵＺがＨレベルに変化する。データ転送信号ＴＲＡＮＳがＬレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオフ状態になるので、ライン２０１とライン２０５とが電気的に遮断され、ライン２０３とライン２０７とが電気的に遮断される。制御信号ＴＲＡＮＳＵがＬレベルになると、トランジスタＰＴＲ１０がオン状態になるので、電源ラインＲＲＶＤＤの電位レベルは、約ＶＤＤレベルに上昇する。制御信号ＴＲＡＮＳＵＺがＨレベルになると、トランジスタＮＴＲ１１がオン状態になるので、電源ラインＲＲＧＮＤの電位レベルは、ＧＮＤレベルに下降する。
【００６９】
電源ラインＲＲＶＤＤの電位レベルがＶＤＤレベルになり、電源ラインＲＲＧＮＤの電位レベルがＧＮＤレベルになると、インバータＩＮＶ３、ＩＮＶ４の状態が動作状態に戻る。従って、リードレジスタはライトレジスタから転送されたデータを正確にラッチすることができる。
【００７０】
第５の実施の形態は、リードレジスタの状態が非動作状態の間に、データ転送を行うようにしたので、第１〜４の実施の形態と比較するとデータ転送をより高速にすることが可能である。
【００７１】
さらに、第５の実施の形態の電源電位レベル転送回路は、高抵抗素子を使用していない。従って、本発明はパターン面積を縮小することが可能であり、製造プロセスのばらつきに左右される可能性が小さい。
【００７２】
（第６の実施の形態）
第６の実施の形態と第５の実施の形態との差異は、リードレジスタ用の電源電位レベル転送回路の構成である。
【００７３】
図１１は、リードレジスタ用の電源電位レベル転送回路である。電源ラインＲＲＶＤＤと電源ＶＤＤとの間には、制御信号ＴＲＡＮＳＵによって制御されるＰＭＯＳトランジスタＰＴＲ１１が接続されている。電源ラインＲＲＶＤＤと電源ＨＶＤＤとの間には、イコライズ制御信号ＴＲＡＮＳＥＱによって制御されるＮＭＯＳトランジスタＮＴＲ１４が接続されている。電源ＨＶＤＤは、電源ＶＤＤの電位レベルの約半分の電位レベルである。電源ラインＲＲＧＮＤとＧＮＤとの間には、制御信号ＴＲＡＮＳＵＺによって制御されるＮＭＯＳトランジスタＮＴＲ１３が接続されている。
【００７４】
次に第６の実施の形態の動作を説明する。
【００７５】
転送イネーブル信号がＬレベルからＨレベルへと変化すると、制御信号ＴＲＡＮＳＵが所定の期間Ｈレベルになり、制御信号ＴＲＡＮＳＵＺが所定の期間Ｌレベルになる。制御信号ＴＲＡＮＳＵがＨレベルになると、トランジスタＰＴＲ１１がオフ状態になる。制御信号ＴＲＡＮＳＵＺがＬレベルになると、トランジスタＮＴＲ１３がオフ状態になる。
【００７６】
次にイコライズ制御信号ＴＲＡＮＳＥＱがＨレベルになる。イコライズ制御信号ＴＲＡＮＳＥＱがＨレベルになると、トランジスタＮＴＲ１４がオン状態になる。トランジスタＮＴＲ１４がオン状態になると、電源ラインＲＲＶＤＤの電位レベルが１／２ＶＤＤレベルになる。この１／２ＶＤＤレベルは、インバータＩＮＶ３、ＩＮＶ４の閾値電圧レベルである。
【００７７】
電源ラインＲＲＶＤＤの電位レベルが１／２ＶＤＤレベルになると、インバータＩＮＶ３、ＩＮＶ４の駆動能力が低下する。
【００７８】
次にデータ転送信号ＴＲＡＮＳがＨレベルになる。データ転送信号ＴＲＡＮＳがＨレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオン状態になるので、ライン２０１とライン２０５とが電気的に接続され、ライン２０３とライン２０７とが電気的に接続される。今、電源ラインＲＲＶＤＤの電位レベルが、１／２ＶＤＤレベルなので、インバータＩＮＶ３、ＩＮＶ４の駆動能力が低下している。よって、ライン２０５の電位レベルは、ライン２０１の電位レベルによって容易に変化し、ライン２０７の電位レベルは、ライン２０３の電位レベルによって容易に変化する。
【００７９】
つまりライトレジスタのデータが、正確かつ急速にリードレジスタに書き込まれる。
【００８０】
次に制御信号ＴＲＡＮＳＵ及びデータ転送信号ＴＲＡＮＳがＬレベルに変化し、制御信号ＴＲＡＮＳＵＺがＨレベルに変化する。データ転送信号ＴＲＡＮＳがＬレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオフ状態になるので、ライン２０１とライン２０５とが電気的に遮断され、ライン２０３とライン２０７とが電気的に遮断される。制御信号ＴＲＡＮＳＵがＬレベルになると、トランジスタＰＴＲ１１がオン状態になるので、電源ラインＲＲＶＤＤの電位レベルは、約ＶＤＤレベルになる。制御信号ＴＲＡＮＳＵＺがＨレベルになると、トランジスタＮＴＲ１３がオン状態になるので、電源ラインＲＲＧＮＤの電位レベルは、ＧＮＤレベルになる。
【００８１】
電源ラインＲＲＶＤＤの電位レベルがＶＤＤレベルになり、電源ラインＲＲＧＮＤの電位レベルがＧＮＤレベルになると、インバータＩＮＶ３、ＩＮＶ４の状態が元に戻る。従って、リードレジスタはライトレジスタから転送されたデータを正確にラッチすることができる。
【００８２】
第６の実施の形態は、リードレジスタの駆動能力を、データ転送時にのみライトレジスタの駆動能力よりも低下させるようにしたので、ライトレジスタから転送されたデータが、リードレジスタによって変化させられることはない。従って、データ転送が確実に実行される。
【００８３】
さらに、第６の実施の形態は、電源ラインＲＲＶＤＤと電源ラインＲＲＧＮＤとの間に、図１０のようなトランジスタＮＴＲ１２を形成するための十分なスペースがない場合に有効である。
【００８４】
（第７の実施の形態）
第７の実施の形態と第６の実施の形態との差異は、リードレジスタ用の電源電位レベル転送回路の構成である。
【００８５】
図１２は、リードレジスタ用の電源電位レベル転送回路である。電源ラインＲＲＶＤＤと電源ＶＤＤとの間には、制御信号ＴＲＡＮＳＵによって制御されるＰＭＯＳトランジスタＰＴＲ１２が接続されている。電源ラインＲＲＶＤＤと電源ＨＶＤＤとの間には、イコライズ制御信号ＴＲＡＮＳＥＱによって制御されるＮＭＯＳトランジスタＮＴＲ１７が接続されている。電源ＨＶＤＤは、電源ＶＤＤの電位レベルの約半分の電位レベルである。電源ラインＲＲＧＮＤとＧＮＤとの間には、制御信号ＴＲＡＮＳＵＺによって制御されるＮＭＯＳトランジスタＮＴＲ１５が接続されている。電源ラインＲＲＶＤＤと電源ラインＲＲＧＮＤとの間には、イコライズ制御信号ＴＲＡＮＳＥＱによって制御されるＮＭＯＳトランジスタＮＴＲ１６が接続されている。
【００８６】
次に第７の実施の形態の動作を説明する。
【００８７】
転送イネーブル信号がＬレベルからＨレベルへと変化すると、制御信号ＴＲＡＮＳＵが所定の期間Ｈレベルになり、制御信号ＴＲＡＮＳＵＺが所定の期間Ｌレベルになる。制御信号ＴＲＡＮＳＵがＨレベルになると、トランジスタＰＴＲ１２がオフ状態になる。制御信号ＴＲＡＮＳＵＺがＬレベルになると、トランジスタＮＴＲ１５がオフ状態になる。
【００８８】
次にイコライズ制御信号ＴＲＡＮＳＥＱがＨレベルになる。イコライズ制御信号ＴＲＡＮＳＥＱがＨレベルになると、トランジスタＮＴＲ１６及びトランジスタＮＴＲ１７がオン状態になる。トランジスタＮＴＲ１６及びＮＴＲ１７がオン状態になると、電源ラインＲＲＶＤＤの電位レベル及び電源ラインＲＲＧＮＤの電位レベルが１／２ＶＤＤレベルになる。この１／２ＶＤＤレベルは、インバータＩＮＶ３、ＩＮＶ４の閾値電圧レベルである。
【００８９】
電源ラインＲＲＶＤＤの電位レベルが１／２ＶＤＤレベルになると、インバータＩＮＶ３、ＩＮＶ４の状態が非動作状態になる。
【００９０】
次にデータ転送信号ＴＲＡＮＳがＨレベルになる。データ転送信号ＴＲＡＮＳがＨレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオン状態になるので、ライン２０１とライン２０５とが電気的に接続され、ライン２０３とライン２０７とが電気的に接続される。今、電源ラインＲＲＶＤＤの電位レベルと電源ラインＲＲＧＮＤの電位レベルが、１／２ＶＤＤレベルなので、インバータＩＮＶ３、ＩＮＶ４の状態は非動作状態である。よって、ライン２０５の電位レベルは、ライン２０１の電位レベルによって容易に変化し、ライン２０７の電位レベルは、ライン２０３の電位レベルによって容易に変化する。
【００９１】
つまりライトレジスタのデータが、正確かつ急速にリードレジスタに書き込まれる。
【００９２】
次に制御信号ＴＲＡＮＳＵ及びデータ転送信号ＴＲＡＮＳがＬレベルに変化し、制御信号ＴＲＡＮＳＵＺがＨレベルに変化する。データ転送信号ＴＲＡＮＳがＬレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオフ状態になるので、ライン２０１とライン２０５とが電気的に遮断され、ライン２０３とライン２０７とが電気的に遮断される。制御信号ＴＲＡＮＳＵがＬレベルになると、トランジスタＰＴＲ１２がオン状態になるので、電源ラインＲＲＶＤＤの電位レベルは、約ＶＤＤレベルになる。制御信号ＴＲＡＮＳＵＺがＨレベルになると、トランジスタＮＴＲ１５がオン状態になるので、電源ラインＲＲＧＮＤの電位レベルは、ＧＮＤレベルになる。
【００９３】
電源ラインＲＲＶＤＤの電位レベルがＶＤＤレベルになり、電源ラインＲＲＧＮＤの電位レベルがＧＮＤレベルになると、インバータＩＮＶ３、ＩＮＶ４の状態が動作状態に戻る。従って、リードレジスタはライトレジスタから転送されたデータを正確にラッチすることができる。
【００９４】
第７の実施の形態は、リードレジスタの状態が非動作状態の間に、データ転送を行うようにしたので、データ転送をより高速にすることが可能である。
【００９５】
さらに、第５の実施の形態では、電源ラインＲＲＶＤＤ、ＲＲＧＮＤの電位レベルが、正確に１／２ＶＤＤレベルにならない可能性が有るが、第７の実施の形態は、電源ラインＲＲＶＤＤ、ＲＲＧＮＤの電位レベルを確実に１／２ＶＤＤレベルにすることが可能である。よって、第７の実施の形態は、第５の実施の形態に比較して、データ転送をより高速にすることが可能である。
【００９６】
（第８の実施の形態）
第８の実施の形態と第１の実施の形態との差異は、転送制御回路及びリードレジスタ用の電源電位レベル転送回路の構成である。
【００９７】
図１４は、第８の実施の形態の転送制御回路の回路図である。この転送制御回路は、転送イネーブル信号に応答して、データ転送信号ＴＲＡＮＳを生成する回路である。転送制御回路は、Ｌレベルの転送イネーブル信号を受信している間、Ｌレベルのデータ転送信号ＴＲＡＮＳを出力する。転送イネーブル信号がＬレベルからＨレベルに変化すると、複数のインバータで構成される遅延回路で決まる遅延時間に従って、図示したようなＨレベルのデータ転送信号ＴＲＡＮＳを出力する。
【００９８】
図１３は、リードレジスタ用の電源電位レベル転送回路である。電源ラインＲＲＶＤＤと電源ＶＤＤとの間には、電源ＶＤＤが供給されるゲート電極を有するＮＭＯＳトランジスタＮＴＲ１８が接続されている。このトランジスタＮＴＲ１８は、ノーマリオンタイプのトランジスタである。電源ラインＲＲＶＤＤの電位レベルは、常にＶＤＤ−ＶＴレベルである。ＶＴは、トランジスタＮＴＲ１８の閾値電圧である。電源ラインＲＲＧＮＤには、０Ｖの電位（ＧＮＤ）を供給する電源が直接接続されている。よって電源ラインＲＲＧＮＤの電位レベルは、常にＧＮＤレベルである。
【００９９】
次に第８の実施の形態の動作を説明する。
【０１００】
転送イネーブル信号がＬレベルからＨレベルへと変化すると、データ転送信号ＴＲＡＮＳがＨレベルになる。データ転送信号ＴＲＡＮＳがＨレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオン状態になるので、ライン２０１とライン２０５とが電気的に接続され、ライン２０３とライン２０７とが電気的に接続される。今、電源ラインＲＲＶＤＤの電位レベルが、ＶＤＤ−ＶＴレベルなので、インバータＩＮＶ３、ＩＮＶ４の駆動能力はインバータＩＮＶ１、ＩＮＶ２の駆動能力よりも低い。よって、ライン２０５の電位レベルは、ライン２０１の電位レベルによって容易に変化し、ライン２０７の電位レベルは、ライン２０３の電位レベルによって容易に変化する。
【０１０１】
つまりライトレジスタのデータが、正確かつ急速にリードレジスタに書き込まれる。
【０１０２】
次にデータ転送信号ＴＲＡＮＳがＬレベルに変化する。データ転送信号ＴＲＡＮＳがＬレベルになると、トランジスタＮＴＲ５、ＮＴＲ６がオフ状態になるので、ライン２０１とライン２０５とが電気的に遮断され、ライン２０３とライン２０７とが電気的に遮断される。
【０１０３】
第８の実施の形態は、電源ラインＲＲＶＤＤの電位レベルが、電源ラインＷＲＶＤＤの電位レベルよりも常に低いので、データ転送を確実に実行することができる。
【０１０４】
さらに、第８の実施の形態の転送制御回路は、データ転送信号のみを生成すれば良いので、転送制御回路を簡略化できる。よって、半導体集積回路全体として、パターン面積を減少させることができる。
【０１０５】
第１〜８の実施の形態は、ライトレジスタからリードレジスタへデータを転送する場合（特にＦＩＦＯメモリ）を説明したが、リードレジスタからライトレジスタへデータを転送する場合（特にＶＲＡＭ）も考えられる。
【０１０６】
その場合はライトレジスタ用の電源ラインに、本発明を適用しても良い。
【０１０７】
【発明の効果】
本発明の代表的なものによれば、データ転送時には、リードレジスタ用電源ラインＲＲＶＤＤが電源電位よりも低くなるので、リードレジスタのインバータの見かけ上の駆動能力が低くなる。その結果、ライトレジスタからのデータの転送が誤動作なく実行される。
【図面の簡単な説明】
【図１】レジスタを含む半導体集積回路のブロック図である。
【図２】レジスタの構成を示す図である。
【図３】転送制御回路を示す図である。
【図４】電源電位レベル転送回路の参考図である。
【図５】本発明の第１の実施形態を示す回路図である。
【図６】本発明の第２の実施形態を示す回路図である
【図７】本発明の第３の実施形態を示す回路図である
【図８】本発明の第４の実施形態を示す回路図である
【図９】本発明の第５の実施形態を示す回路図である
【図１０】本発明の第５の実施形態を示す回路図である
【図１１】本発明の第６の実施形態を示す回路図である
【図１２】本発明の第７の実施形態を示す回路図である
【図１３】本発明の第８の実施形態を示す回路図である
【図１４】本発明の第８の実施形態を示す回路図である
【符号の説明】
RRVDD・・・リードレジスタ用電源ライン
RRGND・・・リードレジスタ用電源ライン
RDB・・・リードデータバス
RDBZ・・・リードデータバス
WDB・・・ライトデータバス
WDBZ・・・ライトデータバス
【図１】
0003711315.tif 000002
【図２】
0003711315.tif 000003
【図３】
0003711315.tif 000004
【図４】
0003711315.tif 000005
【図５】
0003711315.tif 000006
【図６】
0003711315.tif 000007
【図７】
0003711315.tif 000008
【図８】
0003711315.tif 000009
【図９】
0003711315.tif 000010
【図１０】
0003711315.tif 000011
【図１１】
0003711315.tif 000012
【図１２】
0003711315.tif 000013
【図１３】
0003711315.tif 000014
【図１４】
0003711315.tif 000015