(57)【特許請求の範囲】
【請求項１】
画像表示を行うための液晶容量と該液晶容量に画像信号電圧を書込むための画素スイッチとが直列に接続された表示画素が複数個マトリクス状に配置された表示画面と、
上記液晶容量に対して偶数・奇数フィールド毎に正、負の電圧方向が交流的に変化する上記画像信号電圧を発生させる画像信号電圧発生手段と、
該画像信号電圧発生手段の出力インピーダンスを低減し、かつ上記画像信号電圧を上記画素スイッチに伝えるインピーダンス変換手段を有する画像表示装置において、
上記インピーダンス変換手段の駆動電圧を、上記画像信号電圧の正、負に合わせて、上記偶数・奇数フィールド毎に正の電圧領域と負の電圧領域の間で移動させる駆動電圧シフト手段を有することを特徴とする画像表示装置。
【請求項２】
上記インピーダンス変換手段は上記画素列毎に設けられており、かつ該インピーダンス変換手段の駆動電圧の上記電圧領域は、隣合う上記画素列毎に正と負の電圧領域が逆になっていることを特徴とする請求の範囲第１項に記載の画像表示装置。
【請求項３】
上記インピーダンス変換手段は上記画素の列毎に設けられており、かつ上記インピーダンス変換手段の駆動電圧の上記電圧領域は、正と負の電圧領域が全て同一であることを特徴とする請求の範囲第１項に記載の画像表示装置。
【請求項４】
上記インピーダンス変換手段は上記画素の列毎、複数列毎または全体で１個設けられており、かつ上記各インピーダンス変換手段の駆動電圧の上記電圧領域は、上記画素の行毎に正と負の電圧領域が逆になっていることを特徴とする請求の範囲第１項に記載の画像表示装置。
【請求項５】
上記駆動電圧シフト手段の上記駆動電圧の移動量は、上記液晶容量における液晶の電圧−表示明度特性曲線の傾きがもっとも急峻になる画像信号電圧値の正電圧と負電圧の電圧差であることを特徴とする請求の範囲第１項に記載の画像表示装置。
【請求項６】
上記インピーダンス変換手段は、負帰還をかけて電圧利得を実質的に１とした差動増幅回路で構成されていることを特徴とする請求の範囲第１項に記載の画像表示装置。
【請求項７】
上記インピーダンス変換手段は、ソースフォロア回路で構成されていることを特徴とする請求の範囲第１項に記載の画像表示装置。
【請求項８】
上記インピーダンス変換手段を構成するトランジスタ素子の基板電位はトランジスタ外部より供給されていないことを特徴とする請求の範囲第１項に記載の画像表示装置。
【請求項９】
上記インピーダンス変換手段を構成するトランジスタ素子は、薄膜トランジスタまたは完全空乏化ＳＯＩ(Silicon-on-Insulator)トランジスタであることを特徴とする請求の範囲第１項に記載の画像表示装置。
【請求項１０】
上記薄膜トランジスタのチャネルは、多結晶シリコン薄膜内に形成れていることを特徴とする請求の範囲第９項に記載の画像表示装置。
【請求項１１】
上記画素スイッチは、多結晶シリコン薄膜にチャネルが形成された薄膜トランジスタで構成されていることを特徴とする請求の範囲第１０項に記載の画像表示装置。
【請求項１２】
上記インピーダンス変換手段と並列接続された電圧源とスイッチとからなるプリチャージ回路を有していることを特徴とする請求の範囲第１項に記載の画像表示装置。
【請求項１３】
上記プリチャージ回路の上記電圧源は、上記プリチャージ回路の駆動電圧を上記偶数・奇数フィールド毎に正の電圧領域と負の電圧領域の間で移動させるプリチャージ電圧シフト手段を有することを特徴とする請求の範囲第１２項に記載の画像表示装置。
【請求項１４】
上記駆動電圧シフト手段は上記プリチャージ電圧シフト手段を兼ねていることを特徴とする請求の範囲第１３項に記載の画像表示装置。
【請求項１５】
上記差動増幅回路は、長軸及び短軸を有する矩形パルスレーザを短軸方向にスキャンすることによって形成した多結晶薄膜をチャネルの基体として有する薄膜トランジスタの対で構成されており、該薄膜トランジスタ対の配置方向は上記矩形パルスレーザの長軸方向と実質的に並行であることを特徴とする請求の範囲第６項に記載の画像表示装置。
【請求項１６】
上記薄膜トランジスタ対を流れる電流の方向は、上記矩形パルスレーザの長軸方向と実質的に垂直であることを特徴とする請求の範囲第１５項に記載の画像表示装置。
【請求項１７】
上記トランジスタ対を流れる電流の方向は、上記矩形パルスレーザの長軸方向と実質的に並行であることを特徴とする請求の範囲第１５項に記載の画像表示装置。
【請求項１８】
画像出力制御手段および表示画像データ記憶手段を備えていることを特徴とする請求の範囲第１項に記載の画像表示装置。
【請求項１９】
上記画像出力制御手段と上記表示画面が同一絶縁基板上に設けられており、上記表示画像データ記憶手段は着脱可能であることを特徴とする請求の範囲第１８項に記載の画像表示装置。
【発明の詳細な説明】
技術分野
本発明は高品位の画像出力を得ることが可能な画像表示装置に関する。
背景技術
本発明に関連する従来の技術に関して、図１２及び図１３を用いて以下に説明する。
図１２は本発明に係わる画像表示装置の従来例の構成図である。画素スイッチ１０１と液晶表示容量１０２とから構成される表示画素は表示画素領域１１１内にマトリクス状に配列されており、画素スイッチ１０１のゲートはゲート線１０９を介してゲート線ドライバ１１０に、また画素スイッチ１０１の一端は信号線１０３を介してアナログバッファ１０４に接続されている。アナログバッファ１０４にはＤＡ変換回路１０５の出力が、ＤＡ変換回路１０５にはデータラッチ回路１０６の出力が接続されており、データラッチ回路１０６にはシフトレジスタ１０７の出力及びデジタル入力信号線１０８が入力している。
本従来例の動作を以下に述べる。デジタル入力信号線１０８から入力されたデジタル入力信号は、シフトレジスタ１０７の走査に伴ってデータラッチ回路１０６にラッチされる。次いでデータラッチ回路１０６内にラッチされたデジタル入力信号は、ＤＡ変換回路１０５によってアナログ信号電圧に変換され、アナログバッファ１０４を介して信号線１０３に入力される。ここで所定のタイミングでゲート線ドライバ１１０がゲート線１０９を介して被選択行の画素スイッチ１０１をオンにしたとき、被選択画素行の液晶表示容量１０２内に上記アナログ信号電圧が書込まれる。
ところがここで、上記アナログバッファ１０４を構成するアンプ回路の入出力電圧の差であるオフセット電圧がアナログバッファ１０４間でばらつくと、表示画像中に縦縞上の雑音パタンを生じて著しく画質を低下させるという問題が存在する。また特に上記アナログバッファ１０４を多結晶Si-ＴＦＴで構成した場合には、更にこの問題は顕著になる。以下にこの問題に対する従来の対策手法を述べる。
図１３は、上記アナログバッファ１０４の回路構成図である。入力端子１２７から入力したアナログ電圧は、第一リセットスイッチ１２４を経て、ｎＭＯＳ１２１及びｐＭＯＳ１２２からなるアンプ回路に入力する。上記アンプ回路の出力は、信号線１０３と第二リセットスイッチ１２５に入力しており、第二リセットスイッチ１２５の他端はオフセットキャンセル容量１２３を介して上記アンプ回路の入力へ接続されている。また、入力端子１２７は、第一リセットスイッチ１２４と並列に入力スイッチ１２６にも入力しており、入力スイッチ１２６の他端は第二リセットスイッチ１２５とオフセットキャンセル容量１２３の間に接続されている。
以下に上記アナログバッファ１０４の動作に関して説明する。始めに入力スイッチ１２６はオフであり、第一及び第二リセットスイッチ１２４及び１２５がオンする。この状態ではｎＭＯＳ１２１及びｐＭＯＳ１２２からなるアンプ回路の入出力はオフセットキャンセル容量１２３の両端に印加されるため、上記アンプ回路の入出力電圧の差であるオフセット電圧が、オフセットキャンセル容量１２３に入力される。次いで第一及び第二リセットスイッチ１２４及び１２５がオフして入力スイッチ１２６はオンすると、上記アンプ回路にはオフセットキャンセル容量１２３に入力されていたオフセット電圧値を差引いた電圧が入力されるため、結果的に上記アンプ回路のオフセット電圧はキャンセルされ、入力端子１２７に入力された値と同一の電圧を上記アンプ回路から信号線１０３に出力させることができる。このような従来例に関しては、例えばAsia Display 98予稿集、pp．285-288等に詳しく記載されている。
発明の開示
前述のように上記従来例は、アンプ回路の入出力電圧の差であるオフセット電圧のばらつきを、オフセット電圧を記載させた容量をスイッチの切替えでアンプ回路の入力に挿入することによって、キャンセルすることを図ったものである。しかしながらこのような手法によれば、原理的にアンプ回路の入力端子をＤＣ的なフローティング状態にしてアンプ回路を駆動させる必要がある。この場合には容量の切替えスイッチがオフになりアンプ回路の入力端子がＤＣ的なフローティング状態になる際に、上記切替えスイッチのフィードスルー雑音が必ずアンプの入力に印加してしまうことは避けられず、これがランダムな雑音あるいはアンプ回路間のばらつきを生じて画質の低下を招いてしまう。上記従来例では第一リセットスイッチ１２４がこの切替えスイッチに相当している。
本発明の目的は、オフセット電圧キャンセルの他の方法を提供することにある。
上記目的は、画像表示を行うための液晶容量とこの液晶容量に画像信号電圧を書込むための画素スイッチとが直列に接続された表示画素が複数個マトリクス状に配置された表示画面と、液晶容量に対して偶数・奇数フィールド毎に正、負の電圧方向が交流的に変化する画像信号電圧を発生させる画像信号電圧発生手段と、この画像信号電圧発生手段の出力インピーダンスを低減し、かつ画像信号電圧を画素スイッチに伝えるインピーダンス変換手段を有する画像表示装置において、インピーダンス変換手段の駆動電圧を、上記画像信号電圧の正、負に合わせて、偶数・奇数フィールド毎に正の電圧領域と負の電圧領域の間で移動(シフト)させる駆動電圧シフト手段を更に設けた画像表示装置によって達成出来る。。
【図面の簡単な説明】
図１は第一の実施例の構成図である。
図２は第一の実施例のアナログバッファの回路構成図である。
図３は第一の実施例の入力信号電圧に対する表示明度特性図である。
図４は第一の実施例のアナログバッファ駆動タイミングチャートである。
図５は第一の実施例の差動増幅回路の実態レイアウト図である。
図６は第一の実施例の差動増幅回路のもうひとつの実態レイアウト図である。
図７は第二の実施例の構成図である。
図８は第二の実施例のアナログバッファの回路構成図である。
図９は第二の実施例のアナログバッファ駆動タイミングチャートである。
図１０は第三の実施例の構成図である。
図１１は第四の実施例の構成図である。
図１２は従来例の構成図である。
図１３は従来例のアナログバッファの回路構成図である。
図１４は入力信号電圧に対する表示明度特性図である。
発明を実施するための最良の形態
第一の実施例
本発明の一実施例に関して、以下に図１から図６及び図１４を用いて説明する。
図１は本発明による画像表示装置の一実施例の構成図である。画素スイッチ１とその一端に直列接続された液晶表示容量２とから構成される表示画素は表示画素領域１１（表示画面）内にマトリクス状に配列されており、画素スイッチ１のゲートはゲート線９を介してゲート線ドライバ１０に、また画素スイッチ１の他端は信号線３を介してアナログバッファ４（インピーダンス変換手段）に接続されている。アナログバッファ４にはＤＡ変換回路５の出力が、ＤＡ変換回路５にはデータラッチ回路６の出力が接続されており、データラッチ回路６にはシフトレジスタ７の出力及びデジタル入力信号線８が入力している。更にアナログバッファ４にはそれぞれ一組の高電圧電源線２１Ａ，２１Ｂ、低電圧電源線２２Ａ，２２Ｂ、バイアス線２３Ａ，２３Ｂが入力しており、高電圧電源線２１Ａ，２１Ｂ、低電圧電源線２２Ａ，２２Ｂ、バイアス線２３Ａ，２３Ｂは駆動電圧シフト回路１２に接続されている。駆動電圧シフト回路１２は後に述べるように、それぞれの出力線に対して２値の低インピーダンス出力電圧を供給するための回路である。
本実施例の動作を以下に述べる。デジタル入力信号線８から入力されたデジタル入力信号は、シフトレジスタ７の走査に伴ってデータラッチ回路６にラッチされる。次いでデータラッチ回路６内にラッチされたデジタル入力信号は、ＤＡ変換回路５によってアナログ信号電圧に変換され、アナログバッファ４を介して信号線３に入力される。ここで所定のタイミングでゲート線ドライバ１０はゲート線９を介して被選択行の画素スイッチ１をオンにするため、被選択画素行の液晶表示容量２内には上記アナログ信号電圧が書込まれる。
ここでアナログバッファ４の構成及びその動作に関し、以下に詳細を説明する。
図２は上記アナログバッファ４の回路構成図である。入力端子３１から入力したアナログ信号電圧は、ドライバトランジスタ３２，３３、負荷トランジスタ３４，３５、電流源トランジスタ３６より構成される差動増幅回路に入力される。この差動増幅回路の差動出力線３７は更に、ドライバトランジスタ３８、負荷トランジスタ３９よりなる増幅回路に入力し、この増幅回路の出力は信号線３に接続されると同時に再び上記差動増幅回路のもう一方の入力端子に帰還している。これによって本アナログバッファ４全体は、電圧利得がほぼ１となるように設計されている。なお本アナログバッファ４の高電圧電源Ｖｄ側は高電圧電源線２１Ａ，２１Ｂに、低電圧電源Ｖｓ側は低電圧電源線２２Ａ，２２Ｂに接続されており、電流源トランジスタ３６と負荷トランジスタ３９のゲートはバイアス線２３Ａ，２３Ｂに接続されている。ここで奇数番目のアナログバッファ４は高電圧電源線２１Ａ、低電圧電源線２２Ａ、バイアス線２３Ａに、また偶数番目のアナログバッファ４は高電圧電源線２１Ｂ、低電圧電源線２２Ｂ、バイアス線２３Ｂに、それぞれ先に図１に示したように交互に接続されている。
図２に示したアナログバッファ４の動作を説明する前に、画像信号の液晶表示特性について以下に述べる。図１４は入力信号電圧，Ｖに対する液晶表示明度，Ｂの特性曲線である。液晶に対する入力信号電圧は正，負で対称であり、入力信号電圧の絶対値が大きいと黒表示となる。液晶に対する信頼性を確保するために、一般に偶数，奇数フィールド間で入力信号電圧の正，負の入替えが行われる。本図においては、白表示電圧をＶＷ+，ＶＷ-、黒表示電圧をＶＢ+，ＶＢ-として示してあり、信号電圧は例えば奇数フィールドではＶＢ-からＶＷ-まで、偶数フィールドではＶＷ+からＶＢ+までの電圧をとる。さてここで入力信号電圧がアナログバッファのオフセット電圧ばらつきの影響を受け、例えば奇数フィールドではΔＶt1、偶数フィールドではΔＶt2だけ変動したものとする。このときに液晶表示明度はこのオフセット電圧ばらつきのために、奇数フィールドではΔＢt1、偶数フィールドではΔＢt2の変動が生じ、平均的には（ΔＢt1−ΔＢt2）の表示明度オフセットを生じることになる。ここで偶数，奇数フィールドの信号電圧出力を同一のアナログバッファから得るものとすれば、ΔＶt1とΔＶt2は比較的近い値になるため、（ΔＢt1−ΔＢt2）の値を比較的小さく抑えることができる。しかしながら、これだけでは（ΔＢt1−ΔＢt2）の値を０にすることはできない。すなわち、アナログバッファの駆動電源電圧をＶｓ，Ｖｄ一定とすると、出力信号電圧がＶ１の場合とＶ２の場合とではアナログバッファを構成する各トランジスタに印加される電圧関係が異なってしまうため、それぞれの出力に対応するオフセット電圧ΔＶt1とΔＶt2の値も異なってしまうからである。
そこで本実施例では、以下に述べるようにアナログバッファ４のシフト駆動を行う。図３は図１４と同様に、入力信号電圧，Ｖに対する液晶表示明度Ｂ，の特性である。図示したように、入力信号電圧に対する明度変化が最大勾配を与える正の電圧領域および負の電圧領域における入力信号電圧をそれぞれＶｍ+（正の電圧領域），Ｖｍ-（負の電圧領域）、両者の差をΔＶｍとおく。そこで本来の出力信号電圧がＶｍ-であるべきときに、アナログバッファ４がオフセット電圧ばらつきの影響を受け、ΔＶｔだけ変動したものとする。このときに液晶表示明度は図３に示すように+ΔＢｔだけ変動してしまうことになる。ところがここで次のフィールドにおけるアナログバッファ４の駆動電圧を、本発明では全てΔＶｍだけシフトさせてアナログバッファ４を駆動する。続くアナログバッファ４の本来の出力信号電圧がＶｍ+であるとすると、この場合のオフセット電圧変動もΔＶｔとなり、液晶表示明度は−ΔＢｔとなる。アナログバッファ４を構成する各トランジスタに印加される電圧関係は両フィールド間で同一であるため、それぞれの出力に対応するオフセット電圧の値は一定値ΔＶｔになるからである。従ってこの場合には液晶表示明度のオフセットを偶数，奇数フィールド間で完全に相殺することが可能である。このように本実施例は、バッファアンプ４のオフセット電圧ばらつきに対する液晶表示明度の変動がもっとも大きい信号電圧であるＶｍ+，Ｖｍ-において、アナログバッファ４の駆動電源を偶数，奇数フィールド間でこれらの電圧の差分であるΔＶｍだけシフトさせて駆動することにより、液晶表示明度のオフセットを偶数，奇数フィールド間で理想的にキャンセルするようにしている。
なお本実施例ではアナログバッファ４の駆動電圧の偶数，奇数フィールド間でのシフト量をΔＶｍと規定したが、この値がより大きければより黒表示側で、この値がより小さければより白表示側で、各フィールド間のオフセット電圧のキャンセルが行われるようになることは明らかである。即ち最小で（ＶＷ+）−（ＶＷ-）、最大で（ＶＢ+）−（ＶＢ-）のシフト量を与えれば、本実施例に準じた本発明の効果を期待することができる。また逆に期待するオフセット電圧の精度から、上記ΔＶｍの値よりずれた値にシフト量を設定することも可能である。更に液晶表示容量２に入力される信号電圧は、現実には画素スイッチ１がオフする際のカップリング容量の影響も受けるため、その分を補正するためにアナログバッファ４の駆動電源の偶数，奇数フィールド間でのシフト量をΔＶｍよりも若干小さい値としておくことが好ましい。この際の補正量は、上記カップリング容量と寄生容量を含めた液晶表示容量２の値から、容易に計算することができる。
さて図２に示したアナログバッファ４の動作を、以下に図４に示したアナログバッファ駆動タイミングチャートを用いて更に詳細に説明する。なおここでは説明の簡略化のために、ゲート線９の本数は３本として表現している。偶数フィールドの始めに、奇数番目アナログバッファ４駆動用の高電圧電源線２１Ａ、低電圧電源線２２Ａ、バイアス線２３Ａは高電圧状態に、偶数番目アナログバッファ４駆動用の高電圧電源線２３Ｂ、低電圧電源線２２Ｂ、バイアス線２３Ｂは低電圧状態に設定される。ここでそれぞれの高電圧状態、低電圧状態間の電位差は、図３で定義したΔＶｍであり、奇数番目と偶数番目のアナログバッファ４の上記各駆動電圧は、交互に高電圧状態、低電圧状態を取ることを除けば同一電圧である。さて駆動電圧シフト回路１２による上記高電圧電源線２１Ａ，２１Ｂ、低電圧電源線２２Ａ，２２Ｂ、バイアス線２３Ａ，２３Ｂの電圧設定が完了すると、ＤＡ変換回路５がアナログ信号電圧を出力し、次いでゲート線ドライバ１０によって所定のゲート線９が選択されて所定行の画素スイッチをオン状態にし、アナログバッファを介したアナログ信号電圧の液晶表示容量への書込みが開始される。一水平期間分の表示画素書込み期間はゲート線９が再度オフすることによって完了し、次いでＤＡ変換回路５からのアナログ信号電圧出力が停止すると、奇数番目アナログバッファ４駆動用の高電圧電源線２１Ａ、低電圧電源線２２Ａ、バイアス線２３Ａは低電圧状態に、偶数番目アナログバッファ４駆動用の高電圧電源線２１Ｂ、低電圧電源線２２Ｂ、バイアス線２３Ｂは高電圧状態にシフトされる。この後は以上の動作が繰り返されることにより、表示画素には一列ずつアナログ信号電圧が書込まれる。ここで、高電圧電源線２１Ａ，２１Ｂ、低電圧電源線２２Ａ，２２Ｂ、バイアス線２３Ａ，２３Ｂのシフトは、各フィールドの最後には行われない。これは本実施例ではゲート線９の本数が奇数であるため、フィールド毎に同一の画素に書込むアナログバッファ４の駆動電圧が低電圧状態と高電圧状態を交互にシフトさせるためである。従ってもしもゲート線９の本数が偶数であるならば、高電圧電源線２１Ａ，２１Ｂ、低電圧電源線２２Ａ，２２Ｂ、バイアス線２３Ａ，２３Ｂのシフトは、各フィールドの最後にもう一度行う必要があるか、或いは各フィールドの最初の一回目のシフトを止める必要があることが判る。またこれまでの説明から、アナログバッファ４が低電圧状態で駆動される際にアナログバッファ４に入力されるアナログ信号電圧は液晶に対する印加電圧がＶＢ-からＶＷ-の範囲にあり、アナログバッファ４が高電圧状態で駆動される際にアナログバッファ４に入力されるアナログ信号電圧は液晶に対する印加電圧がＶＷ+からＶＢ+の範囲にあることは明らかである。
次に、図２に示したアナログバッファ４における差動増幅回路の実態レイアウト図を図５に示した。差動増幅回路は入力端子３１と帰還入力端子４４を有するドライバトランジスタ３２，３３と、負荷トランジスタ３４，３５、電流源トランジスタ３６で構成されており、負荷トランジスタ３４，３５はｐ型多結晶Si-ＴＦＴ（Thin-Film-Transistor）、ドライバトランジスタ３２，３３と電流源トランジスタ３６はｎ型多結晶Si-ＴＦＴを用いて設けられている。負荷トランジスタ３４，３５のソースには高電圧電源線２１Ａ，２１Ｂに接続される高電圧電源配線４１が、電流源トランジスタ３６のソースには低電圧電源線２２Ａ，２２Ｂに接続される低電圧電源配線４２が、また電流源トランジスタ３６のゲートにはバイアス線２３Ａ，２３Ｂに接続されるバイアス配線４３が接続され、差動増幅回路からは差動出力線３７が後段の増幅回路へと伸びている。ここで、正方形で示したのは配線間接続用のコンタクトホール４０で、破線はＡｌ配線層、実線は多結晶Siアイランド及び金属ゲート配線層を表わしている。本実施例においてはこのように多結晶Si-ＴＦＴを用いてアナログバッファ５１を構成しているため、トランジスタ基板間のアイソレーションが不要でｎＭＯＳとｐＭＯＳをほぼ同間隔にレイアウトできるという利点に加えて、駆動電圧シフト回路１２を用いて基板電圧を駆動する必要がないという長所がある。単結晶Si基板を用いたＭＯＳトランジスタでアナログバッファ４を構成しても本発明の適用は明らかに可能ではあるが、基板電圧を駆動させる際には常にｐｎ接合を逆バイアス状態においておく必要がある。このため、基板電圧の駆動が不要であるという多結晶Si-ＴＦＴ回路の特長は大きなコスト上の利点となる。同じように基板電圧を外部から与える必要のない完全空乏化ＳＯＩ（Silicon-On-Insulator）トランジスタ回路を用いても、このような利点を亨受することは可能であるが、言うまでもなくコスト的なメリットは多結晶Si-ＴＦＴ回路の方にある。
差動増幅回路で注意すべきことは、ドライバトランジスタ３２，３３と、負荷トランジスタ３４，３５といったペアトランジスタ間の特性ばらつきが、アナログバッファ４全体の特性ばらつきをもたらしてしまうという点である。本実施例では、これらのトランジスタにアモルファスSi膜に対してパルスレーザ照射プロセスを用いて結晶化させた、比較的特性のばらつきが大きい多結晶Si-ＴＦＴを用いているために、問題はより深刻である。結晶化パルスレーザは３０ｃｍの長軸と３００ミクロンの短軸を持つ矩形ウインドウ形状に照射されるため、短軸方向にレーザビームの端部領域が生じてしまい、この領域のトランジスタ特性が通常と異なってしまうからである。そこで本実施例においては、上記ペアトランジスタ間の特性ばらつきを解消するために、図５に示すようにレーザの長軸方向とペアトランジスタの配列方向を同一にしている。この場合ペアトランジスタの一方がレーザビームの端部領域にかかる場合には、他方も同様にレーザビームの端部領域にかかり、ペアトランジスタ間の特性ばらつきを解消することが可能である。またトランジスタのチャネル電流の方向とレーザの長軸方向を平行とすることによって、トランジスタ幅を長くして大きな電流駆動能力を期待したトランジスタの全チャネルがレーザビームの端部にかかって特性が劣化してしまうことを回避できる。このことは後段の増幅回路のレイアウトにおいて、より重要である。
本実施例においては図５で説明した差動増幅回路の実態レイアウトの他にも、図６に示すもう一つの差動増幅回路の実態レイアウトを採用することも可能である。ここでレイアウトに示した各番号や動作、長所等は、図５で説明した差動増幅回路のそれと同一であるのでここでは説明は省略する。図６に示すもう一つの差動増幅回路の実態レイアウトでもレーザの長軸方向とペアトランジスタの配列方向を同一にしていることで、レーザビームの端部領域に起因する差動増幅回路の特性ばらつきを解消していることは同様である。また、このパルスレーザ照射プロセスは、画像表示装置に用いる差動増幅回路に限らず、半導体装置一般のプロセス技術として有効である。
以上の実施例においては、図１における表示画素を２行３列で示しているが、本実施例の効果が表示画素の数によらないことは明らかである。また図２に示したアナログバッファの回路形態は、単結晶Siトランジスタ回路の適用やｐＭＯＳとｎＭＯＳの交換を含む多様な回路構成の採用が可能であることはいうまでもない。図５に示した差動増幅回路のレイアウトに関しては、コプレーナや逆スタガ構成、或いはＬＤＤ（Lightly-Doped-Drain）やシングルドレインを含む多様なトランジスタの適用が可能である。
第二の実施例
本発明の他の実施例に関して、以下に図７から図９を用いて説明する。図７は本発明による画像表示装置の他の実施例の構成図である。画素スイッチ１とその一端に直列接続された液晶表示容量２とから構成される表示画素は表示画素領域１１内にマトリクス状に配列されており、画素スイッチ１のゲートはゲート線９を介してゲート線ドライバ１０に、また画素スイッチ１の他端は信号線３を介してアナログバッファ５１に接続されている。アナログバッファ５１にはＤＡ変換回路５の出力が、入力信号タイミング線５３で制御される入力信号切替えスイッチ５２を介して入力され、またＤＡ変換回路５にはデータラッチ回路６の出力が接続されており、データラッチ回路６にはシフトレジスタ７の出力及びデジタル入力信号線８が入力している。更にアナログバッファ５１にはそれぞれ一組の高電圧電源線２１Ａ，２１Ｂ、低電圧電源線２２Ａ，２２Ｂ、バイアス線２３Ａ，２３Ｂが入力しており、高電圧電源線２１Ａ，２１Ｂ、低電圧電源線２２Ａ，２２Ｂ、バイアス線２２Ａ，２３Ｂは駆動電圧シフト回路１２に接続されている。一方信号線３の他端はプリチャージタイミング線５５で制御されるプリチャージスイッチ５４を介してプリチャージ電源線５６Ａ，５６Ｂに接続されており、更にプリチャージ電源線５６Ａ，５６Ｂはプリチャージ電圧シフト回路５７に接続されている。
本実施例の動作を以下に簡単に述べる。デジタル入力信号線８から入力されたデジタル入力信号は、シフトレジスタ７の走査に伴ってデータラッチ回路６にラッチされる。次いでデータラッチ回路６内にラッチされたデジタル入力信号は、ＤＡ変換回路５によってアナログ信号電圧に変換され、アナログバッファ５１を介して信号線３に入力される。ここで所定のタイミングでゲート線ドライバ１０はゲート線９を介して被選択行の画素スイッチ１をオンにするため、被選択画素行の液晶表示容量２内には上記アナログ信号電圧が書込まれる。
本実施例においては、上記のアナログバッファ５１による信号線３へのアナログ信号電圧の入力に先立って、信号線３へのプリチャージ動作が行われる。そこでアナログバッファ５１の構成及びその動作も含めて、以下にその詳細を説明する。
図８は上記の入力信号切替えスイッチ５２をも含めたアナログバッファ５１の回路構成図である。入力端子６６から入力したアナログ信号電圧は、それぞれ入力信号タイミング線５３Ａ，５３Ｂによって駆動されるｐＭＯＳ６４Ａ，ｎＭＯＳ６４Ｂからなる第一のＣＭＯＳアナログスイッチを介してソースフォロア回路のドライバトランジスタ６１に入力されている。上記ソースフォロア回路はドライバトランジスタ６１及び負荷トランジスタ６２によって構成されており、その出力は信号線３に接続されている。なお上記ソースフォロア回路で構成される本アナログバッファ５１の高電圧電源Ｖｄ側は高電圧電源線２１Ａ，２１Ｂに、低電圧電源側は低電圧電源線２２Ａ，２２Ｂに接続されており、負荷トランジスタ６２のゲートはバイアス線２３Ａ，２３Ｂに接続されている。ここで奇数番目のアナログバッファ５１は高電圧電源線２１Ａ、低電圧電源線２２Ａ、バイアス線２３Ａに、また偶数番目のアナログバッファ５１は高電圧電源線２１Ｂ、低電圧電源線２２Ｂ、バイアス線２３Ｂに、それぞれ先に図７に示したように交互に接続されている。また低電圧電源線２２Ａ，２２Ｂは、それぞれ入力信号タイミング線５３Ａ，５３Ｂによって駆動されるｎＭＯＳ６５Ａ，ｐＭＯＳ６５Ｂからなる第二のＣＭＯＳアナログスイッチを介してソースフォロア回路のドライバトランジスタ６１に入力されている。
前記の第一の実施例の説明においては、ここで画像信号の液晶表示特性について述べたが、これに関しては本実施例も同様なのでここではその説明は省略するが、ΔＶｍ等の記号は同様に用いることとする。
さて図８に示したアナログバッファ５１、信号入力切替えスイッチ５２及びプリチャージスイッチ５４の動作を、以下に図９に示したアナログバッファ駆動タイミングチャートを用いて説明する。なおここでは説明の簡略化のために、ゲート線９の本数は３本として表現している。偶数フィールドの始めに、奇数番目アナログバッファ５１駆動用の高電圧電源線２１Ａ、低電圧電源線２２Ａ、バイアス線２３Ａは高電圧状態に、偶数番目アナログバッファ５１駆動用の高電圧電源線２１Ｂ、低電圧電源線２２Ｂ、バイアス線２３Ｂは低電圧状態に設定される。ここでそれぞれの高電圧状態、低電圧状態間の電位差は、前述のΔＶｍであり、奇数番目と偶数番目のアナログバッファ５１の上記各駆動電圧は、交互に高電圧状態、低電圧状態を取ることを除けば同一電圧である。またこのときにはタイミングクロックφ１はLowに、φ２はHighに設定されている。ここでタイミングクロックφ１は図８に示したように入力信号タイミング線５３Ｂに、タイミングクロックφ２は入力信号タイミング線５３Ａに印加される互いに反転したクロックパルスであり、これによってソースフォロア回路ドライバトランジスタ６１のゲートは低電圧電源線２２Ａ，２２Ｂに接続され、ドライバトランジスタ６１はターンオフ状態になっている。上記φ１，２のタイミングクロックは同様にプリチャージスイッチ５４にも印可され、プリチャージスイッチ５４は入力信号切替えスイッチ５２とは逆位相で駆動されるため、このときはプリチャージスイッチ５４もオンとなって信号線３はプリチャージ電源線５６Ａ，５６Ｂに接続される。ここでプリチャージ電源線５６Ａ，５６Ｂは、それぞれＶＷ+，ＶＢ-に設定されているが、このプリチャージ電源線５６Ａ、５６Ｂの電圧はプリチャージ電圧シフト回路５７によって駆動電圧シフト回路１２と同期して相互に入れ替えが行われる。さてプリチャージスイッチ５４による信号線３のプリチャージが完了すると、次いでＤＡ変換回路５がアナログ信号電圧の出力を開始すると同時にタイミングクロックφ１はHighに、φ２はLowに設定され、入力信号切替えスイッチ５２はオン、プリチャージスイッチ５４はオフする。これによりソースフォロア回路は導通状態に入り、入力されたアナログ信号電圧をバッファして信号線３に出力する。予め奇数列の信号線３はプリチャージ電源線５６Ａを介してＶＷ+にプリチャージされており、これに対してアナログ信号電圧はＶＷ+からＶＢ+の間であるから、プリチャージ動作によってソースフォロア回路ドライバトランジスタ６１の負荷が減少すると同時に、前回の書込みから残存する信号線３への書込み電荷をクリアすることができる。なお偶数列の信号線３もプリチャージ電源線５６Ｂを介してＶＢ-にプリチャージされており、これに対してアナログ信号電圧はＶＢ-からＶＷ+の間であるから、同様にプリチャージ動作によってドライバトランジスタ６１の負荷が減少すると同時に、前回の書込みから残存する信号線３への書込み電荷をクリアすることができるのは言うまでもない。この状態で次いゲート線ドライバ１０によって所定のゲート線９が選択されて所定行の画素スイッチをオン状態にし、アナログバッファを介したアナログ信号電圧の液晶表示容量への書込み���開始される。一水平期間分の表示画素書込み期間はゲート線９が再度オフすることによって完了し、次いでＤＡ変換回路５からのアナログ信号電圧出力が停止すると同時に再びタイミングクロックφ１はLowに、φ２はHighに設定される。続いて奇数番目アナログバッファ５１駆動用の高電圧電源線２１Ａ、低電圧電源線２２Ａ、バイアス線２３Ａ、図示しないがプリチャージ電源線５６Ａは低電圧状態に、偶数番目アナログバッファ５１駆動用の高電圧電源線２１Ｂ、低電圧電源線２２Ｂ、バイアス線２３Ｂ、プリチャージ電源線５６Ｂは高電圧状態にシフトされる。この後は以上の動作が繰り返されることにより、表示画素には一列ずつアナログ信号電圧が書込まれる。上記した高電圧電源線２１Ａ，２１Ｂ、低電圧電源線２２Ａ，２２Ｂ、バイアス線２３Ａ，２３Ｂ、プリチャージ電源線５６Ａ，５６Ｂのシフトは、各フィールドの最後には行われない。これは本実施例ではゲート線９の本数が奇数であるため、フィールド毎に同一の画素に書込むアナログバッファ５１の駆動電圧が低電圧状態と高電圧状態を交互にシフトさせるためである。従ってもしもゲート線９の本数が偶数であるならば、高電圧電源線２１Ａ，２１Ｂ、低電圧電源線２２Ａ，２２Ｂ、バイアス線２３Ａ，２３Ｂ、プリチャージ電源線５６Ａ，５６Ｂのシフトは、各フィールドの最後にもう一度行う必要があるか、或いは各フィールドの最初の一回目のシフトを止める必要があることが判る。またこれまでの説明から、アナログバッファ５１が低電圧状態で駆動される際にアナログバッファ５１に入力されるアナログ信号電圧は液晶に対する印加電圧がＶＢ-からＶＷ-の範囲にあり、アナログバッファ５１が高電圧状態で駆動される際にアナログバッファ５１に入力されるアナログ信号電圧は液晶に対する印加電圧がＶＷ+からＶＢ+の範囲にあることは明らかである。
なお本実施例においては特に、アナログバッファ回路５１における消費電流を小さくできる利点がある。これは信号線３への書込みは基本的にドライバトランジスタ６１側で行われるため、負荷トランジスタ６２を流れる貫通電流は、アナログバッファ回路５１の動作が不安定にならない範囲内で十分小さく設計することが可能である。更にアナログバッファ回路５１の回路構成が単純であり、レイアウト面積を低減できるという長所も有する。なお本従来例においては、プリチャージ電源線５６Ａ，５６Ｂの動作電圧をＶＢ-とＶＷ+の２値に設定したが、周辺回路の簡略化の観点からはこれを低電圧電源線２２Ａ，２２Ｂの駆動電圧と同一にすることも有効である。
実態レイアウト図等は省略するが、本実施例においても多結晶Si-ＴＦＴを用いてアナログバッファを構成しているため、トランジスタ基板間のアイソレーションが不要でｎＭＯＳとｐＭＯＳをほぼ同間隔にレイアウトできるという利点に加えて、駆動電圧シフト回路１２を用いて基板電圧までを駆動する必要がないという長所がある。また負荷トランジスタ６２に変えて多結晶Si等の高抵抗素子を用いれば、或いはその極端な場合として開放端としてしまえば、バイアス線２３Ａ，２３Ｂを省略可能になるという長所がある。
第三の実施例
本発明の他の実施例に関して、以下に図１０を用いて説明する。図１０は本発明による画像表示装置の一実施例の構成図である。画素スイッチ１と液晶表示容量２とから構成される表示画素は表示画素領域１１内にマトリクス状に配列されており、画素スイッチ１のゲートはゲート線９を介してゲート線ドライバ１０に、また画素スイッチ１の一端は信号線３を介してアナログバッファ４に接続されている。アナログバッファ４にはＤＡ変換回路５の出力が、ＤＡ変換回路５にはデータラッチ回路６の出力が接続されており、データラッチ回路６にはシフトレジスタ７の出力及びデジタル入力信号線８が入力している。アナログバッファ４には高電圧電源線２１、低電圧電源線２２、バイアス線２３が入力しており、これらは駆動電圧シフト回路７２に接続されている。駆動電圧シフト回路７２は後に述べるように、各出力線に対して２値の低インピーダンス出力電圧を供給するための回路である。
本実施例の動作を以下に述べる。デジタル入力信号線８から入力されたデジタル入力信号は、シフトレジスタ７の走査に伴ってデータラッチ回路６にラッチされる。次いでデータラッチ回路６内にラッチされたデジタル入力信号は、ＤＡ変換回路５によってアナログ信号電圧に変換され、アナログバッファ４を介して信号線３に入力される。ここで所定のタイミングでゲート線ドライバ１０はゲート線９を介して被選択行の画素スイッチ１をオンにするため、被選択画素行の液晶表示容量２内には上記アナログ信号電圧が書込まれる。
図１０におけるアナログバッファ４は、前記第一の実施例で開示したものと同一である  ため、アナログバッファ４の構成及びその動作等の説明はここでは省略する。しかしながら本実施例と第一の実施例との差違は、アナログバッファ４への各入力電源線である高電圧電源線２１、低電圧電源線２２、バイアス線２３が、奇数番目も偶数番目も同一であることである。これによって本実施例は第一の実施例では可能ないわゆる液晶のドット(画素)反転駆動或いは列毎反転駆動はできず、行毎反転駆動あるいはフィールド毎反転駆動を選択する必要があり、画質的には劣る傾向にある。しかし本実施例には、アナログバッファ４の配線レイアウトや駆動電圧シフト回路７２の構成の単純化が図れるという利点がある。また、本実施例のアナログバッファ４の数は、画素の列毎に、複数列毎または全体で１個のいずれかから選ぶことが出来る。
第四の実施例
本発明の他の実施例に関して、以下に図１１を用いて説明する。図１１は本発明による画像表示装置の一実施例の構成図である。本装置はメモリカード７６に記憶されている画像情報を表示可能な携帯表示装置７９であって、装置内には取り外し可能なメモリカード７６に加えて、バッテリー７７及びガラス基板７８が収められている。ガラス基板７８上にはユーザからのボタン及びタッチパネル操作７４を受ける入出力インターフェース回路７３、マイコンチップ７５がマウントされており、更に表示画像領域１１及び周辺駆動回路７２が多結晶Si-ＴＦＴ回路を用いて、ガラス基板７８上に一体形成されている。ここで表示画像領域１１は第一の実施例で開示したものと同一であり、また周辺駆動回路７２も同様に第一の実施例で図１に開示した、表示画像領域１１を駆動するための周辺回路群である。
メモリカード７６にはフラッシュメモリが収められており、ＰＣ等を介して電子出版情報等の所定の情報が予め記憶されている。携帯表示装置７９は、このメモリカード７６に記憶されたテキストを含む出力画像データを、ユーザの操作に応じて表示画像領域１１に表示することができる。
本実施例によれば、表示画像領域１１と周辺駆動回路７２とが既にガラス基板７８上に一体形成されているために実装コストの低減が図れ、更にアナログバッファのオフセットばらつきがない高品位な画像を表示することができる。またメモリカード基板をプラスチック製とし、バッテリー７７をポリマー二次電池とし、ガラス基板７８をプラスチック基板に変え、表示画素領域１１の構造を反射型液晶とすれば、更に携帯表示装置７９全体の軽量化を図ることも可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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