(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された第一導電膜と、
この第一導電膜の上に形成された第一絶縁膜と、
この第一絶縁膜の上にこの第一絶縁膜の膜厚より薄く形成され、ＴＦＴのＰ型ソース／ドレインおよびチャネルに用いられる第一のポリシリコンと、
この第一のポリシリコンの上に前記第一絶縁膜の膜厚より薄く形成された第二絶縁膜と、
前記第一のポリシリコンの膜厚より厚いＮ型のポリシリコンで形成され、前記第二絶縁膜上に設けられ前記ＴＦＴのゲート電極に用いられる部分と、前記第二絶縁膜および前記第一絶縁膜を貫いて前記第一導電膜の表面に至りこの表面と接し、かつ側面の一周のうち一部分のみが前記第一のポリシリコンのＰ型ソース／ドレインの側面と接する柱状接続部分とを有する第二のポリシリコンとを含むメモリセルを備えた、スタティック型半導体記憶装置。
【請求項２】
前記柱状接続部の側面の一周のうち前記第一のポリシリコンのＰ型ソース／ドレインの側面と接する部分の辺が接しない部分の辺より短い、請求項１に記載のスタティック型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数の導電膜の間の接続構造を改善した半導体装置に関するものである。
【０００２】
【従来の技術】
先ず、従来の半導体装置における複数の導電膜の間の接続構造について、ＳＲＡＭを例にとって説明する。一般にＳＲＡＭのメモリセルは、図１０に示すようにＮ型のアクセストランジスタＱ１，Ｑ２およびドライバトランジスタＱ３，Ｑ４の４素子と、Ｐ型の負荷トランジスタＱ５，Ｑ６の２素子、合計６素子で構成されている。しかし基板に６素子も形成するためセルサイズが大きくなる。このため、２個のＰ型トランジスタにＴＦＴを用い、基板にＮ型４素子、その上にＰ型ＴＦＴ２素子を形成することでセルサイズを小さくしていた。その例として、International  Electron  Devices  Meeting  1991のTechnical  Digest  p.481-484に示されるメモリセルがある。
【０００３】
図１１から図１３には、このようなＳＲＡＭのメモリセルパターンを示した。図１１には、半導体基板の活性層ｌａ，ｌｂ、素子分離領域１２、ポリシリコン膜２ａ〜２ｄ、ポリシリコン膜４の配置を示し、さらに活性層１ｂとポリシリコン膜２ｃをつなぐ第１ポリコンタクト３ａ、活性層１ａとポリシリコン膜２ｄをつなぐ第１ポリコンタクト３ｂ、ならびに活性層１ａ，１ｂとポリシリコン膜４をつなぐ第２ポリコンタクト５ａ，５ｂを示している。
【０００４】
図１２には、ポリシリコン膜６ａ，６ｂおよびポリシリコン膜８ａ，８ｂの配置を示し、さらにポリシリコン膜２ｃとポリシリコン膜６ｂをつなぐ第３ポリコンタクト７ａ、ポリシリコン膜２ｄとポリシリコン膜６ａをつなぐ第３ポリコンタクト７ｂ、ポリシリコン膜６ｂとポリシリコン膜８ａをつなぐ第４ポリコンタクト９ａ、ならびにポリシリコン膜６ａとポリシリコン膜８ａをつなぐ第４ポリコンタクト９ｂを示している。
【０００５】
図１３には、メタル配線１ｌａ，１ｌｂの配置を示し、さらに活性層１ａとメタル配線１１ａをつなぐメタルコンタクト１０ａ、および活性層１ｂとメタル配線１１ｂをつなぐメタルコンタクト１０ｂを示している。
【０００６】
これらの図において、ポリシリコン膜２ａ〜２ｄが基板トランジスタのゲート電極、ポリシリコン膜４がメモリセルのＧＮＤ配線、ポリシリコン膜６ａ，６ｂがＴＦＴのゲート電極、ポリシリコン膜８ａ，８ｂがＴＦＴのソース／ドレインおよびチャネル層、メタル配線１ｌａ，１ｌｂがビット線を形成している。
【０００７】
図１４には図１１〜図１３のＡ‐Ａ’線における断面構造図を示した。図中、図１１〜図１３と同一の符号は同一部分を示す。さらに、図１４において、１３ａはバルクトランジスタのゲート酸化膜、１３ｂ，１３ｃ，１３ｅは層間絶縁膜、１３ｄはＴＦＴのゲート酸化膜である。なお、ポリシリコン膜２ａ〜２ｄおよびポリシリコン膜４は、ポリシリコン単層のみでなくポリシリコンとシリサイド層を組み合わせたポリサイドでもよい。
図１４において、図１１〜図１３で説明したポリコンタクトのうち、第１ポリコンタクト３ｂ、第３ポリコンタクト７ｂ、第４ポリコンタクト９ｂが、縦続して形成されているコンタクト構造がみてとれる。
【０００８】
【発明が解決しようとする課題】
このように形成した従来のＳＲＡＭセルでは、以下のような問題点があった。
（１）各ポリシリコン層をつなぐために第１〜４ポリコンタクト３ａ，３ｂ，５ａ，５ｂ，７ａ，７ｂ，９ａ，９ｂと多くのポリコンタクトを必要としていた。このため、ポリコンタクトマスク枚数、ポリコンタクトの写真製版工程およびポリコンタクト工程のエッチング回数が多く、プロセスが復雑であった。
【０００９】
（２）また、従来ポリコンタクトマスク枚数を減らす方法として、シェアードコンタクト構造と呼ばれるものがあった。図１５にその断面構造を示す。ポリシリコン膜６で活性層１およびトランジスタのゲート電極を形成するポリシリコン膜２に同時にポリコンタクトをとるものである。このように、第３ポリコンタクトをシェアード構造にすることで、第１ポリコンタクトは必要なくなり、ポリコンタクトを１つ減らせる。しかし、従来型のＳＲＡＭの対称セルでは、対称であることからセル内に第３ポリコンタクトが２箇所必要となる。シェアードコンタクトは、２層に接続するため（ここでは、活性層１とポリシリコン膜２）各層に確実に接続する必要から通常のポリコンタクトのサイズに比べ大きくする必要があり、セルサイズが大きくなるという問題点があった。
【００１０】
（３）さらに、ＴＦＴは、ソース／ドレイン（Ｓ／Ｄ）およびチャネル領域を形成するポリシリコン膜の下にゲート電極があるボトムゲート型とソース／ドレイン（Ｓ／Ｄ）およびチャネル領域を形成するポリシリコン膜の上にゲート電極があるトップゲート型がある。図１１〜１４に示したセルではボトムゲート型ＴＦＴを用いている。ー般にＴＦＴはボトムゲート型にくらべトップゲート型の方が性能がよい。トップゲート型ＴＦＴかつシェアード直コン構造を採用した場合、ＴＦＴのＰ型のソース／ドレイン（Ｓ／Ｄ）領域のポリシリコン膜がＮ型活性層に接する。一般にＮ型ポリシリコン膜−Ｐ型ポリシリコン膜の接続に比べ、Ｎ型活性層−Ｐ型ポリシリコン膜の方がＰＮジャンクションが形成されやすく、形成されるとセル動作に悪影響を与える。このため、シェアード直コンとトップゲート型ＴＦＴの組み合わせは難しかった。この発明は、このような従来の問題を解決するためになされたものである。
【００１１】
【課題を解決するための手段】
この発明のスタティック型半導体記憶装置は、
半導体基板上に形成された第一導電膜と、
この第一導電膜の上に形成された第一絶縁膜と、
この第一絶縁膜の上にこの第一絶縁膜の膜厚より薄く形成され、ＴＦＴのＰ型ソース／ドレインおよびチャネルに用いられる第一のポリシリコンと、
この第一のポリシリコンの上に前記第一絶縁膜の膜厚より薄く形成された第二絶縁膜と、
前記第一のポリシリコンの膜厚より厚いＮ型のポリシリコンで形成され、前記第二絶縁膜上に設けられ前記ＴＦＴのゲート電極に用いられる部分と、前記第二絶縁膜および前記第一絶縁膜を貫いて前記第一導電膜の表面に至りこの表面と接し、かつ側面の一周のうち一部分のみが前記第一のポリシリコンのＰ型ソース／ドレインの側面と接する柱状接続部分とを有する第二のポリシリコンとを含むメモリセルを備えたことを特徴とするものである。
【００１２】
また、この発明のスタティック型半導体記憶装置は、前記柱状接続部の側面の一周のうち前記第一のポリシリコンのＰ型ソース／ドレインの側面と接する部分の辺が接しない部分の辺より短いことを特徴とするものである。
【００１６】
【発明の実施の形態】
実施の形態１．
図１は、この発明の一実施の形態の半導体装置における層間接続構造、すなわちシェアードコンタクト構造の断面図を示す。図において、１４はシリコン基板、１はそのＮ型活性層、１２は素子分離領域としての素子間分離酸化膜、１３ａは第３の絶縁膜としてのゲート酸化膜、２は第一導電膜（ポリシリコン膜）、１３ｆは第１絶縁膜としての層間絶縁膜、８は第二導電膜としての第一のポリシリコン、１３ｇは第２絶縁膜としての層間絶縁膜、６は第三導電膜としての第二のポリシリコンである。
また、１５は穴部、１６はこの穴部１５を埋めるように第二のポリシリコン６から突出した接続部である。
【００１７】
穴部１５は、第２絶縁膜１３ｇ、第一のポリシリコン８、第１絶縁膜１３ｆを貫通し、さらに第一導電膜２と第３絶縁膜１３ａを通過してシリコン基板１４の活性領域１に達している。第二のポリシリコン６から延在している柱状接続部１６は、この穴部１５を埋めて、活性領域１、第一導電膜２および第一のポリシリコン８に接して導通している。
【００１８】
図５は、後に詳述するが、この発明のシェアードコンタクト構造の平面図を示す図である。図１のシェアードコンタクト構造の平面図も同様に示される。これにより、穴部１５が第一のポリシリコン８の先端部の一部を切り欠くように開通し、第一導電膜２の先端部の一部を内包している状態がわかる。
【００１９】
さらに、この実施の形態１では、第二のポリシリコン６と第一のポリシリコン８の膜厚の関係に考慮が払われている。すなわち、第二のポリシリコン６の膜厚をＴpi，第一のポリシリコン８の膜厚をＴpjとすると、Ｔpi ＞Ｔpjである。望ましくは、第一のポリシリコン８の膜厚Ｔpjを第二のポリシリコン６の膜厚Ｔpiの１／２以下にするのがよい。具体的にはＴpiが１００〜２００ｎｍに対し、Ｔpjが50ｎｍ以下にするのがよい。第一のポリシリコン８と第二のポリシリコン６を配線層として使用する場合、抵抗の低い方の配線を第二のポリシリコン６に使用する。このため第二のポリシリコン６は第一のポリシリコン８より厚くなる。
【００２０】
次に本シェアードコンタクトの形成方法を述べる。図２(Ａ)〜(Ｃ）に形成工程図を示す。先ず、図２(Ａ)に示すように、シリコン基板１４に、素子分離領域１２、酸化膜１３ａ、第一導電膜２、層間絶縁膜１３ｆ、第一のポリシリコン８、層間絶縁膜１３ｇを形成したのち、ポリコンタクトを形成するための写真製版を行ない、レジスト１７をパターニングし穴１５を開ける。
【００２１】
続いて、図２(Ｂ)に示すように、ドライエッチングによりポリコンタクトを設けいるための開口部１５を形成する。このエッチングにより開口部１５内の第一のポリシリコン８はなくなる。このエッチング後、レジスト除去を行なう。
次に、図２(Ｃ)に示すように第二のポリシリコン６をデポして、柱状に延びた接続部１６を形成して、活性層１、第一導電膜２、第一のポリシリコン８が接続される。このとき、第一のポリシリコン８はその先端部の端面（すなわち側壁）で第二のポリシリコン６と接続される。
【００２２】
従来３層のポリをつなぐには、ポリコンタクトが３種類もしくはシェァードコンタクトを使用しても２種類が必要であった。しかし、この実施の形態の構造にすることでポリコンタクトを１種類にすることができ、マスク枚数が減らせる。また、写真製版も１度になるため、プロセス工程が簡略化できる。
【００２３】
先に述べたように、この実施の形態では、第二のポリシリコン６の膜厚をＴpi，第一のポリシリコン８の膜厚をＴpjとすると、Ｔpi＞Ｔpjである。具体的にはＴpiが１００〜２００ｎｍに対し、Ｔpjが50ｎｍ以下にするのがよい。これにより、図２Ｂに示すコンタクトエッチングが従来に比べ容易になる。このことを以下に説明する。
【００２４】
通常ドライエッチングでは、酸化膜エッチング時にはポリシリコンはエッチングされにくく、逆にポリシリコンエッチング時には酸化膜はエッチングされにくい。このため、図２(Ｂ)に示すコンタクトエッチングを実現するには、３段階のエッチングとなる。つまり第１段で層間絶縁膜１３ｇの酸化膜エッチング、第２段で第一のポリシリコン８のポリエッチング、第３段で層間絶縁膜１３ｆの酸化膜エッチングである。このためエッチング工程が復雑である。
【００２５】
しかし、この実施の形態では第一のポリシリコン８の膜厚Ｔpjを薄くしたため、望ましくは非常に薄くしたため、ポリコンタクト開孔が１段のエッチングで可能となる。エッチング方法は、酸化膜エッチングのみで行なうもので、第２の層間絶縁膜１３ｇのエッチング後、第一のポリシリコン８のエッチングになるが、ポリ膜厚が薄いため酸化膜エッチングプロセスで行なうことが可能となる。このように、この実施の形態のシェァードコンタクト構造においては、第一のポリシリコン８を薄くすることで、エッチング工程が容易になる。また、第二のポリシリコン６は最上層となるので、エッチングと関係なく厚いポリ層にすることもできる。
【００２６】
実施の形態２．
図３は、この発明の他の実施の形態の半導体装置におけるシェアードコンタクトの断面図を示す。図中、図１ないし図２と同じ符号は、同一または相当部分を示すものであり、各部分の説明は重複をさけるため説明を省略する。
この実施の形態においては、第１の層間絶縁膜１３ｆと第２の層間絶縁膜１３ｇの膜厚の関係に考慮が払われている。第１の層間絶縁膜１３ｆの厚さをＴoj、第２の層間絶縁膜厚１３ｇの厚さをＴoiとすると、Ｔoj＞＞Ｔoiとされている。望ましくは、第２の層間絶縁膜厚１３ｇの厚さＴoiは、第１の層間絶縁膜１３ｆの厚さＴojの１／１０以下とされる。
これにより、この実施の形態のシェアードコンタクト構造でもコンタクトエッチングが従来に比べ容易になる。従来の３段階エッチングから２段階エッチングにすることが可能である。
【００２７】
２段エッチングの方法は、第１段で第２の層間絶縁膜１３ｇおよび第一のポリシリコン８をポリエッチングプロセスで行なう。この場合も第２の層間絶縁膜１３ｇが薄いため、ポリエッチングプロセスで開孔が可能となる。このように、第２の層間絶縁膜厚１３ｇの厚さＴoiを第１の層間絶縁膜１３ｆの厚さＴojに比べ薄くすることで、望ましくは極めて薄くすることで、エッチングプロセスが容易になる。
【００２８】
実施の形態３．
図４は、この発明の他の実施の形態の半導体装置のシェアードコンタクトの断面図を示す。図中、図１ないし図３と同じ符号は、同一または相当部分を示すので、各部分の詳細な説明は省略する。
このシェアードコンタクト構造においても、Ｎ型活性層ｌ、第一導電膜２、第一のポリシリコン８を第二のポリシリコン６で接続している。この実施の形態は、実施の形態１と２との特徴を組み合わせたものである。
【００２９】
すなわち、第一のポリシリコン８の膜厚Ｔpjを、第二のポリシリコン６の膜厚Ｔpiより小さくする（Ｔpi＞Ｔpj）。かつ、第２の層間絶縁膜厚１３ｇの厚さＴoiを、第１の層間絶縁膜１３ｆの厚さＴojより小さくする（Ｔoj＞＞Ｔoi）。このことは、実際的には、第一のポリシリコン８の膜厚Ｔpjと第２の絶縁膜１３ｇの厚さToiを極めて小さくすることである（Tpi，Toj＞＞Tpj，Toi）。
【００３０】
このような構造にすることにより、ポリコンタクトの開孔をするのに、実施の形態１および２で示した１段および２段エッチングのどちらでも可能となり、エッチングの工程数を減らすことができるうえ、エッチング装置の性能に合わせエッチング方法が選択可能となる。
【００３１】
実施の形態４．
図５は、この発明の他の実施の形態の半導体装置におけるシェアードコンタクト構造を示すものであり、その平面的構成を示すために上面から見た図を示したものである。図中、図１ないし図４と同じ符号は、同一または相当部分を示す。
図５に示されるように、この実施の形態のシェアードコンタクト構造では、第一導電膜２と第一のポリシリコン８の先端部に第二のポリシリコン６からの柱状接続部１６が位置している。接続部１６の一部（図で長さｘ１で示される部分）は活性層１に直接に当接している。接続部１６の他の側の一部（図で長さｘ２で示される部分）は第一のポリシリコン８の先端部の一部を切り欠いて貫通し、第一導電膜２に当接している。第一のポリシリコン８は、その切り欠かれた部分の端面（側面）の３辺で接続部１６に接して導通がとられている。第一導電膜２は、接続部１６中に突出した形の先端部の上面と端面（側面）とで接続部１６に接し導通がとられている。
【００３２】
このように形成したこのシェアードコンタクトでは、接続部１６が活性層１に当接する面積（図で長さｘ１で示される部分）と第一導電膜２に当接する面積（図で長さｘ２で示される部分）について考慮が払われている。すなわち、コンタクトのサイズ割り当てを活性層１の部分の幅Ｘ1の方が第一導電膜２の部分の幅Ｘ２より大きくしている（Ｘ１＞Ｘ２）。
別の言い方をすれば、第一導電膜２の先端部は接続部１６の中に突出しているが、その突出長さを接続部１６の水平方向の長さの半分より小さく抑えている。すなわち、突出を接続部１６の径の１／２より小さくしている。
【００３３】
このような構造にすることにより、以下のような問題が解決できる。
この発明のようなシェアードコンタクト構造においては、従来例に比べポリシリコン膜および層間絶縁膜が各１層づつ増加したことにより、コンタクトが深くなる。一般にコンタクトが深くかつ横幅が狭くなると、エッチングガスが入りにくくなり、エッチング速度が低下し、最悪ではエッチングが進行しなくなる。
【００３４】
図６にはコンタクトエッチングを第一導電膜２まで行なった状態を示す。これ以降のエッチングでは点線で囲まれた領域を行なうが、前に述べているようにこの発明の構造ではコンタクトが深いことから、幅Ｘ１が小さいとエッチングが進行しない可能性が生じる。しかし、コンタクトを大きくするとセルサイズが拡大す
るため、従来のシェーアードコンタクトと同じサイズに保つには、Ｘ１にくらべＸ２を小さくする。Ｘ２は小さくなっても、最悪、図６に示す第一導電膜２の側壁Ｙで第３ポリと接続することができる。このため、この実施の形態のシェアードコンタクトでは、ＸＩ＞Ｘ２にしている。これにより、この発明のシェアードコンタクトを従来のものと同じサイズで実現できる。
【００３５】
実施の形態５．
図７は、この発明の他の実施の形態の半導体装置の構造を示す図である。この図は、この発明のシェアードコンタクト構造をＳＲＡＭに適用したものを示す図で、その断面構造を示している。
実施の形態１〜３で示した構造のうち、セル特性にとっては実施の形態３の構造がセルを組み立てるのには最も優れている。図７は、これをＳＲＡＭに適用した例である。
【００３６】
図７において、図１ないし図６と同一の符号は同一または相当部分を示すので、各部分の詳細な説明は省略する。この実施の形態でも、図に見るように、第二のポリシリコン６ａから延びている接続部１６により、活性層１ｂ、第一導電膜２ｄおよび第一のポリシリコン８ｂとの接続・導通がとられている。
【００３７】
この実施の形態のＳＲＡＭでは、第一導電膜２ｄのみが従来同様基板トランジスタのゲート電極として形成されたものであり、第一のポリシリコン８ｂはＴＦＴのソース／ドレインおよびチャネル層として形成された導電膜、第二のポリシリコン６ａはＴＦＴのゲート電極として形成された導電膜となっている。従来例では、図１４で説明したように、コンタクトを３回形成する必要があったのに比べ、このような構造により工程が著しく簡素化される。
【００３８】
さらに、従来のＴＦＴはボトムゲート型であったが、この実施の形態では性能が優れたトップゲート型になっている。従来トップゲート型ＴＦＴとシェアードコンタクトを組み合わせるとＰ-Ｎジャンクションの問題が生じた。今回の構造では、第一のポリシリコン８ｂのコンタクト接続部がＰ型、第二のポリシリコン６ａおよびその接続部１６をＮ型としたことで、Ｎ型活性層ｌｂと第二のポリシリコン６ａの接続部１６が接する部分は、Ｎ型同士の同じ導電型であるためＰＮジャンクションを生じず、電位ドロップが起きない。また、第一のポリシリコン８ｂと第二のポリシリコン６ａは、Ｎ-Ｐポリ間の接続のためＰＮジャンクションは問題ないレベルである。
【００３９】
さらにまた、コンタクトのエッチングの改善のため、第一のポリシリコン８ｂの膜厚（Ｔpj）および層間絶縁膜厚１３ｇの膜厚（Ｔoi）を薄膜化したが、これらによりＴＦＴ特性も改善できる。つまり、ＴＦＴのソース・ドレインおよびチャネル層としての第一のポリシリコン８ｂの膜厚（Ｔpj）の薄膜化でＯＦＦ電流であるリ−ク電流を減らすことができる。また、層間絶縁膜厚１３ｇの膜厚（Ｔoi）の薄膜化でＴＦＴのゲート酸化膜が薄くなるためＯＮ電流を向上できる。
【００４０】
このように、この実施の形態の構造のように、第一のポリシリコン８ｂをＴＦＴのソース／ドレインおよびチャネル層、第二のポリシリコン６ａをＴＦＴのゲート電極にすることで、ジャンクションの問題が解決でき、かつ高性能なトップゲート型ＴＦＴを採用でき、そのうえ膜厚関係を考慮すると更に性能を向上できる。以上のように、この実施の形態は、トップゲートＴＦＴと直コンとの組み合わせで、ＳＲＡＭの性能を向上させたものである。
【００４１】
実施の形態６．
図８及び図９は、この発明のさらに他の実施の形態の半導体装置におけるポリコンタクト構造を示す図である。図８は断面構造図、図９は平面構造を示す図である。図８及び図９において、図1ないし図７と同一の符号はそれぞれ同一または相当の部分を示すので、各部分の詳細な説明は省略する。
この実施の形態のポリコンタクトでは、第二のポリシリコン６から延在する接続部１８は、第一のポリシリコン８の先端部を切り欠いて延び、第一導電膜２を貫通して基板１４ないし活性層１に至っている。つまり、この実施の形態のポリコンタクト構造は、シェァード構造ではなく、第一導電膜２、第一のポリシリコン８ともにその端面（側面）が第二のポリシリコン６の接続部１６に接した構造である。このような構造にした場合も、３層間の接続が一挙にとれ、またポリコンタクトマスク１枚で形成できる。
【００４２】
この実施の形態の構造についても、図１で示したように、第一のポリシリコン８の膜厚を第二のポリシリコン６の膜厚より小さくすること、図３で示したように、第２の層間絶縁膜厚１３ｇの厚さを第１の層間絶縁膜１３ｆの厚さより小さくすること、図４で示したように、第一のポリシリコン８の膜厚を第二のポリシリコン６の膜厚より小さくし、かつ第１層間絶縁膜厚１３ｇの厚さを第２層間絶縁膜１３ｆの厚さより小さくすること、さらには図７で示したように、これをＳＲＡＭへ応用することについては、それぞれ適用でき、同様の効果があげられるものである。
【００４３】
【発明の効果】
以上説明したように、この発明によれば、半導体基板の上に、第一導電膜、第一絶縁膜、第二導電膜、第二絶縁膜、第三導電膜を積層し、第二導電膜の膜厚を第三導電膜の膜厚より薄くして、また、第二絶縁膜の膜厚を第一絶縁膜の膜厚より薄くして、第三導電膜から第一導電部および第二導電膜へのポリコンタクトを形成したので、マスク枚数減及びプロセス工程の簡略化、およびエッチング工程の簡略化が図れる。
【００４４】
また、この発明では、第二導電膜がＴＦＴトランジスタのソース／ドレインおよびチャネル用導電膜として形成され、第三導電膜が前記ＴＦＴトランジスタのゲート用電極として形成されたものであるので、ＴＦＴ特性の向上を図ることができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１におけるの半導体装置の多層間接続構造を示す断面構造図である。
【図２】  この発明の実施の形態１の半導体装置の製造方法を示す断面構造図である。
【図３】  この発明の実施の形態２における半導体装置の多層間接続構造を示す断面構造図である。
【図４】  この発明の実施の形態３における半導体装置の多層間接続構造を示す断面構造図である。
【図５】  この発明の実施の形態４における半導体装置の多層間接続構造を示す上面図である。
【図６】  この発明の実施の形態４における半導体装置の多層間接続構造を示す断面構造図である。
【図７】  この発明の実施の形態５における半導体装置のメモリセル断面構造図である。
【図８】  この発明の実施の形態６における半導体装置の多層間接続構造を示す断面構造図である。
【図９】  この発明の実施の形態６における半導体装置の多層間接続構造を示す平面構造図である。
【図１０】  ＳＲＡＭメモリセルの等価回路図である。
【図１１】  従来例のメモリセルのレイアウト図である。
【図１２】  従来例のメモリセルのレイアウト図である。
【図１３】  従来例のメモリセルのレイアウト図である。
【図１４】  従来例のメモリセルの断面構造図である。
【図１５】  従来例のシェアードコンタクト構造の断面構造図である。
【符号の説明】
１  Ｎ型活性層、２  第一導電膜（ポリシリコン膜）、６  第三導電膜（第二のポリシリコン）、８  第二導電膜（第一のポリシリコン）、１３ａ  第３の絶縁膜（ゲート酸化膜）、１３ｆ  第１絶縁膜（層間絶縁膜）、１３ｇ  第２絶縁膜（層間絶縁膜）、１４  シリコン基板、１５  穴部、１６、１８  柱状接続部。
【図１】
0003701405.tif 000002
【図２】
0003701405.tif 000003
【図３】
0003701405.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0003701405.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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