(57)【特許請求の範囲】
【請求項１】
電源と、
選択されたときに選択信号によってそれぞれ駆動される複数のワード線と、
固有の閾値及びオン抵抗を持つ第１型トランジスタで構成されると共に制御電極が対応する１つの前記ワード線にそれぞれ接続され、該ワード線が前記選択信号で駆動されたときにオフ状態となり駆動されないときにオン状態になるメモリセル、及び該第１型トランジスタよりも高い閾値及び該第１型トランジスタよりも低いオン抵抗を持つ第２型トランジスタで構成されると共に制御電極が対応する１つの前記ワード線に接続され、該ワード線のレベルにかかわらずオン状態を維持するメモリセルが適宜な順序で複数直列に接続されて形成され、一端が前記電源に接続されて他端から選択されたメモリセルに対応するセル電流を流すデータセル列と、
前記データセル列に対応して設けられ、一端が前記電源に接続されて出力端子から参照電流を流す参照電流生成部と、
前記参照電流生成部の出力端子に接続され、前記参照電流に基づき基準電位を発生する基準電位発生部と、
前記データセル列の他端に接続され、前記基準電位を用いたセンス増幅により、該データセル列が流す前記セル電流に対応する電位を生成し、該電位を読出しデータとして出力するデータ検出部とを備えた半導体記憶装置において、
前記参照電流生成部は、
前記データセル列を構成する各メモリセルに対応して設けられて制御電極が前記対応するワード線にそれぞれ接続された前記第１型トランジスタ及び前記第２型トランジスタが、前記電源と前記出力端子との間に交互に直列に接続された第１の電流パスと、
前記データセル列を構成する各メモリセルに対応して設けられて制御電極が前記対応するワード線にそれぞれ接続された前記第２型トランジスタ及び前記第１型トランジスタが、前記電源と前記出力端子との間に、前記第１の電流パスにおける前記第１型トランジスタ及び前記第２型トランジスタの配置状態とは逆の配置状態になるように交互に直列に接続された第２の電流パスとで、構成したことを特徴とする半導体記憶装置。
【請求項２】
前記第１型トランジスタには、ディプレッション型のＮチャネル型Ｍ０Ｓトランジスタを用い、前記第２型トランジスタには、エンハンスメント型のＮチャネル型Ｍ０Ｓトランジスタを用いたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
電源と、
選択されたときに選択信号によってそれぞれ駆動される複数のワード線と、
複数のビット線と、
前記各ビット線にそれぞれ対応して設けられた複数のリファレンスビット線と、
固有の閾値及びオン抵抗を持つ第１型トランジスタで構成されると共に制御電極が対応する１つの前記ワード線にそれぞれ接続され、該ワード線が前記選択信号で駆動されたときにオン状態となって対応する１つの前記ビット線及び前記電源間を接続してセル電流を流し、該ワード線が駆動されないときには該ビット線及び該電源間をそれぞれ遮断するメモリセル、及び該第１型トランジスタよりも高い閾値及該第１型トランジスタよりも高いオン抵抗を持つ第２型トランジスタで構成されると共に制御電極が対応する１つの前記ワード線に接続され、該ワード線のレベルにかかわらずオフ状態を維持して対応する１つの前記ビット線及び該電源間をそれぞれ遮断するメモリセルの複数のセルで形成されるデータセル群と、
前記第１型トランジスタで構成されると共に制御電極が対応する１つの前記ワード線にそれぞれ接続され、該ワード線が前記選択信号で駆動されたときにオン状態となって対応する１つの前記リファレンスビット線及び前記電源間を接続して参照電流を流し、該ワード線が駆動されないときには該リファレンスビット線及び該電源間をそれぞれ遮断する複数のメモリセルで形成されるリファレンスセル群と、
前記各リファレンスビット線にそれぞれ接続され、前記各参照電流に基づく基準電位をそれそれ発生する複数の基準電位発生部と、
前記各ビット線にそれぞれ接続され、前記基準電位を用いたセンス増幅により、前記各セル電流に対応する電位を生成して読出しデータとしてそれぞれ出力する複数のデータ検出部とを備えた半導体記憶装置において、
前記電源から前記各ビット線側を見たときの、該ビット線に接続された前記メモリセルを構成する前記トランジスタに対する抵抗成分の付く位置やその値のメモリセル配置条件と、前記電源から前記各リファレンスビット線側を見たときの、該リファレンスビット線に接続された前記メモリセルを構成する前記トランジスタに対する抵抗成分の付く位置やその値のメモリセル配置条件とが、同一の条件となるような前記ビット線及び前記リファレンスビット線が対になるように、前記各基準電位発生部と前記各データ検出部とを対応させて、この対応させた該基準電位発生部から発生する前記基準電位を該データ検出部に与える構成にしたことを特徴とする半導体記憶装置。
【請求項４】
前記各データ検出部に対応する前記基準電位発生部は、それぞれ複数設け、該各データ検出部に対応する複数の該基準電位発生部で発生する複数の前記基準電位の平均値を、前記センス増幅で用いる基準電位としたことを特徴とする請求項１、２または３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、不揮発性メモリとして用いられる半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図２は、ＮＡＮＤ型メモリセルを有する従来の第１の半導体記憶装置を示す構成図である。
この半導体記憶装置は、“Ｌ”のデータを記憶したメモリセルとして用いられる通常のＮチャネル型Ｍ０Ｓトランジスタ（以下、ＮＭＯＳという）１と、“Ｈ”のデータを記憶したメモリセルとして用いられるデプレッション型のＮＭ０Ｓ（以下、ＤＭ０Ｓという）２とが、電源ＶＣＣに直列に接続されて形成されたデータセル列１０Ａと、このデータセル列１０Ａに対応するリファレンスセル列１０Ｂとを備えている。リファレンスセル列１０Ｂは、複数のＤＭ０Ｓ２が電源ＶＣＣに直列に接続されて形成されている。
【０００３】
データセル列１０Ａ及びリファレンスセル列１０Ｂにおける各ＮＭ０Ｓ１及びＤＭ０Ｓ２のゲートは、複数のワード線ＷＬ０〜ＷＬｎのいずれかに接続され、該各ワード線ＷＬ０〜ＷＬｎに与えられた“Ｌ”の選択信号により、選択される構成になっている。ただし、ＤＭ０Ｓ２は、ＮＭ０Ｓ１よりも閾値が低く、ゲート電圧が“Ｈ”或いは“Ｌ”のいずれの場合にもオン状態を維持するようになっている。ＮＭ０Ｓ１は、ＤＭ０Ｓ２よりも高いオン抵抗を示す。
データセル列１０Ａには、ゲートコントロール信号ＣＧ０，ＣＧ１によってオン、オフするＮＭ０Ｓ１１ａ及びＤＭＭ０Ｓ１１ｂと、図示しないカラムデコーダの選択によってオン、オフする２個のＮＭ０Ｓ１２ａ，１２ｂとが順に接続され、さらに、データ検出アンプ１３がそのＮＭ０Ｓ１２ｂに接続されている。同様に、リファレンスセル列１０Ｂには、ゲートコントロール信号ＣＧ０，ＣＧ１によってオン、オフするＮＭ０Ｓ１４ａ及びＤＭＭ０Ｓ１４ｂと、図示しないカラムデコーダの選択によってオン、オフする２個のＮＭ０Ｓ１５ａ，１５ｂとが順に接続され、さらに、基準電位発生アンプ１６がＮＭ０Ｓ１５ｂに接続されている。
【０００４】
データ検出アンプ１３は、ゲートがグランドに接続されると共に電源ＶＣＣにソースが接続されたＰチャネル型Ｍ０Ｓトランジスタ（以下、ＰＭＯＳという）１３ａと、該ＰＭ０Ｓ１３ａとグランドとの間に直列に接続された２個のＮＭ０Ｓ１３ｂ，１３ｃとで構成されている。ＮＭ０Ｓ１３ｂとＮＭ０Ｓ１３ｃの接続点が、前記ＮＭ０Ｓ１２ｂに接続されている。ＰＭＯＳ１３ａとＮＭ０Ｓ１３ｂの接続点は、このデータ検出アンプ１３の出力端子に接続されると共に、ＮＭ０Ｓ１３ｃのゲートに接続されている。
基準電位発生アンプ１６は、基準電位Ｖref を発生する回路であり、ゲートがグランドに接続されると共に電源ＶＣＣにソースが接続されたＰＭ０Ｓ１６ａと、該ＰＭ０Ｓ１６ａとグランドとの間に直列に接続された２個のＮＭ０Ｓ１６ａ，１６ｂと、ゲートがグランドに接続されると共に電源ＶＣＣにソースが接続されたＰＭ０Ｓ１６ｄと、該ＰＭ０Ｓ１６ｄとグランドとの間に直列に接続された２個のＮＭ０Ｓ１６ｅ，１６ｆとで構成されている。つまり、基準電位発生アンプ１６は、データ検出アンプ１３と同様の回路が２つ合成された構成になっている。
【０００５】
ＮＭ０Ｓ１６ｂ及びＮＭＯＳ１６ｃの接続点と、ＮＭ０Ｓ１６ｅ及びＮＭＯＳ１６ｆの接続点とが、共通に前記ＮＭ０Ｓ１５ｂに接続されている。ＰＭＯＳ１６ａ及びＮＭ０Ｓ１６ｂの接続点がＮＭ０Ｓ１６ｂ，１６ｃのゲートに接続され、ＰＭＯＳ１６ｄ及びＮＭ０Ｓ１６ｅの接続点がＮＭ０Ｓ１６ｅ，１６ｆのゲートに接続されている。ＰＭＯＳ１６ａ及びＮＭ０Ｓ１６ｂの接続点とＰＭＯＳ１６ｄ及びＮＭ０Ｓ１６ｅの接続点が、基準電位発生アンプ１６の出力端子としてデータ検出アンプ１３中のＮＭ０Ｓ１３ｂのゲートに接続されている。
この半導体記憶装置でデータを読出す場合には、ワード線ＷＬ０〜ＷＬｎのうちのいずれかが選択されて選択信号で駆動されて“Ｌ”になる。選択されたワード線に接続されたデータセル列１０Ａ中のトランジスタがＮＭ０Ｓ１のときには、該ＮＭ０Ｓ１がオフしてデータセル列を遮断する。よって、データセル列１０Ａからはセル電流Ｉｃｅｌｌが流れない。選択されたワード線に接続されたトランジスタがＤＭ０Ｓ２のときには、該ＤＭ０Ｓ２がオン状態を維持するので、データセル列１０Ａは、セル電流Ｉｃｅｌｌを流す。これに対し、リファレンスセル列１０Ｂは、すべてＤＭ０Ｓ２で構成されているので、必ず参照電流Ｉｒｅｆ  を流す。
【０００６】
参照電流Ｉｒｅｆ  は、ＮＭ０Ｓ１４ａ，ＤＭ０Ｓ１４ｂ、ＮＭ０Ｓ１５ａ，１５ｂを介して基準電位発生アンプ１６に与えられ、ＮＭ０Ｓ１６ｃ及び１６ｆに分流して流れる。ＮＭ０Ｓ１６ｃ及び１６ｆに参照電流Ｉｒｅｆ  が分流して流れることにより、ＰＭＯＳ１６ａ及びＮＭ０Ｓ１６ｂの接続点における電位と、ＰＭＯＳ１６ｄ及びＮＭ０Ｓ１６ｅの接続点の電位とが、参照電流Ｉｒｅｆ  に対応する電位に設定される。この電位が基準電位Ｖｒｅｆ  として、データ検出アンプ１３のＮＭ０Ｓ１３ｂのゲートに与えられる。
データ検出アンプ１３では、セル電流Ｉｃｅｌｌの有無にしたがってＰＭＯＳ１３ａ及びＮＭ０Ｓ１３ｂの接続点の電位が変化する。この電位がＮＭ０Ｓ１３ｃのゲートに入力されているので、電流Ｉｃｅｌｌをセンス増幅した電位Ｖｓ  が、ＰＭＯＳ１３ａ及びＮＭ０Ｓ１３ｂの接続点に現れる。この電位Ｖｓ  が読出しデータとして出力される。
【０００７】
図３は、ＮＯＲ型メモリセルを有する従来の第２の半導体記憶装置を示す構成図である。
この半導体記憶装置は、各メモリセルが通常のＮＭ０Ｓ１か、または該ＮＭ０Ｓ１に対して閾値を高くして作成されたエンハンスメント型のＮＭ０Ｓ（以下、ＥＭ０Ｓという）３で形成されたデータセル群２０Ａと、各メモリセルがＮＭ０Ｓ１で形成されたリファレンスセル群２０Ｂとを有している。ＮＭ０Ｓ１は、“Ｈ”データを記憶したメモリセルとして用いられ、ＥＭ０Ｓ３は、“Ｌ”データ記憶したメモリセルとして用いられる。
データセル群２０Ａに属する各ＮＭＯＳ１と各ＥＭＯＳ３のゲートは、複数のワード線ＷＬ０〜ＷＬｎのいずれかにそれぞれ接続されている。これらのＮＭＯＳ１とＥＭＯＳ３のドレインは、ドレイン選択用ＮＭ０Ｓ２１またはＮＭ０Ｓ２２を介して電源ＶＣＣに接続され、ソースがビット線Ｂの１つに接続されている。つまり、１つのビット線Ｂには、データセル群２０Ａに属するＮＭＯＳ１とＥＭＯＳ３とが並列に接続されている。ＥＭＯＳ３は、ワード線のレベルが“Ｈ”の場合でもオフ状態を維持する閾値を持ち、かつオン抵抗が、ＮＭ０Ｓ１のオン抵抗よりも高い。
【０００８】
リファレンスセル群２０Ｂに属するＮＭ０Ｓ１のゲートも、データセル群２０Ａに属するＮＭＯＳ１及びＥＭＯＳ３と同様に、複数のワード線ＷＬ０〜ＷＬｎのいずれかに接続されている。このリファレンスセル群２０Ｂに属するＮＭＯＳ３のドレインは、ドレイン選択用ＮＭ０Ｓ２１またはＮＭ０Ｓ２２を介して電源ＶＣＣに接続され、ソースがビット線Ｂに対応するリファレンスビット線ＲＢに接続されている。つまり、１つのリファレンスビット線ＲＢには、リファレンスセル群２０Ｂに属するＮＭＯＳ１が並列に接続されている。
ビット線Ｂには、図示しないカラムデコーダの選択によってオン、オフする２個のＮＭ０Ｓ２３ａ，２３ｂが順に接続され、さらに、データ検出アンプ２４がＮＭ０Ｓ２３ｂに接続されている。一方、リファレンスビット線ＲＢには、図示しないカラムデコーダの選択によってオン、オフする２個のＮＭ０Ｓ２５ａ，２５ｂが順に接続され、さらに、基準電位発生アンプ２６が接続されている。データ検出アンプ２４は、図２のデータ検出アンプ１３と同様に接続されたＰＭ０Ｓ２４ａ及びＮＭ０Ｓ２４ｂ，２４ｃで構成されている。基準電位発生アンプ２６は、図２の基準電位発生アンプ１６と同様に接続されたＰＭＯＳ２６ａ，２６ｄ及びＮＭ０Ｓ２６ｂ，２６ｃ，２６ｅ，２６ｆで構成されている。
【０００９】
このような半導体記憶装置では、データを読出す場合に、複数のワード線ＷＬ０〜ＷＬｎを選択し、選択したワード線を選択信号で駆動して“Ｌ”から“Ｈ”に変化させる。この選択されたワード線にゲートが接続されたデータセル群２０ＡのＮＭ０Ｓ１は、オフからオン状態になり、ドレイン選択信号ＤＳ０またはＤＳ１によってオンしているＮＭ０Ｓ２１またはＮＭ０Ｓ２２を介して、電源ＶＣＣから電流を流す。データセル群２０Ａに属するＥＭ０Ｓ３は、オフ状態を維持するので、電流を流さない。そのデータセル群２０ＡのＮＭ０Ｓ１に流れた電流は、セル電流Ｉｃｅｌｌとしてビット線Ｂを流れてＮＭ０Ｓ２３ａ，２３ｂを介してデータ検出アンプ２４に与えられる。
【００１０】
一方、選択されたワード線にゲートが接続されたリファレンスセル群２０ＢのＮＭ０Ｓ１は、オフからオン状態になり、ドレイン選択信号ＤＳ０またはＤＳ１によってオンしているＮＭ０Ｓ２１或いはＮＭ０Ｓ２２を介して、電源ＶＣＣからリファレンスビット線ＲＢに電流を流す。リファレンスビット線ＲＢに流れる電流が参照電流Ｉｒｅｆ  として、ＮＭ０Ｓ２５ａ，２５ｂを介して基準電位発生部２６に与えられる。
基準電位発生部２６は、参照電流Ｉｒｅｆ  をＮＭ０Ｓ２６ｃ，２６ｆに分流して対応する基準電位Ｖｒｅｆ  を発生してデータ検出アンプａ２４中のＮＭ０Ｓ２４ｂのゲートに与える。データ検出アンプ２４は、基準データＶｒｅｆ  を用いたセンス増幅を行い、電流Ｉｃｅｌｌをセンス増幅した電位Ｖｓ  が、ＰＭＯＳ２４ａ及びＮＭ０Ｓ２４ｂの接続点に現れる。この電位Ｖｓ  が読出しデータとして出力される。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の半導体記憶装置では、次のような課題があった。
図４は、図２の読出し波形を示す図である。
例えば、図２の半導体記憶装置では、ＮＭ０Ｓ１のオン抵抗とＤＭ０Ｓ２のオン抵抗とが異なるため、データセル列１０Ａを構成するＮＭ０Ｓ１の数が少なく、ＤＭ０Ｓ２の数が多くなるほど、データセル列１０Ａの合成抵抗が低くなってセル電流Ｉｃｅｌｌが増加する。よって、同じ“Ｈ”のデータを読出す場合でも、セル電流Ｉｃｅｌｌの値が異なる。一方、リファレンスセル列１０Ｂでは、ＤＭ０Ｓ２だけが接続されているので、参照電流Ｉｒｅｆ  は固定的で変化しない。そのため、参照電流Ｉｒｅｆ  に対応する基準電位Ｖｒｅｆ  が、セル電流Ｉｃｅｌｌに対応する電位Ｖｓの中間値でなくなることがあり、図４のようにレベル差がなくなり、“Ｈ”のデータの読出しを困難にすることがあった。
【００１２】
また、図３の半導体記憶装置の場合において、レイアウトの関係上等により、メモリセルを構成するＮＭ０Ｓ１やＥＭ０Ｓ３の両側に付く抵抗成分に差が生じ、セル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆ  に変動が生じることがある。また、ウエハの特定の方向へのパターンの仕上がり状態が悪かった場合等では、セル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆ  に変動が生じ、基準電位Ｖｒｅｆ  が読出し電位Ｖｓ  の中間に位置しなくなり、“Ｌ”データの読出しが困難になり、これがアクセス遅延の原因になっていた。
【００１３】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、電源と、選択されたときに選択信号によってそれぞれ駆動される複数のワード線と、固有の閾値及びオン抵抗を持つ第１型トランジスタで構成されると共に制御電極が対応する１つのワード線にそれぞれ接続され、該ワード線が選択信号で駆動されたときにオフ状態となり駆動されないときにオン状態になるメモリセル、及び第１型トランジスタよりも高い閾値及び第１型トランジスタよりも低いオン抵抗を持つ第２型トランジスタで構成されると共に制御電極が対応する１つのワード線に接続され、該ワード線のレベルにかかわらずオン状態を維持するメモリセルが適宜な順序で複数直列に接続されて形成され、一端が前記電源に接続されて他端から選択されたメモリセルに対応するセル電流を流すデータセル列と、データセル列に対応して設けられ、一端が電源に接続されて出力端子から参照電流を流す参照電流生成部と、参照電流生成部の出力端子に接続され、参照電流に基づき基準電位を発生する基準電位発生部と、データセル列の他端に接続され、基準電位を用いたセンス増幅により、データセル列が流すセル電流に対応する電位を生成し、この電位を読出しデータとして出力するデータ検出部とを備えた半導体記憶装置において、次のような構成にしている。
【００１４】
即ち、参照電流生成部は、データセル列を構成する各メモリセルに対応して設けられて制御電極が対応するワード線にそれぞれ接続された第１型トランジスタ及び第２型トランジスタが、電源と出力端子との間に交互に直列に接続された第１の電流パスと、データセル列を構成する各メモリセルに対応して設けられて制御電極が対応するワード線にそれぞれ接続された第２型トランジスタ及び第１型トランジスタが、電源と出力端子との間に、第１の電流パスにおける第１型トランジスタ及び第２型トランジスタの配置状態とは逆の配置状態になるように交互に直列に接続された第２の電流パスとで、構成している。
【００１５】
第２の発明では、第１の発明の半導体記憶装置における第１型トランジスタには、ＤＭ０Ｓを用い、第２型トランジスタには、エンハンスメント型のＮＭ０Ｓを用いている。
このような構成を採用したことにより、第１及び第２の発明の半導体記憶装置では、参照電流が第１の電流パスまたは第２の電流パスのいずれか一方に流れる。各第１の電流パスまたは第２の電流パスでは、ＤＭ０ＳとＮＭ０Ｓとが交互に配置されているので、従来の図２よりも参照電流の値が低くなり、基準電位が低くなる。
【００１６】
第３の発明では、電源と、選択されたときに選択信号によってそれぞれ駆動される複数のワード線と、複数のビット線と、各ビット線にそれぞれ対応して設けられた複数のリファレンスビット線と、固有の閾値及びオン抵抗を持つ第１型トランジスタで構成されると共に制御電極が対応する１つのワード線にそれぞれ接続され、該ワード線が選択信号で駆動されたときにオン状態となって対応する１つのビット線及び電源間を接続してセル電流を流し、該ワード線が駆動されないときにはビット線及び電源間をそれぞれ遮断するメモリセル、及び第１型トランジスタよりも高い閾値及第１型トランジスタよりも高いオン抵抗を持つ第２型トランジスタで構成されると共に制御電極が対応する１つのワード線に接続され、該ワード線のレベルにかかわらずオフ状態を維持して対応する１つのビット線及び電源間をそれぞれ遮断するメモリセルの複数のセルで形成されるデータセル群と、第１型トランジスタで構成されると共に制御電極が対応する１つのワード線にそれぞれ接続され、該ワード線が選択信号で駆動されたときにオン状態となって対応する１つのリファレンスビット線及び電源間を接続して参照電流を流し、該ワード線が駆動されないときには該リファレンスビット線及び電源間をそれぞれ遮断する複数のメモリセルで形成されるリファレンスセル群と、各リファレンスビット線にそれぞれ接続され、各参照電流に基づく基準電位をそれそれ発生する複数の基準電位発生部と、各ビット線にそれぞれ接続され、基準電位を用いたセンス増幅により、各セル電流に対応する電位を生成して読出しデータとしてそれぞれ出力する複数のデータ検出部とを備えた半導体記憶装置において、次のような構成にしている。
【００１７】
即ち、電源から各ビット線側を見たときの、該ビット線に接続されたメモリセルを構成するトランジスタに対する抵抗成分の付く位置やその値のメモリセル配置条件と、電源から各リファレンスビット線側を見たときの、該リファレンスビット線に接続されたメモリセルを構成するトランジスタに対する抵抗成分の付く位置やその値のメモリセル配置条件とが、同一の条件となるような前記ビット線及び前記リファレンスビット線が対になるように、各基準電位発生部と各データ検出部とを対応させて、この対応させた該基準電位発生部から発生する基準電位を該データ検出部に与える構成にしている。
このような構成を採用したことにより、セル電流とそれに対応する参照電流の電流値を設定する条件が等しくなり、セル電流が増減しても参照電流が同様に増減し、読出しデータに対応する基準電位が最適化される。
【００１８】
第４の発明では、第１、第２または第３の発明の半導体記憶装置において、各データ検出部に対応する基準電位発生部を、それぞれ複数設け、各データ検出部に対応する複数の基準電位発生部で発生する複数の基準電位の平均値を、センス増幅で用いる基準電位としている。
このような構成を採用することにより、例えばパターンやプロセスの状態により、個々の基準電位が望ましくない時にも、その影響が緩和される。
【００１９】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す半導体記憶装置の構成図である。
この半導体記憶装置は、ＮＡＮＤ型メモリセルを有する記憶装置であり、“Ｌ”データを記憶したメモリセルとして用いられる第１型トランジスタである通常のＮＭ０Ｓ１と、“Ｈ”データを記憶したメモリセルとして用いられる第２型トランジスタであるＤＭ０Ｓ２とが、電源ＶＣＣに複数直列に接続されて形成されたデータセル列３０Ａと、参照電流生成部であり、データセル列１０Ａに対応するリファレンスセル列３０Ｂとを備えている。データセル列３０ＡのメモリセルとなるＮＭＯＳ１及びＤＭ０Ｓ２のゲートは、対応するワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。
【００２０】
リファレンスセル列３０Ｂは、電源ＶＣＣに対して並列の第１及び第２の電流パス３０−１，３０−２を有している。電流パス３０−１は、ＮＭ０Ｓ１とＤＭ０Ｓ２とが交互に接続されて形成されている。電流パス３０−２は、ＮＭ０Ｓ１とＤＭ０Ｓ２とが電流パス３０−１とは逆の順で交互に接続されて形成されている。これらの電流パス３０−１，３０−２のＮＭ０Ｓ１及びＤＭ０Ｓ２のゲートも、対応するワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。各ワード線ＷＬ０〜ＷＬｎは、“Ｌ”の選択信号により選択されて駆動される構成になっている。ただし、ＤＭ０Ｓ２は、ＮＭ０Ｓ１よりも閾値が低く、ゲート電圧が“Ｈ”或いは“Ｌ”のいずれの場合にもオン状態を維持するようになっている。
データセル列３０Ａには、ゲートコントロール信号ＣＧ０，ＣＧ１によってオン、オフするＮＭ０Ｓ３１ａ及びＤＭ０Ｓ３１ｂと、図示しないカラムデコーダの選択によってオン、オフする２個のＮＭ０Ｓ３２ａ，３２ｂとが順に接続され、さらに、データ検出部であるデータ検出アンプ３３がそのＮＭ０Ｓ３２ｂに接続されている。
【００２１】
電流パス３０−１には、ゲートコントロール信号ＣＧ０，ＣＧ１によってオン、オフするＮＭ０Ｓ３４ａ及びＤＭ０Ｓ３４ｂが接続され、該ＤＭ０Ｓ３４ｂがノードＮ１に接続されている。電流パス３０−２には、ゲートコントロール信号ＣＧ０，ＣＧ１によってオン、オフするＮＭ０Ｓ３４ｃ及びＤＭ０Ｓ３４ｄが接続され、該ＤＭ０Ｓ３４ｄがノードＮ１に接続されている。ノードＮ１は、リファレンスセル列３０Ｂの出力端子に相当し、該ノードＮ１には、図示しないカラムデコーダの選択によってオン、オフする２個のＮＭ０Ｓ３５ａ，３５ｂが順に接続され、さらに、基準電位発生部である基準電位発生アンプ３６がそのＮＭ０Ｓ３５ｂに接続されている。
データ検出アンプ３３は、ゲートがグランドに接続されると共に電源ＶＣＣにソースが接続されたＰＭＯＳ３３ａと、該ＰＭ０Ｓ３３ａとグランドとの間に直列に接続された２個のＮＭ０Ｓ３３ｂ，３３ｃとで構成されている。ＮＭ０Ｓ３３ｂとＮＭ０Ｓ３３ｃの接続点がＮＭ０Ｓ３２ｂに接続されている。ＰＭＯＳ３３ａとＮＭ０Ｓ３３ｂの接続点は、このデータ検出アンプ３３の出力端子に接続されると共に、ＮＭ０Ｓ３３ｃのゲートに接続されている。
【００２２】
基準電位発生アンプ３６は、基準電位Ｖref を発生するものであり、ゲートがグランドに接続されると共に電源ＶＣＣにソースが接続されたＰＭ０Ｓ３６ａと、該ＰＭ０Ｓ３６ａとグランドとの間に直列に接続された２個のＮＭ０Ｓ３６ａ，３６ｂと、ゲートがグランドに接続されると共に電源ＶＣＣにソースが接続されたＰＭ０Ｓ３６ｄと、該ＰＭ０Ｓ３６ｄとグランドとの間に直列に接続された２個のＮＭ０Ｓ３６ｅ，３６ｆとで構成されている。つまり、基準電位発生アンプ３６は、データ検出アンプ３３と同様の回路が２つ合成された構成になっている。ＮＭ０Ｓ３６ｂ及びＮＭＯＳ３６ｃの接続点と、ＮＭ０Ｓ３６ｅ及びＮＭＯＳ３６ｆの接続点とが、共に前記ＮＭ０Ｓ３５ｂに接続されている。ＰＭＯＳ３６ａ及びＮＭ０Ｓ３６ｂの接続点がＮＭ０Ｓ３６ｂ，３６ｃのゲートに接続され、ＰＭＯＳ３６ｄ及びＮＭ０Ｓ３６ｅの接続点がＮＭ０Ｓ３６ｅ，３６ｆのゲートに接続されている。ＰＭＯＳ３６ａ及びＮＭ０Ｓ３６ｂの接続点とＰＭＯＳ３６ｄ及びＮＭ０Ｓ３６ｅの接続点が、基準電位発生アンプ３６の出力端子としてデータ検出アンプ３３中のＮＭ０Ｓ３３ｂのゲートに接続されている。
【００２３】
図５は、図１の読出し波形を示す図である。この図５を参照しつつ、図１の半導体記憶装置の動作を説明する。
この半導体記憶装置でデータを読出す場合には、ワード線ＷＬ０〜ＷＬｎのうちのいずれかが選択されて選択信号で駆動され、該選択されたワード線が“Ｈ”から“Ｌ”になる。選択されたワード線に接続されたデータセル列３０Ａ中のトランジスタがＮＭ０Ｓ１のときには、該ＮＭ０Ｓ１がオフしてデータセル列３０Ａを遮断するので、データセル列３０Ａからはセル電流Ｉｃｅｌｌが流れない。選択されたワード線に接続されたトランジスタがＤＭ０Ｓ２のときには、該ＤＭ０Ｓ２がオン状態を維持するので、データセル列３０Ａは、セル電流Ｉｃｅｌｌを流す。
【００２４】
例えば、ワード線ＷＬ３が選択されて“Ｌ”に駆動されると、該ワード線ＷＬ３にゲートが接続されたデータセル列３０Ａ中のＮＭＯＳ１はオフ状態になり、データセル列３０Ａは、セル電流Ｉｃｅｌｌを流さない。ワード線ＷＬ２が選択されて“Ｌ”に駆動されると、該ワード線ＷＬ２にゲートが接続されたデータセル列３０Ａ中のＤＭ０Ｓ２は、オン状態を維持する。そのため、データセル列３０Ａは、セル電流Ｉｃｅｌｌを流す。セル電流Ｉｃｅｌｌは、ＮＭ０Ｓ３１ａ、ＤＭ０Ｓ３１ｂ、及びＮＭ０Ｓ３２ａ，３２ｂを介してデータ検出アンプ３３に与えられる。
【００２５】
一方、リファレンスセル列３０Ｂでは、各ワード線ＷＬ０〜ＷＬｎに対してＮＭ０Ｓ１とＤＭ０Ｓ２とが対になってゲートが接続されている。そのため、いずれかのワード線ＷＬ０〜ＷＬｎが選択されて“Ｈ”から“Ｌ”に駆動されることにより、それにゲートが接続されたＮＭＯＳ１がオフ状態になり、電流パス３０−１または３０−２のいずれか一方が遮断され、他方が電流を流す。例えば、ワード線ＷＬ３が選択された場合には、電流パス３０−２が遮断され、電流パス３０−１が電流を流す。ワード線ＷＬ２が選択された場合には、電流パス３０−１が遮断され、電流パス３０−２が電流を流す。電流パス３０−１または電流パス３０−２が流す電流が参照電流Ｉｒｅｆ  となってＮＭＯＳ３４ａとＤＭ０Ｓ３４ｂまたはＮＭ０Ｓ３４ｃとＤＭ０Ｓ３４ｄを介してノードＮ１に至り、さらに、ＮＭ０Ｓ３５ａ，３５ｂを介して基準電位発生アンプ３６に与えられる。参照電流Ｉｒｅｆ  は、交互に直列接続されたＮＭ０Ｓ１及びＤＭ０Ｓ２を介して流れるので、従来の図２の参照電流Ｉｒｅｆ  よりも低い値になる。
【００２６】
基準電位発生アンプ部３６では、参照電流Ｉref をＮＭ０Ｓ３６ｃ及び３６ｆに分流して流す。ＮＭ０Ｓ３６ｃ及び３６ｆに参照電流Ｉref が分流して流れることにより、ＰＭＯＳ３６ａ及びＮＭ０Ｓ３６ｂの接続点における電位と、ＰＭＯＳ３６ｄ及びＮＭ０Ｓ３６ｅの接続点の電位とが、参照電流Ｉref に対応する電位に設定される。この電位が基準電位Ｖref として、データ検出アンプ３３のＮＭ０Ｓ３３ｂのゲートに与えられる。データ検出アンプ３３では、基準電位Ｖref を用いたセンス増幅により、セル電流Ｉcellの有無にしたがってＰＭＯＳ３３ａ及びＮＭ０Ｓ３３ｂの接続点の電位を変化させる。この電位がＮＭ０Ｓ３３ｃのゲートに入力されているので、電流Ｉcellの有無に応じた電位をセンス増幅した電位Ｖs が、ＰＭＯＳ３３ａ及びＮＭ０Ｓ３３ｂの接続点に現れる。この電位Ｖs が読出しデータとして出力される。
【００２７】
例えば、ワード線ＷＬ２が選択された場合には、セル電流ＩｃｅｌｌがＮＭ０Ｓ３３ｃに流れるので、電位Ｖｓが“Ｈ”レベルになる。これに対し、従来よりも少ない参照電流Ｉｒｅｆ  が、分流されてＮＭ０Ｓ３６ｃ及び３６ｆに流れるので、基準電位Ｖｒｅｆ  は、電位Ｖｓの中間値に近い値になる。
【００２８】
以上のように、この第１の実施形態の半導体記憶装置では、リファレンスセル列３０Ｂを、ＮＭ０Ｓ１及びＤＭ０Ｓ２が交互に直列に接続された電流パス３０−１と、ＮＭ０Ｓ１及びＤＭ０Ｓ２が交互に直列に接続され、その配列順が電流パス３０−１とは逆になった電流パス３０−２とを持つ構成とし、ワード線ＷＬ０〜ＷＬｎが選択された場合に、一方を遮断し他方から参照電流Ｉref を流すようにしたので、参照電流Ｉref を従来よりも低くできる。そのため、基準電位Ｖref を、電位Ｖｓの中間値に近い値にでき、“Ｈ”データの判定が早くしかも容易になる。さらに、ＮＭ０Ｓ１及びＤＭ０Ｓ２が交互に配置されることにより、マスクパターンやプロセスでのばらつきの影響を緩和でき、より安定した判定が可能になる。
【００２９】
第２の実施形態
図６は、本発明の第２の実施形態を示す半導体記憶装置の構成図である。
この半導体記憶装置は、ＮＯＲ型メモリセルを有する記憶装置であり、各メモリセルが第１型トランジスタである通常のＮＭ０Ｓ１か、または該ＮＭ０Ｓ１に対して閾値を高くして作成された第２型トランジスタであるＥＭ０Ｓ３で形成されたデータセル群４０Ａと、各メモリセルがＮＭ０Ｓ１で構成されたリファレンスセル群４０Ｂとを有している。ＮＭ０Ｓ１は、“Ｈ”データを記憶したメモリセルとして用いられ、ＥＭ０Ｓ３は、“Ｌ”データを記憶したメモリセルとして用いられる。
【００３０】
データセル群４０Ａに属する各ＮＭＯＳ１及び各ＥＭＯＳ３のゲートは、複数のワード線ＷＬ０〜ＷＬｎのうちの対応する１つのワード線にそれぞれ接続されている。これらのＮＭＯＳ１及びＥＭＯＳ３のドレインは、ドレイン選択用ＮＭ０Ｓ４１またはＮＭ０Ｓ４２を介して電源ＶＣＣに接続され、ソースがビット線Ｂ０，Ｂ１，Ｂ２，…の１つにそれぞれ接続されている。ＥＭＯＳ３は、ワード線のレベルが“Ｈ”の場合でもオフ状態を維持する閾値を持ち、かつオン抵抗が、ＮＭ０Ｓ１のオン抵抗よりも高い。
リファレンスセル群４０Ｂに属するＮＭ０Ｓ１のゲートも、データセル群４０Ａに属するＮＭＯＳ１及びＥＭＯＳ３と同様に、複数のワード線ＷＬ０〜ＷＬｎのいずれかに接続されている。このリファレンスセル群４０Ｂに属するＮＭＯＳ１のドレインは、ドレイン選択用ＮＭ０Ｓ４１またはＮＭ０Ｓ４２を介して電源ＶＣＣに接続され、ソースがビット線に対応するリファレンスビット線ＲＢ０，ＲＢ１，ＲＢ２，…にそれぞれ接続されている。つまり、１つのリファレンスビット線ＲＢには、リファレンスセル群４０Ｂに属するＮＭＯＳ１が並列に接続されている。ＥＭＯＳ３は、ワード線のレベルが“Ｈ”の場合でもオフ状態を維持する閾値を持ち、かつオン抵抗が、ＮＭ０Ｓ１のオン抵抗よりも高い。
【００３１】
ドレイン選択用ＮＭ０Ｓ４１のゲートには、ドレイン選択信号ＤＳ０が与えられ、ドレイン選択用ＮＭＯＳ４２のゲートには、ドレイン選択信号ＤＳ１が与えられる構成であり、これらのＮＭＯＳ４１，４２が相補的にオン、オフするようになっている。
各ビット線Ｂ０，Ｂ１，…には、図示しないカラムデコーダの選択によってオン、オフする２個のＮＭ０Ｓ４３ａ，４３ｂが順に接続され、さらに、データ検出部であるデータ検出アンプ４４−０，４４−１，…がそれぞれ接続されている。リファレンスビット線ＲＢ０，ＲＢ１，…には、図示しないカラムデコーダの選択によってオン、オフする２個のＮＭ０Ｓ４５ａ，４５ｂが順に接続され、さらに、基準電位発生部である基準電位発生アンプ４６−０，４６−１，…が接続されている。各データ検出アンプ４４−０，４４−１，…は、図１のデータ検出アンプ３３と同様に接続されたＰＭ０Ｓ４４ａ及びＮＭ０Ｓ４４ｂ，４４ｃで構成されている。各基準電位発生アンプ４６−０，４６−１，…は、図１の基準電位発生アンプ３６と同様に接続されたＰＭＯＳ４６ａ，４６ｄ及びＮＭ０Ｓ４６ｂ，４６ｃ，４６ｅ，４６ｆで構成されている。
【００３２】
各ビット線Ｂ０，Ｂ１，…は、セル電流Ｉcell０，Ｉcell１，…を流し、各リファレンスビット線ＲＢ０，ＲＢ１，…は、参照電流Ｉref ０，Ｉref １，…ををそれぞれ流す。これに対し、各基準電位発生アンプ４６−０，４６−１，…は、各参照電流Ｉref ０，Ｉref １，…に対応する基準電位Ｖref ０，Ｖref １，…をそれぞれ発生し、対応するデータ検出アンプ４４−０，４４−１，…のＮＭ０Ｓ４３ｂのゲートに与えるようになっている。ここで、基準電位発生アンプ４６−０，４６−１，…とデータ検出アンプ４４−０，４４−１，…の対応関係について説明する。
電源ＶＣＣ側からドレイン選択用ＮＭ０Ｓ４１，４２を介してレファレンスセル群４０Ｂに属するＮＭ０Ｓ１及びリファレンスビット線ＲＢ０，ＲＢ１，…側を見たときに、レイアウト等により、抵抗成分の付く位置やその値が異なる。同様に、電源ＶＣＣ側からドレイン選択用ＮＭ０Ｓ４１，４２を介してデータセル群４０Ａに属するＮＭ０Ｓ１，ＥＭ０Ｓ３及びビット線Ｂ０，Ｂ１，…側を見たときにも、レイアウト等により、抵抗成分の付く位置やその値が異なる。そこで、抵抗成分の付き方が同一条件となるようなリファレンスビット線ＲＢ及びビット線Ｂが対になるように、基準電位発生アンプ４６−０，４６−１，…とデータ検出アンプ４３−０，４３−１，…を対応させている。
【００３３】
次に、この半導体記憶装置の動作を説明する。
例えば、ドレイン選択信号ＤＳ０が“Ｈ”及びドレイン選択信号ＤＳ１が“Ｌ”のときに、ワード線ＷＬ０を選択して選択信号で“Ｈ”に駆動すると、リファレンスセル群４０Ｂに属するＮＭ０Ｓ１のうちのゲートがワード線ＷＬ０に接続されかつドレインがドレイン選択用ＮＭ０Ｓ４１に接続れているＮＭ０Ｓ１が選択されてオンする。オンしたＮＭ０Ｓ１は、カラムデコーダにより選択されてオンしているＮＭ０Ｓ４５ａ，４５ｂを介し、例えばリファレンスビット線ＲＢ０に参照電流Ｉｒｅｆ  ０を流す。同様に、ドレイン選択信号ＤＳ０が“Ｈ”及びドレイン選択信号ＤＳ１が“Ｌ”のときに、ワード線ＷＬ０を選択して選択信号で“Ｈ”に駆動すると、データセル群４０Ａに属するＮＭ０Ｓ１またはＥＭ０Ｓ３のうちのゲートがワード線ＷＬ０に接続されかつドレインがドレイン選択用ＮＭ０Ｓ４１に接続れているＮＭ０Ｓ１またはＥＭ０Ｓ３が選択されてオンする。オンしたＮＭ０Ｓ１またはＥＭ０Ｓ３は、カラムデコーダにより選択されてオンしているＮＭ０Ｓ４３ａ，４３ｂを介し、例えばビット線ＲＢ０にセル電流Ｉｃｅｌｌ０を流す。
【００３４】
ドレイン選択信号ＤＳ０が“Ｌ”及びドレイン選択信号ＤＳ１が“Ｈ”のときにワード線ＷＬ０を選択して選択信号で“Ｈ”に駆動すると、リファレンスビット線ＲＢ１に参照電流Ｉref １が流れると共にビット線Ｂ１にセル電流Ｉcell１が流れる。
各基準電位発生アンプ４６−０，４６−１及び各データ検出アンプ４４−０，４４−１は、第１の実施形態と同様の動作を行い、参照電流Ｉref ０，Ｉref １及びセル電流Ｉcell０，Ｉcell１に対応する基準電位Ｖref ０，Ｖref １及び読出しデータの電位Ｖs ０，Ｖs １をそれぞれ発生する。
【００３５】
以上のように、この第２の実施形態の半導体記憶装置では、基準電位発生アンプ４６−０，４６−１，…に対して、抵抗成分の配置が同一条件となるようなデータ検出アンプ４４−０，４４−１，…とを対応させている。そのため、各読出しデータの電位Ｖｓ  ０，Ｖｓ  １と比較するための基準電位Ｖｒｅｆ  ０，Ｖｒｅｆ  １の値が適切な値に改善され、アクセスの精度が向上する。また、基準電位Ｖｒｅｆ  ０，Ｖｒｅｆ  １の値が適切な値になることにより、電源ＶＣＣのマージンが向上する。
【００３６】
第３の実施形態
図７は、本発明の第３の実施形態を示す半導体記憶装置の構成図である。
第１の実施形態を示す図１では、データセル列３０Ａ及びデータ検出アンプ３３に対してリファレンスセル列３０Ｂ及び基準電位検出アンプ３６の組みが１対１に対応していたが、この第３の実施形態の半導体記憶装置では、データセル列３０Ａ及びデータ検出アンプ３３に対し、組みとなるリファレンスセル列３０Ｂ−１，３０Ｂ−，…，３０Ｂ−Ｎ（Ｎは、２以上の整数）及び基準電位発生アンプ３６−１，３６−２，…，３６−Ｎを複数組用意して対応させている。各リファレンスセル列３０Ｂ−１，３０Ｂ−，…，３０Ｂ−Ｎの出力側が各基準電位発生アンプ３６−１，３６−２，…，３６−Ｎに接続され、これらの基準電位発生アンプ３６−１，３６−２，…，３６−Ｎの出力端子が共通に接続された上でデータ検出アンプ３３のＮＭ０Ｓ３３ｂのゲートに接続されている。
【００３７】
この半導体記憶装置では、ワード線ＷＬ０〜ＷＬｎを選択して選択信号で駆動すると、各リファレンスセル列３０Ｂ−１，３０Ｂ−，…，３０Ｂ−Ｎが参照電流Ｉｒｅｆ１，Ｉｒｅｆ２，…ＩｒｅｆＮを流す。各基準電位発生アンプ３６−１，３６−２，…，３６−Ｎは、参照電流Ｉｒｅｆ１，Ｉｒｅｆ２，…ＩｒｅｆＮに対応する基準電位Ｖｒｅｆ１，Ｖｒｅｆ２，…，ＶｒｅｆＮをそれぞれ発生する。基準電位発生アンプ３６−１，３６−２，…，３６−Ｎの出力端子は共通に接続されているので、データ検出アンプ３３のＮＭ０Ｓ３３ｂのゲートには、基準電位Ｖｒｅｆ１，Ｖｒｅｆ２，…，ＶｒｅｆＮの平均値が入力される。データ検出アンプ３３は、データセル列３０Ａから与えられたセル電流Ｉｃｅｌｌに対応する電位Ｖｓ  を、その基準電位Ｖｒｅｆ１，Ｖｒｅｆ２，…，ＶｒｅｆＮの平均値を利用したセンス増幅により生成し、読出しデータとして出力する。
【００３８】
以上のように、この第３の実施形態では、データセル列３０Ａ及びデータ検出アンプ３３に対し、リファレンスセル列３０Ｂ−１，３０Ｂ−，…，３０Ｂ−Ｎ及び基準電位発生アンプ３６−１，３６−２，…，３６−Ｎの組みを複数用意して対応させ、基準電位発生アンプ３６−１，３６−２，…，３６−Ｎの出力端子を共通に接続してＮＭ０Ｓ３３ｂのゲートに接続している。そのため、ＮＭ０Ｓ３３ｂのゲートには、複数の基準電位Ｖｒｅｆ１，Ｖｒｅｆ２，…，ＶｒｅｆＮの平均値が入力されるので、第１の実施形態のように１種類の基準電位Ｖｒｅｆ  を入力した場合よりも安定したセンス増幅ができるようになる。さらに、ＮＭ０Ｓ１とＤＭ０Ｓ２の交互配置する列が増加することになり、パターニングやプロセスで発生するばらつきの影響を緩和できるという利点が得られる。
【００３９】
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１）  図８は、図１の第１の実施形態の変形例を示す半導体記憶装置の構成図である。
第１の実施形態及び第３の実施形態では、データセル列３０Ａ及びリファレンスセル列３０Ｂに、ＤＭ０Ｓ２を配置しているが、ＮＭ０Ｓ１のみで構成することも可能である。例えば図８のように、ＤＭ０Ｓの代わりに、ソース及びドレイン間を短絡したＮＭ０Ｓ１を用いることにより、ワード線ＷＬ０〜ＷＬｎの電圧の“Ｈ”及び“Ｌ”にかかわらずオン状態を維持するようにでき、ＤＭ０Ｓ２を用いた場合と同様の効果が得られる。ＮＭ０Ｓ１のソース及びドレイン間の短絡は、拡散層やコンタクトやメタル形成等によって実現可能であるが、いずれの場合も、ＮＭ０Ｓ１のオン抵抗よりも低い値を示すので、基準電位Ｖref の最適化に有効である。
【００４０】
（２）  第３の実施形態では、第１の実施形態における１つのデータ検出アンプ３３に対して複数の基準電位発生アンプ３６−１，３６−２，…，３６−Ｎを設けた構成にしているが、第２の実施形態の場合にも、１つのデータ検出アンプ４４に対し複数の基準電位発生アンプを対応させて設けてもよい。このようにして基準電位の平均値を１つデータ検出アンプに入力するようにすると、例えば各メモリセルが“Ｌ”の場合も微小なセル電流を流し、“Ｈ”の場合にはそれよりも多くのセル電流を流すような時には、セル電流の差が低いので、参照電圧Ｖref を平均値化してデータ検出アンプに入力するようにすれば、入力値が最適化できる。
【００４１】
【発明の効果】
以上詳細に説明したように、第１及び第２の本発明によれば、参照電流生成部は、データセル列を構成する各メモリセルに対応して設けられた第１型トランジスタ及び第２型トランジスタが、電源と参照電流生成部の出力端子との間に交互に直列に接続された第１の電流パスと、第２型トランジスタ及び第１型トランジスタが、電源と出力端子との間にその第１の電流パスとは逆になるように交互に直列に接続された第２の電流パスとで構成したので、参照電流の電流値が低くなり、データの読出しが容易になると共に、アクセス時間を短縮できる。
【００４２】
第３の発明によれば、製造上の理由から、メモリセルを構成するトランジスタの両端には抵抗成分が付くので、電源から各ビット線側を見たときの、該ビット線に接続されたメモリセルを構成するトランジスタに対する抵抗成分の付く位置やその値のメモリセル配置条件と、電源から各リファレンスビット線側を見たときの、該リファレンスビット線に接続されたメモリセルを構成するトランジスタに対する抵抗成分の付く位置やその値のメモリセル配置条件とが、同一の条件となるような前記ビット線及び前記リファレンスビット線が対になるように、各基準電位発生部と各データ検出部とを対応させて、この対応させた該基準電位発生部から発生する基準電位を該データ検出部に与える構成にしている。これにより、セル電流とそれに対応する参照電流の電流値を設定する条件が等しくなり、セル電流が増減しても参照電流が同様に増減し、読出しデータに対する基準電位が最適化でき、容易な読出しが可能になると共に、アクセス時間を短縮できる。
【００４３】
第４の発明によれば、第１、第２または第３の発明の半導体記憶装置において、各データ検出部に対応する基準電位発生部をそれぞれ複数設け、各データ検出部は、基準電位発生部で発生する複数の基準電位の平均値を、センス増幅で用いる基準電位とするので、パターンやプロセスの状態により、個々の基準電位が望ましくない時にもその影響が緩和できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体記憶装置の構成図である。
【図２】ＮＡＮＤ型メモリセルを有する従来の第１の半導体記憶装置を示す構成図である。
【図３】ＮＯＲ型メモリセルを有する従来の第２の半導体記憶装置を示す構成図である。
【図４】図２の読出し波形を示す図である。
【図５】図１の読出し波形を示す図である。
【図６】本発明の第２の実施形態を示す半導体記憶装置の構成図である。
【図７】本発明の第３の実施形態を示す半導体記憶装置の構成図である。
【図８】図１の第１の実施形態の変形例を示す半導体記憶装置の構成図である。
【符号の説明】
１    ＮＭ０Ｓ
２    ＤＭ０Ｓ
３    ＥＭ０Ｓ
３０Ａ    データセル列
３０Ｂ，３０Ｂ−１〜３０Ａ−Ｎ    リファレンスセル列
３０−１，３０−２    電流パス
３３，４４−０，４４−１，…    データ検出アンプ
３６，３０Ｂ−１〜３０Ａ−Ｎ，４６−０，４６−１，…    基準電位発生アンプ
４０Ａ    データセル群
４０Ｂ    リファレンスセル群
ＷＬ０〜ＷＬｎ    ワード線
Ｂ０，Ｂ１，…    ビット線
ＲＢ０，ＲＢ１，…    リファレンスビット線
Ｉｃｅｌｌ    セル電流
Ｉｒｅｆ      参照電流
【図１】
0003620992.tif 000002
【図２】
0003620992.tif 000003
【図３】
0003620992.tif 000004
【図４】
0003620992.tif 000005
【図５】
0003620992.tif 000006
【図６】
0003620992.tif 000007
【図７】
0003620992.tif 000008
【図８】
0003620992.tif 000009