(57)【特許請求の範囲】
【請求項１】
実質的に組成、結晶構造は同一であるセラミック薄膜が２層以上積層されており、各層の配向性が異なる誘電体セラミック層からなる複合セラミック薄膜を有することを特徴とするセラミック電子部品。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はセラミック電子部品及びその製造方法に関する。具体的には、セラミックコンデンサ等の誘電体セラミックの薄膜を使用したセラミック電子部品及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電子部品の分野においては回路の高密度化に伴い、積層コンデンサ等の一層の微小化及び高性能化が望まれている。積層コンデンサ等の誘電体セラミックを用いたセラミック電子部品を高性能化する場合の一つの手法として誘電体セラミックを薄膜形成法により形成する方法がある。例えば積層コンデンサの誘電体セラミックをスパッタリング法で形成して薄膜化し、高容量化を図った積層コンデンサが開示されている（例えば、特開昭５６−１４４５２３号公報）。この方法で作製された積層コンデンサは、同一サイズの従来品に比べ飛躍的に高容量化を達成することができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記方法で作製された積層コンデンサは耐電圧が低く、リークしやすいという問題点があった。また薄膜化した誘電体セラミックにリークする部分とそうでない部分とがあり、電子部品としての信頼性を著しく低下させていた。
【０００４】
本発明は叙上の従来例の欠点に鑑みてなされたものであり、その目的とするところは、少なくとも２層以上の配向性の異なる層を有するセラミック薄膜を用いることにより、リークを少なくして耐電圧を高めた信頼性のあるセラミック電子部品を提供することにある。
【０００５】
【課題を解決するための手段】
本発明のセラミック電子部品は、実質的に組成、結晶構造は同一であるセラミック薄膜が２層以上積層されており、各層の配向性が異なる誘電体セラミック層からなる複合セラミック薄膜を有することを特徴としている。
【０００８】
本発明のセラミック電子部品にあっては、複合セラミック薄膜を、実質的に組成、結晶構造は同一であるセラミック薄膜が２層以上積層されており、各層の配向性が異なる誘電体セラミック層から構成しているので、複合セラミック薄膜全体として耐電圧が向上し、また、複合セラミック薄膜からリークする確率を飛躍的に減少することができる。したがって、この複合セラミック薄膜を用いたセラミック電子部品においては、リーク電流を少なくして耐電圧を高めることができ、セラミックス電子部品の信頼性を高めることができる。
【００１０】
【実施例】
図１は、本発明の一実施例であるセラミック電子部品１の概略構成図であって、セラミック電子部品１は、基板２上に積層された下部電極３、誘電体薄膜４及び上部電極５などから構成されている。誘電体薄膜４は、ＣＶＤ法などの薄膜形成法により形成されていて、薄膜部４ａと薄膜部４ｂの２層から構成されている。このような誘電体薄膜４を用いたセラミック電子部品１にあっては、その耐電圧を向上させることができ、誘電体薄膜４からのリークを減少させることができるので、セラミック電子部品１の信頼性を高めることができる。これは、誘電体薄膜４を構成する各薄膜部４ａ，４ｂ同志、若しくはそれらの界面において電気的性質が変化するためであると考えられる。例えば、このセラミック電子部品１は、積層コンデンサ、多層回路基板、積層型バリスタや圧電素子などのセラミック電子部品に応用することができる。
【００１１】
具体的実施例
以下、本発明の具体的実施例であるセラミック電子部品１に基づき詳述する。まず単結晶ＭｇＯの（ｈ００）基板（ｈは０より大きい整数）を基板２として用い、単結晶ＭｇＯの（ｈ００）面にＰｔを５００℃でスパッタリングして基板２上に（ｈ００）方位のＰｔ層をエピタキシャル成長させ下部電極３を形成し、その上に下部電極３を取り出すためのステンレス（ＳＵＳ）製のメタルマスク（図示せず）を載置した。
【００１２】
次に、基板２をＣＶＤ装置（図示せず）のサセプタ上に保持して、基板温度を８００℃に保ちながら、Ｓｒ（ＤＰＭ）２（Ｐｈｅｎ）２〔ただし、ＤＰＭ＝Ｃ１１Ｈ１９０２，Ｐｈｅｎ＝Ｃ１２Ｈ８Ｎ２〕及びＴｉ（ｉ・Ｏ−Ｐｒ）４〔チタンイソプロポキシド〕を用いて、熱ＣＶＤ法によってＳｒＴｉＯ３による薄膜部４ａを１時間成膜した。降温後、薄膜部４ａを成膜させた基板２をＣＶＤ装置から取り出し、アセトン中で超音波洗浄を行なった後、再びサセプタに載置してさらに１時間、薄膜部４ａの上にさらにＳｒＴｉＯ３による薄膜部４ｂを熱ＣＶＤ法により成膜させ、２層の薄膜部４ａ，４ｂからなる誘電体薄膜４を形成した。
【００１３】
最後に、誘電体薄膜４上にＡｇを蒸着して直径１ｍｍの上部電極５を形成して、セラミック電子部品１を作製した。
【００１４】
このようにして作製された２層の薄膜部４ａ，４ｂからなる誘電体薄膜４を用いたセラミック電子部品１の効果を確かめるために試験を行なった。この試験は、上記のようにして作製した２０個の実施例試料を用いて行ない、１００ｍＶ、１ｋＨｚの条件下で静電容量Ｃ及び損失係数ｔａｎδ（＝ε″／ε′：ε′，ε″は複素誘電率）、誘電体薄膜４の比誘電率並びにショート確率を求めた。
【００１５】
比較例１
比較例１として、実施例試料と同様に下部電極を形成した基板上にメタルマスクを載置し、熱ＣＶＤ法によりＳｒＴｉＯ３の誘電体薄膜を１時間成膜させたのち降温させ、誘電体薄膜上にＡｇを蒸着させて比較例１の試料を作製し、同一項目について試験を行なった。
【００１６】
比較例２
また、比較例２として、比較例１と同様にして熱ＣＶＤ法によりＳｒＴｉＯ３の誘電体薄膜を２時間成膜させた比較例２の試料を作製し、同一項目について試験を行なった。
【００１７】
試験結果
実施例試料及び各比較例試料について得られた試験結果を表１に示す。
【００１８】
【表１】
0003622773.tif 000002
【００１９】
表１からわかるように、実施例試料においては損失係数も比較例１，２に比べて減少しており、リークが少なくなったことが分かる。また、ショート確率が著しく減少しており、信頼性の高いセラミック電子部品を得られることが分かった。また、配向性の異なる２つの層を有する誘電体薄膜によっては、静電容量に大きな影響を与えることはなかった。
【００２０】
次に、誘電体薄膜の配向性を確かめるために、実施例試料、比較例１及び比較例２の誘電体薄膜について、それぞれＸ線回折法により分析したところ、比較例１及び比較例２の各試料においては、ＳｒＴｉＯ３の（ｈ００）方位のピークのみが観察されたのに対し、実施例試料においては（ｈ００）方位の他、（ｈｈ０）方位及び（ｈｈｈ）方位のピークが観察された。このことより実施例試料においては、アセトンによる洗浄前に形成した薄膜部４ａと洗浄後に形成した薄膜部４ｂとでは、ＳｒＴｉＯ３結晶の配向状態が異なることが確認された。
【００２１】
なお、本実施例においては、まず薄膜部４ａを成膜してアセトン洗浄した後にさらに薄膜部４ｂを形成させることにより、２つの配向性の異なる層を有する誘電体薄膜４を形成させたが、ＣＶＤ法の成膜温度や成膜時の圧力等を変化させることにより、２つ以上の異なる配向性を有する誘電体薄膜４を形成することも可能である。また、本実施例では、配向性の違いを明らかにするために、単結晶基板を用いたが、多結晶基板、あるいはガラス基板でも同様の効果が得られる。
【００２２】
また、ＣＶＤ法によって誘電体薄膜４を形成させる以外に、他の薄膜形成法を用いることができる。さらに、２種以上の薄膜形成法を組合せることにより誘電体薄膜４を形成してもよいが、同一成膜法で誘電体薄膜４を形成すれば１種類の成膜装置を使用するだけでよいので、容易且つコスト的に有利である。
【００２３】
【発明の効果】
複合セラミック薄膜を、実質的に組成、結晶構造が同一である２層以上の配向性の異なる誘電体セラミック層から構成しているので、複合セラミック薄膜全体として耐電圧が向上し、また、複合セラミック薄膜からリークする確率を飛躍的に減少することができる。したがって、この複合セラミック薄膜を用いたセラミックス電子部品においては、リークを少なくして耐電圧を高めることができ、セラミックス電子部品の信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるセラミック電子部品を一部破断した概略構成図である。
【符号の説明】
１  セラミック電子部品
３  下部電極
４  誘電体薄膜
４ａ，４ｂ  薄膜部
５  上部電極
【図１】
0003622773.tif 000003