(57)【特許請求の範囲】
【請求項１】
表面実装型電子部品の実装面に所定パターンで形成された複数の電極端子に対応して、基板面にそれぞれ第１の電極が形成されてなる配線基板と、
各上記第１の電極を覆うように上記配線基板の上記基板面に張り付けられた表層形成基板と、
上記表層形成基板における上記表面実装型電子部品の上記実装面との対向面に設けられ、各上記第１の電極にそれぞれ対応して形成された突起部と、
各上記突起部の先端にそれぞれ形成された第２の電極と
を具え、上記表層形成基板の上記対向面に、異方性導電フイルムを介して上記表面実装型電子部品を実装する
ことを特徴とする回路基板。
【請求項２】
各上記第１の電極は、対応する各上記第２の電極とそれぞれ導通接続されている
ことを特徴とする請求項１に記載の回路基板。
【請求項３】
表面実装型電子部品の実装面に所定パターンで形成された複数の電極端子に対応して、配線基板の基板面にそれぞれ第１の電極を形成する第１の工程と、
各上記第１の電極を覆うように上記配線基板の上記基板面に表層形成基板を張り付けるようにして、当該表層形成基板における上記表面実装型電子部品の上記実装面との対向面に、各上記第１の電極にそれぞれ対応する突起部を設ける第２の工程と、
各上記突起部の先端にそれぞれ第２の電極を形成する第３の工程と、
上記表層形成基板の上記対向面に、上記表面実装型電子部品を位置決めした後、異方性導電フイルムを介して搭載して熱圧着する第４の工程と
を具えることを特徴とする表面実装型電子部品の実装方法。
【請求項４】
各上記第１の電極は、対応する各上記第２の電極とそれぞれ導通接続されている
ことを特徴とする請求項３に記載の表面実装型電子部品の実装方法。
【発明の詳細な説明】
【０００１】
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術（図８及び図９）
発明が解決しようとする課題
課題を解決するための手段
発明の実施の形態（図１〜図７）
発明の効果
【０００２】
【発明の属する技術分野】
本発明は回路基板及び表面実装型電子部品の実装方法に関し、例えば、半導体チツプをフリツプチツプ法により配線基板上に実装する際に適用して好適なものである。
【０００３】
【従来の技術】
近年、パーソナルデイジタルセルラホン、ＶＣＲ（Ｖｉｄｅｏ  Ｃａｍｅｒａ  Ｒｅｃｏｒｄｅｒ  ）及び地上波又は衛星放送用のチユーナ等の電子機器においては、信号伝送、信号処理及び信号記録のデジタル化が進行すると共に、取り扱われる情報量も増大し、またシステムクロツクも増加する傾向にある。
さらに電子機器においては、セルラ電話、ＩＳＤＮ（Ｉｎｔｅｇｒａｔｅｄ  Ｓｅｒｖｉｃｅｓ  Ｄｉｇｉｔａｌ  Ｎｅｔｗｏｒｋ  ）及びパーソナルコンピユータ（ＰＣ）等の情報通信（ネツトワーク）技術の進展により、様々な機器に対して高周波ブロツクや高速シリアルインタフエイス等が搭載されるようになされている。
【０００４】
このようなデジタル化及び信号の高速化といつたシステムの変化に伴い、近年ではノイズの減少や機器の小型化の要請により、半導体チツプの実装方法としてマルチチツプモジユール（ＭＣＭ：Ｍｕｌｔｉ−ｃｈｉｐ−ｍｏｄｕｌｅ）化による実装方法や、フリツプチツプ実装等のベアチツプ実装方法が用いられている。
特にフリツプチツプ実装方法においては、通常、半導体チツプの入出力電極（パツド）上にそれぞれ突起状電極（バンプ）を形成し、当該半導体チツプをフエイスダウン法により配線基板上にはんだ等を介して実装するようになされている。
【０００５】
このためフリツプチツプ実装方法は、ワイヤボンデイング等を用いた実装方法と比較して、低インダクタンス及び低容量でなり、かつ配線パスが短く形成されるといつた高速及び高周波特性に優れた特徴を有する。さらに直接ガラスエポキシ基板等へ半導体チツプを搭載し得ることから、高密度実装を実現することができる。
【０００６】
ここで、フリツプチツプ接続の例としては、半導体チツプ接続パツド上に高融点はんだバンプを形成し、実装配線基板上にははんだプリコートを行つて接続するはんだフリツプチツプ法、また半導体チツプ接続パツド上に金（Ａｕ）ワイヤボンデイングを用いて金バンプを形成し、銀（Ａｇ）ペーストなどの導電性ペーストをバンプ上に適量転写した後、直接実装配線基板上にマウント接続する導電性樹脂フリツプチツプ法等がある。
【０００７】
ここで図８に示すように、フリツプチツプ接続によるプリント回路基板１において、配線基板２の基板面２Ａに所定の電極パターン３が形成され、当該電極パターン３に対応して半導体チツプ４の各金属バンプ５が位置合わせされて実装されている。このようなプリント回路基板１におけるフリツプチツプ接続の熱的信頼性は、半導体チツプ４と配線基板２との間の空間部（以下、これを接続部と呼ぶ）６にかかる熱ストレスの大きさによつて決定される。すなわち熱ストレスεＦは、実装される配線基板２の熱膨張係数α２と半導体チツプ４の熱膨張係数α１との差Δα（＝α２−α１）、半導体チツプ４のサイズ２×Ｌｃ、熱サイクルの温度差Ｔ、接続部６の半径ｒ、高さｈ及び体積Ｖ並びに配線基板２の材料に固有な定数β等の物理的構造によつて決定され、次式
【数１】
0003619624.tif 000002
で表される。従つて、熱的信頼性を確保するには、一般に接続部６の高さｈを高く、配線基板２の断面積を大きくとるようにすれば良い。
【０００８】
また低価格なガラスエポキシプリント基板の熱膨張係数は１０〜２０〔ｐｐｍ  〕であるのに対し、半導体チツプの熱膨張係数は  ３．５〔ｐｐｍ  〕であり、その差が非常に大きいことから、熱的信頼性の向上を図るべく、通常は半導体チツプと配線基板との間隙を樹脂封止することにより、接続部にかかる熱ストレスを分散及び緩和するようになされている。
【０００９】
ところが、半導体チツプの集積度が上がるのに伴つて、当該半導体チツプから引き出される信号線の数が増加することから、これに反比例して周辺の接続パツドのピツチは減少することとなる。
実際上、上述した金属的な接合によるはんだフリツプチツプ法及び導電性樹脂フリツプチツプ法等のフリツプチツプ実装法において、安価なガラスエポキシ基板を配線基板として用いる場合、十分な信頼性を確保できる高さとしては７０〜  １００〔μｍ〕が必要とされており、この結果、隣接接続点が短絡することなく形成できる接続ピツチは  １５０〔μｍ〕程度が上限とされている。
【００１０】
このため金属的な接合を行わないフリツプチツプ実装法が考えられており、その一例として異方性導電フイルムを用いたフリツプチツプ実装によるプリント回路基板を図９に示す。
図９において、プリント回路基板１０では、半導体チツプ１１の実装面１１Ａに複数のアルミニウム（Ａｌ）パツド１２が所定パターンで形成され、当該各アルミニウムパツド１２に対応してそれぞれ金（Ａｕ）バンプ１３が金ワイヤボンデイング方法により形成されている。
またガラスエポキシ樹脂でなる多層配線基板１４の基板面１４には複数のランド１５が所定パターンで形成され、当該各ランド１５を覆うように異方性導電フイルム１６が張り付けられている。この異方性導電フイルム１６は所定の厚みを有し、内部に複数の導電性粒子１７が分散して混入された構成からなる。
【００１１】
この半導体チツプ１１を多層配線基板１４に実装するには、まず半導体チツプ１１の実装面１１Ａを多層配線基板１４の基板面１４Ａに対向させた後、各金バンプ１３を当該基板面１４Ａに形成された各ランド１５に対応させて位置合わせする。この状態において、  １００〜  ２４０〔℃〕、５〜４０〔ｓｅｃ  〕及び１バンプ当たりの圧力５〜  １００〔ｇ〕で熱圧着することにより、半導体チツプ１１及び多層配線基板１４間の接続部１８に異方性導電フイルム１６が充填され、この結果、半導体チツプ１１は簡単に多層配線基板１４の基板面１４Ａにフリツプチツプ実装される。
【００１２】
このように、異方性導電フイルム１６を用いたフリツプチツプ実装方法においては、電気的接続が金属的接合によらずに樹脂の接着力に基づく接触であるため、金属疲労断裂モードで熱的信頼性が支配されることなく、この結果接続点の微細化を実現し得る。これと同時に加熱圧着時においても金属の溶融が起きないため、微細ピツチ接続においても十分対応することができる。
【００１３】
【発明が解決しようとする課題】
ところで、安価なガラスエポキシ基板等のプリント配線基板を用いて微細ピツチ接続を実現するためには、配線基板の基板面に所定パターンで形成される各ランドのピツチを微細化する必要がある。
通常、配線基板の基板面に所定パターンで各ランドを形成する場合、ウエツトエツチング法を用いて形成するが、当該各ランドのピツチを微細化するためには、極力薄い銅箔でなる基板を加工してランドパターンを形成する必要がある。
ところが、このように加工された各ランドの高さは、ピツチの微細化に比例して低くなり、一般にピツチが微細化されるとランド高さを高くすることは困難となる。この傾向は、半導体チツプの実装面に形成される金属バンプについても同様となる。
【００１４】
従つて、図９に示す異方性導電フイルム１６を用いたフリツプチツプ実装によるプリント回路基板１０では、半導体チツプ１１及び多層配線基板１４間の接続部１８の空隙が小さくなつても熱的信頼性についての問題はないが、熱圧着時に異方性導電フイルム１６内の導電粒子１７が接続部１８内に流出するおそれがある。この場合、接続部１８内に流出した複数の導電粒子１７が互いに接合し、隣え合うランド１５間で短絡が生じるという問題があつた。
【００１５】
本発明は以上の点を考慮してなされたもので、隣り合う電極間で短絡が生じるのを防止して高密度実装を実現し得る回路基板及び表面実装型電子部品の実装方法を提案しようとするものである。
【００１６】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、表面実装型電子部品の実装面に所定パターンで形成された複数の電極端子に対応して、基板面にそれぞれ第１の電極が形成されてなる配線基板と、各第１の電極を覆うように配線基板の基板面に張り付けられた表層形成基板と、表層形成基板における表面実装型電子部品の実装面との対向面に設けられ、各第１の電極にそれぞれ対応して形成された突起部と、各突起部の先端にそれぞれ形成された第２の電極とを設け、表層形成基板の対向面に、異方性導電フイルムを介して表面実装型電子部品を実装するようにした。
【００１７】
また本発明においては、表面実装型電子部品の実装面に所定パターンで形成された複数の電極端子に対応して、配線基板の基板面にそれぞれ第１の電極を形成する第１の工程と、各第１の電極を覆うように配線基板の基板面に表層形成基板を張り付けるようにして、当該表層形成基板における表面実装型電子部品の実装面との対向面に、各第１の電極にそれぞれ対応する突起部を設ける第２の工程と、各突起部の先端にそれぞれ第２の電極を形成する第３の工程と、表層形成基板の対向面に、表面実装型電子部品を位置決めした後、異方性導電フイルムを介して搭載して熱圧着する第４の工程とを設けるようにした。
【００１８】
このように配線基板の基板面に形成された各第１の電極を覆うように当該基板面に表層形成基板を張り付けておき、当該表層形成基板における表面実装型電子部品の実装面との対向面に、当該表面実装型電子部品の各電極端子にそれぞれ対応する突起部と、当該各突起部の先端にそれぞれ第２の電極とを形成するようにしたことにより、配線基板の基板面に表面実装型電子部品を位置決めした後、異方性導電フイルムを介して搭載して熱圧着する際に、異方性導電フイルム内の複数の導電粒子のうち、各電極端子及び対応する第２の電極間の接続に取り込まれない各導電粒子が、各突起部間に形成された溝部内に流れ込み、この結果、隣り合う電極間で短絡が生じるのを防止することができる。
【００１９】
【発明の実施の形態】
以下図面において、本発明の一実施例を詳述する。
【００２０】
図９との対応部分に同一符号を付して示す図１において、プリント回路基板３０の多層配線基板３１は、従来のプリント回路基板１０の構成に加えて、多層配線基板１４の基板面１４Ａにガラスエポキシ樹脂でなる基板（以下、これを表層形成基板と呼ぶ）３２が積層されると共に、当該表層形成基板３２の上面３２Ａには複数のランド１５に対応してそれぞれランド３３が形成されている。さらにこの表層形成基板３２の上面３２Ａには、異方性導電フイルム１６が張り付けられ、当該異方性導電フイルム１６を介して半導体チツプ１１が実装されている。
【００２１】
この場合、多層配線基板１４の基板面１４Ａに形成された各ランド（第１の電極）１５は、従来（図９）と異なり、それぞれダミー用のランドとして取り扱われ、当該各ランド１５を覆うように表層形成基板３２が基板面１４Ａに積層形成されている。この表層形成基板３２の上面３２Ａには、各ランド１５に対応する部位が突出すると共に（以下、この突出部位をそれぞれ突起部３２Ｂと呼ぶ）、当該各突起部３２Ｂ間にはそれぞれ溝３２Ｃが形成されている。さらに表層形成基板３２の上面３２Ａにおける各突起部３２Ｂ上にはそれぞれランド（第２の電極）３３が形成されている。
【００２２】
ここで、図２（Ａ）〜（Ｃ）において、多層配線基板１４の基板面１４Ａに表層形成基板３２を加工形成する工程を示す。
まず多層配線基板１４の基板面１４Ａに銅（Ｃｕ）箔を張り付けた後、レジスト塗布しておく。続いて当該レジストを露光処理した後、ウエツトエツチング法によりパターン形成されたレジスト以外を取り除くことにより、当該パターン以外の銅箔が溶解して各ランド１５が形成される（図２（Ａ））。
【００２３】
続いて、多層配線基板１４の基板面１４Ａに、感光性かつ平板状でなる表層形成基板３２をカーテンコート法又はドライフイルム貼り付け法等によつて張り付ける。これにより、表層形成基板３２の上面３２Ａには、ダミー用の各ランド１５に相当する部分にそれぞれ突起部３２Ｂが形成されると共に、当該各突起部３２Ｂ間にはそれぞれ溝３２Ｃが形成される（図２（Ｂ））。
【００２４】
この後、基板面１４Ａに各ランド１５を形成した場合と同様に、表層形成基板３２の上面３２Ａに、各突起部３２Ｂの配置パターンに対応して銅（Ｃｕ）箔をエツチングすることにより、当該各突起部３２Ｂ上にそれぞれランド３３を形成する（図２（Ｃ））。さらに当該各ランド３３の表面に金（Ａｕ）又はニツケル（Ｎｉ）等でメツキ処理することにより、各ランド３３の接続高さを確保することができる。
【００２５】
続いて図３（Ａ）〜（Ｃ）において、このように作製された６層導体を有する多層配線基板３１（図３（Ａ））を実装基体とするフリツプチツプ実装工程を示す。まず多層配線基板３１における表層形成基板３２の上面３２Ａを覆うように、異方性導電フイルム１６を張り付けた後、当該フイルム樹脂のガラス転移温度以下に加熱して仮接着する（図３（Ｂ））。なお、この異方性導電フイルム１６には、直径２〜１０〔μｍ〕程度の金（Ａｕ）又はニツケル（Ｎｉ）等でなる複数の導電粒子１７が分散されている。
【００２６】
この後、半導体チツプ１１の実装面１１Ａに形成された各金バンプ１３を、表層形成基板３２の上面３２Ａに形成された各ランド３３に対応させて位置合わせしてマウントした後、  １００〜  ２４０〔℃〕、５〜４０〔ｓｅｃ  〕及び１バンプ当たりの圧力５〜  １００〔ｇ〕で熱圧着することにより、半導体チツプ１１及び表層形成基板３２間に異方性導電フイルム１６が充填され、この結果、半導体チツプ１１は表層形成基板３２の上面３２Ａにフリツプチツプ実装される（図３（Ｃ））。
【００２７】
因みに、図４（Ａ）〜（Ｄ）において、半導体チツプ１１の実装面１１Ａにワイヤボンデイング装置（図示せず）を用いて複数の金バンプ１３を形成する工程を示す。このワイヤボンデイング装置では、キヤピラリ４０から金（Ａｕ）ワイヤ４１が引き出されるようになされている。まずキヤピラリ４０から所定の長さで引き出された金（Ａｕ）ワイヤ４１の先端を放電させて溶融することにより、ボール状の塊（以下、これを金ボールと呼ぶ）４１Ａを形成する（図４（Ａ））。
【００２８】
続いてこの金ボール４１Ａを半導体チツプ１１の実装面１１Ａに形成された所定形状のアルミニウム（Ａｌ）パツド１２上に位置合わせした後、超音波加熱しながら矢印ｚで示す方向に押圧することにより、金ボール４１Ａを圧着させる（図４（Ｂ））。次いでキヤピラリ４０を矢印ｚで示す方向とは逆方向に上昇させて、金ボール４１Ａから金ワイヤ４１を引きちぎることにより鋲状のバンプ（以下、これをスタツドバンプと呼ぶ）４１Ｂを形成する（図４（Ｃ））。
このように図４（Ａ）〜（Ｃ）に示す金ボール４１Ａの形成工程を繰り返すことにより、半導体チツプ１１の実装面１１Ａに所定パターンで形成された複数のアルミニウムパツド１２の全てに対応してそれぞれスタツドバンプ４１Ｂが形成される。
【００２９】
ここで、ワイヤボンデイング装置には、矢印ｚで示す方向又はこれとは逆方向に上下移動自在なレベリングツール４２が設けられ、当該レベリングツール４２の下側先端部が複数のスタツドバンプ４１Ｂ全てに相当する平坦面４２Ａでなる略円柱状に形成されている。次いで、このレベリングツール４２の平坦面４２Ａを半導体チツプ１１の実装面１１Ａに位置合わせした後、当該レベリングツール４２を矢印ｚで示す方向に下降移動させることにより、これら複数のスタツドバンプ４１Ｂが平坦面４２Ａに当接押圧され、この結果一括して平坦化（レベリング）される（図４（Ｄ））。かくして図５に示すように、半導体チツプ１１の実装面１１Ａに所定パターンで形成されたアルミニウムパツド１２に対応してそれぞれ金バンプ１３（４２Ｂ）を対応して形成することができる。
【００３０】
以上の構成において、半導体チツプ１１の実装面１１Ａに形成された各金バンプ１３に対応して多層配線基板１４の基板面１４Ａにダミー用の各ランド１５を形成しておき、当該各ランド１５を覆うように板状でなる表層形成基板３２を張り付けることにより、表層形成基板３２の上面３２Ａにおける各ランド１５に相当する部分にそれぞれ突起部３２Ｂを形成させると共に当該各突起部３２Ｂ間にそれぞれ溝３２Ｃを形成させる。さらに当該各突起部３２Ｂ上にそれぞれランド３３を形成しておく。
【００３１】
この後、表層形成基板３２の上面３２Ａに半導体チツプ１１の実装面１１Ａを異方性導電フイルム１６を介して位置合わせした後マウントし、当該異方性導電フイルム１６を表層形成基板３２及び半導体チツプ１１に対して所定温度及び所定時間で熱圧着させる。このとき、異方性導電フイルム１６内の複数の導電粒子１７のうち、各金バンプ１３及び対応するランド３３間の接続に取り込まれない導電粒子１７が、表層形成基板３２の上面３２Ａに形成された各溝３２Ｃ内に流れ込むことから、隣り合うランド３３間の近傍で導電粒子１７同士が互いに接合するのを回避することができ、この結果隣り合うランド３３間で短絡が生じるのを防止することができる。
【００３２】
さらに半導体チツプ１１の実装面１１Ａに形成された各金バンプ１３間のピツチが微細化した場合でも、短絡によつて高歩留りが生じるのを回避し得、この結果、異方性導電フイルム１６内における接続部の寄生成分を低下させることができ、かくして信号の高速化及び低ノイズ化を実現することができる。
さらにはんだフリツプチツプ法等とは異なり、接続の際にフラツクスを用いる必要がなくて済み、このため洗浄工程及び接続後の樹脂封止工程が不要となることから、比較的実装工程の簡易化を図ると共に、実装工程にかかる時間を短縮化することができる。
【００３３】
以上の構成によれば、多層配線基板１４の基板面１４Ａに表層形成基板３２を張り付けて、当該表層形成基板３２の上面３２Ａに、半導体チツプ１１の実装面１１Ａに形成された各金バンプ１３に対応してそれぞれ突起部３２Ｂを形成させると共に、当該各突起部３２Ｂ間にそれぞれ溝３２Ｃを形成させるようにしたことにより、表層形成基板３２及び半導体チツプ１１間に異方性導電フイルム１６を熱圧着させる際に、当該異方性導電フイルム１６内の複数の導電粒子１７のうち、各金バンプ１３及び対応するランド３３間の接続に取り込まれない導電粒子１７が、各溝３２Ｃ内に流れ込み、この結果隣り合うランド３３間で短絡が生じるのを防止することができ、かくして高密度実装を実現することができる。
【００３４】
なお上述の実施例においては、表層形成基板３２の各突起部３２Ｂに対応してそれぞれ形成されるランド（第２の電極）３３と、多層配線基板１４の基板面１４Ａに形成される各ランド（第１の電極）１５とは、それぞれ電気的に接続することなく各ランド１５をダミー用として配設した場合について述べたが、本発明はこれに限らず、各ランド３３と当該各ランド３３にそれぞれ対応するランド１５とは互いに導通接続されるようにしても良い。
【００３５】
すなわち例えば図６に示すように、多層配線基板１４の基板面１４Ａに形成された各ランド１５が、それぞれ配線５０を介して基板面１４Ａの内側に形成された所定数のビアホール５１とそれぞれ導通接続されると共に、当該各ビアホール５１を介して表層形成基板３２（図示せず）の上面３２Ａに形成された各ランド３３とそれぞれ配線５２を介して導通接続するようにしても良い。
【００３６】
また上述の実施例においては、多層配線基板１４及び表層形成基板３２を共にガラスエポキシ樹脂（例えばＦＲ−４等）でなる場合について述べたが、本発明はこれに限らず、紙エポキシ基板、アラミド基板、ポリイミド基板及びＢＴ−レジン基板等の他の種々の有機配線基板や、アルミナ、ムライト及びガラスセラミツク等のセラミツク多層配線基板、銅（Ｃｕ）／ポリイミド配線等を施したシリコン（Ｓｉ）基板等その他種々の配線基板を用いるようにしても良い。
【００３７】
さらに上述の実施例においては、多層配線基板１４の基板面１４Ａに銅（Ｃｕ）等の金属でなる各ランド１５を形成しておき、当該各ランド１５を覆うように表層形成基板３２を張り付けてそれぞれ突起部３２Ｂを形成するようにした場合について述べたが、本発明はこれに限らず、表層形成基板３２に代えて、ガラスエポキシ樹脂等の有機基板又はセラミツクス基板等を各ランド１５を覆うように張り付けておき、その上面に各ランド１５に対応してそれぞれ突起を形成するようにしても良い。
【００３８】
ここで、図７に示すように、表層形成基板３２に代えてガラスエポキシ樹脂でなる有機基板５０を用いる場合には、有機基板５０をその上面５０Ａが平面状となるように多層配線基板１４の基板面１４Ａに張り付けた後、その上面５０Ａにそれぞれ半導体チツプ１１の実装面１１Ａに形成された各金バンプ１３に対応してそれぞれガラスエポキシ樹脂でなる突起部５１を形成すれば良い。なお、各突起部５１はガラスエポキシ樹脂以外の種々の材質のものを用いるようにしても良い。
【００３９】
また図示しないが、表層形成基板３２に代えてセラミツク基板を用いる場合には、アルミナ又はムライト等からなるダミー用のランドを多層配線基板１４の基板面１４Ａに印刷法等によつて形成した後、焼成することにより上述した表層形成基板３２の場合と同様に各突起部を形成すれば良い。
【００４０】
さらに上述の実施例においては、異方性導電フイルム１６内に分散して混入された複数の導電粒子１７として、直径２〜１０〔μｍ〕程度の金（Ａｕ）又はニツケル（Ｎｉ）等でなるものを用いた場合について述べたが、本発明はこれに限らず、プラスチツクボールに金（Ａｕ）又はニツケル（Ｎｉ）等がメツキされたものを用いるようにしても良い。
【００４１】
【発明の効果】
上述のように本発明によれば、配線基板の基板面に形成された各第１の電極を覆うように当該基板面に表層形成基板を張り付けておき、当該表層形成基板における表面実装型電子部品の実装面との対向面に、当該表面実装型電子部品の各電極端子にそれぞれ対応する突起部と、当該各突起部の先端にそれぞれ第２の電極とを形成するようにしたことにより、異方性導電フイルム内の複数の導電粒子のうち、各電極端子及び対応する第２の電極間の接続に取り込まれない各導電粒子が、各突起部間に形成された溝部内に流れ込み、この結果、隣り合う電極間で短絡が生じるのを防止することができ、かくして高密度実装を実現することができる。
【図面の簡単な説明】
【図１】本発明によるプリント回路基板の構成の一実施例を示す部分的断面図である。
【図２】実施例による表層形成基板の接続工程の説明に供する部分的断面図である。
【図３】実施例による異方性導電フイルムの接続工程の説明に供する部分的断面図である。
【図４】半導体チツプ上への金バンプ形成工程の説明に供する部分的断面図である。
【図５】半導体チツプ上への金バンプ形成例を示す部分的断面図である。
【図６】他の実施例によるプリント回路基板の構成を示す上面図である。
【図７】他の実施例によるプリント回路基板の構成を示す部分的断面図である。
【図８】従来のフリツプチツプ実装における熱的信頼性の概念を表わす側面図である。
【図９】従来のプリント回路基板の構成を示す部分的断面図である。
【符号の説明】
１０、３０……プリント回路基板、１１……半導体チツプ、１３……金バンプ、１４、３１……多層配線基板、１５……ランド、１６……異方性導電フイルム、１７……異方性導電粒子、３２……表層形成基板、３２Ｂ……突起部、３２Ｃ……溝、３３……ランド。
【図１】
0003619624.tif 000003
【図５】
0003619624.tif 000004
【図２】
0003619624.tif 000005
【図３】
0003619624.tif 000006
【図４】
0003619624.tif 000007
【図６】
0003619624.tif 000008
【図７】
0003619624.tif 000009
【図８】
0003619624.tif 000010
【図９】
0003619624.tif 000011