(57)【特許請求の範囲】
【請求項１】
複数個のワードラインと、複数個のビットラインと、前記ワードラインと前記ビットラインとの間に連結されてデータを貯蔵する複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックと、を有するメモリセルアレイと、
外部ローアドレスをデコーディングして前記セルブロックに備えられた所定ワードラインを選択するための選択信号を発生する複数個のローデコーダー回路と、
前記セルブロックに備えられたセルの中にスタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路と、を備えた半導体メモリ装置であって、
前記セルパワーラインは前記ワードライン間に前記ワードラインと同一の方向に配線され、
前記ローデコーダー回路は前記セルブロックのうち隣接した２個のセルブロックの間に配置され、
前記セルパワー救済回路は前記セルブロックの間に配置され、かつ、前記セルブロックの間の前記ローデコーダー回路が配置されていない領域と、前記メモリセルアレイの両側とに一つずつ配置され、
前記セルパワー救済回路及び前記ローデコーダは、前記ワードラインと同一の方向における位置が異なる領域に配置されていることを特徴とする半導体メモリ装置。
【請求項２】
複数個のワードラインと、複数個のビットラインと、前記ワードラインと前記ビットラインとの間に連結されてデータを貯蔵する複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックと、を有するメモリセルアレイと、
外部ローアドレスをデコーディングして前記セルブロックに備えられた所定ワードラインを選択するための選択信号を発生する複数個のローデコーダー回路と、
前記セルブロックに備えられたセルの中にスタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路と、を備えた半導体メモリ装置であって、
前記セルパワーラインは前記ワードライン間に前記ワードラインと同一の方向に配線され、
前記ローデコーダー回路は前記セルブロックのうち隣接した２個のセルブロックの間に配置され、
前記セルパワー救済回路は前記セルブロックの間に配置され、かつ、前記ローデコーダー回路の両側に一つずつ配置され、
前記セルパワー救済回路及び前記ローデコーダは、前記ワードラインと同一の方向における位置が異なる領域に配置されていることを特徴とする半導体メモリ装置。
【請求項３】
複数個のワードラインと、複数個のビットラインと、前記ワードラインと前記ビットラインとの間に連結されてデータを貯蔵する複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックと、を有するメモリセルアレイと、
外部ローアドレスをデコーディングして前記セルブロックに備えられた所定ワードラインを選択するための選択信号を発生する複数個のローデコーダー回路と、
前記セルブロックに備えられたセルの中にスタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路と、を備えた半導体メモリ装置であって、
前記セルパワーラインは前記ワードライン間に前記ワードラインと同一の方向に配線され、
前記ローデコーダー回路は前記セルブロックのうち隣接した２個のセルブロックの間に配置され、
前記セルパワー救済回路は前記セルブロックの間に配置され、かつ、前記ローデコーダー回路の間に一つずつ配置され、
前記セルパワー救済回路及び前記ローデコーダは、前記ワードラインと同一の方向における位置が異なる領域に配置されていることを特徴とする半導体メモリ装置。
【請求項４】
前記セルパワー救済回路のそれぞれは、前記セルパワーラインのうち少なくとも一つ以上の互いに異なるセルパワーラインに連結された一端と電源電圧が印加される他端を有する複数個のヒューズを備えていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体メモリ装置。
【請求項５】
前記セルパワー救済回路のそれぞれは、前記セルパワーラインのうち少なくとも一つ以上の互いに異なるセルパワーラインに連結された一端を有する複数個のヒューズと、
前記複数個のヒューズの他端に連結されたドレインと電源電圧が印加されるソースと“ロー”レベルのイネーブル信号が印加されるゲートを有する複数個のPMOSトランジスタと、を備えていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体メモリ装置。
【請求項６】
ステーティックランダムアクセスメモリのメモリセルでスタンバイ電流不良が発生したか否かに従いパワー供給ラインと不良メモリセルに対応するセルパワーラインとの間の電気的連結を選択的に遮断するためのセルパワー救済回路の配置構造であって、
前記セルパワー救済回路がワードライン方向に互いに離隔されたメモリセルアレイブロックの間に配置され、前記セルパワー救済回路を構成する複数個のヒューズがワードライン方向に所定の長さをそれぞれもってビットライン方向に並べて配置され、前記複数個のヒューズは互いに連結されていることを特徴とする配置構造。
【請求項７】
前記ヒューズは、それぞれ互いに離隔されたメモリセルアレイブロック内のメモリセルに連結された１又は複数の前記セルパワーラインと電気的に連結されていることを特徴とする請求項６に記載の配置構造。
【請求項８】
前記ヒューズは、それぞれ互いに離隔されたメモリセルアレイブロックのうち一つのメモリセルアレイブロック内のメモリセルに連結された１又は複数の前記セルパワーラインと電気的に連結されていることを特徴とする請求項６に記載の配置構造。
【請求項９】
前記セルパワーラインは、電源供給電圧を受信する金属配線ラインであり、接地電圧を受ける接地電源ラインとは、ワードラインを挟んで互いに平行に配置されていることを特徴とする請求項６に記載の配置構造。
【請求項１０】
前記ヒューズはレーザー切断の可能なポリシリコンレイヤーからなり、前記パワー供給ラインはアルミニウムを含んだ金属レイヤーからなり、前記セルパワーラインはタングステンを含んだ金属レイヤーからなることを特徴とする請求項６に記載の配置構造。
【請求項１１】
前記セルパワーラインは、ビットラインと同一層に配置された前記パワー供給ラインの下の層であってポリシリコンワードラインの上の層に、互いに異なる層において前記ビットラインと直交して配置されていることを特徴とする請求項１０に記載の配置構造。
【請求項１２】
メモリのセルパワー救済回路の配置方法であって、
前記メモリのメモリセルでスタンバイ電流不良が発生したか否かに従いパワー供給ラインと不良メモリセルに対応するセルパワーラインとの間の電気的連結を選択的に遮断するための前記セルパワー救済回路をワードライン方向に互いに離隔されたメモリセルアレイブロックの間に配置し、
前記セルパワー救済回路を構成する複数個のヒューズをワードライン方向に設定された長さをそれぞれもってビットライン方向に並べて配置し、前記複数個のヒューズは互いに連結されていることを特徴とする配置方法。
【請求項１３】
複数個のワードラインと、複数個のビットラインと、前記ワードラインと前記ビットラインとの間に連結されてデータを貯蔵する複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックと、を有するメモリセルアレイと、
外部ローアドレスをデコーディングして前記セルブロックに備えられた所定ワードラインを選択するための選択信号を発生する複数個のローデコーダー回路と、
前記セルブロックに備えられたセルの中にスタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路と、を備えた半導体メモリ装置であって、
前記セルパワーラインは前記ワードライン間に前記ワードラインと同一の方向に配線され、
前記ローデコーダー回路は前記セルブロックのうち隣接した２個のセルブロックの間に配置され、
前記セルパワー救済回路は前記セルブロックの間に配置され、前記複数個のセルパワーラインを単位として切断可能であるヒューズを含むことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、半導体メモリ装置に係るもので、特に、スタンバイ電流不良（standby current failure）が発生した不良セルを冗長セル（redundancy cell）で代替することができる半導体メモリ装置に関する。
【０００２】
【従来の技術】
携帯用情報通信機器に主に用いられる低電力半導体メモリ製品においてはスタンバイ電流が非常に重要視されているため、半導体メモリチップの設計に際しては、スタンバイ電流不良が発生した不良セルをリダンダンシセルで代替する機能について考慮する必要がある。
【０００３】
特に、スタンバイ電流不良の主原因がセルの電源電圧Vccノードに起因する漏れ電流である場合、このような不良が発生した不良セルをリペアできる可能性は、完全にセル電源電圧(Vcc)を遮断することができるセルパワー救済回路を具備しているか否やかにより決定される。従って、セルパワー救済回路を具備したかどうかは量産収率の側面にも大きな影響を与えるといえる。
【０００４】
従来の技術による半導体メモリ装置では、メモリセルアレイの各セルに電源電圧を供給するセルパワーラインがビットラインの間にビットラインと同一の方向に配線され、セルパワーラインに供給される電源電圧の遮断を可能にするセルパワー救済回路がメモリセルアレイの周辺回路部にワードライン方向に配置されており、スタンバイ電流不良が発生した不良セルが発見されると、一部のセルパワー救済回路により不良セルに連結されたセルパワーラインに供給される電源電圧を遮断し、不良セルを冗長セルで代替させる。そのようなセルパワー救済回路に関する先行技術としては特開平10-199290号及び特開平05-314790号に開示されている。
【０００５】
以下、従来技術の一例を図面を用いて説明する。
【０００６】
図９は、従来の半導体メモリ装置のセルブロックとセルパワー救済回路とローデコーダー回路の概略的なレイアウト図である。
【０００７】
従来の半導体メモリ装置は、図９に示すように、メモリセルアレイのｎ個のセルブロック10-1〜10-nのうち隣接した２個のセルブロック（(10-1,10-2)(10-3,10-4)…）の間にn/2個のローデコーダー回路（20-1,20-2,…）が一つずつ配置され、メモリセルアレイの周辺回路部（図面において上部）にｎ個のセルパワー救済回路（30-1〜30-n）がワードライン方向に配置された構造になっている。
【０００８】
前記ｎ個のセルブロック（10-1〜10-n）のそれぞれは、図示されていないが、複数個のワードラインと、複数個のビットラインと、互いに直交するワードラインとビットラインとの間に連結されてデータを貯蔵する複数個のセルと、ビットラインの間にビットラインと同一の方向に配線されて前記セルに電源電圧を供給する複数個のセルパワーラインと、を備える。
【０００９】
前記n/2個のローデコーダー回路（20-1,20-2,…）のそれぞれは、外部ローアドレスをデコーディングして、自己が担当する２個のセルブロック（(10-1,10-2)(10-3,10-4),…）に備えられた複数個のワードラインのうち所定のワードラインを選択するための選択信号を発生する。具体的には、一番目のローデコーダー回路20-1は、自己の両側に位置する２個のセルブロック10-1,10-2を担当し、２番目のローデコーダー回路20-2は、自己の両側に位置する２個のセルブロック10-3,10-4を担当し、図示されていない残りのローデコーダー回路も同様に自己の両側に位置する２個のセルブロックを担当する。
【００１０】
前記ｎ個のセルパワー救済回路30-1〜30-nのぞれぞれは、自己が担当する１個のセルブロック（10-1〜10-nのうちの一つ）に備えられた複数個のセルの中にスタンバイ電流不良が発生した不良セルが存在する場合、電源電圧を供給するセルパワーラインと電源との間を選択的に遮断する。その結果、電源との連結が切られたセルパワーラインに連結された全てのセル（不良セルだけでなく正常セルをも含む）に対する電源電圧の供給が中断され、これらのセルはリダンダンシセルで代替される。これは不良セルがカラム単位でリペアされることを意味する。
【００１１】
図10は、従来のセルパワーラインの配線状態を示す図で、ビットライン対BL,BLbに連結された複数個のセルに電源電圧を供給するセルパワーラインVccと接地電圧を供給するラインVssがビットライン対BL,BLbの両側に所定距離だけ離隔されて、ビットライン対BL,BLbと同一の方向に配線された状態が図示されている。ここで、セルパワーラインVccと接地電圧供給ラインVssはビットライン対BL,BLbと同一のレイヤー(layer)により形成される。
【００１２】
【発明が解決しようとする課題】
しかしながら、このようにセルパワーラインがビットライン方向に配線されると、チップサイズが大きくなるため、最近では、半導体メモリ装置の小型化の趨勢に従うために、チップサイズを縮小することができる方法を模索する必要が生じてきた。
【００１３】
そこで、本発明の目的は、セルパワーラインをワードラインの方向に配線し、セルパワー救済回路をメモリセルアレイのセルブロックの間に配置することにより、チップサイズを縮小した半導体メモリ装置を提供することにある。
【００１４】
本発明の他の目的は、高集積半導体メモリ装置に採用するのに適合したセルパワー救済回路の配置構造及び方法を提供することにある。
【００１５】
【課題を解決するための手段】
このような目的を達成するため本発明による半導体メモリ装置は、複数個のワードラインと、複数個のビットラインと、前記ワードラインとビットラインの間に連結されてデータを貯蔵する複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックを有するメモリセルアレイと、外部ローアドレスをデコーディングして前記セルブロックに備えられた所定ワードラインを選択するための選択信号を発生する複数個のローデコーダー回路と、前記セルブロックに具備えられたセルの中でスタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路と、を備えた半導体メモリ装置であって、前記セルパワーラインは前記ワードラインの間に前記ワードラインと同一の方向に配線され、前記ローデコーダー回路は前記せるブロックのうち隣接した２個のセルブロックの間に一つずつ配置され、前記セルパワー救済回路も前記セルブロックの間に一つずつ配置されていることを特徴とする。
【００１６】
また、本発明に係るステーティックランダムアクセスメモリ用セルパワー救済回路の配置構造は、前記ステーティックアクセスメモリのメモリセルでスタンバイ電流誤謬が発生したかどうかに従いパワー供給ラインと不良メモリセルに対応されるセルパワーラインとの間の電気的連結を選択的に遮断するための前記セルパワー救済回路は、ワードライン方向に互いに離隔されたメモリセルアレイブロック間に配置され、前記セルパワー救済回路を構成するヒューズはワードライン方向に所定の長さをそれぞれもってビットライン方向に拡張的に配置されていることを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について詳しく説明する。
【００１８】
図１は、本発明の第１の実施の形態による半導体メモリ装置のセルブロック、セルパワー救済回路及びローデコーダー回路の概略的なレイアウト図である。
【００１９】
本発明の第１の実施の形態による半導体メモリ装置は、図１に示すように、メモリセルアレイのｎ個のセルブロック（110-1〜110-n）のうち隣接した２個のセルブロック（(110-1,110-2)(110-3,110-4)…）の間にn/2個のローデコーダー回路（120-1,120-2,…）が一つずつ配置され、ｎ個のセルブロック（110-1〜110-n）の間のローデコーダー回路（120-1,120-2,,…）が配置されていない領域とメモリセルアレイの両側とにn/2+1個のセルパワー救済回路（130-1〜130-(n2+1)）が一つずつ配置された構造を有する。
【００２０】
前記ｎ個のセルブロック（110-1〜110-n）のそれぞれは、図示されていないが、複数個のワードラインと、複数個のビットラインと、互いに直交するワードラインとビットラインとの間に連結されてデータを貯蔵する複数個のセルと、ワードラインの間にワードラインと同一の方向に配線されて前記セルに電源電圧を供給する複数個のセルパワーラインと、を備えている。ここで、セルパワーラインの配線方向は従来の技術（ビットラインの方向）とは違う。
【００２１】
前記n/2個のローデコーダー回路（120-1,120-2,…）のそれぞれは、外部ローアドレスをデコーディングして、自己が担当する２個のセルブロック（(110-1,110-2),(110-3，110-4)…）に備えられた複数個のワードラインのうち所定ワードラインを選択するための選択信号を発生する。具体的には、１番目のローデコーダー回路(120-1)は、自己の両側に位置する２個のセルブロック110-1,110-2を担当し、２番目のローデコーダー回路120-2は、自己の両側に位置する２個のセルブロック110-3,110-4を担当し、図示されていない残りのローデコーダー回路も同様に自分の両側に位置する２個のセルブロックを担当する。
【００２２】
前記n/2+1個のセルパワー救済回路130-1〜130-(n/2+1)のそれぞれは、自己が担当する１個または２個のセルブロック(110-1,110-2,110-3…)に備えられた複数個のセルのうちスタンバイ電流不良が発生した不良セルが存在する場合、該不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する。具体的には、１番目のセルパワー救済回路130-1と最後のセルパワー救済回路130-(n/2+1)は１個のセルブロック（110-1または110-n）を担当し、残りのセルパワー救済回路（例えば、130-2）は２個のセルブロック110-2,110-3を担当する。さらに、所定のセルパワーラインに供給された電源電圧がセルパワー救済回路により遮断されると、該当セルパワーライン（ワードライン方向に配置される）に連結された全てのセルに電源電圧が供給されない。これは不良セルが従来の技術（カラム単位でリペアされる）と異なってロー単位でリペアされることを意味する。
【００２３】
図２は、本発明によるセルパワーラインの配線状態を示す図で、所定ワードライン（図示されず）に連結された複数個のセルに電源電圧を供給するセルパワーラインVcc及び接地電圧を供給するラインVssが、従来技術とは異なって、ビットライン対BL,BLbと垂直の方向、即ち、ワードラインと同一の方向に配線された状態が図示されている。ここで、セルパワーラインVcc及び接地電圧供給ラインVssは、ビットライン対BL,BLbとは異なるレイヤーに形成される。図２と図10を比較すると、セルパワーラインVcc及び接地電圧供給ラインVssがワードライン方向に配線される場合の方がビットライン方向に配線される場合よりもチップサイズが減少することを容易に確認できる。
【００２４】
図3a及び図3bは、図１に示した１番目のセルパワー救済回路の詳細回路図である。１番目のセルパワー救済回路（図１に示した130-1）は、図3aに示すように、１番目のセルブロック（図１に示した110-1）に備えられた複数個のセルパワーラインのうち少なくとも一つ以上の互いに異なるセルパワーラインに連結された一端（T1-1〜T1-m）をもつｍ個のヒューズ（F1-1〜F1-m）と、ｍ個のヒューズ（F1-1〜F1-m）の他端に連結されたドレインと電源電圧Vccが印加されるソースと"ロー"レベルのイネーブル信号CP_ISbが印加されるゲートをもつｍ個のPMOSトランジスタP1-1〜P1-mと、で構成されてもよいし、図3bに示すようにｍ個のヒューズ（F1-1〜F1-m）だけで構成されてもよい。
【００２５】
図4a及び図4bは、図１に示したセルブロックの間に位置するセルパワー救済回路の詳細回路図である。セルブロックの間に位置するセルパワー救済回路（図１に示した130-2,130-3,…）は、図4aに示すように、自己が担当する２個のセルブロック（図１に示した110-2と110-3,…）に備えられたセルパワーラインのうち少なくとも一つ以上の互いに異なるセルパワーラインに連結された一端（T2-1〜T2-m, T2-1'〜T2-m'）をもつｍ個のヒューズ（F2-1〜F2-m）と、ｍ個ヒューズ（F2-1〜F2-m）の他端に連結されたドレインと電源電圧Vccが印加されるソースと"ロー"レベルのイネーブル信号（CP_ISb）が印加されるゲートをもつｍ個のPMOSトランジスタ（P2-1〜P2-m）と、から構成されてもよいし、図4bに示すように、ｍ個のヒューズ（F2-1〜F2-m）だけで構成されてもよいし、図4cに示すように、2m個のヒューズ（F2-1〜F2-m, F2-1'〜F2-m'）で構成されてもよい。
【００２６】
図4a又は図4cに示したｍ個のヒューズ(F2-1〜F2-m)の一端(T2-1〜T2-m,T2-1'〜T2-m')のうち図面上で左側に位置する一端(T2-1'〜T2-m')は、該当セルパワー救済回路が担当する２個のセルブロックのうち一つに備えられたセルパワーラインに連結され、図面上で右側に位置する一端(T2-1〜T2-m)は、残りの１個のセルブロックに備えられたセルパワーラインと連結される。
【００２７】
図5a及び図5bは、図１に示した最後のセルパワー救済回路の詳細回路図である。最後のセルパワー救済回路（図１に示した130-(n/2+1)）は、図5aに示すように、最後のセルブロック（図１に示した110-n）に備えられた複数個のセルパワーラインのうち少なくとも一つ以上の互いに異なったセルパワーラインに連結された一端(T3-1〜T3-m)をもつｍ個のヒューズ(F3-1〜F3-m)と、ｍ個のヒューズ(F3-1〜F3-m)の他端に連結されたドレインと電源電圧Vccが印加されるソースと"ロー"レベルのイネーブル信号(CP_ISb)が印加されるゲートをもつｍ個のPMOSトランジスタ(P3-1〜P3-m)で構成されてもよいし、図5bに示したようにｍ個のヒューズ(F3-1〜F3-m)だけで構成されてもよい。
【００２８】
図3a又は図5bに示した回路において、ヒューズ（F1-1〜F1-m, F2-1〜F2-m, F2-1'〜F2-m', F3-1〜F3-m）は、ｎ個のセルブロック(110-1〜110-n)に備えられたセルのうちスタンバイ電流不良が発生した不良セルが存在すると、リペア工程の際に、該不良セルに電源電圧を供給するセルパワーラインと連結されたヒューズだけが選択的に切断されて、不良セルがリダンダンシセルで代替されるようにする。このとき、不良セルはロー単位でリペアされる。
【００２９】
図６は、本発明の第２の実施の形態による半導体メモリ装置のセルブロック、セルパワー救済回路及びローデコーダー回路の概略的なレイアウト図で、図１に示した本発明の第１の実施の形態と比較すると、セルパワー救済回路の個数と位置が変更されていることがわかる。
【００３０】
即ち、本発明の第２の実施の形態による半導体メモリ装置は、図６に示したように、ｎ個のセルパワー救済回路（131-1,131-2,131-3,131-4,…）がn/2個のローデコーダー回路（120-1,120-2,…）の両側に一つずつ配置されて、それぞれ１個のセルブロック（110-1〜110-nのうち一つ）を担当する構造になっている。具体的には、１番目のセルパワー救済回路131-1は、セルブロック110-1を担当し、２番目のセルパワー救済回路131-2はセルブロック110-2を担当し、３番目のセルパワー救済回路131-3はセルブロック110-3を担当し、４番目のセルパワー救済回路131-4はセルブロック110-4を担当し、残りのセルパワー救済回路も同様に自己と隣接した１個のセルブロックを担当する。
【００３１】
さらに、ｎ個のセルパワー救済回路（131-1,131-2,131-3,131-4,…）のうち図面上でローデコーダー回路（120-1,120-2,…）の左側に位置するセルパワー救済回路（131-1,131-3,…）は、図5aまたは図5bに示した回路構成を有し、図面上でローデコーダー回路（120-1,120-2,…）の右側に位置するセルパワー救済回路（131-2,131-4,…）は、図3aまたは図3bに示した回路構成を有する。
【００３２】
図７は、本発明の第３の実施の形態による半導体メモリ装置のセルブロック、セルパワー救済回路及びローデコーダー回路の概略的なレイアウト図で、図１に示した本発明の第１の実施の形態と比較すると、セルパワー救済回路の個数と位置が変更されていることがわかる。
【００３３】
即ち、本発明の第３の実施の形態による半導体メモリ装置は、図７に示したように、n/2個のセルパワー救済回路（132-1,132-2,…）がn/2個のローデコーダー回路（120-1,120-2,…）の間に一つずつ配置されて、それぞれ２個のセルブロック（(110-1,110-2)(110-3,110-4)…）を担当する構造になっている。具体的に、１番目のセルパワー救済回路132-1は２個のセルブロック(110-1,110-2)を担当し、２番目のセルパワー救済回路132-2は２個のセルブロック(110-3,110-4)を担当し、残りのセルパワー救済回路も同様に互いに異なった２個のセルブロックを担当する。
【００３４】
さらに、n/2個のセルパワー救済回路(132-1,132-2,…)は図4a、図4b、または図4cに示した回路構成をもつ。
【００３５】
図８は、図１に示したセルブロックの間に位置したセルパワー救済回路の実質的な配置をセルブロック内のパワー供給ラインと関連して示したレイアウト図である。即ち、一つのセルパワー救済回路130-2は２個のセルブロック110-2,110-3と連結され、パワー供給ラインMPLに印加される電源供給電圧は該セルパワー救済回路130-2を構成するヒューズF1,F2を経てそれぞれ連結ライン101,102に提供される。連結ライン101,102は、コンタクトC5,C6,C7,C8,C9,C10,C11,C12を通してメモリセルブロック110-2,110-3のセルパワーラインVCCと接続される。
【００３６】
図面において、セルパワーラインVCCは、電源供給電圧を受受ける金属配線ラインで、接地電圧を受ける接地電源ラインVSSに対してワードラインW/Lを挟んで互いに平行に配置される。ヒューズF1,F2はレーザー切断の可能なポリシリコンレイヤーで構成され、パワー供給ラインMPLはアルミニウム（AL）を含んだ金属レイヤーで構成され、セルパワーラインVCCはタングステン（W）を含んだ金属レイヤーで構成される。セルパワーラインVCCは、ビットラインB/Lと同一層に配置された前記パワー供給ラインMPLの下の層であってポリシリコンワードラインW/Lの上の層に、互いに異なる層において前記ビットラインと直交して配置される。
【００３７】
例えば、セルパワーライン101-1を通してセル電源電圧を受けるメモリセルMC1,MC2のうち少なくとも何れか一つでスタンバイ電流不良が発生した場合、半導体製造工程中のレーザーリペア段階において約４μｍの幅をもつウィンド131を通してオープンされたヒューズF1,F2のうちメモリセルMC1及びMC2に対応するヒューズF1がレーザービームにより切断される。すると、切断されたヒューズF1はパワー供給ラインMPLに印加される電源供給電圧を連結ライン101に永久的に伝達できなくなる。従って、コンタクトC5,C6,C7,C8を通して連結されたメモリセルブロック110-2,110-3のセルパワーラインVCCはセルパワーを受けることができず、その結果、待機電流不良が救済される。ここで、セルパワーを受けないセルパワーラインに連結されたメモリセルは、リダンダンシブロックのメモリセルで代替される。
【００３８】
このように、セルパワー救済回路130-2をワードラインの方向に互いに離隔されたメモリセルアレイブロック110-2,110-3の間に配置し、該セルパワー救済回路130-2を構成するヒューズF1,F2をワードライン方向に所定の長さを有するようにそれぞれパターニングしビットライン方向に拡張して配置する本実施の形態によると、チップ内での占有面積が最小化されて、高集積化された半導体メモリ装置の配置構造に適合するという効果がある。
【００３９】
図面において、ヒューズF1,F2は、それぞれ互いに離隔された２つのメモリセルアレイブロック内のメモリセルに連結された複数のセルパワーラインと電気的に連結されているが、それぞれ単一のセルパワーラインに連結されてもよい。また、ヒューズF1,F2はぞれぞれ互いに離隔された２つのメモリセルアレイブロックのうちの一つのメモリセルアレイブロック内のメモリセルと連結された１又は複数のセルパワーラインと電気的に連結されてもよい。
【００４０】
【発明の効果】
以上説明したように、本発明による半導体メモリ装置は、セルブロックに備えられたセルパワーラインがワードライン方向に配線され、セルパワー救済回路がメモリセルアレイのセルブロックの間に配置される構造を有することにより、チップサイズが減少するという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体メモリ装置のセルブロック、セルパワー救済回路及びローデコーダー回路の概略的なレイアウト図である。
【図２】本発明によるセルパワーラインの配線状態の一例を示した図である。
【図３ａ】、
【図３ｂ】図１に示した１番目のセルパワー救済回路の詳細回路図である。
【図４ａ】、
【図４ｂ】、
【図４ｃ】図１に示したセルブロックの間に位置するセルパワー救済回路の詳細回路図である。
【図５ａ】、
【図５ｂ】図１に示した最後のセルパワー救済回路の詳細回路図である。
【図６】本発明の第２の実施の形態による半導体メモリ装置のセルブロック、セルパワー救済回路及びローデコーダー回路の概略的なレイアウト図である。
【図７】本発明の第３の実施の形態による半導体メモリ装置のセルブロック、セルパワー救済回路及びローデコーダー回路の概略的なレイアウト図である。
【図８】図１に示したセルブロックの間に位置するセルパワー救済回路の実質的な配置をセルブロック内のパワー供給ラインと関連して示したレイアウト図である。
【図９】従来技術の一例による半導体メモリ装置のセルブロックとセルパワー救済回路とローデコーダー回路の概略的なレイアウト図である。
【図１０】従来技術によるセルパワーラインの配線状態を示した図である。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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