(57)【特許請求の範囲】
【請求項１】
データセンス時に第１の電源ノードに第１の電源電圧、第２の電源ノードに第２の電源電圧を与えられ、選択されたメモリセルにより生じる対をなす第１、第２のビット線間の電位差を差動増幅するセンスアンプを有してなる半導体記憶装置において、
前記センスアンプによるデータセンス後、前記第１、第２のビット線にプリチャージ電圧を供給する前に、前記第１の電源ノードに前記第２の電源電圧、前記第２の電源ノードに前記第１の電源電圧を与えることにより、前記センスアンプのプルアップ用のトランジスタ及びプルダウン用のトランジスタを介して前記第１、第２のビット線の電圧をプリチャージ電圧に向かわせるリセット回路を備えていることを特徴とする半導体記憶装置。
【請求項２】
前記リセット回路は、前記センスアンプに与える前記第１、第２の電源電圧を入れ換えるスイッチ回路を備えて構成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記スイッチ回路は、前記センスアンプを含む複数のセンスアンプに前記第１、第２の電源電圧を供給するセンスアンプ駆動回路ごとに設けられていることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記スイッチ回路は、前記センスアンプごとに設けられていることを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）等、データセンス時、選択されたメモリセルにより生じる対をなすビット線間の電位差を差動増幅するセンスアンプを有してなる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭとして、センスアンプを左右に配列された２個のビット線対に共用されるように構成されてなるＤＲＡＭ、いわゆる、シェアード型のＤＲＡＭが知られており、図７は、その一例の要部を示している。
【０００３】
図７中、ＢＬA、／ＢＬAは対をなすビット線、１はデータ入出力端をビット線ＢＬA又はビット線／ＢＬAに接続された複数のメモリセルが配列されてなるメモリセル列である。
【０００４】
また、ＢＬB、／ＢＬBも対をなすビット線、２はデータ入出力端をビット線ＢＬB又はビット線／ＢＬBに接続された複数のメモリセルが配列されてなるメモリセル列である。
【０００５】
また、３はビット線ＢＬA、／ＢＬAをプリチャージ電圧ＶＰＲにリセットするビット線リセット・ショート回路、４はビット線ＢＬB、／ＢＬBをプリチャージ電圧ＶＰＲにリセットするビット線リセット・ショート回路である。
【０００６】
なお、この例では、プリチャージ電圧ＶＰＲは、電源電圧Ｖｉｉの１／２とされている。
【０００７】
また、５はビット線ＢＬA、／ＢＬA側に出力されたデータを選択的に転送するためのビット線トランスファ回路、６はビット線ＢＬB、／ＢＬB側に出力されたデータを選択的に転送するためのビット線トランスファ回路である。
【０００８】
また、７はビット線ＢＬA、／ＢＬA及びビット線ＢＬB、／ＢＬBに共用されるセンスアンプ、即ち、データセンス時、ビット線ＢＬA、／ＢＬA間の電位差又はビット線ＢＬB、／ＢＬB間の電位差を増幅するセンスアンプである。
【０００９】
また、８はセンスアンプ７の電源電圧をなすセンスアンプ駆動電圧ＰＳＡ、ＮＳＡをセンスアンプ駆動電圧線９、１０に出力してセンスアンプ７を駆動するセンスアンプ駆動回路である。
【００１０】
また、１１はセンスアンプ７で増幅されたデータを選択的に転送するためのコラム選択回路であり、１２、１３はコラム選択信号ＣＬにより導通、非導通が制御されるｎＭＯＳトランジスタである。
【００１１】
また、ＤＢ、／ＤＢはセンスアンプ７を含む複数のセンスアンプにより共用されるデータバスである。
【００１２】
また、図８は、メモリセル列１、ビット線リセット・ショート回路３、ビット線トランスファ回路５、センスアンプ７及びセンスアンプ駆動回路８の構成を示す回路図である。
【００１３】
ここに、メモリセル列１において、１５はメモリセルであり、１６は電荷蓄積用のキャパシタ、１７はワード線ＷＬにより導通、非導通が制御される電荷入出力用のｎＭＯＳトランジスタ、ＶＣＰ（＝１／２・Ｖｉｉ）はセルプレート電圧である。
【００１４】
また、ビット線リセット・ショート回路３において、１８、１９はビット線リセット・ショート信号ＢＲＳにより導通、非導通を制御されて、ビット線ＢＬA、／ＢＬAにプリチャージ電圧ＶＰＲを供給するｎＭＯＳトランジスタである。
【００１５】
また、２０はビット線リセット・ショート信号ＢＲＳにより導通、非導通を制御されて、ビット線ＢＬA、／ＢＬAをショートするためのｎＭＯＳトランジスタである。
【００１６】
また、ビット線トランスファ回路５において、２１、２２はビット線トランスファ信号ＢＴにより導通、非導通が制御されるｎＭＯＳトランジスタである。
【００１７】
また、センスアンプ７は、差動増幅を行うフリップフロップ回路により構成されており、２３、２４はプルアップ用のｐＭＯＳトランジスタ、２５、２６はプルダウン用のｎＭＯＳトランジスタである。
【００１８】
また、センスアンプ駆動回路８において、２７、２８はプリラッチ・イネーブル信号ＰＬＥにより導通、非導通を制御されて、プリチャージ電圧ＶＰＲをセンスアンプ駆動電圧線９、１０に供給するｎＭＯＳトランジスタである。
【００１９】
また、２９はラッチ・イネーブル信号ＬＥＰにより導通、非導通を制御されて、センスアンプ駆動電圧線９に対してセンスアンプ駆動電圧ＰＳＡとして電源電圧Ｖｉiを供給するｐＭＯＳトランジスタ、３０は電源電圧Ｖｉｉを供給するＶｉｉ線である。
【００２０】
また、３１はラッチ・イネーブル信号ＬＥＮにより導通、非導通を制御されて、センスアンプ駆動電圧線１０に対してセンスアンプ駆動電圧ＮＳＡとして接地電圧ＶＳＳを供給するｎＭＯＳトランジスタである。
【００２１】
図９は、このＤＲＡＭの動作を示す波形図であり、メモリセル１５に高レベル（以下、Ｈレベルという）が記憶されており、読出し時、このメモリセル１５が選択される場合を示している。
【００２２】
ここに、図９Ａはワード線ＷＬの電圧、図９Ｂはビット線リセット・ショート信号ＢＲＳ、図９Ｃはビット線トランスファ信号ＢＴ、図９Ｄはラッチ・イネーブル信号ＬＥＰ、ＬＥＮ、図９Ｅはプリラッチ・イネーブル信号ＰＬＥ、図９Ｆはセンスアンプ駆動電圧ＰＳＡ、ＮＳＡ、図９Ｇはビット線ＢＬA、／ＢＬAの電圧を示している。
【００２３】
即ち、このＤＲＡＭにおいては、リセット時、ワード線ＷＬの電圧＝低レベル（以下、Ｌレベルという）とされ、メモリセル１５においては、ｎＭＯＳトランジスタ１７＝非導通状態とされ、メモリセル１５は、ビット線ＢＬAと電気的に切り離されている。
【００２４】
また、ビット線トランスファ信号ＢＴ＝Ｈレベルとされており、ビット線トランスファ回路５においては、ｎＭＯＳトランジスタ２１、２２＝導通状態とされている。
【００２５】
また、この場合、ビット線トランスファ回路６を構成するｎＭＯＳトランジスタ＝導通状態とされている。
【００２６】
また、ビット線リセット・ショート信号ＢＲＳ＝Ｈレベルとされ、ビット線リセット・ショート回路３においては、ｎＭＯＳトランジスタ１８〜２０＝導通状態とされ、ビット線ＢＬA、／ＢＬAは、プリチャージ電圧ＶＰＲにされている。
【００２７】
また、プリラッチ・イネーブル信号ＰＬＥ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＰ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＮ＝Ｌレベルとされている。
【００２８】
この結果、センスアンプ駆動回路８においては、ｎＭＯＳトランジスタ２７、２８＝導通状態、ｐＭＯＳトランジスタ２９＝非導通状態、ｎＭＯＳトランジスタ３１＝非導通状態、センスアンプ駆動電圧ＰＳＡ、ＮＳＡ＝プリチャージ電圧ＶＰＲとされている。
【００２９】
ここに、読出し時、メモリセル１５が選択される場合には、まず、ビット線リセット・ショート信号ＢＲＳ＝Ｌレベルとされ、ビット線リセット・ショート回路３においては、ｎＭＯＳトランジスタ１８〜２０＝非導通状態とされ、ビット線ＢＬA、／ＢＬAに対するプリチャージ電圧ＶＰＲの供給が遮断される。
【００３０】
その後、ビット線トランスファ回路６を構成するｎＭＯＳトランジスタ＝非導通状態とされる。
【００３１】
その後、ワード線ＷＬの電圧＝Ｈレベルとされ、メモリセル１５においては、ｎＭＯＳトランジスタ１７＝導通状態とされ、この結果、ビット線ＢＬAの電圧は、プリチャージ電圧ＶＰＲから僅かに上昇し、ビット線／ＢＬAの電圧は、プリチャージ電圧ＶＰＲを維持する。
【００３２】
また、プリラッチ・イネーブル信号ＰＬＥ＝Ｌレベル、ラッチ・イネーブル信号ＬＥＰ＝Ｌレベル、ラッチ・イネーブル信号ＬＥＮ＝Ｈレベルとされる。
【００３３】
この結果、センスアンプ駆動回路８においては、ｎＭＯＳトランジスタ２７、２８＝非導通状態、ｐＭＯＳトランジスタ２９＝導通状態、ｎＭＯＳトランジスタ３１＝導通状態とされ、センスアンプ駆動電圧ＰＳＡ＝電源電圧Ｖｉｉ、センスアンプ駆動電圧ＮＳＡ＝接地電圧ＶＳＳとされる。
【００３４】
この場合、ビット線ＢＬAの電圧はプリチャージ電圧ＶＰＲから僅かに上昇しており、ビット線／ＢＬAの電圧はプリチャージ電圧ＶＰＲを維持していることから、センスアンプ７においては、ｐＭＯＳトランジスタ２３がｐＭＯＳトランジスタ２４よりも導通状態に近い状態になると共に、ｎＭＯＳトランジスタ２６がｎＭＯＳトランジスタ２５よりも導通状態に近い状態となる。
【００３５】
この結果、ビット線ＢＬAには、センスアンプ駆動電圧線９からｐＭＯＳトランジスタ２３を介して電荷が供給され、プリチャージ電圧ＶＰＲから僅かに上昇しているビット線ＢＬAの電圧は、電源電圧Ｖｉｉに向かって上昇し始める。
【００３６】
これに対して、ビット線／ＢＬAからは、ｎＭＯＳトランジスタ２６を介してセンスアンプ駆動電圧線１０に電荷が引き抜かれ、ビット線／ＢＬAの電圧は、プリチャージ電圧ＶＰＲから接地電圧ＶＳＳに向かって下降し始める。
【００３７】
この結果、センスアンプ７は差動増幅動作を行い、ｐＭＯＳトランジスタ２３及びｎＭＯＳトランジスタ２６は導通状態に向かい、ｐＭＯＳトランジスタ２４及びｎＭＯＳトランジスタ２５は非導通状態に向かう。
【００３８】
そして、ｐＭＯＳトランジスタ２３＝導通状態、ｐＭＯＳトランジスタ２４＝非導通状態、ｎＭＯＳトランジスタ２５＝非導通状態、ｎＭＯＳトランジスタ２６＝導通状態、ビット線ＢＬAの電圧＝電源電圧Ｖｉｉ、ビット線／ＢＬAの電圧＝接地電圧ＶＳＳとなる。
【００３９】
このビット線ＢＬA、／ＢＬAの電圧状態は、コラム選択回路１１のｎＭＯＳトランジスタ１２、１３を介してデータバスＤＢ、／ＤＢに転送される。
【００４０】
その後、リセット時になると、ワード線ＷＬの電圧＝Ｌレベルとされ、メモリセル１５においては、ｎＭＯＳトランジスタ１７＝非導通状態とされ、メモリセル１５がビット線ＢＬAから電気的に切り離される。
【００４１】
また、プリラッチ・イネーブル信号ＰＬＥ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＰ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＮ＝Ｌレベルとされる。
【００４２】
この結果、センスアンプ駆動回路８においては、ｎＭＯＳトランジスタ２７、２８＝導通状態、ｐＭＯＳトランジスタ２９＝非導通状態、ｎＭＯＳトランジスタ３１＝非導通状態とされ、センスアンプ駆動電圧ＰＳＡ、ＮＳＡ＝プリチャージ電圧ＶＰＲとされる。
【００４３】
その後、ビット線リセット・ショート信号ＢＲＳ＝Ｈレベルとされ、ビット線リセット・ショート回路３においては、ｎＭＯＳトランジスタ１８〜２０＝導通状態とされ、ビット線ＢＬA、／ＢＬAはプリチャージ電圧ＶＰＲにプリチャージされ、ビット線ＢＬA、／ＢＬAはリセットされる。
【００４４】
また、ビット線トランスファ回路６を構成するｎＭＯＳトランジスタ＝導通状態とされる。
【００４５】
【発明が解決しようとする課題】
ここに、図７（図８）に示す従来のＤＲＡＭにおいては、高集積化に伴い、ビット線の負荷が重くなっており、リセット時、ビット線のプリチャージにかなりの時間がかかり、アクセス終了後の次のアクセスを高速に行うことができないという問題点があった。
【００４６】
ここに、例えば、ビット線リセット・ショート回路３を構成するｎＭＯＳトランジスタ１８〜２０等、ビット線リセット・ショート回路を構成するｎＭＯＳトランジスタのサイズを大きくする場合には、ビット線のプリチャージ時間を短くすることができるが、ビット線リセット・ショート回路を構成するｎＭＯＳトランジスタのサイズを大きくすることはレイアウト的に困難である。
【００４７】
本発明は、かかる点に鑑み、リセット時のビット線のプリチャージ時間を短縮し、アクセス終了後の次のアクセスを高速に行うことができるようにした半導体記憶装置を提供することを目的とする。
【００４８】
【課題を解決するための手段】
本発明は、データセンス時に第１の電源ノードに第１の電源電圧、第２の電源ノードに第２の電源電圧を与えられ、選択されたメモリセルにより生じる対をなす第１、第２のビット線間の電位差を差動増幅するセンスアンプを有してなる半導体記憶装置において、センスアンプによるデータセンス後、第１、第２のビット線にプリチャージ電圧を供給する前に、第１の電源ノードに第２の電源電圧、第２の電源ノードに第１の電源電圧を与えることにより、センスアンプのプルアップ用のトランジスタ及びプルダウン用のトランジスタを介して第１、第２のビット線の電圧をプリチャージ電圧に向かわせるリセット回路を設けるというものである。
【００４９】
【作用】
本発明においては、センスアンプによるデータセンス後、第１、第２のビット線にプリチャージ電圧を供給する前に、第１の電源ノードに第２の電源電圧、第２の電源ノードに第１の電源電圧を与えることにより、センスアンプのプルアップ用のトランジスタ及びプルダウン用のトランジスタを介して第１、第２のビット線の電圧をプリチャージ電圧に向かわせるリセット回路を設けるとしているので、センスアンプによるデータセンス後、ビット線のリセットを行う場合、ビット線のプリチャージ時間を短縮することができる。
【００５０】
【実施例】
以下、図１〜図６を参照して、本発明の第１実施例及び第２実施例並びに参考例について、本発明をシェアード型のＤＲＡＭに適用した場合を例にして説明する。なお、図１、図３、図５において、図７、図８に対応する部分には同一符号を付し、その重複説明は省略する。
【００５１】
第１実施例・・図１、図２
図１は本発明の第１実施例の要部を示す回路図であり、この第１実施例は、リセット回路３３を設け、その他については、図７（図８）に示す従来のＤＲＡＭと同様に構成したものである。
【００５２】
このリセット回路３３において、３４はリセット信号ＲＳＰにより導通、非導通が制御されるｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ３４は、ドレインをセンスアンプ駆動電圧線９に接続され、ソースを接地されている。
【００５３】
また、３５はリセット信号ＲＳＮにより導通、非導通が制御されるｐＭＯＳトランジスタであり、このｐＭＯＳトランジスタ３５は、ソースをセンスアンプ駆動電圧線１０に接続され、ドレインをＶｉｉ線３６に接続されている。
【００５４】
図２は、この第１実施例の動作を示す波形図であり、メモリセル１５にＨレベルが記憶されており、読出し時、このメモリセル１５が選択される場合を示している。
【００５５】
ここに、図２Ａはワード線ＷＬの電圧、図２Ｂはビット線リセット・ショート信号ＢＲＳ、図２Ｃはビット線トランスファ信号ＢＴ、図２Ｄはラッチ・イネーブル信号ＬＥＰ、ＬＥＮを示している。
【００５６】
また、図２Ｅはリセット信号ＲＳＰ、ＲＳＮ、図２Ｆはプリラッチ・イネーブル信号ＰＬＥ、図２Ｇはセンスアンプ駆動電圧ＰＳＡ、図２Ｈはセンスアンプ駆動電圧ＮＳＡ、図２Ｉはビット線ＢＬA、／ＢＬAの電圧を示している。
【００５７】
なお、図２Ｉにおいて、破線３７、３８は、それぞれ、図７（図８）に示す従来のＤＲＡＭの場合のビット線ＢＬA、／ＢＬAの電圧を示している。
【００５８】
即ち、この第１実施例においては、リセット時、ワード線ＷＬの電圧＝Ｌレベルとされ、メモリセル１５においては、ｎＭＯＳトランジスタ１７＝非導通状態とされ、メモリセル１５は、ビット線ＢＬAと電気的に切り離されている。
【００５９】
また、ビット線トランスファ信号ＢＴ＝Ｈレベルとされており、ビット線トランスファ回路５においては、ｎＭＯＳトランジスタ２１、２２＝導通状態とされている。
【００６０】
また、この場合、ビット線トランスファ回路６を構成するｎＭＯＳトランジスタ＝導通状態とされている。
【００６１】
また、ビット線リセット・ショート信号ＢＲＳ＝Ｈレベルとされ、ビット線リセット・ショート回路３においては、ｎＭＯＳトランジスタ１８〜２０＝導通状態とされ、ビット線ＢＬA、／ＢＬAは、プリチャージ電圧ＶＰＲにプリチャージされている。
【００６２】
また、プリラッチ・イネーブル信号ＰＬＥ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＰ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＮ＝Ｌレベル、リセット信号ＲＳＰ＝Ｌレベル、リセット信号ＲＳＮ＝Ｈレベルとされている。
【００６３】
この結果、センスアンプ駆動回路８においては、ｎＭＯＳトランジスタ２７、２８＝導通状態、ｐＭＯＳトランジスタ２９＝非導通状態、ｎＭＯＳトランジスタ３１＝非導通状態とされると共に、リセット回路３３においては、ｎＭＯＳトランジスタ３４＝非導通状態、ｐＭＯＳトランジスタ３５＝非導通状態とされ、センスアンプ駆動電圧ＰＳＡ、ＮＳＡ＝プリチャージ電圧ＶＰＲとされている。
【００６４】
ここに、読出し時、メモリセル１５が選択される場合には、まず、ビット線リセット・ショート信号ＢＲＳ＝Ｌレベルとされ、ビット線リセット・ショート回路３においては、ｎＭＯＳトランジスタ１８〜２０＝非導通状態とされ、ビット線ＢＬA、／ＢＬAに対するプリチャージ電圧ＶＰＲの供給が遮断される。
【００６５】
その後、ビット線トランスファ回路６を構成するｎＭＯＳトランジスタ＝非導通状態とされる。
【００６６】
その後、ワード線ＷＬの電圧＝Ｈレベルとされ、メモリセル１５においては、ｎＭＯＳトランジスタ１７＝導通状態とされ、この結果、ビット線ＢＬAの電圧は、プリチャージ電圧ＶＰＲから僅かに上昇し、ビット線／ＢＬAの電圧は、プリチャージ電圧ＶＰＲを維持する。
【００６７】
また、プリラッチ・イネーブル信号ＰＬＥ＝Ｌレベル、ラッチ・イネーブル信号ＬＥＰ＝Ｌレベル、ラッチ・イネーブル信号ＬＥＮ＝Ｈレベルとされる。
【００６８】
この結果、センスアンプ駆動回路８においては、ｎＭＯＳトランジスタ２７、２８＝非導通状態、ｐＭＯＳトランジスタ２９＝導通状態、ｎＭＯＳトランジスタ３１＝導通状態とされ、センスアンプ駆動電圧ＰＳＡ＝電源電圧Ｖｉｉ、センスアンプ駆動電圧ＮＳＡ＝接地電圧ＶＳＳとされる。
【００６９】
この場合、ビット線ＢＬAの電圧はプリチャージ電圧ＶＰＲから僅かに上昇しており、ビット線／ＢＬAの電圧はプリチャージ電圧ＶＰＲを維持していることから、センスアンプ７においては、ｐＭＯＳトランジスタ２３がｐＭＯＳトランジスタ２４よりも導通状態に近い状態になると共に、ｎＭＯＳトランジスタ２６がｎＭＯＳトランジスタ２５よりも導通状態に近い状態となる。
【００７０】
この結果、ビット線ＢＬAにはセンスアンプ駆動電圧線９からｐＭＯＳトランジスタ２３を介して電荷が供給され、プリチャージ電圧ＶＰＲから僅かに上昇しているビット線ＢＬAの電圧は、電源電圧Ｖｉｉに向かって上昇し始める。
【００７１】
これに対して、ビット線／ＢＬAからは、ｎＭＯＳトランジスタ２６を介してセンスアンプ駆動電圧線１０に電荷が引き抜かれ、ビット線／ＢＬAの電圧は、プリチャージ電圧ＶＰＲから接地電圧ＶＳＳに向かって下降し始める。
【００７２】
この結果、センスアンプ７は差動増幅動作を行い、ｐＭＯＳトランジスタ２３及びｎＭＯＳトランジスタ２６は導通状態に向かい、ｐＭＯＳトランジスタ２４及びｎＭＯＳトランジスタ２５は非導通状態に向かう。
【００７３】
そして、ｐＭＯＳトランジスタ２３＝導通状態、ｐＭＯＳトランジスタ２４＝非導通状態、ｎＭＯＳトランジスタ２５＝非導通状態、ｎＭＯＳトランジスタ２６＝導通状態、ビット線ＢＬAの電圧＝電源電圧Ｖｉｉ、ビット線／ＢＬAの電圧＝接地電圧ＶＳＳとなる。
【００７４】
このビット線ＢＬA、／ＢＬAの電圧状態は、コラム選択回路１１のｎＭＯＳトランジスタ１２、１３を介してデータバスＤＢ、／ＤＢに転送される。
【００７５】
その後、リセット時になると、ワード線ＷＬの電圧＝Ｌレベルとされ、メモリセル１５においては、ｎＭＯＳトランジスタ１７＝非導通状態とされ、メモリセル１５がビット線ＢＬAから電気的に切り離される。
【００７６】
その後、ラッチ・イネーブル信号ＬＥＰ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＮ＝Ｌレベルとされ、センスアンプ駆動回路８においては、ｐＭＯＳトランジスタ２９＝非導通状態、ｎＭＯＳトランジスタ３１＝非導通状態とされる。
【００７７】
そして、リセット信号ＲＳＰ＝Ｈレベル、リセット信号ＲＳＮ＝Ｌレベルとされ、リセット回路３３においては、ｎＭＯＳトランジスタ３４＝導通状態、ｐＭＯＳトランジスタ３５＝導通状態とされ、センスアンプ駆動電圧ＰＳＡ＝接地電圧ＶＳＳ、センスアンプ駆動電圧ＮＳＡ＝電源電圧Ｖｉｉとされる。
【００７８】
この結果、ビット線ＢＬAに蓄積されていた電荷はｐＭＯＳトランジスタ２３を介してセンスアンプ駆動電圧線９に引き抜かれ、ビット線ＢＬAの電圧は電源電圧Ｖｉｉから下降し始める。
【００７９】
これに対して、ビット線／ＢＬAにはセンスアンプ駆動電圧線１０からｎＭＯＳトランジスタ２６を介して電荷が供給され、ビット線／ＢＬAの電圧は、接地電圧ＶＳＳから上昇し始める。
【００８０】
その後、ビット線リセット・ショート信号ＢＲＳ＝Ｈレベルとされ、ビット線リセット・ショート回路３においては、ｎＭＯＳトランジスタ１８〜２０＝導通状態とされ、ビット線ＢＬA、／ＢＬAはプリチャージ電圧ＶＰＲにプリチャージされ、ビット線ＢＬA、／ＢＬAはリセットされる。
【００８１】
また、ビット線トランスファ回路６を構成するｎＭＯＳトランジスタ＝導通状態とされる。
【００８２】
また、リセット信号ＲＳＰ＝Ｌレベル、リセット信号ＲＳＮ＝Ｈレベルとされ、リセット回路３３においては、ｎＭＯＳトランジスタ３４＝非導通状態、ｐＭＯＳトランジスタ３５＝非導通状態とされる。
【００８３】
また、プリラッチ・イネーブル信号ＰＬＥ＝Ｈレベルとされ、センスアンプ駆動回路８においては、ｎＭＯＳトランジスタ２７、２８＝導通状態とされ、センスアンプ駆動電圧ＰＳＡ、ＮＳＡ＝プリチャージ電圧ＶＰＲとされる。
【００８４】
このように、この第１実施例では、リセット時、ビット線リセット・ショート回路３によるビット線ＢＬA、／ＢＬAのリセットを開始する前に、リセット回路３３によって、センスアンプ駆動電圧ＰＳＡ＝接地電圧ＶＳＳ、センスアンプ駆動電圧ＮＳＡ＝電源電圧Ｖｉｉとして、センスアンプ７を介してビット線ＢＬA、／ＢＬAのリセットを開始し、その後、ビット線リセット・ショート回路３により、ビット線ＢＬA、／ＢＬAのリセットを完了させるとしている。
【００８５】
したがって、この第１実施例によれば、リセット時のビット線のプリチャージ時間を短縮し、アクセス終了後のアクセスの高速化を図ることができると共に、ビット線リセット・ショート回路３を構成するｎＭＯＳトランジスタ１８〜２０等、ビット線リセット・ショート回路を構成するｎＭＯＳトランジスタのサイズを小さくすることができる。
【００８６】
第２実施例・・図３、図４
図３は本発明の第２実施例の要部を示す回路図であり、この第２実施例は、図７（図８）に示す従来のＤＲＡＭが設けているセンスアンプ駆動回路８と回路構成の異なるセンスアンプ駆動回路４０を設けると共に、リセット回路４１、Ｖｉｉ線４２、４３及びＶＳＳ線４４、４５を設け、その他については、図７に示す従来のＤＲＡＭと同様に構成したものである。
【００８７】
ここに、センスアンプ駆動回路４０において、４６はプリラッチ・イネーブル信号ＰＬＥにより導通、非導通を制御され、センスアンプ７のｐＭＯＳトランジスタ２３、２４のソースにプリチャージ電圧ＶＰＲを供給するｎＭＯＳトランジスタである。
【００８８】
また、４７はプリラッチ・イネーブル信号ＰＬＥにより導通、非導通を制御され、センスアンプ７のｎＭＯＳトランジスタ２５、２６にプリチャージ電圧ＶＰＲを供給するｎＭＯＳトランジスタである。
【００８９】
また、４８はラッチ・イネーブル信号ＬＥＰにより導通、非導通を制御されるｐＭＯＳトランジスタであり、このｐＭＯＳトランジスタ４８は、ソースをＶｉｉ線４２に接続され、ドレインをｐＭＯＳトランジスタ２３、２４のソースに接続されている。
【００９０】
また、４９はラッチ・イネーブル信号ＬＥＮにより導通、非導通を制御されるｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ４９は、ドレインをｎＭＯＳトランジスタ２５、２６のソースに接続され、ソースをＶＳＳ線４５に接続されている。
【００９１】
また、リセット回路４１において、５０はリセット信号ＲＳＰにより導通、非導通が制御されるｎＭＯＳトランジスタ５０であり、このｎＭＯＳトランジスタ５０は、ドレインをＶＳＳ線４４に接続され、ソースをｐＭＯＳトランジスタ２３、２４のソースに接続されている。
【００９２】
また、５１はリセット信号ＲＳＮにより導通、非導通が制御されるｐＭＯＳトランジスタであり、このｐＭＯＳトランジスタ５１は、ソースをＶｉｉ線４３に接続され、ドレインをｎＭＯＳトランジスタ２５、２６のソースに接続されている。
【００９３】
図４は、この第２実施例の動作を示す波形図であり、メモリセル１５にＨレベルが記憶されており、読出し時、このメモリセル１５が選択される場合を示している。
【００９４】
ここに、図４Ａはワード線ＷＬの電圧、図４Ｂはビット線リセット・ショート信号ＢＲＳ、図４Ｃはビット線トランスファ信号ＢＴ、図４Ｄはラッチ・イネーブル信号ＬＥＰ、ＬＥＮを示している。
【００９５】
また、図４Ｅはリセット信号ＲＳＰ、ＲＳＮ、図４Ｆはプリラッチ・イネーブル信号ＰＬＥ、図４Ｇはセンスアンプ駆動電圧ＰＳＡ、図４Ｈはセンスアンプ駆動電圧ＮＳＡ、図４Ｉはビット線ＢＬA、／ＢＬAの電圧を示している。
【００９６】
なお、図４Ｉにおいて、破線５２、５３は、それぞれ、図７（図８）に示す従来のＤＲＡＭの場合のビット線ＢＬA、／ＢＬAの電圧を示している。
【００９７】
即ち、この第２実施例においては、リセット時、ワード線ＷＬの電圧＝Ｌレベルとされ、メモリセル１５においては、ｎＭＯＳトランジスタ１７＝非導通状態とされ、メモリセル１５は、ビット線ＢＬAと電気的に切り離されている。
【００９８】
また、ビット線トランスファ信号ＢＴ＝Ｈレベルとされており、ビット線トランスファ回路５においては、ｎＭＯＳトランジスタ２１、２２＝導通状態とされている。
【００９９】
また、この場合、ビット線トランスファ回路６を構成するｎＭＯＳトランジスタ＝導通状態とされている。
【０１００】
また、ビット線リセット・ショート信号ＢＲＳ＝Ｈレベルとされ、ビット線リセット・ショート回路３においては、ｎＭＯＳトランジスタ１８〜２０＝導通状態とされ、ビット線ＢＬA、／ＢＬAは、プリチャージ電圧ＶＰＲにプリチャージされている。
【０１０１】
また、プリラッチ・イネーブル信号ＰＬＥ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＰ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＮ＝Ｌレベル、リセット信号ＲＳＰ＝Ｌレベル、リセット信号ＲＳＮ＝Ｈレベルとされている。
【０１０２】
この結果、センスアンプ駆動回路４０においては、ｎＭＯＳトランジスタ４６、４７＝導通状態、ｐＭＯＳトランジスタ４８＝非導通状態、ｎＭＯＳトランジスタ４９＝非導通状態とされると共に、リセット回路４１においては、ｎＭＯＳトランジスタ５０＝非導通状態、ｐＭＯＳトランジスタ５１＝非導通状態とされ、センスアンプ駆動電圧ＰＳＡ、ＮＳＡ＝プリチャージ電圧ＶＰＲとされている。
【０１０３】
ここに、読出し時、メモリセル１５が選択される場合には、まず、ビット線リセット・ショート信号ＢＲＳ＝Ｌレベルとされ、ビット線リセット・ショート回路３においては、ｎＭＯＳトランジスタ１８〜２０＝非導通状態とされ、ビット線ＢＬA、／ＢＬAに対するプリチャージ電圧ＶＰＲの供給が遮断される。
【０１０４】
その後、ビット線トランスファ回路６を構成するｎＭＯＳトランジスタ＝非導通状態とされる。
【０１０５】
その後、ワード線ＷＬの電圧＝Ｈレベルとされ、メモリセル１５においては、ｎＭＯＳトランジスタ１７＝導通状態とされ、この結果、ビット線ＢＬAの電圧は、プリチャージ電圧ＶＰＲから僅かに上昇し、ビット線／ＢＬAの電圧は、プリチャージ電圧ＶＰＲを維持する。
【０１０６】
また、プリラッチ・イネーブル信号ＰＬＥ＝Ｌレベル、ラッチ・イネーブル信号ＬＥＰ＝Ｌレベル、ラッチ・イネーブル信号ＬＥＮ＝Ｈレベルとされる。
【０１０７】
この結果、センスアンプ駆動回路４０においては、ｎＭＯＳトランジスタ４６、４７＝非導通状態、ｐＭＯＳトランジスタ４８＝導通状態、ｎＭＯＳトランジスタ４９＝導通状態とされ、センスアンプ駆動電圧ＰＳＡ＝電源電圧Ｖｉｉ、センスアンプ駆動電圧ＮＳＡ＝接地電圧ＶＳＳとされる。
【０１０８】
この場合、ビット線ＢＬAの電圧はプリチャージ電圧ＶＰＲから僅かに上昇しており、ビット線／ＢＬAの電圧はプリチャージ電圧ＶＰＲを維持していることから、センスアンプ７においては、ｐＭＯＳトランジスタ２３がｐＭＯＳトランジスタ２４よりも導通状態に近い状態になると共に、ｎＭＯＳトランジスタ２６がｎＭＯＳトランジスタ２５よりも導通状態に近い状態となる。
【０１０９】
この結果、ビット線ＢＬAにはセンスアンプ駆動電圧線４２からｐＭＯＳトランジスタ２３を介して電荷が供給され、プリチャージ電圧ＶＰＲから僅かに上昇しているビット線ＢＬAの電圧は、電源電圧Ｖｉｉに向かって上昇し始める。
【０１１０】
これに対して、ビット線／ＢＬAからは、ｎＭＯＳトランジスタ２６を介してセンスアンプ駆動電圧線４５に電荷が引き抜かれ、ビット線／ＢＬAの電圧は、プリチャージ電圧ＶＰＲから接地電圧ＶＳＳに向かって下降し始める。
【０１１１】
この結果、センスアンプ７は差動増幅動作を行い、ｐＭＯＳトランジスタ２３及びｎＭＯＳトランジスタ２６は導通状態に向かい、ｐＭＯＳトランジスタ２４及びｎＭＯＳトランジスタ２５は非導通状態に向かう。
【０１１２】
そして、ｐＭＯＳトランジスタ２３＝導通状態、ｐＭＯＳトランジスタ２４＝非導通状態、ｎＭＯＳトランジスタ２５＝非導通状態、ｎＭＯＳトランジスタ２６＝導通状態、ビット線ＢＬAの電圧＝電源電圧Ｖｉｉ、ビット線／ＢＬAの電圧＝接地電圧ＶＳＳとなる。
【０１１３】
このビット線ＢＬA、／ＢＬAの電圧状態は、コラム選択回路１１のｎＭＯＳトランジスタ１２、１３を介してデータバスＤＢ、／ＤＢに転送される。
【０１１４】
その後、リセット時になると、ワード線ＷＬの電圧＝Ｌレベルとされ、メモリセル１５においては、ｎＭＯＳトランジスタ１７＝非導通状態とされ、メモリセル１５がビット線ＢＬAから電気的に切り離される。
【０１１５】
その後、ラッチ・イネーブル信号ＬＥＰ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＮ＝Ｌレベルとされ、センスアンプ駆動回路４０においては、ｐＭＯＳトランジスタ４８＝非導通状態、ｎＭＯＳトランジスタ４９＝非導通状態とされる。
【０１１６】
その後、リセット信号ＲＳＰ＝Ｈレベル、リセット信号ＲＳＮ＝Ｌレベルとされ、リセット回路４１においては、ｎＭＯＳトランジスタ５０＝導通状態、ｐＭＯＳトランジスタ５１＝導通状態とされ、センスアンプ駆動電圧ＰＳＡ＝接地電圧ＶＳＳ、センスアンプ駆動電圧ＮＳＡ＝電源電圧Ｖｉｉとされる。
【０１１７】
この結果、ビット線ＢＬAに蓄積されていた電荷はｐＭＯＳトランジスタ２３及びｎＭＯＳトランジスタ５０を介してＶＳＳ線４４に引き抜かれ、ビット線ＢＬAの電圧は電源電圧Ｖｉｉから下降し始める。
【０１１８】
これに対して、ビット線／ＢＬAにはＶｉｉ線４３からｐＭＯＳトランジスタ５１及びｎＭＯＳトランジスタ２６を介して電荷が供給され、ビット線／ＢＬAの電圧は、接地電圧ＶＳＳから上昇を開始する。
【０１１９】
その後、ビット線リセット・ショート信号ＢＲＳ＝Ｈレベルとされ、ビット線リセット・ショート回路３においては、ｎＭＯＳトランジスタ１８〜２０＝導通状態とされ、ビット線ＢＬA、／ＢＬAはプリチャージ電圧ＶＰＲにプリチャージされ、ビット線ＢＬA、／ＢＬAはリセットされる。
【０１２０】
また、ビット線トランスファ回路６を構成するｎＭＯＳトランジスタ＝導通状態とされる。
【０１２１】
また、リセット信号ＲＳＰ＝Ｌレベル、リセット信号ＲＳＮ＝Ｈレベルとされ、リセット回路４１においては、ｎＭＯＳトランジスタ５０＝非導通状態、ｐＭＯＳトランジスタ５１＝非導通状態とされる。
【０１２２】
また、プリラッチ・イネーブル信号ＰＬＥ＝Ｈレベルとされ、センスアンプ駆動回路４０においては、ｎＭＯＳトランジスタ４６、４７＝導通状態とされ、センスアンプ駆動電圧ＰＳＡ、ＮＳＡ＝プリチャージ電圧ＶＰＲとされる。
【０１２３】
このように、この第２実施例では、リセット時、ビット線リセット・ショート回路３によるビット線ＢＬA、／ＢＬAのリセットを開始する前に、リセット回路４１によって、センスアンプ駆動電圧ＰＳＡ＝接地電圧ＶＳＳ、センスアンプ駆動電圧ＮＳＡ＝電源電圧Ｖｉｉとして、センスアンプ７を介してビット線ＢＬA、／ＢＬAのリセットを開始し、その後、ビット線リセット・ショート回路３により、ビット線ＢＬA、／ＢＬAのリセットを完了させるとしている。
【０１２４】
したがって、この第２実施例によれば、リセット時のビット線のプリチャージ時間を短縮し、アクセス終了後のアクセスの高速化を図ることができると共に、ビット線リセット・ショート回路３を構成するｎＭＯＳトランジスタ１８〜２０等、ビット線リセット・ショート回路を構成するｎＭＯＳトランジスタのサイズを小さくすることができる。
【０１２５】
参考例・・図５、図６
図５は本発明の参考例の要部を示す回路図であり、この参考例は、リセット回路５５を設け、その他については、図７（図８）に示す従来のＤＲＡＭと同様に構成したものである。
【０１２６】
このリセット回路５５において、５６、５７はビット線トランスファ・リセット信号ＢＴＲにより導通、非導通が制御されるｎＭＯＳトランジスタである。
【０１２７】
ここに、ｎＭＯＳトランジスタ５６は、ドレインをビット線ＢＬAに接続され、ソースをｎＭＯＳトランジスタ２２を介してビット線／ＢＬAが接続される配線５８に接続されている。
【０１２８】
また、ｎＭＯＳトランジスタ５７は、ドレインをビット線／ＢＬAに接続され、ソースをｎＭＯＳトランジスタ２１を介してビット線ＢＬAが接続される配線５９に接続されている。
【０１２９】
図６は、この参考例の動作を示す波形図であり、メモリセル１５にＨレベルが記憶されており、読出し時、このメモリセル１５が選択される場合を示している。
【０１３０】
ここに、図６Ａはワード線ＷＬの電圧、図６Ｂはビット線リセット・ショート信号ＢＲＳ、図６Ｃはビット線トランスファ信号ＢＴ、図６Ｄはビット線トランスファ・リセット信号ＢＴＲを示している。
【０１３１】
また、図６Ｅはラッチ・イネーブル信号ＬＥＰ、ＬＥＮ、図６Ｆはプリラッチ・イネーブル信号ＰＬＥ、図６Ｇはセンスアンプ駆動電圧ＰＳＡ、ＮＳＡ、図６Ｈはビット線ＢＬA、／ＢＬAの電圧を示している。
【０１３２】
なお、図６Ｈにおいて、破線６０、６１は、それぞれ、図７（図８）に示す従来のＤＲＡＭの場合のビット線ＢＬA、／ＢＬAの電圧を示している。
【０１３３】
即ち、この参考例においては、リセット時、ワード線ＷＬの電圧＝Ｌレベルとされ、メモリセル１５においては、ｎＭＯＳトランジスタ１７＝非導通状態とされ、メモリセル１５は、ビット線ＢＬAと電気的に切り離されている。
【０１３４】
また、ビット線トランスファ信号ＢＴ＝Ｈレベルとされ、ビット線トランスファ回路５においては、ｎＭＯＳトランジスタ２１、２２＝導通状態とされている。
【０１３５】
また、この場合、ビット線トランスファ回路６を構成するｎＭＯＳトランジスタ＝導通状態とされている。
【０１３６】
また、ビット線トランスファ・リセット信号ＢＴＲ＝Ｈレベルとされ、リセット回路５５においては、ｎＭＯＳトランジスタ５６、５７＝導通状態とされている。
【０１３７】
また、ビット線リセット・ショート信号ＢＲＳ＝Ｈレベルとされ、ビット線リセット・ショート回路３においては、ｎＭＯＳトランジスタ１８〜２０＝導通状態とされ、ビット線ＢＬA、／ＢＬAは、プリチャージ電圧ＶＰＲにプリチャージされている。
【０１３８】
また、プリラッチ・イネーブル信号ＰＬＥ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＰ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＮ＝Ｌレベルとされている。
【０１３９】
この結果、センスアンプ駆動回路８においては、ｎＭＯＳトランジスタ２７、２８＝導通状態、ｐＭＯＳトランジスタ２９＝非導通状態、ｎＭＯＳトランジスタ３１＝非導通状態とされ、センスアンプ駆動電圧ＰＳＡ、ＮＳＡ＝プリチャージ電圧ＶＰＲとされている。
【０１４０】
ここに、読出し時、メモリセル１５が選択される場合には、まず、ビット線リセット・ショート信号ＢＲＳ＝Ｌレベルとされ、ビット線リセット・ショート回路３においては、ｎＭＯＳトランジスタ１８〜２０＝非導通状態とされ、ビット線ＢＬA、／ＢＬAに対するプリチャージ電圧ＶＰＲの供給が遮断される。
【０１４１】
また、ビット線トランスファ・リセット信号ＢＴＲ＝Ｌレベルとされ、リセット回路５５においては、ｎＭＯＳトランジスタ５６、５７＝非導通状態とされ、ビット線ＢＬAと配線５８とが電気的に切り離されると共に、ビット線／ＢＬAと配線５９とが電気的に切り離される。
【０１４２】
その後、ビット線トランスファ回路６を構成するｎＭＯＳトランジスタ＝非導通状態とされる。
【０１４３】
その後、ワード線ＷＬの電圧＝Ｈレベルとされ、メモリセル１５においては、ｎＭＯＳトランジスタ１７＝導通状態とされ、この結果、ビット線ＢＬAの電圧は、プリチャージ電圧ＶＰＲから僅かに上昇し、ビット線／ＢＬAの電圧は、プリチャージ電圧ＶＰＲを維持する。
【０１４４】
また、プリラッチ・イネーブル信号ＰＬＥ＝Ｌレベル、ラッチ・イネーブル信号ＬＥＰ＝Ｌレベル、ラッチ・イネーブル信号ＬＥＮ＝Ｈレベルとされる。
【０１４５】
この結果、センスアンプ駆動回路８においては、ｎＭＯＳトランジスタ２７、２８＝非導通状態、ｐＭＯＳトランジスタ２９＝導通状態、ｎＭＯＳトランジスタ３１＝導通状態とされ、センスアンプ駆動電圧ＰＳＡ＝電源電圧Ｖｉｉ、センスアンプ駆動電圧ＮＳＡ＝接地電圧ＶＳＳとされる。
【０１４６】
この場合、ビット線ＢＬAの電圧はプリチャージ電圧ＶＰＲから僅かに上昇しており、ビット線／ＢＬAの電圧はプリチャージ電圧ＶＰＲを維持していることから、センスアンプ７においては、ｐＭＯＳトランジスタ２３がｐＭＯＳトランジスタ２４よりも導通状態に近い状態になると共に、ｎＭＯＳトランジスタ２６がｎＭＯＳトランジスタ２５よりも導通状態に近い状態となる。
【０１４７】
この結果、ビット線ＢＬAにはセンスアンプ駆動電圧線９からｐＭＯＳトランジスタ２３を介して電荷が供給され、プリチャージ電圧ＶＰＲから僅かに上昇しているビット線ＢＬAの電圧は、電源電圧Ｖｉｉに向かって上昇し始める。
【０１４８】
これに対して、ビット線／ＢＬAからは、ｎＭＯＳトランジスタ２６を介してセンスアンプ駆動電圧線１０に電荷が引き抜かれ、ビット線／ＢＬAの電圧は、プリチャージ電圧ＶＰＲから接地電圧ＶＳＳに向かって下降し始める。
【０１４９】
この結果、センスアンプ７は差動増幅動作を行い、ｐＭＯＳトランジスタ２３及びｎＭＯＳトランジスタ２６は導通状態に向かい、ｐＭＯＳトランジスタ２４及びｎＭＯＳトランジスタ２５は非導通状態に向かう。
【０１５０】
そして、ｐＭＯＳトランジスタ２３＝導通状態、ｐＭＯＳトランジスタ２４＝非導通状態、ｎＭＯＳトランジスタ２５＝非導通状態、ｎＭＯＳトランジスタ２６＝導通状態、ビット線ＢＬAの電圧＝電源電圧Ｖｉｉ、ビット線／ＢＬAの電圧＝接地電圧ＶＳＳとなる。
【０１５１】
このビット線ＢＬA、／ＢＬAの電圧状態は、コラム選択回路１１のｎＭＯＳトランジスタ１２、１３を介してデータバスＤＢ、／ＤＢに転送される。
【０１５２】
その後、リセット時になると、ワード線ＷＬの電圧＝Ｌレベルとされ、メモリセル１５においては、ｎＭＯＳトランジスタ１７＝非導通状態とされ、メモリセル１５がビット線ＢＬAから電気的に切り離される。
【０１５３】
また、ビット線トランスファ・リセット信号ＢＴＲ＝Ｈレベルとされ、リセット回路５５においては、ｎＭＯＳトランジスタ５６、５７＝導通状態とされて、ビット線ＢＬAと配線５８とが接続され、ビット線／ＢＬAと配線５９とが接続される。
【０１５４】
この場合、センスアンプ７によって、配線５９＝電源電圧Ｖｉｉ、配線５８＝接地電圧ＶＳＳに維持されているので、ビット線ＢＬAの電荷は、ｎＭＯＳトランジスタ５６、配線５８及びｎＭＯＳトランジスタ２６を介してセンスアンプ駆動電圧線１０に引き抜かれ、ビット線ＢＬAの電圧は、電源電圧Ｖｉｉから下降し始める。
【０１５５】
これに対して、ビット線／ＢＬAには、センスアンプ駆動電圧線９からｐＭＯＳトランジスタ２３、配線５９及びｎＭＯＳトランジスタ５７を介して電荷が供給され、ビット線／ＢＬAの電圧は、接地電圧ＶＳＳから上昇し始める。
【０１５６】
また、プリラッチ・イネーブル信号ＰＬＥ＝Ｈレベルとされ、続いて、ラッチ・イネーブル信号ＬＥＰ＝Ｈレベル、ラッチ・イネーブル信号ＬＥＮ＝Ｌレベルとされる。
【０１５７】
この結果、センスアンプ駆動回路８においては、ｎＭＯＳトランジスタ２７、２８＝導通状態、ｐＭＯＳトランジスタ２９＝非導通状態、ｎＭＯＳトランジスタ３１＝非導通状態とされ、センスアンプ駆動電圧ＰＳＡ、ＮＳＡ＝プリチャージ電圧ＶＰＲとされる。
【０１５８】
また、ビット線リセット・ショート信号ＢＲＳ＝Ｈレベルとされ、ビット線リセット・ショート回路３においては、ｎＭＯＳトランジスタ１８〜２０＝導通状態とされ、ビット線ＢＬA、／ＢＬAはプリチャージ電圧ＶＰＲにプリチャージされ、ビット線ＢＬA、／ＢＬAはリセットされる。
【０１５９】
また、ビット線トランスファ回路６を構成するｎＭＯＳトランジスタ＝導通状態とされる。
【０１６０】
このように、この参考例では、リセット時、ビット線リセット・ショート回路３によるビット線ＢＬA、／ＢＬAのリセットを開始する前に、リセット回路５５によりセンスアンプ７を介してビット線ＢＬA、／ＢＬAのリセットを開始し、その後、ビット線リセット・ショート回路３により、ビット線ＢＬA、／ＢＬAのリセットを完了させるとしている。
【０１６１】
したがって、この参考例によれば、リセット時のビット線のプリチャージ時間を短縮し、アクセス終了後のアクセスの高速化を図ることができると共に、ビット線リセット・ショート回路３を構成するｎＭＯＳトランジスタ１８〜２０等、ビット線リセット・ショート回路を構成するｎＭＯＳトランジスタのサイズを小さくすることができる。
【０１６２】
なお、上述の実施例においては、本発明をシェアード型のＤＲＡＭに適用した場合について説明したが、本発明は、１個のビット線対ごとにセンスアンプを設けてなるＤＲＡＭ、いわゆる、ホールデッド型のＤＲＡＭ等にも適用することができる。
【０１６３】
【発明の効果】
以上のように、本発明によれば、リセット時にセンスアンプを介してビット線の電圧をプリチャージ電圧に向かわせるリセット回路を設けるとしたことにより、リセット時のビット線のプリチャージ時間を短縮することができるので、アクセス終了後のアクセスの高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の要部を示す回路図である。
【図２】本発明の第１実施例の動作を示す波形図である。
【図３】本発明の第２実施例の要部を示す回路図である。
【図４】本発明の第２実施例の動作を示す波形図である。
【図５】  本発明の参考例の要部を示す回路図である。
【図６】  本発明の参考例の動作を示す波形図である。
【図７】従来のＤＲＡＭの一例の要部を示す回路図である。
【図８】図７に示す従来のＤＲＡＭを構成するメモリセル列、ビット線リセット・ショート回路、ビット線トランスファ回路、センスアンプ及びセンスアンプ駆動回路の構成を示す回路図である。
【図９】図７（図８）に示す従来のＤＲＡＭの動作を示す波形図である。
【符号の説明】
ＷＬ  ワード線
ＢＬA、／ＢＬA  ビット線
ＢＲＳ  ビット線リセット・ショート信号
ＢＴ  ビット線トランスファ信号
ＰＳＡ、ＮＳＡ  センスアンプ駆動電圧
ＰＬＥ  プリラッチ・イネーブル信号
ＬＥＰ、ＬＥＮ  ラッチ・イネーブル信号
ＲＳＰ、ＲＳＮ  リセット信号
ＢＴＲ  ビット線トランスファ・リセット信号
【図１】
0003646344.tif 000002
【図２】
0003646344.tif 000003
【図３】
0003646344.tif 000004
【図４】
0003646344.tif 000005
【図５】
0003646344.tif 000006
【図６】
0003646344.tif 000007
【図７】
0003646344.tif 000008
【図８】
0003646344.tif 000009
【図９】
0003646344.tif 000010