(57)【特許請求の範囲】
【請求項１】
複数のワード線及び複数のビット線対と、
前記ワード線と前記ビット線対との各交点にトランジスタとキャパシタより構成されたメモリセルが配置され、前記トランジスタのドレイン側はビット線と接続し、ソース側は前記キャパシタと接続し、ゲートは前記ワード線と接続したメモリセルを行と列にマトリックス状に配置して構成されるメモリセルアレイと、
前記各ビット線対毎に設けられ、対応するビット線対の電位差を増幅する複数のセンスアンプと、
前記各ビット線対毎に設けられ、前記センスアンプによって増幅されたビット線対をリファレンス電圧生成回路によって生成されるリファレンス電圧にプリチャージ、イコライズするための複数のビット線プリチャージ回路と、
通常動作モードとテストモードの切り替え回路と、
前記テストモード時に、前記複数のワード線を全て非活性状態に設定するためのワード線非活性手段と、
テストモード時に、前記複数のセンスアンプを全て非活性状態に設定するためのセンスアンプ非活性手段と、
テストモード時に、第１のテストモード信号に応答して、前記リファレンス電圧生成回路の出力電圧を通常動作時とは異なるロウレベルに固定し、第２のテストモード信号に応答して、前記リファレンス電圧生成回路の出力電圧を通常動作時とは異なるハイレベルに固定する電圧固定回路とを備えたことを特徴とする半導体記憶装置。
【請求項２】
前記ビット線電位固定手段は、テストモードにおいて、前記第１のテストモード信号に応答して、前記複数のビット線対を全て、通常動作時に前記センスアンプによって増幅される前記ビット線対電位のうち“０”論理側のビット線電位と同じ電位にすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ビット線電位固定手段は、テストモードにおいて、前記第１のテストモード信号に応答して、前記複数のビット線対を全て接地電位にすることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
メモリセルキャパシタに書き込まれる“０”書き込み電位が接地電位より高く設定され、前記ビット線電位固定手段は、テストモードにおいて、前記第１のテストモード信号に応答して、前記複数のビット線対を全て前記“０”書き込み電位と同じ電位にすることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記ビット線電位固定手段は、テストモードにおいて、前記第２のテストモード信号に応答して、前記複数のビット線対を全て、通常動作時に前記センスアンプによって増幅される前記ビット線対電位のうち“１”論理側のビット線電位と同じ電位にすることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記ビット線電位固定手段は、テストモードにおいて、前記第２のテストモード信号に応答して、前記複数のビット線対を全て電源電位にすることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
メモリキャパシタに書き込まれる“１”書き込み電位が電源電位よりも低く設定され、前記ビット線電位固定手段は、テストモードにおいて、前記第２のテストモード信号に応答して、前記複数のビット線対を全て前記“１”書き込み電位と同じ電位にすることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその検査方法に関し、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）メモリセルの電荷保持時間のテストを短時間で行うに好適な半導体記憶装置およびその検査方法に関する。
【０００２】
【従来の技術】
近年の半導体記憶装置は高集積化、大容量化に伴い、検査時間が益々増加し、一方でシステムＬＳＩの普及等、高機能化、複雑化も進み、この中でいかに検査時間の短縮、検査効率の向上を実現し、製造コストを低減するかが大きな課題となっている。
【０００３】
一般に半導体記憶装置は、記憶装置内の記憶単位であるメモリセルが正常に記憶および読み出し可能かどうかを検査するために、様々な検査パターンを用いて検査が行われているが、中でもDRAMは、メモリセルのデータが揮発性であることから、その性質上、メモリセルに記憶された電荷の保持時間が仕様を満足しているかどうかをも検査する（以下、電荷保持特性の検査と呼ぶ）必要があり、これもDRAMで一般的に行われている。
【０００４】
図６は一般的なDRAM（１T１C構成）のメモリセルの回路構成を示す。同図でMCはメモリセルキャパシタ、TWLはアクセストランジスタ、WLはワード線、BLはビット線、VCPはメモリセルキャパシタの対極の電位を表す。
【０００５】
図６に示すDRAMでは微小の電荷をメモリセル（キャパシタ）MCに蓄積することによってデータの記憶を行うが、記憶された電荷は、そのまま放置しておくと微小リーク電流によって消えてしまう。この微小リーク電流は様々な経路が考えられるが、主な経路として、同図のリーク電流（A）は蓄積キャパシタの絶縁膜を通じてプレート電極へのリーク電流、リーク電流（B）はアクセストランジスタの拡散層から半導体基板へのリーク電流、リーク電流（C）はアクセストランジスタのゲート絶縁膜からゲート（ワード線）方向へのリーク電流、リーク電流（D）は隣接メモリセルへのリーク電流、リーク電流（E）はアクセストランジスタのビット線方向へのリーク電流（トランジスタのドレイン・ソース間のオフ電流）であり、これらを想定し、リーク電流を検出するための検査方法が必要となる。
【０００６】
DRAMの電荷保持時間の検査として一般的な方法は、
１）全てのメモリセルに書き込みサイクルでデータを書き込んだ後、
２）所定の時間待機状態（スタンバイ状態）で放置し、
３）その後読み出しサイクルにて読み出す、
方法が一般に用いられている。この方法では、前記リーク電流（A）〜（C）に起因する不良の検出が可能であり、さらに、書き込みパターンを工夫すること（例えばチェッカーパターン等）により、リーク電流（D）に起因する不良を検出することも可能である。一方、リーク電流（E）に起因する不良を検出しやすくするためには、前述の放置期間の間、ビット線電位は、メモリセルキャパシタMC内の蓄積データと反対の論理に設定し、アクセストランジスタのドレイン・ソース間に電圧がかかるようにする必要がある。
【０００７】
例えば、メモリセルキャパシタMCにデータ“１”を書き込んでおき、その後ワード線を非選択状態でビット線BLにメモリセルの書き込みデータと反対のデータ“０”の電位を与えた状態で所定時間放置し、その後読み出すことによって、書き込みデータ“１”が消えていないかを検出する方法である。これを実現するための従来のDRAMの回路構成および検査方法について、図面を用いて説明する。
【０００８】
図７は従来のDRAMのメモリセルアレイ周辺の回路例を示す。図７において、メモリセル２はマトリックス状に配置されメモリセルアレイ１を構成する。また、ビット線対３（BL）と４（NBL）はセンスアンプ５に接続され、センスアンプ起動信号１３（ＳＥ）が起動する（“H”になる）と、センスアンプドライバ回路１０１によってノード１０２（SAN）が接地電位レベル（０V）に引き込まれ、ノード１０３（SAP）が電源電圧レベル（VDD）に引き上げられることにより、センスアンプ５によるビット線対の増幅動作が行われる。各ビット線対の一方にメモリセルのトランジスタのドレインが接続され、メモリセルのトランジスタのゲートにワード線６が接続されている。ビット線プリチャージ・イコライズ回路７はプリ−チャージ信号８によってビット線対３（BL）、４（NBL）をリファレンス電圧生成回路９によって生成されるリファレンス電圧（例えば１／２・VDD）にする回路である。
【０００９】
図８はリファレンス電圧を１／２・ＶＤＤにする場合のリファレンス電圧生成回路例を示す。抵抗１０４（Ｒ１）や抵抗１０５（Ｒ２）が十分大きければ、ノード１０６（Ｎ）の電圧は１／２・ＶＤＤとなるから、全てのトランジスタのしきい電圧をＶｔとすると、ノード１０７（ＮＡ）やノード１０８（ＮＢ）の電圧はそれぞれ（ＶＤＤ／２）＋Ｖｔ、（ＶＤＤ／２）−Ｖｔとなりノード１０９に取り出される出力電圧Voutは１／２・ＶＤＤに安定する。
【００１０】
この従来回路でのビット線方向への電荷保持時間特性の検査は再び図７に戻って説明すると以下のように実施していた。まず、全メモリセルに“１”のデータ（メモリセルのコンデンサ部に電荷を貯めるデータ）を書き込む。次にワード線６を活性化し、ワード線６に接続されているメモリセルのデータを読み出すことにより、例えばビット線NBLはセンスアンプにより“１”のデータとなりビット線BLが“０”のデータとなる。これにより読み出されたビット線と対になっている反対側のビット線はメモリセルと反対のデータになるので、この読み出しを特定時間繰り返すことによってビット線対につながっている一方の電荷保持特性の検査が可能となる。この読み出しを特定時間繰り返した後、全メモリセルに書かれた“１”のデータを読み出す。次に再び全メモリセルに“１”のデータを書き込んだ後に、今度はワード線６０を活性化することにより、前述と同様にビット線対につながっているもう一方の電荷保持特性の検査が可能となる。したがって前回同様にワード線６０を活性化して特定時間読み出し動作を繰り返した後に、全メモリセルに書かれた“１”のデータを読み出すことで、全メモリ領域のビット線方向への電荷保持時間特性の検査を可能とする。
【００１１】
メモリの電荷保持時間特性の検査方法としては、特開平１１―１５４４００号広報に示されている。この方法は、テストモード時にワード線を非選択にし、ビット線対に外部からの書き込みデータに対応する電圧を印加する装置が開示されている。
【００１２】
図９は書き込みデータによるビット線対の活性化を示す図である。
【００１３】
図９において、入出力１１０（I／O）から入力されたデータがライトアンプ回路１１１へ入力され、カラム選択回路１１２、及びプリチャージ・イコライズ回路７、センスアンプ５を経てメモリセル２に書き込まれるまでの具体的回路例を示す。
【００１４】
この回路ではビット線対BLとNBLには反対のデータが（BLが“１”の場合はNBLには“０”、BLが“０”の場合はNBLには“１”）伝達される。そのデータがそのままメモリセルに書き込まれる構成になっている。テストモード時ワード線を非活性化するとビット線対のBLとNBLには反対の電位で活性化されるため全てのビット線を同時には同じレベルにすることは不可能である。
【００１５】
図１０にメモリセルアレイが複数に分割された場合の従来技術例の概略図を示す。
【００１６】
図１０はメモリセルアレイが４分割された場合を示している。図に示すようにメモリセルアレイが複数に分割された場合は分割された各メモリセルブロック１５１、１５２、１５３、１５４の間にセンスアンプ列１５５、１５６、１５７が配置される。
【００１７】
ここで、センスアンプ列について具体的例を挙げて説明する。
【００１８】
図１１にセンスアンプ列の具体的な回路例を示す。
【００１９】
図１１には、ビット線対BL、NBL、センスアンプ５、プリチャージ・イコライズ回路７を示している。プリチャージ・イコライズ回路７でプリチャージ信号８が“H”のとき、ビット線対BL、NBLをリファレンス電圧１１のレベルにする。シェアドゲート回路１５８、１５９は、メモリセルアレイ上のビット線対をメモリセルブロック単位に分離するゲートである。すなわち、センスアンプ列の両側にあるメモリセルブロックの左右どちらか一方のメモリセルブロックのビット線対を活性化させるために用いられる。
【００２０】
図１０を用いて具体的に説明するとセンスアンプ列１５５のシェアードゲート選択信号１６０（ISO1）が“H”場合、図１０のメモリセルブロック１５１のビット線対が活性化され、シェアードゲート選択信号１６１（ISO2）が“H”場合、図１０のメモリセルブロック１５２のビット線対が活性化される。
【００２１】
また、図１１のY選択ゲート１６２は、カラムアドレスに対応するビット線対の活性化のために用いられる。すなわち、カラムアドレスに対応するビット線対に接続され且つ、シェアドゲートによって選択されたメモリブロックのメモリセルの内ワード線が活性化されているメモリセルにデータの読み書き動作をさせることが出来る。また、センスアンプ列では、これらセンスアンプ５、プリチャージ・イコライズ回路７、シェアドゲート回路１５８、１５９、Y選択ゲート１６２がセットでビット線対BL、NBLを活性化する構成となっている。このような機能をもつセンスアンプ列をメモリセルブロックで挟み込むことにより、各メモリセルブロック単位でDRAMの読み書き動作を可能にする。
【００２２】
ところが、この構成で全メモリセルのビット線方向への電荷保持特性の検査をするためには各メモリセルブロック単位でしかビット線が活性化されないため、メモリセルブロック毎に検査を行う必要がある。また、メモリセルからビット線方向へのリークが最も起こり易い状態をつくるにはビット線対BLとビット線対NBLとはデータが反転するため、ビット線対BLとビット線対NBLとで分けて検査しなくてはならない。これらを考慮すると図１０のメモリアレイ構成の場合でビット線方向への電荷保持特性検査をするためには８回同様な検査を行う必要がある。
【００２３】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体記憶装置のビット線方向への電荷保持時間特性の検査方法では、センスアンプを動作させてビット線をメモリセルに書かれているデータとは反対のデータにしなければならず、ビット線対で交互に２回同様の検査をする必要がある。
また、DRAMの容量が大容量化してきた近年ではメモリセルアレイが幾つかのブロックに分割されており、一度のメモリサイクルで活性化されるメモリセルアレイは、チップ内の一部に限定された構成となっている。このような記憶装置に対し、全メモリ領域のビット線方向への電荷保持時間特性の検査をするためには、上に述べた“２回同様の検査”を同時に活性化されるメモリセルアレイごとに行い、これを全てのメモリセルアレイについて行う必要があるため、２×N（Nは、（全メモリセルアレイ数）／（同時に活性化されるメモリセルアレイ数））の回数だけ同様の検査を行う必要が生じ、活性化ブロックの分割数Nが多ければ多いほど、検査時間はかかることになる。今後更に大容量化しブロック数が増大すれば、更に深刻な問題となる。
【００２４】
【課題を解決するための手段】
本発明は係る点に着目し、その目的は、第１にビット線方向への電荷保持時間特性の検査をするにあたってワード線やセンスアンプを活性化せず全てのメモリセルのビット線方向へのリーク電流に着目した電荷保持時間特性の検査を短時間で行うに好適な半導体記憶装置を提供することである。第２に、従来ビット線対で交互に２回行っていたものを１回で検査可能とすることにより短時間で検査する検査方法を提供することである。
【００２５】
以上の目的を達成するために、請求項１記載の発明の半導体記憶装置は、複数のワード線及び複数のビット線対と、前記ワード線と前記ビット線対との各交点にトランジスタとキャパシタより構成されたメモリセルが配置され、前記トランジスタのドレイン側はビット線と接続し、ソース側は前記キャパシタと接続し、ゲートは前記ワード線と接続したメモリセルを行と列にマトリックス状に配置して構成されるメモリセルアレイと、前記各ビット線対毎に設けられ、対応するビット線対の電位差を増幅する複数のセンスアンプと、  前記各ビット線対毎に設けられ、前記センスアンプによって増幅されたビット線対をリファレンス電圧生成回路によって生成されるリファレンス電圧にプリチャージ、イコライズするための複数のビット線プリチャージ回路と、通常動作モードとテストモードの切り替え回路と、テストモード時に、前記複数のワード線を全て非活性状態に設定するためのワード線非活性手段と、テストモード時に、前記複数のセンスアンプを全て非活性状態に設定するためのセンスアンプ非活性手段と、テストモード時に、第１のテストモード信号に応答して、前記リファレンス電圧生成回路の出力電圧を通常動作時とは異なるロウレベルに固定し、第２のテストモード信号に応答して、前記リファレンス電圧生成回路の出力電圧を通常動作時とは異なるハイレベルに固定する電圧固定回路とを備えたことを特徴とする。
【００２６】
また、請求項２記載の発明の半導体記憶装置は、請求項１記載の半導体記憶装置において、前記ビット線電位固定手段は、テストモードにおいて、前記第１のテストモード信号に応答して、前記複数のビット線対を全て、通常動作時に前記センスアンプによって増幅される前記ビット線対電位のうち“０”論理側のビット線電位と同じ電位にすることを特徴とする。
【００２７】
また、請求項３記載の発明の半導体記憶装置は、請求項１記載の半導体記憶装置において、前記ビット線電位固定手段は、テストモードにおいて、前記第１のテストモード信号に応答して、前記複数のビット線対を全て接地電位にすることを特徴とする。
【００２８】
また、請求項４記載の発明の半導体記憶装置は、請求項１記載の半導体記憶装置において、メモリセルキャパシタに書き込まれる“０”書き込み電位が接地電位より高く設定され、前記ビット線電位固定手段は、テストモードにおいて、前記第１のテストモード信号に応答して、前記複数のビット線対を全て前記“０”書き込み電位と同じ電位にすることを特徴とする。
【００２９】
また、請求項５記載の発明の半導体記憶装置は、請求項１記載の半導体記憶装置において、前記ビット線電位固定手段は、テストモードにおいて、前記第２のテストモード信号に応答して、前記複数のビット線対を全て、通常動作時に前記センスアンプによって増幅される前記ビット線対電位のうち“１”論理側のビット線電位と同じ電位にすることを特徴とする。
【００３０】
また、請求項６記載の発明の半導体記憶装置は、請求項１記載の半導体記憶装置において、前記ビット線電位固定手段は、テストモードにおいて、前記第２のテストモード信号に応答して、前記複数のビット線対を全て電源電位にすることを特徴とする。
【００３１】
また、請求項７記載の発明の半導体記憶装置は、請求項１記載の半導体記憶装置において、メモリキャパシタに書き込まれる“１”書き込み電位が電源電位よりも低く設定され、前記ビット線電位固定手段は、テストモードにおいて、前記第２のテストモード信号に応答して、前記複数のビット線対を全て前記“１”書き込み電位と同じ電位にすることを特徴とする。
【００３７】
以上の構成により、請求項１記載の発明では、テストモード時に、メモリセルからビット線方向への電荷のリークを一度に検査することが可能となる。
【００３８】
請求項２記載の発明では、テストモード時に、メモリセルの記憶データ“１”に対して、全てのビット線をデータ“０”に固定し、メモリセルからビット線方向への電荷のリークを一度に検査することが可能となる。
【００３９】
請求項３の発明では、テストモードにおいて、ビット線の“０”固定データを、接地電位に設定し、メモリセル内の記憶データ“１”に対してビット線へのリーク電流の検出が可能となる
さらに、請求項４の発明では、メモリセルに記憶される“０”データが接地電位に対して昇圧された設定で動作するような半導体記憶装置の場合、テストモードにおいても、通常の動作に合わせてビット線の“０”固定データを、メモリキャパシタに書き込まれた“０”レベルの電位に設定することにより、通常動作を想定した、電荷保持特性の検出が可能となる。
【００４０】
また、請求項５記載の発明では、テストモード時に、メモリセルの記憶データ“０”に対して、全てのビット線をデータ“１”に固定し、ビット線からメモリセル方向への電荷のリークを一度に検査することが可能となる。
【００４１】
請求項６の発明では、テストモードにおいて、ビット線の“１”固定データを、電源電位に設定し、メモリセル内の記憶データ“０”に対してビット線へのリーク電流の検出が可能となる。
【００４２】
さらに、請求項７の発明では、メモリセルに記憶される“１”データの電位が電源電位に対して低く設定されたような半導体記憶装置の場合、テストモードにおいても、通常の動作に合わせてビット線の“１”固定データを、メモリキャパシタに書き込まれた“１”レベルの電位に設定することにより、通常動作を想定した、電荷保持特性の検出が可能となる。
【００４８】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の実施の形態について図面を参照しながら説明する。
【００４９】
図１は、本発明の第１の実施の形態の半導体記憶装置の構成を示すブロック図である。
【００５０】
図１の半導体記憶装置はメモリセル２をマトリックス状に配置したメモリアレイ１を含む。ビット線対３（BL）と４（NBL）はセンスアンプ５に接続され、センスアンプ起動信号１３（ＳＥ）が起動する（“H”になる）と、センスアンプドライバ回路１０１によってノード１０２（SAN）が接地電位レベル（０V）に引き込まれ、ノード１０３（SAP）が電源電圧レベル（VDD）に引き上げられることにより、センスアンプ５によるビット線対の増幅動作が行われる。各ビット線対の一方にメモリセルのトランジスタのドレインが接続されて、メモリセルのトランジスタのゲートにワード線６が接続されている。プリチャージイコライズ回路７はプリ−チャージ信号８によってビット線対BL、NBLをリファレンス電圧生成回路９によって生成されるリファレンス電圧（例えば１／２VDD）にする回路である。
【００５１】
このリファレンス電圧生成回路９の出力電圧は外部端子より入力されるテスト信号１０及びテスト信号１６によって制御され、テスト信号１０が“H”の時、リファレンス電圧１１を接地電位（“０V”電位）にし、テスト信号１６が“H”の時、リファレンス電圧１１を電源電圧レベル（ＶＤＤレベル）にする電圧固定回路１２を設ける。
【００５２】
また、テスト信号１０が“H”もしくはテスト信号１６が“Ｈ”の時、センスアンプ起動信号１３（ＳＥ）が起動しないように“L”レベルに固定するためのゲート回路１４（AND回路）とワード線を非活性化状態（“L”レベル）固定するためのゲート回路１５（AND回路）とプリ−チャージ信号８を“H”レベルに固定するゲート回路１７（ＯＲ回路とインバータ回路の論理回路）を備えている。ゲート回路１７の役割は、テスト信号１０もしくはテスト信号１６が“Ｈ”のとき、プリチャージ・イコライズ回路７を介してビット線対ＢＬ、ＮＢＬをリファレンス電圧に固定することにある。このリファレンス電圧は、電圧固定回路１２によってテストモード時には通常とは異なる接地電位レベルもしくは電源電圧レベルに設定される。この時ビット線方向への電荷保持時間特性を検査もしくは評価するために、全メモリセルに対してワード線は非活性状態である必要があり、且つセンスアンプも動作しない状態にする必要がある。この役目をしている回路がゲート回路１４と１５である。
【００５３】
この構成によって、テスト信号１０及びテスト信号１６を“L”（通常動作状態）としてあらかじめ全メモリセルに“１”（メモリセルに電荷が蓄えられた状態）を書き込んだ後に、テスト信号１０を“H”とするとワード線は非活性状態になり、センスアンプも非活性状態になりビット線対ＢＬ、ＮＢＬは、ともに接地電位（“０V”になり）になる。このテスト信号１０が“H”の状態は全てのメモリセルに蓄えられた電荷がメモリセルトランジスタを介してビット線方向へ最もリークしやすい状態となる。したがって、テスト信号１０が“H”の状態の時間がそのままビット線方向への電荷保持時間として評価される。
【００５４】
検査として使用する場合は、あらかじめ全メモリセルに“１”（メモリセルに電荷が蓄えられた状態）を書き込んだ後に、特定時間（電荷保持時間を保証したい時間）テスト信号１０を“H”の状態にして、その後テスト信号を“L”としてあらかじめ全メモリセルに書き込んだ“１”のデータの電位を読み出し、正しく読み出されるかどうか確認することにより、一度に全メモリセルのビット線方向への電荷保持時間特性の検査ができ、効率の良い検査を可能にする。
【００５５】
また、この構成によって、テスト信号１０及びテスト信号１６を“L”（通常動作状態）としてあらかじめ全メモリセルに“０”（メモリセルに電荷が蓄えられていない状態）を書き込んだ後に、テスト信号１６を“H”とするとワード線は非活性状態になり、センスアンプも非活性状態になりビット線対ＢＬ、ＮＢＬはともに電源電圧レベル（ＶＤＤレベル）になる。このテスト信号１６が“H”の状態は全てのメモリセルに向かってメモリセルトランジスタを介してビット線から電荷が最もリークしやすい状態となる。したがって、テスト信号１６が“H”の状態の時間がそのままビット線方向への電荷保持時間として評価される。
【００５６】
検査として使用する場合は、あらかじめ全メモリセルに“０”（メモリセルに電荷が蓄えられた状態）を書き込んだ後に、特定時間（電荷保持時間を保証したい時間）テスト信号１６を“H”の状態にして、その後テスト信号を“L”としてあらかじめ全メモリセルに書き込んだ“０”のデータの電位を読み出し、正しく読み出されるかどうか確認することにより、一度に全メモリセルのビット線方向への電荷保持時間特性の検査ができ、効率の良い検査をすることが出来る。
【００５７】
（第２の実施の形態）
本発明の第２の実施の形態として、ビット線の“０”データおよびメモリセルに記憶される“０”データが接地電位に対して昇圧された設定、例えば、トランジスタのしきい値電圧（Vt）ほど接地電位に対して昇圧された設定で動作するような半導体記憶装置の場合及びビット線の“１”データおよびメモリセルに記憶される“１”データが電源電位に対して低く設定された電圧、例えば、トランジスタのしきい値電圧（Vt）ほど電源電位に対して低く設定された状態で動作するような半導体記憶装置の場合の、テストモード時のプリチャージ供給電圧の設定回路例を図２に示す。
【００５８】
図２において、図１と同様の動作をするものには、同じ番号を付与して説明を省略する。
【００５９】
図２に示すセンスアンプドライバ回路２６は、図1及び図７のセンスアンプドライバ回路１０１と異なっている。第２の実施の形態では、センスアンプ起動信号１３（ＳＥ）が起動する（“H”になる）と、トランジスタ２７によってノード１０２（SAN）は接地電位レベル（０V）よりトランジスタのしきい値電圧（Vt）ほど高い電圧に設定され、トランジスタ２８によってノード１０３（SAP）は電源電圧レベル（VDD）よりトランジスタのしきい値電圧（Vt）ほど低い電圧に設定される。したがって、図2に示される半導体記憶装置はトランジスタのしきい値電圧（Vt）ほど接地電位に対して昇圧された設定で動作し、またトランジスタのしきい値電圧（Vt）ほど電源電位に対して低く設定された電圧で動作する。
【００６０】
このような半導体記憶装置でのテストモード時のビット線電圧固定手段を図２の電圧固定回路１８に示す。
【００６１】
これは、図1の電圧固定回路１２にトランジスタ１９（TPA）とトランジスタ２０（TNA）を付け加えたものである。
【００６２】
この構成によってテスト信号１０を“H”とするとワード線は非活性状態になり、センスアンプも非活性状態になりビット線対ＢＬ、ＮＢＬはともに（接地電位）＋Vt＝（VSS+Vt）になる。
【００６３】
また、テスト信号１６を“H”とするとワード線は非活性状態になり、センスアンプも非活性状態になりビット線対ＢＬ、ＮＢＬはともに（電源電圧）−Vt＝（VDD−Vt）となる。
【００６４】
これにより、ビット線の“０”データおよびメモリセルに記憶される“０”データが接地電位に対して昇圧された設定やビット線の“１”データおよびメモリセルに記憶される“１”データが電源電位に対して低く設定された電圧で動作する半導体記憶装置の場合も実動作に即した検査を実施可能とする。
【００６５】
また、このような半導体記憶装置において、ビット線の“０”固定電位を接地電位になるようなテストモードを別に設けておけば、アクセストランジスタのドレイン・ソース間リーク電流を通常動作に対して厳しい状態にすることで、電荷保持特性の検査をより短時間で行うことも可能となる。
【００６６】
また、このような半導体記憶装置において、ビット線の“１”固定電位を電源電位になるようなテストモードを別に設けておけば、アクセストランジスタのドレイン・ソース間リーク電流を通常動作に対して厳しい状態にすることで、電荷保持特性の検査をより短時間で行うことも可能となる。
【００６７】
（第３の実施の形態）
第３の実施の形態としてビット線の固定電位をライトアンプから供給する構成の半導体記憶装置について述べる。
【００６８】
図３にビット線の固定電位をライトアンプから供給する本実施の形態の半導体記憶装置の具体的回路構成を示す。図３の半導体記憶装置のＩ／Ｏインターフェイス回路２９はライトアンプ回路２１を含む。この構成にするとテスト信号２２が“Ｌ”のとき、カラム選択回路１１２を介してビット線対３（BL）には入出力１１０（I／O）の入力データそのものが現れ、ビット線対４（NBL）には入出力１１０（I／O）の入力データの反転データが現れる。
【００６９】
一方、テスト信号２２が“Ｈ”のとき、カラム選択回路１１２を介してビット線対３（BL）とビット線対４（NBL）の両方に入出力１１０（I／O）の入力データの反転データが現れる。また、テスト信号２２が“Ｈ”のとき、全てのカラム選択信号を活性化するOR回路２３を設けることで全てのビット線を同時に活性化し、ライトアンプ回路２１によりすべてのビット線対を同じデータに固定することが可能となる。データは入出力１１０（I／O）から入力しライトアンプ回路２１より供給することになる。固定電位は入出力１１０（I／O）からの入力データの反転データとなる（ビット線データが“１”のときは電源電圧レベルに、ビット線データが“０”のときは接地電位レベルになる）。
【００７０】
（第４の実施の形態）
第４の実施の形態としてメモリセルアレイが複数に分割された場合のビット線の電圧固定手段を備えた半導体記憶装置について述べる。
【００７１】
図４は、１回の検査で全メモリセルのビット線方向への電荷保持特性を検査することが可能な本実施の形態の半導体記憶装置を示している。
【００７２】
図４の中の電圧固定回路１２、ゲート回路１４、ゲート回路１５、ゲート回路１７は図１で示した回路そのものでテスト信号１０もしくは１６が“H”のとき、テスト信号３０は“Ｌ”となり、電圧固定回路１２はリファレンス電圧生成回路９の出力電圧を強制的に接地レベルもしくは電源電圧レベルにし、ゲート回路１４は全てのセンスアンプを非活性状態にし、ゲート回路１５は全てのワード線を非活性状態にし、ゲート回路１７はビット線対BLとNBLにリファレンス電圧を供給するような構成になっている。
【００７３】
図５には、本実施の形態のセンスアンプ列の回路構成例を示している。センスアンプ起動信号４３はゲート回路１４の出力であり、プリチャージ信号４８はゲート回路１７の出力である。またシェアードゲート回路１５８、１５９を示す。
【００７４】
更に、ここに示すシェアードゲート回路１５８、１５９を全てオンさせてメモリセルアレイが複数ブロックに分割されていても全てのビット線対を活性化させるためにOR回路２４及びインバータ回路２５を付け加える。
【００７５】
図１でも説明しているが、インバータ回路２５の入力はテスト信号１０もしくはテスト信号１６がどちらか一方“H”になれば“L”になり、それ以外は“H”となる。これによってOR回路２４の出力はテスト信号１０及び１６のどちらか一方が“H”の場合、全て“H”となりシェアードゲートがONされ全てのビット線対が活性化される。ちなみに通常動作時（テスト信号１０と１６が共に“L”の場合）のブロック選択信号１６３（WB0〜WB3）はロウアドレス入力データに依存し、ブロック選択信号１６３（WB0〜WB3）のどれか1本だけが“H”となり、その信号がそのまま各シェアードゲート選択信号として出力される構成になっている。
【００７６】
このようにテストモード時にシェアドゲートを全てオンする回路を付加することにより一度で全メモリセルのビット線方向への電荷保持特性検査を可能にさせる。
【００７７】
また、本実施の形態ではテストモード時にリファレンス電圧を通常動作時とは違う電圧（接地電圧もしくは電源電圧）にする方法でブロック分割されたメモリセルアレイでのビット線方向への電荷保持特性検査について説明したが、ビット線電位の固定方法として第３の実施の形態のようにライトアンプから固定する方法を用いることも可能である。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、テストモード時に、全て接地電位もしくはメモリセルの“０”書き込み電位に全てのビット線を固定することにより全てのメモリセルに“１”が書かれていた場合のメモリセルからビット線方向への電荷のリークを一度に検査することが可能となる。
【００７９】
また、本発明によれば、テストモード時に、全て電源電位もしくはメモリセルの“１”書き込み電位に全てのビット線を固定することにより全てのメモリセルに“０”が書かれていた場合のビット線からメモリセル方向への電荷流入を一度に検査することが可能となる。
【００８０】
これにより、一度の検査でビット線方向への電荷保持時間特性の検査を実施するを可能とし、電荷保持時間特性の検査時間を従来の半分にすることが可能となる。
【００８１】
また、特に全メモリセルがブロック分割されて、全体のセンスアンプの数に対する一度に活性化するセンスアンプの数の割合が少ない場合、電荷保持時間特性の検査時間を大幅に短縮することができ、本発明によって半導体記憶装置の検査効率を格段に向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置の全体構成を示すブロック図
【図２】本発明の第２の実施の形態の半導体記憶装置の全体構成を示すブロック図
【図３】本発明の第３の実施の形態の半導体記憶装置の全体構成を示すブロック図
【図４】本発明の第４の実施の形態の半導体記憶装置の全体構成を示すブロック図
【図５】本発明の第４の実施の形態のセンスアンプ列の回路構成例を示す図
【図６】メモリセルのリーク電流を示す図
【図７】従来の半導体記憶装置の構成例を示す図
【図８】従来の半導体記憶装置のリファレンス電圧生成回路例を示す図
【図９】従来の半導体記憶装置のライトアンプ例を示す図
【図１０】従来の半導体記憶装置のメモリセルアレイを分割制御した回路構成例を示す図
【図１１】従来の半導体記憶装置のセンスアンプ列の回路構成例を示す図
【符号の説明】
１  メモリアレイ
２  メモリセル
３  ビット線対（BL）
４  ビット線対（NBL）
５  センスアンプ
６  ワード線
７  プリチャージ・イコライズ回路
８  プリチャージ信号
９  リファレンス電圧生成回路
１０  テスト信号
１１  リファレンス電圧
１２  電圧固定回路
１３  センスアンプ起動信号
１４  ゲート回路
１５  ゲート回路
１６  テスト信号
１７  ゲート回路
１８  電圧固定回路
１９  トランジスタ
２０  トランジスタ
２１  ライトアンプ回路
２２  テスト信号
２３  OR回路
２４  OR回路
２５  インバータ回路
２６  センスアンプドライバ回路
２７  トランジスタ
２８  トランジスタ
２９  I／Oインターフェイス回路
３０  テスト信号
４３  センスアンプ起動信号
４８  プリチャージ信号
１０１  センスアンプドライバ回路
１０２  ノード（SAN）
１０３  ノード（SAP）
１１０  入出力
１１２  カラム選択回路
１５１  メモリセルブロック
１５２  メモリセルブロック
１５３  メモリセルブロック
１５４  メモリセルブロック
１５５  センスアンプ列
１５６  センスアンプ列
１５７  センスアンプ列
１５８  シェアードゲート回路
１５９  シェアードゲート回路
１６０  シェアードゲート選択信号
１６１  シェアードゲート選択信号
１６２  Ｙ選択ゲート
１６３  ブロック選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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