(57)【特許請求の範囲】
【請求項１】
多重レベル・タイプで書換可能であり，エラー・チェックおよび補正機能を有し，データ入力端子，データ出力端子およびアドレス入力端子を有するメモリ・デバイスにおいて，
（Ａ）アドレスに従ってアクセスされ，ユーザー・データを格納するための第１のメモリ手段と，
（Ｂ）前記第１のメモリ手段のアドレスの内容（ｃｏｎｔｅｎｔ）によってアクセスされ，前記ユーザー・データに関するエラー・データを格納するための第２のメモリ手段と，
（Ｃ）書き込みフェーズにおいて，前記アドレス入力端子および前記データ入力端子からそれぞれ書き込みアドレスおよびユーザー・データを受け取って，前記第１のメモリ手段に前記ユーザー・データを書き込み，前記第１のメモリ手段に前記ユーザー・データを書き込む際にエラーが発生した場合には前記エラー・データを発生させると共に，前記書き込みアドレスの内容（ｃｏｎｔｅｎｔ）に対応させて，前記エラー・データを前記第２のメモリ手段に書き込み，
読み出しフェーズにおいて，前記アドレス入力端子から読み出しアドレスを受け取り，前記第１のメモリ手段から対応するユーザー・データを抽出し，また，前記第２のメモリ手段から前記読み出しアドレスの内容（ｃｏｎｔｅｎｔ）に従って対応するエラー・データを抽出し，それらを組み合わせてすべてのエラーを補正すると共に，それらのデータを前記データ出力端子に供給する制御論理手段と，
を備えたことを特徴とするメモリ・デバイス。
【請求項２】
前記制御論理手段は，書き込みフェーズにおいて，前記データ入力端子から入力される前記ユーザー・データと，前記第１のメモリ手段に書き込まれた前記ユーザー・データとを比較し，その比較結果を示すチエック信号を発生させるチェック手段を有し，
前記チェック信号は，前記ユーザー・データを前記第１のメモリ手段に書き込む際にエラーが発生した場合に，前記第２のメモリ手段への書き込みを可能にすることを特徴とする請求項１に記載のメモリ・デバイス。
【請求項３】
前記チェック信号は，さらに，書き込みフェーズにおいて，前記エラー・データの発生を可能にすることを特徴とする請求項２に記載のメモリ・デバイス。
【請求項４】
前記制御論理手段は，書き込みフェーズにおいて，前記データ入力端子から入力される前記ユーザー・データと，前記第１のメモリ手段に書き込まれた前記ユーザー・データとを比較し，その比較結果を示すチエック信号を発生させるチェック手段を有し，
前記チェック信号は，前記ユーザー・データを前記第１のメモリ手段に書き込む際にエラーが発生しない場合には，前記第２のメモリ手段からの前記エラー・データの消去を可能にすることを特徴とする前記請求項１に記載のメモリ・デバイス。
【請求項５】
前記エラー・データは，前記ユーザー・データ自身であることを特徴とする請求項１に記載のメモリ・デバイス。
【請求項６】
前記制御論理手段は，予め決められた数のエラーを識別して補正するアルゴリズムによって，前記ユーザー・データをコード化した前記エラー・データを発生させる第１のコーダーを含むことを特徴とする請求項１に記載のメモリ・デバイス。
【請求項７】
前記制御論理手段は，前記データ入力端子から入力される前記ユーザー・データと，前記第１のメモリ手段に書き込まれた前記ユーザー・データとの差をコード化した前記エラー・データを発生させる第２のコーダーを含むことを特徴とする請求項１に記載のメモリ・デバイス。
【請求項８】
前記第１のメモリ手段が，多重レベル・タイプであり，前記第２のメモリ手段が，二重レベル・タイプであることを特徴とする請求項１に記載のメモリ・デバイス。
【請求項９】
前記第１のメモリ手段および第２のメモリ手段が，特にＥＥＰＲＯＭまたはフラッシュＥＰＲＯＭタイプの２つの半導体メモリセル・マトリックスによって構成されていることを特徴とする請求項１に記載のメモリ・デバイス。
【請求項１０】
アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第１のメモリ手段と，前記第１のメモリ手段のアドレスの内容（ｃｏｎｔｅｎｔ）によってアクセスされ，前記ユーザー・データに関するエラー・データを格納するための第２のメモリ手段とによって構成された，多重レベル・タイプで書換可能なメモリ・デバイスから補正されたユーザー・データを読み出す方法において，
読み出されるべきユーザー・データに対応する読み出しアドレスを前記メモリ・デバイスに送る第１の工程と，
前記読み出しアドレスに従って，前記第１のメモリ手段内にアドレスされたユーザー・データにアクセスする第２の工程と，
前記読み出しアドレスの内容（ｃｏｎｔｅｎｔ）に応じて，前記第２のメモリ手段内のいずれか
のエラー・データにアクセスする第３の工程と，
前記アドレスされたユーザー・データといずれかのエラー・データとを組み合わせて前記補正されたユーザー・データを得るための第４の工程とを含むことを特徴とするメモリ・デバイスから補正されたユーザー・データを読み出す方法。
【請求項１１】
前記読み出しアドレスに対応したエラー・データが存在しない場合，前記補正データが前記アドレスされたユーザーデータと対応し，前記第４の工程が行われないことを特徴とする請求項１０に記載のメモリ・デバイスから補正されたユーザー・データを読み出す方法。
【請求項１２】
アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第１のメモリ手段と，前記第１のメモリ手段のアドレスの内容（ｃｏｎｔｅｎｔ）によってアクセスされ，前記ユーザー・データに関するエラー・データを格納するための第２のメモリ手段とによって構成された，多重レベル・タイプで書換可能なメモリ・デバイスに補正されたユーザー・データを書き込む方法において，
前記メモリ・デバイスに書き込みアドレスを送る第１の工程と，
記憶されるべきユーザー・データを前記メモリ・デバイスに送る第２の工程と，
前記第１のメモリ手段の前記書き込みアドレスに対応した位置に記憶されるべき前記ユーザー・データを書き込む第３の工程と，
前記書き込みアドレスに応じて，前記第１のメモリ手段内にアドレスされたユーザー・データにアクセスする第４の工程と，
記憶されるべき前記ユーザー・データと前記アドレスされたユーザー・データとの同一性をチェックする第５の工程と，同一性が確認されない場合には，さらに，
前記アドレスされたユーザー・データ内のエラーを補正するエラー・データを発生させる第６の工程と，
発生させられた前記エラー・データを前記第２のメモリ手段に書き込み，それらデータをアクセスのために前記書き込みアドレスと組み合わせる第７の工程とを含むことを特徴とするメモリ・デバイスに補正されたユーザー・データを書き込む方法。
【請求項１３】
前記発生させられたエラー・データは記憶されるべき前記該ユーザー・データに対応しており，前記第６の工程は行われないことを特徴とする請求項１２に記載のメモリ・デバイスに補正されたユーザー・データを書き込む方法。
【請求項１４】
前記同一性が確認された場合には，前記第２のメモリ手段から前記書き込みアドレスに関するすべてのエラー・データが消去されることを特徴とする請求項１２に記載のメモリ・デバイスに補正されたユーザー・データを書き込む方法。
【請求項１５】
アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第１のメモリ手段と，前記第１のメモリ手段のアドレスの内容（ｃｏｎｔｅｎｔ）によってアクセスされ，前記ユ−ザー・データに関するエラー・データを格納するための第２のメモリ手段とによって構成された，多重レベル・タイプで書換可能なメモリ・デバイスに補正されたユーザー・データを書き込む方法において，
前記メモリ・デバイスに書き込みアドレスを送る第１の工程と，
記憶されるべきユーザー・データを前記メモリ・デバイスに送る第２の工程と，
前記第１のメモリ手段内の前記書き込みアドレスに対応した位置に記憶されるべきユーザー・データを書き込む第３の工程と，
前記書き込みアドレスに応じて，前記第１のメモリ手段内にアドレスされた前記ユーザー・データにアクセスする第４の工程と，
前記アドレスされたユーザー・データ内のエラーを補正するエラー・データを発生させる第５の工程と，
発生させられた前記エラー・データを前記第２のメモリ手段に書き込み，それらデータをアクセスのための前記書き込みアドレスと組み合わせる第６の工程と，
記憶されるべき前記ユーザー・データと前記アドレスされたユーザー・データとの同一性をチェックする第７の工程と，
同一性が確認された場合には，前記第２のメモリ手段から，前記書き込みアドレスに組み合わされたエラー・データを消去する第８の工程とを含むことを特徴とするメモリ・デバイスに補正されたユーザー・データを書き込む方法。
【請求項１６】
アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第１のメモリ手段と，前記第１のメモリ手段のアドレスの内容（ｃｏｎｔｅｎｔ）によってアクセスされ，前記ユーザー・データに関するエラー・データを格納するための第２のメモリ手段とによって構成される，多重レベル・タイプで書換可能なメモリ・デバイスのユーザー・データを消去する方法において，
前記メモリ・デバイスに消去アドレスを送る第１の工程と，
前記第１のメモリ手段の前記消去アドレスに対応する位置からユーザー・データを消去する第２の工程と，
前記消去アドレスにアクセスするために，前記第２のメモリ手段から，すべての関連データを消去する第３の工程とを含むことを特徴とするメモリ・デバイスのユーザー・データを消去する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，メモリ・デバイス，特に，エラー・チェックおよび補正機能を有するメモリ・デバイスと，そのメモリ・デバイスのために工夫された読み出し，書き込み，さらに消去のための方法に関するものである。
【０００２】
【従来の技術】
従来のメモリにおけるエラー補正にはいくつかの問題点があった。例えば，米国特許４，９５８，３５２には，実際のデータのための第１のセル・マトリックスと，エラー・チェックおよび補正データ用の第２のセル・マトリックスにより構成されたエラー・チェックおよび補正回路（ＥＣＣ）を備えた半導体メモリ・デバイスが開示されている。
【０００３】
例えば，８ビットのデータ・ワード毎に，例えば，４ビットのエラー・チェックおよび補正ワードが組み合わされており，それにより単一エラーの確認および補正が可能となり，通常はそれで十分なものであると考えられる。すべての二進データは異なったメモリ・セルに記憶される。
【０００４】
読み出しおよび書き込み動作は，書き込みフェーズにおいては，書き込みアドレスとユーザー・データを受信し，エラー・データを発生させ，それらのデータを上記第１および第２のマトリックスにそれぞれ書き込み，また，読み出しフェーズにおいては，上記第１および第２のセル・マトリックスから読み出しアドレスを受信し，対応するユーザー・データおよびエラー・データを抽出し，それらを組み合わせてエラーを補正したり，あるいは出力端子に供給したりするように工夫された制御論理手段として記述し得る複合回路（これもエラー・チェックおよび補正回路により構成されている）により制御，調整されている。
【０００５】
【発明が解決しようとする課題】
上記の米国特許において，提案されている方式にあっては，装置の効率を向上させるために，かなりの数のメモリ・セルを必要とし，例えば，それらのセルのうちの３３％はエラー識別および補正に用いられている。エラーがまれにしか発生しないような場合にあっては，こうした方式は極めて非効率的なものとなる。
【０００６】
まれな，そして／または，断続的なエラーを発生させるような特殊な現象はファウラー−ノルデハイム・トンネリングによって書き込まれたり，および（または）消去されたりするＥＥＰＲＯＭおよびフラッシュ・ＥＰＲＯＭメモリにおいて起こる。
【０００７】
こうした“書き込み”メカニズム（この用語は本明細書において広い意味で用いられる）は，通常のばらつきに加えて，書き込み速度がずっと速い少数のセルの待ち行列を示し，さらに“エラー性ビット”，すなわち，一定の点から先は，一定の可変時間間隔で，ずっと速い書き込み速度を示すセルが存在する場合がある。
【０００８】
これまで，こうした問題は，種々のセルの異なった書き込み速度に適応するように特殊な書き込み方式（多くの，非常に細かなプログラミング・ステップ）を用いることによって，あるいは，後に“書き込み過ぎたり”あるいは“消去しすぎたり”したセルを同じ書き込み方式で回復させたりする所定の通常の書き込み方式を用いることによって，解決が試みられてきた。
【０００９】
また，この問題は，セル特性のばらつきをさらに限定しなければならない多重レベル・メモリではさらに重大なものとなる。
【００１０】
この発明は，上記の問題点を解消するためになされたもので，どのようなエラーでも識別でき，公知の技術の欠陥を克服するメモリ・デバイス，特に，多重レベルのメモリ・デバイス，並びに，メモリ・デバイスから補正されたユーザー・データを読み出す方法，メモリ・デバイスに補正されたユーザー・データを書き込む方法およびメモリ・デバイスのユーザー・データを消去する方法を得ることを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために，本発明に係るメモリ・デバイスにあっては，エラー・チェックおよび補正機能を有する多重レベル・タイプであって，データ入力端子（ＤＩ），データ出力端子（ＤＯ）およびアドレス入力端子（ＡＩ）を有しており，さらに，アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第１のメモリ手段（ＤＭ）と，前記ユーザー・データに関するエラー・データを格納するための第２のメモリ手段（ＥＭ）と，書き込みフェーズにおいて，前記アドレス入力端子（ＡＩ）および前記データ入力端子（ＤＩ）からそれぞれ書き込みアドレスおよびユーザー・データを受け取って，エラー・データを発生させると共に，前記第１のメモリ手段（ＤＭ）および前記第２のメモリ手段（ＥＭ）に前記データを書き込み，読み出しフェーズにおいて，前記アドレス入力端子（ＡＩ）から読み出しアドレスを受け取り，対応するユーザー・データおよびエラー・データを抽出し，それらを組み合わせてすべてのエラーを補正すると共に，さらに，それらのデータを前記データ出力端子（ＤＯ）に供給するように設計された制御論理手段（ＣＬ）とから構成され，前記第２のメモリ手段（ＥＭ）が内容（ｃｏｎｔｅｎｔ）に従ってアクセスされ，前記アクセスのための内容（ｃｏｎｔｅｎｔ）が，前記第１のメモリ手段（ＤＭ）のアドレスと対応しているものである。
【００１２】
また，本発明に係るメモリ・デバイスにあっては，前記制御論理手段（ＣＬ）は，書き込みフェーズにおいて前記ユーザー・データと前記第１のメモリ手段（ＤＭ）に書き込まれたデータとの比較結果に対応したチェック信号を発生させると共に，前記チェック信号が，前記ユーザー・データを前記第１のメモリ手段（ＤＭ）に書き込む際にエラーが発生した場合には，前記第２のメモリ手段（ＥＭ）の書き込みを可能にするチェック手段（ＶＭ）を含むものである。
【００１３】
また，本発明に係るメモリ・デバイスにあっては，前記チェック信号が，さらに，書き込みフェーズにおいて，前記エラー・データの発生を可能にするものである。
【００１４】
また，本発明に係るメモリ・デバイスにあっては，前記制御論理手段（ＣＬ）が，書き込みフェーズにおいて，前記ユーザー・データと前記第１のメモリ手段（ＤＭ）に書き込まれたデータとの比較結果に対応したチェック信号を発生させると共に，前記チェック信号が，前記ユーザー・データを前記第１のメモリ手段（ＤＭ）に書き込む際にエラーが発生しない場合には，前記第２のメモリ手段（ＥＭ）からの前記エラー・データの消去を可能にするチェック手段（ＶＭ）を含むものである。
【００１５】
また，本発明に係るメモリ・デバイスにあっては，前記エラー・データが，前記ユーザー・データに対応するものである。
バイス。
【００１６】
また，本発明に係るメモリ・デバイスにあっては，さらに，予め決められた数のエラーを識別し，補正することができるアルゴリズムによって，前記ユーザー・データのコードと対応するように前記エラー・データを発生させるコーダー（ＣＯＤ１）を含むものである。
【００１７】
また，本発明に係るメモリ・デバイスにあっては，さらに，前記ユーザー・データと前記第１のメモリ手段（ＤＭ）間の差のコードに対応するように，前記エラー・データを発生させるコーダー（ＣＯＤ２）を含むものである。
【００１８】
また，本発明に係るメモリ・デバイスにあっては，前記第１のメモリ手段（ＤＭ）が，多重レベル・タイプであり，前記第２のメモリ手段（ＥＭ）が，二重レベル・タイプである。
【００１９】
また，本発明に係るメモリ・デバイスにあっては，前記第１のメモリ手段（ＤＭ）および第２のメモリ手段（ＥＭ）が，特にＥＥＰＲＯＭまたはフラッシュＥＰＲＯＭタイプの２つの半導体メモリセル・マトリックスによって構成されているものである。
【００２０】
また，本発明に係るメモリ・デバイスから補正されたユーザー・データを読み出す方法にあっては，アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第１のメモリ手段（ＤＭ）と，内容（ｃｏｎｔｅｎｔ）  に応じてアクセスされるように設計された前記ユーザー・データに関するエラー・データを格納するための第２のメモリ手段（ＥＭ）とによって構成されたメモリ・デバイスから補正されたユーザー・データを読み出す方法において，読み出されるべきユーザー・データに対応する読み出しアドレスを前記メモリ・デバイスに送る第１の工程と，前記読み出しアドレスに従って，前記第１のメモリ手段（ＤＭ）内にアドレスされたユーザー・データにアクセスする第２の工程と，前記読み出しアドレスの内容（ｃｏｎｔｅｎｔ）  に応じて，前記第２のメモリ手段（ＥＭ）内のいずれかのエラー・データにアクセスする第３の工程と，前記アドレスされたユーザー・データといずれかのエラー・データとを組み合わせて前記補正されたユーザー・データを得るための第４の工程とを含むものである。
【００２１】
また，本発明に係るメモリ・デバイスから補正されたユーザー・データを読み出す方法にあっては，前記読み出しアドレスに対応したエラー・データが存在しない場合，前記補正データが前記アドレスされたユーザーデータと対応し，前記第４の工程が行われないものである。
【００２２】
また，本発明に係るメモリ・デバイスに補正されたユーザー・データを書き込む方法にあっては，アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第１のメモリ手段（ＤＭ）と，内容（ｃｏｎｔｅｎｔ）に応じてアクセスされるように設計された前記ユーザー・データに関するエラー・データを格納するための第２のメモリ手段（ＥＭ）とによって構成されたメモリ・デバイスに補正されたユーザー・データを書き込む方法において，前記メモリ・デバイスに書き込みアドレスを送る第１の工程と，記憶されるべきユーザー・データを前記メモリ・デバイスに送る第２の工程と，前記第１のメモリ手段（ＤＭ）の前記書き込みアドレスに対応した位置に記憶されるべき前記ユーザー・データを書き込む第３の工程と，前記書き込みアドレスに応じて，前記第１のメモリ手段（ＤＭ）内にアドレスされたユーザー・データにアクセスする第４の工程と，記憶されるべき前記ユーザー・データと前記アドレスされたユーザー・データとの同一性をチェックする第５の工程と，同一性が確認されない場合には，さらに，前記アドレスされたユーザー・データ内のエラーを補正するエラー・データを発生させる第６の工程と，発生させられた前記エラー・データを前記第２のメモリ手段（ＥＭ）に書き込み，それらデータをアクセスのために前記書き込みアドレスと組み合わせる第７の工程とを含むものである。
【００２３】
また，本発明に係るメモリ・デバイスに補正されたユーザー・データを書き込む方法にあっては，前記発生させられたエラー・データは記憶されるべき前記該ユーザー・データに対応しており，前記第６の工程は行われないものである。
【００２４】
また，本発明に係るメモリ・デバイスに補正されたユーザー・データを書き込む方法にあっては，前記同一性が確認された場合には，前記第２のメモリ手段（ＥＭ）から前記書き込みアドレスに関するすべてのエラー・データが消去されるものである。
【００２５】
また，本発明に係るメモリ・デバイスに補正されたユーザー・データを書き込む方法にあっては，アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第１のメモリ手段（ＤＭ）と，前記ユ−ザー・データに関するエラー・データを格納するための第２のメモリ手段（ＥＭ）とによって構成されたメモリ・デバイスに補正されたユーザー・データを書き込む方法において，前記メモリ・デバイスに書き込みアドレスを送る第１の工程と，記憶されるべきユーザー・データを前記メモリ・デバイスに送る第２の工程と，前記第１のメモリ手段（ＤＭ）内の前記書き込みアドレスに対応した位置に記憶されるべきユーザー・データを書き込む第３の工程と，前記書き込みアドレスに応じて，前記第１のメモリ手段（ＤＭ）内にアドレスされた前記ユーザー・データにアクセスする第４の工程と，前記アドレスされたユーザー・データ内のエラーを補正するエラー・データを発生させる第５の工程と，発生させられた前記エラー・データを前記第２のメモリ手段（ＥＭ）に書き込み，それらデータをアクセスのための前記書き込みアドレスと組み合わせる第６の工程と，記憶されるべき前記ユーザー・データと前記アドレスされたユーザー・データとの同一性をチェックする第７の工程と，同一性が確認された場合には，前記第２のメモリ手段（ＥＭ）から，前記書き込みアドレスに組み合わされたエラー・データを消去する第８の工程とを含むものである。
【００２６】
また，本発明に係るメモリ・デバイスのユーザー・データを消去する方法にあっては，アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第１のメモリ手段（ＤＭ）と，内容（ｃｏｎｔｅｎｔ）に応じてアクセスされるように設計された前記ユーザー・データに関するエラー・データを格納するための第２のメモリ手段（ＥＭ）とによって構成されるメモリ・デバイスのユーザー・データを消去する方法において，前記メモリ・デバイスに消去アドレスを送る第１の工程と，前記第１のメモリ手段（ＤＭ）の前記消去アドレスに対応する位置からユーザー・データを消去する第２の工程と，前記消去アドレスにアクセスするために，前記第２のメモリ手段（ＥＭ）から，すべての関連データを消去する第３の工程とを含むものである。
【００２７】
すなわち，上記目的は，上に述べた構成を有し，さらに，請求項１に示すような特徴を有するメモリ・デバイスによって実現される。本発明に係るさらなる利点は，従属項に述べられている。
【００２８】
他の側面として，本発明はそれぞれ請求項１０，請求項１２または１５，そして，請求項１６に示されているような読み出し方法，書き込み方法，および，消去方法に関するものである。
【００２９】
本発明は，以下のいくつかの実施の形態についての説明と，関連図面を参照することによって，より明らかになる。
【００３０】
【発明の実施の形態】
以下，この発明に係るメモリ・デバイス，メモリ・デバイスから補正されたユーザー・データを読み出す方法，メモリ・デバイスに補正されたユーザー・データを書き込む方法およびメモリ・デバイスのユーザー・データを消去する方法の実施の形態を図面に基づいて詳細に説明する。
【００３１】
図１は，本発明に係るメモリ・デバイスの概略構成を示すブロック図であり，，このメモリ・デバイス１００はエラー・チェックおよび補正機能を有している。また，データ入力端子ＤＩ，データ出力端子ＤＯ，アドレス入力端子ＡＩを有しており，加えて，通常の制御信号ＣＮＴＲが入力端子で受信されると共に出力端子で出力され，それらはメモリ・デバイス１００内における種々の回路ブロック間において交換されることになる。
【００３２】
このメモリ・デバイス１００は，以下のものを含んでいる。すなわち，
第１に，ユーザー・データを格納するためにアドレス手段によってアクセスされるように設計された第１のメモリ手段ＤＭと，
第２に，ユーザー・データに関連したエラー・データを記憶保存するための，そして，内容(content) に応じてアクセスされ，その内容(content) が第１のメモリ手段ＤＭのアドレスに対応している第２のメモリ手段ＥＭと，
第３に，書き込みフェーズにおいて，アドレス入力端子ＡＩおよびデータ入力端子ＤＩから書き込みアドレスとユーザー・データをそれぞれ受け取り，エラー・データを発生させ，そのデータを第１および第２のメモリ手段ＤＭ，ＥＭにそれぞれ書き込み，読み出しフェーズにおいて，アドレス入力端子ＡＩから読み出しアドレスを受け取り，対応するユーザー・データおよびエラー・データを抽出し，それらを組み合わせて，エラーを補正し，それらをデータ出力端子ＤＯに対して供給する制御論理手段ＣＬと，
を含んでいる。
【００３３】
なお，第２のメモリ手段ＥＭに格納されているエラー・データは，ユーザー・データ自体，ユーザー・データ内において起こり得るエラーを識別し，補正するためのデータ，あるいは，ユーザー・データの書き込みにおいて発生する特殊なエラーを補正するためのデータに対応して，さまざまなタイプのものがある。
【００３４】
図２は，読み出し動作によって影響を受けるブロックに限定して，図１に示したメモリ・デバイス１００をより詳細に示したブロック図である。
【００３５】
このメモリ・デバイス１００のアドレス入力端子ＡＩは第１のメモリ手段ＤＭのアドレス入力端子に接続されており，アクセスの入力は第２のメモリ手段ＥＭに接続されている。第１のメモリ手段ＤＭおよび第２のメモリ手段ＥＭのデータ出力は入力信号を組み合わせるように設計されたエラー補正手段ＣＭの入力端子に接続されている。エラー補正手段ＣＭの出力は，メモリ・デバイス１００のデータ出力端子ＤＯに接続されている。
【００３６】
第２のメモリ手段ＥＭに含まれているエラー・データのタイプに応じてエラー補正手段ＣＭは単一スイッチ，その入力端子でのエラー・データに基づいて，ユーザー・データにおける，どのようなエラーも識別し，補正する手段，あるいは，その入力端子でのエラー・データに基づいて，ユーザー・データの前回の書き込みで発生した特殊なエラーを識別し，補正する手段により構成することができる。
【００３７】
当然，関係するアドレスに関連したエラー・データが第２のメモリ手段ＥＭにおいて見出された場合のみ，エラー補正手段ＣＭはこうした動作を行なうようにしなければならない。これは，例えば，エラー・データが存在しているか否かをエラー補正手段ＣＭに示す制御信号を第２のメモリ手段ＥＭに発生させるようにするか，あるいは，エラー・データがない場合には，入力データとエラー補正手段ＣＭの組み合わせが結果としてユーザー・データをそのまま与えるようにすることによって実現できる。数学的な例としては“ゼロ”と他のいずれかの数字の合計が，その数字と同じ値になるような場合である。
【００３８】
次に，書き込み動作の影響を受けるブロックに限定した，図１に示したメモリ・デバイス１００の４つの詳細なブロック図（図３〜図６）について，以下に検討する。
【００３９】
図３は，書き込み動作によって影響を受けるブロックに限定して，図１に示したメモリ・デバイス１００をより詳細に示すブロック図である。図３は，第１のメモリ手段ＤＭと第２のメモリ手段ＥＭを示し，両方ともアドレス入力端子ＡＩとデータ入力端子ＤＩに接続されており，さらに，前者は読み出し／書き込み制御入力端子Ｒ／Ｗを有し，後者は書き込みイネーブル信号入力端子Ｗ−ＥＮを有する。
【００４０】
第１のメモリ手段ＤＭのデータ入力端子ＤＩと出力端子は，書き込みフェーズにおいて，それらの入力端子でのデータの比較結果に対応したチェック信号を発生するように設計されたチェック手段ＶＭの入力端子に接続されている。上記チェック信号は第２のメモリ手段ＥＭの書き込みイネーブル信号入力端子Ｗ−ＥＮに対して出力される。
【００４１】
こうしたアーキテクチャにより，第１のメモリ手段ＤＭにユーザー・データを書き込む際にエラーが発生した場合にだけ，第２のメモリ手段ＥＭにエラー・データの書き込みが行われることになる。
【００４２】
図３の例にあっては，ユーザー・データはエラーが見つかった後でのみ，第２のメモリ手段ＥＭ内に記憶される。また，ユーザー・データは第１のメモリ手段ＤＭおよび第２のメモリ手段ＥＭ内に同時に記憶することが可能であり，エラーが見つからなければ，エラー・データは第２のメモリ手段ＥＭから消去される。しかしながら，チェック信号は，第２のメモリ手段ＥＭの，図３に示されていない消去制御入力端子に対して出力される。
【００４３】
図４も書き込み動作によって影響を受けるブロックに限定して，図１に示したメモリ・デバイス１００をより詳細に示すブロック図である。図４は，データ入力端子ＤＩが第２のメモリ手段ＥＭに，直接ではなく，第１のコーダーＣＯＤ１を介して接続されている点を除けば，上記図３に示したものと同じである。上記第１のコーダーＣＯＤ１は，予め決められた数のエラーを識別し，補正することができるアルゴリズムによって，ユーザー・データのコーディングに対応するような状態でエラー・データを発生させることができる。
【００４４】
このコードおよびアルゴリズム・タイプについては，Jiri Adamek, “FOUNDATIONS OF CODING", John Wiley & Sons, 1991 に詳細に説明されている。
【００４５】
図４に関しても，図３についての同様の説明が適用される。さらに，チェック信号も，第１のコーダーＣＯＤ１の，図４に示されていない，動作イネーブル入力端子に対して出力されるようにすることができる。このように，エラー・データの発生は，書き込みエラーの場合のみに発生するようにすることができる。
【００４６】
図５も書き込み動作によって影響を受けるブロックに限定して，図１に示したメモリ・デバイス１００をより詳細に示すブロック図である。図５は，チェック手段ＶＭの入力端子の１つがデータ入力端子ＤＩではなく，第１のコーダーＣＯＤ１の出力端子に接続されている点を除けば，図４に示したものと同じである。
【００４７】
この場合，エラー・データの発生は，書き込みエラーとは無関係に発生する。また，チェック手段ＶＭは図４に示されたものよりもっと複雑な回路構成となる。そして，実際，第１のコーダーＣＯＤ１で用いられているものと対応したアルゴリズムを用いて第１のメモリ手段ＤＭの出力端子でデータ・エラーが存在しているか否かを識別するためには，そうした複雑な回路が必要となる。
【００４８】
図６も書き込み動作によって影響を受けるブロックに限定して，図１に示したメモリ・デバイス１００をより詳細に示すブロック図である。図６においても，第１のメモリ手段ＤＭと第２のメモリ手段ＥＭを有し，両方とも，アドレス入力端子ＡＩに接続され，また，前者だけがデータ入力端子ＤＩに接続され，加えて，前者は読み出し／書き込み制御のための入力端子Ｒ／Ｗを有し，後者は書き込みイネーブル信号入力端子Ｗ−ＥＮとデータ入力端子を示している。第１のメモリ手段ＤＭのデータ入力端子ＤＩと出力端子は，書き込みフェーズにおいて，入力端子でのデータの比較結果に対応したチェック信号を発生するように設計されている。
【００４９】
より具体的には，このチェック信号は，この場合，第２のコーダーＣＯＤ２に送られる差分信号と，書込論理手段ＷＬに送られる結果信号（outcome signal) とによって構成されている。コーダーＣＯＤ２の出力は，第２のメモリ手段ＥＭのデータ入力端子に対して出力され，書込論理手段ＷＬの出力は，第２のメモリ手段ＥＭの入力端子Ｗ−ＥＮに対して出力される。
【００５０】
この差分信号は，チェック手段ＶＭの入力端子に供給される信号を構成するデジタル・データ間における差に対応している。さらに上記結果信号はデジタル・データ間における比較結果（identity/non-identity)に対応している。このようにすれば，コーダーＣＯＤ２は，それらが上記差のコーディングに対応するような方法でエラー・データを発生するのに適した構成となる。
【００５１】
上に述べたように，本発明は多重レベルメモリの有効な使用を可能にする。この場合，第２のメモリ手段ＥＭは第１のメモリ手段ＤＭと同様の多重レベルとすることもできるし，あるいは，信頼性を高めるために二重レベル・タイプとすることもできる。
【００５２】
第１および第２のメモリ手段ＤＭ，ＥＭを２つの半導体メモリ・セル・マトリックス，特にＥＥＰＲＯＭまたはフラッシュＥＰＲＯＭタイプのメモリ・セルで構成すると，さらなる利点が提供される。
【００５３】
第２のメモリ手段ＥＭにあっても，製造過程から発生するエラーや，通常の動作中のエラーの影響を受ける場合があるのは当然である。多くの場合，こうしたエラーは，上記第２のメモリ手段ＥＭのサイズが小さく，生産性や通常の動作中の失敗に及ぼす影響が限定的なものである場合には受け入れることも可能である。しかし，第２のメモリ手段ＥＭをいたずらに複雑化したり，そこに公知のエラー補正手段，あるいは，本発明に係るエラー補正手段を付加したりしなければならないような場合には，こうしたエラーは受け入れることができない。
【００５４】
このようなタイプのメモリ・デバイス１００を用いることができるようにするためには，特にそれに適した読み込み，書き込み，および，消去方法を用いることが必要となる。
【００５５】
アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第１のメモリ手段ＤＭと，内容(content) に応じてアクセスされるように設計されたユーザー・データに関するエラー・データを格納するための第２のメモリ手段ＥＭによって構成されたメモリ・デバイス１００から補正されたユーザー・データを読み出すための，本発明に係る方法は以下のフェーズによって構成されている。
【００５６】
すなわち，
第１に，メモリ・デバイス１００に，読み出されるべきユーザー・データに対応した読み出しアドレスを送るフェーズ，
第２に，読み出しアドレスに従って，第１のメモリ手段ＤＭ内にアドレスされたユーザー・データにアクセスするフェーズ，
第３に，読み出しアドレスの内容(content) に応じて，第２のメモリ手段ＥＭ内に存在する可能性のあるエラー・データへアクセスするフェーズ，
第４に，補正されたユーザー・データを得るための，アドレスされたユーザー・データといずれかのエラー・データとを組み合わせるフェーズ，
である。
【００５７】
上記読み出しアドレスに対応するエラー・データが存在しない場合には，補正されたデータはアドレスされたデータに対応しており，上記第４のフェーズは実行されない。
【００５８】
次に，アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第１のメモリ手段ＤＭと，内容(content) に応じてアクセスされるように設計されたユーザー・データに関するエラー・データを格納するための第２のメモリ手段ＥＭとによって構成されたメモリ・デバイス１００に補正されたユーザー・データを書き込むための本発明に係る１つの方法は，以下のフェーズによって構成されている。
【００５９】
すなわち，
第１に，メモリ・デバイス１００に書き込みアドレスを送るフェーズ，
第２に，記憶されるべきユーザー・データをメモリ・デバイス１００に送るフェーズ，
第３に，記憶されるべきユーザー・データを第１のメモリ手段ＤＭ内の，上記書き込みアドレスに対応した位置に書き込むフェーズ，
第４に，書き込みアドレスに応じて，第１のメモリ手段ＤＭ内にアドレスされたユーザー・データにアクセスするフェーズ，
第５に，記憶されるべきユーザー・データとアドレスされたユーザー・データとの同一性をチェックするフェーズ，また，該チェックにおいて同一性が確認されなかった場合には，
第６に，アドレスされたユーザー・データ内におけるエラーを補正することができるエラー・データを発生させるフェーズ，
第７に，第２のメモリ手段ＥＭに，発生させられたエラー・データを書き込み，それらデータをアクセスのための書き込みアドレスと組み合わせるフェーズ，である。
【００６０】
その単純さの点から有利なのは，発生したエラー・データが記憶されたユーザー・データと対応している場合には，上記第６のフェーズは実行されない。
【００６１】
特に断続的に発生するエラーの場合には，第１のメモリ手段ＤＭのあるアドレスと関連づけられたエラー・データを記憶するためにそれ以上用いられない場合，第２のメモリ手段ＥＭのメモリ・セルを再利用することができることは重要である。こうした状況は，あるアドレスと対応する第１のメモリ手段ＤＭのセルが最初に書き込みエラーを発生させており，後に，その補正動作が行われるような場合に発生する。
【００６２】
この問題に対する解決方法としては，同一性が確認できた場合には，その書き込みアドレスと関連づけられたすべてのエラー・データを第２のメモリ手段ＥＭから消去するような方式がある。従って，この消去は，前に書き込みエラーを発生したセルの再書き込みの場合にだけ行われるようになる。
【００６３】
こうした消去は，例えば，エラー・データを物理的に消去する代わりに，“消去済み”などのマークをそのエラー・データに付加することによって，まったく単純な方法により実行することが可能である。
【００６４】
第１のメモリ手段ＤＭにユーザー・データを書き込む動作と第２のメモリ手段ＥＭにエラー・データを書き込む動作を並列化して処理したい場合には，本発明に係る，そして上記した方法に代わるものではあるが，基本的な部分では上記の方法と同じものであるところの第２の書き込み方法を用いることが可能である。この第２の書き込み方法は以下のフェーズで構成されている。
【００６５】
第１に，書き込みアドレスをメモリ・デバイス１００に送るフェーズ，
第２に，記憶されるべきユーザー・データをメモリ・デバイスに送るフェーズ，
第３に，第１のメモリ手段ＤＭの書き込みアドレスに対応した位置に記憶されるべきユーザー・データを書き込むフェーズ，
第４に，書き込みアドレスに応じて，第１のメモリ手段ＤＭにアドレスされたユーザー・データにアクセスするフェーズ，
第５に，アドレスされたユーザー・データ内のエラーを補正することができるエラー・データを発生させるフェーズ，
第６に，第２のメモリ手段ＥＭにエラー・データを書き込んで，それらデータをアクセスのための書き込みアドレスと組み合わせるフェーズ，
第７に，記憶されるべきユーザー・データとアドレスされたユーザー・データの同一性をチェックするフェーズ，
第８に，チェックで同一性が確認されれば，第２のメモリ手段ＥＭから書き込みアドレスに組み合わされたエラー・データを消去するフェーズ，
である。
【００６６】
上に述べた２つの書き込み方法は，一般的なユーザー・データに関するものである。上に述べたように，“書き込み”という用語を広義にとれば，該方法は，消去動作をすべてのセルあるいはワーズに対して同じ所定のデータを書き込むと考えることにより，その消去方法を表現することができる。
【００６７】
こうした考えに基づいて，この方法を，フラッシュＥＰＲＯＭメモリの消去中の“ビット枯渇”問題を解消する方法として用いることも可能である。実際，メモリ・デバイス１００全体，あるいはそうしたメモリの１つのセクターの正常なトータル消去の後で，少数のセルが何らかの理由で消去されていない（すなわち，望ましいデータを含んでいない）ような場合，そのメモリのトータル消去を継続する代わりに，本発明を適用して，エラー・データを発生させ，第２のメモリ手段ＥＭに書き込むことも可能である。このようにすれば，他のセルが消去される可能性を防止することができる。
【００６８】
しかしながら，しばしばあることであるが，消去動作とは“消去された”セルにマークを付加することを意味する場合もある。
【００６９】
アドレスに従ってアクセスするように設計されたユーザー・データを格納するための第１のメモリ手段ＤＭと，内容(content) に応じてアクセスされるように設計されたユーザー・データに関するエラー・データを格納するための第２のメモリ手段ＥＭによって構成されるメモリ・デバイス１００内におけるユーザー・データを消去（最も一般的な意味での）するための，本発明に係る方法は，以下のフェーズを含んでいる。
【００７０】
すなわち，
第１に，メモリ・デバイス１００に消去アドレスを送るフェーズ，
第２に，消去アドレスに対応した位置のユーザー・データを第１のメモリ手段ＤＭから消去するフェーズ，
第３に，消去アドレスに対するアクセスのために第２のメモリ手段ＥＭからすべての関連エラー・データを消去するフェーズ，
である。
【００７１】
すべてのメモリ・デバイスが一般的にこの消去機能を有しているわけではなく，多くの場合は，メモリ・セルに対して再書き込みを実行する。この場合，第２のメモリ手段ＥＭのセルの再使用のための手順は，上に述べた通りである。
【００７２】
【発明の効果】
以上説明したとおり，本発明によれば，エラーの場合，エラー・データを記憶するために，内容(content) によってアクセスされるようにし，そして，アクセスのための内容(content) がユーザー・データを含んでいるメモリ手段のアドレスに対応する従属のメモリ手段による，従来のメモリ・マトリックスの代わりに用いることによって，エラー・チェックおよび補正専用のセルの数が少なくなる。
【００７３】
また，エラー・データはエラーの場合だけに書き込まれるので，このことはメモリへのユーザー・データの書き込みのための平均時間に対して重大な影響は及ぼさない。加えて，エラーがあったとしても，エラー・データ記憶動作の一部はユーザー・データ記憶動作と平行に実行されるので，必要な追加時間は少なくなる。
【００７４】
さらに，エラー・データ記憶動作はユーザー情報記憶動作と独立に行うこともできるので，次に，２つの同時並行的な書き込み動作でエラーが起きる可能性は非常に低いことを考え合わせると，まだ実行されていないそれら動作の残りの部分は並列的に実行することができ，効率的な処理が実現する。
【００７５】
また，ＥＥＰＲＯＭおよびフラッシュＥＰＲＯＭメモリの場合，本発明によるメモリ・デバイス１００により，通常の書き込み方式を用いながら，書き込みエラーをエラー・データとして取り扱うことが可能となる。
【図面の簡単な説明】
【図１】本発明に係るメモリ・デバイスの概略構成を示すブロック図である。
【図２】読み出し動作によって影響を受けるブロックに限定して，図１に示したメモリ・デバイスの詳細な構成を示すブロック図である。
【図３】書き込み動作によって影響を受けるブロックに限定して，図１に示したメモリ・デバイスの詳細な構成を示すブロック図である。
【図４】書き込み動作によって影響を受けるブロックに限定して，図１に示したメモリ・デバイスの詳細な他の構成を示すブロック図である。
【図５】書き込み動作によって影響を受けるブロックに限定して，図１に示したメモリ・デバイスの詳細な他の構成を示すブロック図である。
【図６】書き込み動作によって影響を受けるブロックに限定して，図１に示したメモリ・デバイスの詳細な他の構成を示すブロック図である。
【符号の説明】
１００  メモリ・デバイス
ＤＭ  第１のメモリ手段
ＥＭ  第２のメモリ手段
ＣＬ  制御論理手段
ＣＭ  エラー補正手段
ＶＭ  チェック手段
ＣＯＤ１  第１のコーダー
ＣＯＤ２  第２のコーダー
ＷＬ  書込論理手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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