(57)【特許請求の範囲】
【請求項１】
一方端子、他方端子、ゲート端子及びバックゲート端子を有する第１のＭＯＳトランジスタと、
前記一方端子及び前記バックゲート端子間に直列に接続され、これら一方端子とバックゲート端子との間に流れる貫通電流を遮断しつつ、それぞれ前記一方端子及びバックゲート端子の電位を互いに同方向に略同電位だけレベルシフトする第１、第２のレベルシフト手段と
を具備することを特徴とする半導体装置。
【請求項２】
前記第１のレベルシフト手段は、一端を前記バックゲート端子に接続した第１のＰＮ接合を含み、
前記第２のレベルシフト手段は、一端を前記一方端子に接続し、他端を前記第１のＰＮ接合の他端に接続した、他端の導電型が前記第１のＰＮ接合の他端の導電型と同じである第２のＰＮ接合を含み、
前記第１のＰＮ接合の一端をバイアスする第１のバイアス手段、及び前記第１、第２のＰＮ接合の他端をそれぞれバイアスする第２のバイアス手段を含む、前記第１、第２のＰＮ接合を導通させる導通手段をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のレベルシフト手段は、電流通路の一端を前記バックゲート端子に接続した第２のＭＯＳトランジスタを含み、
前記第２のレベルシフト手段は、電流通路の一端を前記一方端子に接続し、その他端を前記第２のＭＯＳトランジスタの電流通路の他端に接続した第３のＭＯＳトランジスタとを含み、
前記第２のＭＯＳトランジスタの電流通路の一端をバイアスする第１のバイアス手段、及び前記第２、第３のＭＯＳトランジスタのゲートをそれぞれバイアスする第２のバイアス手段を含む、前記第２、第３のＭＯＳトランジスタを導通させる導通手段をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項４】
一方端子、他方端子、ゲート端子及びバックゲート端子を有するＭＯＳトランジスタと、
前記バックゲート端子と前記一方端子との間に流れる貫通電流を遮断しつつ、前記バックゲート端子を、前記一方端子と略同電位になるようにレベルシフトし、前記一方端子及び他方端子にエミッタ又はコレクタを接続し、前記バックゲート端子にベースを接続した寄生バイポーラトランジスタが導通しない電位関係に設定するレベルシフト手段と
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に係わり、特にＭＯＳトランジスタを、ドレインの電位とソースの電位とを逆転する用途に使用される半導体装置に関する。
【０００２】
【従来の技術】
近年、高耐圧ＭＯＳとして注目される二重拡散ＭＯＳトランジスタ（Double-diffusion ＭＯＳトランジスタ、以下ＤＭＯＳと称す）は、その構造上、ドレイン領域及びソース領域をコレクタ又はエミッタとし、バックゲート領域をベースとした寄生バイポーラトランジスタを含んでいる。
【０００３】
図８Ａ〜図８ＣはＰチャネル型ＤＭＯＳ（以下Ｐｃｈ ＤＭＯＳと称す）を示す図で、それぞれ断面図、寄生バイポーラトランジスタを表記した等価回路図、ソース端子Ｓとバックゲート端子Ｂとをショートさせた場合の等価回路図である。同じく図９Ａ〜図９Ｃに、Ｎチャネル型ＤＭＯＳ（以下Ｎｃｈ ＤＭＯＳと称す）の場合を示す。
【０００４】
図８Ａ、図８Ｂに示されるように、ＰｃｈＤＭＯＳは、ソース端子Ｓにエミッタを接続し、ドレイン端子Ｄにコレクタを接続し、バックゲート端子Ｂにベースを接続した寄生ＰＮＰトランジスタを含む。同様にＮｃｈＤＭＯＳにおいても、図９Ａ、図９Ｂに示されるように、ソース端子Ｓにエミッタを接続し、ドレイン端子Ｄにコレクタを接続し、バックゲート端子Ｂにベースを接続した寄生ＮＰＮトランジスタを含む。
【０００５】
さらにＤＭＯＳは、例えばソース端子Ｓとバックゲート端子Ｂとをショートさせた実使用時においても、図８Ｃ、図９Ｃに示されるように、ドレイン端子Ｄ側をアノード（又はカソード）、ソース端子Ｓ側をカソード（又はアノード）とした寄生ダイオードが必ず含まれることになり、ドレイン端子Ｄの電位とソース端子Ｓの電位とを逆転させて使用する際には、この寄生ダイオードが導通してしまう。
【０００６】
従って、ＤＭＯＳは、スイッチとして、一方の端子（ドレイン）の電位ともう一方の端子（ソース）の電位が逆転するような用途で使用することができない。
【０００７】
スイッチとして、一方の端子の電位と、もう一方の端子の電位とが逆転するような用途がある回路を、図１０に示す。
【０００８】
図１０に示す回路は、第１電源Ｖｃｃ１にエミッタを接続したＰＮＰトランジスタＱ４７と、第２電源Ｖｃｃ２にエミッタを接続したＰＮＰトランジスタＱ４８とを、出力ノードＯＵＴの信号振幅に応じて、それぞれ切り換えて動作させるバイポーラ形式のアンプであり、例えば米国特許番号６，１０７，８８６号の図７に記載されたものである。
【０００９】
上記アンプにおいて、特にＰＮＰトランジスタＱ４７は、出力ノードＯＵＴの信号振幅が第１電源Ｖｃｃ１以上になって、ＰＮＰトランジスタ４７の動作からＰＮＰトランジスタＱ４８の動作に切り換わるとき、ＰＮＰトランジスタ４７のコレクタ端子Ｃの電位がそのエミッタ端子Ｅの電位よりも高くなり、エミッタ・コレクタ間の電位が逆転する。
【００１０】
このようなバイポーラ形式のアンプをＭＯＳ化することは、最大出力の向上、消費電力の低減、及び出力ひずみの低減の観点から重要であるが、上述した観点から、ＰＮＰトランジスタＱ４７等を、単純にＤＭＯＳに置換できず、ＭＯＳ化が困難であった。
【００１１】
【発明が解決しようとする課題】
そこで、本願発明者等は、図１１Ａや図１１Ｂに示すように、２個のＤＭＯＳのドレインどうし、又はソースどうしを直列に接続する方法を考えた。
【００１２】
この方法を用いたスイッチ素子によれば、例えば回路のソース側とドレイン側との間に、互いに逆向きの寄生ダイオードが２個挿入されるので、ソース・ドレインの電位が逆転しても、寄生ダイオードの一つは必ず逆バイアスとなる。このため、回路のソース側と回路のドレイン側との間に貫通電流が流れることを抑制できる。
【００１３】
しかし、２個のＤＭＯＳを直列に接続するために、ＯＮ抵抗が大きくなり、用途によっては、使い難くなってしまう事情がある。
【００１４】
この発明は、上記の事情に鑑み為されたもので、その目的は、ＯＮ抵抗の増大を抑制しつつ、一方の端子の電位ともう一方の端子の電位とが逆転するような用途でも使用することが可能となるＭＯＳトランジスタを含む半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様に係る半導体装置では、一方端子、他方端子、ゲート端子及びバックゲート端子を有する第１のＭＯＳトランジスタと、前記一方端子及び前記バックゲート端子間に直列に接続され、これら一方端子とバックゲート端子との間に流れる貫通電流を遮断しつつ、それぞれ前記一方端子及びバックゲート端子の電位を互いに同方向に略同電位だけレベルシフトする第１、第２のレベルシフト手段とを具備することを特徴とする。
【００１６】
上記構成を有する半導体装置であると、バックゲート端子と一方端子との間に流れる貫通電流を遮断しつつ、第１のレベルシフト手段がバックゲート端子の電位を、第２のレベルシフト手段が一方端子の電位をそれぞれ、バックゲート端子の電位と一方端子の電位とがほぼ同じ電位になるようにレベルシフトする。
【００１７】
このようにバックゲート端子の電位と一方端子の電位とをほぼ同じ電位になるようにレベルシフトすることで、一方端子及び他方端子にエミッタ又はコレクタを接続し、バックゲート端子にベースを接続した寄生バイポーラトランジスタの導通を阻止できる。
【００１８】
しかもバックゲート端子と一方端子との間に流れる貫通電流は、第１、第２のレベルシフト手段のいずれかにより遮断されるため、ＭＯＳトランジスタを、その一方端子の電位と他方端子の電位とを逆転させるような用途でも、使用することが可能となる。
【００１９】
また、上記目的を達成するために、この発明の第２の態様に係る半導体装置では、一方端子、他方端子、ゲート端子及びバックゲート端子を有するＭＯＳトランジスタと、前記バックゲート端子と前記一方端子との間に流れる貫通電流を遮断しつつ、前記バックゲート端子の電位を、前記一方端子の電位と略同電位になるようにレベルシフトし、前記一方端子及び他方端子にエミッタ又はコレクタを接続し、前記バックゲート端子にベースを接続した寄生バイポーラトランジスタが導通しない電位関係に設定するレベルシフト手段とを具備することを特徴とする。
【００２０】
上記構成を有する半導体装置であると、レベルシフト手段が、バックゲート端子の電位を、一方端子の電位と略同電位になるようにレベルシフトするので、上記寄生バイポーラトランジスタの導通を阻止できる。
【００２１】
しかも、上記レベルシフト手段は、前記バックゲート端子と前記一方端子との間に流れる貫通電流を遮断するので、ＭＯＳトランジスタを、その一方端子の電位と他方端子の電位とを逆転させるような用途でも、使用することが可能となる。
【００２２】
また、第１の態様、第２の態様に係る半導体装置それぞれにおいて、ＭＯＳトランジスタは１つで良いので、２つのＭＯＳトランジスタのソースどうし、又はコレクタどうしを接続した場合に比べて、ＯＮ抵抗の増大を抑制できる。
【００２３】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２４】
（第１実施形態）
図１Ａはこの発明の第１実施形態に係る半導体装置の基本構成を示す図で、特にＰチャネル型二重拡散（Double-Diffusion）ＭＯＳトランジスタ（以下ＰｃｈＤＭＯＳと称す）の場合の基本構成を示している。
【００２５】
図１Ａに示すＰｃｈＤＭＯＳ Ｍ１は、ソース端子Ｓ、ドレイン端子Ｄ、ゲート端子Ｇおよびバックゲート端子Ｂをそれぞれ有している。バックゲート端子Ｂには、第一レベルシフト回路（以下、第一Ｌ／Ｓ回路と称す）１の一端が接続されている。第一Ｌ／Ｓ回路１の他端は、第二レベルシフト回路（以下、第二Ｌ／Ｓ回路と称す）２の他端に接続されている。第二Ｌ／Ｓ回路２の一端は、ＰｃｈＤＭＯＳ Ｍ１のソース端子Ｓに接続されている。
【００２６】
第一Ｌ／Ｓ回路１及び第二Ｌ／Ｓ回路２の少なくともどちらか一方は、ＰｃｈＤＭＯＳ Ｍ１のバックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流を遮断し、また、第一Ｌ／Ｓ回路１及び第二Ｌ／Ｓ回路２はそれぞれ、バックゲート端子Ｂの電位をソース端子Ｓの電位とほぼ同電位になるようにレベルシフトする。
【００２７】
このような半導体装置であると、第一Ｌ／Ｓ回路１及び第二Ｌ／Ｓ回路２を利用して、バックゲート端子Ｂの電位をソース端子Ｓの電位とほぼ同電位になるようにレベルシフトする。これにより、通常動作時（実使用時）において、ＰｃｈＤＭＯＳ Ｍ１に寄生する寄生ＰＮＰバイポーラトランジスタの導通を阻止することができる。
【００２８】
しかも、ドレイン端子Ｄの電位がソース端子Ｓの電位よりも高くなった場合、即ちドレイン・ソース間の電位が逆転した場合には、第一Ｌ／Ｓ回路１及び第二Ｌ／Ｓ回路２の少なくともどちらか一方が、バックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流を遮断する。これにより、ドレイン・ソース間の電位が逆転する用途でも使用することが可能となる。
【００２９】
さらにＰｃｈＤＭＯＳ Ｍ１は一つで良いため、２個のＤＭＯＳのソースどうし又はドレインどうしを直列に接続した場合に比べてＯＮ抵抗の増大は抑制される。
【００３０】
次に、第１実施形態に係る半導体装置の具体的な回路例について説明する。
【００３１】
図１Ｂは、この発明の第１実施形態に係る半導体装置の一回路例を示す回路図である。
【００３２】
図１Ｂに示すように、第一Ｌ／Ｓ回路１は、カソードをバックゲート端子Ｂに接続したダイオードＤ１を含み、第二Ｌ／Ｓ回路２は、カソードをソース端子Ｓに接続したダイオードＤ２を含んでいる。ダイオードＤ１、Ｄ２それぞれのアノードは互いに接続されている。電流源Ｉ１、Ｉ２は、ダイオードＤ１、Ｄ２を、それぞれ導通するようにバイアスする。具体的な一例としては、電流源Ｉ１はダイオードＤ１のカソードをバイアスし、電流源Ｉ２はダイオードＤ１、Ｄ２のアノードをバイアスすることで、これらダイオードＤ１、Ｄ２をそれぞれ導通させる。
【００３３】
ダイオードＤ１、Ｄ２が導通し、かつそれぞれのアノード・カソード間の電圧ＶＦがほぼ等しければ、バックゲート端子Ｂの電位は、ソース端子Ｓの電位とほぼ同じ電位にレベルシフトできる。従って、寄生ＰＮＰトランジスタが動作することはない。
【００３４】
また、本例では、ダイオードＤ１が、バックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流を遮断するので、ドレイン・ソース間の電位が逆転する用途でも使用できる。
【００３５】
もちろん、ＰｃｈＤＭＯＳ Ｍ１は一つで良いため、２個のＤＭＯＳのソースどうし又はドレインどうしを直列に接続した場合に比べてＯＮ抵抗が増大することもない。
【００３６】
なお、図１Ｂに示した具体例では、ダイオードＤ１のカソードをバックゲート端子Ｂに接続し、ダイオードＤ２のカソードをソース端子Ｓに接続したが、それぞれに反対にダイオードＤ１のアノードをバックゲート端子Ｂに接続し、ダイオードＤ２のアノードをソース端子Ｓに接続するようにしても良い。この場合には、ダイオードＤ２が、バックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流を遮断する。
【００３７】
（第２実施形態）
第２実施形態は、第１実施形態に係る半導体装置を、ＮｃｈＤＭＯＳに適用した例である。
【００３８】
図２Ａはこの発明の第２実施形態に係る半導体装置の基本構成を示す図で、特にＮチャネル型二重拡散（Double-Diffusion）ＭＯＳトランジスタ（以下ＮｃｈＤＭＯＳと称す）の場合の基本構成を示している。
【００３９】
図２Ａに示すＮｃｈＤＭＯＳ Ｍ２のバックゲート端子Ｂには、第一Ｌ／Ｓ回路３の一端が接続されている。第一Ｌ／Ｓ回路３の他端は、第二Ｌ／Ｓ回路４の他端に接続されている。第二Ｌ／Ｓ回路４の一端は、ＮｃｈＤＭＯＳ Ｍ２のソース端子Ｓに接続されている。
【００４０】
第一Ｌ／Ｓ回路３及び第二Ｌ／Ｓ回路４の少なくともどちらか一方は、ＮｃｈＤＭＯＳ Ｍ２のバックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流を遮断し、また、第一Ｌ／Ｓ回路３及び第二Ｌ／Ｓ回路４はそれぞれ、バックゲート端子Ｂの電位をソース端子Ｓの電位とほぼ同電位になるようにレベルシフトする。
【００４１】
このような第２実施形態においても、第一Ｌ／Ｓ回路３及び第二Ｌ／Ｓ回路４を利用して、バックゲート端子Ｂの電位をソース端子Ｓの電位とほぼ同電位になるようにレベルシフトできる。これにより、第１実施形態と同様に、通常動作時（実使用時）において、Ｎｃｈ ＤＭＯＳ Ｍ２に寄生する寄生ＮＰＮトランジスタの導通を阻止できる。
【００４２】
しかも、ドレイン端子Ｄの電位がソース端子Ｓの電位よりも低くなった場合、即ちドレイン・ソース間の電位が逆転した場合には、第一Ｌ／Ｓ回路３及び第二Ｌ／Ｓ回路４の少なくともどちらか一方により、バックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流が遮断される。これにより、ドレイン・ソース間の電位が逆転する用途でも十分使用可能となる。
【００４３】
さらにＮｃｈＤＭＯＳ Ｍ１は一つで良いため、２個のＤＭＯＳのソースどうし又はドレインどうしを直列に接続した場合に比べてＯＮ抵抗の増大は抑制される。
【００４４】
次に、第２実施形態に係る半導体装置の具体的な回路例について説明する。
【００４５】
図２Ｂは、この発明の第２実施形態に係る半導体装置の一回路例を示す回路図である。
【００４６】
図２Ｂに示すように、第一Ｌ／Ｓ回路３は、アノードをバックゲート端子Ｂに接続したダイオードＤ３を含み、第二Ｌ／Ｓ回路４は、アノードをソース端子Ｓに接続したダイオードＤ４を含んでいる。ダイオードＤ３、Ｄ４それぞれのカソードは互いに接続されている。電流源Ｉ３、Ｉ４は、ダイオードＤ３、Ｄ４を、それぞれ導通するようにバイアスする。具体的な一例としては、電流源Ｉ３はダイオードＤ３のアノードをバイアスし、電流源Ｉ４はダイオードＤ３、Ｄ４のカソードをバイアスすることで、これらダイオードをそれぞれ導通させる。
【００４７】
ダイオードＤ３、Ｄ４が導通し、かつそれぞれのアノード・カソード間の電圧ＶＦがほぼ等しければ、バックゲート端子Ｂの電位は、ソース端子Ｓの電位とほぼ同じ電位にレベルシフトできる。従って、寄生ＮＰＮトランジスタが動作することはない。
【００４８】
また、本例では、ダイオードＤ３が、バックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流を遮断するので、ドレイン・ソース間の電位が逆転する用途でも使用できる。
【００４９】
もちろん、ＮｃｈＤＭＯＳ Ｍ２は一つで良いため、２個のＤＭＯＳのソースどうし又はドレインどうしを直列に接続した場合に比べてＯＮ抵抗が増大することもない。
【００５０】
なお、図２Ｂに示した具体例では、ダイオードＤ３のアノードをバックゲート端子Ｂに接続し、ダイオードＤ４のアノードをソース端子Ｓに接続したが、それぞれに反対にダイオードＤ３のカソードをバックゲート端子Ｂに接続し、ダイオードＤ２のカソードをソース端子Ｓに接続するようにしても良い。この場合には、ダイオードＤ４が、バックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流を遮断する。
【００５１】
（第３実施形態）
第３実施形態は、第１実施形態で説明したＬ／Ｓ回路１、２の他の回路例に関する。
【００５２】
図３はこの発明の第３実施形態に係る半導体装置を示す回路図である。
【００５３】
図３に示すように、ＰｃｈＤＭＯＳ Ｍ１のバックゲート端子Ｂには、ＮＰＮトランジスタＱ１のエミッタが接続され、そのソース端子Ｓには、コレクタ・ベースショートのＮＰＮトランジスタＱ２のエミッタが接続されている。このＮＰＮトランジスタＱ２のコレクタ・ベースは、ＮＰＮトランジスタＱ１のベースに接続されている。ＮＰＮトランジスタＱ１は、図１Ａに示した第一Ｌ／Ｓ回路１に対応し、ＮＰＮトランジスタＱ２は第二Ｌ／Ｓ回路２に対応する。電流源Ｉ１、Ｉ２はＮＰＮトランジスタＱ１、Ｑ２がそれぞれ導通するようにバイアスする。具体的には、電流源Ｉ１はＮＰＮトランジスタＱ１のエミッタをバイアスし、電流源Ｉ２はＮＰＮトランジスタＱ１、Ｑ２のベースをバイアスすることで、これらトランジスタをそれぞれ導通させる。
【００５４】
ＮＰＮトランジスタＱ１、Ｑ２が導通し、かつそれぞれのベース・エミッタ間の電圧ＶＢＥがほぼ等しければ、バックゲート端子Ｂの電位は、ソース端子Ｓの電位とほぼ同じ電位にレベルシフトできる。従って、寄生ＰＮＰトランジスタが動作することはない。
【００５５】
また、バックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流も遮断されるので、上記第１の実施形態と同様に、ドレイン・ソース間の電位が逆転する用途でも使用できる。
【００５６】
もちろん、第１実施形態同様、ＰｃｈＤＭＯＳ Ｍ１は一つで良いため、２個のＤＭＯＳのソースどうし又はドレインどうしを直列に接続した場合に比べてＯＮ抵抗が増大することもない。
【００５７】
本第３実施形態により説明したように、Ｌ／Ｓ回路１、２は、ダイオードに限られるものではなく、バイポーラトランジスタに変更することも可能である。
【００５８】
（第４実施形態）
第４実施形態は、第３実施形態に係る半導体装置を、ＮｃｈＤＭＯＳに適用した例である。
【００５９】
図４はこの発明の第４実施形態に係る半導体装置を示す回路図である。
【００６０】
図４に示すように、ＮｃｈＤＭＯＳ Ｍ２のバックゲート端子Ｂには、ＰＮＰトランジスタＱ３のエミッタが接続され、そのソース端子Ｓには、コレクタ・ベースショートのＰＮＰトランジスタＱ４のエミッタが接続されている。このＰＮＰトランジスタＱ４のコレクタ・ベースは、ＰＮＰトランジスタＱ３のベースに接続されている。ＰＮＰトランジスタＱ３は、図２Ａに示した第一Ｌ／Ｓ回路３に対応し、ＰＮＰトランジスタＱ４は第二Ｌ／Ｓ回路４に対応する。電流源Ｉ３、Ｉ４はＰＮＰトランジスタＱ３、Ｑ４がそれぞれ導通するようにバイアスする。具体的には、電流源Ｉ３はＰＮＰトランジスタＱ３のエミッタをバイアスし、電流源Ｉ４はＰＮＰトランジスタＱ３、Ｑ４のベースをバイアスする。これにより、ＰＮＰトランジスタＱ３、Ｑ４はそれぞれ導通する。
【００６１】
ＰＮＰトランジスタＱ３、Ｑ４が導通し、かつそれぞれのベース・エミッタ間の電圧ＶＢＥがほぼ等しければ、バックゲート端子Ｂの電位は、ソース端子Ｓの電位とほぼ同じ電位にレベルシフトできる。従って、寄生ＮＰＮトランジスタが動作することはない。
【００６２】
また、バックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流も遮断されるので、ドレイン・ソース間の電位が逆転する用途でも使用でき、上記第２実施形態と同様の効果を得ることができる。
【００６３】
（第５実施形態）
第５実施形態は、第１実施形態で説明したＬ／Ｓ回路１、２のさらに他の回路例に関する。
【００６４】
図５はこの発明の第５実施形態に係る半導体装置を示す回路図である。
【００６５】
図５に示すように、第５実施形態は、第３実施形態で説明したＮＰＮトランジスタＱ１、Ｑ２をそれぞれ、ＮｃｈＤＭＯＳ Ｍ３、Ｍ４に置換したものである。ＮｃｈＤＭＯＳ Ｍ３は、図１Ａに示した第一Ｌ／Ｓ回路１に対応し、ＮｃｈＤＭＯＳ Ｍ４は、図１Ａに示した第二Ｌ／Ｓ回路２に対応する。
【００６６】
具体的には、ＰｃｈＤＭＯＳ Ｍ１のバックゲート端子Ｂには、ＮｃｈＤＭＯＳ Ｍ３のソースが接続され、ＰｃｈＤＭＯＳ Ｍ１のソース端子Ｓには、ドレイン・ゲートショートのＮｃｈＤＭＯＳ Ｍ４のソースが接続されている。このＮｃｈＤＭＯＳ Ｍ４のドレイン・ゲートは、ＮｃｈＤＭＯＳ Ｍ３のゲートに接続されている。電流源Ｉ１、Ｉ２はＮｃｈＤＭＯＳ Ｍ３、Ｍ４がそれぞれ導通するようにバイアスする。具体的には、電流源Ｉ１はＮｃｈＤＭＯＳ Ｍ３のソースをバイアスし、電流源Ｉ２はＮｃｈＤＭＯＳ Ｍ３、Ｍ４のゲートをバイアスする。
【００６７】
ＮｃｈＤＭＯＳ Ｍ３、Ｍ４が導通し、かつそれぞれのゲート・ソース間の電圧ＶＧＳがほぼ等しければ、バックゲート端子Ｂの電位は、ソース端子Ｓの電位とほぼ同じ電位にレベルシフトできる。従って、寄生ＰＮＰトランジスタが動作することはない。
【００６８】
また、バックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流も遮断されるので、上記第１、第３実施形態と同様の効果を得ることができる。
【００６９】
また、上記説明では、ＮｃｈＤＭＯＳ Ｍ３、Ｍ４としたが、ＤＭＯＳに限られるものではなく、通常のＮチャネル型ＭＯＳトランジスタとすることも可能である。
【００７０】
本第５実施形態により説明したように、Ｌ／Ｓ回路１、２は、ＭＯＳトランジスタに変更することも可能である。
【００７１】
（第６実施形態）
第６実施形態は、第５実施形態に係る半導体装置を、ＮｃｈＤＭＯＳに適用した例である。
【００７２】
図６はこの発明の第６実施形態に係る半導体装置を示す回路図である。
【００７３】
図６に示すように、第６実施形態は、第４実施形態で説明したＰＮＰトランジスタＱ３、Ｑ４をそれぞれ、ＰｃｈＤＭＯＳ Ｍ５、Ｍ６に置換したものである。ＰｃｈＤＭＯＳ Ｍ５は、図２Ａに示した第一Ｌ／Ｓ回路３に対応し、ＰｃｈＤＭＯＳ Ｍ６は、同じく第二Ｌ／Ｓ回路４に対応する。
【００７４】
具体的には、ＮｃｈＤＭＯＳ Ｍ２のバックゲート端子Ｂには、ＰｃｈＤＭＯＳ Ｍ５のソースが接続され、ＮｃｈＤＭＯＳ Ｍ２のソース端子Ｓには、ドレイン・ゲートショートのＰｃｈＤＭＯＳ Ｍ６のソースが接続されている。このＰｃｈＤＭＯＳ Ｍ６のドレイン・ゲートは、ＰｃｈＤＭＯＳ Ｍ５のゲートに接続されている。電流源Ｉ３、Ｉ４はＰｃｈＤＭＯＳ Ｍ５、Ｍ６がそれぞれ導通するようにバイアスするもので、具体的には、電流源Ｉ３はＰｃｈＤＭＯＳ Ｍ５のソースをバイアスし、電流源Ｉ４はＰｃｈＤＭＯＳ Ｍ５、Ｍ６のゲートをバイアスする。
【００７５】
ＰｃｈＤＭＯＳ Ｍ５、Ｍ６が導通し、かつそれぞれのゲート・ソース間の電圧ＶＧＳがほぼ等しければ、バックゲート端子Ｂの電位は、ソース端子Ｓの電位とほぼ同じ電位にレベルシフトできる。従って、寄生ＮＰＮトランジスタが動作することはない。
【００７６】
また、バックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流も遮断されるので、上記第２、第４実施形態と同様の効果を得ることができる。
【００７７】
また、上記説明では、ＰｃｈＤＭＯＳ Ｍ５、Ｍ６としたが、ＤＭＯＳに限られるものではなく、通常のＰチャネル型ＭＯＳトランジスタとすることも可能である。
【００７８】
（第７実施形態）
第７実施形態は、この発明に係る半導体装置を用いて、従来、バイポーラトランジスタで構成されていたアンプを、具体的にＭＯＳ化した例に関する。
【００７９】
図７は、この発明の第７実施形態に係るアンプを示す回路図である。
【００８０】
図７に示すように、ＰｃｈＤＭＯＳ Ｍ７のソース端子Ｓは第１電源Ｖｃｃ１に接続され、ＰｃｈＤＭＯＳ Ｍ８のソース端子Ｓは第２電源Ｖｃｃ２に接続されている。第１電源Ｖｃｃ１の電位は、第２電源Ｖｃｃ２と接地電位ＧＮＤとの間の電位であり、例えば第２電源Ｖｃｃ２の半分の電位である。ＰｃｈＤＭＯＳＭ７、Ｍ８、ＮｃｈＤＭＯＳ Ｍ９のドレイン端子Ｄは全て接続され、出力ノードＯＵＴを為している。アンプ回路１０は、出力ノードＯＵＴの信号振幅に応じて、ＰｃｈＤＭＯＳ Ｍ７、Ｍ８のゲート駆動をそれぞれ切り換えるもので、その基本的な動作は、米国特許番号６，１０７，８８６号の例えば図７およびその説明に示された低発熱な高効率アンプと同様である。簡単には、出力ノードＯＵＴの信号振幅が第１電源Ｖｃｃ１未満のときにＰｃｈＤＭＯＳ Ｍ７をゲート駆動し、出力ノードＯＵＴの信号振幅が第１電源Ｖｃｃ１以上のときにＰｃｈＤＭＯＳ Ｍ８をゲート駆動する。そして、本例が、米国特許番号６，１０７，８８６号の例えば図７に示された回路と特に異なるところは、スイッチとしてのバイポーラトランジスタをそれぞれ、ＤＭＯＳ Ｍ７、Ｍ８、Ｍ９に置換し、ＭＯＳ化したことである。
【００８１】
上記ＭＯＳ化したアンプにおいて、特にＤＭＯＳ Ｍ７は、出力ノードＯＵＴの信号振幅が第１電源Ｖｃｃ１以上になり、ＤＭＯＳ Ｍ７の動作からＤＭＯＳ Ｍ８の動作に切り換わるとき、そのドレイン端子Ｄの電位がそのソース端子Ｓの電位よりも高くなって、ドレイン・ソース間の電位が逆転する。このようなＤＭＯＳ Ｍ７に対し、上記実施形態を適用する。本例では、第１実施形態を適用し、ＤＭＯＳ Ｍ７のバックゲート端子ＢにダイオードＤ１のカソードを接続し、そのソース端子ＳにダイオードＤ２のカソードを接続し、ダイオードＤ１、Ｄ２のアノードどうしを互いに接続する。ダイオードＤ１、Ｄ２のアノードはそれぞれ、電流源Ｉ２によりバイアスし、ダイオードＤ１のカソードは、電流源Ｉ１によりバイアスする。
【００８２】
このような第７実施形態に係るアンプであると、ダイオードＤ１、Ｄ２が導通し、かつそれぞれのアノード・カソード間の電圧ＶＦがほぼ等しければ、ＤＭＯＳ Ｍ７のバックゲート端子Ｂの電位は、そのソース端子Ｓの電位とほぼ同じ電位にレベルシフトすることができる。従って、ＤＭＯＳ Ｍ７のソースをエミッタ、そのドレインをコレクタ、そのバックゲートをベースとした寄生ＰＮＰバイポーラトランジスタは動作しない。
【００８３】
また、バックゲート端子Ｂとソース端子Ｓとの間に流れる貫通電流も遮断されるので、上記ドレイン端子Ｄ及びソース端子Ｓのうちの、一方の端子ともう一方の端子との電位が逆転する場合があるスイッチを含むアンプを、ＭＯＳ化することができる。
【００８４】
また、第１電源Ｖｃｃ１と出力ノードＯＵＴとの間には、ＤＭＯＳ Ｍ７が一つ接続されるだけであるので、２個のＤＭＯＳのソースどうし、又はドレインどうしを接続する場合に比べて、ＯＮ抵抗を小さくできる。
【００８５】
なお、本第７実施形態においては、ＰｃｈＤＭＯＳ Ｍ７に対し、第１実施形態に係る構成を用いたが、もちろん、第３実施形態に係る構成、もしくは第５実施形態に係る構成を用いることも可能である。
【００８６】
また、本第７実施形態では、ドレイン・ソース間の電位が逆転するＤＭＯＳとしてＰｃｈＤＭＯＳを示したが、ＮｃｈＤＭＯＳであっても良い。この場合には、ドレイン・ソース間の電位が逆転するときがあるＮｃｈＤＭＯＳに対し、第２実施形態に係る構成、第４実施形態に係る構成、もしくは第６実施形態に係る構成を用いれば良い。
【００８７】
以上、この発明を第１〜第７実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００８８】
例えば上記実施形態では、ＤＭＯＳを例示したが、この発明はＤＭＯＳに限って適用されるものではなく、例えばドレイン及びソースをエミッタ又はコレクタとし、バックゲートをベースとするような寄生バイポーラトランジスタを持つＭＯＳトランジスタであれば、上記効果を損なうことなく、適用することができる。
【００８９】
また、この発明を実施する際、例えばＬ／Ｓ回路１、２、３及び４はそれぞれ、ＤＭＯＳ Ｍ１、Ｍ２の外付け回路とされる。しかしながら、Ｌ／Ｓ回路１、２、３及び４は、ＤＭＯＳ Ｍ１、Ｍ２と１つのチップ中に集積化することも、もちろん可能である。
【００９０】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【００９１】
さらに、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００９２】
【発明の効果】
以上説明したように、この発明によれば、ＯＮ抵抗の増大を抑制しつつ、一方の端子の電位ともう一方の端子の電位とが逆転するような用途でも使用することが可能となるＭＯＳトランジスタを含む半導体装置を提供できる。
【図面の簡単な説明】
【図１】図１Ａはこの発明の第１実施形態に係る半導体装置の基本構成を示す図、図１Ｂはこの発明の第１実施形態に係る半導体装置の一回路例を示す回路図。
【図２】図２Ａはこの発明の第２実施形態に係る半導体装置の基本構成を示す図、図２Ｂはこの発明の第２実施形態に係る半導体装置の一回路例を示す回路図。
【図３】図３はこの発明の第３実施形態に係る半導体装置を示す回路図。
【図４】図４はこの発明の第４実施形態に係る半導体装置を示す回路図。
【図５】図５はこの発明の第５実施形態に係る半導体装置を示す回路図。
【図６】図６はこの発明の第６実施形態に係る半導体装置を示す回路図。
【図７】図７はこの発明の第７実施形態に係るアンプを示す回路図。
【図８】図８ＡはＰチャネル型ＤＭＯＳの断面図、図８Ｂはその寄生バイポーラトランジスタを表記した等価回路図、図８Ｃはソース端子とバックゲート端子とをショートさせた場合の等価回路図。
【図９】図９ＡはＮチャネル型ＤＭＯＳの断面図、図９Ｂはその寄生バイポーラトランジスタを表記した等価回路図、図９Ｃはソース端子とバックゲート端子とをショートさせた場合の等価回路図。
【図１０】図１０はバイポーラ形式のアンプを示す回路図。
【図１１】図１１ＡはＤＭＯＳのドレインどうしを直列に接続したスイッチ素子を示す等価回路図、図１１ＢはＤＭＯＳのソースどうしを直列に接続したスイッチ素子を示す等価回路図。
【符号の説明】
１〜４…レベルシフト回路、
１０…アンプ回路、
Ｍ１…Ｐチャネル型ＤＭＯＳ、
Ｍ２…Ｎチャネル型ＤＭＯＳ、
Ｄ１〜Ｄ４…ダイオード（レベルシフト回路）、
Ｉ１〜Ｉ４…電流源、
Ｑ１、Ｑ２…ＮＰＮトランジスタ（レベルシフト回路）、
Ｑ３、Ｑ４…ＰＮＰトランジスタ（レベルシフト回路）、
Ｍ３、Ｍ４…Ｎチャネル型ＤＭＯＳ（レベルシフト回路）、
Ｍ５、Ｍ６…Ｐチャネル型ＤＭＯＳ（レベルシフト回路）、
Ｍ７、Ｍ８…Ｐチャネル型ＤＭＯＳ、
Ｍ９…Ｎチャネル型ＤＭＯＳ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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