(57)【特許請求の範囲】
【請求項１】
半導体基板あるいは下部配線層の上に第１絶縁膜を形成する工程と、
前記第１絶縁膜に前記半導体基板あるいは下部配線層に接続する金属プラグを形成する工程と、
前記金属プラグが形成された第１絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に前記金属プラグに接続する上部配線層を形成する工程とを備え、
前記層間絶縁膜を形成する工程は、
前記半導体基板にバイアスを印加しないプラズマＣＶＤ法もしくは塗布法により前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記半導体基板にバイアスを印加する高密度プラズマを用いたＣＶＤ法により前記第２絶縁膜上に第３絶縁膜を形成する工程とからなり、
前記第２絶縁膜を形成する工程において、前記第２絶縁膜を堆積する表面上に前記第１絶縁膜と前記金属プラグとが存在し、前記第１絶縁膜の表面に前記金属プラグの凹凸が生じていることを特徴とする半導体装置の製造方法。
【請求項２】
前記上部配線層を形成する工程は、
前記層間絶縁膜に配線溝を形成する工程と、
前記配線溝内に導電体膜を埋め込むようにして前記上部配線層を形成する工程とをさらに包含し、
前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜は、二酸化シリコン膜であり、
前記金属プラグは、少なくともタングステンを含むプラグであり、
前記導電体膜は、少なくとも銅膜を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜は、前記金属プラグの電位と堆積時の前記高密度プラズマとの相互作用を防ぐことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、タングステンプラグ上に銅配線を形成する配線技術に関するものである。
【０００２】
【従来の技術】
タングステン（Ｗ）プラグ上層に銅（Ｃｕ）配線を形成する場合、Ｗプラグ上に層間絶縁膜を堆積し、その後にリソグラフィー、エッチング、バリア／シード堆積、Ｃｕめっき堆積、Ｃｕ−ＣＭＰ工程を経てＣｕ配線が形成される。従来技術では、Ｗプラグ上層の層間絶縁膜の堆積時に、絶縁膜表面に凹凸が形成され、その凹凸により後工程のＣｕ−ＣＭＰ時にＣｕ研磨残りが発生し、半導体装置の歩留まり低下を引き起こす問題があった。
【０００３】
以下、図３〜図５を参照しながら従来の半導体装置の製造方法について説明する。図３〜図５は従来の半導体装置の製造工程を示す断面図である。また、図６は従来の半導体装置の製造工程の問題点を示す断面図である。
【０００４】
まず、図３（ａ）に示すように、シリコン（Ｓｉ）基板上あるいは下部配線層１上に第１絶縁膜２を堆積した後、リソグラフィー法及びドライエッチング法により第１絶縁膜２にスルーホール３を形成する。
【０００５】
次に、ドライエッチング法あるいはウエットエッチング法によりスルーホール３の底部表面のクリーニングを行った後、図３（ｂ）に示すように、チタン（Ｔｉ）膜４を堆積し、続いて窒化チタン（ＴｉＮ）膜５、Ｗ膜６を順次堆積する。
【０００６】
次に、図３（ｃ）に示すように、第１絶縁膜２上のＴｉ膜４、ＴｉＮ膜５、Ｗ膜６を化学的機械的研磨（ＣＭＰ）法により除去し、Ｗプラグ７を形成する。この時、研磨のばらつきにより第１絶縁膜２の表面にはＷプラグ７の凹凸が発生する。
【０００７】
次に、図４（ａ）に示すように、第１絶縁膜２及びＷプラグ７上に第２絶縁膜８を堆積し、続いて図４（ｂ）に示すように、第２絶縁膜８に対してリソグラフィー法、ドライエッチング法を施すことで配線溝９を形成する。
【０００８】
次に、図４（ｃ）に示すように、第４導電体膜１０、第５導電体膜１１、第６導電体膜１２を順次堆積した後、続いて図５に示すように、ＣＭＰ法により第２絶縁膜８上の第４導電体膜１０、第５導電体膜１１、第６導電体膜１２を除去し、上部配線層１３を形成する。
【０００９】
【発明が解決しようとする課題】
しかしながら上記の製造方法によると、以下のような問題が発生する。
【００１０】
第１絶縁膜２及びＷプラグ７上に第２絶縁膜８を堆積する場合、堆積後の第２絶縁膜８上に、下部に存在するＷプラグに起因した凹凸が生じる。この第２絶縁膜８表面の凹凸が存在すると、後工程で第２絶縁膜８上の第４導電体膜１０、第５導電体膜１１、第６導電体膜１２をＣＭＰ法により除去する際に、この凹凸に第４導電体膜１０、第５導電体膜１１、第６導電体膜１２が除去されずに残存する。これにより、半導体装置の歩留まり低下を引き起こすこととなる。
【００１１】
すなわち、第２絶縁膜８の一実施例として、高密度プラズマを用いた化学的気相成長（ＣＶＤ）法により堆積されるフッ素（Ｆ）添加二酸化シリコン膜を用いた場合、Ｗプラグの電位と第２絶縁膜８堆積時のプラズマの相互作用により、図６（ａ）に示すように、Ｗプラグ７上でのみ第２絶縁膜８の局所的な薄膜化が生じる。このような第２絶縁膜８上の凹部は、図６（ｂ）に示すように、後工程で上部配線層１３を形成する際のＣＭＰ時において、第４導電体膜１０、第５導電体膜１１、第６導電体膜１２が除去されずに残存することとなり、上部配線層１３間の短絡を生じる。
【００１２】
本発明は上記の課題を鑑みて為されたものであり、下部Ｗプラグ上に平坦な層間絶縁膜を堆積し、高歩留まりの上部配線層を形成する半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明における半導体装置の製造方法は、半導体基板あるいは下部配線層の上に第１絶縁膜を形成する工程と、第１絶縁膜に半導体基板あるいは下部配線層に接続する金属プラグを形成する工程と、金属プラグが形成された第１絶縁膜上に第２絶縁膜を形成する工程と、第２絶縁膜上に第３絶縁膜を形成する工程と、第３絶縁膜の上あるいは膜中に上部配線層を形成する工程とを備え、第２絶縁膜を形成する工程は高密度プラズマを用いない堆積手法を用い、第３絶縁膜を形成する工程は高密度プラズマを用いた堆積手法を用いることを特徴とする。
【００１４】
この構成により、金属プラグ上に凹凸がなくしかも平坦度の高い絶縁膜を形成することが可能となり、上層配線間の短絡を防ぎ、半導体装置の高歩留まりを実現することができる。
【００１５】
上記の製造方法において、上部配線層を形成する工程は、第３絶縁膜に、または、第２絶縁膜及び第３絶縁膜に配線溝を形成する工程と、配線溝内に導電体膜を埋め込むようにして上部配線層を形成する工程とをさらに包含することが好ましい。
【００１６】
上記の製造方法において、第１絶縁膜、第２絶縁膜及び第３絶縁膜は、二酸化シリコン膜であり、金属プラグは、少なくともタングステンを含むプラグであり、導電体膜は、少なくとも銅膜を含むことが好ましい。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について図１〜図２に基づいて説明する。図１〜図２は本発明の半導体装置の製造工程を示す断面図である。
【００１８】
まず、図１（ａ）に示すように、トランジスタなどの集積回路素子（図示せず）が形成されたシリコン基板（あるいは下部配線層）１上にＣＶＤ法により、第１絶縁膜２（膜厚約１００〜２０００ｎｍ）を堆積する。この絶縁膜は二酸化シリコン（ＳｉＯ２）膜、フッ素添加二酸化シリコン膜、窒素添加二酸化シリコン膜あるいはホウ素及びリン添加二酸化シリコン膜からなる。この絶縁膜にリソグラフィー法及びドライエッチング法を適用することにより絶縁膜２にスルーホール３を形成する。
【００１９】
次に、図１（ｂ）に示すように、アルゴン（Ａｒ）や水素（Ｈ２）を用いるドライエッチング法によりスルーホール底部のコバルトシリサイド（ＣｏＳｉ２）層（図示せず）の表面の清浄化を行った後、Ｔｉ膜４をスルーホール内側壁及び底部に堆積し、続いてＴｉＮ膜５を前記Ｔｉ膜４上に堆積し、続いてＷ膜６を前記ＴｉＮ膜５上に堆積する。
【００２０】
次に、図１（ｃ）に示すように、第１絶縁膜２上のＴｉ膜４、ＴｉＮ膜５、Ｗ膜６をＣＭＰ法により除去し、Ｗプラグ７を形成する。この時、研磨のばらつきにより第１絶縁膜２の表面にはＷプラグ７の凹凸が発生する。
【００２１】
続いて、図２（ａ）に示すように、第１絶縁膜２上及びＷプラグ７上に第２絶縁膜８を堆積し、続いて第３絶縁膜１４を堆積する。
【００２２】
なお、第２絶縁膜８は、半導体基板１にバイアスを印加しないプラズマＣＶＤ法により堆積された二酸化シリコン膜、もしくはシリコン基板１にバイアスを印加しないプラズマＣＶＤ法により堆積されたフッ素添加二酸化シリコン膜、もしくはシリコン基板１にバイアスを印加しないプラズマＣＶＤ法により堆積された四窒化三シリコン膜、もしくは塗布法により堆積された二酸化シリコン膜等であることが望ましく、その膜厚は５０ｎｍ以上であることが望ましい。また、第３絶縁膜１４は半導体基板１にバイアスを印加する高密度プラズマを用いたＣＶＤ法により堆積されたフッ素添加二酸化シリコン膜であることが望ましい。
【００２３】
ここで、第２絶縁膜８及び第３絶縁膜１４の堆積方法について詳しく説明する。第２絶縁膜８は高密度プラズマを用いない堆積手法であることが望ましく、第３絶縁膜１４は高密度プラズマを用いるＣＶＤ法であることが望ましい。これは以下の理由による。
【００２４】
一般的に、高密度プラズマを用いたＣＶＤ法は、被堆積表面の凹凸形状に関わらず比較的平坦な成膜特性を得ることが可能である。しかしながら本発明のように第２絶縁膜８を堆積する表面上に、第１絶縁膜２と導電性を有するＷプラグ７とが存在するので、Ｗプラグ７の電位と堆積時の高密度プラズマとの相互作用により、Ｗプラグ７上において局所的に第２絶縁膜８の薄膜化が生じる。従って、第２絶縁膜８の堆積方法としては高密度プラズマを用いない堆積手法が望ましい。
【００２５】
上述の理由により、高密度プラズマを用いない堆積手法により第２絶縁膜８を堆積した場合、その表面状態は第１絶縁膜２とＷプラグ７との凹凸形状を反映したものとなる。そのような凹凸を有する第２絶縁膜８の表面に対して、高密度プラズマを用いるＣＶＤ法を用いて第３絶縁膜１４を堆積すると、高密度プラズマを用いるＣＶＤ法が有する表面平坦化の特性により、被堆積表面の凹凸に関わらず、平坦な表面を得ることができる。また、この際、先に堆積した第２絶縁膜８によりＷプラグ７と高密度プラズマとは絶縁されているため、Ｗプラグ７上での第３絶縁膜１４の局所的な薄膜化は生じない。
【００２６】
以上のような理由から、第２絶縁膜８は高密度プラズマを用いない堆積手法で、第３絶縁膜１４は高密度プラズマを用いるＣＶＤ法により堆積することが望ましい。
【００２７】
次に、図２（ｂ）に示すように、第２絶縁膜８及び第３絶縁膜１４に対して、リソグラフィー法、ドライエッチング法を行うことで第２絶縁膜８及び第３絶縁膜１４に配線溝９を形成し、続いて第４導電体膜１０、第５導電体膜１１、第６導電体膜１２を堆積する。
【００２８】
なお、第４導電体膜はＴａＮ膜もしくはＴａ／ＴａＮの積層膜であり、第５導電体膜および第６導電体膜はＣｕ膜であることが望ましい。
【００２９】
次に、図２（ｃ）に示すように、ＣＭＰ法により第３絶縁膜１４上の第４導電体膜１０、第５導電体膜１１、第６導電体膜１２を除去し、上部配線層１３を形成して、本実施形態の半導体装置は完成する。
【００３０】
【発明の効果】
以上説明したように、本発明における半導体装置の製造方法を用いれば、Ｗプラグ上に凹凸がなくしかも平坦度の高い絶縁膜を形成することが可能となり、上層配線間の短絡を防ぎ、半導体装置の高歩留まりを実現することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造工程を示す断面図
【図２】本発明による半導体装置の製造工程を示す断面図
【図３】従来の半導体装置の製造工程を示す断面図
【図４】従来の半導体装置の製造工程を示す断面図
【図５】従来の半導体装置の製造工程を示す断面図
【図６】従来の半導体装置の製造工程の問題点を示す断面図
【符号の説明】
１  半導体基板（あるいは下部配線層）
２  第１絶縁膜
３  スルーホール
４  チタン膜
５  窒化チタン膜
６  タングステン膜
７  タングステンプラグ
８  第２絶縁膜
９  配線溝
１０  第４金属膜
１１  第５金属膜
１２  第６金属膜
１３  上部配線層
１４  第３絶縁膜
【図１】
0003620520.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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