(57)【特許請求の範囲】
【請求項１】
記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを読み出して復号するデータ復号装置において、
上記誤り訂正符号化データを所定順序で上記複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、上記複数の系列のいずれの系列に対応して復号したかを示す情報、上記複数の系列のうちの少なくとも１つの系列による上記誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する復号回路と、
上記記録媒体より読み出される上記誤り訂正符号化データ並びに、上記復号回路より出力される上記復号データ及び上記復号情報を記憶するためのメモリと、
上記復号データに上記復号情報をフレーム単位で対応付けて上記メモリに記憶させるとともに、上記復号データ及び上記復号情報を当該復号データに対応する上記記録媒体のアドレスデータにフレーム同期させて上記メモリより読み出させるようにしたメモリ制御手段と
を具えることを特徴とするデータ復号装置。
【請求項２】
上記メモリ制御手段は、上記復号データの読み出し直前に上記復号情報を上記メモリより読み出させる
ことを特徴とする請求項１に記載のデータ復号装置。
【請求項３】
上記誤り訂正符号化データは、可変長データである
ことを特徴とする請求項１に記載のデータ復号装置。
【請求項４】
上記誤り訂正符号化データに付加された上記誤り訂正符号は、Ｃ１／Ｃ２畳み込み・リードソロモン符号である
ことを特徴とする請求項２に記載のデータ復号装置。
【請求項５】
上記メモリ制御手段は、上記Ｃ１／Ｃ２畳み込み・リードソロモン符号の各誤り訂正符号系列毎の上記復号データに上記復号情報を対応付けて上記メモリに記憶させる
ことを特徴とする請求項４に記載のデータ復号装置。
【請求項６】
上記メモリは、フアーストインフアーストアウト（ＦＩＦＯ）機能を有する
ことを特徴とする請求項１に記載のデータ復号装置。
【請求項７】
上記記録媒体は、デイスク記録媒体でなる
ことを特徴とする請求項１に記載のデータ復号装置。
【請求項８】
上記メモリ制御手段は、上記復号データ及び上記復号情報を上記記録媒体のセクタアドレスに同期させて上記メモリより読み出させるようにした
ことを特徴とする請求項１に記載のデータ復号装置。
【請求項９】
上記誤り訂正符号化データに付加された上記誤り訂正符号は、当該誤り訂正符号化データの行方向に誤り訂正内符号を付加するとともに列方向に誤り訂正外符号を付加してなる
ことを特徴とする請求項４に記載のデータ復号装置。
【請求項１０】
上記復号回路は、
上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データを行単位で第１のブロツク分だけエラー訂正し、
上記誤り訂正外符号が付加された上記列方向の上記誤り訂正符号化データを列単位で上記第１のブロツク分だけエラー訂正し、
上記行単位で上記第１のブロツク分だけエラー訂正した上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データに対して上記行単位で再びエラー訂正する
ことを特徴とする請求項９に記載のデータ復号装置。
【請求項１１】
上記復号回路は、
上記メモリから上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データを１行分又は上記誤り訂正外符号が付加された上記列方向の上記誤り訂正符号化データを１列分だけ転送完了したとき、当該転送完了したタイミングにおいてレジスタ内に格納されているエラー位置及びエラーパターンに基づくエラー訂正を実行する
ことを特徴とする請求項９に記載のデータ復号装置。
【請求項１２】
記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを読み出して復号するデータ復号方法において、
上記誤り訂正符号化データを所定順序で上記複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、上記複数の系列のいずれの系列に対応して復号したかを示す情報、上記複数の系列のうちの少なくとも１つの系列による上記誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する第１のステツプと、
上記記録媒体より読み出される上記誤り訂正符号化データ並びに、上記第１のステツプで生成される上記復号データ及び上記復号情報を記憶するためのメモリに、上記復号データに上記復号情報をフレーム単位で対応付けて記憶するとともに、当該メモリより上記復号データ及び上記復号情報を当該復号データに対応する上記記録媒体のアドレスデータにフレーム同期させて読み出す第２のステツプと
を具えることを特徴とするデータ復号方法。
【請求項１３】
上記第２のステツプでは、上記復号データの読み出し直前に上記復号情報を上記メモリより読み出す
ことを特徴とする請求項１２に記載のデータ復号方法。
【請求項１４】
上記誤り訂正符号化データは、可変長データである
ことを特徴とする請求項１２に記載のデータ復号方法。
【請求項１５】
上記誤り訂正符号化データに付加された上記誤り訂正符号は、Ｃ１／Ｃ２畳み込み・リードソロモン符号である
ことを特徴とする請求項１３に記載のデータ復号方法。
【請求項１６】
上記第２のステツプでは、上記メモリに対して上記誤り訂正符号化データ並びに、上記復号データ及び上記復号情報をフアーストインフアーストアウト（ＦＩＦＯ）形式によつて書き込み及び読み出しする
ことを特徴とする請求項１２に記載のデータ復号方法。
【請求項１７】
上記第２のステツプでは、上記メモリに、上記Ｃ１／Ｃ２畳み込み・リードソロモン符号の各誤り訂正符号系列毎の上記復号データに上記復号情報を対応付けて記憶する
ことを特徴とする請求項１５に記載のデータ復号方法。
【請求項１８】
上記記録媒体は、デイスク記録媒体でなる
ことを特徴とする請求項１２に記載のデータ復号方法。
【請求項１９】
上記誤り訂正符号化データに付加された上記誤り訂正符号は、当該誤り訂正符号化データの行方向に誤り訂正内符号を付加するとともに列方向に誤り訂正外符号を付加してなる
ことを特徴とする請求項１５に記載のデータ復号方法。
【請求項２０】
上記第１のステツプでは、
上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データを行単位で第１のブロツク分だけエラー訂正し、
上記誤り訂正外符号が付加された上記列方向の上記誤り訂正符号化データを列単位で上記第１のブロツク分だけエラー訂正し、
上記行単位で上記第１のブロツク分だけエラー訂正した上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データに対して上記行単位で再びエラー訂正する
ことを特徴とする請求項１９に記載のデータ復号方法。
【請求項２１】
上記第１のステツプでは、上記メモリから上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データを１行分又は上記誤り訂正外符号が付加された上記列方向の上記誤り訂正符号化データを１列分だけ転送完了したとき、当該転送完了したタイミングにおいてレジスタ内に格納されているエラー位置及びエラーパターンに基づくエラー訂正を実行する
ことを特徴とする請求項１９に記載のデータ復号方法。
【請求項２２】
上記誤り訂正外符号は、上記行方向の第１の誤り訂正符号化データ及び上記行方向の第２の誤り訂正符号化データ間にインタリーブされてなる
ことを特徴とする請求項１９に記載のデータ復号方法。
【請求項２３】
上記第１のステツプでは、圧縮符号化されてなる動画像データを復号する
ことを特徴とする請求項１２に記載のデータ復号方法。
【請求項２４】
画像信号及び又は、音声信号を再生するデータ再生装置において、
記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを所定順序で上記複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、上記複数の系列のいずれの系列に対応して復号したかを示す情報、上記複数の系列のうちの少なくとも１つの系列による上記誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する復号回路と、上記記録媒体より読み出される上記誤り訂正符号化データ並びに、上記復号回路より出力される上記復号データ及び上記復号情報を記憶するためのメモリと、上記復号データに上記復号情報をフレーム単位で対応付けて上記メモリに記憶させるとともに、上記復号データ及び上記復号情報を当該復号データに対応する上記記録媒体のアドレスデータにフレーム同期させて上記メモリより読み出させるようにしたメモリ制御手段とを有するデータ復号装置
を具えることを特徴とするデータ再生装置。
【請求項２５】
上記メモリ制御手段は、上記復号データの読み出し直前に上記復号情報を上記メモリより読み出させる
ことを特徴とする請求項２４に記載のデータ再生装置。
【請求項２６】
上記誤り訂正符号化データに付加された上記誤り訂正符号は、Ｃ１／Ｃ２畳み込み・リードソロモン符号である
ことを特徴とする請求項２４に記載のデータ再生装置。
【請求項２７】
上記誤り訂正符号化データに付加された上記誤り訂正符号は、当該誤り訂正符号化データの行方向に誤り訂正内符号を付加するとともに列方向に誤り訂正外符号を付加してなる
ことを特徴とする請求項２６に記載のデータ再生装置。
【請求項２８】
上記復号回路は、
上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データを行単位で第１のブロツク分だけエラー訂正し、
上記誤り訂正外符号が付加された上記列方向の上記誤り訂正符号化データを列単位で上記第１のブロツク分だけエラー訂正し、
上記行単位で上記第１のブロツク分だけエラー訂正した上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データに対して上記行単位で再びエラー訂正する
ことを特徴とする請求項２７に記載のデータ再生装置。
【請求項２９】
上記復号回路は、
上記メモリから上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データを１行分又は上記誤り訂正外符号が付加された上記列方向の上記誤り訂正符号化データを１列分だけ転送完了したとき、当該転送完了したタイミングにおいてレジスタ内に格納されているエラー位置及びエラーの訂正パターンに基づくエラー訂正を実行する
ことを特徴とする請求項２７に記載のデータ再生装置。
【発明の詳細な説明】
【０００１】
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術（図３９）
発明が解決しようとする課題（図４０〜図４４）
課題を解決するための手段
発明の実施の形態
（１）第１実施例（図１〜図７）
（１−１）データ再生装置の全体構成（図１）
（１−２）ＥＣＣ回路及びＥＣＣ復号（図２〜図７）
（１−３）第１実施例の動作及び効果
（２）第２実施例（図８〜図３８）
（２−１）記録データフオーマツト（図８〜図１１）
（２−２）データ再生装置及びＥＣＣ復号（図１、図９、図１１〜図３８）
（２−３）第２実施例の動作及び効果（図２９〜図３１、図３５及び図３７）
（３）他の実施例
発明の効果
【０００２】
【発明の属する技術分野】
本発明はデータ復号装置及びその方法並びにデータ再生装置に関し、例えば、デイジタル化されてデイスクに記録されている動画像を再生するものに用いて好適なものである。
【０００３】
【従来の技術】
従来、例えばMPEG（Moving Pictures Expert Group）規格による動画像がデイジタル化されて可変レートで記録されたデイスクがある。
ここで用いられているMPEGは、画像データに対してフレーム内符号画像であるＩピクチヤ（Intra-Picture)、フレーム間順方向予測符号化画像であるＰピクチヤ（Predictive-Picture) 、双方向予測符号化画像であるＢピクチヤ(Bidirectionally predictive-Picture)の３つのタイプを規定し、これら３つの画像により画面群構造 GOP(Group Of Pictures）を形成するものである。
また音声データに対しても同様にMPEG規格を適用しているが、音声データについてはMPEG以外でも例えば、ATRAC(Aditive TRansform Acoustic Coding)によりデイジタル化及び圧縮符号化している。因みにATRAC は商標である。
【０００４】
図３９にデイスクに可変レートで記録されているデータを再生するデータ再生装置１を示す。データ再生装置１は、光デイスク２に記録されたデータをピツクアツプ３によつてレーザ光を照射し、その反射光から再生する。ピツクアツプ３が出力する再生信号Ｓ１は、システムコントローラ４によつて制御される復号回路系５の復調回路６に入力され、復調される。復調回路６により復調されたデータは、セクタ検出回路７を介してＥＣＣ(Error Correction Code) 回路８に入力され、エラー検出及び誤り訂正が実行される。
【０００５】
ここでセクタ検出回路７において、光デイスク２のセクタに割り当てられたアドレスであるセクタ番号が正常に検出されなかつた場合、トラツクジヤンプ判定回路９にセクタ番号異常信号が出力される。ＥＣＣ回路８は、訂正不能のデータが生じた場合、トラツクジヤンプ判定回路９にエラー発生信号を出力する。エラー訂正されたデータは、ＥＣＣ回路８からリングバツフアメモリ１０に送出されて記録される。
【０００６】
このときリングバツフア制御回路１１は、セクタ検出回路７の出力から各セクタ毎のアドレスを読み取り、そのアドレスに対応するリングバツフアメモリ１０上の書き込みアドレス（以下、ライトポインタＷＰという）を指定する。
また、システムコントローラ４によつて制御されるリングバツフア制御回路１１は、後段の多重化データ分離回路１３からのコードリクエスト信号Ｒ１０に基づき、リングバツフアメモリ１０に書き込まれたデータの読み出しアドレス（以下、リードポインタＲＰという）を指定し、その読み出しポインタＲＰからデータを読み出して多重化データ分離回路１３に供給する。
【０００７】
ここで多重化データ分離回路１３のヘツダ分離回路１４は、リングバツフアメモリ１０から供給されたデータからパツクヘツダ及びパケツトヘツダを分離して分離回路制御回路１５に供給する。分離回路制御回路１５は、ヘツダー分離回路１１から供給されたパケツトヘツダのストリームID（Stream IDentifier)情報に従い、スイツチング回路１６の入力端子Ｇと出力端子（被切換端子）Ｈ１、Ｈ２を順次サイクリツクに切り換え接続することによつて、時分割多重されたデータを正しく分離して対応するコードバツフアに供給する。
【０００８】
ここでビデオコードバツフア１７は内部のコードバツフアの残量により、多重化データ分離回路１３に対してコードリクエストＲ１を発生する。そして受け取つたデータを記憶する。また、ビデオデコーダ１８からのコードリクエストＲ１を受付け、内部のデータを出力する。ビデオデコーダ１８は供給されたデータからビデオ信号を再生し、出力端子ＯＵＴ１から出力する。
【０００９】
オーデイオコードバツフア１９は内部のコードバツフアの残量により、多重化データ分離回路１３に対してコードリクエストＲ２を発生する。そして受け取つたデータを記憶する。また、オーデイオデコーダ２０からのコードリクエストＲ２を受付け、内部のデータを出力する。オーデイオデコーダ２０は供給されたデータからオーデイオ信号を再生し、出力端子ＯＵＴ２から出力する。
【００１０】
このように、ビデオデコーダ１８はビデオコードバツフア１７にデータを要求し、ビデオコードバツフア１７は多重化データ分離回路１３に要求を出し、多重化データ分離回路１３はリングバツフア制御回路１１に対して要求を出す。この時にはデータがリングバツフアメモリ１０から、今度は要求とは逆向きに流れていく。
【００１１】
【発明が解決しようとする課題】
ここで復調回路系５におけるデータ復号について説明する。先ず、デイスク２から読み出された再生信号Ｓ１は、復調回路６にてＲＦ処理によつて２値化信号に変換され、EFM+(8,16 変換）の同期パターンが検出される。この再生信号Ｓ１から検出された同期パターンに基づいて再生信号に線速度一定(Constant Liner Velosity,CLV) 方式によるラフサーボがかけられる。ここでセクタ検出回路７は、システムコントローラ４のインターフエイスとしてEFM+でシンクヘツダを検出すると、PLL(Phase Locked Loop)サーボがかけられる。その後、シンクヘツダが数回連続して検出されると、EFM+復調後のデータＳ２がインタリーブを解かれる（以下、デインターリーブという）。
【００１２】
図４０に示すように、ＥＣＣ回路８に送出されたEFM+復調データＳ２は先ず、ＲＡＭ２４に一旦格納された後、ＥＣＣデコーダ２５、２７、２９において、Ｃ１／Ｃ２畳み込み・リードソロモン符号(CIRC Plus) による３系列Ｃ１１（Ｃ１系列１回目）、Ｃ２及びＣ１２（Ｃ１系列２回目）についてECC の復号を実行する。
【００１３】
ＥＣＣ回路８におけるECC 復号は、例えば図４１に示すように、00、01、〜A8、A9の順にEFM+復調後のデータＳ２をＲＡＭ２４へ書き込み、(EFM+ Write)、ＲＡＭ２４へのEFM+復調後のデータが２フレーム格納されたところで、フレーム１の00′、02′、〜A8′、01、03、〜A9の順にＥＣＣデコーダ２５へデータを転送することでデインタリーブされたＣ１系列データのECC 復号を実行する。
ここでエラー訂正は、ＥＣＣデコーダ２５からエラーの位置と訂正パターンを読み出すとともに、ＲＡＭ(Random Access Memory)２４からエラーのあるデータを読み出し（Ｃ１ read ）、訂正パターンとの排他的論理和をとつて、図４２に示すように、再びＲＡＭ２６に書き戻すことで実行する（Ｃ１ Write）。ここでＥＣＣデコーダ２５によつてＣ１系列のECC 復号がＣ２符号系列長だけ実行される。
【００１４】
Ｃ１系列のECC 復号がＣ２符号系列長だけ実行されると、Ｃ２系列のECC 復号の実行が可能となる。次にＲＡＭ２６上のデータが00′、01′、02′、03′、〜A9′の順に読み出され（Ｃ２ read ）、ＥＣＣデコーダ２７でＣ２系列のECC 復号が実行される。ここで各フレームに対する訂正不能フラグはデータに同期させて後段のＥＣＣデコーダへ転送することでイレージヤ訂正を行なうことができる。Ｃ２系列のイレージヤ訂正については、Ｃ１の訂正不能フラグを使用する。エラー訂正動作は、Ｃ１の場合と同様である。
図４３に示すように、Ｃ２系列のECC 復号結果がＲＡＭ２８に書き込まれ（Ｃ２ Write）、Ｃ２系列のECC 復号がＣ１符号系列長だけ実行されるとＣ１２系列のECC 復号が実行可能となり、ＥＣＣデコーダ２９によつて00′、01、02、03、〜A9の順に読み出され（Ｃ１２ read ）、Ｃ１２系列のECC 復号が実行される。
【００１５】
ここでＣ１２系列のイレージヤ訂正については、Ｃ２の訂正不能フラグを使用する。そして、Ｃ１２のエラー訂正が終了すると、図４４に示すようにＲＡＭ３０に00、01、02、03、〜A9の順にＣ１２系列のECC 復号結果が書き込まれる。こうしてＲＡＭ３０には、ECC の各系列Ｃ１１、Ｃ２及びＣ１２の復号データが格納されていて、00、01、02、03、〜A9の順に読み出され(OUT read)、デスクランブル処理されて、リングバツフアメモリ１０にデータ送出され、これにより必要なセクタデータが書き込まれる。
【００１６】
ところでＥＣＣ回路８におけるエラーの発生数は、デイスクのカツテイングの精度等により異なつている。そこでこのことを利用してＥＣＣ回路８におけるエラーの発生数を測定することによつて製造後のデイスク評価ができる。この場合、セクタアドレスをデイスクの位置を知るパラメータとして用いることによつて、エラー発生の位置を検出することができる。
【００１７】
ここでECC が、Ｃ１及びＣ２系列で畳み込み符号化されている場合、ECC 復号は、Ｃ１−Ｃ２−Ｃ１のようにECC 復号の各系列において繰り返しエラー訂正を実行する。すなわち畳み込み符号では、例えば、Ｃ１系列のECC 復号を実行してからＣ２系列のECC 復号を実行する。同様に、Ｃ２及びＣ１系列を実行してから２回目のＣ１系列のECC 復号を実行する。従つて、ECC 復号を実行した直後にその結果を出力するのでは、同じＣ１系列に対するECC 結果の検出タイミングに時間差が生じることになる。
【００１８】
そこでデイスク上の位置にECC 結果を対応させる場合、先ずシステムコントローラ４によつて、セクタ検出回路７において検出されたセクタアドレスを記録すると同時に、ECC 結果を取り込む。そして次に、セクタアドレスとECC 結果とのタイムラグを計算してセクタアドレスに対するECC 結果を解析しなければならず、計算が複雑になるという問題があつた。
【００１９】
またＥＣＣ回路８への単位時間あたりのデータの供給量は、デイスクの回転速度に応じて増減するので、それにともなつてECC の実行制御タイミングを変化させる場合がある。従つて高速でデイスクにアクセスする場合、例えばＣ１系列のみ優先的に実行させるようなときは、ECC 実行直後にエラー結果を出力すると、各Ｃ１１、Ｃ２及びＣ１２系列のエラー結果がそれぞれデイスク上のどのセクタアドレスに対応するエラー結果であるかを判断することが難しいという問題があつた。
本発明は以上の点を考慮してなされたもので、高速でデイスクにアクセスしながらデイスクのエラー位置を容易に検出することのできるデータ復号装置及びその方法並びにデータ再生装置を提案しようとするものである。
【００２０】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを読み出して復号するデータ復号装置において、誤り訂正符号化データを所定順序で複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、複数の系列のいずれの系列に対応して復号したかを示す情報、複数の系列のうちの少なくとも１つの系列による誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する復号回路と、記録媒体より読み出される誤り訂正符号化データ並びに、復号回路より出力される復号データ及び復号情報を記憶するためのメモリと、復号データに復号情報をフレーム単位で対応付けてメモリに記憶させるとともに、復号データ及び復号情報を当該復号データに対応する記録媒体のアドレスデータにフレーム同期させてメモリより読み出させるようにしたメモリ制御手段とを設けるようにした。
【００２１】
また本発明においては、記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを読み出して復号するデータ復号方法において、誤り訂正符号化データを所定順序で複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、複数の系列のいずれの系列に対応して復号したかを示す情報、複数の系列のうちの少なくとも１つの系列による誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する第１のステツプと、記録媒体より読み出される誤り訂正符号化データ並びに、第１のステツプで生成される復号データ及び復号情報を記憶するためのメモリに、復号データに復号情報をフレーム単位で対応付けて記憶するとともに、当該メモリより復号データ及び復号情報を当該復号データに対応する記録媒体のアドレスデータにフレーム同期させて読み出す第２のステツプとを設けるようにした。
【００２２】
これにより記録媒体より読み出した誤り訂正符号化データを復号する際に、記録媒体のアドレスデータに対応した復号データの復号情報を読み出すことができ、かくして記録媒体のアドレスデータに対応する復号情報より当該記録媒体のアドレスデータに対応させたエラー解析を容易になし得る。
【００２３】
さらに本発明においては、画像信号及び又は、音声信号を再生するデータ再生装置において、記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを所定順序で複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、複数の系列のいずれの系列に対応して復号したかを示す情報、複数の系列のうちの少なくとも１つの系列による誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する復号回路と、記録媒体より読み出される誤り訂正符号化データ並びに、復号回路より出力される復号データ及び復号情報を記憶するためのメモリと、復号データに復号情報をフレーム単位で対応付けてメモリに記憶させるとともに、復号データ及び復号情報を当該復号データに対応する記録媒体のアドレスデータにフレーム同期させてメモリより読み出させるようにしたメモリ制御手段とを有するデータ復号装置を設けるようにした。
【００２４】
これによりデータ再生装置において、記録媒体より誤り訂正符号化データを読み出して復号する際に、記録媒体のアドレスデータに対応した復号データの復号情報を読み出すことができ、かくして記録媒体のアドレスデータに対応する復号情報より当該記録媒体のアドレスデータに対応させたエラー解析を容易になし得る。
【００２５】
【発明の実施の形態】
以下図面について、本発明の一実施例を詳述する。
【００２６】
（１）第１実施例
（１−１）データ再生装置の全体構成
図３９との対応部分に同一符号を付した図１において４０は、本発明によるデータ復号装置を用いたデータ再生装置を示す。データ再生装置４０は、光デイスク２から可変レートで記録されている画像及び音声データを再生するものである。デイスク再生装置４０は、光デイスク２に対してレーザ光を照射し、その反射光より記録されているデータをピツクアツプ３によつて読み出して再生する。ピツクアツプ３によつて再生された再生信号Ｓ１は、システムコントローラ４によつて制御される復調回路系３５の復調回路６に送られる。再生信号Ｓ１は、復調回路６によつて復調され、セクタ検出回路７に送出される。
【００２７】
セクタ検出回路７は、供給されたデータから各セクタ毎に記録されているアドレスを検出し、リングバツフア制御回路１１に出力すると共に、後段のＥＣＣ回路５０にセクタ同期をとつた状態でデータを出力する。システムコントローラ４によつて制御されるリングバツフア制御回路１１は、リングバツフアメモリ９の書き込みと読み出しを制御すると共に、多重化データ分離回路１３より出力されるデータを要求するコードリクエスト信号Ｒ１０を監視する。
ここでセクタ検出回路７は、アドレスを検出することができなかつたり、検出したアドレスが連続していなかつた場合、リングバツフア制御回路１１を介してセクタ番号異常信号をトラツクジヤンプ判定回路９に出力する。
【００２８】
ＥＣＣ回路５０は、セクタ検出回路７より供給されるデータの誤りを検出し、データに付加されている冗長ビツトを用いて誤り訂正を実行して、FIFO(First In First Out)機能をもつトラツクジヤンプ用のリングバツフアメモリ１０に出力する。リングバツフアメモリ１０のデータは、多重化データ分離回路１３に供給される。このときＥＣＣ回路５０はセクタヘツダデータを検出してセクタ検出回路７を通じてシステムコントローラ４に送出する。
ここでＥＣＣ回路５０は、データの誤りを訂正することができなかつた場合、エラー発生信号Ｅ１０をシステムコントローラ４に出力する。
【００２９】
トラツクジヤンプ判定回路９は、リングバツフア制御回路１１の出力をモニタし、トラツクジヤンプが必要なときトラツクジヤンプ信号ＪＰ１をトラツキングサーボ回路２２に出力し、ピツクアツプ３の光デイスク２に対する再生位置をトラツクジヤンプさせるようになつている。ここでシステムコントローラ４は、セクタ検出回路７からのセクタ番号異常信号、またはＥＣＣ回路５０からのエラー発生信号を検出すると、トラツクジヤンプ判定回路９よりトラツクジヤンプ信号をトラツキングサーボ回路２２に出力してピツクアツプ３の再生位置をトラツクジヤンプさせるようになつている。
【００３０】
多重化データ分離回路１３へのヘツダ分離回路１４は、リングバツフアメモリ９から供給されたデータからパツクヘツダ及びパケツトヘツダを分離して分離回路制御回路１５に供給するとともに、時分割多重されたデータをスイツチング回路１６の入力端子Ｇに供給する。スイツチング回路１６の出力端子（被切換端子）Ｈ１、Ｈ２はそれぞれビデオコードバツフア１７、オーデイオコードバツフア１９の入力端子に接続されている。
ここでスイツチング回路１６によつて出力端子がＨ１に切り換えられると、ビデオコード出力はビデオコードバツフア１７を通じてビデオデコーダ１８に送出され、出力端子ＯＵＴ１より出力される。またスイツチング回路１６によつて出力端子がＨ２に切り換えられると、オーデイオコード出力はオーデイオコードバツフア１９を通じてオーデイオデコーダ２０に送出され、出力端子ＯＵＴ２より出力される。
【００３１】
また、ビデオデコーダ１８が発生するコードリクエスト信号２１はビデオコードバツフア１７に入力され、ビデオコードバツフア１７の発生するコードリクエスト信号Ｒ２は多重化データ分離回路１３に入力されている。
同様にオーデイオデコーダ２０が発生するコードリクエスト信号Ｒ２はオーデイオコードバツフア１９に入力され、オーデイオコードバツフア１９の発生するコードリクエスト信号Ｒ２は多重化データ分離回路１３に入力されている。
【００３２】
ところで、例えば単純な画面に関するデータ処理が続き、ビデオデコーダ１８の単位時間当たりのデータ消費量が少なくなると、リングバツフアメモリ１０からの読み出しも少なくなる。この場合、リングバツフアメモリ１０の記憶データ量が多くなり、オーバーフローするおそれがある。このため、トラツクジヤンプ判定回路９は、書き込みポインタＷＰおよび読み出しポインタＲＰによりリングバツフアメモリ１０が現在記憶しているデータ量を算出し、そのデータがあらかじめ設定された所定の基準値を越えた場合、リングバツフアメモリ１０がオーバーフローするおそれがあると判断して、トラツキングサーボ回路２２にトラツクジヤンプ指令を出力する。
【００３３】
また、トラツクジヤンプ判定回路９は、セクタ検出回路７からのセクタ番号異常信号またはＥＣＣ回路７からのエラー発生信号を検出した場合、書き込みポインタＷＰと読み出しポインタＲＰからリングバツフアメモリ１０内に残存しているデータ量を求め、現在のトラツク位置から光デイスク２が１回転する間に（光デイスク２の１回転待ちの間に）、リングバツフアメモリ１０から多重化データ分離回路１３の読み出しを保証するのに必要なデータ量を求める。
ここでリングバツフアメモリ１０の残存データ量が大きい場合、リングバツフアメモリ１０から最高の転送レートでデータが読み出されてもリングバツフアメモリ１０にはアンダーフローが生じない。このため、トラツクジヤンプ判定回路８はエラー発生位置をピツクアツプ３で再度再生することによりエラー回復が可能であると判断して、トラツキングサーボ回路２２にトラツクジヤンプ指令を出力する。
【００３４】
トラツクジヤンプ判定回路９によりトラツクジヤンプ指令が出力されると、トラツキングサーボ回路２２は、ピツクアツプ３による再生位置をジヤンプさせる。そしてリングバツフア制御回路１１においてその再生位置が光デイスク２が１回転してセクタ検出回路７から得られるセクタナンバがトラツクジヤンプ時のセクタナンバになるまでの間、新たなデータのリングバツフアメモリ１０への書き込みが禁止され、必要に応じてリングバツフアメモリ１０に既に記憶されているデータが多重化データ分離回路１３に転送される。
【００３５】
またトラツクジヤンプ後、セクタ検出回路７から得られるセクタナンバがトラツクジヤンプ時のセクタナンバと一致しても、リングバツフアメモリ１０に記憶されているデータ量が所定の基準値を越えている場合、リングバツフアメモリ１０へのデータの書き込みは再開されず、再びトラツクジヤンプが実行される。
【００３６】
（１−２）ＥＣＣ回路及びＥＣＣ復号
図２に示すＥＣＣ回路５０は、Ｃ１／Ｃ２畳み込み・リードソロモン符号(CIRC+）によるECC を復号する。ＥＣＣ回路５０は、リングバツフアでなるＲＡＭ５１と、EFM ＋復調されたデータに対して誤り訂正を実行してECC 復号するＥＣＣデコーダ５２と、エラー訂正不能フラグ、エラー訂正パターン及びエラー位置を格納するためのエラーレジスタ５３とによつて形成される。
【００３７】
実際のECC 復号について、図２及び図３に示すＥＣＣ回路５０及びその周辺回路を用いて説明する。ECC 復号は先ず、再生信号Ｓ１をＲＦ処理回路４２にてＲＦ処理及び２値化処理した後、復調回路６でEFM+の同期パターンを検出する。ここでEFM の同期パターンが検出されると、ＣＬＶ制御回路４６によつてラフサーボがかけられる。続いて復調回路６でEFM+のシンクパターンが検出されると、PLL(Phase Locked Loop)サーボがかけられる。その後、シンクパターンが数回連続して検出されると、EFM 復調後のデータＳ２はデインタリーブされた後、ＲＭＩＦ(Random access Memory InterFace)４８を通じてＥＣＣ回路５０のＲＡＭ５１にフレーム単位で書き込まれる。そしてＯＣＴＬ（出力制御回路）５６を通じてリングバツフアメモリ１０に出力され記憶される。
【００３８】
ＥＣＣ回路５０では、システムコントローラ４によつて制御されるＲＭＩＦ４８を通じてＲＡＭ５１への復号データＳ１０の書き込みアドレスを生成する。ここでＲＡＭ５１から読み出されるデータはＲＭＩＦ４８を通じてＥＣＣ制御部５４及びＥＣＣデコード部５５に転送される。
ここでエラーが検出され、そのエラーが訂正可能であつた場合、エラー位置とエラーの訂正パターンがＥＣＣデコード部５５からＥＣＣ制御部５２に出力される。この場合、エラー位置とエラーの訂正パターンは、フレームメモリでなるＲＡＭ５１にフレーム単位で出力され、エラーレジスタ５３（図２）に格納される。エラー訂正は、エラーレジスタ５３からエラー位置と訂正パターンとを読み出し、ＲＡＭ５１からエラー位置に対応するエラーデータを読み出して訂正パターンＳＰとの排他的論理和(EXclusive OR,EXOR) をとつて再びＲＡＭ５１に書き戻すことで実行する（図２）。
またエラーの訂正不能が検出されたら、そのフレームの訂正不能フラグを後段のECC のイレージヤ訂正に使用するためにエラーレジスタ５３に格納する。
【００３９】
この結果、エラーレジスタ５３にはECC の各系列Ｃ１１、Ｃ２及びＣ１２のそれぞれについてECC を解くために必要なデータとしてエラー位置及び訂正パターンが蓄積される。ここでECC を解くために必要かつ十分なエラー位置及び訂正パターンＳＰが揃えられると、ＲＡＭ５１に格納されているデータＳ２との間でエラー訂正が実行される（図２）。
【００４０】
これによりECC 復号が完了したＥＣＣ回路５０からは、復号データＳ１０及びセクタヘツダデータＳＨとが分離されてそれぞれ、リングバツフアメモリ１０及びセクタ検出回路７へ送出される。さらにセクタヘツダデータＳＨは、セクタ検出回路７を通じてリングバツフア制御回路１１に送出される。ここでリングバツフア制御回路１１は、セクタヘツダデータＳＨをもとにしてＥＣＣ回路５０から送出される復号データＳ１０をリングバツフアメモリ１０に書き込む。
【００４１】
ここでデータの格納アドレス（メモリアドレスRA）は、ＲＭＩＦ４８によつて図４に示すようなＲＡＭ５１のデータアドレスをもとにしたＣ１方向のデータ順Dn及びＣ１符号単位のフレーム出力番号Fnによつて次式
【数１】
0003700885.tif 000002
【数２】
0003700885.tif 000003
【数３】
0003700885.tif 000004
【数４】
0003700885.tif 000005
によつて算出することができる。
【００４２】
ここでＲＭＩＦ４８はＲＡＭ５１上において、ECC 復号の３系列Ｃ１１、Ｃ２及びＣ１２の結果を、その系列の先頭のデータが含まれるフレームのＡＡ、ＡＢ、ＡＣ、ＡＤ、ＡＥ、ＡＦ番目のアドレスのいずれかに書き込む。ここで例えば、ECC 結果をＡＡ、ＡＢ、ＡＣに書き込むとすると、フレーム番号Fnとデータ順ＡＡ、ＡＢ、ＡＣによりECC 復号の３系列Ｃ１１、Ｃ２及びＣ１２の結果に対するＲＡＭ５１のメモリアドレスRAを容易に生成できる。
【００４３】
図５に示すように、ECC 結果ＥＲとしては例えば８ビツトのデータを用いる。例えばECC 結果ＥＲの出力として、BIT （ビツト）０、１、２及び３にECC 訂正数、ビツト４にエラーの有無、ビツト５にＣ１２系列のECC 結果、ビツト６にこのＥＣＣ結果がＣ１系列かＣ２系列のものかを示す情報並びに、ビツト７に訂正不能の情報をそれぞれ設定する。このようにECC 結果ＥＲを設定することによりエラー有無以外に、ECC 訂正数も同時にモニタすることができる。
【００４４】
図６（Ａ）及び（Ｂ）にECC 結果ＥＲの出力タイミングの例を示す。ECC 復号を実行した後にセクタアドレス・データと共に３系列Ｃ１１、Ｃ２及びＣ１２のECC 復号の結果をフレーム単位で出力する。ＲＡＭ５１よりＲＭＩＦ４８を通じて読み出されたユーザデータDAT 、セクタアドレス・データADD 及びECC 結果ＥＲは、ＯＣＴＬ５６を通じてバス６０より出力される。このとき、それぞれのデータに対してストローブ信号(ASTB,DSTB,ESTB)を付加してデータの内容を判別する。ここで図６（Ｂ）は図６（Ａ）の１フレーム周期分を拡大したものである。
【００４５】
デイスク再生装置４０では、リングバツフアメモリ１０から、多重化データ分離回路１３への読み出しを保証するだけのデータ量を確保する必要があるためRFCKは、デイスクの記録（カツテイング）時のリフアレンス・チヤネル・ビツトレート26.6(Mbit/s)に対して、再生時のチヤネルビツトレートのほうが大きい値となるように設定しておく。
【００４６】
ＥＣＣ回路５０によるECC 復号が終了すると、ＯＣＴＬ５６から先ず、光デイスク２に記録された符号化データのエラー情報であるECC 結果ＥＲの出力タイミングを与えるエラーストローブ信号ESTBをECC 復号が正規に実行されたフレームに対して出力する。例えば、図６（Ｂ）に示すようにトラツクジヤンプ後に、インタリーブ長分の差でＣ１１しか実行できないフレームに対しては、Ｃ１１のECC 結果ＥＲの分だけESTB＝１としてデータを出力する。
【００４７】
次にセクタアドレスADD の出力タイミングを与えるアドレスストローブ信号ASTBを出力する。ここでアドレスストローブ信号ASTB＝１分のデータを取り込むことで、読み出したフレームに対応する光デイスク２上の位置を確認できる。セクタアドレスADD は、数フレームで１セクタとなるデータブロツクの先頭に存在するので、アドレスストローブ信号ASTBは、セクタアドレスADD の含まれるフレームに対してのみASTB= 1 となる（図６（Ａ））。続いて出力されるデータストローブ信号DSTBは、ユーザデータDAT に対するストローブ信号である（図６（Ｂ））。
図７にバス６０から出力されるデータのセクタフオーマツトの一例を示す。エラー結果ＥＲを３バイト送出後にデータのシンクSYNC、ヘツダHEADERとさらにユーザデータUSER DATA が各フレーム毎に出力される。
【００４８】
このようにＲＭＩＦ４８によつて復号されたユーザデータDAT 及び該ユーザデータDAT の系列毎のECC 結果ＥＲをセクタアドレスADD のデータにフレーム同期させて出力データＳ１０としてＲＡＭ５１より読み出すようにしたことにより、光デイスク２のセクタアドレスADD に対応するECC 結果ＥＲを容易に検出し得る。かくしてデイスク再生に対するECC エラーの解析が容易になし得る。
【００４９】
（１−３）第１実施例の動作及び効果
以上の構成において、デイスク再生装置４０に装着された光デイスク２のデータはピツクアツプ３によつて読み出され、復調回路６によつてEFM+復調されるとともに、セクタ検出回路７でデータのセクタヘツダを読み出された後、EFM+復調後のデータＳ２がＥＣＣ回路５０に送出される。
【００５０】
ＥＣＣ回路５０は、EFM+復調データＳ２をデインターリーブして一旦、ＲＡＭ５１に蓄えた後、ＥＣＣデコーダ５２において、Ｃ１１、Ｃ２及びＣ１２の３系列のECC 復号を実行する（図２）。ここでＲＭＩＦ４８は、ECC 復号の結果得られるECC 結果ＥＲをＲＡＭ５１上において、ECC 復号の３系列Ｃ１１、Ｃ２及びＣ１２のECC 結果をその系列の先頭のデータが含まれるフレームの例えば、ＡＡ、ＡＢ、ＡＣに書き込む。これによりフレーム番号Fnとデータ順ＡＡ、ＡＢ、ＡＣによりECC 復号の３系列Ｃ１１、Ｃ２及びＣ１２の結果に対するＲＡＭ５１のメモリアドレスRAを容易に生成できる。
【００５１】
このようにしてＲＡＭ５１に格納されたデータは、ＲＭＩＦ４８によつてＯＣＴＬ５６よりバス６０を通じてリングバツフアメモリ７に出力される。ここで図６（Ａ）及び（Ｂ）にECC 結果の出力タイミングを示す。すなわちECC 復号を実行した後に符号化データが記録されている光デイスク２のセクタアドレス・データと共に３系列Ｃ１１、Ｃ２及びＣ１２のECC 復号の結果をフレーム単位で出力する。すなわちECC 復号が終了すると、ＯＣＴＬ回路５６から先ず、ECC 結果ＥＲの出力タイミングを与えるエラーストローブ信号ESTBをECC 復号が正規に実行されたフレームに対して出力される。
【００５２】
次に光デイスク２のセクタアドレスの出力タイミングを与えるアドレスストローブ信号ASTBを出力する。ここでアドレスストローブ信号ASTB＝１分のデータを取り込むことによつて、読み出したフレームに対応するデイスクの位置を確認できる。続いてユーザデータに対するストローブ信号であるデータストローブ信号DSTBを出力する。この結果、図７に示すようなセクタフオーマツトのデータがフレーム単位で出力される。これによりECC 結果ＥＲに対応する光デイスク２のセクタアドレスADD を読み出す際に、光デイスク２から読み出した復号データのエラー情報であるECC 結果ＥＲが容易に得られ、復号データに対応するECC エラーの解析が容易になし得る。
【００５３】
以上の構成によれば、ＥＣＣ回路５０においてECC 復号を実行する際、ＲＭＩＦ４８によつてＲＡＭ５１上にECC 復号の３系列Ｃ１１、Ｃ２及びＣ１２のECC 結果を、その系列の先頭のデータが含まれるフレームに書き込み、フレーム番号Fnとデータ順ＡＡ、ＡＢ、ＡＣによりECC 復号の３系列Ｃ１１、Ｃ２及びＣ１２のそれぞれのECC 結果ＥＲに対するＲＡＭ５１のメモリアドレスRAを容易に生成することができる。
このようにしてECC 復号された後、出力されるユーザデータDAT 及び該ユーザデータDAT に対応するECC 結果ＥＲとをフレーム同期させて光デイスク２のセクタアドレスADD のデータとともに出力するようにしたことにより、光デイスク２のセクタアドレスADD に対応するECC 結果ＥＲを容易に検出し得る。かくして高速にデイスクアクセスする場合でもメインデータの再生とほぼ同時にECC エラーの解析をなし得る。
【００５４】
（２）第２実施例
（２−１）記録データフオーマツト
図８〜図１１は第２実施例における記録データフオーマツトを示し、この実施例においては、１クラスタ（３２ｋバイト）を１単位として、データが記録されている。このクラスタの構成を以下に詳述する。
【００５５】
すなわち、２ｋバイト（２０６０バイト）のデータが、１セクタ分のデータとして抽出され、これに図８に示すように、４バイトのオーバヘツドが付加される。このオーバヘツドには、エラー検出のためのエラー検出符号（ＥＤＣ(Error Detection Code)）などが含まれている。
【００５６】
この合計２０６４（＝２０６０＋４）バイトの１セクタ分のデータが、図９に示すように、１２×１７２（＝２０６４）バイトのデータとされる。そして、この１セクタ分のデータが１６個集められ、１９２（＝１２×１６）×１７２バイトのデータとされる。この１９２×１７２バイトのデータに対して、１６バイトの外符号（ＰＯ）が、縦（列）方向に各バイト毎にパリテイとして付加される。また、２０８（＝１９２＋１６）×１７２バイトのデータとＰＯパリテイに対して、１０バイトの内符号（ＰＩ）が、横（行）方向に各バイト毎にパリテイとして付加される。
【００５７】
さらに、このようにして２０８（＝１９２＋１６）×１８２（＝１７２＋１０）バイトにブロツク化されたデータのうち、１６×１８２バイトの外符号（ＰＯ）の行は、１６個の１×１８２バイトの行に区分され、図１０に示すように、１２×１８２バイトの番号０〜番号１５の１６個のセクタデータの下に１行ずつ挿入されて、インターリーブされる。そして、１３（＝１２＋１）×１８２バイトのデータが１セクタのデータとされる。
【００５８】
さらに、図１０に示す２０８×１８２バイトのデータは、図１１に示すように、縦方向に２分割され、１フレームを９１バイトのデータで構成して、２０８×２フレームのデータとされる。９１バイトのフレームデータの先頭には、さらに２バイトのフレーム同期信号（ＦＳ）が付加される。その結果、図１１に示すように、１フレームのデータは合計９３バイトのデータとなり、合計２０８×（９３×２）バイトのブロツクのデータとなる。これが、１クラスタ（１ＥＣＣブロツク）分のデータとなる。そのオーバヘツド部分を除いた実データ部の大きさは２ｋバイト（＝２０４８×１６／１０２４ｋバイト）となる。
【００５９】
すなわち、この例の場合、１クラスタ（１ＥＣＣブロツク）が１６セクタより構成され、１セクタが２４フレームにより構成される。このようなデータが光デイスク２にクラスタ単位で記録されていることになる。
【００６０】
（２−２）データ再生装置及びＥＣＣ復号
ここで図１２は、第１実施例について上述したデータ再生装置４０に第２実施例の記録データフオーマツトを適用する場合の、復調回路系３５を示し、復調回路６（ＲＦ処理回路１３０、ＥＦＭ＋復調回路１３１）、セクタ検出回路７（ＳＢＣＤ回路１３４、ＲＡＭコントローラ１３５、ＲＡＭ１３７）、およびＥＣＣ回路５０（ＲＡＭコントローラ１３５、ＥＣＣ制御回路１３６、ＲＡＭ１３７、ＥＣＣコア回路１３８、ＯＣＴＬ回路１３９）、並びにその周辺の回路の詳細な構成である。
【００６１】
この図において、ＲＦ処理回路１３０は、図１に示すピツクアツプ３からのＲＦ信号の入力を受け、この信号を２値化した後、ＥＦＭ＋復調回路１３１に出力する。ＥＦＭ＋復調回路１３１は、入力された信号に対してＥＦＭ＋復調を施すと共に、同期パターンの検出を行う。ＣＬＶ制御回路１３２は、ＥＦＭ＋復調回路１３１が出力する同期パターンに基づき、ドライブインタフエース（以下、ドライブＩＦと略記する）１３３を制御する。ＳＢＣＤ（サブコード）回路１３４はＥＦＭ＋復調回路１３１の出力からセクタの検出を行う。ＲＡＭコントローラ１３５は図３のＲＭＩＦ４８に対応し、ＲＡＭ１３７の読み書きを制御する。
【００６２】
ＲＡＭ１３７は、ＥＣＣ制御回路１３６がエラー訂正処理などを実行する際に、データ等を一時的に格納するようになされている。ＥＣＣコア回路１３８は図３のＥＣＣ復号部５５に対応し、リードソロモン符号（ＰＩとＰＯ）を用いて、後述するＥＣＡ、ＥＣＤ、ＳＧＬＧなどを生成し、ＥＣＣ制御回路１３６に出力する。ＥＣＣ制御回路１３６は、ＥＣＣコア回路１３８から供給されるＥＣＡ、ＥＣＤ、ＳＦＬＧなどを用いて、実際にエラー訂正を行う。ＯＣＴＬ回路１３９は、デスクランブル処理、ＥＤＣチエツク、または、出力データの制御等を行う。また、ホストＣＰＵ１４０は図１のシステムコントローラ４に対応し、装置の各部の制御を行うようになれている。
【００６３】
光デイスク２（図１）からの再生信号は、ＲＦ処理回路１３０において２値化信号に変換される。そして、２値化された信号から、ＥＦＭ＋復調回路１３１により同期パターンが検出される。そして、ＣＬＶ制御回路１３２において、この同期パターンに基づき、ラフサーボがかけられ、その結果、データ中のシンクコード（Sync Code ）（図１６におけるＳＹ０〜ＳＹ７）がさらに検出され、ドライブインタフエース１３３を介して光デイスク２の回転に対して、ＰＬＬ（Phase Locked Loop ）による位相サーボがかけられる。
【００６４】
図１３に、光デイスク２の物理セクタの構成例を示す。この図に示すように、物理セクタは、横方向に２つのシンクフレーム（Sync frame）、縦方向に１３個のシンクフレーム、合計で２６個のシンクフレームにより構成されている。各シンクフレームは３２チヤンネルビツト（変調される前のデータビツトで表現すると１６ビツト（＝２バイト））のシンクコード（ＳＹ０〜ＳＹ７）と、１４５６チヤンネルビツト（変調される前のデータビツトで表現すると７２８ビツト（＝９１バイト））のデータ部から構成される。先頭のシンクフレームのデータ部には、ＩＤ情報（セクタ番号）とＩＥＤ（ＩＤに対するエラー検出符号）情報の他、メインデータ（main data ）が格納されている。
【００６５】
３２チヤンネルビツトのシンクパターンは、データ中には表れないユニークなパターンとして、その下位２２ビツトが、「０００１０００００００００００００１０００１」のように設定されている。
【００６６】
図１３の左側の各シンクフレームのデータ部には、メインデータが記録され、左側の最後のシンクフレームのデータ部には、ＰＯ情報（パリテイ）が記録されている。図１３の右側のシンクフレームには、メインデータとＰＩ情報が記録され、右側のシンクフレームの最後から２番目のシンクフレームには、ＥＤＣ情報とＰＩ情報（パリテイ）が記録され、最後のシンクフレームには、ＰＯ情報とＰＩ情報が記録されている。
【００６７】
図１４は各セクタのＰＩ情報とＰＯ情報を除くデータの詳細を示し、ＩＤ（セクタ番号）（４バイト）、ＩＥＤ（ＩＤに対するエラー検出符号（２バイト））、ＲＳＶ（保留領域）（６バイト）、メインデータおよび、ＥＤＣ（４バイト）により１セクタのデータが構成されている。なお、メインデータにはスクランブル処理が施されている。
【００６８】
そして、このようなデータセクタが１６セクタ分集められ、図９に示すように、１６バイトのＰＯ符号と１０バイトのＰＩ符号とが付加される。さらに、ＰＯ符号を含む１６行が１データセクタ毎に配置されるようにインターリーブされる。そして、得られたデータは、図１１に示すように、シンクコードＳＹｘ（ｘ＝０、１、２、……、７）によつて表わされるＦＳ（フレーム同期）コードが付加され、ＥＦＭ＋変調される。これによりＥＣＣブロツク内の物理セクタは、図１３に示すように、１３×２シンクフレームにより構成される。１ＥＣＣブロツクは１６セクタにより構成されるので、物理セクタアドレスの下位４ビツトは００００〜１１１１のいずれかとなる。その結果、ＥＣＣブロツクの先頭のセクタの物理アドレスは下位４ビツトが００００となる。
【００６９】
なお、メインデータに対するスクランブル処理は、物理セクタアドレスの下位４ビツト〜７ビツトにより指定される値を初期値として生成されたスクランブルデータと、メインデータとの間で排他的論理和を演算することにより実行される。
【００７０】
なお、この明細書においては、各種の信号に各種の記号が用いられているので、ここで、それらをまとめて説明する。
【００７１】
ｂｌｏｃｋ−ｔｏｐ（Block Top ）
ＳＹＬＫ信号がＨの状態で、セクタの先頭からＨとなる信号である。
Ｃ１１Ｍ（Clock 11.2896 ＭHz）
システムの動作クロツクであり、その周波数は１１．２８９６〔ＭHz〕である。
ＤＳＴＢ（Data strobe ）
ストリームデータＳＤとしてメインデータが出力されているとき、Ｈとなるデータストローブ信号である。
ＥＣＡ（ＥＲＲ  Correction Address）
エラーのある位置（アドレス）を示すエラー訂正アドレス信号である。
ＥＣＣＫ（ＥＣＣ  Clock ）
ＥＣＣコア回路１３８の動作クロツクである。
ＥＣＤ（Error Correction Data ）
誤つたデータと排他的論理和を演算したとき、正しいデータとなるエラー訂正データである。
ＥＣＤＥ（ＥＣＣ Code Data End）
入力データの最後を示すコントローラ信号である。
ＥＣＯＤ（ＥＣＣ  Code  ＥＲＲ）
エラー訂正不能のとき、Ｈとなる信号である。
ＥＣＯＲ（ＥＣＣ  Correction）
エラー訂正可能なデータ（ＥＣＡ、ＥＣＤ）の出力を示すストローブ信号である。
ＥＣＹＥ（ＥＣＣ  Cycle End ）
入力符号データのサイクルの最後を示すコントローラ信号である。
ＥＤＴ（ＥＣＣ Data ）
エラー訂正のためＲＡＭ１３７から読み出され、ＥＣＣ制御回路３６に転送されるデータである。
ＥＳＴＢ（Error Strobe）
エラー訂正結果ＥＲの転送時にＨとなるエラー訂正結果ストローブ信号である。
ＥＳＴＴ（ＥＣＣ Start）
入力データの先頭を示すコントローラ信号である。
ＥＦＭ＋Ｗ  Ｆｒａｍｅ（ＥＦＭ＋Write Frame Counter ）
ＲＡＭ１３７へ書き込むメインフレームを表す信号である。
ＨＤＥＮ（Header Data Enable）
セクタヘツダデータのストローブ信号である。
ｍａｉｎ−ＦＭＳＹ（main Frame Sync ）
各ＰＩ行のメインシンク（先頭のシンク）でＨとなる信号である。
ＭＷＥＮ（Memory Write Enable ）
ＥＦＭ＋復調データのＲＡＭ１３７への書き込みイネーブル信号である。
ＭＷＲＱ（ＥＦＭ Write Request）
ＥＦＭ＋復調データのＲＡＭ１３７への書き込みリクエスト信号である。
ＯＵＴＥ（Output Flag ）
補間フラグ（出力フラグ）である。
ＯＳＴＴ（ＥＣＣ Output Start ）
所定の符号系列におけるＥＳＴＴから４７７（ＥＣＣＫ）後に遅延して出力される信号である。
ＲＤＴ（Read Data ）
ＲＡＭ１３７のリードデータバス上のデータである。
ＳＡＬＫ（Sector Address Lock ）
セクタアドレス（ＩＤ）が正常に検出されていることを表す信号である。
ＳＡＵＬ（Sector Address Unlock ）
ＳＡＬＫ信号の逆極性の信号である。
ＳＣＳＹ（Sector Sync ）
ＳＹ０のＦｒａｍｅでＨとなる、セクタの先頭を判別するための信号である。
ＳＤ（Stream Data ）
ストリームデータ（デコード出力データ）である。
ＳＤＣＫ（Stream Data Clock ）
ストリームデータのクロツクである。
ＳＦＬＧ（Sector Flag ）
ＰＩ１訂正のＥＣＣ訂正不能フラグである。
ＳＩＮＦ（Sector Infomation ）
セクタの先頭でＨとなるセクタ情報ストローブ信号である。
ＳＵＢ（ＳＵＢ Data ）
ＳＢＣＤ回路１３４に対して転送するＩＤとＩＥＤを含むデータである。
ＳＹＬＫ（Sync Lock ）
シンクコードが連続して３回検出されたとき、Ｈとなる信号である。
ＳＹＵＬ（Sync Unlock ）
ＳＹＬＫ信号の逆極性の信号である。
ＷＤＴ（Write Data）
ＲＡＭ１３７のライトデータバス上のデータである。
ＸＨＷＥ（Sector Header Write Enable）
ＳＢＣＤ回路１３４からＲＡＭ１３７へ書き込むセクタ情報の出力イネーブル信号である。
【００７２】
ＥＦＭ＋復調回路１３１（図１２）により復調処理が施されたデータは、ＲＡＭコントローラ１３５の制御の下、図１５に示すように、ＲＡＭ１３７に格納される。この図１５は、１ＥＣＣブロツクについて示している。ＲＡＭ１３７に格納されているデータを読み出す場合、ＲＡＭコントローラ３５は、図１５に示す行および列の値を指定することにより、所望のデータを取得することができる。すなわち、図１５において、第Ｍ行目の第Ｎバイト目にあるデータｘは、２値（Ｍ，Ｎ）を指定することによりＲＡＭ１３７から読み出すことができる。
【００７３】
ここで光デイスク２に記録されているデータセクタの先頭が、ＳＢＣＤ回路１３４において、シンクコードの種類と連続性に基づき認識されると、ＥＦＭ＋復調回路１３１により復調されたデータは、先頭データから順にＲＡＭ１３７に格納される。図１６は、このとき関係する回路の主要部分の信号のタイミングを示している。
【００７４】
すなわち、ＥＦＭ＋復調回路１３１は、図１７に示すように、シンクのロツク状態を検出している。最初にステツプＳＰ１において、図１３に示すシンクコード（ＳＹ０〜ＳＹ７）を各シンクフレームにおいて検出することができたか否かを判定する。シンクコードを検出することができた場合においては、ステツプＳＰ２に進み、変数ＳＣlockを１だけインクリメントするとともに、変数ＳＣunlockを０にセツトする。この変数ＳＣlockは、シンクコードが連続して検出されたときの回数を表し、変数ＳＣunlockは、シンクが連続して検出されなかつたときの回数を表す。
【００７５】
次に、ステツプＳＰ３において、変数ＳＣlockが３に等しいか否かを判定する。すなわち、シンクが連続して３回検出されたか否かを判定する。変数ＳＣlockが３より小さい場合においては、ステツプＳＰ１に戻り、それ以降の処理を繰り返し実行する。ステツプＳＰ３において、変数ＳＣlockが３に等しいと判定された場合、ロツク状態になつたものとして、ステツプＳＰ４において、ＳＹＬＫ信号をＨに設定する。そして、ステツプＳＰ５において、さらに連続して３回シンクが検出されたか否かを判定するために、変数ＳＣlockを２に設定し、ステツプＳＰ１に戻り、それ以降の処理を繰り返し実行する。
【００７６】
これに対して、ステツプＳＰ１において、シンクコードが検出されなかつたと判定された場合、ステツプＳＰ６に進み、変数ＳＣunlockを１だけインクリメントするとともに、変数ＳＣlockを０に設定する。ステツプＳＰ７においては、変数ＳＣunlockが３に等しいか否かを判定する。すなわち、シンクコードが３回連続して検出されなかつたか否かを判定する。連続して検出されなかつた回数が２以下である場合には、ステツプＳＰ１に戻り、それ以降の処理を繰り返し実行する。連続して３回シンクが検出されなかつた場合においては、ステツプＳＰ８に進み、ＳＹＬＫ信号をＬに設定する。そして、ステツプＳＰ９に進み、変数ＳＣunlockを２に設定して、次のシンクコードの発生タイミングにおいても、シンクコードが検出されなかつたとき、ＳＹＬＫ信号をＬに設定したままとすることができるように、変数ＳＣunlockを２に設定し、ステツプＳＰ１に戻る。
【００７７】
以上のようにして、ＥＦＭ＋復調回路１３１は、シンクコードを検出し、ロツク状態になつているか否かを常に監視している。
【００７８】
なお、上述の実施例においては、検出回数をそれぞれ３回としたが、基準となる連続検出回数ＮLOCKと、不連続の検出回数ＮUNLOCKは、それぞれ任意の値とすることが可能である。
【００７９】
このようにＥＦＭ＋復調回路１３１は、ＳＹＬＫ信号がＨになつたとき、すなわち、ロツク状態になつたとき、図１８のフローチヤートに示す処理を実行する。すなわち、ステツプＳＰ２１において、各セクタの先頭に配置されているシンクコードＳＹ０が検出されたか否かを判定する。シンクコードＳＹ０が検出された場合においては、ステツプＳＰ２２に進み、セクタの先頭であることを表すＳＣＳＹ信号を所定時間Ｈに設定する。次にステツプＳＰ２３に進み、ＳＹＬＫ信号がＬに変化したか否かを判定し、Ｌでなければ（Ｈのままであれば）ステツプＳＰ２１に戻り、同様の処理を繰り返し実行する。ステツプＳＰ２１において、シンクコードＳＹ０が検出されていないと判定された場合においては、ステツプＳＰ２２の処理はスキツプされる。
【００８０】
以上のようにして、ＥＦＭ＋復調回路１３１は、各セクタの先頭において、図１６（Ａ）に示すＳＣＳＹ信号を発生する。
【００８１】
さらに、ＥＦＭ＋復調回路１３１は、ＳＹＬＫ信号がＨになつたとき、図１９のフローチヤートに示す処理を実行する。最初に、ステツプＳＰ３１において、メインフレーム（以下、図１３の横方向の２個のシンクフレームを、まとめて１個のメインフレームと称する）のシンクコード（以下、図１３のシンクコードのうち、左側に示すシンクコードをメインフレームシンクと称する）を検出したか否かを判定する。メインフレームシンクを検出した場合においては、ステツプＳＰ３２に進み、ＥＦＭ＋復調回路１３１は図１６（Ｂ）に示すｍａｉｎ−ＦＭＳＹ信号を発生する。ステツプＳＰ３１において、メインフレームシンクが検出されていないと判定された場合においては、ステツプＳＰ３２の処理はスキツプされる。
【００８２】
次にステツプＳＰ３３に進み、ＳＹＬＫ信号がＬに変化したか否かが判定され、変化していない場合（Ｈのままである場合）、ステツプＳＰ３１に戻り、それ以降の処理を繰り返し実行する。ＳＹＬＫ信号がＬに変化した場合においては、ｍａｉｎ−ＦＭＳＹ信号の生成処理は中止される。
【００８３】
このようにして、ＥＦＭ＋復調回路１３１は、メインフレームシンクの周期（図１３における水平方向の２つのシンクフレームの周期）毎に、ｍａｉｎ−ＦＭＳＹ信号を発生する。
【００８４】
ＲＡＭコントローラ１３５は、ＥＦＭ＋復調回路１３１よりＳＣＳＹ信号が入力されたとき、図１６（Ｄ）に示すように、ＭＷＥＮ信号をＨに設定し、ＲＡＭ１３７に対する、いま検出されているセクタのデータの書き込み処理を開始させる。すなわち、このときＲＡＭコントローラ１３５は、図１６（Ｅ）に示すように、内蔵するＥＦＭ＋Ｗ  Ｆｒａｍｅカウンタ（図示せず）で図１３に示すメインフレームをカウントする。このカウント値は、図１３に示すメインフレームの上から順番の番号を表すことになる。
【００８５】
また、ＲＡＭコントローラ１３５は、図１６（Ｆ）に示すように、内蔵するＰＩ１  Ｆｒａｍｅカウンタ（図示せず）により、ＲＡＭ１３７に伝送するメインフレームの番号を管理する。
【００８６】
すなわち、図１３に示す最初のメインフレーム（番号０のメインフレーム（図１６における最上行のメインフレーム））のデータがＲＡＭ１３７に書き込まれたとき、ＥＣＣ制御回路１３６は、ＲＡＭコントローラ１３５の制御の下に、そのメインフレームのデータの供給を受ける。そして、このデータを、ＥＣＣコア回路１３８に転送し、誤り訂正処理を実行させる。すなわち、ＰＩ１処理を実行させる。ＰＩ１訂正後のデータは、再びＲＡＭ１３７に書き戻される。
【００８７】
ＲＡＭコントローラ１３５は、このＰＩ１訂正（ＰＩ訂正の１回目）の実行の後、ＲＡＭ１３７に記憶されている番号０のメインフレームのデータの中から、ＩＤとＩＥＤデータ（ＳＵＢ）を読み出し、図１６（Ｃ）の番号０で示すＳＵＢ信号のタイミングにおいて、この番号０のメインフレームのＩＤとＩＥＤデータをデータバスを介してＳＢＣＤ回路１３４に転送させる。図１３に示すように、ＩＤとＩＥＤデータは、各セクタの先頭にのみ配置されているため、この転送処理は、番号０のメインフレームにおいてのみ実行される。ＳＢＣＤ回路１３４においては、このようにして、物理セクタのアドレス（ＩＤ）が検出される。
【００８８】
そして、検出された物理セクタのアドレスの下位４ビツトにより、ＥＣＣブロツクの先頭セクタが検出される。
【００８９】
図２０は、以上のＩＤの転送に続いてｂｌｏｃｋ−ｔｏｐを検出する場合のタイミング図を示しており、また、図２１はｂｌｏｃｋ−ｔｏｐ検出以降の処理を示しており、これらの図の動作については後述する。
【００９０】
図２２は、上述したＩＤの転送のより詳細なタイミングを示すタイミング図である。図２２（Ａ）に示すように、ＲＡＭコントローラ１３５は、ＳＢＣＤ回路１３４に対して、ＲＡＭ１３７からＩＤとＩＥＤデータが読み出されるタイミングを表すＨＤＥＮ信号を出力する。このとき、ＲＡＭ１３７から、ＳＢＣＤ回路１３４に対して、第７ビツトから第０ビツトまでの合計８ビツトのリードデータＲＤＴ（図２２（Ｃ））として、ＩＤデータ（４バイト）とＩＥＤデータ（２バイト）が、１１．２８９６〔ＭHz〕の周波数のクロツクＣ１１Ｍ（図２２（Ｆ））に同期して転送される。このＩＤデータとＩＥＤデータは、ＰＩ１訂正の結果、訂正不能の状態（この場合、ＳＦＬＧ信号はＨとなる）にはなつていないことが、ＥＣＣコア回路１３８からＥＣＣ制御回路１３６に供給されているＳＦＬＧ信号（＝１）により表されている。ＳＢＣＤ回路１３４は、ＩＤ（セククアドレス）の供給を受けると、そのＩＤ（セクタ）に対応するセクタ情報ＳＩを、ホストＣＰＵ１４０からの指令（補間フラグの生成モード、スタートセクタ、エンドセクタなどの指令）に対応して生成する。例えば、ホストＣＰＵ１４０から出力が指定されたＩＤのセクタには、セクタ情報のビツト５に１を設定し、ビツト４に０を設定する。
【００９１】
図２３は、セクタ情報（ＳＩ）の構成を示している。同図に示すように、セクタ情報の各ビツトは、以下に示す情報を有している。
【００９２】
ビツト７：補間フラグ（ＯＵＴＦ）生成モードの設定（１：補間フラグ生成モード）
ビツト６：ＥＣＣブロツクの先頭セクタ（物理セクタアドレスの下位４ビツトが０である場合に１とされる）（１：先頭セクタ）
ビツト５：スタートセクタ（物理セクタアドレスがホストＣＰＵ１４０で指定されたスタートセクタアドレスと一致した場合は１とされる）（１：スタートセクタ）
ビツト４：エンドセクタ（物理セクタアドレスがホストＣＰＵ１４０で指定されたエンドセクタアドレスと一致した場合に１とされる）（１：エンドセクタ）
ビツト３：デスクランブル初期化アドレスのビツト３（物理セクタアドレスの第７ビツト）
ビツト２：デスクランブル初期化アドレスのビツト２（物理セクタアドレスの第６ビツト）
ビツト１：デスクランブル初期化アドレスのビツト１（物理セクタアドレスの第５ビツト）
ビツト０：デスクランブル初期化アドレスのビツト０（物理セクタアドレスの第４ビツト）
【００９３】
この４バイトのＩＤと２バイトのＩＥＤを用いて、図２４〜図２６を参照して後述するようにチエツク処理が行われた後、図２２（Ｄ）に示すＸＨＷＥ信号が、ＥＣＣ制御回路１３６でＬにされる。このとき、ＳＢＣＤ回路１３４からＲＡＭ１３７に、８ビツトのライトデータＷＤＴとしてセクタ情報ＳＩが転送され、書き込まれる。１６セクタ分のセクタ情報は、図１５に示すように、上方の１６個のＰＩ行に対応するように格納される。従つて、所定のＰＩ行の行数を指定することにより、対応するセクタ情報を得ることができる。
【００９４】
次に、図２４〜図２６のフローチヤートを参照して、ＳＢＣＤ回路１３４におけるＩＤとＩＥＤのチエツク処理について説明する。
【００９５】
ＳＢＣＤ回路１３４は、図２４のフローチヤートに示す処理により、ＩＥＤのチエツク結果が正常である（ＩＤにエラーがない）セクタがＮ個（この実施例の場合、３個）以上連続しているか否かを判定する。
【００９６】
このため、最初のステツプＳＰ４１において、いま、取り込んだＩＥＤチエツクが正常であるか否かを判定する。ＩＥＤチエツクが正常である場合においては、ステツプＳＰ４２に進み、正常であるＩＤのセクタの数を表す変数ＳＡlockを１だけインクリメントする。そして、正常でないＩＤを有する（ＩＤにエラーがある）セクタの連続回数を表す変数ＳＡunlockを０に設定する。
【００９７】
次に、ステツプＳＰ４３に進み、変数ＳＡlockが３に等しいか否かを判定する。ステツプＳＰ４２でインクリメントした変数ＳＡlockが３に等しくないと判定された場合、ステツプＳＰ４１に戻り、それ以降の処理を繰り返し実行する。ステツプＳＰ４３において、変数ＳＡlockが３に等しいと判定された場合、すなわち、正常なＩＤを有するセクタが３回連続して再生されたとき、ステツプＳＰ４４に進み、フラグＩＥＣＯＫをＨに設定する。ステツプＳＰ４５においては、さらに次のＩＥＤチエツクが連続して正常である回数を検出するために、変数ＳＡlockを２に設定し、ステツプＳＰ４１に戻り、それ以降の処理を繰り返し実行する。
【００９８】
ステツプＳＰ４１において、ＩＥＤチエツクが正常でないと判定された場合、ステツプＳＰ４６に進み、変数ＳＡunlockを１だけインクリメントするとともに、変数ＳＡlockを０に設定する。そして、ステツプＳＰ４７において、変数ＳＡunlockが３に等しいか否かを判定し、等しくない場合においては、ステツプＳＰ４１に戻り、それ以降の処理を繰り返し実行する。
【００９９】
ステツプＳＰ４７において、変数ＳＡunlockが３に等しいと判定された場合、すなわち、ＩＥＤチエツクが正常でないセクタが３回連続して検出されたとき、ステツプＳＰ４８に進み、フラグＩＥＣＯＫをＬに設定する。次に、ステツプＳＰ４９において、次のＩＥＤチエツクが正常でない場合に、その連続の回数が３回であることを連続して検出することができるようにするために、変数ＳＡunlockを２に設定し、ステツプＳＰ４１に戻り、それ以降の処理を繰り返し実行する。
【０１００】
以上のようにして、ＳＢＣＤ回路１３４は、ＩＥＤチエツクが連続して３回以上正常である場合においては、フラグＩＥＣＯＫをＨに設定し、３回以上連続して正常でない場合においては、フラグＩＥＣＯＫをＬに設定する。
【０１０１】
ＳＢＣＤ回路１３４は、さらに図２５に示す処理により、ＩＤ（アドレス）の連続性を判定する。すなわち、１つのＥＣＣブロツク内の各セクタのＩＤは、順次１ずつインクリメントするように規定されている。そこで、この連続性を次のようにして判定する。
【０１０２】
最初に、ステツプＳＰ６１において、ＩＤ（セクタアドレス）が検出されたか否かを判定する。ＩＤが検出された場合、ステツプＳＰ６２に進み、そのＩＤを次のＩＤと比較することができるように記憶する。そして、ステツプＳＰ６３においては、今回検出したＩＤが、前回検出し、ステツプＳＰ６２において記憶したＩＤより１だけ大きいか否かを判定する。今回のＩＤが前回のＩＤより１だけ大きい場合には、ステツプＳＰ６４に進み、正しいＩＤが連続して検出されたことを示す変数ＮS を１だけインクリメントする。また、ＩＤが検出されなかつたり、連続していない回数を表す変数ＮNSを０に設定する。
【０１０３】
そして、ステツプＳＰ６５において、変数ＮS が３と等しいか否かを判定し、等しくなければ（３回連続して１ずつインクリメントしたＩＤが検出されていなければ）、ステツプＳＰ６１に戻り、それ以降の処理を繰り返し実行する。変数ＮS が３に等しいと判定された場合、ステツプＳＰ６６に進み、ＩＤが連続して正しい状態であることを表すフラグＡＳをＨに設定する。そして、ステツプＳＰ６７において、次のＩＤを検出したとき、再び連続して３回正しいＩＤが検出されたことを検出することができるように、変数ＮS を２に設定し、ステツプＳＰ６１に戻り、それ以降の処理を繰り返し実行する。
【０１０４】
ステツプＳＰ６１において、ＩＤが検出されなかつたり、ステツプＳＰ６３において、今回検出したＩＤが前回検出したＩＤより１だけ大きい値になつていないと判定された場合（不連続であると判定された場合）、ステツプＳＰ６８に進み、フラグＳＡＬＫがＨであるか否かを判定する。このフラグＳＡＬＫは、図２６を参照して後述するが、ＩＥＤチエツクが３回以上連続して正常であり、かつ、ＩＤの連続性が３回以上保持されているとき、Ｈに設定されている。
【０１０５】
ステツプＳＰ６８において、フラグＳＡＬＫがＨに設定されていると判定された場合、ステツプＳＰ６９に進み、ＩＤを補間する処理を実行する。すなわち、いま、ＩＤが検出されなかつたか、あるいは、ＩＤが連続していなかつた場合であるので、前回のＩＤに１を加算したＩＤを生成し、これを検出されたＩＤに代えて使用するようにする。フラグＳＡＬＫがＬに設定されている場合においては、このような補間処理は行われず、ステツプＳＰ６９の処理はスキツプされる。
【０１０６】
次に、ステツプＳＰ７０において、変数ＮNSを１だけインクリメントするとともに、変数ＮS を０に設定する。そして、ステツプＳＰ７１において、変数ＮNSが３と等しいか否かが判定され、等しくないと判定された場合においては、ステツプＳＰ６１に戻り、それ以降の処理を繰り返し実行する。これに対して、ＮNSが３に等しいと判定された場合、ステツプＳＰ７２に進み、フラグＡＳをＬに設定する。そして、ステツプＳＰ７３において、次のＩＤが検出されなかつた場合、連続して３回検出されなかつたことを続けて検出することができるようにするために、変数ＮNSを２に設定し、ステツプＳＰ６１に戻り、それ以降の処理を繰り返し実行する。
【０１０７】
以上のようにして、ＳＢＣＤ回路１３４は、ＩＤの連続性が確保されているとき、フラグＡＳをＨに設定し、確保されていないとき、Ｌに設定する。
【０１０８】
ＳＢＣＤ回路１３４は、以上のようにして生成した２つのフラグＩＥＣＯＫとＡＳを用いて、フラグＳＡＬＫを生成する。
【０１０９】
すなわち、図２６のステツプＳＰ８１においては、フラグＩＥＣＯＫがＨであるか否かが判定され、Ｈであると判定された場合、ステツプＳＰ８２に進み、フラグＡＳがＨであるか否かが判定される。ステツプＳＰ８２において、フラグＡＳがＨであると判定された場合、ステツプＳＰ８３に進み、フラグＡＳＬＫをＨに設定する。
【０１１０】
これに対して、ステツプＳＰ８１において、フラグＩＥＣＯＫがＬであると判定された場合、あるいは、ステツプＳＰ８２において、フラグＡＳがＬであると判定された場合、ステツプＳＰ８４に進み、フラグＳＡＬＫをＬに設定する。
【０１１１】
以上のようにして、ＳＢＣＤ回路３４においては、ＩＥＤチエツクが３回以上連続して正常であり、かつ、ＩＤが連続して３回以上１ずつインクリメントしている場合には、フラグＳＡＬＫがＨに設定され、ＩＥＤチエツクが連続して３回以上正常でなかつたり、あるいはＩＤが連続して３回以上不連続である場合には、フラグＳＡＬＫがＬに設定される。
【０１１２】
ホストＣＰＵ１４０は、ＳＡＬＫの状態と共に、先に述べたＩＤデータを参照して、レーザビームが現在照射されている位置（光デイスク２上のアクセス位置）を検出する。
【０１１３】
なお、ＰＩ１訂正の結果を図２７のＳＡlockまたはＳＡunlockの条件に加えることも可能である。さらに、ＳＡlockまたはＳＡunlockの回数は、前述のように３回と設定されているが、ホストＣＰＵ１４０により異なる値に設定することも可能である。
【０１１４】
ＳＡＬＫの状態が、ＳＡＬＫ＝Ｌの状態（このとき、ＳＡＬＫ＝Ｈとなる）で、ＳＹＬＫ＝Ｌ（このときＳＹＵＬ＝Ｈとなる）となると、ＲＡＭ３７に対するＥＦＭ＋復調回路３１からのＥＦＭ＋復調データの書き込みとＥＣＣの制御が、いずれもリセツトされる。その後、ｕｎｌｏｃｋ状態が解除され（ＳＡＵＬ＝Ｌとされ）、ＳＹＬＫ＝Ｈとなると、ＲＡＭ１３７に対してＥＦＭ＋復調データの書き込みが再開される。
【０１１５】
なお、ｕｎｌｏｃｋは、ホストＣＰＵ１４０により強制的に実行することも可能である。例えば、トラツク間のジヤンプ実行後にホストＣＰＵ１４０によりｕｎｌｏｃｋ状態にすることで、ＥＣＣ制御をリセツトすることもできる。
【０１１６】
また、ｕｎｌｏｃｋ状態の解除は、ホストＣＰＵ１４０により実行するか、ホストＣＰＵ１４０の介入なしに自動的に実行するかの何れかを選択することができる。
【０１１７】
ＳＹＬＫがＨの状態（ロツク状態）であり、さらに、セクタ情報のビツト６が１の状態（セクタの先頭）である場合、ＳＢＣＤ回路１３４はＳＹＬＫ＝Ｌとなるまで（ロツクがはずれるまで）、図２０に示すように、ｂｌｏｃｋ−ｔｏｐをＨの状態とする。ｂｌｏｃｋ−ｔｏｐ＝Ｌである場合は、ＳＣＳＹとｍａｉｎ−ＦＭＳＹが共にＨの状態の場合（セクタの先頭）になつたとき、ＥＦＭ＋Ｗ  ｆｒａｍｅの値は、１２の次には０に設定される。すなわち、この場合、ＥＦＭ＋Ｗ  ｆｒａｍｅの値は各メインフレーム毎に、０〜１２の値を繰り返す。
【０１１８】
これに対して、ｂｌｏｃｋ−ｔｏｐ＝Ｈであれば、図２１に示すように、ＥＦＭ＋Ｗ  Ｆｒａｍｅの値は、その値が１３以上となつた場合でも引き続きインクリメントされる。その結果、図１５に示すように各ＥＣＣブロツクの各メインフレームのデータがＲＡＭ１３７の異なるアドレスに順次格納されることになる。
【０１１９】
以下同様にして、ＥＦＭ＋復調データのＲＡＭ１３７への書き込みが行われると共に、ＰＩ１訂正が実行される。そして、１ＥＣＣブロツクのデータ（２０８行のデータ）に対するＰＩ１訂正が終了すると、次に、ＰＯ列方向のＥＣＣ処理（ＰＯ訂正）が実行される。
【０１２０】
なお、ＰＯ列方向にデータを読み出す場合は、ＰＯ行のインターリーブ（図１０）を解除する必要がある。従つて、例えば、図１５に示す第Ｎバイト目の列を読み出す場合、先ず、インターリーブされたＰＯ行をスキツプしながら、図の上から下方向に第Ｎバイト目の列のデータを読み出した後、再度、同じ第Ｎバイト目の列のＰＯ行の符号だけを読み出し、ＥＣＣコア回路１３８に供給する。
【０１２１】
そして、ＥＣＣコア回路１３８が、ＰＯ訂正を終了すると（図１５の右端のＰＩ列（１０列）を除く１７２列全ての処理が終了すると）、次に、ＰＩ２訂正（ＰＩ訂正の２回目）を実行する。なお、ＰＩ行方向のＥＣＣ処理を２回実行するのは、エラーの訂正能力を向上させるためである。
【０１２２】
また、ＰＯ訂正では、ＰＩ１訂正の結果に基づいて生成されたエラーフラグ（ＰＩ１フラグ）に応じてイレージヤ訂正が実行される。さらに、ＰＩ２訂正においても、ＰＯ訂正の結果に応じて生成されたエラーフラグ（ＰＯフラグ）を利用してイレージヤ訂正が実行される。このようなイレージヤ訂正を行うのは、前述の場合と同様に、エラーの訂正能力を向上させるためである。
【０１２３】
ＰＩ２訂正の処理が終了したＰＩ系列のデータは、ＲＡＭ１３７からＯＣＴＬ回路１３９に転送され、メインデータに対するデスクランブル処理が、図２３に示したセクタ情報のビツト３〜ビツト０を用いて、各セクタ単位で実行される。また、このとき、ＯＣＴＬ回路１３９でＥＤＣに関する演算が行われる。そして、その演算結果や、メインデータに付加されているエラーフラグの有無により、対象となるセクタにエラーが存在するか否かが判定される。ホストＣＰＵ１４０は、その判定結果に基づいて、光デイスク２から再度データを読み出すか否かを判定する。その結果、光デイスク２から再度データを読み出すと判定した場合は、光デイスク２に対するアクセスが再度実行される。また、データの読み出しを再度行わないと判定した場合は、エラーを含むセクタのデータが多重化データ分離回路１３（図１）に出力される。
【０１２４】
ＥＣＣコア回路１３８は、汎用のリードソロモン符号エラー訂正用ＬＳＩにより構成され、符号長、パリテイ数、および訂正モード（通常訂正のみ、または、通常訂正およびイレージヤ訂正の２つのモード）などをプログラムすることが可能とされている。また、ＥＣＣコア回路１３８は、多符号連続符号化されたデータ（符号長が異なる複数の符号系列）もリアルタイムでデコードすることが可能である。なお、リードソロモン符号エラー訂正用ＬＳＩとしては、例えば、ＳＯＮＹ（商標）のＣＸＤ３０７−１１１Ｇがあり、このＬＳＩを使用して形成されたＡＳＩＣ（Application Specialized Integrated Circuit）をＥＣＣコアと呼ぶ。なお、図１５に示すＥＣＣコア回路１３８には、このＥＣＣコアが使用されている。
【０１２５】
図２７は、エラー訂正動作の実行時における信号のタイミングを示している。この図において、ＥＳＴＴ（図２７（Ａ））は、符号（ＰＩ行またはＰＯ行）の先頭を示すコントロール信号であり、また、ＥＣＤＥ（図２７（Ｂ））は、符号（ＰＩ行またはＰＯ行）の最後を示すコントロール信号である。ＥＣＹＥ（図２７（Ｃ））は、符号（ＰＩ行またはＰＯ行）サイクルの最後を示すコントロール信号である。これらはいずれも、ＲＡＭコントローラ１３５からＥＣＣ制御回路１３６を介してＥＣＣコア回路１３８に供給される。ＥＣＣコア回路１３８は、ＲＡＭ１３７から供給されるデータを、これらのコントロール信号が識別する。
【０１２６】
図２７に示すように、ＰＩ符号は、ＥＳＴＴからＥＤＣＥまでの間に、１８２個のＥＣＣＫで転送される。ＰＯ符号も、ＥＳＴＴからＥＣＤＥまでの間に、２０８個のＥＣＣＫで転送される。
【０１２７】
なお、ＰＩ行の符号とＰＯ列の符号の符号長が異なる場合、符号サイクル長をＰＩ行の符号またはＰＯ列の符号のうち、符号長の長い方（この実施例の場合、ＰＯ列の符号の２０８）に合わせることにより、訂正すべきデータ（ＥＤＴ）およびイレージヤ訂正のためのエラーフラグ（ＰＩ１フラグ、ＰＩ２フラグ、ＰＯフラグ）を、図２７に示すように、いずれの符号系列であつたとしても、同様のタイミングで入力することができる。また、符号長およびパリテイ数等のパラメータとしては任意の値を設定可能である。すなわち、設定を変更する際は、ＥＳＴＴ＝Ｈとなるタイミングで、ＥＣＣコア回路１３８に新たな設定データを供給すると、ＥＣＣコア回路１３８は供給されたデータに基づき、内部設定を自動的に変更する。
【０１２８】
データの訂正結果は、次式で示されるように、４７７ＥＣＣＫのサイクルで出力される。
0003700885.tif 000006
【０１２９】
ここで、ＮＣＹＣはＰＩ行の符号またはＰＯ列の符号のうちで長い方の符号長を示し、また、ＰＣＹＣは長い方のパリテイ数を示している。図３０に示すように、ＯＳＴＴ（図２７（Ｄ））は、ＥＳＴＴ（図２７（Ａ））のタイミングから、データ出力サイクルの時間だけ遅延して（訂正結果出力のタイミングで）ＥＣＣコア回路１３８からＥＣＣ制御回路１３６に出力されるものであり、この実施例では、ＯＳＴＴはＥＳＴＴに対して４７７ＥＣＣＫだけ遅延されている。
【０１３０】
エラー検出処理が実行され、検出されたエラーが訂正可能であれば、ＥＣＣコア回路１３８はＥＣＣ制御回路１３６に対して、ＯＳＴＴ（図２８（Ｅ））＝ＨのタイミングでＯ．ＣＯＤＥＥＲＲ（図２８（Ｇ））＝Ｌを出力し、その後、ＥＣＯＲ（図２８（Ｆ））＝Ｈの位置に、エラーパターンを表す８ビツトのデータ（誤つたデータと排他的論理和をとつたとき正しいデータが得られるデータ）ＥＣＤ〔７：０〕（図２８（Ｈ））と、エラーポジシヨン（エラーのある位置（アドレス）を示す８ビツトのデータ）ＥＣＡ〔７：０〕（図２８（Ｉ））が出力される。
【０１３１】
なお、イレージヤ訂正モードにおいては、エラーフラグＥＦＬＧ（図２８（Ｃ））を入力したポジシヨンに対応するデータのエラーポジシヨンＥＣＡ〔７：０〕データは必ず出力されるが、その位置のデータが正しい場合には、エラーパターンはＥＣＤ〔７：０〕＝００（Ｈ）となる。
【０１３２】
また、エラー訂正が不可能な場合には、そのタイミングチヤートは図示していないが、ＯＳＴＴ（図２８（Ｅ））がＨの状態になると同時に、Ｏ．ＣＯＤＥＥＲＲ（図２８（Ｇ））＝Ｈとなり、その後、ＥＣＯＲ（図２８（Ｆ））はＨの状態にはならない。また、Ｏ．ＣＵＤＥＥＲＲ（図２８（Ｇ））の出力は、ＯＳＴＴ（図２８（Ｅ））が再度Ｈの状態になるまでラツチされ、ＥＣＯＲ（図２８（Ｆ））、ＥＣＤ〔７：０〕（図２８（Ｈ））およびＥＣＡ〔７：０〕（図２８（Ｉ））は、ＯＳＴＴ（図２８（Ｅ））が次にＨの状態になるまで出力され続ける。
【０１３３】
図２９〜図３１は、ＥＣＣ処理実行時における制御のタイミング図を示している。ここで、図２９（Ｂ）、図３０（Ｂ）及び図３１（Ｂ）に示すＰＩ１−Ｒ、ＰＯ−Ｒ、または、ＰＩ２−Ｒは、それぞれ、ＰＩ１（ＰＩ訂正の１回目）、ＰＯ（ＰＯ訂正）、またはＰＩ２（ＰＩ訂正の２回目）の各系列の、エラーが訂正されるデータＥＤＴ〔７：０〕とＥＦＬＧ（図２８（Ｃ））がＲＡＭ１３７からＥＣＣ制御回路１３６を介してＥＣＣコア回路１３８に転送されるタイミングを示している。
【０１３４】
図２９（Ａ）、図３０（Ａ）及び図３１（Ａ）に示すように、ＥＦＭ＋復調回路１３１からＲＡＭ１３７に対して１ＰＩ行のデータＥＦＭ＋Ｗ（１８２バイトのデータ）を書き込むために、ＭＷＲＱ信号が１８２回供給され、これによりＲＡＭ１３７に１ＰＩ行分のＥＦＭ＋復調データが書き込まれる。そして、この１ＰＩ行分のデータの書き込みが行われる間に、既にＲＡＭ１３７に書き込みが完了しているＥＣＣブロツクのデータが読み出され、ＥＣＣ制御回路１３６を介してＥＣＣコア回路１３８に転送される。すなわち、１ＰＩ行分のデータをＲＡＭ１３７にゆつくり書き込む間に、既に書き込みが完了している他のＰＩ行またはＰＯ列のデータの読み出しが、３回迅速に行われる。さらに、セクタの先頭のＰＩ行のデータを転送する場合においては、サブコードデータ（ＩＤとＩＥＤ）の読み出しも行われる。これらの書き込みと読み出しは、一方が行われているとき、他方は中止されている。
【０１３５】
例えば、ＥＣＣブロツクのＰＩ１訂正を行う場合においては、１ＰＩ行分のデータの書き込みが行われる期間に、１ＰＩ行分のデータの読み出しが行われる。すなわち、ＲＡＭ１３７から１ＰＩ行分のデータが読み出され、ＥＣＣ制御回路１３６を介してＥＣＣコア回路１３８に転送される。なお、図２９（Ｂ）、図３０（Ｂ）及び図３１（Ｂ）においては、このＰＩ１訂正のための読み出しデータＰＩ１−Ｒの読み出しに、２０８個のＥＣＣＫを用いるようにしているが、このＥＣＣＫの数は、最長のデータ長であるＰＯ列の長さに合わせてあるためであり、ＰＩ行のデータを転送する場合には、実質的には、このうちの１８２個のＥＣＣＫのみが実際のデータ転送に利用され、残りのＥＣＣＫは、データ転送には実際には用いられない。
【０１３６】
図３２はＥＣＣ訂正処理の際のＲＡＭコントローラ１３５によるＲＡＭ１３７に対するデータの書き込み及び読み出し処理手順を示し、ＲＡＭコントローラ１３５はステツプＳＰ１０１においてＲＡＭ１３７から１ＰＩ行分のデータをＥＣＣコア回路１３８に転送する。この実施例の場合、ＥＣＣブロツクごとにＰＩ符号（パリテイ）及びＰＯ符号（パリテイ）が付加されていることにより、第１のＥＣＣブロツク分の第１回目のＰＩ系列の訂正及び書き戻しが終了するまでは同一ＥＣＣブロツクのＰＯ系列のデータＰＯ−ＲまたはＰＩ２系列の読み出しデータＰＩ２−Ｒを転送することはできない。そこで、この場合においては、次の２×２０８ＥＣＣＫのタイミングにおいては、特にデータは転送されない。そして、その次にサブコードデータ（ＳＵＢ）が存在する場合においては、これが転送される。
【０１３７】
従つてＲＡＭコントローラ１３５は、図３２のステツプＳＰ１０１及びＳＰ１０２において第１のＥＣＣブロツクの１ＰＩ行分のデータ及び必要に応じてＳＵＢコードデータの転送を順次行いながら、ステツプＳＰ１０３において第１のＥＣＣブロツクの２０８行分のＰＩ１−Ｒデータが転送されたか否かを判断し、肯定結果が得られるまで当該ステツプＳＰ１０１、ＳＰ１０２及びＳＰ１０３の処理を繰り返す。ステツプＳＰ１０３において肯定結果が得られると、このことは第１のＥＣＣブロツクの２０８ＰＩ行分のデータ転送がすべて完了したことを表しており、このときＲＡＭコントローラ１３５はステツプＳＰ１０４に移つて第１のＥＣＣブロツクに続く第２のＥＣＣブロツクのＰＩ１−Ｒの転送及び第１のＥＣＣブロツクのＰＯ−Ｒの転送を次の１８２ＭＷＲＱの期間において開始する。
【０１３８】
すなわち次の１８２ＭＷＲＱ期間においては、最初に第１のＥＣＣブロツクに続く第２のＥＣＣブロツクのＰＩ１−Ｒが転送され、次に第１のＥＣＣブロツクのＰＯ−Ｒが２回転送される（２列分のＰＯデータが転送される）。
【０１３９】
このような動作が各１８２ＭＷＲＱの期間において行われ、第１のＥＣＣブロツクの合計１７２列のＰＯデータが転送されたとき、ＲＡＭコントローラ１３５は、図３２のステツプＳＰ１０５において肯定結果を得、続くステツプＳＰ１０６において図３４に示すように第１のＥＣＣブロツクのＰＩ２系列のデータＰＩ２−Ｒを転送する。このデータＰＩ２−Ｒは、図３０（Ｂ）に示す第１のＥＣＣブロツクのデータＰＯ−Ｒの転送タイミングと同一のタイミングで転送される。このタイミングにおけるデータＰＩ１−Ｒは、次のＥＣＣブロツク（第２のＥＣＣブロツク）のデータのものとなる。このようにして第１のＥＣＣブロツクのＰＩ２−Ｒが２０８ＰＩ行分転送され、第１のＥＣＣブロツクのＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒの処理が終了すると、図３２のステツプＳＰ１０７において肯定結果が得られ、このときＲＡＭコントローラ１３５は上述のステツプＳＰ１０１に戻つて続くＥＣＣブロツクに対する処理を続ける。
【０１４０】
なお、ＥＣＣＫ（図２８（Ａ））は、データ転送期間においてのみ、ＲＡＭコントローラ１３５からＥＣＣコア回路１３８に出力される。また、上述したように、転送したデータの訂正結果は、その入力から、４７７クロツク（ＥＣＣＫ）後に出力されることになる。従つて、ある系列のデータにエラーが含まれているか否かの判定の結果（図２９（Ｃ）、図３０（Ｃ）、図３１（Ｃ））は、その系列から２つ後の系列のデータが転送される際に出力されることになる（図２９（Ｂ）、図３０（Ｂ）、図３１（Ｂ））。この出力は、後述するＥＲＲ  ＦＩＦＯ回路１３６Ｂ（図３３）に格納される。
【０１４１】
以上のようにして、ＲＡＭ１３７からＥＣＣ制御回路１３６にエラー訂正すべきデータが入力されると、ＥＣＣ制御回路１３６は、その例えば１ＰＩ行分のデータのＰＩ１訂正を行い、４７７ＥＣＣＫ後に訂正結果を出力する（図２９（Ｃ）、図３０（Ｃ）、図３１（Ｃ））。この訂正結果は、後述するＥＣＣ制御回路１３６のバツフアとしてのＥＲＲ  ＦＩＦＯ１３６Ｂに転送され、一時的に格納される。そして、このデータは、さらにＥＲＲ  ＦＩＦＯ１３６Ｂから読み出され、エラー訂正が完了したデータとして、再びＲＡＭ１３７に転送され、図３０（Ｄ）、図３１（Ｄ）に示すように、データＰＩ１−Ｗとして書き込まれる。同様に、ＰＯ訂正あるいはＰＩ２訂正が完了したデータは、それぞれデータＰＯ−ＷまたはＰＩ２−Ｗとして、ＲＡＭ１３７に書き込まれる。
【０１４２】
このように、ＲＡＭ１３７に書き込まれたエラー訂正の完了したデータは、さらに図２９（Ｅ）、図３０（Ｅ）及び図３１（Ｅ）に示すように、１８２ＳＤＣＫの周期で各ＰＩ行毎に読み出され、ＯＣＴＬ回路１３９から出力される。
【０１４３】
図１２との対応部分に同一符号を付して示す図３３は、エラー訂正処理が実行される際の信号の流れを示すブロツク図であり、ＥＣＣ制御回路１３６は、ＥＲＲ  ＣＯＵＮＴ１３６Ａ、ＥＲＲ  ＦＩＦＯ１３６Ｂ、ＦＬＡＧ  ＲＡＭ１３６Ｃ、およびＥＸ−ＯＲ（排他的論理和）回路１３６Ｄにより構成されている。
【０１４４】
ＥＦＭ＋復調回路１３１から出力された復調データは、ＲＡＭコントローラ１３５の制御の下、ＲＡＭ１３７に書き込まれる。各セクタの先頭に記憶されているＳＵＢデータ（ＩＤとＩＥＤ）は、ＲＡＭ１３７から読み出され、ＳＢＣＤ回路１３４に転送される。ＳＢＣＤ回路１３４は、図２３に示すようなセクタ情報ＳＩを生成する。このセクタ情報ＳＩは、ＳＢＣＤ回路１３４から転送され、ＲＡＭ１３７に書き込まれる。
【０１４５】
ＲＡＭコントローラ１３５は、ＲＡＭ１３７（記憶手段）に書き込まれている１ＰＩ行分のデータを８ビツト毎のエラー訂正データＥＤＴとして、ＥＣＣ制御回路１３６（エラー訂正手段）を介してＥＣＣコア回路１３８に供給する（図３３においては、便宜上、ＥＤＴデータがＥＣＣコア回路１３８に直接供給されるように示されている）。ＥＣＣコア回路１３８は、１ＰＩ行分のデータが供給されたとき、ＰＩ符号を用いて、８ビツトのエラー訂正データＥＣＤ（図２８（Ｈ））と、８ビツトのエラー訂正アドレスＥＣＡ（図２８（Ｉ））を生成する。このエラー訂正データＥＣＤとエラー訂正アドレスＥＣＡは、ＥＣＣコア回路１３８からＥＣＣ制御回路１３６のＥＲＲ  ＦＩＦＯ（First In First Out) １３６Ｂに転送され書き込まれる。
【０１４６】
次に、実際にエラー訂正を行うためにＲＡＭコントローラ１３５は、ＲＡＭ１３７から、そのＰＩ行のデータＥＤＴを読み出し、ＥＸ−ＯＲ回路１３６Ｄに供給する。このＥＸ−ＯＲ回路１３６Ｄには、ＥＲＲ  ＦＩＦＯ１３６Ｂからエラー訂正データＥＣＤとエラー訂正アドレスＥＣＡが供給される。ＥＸ−ＯＲ回路１３６Ｄは、エラー訂正アドレスＥＣＡで指定されるビツトにおいて、エラー訂正データＥＣＤとＲＡＭコントローラ１３５より読み出されたデータＥＤＴとの排他的論理和を演算することによりエラー訂正を行う。このエラー訂正の行われたデータは、ＥＸ−ＯＲ回路１３６Ｄから、ＲＡＭコントローラ１３５を介してＲＡＭ１３７に、再び書き戻される。
【０１４７】
また、ＥＣＣコア回路１３８は、ＥＣＤとＥＣＡから、図３４に示すような８ビツトデータにより構成されるエラー訂正結果ＥＲを生成し、ＥＣＣ制御回路１３６のＥＲＲ  ＣＯＵＮＴ１３６Ａに供給し記憶させる。そして、この１バイトのエラー訂正結果ＥＲは、ＲＡＭコントローラ１３５を介して、ＲＡＭ１３７に、そのＰＩ行に対応して図１５に示すように書き込まれる。
【０１４８】
なお、図３４に示すエラー訂正結果ＥＲの８ビツトデータの各ビツトには、以下のような情報が格納されている。
ビツト７：訂正不能（０：訂正可能／１：訂正不能）（その系列のエラー訂正が不可能である場合に１とされる）
ビツト６：ＰＯ（０：ＰＩ／１：ＰＯ）（その系列がＰＩまたはＰＯのいずれであるかを判別するための情報ビツト）
ビツト５：ＰＩ２（０：ＰＩ１／１：ＰＩ２）（その系列がＰＩ１、またはＰＩ２のいずれであるかを判別するための情報ビツト）
ビツト４：訂正数（エラー訂正数の第５ビツト（ＭＳＢ）の値）
ビツト３：訂正数（４ビツトのエラー訂正数の第４ビツトの値）
ビツト２：訂正数（４ビツトのエラー訂正数の第３ビツトの値）
ビツト１：訂正数（４ビツトのエラー訂正数の第２ビツトの値）
ビツト０：訂正数（４ビツトのエラー訂正数の第１ビツトの値）
【０１４９】
データがＰＩ１訂正により訂正不能であつたか否かの判定結果を示すエラーフラグ（ＰＩ１フラグ）（エラー訂正結果ＥＲのビツト７）は、エラー訂正結果ＥＲの一部としてＥＲＲ  ＣＯＵＮＴ１３６Ａに格納される他、ＦＬＡＧ  ＲＡＭ１３６Ｃ（フラグ記憶手段）にも格納される。
以上のようなＰＩ１訂正が、図１５に示す２０８個のＰＩ行について行われる。
【０１５０】
次に、ＲＡＭコントローラ１３５は、ＲＡＭ１３７から最初のＰＯ列の２０８バイトのデータを読み出し、ＥＣＣ制御回路１３６を介して、ＥＤＴとして、ＥＣＣコア回路１３８に供給する。このＥＣＣコア回路１３８にはまた、ＦＬＡＧＲＡＭ１３６Ｃに書き込まれているＰＩ１フラグが読み出され、供給される。ＥＣＣコア回路１３８は、パターンＰＯとＰＩ１フラグを利用して、通常の訂正またはイレージヤ訂正のためのＥＣＤとＥＣＡを生成する。このＥＣＤとＥＣＡは、ＥＣＣコア回路１３８からＥＣＣ制御回路１３６のＥＲＲ  ＦＩＦＯ１３６Ｂに供給され、記憶される。また、ＥＣＣコア回路１３８が、ＥＣＤとＥＣＡに基づき生成した、そのＰＯ列のエラー訂正結果ＥＲが、ＥＲＲ  ＣＯＵＮＴ１３６Ａに転送され、記憶される。そして、そのうちのエラー訂正結果ＥＲのビツト７に対応するＰＯフラグは、ＦＬＡＧ  ＲＡＭ１３６Ｃにも書き込まれる。
【０１５１】
ＲＡＭ１３７から読み出された、そのＰＯ列のデータＥＤＴは、ＥＸ−ＯＲ回路１３６Ｄに供給される。ＥＸ−ＯＲ回路１３６Ｄにはまた、ＥＲＲ  ＦＩＦＯ１３６ＢからＥＣＤとＥＣＡが供給される。ＥＸ−ＯＲ回路１３６Ｄは、ＥＣＡにより指定されるアドレスのビツトに対応して、ＥＣＤとＥＤＴとの排他的論理和を演算し、エラー訂正を行う。エラー訂正されたデータは、ＲＡＭ１３７に書き戻される。
【０１５２】
また、そのＰＯ列のエラー訂正結果ＥＲは、ＥＲＲ  ＣＯＵＮＴ１３６Ａから読み出され、ＲＡＭ１３７に書き込まれる。ＰＯ列のエラー訂正結果ＥＲは、図１８に示すように、上から順番に、１７２行のＰＩ行に対応する位置に順番に書き込まれる。
以上のＰＯ訂正が、１７２列のＰＯ列について行われる。
【０１５３】
次に、ＰＩ２訂正を行う場合においては、ＰＩ１訂正とＰＯ訂正が行われた後、最初の１ＰＩ行分のデータが、ＲＡＭ１３７からＥＤＴとして読み出され、ＥＣＣコア回路１３８に供給される。ＥＣＣコア回路１３８にはまた、ＦＬＡＧＲＡＭ１３６Ｃに書き込まれたＰＯフラグが読み出され供給される。ＥＣＣコア回路１３８は、このＰＯフラグとパリテイＰＩを用いて、ＥＣＤとＥＣＡとを生成し、これをＥＣＣ制御回路１３６をＥＲＲ  ＦＩＦＯ１３６Ｂに供給する。
【０１５４】
このＥＲＲ  ＦＩＦＯ１３６Ｂに書き込まれたＥＣＤとＥＣＡＨは、ＥＸ−ＯＲ回路１３６Ｄに供給され、ＲＡＭ１３７から読み出されたＰＩ行のデータと排他的論理和演算が行われ、エラー訂正が実行される。エラー訂正が完了したデータは、ＥＸ−ＯＲ回路１３６Ｄから、ＲＡＭコントローラ１３５を介してＲＡＭ１３７に書き戻される。
【０１５５】
ＥＣＣコア回路１３８はまた、ＥＣＤとＥＣＡから、エラー訂正結果ＥＲを生成し、ＥＣＣ制御回路１３６のＥＲＲ  ＣＯＵＮＴ１３６Ａに供給し記憶させる。このうちのビツト７に対応するＰＩ２フラグは、ＦＬＡＧ  ＲＡＭ１３６Ｃにも書き込まれる。
【０１５６】
ＥＲＲ  ＣＯＵＮＴ１３６Ａに書き込まれたＰＩ２行のエラー訂正結果ＥＲは、ＥＲＲ  ＣＯＵＮＴ１３６Ａから読み出され、ＲＡＭ１３７に書き込まれる。このＰＩ２行のエラー訂正結果ＥＲは、図１８に示すように、ＥＣＣブロツクの２０８行の各ＰＩ行に対応する位置に書き込まれる。
以上のようなＰＩ２訂正が、２０８行のＰＩ行すべてについて行われる。
【０１５７】
図３５は、ＲＡＭ１３７にアクセスする際のバスアービトレーシヨン（調停）の様子を示すタイミング図である。この図３５において、ＥＦＭＲＥＱ（図３５（Ａ））は、ＥＦＭ＋復調回路１３１がＥＦＭ＋復調データのＲＡＭ１３７への書き込みを要求する際に、ＲＡＭコントローラ１３５に対して出力する信号である。ＯＵＴＲＥＱ（図３５（Ｂ））は、ＯＣＴＬ回路１３９が、ＥＣＣ処理が施されたデータのＲＡＭ１３７からの読み出しを要求する際に、ＲＡＭコントローラ１３５に出力する信号である。また、ＥＣＣＲＥＱ（図３５（Ｃ））は、ＥＣＣ制御回路１３６がＥＣＣコア回路１３８に対してデータを転送し、エラー訂正をさせるためにＲＡＭ１３７にアクセスしたり、エラー訂正が施されたデータを得るためにＲＡＭ１３７にアクセスしたり、または、ＳＢＣＤ回路１３４に対してＳＵＢ転送（ＩＤとＩＥＤの転送）を行うためにＲＡＭコントローラ１３５に出力される信号である。
【０１５８】
ＲＡＭコントローラ１３５は、これら３つの信号に対して優先順位（Priority Level）を予め設定しており、これらの要求が同時になされた場合には、その優先順位に従つて、ＲＡＭ１３７のアクセス権を認めるＡＣＫ（認可）信号を順次出力する。ＥＦＭＡＣＫ（図３５（Ｄ））、ＯＵＴＡＣＫ（図３５（Ｅ））、ＥＣＣＡＣＫ（図３５（Ｆ））は、それぞれ、ＥＦＭＲＥＱ、ＯＵＴＲＥＱ、または、ＥＣＣＲＥＱに対する認可信号である。この実施例において、前述の優先順位は、ＯＵＴＲＥＱ、ＥＦＭＲＥＱ、ＥＣＣＲＥＱの順とされている。従つて、図３８に示すように、ＲＡＭコントローラ１３５は、この順位に従つて、ＲＥＱ信号に対するＡＣＫ信号を出力している。これらの信号は、システムクロツクとしてのＣ１１Ｍ（図３５（Ｇ））に同期して授受される。
【０１５９】
このように、本実施例において、ＲＡＭ１３７のアクセス権は、所定のサイクル毎にＥＦＭＲＥＱ、ＥＣＣＲＥＱ、ＯＵＴＲＥＱの何れか１つに対応して与えられる。しかし、このサイクルは、ＲＡＭ１３７の構成、種類、または、アクセスのスピードに対応して変更することも可能である。
【０１６０】
図３６は、１ＥＣＣブロツクのデータに対してＰＩ１訂正、ＰＩ２訂正、およびＰＯ訂正を実行する場合に、ＲＡＭ１３７がアクセスされる回数を示している。この図３６に示すように、ＰＩ１訂正、ＰＯ訂正およびＰＩ２訂正を実行した場合に必要となるＲＡＭ１３７のアクセスの回数は、１ＥＣＣブロツクあたり２１４７１６回であり、１メインフレームの平均は１０３３回となる。例えば、ＥＦＭ＋復調データの書き込み動作時におけるＲＡＭ３７のアクセス回数は、１メインフレームあたり１８２回であり、ＥＣＣの実行サイクル長は２０８バイト（２０８メインフレーム）とされているので、３７８５６（＝１８２×２０８）回が１ブロツクあたりに必要なアクセス回数となる。このようにして各動作について必要なアクセス回数を算出し、これらの合計をとつたものが前述の値となる。
【０１６１】
図３７は、ＲＡＭ１３７からＯＣＴＬ回路１３９を介してエラー訂正結果ＥＲのデータを出力するタイミングを示すタイミング図である。この図は、図２９（Ｅ）、図３０（Ｅ）、図３１（Ｅ）の１８２ＳＤＣＫの期間に先行する部分を、時間軸を拡大して示している。この図において、ＳＤＣＫ（図３７（Ａ））はＥＲのデータをストリームデータとして出力する場合のクロツク信号を示す。ＳＩＮＦ（図３７（Ｂ））はセクタ情報ストローブ信号であり、セクタの先頭においてＳＩＮＦ＝Ｈとなると共に、転送されるデータがセクタ情報（ＳＩ）であることを示す。ＥＳＴＢ（図３７（Ｃ））は、エラー訂正結果ストローブ信号であり、ＥＳＴＢ＝Ｈとなることによりエラー訂正結果ＥＲが転送されることを示す。なお、各ＰＩ行においてエラー訂正結果ＥＲは、ＰＩ１訂正、ＰＯ訂正、およびＰＩ２訂正のそれぞれに対して１バイトずつ割り当てられているので、合計で３バイトとられる。これらのデータは図１５に格納されている順序で出力されるので、エラー訂正結果ＥＲのビツト５及び６（図３４）を調べることにより、どの系列の結果（データ）であるのかを判定することができる。また、ＰＯ訂正の結果が出力されないＰＩ行では、ＰＯ訂正の結果を出力するタイミングでＥＳＴＢ＝Ｌとされる。
【０１６２】
ＤＳＴＢ（図３７（Ｄ））は、信号ＳＤ〔７：０〕（図３７（Ｅ））がメインデータであるときにＤＳＴＢ＝Ｈとされるデータストローブ信号である。ＳＩＮＦ、ＥＳＴＢ、またはＤＳＴＢの３つの信号は、ＯＣＴＬ回路１３９により生成される。なお、図３７（Ｅ）に示すように、セクタ情報ＳＩとエラー訂正結果ＥＲは、１８２ＳＤＣＫによりＰＩ行方向のデータを送出する直前に出力される。
【０１６３】
ＯＵＴＦ（補間フラグ）（図３７（Ｆ））は、メインデータに対するエラーフラグであり、図３３のＦＬＡＧ  ＲＡＭ１３６Ｃに格納されているＰＩとＰＯの訂正不能フラグに基づき、エラーのあるメインデータに対して補間フラグで付加されて、出力されることになる。
【０１６４】
ＯＣＴＬ回路１３９は、デコードが終了したセクタのデータが、出力されるべきデータであるか否かを、ＳＢＣＤ回路１３４が生成したセクタ情報のビツト４、５（図２３）より判定する。セクタ情報のビツト４、５は、図２３に示すように、エンドセクタとスタートセクタとをそれぞれ示している。従つて、ＯＣＴＬ回路１３９は、ビツト４＝０かつビツト５＝１であるセクタのデータを、出力が指定された（出力されるべき）セクタのデータとして、出力する。
【０１６５】
また、ＯＣＴＬ回路１３９は、例えば、メインデータのエラーフラグの有無やＥＤＣの結果などが、ホストＣＰＵ１４０により予め設定された条件を満足するか否かも判定し、満足する場合、デコードデータを出力する。もし、設定された出力条件が満たされない場合には、デコードデータの出力を停止し、ホストＣＰＵ１４０に異常を知らせる。
【０１６６】
データの出力条件は、例えば次のように設定される。
（１）出力を指定されたセクタのデータである。
（２）ＥＣＣ結果からエラーが検出されない。
（３）メインデータにエラーフラグが全く付加されていない。
出力条件がこのように設定された場合、これらの条件を全て満足するデータが最終的に出力される。また、以上の条件に拘らず、ホストＣＰＵ１４０により強制的に出力を禁止することができる。
【０１６７】
ＯＣＴＬ回路１３９は、図３８に示すようなセクタ・データの出力手順に従つてメインデータとセクタ情報ＳＩ及びエラー訂正結果ＥＲを順次出力する。
まずＯＣＴＬ回路１３９は、ステツプＳＰ１１１においてＯＣＴＬ回路１３９にてセクタ情報ＳＩのビツト４に格納されたエンドセクタ検出の結果及びビツト５に格納されているスタートセクタ検出の結果を解析して、ビツト４が０で、かつビツト５が１であるセクタ・データを出力されるべきセクタ・データであると判断する。
これにより次のステツプＳＰ１１２において、デコードデータが出力されるべきデータではないと判断された場合はステツプＳＰ１１４に移つてデータの出力を停止する。データの出力停止は例えばＯＣＴＬ回路１３９によつてデータストローブ信号出力を停止することにより行なう。またデコードデータが出力条件を満たした出力されるべきデータであると判断された場合はステツプＳＰ１１３に進む。
【０１６８】
ＯＣＴＬ回路１３９はステツプＳＰ１１３において、出力データの各ストローブ信号を生成してセクタ情報ＳＩのストローブ信号ＳＩＮＦ（図３７（Ｂ））、エラー訂正結果ＥＲのストローブ信号ＥＳＴＢ（図３７（Ｃ））、メインデータのストローブ信号ＤＳＴＢ（図３７（Ｄ））を順で出力する。この結果、ＯＣＴＬ回路１３９は次のステツプＳＰ１１５でセクタ情報ＳＩ、エラー訂正結果ＥＲ及びメインデータ（Ｄ０、Ｄ１、Ｄ２……）の順でデータ出力し、全てのセクタ・データを出力し終えるとセクタ・データの出力手順を終了する。
【０１６９】
（２−３）第２実施例の動作及び効果
以上の構成において、１８２ＭＷＲＱのデータ転送期間内にＲＡＭ１３７からＥＣＣコア回路１３８に転送されるデータ（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ（図２９、図３０、図３１））は、転送用クロツク（ＥＣＣＫ）に応じてＲＡＭ１３７から読み出される。このとき各データ（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）の転送区間相互の間にそれぞれ所定期間だけ転送用クロツク（ＥＣＣＫ）を停止させることにより、当該停止期間においてはデータ（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）の転送が停止される。すなわち、各データ（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）の間には所定期間だけデータの転送が行われない期間が形成される。
【０１７０】
この期間において、ＲＡＭコントローラ１３５は、ＥＣＣコア回路１３８を通じてメインデータをＥＣＣ制御部１３６に転送することによつてＥＲＲ  ＦＩＦＯ（エラーレジスタ）１３６Ｂ内のエラー位置情報及び訂正パターンによつてＲＡＭ１３７内の対応するデータを読出し、ＥＸ−ＯＲ回路１３６Ｄによつて排他的論理和演算を実行することによつてエラー訂正を行い、当該訂正されたデータを再びＲＡＭ１３７内に書き込むことによつてＥＣＣ処理を実行する。
【０１７１】
ＲＡＭコントローラ１３５は、ＰＩ１訂正（ＰＩ１−Ｗ）の実行後、ＲＡＭ１３７内に記憶されている番号０のメインフレームに格納されているセクタアドレス情報ＩＤ及び該セクタアドレス情報ＩＤに対するエラー検出符号ＩＥＤをＳＵＢ（図２９（Ｂ）、図３０（Ｂ）、図３１（Ｂ））のタイミングで読み出してＳＢＣＤ回路１３４に転送させる。ＳＢＣＤ回路１３４は、物理セクタのアドレスＩＤを検出すると、ホストＣＰＵ１４０によつて指定された補間フラグ生成モード、スタートセクタ及びエンドセクタ等に応じてセクタ情報ＳＩを生成した後、所定のＰＩ行に対応するようにＲＡＭ１３７に書き戻す。
ここでＲＡＭコントローラ１３５は、ＥＦＭ＋復調データのＲＡＭ１３７への書き込みの際にＯＵＴＲＥＱ（図３５（Ｂ））に応じて誤り訂正されたメインデータをセクタ情報ＳＩ及びエラー訂正結果ＥＲとともにＲＡＭ１３７から読み出してＯＣＴＬ回路１３９に転送する。
【０１７２】
ＯＣＴＬ回路１３９は、セクタ情報ＳＩに基づいてデコードが終了したセクタデータが出力されるべきデータであると判定すると、各データのストローブ信号を生成してセクタ情報ＳＩのストローブ信号ＳＩＮＦ、エラー訂正結果ＥＲのストローブ信号ＥＳＴＢ、メインデータのストローブ信号ＤＳＴＢの順で出力する。この結果、図３７に示すようにセクタ情報ＳＩ、エラー訂正結果ＥＲ及びメインデータ（Ｄ０、Ｄ１、Ｄ２……）の順でデータが出力される。
【０１７３】
上述したようにセクタデータ出力時、セクタ情報ＳＩに続いて３バイトのＰＩ訂正、ＰＯ訂正及びＰＩ２訂正でなるエラー訂正結果ＥＲ、さらにメインデータが出力される。このときエラー訂正結果ＥＲのビツト５及び６を解析することにより、エラー訂正結果がＰＩ又はＰＯのいずれのものであるか（ビツト６）、さらにＰＩ１又はＰＩ２のいずれのものであるか（ビツト５）を容易に判別することができる。
またセクタデータの先頭のメインデータＤ０内にはセクタアドレス情報ＩＤが含まれているので、エラー訂正結果ＥＲに対応した物理アドレス（光デイスク２上のアドレス）を容易に判別し得る。
【０１７４】
以上の構成によれば、復号したＥＣＣブロツクデータのメインデータの出力直前にセクタ情報ＳＩ及びエラー訂正結果ＥＲを出力するようにしたことにより、メインデータ出力とほぼ同時にメインデータのセクタ単位のエラー訂正結果ＥＲ及び光デイスク２上のセクタアドレス情報が得られるようになつたことにより、セクタアドレス情報に対応させたＥＣＣエラー解析が容易になし得る。
【０１７５】
（３）他の実施例
なお上述の実施例においては、Ｃ１／Ｃ２畳み込み・リードソロモン符号化、又は行方向に誤り訂正内符号を付加すると共に列方向に誤り訂正外符号を付加したデータを復号した場合について述べたが、本発明はこれに限らず、誤り訂正符号化されたデータの復号一般に適用し得る。
また上述の実施例においては、誤り訂正符号化された符号化データを復号する場合について述べたが、本発明はこれに限らず、広く符号化データ一般の復号の際に用いるようにしても良い。
【０１７６】
また上述の実施例においては、データ再生装置４０によつて光デイスク２に記録された符号化データを復号して再生する場合について述べたが、本発明はこれに限らず、一般に符号化データを記録した記録媒体から符号化データを読み出し、復号して再生する場合に適用し得る。
【０１７７】
【発明の効果】
上述したように本発明によれば、記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを読み出して復号するデータ復号装置及びその方法において、誤り訂正符号化データを所定順序で複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、複数の系列のいずれの系列に対応して復号したかを示す情報、複数の系列のうちの少なくとも１つの系列による誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成し、記録媒体より読み出される誤り訂正符号化データ並びに、当該生成した復号データ及び復号情報を記憶するためのメモリに対し、復号データに復号情報をフレーム単位で対応付けて記憶するとともに、当該メモリから復号データ及び復号情報を当該復号データに対応する記録媒体のアドレスデータにフレーム同期させて読み出すようにしたことにより、記録媒体に記録された誤り訂正符号化データを記録媒体より読み出して復号する際に、当該記録媒体のアドレスデータに対応させて復号データの復号情報を読み出すことができ、かくして記録媒体のアドレスデータに対応する復号情報より当該記録媒体のアドレスデータに対応させたエラー解析を容易になし得るデータ復号装置及びその方法を実現し得る。
【０１７８】
また本発明によれば、画像信号及び又は、音声信号を再生するデータ再生装置において、記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを所定順序で複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、複数の系列のいずれの系列に対応して復号したかを示す情報、複数の系列のうちの少なくとも１つの系列による誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する復号回路と、記録媒体より読み出される誤り訂正符号化データ並びに、復号回路より出力される復号データ及び復号情報を記憶するためのメモリと、復号データに復号情報をフレーム単位で対応付けてメモリに記憶させるとともに、復号データ及び復号情報を当該復号データに対応する記録媒体のアドレスデータにフレーム同期させてメモリより読み出させるようにしたメモリ制御手段とを有するデータ復号装置を設けるようにしたことにより、記録媒体より誤り訂正符号化データを読み出して復号する際に、記録媒体のアドレスデータに対応した復号データの復号情報を読み出すことができ、かくして記録媒体のアドレスデータに対応する復号情報より当該記録媒体のアドレスデータに対応させたエラー解析を容易になし得るデータ再生装置を実現し得る。
【図面の簡単な説明】
【図１】第１実施例によるデータ再生装置の全体構成を示すブロツク図である。
【図２】図１のＥＣＣ回路の構成を示すブロツク図である。
【図３】図１の復調回路、セクタ検出回路及びＥＣＣ回路の接続の説明に供するブロツク図である。
【図４】図２のＲＡＭに格納するデータを示す略線図である。
【図５】図２のＥＣＣ回路によるエラー情報データの説明に供する図表である。
【図６】図２のＥＣＣ回路によるエラー情報データの出力の説明に供するタイミングチヤートである。
【図７】図２のＥＣＣ回路より出力されるデータの出力フオーマツトの説明に供する略線図である。
【図８】第２実施例のセクタデータの構成を示す略線図である。
【図９】第２実施例のＥＣＣブロツクの構成を示す略線図である。
【図１０】第２実施例のＰＯパリテイ（外符号）のインターリーブを示す略線図である。
【図１１】第２実施例のＥＦＭ変調前の32Ｋバイトブロツクのデータ構成を示す略線図である。
【図１２】第２実施例の復調回路系の構成を示すブロツク図である。
【図１３】第２実施例のＥＦＭ変調後の物理セクタの構成を示す略線図である。
【図１４】第２実施例の各セクタのデータ構成を示す略線図である。
【図１５】第２実施例のＲＡＭへの格納状態の説明に供する略線図である。
【図１６】第２実施例のＥＦＭ復調出力のＲＡＭへの書込み動作を示す信号波形図である。
【図１７】第２実施例のロツク検出処理手順を示すフローチヤートである。
【図１８】第２実施例のＳＣＳＹ信号の生成処理手順を示すフローチヤートである。
【図１９】第２実施例のmain-FMSY 信号の発生処理手順を示すフローチヤートである。
【図２０】第２実施例のblock-top の検出動作の説明に供する信号波形図である。
【図２１】第２実施例のblock-top の検出後の処理動作の説明に供する信号波形図である。
【図２２】第２実施例のＳＵＢの転送動作の説明に供する信号波形図である。
【図２３】第２実施例のセクタ情報の構成を示す図表である。
【図２４】第２実施例のＩＥＤの連続正常検出判定処理手順を示すフローチヤートである。
【図２５】第２実施例のＩＤ（アドレス）の連続判定処理手順を示すフローチヤートである。
【図２６】第２実施例のＳＡＬＫ生成処理手順を示すフローチヤートである。
【図２７】第２実施例のエラー訂正動作の説明に供する信号波形図である。
【図２８】第２実施例のエラー訂正動作の説明に供する信号波形図である。
【図２９】第２実施例のＥＣＣ処理の制御動作の説明に供するタイミングチヤートである。
【図３０】第２実施例のＥＣＣ処理の制御動作の説明に供するタイミングチヤートである。
【図３１】第２実施例のＥＣＣ処理の制御動作の説明に供するタイミングチヤートである。
【図３２】第２実施例のＥＣＣ処理の実行手順を示すフローチヤートである。
【図３３】第２実施例のエラー訂正回路系の構成を示すブロツク図である。
【図３４】第２実施例のエラー訂正結果の説明に供する図表である。
【図３５】第２実施例のバスアービトレーシヨンの説明に供する信号波形図である。
【図３６】第２実施例の１ＥＣＣブロツク訂正におけるＲＡＭのアクセス回数を示す略線図である。
【図３７】第２実施例のエラー訂正結果の出力の説明に供する信号波形図である。
【図３８】第２実施例のデータ出力の出力制御回路による処理手順を示すフローチヤートである。
【図３９】従来のデータ再生装置を示すブロツク図である。
【図４０】図３９のＥＣＣ回路を示すブロツク図である。
【図４１】図４０のＥＣＣ回路によるデータ復号の説明に供するＲＡＭ内に格納されるデータを示す略線図である。
【図４２】図４０のＥＣＣ回路によるデータ復号の説明に供するＲＡＭ内に格納されるデータを示す略線図である。
【図４３】図４０のＥＣＣ回路によるデータ復号の説明に供するＲＡＭ内に格納されるデータを示す略線図である。
【図４４】図４０のＥＣＣ回路によるデータ復号の説明に供するＲＡＭ内に格納されるデータを示す略線図である。
【符号の説明】
１、４０……データ再生装置、２……デイスク、３……ピツクアツプ、４……システムコントローラ、５、３５……復調回路系、６……復調回路、７……セクタ検出回路、８、５０……ＥＣＣ回路、９……トラツクジヤンプ判定回路、１０……リングバツフアメモリ、１１……リングバツフア制御回路、１３……多重化データ分離回路、１４……ヘツダ分離回路、１５……分離回路制御回路、１６……スイツチング回路、１７……ビデオコードバツフア、１８……ビデオデコーダ、１９……オーデイオコードバツフア、２０……オーデイオデコーダ、２２……トラツキングサーボ回路、２４、２６、２８、３０、５１……ＲＡＭ、２５、２７、２９、５２……ＥＣＣデコーダ、４２……ＲＦ処理回路、４４、１３１……ＥＦＭ＋復調回路、４６……ＣＬＶ制御回路、４８……ＲＭＩＦ、５３……エラーレジスタ、５４……ＥＣＣ制御部、５５……ＥＣＣ復号部、５６、１３９……ＯＣＴＬ回路、１３４……ＳＢＣＤ回路、１３５……ＲＡＭコントローラ、１３６……ＥＣＣ制御回路、１３７……ＲＡＭ、１３８……ＥＣＣコア回路、１４０……ホストＣＰＵ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図２３】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３６】
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【図３５】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４４】
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【図４１】
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【図４２】
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【図４３】
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