(57)【特許請求の範囲】
【請求項１】
マトリックス状に配列された複数の不揮発性メモリセルと各不揮発性メモリセルに接続されたビット線およびワード線を有すると共に、仮想グランド方式によって構成された半導体記憶装置において、
上記ビット線を充電するための充電電源と、
上記ビット線の夫々と上記充電電源とを断続する第１スイッチング素子と、
接地された接地ラインと、
上記ビット線と接地ラインとを断続する第２スイッチング素子と、
連続して配列されたｍ(ｍは４以上の整数値)本のビット線毎に、１本以上であり且つ(ｍ−２)本以下である所定本数の連続して配列されたビット線の夫々と上記接地ラインとを断続するように上記第２スイッチング素子を制御する第２スイッチング素子制御手段と、
上記接地ラインに接続される互いに隣り合う２本のビット線間、および、上記接地ラインに接続されない互いに隣り合う２本のビット線間を接続すると共に、オン状態でリーク電流が発生するような閾値電圧を有する抵抗相当素子としての不揮発性メモリセルと、
上記第２スイッチング素子制御手段によって上記第２スイッチング素子が制御されて上記ビット線と接地ラインとが接続される前に、総ての上記抵抗相当素子としての不揮発性メモリセルをオンにする不揮発性メモリセル駆動手段
を備えたことを特徴とする半導体記憶装置。
【請求項２】
マトリックス状に配列された複数の不揮発性メモリセルと各不揮発性メモリセルに接続されたビット線およびワード線を有すると共に、仮想グランド方式によって構成された半導体記憶装置において、
上記ビット線を充電するための充電電源と、
上記ビット線の夫々と上記充電電源とを断続する第１スイッチング素子と、
接地された接地ラインと、
上記ビット線と接地ラインとを断続する第２スイッチング素子と、
連続して配列されたｍ(ｍは４以上の整数値)本のビット線毎に、１本以上であり且つ(ｍ−２)本以下である所定本数の連続して配列されたビット線の夫々と上記接地ラインとを断続するように上記第２スイッチング素子を制御する第２スイッチング素子制御手段と、
上記接地ラインに接続されない互いに隣り合う２本のビット線にソースとドレインとが接続されると共に、第１の所定電圧がゲートに印加される第１トランジスタと、
上記接地ラインに接続される互いに隣り合う２本のビット線にソースとドレインとが接続されると共に、上記第１の所定電圧より高い第２の所定電圧がゲートに印加されて上記第１トランジスタよりも低いオン抵抗を呈する第２トランジスタ
を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、仮想グランド方式の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置の大容量化は著しく、低コストに対応するために、多値方式や仮想グランド方式というような実効セル面積の小さなデバイスが次々と市場に投入されている。特に、仮想グランド方式は、回路の工夫だけで小セル面積が実現できるために、同一プロセスであっても他の方式よりもチップ面積の小さなデバイスを開発できる。
【０００３】
ところが、仮想グランド方式は、隣接して２列に配列されたメモリセルトランジスタのドレインおよびソースは同じ仮想ビット線に共通に接続されているために、隣接セルからのリーク電流を無視することができない。したがって、これまで製品化されたデバイスでは、(１)特開平６−６８６８３号公報に開示されているように、８ビットおきに８回のセンス動作によって読み出しを行ってリーク電流の影響を無くしている。または、(２)８ビットおきにメモリセルを構成するトランジスタの閾値電圧を他のメモリセルを構成するトランジスタの閾値電圧(保持データ“０",“１"に相当)よりも高くして、リーク電流を防止している。
【０００４】
図９は、特開平６−６８６８３号公報に示されたメモリセルアレイの１ブロックを示す。メモリセル１に保持されているデータを読み出す場合には、ワード線４と同時に、拡散仮想グランド線選択線１２と拡散ビット線選択線１０がＶccに引き上げられる一方、拡散仮想グランド線選択線１３と拡散ビット線選択線１１とがグランドレベルとなる。このとき、プリチャージ選択回路１４の動作によってメタル仮想グランド線１５のみがグランドレベルに下げられて、拡散仮想グランド線６,７がグランドレベルになる。一方、他の総てのプリチャージ選択回路１６,…の動作によって、他の総てのメタル仮想グランド線１７,…がプリチャージ電圧Ｖpcとなって、他の総ての拡散仮想グランド線５,８,９,…がプリチャージ電圧Ｖpcとなる。また、Ｙゲート１８によってメタルビット線１９が選択される。そうすると、拡散ビット線選択線１０がＶccに引き上げられる一方、拡散ビット線選択線１１がグランドレベルとなっているために、拡散ビット線３が選択された状態となる。
【０００５】
この状態において、上記メモリセル１と隣接メモリセル２との保持データの状態によって、拡散ビット線３の電位は図１０に示すように変わる。したがって、センスアンプの反転レベルを、(Ｖpc−Ｖth)よりは低くて、(Ｖpc−Ｖth)とＶpc/２との略中間レベルよりは高くなる矢印の位置に設定しておけば、隣接メモリセル２の状態に拘わらずメモリセル１の保持データを読み出すことができるのである。以下、Ｙゲート１８及び拡散ビット線選択線１０,１１によって４本の拡散ビット線を順次選択し、その間に拡散仮想グランド線選択線１２,１３の電圧を切り換え制御して各拡散仮想グランド線の印加電圧を反転することによって、８回のセンス動作で１本のワード線につながる全メモリセルの保持データを読み出すのである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の仮想グランド方式の半導体記憶装置では、以下のような問題がある。すなわち、(１)特開平６−６８６８３号公報に開示されている半導体記憶装置の場合には、１本のワード線につながる全メモリセルの保持データを読み出すには上述のように８回のセンス動作を必要とする。したがって、保持データの読み出しに時間が掛かり高速読み出しができないという問題がある。
【０００７】
また、上述の(２)の半導体記憶装置では、通常のメモリセルのトランジスタの閾値電圧よりも高い閾値電圧を有するトランジスタで構成される無効メモリセルを８ビットおきに配置するために、実効メモリセル面積が大きくなってしまうという問題がある。
【０００８】
そこで、この発明の目的は、隣接メモリセルからの干渉を最小に止めて１本のワード線に１ブロック８個で接続された全メモリセルを４回のセンス動作で読み出し可能な半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、マトリックス状に配列された複数の不揮発性メモリセルと各不揮発性メモリセルに接続されたビット線およびワード線を有すると共に,仮想グランド方式によって構成された半導体記憶装置において、上記ビット線を充電するための充電電源と、上記ビット線の夫々と上記充電電源とを断続する第１スイッチング素子と、接地された接地ラインと、上記ビット線と接地ラインとを断続する第２スイッチング素子と、連続して配列されたｍ(ｍは４以上の整数値)本のビット線毎に,１本以上であり且つ(ｍ−２)本以下である所定本数の連続して配列されたビット線の夫々と上記接地ラインとを断続するように上記第２スイッチング素子を制御する第２スイッチング素子制御手段と、上記接地ラインに接続される互いに隣り合う２本のビット線間,および,上記接地ラインに接続されない互いに隣り合う２本のビット線間を接続すると共に,オン状態でリーク電流が発生するような閾値電圧を有する抵抗相当素子としての不揮発性メモリセルと、上記第２スイッチング素子制御手段によって上記第２スイッチング素子が制御されて上記ビット線と接地ラインとが接続される前に,総ての上記抵抗相当素子としての不揮発性メモリセルをオンにする不揮発性メモリセル駆動手段を備えたことを特徴とする半導体記憶装置である。
【００１０】
上記構成によれば、第１スイッチング素子によってビット線の夫々が充電電源に所定時間接続されて、全ビット線が充電される。そうした後、連続して配列されたｍ本のビット線のうちの１本以上且つ(ｍ−２)本以下の所定本数の連続して配列されたビット線の夫々と上記接地ラインとが第２スイッチング素子によって接続されて、上記所定本数のビット線が放電される。したがって、上記放電ビット線と充電ビット線とに接続された不揮発性メモリセルをオンにして、このオンされた不揮発性メモリセルに接続された充電ビット線の電圧をセンスすることによって、上記不揮発性メモリセルの保持データが読み出される。その場合に、上記放電ビット線と充電ビット線とに接続された不揮発性メモリセルは２個存在するので、一度に２個の不揮発性メモリセルの保持データが読み出される。
【００１１】
さらに、読み出し対象の不揮発性メモリセルに隣接する２個の不揮発性メモリセルに接続されている２本のビット線の電位は同じであり、上記読み出し対象の２個の不揮発性メモリセルは放電ビット線同士あるいは充電ビット線同士を対向させて位置している。したがって、上記読み出し対象の不揮発性メモリセルに対する隣接不揮発性メモリセルからのリーク電流の影響が最小限に止められる。
【００１２】
さらに、上記放電ビット線と充電ビット線とに接続された上記不揮発性メモリセルの保持データを読み出す際に、上記接地ラインに接続されない互いに隣り合う２本のビット線に接続された抵抗相当素子としての不揮発性メモリセルがオンされる。そうすると、上記オンされた抵抗相当素子としての不揮発性メモリセルを通じて上記センスされるビット線に全充電ビット線からのリーク電流が流れ込む。こうして、上記読み出し対象の不揮発性メモリセルの充電側に隣接している不揮発性メモリセルの保持データの差異によるセンス電圧のばらつきが少なくなる。
【００１３】
さらに、上記接地ラインに接続される互いに隣り合う２本のビット線に接続された上記抵抗相当素子としての不揮発性メモリセルが、上記ビット線と接地ラインとが接続される前にオンされると、上記接地ラインに接続される上記所定数のビット線間にリーク電流が発生して、上記接地されるビット線の電位が配線抵抗に拘わらず略同一電位に揃えられる。結果として、上記接地されるビット線が放電される際の放電時間が揃えられることになる。
【００１４】
また、上記抵抗相当素子は、上記接地ラインに接続されない互いに隣り合う２本のビット線にソースとドレインとが接続されると共に,第１の所定電圧がゲートに印加される第１トランジスタと、上記接地ラインに接続される互いに隣り合う２本のビット線にソースとドレインとが接続されると共に,上記第１の所定電圧より高い第２の所定電圧がゲートに印加されて上記第１トランジスタよりも低いオン抵抗を呈する第２トランジスタとで構成されていることを特徴とする半導体記憶装置である。
【００１５】
上記構成によれば、第１の所定電圧が第１トランジスタのゲートに印加される一方、第２の所定電圧が第２トランジスタのゲートに印加される。そうすると、上記第１,第２トランジスタがオンして、上記接地ラインに接続されるビット線間および上記接地ラインに接続されないビット線間にリーク電流が発生する。その場合に、接地されるビット線間に接続される第２トランジスタのゲートに印加される第２の所定電圧の方が上記第１トランジスタのゲートに印加される第１の所定電圧より高いのでオン抵抗が低く、上記接地されるビット線が第２スイッチング素子によって上記接地ラインに接続された際に、この接地ビット線が速やかに放電される。
【００１６】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
図１は、本実施の形態の半導体記憶装置における等価回路図である。メモリセルアレイは、(ｎ×ｍ)個のメモリセルトランジスタ(フローティングゲートを備えた電界効果トランジスタ)がマトリックス状に配列されて構成されている。そして、１行目に配列されたメモリセルトランジスタ(以下、単にメモリセルと言う)ＭＣ00〜ＭＣ0mの制御ゲートはワード線ＷＬ0に接続されている。以下同様にして、(ｎ＋１)行目に配列されたメモリセルＭＣn0〜ＭＣnmの制御ゲートはワード線ＷＬnに接続されている。
【００１７】
上記メモリセルＭＣは、トリプルウェルの中に構成されており、互いに接触して非対象な濃度を有する拡散領域ｎ＋と拡散領域ｎ−とを有している。そして、この拡散領域ｎ＋を一方の側とし拡散領域ｎ−を他方の側として仮想グランド方式のサブビット線２１を構成している。各サブビット線２１には、同一列に配列されたｎ個のメモリセルＭＣのソース又はドレインが接続され、さらに隣接する列に配列されたｎ個のメモリセルＭＣのソース又はドレインが接続されている。また、奇数列のサブビット線２１は、セレクトゲート選択信号sgが共通にゲートに供給されるトランジスタ２２,２２,…を介して奇数列のメインビット線ＢＬ0,ＢＬ2,…,ＢＬm-1に接続されている。さらに、偶数列のサブビット線２１は、セレクトゲート選択信号sgが共通にゲートに供給されるトランジスタ２３,２３,…を介して偶数列のメインビット線ＢＬ1,ＢＬ3,…,ＢＬmに接続されている。
【００１８】
上記メモリセルアレイは、(ｎ×８)毎に複数のブロックに分割されており、各ブロックは同じ構成を有している。以下、メインビット線ＢＬ0からメインビット線ＢＬ7までの１ブロックで代表して説明する。
【００１９】
上記メインビット線ＢＬ1〜ＢＬ3は、放電信号dis0が共通にゲートに供給されるトランジスタ２４,２４,…を介して接地されている。また、メインビット線ＢＬ3〜ＢＬ5は、放電信号dis1が共通にゲートに供給されるトランジスタ２５,２５,…を介して接地されている。また、メインビット線ＢＬ5〜ＢＬ7は、放電信号dis2が共通にゲートに供給されるトランジスタ２６,２６,…を介して接地されている。また、メインビット線ＢＬ0,ＢＬ1,ＢＬ7(,ＢＬ8)は、放電信号dis3が共通にゲートに供給されるトランジスタ２７,２７,…を介して接地されている。
【００２０】
さらに、隣接するメインビット線ＢＬ間には、両メインビット線ＢＬ間に積極的なリーク電流を発生させて、読み出しメモリセルの隣接メモリセルが消去状態であってもプログラム状態であっても充電されたメインビット線ＢＬから読み出しメモリセルへのリーク電流値を略同一にするための抵抗相当素子を接続している。尚、本実施の形態においては、上記抵抗相当素子を、アジャステッド・ワード線ＡＷＬ0に共通に制御ゲートが接続されたフローティングートを備えた電界効果トランジスタで成る不揮発性メモリセル(以下、アジャストセルと言う)ＡＣ00〜ＡＣ07で構成している。さらに、アジャステッド・ワード線ＡＷＬ1に共通に制御ゲートが接続されたアジャストセルＡＣ10〜ＡＣ17と、アジャステッド・ワード線ＡＷＬ2に共通に制御ゲートが接続されたアジャストセルＡＣ20〜ＡＣ27と、アジャステッド・ワード線ＡＷＬ3に共通に制御ゲートが接続されたアジャストセルＡＣ30〜ＡＣ37とで構成している。
【００２１】
そして、上記アジャストセルＡＣ00〜ＡＣ07のうち、アジャストセルＡＣ00〜ＡＣ03は、このアジャストセルを構成するトランジスタの閾値電圧がアジャステッド・ワード線ＡＷＬ0に供給されるアジャスト信号awl0の“Ｈ"レベル電圧よりも高い消去セル(図中「Ｅ」で表示)であり、アジャストセルＡＣ04〜ＡＣ07は、このアジャストセルを構成するトランジスタの閾値電圧がアジャステッド・ワード線ＡＷＬ0に供給されるアジャスト信号awl0の“Ｈ"レベル電圧よりも低いプログラムセル(図中「Ｐ」で表示)である。また、上記アジャストセルＡＣ10〜ＡＣ17のうち、アジャストセルＡＣ12〜ＡＣ15は上記消去セルＥであり、アジャストセルＡＣ10,ＡＣ11,ＡＣ16,ＡＣ17は上記プログラムセルＰである。また、上記アジャストセルＡＣ20〜ＡＣ27のうち、アジャストセルＡＣ24〜ＡＣ27は上記消去セルＥであり、アジャストセルＡＣ20〜ＡＣ23は上記プログラムセルＰである。また、上記アジャストセルＡＣ30〜ＡＣ37のうち、アジャストセルＡＣ30,ＡＣ31,ＡＣ36,ＡＣ37は上記消去セルＥであり、アジャストセルＡＣ32〜ＡＣ35は上記プログラムセルＰである。
【００２２】
また、奇数番目のメインビット線ＢＬ0,ＢＬ2,ＢＬ4,ＢＬ6,ＢＬ8は、充電信号φpreが共通にゲートに供給されるトランジスタ２８,２８,…を介して、充電電圧Ｖpreが印加されている充電線２９に接続されている。さらに、夫々の一端は、センスアンプＳＡ0,ＳＡ2,ＳＡ4,ＳＡ6,ＳＡ8に接続されている。また、奇数番目のメインビット線ＢＬ2,ＢＬ4,ＢＬ6,ＢＬ8の他端は、センスアンプＳＡ1,ＳＡ3,ＳＡ5,ＳＡ7に接続されている。これに対して、偶数番目のメインビット線ＢＬ1,ＢＬ3,ＢＬ5,ＢＬ7は、充電信号φpreが共通にゲートに供給されるトランジスタ３０,３０,…を介して、充電電圧Ｖpreが印加されている充電線３１に接続されている。
【００２３】
上記構成のメモリセルアレイを有する半導体記憶装置は、以下に詳述するように、４回のセンス動作で１本のワード線ＷＬにつながる全メモリセルＭＣの保持データを読み出すのである。図２は、上記半導体記憶装置の動作タイミングチャートである。以下、図２に従って、ワード線ＷＬ0に接続された本ブロック内のメモリセルＭＣ00〜ＭＣ07の保持データを読み出す場合を例に、本実施の形態における半導体記憶装置の動作について説明する。先ず、選択メモリセルＭＣ00〜ＭＣ07に接続されたワード線ＷＬ0のレベルを“Ｈ"にし、セレクトゲート選択信号sgのレベルを“Ｈ"にして総てのサブビット線２１をメインビット線ＢＬに接続して、読み出し動作が開始される。
【００２４】
(ａ)１回目の読み出し(メモリセルＭＣ00,ＭＣ03の読み出し)
時点ｔ0で、上記充電信号φpreのレベルを“Ｈ"にして、総てのメインビット線ＢＬを充電電圧Ｖpre(例えば１Ｖ)に充電する。また、アジャステッド・ワード線ＡＷＬ0に供給されるアジャスト信号awl0が立ち上げられる。
【００２５】
時点ｔ1で、上記充電信号φpreのレベルを“Ｌ"に戻す。そうした後、時点ｔ2で、放電信号dis0のレベルを“Ｈ"にしてメインビット線ＢＬ1〜ＢＬ3を放電する。ここで、メモリセルＭＣ00の保持データが“０(例えば、メモリセルＭＣ00を構成するトランジスタの閾値電圧がワード線ＷＬ0の“Ｈ"レベル(Ｖcc)より低い：プログラムセル)"である場合には、メインビット線ＢＬ0が、サブビット線２１,メモリセルＭＣ00及びメインビット線ＢＬ1を介して放電される。同様に、上記メモリセルＭＣ03の保持データが“０"である場合には、メインビット線ＢＬ4が、サブビット線２１,メモリセルＭＣ03およびメインビット線ＢＬ3を介して放電される。これに対して、メモリセルＭＣ00,ＭＣ03の保持データが“１(例えば、トランジスタの閾値電圧がワード線ＷＬ0の“Ｈ"レベル(Ｖcc)より高い：消去セル)"である場合には、メインビット線ＢＬ0,ＢＬ4は放電されない。
【００２６】
そこで、時点ｔ3で、上記センスアンプＳＡ0,ＳＡ4を駆動する。そして、センスアンプＳＡ0,ＳＡ4によってメインビット線ＢＬ0,ＢＬ4の電圧を検出し、電圧が降下すればメモリセルＭＣ00またはメモリセルＭＣ03の保持データは“０"であると判定し、電圧が降下しなければメモリセルＭＣ00またはメモリセルＭＣ03の保持データは“１"であると判定するのである。そして、時点ｔ4において、アジャスト信号awl0を立ち下げ、放電信号dis0のレベルを“Ｌ"にして１回目の読み出しを終了する。
【００２７】
その場合、上記メインビット線ＢＬ0〜ＢＬ8のうち、メインビット線ＢＬ1〜ＢＬ3は放電している。こうすることによって、読み出しメモリセルＭＣ03につながる放電側のメインビット線ＢＬ3に隣接するメインビット線ＢＬ2の電位をメインビット線ＢＬ3と同じにし、読み出しメモリセルＭＣ03につながる充電側(センス側)のメインビット線ＢＬ4に隣接するメインビット線ＢＬ5の電位をメインビット線ＢＬ4と同じにする。つまり、読み出しメモリセルＭＣ03の隣接メモリセルＭＣ02,ＭＣ04夫々のソース電位とドレイン電位とを同じにするのである。そして、読み出しメモリセルＭＣ03とこの読み出しメモリセルＭＣ03に最も近い読み出しメモリセルＭＣ00とは、放電側同士を向かい合わせにし、且つ、その状態で充電側同士の距離を可能な限り離すことができる。したがって、読み出しメモリセルＭＣ03に対する隣接メモリセルＭＣ02,ＭＣ04からのリーク電流の影響を最小限に止めることができるのである。尚、読み出しメモリセルＭＣ00についても同じことが言える。
【００２８】
また、上記アジャスト信号awl0によって活性化されるアジャストセルＡＣ00〜ＡＣ07のうち、放電信号dis0によって放電されるメインビット線ＢＬ1〜ＢＬ3に接続されるアジャストセルＡＣ00〜ＡＣ03は消去セルＥであり、それ以外のアジャストセルＡＣ04〜ＡＣ07はプログラムセルＰである。こうすることによって、読み出しメモリセルＭＣ03の保持データを読み出す際に、プログラムセルＰであるアジャストセルＡＣ04〜ＡＣ07を通じてメインビット線ＢＬ4にリーク電流が流れ込み、メモリセルＭＣ04〜ＭＣ07が総て上記消去セルである場合と何れか一つが上記プログラムセルである場合とのリーク電流のばらつき(換言すれば、メインビット線ＢＬ4の電圧のばらつき)が無くなるのである。つまり、読み出しメモリセルＭＣ03の隣接メモリセルの保持データが“０"の場合と“１"の場合とのリーク電流のばらつきが無くなるのである。尚、読み出しメモリセルＭＣ00についても同じことが言える。
【００２９】
(ｂ)２回目の読み出し(メモリセルＭＣ02,ＭＣ05の読み出し)
時点ｔ5で、上記充電信号φpreのレベルを“Ｈ"にして、総てのメインビット線ＢＬを充電電圧Ｖpreに充電する。また、アジャステッド・ワード線ＡＷＬ1に供給されるアジャスト信号awl1が立ち上げられる。
【００３０】
時点ｔ6で、上記充電信号φpreのレベルを“Ｌ"に戻す。そうした後、時点ｔ7で、放電信号dis1のレベルを“Ｈ"にしてメインビット線ＢＬ3〜ＢＬ5を放電する。そして、時点ｔ8で、センスアンプＳＡ2,ＳＡ6を駆動してメインビット線ＢＬ2,ＢＬ6の電圧を検出して、上記メモリセルＭＣ02,ＭＣ05の保持データを判定する。そして、時点ｔ9で、アジャスト信号awl1を立ち下げ、放電信号dis1のレベルを“Ｌ"にして２回目の読み出しを終了する。
【００３１】
その場合に、上記メインビット線ＢＬ0〜ＢＬ8のうち、メインビット線ＢＬ3〜ＢＬ5は放電している。したがって、読み出しメモリセルＭＣ05の隣接メモリセルＭＣ04,ＭＣ06夫々のソース電位とドレイン電位とが同じになる。また、読み出しメモリセルＭＣ05とこの読み出しメモリセルＭＣ05に最も近い読み出しメモリセルＭＣ02とは、放電側同士を向かい合わせにし、且つ、その状態で充電側同士の距離を可能な限り離されている。したがって、読み出しメモリセルＭＣ05に対する隣接メモリセルＭＣ04,ＭＣ06からのリーク電流の影響を最小限に止めることができる。尚、読み出しメモリセルＭＣ02についても同じことが言える。
【００３２】
また、上記アジャスト信号awl1によって活性化されるアジャストセルＡＣ10〜ＡＣ17のうち、放電信号dis1によって放電されるメインビット線ＢＬ3〜ＢＬ5に接続されるアジャストセルＡＣ12〜ＡＣ15は消去セルＥであり、それ以外のアジャストセルＡＣ10,ＡＣ11,ＡＣ16,ＡＣ17はプログラムセルＰである。したがって、読み出しメモリセルＭＣ05の保持データを読み出す際に、メモリセルＭＣ01,ＭＣ01,ＭＣ06,ＭＣ07が総て上記消去セルである場合と何れか一つが上記プログラムセルである場合とのリーク電流のばらつきを無くすことができる。尚、読み出しメモリセルＭＣ02についても同じことが言える。
【００３３】
(ｃ)３回目の読み出し(メモリセルＭＣ04,ＭＣ07の読み出し)
時点ｔ10で、上記充電信号φpreのレベルを“Ｈ"にして、総てのメインビット線ＢＬを充電電圧Ｖpreに充電する。また、アジャステッド・ワード線ＡＷＬ2に供給されるアジャスト信号awl2が立ち上げられる。
【００３４】
時点ｔ11で、上記充電信号φpreのレベルを“Ｌ"に戻す。そうした後に、時点ｔ12で、放電信号dis2のレベルを“Ｈ"にしてメインビット線ＢＬ5〜ＢＬ7を放電する。そして、時点ｔ13で、上記センスアンプＳＡ3,ＳＡ7を駆動してメインビット線ＢＬ4,ＢＬ8の電圧を検出し、メモリセルＭＣ04,ＭＣ07の保持データを判定する。そして、時点ｔ14で、アジャスト信号awl2を立ち下げ、放電信号dis2のレベルを“Ｌ"にして３回目の読み出しを終了する。
【００３５】
その場合に、上記メインビット線ＢＬ0〜ＢＬ8のうち、メインビット線ＢＬ5〜ＢＬ7は放電している。したがって、読み出しメモリセルＭＣ04の隣接メモリセルＭＣ03,ＭＣ05夫々のソース電位とドレイン電位とが同じになる。また、読み出しメモリセルＭＣ04とこの読み出しメモリセルＭＣ04に最も近い読み出しメモリセルＭＣ07とは、放電側同士を向かい合わせにし、且つ、その状態で充電側同士の距離を可能な限り離されている。したがって、読み出しメモリセルＭＣ04に対する隣接メモリセルＭＣ03,ＭＣ05からのリーク電流の影響を最小限に止めることができる。尚、読み出しメモリセルＭＣ07についても同じことが言える。
【００３６】
また、上記アジャスト信号awl2によって活性化されるアジャストセルＡＣ20〜ＡＣ27のうち、放電信号dis2によって放電されるメインビット線ＢＬ5〜ＢＬ7に接続されるアジャストセルＡＣ24〜ＡＣ27は消去セルＥであり、それ以外のアジャストセルＡＣ20〜ＡＣ23はプログラムセルＰである。したがって、読み出しメモリセルＭＣ04の保持データを読み出す際に、メモリセルＭＣ00〜ＭＣ03が総て上記消去セルである場合と何れか一つが上記プログラムセルである場合とのリーク電流のばらつきを無くすことができる。尚、読み出しメモリセルＭＣ07についても同じことが言える。
【００３７】
(ｄ)４回目の読み出し(メモリセルＭＣ01,ＭＣ06の読み出し)
時点ｔ15で、上記充電信号φpreのレベルを“Ｈ"にして、総てのメインビット線ＢＬを充電電圧Ｖpreに充電する。また、アジャステッド・ワード線ＡＷＬ3に供給されるアジャスト信号awl3が立ち上げられる。
【００３８】
時点ｔ16で、上記充電信号φpreのレベルを“Ｌ"に戻す。そうした後に、時点ｔ17で、放電信号dis3のレベルを“Ｈ"にしてメインビット線ＢＬ0,ＢＬ1,ＢＬ7,ＢＬ8を放電する。そして、時点ｔ18で、上記センスアンプＳＡ1,ＳＡ5を駆動してメインビット線ＢＬ2,ＢＬ6の電圧を検出し、メモリセルＭＣ01,ＭＣ06の保持データを判定する。そして、時点ｔ19で、上記ワード線ＷＬ0のレベルを立ち下げ、上記セレクトゲート選択信号sgのレベルを“Ｌ"にし、上記アジャスト信号awl3を立ち下げ、放電信号dis3のレベルを“Ｌ"にして４回目の読み出しを終了する。
【００３９】
その場合に、上記メインビット線ＢＬ0〜ＢＬ8のうち、メインビット線ＢＬ0,ＢＬ1,ＢＬ7,ＢＬ8は放電している。したがって、読み出しメモリセルＭＣ01の隣接メモリセルＭＣ00,ＭＣ02夫々のソース電位とドレイン電位が同じになる。また、読み出しメモリセルＭＣ01とこの読み出しメモリセルＭＣ01に最も近い読み出しメモリセルＭＣ06とは、充電側同士を向かい合わせにし、且つ、その状態で充電側同士の距離を可能な限り離されている。したがって、読み出しメモリセルＭＣ01に対する隣接メモリセルＭＣ00,ＭＣ02からのリーク電流の影響を最小限に止めることができる。尚、読み出しメモリセルＭＣ06についても同じことが言える。
【００４０】
また、上記アジャスト信号awl3によって活性化されるアジャストセルＡＣ30〜ＡＣ37のうち、放電信号dis3によって放電されるメインビット線ＢＬ0,ＢＬ1,ＢＬ7,ＢＬ8に接続されるアジャストセルＡＣ30,ＡＣ31,ＡＣ36,ＡＣ37は、消去セルＥであり、それ以外のアジャストセルＡＣ32〜ＡＣ35はプログラムセルＰである。したがって、読み出しメモリセルＭＣ01の保持データを読み出す際に、メモリセルＭＣ02〜ＭＣ05が総て上記消去セルである場合と何れか一つが上記プログラムセルである場合とのリーク電流のばらつきを無くすことができる。尚、読み出しメモリセルＭＣ06についても同じことが言える。
【００４１】
このように、本実施の形態においては、１回目でメモリセルＭＣ00,ＭＣ03を読み出し、２回目でメモリセルＭＣ02,ＭＣ05を読み出し、３回目でメモリセルＭＣ04,ＭＣ07の読み出し、４回目でメモリセルＭＣ01,ＭＣ06を読み出すので、４回で１ブロックの全メモリセルＭＣ00〜ＭＣ07を読み出すことができる。そして、同様の動作を全ブロック同時に行うことによって、４回のセンス動作で１本のワード線ＷＬ0につながる全メモリセルＭＣ00〜ＭＣ0mの保持データの読み出しを行うことができる。
【００４２】
その場合に、全メモリセルＭＣを一旦充電電圧Ｖpreに充電した後に、１ブロックに関して、１回の読み出し動作で読み出される２つのメモリセルＭＣのうちの一方につながる２本のメインビット線ＢＬと他方につながる２本のメインビット線ＢＬとのうち、近い側に位置する２本のメインビット線ＢＬとその２本のメインビット線ＢＬの間に在る全メインビット線ＢＬ、または、遠い側に位置する２本のメインビット線ＢＬとその２本のメインビット線ＢＬの外側に在る全メインビット線ＢＬを、放電するようにしている。
【００４３】
したがって、上記読み出しメモリセルに隣接する２つのメモリセルＭＣ夫々のソース電位とドレイン電位とを同じにできる。また、両読み出しメモリセルは、放電側同士あるいは充電側同士を向かい合わせにし、且つ、その状態で充電側同士の距離を可能な限り離すことができる。その結果、読み出しメモリセルに対する両隣接メモリセルからのリーク電流の影響を最小限に止めることができる。すなわち、同時に読み出すメモリセルの間隔を小さくでき、１ブロック８個のメモリセルＭＣから２個のメモリセルＭＣを同時に支障なく読み出すことができるのである。
【００４４】
さらに、上記放電されるメインビット線ＢＬに接続されるアジャストセルＡＣを消去セルＥとし、それ以外のアジャストセルＡＣをプログラムセルＰとするようにしている。したがって、読み出しメモリセルの保持データを読み出す際に、上記充電されたメインビット線ＢＬに接続されるアジャストセルＡＣ(プログラムセルＰ)を通じてセンスアンプＳＡでセンスされるメインビット線ＢＬにリーク電流が流れ込むことになる。そのために、ソース/ドレイン共に充電メインビット線に接続されるメモリセルＭＣが総て上記消去セルの場合と何れか一つが上記プログラムセルの場合とのリーク電流のばらつきが少なくなる。
【００４５】
図３は、１回の読み出し処理時に、上記センスアンプＳＡによってセンスされるメインビット線ＢＬの電圧変化である。図中、「Ｅ」は読み出しメモリセルが上記消去セルである場合の電圧変化であり、「Ｐ」は読み出しメモリセルが上記プログラムセルである場合の電圧変化である。また、上記「Ｅ,Ｐ」の添え番号「１」は隣接メモリセルが上記消去セルの場合であり、「２」は隣接メモリセルが上記プログラムセルの場合である。図４は、アジャステッド・ワード線ＡＷＬおよびアジャストセルＡＣを用いない従来の半導体記憶装置における図３に相当する図である。
【００４６】
図４より、アジャステッド・ワード線ＡＷＬおよびアジャストセルＡＣを用いない場合には、センスメインビット線に対する読み出しメモリセルの隣接メモリセルからのリーク電流の影響が、隣接メモリセルが上記消去セルである場合と上記プログラムセルである場合とで異なる。したがって、従来の半導体記憶装置の場合には、同時に読み出すメモリセルの間隔を大きく取る必要があり、１ブロック８個のメモリセルから同時に読み出せるメモリセル数は１個が限度である。結果として、１ブロック８個のメモリセルに対する読み出しに８回のセンス動作が必要となる。
【００４７】
これに対して、本実施の形態における半導体記憶装置の場合には、センスされるメインビット線ＢＬに、充電されたメインビット線ＢＬに接続されるアジャストセルＡＣ(プログラムセルＰ)を通じてリーク電流が流れ込む。そのため、図３に示すように、隣接メモリセルからのリーク電流の影響が、隣接メモリセルが上記消去セルである場合と上記プログラムセルである場合とでばらつかなくなり、両曲線が交差する点Ａが存在する。したがって、この点Ａにセンス開始時間を設定することによって、隣接メモリセルからのリーク電流によるセンスメインビット線の電圧のばらつきが小さくなる。したがって、同時に読み出すメモリセルの間隔を小さくでき、１ブロック８個のメモリセルに対する４回のセンス動作での読み出しを可能にする。
【００４８】
ところで、１ブロック８本のメインビット線ＢＬに対して３本のメインビット線ＢＬを放電する上記実施の形態では、放電メインビット線と読み出しメモリセルとの関係を見てみると図５に示すようになっている。図５において、「０」は放電メインビット線を示し、「１」は充電メインビット線を示す。また、放電/充電を示す「０」,「１」の横にはその場合の読み出しメモリセルを示している。図５より、ソースあるいはドレインの何れか一方が放電メインビット線に接続され何れか他方が充電メインビット線に接続されている２つのメモリセルＭＣを読み出しメモリセルとすることによって、
（Ａ）  読み出しメモリセルの両隣接メモリセル夫々のソース電位とドレイン電位を同じ        にする。
（Ｂ）  読み出しメモリセルとこの読み出しメモリセルに最も近い読み出しメモリセルと        を、放電側同士あるいは充電側同士を向かい合わせにし、且つ、その状態で充電        側同士の距離を可能な限り離す。
ことを実現している。
【００４９】
そして、ソースまたはドレインの何れか一方が放電メインビット線に接続され何れか他方が充電メインビット線に接続されている２つのメモリセルＭＣを読み出しメモリセルとすることは、何も、１ブロック８本のメインビット線ＢＬに対して、１回の読み出し時に、３本のメインビット線ＢＬを放電することのみによって実現できるものではなく、図６に示すように、１ブロック８本のメインビット線ＢＬに対して１本のメインビット線ＢＬを放電する場合、２本のメインビット線ＢＬを放電する場合、４本のメインビット線ＢＬを放電する場合、５本のメインビット線ＢＬを放電する場合、６本のメインビット線ＢＬを放電する場合にも実現できる。つまり、１ブロック当たりｍ本のメインビット線ＢＬに対して、１回の読み出し時に、「１」以上「ｍ−２(読み出しメモリセル数)」以下の連続して配列されたメインビット線ＢＬを放電することよって実現できるのである。尚、この場合、放電メインビット線の位置および本数の変化に応じて、アジャストセルＡＣにおけるプログラムセルＰの位置および個数も変える必要がある。
【００５０】
尚、上記アジャストセルＡＣの構成は、図１に示す構成に限定されるものではない。図７は、図１におけるアジャストセルＡＣ00〜ＡＣ07他の構成例を示す。
【００５１】
図７では、読み出しメモリセルＭＣ00,ＭＣ03と同じメインビット線ＢＬ0,ＢＬ1,ＢＬ3,ＢＬ4に接続されているアジャストセルＡＣ00,ＡＣ03のみを消去セルＥとし、他のアジャストセルＡＣ01,ＡＣ02,ＡＣ04〜ＡＣ07をプログラムセルＰとしている。こうして、アジャストセルＡＣ01,ＡＣ02をプログラムセルＰにすることによって、放電前のメインビット線ＢＬ1〜ＢＬ3の電位を配線抵抗の差異等に拘わらず略同一に揃えて、メインビット線ＢＬ1〜ＢＬ3を放電する際の放電時間を揃えることができる。
【００５２】
尚、上記実施の形態においては、上記隣接メモリセルが消去セルであってもプログラムセルであっても隣接メモリセルから読み出しメモリセルへのリーク電流のばらつきを同じにする抵抗相当素子として、アジャステッド・ワード線ＡＷＬと不揮発メモリセルであるアジャストセルＡＣとを用いている。しかしながら、この発明はこれに限定されるものではなく、上述のようなリーク電流を発生させる抵抗相当素子であれば何でもよい。但し、上記抵抗相当素子として不揮発性メモリセルを用いた場合には、データ保持用の不揮発性メモリセルＭＣと同じ不揮発性メモリセルを用いることができ、上記抵抗相当素子が占める面積を小さくできる。
【００５３】
図８は上記抵抗相当素子の他の例を示す。図８では、図７においてプログラムセルＰとしているアジャストセルＡＣ01,ＡＣ02,ＡＣ04〜ＡＣ07のうち、放電されるメインビット線ＢＬ1〜ＢＬ3に接続されるアジャストセルＡＣ01,ＡＣ02に相当する素子として、アジャステッド・ワード線ＡＷＬ0Ｈに共通にゲートが接続されたトランジスタ３５,３５を用いている。一方、放電されないメインビット線ＢＬ4〜ＢＬ8に接続されるアジャストセルＡＣ04〜ＡＣ07に相当する素子として、アジャステッド・ワード線ＡＷＬ0Ｍに共通にゲートが接続されたトランジスタ３６,３６,…を用いている。ここで、放電されるメインビット線ＢＬ1〜ＢＬ3間は低抵抗の方が好ましいので、アジャステッド・ワード線ＡＷＬ0Ｈには高い電圧を与える。一方、放電されないメインビット線ＢＬ4〜ＢＬ8間は高抵抗の方が好ましいので、アジャステッド・ワード線ＡＷＬ0Ｍには低い電圧を与える。
【００５４】
また、上記メモリセルＭＣは、上述のようなトリプルウェルの中に構成されて非対象な濃度を有する拡散領域ｎ＋と拡散領域ｎ−を有するメモリセルに限定されるものではなく、通常のＮＯＲ型等のメモリセルであっても構わない。また、上記実施の形態においては、１ブロックｍ本のメインビット線ＢＬのうち１本〜(ｍ−２)本のメインビット線ＢＬを放電することと、全充電メインビット線間を抵抗相当素子で接続することとの両方を実施している。しかしながら、この発明は、何れか一方のみを実施しても構わない。
【００５５】
【発明の効果】
以上より明らかなように、仮想グランド方式による半導体記憶装置において、第１スイッチング素子によって、ビット線の夫々を充電電源に接続して上記ビット線を充電し、制御手段による制御の下に第２スイッチング素子によって、連続して配列されたｍ本のビット線毎に、１本以上且つ(ｍ−２)本以下の所定本数の連続して配列されたビット線の夫々を接地ラインに接続して放電するので、放電ビット線と充電ビット線とに接続された不揮発性メモリセルをオンしてこのオンされた不揮発性メモリセルに接続された充電ビット線の電圧をセンスすれば、当該不揮発性メモリセルの保持データを読み出すことができる。その場合に、上記放電ビット線と充電ビット線とに接続された不揮発性メモリセルは１ブロックｍ個の不揮発性メモリセル中に必ず２個存在するので、同時に２個の不揮発性メモリセルの保持データを読み出すことができる。
【００５６】
さらに、読み出し対象の不揮発性メモリセル(読み出しセル)に隣接する２個の不揮発性メモリセルに接続されている２本のビット線の電位は同じであり、上記読み出しセルは放電ビット線同士あるいは充電ビット線同士を対向させて位置しているので、当該読み出しセルに対する隣接不揮発性メモリセルからのリーク電流の影響を最小限に止めることができる。したがって、上記一度に読み出せる２個の不揮発性メモリセル間の間隔を狭くでき、上記１ブロックの不揮発性メモリセル数を８個にすることが可能となる。
【００５７】
さらに、上記接地ラインに接続される互いに隣り合う２本のビット線間および上記接地ラインに接続されない互いに隣り合う２本のビット線間に、オン状態でリーク電流が発生するような閾値電圧を有する抵抗相当素子としての不揮発性メモリセルを設けたので、上記放電ビット線と充電ビット線とに接続された不揮発性メモリセルの保持データを読み出す際に、上記接地ラインに接続されない互いに隣り合う２本のビット線間の抵抗相当素子としての不揮発性メモリセルをオンすることによってリーク電流が発生し、センスされるビット線に流れ込む。したがって、上記読み出しセルに隣接した不揮発性メモリセルの閾値電圧(すなわち保持データ)の差異によるセンス電圧のばらつきを少なくできる。
【００５８】
すなわち、この発明によれば、上記読み出しセルに対する隣接セルの影響を更に少なくでき、上記１ブロック８個の不揮発性メモリセルにおける同時に２個の不揮発性メモリセルの読み出しを何の支承もなく実現できる。
【００５９】
さらに、上記接地ラインに接続される互いに隣り合う２本のビット線間を接続している上記抵抗相当素子としての不揮発性メモリセルを、不揮発性メモリセル駆動手段によって、上記ビット線と接地ラインとが接続される前にオンするので、上記接地ラインに接続される上記所定数のビット線間にリーク電流を発生させて、上記接地されるビット線における放電前の電位を配線抵抗に拘わらず略同一電位に揃えることができる。したがって、上記接地されるビット線が放電される際の放電時間を揃えることができる。
【００６０】
また、本発明の半導体記憶装置における上記抵抗相当素子は、接地されない互いに隣り合う２本のビット線にソースとドレインとが接続されてゲートに第１の所定電圧が印加される第１トランジスタと、接地される互いに隣り合う２本のビット線にソースとドレインとが接続されてゲートに上記第１の所定電圧より高い第２の所定電圧が印加されて上記第１トランジスタよりも低いオン抵抗を呈する第２トランジスタとで構成されているので、上記第１,第２トランジスタによって、接地されるビット線間および接地されないビット線間にリーク電流を発生させることができる。その場合に、接地されるビット線間に接続される第２トランジスタのオン抵抗が小さくなっているために、上記接地されるビット線を速やかに放電できる。
【図面の簡単な説明】
【図１】この発明の半導体記憶装置における等価回路図である。
【図２】図１に示す半導体記憶装置の読み出し動作のタイミングチャートである。
【図３】センスメインビット線の電圧変化に対する隣接メモリセルの保持データの影響を示す図である。
【図４】従来の半導体記憶装置におけるセンスメインビット線の電圧変化に対する隣接メモリセルの保持データの影響を示す図である。
【図５】放電メインビット線と読み出しメモリセルとの関係を示す図である。
【図６】１ブロック８本のメインビット線に対して１,２,４〜６本のメインビット線を放電する場合における放電メインビット線と読み出しメモリセルとの関係を示す図である。
【図７】図１とは異なるアジャストセルＡＣの構成を示す図である。
【図８】図１とは異なる抵抗相当素子の構成例を示す図である。
【図９】従来の半導体記憶装置における等価回路図である。
【図１０】図９に示す半導体記憶装置におけるセンスメモリセルと隣接メモリセルとの保持データによる拡散ビット線の電位を示す図である。
【符号の説明】
２１…サブビット線、
２２〜２８,３０,３５,３６…トランジスタ、
ＷＬ…ワード線、                  ＢＬ…メインビット線、
ＭＣ…メモリセル、                ＡＷＬ…アジャステッド・ワード線、
ＡＣ…アジャストセル、            ＳＡ…センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003608919.tif 000007
【図７】
0003608919.tif 000008
【図８】
0003608919.tif 000009
【図９】
0003608919.tif 000010
【図１０】
0003608919.tif 000011