(57)【特許請求の範囲】
【請求項１】
Ａ．パルス列が入力され、能動素子が縦続接続され、その縦続接続の複数の段間の一つから選択的にパルス列を取り出すことにより、複数の遅延時間の一つの遅延を与えた遅延パルスを出力するＣＭＯＳ型ＩＣによって構成された可変遅延回路と、
Ｂ．上記可変遅延回路から出力されるパルスをカウンタによって計数し、カウンタの計数値が所定値に一致する毎に上記可変遅延回路から出力されるパルスを抽出するレート切替回路と、
によって構成したことを特徴とする可変分周遅延パルス発生回路。
【発明の詳細な説明】
【０００１】
この発明は例えば半導体集積回路で構成されるメモリを試験する試験装置等に利用することができる可変分周遅延パルス発生回路に関する。
【０００２】
【従来の技術】
メモリを試験する装置では、基準クロックの周期（テストサイクルの周期）と基準クロックの位相から各種遅延時間が異なるタイミング信号を発生させる必要がある。
図３に従来のタイミング信号発生回路の一例を示す。図中１０はテスト周期を切替るレート切替回路、２０は可変遅延回路を示す。レート切替回路１０は一般に可変分周器とも呼ばれ、入力端子１１から入力されるクロックを任意の分周比で分周して取出す動作を行なう。
【０００３】
つまり、入力端子１１に入力されたクロックＣＬＫ（図４Ａ）はカウンタ１２に入力され、カウンタ１２に入力されるクロック数を計数する。カウンタ１２の計数出力を一致検出回路１４に入力し、この一致検出回路１４で分周数設定器１３に設定した分周数と比較し、分周数設定器１３に設定した分周数とカウンタ１２の計数値とが一致する毎に一致検出回路１４から例えばＨ論理の検出信号を出力させ、この検出信号でアンドゲート１５を開に制御し、アンドゲート１５からクロックＣＬＫを１個取出す。このようにして取出したパルスＣＰ（図４Ｂ）はクロックＣＬＫを分周数設定器１３に設定した分周数に従って分周された周期となり、テスト周期Ｔを規定する。尚、カウンタはアンドゲート１５から取出したパルスＣＰによりリセットされる。
【０００４】
レート切替回路１０から取出されたパルスＣＰは可変遅延回路２０でクロックＣＬＫの周期の範囲内で任意の時間遅延されて取出される。（尚、クロックパルスＣＬＫの周期を単位とする遅延時間は分周器等で構成される他の遅延回路で与えられる）可変遅延回路２０は遅延素子として一般にＣＭＯＳ型ＩＣに形成された能動素子列Ａを利用する。図の例ではバッファ増幅素子を縦続接続して、その縦続接続の各段間からパルスＣＰを取出すことにより、任意の遅延時間τが与えられた遅延パルスＣＣＰ（図４Ｃ）取出すように構成した場合を示す。アンドゲート群Ｇは能動素子列Ａの何段目の段間からパルスＣＰを取出すかを制御する切替回路を構成している。Ｊはアンドゲート群Ｇの中のどのアンドゲートを開に制御するかを決定する制御回路を示す。アンドゲート群Ｇで取出した遅延パルスＣＣＰはオアゲートＯＲを通じて取出され、出力端子２１に入力されたパルスＣＰの位相から任意の時間τだけ遅延されたパルスＣＣＰが取出される。
【０００５】
遅延素子として従来よりＣＭＯＳ型ＩＣに形成された能動素子列Ａを利用している。ＣＭＯＳ型ＩＣを用いる理由としてはＣＭＯＳ型ＩＣは静止状態（無信号状態）では電力消費量が極少であるため、回路の発熱量が小さいためである。
ＣＭＯＳ型ＩＣは静止状態では確かに電力消費量は少ない。
然し乍ら、信号が与えられ、オン，オフ動作を繰返すと電力を消費する。従ってパルスＣＰの供給個数が変動すると電力消費量が変動する。電力消費量が変動すると、回路基板の温度が変動し、この温度変動により能動素子列Ａの遅延時間τが変動する不都合がある。つまり、レート切替回路１０において、分周数を変更し、パルスＣＰの周期Ｔを変更すると可変遅延回路２０の遅延時間τが変動してしまう不都合がある。
【０００６】
このため従来は遅延素子として利用する能動素子列Ａに近接してダミーの能動素子列ＡＡを設け、このダミー能動素子列ＡＡにパルス列、例えばクロックＣＬＫを与え、レート切替回路１０からパルスＣＰが出力される毎に能動素子列ＡＡの入口に設けたゲート２２を閉に制御し、ダミー能動素子列ＡＡに供給しているクロックＣＬＫを１個分だけ欠除し、ＣＭＯＳ型ＩＣの全体に供給されるパルスの総数を一定に揃え、ＣＭＯＳ型ＩＣ内の温度を一定温度に維持するようにしている。
【０００７】
【発明が解決しようとする課題】
上述したように、ＣＭＯＳ型ＩＣ内の温度を一定温度に維持するために、従来はダミー能動素子群ＡＡを設けている。従って可変遅延回路２０の回路規模が大きくなってしまう不都合がある。
この発明の目的は可変遅延回路の回路規模を小さくすることができる遅延発生回路を提供しようとするものである。
【０００８】
【課題を解決するための手段】
この発明では可変遅延回路の後段にレート切替回路を設け、可変遅延回路で入力されるクロックパルスの全てに対して予め目的とする遅延時間を与え、その遅延したパルス列を任意の周期に分周するように構成したものである。
従ってこの発明の構成によれば遅延回路を構成する能動素子列には常に入力されるクロックパルスの全量が与えられるからこの能動素子列の他に、ダミーの能動素子列を設ける必要がない。従って可変遅延回路の回路規模を半減することができる。
【０００９】
【実施例】
図１にこの発明の実施例を示す。図１において図３と対応する部分には同一符号を付して示す。この発明では可変遅延回路２０をレート切替回路１０の前段に配置した構成とするものである。
つまり、可変遅延回路２０の入力端子２３にクロックパルスＣＬＫを入力し、その入力したクロックパルスＣＬＫの全量を可変遅延回路２０の能動素子列Ａに供給する。ゲート群Ｇによって能動素子列Ａの任意の段間から遅延したパルスＣＬＫＫ（図２Ｂ）を取出す。この遅延パルスＣＬＫＫをオアゲートＯＲを通じて取出し、レート切替回路１０に入力する。
【００１０】
レート切替回路１０ではカウンタ１２の計数値が分周数設定器１３に設定した数値に達する毎に、一致検出回路１４からＨ論理の一致検出信号を出力させ、そのＨ論理信号でアンドゲート１５を開口制御する。アンドゲート１５では、オアゲートＯＲから出力される遅延パルスを、この例ではクロックパルスＣＬＫの３周期毎に取出し、出力端子１６に試験周期Ｔを与えるパルスＣＣＰ（図２Ｃ）を出力する。出力端子１６に出力されるパルスＣＣＰは基準タイミングＴ0 （クロックパルスＣＬＫの位相）から時間τだけ遅延し、クロックパルスＣＬＫの図の例では３周期分の周期Ｔのレート周期として規定される。
【００１１】
【発明の効果】
以上説明したように、この発明によれば、可変遅延回路２０をレート切替回路１０の前段に設けたから、可変遅延回路２０に与えられるクロックパルスＣＬＫの全量が可変遅延回路２０の遅延素子を構成する能動素子列Ａに入力される。従って能動素子列Ａに入力されるパルスの数は、レート切替回路１０のレート周期Ｔを変更しても変化しないから、ＣＭＯＳ型ＩＣ内の温度は一定値に維持され、よって遅延時間が変動することはなく、安定したタイミング信号を発生させることができる。
【図面の簡単な説明】
【図１】この発明の一実施例を示す接続図。
【図２】図１の動作を説明する波形図。
【図３】従来の技術を説明するための接続図。
【図４】図３の動作を説明するための波形図。
【符号の説明】
１０    レート切替回路
１２    カウンタ
１３    分周数設定器
１４    一致検出回路
１５    アンドゲード
１６    出力端子
２０    可変遅延回路
２３    入力端子
【図１】
0003674982.tif 000002
【図２】
0003674982.tif 000003
【図３】
0003674982.tif 000004
【図４】
0003674982.tif 000005