(57)【特許請求の範囲】
【請求項１】
第１の幅の第１導体と、
第２の幅の第２導体と、
前記第１の幅と同じ距離だけ離れた第１の向かい合った端と前記第２の幅と同じ距離だけ離れた第２の向かい合った端とを有し、かつ前記第１の向かい合った端は前記第１の導体に整列された第１の終端面を備え、この第１の終端面が前記第１導体に接続しているステアリング部であって、このステアリング部を介して電流が一方向に流れるようにしたステアリング部と、
前記ステアリング部に直列に接続され、前記第１の幅と同じ距離だけ離れた第３の向かい合った端と前記第２の幅と同じ距離だけ離れた第４の向かい合った端とを有し、かつ前記第４の向かい合った端は前記第２の導体に整列された第２の終端面を備え、かつ前記ステアリング部に対する電流印加に応答してプログラム状態を保持する状態変化部であって、この状態変化部の前記第２の終端面が前記第２導体に接続している状態変化部と、
から成り、前記ステアリング部と状態変化部が互いに垂直方向に整列されているメモリ・セル。
【請求項２】
第１導体と、
第２導体と、
それぞれが間隔を空けた第１、第２の端を有する第１、第２の向かい合った方形終端面を有する柱部分であって、前記第１の方形終端面を終端とし、かつ１つの方向に電流をよりよく流すステアリング部と、前記第２の方形終端面を終端とし、かつ前記ステアリング部に対する電流印加に応答して状態を記録する状態変化部とを備えた柱部分と、
から成り、
前記柱部分の第１の方形終端面の間隔を空けた第１の端は前記第１導体に整列されており、かつ前記柱部分の第１の方形終端面が該第１導体に接続され、さらに、
前記柱部分の第２の方形終端面の間隔を空けた第２の端は前記第２導体に整列されており、かつ前記柱部分の第２の方形終端面が該第２導体に接続されているメモリ・セル。
【請求項３】
第１導体と、
第２導体と、
第３導体と、
前記第１導体と第２導体との間に設けられ、それぞれが間隔を空けた第１、第２の端を有する第１、第２の向かい合った方形終端面を有する第１の柱部分であって、前記第１の方形終端面を終端とし、かつ１つの方向に電流をよりよく流す第１のステアリング部と、前記第２の方形終端面を終端とし、かつ前記第１のステアリング部に対する電流印加に応答して状態を記録する第１の状態変化部とを備えた第１の柱部分と、
前記第２導体と第３導体との間に設けられ、それぞれが間隔を空けた第３、第４の端を有する第３、第４の向かい合った方形終端面を有する第２の柱部分であって、前記第４の方形終端面を終端とし、かつ１つの方向に電流をよりよく流す第２のステアリング部と、前記第３の方形終端面を終端とし、かつ前記第２のステアリング部に対する電流印加に応答して状態を記録する第２の状態変化部とを備えた第２の柱部分と、
から成り、
前記第１の柱部分の第１の方形終端面の間隔を空けた第１の端は前記第１導体に整列されており、かつ前記第１の柱部分の第１の方形終端面が該第１導体に接続され、
前記第１の柱部分の第２の方形終端面の間隔を空けた第２の端は前記第２導体に整列されており、かつ前記第１の柱部分の第２の方形終端面が該第２導体に接続され、さらに
前記第２の柱部分の第４の方形終端面の間隔を空けた第４の端は前記第３導体に整列されており、かつ前記第２の柱部分の第４の方形終端面が該第３導体に接続され、
前記第２の柱部分の第３の方形終端面の間隔を空けた第３の端は前記第２導体に整列されており、かつ前記第２の柱部分の第３の方形終端面が該第２導体に接続されているメモリ・セル。
【請求項４】
前記第１導体、第２導体及び第３導体に結合して、前記第１、第２の柱部分のそれぞれの状態変化部の状態を変更する回路を有する半導体基板とを、さらに備えた請求項３に記載のメモリ・セル。
【発明の詳細な説明】
【０００１】
（発明の背景）
（１．発明の分野）
本発明は、低コストで高密度の半導体メモリに関し、とりわけ電源が取り外されたときにそのメモリに格納されたデータが失われないかまたは変化しない「不揮発性」の半導体メモリに関する。
【０００２】
（２．発明の背景）
より高密度な半導体メモリに対する要求は常に増しており、需要者は（殆ど）三年毎にチップ当たりのビット数が４倍になるメモリをより大量に購入し続けている。市場のニーズに合致するためにより低コストで高密度が要求されている。
【０００３】
半導体不揮発性メモリには２つの部類があってそれは、（１）製造工程の中でデータが永久的に書き込まれてその内容が後になって変更できない「マスクＲＯＭ」または「製造時プログラムＲＯＭ」と呼ばれるもの、（２）データが工場出荷後にメモリ装置に供給されるものである。後者の部類は、この半導体メモリ・チップが最終用途に行き渡ってから「フィールド」でユーザによって内容を書き込むことができるため、「フィールド・プログラマブル・メモリ」と呼ばれる。
【０００４】
フィールド・プログラマブル・メモリはさらに「一回書き込み」メモリと「書き込み／消去／再書き込み」メモリに分類される。一回書き込みのものは「ＰＲＯＭ」（プログラマブルＲＯＭ）または「ＯＴＰＲＯＭ」（一回型プログラマブルＲＯＭ）と呼ばれる。書き込み／消去／再書き込み可能なメモリは「ＵＶＥＰＲＯＭ」（紫外線消去型プログラマブルＲＯＭ）または「ＥＥＰＲＯＭ」（電気的消去型プログラマブルＲＯＭ）または「フラッシュＥＥＰＲＯＭ」（高速フレキシブルＥＥＰＲＯＭ）と呼ばれた。対称的に、マスクＲＯＭの内容は製造時に永久的に保存され、それゆえに消去不可能であって実効的には「工場で一回きり書き込み」型のメモリである。
【０００５】
フィールド・プログラマブル・メモリはマスクＲＯＭよりもはるかに柔軟性がある。なぜなら、それらによってシステム製造業者は多くの用途に単一の一般的なパートタイプを作成し、システム製品の流れの中でずっと後になって数多くの多様な方法でこの部分タイプを個人専用にする（メモリ内容をプログラムする）ことができるからである。このような柔軟性はシステム業者が種々のシステム製品の中で要求に応じた変化、システム製品の更新または改訂に適合することを予めプログラムされたマスクＲＯＭの既存のものをスクラップにする（破棄する）ことなしに一層容易にしている。しかしながらこのような柔軟性には次のような代価がある。すなわち、一般的にフィールド・プログラマブル・メモリは低密度（チップ当たり数ビット）であり、かつマスクＲＯＭよりも高コスト（ビット当たり高価格）である。需要者はマスクＲＯＭのコストと密度を達成しながらフィールド・プログラマブル・メモリの柔軟性と便利さをもつものをむしろ購入するであろう。残念なことにそのようなデバイスは未だ実用化されていない。
【０００６】
マスクＲＯＭがフィールド・プログラマブル・メモリよりも高密度かつ安価である理由は２つある。第１に、マスクＲＯＭは消去および再書き込み機能をサポートしていないので周辺回路にその専用回路または入力データ書き込みタイミングや書き込み制御のための操作用Ｉ／Ｏ端子を設ける必要がない。これにより、マスクＲＯＭの周辺回路はフィールド・プログラマブル不揮発性メモリのそれよりも小型化できる。このことがマスクＲＯＭのダイのサイズをフィールド・プログラマブル不揮発性メモリのそれと比較して小さくし、半導体ウェハ上でより多くのチップを組み込むことを可能にし、これがコストを低下させている。
【０００７】
第２に、マスクＲＯＭは工場でのみ書き込みされるので、そのメモリ・セルは読み取り専用操作のために設計および最適化可能となり、かつそのメモリ・セルは、通常、単一回路素子（例えば単一のＭＯＳトランジスタ）によってのみ構成される。ところがフィールド・プログラマブル不揮発性メモリのメモリ・セルは書き込み操作のためのサポートを含む必要がある。したがって、フィールド・プログラマブル・メモリ・セルは一般的に１つよりも多くの回路素子を含んでおり、それらは通常、読み取りに必要な単一のＭＯＳトランジスタに第２のトンネル型酸化膜フローティング・ゲート、または書き込み／消去型直列接続トランジスタが追加されたものである。フィールド・プログラマブル・メモリ・セルのこの追加の素子が余分のシリコン・エリアを使い、マスクＲＯＭのメモリ・セルよりもメモリ・セル・エリアを大きなものにしている。こうしてフィールド・プログラマブル不揮発性メモリはマスクＲＯＭよりも低密度となる。
【０００８】
書き込み／消去／再書き込み機能を有するフィールド・プログラマブル・メモリはより柔軟性を付与するものである。これらは製品のグレードアップ、フィールドでの再構成を可能にし、かつデジタル写真画像、ソリッド・ステート・ディスク、等々のような新たなアプリケーション・ホストを使用可能にする。残念なことにこのようなデバイスは、一般的には、一回書き込みのプログラマブル・メモリよりも低密度で高コストであることが悩みのたねである。
【０００９】
これらのメモリに使用されるメモリ・セルの設計に注目してみると、殆どの不揮発性メモリ・セルはＭＯＳ電界効果型トランジスタ、接合型トランジスタ、または接合型ダイオードのような半導体デバイスがプレーナ単結晶半導体基板に形成されたものを採用している。それぞれのメモリ・セルは基板に形成したいくつかの素子を含むものであるため、この手法は三次元方向の垂直（すなわち基板平面に対して直角方向）集積化において非常に制限される。
【００１０】
従来の不揮発性メモリ・セルはいくつかの順序だてたフォトリソグラフィ・ステップを使用して製作され、これがセルの幾何学的形状を規定している。例えば、図１に示した先行技術のマスクＲＯＭセルの製作には少なくとも５段階のフォトリソグラフィのマスキング・ステップが必要であり、これらは（ａ）窒化膜−ＬＯＣＯＳパターニング、（ｂ）ポリシリコン・ゲートのパターニング、（ｃ）コンタクトのパターニング、（ｄ）金属パターニング、（ｅ）イオン・インプランティング・パターンによるプログラミングである。これらのステップは順々に実施され、すでにメモリ回路にパターンニングした前の層に次の層を注意深くアラインメントして重ね、これによって各層の幾何形状が要求通りの空間配置でプリントされる。例えば、図１にあるセル１０では、イオン・インプラント層は事前にパターンニングされたポリシリコン層に、従来のようにアラインメントされている。
【００１１】
残念なことに、大容量の半導体製造に使用されるフォトリソグラフィ装置ではこのようなアラインメントを完全に実施することはできない。それらは、メモリ回路上で既にできている層に新しい層をアラインメントするときのアラインメントの誤差を表わす、「層間配列誤差許容値」スペックを有している。これらのアラインメント誤差許容値は、メモリ・セル設計者に、アラインメント誤差を無視できるようにするならば、必要以上に大きな形状サイズを使用することを強要する。
【００１２】
例えば、金属層に対して一定の形状が、コンタクト層上に完全に形状的にオーバーラップさせるために要求される場合、これら２つの形状間の幾何的オーバーラップは少なくともコンタクト層と金属層の間のアラインメント誤差許容値と同じ大きさで設計しなければならない。また別の例では、ポリシリコン・ゲート層に対して、ＬＯＣＯＳ層を避けるかまたは接触しないように一定の形状が必要とされる場合、これら２つの形状の間の幾何的間隔は少なくともポリシリコン・ゲート層とＬＯＣＯＳ層との間のアラインメント誤差許容値と同じ大きさまで増大させねばならない。
【００１３】
これらのアラインメント誤差許容値によってメモリ・セルのサイズは大きくなり、これがダイのサイズを大きくし、密度を低下させ、コストを増加させる。順々に続くフォトリソグラフィ・ステップの数がより少なくてよいような新しいメモリ・セル構造が発見されれば、このセルはその形状サイズにおいてより少ないアラインメント誤差許容値を有することになり、それはより多くのフォトリソグラフィ・ステップを有するセルよりも小さなものとなり得る。
【００１４】
Ｘ方向にもＹ方向にも全くアラインメントを必要としない（「セルフアラインメント型」セル）新しいメモリ・セル構造が実現できたならば、その形状サイズにアラインメント誤差許容値を含める必要はなくなる。この新しいセルは対応する非セルフアラインメント型のメモリ・セルよりも一層小さなものにできる。
【００１５】
図１はマスクＲＯＭに使用される非常に普及した回路設計を描いたものである。これは、例えば米国特許４，２８１，３９７に教示されている「仮想グラウンド」クラスのＲＯＭ回路の一例である。そのメモリ・セルはセル１０のようなものであって、プレーナ半導体基板上に単一のＭＯＳトランジスタが形成されて構成され、（ＷＬ１、ＷＬ２のような）ポリシリコンのワードライン、（ＢＬ１、ＢＬ２のような）金属のビットライン、および（ＶＧ１、ＶＧ２のような）仮想グラウンド・ラインに接続されている。このセルは、ＭＯＳトランジスタの閾値電圧を大きく増大させるようなマスク、例えばイオン・インプランテーション、によってプログラムされる。例えば、インプラントされた場合、セルは論理１を保持し、インプラントされていない場合、セルは論理０を保持する。
【００１６】
図２は、例えば米国特許４，２０３，１５８に教示されているフィールド・プログラマブル不揮発性メモリを示すものである。そのメモリ・セル１２は１つのワードライン、１つのプログラム・ライン、１つのフローティング・ゲート、１つのビットライン、および１つのグラウンド・ラインを有している。ビットラインとプログラム・ラインに適切な電圧を印加することにより、このセルは書き込み操作、消去操作、および再書き込み操作を、読み取りと同様に、サポートすることができる。
【００１７】
図３は米国特許４，６４６，２６６に教示されているプログラマブル論理アレー（ＰＬＡ）の半導体構造を示すものである。その基本的セル１４は、４種の状態が可能なバックツーバック・ダイオードを一対有しており、双方向に非導通、双方向に導通、第１の方向に導通して第２の方向に非導通、第２の方向に導通で第１の方向に非導通の状態が可能である。この構造はプレーナ半導体基板に形成されるのでなく、多層のＰＬＡセルが３次元構造で垂直方向に１つ１つスタックしたものである。
【００１８】
別のタイプの先行技術によるマスクＲＯＭ回路が米国特許５，４４１，９０７に教示されている。そのメモリ・セルにはＸ方向導体、Ｙ方向導体、および可能なダイオードが含まれている。このセルは、Ｘ方向導体とＹ方向導体の交点において「プラグ」ダイオードを形成（またはブロック）するマスクによりプログラムされる。例えば、このダイオードが存在する場合、セルは論理１を保持し、ダイオードがない場合、セルは論理０を保持する。
【００１９】
ヒューズとダイオードの両方を使用したフィールド・プログラマブル不揮発性メモリ・セルが米国特許５，５３６，９６８に教示されている。ヒューズがとんでいない（導通している）場合、ダイオードはＸ方向導体とＹ方向導体との間で接続されており、セルは論理０を保持する。ヒューズがとばされた（導通していない）場合、ダイオードはＸ方向導体とＹ方向導体との間で接続されていない状態となり、セルは論理１を保持する。
【００２０】
ショットキー・ダイオードとアンチヒューズの両方を使用したフィールド・プログラマブル不揮発性メモリ・セルが米国特許４，４４２，５０７に教示されている。そのメモリ・セルには多結晶半導体材料で作製されたＸ方向導体、ショットキー・ダイオード、真性または微量ドープされた半導体で形成したアンチヒューズ、および金属で作製されたＹ方向導体が含まれている。真性または微量ドープ半導体のアンチヒューズは非常に高い電気抵抗を有し、これがメモリ・セルに保存される論理０に対応する。しかし適切に高い電圧がセルに印加された場合、このアンチヒューズが非常に低い電気抵抗に切り換わり、セルに保存される論理１に対応する。
【００２１】
（発明の概要）
電流の１方向に対する流れをうながすステアリング部と状態変化部を有するメモリ・セルを開示する。この状態変化部はプログラムされた状態を保持し、ステアリング部と直列に接続されている。
【００２２】
これらのセルを使用したアレーを垂直方向に加工して多層のセルを作製する。セルフアラインメント法が最少限のマスキング・ステップで高密度化を可能にする。このアレーはシリコン基板上に作製することができ、シリコン基板内または基板上の薄膜トランジスタとして形成したデコーダおよびＩ／Ｏ回路を有する。
【００２３】
（本発明の詳細な説明）
フィールド・プログラマブル不揮発性メモリ・セルおよびメモリ・アレーを開示する。以下の説明では、本発明を完全に理解できるように、数多くの特定した詳細を記述する。しかしながら、当該技術に従事する者にとって、本発明がこれらの特定した詳細以外にも実施可能であることは明らかであろう。他の例では、本発明を不明確なものとしないためによく知られている回路およびプロセスは詳細に記載しないこととした。
【００２４】
本発明の概観
本発明のフィールド・プログラマブル不揮発性メモリ・セルはプレーナ型の基板内よりもむしろその上に作製される。したがって、このメモリ・セルは垂直方向に多数の層をスタックして３次元方向のアレーとすることが可能である。メモリ・セルのそれぞれの層はその上の層およびその下の層とだけ相互作用することができ、これが層の垂直スタックを完全に単純なものとしている。
【００２５】
基板の上に３次元方向メモリ・アレーとしてこれらのセルが配置され、周辺回路が基板内に形成された独特の構成もまた説明する。
【００２６】
図４（ａ）は新たに考案したメモリ・セルの１つの実施形態を示すものである。これは明示された２つの端子、入力端子２０および出力端子２１を有する。これらの端子の間で、このメモリ・セルは直列に接続されたステアリング部２２と状態変化部２３を含んでいる。入力端子２０、出力端子２１、ステアリング部２２、状態変化部２３のいずれもプレーナ半導体基板内には形成されていない。
【００２７】
このステアリング部２２は極度に電流−電圧特性が非対称なデバイスであり、一方の方向が他方の方向よりも著しく導通し易い。このステアリング部２２の目的はメモリ・セルを通る電流の流れを実質的に単一方向にすることである。この単一方向性の挙動は、メモリ・デコーダがそれぞれのメモリ・セルへの特有の回路経路を確立することを可能化し、他のすべてのセルの状態に関係なく個々に（読み取りおよび書き込みのために）アクセスされることを可能にしている。
【００２８】
状態変化部２３は１つよりも多い状態に設定可能なデバイスであり、その状態は電源が除去されたときに失われたり変化することがない。以下に多くの検討を加える中から１つの可能な実施方法は、｛高インピーダンス｝と｛低インピーダンス｝の状態を有する誘電体破壊のアンチヒューズを使用するものである。これら２つの保持された状態はメモリの１ビットをコード化することができる。
【００２９】
図４（ａ）に示したように、ステアリング部２２と状態変化部２３は一般的に方形の横断面を有する「柱状」配列として垂直にスタックされている。この柱は垂直となっており、電流はその方向に流れる。単一方向性ステアリング部２２の配向に依存して電流は上方向または下方向に流れることができる。実際に、ある実施形態では、垂直スタック・セルのある層では電流は上方向に流れ、他の層では下方向に流れる。
【００３０】
状態変化部２３は、電気的手段によって初期状態から別の状態に切り換えることができ、それによりこのメモリをフィールド・プログラマブルなものにするようにしている。例えば、誘電体破壊型アンチヒューズの状態は（読み取りのときに使用する電圧と比較したときに）相対的に大きな電圧をメモリ・セルの入力端子と出力端子との間に印加することで電気的に変えることができる。
【００３１】
本発明のメモリ・セルはＸ（東西）方向とＹ（南北）方向の両方に完全にセルフアラインメント化して作製することが可能である。このことは、これらの柱が入力導体と出力導体との交点に決められ、自動的に形成されることを意味するものである。こうしてこのセルは、アラインメント誤差許容値のゆとりをその形状サイズに含める必要がないので、まったく小さなものにできる。
【００３２】
さらに、図４（ａ）のセルを作製するために必要とするフォトリソグラフィのマスキング・ステップの数は少ないものとなる。図４（ａ）および４（ｂ）に示したような１段のセルについては、３つのマスキング・ステップが必要となる。１つは下層の導体とセル材料をパターンニングするものであり、また１つは上層の導体とセル材料をパターンニングするものであり、第３は垂直方向の電気的接続をするためにアレーの外側にコンタクト・ホールを設けるものである。このパターニングの図式がセルの柱部分（すなわちステアリング部と状態変化部）の上層および下層の導体に対するセルフアラインメントという結果につながる。セルの第１段目の上に垂直方向に第２段目が付加される場合、わずかに２つのフォトリソグラフィ・ステップを追加するだけでよい。すなわち、１つは次の段の導体とセル材料のためのもの、２つめはアレー外側でのコンタクトのためのものである。セルの下層レベルの頂部導体は、セルの頂部層の底部導体を形成する。一般的には、アレーが（Ｎ）段のセルを有する場合、このセル・アレー自体を作製するとき、（Ｎ＋１）の導体層と（Ｎ＋１）のフォトマスク・ステップがある。コンタクトを形成するためにもまた追加的にいくつかのフォトマスク・ステップを要する。これらのコンタクトはセル・アレーの外側におけるものであり、アレーの導体層と周辺回路との間の接続を形成するものである。
【００３３】
このメモリ・セルはまた、別の選択肢の実施形態を使用して作製することもできる。すなわち、上述したセルフアラインメントされる柱部分の形成を柱部分形成用フォトマスクの使用を含んだ形成法に置き換えることができる。これは柱部分の導体に対するセルフアラインメントを除外するが、しかし製造プロセスにおいてフリーとなった側壁部分を活用する可能性という利点となる。これらのプロセスはアモルファス・シリコンの固相での結晶化、アモルファスまたは多結晶シリコンのレーザによる結晶化、および当該技術に従事する者に明らかな他のプロセスを使用するステアリング部の形成を含んでいる。上述したセルフアラインメントによる製造プロセスおよび非セルフアラインメントによるプロセスによる上層導体層へのコンタクトは両方ともに絶縁層のプレーナ化というフォトマスク・ステップを必要としない処理を受ける。このプロセスは、当該技術に従事する者にとって明らかなように、コンタクト形成フォトマスク・ステップで置き換えることができる。
【００３４】
図５の第１の導体２５が東から西へと延びるとする。そのとき第２の導体２６は（直交して）北から南へと延び、メモリ・セルの柱部分２７は第１の導体が第２の導体と交差するすべての垂直方向部分に形成される。第３の導体２９は東から西へと延び、メモリ・セル柱部分３０は第３の導体２９が第２の導体２６と交差するすべての場所で形成される。同様にして第４、第６、第８、第１０、．．．の導体は南北に延び、第５、第７、第９、第１１、．．．の導体は東西に延びる。奇数の導体が１つの方向に延び、偶数の導体はそれと直角の方向に延びる。こうして、Ｊ番目の導体は下方向の柱部分を（配線層Ｊ−１）に向かって形成し、上方向の柱部分を（配線層Ｊ＋１）に向かって形成する。
【００３５】
メモリ・セルは単結晶半導体基板と接する必要がないので、メモリ・セル・アレーの下にある基板はメモリ・セルを形成するため以外の用途に使用できる。本発明の１つの実施形態では、このエリアは行デコーダ、列デコーダ、Ｉ／Ｏマルチプレクサ、読み取り／書き込み回路の相当の部分を直接的にメモリ・セル・アレーの下にレイアウトするという便利な用途とすることができる。このことがメモリ・セルに充当しないダイ表面エリアの区分を最小限にすることに役立ち、これが「アレー効率」として知られる長所を増大している。アレー効率＝（メモリ・セルに充当する総面積）／｛（メモリ・セル充当総面積）＋（非メモリ・セル充当総面積）｝であり、ここで判るように（非メモリ・セル充当総面積）を減少することはアレー効率を増大させる結果となる。
【００３６】
メモリ・セル、柱部分
図４（ａ）に示した本発明のメモリ・セルの実施形態では、２つの局所的明示端子、すなわち入力端子２０（ワードラインとも呼ばれる）および出力端子２１（ビットラインとも呼ばれる）が存在する。加えて、このセルは「インプリシット(implicit)」または「広く共用された」端子をも含んでおり、これはセルの構成上避けることのできないものであり、セルの大きなグループに同時に共通のものとなる。インプリシット端子の１つの例は半導体基板であり、これはそれぞれのメモリ・セルに寄生容量を形成する。図および考察を単純化するために、これらのインプリシット端子は除外しているが、これらのインプリシット端子がメモリ・セルの機能と性能に影響を与えることは理解されるであろう。こうして、本発明のメモリ・セルは「２端子構造」とされ、２つのエクスプリシット(explicit)で局所的な端子とともに付加的にエクスプリシットでなくインプリシットの端子をもつ可能性のあることを意味したものである。
【００３７】
入力端子と出力端子との間で、メモリ・セルはステアリング部と状態変化部の直列接続を構成している。いくつかの実施形態では、ステアリング部は入力端子に接続され（状態変化部は出力端子に接続され）、他の実施形態ではその逆になっていて、状態変化部が入力端子に接続されてステアリング部が出力端子に接続される。
【００３８】
このステアリング部は、極度に非対称な電流−電圧特性を有する半導体素子であり、一方の方向に対してはもう一方の方向よりもはるかに容易に導通する。可能性のあるこのステアリング部の実施例は、（ｉ）アモルファス、微結晶、多結晶または単結晶半導体（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰなど）のＰＮ接合型ダイオード、（ｉｉ）金属−半導体ショットキー・ダイオード、（ｉｉｉ）ゲート電極がソース電極（またはドレイン電極）に接続された接合型電界効果トランジスタ、（ｉｖ）ゲート電極がフローティング、またはソース電極に接続またはドレイン電極に接続されたＭＯＳＦＥＴ、（ｖ）ツェナー・ダイオード、アバランシェ・ダイオード、またはトンネル・ダイオード、（ｖｉ）４層ダイオード（ＳＣＲ）、（ｖｉｉ）アモルファス、微結晶、多結晶または単結晶半導体のＰ−Ｉ−Ｎダイオード、および当該技術に従事する者にとって容易に明白となる他のものである。
【００３９】
この開示における説明目的のため、ステアリング部の２つの末端を「アノード」と「カソード」と呼び、「カソード」から「アノード」方向よりも「アノード」から「カソード」方向の方がより電流が流れ易い従来通りとする。これらの呼び名はＰＮ接合型ダイオードの標準的な用語であり、ＰＮ接合型ダイオードにおいて通常流れる電流はアノードからカソードへの方向である。もちろんではあるが、本発明は（前節で検討したように）ステアリング部にＰＮ接合型ダイオードを使用すると限定したものではない。ダイオードとして同じ端子命名法を適用するのは単に便利なことおよび慣用的なためである。さらに、ステアリング部のアノードに加わる電圧がカソードの電圧よりも大きい場合、このステアリング部は「順方向バイアス」されている。しかし、カソード電圧がアノード電圧を超えているとき、このステアリング部は「逆方向バイアス」されていると呼ぶ。これらの表現は標準的なダイオード技術から引用したものであって、やはり便利さと慣れ親しんでいることによる。
【００４０】
ステアリング部は２通りの異なる方式で配向可能であり、（１）アノードが入力端子に面してカソードが出力端子に面する場合、（２）カソードが入力端子に面してアノードが出力端子に面する場合である。いずれの配向であっても、メモリ・デコーダと読み取り／書き込み回路を適切に設計することにより正しく機能するものであり、どちらかの配向の方が他方より著しく好適であるということはない。
【００４１】
状態変化部はメモリ・セルにおいてデータが実際に格納される場所である。これは１つよりも多い状態に設定可能なデバイスであり、電源が除去されたときにその状態が失われないかまたは変化しないようなものが選択される。
【００４２】
本発明による状態変化部に採用可能な状態のタイプの例は、（ｉ）（高インピーダンス状態）と（低インピーダンス状態）、（ｉｉ）（電圧Ｖ１でピーク容量の状態）と（電圧Ｖ２でピーク容量の状態）、（ｉｉｉ）（ホール効果電圧が正の状態）と（ホール効果電圧が負の状態）、（ｉｖ）（極性ベクトルが上向きの状態）と（極性ベクトルが下向きの状態）などである。
【００４３】
この状態変化部のあり得る実現例は、限定はされないが、（ａ）誘電体破壊型アンチヒューズ、（ｂ）真性または微量ドープ多結晶半導体のアンチヒューズ、（ｃ）アモルファス半導体アンチヒューズ、（ｄ）金属フィラメントのエレクトロマイグレーション型ヒューズで可逆性（米国特許３，７１７，８５２）または非可逆性のタイプ、（ｅ）ポリシリコン抵抗体ヒューズで可逆性（米国特許４，４２０，７６６）または非可逆性のタイプ、（ｆ）強誘電性キャパシタ、（ｇ）トラップ誘導ヒステリシスをもつキャパシタ、（ｈ）クーロン・ブロッケード・デバイスなどである。
【００４４】
集積回路製造の間において、メモリ・セルの状態変化部はそのとり得る状態の１つに設定されて製作される。これが「初期状態」と呼ばれる。例えば、状態変化部が２つの状態（破壊誘電体）と（無損傷誘電体）を有する誘電体破壊型アンチヒューズである場合、この素子の、製造後かつプログラム前の初期状態は（無損傷誘電体）である。状態変化部の他の実施形態ではこれと異なる状態セットを有し、したがって異なる初期状態を有する。慣例によるこの初期状態、「論理０」状態が半導体製造の間においてメモリ・セルに格納される初期値を表わす。しかしもちろん他の慣例もあり、例えば「論理１」が初期状態とされることも同等に有効であって、その選択は技術的要求性よりも好適さまたは便利さの問題である。
【００４５】
メモリ・セルは状態変化部を初期状態から新たな状態に変移させることでプログラムされる。状態変化部の実施形態の多くは、メモリ・セルの入力端子と出力端子間に適切な大きさの電圧を印加することで状態を変えることができる。例えば、もしこの状態変化部が誘電体破壊型アンチヒューズという態様であるなら、ステアリング部が順方向バイアスされるように極性を選んでセルの端子間に大きな電圧を印加する（またはセルに大電流を流す）ことによりプログラムされる。これが誘電体アンチヒューズに直接的に大きな電界をかけることになり、これが誘電体を破壊し、その結果、状態変化部の状態が変わる。
【００４６】
誘電体破壊型の状態変化部をプログラムする上でとり得る１つの方法は、メモリ・セルの出力端子をグラウンドに接地し、同時に入力端子を大きな正電圧（ステアリング部のアノードが入力端子に面し、カソードが出力端子に面する、すなわち入力端子が出力端子よりも高電位になったときにステアリング部が順方向バイアスされることを仮定している）に上げることである。もしもこのステアリング部が他の方向に、アノードが出力端子に面してカソードが入力端子に面して配向されている場合、設計者は単純にプログラム用電圧を反転して入力端子を接地し、同時に出力端子を正の大電圧に上げてプログラミングの間でステアリング部を順方向バイアスに保つことができる。ステアリング部を順方向バイアスして誘電体破壊型状態変化部をプログラムするために他の多くの電圧配分があることは当該事業に従事する者にとって容易に明白になることである。
【００４７】
状態変化部の他の実施形態は、メモリ・セルに大電圧を印加するよりもむしろメモリ・セルに適切な大電流を流して状態変化を引き起こすものである。例えば、状態変化部がポリシリコン抵抗体ヒューズの態様である場合、その入力端子を電源に接続すると同時にその出力端子を接地（この極性がステアリング部を順方向バイアスすると仮定している）することでプログラムすることができる。電流が充分に大きいと仮定すると、ポリシリコン抵抗体ヒューズの抵抗値が変化し、これによって状態変化部の状態が変化してセルがプログラムされる。
【００４８】
プログラムの間、選択していないメモリ・セルを十分なプログラム電圧によって逆方向バイアスにしておくことは可能である。ステアリング部の逆方向リーク電流が状態変化部の状態を変えるのに必要なプログラム電流を超えた場合、選択していないメモリ・セルにアクシデントで書き込みすることは生じ得るものである。これにより、ステアリングおよび状態変化部の特性は互いに整合をとられ、非常に低電流でプログラムする状態変化部（例えば誘電体破壊型アンチヒューズ）はリーク電流の低いステアリング部を必要とするが、プログラムに大電流を必要とする（例えば真性多結晶のヒューズ）状態変化部はどちらかといえばリーク電流の大きいステアリング部と共に使用することができる。
【００４９】
本発明のメモリ・セルは１回プログラム型の不揮発性メモリまたは書き込み／消去／再書き込み型の不揮発性メモリという態様にすることも可能であり、これは状態変化部の選択によって決まる。最初の例では、薄膜で高抵抗の多結晶シリコン膜のアンチヒューズが状態変化部として（米国特許４，１４６，９０２に教示されているように）採用されている場合、そのプログラム操作は非可逆的なものであり、このセルは１回プログラムのものとなる。製造後でプログラム前では、すべてのセルは「論理０」を有している。要求内容が「論理１」となるセルは状態変化部が新たな状態にされることにより非可逆的にプログラムされる。（プログラミングによって）論理０は論理１になり得るが、（このタイプの状態変化部は非可逆的なプログラミングであるため）論理１が論理０になることはできない。
【００５０】
第２の例では、金属−絶縁体−シリコンのフィラメントのヒューズが状態変化部として（米国特許３，７１７，８５２に教示されているように）採用され、そのプログラム操作は可逆的であってセルは書き込み、消去、そして再書き込みが可能である。製造後でプログラム前においてはすべてのセルは「論理０」を有している。「論理１」が必要なセルはプログラムされる。しかしながら、この状態変化部についてはプログラミングは可逆的であり、必要となれば、論理値は０から１へも逆方向の１から０へも変えることができる。
【００５１】
第３の例では、書き込み／消去／再書き込み可能な状態変化部が採用可能であってそのプログラム操作は電気的なものであるが、消去操作に電気を必要としない。消去操作は単一のメモリ・セルを選択して適用すること、または同時に「バルク内」のすべてのメモリ・セルに適用することが可能であって、ＵＶＥＰＲＯＭに実施されるように強力な紫外光源にそれらを暴露することによりなされる。あるいは、外部熱源からＩＣに対してまたはヒーターを直接ＩＣ上に配置して集積回路を加熱することによりバルク消去操作を開始することも可能である。あるいは、状態変化部を強力な磁界中に置いてバルク消去を開始することも可能である。
【００５２】
以上の検討は状態変化部が２つの状態を有することを基本としてきたが、これは必要なことではない。予め設定した範囲で抵抗値を有するアンチヒューズにより３つの状態素子を提供することが可能であり、そこではこれは部分的に溶断する。フローティング・ゲートのＭＯＳデバイスは多数段階の記憶を多数実装することを可能にし、当該技術においてよく知られているように、２つよりも多くの状態をもつ状態変化部を提供できる。
【００５３】
メモリ・セル、導体
図４（ａ）に示したように、このフィールド・プログラマブル不揮発性メモリ・セルは、底部に導体を、上部に別の導体を有する垂直な柱部分から成る。
【００５４】
底部の導体は第１の導体層上にある比較的長いラインまたはワイヤである。この導体はある方向（例えば東西）に延びる。上部の導体は第２の導体層にある比較的長い導体ラインまたはワイヤであり、この層の垂直方向上部には底部の導体が形成される。上部導体は別の方向（例えば南北）に延びる。上部導体と底部導体の間の角度は、好ましくは、９０°である（すなわち直交することが望ましい）が、これは必須条件ではない。メモリ・セル柱部分は底部導体の延びる方向の上で上部導体が交差する交点に位置する。
【００５５】
実際には、各段にある導体は平行に間隔を置いた導体であり、例えば、各導体の間隔は導体の幅と等しいものである。
【００５６】
第１の導体層（「導体１」）は多数の並列に同じ方向（例えば東西）に延びる導体を含んでいる。第２の導体層（「導体２」）もまた多数の並列に同一方向、例えば南北で図５に示したように好ましくは第１の導体層と直角方向、に延びる導体を含んでいる。導体２の導体が導体１の導体と交差する（または「インターセクト」する）すべての場所において、フィールド・プログラマブル不揮発性メモリ・セルの１つが作製される。これは図４（ｂ）に示されている。
【００５７】
本発明のメモリ・セルは、底部から上部に向かって垂直方向に、導体、それから柱部分、それから別の導体を有し、導体１→柱部分→導体２となる。導体１は底部、導体２は上部にある。ところが導体２は最初の段の上に垂直にスタックされる新たな段のメモリ・セルの底部となり、導体１→柱部分１→導体２→柱部分２→導体３となる。本発明は多段のメモリ・セルを１段づつスタックするものであり、（Ｎ）段のメモリ・セルを有する垂直スタックは（Ｎ）段の柱部分と（Ｎ＋１）層の導体を有する。（セルを（Ｎ）段作製するには（Ｎ＋１）の導体層を必要とし、各段の柱部分の底部に１つの導体とアレーの上部にさらに１つの導体である。）図５は本発明による３次元メモリ・アレーの一部を示したものであり、Ｎ＝６段のメモリ柱部分と（Ｎ＋１）＝７の導体層を有している。（Ｎ）の柱部分を垂直スタックしたものは、垂直スタックしないで（Ｎ）の柱部分を作製した表面積の１／Ｎとなり、垂直スタックは密度においてＮ倍の向上を得られる。
【００５８】
メモリ柱部分底部の導体はその下にあるメモリ柱部分の上部導体となり、メモリ柱部分の上部にある導体はその上にあるメモリ柱部分の底部導体となる。このことが特にスタック化を単純かつ柔軟性のあるものにしている。
【００５９】
ある実施形態では、メモリの柱部分両端にある２つの導体は直交するものである。導体は複数段の柱部分により共有されるので、この実施形態において、偶数番号の導体がある方向に延びて奇数番号の導体がそれと直交する方向に延びる結果となる。例えば、導体１は東西に延びるとする。導体２は導体１と直角となるので、導体２は南北に延びる。導体３は導体２と直交するので、導体３は東西に延びる。導体４は（導体３と直交して）南北に延び、等々である。こうして、（この例では）導体１、３、５、．．．は東西に延び、導体２、４、６、．．．は南北に延びる。
【００６０】
製作
本発明の１つの実施形態では、導体層（導体層番号Ｊ）が南北に延び、隣接する導体層（番号Ｊ−１およびＪ＋１）は東西に延びる。層（Ｊ）の導体の垂線が層（Ｊ−１）の導体と交差するすべての場所においてメモリ・セルの柱部分が作製される。同様に、層（Ｊ＋１）の導体の垂線が層（Ｊ）の導体と交差するすべての場所においてメモリ・セルの柱部分が作製される。メモリ・セルの柱部分は導体の交点により規定されてパターンニングされ、それゆえに柱部分は導体でセルフアラインメントされる。セルフアラインメントは特に重要な利点となる。なぜならそれはアラインメント誤差許容値のための余分な余裕をまったく含めずにメモリ・セルのフォトリソグラフィパターンを設計可能にするからである。これにより、セルフアラインメント型のメモリ・セルのパターン形状はより一層小型化可能となり、セル面積がより小さくなって、これが密度を高めてコストを低減させる。
【００６１】
これらの柱部分をセルフアラインメントにより作製することを描く目的で、４つ順々になった材料層（「スタック層」）を使用してステアリング部と状態変化部を作製する実施形態について考える。この例では、ステアリング部は多結晶シリコンＰＮ接合型ダイオードから成り、状態変化部は多結晶−酸化物−多結晶の誘電体破壊型アンチヒューズから成る。他の実施形態は本発明の主体文において説明されている。
【００６２】
この実施形態では、柱部分は図６（ａ）に示したように、４層の材料が順々に堆積されて成り、それらはすなわち（１）Ｐ＋ドープされたポリシリコン４０の層、（２）Ｎドープされたポリシリコン４１の層、（３）二酸化珪素４２の層、（４）Ｎ＋ドープされたポリシリコン４３の層である。層（４０）と（４１）はＰＮ接合型ダイオード（ステアリング部）を形成し、層（４１〜４３）は多結晶−酸化物−多結晶の誘電体破壊型アンチヒューズを形成している。この実施形態では、４つの材料でメモリ・セルを形成しているこのスタックが「スタック層」４５とされる。また、スタック層４５の上と下にも導体層があり、後述するようにパターンニングされる。これらは図６（ａ）において導体４６および４８で示されている。
【００６３】
別の選択肢となるスタックを図６（ａ）においてスタック４５０として示す。やはりこれもスタック端部に導体４６０および４８０を有し、これらは金属またはポリシリコンのような導電性物質のいずれかから作製される。スタック４５０におけるステアリング部はＰ＋ドープされた微結晶シリコンのような半導体の第１の層４００と、Ｎドープされた微結晶シリコンのような半導体の第２の層４１０を有する。
【００６４】
状態変化部は層４２０を有する。層４２０はアンチヒューズを形成したアモルファス・シリコン層でもよい。この層は高い公称抵抗値を有するが、しかしながら、プログラムのためにこれに大電流を流した後ではその抵抗値は実質的に低いものとなる。層４３０はＮ＋層として示され、上層にある導体４８０と良好な電気的コンタクトを提供する。層４３０はアモルファス、微結晶または多結晶でも可能であるが、層４２０のアモルファス構造を維持するためには低温で形成される必要がある。
【００６５】
また別のスタック４０５もまた図６（ａ）に示されている。これはＮポリシリコン層４００、シリコン・ダイオード層４０２およびＮ＋ポリシリコン層４０３を有する。やはり層４００または４０３は、微結晶またはアモルファス半導体層でも可能である。このスタック４０５は導体４０６と４０８の間にサンドイッチにされている。ここで、ステアリング部は金属の導体４０６と層４００とにより形成されたショットキー・ダイオードである。状態変化部は層４０２により形成されたアンチヒューズである。例としてあげると、層４０６および４０８は厚さ約１０００Ａのケイ化チタンまたはアルミニウムでもよい。層４００、４０２および４０３はそれぞれ厚さ５００Ａ、８０Ａ、および５００Ａで可能である。
【００６６】
このメモリ・セルの作製順序は図６（ａ）〜６（ｇ）に図式的に描かれている。成膜が終わってパターニング前では、スタック層４５（またはスタック４５０および４０５）は図６（ｂ）に示したように、集積回路全体にわたって広がる（ウェハ全面にわたる）連続したシートである。概念的には、セルフアラインメント法は２つのエッチング・ステップである。第１のエッチング・ステップでは、このスタック層（連続したシート）は、その下にある導体層で東西方向に導体をエッチングするのと同じパターンでエッチングすることにより（いわば）東西方向に延びる長い直線状のストリップにパターンニングされる。そして段の間に誘電体を堆積してプレーナ化した後、第２の導体とスタック層が堆積される。このスタックは南北に延びる長い直線状のストリップにパターンニングされる。南北のラインにパターンニングするエッチングは、第１のスタック層もまたステアリング部を通過してエッチングされるまで継続される。これは柱部分が東西に延びるラインに形成される結果となる。結果として得られた柱部分は、導体と柱部分が同時にエッチングされるため、下の導体と上の導体の両方に完全にアラインメントされている。また別の実施形態では、スタック層（４５または４５０または４０５）内の半導体層は微結晶または多結晶として堆積され、その後レーザ処理して結晶性を高め、ドーパントの活性を励起することが可能である。
【００６７】
柱部分の断面は方形であって、その１つの寸法は底部の導体の幅と等しく、他方の寸法は上部の導体の幅と等しい。もしもこれらの導体が同等の幅である場合、この断面は正方形となる。
【００６８】
東西方向および南北方向の両方のパターニングには半導体産業で広く使用されているよく知られたフォトリソグラフィのステップが使用され、ウェットでもドライ・エッチングでも使用可能である。また、セルに使用されるシリコンは導体に使用するときは堆積時にドープされるかまたは堆積後に、例えばイオン・インプランテーションによりドープ可能である。
【００６９】
もちろんエッチングよりもむしろ他のパターニング技術、例えば「リフトオフ」技術や「Ｄａｍａｓｃｅｎｅ」技術を使用することも可能であるし、削除していくよりもむしろ加算していくパターニング技術をエッチングに代わって採用することも可能である。しかし理想的には、スタック層は２つの独立したステップでパターンニングすべきであって、一度下部の導体を整形するマスクでパターンニングし、そして再び上部の導体を整形するマスクでパターンニングするべきである。このことが種々の層をパターン化するために特別な製造技術を不要にしている。
【００７０】
実際には、多数の垂直方向にスタックされたメモリ・セルが作製され、各導体層が上部のスタック層と下部のスタック層の両方に対してセルフアラインメントされる。したがって、導体を柱部分に対してセルフアラインメントするエッチング・ステップは３つの異なる層、すなわち上部のスタック層、導体層、および下部のスタック層のそれぞれの材料をエッチング除去しなければならない。
【００７１】
プロセスは、前処理ステップを受けた、例えば周辺回路としてＣＭＯＳトランジスタが単結晶基板内に作製されたウェハを使用して開始することができる。その後、絶縁層が堆積され、好ましくは（化学的−物理的研磨（「ＣＭＰ」）、レジスト・エッチバック・プレーナ化、またはその他多くのプレーナ化技術のいずれかを使用して）プレーナ化される。図６（ｂ）の層４６のような第１の導体層が堆積され、それから第１のスタック層４５が体積される。図６（ｂ）はこのステージにおけるウェハを示している。
【００７２】
次に、導体１の層で形状を形成するマスクが適用され、これらの形状で柱部分スタック層４５と下部の導体１の層４６双方をエッチングする。そして絶縁層がウェハ上に堆積され、ＣＭＰまたは他のプレーナ化技術を使用してプレーナ化される。図６（ｃ）はこのステージにおけるウェハを示している。特に、柱部分スタック層と底部の層が長くつながったストリップ（４６ａと４５ａ）および（４６ｂと４５ｂ）にエッチングされ、個々の柱部分まで分離されていないことに気付く。また、柱部分スタック層４５ａおよび４５ｂのエッジが導体層４６ａおよび４６ｂのエッジに、双方が同時に同じマスクによりエッチングされたので、整列されていることにも気付くであろう。この導体は、通常は、各段において同一平面の導体であってアルミニウムやその他の金属、ケイ化物、またはドープしたシリコンの導体であることに注意すべきである。
【００７３】
図６（ｃ）やその他の図面には示していないが、ストリップ（および柱部分）の間の空間には誘電体が充填されており、これによってアレーに支えを加えている。また、プレーナ化がストリップの上面を露出させ、それにより次の導体層がこのストリップとコンタクトすることに注意すべきである。プレーナ化された誘電体はまた、図１３の垂直方向のビアや導体が通る層も形成する。
【００７４】
次に、第２の導体層５０（「導体２」）が堆積され、そして第２の柱部分スタック５１（「スタック２」）が堆積される。図６（ｄ）はこのステージのウェハを示している。プレーナ化が自動的に（４５ｂのような）柱部分スタック層とそれに続く上部の（５０のような）導体層との間でセルフアラインメントされたコンタクトを付与していることに注意すべきである。
【００７５】
ここで導体２のマスクが適用され、その形状が下方向に３つの層、柱部分スタック２（５１）、導体２の層５０、および柱部分スタック１（４５ａと４５ｂ）にエッチングされる。（このエッチングは４５ａと４５ｂにあるステアリング部の下で停止され、メモリ・セルを通る独自の回路を提供する。）そしてウェハ上に絶縁体が堆積されて（ＣＭＰまたは他の手段を使用して）プレーナ化される。図６（ｅ）はこのステージにおけるウェハを示している。導体２のマスク＋エッチングが個々の柱部分（４５ａ１、４５ａ２、４５ｂ１および４５ｂ２）をスタック層１において完成させたことに注目すべきである。また、スタック層１におけるこれらの柱部分が導体１の層（４６ａ、４６ｂ）および導体２の層（５０ａ、５０ｂ）の両方に対して整列させられ、それによりセルフアラインメントというゴールを達成していることにもまた注目すべきである。
【００７６】
次に、第３の導体層５２（「導体３」）が堆積され、そして第３の柱部分スタック層５３（「スタック層３」）が堆積される。図６（ｆ）はこのステージにおけるウェハを示している。
【００７７】
ここで導体３のマスクが適用され、その形状で下方向の３つの層、すなわちスタック層３、導体３、およびスタック２をエッチングする。（このエッチングはスタック層２にあるステアリング部の下で停止され、導体２の層は無傷のままになるように意図されている。）そして絶縁体がウェハ上に堆積され、（ＣＭＰまたは他の手段を使用して）プレーナ化される。図６（ｇ）はこのステージにおけるウェハを示している。導体３のマスク＋エッチングが（５１ａ１、５１ａ２、５１ｂ２のような）スタック層２における個々の柱部分を完成させている。図６（ｇ）は、（Ｎ＝２）の柱部分スタック層をパターンニングするために（Ｎ＋１）＝３の導体層と（Ｎ＋１）＝３のマスキング・ステップが必要とされることを示している（メモリ・アレーではなく周辺回路に使用される段間の層はカウントに入れていない）。このウェハはここで、製造業者の選択により、さらなるスタック層と導体層を受け入れる準備が完了する。
【００７８】
本発明のメモリ・セル・アレーのあり得る１つの実施形態では、図６に描いたように柱部分は垂直方向に直接的に１つ１つスタックされる。柱部分が垂直方向に整列したスタックとして一列に並んでいることに注目すべきである。しかしながら、セルフアラインメントのせいで、柱部分が直接的に１つ１つ上に重ねられる垂直方向スタック処理は必要ではない。
【００７９】
メモリ・セルの柱部分は導体層（Ｊ＋１）の導体が導体層（Ｊ）の導体と交差するすべての場所で自動的に形成される。これは、たとえ導体層が柱部分を垂直スタックさせるために直接的に１つ１つ上に重なって一列になっていなくても事実である。実際には、柱部分が垂直方向にスタックされていない、すなわち図７に示したようにそれらが互いに片寄っていることが好ましい。その効果を見るために図５（柱部分が垂直方向にスタック）と図７（柱部分が互いに片寄っている）を比較する。図７に示したような片寄りを持たせたまたは互い違いになった柱部分の配置は実際上は利点を有し得る。それはウェハ表面を平滑にする一助となり、プレーナ化および研磨に一層適している。
【００８０】
前述した順序のステップにおいて、電極または導体材料はデバイス材料に沿ってエッチングされている。殆どのプラズマによる金属エッチングはポリシリコンもエッチングするので、例えば、このような二重エッチング可能な実際の材料の組み合わせはアルミニウムとポリシリコンとすることができる。必要であれば選択性（例えばポリシリコンを選択的にエッチングしてアルミニウムでストップする）のエッチング化学物質を使用することまたは電極とデバイス材料を除去するエッチング剤でエッチングされないバリヤ材料を使用することにより、エッチング・プロセスを制御することも有効となり得る。状態変化部は、特にそれが酸化物の破壊タイプである場合、エッチングをストップさせることにも使用可能である。
【００８１】
モリブデンおよびタングステンのような耐熱性金属はシリコンのための従来のＣＶＤ堆積温度に適合しており、導体として使用可能である。金属のケイ化物はシリコン中のドーパントを活性化するために使用するより高い温度に適合している。濃くドープされたＳｉ自体でさえも導体として使用できる。この選択はエッチング特性も含めて耐性および集積度の関連で決定することができる。
【００８２】
前述のステップの前半の後に記載のプレーナ化はハーフ・エッチングされたセル（すなわち前述の例において東西方向に延びるライン）とセルフアラインメントによりコンタクトを形成する上で必要なものである。このようなプレーナ化は、３つのよく知られた例を引用すると、ＣＭＰ、スピン・オンした誘電体層のエッチ・バック、スピン・オンしたポリマーのエッチ・バックといった当該技術ではよく知られている種々の手段によって可能である。プレーナ化の間において起こり得る過剰研磨または過剰エッチングの可能性に対応するため、電極層を堆積した後に第２のプレーナ化を実施して次のデバイス材料層堆積のために平坦な電極表面を保証することも可能である。
【００８３】
前述のプロセス順序はセルフアラインメントを活用して柱部分と導体との間の必要なアラインメント許容値を削減している。この実施形態は、セルフアラインメント・プロセスで実施されるような２つの導体のフォトマスキング・ステップによる交点を使用して形成するよりもむしろ柱部分そのものを明確に形成するための１つまたは複数のフォトマスキング・ステップを含んだ実施形態で置き換えることができる。これは、そのようなプロセスの結果として得られる明確に規制された側壁を有効利用できる種々のプロセスに利点を有し得る。例えば、アモルファス・シリコンの固相による結晶化がステアリング部スタック層の形成に利用可能である。側壁の自由エネルギーはステアリング部内部における単結晶またはその粒子の形成に有利に作用すると考えられ、これはいくつかのシステムの実施形態において利点となり得る。
【００８４】
明確に整形された側壁を有効利用できる別のプロセスはレーザ誘導結晶化である。やはり、ここでも側壁の自由エネルギーはステアリング部内部における単結晶またはその粒子の形成に有利に作用すると考えられる。
【００８５】
柱部分の明確な整形を含んだプロセスでは、フォトマスキング・ステップが底部の導体の形成に使用される。これはエッチングによるものである。それから、状態変化部およびステアリング部の形成に必要なスタック層が堆積される。そして柱部分を整形するためにフォトマスキング・ステップが使用され、エッチングがなされる。このエッチングの後に、セルフアラインメントのセルと同じように絶縁材料が堆積されてプレーナ化が実施され、柱部分の上部が露出されてセルフアラインメントされたコンタクトを形成する。その後、上部の導体が堆積され、必要に応じて次の段のセルのためにこのプロセスが繰り返される。
【００８６】
上述のプロセスにおけるマスキング・ステップの順序は逆転することもまた可能である。例えば、底部の導体をパターニングする前に柱部分を形成することができる。このプロセスでは、底部導体のためのスタック層全体、ステアリング部、および状態変化部が堆積される。その後、柱部分がフォトリソグラフィにより規定されてステアリング部の下までエッチングされる。その後に底部の導体が規定されてエッチングされる。この構造は、上述したように、プレーナ化した絶縁体コンタクトの方式により表面加工される。３つのプロセス全体において、セルフアラインメントによるコンタクトは明確なコンタクトを形成するフォトマスキング・ステップに置き換えることもできる。
【００８７】
種々のデバイス製造ステップにはデバイス特性を劣化させるような残留化学物質あるいは不良結合の存在という結果が生じる。特に、デバイスのリーク電流はそのような不良結合または化学物質（例えば、除去されきっていないフォトレジスト）が存在する結果となり得る。低温（例えば４００℃以下）プラズマ酸化への暴露はデバイスの柱部分のエッジにおいて清浄な酸化物を成長させるために使用可能であり、それによりエッジ・トラップの表面加工をする。酸素種は既に成長した酸化物中をゆっくりとしか拡散できないため、酸化物の成長は自己制御がかかり、酸化物の厚さは非常に均一なものとなり、それゆえに生産性を向上させる。（プラズマ酸化はまた、アンチヒューズ層を形成するために使用することもできる。）例えば、酸化膜の堆積は表面の加工処理に、それ単体でも酸化層の成長との組み合わせでも使用可能である。
【００８８】
前述のいくつかの実施形態では、デバイス材料（例えばポリシリコン）は電極材料（例えば金属）より後に堆積されるので、適合金属の選択肢を広げるためにはデバイス材料を最低の温度で堆積および処理することが望ましい。例えば、ＬＰＣＶＤ（低圧化学蒸着）、ＰＥＣＶＤ（プラズマ励起化学蒸着）、ＰＶＤ（物理的蒸着）、またはＵＨＶＣＶＤ（超高真空化学蒸着）を使用することにより低温で成膜時ドープのポリシリコンを堆積することができる。別の選択肢では未ドープのポリシリコンが堆積され、続いてドーピングが行われて低温プロセスを使用したドーパントの活性化がされる。（長時間の熱アニールのような従来の活性化ステップはウェハを許容できない高温に晒す。）いくつかのケースでは、ポリシリコンを微結晶またはアモルファスのシリコン、または結晶化アモルファス・シリコンに置き換えて低温で作製可能とすることが望ましい。
【００８９】
また別の心配事は、プロセスの間における電極材料（例えば金属）のデバイス層への拡散の可能性である。低温プロセスはこの問題の重大さを軽減する一助となるが、これを完全に解決するには不充分である。この問題を防止するために、いくつかのバリヤ材料を採用することができる。例としては、当該技術でよく知られた多くの物質の中でも窒化チタン（ＴｉＮ）、タンタル（Ｔａ）または窒化タンタル（ＴａＮ）が含まれる。
【００９０】
このセルの１つの実施形態では、アンチヒューズ素子として薄膜の誘電体層が採用されている。このようなセルでは、膜欠陥密度（例えば誘電体中のピンホール）が低いことと同時に均一な誘電体膜厚が高度に望ましい性質の中に入る。誘電体のこの品質は、堆積の間において（連続的または周期的に）基板および／または供給源を回転するような種々の手段により向上させることが可能である。その誘電体はプラズマまたは低温成長化学種を使用した熱的手段、または液相誘電体堆積手段により形成される。
【００９１】
マスキング・ステップの数を減らすためには、厳密なアラインメント許容値を持たせることが望ましい。マスキング・ステップの数を減らす１つの方法はいくつかの電極層を内部接続するビアを採用することである。このビアは、アラインメントの許容値にゆとりを持たせるために正方形よりもむしろ長方形がよい。例えば、いくつかの層でｘ方向に延びる金属のラインを内部接続するために、ｘエッジのビアサイズはｙ方向におけるｘラインの間隔よりも実質的に余裕をもたされ、その結果として長方形のビアとなる。ビアは図１２および１３と関連して検討されている。
【００９２】
コンタクト形成
前に指摘したように、メモリ層のセルを形成するためには１層あたりおよそ１つのマスキング・ステップが必要とされる。しかしながら、以下で検討するようにこのアレーにおいて導体にコンタクト、ビアおよび垂直方向導体（集約してしばしばコンタクトと呼ぶ）を形成するために追加のマスキングが必要となる。追加のマスキングは第１にアレーの導体のそれぞれに１つのコンタクトが必要となるようにリコールされる。もしもコンタクトがアレーの導体の末端にある場合、それぞれの段にある他の導体のためのコンタクトはアレーの反対側とされる。これはコンタクトのためにより広い面積を提供するので重要なことである。加えて、同じ段にある導体が同じ長さである必要はない。すなわち、例えばそれらがしだいに短く、または長く、またはいくつかの層において長くて他の層で短くなり、アレーの周辺においてコンタクトのための面積を提供することが可能である。これらのコンタクトは下の段へと、例えば、中間の層の導体に干渉することなくすべての他の段へと延びることが可能である。
【００９３】
コンタクトはアレーの外側でアレーの導体を接続し、回路を駆動させることを要求される。典型例では、基板内部に形成されたトランジスタが駆動する。駆動用トランジスタはまた、このアレーと共通した材料を使用して基板の上に形成することもできる。コンタクトの最も単純な実装法は、アレーの各段のためのビアマスクを有することである。これらのコンタクトは上段からその下にあるすべての段を通過して基板に電気的接続をするために使用される。これらのコンタクトは直接的に上に１つ１つスタックするかまたは互い違いにされるが、両方の方法ともに半導体産業においては普通のことである。
【００９４】
一般的には、このビアおよびコンタクトはアレーの導体と周辺回路との間の導電性経路を形成するために使用される。例えば、コンタクトはアレーの周辺に形成されて図９（ａ）、９（ｂ）および９（ｃ）に示したデコーダ、列のＩ／Ｏ回路および行のアドレス・デコーダを連絡している。また別の実施形態では、例えば、アレーをガラス基板上に作製して周辺回路を薄膜トランジスタを採用した層の上に形成し、その層からアレーの導体に導電性の経路を供給して連絡させることが望ましい。また別の実施形態では、最上層は電源分配に使用可能となる。
【００９５】
それぞれの段についてコンタクトを作製するための１つの直接的な方法は、段毎に１つのマスキングとエッチング・ステップを使用することであり、このステップは導体を規定するために使用する層を形成する前に実施される。このマスキング・ステップが下の層に対する開口を形成して必要なコンタクトを提供する。
【００９６】
この例は図１２に示されている。この構造の基底から始まってコンタクト１１０が、アレーの作製の前に、マスクおよびエッチングされて基板絶縁層１００を通過し、基板コンタクト１０１に至る。
【００９７】
メモリ・スタック１３１の前に導体層１０６が堆積される。メモリ・スタックの下の段１０７はこの例では高濃度にドープした半導体である。高濃度にドープした半導体はオーミック接続を提供し、それゆえに導体層から完全に除去する必要がないのでこのことはこの例では重要なこととなる。
【００９８】
領域１２０およびコンタクト１１０を覆うエリアは第１段を仕上げるストリップの形成の間において形成される。このケースでは、第１段のマスク・レイアウトの効果で１２０は第１段にある他の導体と電気的に分離される。その後、誘電体が堆積されて第１段の上部を露出させるためにプレーナ化される。それからコンタクト用の開口１１１が第１段の層を通過して少なくとも高濃度ドープ層１０７まで下方向に形成される。
【００９９】
その後、第２段の導体１２２およびメモリ・スタック層が堆積され、第１段をパターンニングしたのと同じようにしてパターンニングされる。やはり、この領域を第２段の導体から隔絶するためにマスクが使用される。再び誘電体が堆積され、第２段の上部を露出させるためにエッチ・バックされる。丁度第１段のように、メモリ・セル素子を通過して高濃度ドープ材料に至る開口１１２を形成するためにコンタクト・マスクが使用される。最後に、第３段の導体が開口１１２に堆積されて第３段から基板につながる電気的接続が形成される。
【０１００】
以上の説明から、どのような段からのコンタクトも１層につき１つのマスキング・ステップの追加により基板の領域に至るように作製できることは明白である。また別の実施形態では、導電体による経路を基板にまで形成するために使用するマスキング・ステップは１層当たり１つよりも少なくなる。これは複数の導体が単一の基板領域にコンタクトするようなケースにおいて可能となる。例えば、図１３（ｃ）において導体１、３、および５が同じ基板領域に接続されていることに注目すべきである。
【０１０１】
コンタクトのためのあり得る構造をいくつか図１３（ａ）〜１３（ｅ）に示す。図１３（ａ）では、コンタクトが第１段（または第Ｎ段）と第３段（または第Ｎ＋２段）の導体との間で形成された配置が示されている。この配置では第Ｎ＋１段の導体は第Ｎ段および第Ｎ＋２段の導体よりも短く作製され、第Ｎ＋１段において導体に干渉することなくコンタクトを作製するための余裕のあるスペースが可能とされている。ここで、コンタクトは隣接する段の間にあるため、網掛けで示したメモリ・スタックを通って延びている。
【０１０２】
図１３（ｂ）では、コンタクトは第４段（または第Ｎ＋３段）の導体から示され、これが第１段と第２段（または第Ｎ段と第Ｎ＋１段）の導体に連絡している。この配置では、第Ｎ＋２段の導体が第Ｎ段の導体よりも短く、第Ｎ＋３段から下に延びて下層にある２つの導体に連絡できる構造となっていることに注目すべきである。このコンタクトを形成するためにはわずか１つの開口を絶縁体中に形成するだけでよく、この開口がプレーナ化ステップで使用した酸化物または他の絶縁体を通って配置される。
【０１０３】
また別のコンタクトが図１３（ｃ）に示されており、ここでは第１、３および５段からの導体が基板領域に接続されている。ここで、第２および４段の導体は互い違いにされてコンタクトを妨害しないようにされている。このコンタクトを形成するにもやはりわずか１つのマスキング・ステップでよい。
【０１０４】
図１３（ｄ）では、第１、２、３、４および５段のそれぞれの導体が共通の基盤領域に接続されたコンタクト構造が示されている。
【０１０５】
最後に図１３（ｅ）では、第３段（または第Ｎ＋２段）から第１段（または第Ｎ段）に至るコンタクトが示されている。ここで図１３（ａ）と異なる点は、絶縁体材料を通って単一の開口が作製されていることである。
【０１０６】
構造１３（ａ）〜１３（ｅ）の形成において、垂直方向導体の抵抗が重要となる。金属、ケイ化物および成膜時ドープされたシリコンが使用可能である。インプラント処理されたシリコンは、コンタクト側壁でのドーピングが難しいため、最近では好ましくないとされている。
【０１０７】
図１３（ｄ）のコンタクトの形成において、１つの開口が最初に上層からいくつかの下層を通過してエッチングされることに注目すべきである。絶縁体がエッチングされて層の端部が露出した後に、メモリ・セル材料が等方性エッチングされて導体がさらに露出される。このようにして、ポリシリコンまたはＣＶＤＷのような材料の等方性堆積物が各導体の大きな表面積を得るために使用可能となり、低いコンタクト抵抗を保証できる。
【０１０８】
図１３（ｃ）のコンタクトは同じ主材料を使用しているが、それは絶縁材料だけの層を互い違いにすることが、第１および３段の導体の端部を露出するために、等方性のエッチングをされることを必要とするからである。
【０１０９】
図１３（ｄ）および１３（ｃ）に示した技術はプロセスに必要なマスク・ステップの数を制限するために使用される。いずれかを使用するとマスクの数を２Ｎ＋１からＮ＋２に削減することができる。
【０１１０】
メモリ・セル、小型形状サイズ
これまで検討したように、セルフアラインメントは、形状レイアウトのときにアラインメント誤差許容値を考慮する必要がないので、メモリ・セルのパターン形状を小さくすることができる。この小型形状はメモリ・セル表面積を、実際にセルフアラインメントなしのときにできるよりも小さくすることを可能にする。
【０１１１】
ところが付加的にセルの削減を可能にするメモリ・セル面積の第２の利点があり、それはそれぞれのマスク層における幾何的形状の高度に繰り返すパターンである。
【０１１２】
本発明のメモリ・セル・アレーの各層における幾何的形状は特に単純であり、それらは単に高い繰り返し性を有し、間隔が密な規則的セットであり、直線状の平行な導体ラインである。これらの単純性と規則性はフォトリソグラフィに有効活用でき、それ以外の不規則な形状幾何において可能であるよりも小さな形状サイズの分解能を可能にする。例えば、（ウェハ・ステッパと光照射源とレンズおよびフォトレジストの）システムが通常はＸミクロン（例えば０．１８ミクロン）の分解能である場合、本発明の単純で高度に規則的な形状は実質的にＸミクロンよりも小さな間隔およびラインを可能にする。本発明は、不規則な形状幾何ではなく、むしろ高い繰り返し性を有して非常に単純なパターンであるという有利性を有し、これは光学分野ではよく知られていることであって教科書では「回折格子」とされている。より良い分解能を達成するためにいかにして回折格子の利点を活用するかということは当該技術に従事する者にとって容易に明白となるであろう。
【０１１３】
３次元アレーの組織化
６層のメモリ・セル柱部分を有し、したがって７層の導体層の導体を有する実施形態を想定する。もしも底部の導体層（導体１）が東西方向に延びる場合、導体３、導体５、導体７もまた東西に延びる。そして導体２、導体４、導体６は南北に延びる。簡単化のために柱部分が片寄りを持っていないまたは互い違いになっていない、むしろ互いに直線上に上にスタックされた実施形態を考える。このような６個の柱部分が垂直方向の１つのスタックとなっている状態が図８（ａ）に示されている。
【０１１４】
６個のメモリ・セル柱部分（６０〜６５）の図８（ａ）のスタックは図８（ｂ）に回路図として示されている。この回路図において導体層１、３、５、７は互いに間隔をあけられているが、物理構造（図８（ａ））ではこれらは直接的に１つ１つが互いに上にスタックされていることに注目すべきである。同様に、導体層２、４、６も図８（ａ）では垂直スタックされているが図８（ｂ）では間隔をあけられている。
【０１１５】
図８（ａ）では６個のメモリ・セル柱部分があり、１つは導体２と導体１との交点にあり、１つは導体３と導体２との交点にあり、．．．、１つは導体７と導体６との交点にある。図８（ｂ）においてこれらは斜めの線に沿って示されている。下の左には、（ステアリング部と状態変化部を含む）メモリ・セルが導体２と導体１との間で示されている。また、図８（ｂ）には導体３と導体２が交差する位置のメモリ・セル、導体４と導体３が交差する位置の別のメモリ・セル、等々も示されている。
【０１１６】
隣接する層のメモリ・セル柱部分は導体層を共有し、Ｉ／Ｏ端子をもまた共有する。ある実施形態では、共有化は同様のタイプの端子間でのみ起こり、入力端子は１つの導体層を別の入力端子と共有し、出力端子は１つの導体層を別の出力端子と共有する。これはそれぞれの導体層が入力層または出力層のいずれかに明確になるということを意味しているので、この実施形態は利点がある。導体層が入力端子と出力端子の間で共有される場合に生じるような混乱はなく、それゆえに周辺回路は単純化される。入力端子ドライバ回路および出力端子レシーバ回路は並置される必要はなく、同じ導体上に多重化される必要もない。
【０１１７】
類似端子による共有の優先の結果、メモリ・セルのステアリング部はカソード上向き、それからカソード下向き、それからカソード上向き、等々という具合に交互に配向される。これを検証するために、導体層の導体２は出力層、それから柱部分６０と柱部分６１のカソードが両方共に導体２に接続されることが想定する。その結果、柱部分６０はカソード上向き、柱部分６１はカソード下向きで配向されねばならない。続けると、導体２が出力層である場合、導体層３は入力層となる。柱部分６１と柱部分６２のアノードは導体３に接続する。したがって柱部分６２はカソード上向きとなる。この実施形態については、柱部分の層はカソード上向き、カソード下向き、上向き、下向き、上向き、等々と交互にならねばならない（図８（ｂ）参照）。これは、作製の間において柱部分サンドイッチの構成部分層が異なる順序で堆積されることを意味する。いくつかの柱部分の層では、アノード材料の部分層はカソード材料の部分層よりも前に堆積され、他の柱部分の層ではカソード材料の部分層が最初に堆積される。こうして図６（ａ）に示した層が交互のアレー段に示されたこの順序となり、残りの段において逆の順序となる。しかしながら、いくつかの実施形態においてはスタック材料を交互にする必要がないことを思い出すべきである。
【０１１８】
メモリ・セルの類似端子が共有することを優先した結果はさらに、入力端子のみと出力端子のみとの間で導体層が交互になることになる。連続した導体層は東西方向に延び、ついで南北方向、ついで東西方向、等々となるので、これはすべての入力導体が同じ方向（例えば東西方向）、そしてすべての出力導体が同じ方向（例えば南北方向）に延びることを意味する。したがって入力端子ドライバ回路を一緒に（例えばメモリ・アレーの西側エッジに沿って）配置し、出力端子レシーバ回路をどこか別の場所に（例えばメモリ・アレーの南側エッジに沿って）配置することが特に容易になる。
【０１１９】
これは従来のメモリ設計における標準的慣例に対応し、図９（ａ）に示したように入力端子ドライバ回路６７がアレーの西側エッジに沿って配置され、出力端子レシーバ回路６８がアレーの南側エッジに沿って配置される。ときによって、従来のメモリは入力端子ドライバ回路の半分を東側エッジに沿って、そして半分を西側エッジに沿って配置し、メモリ・セルの横方向のピッチが非常に狭いときにこれはしばしば行われる。同様に、従来のメモリはときによって出力端子レシーバ回路の半分を南側のエッジに沿って、半分を北側のエッジに沿って配置し、これはメモリ・セルの縦方向ピッチが非常に狭いときにしばしば行われる。図９（ｂ）はこの分配がなされた従来型のメモリを示すものである。
【０１２０】
ここで、（従来の先行技術および本発明の）不揮発性メモリにおける入力端子ドライバ回路がより短くて煩わしくない「行アドレス・デコーダ」回路という名称をもっていることに気付くことが適切である。そして（従来の先行技術および本発明の）不揮発性メモリにおける出力端子レシーバ回路はより短くて煩わしくない「列アドレス・デコーダおよび列Ｉ／Ｏ」回路という名称をもっている。メモリ・セルの外側でアレーを組織化するという本開示のこの節では、このより短い名称を使用する。
【０１２１】
メモリ・アレーの下に行デコーダ回路と列デコーダおよび列Ｉ／Ｏ回路を包含させることは可能である。（これはメモリ・アレーが下にある単結晶基板の上に配置されて基板に接していないため可能となる。）行デコーダ回路全部と列回路全部とを完全にアレーの下に包含させるのではなく、隅の部分でオーバーラップさせるのである。１つの実施形態では、列デコーダおよび列Ｉ／Ｏ回路がメモリ・アレーの下に包含され、行アドレス・デコーダ回路はアレーの外側に留められる。また別の実施形態では、列回路がアレーの下になり、行デコーダの中央部分が（列回路と競合しない位置で）アレーの下に包含される。このことが図９（ｃ）に示したように隅の部分で行回路の小さな「タブ」をもつレイアウトを付与する。これらのタブは他のメモリ・アレーのタブと組み合わされ、図９（ｄ）に示したように４つ（またはそれ以上）のアレーが互いに緊密に寄り添うことが可能となる。アレーの下部にデコーダを部分的に包含させるというテーマにおける他の多様な例は当該技術に従事する者にとって容易に明白となるであろう。
【０１２２】
前述のパラグラフが示唆するように、本発明のフィールド・プログラマブル不揮発性メモリは、単一の大きなアレーよりもむしろメモリ・チップをいくつかの小さな部分アレーに組織化して含むものである。部分アレーは３つの重要な利点を付与する。すなわち、（１）冗長性へ単一のブロックレベルのアプローチが可能であり、（２）動作速度を高め、（３）動作電力を低減することである。部分アレーによる冗長性はまったく簡単である。最終製品が（いわば）８Ｎビットのメモリである必要がある場合、それぞれがＮビットを有する部分アレーをダイの上に９個作製することは単純なことである。そのとき９個の部分アレーの１つが欠陥をもつものであってもよい、さらには欠陥のある部分アレーをバイパスすることにより、このダイを８Ｎビットメモリとして構成して販売できる。
【０１２３】
メモリを部分アレーに分割することはまた、スピードを増大させる。なぜなら、導体が短くなり（その抵抗が下がる）、それぞれの導体に結合したメモリ・セルの数が少なくなる（容量が減少）からである。遅延時間は抵抗と容量の積に比例するので、導体の長さを半分にカットすることは遅延時間が計数４で短縮することになる。こうして部分アレーは遅延時間を減少させ、すなわちスピードを増大させる。
【０１２４】
また、部分アレーは動作電力をも低減させる。消費電力の１つの重要な構成成分はメモリ・アレーにおける導体の容量性の充放電であるので、この導体の容量を低減させることは電力消費の低減につながる。導体の長さを半分にすると容量は半分になり、これが容量性の充放電電流を半分にカットする。
【０１２５】
回路設計、行デコーディングおよび選択
本発明の１つの実施形態では、メモリ・アレーの行（「ワードライン」とも呼ばれる）はメモリ・セルの入力であり、列（「ビットライン」とも呼ばれる）はメモリ・セルの出力である。起動機能がこのメモリ・セル入力（ワードライン）に加えられ、読み取りのためにメモリ・セルの出力（ビットライン）における結果が検知され、その間に別の起動機能がメモリ・セル出力に加えられる（それによりこのセルの両方の端子が動作する）。本発明で使用する起動機能は電圧源、電流源、波形発生器（高インピーダンスまたは低インピーダンスのいずれか）、チャージ・パケット、他の駆動励起源であってもよい。
【０１２６】
読み取りおよび書き込みの両方について個々のメモリ・セルそれぞれに明確にアクセスするために、行ラインからメモリ・セルを経由して列ラインに至る独自の回路経路が設置される。この独自経路の結果、すべての行ラインが同時に駆動されなくなる。これは図８（ｂ）を考慮すると判るであろう。図８（ｂ）において行ライン（ワードライン）は導体層１、３、５、および７上にある。列ライン（ビットライン）は導体層２、４、および６上にある。図８がメモリ・セル柱部分の単一の垂直スタックを表わし、１つの行と１つの列との物理的交点であることを思い出すべきである。図８（ｂ）は見やすいように導体の間隔をあけて描いてあるが、実際にはこれらは互いに１つ１つスタックされている。
【０１２７】
すべてのワードラインが同時に駆動された、例えば導体層１、３、５、および７が高い電圧にされたと想定する。出力（ビットライン、いわば導体層２、４、６）への明確な回路経路はないので、メモリ・セルの内容は判定できない。例えば、導体２が高い電圧にあることを検知回路が判定したとすると、これは何を意味するのであろうか。それは導体１と導体２の間のメモリ・セルが低インピーダンス状態にプログラムされているかまたは導体２と導体３の間のメモリ・セルが低インピーダンス状態にプログラムされているかのいずれかを意味する。これら２つの可能性のいずれもが高い電圧源（ワードライン）から導体２上のビットラインに至る回路経路をなすものである。しかし残念なことにこれらの可能性のどちらが真理であるか判定不可能であり、導体２への独自の回路はない。これはまた、他の２つのビットライン、導体４および導体６についてもいえるケースである。
【０１２８】
したがって、すべてのワードラインが同時に駆動されてはならない。これはメモリ・アレー出力への非独自的な回路経路を生み出してしまうためである。直接的な解決法は他のすべてのワードラインを非駆動にして単一のワードラインだけを駆動することである。これは図１０（ａ）に図式化されている。行デコーダ７０がこの行に沿ったワードライン群のいずれをイネーブルすべきかを選択する。そして４つの層選択信号が選択された行においてどの導体層ワードラインをイネーブルすべきか選択する。１つを除いてすべての層選択信号が非選択状態（例えば低い電圧）となり、１つの層選択信号だけが選択状態（例えば高い電圧）となる。こうして、１つのワードラインだけが駆動され、その他の３つは駆動されない。
【０１２９】
図１０（ａ）の配置は明らかにアレー出力への独自の経路を達成している。導体５上のワードラインが選択されていると想定し、検知回路は導体４が高い電圧であると判定していることを想定する。導体４が高い電圧になるには２通りしかない。１つは導体３と導体４との間にあるメモリ・セル７１を介してであり、他方は導体４と導体５との間にあるメモリ・セル７２を介してである。導体５は駆動されていて導体３は非駆動なので、存在する唯一の回路経路は導体５上のワードラインから導体５と導体４との間のメモリ・セル７２を経由して導体４上のビットラインに出力する経路である。導体４が高い電圧であると検知されている場合、このメモリ・セルは論理０とプログラムされているのであり、それ以外ではこのメモリ・セルは論理１である。
【０１３０】
しかし図１０（ａ）の配列は高価でメモリ・アレーのそれぞれのワードライン層のためのスイッチング・トランジスタを含んでいる。もしもこのアレーに多数の垂直層（例えば９つのワードライン導体層と８つのビットライン導体層を必要とする１６層のメモリ柱部分）がある場合、スイッチング・トランジスタは大きなシリコン面積を使用する。これがダイ効率を悪化させ、コストの上昇と密度の低下となる。
【０１３１】
しかしながら、図８（ｂ）にはあいまいさが残る。なぜなら、それぞれのビットラインへは、１つはすぐ下にある導体層のワードラインから、１つはすぐ上にある導体層にあるワードラインからという２つの経路があるためである。あいまいさを回避するために、可能性のある２つの経路の一方だけがイネーブル化されるように保証しなければならない。これは、ワードラインを「第１のセット」と「第２のセット」に区分することによって容易に達成される。導体１、導体５、導体９、導体１３、導体１７、．．．、等々の導体層にあるワードラインは第１のセットにされ、導体３、導体７、導体１１、導体１５、．．．、等々の導体層にあるワードラインは第２のセットにされる。キーになる注目点は、第２のセットにあるワードラインに駆動されているものが１つもない限り、第１のセットにあるすべてのワードラインは確実に同時に駆動され、その逆も成立することである（図１０（ｂ））。
【０１３２】
図１０（ｂ）の回路は、アレーのメモリ・セルにおける縦方向の層の数に関係なく、２つのスイッチング・トランジスタ７５および７６しか含まれていない。１つのスイッチング・トランジスタは第１のセットのワードラインのためにあり、１つのスイッチング・トランジスタは第２のセットのワードラインのためにある。同様に、２つのセット選択信号があり、２つのワードラインのセットのうちどれを駆動するか決定する。チップにおけるメモリ・セルの縦方向の層数が増えるほど、図１０（ａ）に比較して図１０（ｂ）の節約量は大きくなる。
【０１３３】
第１のセット選択信号が選択状態（高い電圧）であって第２のセット選択信号が非選択状態であると想定する。そのときに導体１、導体５、導体９、．．．、等々の層にあるワードラインは駆動され、導体３、導体７、導体１１、．．．等々の層にあるワードラインでは駆動されていない。導体２上のビットラインへはただ１つの（独自の）経路しかなく、これは導体１から導体１と導体２の間のメモリ・セルを通って導体２の層のビットラインに至る経路である。可能性のあるその他の、導体３から導体３と導体２の間のメモリ・セルを通って導体２に至る経路は、導体３が第２のワードラインのセットにあって駆動されていないため、ディスエーブルされている。
【０１３４】
回路設計、列デコーディングおよび選択
２セットのワードラインの組織化（図１０（ｂ））の結果、すべてのビットラインがそれに至る行を選択されたメモリ・セルを有することになる。こうして、（Ｎ）個の導体層がビットラインに充当された場合、選択されたそれぞれの列は同時にメモリの（Ｎ）ビットを読み取りまたは書き込み可能となる。本発明の１つの実施形態は、選択した列において、一度にＮビットを完全に読み取り（および／または書き込み）するものである。他の実施形態は列用マルチプレクサ回路を導入し、これが同時にアクセスされるメモリ・セルの数を削減する。
【０１３５】
図１１は別の実施形態を示すものである。それぞれのビットラインにはトランジスタ７７および７８のような個々のスイッチング・トランジスタが供給され、これらのトランジスタがビットラインを、もしもこの列が選択された場合に双方向のＩ／Ｏバスに接続する。読み取り動作の間において、ビットラインはＩ／Ｏバスを駆動し、書き込み動作の間ではＩ／Ｏバスがビットラインを駆動する。（Ｎ）層のビットラインがある場合、（Ｎ）個のスイッチング・トランジスタと（Ｎ）個のＩ／Ｏバスの導体がある。このＩ／Ｏバスの導体が（読み取りのための）検知信号増幅器および（書き込みのための）書き込みドライバを含めた周辺回路に接続する。
【０１３６】
この列選択回路は図１０（ｂ）に示した行選択回路よりもコスト高になる。すべてのビットラインにスイッチング・トランジスタがないといけないので、メモリ・セルの層が垂直方向により多くスタックされた場合、より多くビットラインが増加し、したがってますますスイッチング・トランジスタが増加する。
【０１３７】
こうして列選択回路は、特にメモリ・セルの垂直スタック層の数が大きいとき、行選択回路よりも多くのシリコン面積を消費する。図９（ｃ）に示したように、列選択回路をメモリ・アレーの下部に包含させることが行選択回路をそうするより好ましい理由がこれであって、列選択回路がはるかに大きい。実際には、列回路をメモリ・アレーの下に包含させ、行選択回路を下に包含させようとすることを完全に忘れることが適切な設計方針であろう。列選択を包含させることから利点は得られる。
【０１３８】
メモリ・アレーのプレチャージ
多くの場合、読み取りまたは書き込み動作を始める前にすべてのワードラインを電源電圧の０．５倍といった中間のレベルに「プレチャージ」しておき、すべてのビットラインを電源電圧の０．４倍といった中間の電圧レベルに「プレチャージ」しておくことが適切である。
【０１３９】
回路設計、読み取り／書き込み周辺回路
本発明のいくつかの実施形態は、異なる状態が異なるインピーダンス値に対応する状態変化部を使用している。例えば、誘電体破壊型アンチヒューズは、非常に低いインピーダンスと非常に高いインピーダンスの２つの状態を有しており、このインピーダンスは数オーダーの大きさで異なる。このような実施形態は、以下に説明するように、「電流モード読み取り」および「電流モードまたは電圧モード書き込み」を使用することができる。
【０１４０】
このようなメモリ・セルを読み取るとき、ワードラインを駆動する起動機能として電流源が選択可能である。メモリ・セルがプログラムされる（誘電体が破壊され、低インピーダンスとなる）場合、この駆動電流がメモリ・セルを通ってビットラインに至る。選択されたビットラインは（双方向）Ｉ／Ｏラインにスイッチ・オンされ、駆動電流がＩ／Ｏラインに流れ込む。Ｉ／Ｏラインに接続された電流検知増幅器は駆動電流がＩ／Ｏラインを流れているかどうか判定する。もしもそうであれば、読み取られるセルが「論理１」を含んでおり、そうでない場合、このセルは「論理０」を含んでいる。
【０１４１】
電流モード読み取りの主たる利点はスピードであり、（電圧よりもむしろ）電流を起動および検知することによってメモリ・アレーにある容量の大きなワードラインとビットラインを充放電する必要性を回避しており、それによりワードラインとビットラインは大きな電圧行程をスイングすることがなくなり、読み取り動作をスピード・アップさせる。したがって、電流モード読み取りは本発明の多くの実施形態において好ましいものである。
【０１４２】
メモリ・セルに書き込みをする１つの実施形態では、ワードラインを駆動する起動機能として電圧源を選択することが可能である。付け加えると、双方向Ｉ／Ｏバスは別の電圧源で駆動可能である。このＩ／Ｏバスは選択された列においてビットラインに（列選択用スイッチング・トランジスタにより）接続され、それにより（選択されたワードラインと選択されたビットラインの交点にある）選択されたメモリ・セルが、１つはワードライン、他方はＩ／Ｏバスの２つの電圧源により駆動される。これら２つの電源間の大きな電位差は選択されたメモリ・セルに直接的に印加され、（ワードラインおよびビットラインの大きな電圧行程の）電圧モード書き込みを達成する。
【０１４３】
電圧モード書き込みは、大きな容量のワードラインとビットラインの充放電をしなければならないので遅いけれども、それでもやはり本発明のいくつかの実施形態においては好ましいものである。必要であれば、電圧モード書き込みは非常に大きな電流をメモリ・セルに流し、これがアモルファス半導体のアンチヒューズのような状態変化部のいくつかの実施形態に利点を有する。電圧モード書き込みのいくつかの実施形態では、最大電流を特定の値に制限することが好ましい。最大電流を限定することの１つの利点は、アレーの導体に沿ったＩＲ電圧降下の効果を低減して、アレーにおけるセルの場所に関係なく、それぞれのメモリ・セルに一貫したプログラム・エネルギーを分配することを確実にすることである。いくつかの状態変化部材料の特性はプログラミング・エネルギーに敏感となり得るので、一貫したプログラミング・エネルギーは重要となり得る。
【０１４４】
いくつかの実施形態では、状態変化部をプログラムするのに必要な電圧は周辺トランジスタの許容電圧を超えることもあり得る。トランジスタが小さな寸法（例えば、チャンネル長が０．２ミクロン以下）とされたとき、このことが特に事実になる。これらのケースでは、書き込みサイクルの間において行デコーダが＋Ｖボルトの電源から動作し、列デコーダおよび列Ｉ／Ｏ回路および書き込みデータ・ドライバが−Ｖボルトの電源から動作するように周辺回路が配置され得る。この配置は、メモリ・セルを（（＋Ｖ）−（−Ｖ）＝２×Ｖ）で書き込んで加わる電位差を２×Ｖボルトにし、どのトランジスタに加わる電圧も最大でＶボルトとする。
【０１４５】
このように、非常に高密度のアレーを作製することのできる垂直方向スタックした不揮発性メモリを開示した。
【図面の簡単な説明】
【図１】  先行技術のマスクＲＯＭの回路図である。
【図２】  先行技術のフィールド・プログラマブル・メモリの回路図である。
【図３】  先行技術のＰＬＡの回路図である。
【図４（ａ）】  本発明により形成されたメモリ・セルの１つの実施形態の透視図である。
【図４（ｂ）】  図４（ａ）のセルを使用したアレーの構成図である。
【図５】  図４（ａ）のセルを使用したアレーの断面図である。
【図６（ａ）】  図４（ａ）のセルの種々の実施形態を作製するために使用する層の３つの断面図である。
【図６（ｂ）】  図４（ａ）のセルの作製に使用するスタック層および導電体層の透視図である。
【図６（ｃ）】  パターニング後の図６（ｂ）の構造を描いた図である。
【図６（ｄ）】  導電体層とスタック層を付加して形成した後の図６（ｃ）の構造を描いた図である。
【図６（ｅ）】  パターニング後の図６（ｄ）の構造を描いた図である。
【図６（ｆ）】  導電体層とスタック層を付加して形成した後の図６（ｅ）の構造を描いた図である。
【図６（ｇ）】  さらにパターニング・ステップを経た後の図６（ｆ）の構造を描いた図である。
【図７】  図４（ａ）のセルを交互に垂直方向に重ねて使用したアレーの断面図である。
【図８（ａ）】  垂直方向にスタックしたセルの透視図である。
【図８（ｂ）】  図８（ａ）のセルの構成図である。
【図９（ａ）】  基板に回路をレイアウトした状態を示す基板平面図である。
【図９（ｂ）】  基板に回路のまた別のレイアウトを施した状態を示す基板平面図である。
【図９（ｃ）】  基板に本発明の１つの回路レイアウトを施した状態を示す基板平面図である。
【図９（ｄ）】  複数のサブアレーを使用した本発明の実施形態の回路の平面図である。
【図１０（ａ）】  アレーに結合した周辺回路の電気的構成図である。
【図１０（ｂ）】  アレーに結合した周辺回路のまた別の電気的構成図である。
【図１１】  本発明の１つの好ましい実施形態で使用されるアレーに結合した周辺回路の電気的構成図である。
【図１２】  ３段になったメモリ・アレー間のコンタクトを示したアレー断面図である。
【図１３】  １段目と３段目の間のコンタクトを描いた図（ａ）、１段目、２段目および４段目の間を接続するコンタクトを描いた図（ｂ）、１段目、３段目および５段目の間のコンタクトを描いた図（ｃ）、１段目から５段目の間のコンタクトを描いた図（ｄ）、１段目と３段目の間のコンタクトを描いた図（ｅ）である。
【図１】
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【図２】
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【図３】
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【図４（ａ）】
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【図４（ｂ）】
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【図５】
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【図６（ａ）】
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【図６（ｂ）】
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【図６（ｃ）】
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【図６（ｄ）】
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【図６（ｅ）】
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【図６（ｆ）】
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【図６（ｇ）】
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【図７】
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【図８（ａ）】
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【図８（ｂ）】
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【図９（ａ）】
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【図９（ｂ）】
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【図９（ｃ）】
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【図９（ｄ）】
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【図１０（ａ）】
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【図１０（ｂ）】
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【図１１】
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【図１２】
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【図１３】
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