(57)【特許請求の範囲】
【請求項１】
配線基板に、電子部品が搭載されるとともに、該電子部品の接続端子と導通するグランドパターンとワイヤ状の配線パターンが形成されてなり、かつ、前記接続端子の近傍で前記グランドパターンと前記配線パターンとを接続するバイパスコンデンサを設けて、前記インダクタとして作用する前記配線パターンと前記バイパスコンデンサとにより、前記電子部品で発生するノイズを除去するフィルタ回路を形成した電子装置において、
複数の前記接続端子に共通に給電する前記配線パターンを、該配線パターンと導通する複数の前記接続端子との接続点を実質的に順次通る１本のワイヤ状とし、
前記グランドパターンを、該グランドパターンと導通する複数の前記接続端子との接続点を実質的に順次通る１本のワイヤ状としたことを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子装置に関し、特に電子装置のノイズを低減するフィルタ回路の改良に関する。
【０００２】
【従来の技術】
電子装置は、今日、配線基板に、電子部品が搭載されるとともに、該電子部品の接続端子と導通するグランドパターンとワイヤ状の配線パターンが形成されたものが広く普及している。
【０００３】
また、電子部品からの放射性、伝導性のノイズを防止する技術として、ノイズの出力端となる電源端子近傍、あるいは信号端子近傍で、配線パターンとグランドパターン間をバイパスコンデンサにより接続してフィルタ回路を形成し、ノイズを減じることが行われている。
【０００４】
図７はかかる技術を適用した電子装置の代表例を示すもので、配線基板８００の上に電子部品としてＣＰＵ８０１と電源レギュレータ８０５とが搭載され、配線基板８００の表面にはこれらの各接続端子８０２，８０３（ＣＰＵについてのみ図示）と導通するワイヤ状の配線パターン８０６，８０７が形成されるとともにグランドパターン８０８が形成される。配線パターン８０６，８０７はＣＰＵ８０１と電源レギュレータ８０５を接続する第１の配線パターン８０６、電源レギュレータ８０５と大本の電源回路の間を接続する第２の配線パターン８０７である。
【０００５】
図例では前記バイパスコンデンサは３つ設けられ、第１のバイパスコンデンサ８０９は、ＣＰＵ８０１の接続端子８０２の近傍で第１の配線パターン８０６とグランドパターン８０８とを接続しており、第２のバイパスコンデンサ８１０は、電源レギュレータ８０５の出力側の接続端子の近傍で第１の配線パターン８０６とグランドパターン８０８とを接続している。また、第３のバイパスコンデンサ８１１は電源レギュレータ８０５の入力側の接続端子の近傍で第２の配線パターン８０７とグランドパターン８０８とを接続している。
【０００６】
図８はこれらバイパスコンデンサ８０９〜８１１、配線パターン８０６により形成されるフィルタ回路の等価回路を示すもので、ＣＰＵ８０１と電源レギュレータ８０５間に注目すると、高周波信号に対して配線パターン８０６がインダクタとして作用し、π型のフィルタ回路が形成される（第１従来例）。
【０００７】
２０００年電子情報通信学会総合大会予稿集Ｂ−４−６６には、電源プレーン層とグランドプレーン層を有する多層の配線基板にＶＬＳＩを搭載した電子装置のノイズ低減技術が示されている。図９はこの電子装置を示すもので、配線基板は電源プレーン層とグランドプレーン層を有し、ＣＰＵ８０１Ａの２つの電源端子８０２ａ，８０２ｂに給電する配線パターン８１２は、略Ｌ字形で、電源端子８０２ａ，８０２ｂを順次、通る１本のワイヤ状になっており、電源端子８０２ａと電源端子８０２ｂとをつなぐ横線路８１２１の図中左端部から、縦線路８１２２が、電源プレーン層に通じるスルーホールパターン８１３に伸びている。また、ＣＰＵ８０１Ａのグランド端子８０３ａ，８０３ｂはグランドプレーン層に通じるスルーホールパターン８１４，８１５と導通している。
【０００８】
バイパスコンデンサは３つ設けられ、第１、第２のバイパスコンデンサ８１９，８２０は、各電源端子８０２ａ，８０２ｂの近傍で配線パターン８１２と、グランドプレーン層に通じるスルーホールパターン８１６，８１７とを接続している。第３のバイパスコンデンサ８２１は、電源プレーン層に通じるスルーホールパターン８１３の近傍で、配線パターン８１２と、グランドプレーン層に通じるスルーホールパターン８１８とを接続している。
【０００９】
図１０はこれらバイパスコンデンサ８１９〜８２１、配線パターン８１２により形成されるフィルタ回路の等価回路を示すもので、一方のノイズ源８０４ｂからは１段のπ型の回路であるが、他方のノイズ源８０４ａからはπ型の回路が２段になっており、ノイズ低減効果の向上を図っている（第２従来例）。
【００１０】
【発明が解決しようとする課題】
しかしながら、前記第１従来例では、インダクタとして作用する配線パターン８０６，８０７は電子部品８０１，８０５のレイアウトで略決定してしまい、フィルタ回路の周波数特性はあまり自由度がなく、十分にノイズ低減効果を得ることが困難である。このため、ノイズ低減効果をも十分に考慮して電子部品８０１，８０５のレイアウトおよび配線パターン８０６，８０７のレイアウトを行うとすれば、複雑な電子装置では最適化に手間がかかる。
【００１１】
前記第２従来例では一方の電源端子８０２ｂの近傍に設けた第２のバイパスコンデンサ８２０により他方の電源端子８０２ａを出力端とするノイズ源８０４ａに対してバイパスコンデンサ８１９，８２０が２段に挿入されるとともに、給電端であるスルーホール８１３を比較的自由に配置できるので一定のノイズ低減効果を奏するとはいえ、適用が多層配線基板に限定され一般的ではない。すなわち、配線基板が片面基板や両面基板である電子装置に適用しようとすると、フィルタ回路の周波数特性が結局、給電端としての電源レギユレータの配置によって決まってしまい必ずしも十分ではない。
【００１２】
本発明は前記実情に鑑みなされたもので、高いノイズ低減効果の得られる電子装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
請求項１記載の発明では、配線基板に、電子部品が搭載されるとともに、該電子部品の接続端子と導通するグランドパターンとワイヤ状の配線パターンが形成されてなり、かつ、前記接続端子の近傍で前記グランドパターンと前記配線パターンとを接続するバイパスコンデンサを設けて、インダクタとして作用する前記配線パターンと前記バイパスコンデンサとにより、前記電子部品で発生するノイズを除去するフィルタ回路を形成した電子装置において、
複数の前記接続端子に共通に給電する前記配線パターンを、該配線パターンと導通する複数の前記接続端子との接続点を実質的に順次通る１本のワイヤ状とする。
前記グランドパターンを、該グランドパターンと導通する複数の前記接続端子との接続点を実質的に順次通る１本のワイヤ状とする。
【００１８】
フィルタ回路が多数段の構成となる上、さらに、グランドパターンをワイヤ状とすることでフィルタ回路にはグランド側にも実質的にインダクタが挿入されることになり、ノイズ低減効果を高めることができる。
【００１９】
【発明の実施の形態】
（第１実施形態）
図１に本発明の電子装置の構成を示す。電子装置は、配線基板１０上に種々の電子部品２１，２２が実装されたもので、説明の便宜のため、電子部品として扁平で矩形のＣＰＵ２１と、これに給電する３端子の電源レギュレータ２２のみを示している。ＣＰＵ２１と電源レギュレータ２２の間は、配線基板１０の表面に形成した導電膜の導電パターン１１，１２，１３により配線されている。また、配線基板１０上にはバイパスコンデンサ３１，３２，３３，４１，４２が実装されており、これら導電パターン１１〜１３とバイパスコンデンサ３１〜４２により、ＣＰＵ２１からのノイズを除去するフィルタ回路５１が構成される。
【００２０】
前記導電パターン１１〜１３は配線パターン１１，１２とグランドパターン１３とからなる。配線パターン１１，１２はワイヤ状で、一方、グランドパターン１３は大きな面積を有する島状であり、ワイヤ状の配線パターン１１，１２が、グランドパターン１３の周縁から略等間隔をおいてレイアウトされている。
【００２１】
第１の配線パターン１１は一端がＣＰＵ２１の電源ピン２１１と導通しており、他端が電源レギュレータ２２の出力端子と導通している。第２の配線パターン１２は一端が電源レギュレータ２２の入力端子と導通しており、他端は電源レギュレータ２２に給電するための図示しない大本の電源回路に伸びている。
【００２２】
また、グランドパターン１３はＣＰＵ２１の直近位置でＣＰＵ２１のグランドピン２１２と導通している。またグランドパターン１３は電源レギュレータ２２の直近位置で周縁の一部が突出して電源レギュレータ２２のグランド端子と導通している。
【００２３】
配線パターン１１，１２とグランドパターン１３とは前記バイパスコンデンサ３１〜４２により接続してある。第１のバイパスコンデンサ３１は、ＣＰＵ２１の電源ピン２１１の直近位置で配線パターン１１と導通し、グランドピン２１２の直近位置でグランドパターン１３と導通する。第２のバイパスコンデンサ３２は、電源レギュレータ２２の出力端子と直近位置で配線パターン１１と導通し、電源レギュレータ２２のグランド端子の直近位置でグランドパターン１３と導通する。また、第３のバイパスコンデンサ３３は、電源レギュレータ２２の入力端子の直近位置で配線パターン１２と導通し、電源レギュレータ２２のグランド端子の直近位置でグランドパターン１３と導通する。
【００２４】
他の２つのバイパスコンデンサ４１，４２は調整用のもので、前記バイパスコンデンサ３１，３２と同様に配線パターン１１とグランドパターン１３を橋渡しして、第１のバイパスコンデンサ３１の配置位置と第２のバイパスコンデンサ３２の配置位置の間に設けられる（以下、調整用のバイパスコンデンサ４１，４２を、ＣＰＵ２１側から第１の調整用のバイパスコンデンサ４１、第２の調整用のバイパスコンデンサ４２という）。
【００２５】
また、配線パターン１１はワイヤ状なので高周波数域のノイズに対してインダクタとして作用する。
【００２６】
図２はフィルタ回路５１の等価回路を示すもので、前記配線パターン１１のうち、第１のバイパスコンデンサ３１の接続点と第１の調整用バイパスコンデンサ４１の接続点で区画される第１の線路１１１が第１のインダクタ１１１であり、第１の調整用バイパスコンデンサ４１の接続点と第２の調整用バイパスコンデンサ４２の接続点で区画される第２の線路１１２が第２のインダクタ１１２であり、第２の調整用バイパスコンデンサ４２の接続点と第２のバイパスコンデンサ３２の接続点で区画される第３の線路１１３が第３のインダクタ１１３である。
【００２７】
このように、フィルタ回路５１は、ノイズ源５０からみると、π型のフィルタが３段に接続されたものと等価であり、第１、第２の調整用バイパスコンデンサ４２の配置に応じて各線路１１１〜１１３の長さＬ１  ，Ｌ２  ，Ｌ３  が変わり、そのインダクタンスが変わるので、フィルタ回路５１の周波数特性を調整できる。しかも、ＣＰＵ２１や電源レギュレータ２２、導電パターン１１〜１３のレイアウト変更を伴わないから、所望の周波数特性を得るのが容易であり、開発期間の短縮を図ることができる。
【００２８】
（第２実施形態）
本発明の第２の実施形態を図３に示す。第１実施形態において導電パターンを別の構成に代えたもので、図中、第１実施形態と同じ番号を付した部分は第１実施形態と実質的に同じ作動をするので、第１実施形態との相違点を中心に説明する。
【００２９】
配線パターン１１とグランドパターン１４はいずれもワイヤ状で、所定間隔をおいてレイアウトされている。
【００３０】
本実施形態ではグランドパターン１４をワイヤ状としたことで、フィルタ回路５１Ａがグランド側の配線にもインダクタを有することとなる。図４はフィルタ回路５１Ａの等価回路を示すもので、前記グランドパターン１４のうち、第１のバイパスコンデンサ３１の接続点と第１の調整用バイパスコンデンサ４１の接続点で区画される第１の線路１４１が第４のインダクタ１４１であり、第１の調整用バイパスコンデンサ４１の接続点と第２の調整用バイパスコンデンサ４２の接続点で区画される第２の線路１４２が第５のインダクタ１４２であり、第２の調整用バイパスコンデンサ４２の接続点と第２のバイパスコンデンサ３２の接続点で区画される第３の線路１４３が第６のインダクタ１４３である。
【００３１】
グランド側の配線にもインダクタンスを有する事により、さらに高いノイズ低減効果を得ることができる。
【００３２】
なお、フィルタ回路５１Ａのグランド側にも等価的にインダクタが挿入されるので、グランド電位の安定性を確保すべくバイパスコンデンサ３１〜４２は大きめの静電容量のものを用いるのがよい。
【００３３】
なお、前記各実施形態において調整用のバイパスコンデンサは２つ設けているが、必ずしもこれに限定されるものではなく、１つでもよいし、３つ以上でもよい。
【００３４】
また、配線基板が片面基板ではなく両面基板や多層配線基板の電子装置にも適用することもできる。
【００３５】
（第３実施形態）
本発明の第３の実施形態を図５に示す。配線基板１０Ａは両面基板または多層基板が用いられる。ＣＰＵ２１Ａと図示しない電源レギュレータの間を配線する導電パターン１５，１６は配線パターン１５とグランドパターン１６とからなる。いずれもワイヤ状で、略Ｌ字の形状を与えられている。配線パターン１５はＣＰＵ２１Ａが固定される配線基板１０Ａの最上層に形成され、グランドパターン１６は配線パターン１５形成層とは異なる層に形成されている。配線パターン１５とグランドパターン１６とは所定間隔をおいてレイアウトされている。
【００３６】
配線パターン１５、グランドパターン１６の横線路１５１，１６１は、矩形のＣＰＵ２１Ａの辺と略平行しており、配線パターン横線路１５１の両端からＣＰＵ２１Ａ側に突出する突出部にてＣＰＵ２１Ａの２つの電源ピン２１１ａ，２１１ｂと導通している。
【００３７】
一方、グランドパターン１６はＣＰＵ２１Ａと近接する２か所でスルーホールパターン１７１，１７２と配線基板１０Ａを貫通するスルーホールを介してＣＰＵ２１Ａの２つのグランドピン２１２ａ，２１２ｂと導通している。
【００３８】
また、配線パターン１５、グランドパターン１６の縦線路１５２，１６２は前記電源レギュレータに向かって伸びている。
【００３９】
配線パターン１５とグランドパターン１６とはバイパスコンデンサ３４，３５，３６により接続されている。第１のバイパスコンデンサ３４は、ＣＰＵ２１Ａの第１の電源ピン２１１ａの直近位置で、配線パターン１５と導通し、ＣＰＵ２１Ａの第１のグランドピン２１２ａの直近位置で、グランドパターン１６と導通している。第２のバイパスコンデンサ３５は、ＣＰＵ２１Ａの第２の電源ピン２１１ｂの直近位置で、配線パターン１５と導通し、ＣＰＵ２１Ａの第２のグランドピン２１２ｂの直近位置で、グランドパターン１６と導通している。第３のバイパスコンデンサ３６は、配線パターン縦線路１５２とその途中で導通し、グランドパターン縦線路１６２とその途中で導通している。
【００４０】
図６はこれら導電パターン１５，１６、バイパスコンデンサ３４〜３６により構成されるフィルタ回路５１Ｂの等価回路を示すもので、前記配線パターン１５のうち、第１のバイパスコンデンサ３４の接続点と第２のバイパスコンデンサ３５の接続点で区画される横線路１５１が第１のインダクタ１５１であり、第２のバイパスコンデンサ３５の接続点と第３のバイパスコンデンサ３６の接続点で区画される縦線路１５２が第２のインダクタ１５２である。
【００４１】
一方、グランドパターン１６のうち、第１のバイパスコンデンサ３４の接続点と第２のバイパスコンデンサ３５の接続点で区画される横線路１６１が第３のインダクタ１６１であり、第２のバイパスコンデンサ３５の接続点と第３のバイパスコンデンサ３６の接続点で区画される縦線路１６２が第４のインダクタ１６２である。
【００４２】
前掲図９、図１０に示した従来の電子装置に比して、フィルタ回路のグランド側にもインダクタが挿入されることになって、高いノイズ低減効果を得ることができる。
【００４３】
また、前記各実施形態はＣＰＵで発生し電源端子から出力するノイズについて説明したが、他の信号端子から出力するノイズの低減に対しても適用できる。またノイズが発生する電子部品もＣＰＵに限定されるものではない。
【図面の簡単な説明】
【図１】本発明の第１の電子装置の部品配置および配線レイアウトを示す要部平面図である。
【図２】前記電子装置のフィルタ回路の等価回路である。
【図３】本発明の第２の電子装置の部品配置および配線レイアウトを示す要部平面図である。
【図４】前記電子装置のフィルタ回路の等価回路である。
【図５】本発明の第３の電子装置の部品配置および配線レイアウトを示す要部平面図である。
【図６】前記電子装置のフィルタ回路の等価回路である。
【図７】従来の電子装置の第１の代表例の部品配置および配線レイアウトを示す要部平面図である。
【図８】前記電子装置のフィルタ回路の等価回路である。
【図９】従来の電子装置の第２の代表例の部品配置および配線レイアウトを示す要部平面図である。
【図１０】前記電子装置のフィルタ回路の等価回路である。
【符号の説明】
１０，１０Ａ  配線基板
１１，１２，１５  配線パターン
１３，１４，１６  グランドパターン
１７１，１７２，１７３，１７４  スルーホールパターン
２１，２１Ａ  ＣＰＵ（電子部品）
２１１，２１１ａ，２１１ｂ  電源端子（接続端子）
２１２，２１２ａ，２１２ｂ  グランド端子（接続端子）
２２  電源レギュレータ（電子部品）
３１，３２，３３，３４，３５，３６  バイパスコンデンサ
４１，４２  調整用のバイパスコンデンサ
５０，５０ａ，５０ｂ  ノイズ源
５１，５１Ａ，５１Ｂ  フィルタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003619129.tif 000009
【図９】
0003619129.tif 000010
【図１０】
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