(57)【特許請求の範囲】
【請求項１】
マザーボード上に形成されている一端ま たは両端を終端した主伝送線路に接続するボードにおいて、
信号を出力する出力回路と、
前記主伝送線路に接続された場合に前記出力回路から前記主伝送線路に前記信号を伝送するボード内配線と、
前記主伝送線路と前記ボード内配線の間に配置された抵抗であって、前記主伝送線路と前記ボード内配線の間の反射を抑える値を持つ抵抗を有することを特徴とするボード。
【請求項２】
請求項１に記載のボードにおいて、
前記抵抗は前記主伝送線路と前記ボード内配線の間のインピーダンスの整合をとるための値を持つことを特徴とするボード。
【請求項３】
請求項１に記載のボードにおいて、
前記抵抗は、前記ボード内配線の所定のインピーダンスの値から前記主伝送線路のインピーダンスの半分の値を引くことによって導出される値またはその同等の値を持つことを特徴とするボード。
【請求項４】
請求項１に記載のボードにおいて、
同電位に両端終端される主伝送線路に接続されることを特徴とするボード。
【請求項５】
請求項１に記載のボードにおいて、
前記ボード内配線のインピーダンスは前記主伝送線路のインピーダンスよりも大きいことを特徴とするボード。
【請求項６】
請求項１に記載のボードにおいて、
前記出力回路はプッシュプル型の出力回路であることを特徴とするボード。
【請求項７】
請求項１に記載のボードにおいて、
前記出力回路は、スイッチング回路を有する素子を有し、前記素子は電源とグランドに接続し、
前記素子の抵抗値は５０Ω以下であることを特徴とするボード。
【請求項８】
マザーボード上に形成されている一端または両端を終端した主伝送線路に接続するボードにおいて、
信号を送受信する送受信回路と、
前記主伝送線路に接続された場合に前記送受信回路と前記主伝送線路の間で前記信号を伝送するボード内配線と、
前記主伝送線路と前記ボード内配線の間に配置された抵抗であって、前記主伝送線路と前記ボード内配線の間の反射を抑える値を持つ抵抗を有することを特徴とするボード。
【請求項９】
請求項８に記載のボードにおいて、
前記抵抗は前記主伝送線路と前記ボード内配線の間のインピーダンスの整合をとるための値を持つことを特徴とするボード。
【請求項１０】
請求項８に記載のボードにおいて、
前記抵抗は、前記ボード内配線の所定のインピーダンスの値から前記主伝送線路のインピーダンスの半分の値を引くことによって導出される値またはその同等の値を持つことを特徴とするボード。
【請求項１１】
請求項８に記載のボードにおいて、
同電位に両端終端される主伝送線路に接続されることを特徴とするボード。
【請求項１２】
請求項８に記載のボードにおいて、
前記ボード内配線のインピーダンスは前記主伝送線路のインピーダンスよりも大きいことを特徴とするボード。
【請求項１３】
請求項８に記載のボードにおいて、
前記送受信回路は前記信号を受信する差動入力回路を有することを特徴とするボード。
【請求項１４】
請求項８に記載のボードにおいて、
前記送受信回路で使用される参照電圧は前記送受信回路の外部から供給されることを特徴とするボード。
【請求項１５】
マザーボード上に形成されている一端または両端を終端した第１の伝送線路に複数枚接続されるボードであって、
信号を出力する出力回路と、
前記第１の伝送線路に接続された場合に前記出力回路から前記第１の伝送線路に前記信号を伝送する第２の伝送線路と、前記第１の伝送線路と前記第２の伝送線路の間に配置された抵抗であって、前記第１の伝送線路と前記第２の伝送線路の間の反射を抑える値を持つ抵抗を有することを特徴とするボード。
【請求項１６】
請求項１５に記載のボードにおいて、
前記抵抗は前記第１の伝送線路と前記第２の伝送線路の間のインピーダンスの整合をとるための値を持つことを特徴とするボード。
【請求項１７】
請求項１５に記載のボードにおいて、
前記抵抗は、前記第２の伝送線路の所定のインピーダンスの値から前記第１の伝送線路のインピーダンスの半分の値を引くことによって導出される値またはその同等の値を持つことを特徴とするボード。
【請求項１８】
請求項１５に記載のボードにおいて、
同電位に両端終端される主伝送線路に接続されることを特徴とするボード。
【請求項１９】
請求項１５に記載のボードにおいて、
前記第２の伝送線路のインピーダンスは前記第１の伝送線路のインピーダンスよりも大きいことを特徴とするボード。
【請求項２０】
請求項１５に記載のボードにおいて、
前記出力回路はプッシュプル型の出力回路であることを特徴とするボード。
【請求項２１】
請求項１５に記載のボードにおいて、
前記出力回路は、スイッチング回路を有する素子を有し、前記素子は電源とグランドに接続し、
前記素子の抵抗値は５０Ω以下であることを特徴とするボード。
【請求項２２】
請求項１５に記載のボードにおいて、
さらに信号を受信する受信回路を有することを特徴とするボード。
【請求項２３】
請求項２２に記載のボードにおいて、
前記受信回路は前記信号を受信する差動入力回路を有することを特徴とするボード。
【請求項２４】
請求項２３に記載のボードにおいて、
前記受信回路で使用される参照電圧は前記受信回路の外部から供給されることを特徴とするボード。
【請求項２５】
請求項２２に記載のボードにおいて、
前記受信回路と前記送信回路は一つの集積回路内に搭載されていることを特徴とするボード。
【請求項２６】
請求項１に記載のボードであって、
前記出力回路はメモリであることを特徴とするボード。
【請求項２７】
請求項８に記載のボードであって、
前記送受信回路はメモリであることを特徴とするボード。
【請求項２８】
請求項２５に記載のボードであって、
前記集積回路はメモリであることを特徴とするボード。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＣＰＵやメモリ等の素子間（例えばＣＭＯＳ等により構成されたデジタル回路間又はその機能ブロック間）での信号伝送のための技術に関し、特に、複数の素子が同一の伝送線に接続されるバス伝送を高速に行うための技術に関する。
【０００２】
【従来の技術】
半導体集積回路装置により構成されたデジタル回路間の信号伝送を高速に行うための技術として、信号振幅を１Ｖのような小振幅で伝達する低振幅インタフェースに関する技術があげられる。
【０００３】
低振幅インタフェースの代表的なものとして、ＧＴＬ（Ｇｕｎｎｉｎｇ  Ｔｒａｎｓｃｅｉｖｅｒ  Ｌｏｇｉｃ）インタフェースやＣＴＴ（Ｃｅｎｔｅｒ  Ｔａｐｐｅｄ  Ｔｅｒｍｉｎａｔｉｏｎ）インタフェースがある。
【０００４】
これらの低振幅インタフェースについては、例えば日経エレクトロニクス９月２７日号Ｐ２６９〜２９０（日経ＢＰ社、平成５年発行）に詳しく記載されている。
【０００５】
一方、デジタル回路間の信号の高速伝送を実現するには信号振幅を小さくするとともに、インピーダンス整合をとったバス設計を行うことが必要である。
【０００６】
特に近年半導体集積回路の益々の高速化によって、信号波形の立ち上り速度や立ち下り速度が早まることにより、インピーダンスの不整合による波形歪が無視できなくなっている。このため、インピーダンスの整合設計はますます重要な課題となる。
【０００７】
このインピーダンスの整合設計の重要性を従来の技術の１例である図１に示す例で説明する。
【０００８】
図１は伝送線路に分岐配線がある場合の例を示す。終端電源６０、６１及び終端抵抗５０、５１により終端された伝送線路１００には、送信回路ブロック１と受信回路ブロック２、３、４が接続される。
【０００９】
この例において、伝送線路１００のインピーダンスは５０Ω、分岐配線１１〜１４のインピーダンスは５０Ω、終端抵抗５０、５１はそれぞれ５０Ω、終端電源６０、６１は０．５Ｖ、そして送信回路２１のオン抵抗は１０Ωとする。
【００１０】
また、送信回路２１はＨｉｇｈ出力時には伝送線路１１を１Ｖ電源と接続し、Ｌｏｗ出力時にはグランド、すなわち０Ｖと接続する回路であり、また図中の３２〜３４は受信回路とする。
【００１１】
このバスにおいて、送信回路２１がＬｏｗ出力からＨｉｇｈ出力に切り替わるとき、図中の各点に信号がどのように伝わるかを説明する。
【００１２】
まず、送信回路２１からＬｏｗ出力を出している時の伝送線路１００の電位を求めると、このときの伝送線路の電圧は終端電源０．５Ｖを終端抵抗５０、５１と送信回路２１のオン抵抗によって分圧された電圧となるから、
０．５×１０／（１０＋２５）＝０．１４（Ｖ）
である。
【００１３】
次に送信回路の出力をＬｏｗからＨｉｇｈへと切り替え、信号が図１のＡ点に伝わるときの電位を求める。
【００１４】
送信回路を切り替えた直後は、送信回路２１の電源１Ｖが送信回路のオン抵抗と伝送線路１１のインピーダンス５０Ωとによって分圧されるため、Ａ点での電位上昇分は
１×５０／（５０＋１０）＝０．８３（Ｖ）
となる。さきに求めた初期電圧０．１４Ｖをこの上昇分に加えた０．９７Ｖ（Ｖ）が求めるＡ点における電位である。
【００１５】
さらに、この振幅０．８３Ｖの波形が分岐点Ｂ点に到達したときを考える。
【００１６】
伝送線路１１から伝送線路１００を見ると、左右２方に分かれているため、伝送線路１１から見た伝送線路１００の見かけ上のインピーダンスは、伝送線路１００のインピーダンス５０Ωの半分、すなわち２５Ωに見える。一方、伝送線路１１のインピーダンスは５０Ωであるので、Ｂ点においてインピーダンスの不整合による反射が起こる。
【００１７】
このインピーダンス不整合による反射係数を求めると
（５０ー２５）／（５０＋２５）＝０．３３
となり、Ａ点に伝わった０．８３Ｖの信号振幅のうち、１／３に相当する振幅０．２８Ｖの信号が反射し、送信回路側に戻る。残りの振幅０．５５Ｖの信号が一回目の透過波となって伝送線路１００に伝わる。よって、透過信号の電位はこの０．５５Ｖに初期電位を加えた電位、すなわち０．６９Ｖとなる。
【００１８】
送信回路に戻った０．２８Ｖ振幅の信号は送信回路に到達すると全反射をし、再びＢ点に到達する。このうち２／３が伝送線路１００に出て、１／３が再び伝送線路１１に戻る。このように信号は伝送線路１１を幾度も往復し、その都度、Ｂ点に到達した波形は、その２／３を伝送線路１００に出力する。こうして、Ａ点に伝わった０．８３Ｖの振幅を少しずつ伝送線路１００に伝えていくのである。
【００１９】
話を元に戻し、先ほどのＢ点で通過した信号に注目する。この伝送線路１００に伝わった０．６９Ｖの信号がＣ点に伝わると、前方に５０Ωの伝送線路が２本見え、前方の合成インピーダンス２５Ωと、いままで伝わってきた伝送線路のインピーダンス５０Ωとのインピーダンスの不整合による反射が起こる。
【００２０】
反射係数を求めると、
（５０ー２５）／（５０＋２５）＝０．３３
となり、Ｃ点を通り抜ける波形の電位は、Ｂ点の信号振幅０．５５Ｖに透過率２／３（＝１−１／３）を掛け、初期電位を加えた電位となる。すなわち、
０．５５×２／３＋０．１４＝０．５０（Ｖ）となる。
【００２１】
同様の反射が点Ｅ、点Ｇでも起こり、それぞれの電位は０．３８（Ｖ）、０．３０（Ｖ）となる。
【００２２】
【発明が解決しようとする課題】
これらの結果を示したのが図２である。図２において、（ａ）は図１に示す点Ｃに着目し、点Ｃに入ってくる信号であるＢ点と点Ｃから出て行く信号である点Ｄと点Ｅの信号を示したものであり、説明のため点Ａの信号も示している。同様に（ｂ）は点Ｅに着目した信号波形を示した図、（ｃ）は点Ｇに着目した信号波形を示した図である。図２中、２０１は図１におけるＡ点の信号波形、２０２はＢ点、２０３はＣ点、２０４はＤ点、２０５はＥ点、２０６はＦ点、２０７はＧ点、２０８はＨ点の信号波形を示している。信号の立ち下り時においても、同様のことがおこり、そのときの信号波形は図３のようになる。図３においても、２０１から２０８はそれぞれ図１におけるＡ点からＨ点までの信号波形を示す。
【００２３】
このように従来の信号伝送回路を用いると、送信回路２１からの最初の波形は受信回路において、みな、信号のＨｉｇｈ、Ｌｏｗを確定する基準電圧Ｖｒｅｆ（上記条件では０．５Ｖ）を越えられないことがわかる。
【００２４】
また、分岐点Ｃ、Ｅ、Ｇにおいて分岐配線内に入った信号は、伝送線路１１と同様、分岐配線内で反射を繰り返し、反射波形が分岐点に戻ってきたとき、信号の２／３が伝送線路１００に出る。これが、伝送線路１００における波形の歪の原因になる。
【００２５】
このように、分岐配線では各分岐点において反射が起こり、それぞれの反射による電位降下が重なることで、送信回路の遠方での信号電位の上昇が遅れ、その結果、遅延時間が増える。
【００２６】
さらに、前記の文献にて開示された回路では送信回路のオン抵抗を特殊な値である１００Ωにすることで、送信回路に供給される電源電圧に３．３Ｖを与えても伝送線上で１Ｖ振幅を実施しているが、オン抵抗を特殊な値とすることは、現在広く使われている１０Ω前後のオン抵抗を持つトランジスタを無意味なものとしてしまう。
【００２７】
また、このように送信回路のオン抵抗を高い値とすることは、送信回路で消費する電力を大きくすることとなり、消費電力が増大するという問題もある。
【００２８】
更に、受信回路ブロックに入り込む信号が受信回路ブロック内で反射を繰返すことによって生じる信号波形の歪みの問題が残る。
【００２９】
【課題を解決するための手段】
この問題を解決するために、送信回路のオン抵抗を現在広く使われている１０Ωのままとし、伝送線路１１、１２、１３、１４と伝送線路１００との間に伝送線路１１、１２、１３、１４のインピーダンスから伝送線路１００のインピーダンスの半分の値を引いた値またはその近傍の値の抵抗値を持つ素子を挿入する発明を創作するに至り、この発明により前述の問題はほぼ解決するに至った。
【００３０】
しかし、送信回路２１及び受信回路３２〜３４が伝送線路１１〜１４と直接接続されているのは、あくまでも理想状態である。現実には送信回路２１及び受信回路３２〜３４はＩＣ／ＬＳＩパッケ−ジに封入されているため、回路チップと入出力端子間にはパッケ−ジのリ−ドフレ−ム、またはパッケ−ジ内配線パタ−ンが存在する。このリ−ドフレ−ムまたはパッケ−ジ内配線パタ−ンは、伝送線路１１〜１４との特性インピ−ダンスマッチングをしていないため、集中インダクタンスと集中容量に見え、伝送波形を振動させるため、高速伝送を不可能とするわけである。
【００３１】
この状態を第９図を用いて説明する。
【００３２】
図９は、伝送線路１１〜１４とリ−ドフレ−ムまたはパッケ−ジ内配線パタ−ンが特性インピ−ダンスマッチングされていない場合の例で、図中図１と同番号同記号は、図１と同様の部位である。但し、送信回路、受信回路は１０Ω前後のオン抵抗値を持つものである。現状では、ＬＳＩやモジュ−ル等のリ−ドフレ−ム、またはパッケ−ジ内配線パタ−ンは、異種のパッケ−ジ、更には１つのパッケ−ジ内でも各ピンによって特性インピ−ダンスが異なっている。したがって、伝送線路１１〜１４とは特性インピ−ダンスマッチングがとれていないため、そのアンマッチング分が見かけ上インダクタンス９０〜９３や容量１１０〜１１３に見えてくる。
【００３３】
このアンマッチングの状態のままの信号伝搬の結果を示したのが図１０である。（ａ）〜（ｃ）は、図９におけるＢ点（７０２）の波形は、インダクタンス９０の影響で、波形がオ−バ−シュ−トをおこすがＣ、Ｅ、Ｇ点では受信回路から反射して分岐点に戻る波形Ｄ、Ｆ、Ｈ点が、容量１１１〜１１３の影響で立ち上りがなまってしまい、電位がなかなか上がらないのが判る。また、全体的に波形が振動をおこし、送信端から遠くの受信端では基準電圧Ｖｒｅｆを何回もクロスする。従って、反射による電位降下が顕著に見えること、及び波形振動により信号確定時間が延びるため、高速信号伝送回路の効果を半減させてしまう結果となる。
【００３４】
現在、ロジックＬＳＩやモジュ−ル等では、プロセスの微細化でゲ−ト規模増加に伴うピン数の増加によりパッケ−ジが大きくなり、リ−ドフレ−ムやパッケ−ジ内配線パタ−ンが長くなるのは避けられなくなっている。その増加分に比例してパッケ−ジの容量、またはリ−ドフレ−ムやパッケ−ジ内配線パタ−ンのインダクタンスが増加しているのが現状である。一般的に、基板の特性インピ−ダンスは６０Ω〜１００Ωを使用するが、ＬＳＩやモジュ−ルはパッケ−ジの形状によってもその値は変わるが、例えばＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）パッケ−ジのパッケ−ジ内配線パタ−ンの特性インピ−ダンスは、４０Ω〜５０Ωぐらいと基板の特性インピ−ダンスよりも低くなっている。
【００３５】
本発明の目的は、分岐配線を持った伝送線路において、伝送線路での信号電位の落ち込みの抑え込みと分岐配線内での反射の繰り返しの防止し、送／受信回路と伝送線路間のリ−ドフレ−ムまたはパッケ−ジ内配線パタ−ンも伝送線路とマッチングさせることで、実機へ適用しても波形を振動させずに伝送できること、及びバス上の低振幅を実現し、高速に信号の伝送を行なうことが可能な信号伝送回路を提供することにある。
【００３６】
本発明は、１つ以上の送信回路を有する内部ユニットと、前記内部ユニットを１つ以上有するユニットが１つ以上有り、１つ以上の受信回路を有する内部ユニットと、前記内部ユニットを１つ以上有するユニットが１つ以上有り、送／受信回路とユニット間をつなぐための内部ユニット内に構成される第１の伝送線路と、内部ユニットとユニットの入出力端子をつなぐためのユニット内に構成される第２の伝送線路と、ユニットの入出力端子間をつなぐ第３の伝送線路とからなる信号伝送回路において、第３の伝送線路の特性インピ−ダンス値またはその近傍の抵抗値を持つ素子によって前記第３の伝送線路の終端を行い、さらに第２の伝送線路のインピ−ダンスから前記第３の伝送線路のインピ−ダンスの半分の値を引いた値またはその近傍の抵抗値を持つ素子を第２の伝送線路と、第３の伝送線路の間に設けること、及び第１の伝送線路と、第２の伝送線路のインピ−ダンスを同じ値またはその近傍のインピ−ダンスにする。
【００３７】
また、１つ以上の送信回路または受信回路を有する内部ユニットと前記内部ユニットを１つ以上有するユニットが２つ以上有り、送／受信回路とユニット間をつなぐための内部ユニット内に構成される第１の伝送線路と、内部ユニットとユニットの入出力端子をつなぐためのユニット内に構成される第２の伝送線路と、ユニットの入出力端子間をつなぐ第３の伝送線路とからなる信号伝送回路において、第３の伝送線路の特性インピ−ダンス値またはその近傍の抵抗値を持つ素子によって前記第３の伝送線路の終端を行い、さらに第２の伝送線路のインピ−ダンスから前記第３の伝送線路のインピ−ダンスの半分の値を引いた値またはその近傍の抵抗値を持つ素子を第２の伝送線路と、第３の伝送線路の間に設けること、及び第１の伝送線路と、第２の伝送線路のインピ−ダンスを同じ値またはその近傍のインピ−ダンスにする。
【００３８】
第３の伝送線路の特性インピ−ダンス値またはその近傍の抵抗値を持つ素子によって前記第３の伝送線路の終端を行い、さらに第２の伝送線路のインピ−ダンスから前記第３の伝送線路のインピ−ダンスの半分の値を引いた値またはその近傍の抵抗値を持つ素子を第２の伝送線路と、第３の伝送線路の間に設けることにより、従来技術よりもはるかに高速な伝送が可能となるが、加えて第１の伝送線路と、第２の伝送線路のインピ−ダンスを同じ値またはその近傍のインピ−ダンスにすることにより、更なる高速伝送が可能になる。
【００３９】
以下、本発明の一実施例を図面を用いて詳細に説明する。
【００４０】
図４に、単一方向用伝送線路に本発明を適用した一実施例の基本ブロック図を示す。
【００４１】
図４において、５は送信回路２１を持つ内部回路ブロック（例えば集積回路）で、１の回路ブロック（例えば集積回路を搭載した基板）内に搭載されている。６〜８は受信回路３２〜３４をもつ内部回路ブロックで、２〜４の回路ブロック内に搭載されている。各々の回路ブロックにはそれぞれ抵抗８０〜８３と伝送線路１１〜１４または伝送線路４１〜４４を有し、伝送線路１１〜１４と伝送線路４１〜４４は、同じ特性インピ−ダンスまたはその近傍の値に合わせて（特性インピ−ダンスマッチングをとって）設計する。また伝送線路１００は各回路ブロック１〜４を接続し、さらに伝送線路１００の特性インピーダンス値、またはその近傍の抵抗値をもつ抵抗５０、５１によって終端されている。
【００４２】
なお、この例では両端終端した例を示したが、抵抗１つで終端した片端終端でもよい。また、受信回路を持つ受信回路ブロックの数が３の場合を示しているが、受信回路を持つブロックの数は１以上であれば、本発明は適用できる。
【００４３】
本発明の実モデル例との対応図を図１３〜１５に示す。
【００４４】
図１３にＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ  ）パッケ−ジの断面を、図１４にＰＧＡパッケ−ジの断面を示す。図１３において、送信時にはチップ１３０からボンディングワイヤ−１４０、１４１、リ−ドフレ−ム１２０、１２１という経路で信号を出力する。受信時にはリ−ドフレ−ム１２０、１２１、ボンディングワイヤ−１４０、１４１、チップ１３０という経路で信号が入力される。図１４において、送信時にはチップ１３１からボンディングワイヤ−１４２、１４３、パッケ−ジ内配線パタ−ン１７０、１７１、入出力ピン１６０、１６１という経路で信号を出力する。受信時には入出力ピン１６０、１６１、パッケ−ジ内配線パタ−ン１７０、１７１、ボンディングワイヤ−１４２、１４３、チップ１３１という経路で信号が入力される。図１３、図１４で、本発明でいう特性インピ−ダンスマッチングの必要な個所は、リ−ドフレ−ム１２０、１２１とパッケ−ジ内配線パタ−ン１７０、１７１及び入出力ピン１６０、１６１である。前述したように基板の特性インピーダンスは一般的に６０〜１００Ωを使用することが多い。従って、リードフレーム１２０、１２１やパッケージ内配線パターン１７０、１７１等をこの範囲の特性インピーダンス値に設計することが最も望ましい。
【００４５】
また、図４と対応する部位は送信回路２１及び受信回路３２〜３４がチップ１３０、１３１に、伝送線路４１〜４４がリ−ドフレ−ム１２０、１２１とパッケ−ジ内配線パタ−ン１７０、１７１及び入出力ピン１６０、１６１に、内部ユニット５〜８がＱＦＰパッケ−ジ及びＰＧＡパッケ−ジ自体に相当する。尚、図１３、図１４以外のパッケ−ジ形状でも、ほぼ同様の部位が存在する集積回路であればよい。
【００４６】
図１５に、図１３のＱＦＰパッケ−ジの一搭載モデルを示す。図１５は、マザ−ボ−ド１８０にコネクタ２００〜２０３を介して基板１９０〜１９３の４枚が搭載されている例である。図４と対応する部位は、伝送線路１１〜１４は伝送線路２３０〜２３３に、マッチング抵抗８０〜８３はマッチング抵抗２１０〜２１３に、回路ブロック間伝達用伝送線路１００はデ−タバス２４０に、終端抵抗５０、５１は終端抵抗２２０、２２１にそれぞれ相当する。尚、図１５では、伝送線路２３０〜２３３が基板の外層を走っているが、当然内層でも可能である。更に、図１５では、基板の搭載枚数にこだわるものではなく、またマザ−ボ−ドを介さずに、１枚の基板上でも同様の回路を構成することができる。
【００４７】
図５には図４で用いる送信回路の一例を示す。この送信回路はプルアップ・トランジスタ７０とプルダウン・トランジスタ７１とで構成されるプッシュプル型送信回路である。なお、図５ではプルアップ・トランジスタ７０にＮＭＯＳを用いた場合の図を示したが、ＮＭＯＳに限定されるものではなくＰＭＯＳでもよい。
【００４８】
プッシュプル型送信回路を用いた低振幅用送信回路は、従来技術で提げた文献に詳細に示されている。そこで使われている送信回路ではオン抵抗と終端抵抗との分圧によって小振幅を実現するために１００Ω前後の高いオン抵抗をもったトランジスタを使っている。これに対し、本発明では現在広く使われている１０Ω前後のオン抵抗を持つトランジスタを使用する。従来の送信回路が使用できるのは、本発明によって追加した抵抗８０〜８３とこの１０Ω前後のオン抵抗との和が、先のオン抵抗１００Ωと近いために、伝送線路上の振幅は同等の大きさとなるからである。
【００４９】
例えば、伝送線路のインピーダンスと終端抵抗を５０Ω、分岐配線のインピーダンスを１００Ω、終端電源を１．５Ｖ、送信回路に供給されている電源を３Ｖとすると、オン抵抗１００Ωのトランジスタを使用した前記文献の伝送路では信号振幅は０．６Ｖとなり、図４で示した伝送線路での振幅０．６８Ｖとほぼ等しい値になる。
【００５０】
なお、ここで抵抗８０〜８３の抵抗値を７５Ωとした。この抵抗値の決め方は後で明らかにする。
【００５１】
また、このように送信回路のオン抵抗を１００Ωから１０Ωへと下げたことにより、送信回路で消費する電力を削減することが出来る。例えば、先の条件では、１００Ωのオン抵抗を使用した従来の場合、消費電力は１４．４ｍＷであるが、本発明によれば１．９ｍＷと大幅に削減することが出来る。
【００５２】
次に受信回路の一例を図６に示す。この受信回路は、基準電圧に対し入力電圧が高いか、低いかによって入力信号のＨｉｇｈ、Ｌｏｗを判定する差動型受信回路である。ここで用いる基準電圧は受信回路を構成する集積回路内で作ることもできるが、集積回路内部で発生した電源ノイズや外部より入った電源ノイズなどにより電源が変動すると、これにともない基準電圧も変動するため、基準電圧は外部より供給するのがより良い。この受信回路についても先に提示した文献に開示されている。
【００５３】
なお、図４では各回路ブロック内の受信回路は１つしか記載されていないが、本発明は受信回路の数に制限されるものではない。
【００５４】
このように構成された信号伝送回路において、抵抗８０〜８３の抵抗値を伝送線路１１のインピーダンスからバス１００のインピーダンスの半分を引いた値にする。バス１００のインピーダンスの半分とするのは、送信回路ブロックからの信号はバス１００との接点Ｂにおいて２方向に分岐するからである。
【００５５】
つまり伝送線路１１および４１のインピーダンスをＺｓ、バス１００のインピーダンスをＺ０、抵抗８０の抵抗値をＲｍとすれば、
Ｒｍ＝Ｚｓ−Ｚ０／２                        （１）
とする。
【００５６】
これにより、伝送線路１１から見た抵抗８０とバス１００との合成インピーダンスは伝送線路１１自身のインピーダンスと等しくなり、分岐配線内での反射の繰り返しを防止することができる。
【００５７】
抵抗８１〜８３についても同様の方法で設定する。これにより、他のブロックにおいても、前記したブロック１と同等の効果をもたらすことが出来る。
【００５８】
なお、前記した本発明の効果は式（１）で求めた抵抗値の抵抗によってのみ有効なものではなく、式（１）で求めた抵抗値の近傍であれば、十分有効なものである。
【００５９】
そこで（１）で求めた抵抗の効果を説明するために、図４の回路図を用いて送信回路２１がＬｏｗ出力からＨｉｇｈ出力へと切り替わった時に図中の各点にどのような波形が伝わるのかを以下に説明する。
【００６０】
図４において伝送線路１００のインピーダンスを５０Ω、分岐配線１１〜１４、４１〜４４のインピーダンスを１００Ω、終端抵抗５０、５１をそれぞれ５０Ω、終端電源６０、６１を１．５Ｖ、そして送信回路２１のオン抵抗を１０Ωとする。
【００６１】
また、送信回路２１はＨｉｇｈ出力時には伝送線路を３Ｖ電源と接続し、Ｌｏｗ出力時にはグランド、すなわち０Ｖと接続する回路である。また図中の３２〜３４を受信回路とする。
【００６２】
このとき、抵抗８０〜８３の抵抗値は式（１）より７５Ωである。
【００６３】
まず、送信回路２１からＬｏｗ出力をしたときの伝送線路１００の電位を求める。
【００６４】
伝送線路の電圧は終端電源１．５Ｖを終端抵抗５０、５１と抵抗８０、そして送信回路２１のオン抵抗によって分圧された電圧となるから
１．５×（７５＋１０）／（１０＋７５＋２５）＝１．１６（Ｖ）
となる。
【００６５】
図４の回路では、送信回路２１から出た信号はＡ及びＢ点で反射せずに、すべて伝送線路１００に伝わる。このため、送信回路の出力をＬｏｗからＨｉｇｈへと切り替えたときのＢ点に伝わる信号の電位は、終端電源１．５Ｖと送信回路２１の電源３Ｖを終端抵抗５０、５１、抵抗８０、送信回路２１のオン抵抗によって分圧された電圧となるから、Ｂ点での信号電位は
１．５＋（３ー１．５）×２５／（１０＋７５＋２５）＝１．８４Ｖ
となる。すなわち、Ｂ点に伝わる信号の振幅は、
１．８４−１．１１６＝０．６８Ｖ
である。
【００６６】
この伝送線路１００に伝わった振幅０．６８Ｖの信号はＣ点に伝わると、前方に５０Ωの伝送線路と７５Ωの抵抗と１００Ωの伝送線路が見えるが、この２本の配線の合成インピーダンス３８．９Ωと、いままで伝わってきた伝送線路のインピーダンス５０Ωとが異なるため、インピーダンスの不整合による反射が起こる。
【００６７】
透過係数を求めると、
１ー（５０ー３８．９）／（５０＋３８．９）＝０．８７５
となり、Ｅ点を通過する信号の電位は、Ｂ点の信号振幅０．６８Ｖに透過率０．８７５を掛け、初期電位を加えた電位となる。すなわち、
０．６８×０．８７５＋１．１６＝１．７６（Ｖ）となる。
【００６８】
同様の反射が点Ｅ、点Ｇでも起こり、それぞれの電位は１．６８（Ｖ）、１．６１（Ｖ）となる。
【００６９】
これらの結果を示したのが図７である。図７において、（ａ）は図４に示す点Ｃに着目し、点Ｃに入ってくる信号である点Ｂと、点Ｃから出て行く信号である点Ｄと点Ｅの信号波形を示したものである。同様に（ｂ）は点Ｅに着目した信号波形を示した図、（ｃ）は点Ｇに着目した信号波形を示した図である。図７中、７０２は図４における点Ｂの信号波形、７０３はＣ点、７０４はＤ点、７０５はＥ点、７０６はＦ点、７０７はＧ点、７０８はＨ点の信号波形を示している。信号の立ち下り時においても、同様のことがおこり、そのときの信号波形は図８のようになる。図８においても、７０２から７０８はそれぞれ図４におけるＢ点からＨ点までの信号波形を示す。
【００７０】
このように、本実施例で明らかにした信号伝送回路を用いると、各分岐点における送信回路２１からの最初の信号は、すべて基準電圧（上記条件では１．５Ｖ）を越えていることがわかる。
【００７１】
また、点Ｃ、Ｅ、Ｇで伝送線路１２〜１４に入った信号は、それぞれ受信回路のところで全反射し、分岐点に戻るのだが、今回の回路ではインピーダンス整合がとれているため、分岐点で反射することなく１回で全電位を伝送線路１００に伝えることが出来る。
【００７２】
図より明らかのように、本発明によって挿入した抵抗によって、反射による電位降下が大幅に削減でき、送信回路から遠い受信回路での信号電位落ち込みもわずかなものになっている。
【００７３】
また、低振幅の割合は伝送線路１００のインピーダンスと各ブロック内の伝送線路のインピーダンスを変えることにより、自由に設計することが出来る。例えば、送信回路のオン抵抗が１０Ωの場合、ブロック内伝送線路のインピーダンスを１００Ω、そして伝送線路１００のインピーダンスを２５Ωとすると、伝送線路上の信号振幅は、抵抗８０〜８３が８７．５Ωとなるので、
１．５×２０／（２０＋１００＋１０）×２＝０．３４（Ｖ）
となる。このときの波形を図１１、図１２に示す。図中の７０２から７０８は図４におけるＢ点からＨ点の信号波形を示す。
【００７４】
この図より、振幅がさらに小さくなり、しかも落ち込みの小さな波形が得られていることがわかる。
【００７５】
また、抵抗８０〜８３は回路ブロック内の負荷容量による伝送線路１００のインピーダンス低下を低減する効果もある。すなわち、伝送線路１００と回路ブロック１〜５との間に抵抗を挿入すると、回路ブロック内の容量は抵抗を通して見えるため、この結果、伝送線路のインピーダンスの低下は抑えられる。
【００７６】
以上のようにマッチング抵抗８０〜８３を式（１）の値、またはその近傍にし、集積回路のリードフレーム等の伝送線路のインピーダンスと基板上の伝送線路とのマッチングをとることにより高速伝送を実現できる。
【００７７】
本発明は例えばロジックＬＳＩのように、パッケ−ジ容量、インダクタンスの大きい物ほど特性インピ−ダンスマッチングを取ることによる効果が大きいといえる。
【００７８】
また、本発明によれば、ＩＣやＬＳＩとうの集積回路やメモリ等のモジュールの設計、製造方法においても、新たな思想を示すものである。現在は、これらの設計、製造工程において、将来実装される基板上の伝送線路のインピーダンスは、何等考慮されることなく設計、製造されている。本発明においては、これらの設計、製造方法において、
（１）まず、将来実装される基板の伝素線路のインピーダンスを決める。
（２）設計する集積回路などのリードフレーム等の伝送線路が接続されるべき基板上の伝送線路のインピーダンスを求める。（リードフレームごとにインピーダンスを決定する。基板上の伝送線路が一定の場合はそれに従う。）
（３）設計された伝送線路のインピーダンス等に従って、当該伝送線路を製造し、更に、集積回路チップとワイヤーボンディング等の技術を用いて接続する。（４）基板上の所定の位置に実装する。
という新たな設計、製造手順を採用する。
この製造方法を用いることにより、高速伝送に適した集積回路、信号伝送回路を製造することができる。
【００７９】
【発明の効果】
本発明によれば分岐配線のインピーダンスからバスのインピーダンスの半分を引いた値の近傍の抵抗値を持った抵抗を分岐配線とバスとの間に挿入することにより、分岐配線内での反射の繰り返しを防止することができ、挿入抵抗、終端抵抗の分圧によって伝送線路上の振幅を低振幅にすることができるので、高速に信号伝送が可能となる。また、伝送線路上に多数の分岐点がある場合、分岐配線内の容量が抵抗を通して見えるためバスのインピーダンスの低下を抑える効果もある。更に、分岐配線と送／受信回路までのリ−ドフレ−ムやパッケ−ジ内配線パタ−ンを特性インピ−ダンスマッチングすることで、更なる高速伝送が実現できる。
【図面の簡単な説明】
【図１】従来技術を適用した単一方向用伝送線路を説明する図である。
【図２】図１の伝送線路を用いたときの信号波形（立ち上り波形）を説明する図である。
【図３】図１の伝送線路を用いたときの信号波形（立ち下り波形）を説明する図である。
【図４】本発明の実施例を示すブロック図である。
【図５】送信回路の一例を説明する図である。
【図６】差動型受信回路の一例を説明する図である。
【図７】図４における信号波形（立ち上り波形）を表す図である。
【図８】図４における信号波形（立ち下り波形）を表す図である。
【図９】伝送線路の特性インピ−ダンスマッチングを施さない例を説明する図である。
【図１０】図９における信号波形を表す図である。
【図１１】図４に示す実施例の回路において、伝送線路の特性インピ−ダンスを変えた場合の信号波形（立ち上り波形）を示す図である。
【図１２】図４に示す実施例の回路において、伝送線路の特性インピ−ダンスを変えた場合の信号波形（立ち下り波形）を示す図である。
【図１３】ＱＦＰパッケ−ジの断面を示す図である。
【図１４】ＰＧＡパッケ−ジの断面を示す図である。
【図１５】ＱＦＰパッケ−ジを搭載した装置例を示す図である。
【符号の説明】
１〜４…回路ブロック、５〜８…内部回路ブロック、１１〜１４…伝送線路、２１…送信回路、３２〜３４…受信回路、４１〜４４…伝送線路、５０，５１…終端抵抗、６０，６１…終端電源、６２…ドライバ供給電源、６３…グランド、７０〜７６…ＭＯＳＦＥＴ、８０〜８３…マッチング抵抗、９０〜９３…インダクタンス、１００…回路ブロック間伝達用伝送線路、１１０〜１１３…容量、Ｖｒｅｆ    基準電圧、１２０〜１２９…リ−ドフレ−ム、１３０，１３１…チップ、１４０〜１４３…ボンディングワイヤ−、１５０〜１５５…封止されたパッケ−ジ、１６０，１６１…入出力ピン、１７０，１７１…パッケ−ジ内配線パタ−ン、１８０…マザ−ボ−ド、１９０〜１９３…基板、２００〜２０３…コネクタ、２１０〜２１３…マッチング抵抗、２２０，２２１…終端抵抗、２３０〜２３３…伝送線路、２４０…デ−タバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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