(57)【特許請求の範囲】
【請求項１】
出力電流に応じた参照電圧を生成する出力電流検出手段と、前記参照電圧と所定の閾値との大小関係に基づいて出力信号レベルを変遷する比較器と、該比較器の出力信号に基づいて出力電圧の駆動制御を行う出力制御手段と、前記参照電圧にオフセットを与えるオフセット回路と、前記出力電圧と所定の基準電圧との比較結果に応じて前記オフセット量を制御する出力電圧比較回路と、を有して成る電源装置であって、
前記出力電圧比較回路は、入力電圧から所定の変動許容範囲内の出力電圧を生成するに際し、前記出力電流の増大に伴って前記変動許容範囲内で前記出力電圧が低減するように、前記オフセット量を制御するものであり、かつ、その構成要素として、前記出力電圧と前記基準電圧を一致させるように動作するオペアンプと、該オペアンプの出力端電圧に応じて前記オフセット量を制御するとともに、前記出力電流の増大に伴って前記変動許容範囲内で前記出力電圧の設定を低減するための信号を生成する定インピーダンス制御部と、を有して成ることを特徴とする電源装置。
【請求項２】
前記定インピーダンス制御部は、前記出力電圧が印加される前記オペアンプの一入力端に対して、該オペアンプの出力端との間に接続された第１抵抗と、前記出力電圧の印加端との間に接続された第２抵抗と、を有して成り、前記オペアンプの一入力端電圧と出力端電圧との間に、第１抵抗を介して、前記出力電流の増減に応じた電圧差を生じさせ、第１抵抗から第２抵抗に向けて流れる電流を変動させることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記定インピーダンス制御部は、前記オペアンプの出力端電圧と前記オフセット量との相関を決定する電流設定基準電圧として、前記基準電圧を用いることを特徴とする請求項２に記載の電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧から所定の変動許容範囲内の出力電圧を生成する電源装置に関するものである。
【０００２】
【従来の技術】
従来より、入力電圧Ｖｉから所定の変動許容範囲内の出力電圧Ｖｏを生成する電源装置では、出力電圧Ｖｏが所定の基準電圧Ｖｒｅｆ（出力電流Ｉｏの増減に依存しない固定値）となるように、出力電圧Ｖｏのフィードバック制御が行われていた（図７（ａ）を参照）。
【０００３】
【特許文献１】
特開２００２−１８６２５４号公報
【０００４】
【発明が解決しようとする課題】
確かに、上記構成から成る電源装置であれば、入力電圧Ｖｉや出力電流Ｉｏが少々変動したとしても、変動許容範囲内の出力電圧Ｖｏを負荷に供給することが可能である。
【０００５】
しかしながら、上記構成から成る電源装置では、出力電圧Ｖｏのフィードバックループが追従不可能な出力電流Ｉｏの急変が生じた場合、出力電圧Ｖｏに大きな変動が生じ、最悪の場合には出力電圧Ｖｏが変動許容範囲内に収まらなくなるという課題があった（図７（ｂ）を参照）。特に、近年では、負荷となる半導体チップ（ＣＰＵなど）の大電流化や高速動作化が進み、急激な負荷変動時にも安定した出力電圧Ｖｏを生成する必要があるため、上記課題の解決が重要となっていた。また、上記構成から成る電源装置では、出力電圧Ｖｏが出力電流Ｉｏの増減に依存しない基準電圧Ｖｒｅｆとなるようにフィードバック制御されるため、出力電流Ｉｏの増大時には、負荷の消費電力が大きくなるという課題もあった。
【０００６】
なお、従来より、上記課題を解決するための技術（例えば特許文献１を参照）が数多く開示・提案されているが、それらの従来技術はいずれも、フィードバックループの応答性を高めることで課題解決を図った構成であり、出力電圧Ｖｏを出力電流Ｉｏの増減と無関係な固定値にフィードバック制御する点については、上記の従来構成と何ら変わりがなかった。そのため、このような構成による出力電圧Ｖｏの過渡特性向上には限界があり、出力電流Ｉｏの急変時には、最悪の場合、出力電圧Ｖｏが変動許容範囲を超えるおそれがあった。また、出力電流Ｉｏの増大時に負荷の消費電力が大きくなるという課題も解消されていなかった。
【０００７】
本発明は、上記の問題点に鑑み、出力電流急変に対する出力電圧の過渡特性向上と出力電流増大時の消費電力低減を共に実現することが可能な電源装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る電源装置は、入力電圧から所定変動許容範囲内の出力電圧を生成するに際し、出力電流の増大に伴って前記変動許容範囲内で前記出力電圧の設定を低減するように制御する構成としている。より具体的に述べると、本発明に係る電源装置は、出力電流に応じた参照電圧を生成する出力電流検出手段と、前記参照電圧と所定の閾値との大小関係に基づいて出力信号レベルを変遷する比較器と、該比較器の出力信号に基づいて出力電圧の駆動制御を行う出力制御手段と、前記参照電圧にオフセットを与えるオフセット回路と、前記出力電圧と所定の基準電圧との比較結果に応じて前記オフセット量を制御する出力電圧比較回路と、を有して成る電源装置であって、前記出力電圧比較回路は、入力電圧から所定の変動許容範囲内の出力電圧を生成するに際し、前記出力電流の増大に伴って前記変動許容範囲内で前記出力電圧が低減するように前記オフセット量を制御する構成としている。
【０００９】
なお、上記構成から成る電源装置において、前記出力電圧比較回路は、前記出力電圧と前記基準電圧を一致させるように動作するオペアンプと、該オペアンプの出力端電圧に応じて前記オフセット量を制御するとともに、前記出力電流の増大に伴って前記変動許容範囲内で前記出力電圧の設定を低減するための信号を生成する定インピーダンス制御部と、を有して成る構成にするとよい。
【００１０】
また、上記構成から成る電源装置において、前記定インピーダンス制御部は、前記出力電圧が印加される前記オペアンプの一入力端に対して、該オペアンプの出力端との間に接続された第１抵抗と、前記出力電圧の印加端との間に接続された第２抵抗と、を有して成り、前記オペアンプの一入力端電圧と出力端電圧との間に、第１抵抗を介して、前記出力電流の増減に応じた電圧差を生じさせ、第１抵抗から第２抵抗に向けて流れる電流を変動させる構成にするとよい。
【００１１】
また、上記構成から成る電源装置において、前記定インピーダンス制御部は、前記オペアンプの出力端電圧と前記オフセット量との相関を決定する電流設定基準電圧として、前記基準電圧を用いる構成にするとよい。
【００１２】
一方、上記構成から成る電源装置において、前記出力電圧比較回路は、前記出力電圧と第１基準電圧との差電圧を増幅するアンプと、異なる２電位間に直列接続されて前記アンプの増幅電圧をバイアスする抵抗と、バイアスされた増幅電圧を電流変換して前記オフセット量の設定信号を生成する電圧／電流変換回路と、を有して成る構成にしてもよい。
【００１３】
【発明の実施の形態】
図１は本発明に係る電源装置の第１実施形態を示す回路図である。本図に示すように、本実施形態の電源装置は、デジタル／アナログコンバータ１（以下、ＤＡＣ［Digital/Analog Converter］１と呼ぶ）と、出力電圧比較回路２と、オフセット回路３と、出力電流コンパレータ４と、リセット優先型ＳＲフリップフロップ５と、出力トランジスタ駆動回路６（以下、ドライバ６と呼ぶ）と、ＮチャネルＭＯＳ電界効果トランジスタ７ａ、７ｂ（以下、ＦＥＴ７ａ、７ｂと呼ぶ）と、出力コイル８と、出力コンデンサ９と、センス抵抗１０と、を有して成り、スイッチ素子として異なる２電位間（入力電位Ｖｉ・接地電位ＧＮＤ間）に直列接続された一対のＦＥＴ７ａ、７ｂの接続ノードから、ＬＣフィルタ（出力コイル８と出力コンデンサ９）を介して、所望の出力電圧Ｖｏを出力端子Ｔｏから得る同期整流型のＤＣ／ＤＣコンバータである。
【００１４】
ＤＡＣ１は、装置外部から入力されるデジタル信号をアナログ変換して、出力電圧Ｖｏを決定するための基準電圧Ｖｒｅｆを生成する。なお、出力電流Ｉｏを０としたときには、該基準電圧Ｖｒｅｆが出力電圧Ｖｏとなる（図４（ａ）を参照）。出力電圧比較回路２は、オペアンプ２ａと、定インピーダンス制御部２ｂ（以下ＣＩ［Constant Impedance］制御部２ｂと呼ぶ）と、を有して成り、基準電圧Ｖｒｅｆと出力電圧Ｖｏとの比較結果に基づいて、オフセット回路３に与える電流設定信号Ｓｉを生成する。なお、出力電圧比較回路２の内部構成や動作については、後ほど詳細な説明を行うことにする。オフセット回路３は、出力電圧比較回路２で生成された電流設定信号Ｓｉに基づいて、出力電流コンパレータ４の２入力端間に所定のオフセットを与える。
【００１５】
出力電流コンパレータ４の出力端は、ＳＲフリップフロップ５のリセット入力端（Ｒ）に接続されている。ＳＲフリップフロップ５のセット入力端（Ｓ）は、クロック信号ＣＬＫ（例えば、２００［ｋＨｚ］〜１［ＭＨｚ］）が入力されるクロック端子に接続されており、出力端（Ｑ）はドライバ６の入力端に接続されている。ドライバ６は、２つの出力端を有して成り、各出力端はＦＥＴ７ａ、７ｂの各ゲートに接続されている。
【００１６】
ＦＥＴ７ａのドレインは入力電圧ラインに接続されており、ＦＥＴ７ｂのソースは接地されている。ＦＥＴ７ａのソースとＦＥＴ７ｂのドレインは互いに接続されており、その接続ノードは、出力コイル８を介してセンス抵抗１０の一端に接続されている。センス抵抗１０の他端は、出力端子Ｔｏに接続される一方、出力コンデンサ９を介して基準電位に接続されている。また、センス抵抗１０の一端（Ｌ側）は出力電流コンパレータ４の反転入力端（−）に接続されており、他端（Ｔｏ側）はオフセット回路３を介して出力電流コンパレータ４の非反転入力端（＋）に接続されている。従って、出力電流コンパレータ４は、出力電流Ｉｏに応じて変動するセンス抵抗１０の両端電圧Ｖｓ（オフセット回路３のオフセット分を含む）と所定閾値との大小関係に基づいて、その出力レベルを変遷する。
【００１７】
ドライバ６は、ＳＲフリップフロップ５へのリセット信号がローレベルでセット信号がハイレベルのとき、ＦＥＴ７ａをオン状態、ＦＥＴ７ｂをオフ状態とする。また、リセット信号がローレベルでセット信号がローレベルのときには、ＦＥＴ７ａをオフ状態、ＦＥＴ７ｂをオン状態とする。なお、リセット信号がハイレベルのときは、セット信号に関係なくＦＥＴ７ａをオフ状態とする（ＦＥＴ７ｂは任意）。以上のような構成により、センス抵抗１０の両端電圧Ｖｓが所定閾値に達したときには、ＳＲフリップフロップ５へのリセット信号がハイレベルとなり、ＦＥＴ７ａのスイッチングは停止される。
【００１８】
続いて、図２を参照しながら、出力電圧比較回路２及びオフセット回路３の内部構成について詳細な説明を行う。先に述べた通り、本実施形態の出力電圧比較回路２は、オペアンプ２ａと、ＣＩ制御部２ｂと、を有して成る。オペアンプ２ａは、ｐｎｐ型バイポーラトランジスタＰ１、Ｐ２と、ｎｐｎ型バイポーラトランジスタＮ１、Ｎ２と、定電流源Ｉ１と、を有して成り、ＣＩ制御部２ｂは、ｐｎｐ型バイポーラトランジスタＰ３〜Ｐ６と、ｎｐｎ型バイポーラトランジスタＮ３〜Ｎ６と、増幅器Ａ１、Ａ２と、抵抗Ｒ１〜Ｒ４と、を有して成る。また、オフセット回路３は、ｐｎｐ型バイポーラトランジスタＰ７、Ｐ８と、定電流源Ｉ２、Ｉ３と、抵抗Ｒ５、Ｒ６と、を有して成る。
【００１９】
トランジスタＰ１、Ｐ２のエミッタは互いに接続されており、その接続ノードは定電流源Ｉ１を介して電源ラインに接続されている。トランジスタＰ１、Ｐ２のコレクタはトランジスタＮ１、Ｎ２のコレクタに各々接続されている。オペアンプ２ａの非反転入力端（＋）に相当するトランジスタＰ１のベースは、ＤＡＣ１（不図示）の出力端に接続されており、基準電圧Ｖｒｅｆが印加されている。オペアンプ２ａの反転入力端（−）に相当するトランジスタＰ２のベースは、抵抗Ｒ１を介して増幅器Ａ１の非反転入力端（＋）に接続されるとともに、抵抗Ｒ２を介して電源装置の出力端子Ｔｏ（不図示）に接続されている。オペアンプ２ａの出力端に相当するトランジスタＰ２、Ｎ２のコレクタを結ぶ接続ノードは、増幅器Ａ１の非反転入力端（＋）に接続されている。トランジスタＮ１、Ｎ２のエミッタは互いに接続されており、その接続ノードは接地されている。トランジスタＮ１、Ｎ２のベースは互いに接続されており、その接続ノードはトランジスタＮ１のコレクタに接続されている。
【００２０】
増幅器Ａ１の出力端は、トランジスタＮ３のベースに接続されている。トランジスタＮ３のエミッタは、増幅器Ａ１の反転入力端（−）に接続される一方、抵抗Ｒ３を介して接地されている。トランジスタＮ３のコレクタは、トランジスタＰ３のコレクタに接続されている。トランジスタＰ３、Ｐ４のエミッタは互いに接続されており、その接続ノードは、電源ラインに接続されている。トランジスタＰ３、Ｐ４のベースは互いに接続されており、その接続ノードはトランジスタＰ３のコレクタに接続されている。トランジスタＰ４のコレクタは、抵抗Ｒ５を介して、トランジスタＮ６のコレクタに接続されている。
【００２１】
トランジスタＮ５、Ｎ６のエミッタは互いに接続されており、その接続ノードは接地されている。トランジスタＮ５のコレクタは、トランジスタＰ６のコレクタに接続されている。トランジスタＮ５、Ｎ６のベースは互いに接続されておりその接続ノードはトランジスタＮ５のコレクタに接続されている。トランジスタＰ５、Ｐ６のエミッタは互いに接続されており、その接続ノードは電源ラインに接続されている。トランジスタＰ５のコレクタは、トランジスタＮ４のコレクタに接続されている。トランジスタＰ５、Ｐ６のベースは互いに接続されており、その接続ノードはトランジスタＰ５のコレクタに接続されている。トランジスタＮ４のエミッタは、増幅器Ａ２の反転入力端（−）に接続される一方、抵抗Ｒ４を介して接地されている。トランジスタＮ４のベースは、増幅器Ａ２の出力端に接続されている。増幅器Ａ２の非反転入力端（＋）は、ＤＡＣ１（図１参照）の出力端に接続され、基準電圧Ｖｒｅｆが印加されている。
【００２２】
一方、センス抵抗１０（図１参照）の両端は、各々トランジスタＰ７、Ｐ８のベースに接続されている。トランジスタＰ７、Ｐ８のコレクタは、いずれも接地されている。トランジスタＰ７のエミッタは、抵抗Ｒ５と定電流源Ｉ２を介して電源ラインに接続されている。定電流源Ｉ２と抵抗Ｒ５との接続ノードは、トランジスタＰ４のコレクタに接続される一方、出力電流コンパレータ４の非反転入力端（＋）にも接続されている。抵抗Ｒ５とトランジスタＰ７のエミッタとの接続ノードは、トランジスタＮ６のコレクタに接続されている。トランジスタＰ８のエミッタは、抵抗Ｒ６と定電流源Ｉ３を介して電源ラインに接続されている。定電流源Ｉ３と抵抗Ｒ６との接続ノードは出力電流コンパレータ４の反転入力端（−）に接続されている。
【００２３】
上記構成から成る出力電圧比較回路２において、出力電流Ｉｏが増大してトランジスタＰ４のコレクタ電流ｉ１が増えると、ＣＩ制御部２ｂを構成する増幅器Ａ１の反転入力電圧が上昇し、それに追従して増幅器Ａ１の非反転入力電圧（オペアンプ２ａの出力電圧Ｖｂ）が上昇する。従って、オペアンプ２ａの反転入力電圧Ｖａと出力電圧Ｖｂとの間には、抵抗Ｒ１を介して、出力電流Ｉｏの増減に応じた電圧差ΔＶが生じることになる。
【００２４】
このとき、オペアンプ２ａは、反転入力電圧Ｖａと非反転入力電圧（基準電圧Ｖｒｅｆ）を一致させるように動作するので、抵抗Ｒ１から抵抗Ｒ２に向けて流れる電流が増加し、出力電圧Ｖｏは、基準電圧Ｖｒｅｆから所定値（ΔＶ／Ｒ１×Ｒ２）だけ低下する（図３（ａ）を参照）。すなわち、本実施形態の電源装置では、出力電流Ｉｏが急変した場合でも、出力電圧Ｖｏは出力電流Ｉｏに応じた電圧値に変遷後、該電圧値で維持されることになるので（図３（ｂ）を参照）、出力電圧Ｖｏに大きな変動が生じることはなく、出力電流Ｉｏの急変に対する出力電圧Ｖｏの過渡特性向上を実現することが可能となる。また、本実施形態の電源装置では、出力電圧Ｖｏが出力電流Ｉｏの増大に応じて低減されるので、出力電流Ｉｏの増大時の消費電力低減を実現することも可能となる。
【００２５】
なお、本実施形態の電源装置は、上記構成によって、オペアンプ２ａの入力電圧自体にオフセットを生じさせることなく、出力電流Ｉｏの増大に伴って所定の変動許容範囲内で出力電圧Ｖｏを低減する構成であるため、オペアンプ２ａの入力電圧差を小さく設定することが可能となる。言い換えれば、オペアンプ２ａとして、各入力電圧を同電位とした理想オペアンプに近いものを用いることが可能となる。このような構成とすることにより、オペアンプ２ａのゲインを高く取れるようになるので、フィードバックループの応答性を高めて、出力電流Ｉｏの急変に対する出力電圧Ｖｏの過渡特性向上を実現することが可能となる。
【００２６】
また、本実施形態の電源装置において、出力電流Ｉｏに対する出力電圧ＶｏのＤＣ特性（図３（ａ）を参照）は、上記した通り、抵抗Ｒ１、Ｒ２の比のみで設定することが可能である上、オペアンプ２ａのゲイン特性にも依存しないため、そのばらつき要因が極めて少ないと言える。従って、本実施形態の電源装置であれば、出力電圧Ｖｏの変動許容範囲が狭くても（例えば、±５０［ｍＶ］）、その変動許容範囲内で高精度に出力電圧Ｖｏを可変制御することが可能となる。
【００２７】
また、本実施形態の電源装置は、オペアンプ２ａの出力電圧Ｖｂ（すなわち、出力電流Ｉｏ）と電流設定信号Ｓｉ（＝ｉ１＋ｉ２）との相関を決定する電流設定基準電圧（トランジスタＰ４、Ｎ６の各コレクタ電流ｉ１、ｉ２が互いに等しく、電流設定信号Ｓｉが０となるときのオペアンプ２ａの出力電圧Ｖｂに相当、図４を参照）として、出力電圧Ｖｏを決定する基準電圧Ｖｒｅｆ（或いは、該基準電圧Ｖｒｅｆから生成した電圧）を用いる構成である。このような構成とすることにより、基準電圧Ｖｒｅｆが変化した場合であっても、出力電流Ｉｏに対する電流設定信号Ｓｉの相関特性には何ら影響を及ぼさずに済む。特に、本実施形態のように基準電圧Ｖｒｅｆを可変制御することが可能な電源装置には、本構成を適用することが望ましい。
【００２８】
なお、上記の実施形態では、本発明をスイッチングレギュレータに適用した場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されることはなく、図５に示すように、入出力端子間にＦＥＴ７ｃを直列接続して成るシリーズレギュレータにも適用することが可能である。
【００２９】
また、図６に出力電圧比較回路２’として示すように、前出の出力電圧比較回路２に代えて、第１基準電圧Ｖｒｅｆ１と出力電圧Ｖｏとの差電圧を増幅する出力電圧比較アンプ１１と、予め設定された第２基準電圧Ｖｒｅｆ２と接地電位ＧＮＤとの間に直列接続されて出力電圧比較アンプ１１の増幅電圧をバイアスする抵抗１２、１３と、バイアスされた増幅電圧を電流変換して電流設定信号Ｓｉを生成する電圧／電流変換回路１４と、を有して成り、上記した第２基準電圧Ｖｒｅｆ２とバイアス抵抗１２、１３の抵抗値に応じて出力電圧比較アンプ１１の出力ゲインを落とすことで、電流設定信号Ｓｉの変化に応じて第１基準電圧Ｖｒｅｆと出力電圧Ｖｏとの間に差を生じさせる構成としても、先に説明した第１、第２実施形態と略同様の効果を得ることが可能である。
【００３０】
ただし、上記構成から成る電源装置は、第１、第２実施形態に比べて簡易な構成で実現可能である、といった長所を有する反面、（ａ）出力電圧比較アンプ１１の入力電圧レンジを大きく取る必要がある、（ｂ）抵抗Ｒ１、Ｒ２の抵抗値設定に際して、その比（中点電圧）と絶対値の双方を考慮する必要があり、抵抗値ばらつきに大きく依存する、（ｃ）出力電圧比較アンプ１１のゲイン特性ばらつきに大きく依存し温度特性も悪い、（ｄ）出力電圧比較アンプ１１のゲインを低く設定する必要があり、フィードバックループの高速応答性が悪い、といった短所を併せ持つため、当該構成の採用に際しては、相当の注意が必要である。例えば、入力電圧の変動許容範囲が狭い負荷に対して電源の供給を行うのであれば、本実施形態の電源装置よりも、前出した第１、第２実施形態の電源装置の方が好適である。
【００３１】
なお、以上の説明では、出力電圧比較回路２の出力電流を用いて、オフセット回路３で電圧に変換する場合のみを説明したが、これに限定されることはなく、電流設定信号Ｓｉとしてデジタル的な信号を用いるようにしてもよい。
【００３２】
【発明の効果】
上記したように、本発明に係る電源装置は、入力電圧から所定変動許容範囲内の出力電圧を生成するに際し、出力電流の増大に伴って前記変動許容範囲内で前記出力電圧の設定を低減するように制御する構成としている。より具体的に述べると、本発明に係る電源装置は、出力電流に応じた参照電圧を生成する出力電流検出手段と、前記参照電圧と所定の閾値との大小関係に基づいて出力信号レベルを変遷する比較器と、該比較器の出力信号に基づいて出力電圧の駆動制御を行う出力制御手段と、前記参照電圧にオフセットを与えるオフセット回路と、前記出力電圧と所定の基準電圧との比較結果に応じて前記オフセット量を制御する出力電圧比較回路と、を有して成る電源装置であって、前記出力電圧比較回路は、入力電圧から所定の変動許容範囲内の出力電圧を生成するに際し、前記出力電流の増大に伴って前記変動許容範囲内で前記出力電圧が低減するように、前記オフセット量を制御する構成としている。このような構成であれば、出力電流急変に対する出力電圧の過渡特性向上と出力電流増大時の消費電力低減を共に実現することが可能となる。
【００３３】
なお、上記構成から成る電源装置において、前記出力電圧比較回路は、前記出力電圧と前記基準電圧を一致させるように動作するオペアンプと、該オペアンプの出力端電圧に応じて前記オフセット量を制御するとともに、前記出力電流の増大に伴って前記変動許容範囲内で前記出力電圧の設定を低減するための信号を生成する定インピーダンス制御部と、を有して成る構成にするとよい。このようにオペアンプの入力電圧自体にオフセットを生じさせることなく、出力電流の増大に伴って所定の変動許容範囲内で出力電圧を低減する構成とすることにより、オペアンプの入力電圧差を小さく設定することができるので、オペアンプとして各入力電圧を同電位とした理想オペアンプに近いものを用いることが可能となる。従って、オペアンプのゲインを高く取れるようになるので、フィードバックループの応答性を高めて、出力電流急変に対する出力電圧の過渡特性向上を実現することが可能となる。
【００３４】
また、上記構成から成る電源装置において、前記定インピーダンス制御部は、前記出力電圧が印加される前記オペアンプの一入力端に対して、該オペアンプの出力端との間に接続された第１抵抗と、前記出力電圧の印加端との間に接続された第２抵抗と、を有して成り、前記オペアンプの一入力端電圧と出力端電圧との間に、第１抵抗を介して、前記出力電流の増減に応じた電圧差を生じさせ、第１抵抗から第２抵抗に向けて流れる電流を変動させる構成にするとよい。本構成を採用した場合、出力電流に対する出力電圧のＤＣ特性は、第１、第２抵抗の比のみで設定することができる上、オペアンプのゲイン特性にも依らないため、そのばらつき要因が極めて少なくなる。従って、出力電圧の変動許容範囲が狭くても該変動許容範囲内で高精度に出力電圧を可変制御することが可能となる。
【００３５】
また、上記構成から成る電源装置において、前記定インピーダンス制御部は、前記オペアンプの出力端電圧と前記オフセット量との相関を決定する電流設定基準電圧として、前記基準電圧を用いる構成にするとよい。このような構成とすることにより、基準電圧が変化した場合であっても、出力電流に対するオフセット量の相関特性には何ら影響を及ぼさずに済む。
【００３６】
一方、上記構成から成る電源装置において、前記出力電圧比較回路は、前記出力電圧と第１基準電圧との差電圧を増幅するアンプと、異なる２電位間に直列接続されて前記アンプの増幅電圧をバイアスする抵抗と、バイアスされた増幅電圧を電流変換して前記オフセット量の設定信号を生成する電圧／電流変換回路と、を有して成る構成にしてもよい。このような構成とすることにより、上記した他構成から成る電源装置よりも簡易な構成で、略同様の効果を得ることが可能となる。ただし、本構成から成る電源装置は、他構成から成る電源装置に比べて種々の短所を併せ持つため、当該構成の採用に際しては、相当の注意が必要である。
【図面の簡単な説明】
【図１】  本発明に係る電源装置の第１実施形態を示す回路図である。
【図２】  出力電圧比較回路２及びオフセット回路３を示す回路図である。
【図３】  本発明に係る電源装置のＤＣ特性及び過渡特性を示す図である。
【図４】  出力電流Ｉｏに対する電流設定信号Ｓｉの相関特性図である。
【図５】  本発明に係る電源装置の第２実施形態を示す回路図である。
【図６】  本発明に係る電源装置の第３実施形態を示す回路図である。
【図７】  従来の電源装置のＤＣ特性及び過渡特性を示す図である。
【符号の説明】
１    デジタル／アナログコンバータ（ＤＡＣ）
２、２’    出力電圧比較回路
２ａ    オペアンプ
２ｂ    定インピーダンス制御部（ＣＩ制御部）
３    オフセット回路
４    出力電流コンパレータ
５    ＳＲフリップフロップ
６    出力トランジスタ駆動回路（ドライバ）
７ａ、７ｂ    ＮチャネルＭＯＳ電界効果トランジスタ（ＦＥＴ）
８    出力コイル
９    出力コンデンサ
１０    センス抵抗
１１    出力電圧比較アンプ
１２、１３    抵抗
１４    電圧／電流変換回路
Ｐ１〜Ｐ８    ｐｎｐ型バイポーラトランジスタ
Ｎ１〜Ｎ６    ｎｐｎ型バイポーラトランジスタ
Ｉ１〜Ｉ３    定電流源
Ａ１、Ａ２    増幅器
Ｒ１〜Ｒ６    抵抗
【図１】
0003717492.tif 000002
【図２】
0003717492.tif 000003
【図３】
0003717492.tif 000004
【図４】
0003717492.tif 000005
【図５】
0003717492.tif 000006
【図６】
0003717492.tif 000007
【図７】
0003717492.tif 000008