(57)【特許請求の範囲】
【請求項１】
平衡デルタ変調アナログ・ディジタル変換回路において、
第１入力信号を入力し、第１制御信号が発生された時に上昇し、第２制御信号が発生された時に降下する第１出力信号を発生する第１主積分装置（２１）と、
第２入力信号を入力し、前記第１制御信号が発生された時に降下し、前記第２制御信号が発生された時に上昇する第２出力信号を発生する第２主積分装置（２２）と、
前記第１及び第２出力信号間の差に応答し、前記第１又は第２制御信号を該変換回路の出力として発生する差動装置（２９）と、
を含み、前記第１及び第２主積分器（２１、２２）の各々は前記制御信号により制御される電流源に一端が接続されたコンデンサを含む、平衡デルタ変調アナログ・ディジタル変換回路。
【請求項２】
請求の範囲第１項記載の装置において、
前記第１及び第２出力信号の平均値を所要の範囲内に保持する共通モード制御装置（３０）と、
をさらに含む平衡デルタ変調アナログ・ディジタル変換回路。
【請求項３】
請求の範囲第１項記載の装置において、前記電流源に接続されていない前記コンデンサの少なくとも一方の他方の端子は、アナログ・ディジタル変換されるべき前記第１または第２入力信号の入力に接続されている平衡デルタ変調アナログ・ディジタル変換回路。
【請求項４】
請求の範囲第１項記載の装置において、前記電流源に接続されていない前記コンデンサの端子は、前記第１及び第２入力としての反転及び非反転出力を有する平衡信号源に接続されている平衡デルタ変調アナログ・ディジタル変換回路。
【請求項５】
請求の範囲第２項記載の装置において、前記共通モード制御装置は、前記第１及び第２主積分器に各々接続され、共通モード・ドリフトを安定化するように電流量と方向を制御される補助電流源を含む平衡デルタ変調アナログ・ディジタル変換回路。
【請求項６】
請求の範囲第５項記載の装置において、前記補助電流源はまた、漏れ電流の不等性による前記第１及び第２出力電圧間の差のドリフトを防止するよう制御されている平衡デルタ変調アナログ・ディジタル変換回路。
【請求項７】
請求の範囲第６項記載の装置において、前記差のドリフト制御は、前記第１又は第２制御信号のどちらもが前記積分器に印加されていない時に調節される平衡デルタ変調アナログ・ディジタル変換回路。
【請求項８】
請求の範囲第７項記載の装置において、前記差のドリフト制御は、前記第１又は第２制御信号とは独立に操作している平衡デルタ変調アナログ・ディジタル変換回路。
【請求項９】
ホモダイン無線受信器において、
アンテナを使用して無線信号を受信し、前記信号の同相Ｉ及びクオドレーチャＱ成分と位相反転のＩ，Ｑ成分を発生するクオドレーチャ・ダウン変換装置（４４、４５）と、
Ｉ成分と反転Ｉ成分用の入力を有し、通常のクロック速度で第１の上下指令の列を発生する第１の平衡デルタ変調変換装置（４７）と、
Ｑ成分と反転Ｑ成分用の入力を有し、通常のクロック速度で第２の上下指令の列を発生する第２の平衡デルタ変調変換装置（４８）と、
前記第１及び第２の上下指令の列に応答して前記第１及び第２デルタ変調器を制御するステップサイズ値を発生する圧伸装置（４９）と、
前記第１の上下指令の列に応答してＩ／Ｑアキュムレータから前記ステップサイズを加算又は減算する第１の再積分装置（５０）と、
前記第２の上下指令の列に応答してＱアキュムレータから前記ステップサイズを加算又は減算する第２の再積分装置（５１）と、
を含み、
前記第１の平衡デルタ変調変換装置（４７）は、
前記Ｉ成分を入力し、第１制御信号が発生された時に上昇し、第２制御信号が発生された時に降下する第１出力信号を発生する第１主積分装置（２１）と、
前記反転Ｉ成分を入力し、前記第１制御信号が発生された時に降下し、前記第２制御信号が発生された時に上昇する第２出力信号を発生する第２主積分装置（２２）と、
前記第１及び第２出力信号間の差に応答し、前記第１又は第２制御信号を前記第１の上下指令の列として発生する差動装置（２９）とを有し、
前記第２の平衡デルタ変調変換装置（４８）は、
前記Ｑ成分を入力し、前記第１制御信号が発生された時に上昇し、前記第２制御信号が発生された時に降下する第１出力信号を発生する第１主積分装置（２１）と、
前記反転Ｑ成分を入力し、前記第１制御信号が発生された時に降下し、前記第２制御信号が発生された時に上昇する第２出力信号を発生する第２主積分装置（２２）と、
前記第１及び第２出力信号間の差に応答し、前記第１又は第２制御信号を前記第２の上下指令の列として発生する差動装置（２９）とを有する、ホモダイン無線受信器。
【請求項１０】
ホモダイン無線受信器において、
アンテナを使用して無線信号を受信し、前記信号の同相及びクオドレーチャ成分を発生するクオドレーチャ・ダウン変換装置（４４、４５）と、
Ｉ成分用および反転Ｉ成分用の入力を有し、通常のクロック速度で上下指令の第１列を発生する第１の平衡デルタ変調変換装置（４７）と、
Ｑ成分用および反転Ｑ成分用の入力を有し、通常のクロック速度で上下指令の第２列を発生する第２の平衡デルタ変調変換装置（４８）と、
を含み、
前記第１の平衡デルタ変調変換装置（４７）は、
前記Ｉ成分を入力し、第１制御信号が発生された時に上昇し、第２制御信号が発生された時に降下する第１出力信号を発生する第１主積分装置（２１）と、
前記反転Ｉ成分を入力し、前記第１制御信号が発生された時に降下し、前記第２制御信号が発生された時に上昇する第２出力信号を発生する第２主積分装置（２２）と、
前記第１及び第２出力信号間の差に応答し、前記第１又は第２制御信号を前記第１の上下指令の列として発生する差動装置（２９）とを有し、
前記第２の平衡デルタ変調変換装置（４８）は、
前記Ｑ成分を入力し、前記第１制御信号が発生された時に上昇し、前記第２制御信号が発生された時に降下する第１出力信号を発生する第１主積分装置（２１）と、
前記反転Ｑ成分を入力し、前記第１制御信号が発生された時に降下し、前記第２制御信号が発生された時に上昇する第２出力信号を発生する第２主積分装置（２２）と、
前記第１及び第２出力信号間の差に応答し、前記第１又は第２制御信号を前記第２の上下指令の列として発生する差動装置（２９）とを有する、ホモダイン無線受信器。
【請求項１１】
請求の範囲第１０項記載のホモダイン無線受信器において、前記平衡デルタ変調器は可変ステップサイズを用いているホモダイン無線受信器。
【請求項１２】
請求の範囲第９項記載のホモダイン無線受信器において、前記平衡デルタ変調器は共通モード制御装置を含むホモダイン無線受信器。
【請求項１３】
請求の範囲第１０項記載のホモダイン無線受信器において、前記平衡デルタ変調器は共通モード制御装置を含むホモダイン無線受信器。
【発明の詳細な説明】
発明の分野
本発明はホモダイン受信器のデルタ変換に関係し、特に平衡デルタ変調アナログ・ディジタル変換回路に関係する。
発明の背景
本発明は、圧伸デルタ変調のような雑音補正ではなく圧伸（ある点で信号の音量を圧縮し、他の時点で伸長によりこれを復元する）を基にしたアナログ音声又は無線信号のディジタル化の新たな技術に向けられている。最も周知の圧伸デルタ変調原理は、連続可変傾きデルタ、すなわちCVSD変調であり、音声が伝送又は記憶用に望ましいとされる低いビット速度デルタ変調が最終的なコード形式である応用例に使用されている。
米国特許第5,241,702号は、０中間周波数ダウンコンバータからの直流オフセットがデルタ変調変換の使用の際に固有の差動化（differentiation）により除去されるホモダイン受信器を開示している。本質的な差動は変換結果をディジタル領域で数値的に再積分することにより後に除去可能である。さらに、可変ステップサイズを有する圧伸デルタ変調を使用することにより、広範囲のダイナミックレンジを達成する可能性が開示されている。
可変ステップサイズは、入力源に追随するようコンデンサ上の電圧を増減するために、デルタ変調器によって使用される電流源又はチャージポンプにより渡される電流量を変更することにより達成される。引用により本明細書に含まれる米国特願08/120,426号は、デルタ変調により変換されるべき信号が、他端がチャージポンプと比較器入力に接続されている主積分コンデンサと直列に都合よく印加されることが開示されている。この配置の利点は、比較器入力とチャージポンプ出力が殆ど一定電圧で動作している点で、これはその設計を簡単化し、その性能を改良する。
この配置の利点は、比較器入力とチャージポンプ出力が殆ど一定電圧で動作している点で、これはその設計を簡単化し、その性能を改良する。
しかしながら、広範囲にわたってチャージポンプの電流量をプログラムしようとすると実際的な制限が発生してくる。上限電流レベルは使用しているポンプ・トランジスタの寸法により制限され、下限は大きなトランジスタからの漏れ電流により制限される。加えて、プルアップ及びプルダウン・チャージポンプ素子の電流レベル間の不整合は信号変換の誤差を発生し、これ自体再積分信号の上昇又は下降傾きとなって表われる。傾きについての問題を緩和する１つの方法が、1995年３月９日提出の「ゼロＩＦ受信器での傾き、ドリフト、オフセット補償」という名称の米国特願第08/401,127号に記載されており、これは傾きを評価し、これを補償するため再積分過程で補正項を追加している。この補正項はチャージポンプの電流量のプログラムに応答して動的に変化させる必要がある。他の方法では、ディジタル的に再積分された信号が主積分コンデンサにより実行される電荷のアナログ積分に正確に対応することを保証するため、ディジタルステップサイズ値が記憶され、別々に適合されてチャージポンプのプルアップ及びプルダウン電流レベルに対応させる。しかしながら、この方法では、異なるチャージポンプ電流レベルに対応した複数個の適合値を有することが必要であり、これは複雑である。従来技術のこれらの欠点は本発明による改良された平衡デルタ変調変換を使用することにより緩和される。
米国特許第4,896,156号は、スイッチ・コンデンサ型式の差動デルタ・シグマ変調器は２相サイクルではなく３相サイクルで動作していることを開示している。この特許は、第１及び第２制御信号を発生する時、第２積分器の出力信号が降下する間は第１積分器の出力信号が上昇すること、逆も可であることを開示してはいない。
開示の要約
本発明の目的は、２個の同様なコンデンサを異なる方向に充放電するため反対方向に付勢される２個のバイポーラ・チャージポンプを含む平衡デルタ変調器を開示することにより上述した欠点を克服することである。本発明によると、一方のコンデンサの電圧はプルダウンされ、反対に他方のコンデンサの電圧はプルアップされる、又はその逆である。コンデンサ上の電圧差は比較器により検出され、２個のコンデンサ上の電圧を可能な限り同じに保つためどの方向に充放電が必要であるかを決定する。チャージポンプを付勢することにより発生する電圧差の変化は、常に、一方ではプルアップ電流を他方ではプルダウン電流を生じるため、本発明はプルアップ及びプルダウン素子間の不整合には敏感ではない。
この不感性は、２個のコンデンサの平均電圧を検出し、共通モード電圧を大体中間値に保持するよう各チャージポンプ上の漏れ電流調節源を制御する別個の共通モード検出器の使用により強化される。このようにして、チャージポンプがプログラム可能な最小の使用可能な電流量は漏れ電流ではなく、少なくともオーダー程度小さい漏れの差によって制限される。このように、改良されたダイナミックレンジを有するデルタ変調変換が提供出来る。
本発明の１実施例によると、平衡デルタ変調アナログ・ディジタル変換回路が開示される。第１積分装置は、第１制御信号が発生された時に上昇し、第２制御信号が発生された時に降下する第１出力信号を発生する。第２主積分装置は、第１制御信号が発生された時に降下し、第２制御信号が発生された時に上昇する第２出力信号を発生する。差動装置は第１及び第２出力信号間の差に応答し、第１及び第２制御信号を発生する。
本発明の他の実施例によると、改良されたホモダイン無線受信器が開示される。クオドレーチャ・ダウン変換装置はアンテナを使用して無線信号を受信し、位相反転のＩとＱ成分で信号の合相及び４相成分を発生する。第１平衡デルタ変調変換装置はＩ成分と反転Ｉ成分の入力を有し、通常のクロック速度で上下指令の第１列を発生する。第２平衡デルタ変調変換装置はＱ成分と反転Ｑ成分の入力を有し、通常のクロック速度で上下指令の第２列を発生する。圧伸装置は第１及び第２上下指令列に応答して第１及び第２デルタ変調器を制御する段階寸法値を発生する。第１再積分装置は第１の上下列に応答してＩアキュムレータから段階寸法を加算又は減算する。第２再積分装置は第２の上下列に応答してＱアキュムレータから段階寸法を加算又は減算する。
【図面の簡単な説明】
本発明は以下に一例として与える、添付図面で図示される発明の望ましい実施例を参照して詳細に記述される。
図１は従来技術のデルタ変調入力回路である。
図２は本発明の１実施例による共通モード調節を有する平衡圧伸デルタ変調器を図示する。
図３は本発明の平衡変換器への能動マイクロフォンの接続を図示する。
図４は図３の供給雑音拒絶を行なう別の回路を図示する。
図５は本発明の１実施例によるホモダイン受信器を図示する。
望ましい実施例の詳細な説明
図１は引用することで本願に組み込まれる米国特願第08/120,426号に開示された従来技術のデルタ変調入力回路装置を図示する。瞬時電圧出力Ｖsを有する信号電圧源１は、電圧源１に対向する電圧電荷Ｖcを有する主積分器の一方の端部に接続されている。差電圧Ｖs−Ｖcはコンデンサ２の他方の端部に現れ、比較器３の一方の入力とチャージポンプ回路５の出力に接続される。比較器の他方の入力は、供給値間の中間が都合がよいＶcc／２の電圧である一定の基準電圧に接続される。差電圧Ｖs−Ｖcが基準値Ｖcc／２より大きいことを比較器３が検出した場合、比較器は高レベル、すなわち、２進「１」を出力する。しかしながら、差電圧が基準値Ｖcc／２より小さいことを比較器３が検出した場合、比較器は低レベル、すなわち２進「０」を出力する。この出力値は通常のクロック・パルスによりトリガされるｄ型フリップフロップ４により正規の間隔でサンプルされる。フリップフロップ４からのサンプル出力が高い値の場合、チャージポンプ５はプルアップ電流を出力することにより上記電圧差を減少させる。しかしながら、フリップフロップ４からのサンプル出力が低い値の場合、チャージポンプ５はプルダウン電流を出力することにより電圧差Ｖs−Ｖcを減少させる。このようにして、電圧差Ｖs−Ｖcは、比較器３の入力とチャージポンプ５の出力が最も良好に動作する基準電圧Ｖcc／２に出来る限り近く保持される。
入力電圧Ｖsが変化しないとき、フリップフロップ４の出力は１０１０１０１０１．．．のシーケンスで高と低、すなわち１と０の間を交番することが望ましく、これはアイドリング・パターンとして知られている。このアイドリング・パターンは、電圧差Ｖs−Ｖcが基準電圧Ｖcc／２の周りを浮遊するように、チャージポンプにコンデンサ２上の電荷Ｖcを高い値及び低い値に交互に保持させる。しかしながら、これはプルアップとプルダウン電流が正確に同じ場合、より正確に言うと、プルダウン期間にコンデンサから引き出された電荷がプルアップ期間に追加された電荷と正確に等しい場合にのみ発生する。しかしながら、正確に等しいことは実際には達成できない。それ故、アイドリング・パターン１０１０１０１０．．．は、ドリフトを補正するため遅かれ早かれ余分の１又は０が必要となり、電圧差Ｖs−Ｖcの一方の方向へのゆっくりしたドリフトを伴う。従って、１０１０１０１１０１０１０１１０１０．．．又は１０１０１００１０１０１００１０１０１００１．．．のようなアイドリング・パターンが発生する。これらの信号列が米国特許第5,241,702号に記述されるようなディジタル再積分により信号電圧を再構成するためアップダウン・カウンタ又はディジタル積分器へ印加された時、再積分値は小さなステップサイズをプラス又はマイナスすることにより一定電圧のまわりを振動せずに、２つの連続ビットに出会う度に倍のステップを取り、従って値は１方向にドリフトする。これは望ましくない。
本発明は図２に図示する改良された平衡回路を使用することによりこの問題を緩和する。図１に開示したものと同様な２つの回路は、それぞれ、主積分コンデンサ２１とチャージポンプ２３、及び主積分コンデンサ２２とチャージポンプ２４により形成される。チャージポンプ２３、２４はドライブ回路３１により互いに反対方向に駆動され、従って、チャージポンプ２３がプルアップされると、チャージポンプ２４はプルダウンされ、その逆もそうである。両方の回路は同一の集積回路基板上に恐らくほとんど同一構成とされているため、プルアップとプルダウン電流の不等性は両側に等しく適用されると思われる。従って、主コンデンサ２１上の電圧が１０１０１０１０．．．というアイドリング・パターンの間にドリフトする傾向は、作動対２９によって検出される差がドリフトを知覚しないように、コンデンサ２２上の電圧の同じドリフト傾向によって整合される。作動対２９からの増幅されドリフト補正された電圧は図１のブロック３に示したような通常の比較器回路の入力に印加され、その出力はフリップフロップ４のようなフリップフロップにより調時されて、チャージポンプ２３、２４がその電流方向を逆転させるかどうかを決定する。
２個のコンデンサ２１、２２は等しいドリフト方向の傾向を有しているが、その電圧は無限に同じ方向にドリフト可能ではない。従って、差分増幅器２９を用いて差電圧を検出すると共に、共通電圧も検出し、共通モード電圧を適切な範囲内に保持するため必要なドリフト方向に応じて電流源２５、２７又は２６、２８を調節する共通モード帰還回路３０に共通電圧が与えられる。加えて、入力信号源２０は必ずしも平衡出力を有する必要はない。シングルエンドの信号源が平衡デルタ変調器の一方の側に接続され、他方の側はアース又は基準電位に接続されても良い。
しかしながら、平衡変換器は、集積回路チップ内で発生又は外部接続で拾い上げられる共通モード雑音の消去を行うため平衡信号源と接続して使用する時最高の性能を与える。図３はいかにして２端子能動マイクロフォン変換器を使用して平衡変換器への平衡信号源を作成するかを図示している。ピエゾ電気素子３１は、ドレイン負荷抵抗３５を有する接合ＦＥＴトランジスタ増幅器３３に標準的に接続される。素子の接地リード線Ａに等価抵抗３４を追加することにより、主積分器コンデンサＣ１１、Ｃ１２を介して本発明の図２のデルタ変調回路に接続される平衡逆位相出力信号が端子Ａ、Ｂに得られる。
図４に図示した別の配置を使用して、供給電源雑音が点ＡとＢに等しく同相で現れるように抵抗Ｒ１、Ｒ２、Ｒ３を選択することにより、Ｖcc線路上の供給電源雑音の改良された除去を達成できる。この共通モード信号は次いで平衡変換器回路により抑止される。Ｒ１、Ｒ２、Ｒ３の実際の値は、当業者によりアナログ回路シミュレーション・プログラムを使用し、Ｒ３の値を第１次近似を１／Ｇｍに設定し、Ｒ２をＲ１−１／Ｇｍに等しく設定して平衡信号出力を得ることにより決定可能である。ここでＧｍはＦＥＴのトランスコンダクタンスである。
本発明は、改良された圧伸デルタ変調器とホモダイン受信器のＩ、Ｑディジタル化のための前記装置の利点を達成するよう組み合わされることは当業者には明らかである。本発明は米国特許第5,241,702号に開示した技術と、引用により本明細書に含まれる米国特願第07/967,027号に記載された多重モード信号処理技術とが有効に組み合わされて、図５に図示するようなアナログ又はディジタル変調無線信号の受信器を提供する。
図５は信号を受信するアンテナ４１と強力な帯域外信号を除外し、この様な信号が低雑音増幅器４３を飽和させることを防止するフィルタ４２とを図示する。
低雑音増幅器４３からの増幅信号は、所用の信号周波数を中心とする周波数シンセサイザにより制御されるクオドレーチャ局所発振器４６に接続された２個のクオドレーチャ・ミキサ４４、４５を駆動する。アンテナ３１と発振器信号との不要な結合は、必要な信号とのコヒーレントな干渉を表し、クオドレーチャ・ミキサ４４、４５の出力が必要な信号よりオーダー程度大きい直流オフセットを示す主要な理由である。これらのオフセットは、米国特許第5,241,702号に開示された技術の応用によるアナログディジタル変換の過程の間の差動と、これに続くブロック５０、５１、又はブロック５２でのディジタル領域での再積分により除去される。本発明の平衡デルタ変調器はＡ／Ｄ変換過程の間に差動を実行する改良された方法であり、図２に従って各々が配置可能なブロック４７、４８により実行される。米国特許第5,241,702号はＩ変換器４７とＱ変換器４８のステップサイズを同時に制御する共通ステップサイズ圧伸回路４９を開示している。次いで決定されたステップサイズを、引用により本明細書に含まれる米国特願第08/120,426号に開示された原理を用いてＩ、Ｑ信号の２進表現を再構成する各々のデルタＰＣＭ変換器５０、５１で使用する。ディジタル化した２進Ｉ，Ｑ信号を処理して、ＡＭＰＳ形式によるアナログ周波数変調、又は米国特願第07/967,027号に開示された技術に従って米国ディジタル・セルラ基準ＬＳ５４によるディジタル変調を抽出する。または、多重モード信号処理はＧＳＭディジタル・セルラ基準による信号を抽出可能である。これは、平衡低域フィルタ５３、５４に適当な帯域を与えられるか、そしてサンプリング速度が適当に選ばれれているかということのみを必要とする。変換器５０、５１の出力でのＩ，Ｑの適当なサンプリング速度は例えばＡＭＰＳでは８０ｋＨｚで，ＩＳ５４では１９４．４ｋＨｚで、ＧＳＭでは２７０．８３３ｋＨｚである。
本発明は、チャージポンプ２３、２４の各々のプルアップ／プルダウン電流の不整合の差と、使用可能な最低電流量を制限する漏れ電流の差とを補償するため、同一の共通モード調節電流源２５、２７又は２６、２８を独立に制御するというオプションをさらに備える。これは例えば、漏れ電流が優勢であることが知られているいずれのチャージポンプもドライバ回路３１が付勢しない時に実行される。図示されたオプションとしての比較器からの帰還線は次いで共通モード調節回路３０により使用されて、共通モードと漏れ電流不整合による差動モード・ドリフトの両方が補償されるよう電流源２６、２８又は２５、２７を不均一に調節する。しかしながら、この改良がなくとも、本発明は上述の回路ドリフトとダイナミックレンジの制限についての少なくともオーダー程度の減少を達成する。
【図１】
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【図３】
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【図４】
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【図２】
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【図５】
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