(57)【特許請求の範囲】
【請求項１】
シフトレジスタユニットを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタにおける各シフトレジスタユニットに対して、隣接する２つのシフトレジスタユニットの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部が検出するエッジと逆のエッジを検出する逆エッジ検出部と、前記エッジ検出部の出力を記憶するエッジ信号記憶部と、前記エッジ検出部とエッジ信号記憶部の間に配設したエッジ信号記憶用スイッチと、前記逆エッジ検出部の出力を記憶する逆エッジ信号記憶部と、前記逆エッジ検出部と逆エッジ信号記憶部の間に配設した逆エッジ信号記憶用スイッチと、前記シフトレジスタユニットのセットレベル供給ラインと、前記シフトレジスタユニットのリセットレベル供給ラインと、前記セットレベル供給ラインと前記シフトレジスタユニットの出力の間に配設された、転送クロックと転送信号と前記エッジ信号記憶部の出力の論理積によって制御されるセットレベル転送制御部と、前記リセットレベル供給ラインと前記シフトレジスタユニットの出力の間に配設された、前記転送クロックと前記逆エッジ信号記憶部の出力と本走査モード設定信号の論理積によって制御されるリセットレベル転送制御部とを設け、本走査に先立つ先行走査によって駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを駆動し、前記エッジ検出部及び前記逆エッジ検出部の出力信号を前記エッジ信号記憶部及び前記逆エッジ信号記憶部に記憶し、本走査時に前記セットレベル転送制御部の作動によって、各シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベルを各シフトレジスタユニットに転送する駆動手段と、前記リセットレベル転送制御部の作動によって、各シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各シフトレジスタユニットの出力レベルをリセットレベルとする駆動手段とを備えていることを特徴とするシフトレジスタ。
【請求項２】
シフトレジスタユニットを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタにおける各シフトレジスタユニットに対して、該走査用シフトレジスタと同様の構成の走査範囲設定用シフトレジスタの各シフトレジスタユニットと、前記走査範囲設定用シフトレジスタの隣接する２つのシフトレジスタユニットの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部が検出するエッジと逆のエッジを検出する逆エッジ検出部と、前記エッジ検出部の出力を記憶するエッジ信号記憶部と、前記エッジ検出部とエッジ信号記憶部の間に配設したエッジ信号記憶用スイッチと、前記逆エッジ検出部の出力を記憶する逆エッジ信号記憶部と、前記逆エッジ検出部と逆エッジ信号記憶部の間に配設した逆エッジ信号記憶用スイッチと、前記走査用シフトレジスタユニットのセットレベル供給ラインと、前記走査用シフトレジスタユニットのリセットレベル供給ラインと、前記セットレベル供給ラインと前記走査用シフトレジスタユニットの出力の間に配設された、転送クロックと転送信号と前記エッジ信号記憶部の出力の論理積によって制御されるセットレベル転送制御部と、前記リセットレベル供給ラインと前記走査用シフトレジスタユニットの出力の間に配設された、前記転送クロックと前記逆エッジ信号記憶部の出力の論理積によって制御されるリセットレベル転送制御部とを設け、前記走査用シフトレジスタの走査に先立って、前記走査範囲設定用シフトレジスタを駆動し、駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを駆動し、前記エッジ検出部及び前記逆エッジ検出部の出力信号を前記エッジ信号記憶部及び前記逆エッジ信号記憶部に記憶し、前記走査用シフトレジスタの走査時に前記セットレベル転送制御部の作動によって、各走査用シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベルを各走査用シフトレジスタユニットに転送する駆動手段と、前記リセットレベル転送制御部の作動によって、各走査用シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各走査用シフトレジスタユニットの出力レベルをリセットレベルとする駆動手段とを備えていることを特徴とするシフトレジスタ。
【請求項３】
前記エッジ検出部及び前記逆エッジ検出部は、それぞれインバータとＮＯＲゲート、及びインバータとＮＡＮＤゲートで構成されていることを特徴とする請求項１又は２記載のシフトレジスタ。
【請求項４】
前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるアナログスイッチで構成されていることを特徴とする請求項１又は２記載のシフトレジスタ。
【請求項５】
前記エッジ信号記憶部及び逆エッジ信号記憶部は、インバータ１段で構成されていることを特徴とする請求項１又は２記載のシフトレジスタ。
【請求項６】
前記エッジ信号記憶部及び逆エッジ信号記憶部は、直列に接続された２段のインバータとその入出力間に並列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタよりなるアナログスイッチとからなり、前記アナログスイッチは前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを駆動する信号と逆の論理で駆動されるように構成されていることを特徴とする請求項１又は２記載のシフトレジスタ。
【請求項７】
前記セットレベル転送制御部は、インバータと直列に接続されたＮチャネルＭＯＳトランジスタとで構成されていることを特徴とする請求項１又は２記載のシフトレジスタ。
【請求項８】
前記セットレベル転送制御部は、直列に接続されたＰチャネルＭＯＳトランジスタで構成されていることを特徴とする請求項１又は２記載のシフトレジスタ。
【請求項９】
前記セットレベル転送制御部は、ＮＯＲゲートとＮチャネルＭＯＳトランジスタとで構成されていることを特徴とする請求項１又は２記載のシフトレジスタ。
【請求項１０】
前記セットレベル転送制御部は、インバータとＮＡＮＤゲートとＰチャネルＭＯＳトランジスタとで構成されていることを特徴とする請求項１又は２記載のシフトレジスタ。
【請求項１１】
前記リセットレベル転送制御部は、インバータと、直列に接続されたＰチャネルＭＯＳトランジスタとで構成されていることを特徴とする請求項１又は２記載のシフトレジスタ。
【請求項１２】
前記リセットレベル転送制御部は、直列に接続されたＮチャネルＭＯＳトランジスタで構成されていることを特徴とする請求項１又は２記載のシフトレジスタ。
【請求項１３】
前記リセットレベル転送制御部は、ＮＡＮＤゲートとＰチャネルＭＯＳトランジスタとで構成されていることを特徴とする請求項１又は２記載のシフトレジスタ。
【請求項１４】
前記リセットレベル転送制御部は、インバータとＮＯＲゲートとＮチャネルＭＯＳトランジスタとで構成されていることを特徴とする請求項１又は２記載のシフトレジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、シフトレジスタに関し、特に走査パルス発生回路等に用いられる任意の位置から走査を開始させ、任意の位置で走査を終了させることの可能なシフトレジスタに関する。
【０００２】
【従来の技術】
従来、任意の位置から走査を開始させ、任意の位置で走査を終了させることの可能なシフトレジスタとして、本願出願人が特開平６−３５０９３３号において開示した、走査開始位置を記憶する記憶部をもつシフトレジスタがある。次に、かかるシフトレジスタを図21に基づいて説明する。図21にはシフトレジスタが４段の場合を示してある。図21において、100 はシフトレジスタの単位ブロックで、該単位ブロック100 は、直列接続された第１のクロック型インバータ101-１と第２のクロック型インバータ101-２とで構成されたシフトレジスタユニット101 と、直列接続された記憶用インバータ102 と記憶用ＮＡＮＤ103 とからなる記憶部104 と、シフトレジスタユニット101 の第１のクロック型インバータ101-１の出力端子と記憶部104 の入力端子の間に接続された記憶用スイッチ105 と、記憶部104 の出力端子と第１のクロック型インバータ101-１の出力端子の間に接続された転送用スイッチ106 とで構成されている。
【０００３】
そして、シフトレジスタユニット101 を構成する第１のクロック型インバータ101-１と第２のクロック型インバータ101-２は、図22に示すようにＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタで構成されている。また、記憶用スイッチ105 及び転送用スイッチ106 はそれぞれＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタからなるアナログスイッチで構成されており、記憶用スイッチ105 はメモリパルスΦM により開閉され、転送用スイッチ106 は転送パルスΦT により開閉されるようになっている。また、記憶部104 を構成する記憶用ＮＡＮＤゲート103 の一方の入力端子は、／ＣＬＲ端子に接続され、／ＣＬＲ信号を印加するようになっている。
【０００４】
次に、このように構成されたシフトレジスタの動作を、図23に示したタイミングチャートを用いて説明する。時刻ｔ0 において、／ＣＬＲ端子をハイレベルとし、スタートパルスΦSTにハイレベルを入力し、クロックΦ1 ，Φ2 にしたがってシフトさせる。時刻ｔ1 でメモリパルスΦM をハイレベルとして、時刻ｔ1 でのシフトレジスタの情報を記憶部104 に記憶させる。時刻ｔ2 で転送パルスΦT をハイレベルとすることにより、記憶部104 に記憶させていた情報をシフトレジスタのノードＮ0.5 ，Ｎ1.5 ，Ｎ2.5 ，・・・に転送する。
【０００５】
ここでは、時刻ｔ0 からｔ2 までが走査開始位置を設定するための先行走査で、時刻ｔ2 以降が本走査となり、２段目のシフトレジスタから走査が始まったのと同様の出力を得ることができる。本走査開始後、時刻ｔ3 でΦT をハイレベル、／ＣＬＲをローレベルとすることで、シフトレジスタのノードＮ0.5 ，Ｎ1.5 ，Ｎ2.5 ，・・・がハイレベルにリセットされ、走査を途中で止めることができる。本走査の走査開始位置が変わらなければ、記憶部104 に記憶されている情報が記憶用スイッチ105 のリーク電流などにより変わらない限り、記憶動作のための先行走査を行う必要はない。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のように構成されたシフトレジスタにおいては、走査停止位置は、毎本走査のたびに／ＣＬＲ信号によって行わなければならなく、制御が繁雑である。本発明は、従来のシフトレジスタにおける上記問題点を解消するためになされたもので、１回の先行走査で走査開始位置のみならず走査停止位置も設定し、所望の範囲の走査を複数回行うことができるシフトレジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記問題点を解決するため、請求項１記載の発明は、図１の概念図に示すように、シフトレジスタユニット１Ａを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタ１における各シフトレジスタユニット１Ａに対して、隣接する２つのシフトレジスタユニット１Ａの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部３と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部３が検出するエッジと逆のエッジを検出する逆エッジ検出部４と、前記エッジ検出部３の出力を記憶するエッジ信号記憶部７と、前記エッジ検出部３とエッジ信号記憶部７の間に配設したエッジ信号記憶用スイッチ５と、前記逆エッジ検出部４の出力を記憶する逆エッジ信号記憶部８と、前記逆エッジ検出部４と逆エッジ信号記憶部８の間に配設した逆エッジ信号記憶用スイッチ６と、前記シフトレジスタユニット１Ａのセットレベル供給ライン９と、前記シフトレジスタユニット１Ａのリセットレベル供給ライン10と、前記セットレベル供給ライン９と前記シフトレジスタユニット１Ａの出力の間に配設された、転送クロックと転送信号と前記エッジ信号記憶部７の出力の論理積によって制御されるセットレベル転送制御部11と、前記リセットレベル供給ライン10と前記シフトレジスタユニット１Ａの出力の間に配設された、前記転送クロックと前記逆エッジ信号記憶部８の出力と本走査モード設定信号の論理積によって制御されるリセットレベル転送制御部12とを設け、本走査に先立つ先行走査によって駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動し、前記エッジ検出部３及び前記逆エッジ検出部４の出力信号を前記エッジ信号記憶部７及び前記逆エッジ信号記憶部８に記憶し、本走査時に前記セットレベル転送制御部11の作動によって、各シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベルＶset を各シフトレジスタユニット１Ａに転送する駆動手段と、前記リセットレベル転送制御部12の作動によって、各シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各シフトレジスタユニット１Ａの出力レベルをリセットレベルＶreset とする駆動手段とを備えて構成するものである。
【０００８】
なお、図１においてΦST，Φ1 ，Φ2 ，／Φ1 ，／Φ2 は、それぞれシフトレジスタを駆動するためのクロックパルスである。また、ΦM はエッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動するための信号である。また更に、セットレベル転送制御部11に入力されている転送信号ΦT と転送クロックΦ1 ，リセットレベル転送制御部12に入力されている本走査モード設定信号ＣＮＴと転送クロックΦ1 はそれぞれセットレベルＶset とリセットレベルＶreset の転送を制御するための信号である。前記転送クロックΦ1 は、前記シフトレジスタ１を駆動するためのクロックパルスΦ1 と同一のものであり、前記各シフトレジスタユニット１Ａの出力がハイインピーダンス状態となるタイミングを与える。なお、符号２はシフトレジスタの単位ブロックを示している。
【０００９】
このように構成したシフトレジスタにおいては、本走査に先立つ先行走査において、シフトパルスの時間的に前のエッジが記憶された単位ブロックの位置が走査開始位置となり、時間的に後のそれと逆方向のエッジが記憶された単位ブロックの位置が走査停止位置となる。前記走査開始位置及び前記走査停止位置は、エッジ信号記憶部７及び逆エッジ信号記憶部８に記憶されているので、本走査時における走査範囲が変更されなければ、１回の先行走査のみで所望の範囲の走査を複数回行うことができる。
【００１０】
また、請求項２記載の発明は、図２の概念図に示すように、シフトレジスタユニット１Ａを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタ１における各シフトレジスタユニット１Ａに対して、該走査用シフトレジスタ１と同様の構成の走査範囲設定用シフトレジスタ20の各シフトレジスタユニット20Ａと、前記走査範囲設定用シフトレジスタ20の隣接する２つのシフトレジスタユニット20Ａの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部３と、同じく前記２つのシフトレジスタユニット20Ａの出力より前記エッジ検出部３が検出するエッジと逆のエッジを検出する逆エッジ検出部４と、前記エッジ検出部３の出力を記憶するエッジ信号記憶部７と、前記エッジ検出部３とエッジ信号記憶部７の間に配設したエッジ信号記憶用スイッチ５と、前記逆エッジ検出部４の出力を記憶する逆エッジ信号記憶部８と、前記逆エッジ検出部４と逆エッジ信号記憶部８の間に配設した逆エッジ信号記憶用スイッチ６と、前記走査用シフトレジスタユニット１Ａのセットレベル供給ライン９と、前記シフトレジスタユニット１Ａのリセットレベル供給ライン10と、前記セットレベル供給ライン９と前記走査用シフトレジスタユニット１Ａの出力の間に配設された、転送クロックと転送信号と前記エッジ信号記憶部７の出力の論理積によって制御されるセットレベル転送制御部11と、前記リセットレベル供給ライン10と前記走査用シフトレジスタユニット１Ａの出力の間に配設された、前記転送クロックと前記逆エッジ信号記憶部８の出力の論理積によって制御されるリセットレベル転送制御部12とを設け、前記走査用シフトレジスタ１の走査に先立って、前記走査範囲設定用シフトレジスタ20を駆動し、駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動し、前記エッジ検出部３及び前記逆エッジ検出部４の出力信号を前記エッジ信号記憶部７及び前記逆エッジ信号記憶部８に記憶し、前記走査用シフトレジスタ１の走査時に前記セットレベル転送制御部11の作動によって、各走査用シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベルＶset を各走査用シフトレジスタユニット１Ａに転送する駆動手段と、前記リセットレベル転送制御部12の作動によって、各走査用シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各走査用シフトレジスタユニット１Ａの出力レベルをリセットレベルＶreset とする駆動手段とを備えて構成するものである。
【００１１】
なお、図２においてΦST，ΦPST ，Φ1 ，Φ2 ，／Φ1 ，／Φ2 は、それぞれシフトレジスタを駆動するためのクロックパルスである。また、ΦM はエッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動するための信号である。また更に、セットレベル転送制御部11に入力されている転送信号ΦT と転送クロックΦ1 ，リセットレベル転送制御部12に入力されている転送クロックΦ1 は、それぞれセットレベルＶset とリセットレベルＶreset の転送を制御するための信号である。前記転送クロックΦ1 は、前記シフトレジスタ１，20を駆動するためのクロックパルスΦ1 と同一であり、前記各シフトレジスタユニット１Ａの出力がハイインピーダンス状態となるタイミングを与える。なお、符号２はシフトレジスタの単位ブロックを示している。
【００１２】
このように構成したシフトレジスタにおいては、走査範囲設定用シフトレジスタ20の走査において、シフトパルスの時間的に前のエッジが記憶された単位ブロックの位置が走査開始位置となり、時間的に後のそれと逆方向のエッジが記憶された単位ブロックの位置が走査停止位置となる。前記走査開始位置及び前記走査停止位置は、エッジ信号記憶部７及び逆エッジ信号記憶部８に記憶されているので、本走査時における走査範囲が変更されなければ、１回の走査範囲設定用シフトレジスタ20の走査のみで所望の範囲の走査を複数回行うことができる。また、請求項１記載のシフトレジスタの構成に比べ、本走査モード設定信号が不要となることから、リセットレベル転送制御部12を構成する素子数の削減及び端子数の削減効果がある。
【００１３】
また、請求項３記載の発明は、請求項１又は２記載のシフトレジスタにおいて、前記エッジ検出部及び前記逆エッジ検出部を、それぞれインバータとＮＯＲゲートと、インバータとＮＡＮＤゲートで構成するものである。また、請求項４記載の発明は、請求項１又は２記載のシフトレジスタにおいて、エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるアナログスイッチで構成するものである。また、請求項５記載の発明は、請求項１又は２記載のシフトレジスタにおいて、エッジ信号記憶部及び逆エッジ信号記憶部を、インバータ１段で構成するものである。また、請求項６記載の発明は、請求項１又は２記載のシフトレジスタにおいて、エッジ信号記憶部及び逆エッジ信号記憶部を、直列に接続された２段のインバータと、その入出力間に並列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタよりなるアナログスイッチとで構成し、前記アナログスイッチを前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを駆動する信号と逆の論理で駆動するように構成するものである。
【００１４】
また、請求項７記載の発明は、請求項１又は２記載のシフトレジスタにおいて、セットレベル転送制御部を、インバータと直列に接続されたＮチャネルＭＯＳトランジスタとで構成するものである。また、請求項８記載の発明は、請求項１又は２記載のシフトレジスタにおいて、セットレベル転送制御部を、直列に接続されたＰチャネルＭＯＳトランジスタで構成するものである。また、請求項９記載の発明は、請求項１又は２記載のシフトレジスタにおいて、セットレベル転送制御部を、ＮＯＲゲートとＮチャネルＭＯＳトランジスタとで構成するものである。また、請求項10記載の発明は、請求項１又は２記載のシフトレジスタにおいて、セットレベル転送制御部を、インバータとＮＡＮＤゲートとＰチャネルＭＯＳトランジスタとで構成するものである。
【００１５】
また、請求項11記載の発明は、請求項１又は２記載のシフトレジスタにおいて、リセットレベル転送制御部を、インバータと、直列に接続されたＰチャネルＭＯＳトランジスタとで構成するものである。また、請求項12記載の発明は、請求項１又は２記載のシフトレジスタにおいて、リセットレベル転送制御部を、直列に接続されたＮチャネルＭＯＳトランジスタで構成するものである。また、請求項13記載の発明は、請求項１又は２記載のシフトレジスタにおいて、リセットレベル転送制御部を、ＮＡＮＤゲートとＰチャネルＭＯＳトランジスタとで構成するものである。また、請求項14記載の発明は、請求項１又は２記載のシフトレジスタにおいて、リセットレベル転送制御部を、インバータとＮＯＲゲートとＮチャネルＭＯＳトランジスタとで構成するものである。以上のように各構成要素を構成することにより、各構成要素を効果的に容易に形成することができる。
【００１６】
【発明の実施の形態】
次に、本発明の具体的な実施の形態について説明する。図３は本発明の第１の実施の形態を示す回路構成図である。この実施の形態では、説明を簡単にするためシフトレジスタの段数が５段の場合を示している。図３においては、２はシフトレジスタの単位ブロックを示しており、該単位ブロック２は、直列接続された第１のクロック型インバータ30−１と、第２のクロック型インバータ30−２とで構成された走査用シフトレジスタ１のシフトレジスタユニット１Ａと、次段のシフトレジスタユニット１Ａの出力を入力するインバータ33と、前記インバータ33の出力と当該シフトレジスタユニット１Ａの出力を入力とするＮＯＲゲート31及びＮＡＮＤゲート32と、前記ＮＯＲゲート31の出力を記憶するためのエッジ信号記憶用スイッチ５と、前記ＮＯＲゲート31の出力を記憶するためのインバータ34とその入力寄生容量で構成されるエッジ信号記憶部７と、前記インバータ34の出力と転送信号／ΦT を入力とするＮＯＲゲート40と、セットレベル（ローレベル）供給ライン９と、前記セットレベル供給ライン９と前記シフトレジスタユニット１Ａの出力の間に直列に接続され、それぞれのゲートに転送クロックΦ1 と前記ＮＯＲゲート40の出力を接続したＮチャネルＭＯＳトランジスタ41及び42と、前記ＮＡＮＤゲート32の出力を記憶するための逆エッジ信号記憶用スイッチ６と、前記ＮＡＮＤゲート32の出力を記憶するためのインバータ35とその入力寄生容量で構成される逆エッジ信号記憶部８と、前記インバータ35の出力と本走査モード設定信号ＣＮＴを入力とするＮＡＮＤゲート60と、リセットレベル（ハイレベル）供給ライン10と、前記リセットレベル供給ライン10と前記シフトレジスタユニット１Ａの出力の間に直列に接続され、それぞれのゲートに転送クロック／Φ1 と前記ＮＡＮＤゲート60の出力を接続したＰチャネルＭＯＳトランジスタ61及び62で構成されている。
【００１７】
そして、前記エッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６は、それぞれＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタからなるアナログスイッチで構成され、メモリ信号ΦM 及びその反転信号を印加し、それぞれがハイレベルのときオンするようになっている。また、前記ＮＯＲゲート40と前記直列接続されたＮチャネルＭＯＳトランジスタ41，42は、セットレベル転送制御部11を構成しており、またＮＡＮＤゲート60と前記直列接続されたＰチャネルＭＯＳトランジスタ61，62は、リセットレベル転送制御部12を構成している。また、ＮＯＲゲート31とインバータ33により構成される回路、及びＮＡＮＤゲート32とインバータ33により構成される回路は、その２つの入力レベルが異なるとき、それぞれハイレベル、ローレベルを出力するエッジ検出部及び逆エッジ検出部を構成している。
【００１８】
なお、Ｎ１Ａ，Ｎ２Ａ，・・・はＮＯＲゲート31の出力ノード、Ｎ１Ｂ，Ｎ２Ｂ，・・・はエッジ信号記憶用スイッチ５の出力ノード、Ｎ１Ｃ，Ｎ２Ｃ，・・・はエッジ信号記憶部７の出力ノード、Ｎ１Ｄ，Ｎ２Ｄ，・・・はシフトレジスタユニット１Ａの出力ノード、Ｎ１Ｅ，Ｎ２Ｅ，・・・はＮＡＮＤゲート32の出力ノード、Ｎ１Ｆ，Ｎ２Ｆ，・・・は逆エッジ信号記憶用スイッチ６の出力ノード、Ｎ１Ｇ，Ｎ２Ｇ，・・・は逆エッジ信号記憶部８の出力ノードである。またＶL 及びＶH は、それぞれローレベル供給ライン９及びハイレベル供給ライン10の印加電圧で、前記シフトレジスタユニット１Ａの出力ノードＮ１Ｄ，Ｎ２Ｄ，・・・の、それぞれセット電圧及びリセット電圧と同じである。
【００１９】
次に、図４のタイミングチャートを用いて本実施の形態の動作を説明する。時刻ｔ0 においてＣＮＴ信号（本走査モード設定信号）をローレベルとし、スタートパルスΦSTを所望の期間（ここでは３クロック期間）ローレベルとし、クロックΦ1 ，Φ2 にしたがってシフトさせる。このとき各単位ブロック２のＮＯＲゲート31の出力ノードＮ１Ａ，Ｎ２Ａ，・・・Ｎ５Ａは、当該シフトレジスタユニットの出力がローレベル、次段のシフトレジスタユニットの出力がハイレベルのとき、すなわちシフトパルスが立ち下がるときハイレベルとなり、他の期間はローレベルとなる。また、各単位ブロック２のＮＡＮＤゲート32の出力ノードＮ１Ｅ，Ｎ２Ｅ，・・・Ｎ５Ｅは、当該シフトレジスタユニットの出力がハイレベル、次段のシフトレジスタユニットの出力がローレベルのとき、すなわちシフトパルスが立ち上がるときローレベルとなり、他の期間はハイレベルとなる。
【００２０】
時刻ｔ1 において、メモリ信号ΦM をハイレベルとすると、各単位ブロック２のＮＯＲゲート31及びＮＡＮＤゲート32の出力がエッジ信号記憶部７及び逆エッジ信号記憶部８に記憶される。このとき、シフトパルスが立ち下がった単位ブロック（ここでは第２番目）のエッジ信号記憶部７の出力ノードＮ２Ｃはローレベルとなり、その他の単位ブロックの同ノードＮ（１，３，４，５）Ｃはハイレベルとなる。また、シフトパルスが立ち上がった単位ブロック（ここでは第５番目）の逆エッジ信号記憶部８の出力ノードＮ５Ｇはハイレベルとなり、その他の単位ブロックの同ノードＮ（１，２，３，４）Ｇはローレベルとなる。
【００２１】
時刻ｔ2 にＣＮＴ信号をハイレベルとすると、リセットレベル転送制御部12を構成するＮＡＮＤゲート60の出力はローレベルとなるので、前記リセットレベル転送制御部12のＰチャネルＭＯＳトランジスタ62はオン状態となり、前記逆エッジ信号記憶部８からハイレベルが出力されている単位ブロック２は、クロック／Φ1 がローレベルとなる毎に、前記リセットレベル転送制御部12のＰチャネルＭＯＳトランジスタ61がオンすることによって、そのシフトレジスタユニット１Ａの出力（ここではノードＮ4.5 ＝Ｎ５Ｄ）がハイレベルにリセットされる。すなわち、リセットレベル転送制御部12は、ノードＮｎＧ，ＣＮＴ信号、転送クロック／Φ1 の反転信号すなわちクロックΦ1 の論理積がハイレベルの期間に、シフトレジスタユニット１Ａにリセットレベルを転送する。
【００２２】
引き続いて、時刻ｔ3 に転送信号／ΦT をローレベルとすると、前記エッジ信号記憶部７からローレベルが出力されている単位ブロック２は、ＮＯＲゲート40の出力がハイレベルとなるので、クロックΦ1 がハイレベルとなる期間、すなわち、転送信号／ΦT の反転信号とクロックΦ1 の論理積がハイレベルの期間に、セットレベルＶL が各シフトレジスタユニット１Ａに転送される。したがって、シフトパルスの立ち下がった単位ブロック２においてはローレベルが、その他の単位ブロック２においてはハイレベルが転送される。このときの状態は、前段よりノードＮ1.5 にローレベルのシフトパルスが転送されたときと同じ状態であり、その後クロックΦ1 ，Φ2 にしたがってパルスがシフトしていく。そして、シフトパルスがノードＮ4.5 にきたとき、シフトパルスはハイレベルにリセットされ、走査は終了する。ここで、ｔ0 〜ｔ2 が走査範囲を設定するための先行走査で、ｔ2 以降が本走査である。
【００２３】
このような構成のシフトレジスタにおいては、本走査開始位置及び停止位置はエッジ信号記憶部及び逆エッジ信号記憶部に記憶されているので、本走査時における走査範囲が変更されなければ、１回の先行走査のみで所望の範囲の走査を複数回行うことができる。
【００２４】
図５は、本発明の第２の実施の形態を示す回路構成図である。この実施の形態においても、説明を簡単にするためシフトレジスタの段数が５段の場合を示している。図５において、２はシフトレジスタの単位ブロックを示しており、該単位ブロック２は、直列接続された第１のクロック型インバータ30−１と、第２のクロック型インバータ30−２とで構成された走査用シフトレジスタ１のユニット１Ａと、前記走査用シフトレジスタユニット１Ａと同じ構成の走査範囲設定用シフトレジスタ20のユニット20Ａと、次段の走査範囲設定用シフトレジスタユニットの出力を入力するインバータ33と、前記インバータ33の出力と当該走査範囲設定用シフトレジスタユニットの出力を入力とするＮＯＲゲート31及びＮＡＮＤゲート32と、前記ＮＯＲゲート31の出力を記憶するためのエッジ信号記憶用スイッチ５と、前記ＮＯＲゲート31の出力を記憶するためのインバータ34とその入力寄生容量で構成されるエッジ信号記憶部７と、前記インバータ34の出力と転送信号ΦT の反転信号／ΦT を入力とするＮＯＲゲート40と、セットレベル供給ライン９と、前記セットレベル供給ライン９と前記シフトレジスタユニット１Ａの出力の間に直列に接続され、それぞれのゲートに転送クロックΦ1 と前記ＮＯＲゲート40の出力を接続したＮチャネルＭＯＳトランジスタ41及び42と、前記ＮＡＮＤゲート32の出力を記憶するための逆エッジ信号記憶用スイッチ６と、前記ＮＡＮＤゲート32の出力を記憶するためのインバータ35とその入力寄生容量で構成される逆エッジ信号記憶部８と、前記インバータ35の出力に接続したインバータ63と、リセットレベル供給ライン10と、前記リセットレベル供給ライン10と前記シフトレジスタユニット１Ａの出力の間に直列に接続され、それぞれのゲートに転送クロック／Φ1 と前記インバータ63の出力を接続したＰチャネルＭＯＳトランジスタ61及び62で構成されている。
【００２５】
そして、前記エッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６は、それぞれＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタからなるアナログスイッチで構成され、メモリ信号ΦM 及びその反転信号を印加し、それぞれがハイレベルのときオンするようになっている。また、前記ＮＯＲゲート40と前記直列接続されたＮチャネルＭＯＳトランジスタ41，42は、セットレベル転送制御部11を構成しており、また前記インバータ63と前記直列接続されたＰチャネルＭＯＳトランジスタ61，62は、リセットレベル転送制御部12を構成している。また、ＮＯＲゲート31とインバータ33により構成される回路、及びＮＡＮＤゲート32とインバータ33により構成される回路は、その２つの入力レベルが異なるとき、それぞれハイレベル、ローレベルを出力するエッジ検出部及び逆エッジ検出部を構成している。
【００２６】
なお、ΦP1，ΦP2，・・・は走査範囲設定用シフトレジスタ20の各ユニット20Ａの出力信号、Ｎ１Ａ，Ｎ２Ａ，・・・はＮＯＲゲート31の出力ノード、Ｎ１Ｂ，Ｎ２Ｂ，・・・はエッジ信号記憶用スイッチ５の出力ノード、Ｎ１Ｃ，Ｎ２Ｃ，・・・はエッジ信号記憶部７の出力ノード、Ｎ１Ｄ，Ｎ２Ｄ，・・・はシフトレジスタユニット１Ａの出力ノード、Ｎ１Ｅ，Ｎ２Ｅ，・・・はＮＡＮＤゲート32の出力ノード、Ｎ１Ｆ，Ｎ２Ｆ，・・・は逆エッジ信号記憶用スイッチ６の出力ノード、Ｎ１Ｇ，Ｎ２Ｇ，・・・は逆エッジ信号記憶部８の出力ノードである。またＶL 及びＶH は、それぞれセットレベル供給ライン９及びリセットレベル供給ライン10の印加電圧で、前記走査用シフトレジスタユニット１Ａの出力ノードＮ１Ｄ，Ｎ２Ｄ，・・・の、それぞれセット電圧及びリセット電圧と同じである。
【００２７】
次に、図６のタイミングチャートを用いて本実施の形態の動作を説明する。時刻ｔ0 において走査範囲設定用シフトレジスタ20のスタートパルスΦPST を所望の期間（ここでは３クロック期間）ローレベルとし、クロックΦ1 ，Φ2 にしたがってシフトさせる。このとき各単位ブロック２のＮＯＲゲート31の出力ノードＮ１Ａ，Ｎ２Ａ，・・・Ｎ５Ａは、当該走査範囲設定用シフトレジスタユニットの出力がローレベル、次段の走査範囲設定用シフトレジスタユニットの出力がハイレベルのとき、すなわちシフトパルスが立ち下がるときハイレベルとなり、他の期間はローレベルとなる。また、各単位ブロック２のＮＡＮＤゲート32の出力ノードＮ１Ｅ，Ｎ２Ｅ，・・・Ｎ５Ｅは、当該走査範囲設定用シフトレジスタユニットの出力がハイレベル、次段の走査範囲設定用シフトレジスタユニットの出力がローレベルのとき、すなわちシフトパルスが立ち上がるときローレベルとなり、他の期間はハイレベルとなる。
【００２８】
時刻ｔ1 において、メモリ信号ΦM をハイレベルとすると、各単位ブロック２のＮＯＲゲート31及びＮＡＮＤゲート32の出力がエッジ信号記憶部７及び逆エッジ信号記憶部８に記憶される。このとき、シフトパルスが立ち下がった単位ブロック（ここでは第２番目）のエッジ信号記憶部７の出力ノードＮ２Ｃはローレベルとなり、その他の単位ブロックの同ノードＮ（１，３，４，５）Ｃはハイレベルとなる。また、シフトパルスが立ち上がった単位ブロック（ここでは第５番目）の逆エッジ信号記憶部８の出力ノードＮ５Ｇはハイレベルとなり、その他の単位ブロックの同ノードＮ（１，２，３，４）Ｇはローレベルとなる。逆エッジ信号記憶部８の出力がハイレベルとなると、リセットレベル転送制御部12のＰチャネルＭＯＳトランジスタ62はオン状態となる。したがって、前記逆エッジ信号記憶部８からハイレベルが出力されている単位ブロック２は、クロック／Φ1 がローレベルとなる毎に、前記リセットレベル転送制御部12のＰチャネルＭＯＳトランジスタ61がオンすることによって、そのシフトレジスタユニット１Ａの出力（ここではノードＮ4.5 ）がハイレベルにリセットされる。すなわち、リセットレベル転送制御部12は、ノードＮｎＧとクロック／Φ1 の反転信号すなわちクロックΦ1 の論理積がハイレベルの期間に、シフトレジスタユニット１Ａにリセットレベルを転送する。
【００２９】
引き続いて、時刻ｔ2 に転送信号／ΦT をローレベルとすると、前記エッジ信号記憶部７からローレベルが出力されている単位ブロック２は、ＮＯＲゲート40の出力がハイレベルとなるので、クロックΦ1 がハイレベルとなる期間、すなわち、転送信号／ΦT の反転信号とクロックΦ1 の論理積がハイレベルの期間に、セットレベルＶL が各シフトレジスタユニット１Ａに転送される。したがって、シフトパルスの立ち下がった単位ブロック２においてはローレベルＶL が、その他の単位ブロック２においてはハイレベルＶH が転送される。このときの状態は前段よりノードＮ1.5 にローレベルのシフトパルスが転送されたときと同じ状態であり、その後クロックΦ1 ，Φ2 にしたがってパルスがシフトしていく。そして、シフトパルスがノードＮ4.5 にきたとき、シフトパルスはハイレベルにリセットされ、走査は終了する。
【００３０】
このように構成したシフトレジスタにおいては、走査範囲設定用シフトレジスタ20の走査において、シフトパルスの時間的に前のエッジが記憶された単位ブロックの位置が走査開始位置となり、時間的に後のそれと逆方向のエッジが記憶された単位ブロックの位置が走査停止位置となる。前記走査開始位置及び前記走査停止位置は、エッジ信号記憶部及び逆エッジ信号記憶部に記憶されているので、本走査時における走査範囲が変更されなければ、１回の走査範囲設定用シフトレジスタの走査のみで所望の範囲の走査を複数回行うことができる。また、第１の実施の形態の構成における本走査モード設定信号が不要となることから、端子数の削減効果が得られる。
【００３１】
図７は、前記第１及び第２の実施の形態におけるエッジ信号記憶部７及び逆エッジ信号記憶部８の他の構成例を示すものである。この構成例は、直列に接続した２つのインバータ37及び38と、その入出力間に接続された前記メモリ信号ΦM 及びその反転信号で駆動されるアナログスイッチ39とからなり、１段目のインバータ37の入力に前記エッジ信号記憶用スイッチ５あるいは逆エッジ信号記憶用スイッチ６を接続し、前記インバータ37の出力を前記セットレベル転送制御部11あるいはリセットレベル転送制御部12に接続するようになっている。また、前記アナログスイッチ39はメモリ信号ΦM がローレベルのときオンとするものである。前記エッジ信号記憶用スイッチ５と本構成例のエッジ信号記憶部７、及び前記逆エッジ信号記憶用スイッチ６と本構成例の逆エッジ信号記憶部８からなる回路は、所詮ラッチ回路であり、スタティックに信号を記憶できるという効果がある。
【００３２】
図８は、前記第１及び第２の実施の形態におけるセットレベル転送制御部11の他の構成例を示すもので、転送クロック／Φ1 ，転送信号／ΦT 及びエッジ信号記憶部７の出力ＮｎＣを入力とするＮＯＲゲート43と、該ＮＯＲゲート43の出力をゲートに接続したＮチャネルＭＯＳトランジスタ44とからなり、転送クロック／Φ1 ，転送信号／ΦT 及びエッジ信号記憶部７の出力ＮｎＣのそれぞれの反転信号の論理積がハイレベルのとき、前記ＮチャネルＭＯＳトランジスタ44はオンするように構成されている。本構成例においては、セットレベル転送動作に関与するトランジスタは１つとなることから、関与するトランジスタのオン抵抗が低減し、転送の高速化が図れるという効果が得られる。
【００３３】
また、図９は前記第１及び第２の実施の形態におけるセットレベル転送制御部11の他の構成例を示すもので、エッジ信号記憶部７の出力を入力とするインバータ45と、転送クロック／Φ1 ，転送信号／ΦT 及び前記インバータ45の出力を各ゲートに印加し、直列に接続されたＮチャネルＭＯＳトランジスタ46，47，48よりなり、転送クロックΦ1 ，転送信号ΦT 及びエッジ信号記憶部７の出力ＮｎＣの論理積がハイレベルのとき、前記全てのＮチャネルＭＯＳトランジスタはオンするように構成されている。この構成例においては、セットレベル転送制御部11を構成する素子数が低減し、回路規模の縮小が図れるという効果が得られる。なお、図９に示した本構成例において、ＮチャネルＭＯＳトランジスタ46，47，48の接続順序は、この限りでない。
【００３４】
図10は、前記第１の実施の形態におけるリセットレベル転送制御部12の他の構成例を示すもので、転送クロックΦ1 ，本走査モード設定信号ＣＮＴ及び逆エッジ信号記憶部８の出力ＮｎＧを入力とするＮＡＮＤゲート64と、該ＮＡＮＤゲート64の出力をゲートに接続したＰチャネルＭＯＳトランジスタ65よりなり、転送クロックΦ1 ，本走査モード設定信号ＣＮＴ及び逆エッジ信号記憶部８の出力ＮｎＧの論理積がハイレベルのとき、前記ＰチャネルＭＯＳトランジスタ65はオンするように構成されている。本構成例においては、リセットレベル転送動作に関与するトランジスタは１つとなることから、関与するトランジスタのオン抵抗が低減し、転送の高速化が図れるという効果が得られる。
【００３５】
また、図11は第１の実施の形態におけるリセットレベル転送制御部12の他の構成例を示すもので、逆エッジ信号記憶部８の出力ＮｎＧを入力とするインバータ66と、転送クロック／Φ1 ，本走査モード設定信号／ＣＮＴ及び前記インバータ66の出力を各ゲートに印加し、直列に接続されたＰチャネルＭＯＳトランジスタ67，68，69よりなり、転送クロック／Φ1 ，本走査モード設定信号／ＣＮＴそれぞれの反転信号及び逆エッジ信号記憶部８の出力ＮｎＧの論理積がハイレベルのとき、前記全てのＰチャネルＭＯＳトランジスタはオンするように構成されている。本構成例においては、リセットレベル転送制御部12を構成する素子数が低減し、回路規模の縮小が図れるという効果が得られる。なお、図11に示した本構成例において、ＰチャネルＭＯＳトランジスタ67，68，69の接続順序は、この限りでない。
【００３６】
また、図12は第２の実施の形態におけるリセットレベル転送制御部12の他の構成例を示すもので、転送クロックΦ1 及び逆エッジ信号記憶部８の出力ＮｎＧを入力とするＮＡＮＤゲート70と該ＮＡＮＤゲート70の出力をゲートに接続したＰチャネルＭＯＳトランジスタ71よりなり、転送クロックΦ1 及び逆エッジ信号記憶部８の出力ＮｎＧの論理積がハイレベルのとき、前記ＰチャネルＭＯＳトランジスタ71はオンするように構成されている。本構成例においては、リセットレベル転送動作に関与するトランジスタは１つとなることから、関与するトランジスタのオン抵抗が低減し、転送の高速化が図れるという効果が得られる。
【００３７】
以上に示した本実施の形態では、走査用シフトレジスタの単位ユニットの出力をハイレベルにすることでリセット、ローレベルにすることでセットする場合を示したが、これが逆の場合は、セットレベル供給ライン９及びリセットレベル供給ライン10のレベルを反転し、また、セットレベル転送制御部11をＰチャネルＭＯＳトランジスタで、リセットレベル転送制御部12をＮチャネルＭＯＳトランジスタで構成するよう論理変換をすればよい。
【００３８】
図13は、セットレベルがハイレベルの場合のセットレベル転送制御部の構成例を示すもので、第１の実施の形態の構成されているセットレベル転送制御部11に対し、前述の変換を施したものである。この構成例は、エッジ信号記憶部７の出力ＮｎＣを入力とするインバータ49と、該インバータ49の出力と転送信号ΦT を入力とするＮＡＮＤゲート50と、該ＮＡＮＤゲート50の出力と転送クロック／Φ1 を各ゲートに印加し、直列に接続されたＰチャネルＭＯＳトランジスタ51，52とで構成されている。
【００３９】
また、図14，図15はセットレベルがハイレベルのときのセットレベル転送制御部11の他の構成例を示すもので、それぞれ図８，図９に示したセットレベルがローレベルの場合の構成例に前述の変換を施したものである。図14に示した構成例は、エッジ信号記憶部７の出力ＮｎＣを入力とするインバータ53と、該インバータ53の出力と転送信号ΦT と転送クロックΦ1 とを入力するＮＡＮＤゲート54と、該ＮＡＮＤゲート54の出力をゲートに印加したＰチャネルＭＯＳトランジスタ55とで構成されており、一方、図15に示した構成例は、転送クロック／Φ1 ，転送信号／ΦT ，エッジ信号記憶部７の出力ＮｎＣを各ゲートに印加し、直列に接続されたＰチャネルＭＯＳトランジスタ56，57，58で構成されている。
【００４０】
図16は、リセットレベルがローレベルの場合のリセットレベル転送制御部の構成例を示すもので、第１の実施の形態に示されている構成のリセットレベル転送制御部12に対し、前述の変換を施したものである。この構成例は、逆エッジ信号記憶部８の出力ＮｎＧを入力とするインバータ72と、該インバータ72の出力と本走査モード設定信号／ＣＮＴとを入力するＮＯＲゲート73と、該ＮＯＲゲート73の出力と転送クロックΦ1 を各ゲートに印加し、直列に接続されたＮチャネルＭＯＳトランジスタ74，75で構成されている。
【００４１】
また、図17，図18はリセットレベルがローレベルのときのリセットレベル転送制御部の他の構成例を示すもので、それぞれ図10，図11に示したセットレベルがローレベルの場合の構成例に前述の変換を施したものである。図17に示した構成例は、逆エッジ信号記憶部８の出力ＮｎＧを入力とするインバータ76と、該インバータ76の出力と転送クロック／Φ1 と本走査モード設定信号／ＣＮＴとを入力とするＮＯＲゲート77と、該ＮＯＲゲート77の出力をゲートに印加したＮチャネルＭＯＳトランジスタ78とで構成されており、一方、図18に示した構成例は、転送クロックΦ1 と本走査モード設定信号ＣＮＴと逆エッジ信号記憶部８の出力ＮｎＧを各ゲートに印加し、直列に接続されたＮチャネルＭＯＳトランジスタ79，80，81で構成されている。
【００４２】
図19は、リセットレベルがローレベルの場合のリセットレベル転送制御部の更に他の構成例を示すもので、第２の実施の形態に示されている構成のリセットレベル転送制御部12に対し、前述の変換を施したものである。この構成例は、転送クロックΦ1 と逆エッジ信号記憶部８の出力ＮｎＧを各ゲートに印加し、直列に接続されたＮチャネルＭＯＳトランジスタ82，83で構成されている。
【００４３】
また、図20はリセットレベルがローレベルのときのリセットレベル転送制御部の更に他の構成例を示すもので、図12に示したセットレベルがローレベルの場合の構成例に前述の変換を施したものである。この構成例は、逆エッジ信号記憶部８の出力ＮｎＧを入力とするインバータ84と、該インバータ84の出力と転送クロック／Φ1 とを入力とするＮＯＲゲート85と、該ＮＯＲゲート85の出力をゲートに印加したＮチャネルＭＯＳトランジスタ86とで構成されている。
【００４４】
また、上記各実施の形態では、走査用シフトレジスタの単位ユニットの出力端子がハイインピーダンス状態時に前記各走査用シフトレジスタユニットをセット及びリセットするために、転送クロックとしてシフトレジスタのクロックΦ1 及びその反転信号を用いたものを示したが、前記各走査用シフトレジスタユニットのハイインピーダンス状態を与えるタイミングであれば、この限りではない。
【００４５】
また、上記各実施の形態では、シフトレジスタユニットとして、クロック型インバータを直列に接続したものを示したが、他の構成のシフトレジスタユニットにも本発明の実施の形態を適用することができ、同様の効果が得られる。また、上記各実施の形態では、走査用シフトレジスタの各シフトレジスタユニットに対して走査の開始及び停止信号を転送するように構成したものを示したが、数段毎のシフトレジスタユニットに対して上記信号を転送するように構成し、シフトレジスタ全体の回路規模を小さくすることも可能である。また、上記各実施の形態では、エッジ検出部３及び逆エッジ検出部４の入力と、セット及びリセットするシフトレジスタユニットの出力は同じノードＮ0.5 ，Ｎ1.5 ，・・・としたものを示したが、ノードＮ１，Ｎ２，・・・を用い、それぞれ別ノードに接続しても全く同様の効果を得ることができることは明白である。また、上記第２の実施の形態では、走査範囲設定用シフトレジスタと走査用シフトレジスタの構成及び走査用クロックは、同一のものを使用したものを示したが、それぞれ独立して動作するので、これに限られるものでないことはいうまでもない。
【００４６】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、走査範囲の変更がなければ、１回の先行走査で走査開始位置のみならず走査停止位置も設定し、所望の範囲の走査を複数回行うことが可能なシフトレジスタを実現することができる。
【図面の簡単な説明】
【図１】請求項１記載の発明を説明するための概念図である。
【図２】請求項２記載の発明を説明するための概念図である。
【図３】本発明に係るシフトレジスタの第１の実施の形態を示す回路構成図である。
【図４】図３に示した実施の形態の動作を説明するためのタイミングチャートである。
【図５】本発明の第２の実施の形態を示す回路構成図である。
【図６】図５に示した実施の形態の動作を説明するためのタイミングチャートである。
【図７】第１及び第２の実施の形態におけるエッジ信号記憶部及び逆エッジ信号記憶部の他の構成例を示す回路構成図である。
【図８】第１及び第２の実施の形態におけるセットレベル転送制御部の他の構成例を示す回路構成図である。
【図９】第１及び第２の実施の形態におけるセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図１０】第１の実施の形態におけるリセットレベル転送制御部の他の構成例を示す回路構成図である。
【図１１】第１の実施の形態におけるリセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図１２】第２の実施の形態におけるリセットレベル転送制御部の他の構成例を示す回路構成図である。
【図１３】第１の実施の形態におけるセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図１４】第１及び第２の実施の形態におけるセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図１５】第１及び第２の実施の形態におけるセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図１６】第１の実施の形態におけるリセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図１７】第１の実施の形態におけるリセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図１８】第１の実施の形態におけるリセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図１９】第２の実施の形態におけるリセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図２０】第２の実施の形態におけるリセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図２１】従来のシフトレジスタの構成例を示す回路構成図である。
【図２２】図21におけるシフトレジスタのユニットを構成するクロック型インバータの構成を示す回路構成図である。
【図２３】図21におけるシフトレジスタの動作を説明するためのタイミングチャートである。
【符号の説明】
１  走査用シフトレジスタ
１Ａ  走査用シフトレジスタユニット
２  シフトレジスタの単位ブロック
３  エッジ検出部
４  逆エッジ検出部
５  エッジ信号記憶用スイッチ
６  逆エッジ信号記憶用スイッチ
７  エッジ信号記憶部
８  逆エッジ信号記憶部
９  セットレベル供給ライン
10  リセットレベル供給ライン
11  セットレベル転送制御部
12  リセットレベル転送制御部
20  走査範囲設定用シフトレジスタ
21  走査範囲設定用シフトレジスタユニット
【図１】
0003668324.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003668324.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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