(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板と、
該Ｓｉ基板上に直接又は他のＳｉＧｅ層を介して配された第１のＳｉＧｅ層とを備えた半導体基板であって、
前記第１のＳｉＧｅ層は、Ｇｅ組成比が前記Ｓｉ基板表面の中心領域から周辺領域に向けて漸次低下した面内分布を有することを特徴とする半導体基板。
【請求項２】
請求項１に記載の半導体基板において、
前記第１のＳｉＧｅ層上に直接又はＳｉ層を介して配され表面内でＧｅ組成比が一定の第２のＳｉＧｅ層を備えていることを特徴とする半導体基板。
【請求項３】
請求項１又は２に記載の半導体基板において、
前記第１のＳｉＧｅ層は、厚さ方向の少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を有していることを特徴とする半導体基板。
【請求項４】
請求項３に記載の半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする半導体基板。
【請求項５】
ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、
請求項４に記載の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする電界効果型トランジスタ。
【請求項６】
Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
Ｇｅ組成比が前記Ｓｉ基板表面の中心領域から周辺領域に向けて漸次低下した面内分布を有する第１のＳｉＧｅ層を、Ｓｉ基板上に直接又は他のＳｉＧｅ層を介してエピタキシャル成長する第１のＳｉＧｅ層形成工程を有していることを特徴とする半導体基板の製造方法。
【請求項７】
請求項６に記載の半導体基板の製造方法において、
前記第１のＳｉＧｅ層形成工程は、ＣＶＤ法により行われ、ＳｉソースガスとＧｅソースガスとの流量比を前記中心領域と前記周辺領域とで変えて前記面内分布を形成することを特徴とする半導体基板の製造方法。
【請求項８】
請求項６又は７に記載の半導体基板の製造方法において、
前記第１のＳｉＧｅ層形成工程は、ＣＶＤ法により行われ、前記Ｓｉ基板表面の温度を中心領域と周辺領域とで変えて前記面内分布を形成することを特徴とする半導体基板の製造方法。
【請求項９】
請求項６から８のいずれかに記載の半導体基板の製造方法において、
前記第１のＳｉＧｅ層形成工程後に前記第１のＳｉＧｅ層に熱処理を施すアニール工程を有していることを特徴とする半導体基板の製造方法。
【請求項１０】
請求項６から９のいずれかに記載の半導体基板の製造方法において、
前記第１のＳｉＧｅ層形成工程後に、前記第１のＳｉＧｅ層上に直接又はＳｉ層を介して表面内でＧｅ組成比が一定の第２のＳｉＧｅ層を形成する第２のＳｉＧｅ層形成工程を有していることを特徴とする半導体基板の製造方法。
【請求項１１】
請求項６から１０のいずれかに記載の半導体基板の製造方法において、
前記第１のＳｉＧｅ層工程は、前記第１のＳｉＧｅ層の厚さ方向で少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することを特徴とする半導体基板の製造方法。
【請求項１２】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
請求項１１に記載の半導体基板の製造方法により作製された半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することを特徴とする半導体基板の製造方法。
【請求項１３】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項１２に記載の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項１４】
Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、
請求項６から１１のいずれかに記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【請求項１５】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、
請求項１２に記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【請求項１６】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、
請求項１３に記載の電界効果型トランジスタの製造方法により作製されたことを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術では、ＳｉＧｅ層を形成したウェーハの表面の貫通転位密度がまだ高く、トランジスタの動作不良を防ぐために貫通転位の低減がさらに要望されている。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度が低く良質なＳｉＧｅ層を有する半導体基板、さらに歪みＳｉ層を備えた半導体基板及び電界効果型トランジスタ並びにこれらの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上に直接又は他のＳｉＧｅ層を介して配された第１のＳｉＧｅ層とを備えた半導体基板であって、前記第１のＳｉＧｅ層は、Ｇｅ組成比が前記Ｓｉ基板表面の中心領域から周辺領域に向けて漸次低下した面内分布を有することを特徴とする。
また、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、Ｇｅ組成比が前記Ｓｉ基板表面の中心領域から周辺領域に向けて漸次低下した面内分布を有する第１のＳｉＧｅ層を、Ｓｉ基板上に直接又は他のＳｉＧｅ層を介してエピタキシャル成長する第１のＳｉＧｅ層形成工程を有していることを特徴とする。
【０００８】
これらの半導体基板及び半導体基板の製造方法では、第１のＳｉＧｅ層が、Ｇｅ組成比がＳｉ基板表面の中心領域から周辺領域に向けて漸次低下した面内分布を有するので、面内に応力による歪みの分布が生じると共に成膜中に発生した転位が中心領域から周辺領域へと運動し、最終的に周縁部分から抜けて低転位密度なＳｉＧｅ層が得られる。
【０００９】
また、本発明の半導体基板の製造方法は、前記第１のＳｉＧｅ層形成工程がＣＶＤ法により行われ、ＳｉソースガスとＧｅソースガスとの流量比を前記中心領域と前記周辺領域とで変えて前記面内分布を形成する技術が採用される。すなわち、この半導体基板の製造方法では、ＳｉソースガスとＧｅソースガスとの流量比を中心領域と周辺領域とで変えて面内分布を形成することにより、ガスの流量比分布の制御だけで特殊な機構を付加せずに容易にかつ高精度に面内のＧｅ組成比を制御することが可能になる。
【００１０】
また、本発明の半導体基板の製造方法は、前記第１のＳｉＧｅ層形成工程がＣＶＤ法により行われ、前記Ｓｉ基板表面の温度を中心領域と周辺領域とで変えて前記面内分布を形成する技術が採用される。すなわち、この半導体基板の製造方法では、Ｓｉ基板表面の温度を中心領域と周辺領域とで変えて面内分布を形成するので、基板温度分布の制御だけで特殊な機構を付加せずに容易にかつ高精度に面内のＧｅ組成比を制御することが可能になる。
【００１１】
また、本発明の半導体基板の製造方法は、前記第１のＳｉＧｅ層形成工程後に前記第１のＳｉＧｅ層に熱処理を施すアニール工程を有していることが好ましい。すなわち、この半導体基板の製造方法は、第１のＳｉＧｅ層に熱処理を施すアニール工程を有しているので、第１のＳｉＧｅ層中の転位がさらに周辺領域側へと運動してより低い転位密度を得ることができる。
【００１２】
また、本発明の半導体基板は、前記第１のＳｉＧｅ層上に直接又はＳｉ層を介して配され表面内でＧｅ組成比が一定の第２のＳｉＧｅ層を備えている技術が採用される。
また、本発明の半導体基板の製造方法は、前記第１のＳｉＧｅ層形成工程後に、前記第１のＳｉＧｅ層上に直接又はＳｉ層を介して表面内でＧｅ組成比が一定の第２のＳｉＧｅ層を形成する第２のＳｉＧｅ層形成工程を有している技術が採用される。
【００１３】
これらの半導体基板及び半導体基板の製造方法では、第１のＳｉＧｅ層上に直接又はＳｉ層を介して表面内でＧｅ組成比が一定の第２のＳｉＧｅ層が形成されるので、最表面のＧｅ組成比が面内で均一かつ低転位密度のＳｉＧｅ層を得ることができる。
【００１４】
また、本発明の半導体基板は、前記第１のＳｉＧｅ層が、厚さ方向の少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を有していることが好ましい。
また、本発明の半導体基板の製造方法は、前記第１のＳｉＧｅ層工程において、前記第１のＳｉＧｅ層の厚さ方向で少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することが好ましい。
【００１５】
これらの半導体基板及び半導体基板の製造方法では、第１のＳｉＧｅ層の厚さ方向で少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域が形成されているので、傾斜組成領域においてＧｅ組成比が漸次増えるために、転位がＳｉＧｅ層に沿った方向にのび易くなって第１のＳｉＧｅ層中の特に表面側で転位の密度を抑制することができる。
【００１６】
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。すなわち、この半導体基板は、上記本発明の半導体基板の製造方法により作製されているので、貫通転位密度が低く良質なＳｉＧｅ層を有している。
【００１７】
本発明の半導体基板は、上記本発明の半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする。
また、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、上記本発明の半導体基板の製造方法により作製された半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することを特徴とする。
【００１８】
すなわち、これらの半導体基板及び半導体基板の製造方法では、上記本発明の半導体基板及び本発明の半導体基板の製造方法により作製された半導体基板の第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層が形成されるので、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の歪みＳｉ層又は半導体基板として好適である。
【００１９】
本発明の電界効果型トランジスタは、ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする。
また、本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
【００２０】
これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方法では、上記本発明の歪みＳｉ層を有する半導体基板及びその製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成するので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００２１】
【発明の実施の形態】
以下、本発明に係る一実施形態を、図１から図５を参照しながら説明する。
【００２２】
図１は、本発明の半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、ＣＺ法等で引上成長して作製されたｐ型あるいはｎ型Ｓｉ基板１上に、図１の（ａ）及び図２に示すように、表面に向けて厚さ方向でＧｅ組成比を漸次増加させたＳｉＧｅの層内傾斜組成層（傾斜組成領域）２を例えば減圧ＣＶＤ法によりエピタキシャル成長する。
【００２３】
次に、層内傾斜組成層２上に、図１の（ｂ）及び図３に示すように、Ｇｅ組成比がＳｉ基板１表面の中心領域から周辺領域に向けて漸次低下した面内分布を有する面内傾斜組成層（第１のＳｉＧｅ層）３をエピタキシャル成長する。例えば、ＣＶＤ炉内におけるガスのノズル制御等により、中心領域のＧｅソースガス比が多くなるように、Ｓｉソースガス（ＳｉＨ4等）とＧｅソースガス（ＧｅＨ2等）との流量比を中心領域と周辺領域とで変えてＧｅ組成比の面内分布を形成する。また、中心領域の温度を周辺領域よりも低くする等、Ｓｉ基板１表面の温度を中心領域と周辺領域とで変えてＧｅ組成比の面内分布を形成してもよい。この面内傾斜組成層３の成膜時において、面内に応力により歪みの分布が生じ、発生した転位が中央領域から周辺領域へと運動し、特に中央領域の転位が減少する。
【００２４】
この後、面内傾斜組成層３に対して熱処理を施してアニールを行う。この際、熱処理によって転位がさらに周辺側へと運動し、最終的に周縁部分から抜けるため、全面的に転位密度が低下する。なお、この熱処理は、同一ＣＶＤ炉内で続けて行っているが、一旦炉からウェーハを取り出して別のアニール炉で行っても構わない。
さらに、面内傾斜組成層３上に、図１の（ｃ）及び図４に示すように、表面内でＧｅ組成比が一定の面内一定組成層（第２のＳｉＧｅ層）４をエピタキシャル成長する。さらに、図１の（ｄ）に示すように、面内一定組成層４上にＳｉをエピタキシャル成長して歪みＳｉ層５を形成する。
【００２５】
なお、各層のＧｅ組成比は、例えば、層内傾斜組成層２の上面で０．３、面内傾斜組成層３の中央領域における最大値が０．３５であると共に周辺領域における最小値が０．２５、面内一定組成層４が０．３である。また、各層の膜厚は、例えば、層内傾斜組成層２が１．５μｍ、面内傾斜組成層３が０．５μｍ、面内一定組成層４が０．２５μｍ、歪みＳｉ層５が１５〜２２ｎｍである。
【００２６】
このように本実施形態では、Ｇｅ組成比がＳｉ基板１表面の中心領域から周辺領域に向けて漸次低下した面内分布を有する面内傾斜組成層３が形成されるので、面内に応力による歪みの分布が生じると共に成膜中に発生した転位が中心領域から周辺領域へと運動し、最終的に周縁部分から抜けて低転位密度なＳｉＧｅ層が得られる。さらに、面内傾斜組成層３上に表面内でＧｅ組成比が一定の面内一定組成層４が形成されるので、最表面のＧｅ組成比が面内で均一かつ低転位密度のＳｉＧｅ層を得ることができる。
【００２７】
次に、本発明の上記半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図５を参照して説明する。
【００２８】
図５は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ2のゲート酸化膜６及びゲートポリシリコン膜７を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜７上にゲート電極（図示略）をパターニングして形成する。
【００２９】
次に、ゲート酸化膜６もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層５及び面内一定組成層４にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３０】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層５にチャネル領域が形成されるので、転位密度が低い良質な歪みＳｉ層５により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【００３１】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００３２】
例えば、上記実施形態では、層内傾斜組成層上に直接面内傾斜組成層を成膜したが、薄膜の歪みＳｉ層を介して面内傾斜組成層を形成しても構わない。
また、層内傾斜組成層を介することなく、Ｓｉ基板上に直接面内傾斜組成層を形成しても構わない。
また、上記実施形態の半導体ウェーハの歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わない。
また、上記実施形態では、層内傾斜組成層と面内傾斜組成層とを分けて成膜したが、面内傾斜組成層自体を、厚さ方向で少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた層内傾斜組成層（傾斜組成領域）としても構わない。すなわち、面内傾斜組成層に層内傾斜組成構造を加えることにより、傾斜組成領域においてＧｅ組成比が漸次増えるために、転位がＳｉＧｅ層に沿った方向にのび易くなって面内傾斜組成層中の特に表面側で転位の密度を抑制することができる。
【００３３】
また、上記実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明の半導体基板の製造方法及び半導体基板を太陽電池や光素子用の基板に適用してもよい。すなわち、上述した実施形態のＳｉ基板上に最表面で６５％から１００％Ｇｅあるいは、１００％Ｇｅとなるように層内傾斜組成層、面内傾斜組成層及び面内一定組成層を成膜し、その表面上にＧａＡｓ（ガリウムヒ素）やＩｎＧａＰ（インジウムガリウムリン）あるいはＡｌＧａＡｓ（アルミニウムガリウムヒ素）を成膜することで、太陽電池や光素子用基板を作製してもよい。この場合、良好な表面ラフネスで高特性の太陽電池用基板が得られる。
【００３４】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれば、Ｇｅ組成比がＳｉ基板表面の中心領域から周辺領域に向けて漸次低下した面内分布を有する第１のＳｉＧｅ層が形成されるので、面内に応力による歪みの分布が生じると共に成膜中に発生した転位が中心領域から周辺領域へと運動し、最終的に周縁部分から抜けて低貫通転位密度なＳｉＧｅ層が得られる。
さらに、このＳｉＧｅ層上に歪みＳｉ層を形成すれば、低貫通転位密度の良質な歪みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用として好適な半導体基板を得ることができる。
【００３５】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域が形成されるので、低転位密度の良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】  本発明に係る一実施形態における半導体基板を工程順に示す断面図である。
【図２】  本発明に係る一実施形態における各ＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図３】  本発明に係る一実施形態における面内傾斜組成層のＧｅ組成比の面内分布を示すグラフである。
【図４】  本発明に係る一実施形態における面内一定組成層のＧｅ組成比の面内分布を示すグラフである。
【図５】  本発明に係る一実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【符号の説明】
１  Ｓｉ基板
２  層内傾斜組成層（傾斜組成領域）
３  面内傾斜組成層（第１のＳｉＧｅ層）
４  面内一定組成層（第２のＳｉＧｅ層）
５  歪みＳｉ層
６  ＳｉＯ2ゲート酸化膜
７  ゲートポリシリコン膜
Ｓ  ソース領域
Ｄ  ドレイン領域
Ｗ  半導体ウェーハ（半導体基板）
【図１】
0003714230.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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