(57)【特許請求の範囲】
【請求項１】
メモリセルのチャネルの一部から埋込拡散層上の酸化膜の一部へかかるようにフローティングゲートが形成されると共に、該フローティングゲートの被っていない前記チャネル部分上を覆って行方向に伸張するコントロールゲートを有する不揮発性半導体メモリ装置の製造方法において、
セルアレイ領域を区分するための第１フィールド酸化膜及びメモリセルのチャネルを分離するための第２フィールド酸化膜を形成する第１工程と、
セルアレイ領域にトンネル酸化膜を形成してその上に第１ポリシリコン層及び窒化膜を順次形成する第２工程と、
前記第１ポリシリコン層及び窒化膜の一部をエッチングして開口させた後に不純物注入して列方向に伸張する埋込拡散層を形成する第３工程と、
前記埋込拡散層上に酸化膜を所定の厚さに成長させる第４工程と、
前記窒化膜を除去して前記第１ポリシリコン層上に第２ポリシリコン層及び層間絶縁層を順次形成し、これらをパターニングしてフローティングゲート用パターンを形成する第５工程と、
セルアレイ領域に第３ポリシリコン層を形成してパターニングし、前記層間絶縁層上を通って前記第２フィールド酸化膜の間を行方向へ伸張するコントロールゲートを形成する第６工程と、を含むことを特徴とする製造方法。
【請求項２】
第５工程における層間絶縁層の形成は、第１層間酸化膜を成長させる第１段階と、該第１層間酸化膜上に層間窒化膜を蒸着する第２段階と、該層間窒化膜上に第２層間酸化膜を成長させる第３段階と、による請求項１記載の製造方法。
【請求項３】
第３工程において、第１ポリシリコン層及び窒化膜の一部をエッチングした後に第２フィールド酸化膜の一部を除去して基板を露出させる請求項１記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的消去及びプログラム可能な不揮発性半導体メモリ装置に関し、特に、ＮＯＲ構造としたセルを有して一括消去可能なＮＯＲ形フラッシュ不揮発性メモリ装置に関する。
【０００２】
【従来の技術】
ノートブックサイズの携帯用コンピュータなどのバッテリ電源コンピュータシステムにおける補助記憶装置として、ハードディスクに比べ格段に小さくてすむ高密度、高性能の一括消去タイプの書換え可能なＮＯＲ形フラッシュ不揮発性メモリ装置の需要が増えてきている。図１にその一般的なセルアレイ構成の平面図を示す。
【０００３】
厚い酸化膜下に形成され、セルのソース及びドレインとして用いられるＮ形（Ｎ＋）の埋込拡散層１（ビットライン）がセルアレイ全体にわたって列方向に伸張しており、また、ワードラインを構成するコントロールゲート層２が行方向に伸張している。コントロールゲート２の下層には電荷を保持するフローティングゲート３が電気的に絶縁して形成され、このフローティングゲート３は、チャネル上の一部からＮ形埋込拡散層１上の厚い酸化膜の一部へかかかるように形成されている。
【０００４】
この図１に示す構造では、ビットラインのＮ形埋込拡散層１が長く伸張されるほど抵抗が増してセルの読出及びプログラム速度を減少させ、また、ビットラインと基板とのキャパシタンスが増加することになって該キャパシタンスがビットラインのチャージ速度を遅らせてしまうので、セル状態の読取速度を減少させることになる。そこで、これを改善するために図２の平面図に示す構造が提案されている。
【０００５】
図２の構造では、図１の構造の問題点である抵抗を減少させるために、コンタクトホール４を形成して金属配線５でＮ形埋込拡散層１を連結する手法が用いられている。しかし、この構造の場合、コンタクトホール４の形成による面積増加という別の問題が生じる結果となっている。即ち、Ｎ形埋込拡散層１のラインにそれぞれコンタクトホール４が形成されて行方向にコンタクトホール４が並ぶので、コンタクトホールと隣のコンタクトホールとの間の最小距離６、コンタクトホールと活性領域との間の最小距離７、そして活性領域間の最小距離８の面積確保のためには、行方向のメモリセルアレイの面積増加は避けられない問題である。また、この図２の構造において抵抗はある程度減少させられるが、ビットラインと基板との間のキャパシタンスについては解消できない。
【０００６】
図３に、図１の構造に対する等価回路図を示し、そして下記表１を参照しつつセルの概略的な動作条件を説明する。
【表１】
0003625600.tif 000002
【０００７】
セルＡが選択されたとした場合、プログラム動作時には、ビットラインＢ／Ｌ（Ｋ）に６〜７Ｖの電圧Ｖｄ、選択ワードラインＷ／Ｌ３に１２Ｖの高電圧Ｖｐｐ、ビットラインＢ／Ｌ（Ｋ−１）に０Ｖを印加して、チャネルホット電子（ｃｈａｎｎｅｌ  ｈｏｔ  ｅｌｅｃｔｒｏｎ）をフローティングゲートへ注入する。このとき、非選択ワードラインＷ／Ｌには接地電圧が印加されるので、ビットラインＢ／Ｌ（Ｋ）に接続した非選択ワードラインＷ／Ｌに従う他のセルについて、ドレイン端子に印加された電圧とワードラインに印加された接地電圧との差によってフローティングゲートからドレイン端子へ電荷が喪失されるという問題が発生する。このような現象をドレイン干渉現象（ｄｒａｉｎ  ｉｎｔｅｒｆｅｒｅｎｃｅ）と称する。ビットラインＢ／Ｌに接続するセル個数がＮであれば、Ｎ−１回の干渉を受けることになる。
【０００８】
消去動作時には、選択ワードラインＷ／Ｌ３にネガティブ電圧−Ｖｇ、ビットラインＢ／Ｌ（Ｋ）に電源電圧Ｖｃｃを印加し、これにより薄いゲート酸化膜を通じた電流を発生させてフローティングゲート３の電子を基板へ放出する。
【０００９】
読出動作時には、ビットラインＢ／Ｌ（Ｋ）に１．  ５Ｖの電圧Ｖｄ、選択ワードラインＷ／Ｌ３にＶｃｃ、非選択ワードラインＷ／Ｌには接地電圧を印加して、ビットライン電圧に従う電流の有無からセルの状態を読取る。
【００１０】
図４には、図２に示した断面線Ｘ−Ｘ’に沿った断面図を示す。図示のように、厚い酸化膜９の下にセルのソースとドレインを構成するＮ形埋込拡散層１がチャネルを間にしてそれぞれ離隔形成されている。トンネル酸化膜を介してチャネル上に形成されるフローティングゲート３は、チャネルの一部とＮ型埋込拡散層１上の酸化膜の一部に被るようにしてある。コントロールゲート２は、絶縁膜を介してフローティングゲート３上及びゲート酸化膜１５を介してフローティングゲートの被っていないチャネル部分上を覆って行方向に伸張している。
【００１１】
図５〜図９は、図４に示す断面構造の製造工程を示している。
【００１２】
図５の工程では、基板１００上にパッド酸化膜１５ａとシリコン窒化膜１１を順次形成した後、感光膜を用いたフォトエッチング工程によって開口部を開け、Ｎ形埋込拡散層１を形成するためのヒ素イオンを注入する。そして、約１０時間以上、９００℃の雰囲気で熱酸化を行い、開口部に厚い熱酸化膜９を成長させる。
【００１３】
図６の工程では、シリコン窒化膜１１及びパッド酸化膜１５ａをエッチングした後、セルのトンネル酸化膜１０用の酸化層を形成してから第１ポリシリコン層パターン２０に使用するポリシリコン層を形成し、そして、感光膜１２を用いたフォトエッチング工程によって第１ポリシリコン層パターン２０とトンネル酸化膜１０をエッチング形成する。
【００１４】
この過程におけるセルのトンネル酸化膜１０の形成時に、Ｎ形埋込層形成のためにイオン注入した不純物の側面拡散作用があるため、Ｎ形埋込拡散層１に接したチャネル部分上の酸化膜は、側面拡散作用の影響を受けないチャネル部分上のものより厚く成長する。そして、ソース抵抗を減少させるために不純物濃度を増加させるほど、その酸化膜の形成厚さの差が開いてセル特性が不均一になるという問題がある。即ち、酸化膜厚が不均一であると、プログラムや消去時におけるホットエレクトロンや薄いゲート酸化膜を通じたトンネル電流に影響してセルのしきい値電圧を不均一にしてしまう。
【００１５】
図７の工程では、第１ポリシリコン層パターン２０の表面に熱酸化工程によって層間絶縁膜１３を成長させる。このときに、第１ポリシリコン層パターン２０によって覆われていないチャネル部分上にも絶縁膜が同時に形成される。その後、コントロールゲート層２に使用される第２ポリシリコン層を形成して該第２ポリシリコン層、層間絶縁膜１３、第１ポリシリコン層パターン２０をフォトエッチングし、コントロールゲート２、絶縁膜１３、フローティングゲート３をエッチング形成する。
【００１６】
このときのエッチング工程における問題点を図８及び図９を参照して説明する。図８は図７に対する直交断面図で、図７のフローティングゲート３で覆われている活性領域を示しており、図９も図７に対する直交断面図で、こちらはフローティングゲート３で覆われていない活性領域を示している。
【００１７】
フォトエッチング工程によってコントロールゲート２用の第２ポリシリコン層、層間絶縁膜１３、フローティングゲート３用の第１ポリシリコン層パターン２０をエッチングする工程において、図８（図２の断面線Ｚ−Ｚ’）のように、コントロールゲート２、層間絶縁膜１３、フローティングゲート３が形成されている活性領域では問題無いが、図９（図２の断面線ＹーＹ’）のように、絶縁膜１３の下にフローティングゲート３が存在しない活性領域では、コントロールゲートの第２ポリシリコン層エッチングに続く層間絶縁膜１３のエッチングで、基板１００の表面が露出する部分が生じる。この露出基板部分は、フローティングゲートの第１ポリシリコン層パターンエッチング時に損傷を受けてしまうので、セル動作時の逆方向電圧における漏洩電流など正常な接合特性が得られなくなることがあるという問題がある。
【００１８】
【発明が解決しようとする課題】
上記従来技術に着目して本発明の目的は、列方向に伸張した埋込拡散層をできるだけ短くして抵抗を減らすことが可能で、セルの読出及びプログラム動作を高速化させられる不揮発性半導体メモリ装置及びその製造方法を提供することにある。また、本発明の他の目的は、ビットラインのチャージ速度に影響するビットラインと基板との間のキャパシタンスを減少させるために、列方向に伸張した埋込拡散層を最短化することのできる不揮発性半導体メモリ装置及びその製造方法を提供することにある。また、本発明の他の目的は、プログラム動作中にドレイン電圧とワードライン電圧との差により生じ得るフローティングゲートの電荷喪失、即ちドレイン干渉現象を抑制可能な不揮発性半導体メモリ装置及びその製造方法を提供することにある。また、本発明の他の目的は、注入された不純物の側面拡散作用によって埋込拡散層と接したチャネル部分の絶縁膜が厚くなる現象を除去し、均一な膜厚の絶縁膜を形成可能な不揮発性半導体メモリ装置及びその製造方法を提供することにある。また、本発明の他の目的は、フォトエッチング工程時に発生する基板表面の露出現象を除去可能な不揮発性半導体メモリ装置及びその製造方法を提供することにある。また、本発明の他の目的は、セルアレイの面積を縮小し得る不揮発性半導体メモリ装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
この目的のために本発明は、ＮＯＲ構造のセルアレイを有する電気的消去及びプログラム可能な不揮発性半導体メモリ装置において、メモリセルのチャネル分離のために行方向へ伸張させて設けられたフィールド絶縁膜と、メモリセルのソース及びドレインを形成するために前記フィールド絶縁膜に交差して列方向へ伸張させて設けられた埋込拡散層のビットライン及びその上の絶縁膜と、前記ビットラインの抵抗を減少させるために、セルアレイの一方の端部に奇数番目のストリングごとに設けられると共にセルアレイの他方の端部に偶数番目のストリングごとに設けられたコンタクト領域と、メモリセルのチャネルに形成されたトンネル絶縁膜上の第１導電層及び該第１導電層上から前記埋込拡散層上の絶縁膜上にかかる第２導電層からなるフローティングゲートと、該フローティングゲート表面を覆う層間絶縁膜と、該層間絶縁膜上を通るようにして行方向へ伸張させて設けられたコントロールゲート層と、をメモリセルアレイに備えてなることを特徴とする。このときのフローティングゲート表面を覆う層間絶縁膜は、シリコン酸化膜層とシリコン窒化膜層とシリコン酸化膜層とからなる構造とすることができる。また、コンタクト領域は、更なるフィールド絶縁膜により隣接コンタクト領域どうし分離された構造とし、ビットラインを接続する選択トランジスタがコンタクト領域にそれぞれ設けられた構造とすることができる。
【００２０】
また本発明は、メモリセルのチャネル上にフローティングゲートとコントロールゲートを有する不揮発性半導体メモリ装置の製造方法において、セルアレイ領域を区分するための第１フィールド酸化膜及びメモリセルのチャネルを分離するための第２フィールド酸化膜を形成する第１工程と、セルアレイ領域にトンネル酸化膜を形成してその上に第１ポリシリコン層及び窒化膜を順次形成する第２工程と、前記第１ポリシリコン層及び窒化膜の一部をエッチングして開口させた後に不純物注入して列方向に伸張する埋込拡散層を形成する第３工程と、前記埋込拡散層上に酸化膜を所定の厚さに成長させる第４工程と、前記窒化膜を除去して前記第１ポリシリコン層上に第２ポリシリコン層及び層間絶縁層を順次形成し、これらをパターニングしてフローティングゲート用パターンを形成する第５工程と、セルアレイ領域に第３ポリシリコン層を形成してパターニングし、前記層間絶縁層上を通って前記第２フィールド酸化膜の間を行方向へ伸張するコントロールゲートを形成する第６工程と、を含むことを特徴とする。第５工程における層間絶縁層の形成は、第１層間酸化膜を成長させる第１段階と、該第１層間酸化膜上に層間窒化膜を蒸着する第２段階と、該層間窒化膜上に第２層間酸化膜を成長させる第３段階と、によるものとするとよい。また、第３工程においては、第１ポリシリコン層及び窒化膜の一部をエッチングした後に第２フィールド酸化膜の一部を除去して基板を露出させるようにするとよい。
【００２１】
また、本発明によれば、ＮＯＲ構造のセルアレイを有する電気的消去及びプログラム可能な不揮発性半導体メモリ装置において、選択ワードラインに消去用高電圧、非選択ワードライン及びビットラインに接地電圧、そしてブロックを選択するための選択トランジスタのゲートに電源電圧をそれぞれ印加し、選択セルのコントロールゲートを前記消去用高電圧とし且つドレインを接地電圧とすることにより、該選択セルのフローティングゲートへ電子を注入する消去動作と、選択ワードラインにプログラム用ネガティブ電圧、非選択ワードラインに接地電圧、選択セルのドレイン側に接続されるビットラインに電源電圧、選択セルのソース側に接続されるビットラインに接地電圧をそれぞれ印加し、選択セルのコントロールゲートを前記ネガティブ電圧とし且つドレインを電源電圧とすることにより、該選択セルのフローティングゲートから電子を放出するプログラム動作と、を実行することを特徴とする。或いは、ＮＯＲ構造のセルアレイを有する電気的消去及びプログラム可能な不揮発性半導体メモリ装置において、ブロックを選択するための選択トランジスタのゲートに電源電圧、選択セルのドレイン側に接続されるビットラインに電源電圧、選択ワードラインにプログラム用高電圧、選択セルのソース側に接続されるビットライン及び非選択ワードラインに接地電圧をそれぞれ印加し、チャネルに発生するホットエレクトロンにより選択セルのフローティングゲートへ電子を注入するプログラム動作と、前記選択トランジスタのゲートに電源電圧、選択セルのドレイン側に接続されるビットラインに電源電圧、選択ワードラインに消去用ネガティブ電圧、選択セルのソース側に接続されるビットライン及び非選択ワードラインに接地電圧をそれぞれ印加し、トンネル酸化膜を通じたトンネル電流により選択セルのフローティングゲートから電子を放出する消去動作と、を実行することを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００２３】
図１０は、本発明による電気的消去及びプログラム可能な不揮発性メモリ装置のセルアレイ構成を示した平面図である。
【００２４】
図１０を参照すると、メモリセルアレイをブロック区分するための第１フィールド酸化膜９ａにかけて第３ポリシリコン層が行方向に形成され、これをゲートとしてブロックを選択するための選択トランジスタ１４が１ブロックのセルアレイの端部（行方向を横軸にしてみた場合の上下端部）に形成されている。第１フィールド酸化膜９ａの間のセルアレイ領域では第２フィールド酸化膜９ｂが行方向に伸張し、この第２フィールド酸化膜９ｂと交差して、セルのソース及びドレインとして用いられるＮ形（Ｎ＋）埋込拡散層１が列方向へ伸張しており、その上には厚い酸化膜が形成されている。このＮ形埋込拡散層１が、ブロック内のセルのソース／ドレインとして使用されるビットラインになる。そして、セルアレイのワードラインを構成するコントロールゲート層２が第２フィールド酸化膜９ｂの間を行方向に伸張し、コントロールゲート２の下には、電気的に絶縁して電荷保持用のフローティングゲート３が形成されている。フローティングゲート３は、チャネルの一部からＮ形埋込拡散層１上の厚い酸化膜の一部までに被さる構造である。更に、ビットラインの抵抗を減少させるために、第１フィールド酸化膜９ａの間に１ずつアレイ上下端部交互にコンタクト４が配設されている。
【００２５】
図１７は、本例によるセル面積の縮小程度を示した表で、ストリングごとに形成されるフィールド酸化膜の個数及びブロック内に存在するワードラインの本数に応じる０．  ６μｍのデザインルールを使用するとき、従来技術よりもセル面積が縮小される程度を示している。即ち、従来技術の図２のレイアウトと本発明の図１０のレイアウトに従ってセルサイズを比較すれば、本発明の方が、フィールド領域の数により従来技術に比べて約２０〜３０％縮小されることが分かる。また、ビットラインをブロック単位で分離し、ドレイン干渉現象を抑制することを可能としていることが分かる。従来のセル配置において、１本のビットラインに接続されたセル数がＮ個であればドレイン干渉回数はＮ−１（Ｎ：セルアレイ内の総ワードライン数）になるが、本発明では、ブロック選択を行う選択トランジスタ１４によって１つのブロックのみ選択され、１本のビットラインにはＪ個のセルのみ接続されることにより、ドレイン干渉回数はＪ−１（Ｊ：ブロック内の総ワードライン数）に減少し、Ｎ形埋込拡散層と基板との間のキャパシタンスも従来の１／ｍ（ｍ：ブロック数）に減少させることができる。即ち本例によれば、ビットラインの抵抗が減り、またコンタクトホールによる面積が減少してセル面積が縮小され、更に、Ｎ形埋込拡散層のビットラインと基板との間のキャパシタンス減少及びドレイン干渉現象の抑制という効果がある。
【００２６】
図１１に、図１０のセルアレイに対する等価回路図を示し、下記表２を参照してセルの概略的な動作条件を説明する。
【表２】
0003625600.tif 000003
【００２７】
セルの消去及びプログラム動作時にＦ−Ｎトンネル電流による方式でセルを動作させる条件を示した表２ａにおける消去動作では、選択ワードラインＷ／Ｌ３に高電圧Ｖｐｐ、非選択ワードラインに０Ｖ、そして全ビットラインに０Ｖが印加され、また、選択トランジスタＳｅｌ＿１，Ｓｅｌ＿２（＝１４）  のゲート電圧には電源電圧Ｖｃｃが提供される。これにより、ビットラインの接地電圧が各セルのドレインに印加されてバルク（ｂｕｌｋ）又はドレインからフローティングゲートへＦ−Ｎ電流により電子が注入される。
【００２８】
表２ａにおけるプログラム動作では、選択セルＡのプログラムであるとすると、選択ワードラインＷ／Ｌ３にネガティブ電圧−Ｖｇ、非選択ワードラインに０Ｖ、選択ビットラインＢ／Ｌ（Ｋ）に５Ｖ、ビットラインＢ／Ｌ（Ｋ＋１），Ｂ／Ｌ（Ｋ−１）を含む非選択ビットラインＢ／Ｌに０Ｖが印加される。従って、選択ビットラインの５Ｖが選択セルＡのドレインに印加され、選択ワードラインのネガティブ電圧との差によりフローティングゲートからドレインへＦ−Ｎ電流により電子が放出される。また、データ読出動作は、選択ワードラインに電源電圧Ｖｃｃ、非選択ワードラインに接地電圧０Ｖ、セルのドレインに読出電圧１Ｖ、ソースに０Ｖを印加し、セルのオン・オフに従うことで実行される。
【００２９】
表２ｂは、プログラム動作はチャネルホット電子、消去動作はＦ−Ｎ電流にてフローティングゲートからドレインへ電子を放出する方式によるものである。そのプログラム動作では、選択トランジスタＳｅｌ＿１，Ｓｅｌ＿２のゲート電圧にＶｃｃ、選択ビットラインＢ／Ｌ（ｋ）にＶｃｃ、選択ワードラインに高電圧１５Ｖが印加され、これによりチャネルに生じるホットエレクトロンをフローティングゲートへ注入する。
【００３０】
表２ｂにおける消去動作では、ドレインに電源電圧Ｖｃｃを印加して選択ワードラインをネガティブ電圧−１２Ｖとすることにより、フローティングゲートからドレインへ電子を放出する。また、読出動作では、セル選択トランジスタＳｅｌ＿１，Ｓｅｌ＿２のゲート電圧にＶｃｃ、選択ワードラインにＶｃｃ、非選択ワードラインに接地電圧０Ｖ、そしてセルのドレインには読出電圧Ｖｄ、ソースには０Ｖを印加して、セルのオンオフに従うデータを読出す。
【００３１】
図１２〜図１６は、図１０に示した構造の製造工程を順次示している。
【００３２】
図１２は、図１０の断面線Ｙ−Ｙ’に沿った断面を示す。この工程では、活性領域を互いに絶縁する第１フィールド酸化膜及び第２フィールド酸化膜を形成するために、パッド酸化膜１５を３００Å、ポリシリコン１６を１０００Å、シリコン窒化膜１１を１０００Åでシリコン基板１００に形成する。
【００３３】
図１３は、図１０の断面線Ｙ−Ｙ’に沿った断面を示す。この工程では、シリコン窒化膜１１をエッチングするフォトエッチング工程を実施し、チャネルとチャネルを分離するための第２フィールド酸化膜９ｂを１０００〜３０００Åで形成する。このときには、図示されていないが、ブロックを区分するために４０００〜６０００Åの第１フィールド酸化膜９ａが既に形成されている。
【００３４】
図１４は、図１０の断面線Ｘ−Ｘ’に沿った断面を示す。この工程では、第２フィールド酸化膜９ｂを形成するために使用したシリコン窒化膜１１、ポリシリコン層１６、パッド酸化膜１５を除去した後に、まず、セルのトンネル酸化膜１０を成長させ、その上に第１ポリシリコン層１７と窒化膜１８を順次形成する。そして、第１ポリシリコン層１７とシリコン窒化膜１８の一部をエッチングして所定部位を開口させ、露出した第２フィールド酸化膜９ｂの一部分を除去した後に、露出した基板１００へイオン注入してＮ形埋込拡散層１を形成する。この後更に、Ｎ形埋込拡散層１の上に厚い酸化膜９を２０００Å程度で成長させて形成する。
【００３５】
この工程においてトンネル酸化膜１０は、Ｎ形埋込拡散層１のためのイオン注入前に形成されるので、従来のようなトンネル酸化膜１０の形成時にＮ形埋込拡散層１の側面拡散作用でトンネル酸化膜１０の不均一が発生する心配はない。
【００３６】
図１５は、図１０の断面線Ｘ−Ｘ’に沿った切断面を示す。この工程では、シリコン窒化膜１８を除去した後に第１ポリシリコン層１７の上部に第２ポリシリコン層１９を形成し、そして抵抗を調節するために不純物注入を施す。これら第１ポリシリコン層１７及び第２ポリシリコン層１９はフローティングゲート３を形成する物質になり、第２ポリシリコン層１９の上部には層間絶縁膜１３が形成される。層間絶縁膜１３は、９５０℃の乾式熱酸化工程で１３０Å程度に第１層間酸化膜を成長させた後に層間窒化膜を１５０Åで蒸着し、更に湿式熱酸化工程を通じて窒化膜上に第２層間酸化膜を成長させることで形成する。層間絶縁膜１３ができると感光膜１２を用いたフォトエッチング工程を実施し、層間絶縁膜１３、第１ポリシリコン層１７及び第２ポリシリコン層１９、トンネル酸化膜１０を順次エッチングする。
【００３７】
図１６は、図１０の断面線Ｘ−Ｘ’に沿った切断を示す。この工程では、エッチされた第１ポリシリコン層１７及び第２ポリシリコン層１９の被っていないチャネル部分に熱酸化工程を通じてシリコン酸化膜を形成しゲート酸化膜とし、コントロールゲート２となる第３ポリシリコン層１４を形成する。そして、フォトエッチング工程を通じて第３ポリシリコン層１４、層間絶縁膜１３、第２ポリシリコン層１９及び第１ポリシリコン層１７をエッチングする。
【００３８】
このエッチング工程において、第３ポリシリコン層１４、層間絶縁膜１３、第１ポリシリコン層１７及び第２ポリシリコン層１９のエッチング時に、第３ポリシリコン層１４、第１ポリシリコン層１７及び第２ポリシリコン層１９の存在しない領域には、第２フィールド酸化膜９ｂが存在することになり、層間絶縁膜１３のエッチング後でもその酸化膜９ｂが残る。従って、第１ポリシリコン層１７及び第２ポリシリコン層１９のエッチング時にシリコン基板１００が保護される。
【００３９】
【発明の効果】
本発明によれば、１ブロックの一方の端部でコンタクトホールへ接続される奇数番目のビットラインと、１ブロックの他方の端部でコンタクトホールへ接続される偶数番目のビットラインとを行方向へ交互に配置することにより、ビットラインコンタクトによるセル面積の増加を解消でき、ブロック選択トランジスタを使用してセルを列方向のブロック単位で分けることにより、ビットラインと基板との間のキャパシタンスの減少及びドレイン干渉現象を改善することができる。また、ワードラインとワードラインとの間のフィールド酸化膜形成により、コントロールゲートパターニング時のシリコン基板エッチングを解消可能である。更に、埋込拡散層の形成前にトンネル酸化膜を形成することにより、埋込層不純物の側面拡散によるトンネル酸化膜の膜厚不均一の問題を解決することができる。
【図面の簡単な説明】
【図１】従来の不揮発性半導体メモリ装置のセルアレイ要部平面図。
【図２】従来の改良型の不揮発性半導体メモリ装置のセルアレイ要部平面図。
【図３】図１のセルアレイの等価回路図。
【図４】図２中のＸ−Ｘ’線に沿う断面図。
【図５】従来の製造工程を図２中のＸ−Ｘ’断面で説明する工程図。
【図６】図５に続く工程図。
【図７】図６に続く工程図。
【図８】従来の製造工程を図２中のＺ−Ｚ’断面で説明する工程図。
【図９】従来の製造工程を図２中のＹ−Ｙ’断面で説明する工程図。
【図１０】本発明による不揮発性半導体メモリ装置のセルアレイ要部平面図。
【図１１】図１０のセルアレイの等価回路図。
【図１２】本発明による製造工程を図１０中のＹ−Ｙ’断面で説明する工程図。
【図１３】図１２に続く工程図。
【図１４】本発明による製造工程を図１０中のＸ−Ｘ’断面で説明する工程図。
【図１５】図１４に続く工程図。
【図１６】図１５に続く工程図。
【図１７】セル面積の縮小程度を説明した表。
【図１】
0003625600.tif 000004
【図２】
0003625600.tif 000005
【図３】
0003625600.tif 000006
【図４】
0003625600.tif 000007
【図５】
0003625600.tif 000008
【図６】
0003625600.tif 000009
【図７】
0003625600.tif 000010
【図８】
0003625600.tif 000011
【図９】
0003625600.tif 000012
【図１０】
0003625600.tif 000013
【図１１】
0003625600.tif 000014
【図１２】
0003625600.tif 000015
【図１３】
0003625600.tif 000016
【図１４】
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【図１５】
0003625600.tif 000018
【図１６】
0003625600.tif 000019
【図１７】
0003625600.tif 000020