(57)【特許請求の範囲】
【請求項１】
半導体基板（１）の上にゲート絶縁膜（５）を形成する工程と、
前記ゲート絶縁膜（５）の表面上にＰｏｌｙ−Ｓｉ層（２０）を成膜する工程と、
前記Ｐｏｌｙ−Ｓｉ層（２０）をパターニングする工程と、
前記ゲート絶縁膜（５）のうち露出部分及び前記Ｐｏｌｙ−Ｓｉ層（２０）の端部の下方に位置する部分をエッチングする工程と、
熱酸化を行なうことで、前記半導体基板（１）及び前記Ｐｏｌｙ−Ｓｉ層（２０）の表面を覆うように酸化膜（７）を形成する工程と、
前記半導体基板（１）の表層部及び前記Ｐｏｌｙ−Ｓｉ層（２０）に不純物をイオン注入することで、前記半導体基板（１）の表層部に不純物層を形成すると共に前記Ｐｏｌｙ−Ｓｉ層（２０）を低抵抗化する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項２】
前記不純物のイオン注入の後に、熱酸化処理を行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物のイオン注入の後に、前記酸化膜（７）の上に流動性のある絶縁膜（３０）を成膜する工程を有していることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜（５）をエッチングする工程では、ＨＦを用いることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート電極を有する半導体装置の製造方法に関するもので、特に、パワーＭＯＳＦＥＴやＩＧＢＴに用いて好適である。
【０００２】
【従来の技術】
従来、ゲート電極形成方法として、予め不純物をドープすることで低抵抗化したＰｏｌｙ−Ｓｉ層、例えばＰｏｌｙ−Ｓｉ層をデポジションした後にリンのデポジション処理を行なったものをパターニングし、層間絶縁膜形成のための熱酸化を行なう方法と、ノンドープのＰｏｌｙ−Ｓｉ層をパターニングした後で熱酸化を行い、不純物をイオン注入等によってドープして低抵抗化する方法がある。
【０００３】
前者の場合、すでに不純物が高濃度にドープされたＰｏｌｙ−Ｓｉ層を熱酸化することになるため、Ｐｏｌｙ−Ｓｉ層の酸化が促進される増速酸化が成され、ゲート電極のエッジ部の曲率半径が大きくなって電界集中し難い形状となる。
【０００４】
これに対し、後者の場合、Ｐｏｌｙ−Ｓｉ層への不純物のドーピングが拡散層形成時に同時に行なえるという工程数削減の利点を有するが、その反面、ノンドープのＰｏｌｙ−Ｓｉ層を熱酸化することになるため、Ｐｏｌｙ−Ｓｉ層の酸化レートが遅く、図５に示されるようにゲート電極Ｊ１のエッジ部Ｊ２の曲率半径が小さくなる。このため、ゲート電極Ｊ１のエッジ部Ｊ２で電界集中し易い形状となり、ゲート絶縁耐圧および寿命の低下を引き起こす。
【０００５】
【発明が解決しようとする課題】
上記のような観点から、予め不純物をドープしたＰｏｌｙ−Ｓｉ層をパターニングした後、熱酸化して層間絶縁膜を形成することが好適であると言える。しかしながら、Ｐｏｌｙ−Ｓｉ層へのドーピングのための工程が独自に必要とされるため、工程数削減の観点からは好ましくない。
【０００６】
本発明は上記点に鑑みて、Ｐｏｌｙ−Ｓｉ層へのドーピングのための工程を独自に必要とすることなく、ゲート絶縁耐圧および寿命の低下を引き起こさない半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１乃至４に記載の発明では、半導体基板（１）の上にゲート絶縁膜（５）を形成する工程と、ゲート絶縁膜（５）の表面上にＰｏｌｙ−Ｓｉ層（２０）を成膜する工程と、Ｐｏｌｙ−Ｓｉ層（２０）をパターニングする工程と、ゲート絶縁膜（５）のうち露出部分及びＰｏｌｙ−Ｓｉ層（２０）の端部の下方に位置する部分をエッチングする工程と、熱酸化を行なうことで、半導体基板（１）及びＰｏｌｙ−Ｓｉ層（２０）の表面を覆うように酸化膜（７）を形成する工程と、半導体基板（１）の表層部及びＰｏｌｙ−Ｓｉ層（２０）に不純物をイオン注入することで、半導体基板（１）の表層部に不純物層を形成すると共にＰｏｌｙ−Ｓｉ層（２０）を低抵抗化する工程とを含んでいることを特徴としている。
【０００８】
このように、ゲート電極（６）となるＰｏｌｙ−Ｓｉ層（２０）をパターニングした後に、ゲート絶縁膜（５）をＰｏｌｙ−Ｓｉ層（２０）の下部に位置する部分までエッチングするようにすれば、その後の熱酸化によりＰｏｌｙ−Ｓｉ層（２０）の端部の曲率半径を大きくし、Ｐｏｌｙ−Ｓｉ層（２０）の端部においてゲート絶縁膜（５）の膜厚を厚くすることが可能となる。このようにすれば、Ｐｏｌｙ−Ｓｉ層（２０）へのドーピングのための工程を独自に必要とすることなく、ゲート絶縁耐圧および寿命の低下を引き起こさないようにできる。
【０００９】
請求項２に記載の発明では、不純物のイオン注入の後に、熱酸化処理を行なうことを特徴とする。このように熱酸化処理を行なうことで、ゲート電極（６）が増速酸化効果によってさらに酸化され、よりゲート電極（６）の端部の曲率半径が大きくすることができると共に、ゲート電極（６）の端部の下方におけるゲート絶縁膜（５）の膜厚を厚くすることができる。
【００１０】
請求項３に記載の発明では、不純物のイオン注入の後に、酸化膜（７）の上に流動性のある絶縁膜（３０）を成膜する工程を有していることを特徴としている。このように、酸化膜（７）の上に流動性のある絶縁膜（３０）を成膜することで、酸化膜（７）のうちゲート電極（６）の端部の近傍に形成され得るスリットを絶縁膜（３０）で埋めることができ、素子の信頼性をより高くすることができる。
【００１１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１２】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態を適用して製造したＭＯＳＦＥＴの断面構成を示す。以下、この図に基づいてＭＯＳＦＥＴの構成についての説明を行なう。
【００１３】
図１に示すように、ｎ＋型のシリコン基板１の表面にｎ−型のドリフト層２が形成されている。ドリフト層２の表層部にはｐ型のベース領域３が形成され、このベース領域３の表層部にはｎ＋型のソース領域４が形成されている。ｐ型のベース領域３は部分的に接合深さが深くされたディープベース領域３ａが備えられ、このディープベース領域３ａで優先的にアバランシェブレークダウンが生じるようにすることでサージ耐量を向上させている。
【００１４】
また、ドリフト層２の表面には、少なくともソース領域４とドリフト層２との間に挟まれたベース領域３の表面に形成されるようにゲート酸化膜５が備えられている。そして、このゲート酸化膜５の表面には不純物がドーピングされたゲート電極６が形成され、このゲート電極６が酸化膜７によって覆われた構成となっている。ゲート電極６は、その端部Ａが丸まっており曲率半径が大きくなった構成となっており、また、ゲート酸化膜５のうちゲート電極６の端部Ａの下方に位置する部分は、ゲート電極６の平坦部Ｂの下方に位置する部分よりも膜厚が厚くなった構成となっている。
【００１５】
さらに、酸化膜７の上にはソース電極８が形成されている。このソース電極８は、酸化膜７に形成されたコンタクトホール７ａを介して、ソース領域４およびベース領域３に電気的に接続された構成となっている。そして、シリコン基板１の裏面側にドレイン電極９が形成され、ＭＯＳＦＥＴが構成されている。
【００１６】
続いて、図１に示すＭＯＳＦＥＴの製造工程について、図２および図３に示すＭＯＳＦＥＴの製造工程を示し、これらの図に基づいて図１に示すＭＯＳＦＥＴの製造方法を説明する。
【００１７】
〔図２（ａ）に示す工程〕
まず、ｎ＋型のシリコン基板１を用意し、このシリコン基板１の主表面にｎー  型のドリフト層２を形成する。その後、フォトリソグラフィによって所定位置にマスク材を配置したのち、ｐ型不純物をイオン注入することで、ディープベース領域３ａを形成する。そして、熱酸化等により、ドリフト層２の表面にゲート酸化膜５を形成する。
【００１８】
〔図２（ｂ）に示す工程〕
ノンドープのＰｏｌｙ−Ｓｉ層２０をＬＰ−ＣＶＤ法等によって成膜したのち、フォトリソグラフィによりパターニングする。このＰｏｌｙ−Ｓｉ層２０が最終的にゲート電極６となる。
【００１９】
〔図２（ｃ）に示す工程〕
Ｐｏｌｙ−Ｓｉ層２０をマスクとしたウェットエッチングを施すことで、ゲート酸化膜５の露出部分を除去する。このとき、ウェットエッチングの条件をゲート酸化膜５のうちＰｏｌｙ−Ｓｉ層２０の下方に位置する部分もオーバエッチされる条件とし、Ｐｏｌｙ−Ｓｉ層２０の端部の下方も露出させるようにする。例えば、ゲート酸化膜５の膜厚が６００Åの場合には、４：１のＨＦで２０〜３０％のオーバエッチを行なう条件とする。
【００２０】
〔図３（ａ）に示す工程〕
熱酸化を行ない、ドリフト層２及びＰｏｌｙ−Ｓｉ層２０の表面を覆うように酸化膜７を形成する。このとき、上記した図２（ｃ）に示す工程において、Ｐｏｌｙ−Ｓｉ層２０の端部の下方まで露出するようにしていることから、この領域においてＰｏｌｙ−Ｓｉ層２０の酸化が促進される。これにより、Ｐｏｌｙ−Ｓｉ層２０の端部が酸化よって丸まり、曲率半径が大きくなる。
【００２１】
また、このときの酸化をウェットで行なえば、Ｐｏｌｙ−Ｓｉ層２０の端部の下方においてゲート酸化膜５の膜厚がＰｏｌｙ−Ｓｉ層２０の平坦部よりも厚く成長し、Ｐｏｌｙ−Ｓｉ層２０の端部を持ち上げ、Ｐｏｌｙ−Ｓｉ層２０の端部にテーパが生じる。すなわち、Ｐｏｌｙ−Ｓｉ層２０の端部で酸化が促進され、その領域においてＰｏｌｙ−Ｓｉ層２０の消費が進み、Ｐｏｌｙ−Ｓｉ層２０の曲率半径が大きくされると共に、その領域におけるゲート酸化膜５の膜厚を厚くすることができる。
【００２２】
〔図３（ｂ）に示す工程〕
Ｐｏｌｙ−Ｓｉ層２０をマスクとしたｐ型不純物のイオン注入を行なうことにより、ｐ型のベース領域３を形成する。このとき、Ｐｏｌｙ−Ｓｉ層２０をマスクとしてベース領域３を形成していることから、ベース領域３はＰｏｌｙ−Ｓｉ層２０の下方に一定距離入り込んだ構成となる。
【００２３】
〔図３（ｃ）に示す工程〕
酸化膜７の上にマスク材２１を配置したのち、フォトリソグラフィによってマスク材２１をパターニングする。そして、マスク材２１の上からｎ型不純物のイオン注入を行なうことにより、ｎ＋型のソース領域４を形成する。このとき、マスク材２１だけでなくＰｏｌｙ−Ｓｉ層２０もマスクとなってｎ型不純物がイオン注入されることになるため、ソース領域４はＰｏｌｙ−Ｓｉ層２０の下方に一定距離入り込んだ構成となる。従って、ベース領域３とソース領域４が共にセルフアラインで形成され、ベース領域３のうちソース領域４とドリフト層２との間に挟まれる部分の長さ、つまりチャネル長が所望値となるようにできる。
【００２４】
またこのとき、Ｐｏｌｙ−Ｓｉ層２０にもｎ型不純物のイオン注入が成されるような条件とする。これにより、Ｐｏｌｙ−Ｓｉ層２０にｎ型不純物がドーピングされ、低抵抗化されてゲート電極６が形成される。このように、ソース領域４の形成のためのイオン注入とゲート電極６の形成のためのイオン注入とを兼用することにより、工程数の削減を図ることができる。
【００２５】
この後、熱酸化処理を行なうと、ゲート電極６にｎ型不純物がドーピングされていることからＰｏｌｙ−Ｓｉで構成されたゲート電極６が増速酸化効果によってさらに酸化され、よりゲート電極６の端部Ａの曲率半径が大きくなると共に、ゲート電極６の端部Ａの下方におけるゲート酸化膜５の膜厚が厚くなる。
【００２６】
そして、製造工程については図示しないが酸化膜７にコンタクトホール７ａを形成し、さらに基板表面にソース電極８を形成すると共に基板裏面にドレイン電極９を形成することで図１に示すＭＯＳＦＥＴが完成する。
【００２７】
以上説明したように、本実施形態では、ゲート電極６となるＰｏｌｙ−Ｓｉ層２０をパターニングした後に、ゲート酸化膜５をＰｏｌｙ−Ｓｉ層２０の下部に位置する部分までエッチングするようにしている。これにより、その後の熱酸化によりＰｏｌｙ−Ｓｉ層２０の端部Ａの曲率半径を大きくし、Ｐｏｌｙ−Ｓｉ層２０の端部Ａにおいてゲート酸化膜５の膜厚を厚くすることが可能となる。そして、ソース領域４を形成する際のイオン注入とＰｏｌｙ−Ｓｉ層２０へのイオン注入を兼用することにより、製造工程の簡略化を図ることができると共に、イオン注入後に熱処理を行なうことで、よりゲート電極６の端部Ａの曲率半径を大きくしすることができ、また、ゲート電極６の端部Ａにおいてゲート酸化膜５の膜厚を厚くすることができる。
【００２８】
一般的に、図１に示されるようなＭＯＳＦＥＴにおいては、ゲート−ソース間の耐圧がゲート電極６の端部Ａの絶縁耐圧で決まる。これは、ゲート電極６が平坦部Ｂに対して端部Ａでの曲率半径が小さいために電界集中が生じることによる。
【００２９】
これに対し、本実施形態におけるＭＯＳＦＥＴでは、ゲート電極６の端部Ａ曲率半径を大きくし、ゲート電極６の端部Ａにおけるゲート酸化膜６の膜厚を厚くした構成としているため、ゲート酸化膜６の絶縁耐圧や寿命を向上させることができる。
【００３０】
（第２実施形態）
第１実施形態では、ゲート電極６を酸化膜７で覆うようにしているが、図５に示すように、酸化膜７の上にさらに流動性の良好なＢＰＳＧ等の絶縁膜３０を成膜するようにしてもよい。
【００３１】
これは、第１実施形態に示すようにゲート電極６を酸化膜７のみで覆うようにした場合、図４中に示すようにゲート電極６の端部の近傍において酸化膜７にスリットが入る可能性があることが実験により確認されたためであり、酸化膜７の上に流動性の良好な絶縁膜ゲート電極３０を成膜することで、そのようなスリットを埋めることができる。これにより、素子の信頼性をより高くすることが可能となる。
【００３２】
（他の実施形態）
上記実施形態では、本発明の一実施形態における半導体装置の製造方法をＭＯＳＦＥＴに適用した場合について説明したが、ＭＯＳＦＥＴに限るものではなく、ゲート絶縁膜およびゲート電極を備えた半導体装置、例えばＩＧＢＴについても本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くＭＯＳＦＥＴの製造工程を示す図である。
【図４】本発明の第２実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図５】従来のＭＯＳＦＥＴの断面構成を示した図である。
【符号の説明】
１…シリコン基板、２…ドリフト層、３…ベース領域、４…ソース領域、
５…ゲート酸化膜、６…ゲート電極、７…酸化膜、８…ソース電極、
９…ドレイン電極、２０…Ｐｏｌｙ−Ｓｉ層、３０…絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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