(57)【特許請求の範囲】
【請求項１】
ゲート電極が第ｊ（０＜ｊ，ｊは整数）の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｊ−１）の節点に接続された第（２ｊ−１）のＰ型ＦＥＴと、
ソース電極が第（２ｊ−１）の節点に接続され、ドレイン電極が第１の出力端子に接続された第２ｊのＰ型ＦＥＴと、
ドレイン電極が第１の出力端子に接続され、ソース電極が第２ｊの節点に接続された第（２ｊ−１）のＮ型ＦＥＴと、
ゲート電極が第ｊの入力端子に接続され、ドレイン電極が第２ｊの節点に接続され、ソース電極が負極性の電源端子に接続された第２ｊのＮ型ＦＥＴ
を有し、
前記第（２ｊ−１）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、前記第２ｊのＮ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に等しく、
前記第２ｊのＰ型ＦＥＴの導通状態のチャンネル抵抗値と、前記第（２ｊ−１）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しい、
単位回路をｊ＝１からｍまでのｍ個（０＜ｍ，ｍは整数）備え、
第２ｊ（０＜ｊ＜ｍ＋１、の全てのｊについて）のＰ型ＦＥＴのゲートが第（２ｍ＋１）の節点に接続され、第（２ｊ−１）のＮ型ＦＥＴのゲートが第（２ｍ＋２）の節点に接続され、
ゲート電極とドレイン電極が第（２ｍ＋１）の節点に接続され、ソース電極が正極性の電源端子に接続された、第（２ｍ＋１）のＰ型ＦＥＴと、
ゲート電極及びドレイン電極が第（２ｍ＋２）の節点に接続され、ソース電極が負極性の電源端子に接続された、第（２ｍ＋１）のＮ型ＦＥＴと、
を更に備え、
第（２ｍ＋１）の節点から負極性の電源に向かって定電流源によって一定電流が流され、
正極性の電源端子から第（２ｍ＋２）の節点に向かって定電流源によって一定電流が流され、
前記第（２ｍ＋１）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、前記第（２ｍ＋１）のＮ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に等しい、
多値論理回路。
【請求項２】
ゲート電極が第ｊ（０＜ｊ，ｊは整数）の入力端子に接続され、ドレイン電極が第1の出力端子に接続され、ソース電極が負極性の電源端子に接続された第ｊのＮ型ＦＥＴを、ｊ＝１からｍまでのｍ個（０＜ｍ，ｍは整数）備え、
更に、
ゲート電極に接地電極が接続され、ソース電極に正極性の電源端子が接続され、ドレイン電極に第1の出力端子が接続されたＰ型ＦＥＴを備え、
前記第ｊのＮ型ＦＥＴ（０＜ｊ＜ｍ）の導通状態のチャンネル抵抗値と、前記Ｐ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に同一である、
多値論理回路。
【請求項３】
ゲート電極が第ｊ（０＜ｊ，ｊは整数）の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第1の出力端子に接続された第ｊのＰ型ＦＥＴを、ｊ＝１からｍまでのｍ個（０＜ｍ，ｍは整数）備え、
更に、
ゲート電極に接地電極が接続され、ドレイン電極に第1の出力端子が接続され、ソース電極に負極性の電源端子が接続されたＮ型ＦＥＴを備え、
前記第ｊのＰ型ＦＥＴ（０＜ｊ＜ｍ、ｍは整数）の導通状態のチャンネル抵抗値と、前記Ｎ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に同一である、
多値論理回路。
【請求項４】
請求項１乃至３のいずれかに記載の多値論理回路を備え、
更に、
ゲート電極が第１の出力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｍ＋３）の節点に接続された第（２ｍ＋２）のＰ型ＦＥＴと、
ゲート電極が第（２ｍ＋４）の節点に接続され、ソース電極が第（２ｍ＋３）の節点に接続され、ドレイン電極が第２の出力端子に接続された第（２ｍ＋３）のＰ型ＦＥＴと、
ゲート電極が第（２ｍ＋５）の節点に接続され、ドレイン電極が第２の出力端子に接続され、ソース電極が第（２ｍ＋６）の節点に接続された第（２ｍ＋２）のＮ型ＦＥＴと、
ゲート電極が第１の出力端子に接続され、ドレイン電極が第（２ｍ＋６）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋３）のＮ型ＦＥＴと、
ゲート電極及びドレイン電極が第（２ｍ＋４）の節点に接続され、ソース電極が正極性の電源端子に接続された第（２ｍ＋４）のＰ型ＦＥＴと、
ゲート電極及びドレイン電極が第（２ｍ＋５）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋４）のＮ型ＦＥＴ、
を備え、
第（２ｍ＋４）の節点から負極性の電源に向かって定電流源によって一定電流が流され、
正極性の電源端子から第（２ｍ＋５）の節点に向かって定電流源によって一定電流が流され、
前記第（２ｍ＋２）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、前記第（２ｍ＋３）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しく、
前記第（２ｍ＋３）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、前記第（２ｍ＋２）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しく、
前記第（２ｍ＋４）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、前記第（２ｍ＋４）のＮ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に等しい、
多値論理回路。
【請求項５】
請求項１乃至３のいずれかに記載の多値論理回路を備え、
更に、
ゲート電極が第１の出力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｍ＋３）の節点に接続された第（２ｍ＋２）のＰ型ＦＥＴと、
ゲート電極が第１の出力端子に接続され、ドレイン電極が第（２ｍ＋３）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋２）のＮ型ＦＥＴと、
からなる第１のインバータであって、
前記第１の出力端子に印加された正、負の電圧に対しそれぞれ、負、正、の電圧を第（２ｍ＋３）の節点に出力する第１のインバータと、
ゲート電極が第１の出力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｍ＋５）の節点に接続された第（２ｍ＋３）のＰ型ＦＥＴと、
ゲート電極が第１の出力端子に接続され、ドレイン電極が第（２ｍ＋５）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋３）のＮ型ＦＥＴと、
からなる第２のインバータであって、
前記第１の出力端子に印加された正、負の電圧に対しそれぞれ、負、正、の電圧を第（２ｍ＋５）の節点に出力する第２のインバータと、
入力端子が第（２ｍ＋３）の節点に接続され、出力端子が第（２ｍ＋４）の節点に接続された第３のインバータと、
入力端子が第（２ｍ＋５）の節点に接続され、出力端子が第（２ｍ＋６）の節点に接続された第４のインバータと、
ゲート電極が第（２ｍ＋４）の節点に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第２の出力端子に接続された第（２ｍ＋４）のＰ型ＦＥＴと、
ゲート電極が第（２ｍ＋６）の節点に接続され、ドレイン電極が第２の出力端子に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋４）のＮ型ＦＥＴ、
を有し、
更に、
（１）前記第１のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より小さく、前記第２のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より大きい、
または、
（２）前記第１のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より大きく、前記第２のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より小さく、
前記第３のインバータ、および、前記第４のインバータの論理閾値電圧値がともに、前記正極性の電源電圧値と前記負極性の電源電圧値の略中間値であり、
前記第（２ｍ＋４）のＰ型ＦＥＴの導通状態のチャネル抵抗値と、前記第（２ｍ＋４）のＮ型ＦＥＴの導通状態のチャネル抵抗値が実質的に等しい、
多値論理回路。
【請求項６】
請求項１乃至３のいずれかに記載の多値論理回路を備え、
更に、
ゲート電極が第１の出力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｍ＋３）の節点に接続された第（２ｍ＋２）のＰ型ＦＥＴと、
ゲート電極が第１の出力端子に接続され、ドレイン電極が第（２ｍ＋３）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋２）のＮ型ＦＥＴと、
からなる第１のインバータであって、前記第１の出力端子に印加された正、負の電圧に対しそれぞれ、負、正の電圧を第（２ｍ＋３）の節点に出力する第１のインバータと、
ゲート電極が第１の出力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｍ＋５）の節点に接続された第（２ｍ＋３）のＰ型ＦＥＴと、
ゲート電極が第１の出力端子に接続され、ドレイン電極が第（２ｍ＋５）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋３）のＮ型ＦＥＴと、
からなる第２のインバータであって、前記第１の出力端子に印加された正、負の電圧に対しそれぞれ、負、正の電圧を第（２ｍ＋５）の節点に出力する第２のインバータと、
入力が第（２ｍ＋３）の節点に接続され、出力が第（２ｍ＋４）の節点に接続された第３のインバータと、
入力が第（２ｍ＋５）の節点に接続され、出力が第（２ｍ＋６）の節点に接続された第４のインバータと、
ゲート電極が第（２ｍ＋４）の節点に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第２の出力端子に接続された第（２ｍ＋４）のＰ型ＦＥＴと、
ゲート電極が第（２ｍ＋６）の節点に接続され、ドレイン電極が第２の出力端子に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋４）のＮ型ＦＥＴと、
ゲート電極が第（２ｍ＋５）の節点に接続され、ドレイン電極が第２の出力端子に接続され、ソース電極が第（２ｍ＋７）の節点に接続された第（２ｍ＋５）のＮ型ＦＥＴと、
ゲート電極が第（２ｍ＋４）の節点に接続され、ドレイン電極が第（２ｍ＋７）の節点に接続され、ソース電極がゼロ電位の接地電極に接続された第（２ｍ＋６）のＮ型ＦＥＴ、
を有し、
更に、
（１）前記第１のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より小さく、前記第２のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より大きく、
または、
（２）前記第１のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より大きく、前記第２のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より小さく、
前記第３のインバータ、および、前記第４のインバータの論理閾値電圧値がともに、前記正極性の電源電圧値と前記負極性の電源電圧値の略中間値であり、
前記第（２ｍ＋４）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、前記第（２ｍ＋４）のＮ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に等しく、
前記第（２ｍ＋５）のＮ型ＦＥＴの導通状態のチャンネル抵抗値、と前記第（２ｍ＋６）のＮ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に等しい、
多値論理回路。
【請求項７】
請求項１乃至３のいずれかに記載の多値論理回路を備え、
更に、
入力が前記第１の出力端子に接続され、出力が第（２ｍ＋４）の節点に接続された、第１の制御手段と、
入力が前記第１の出力端子に接続され、出力が第（２ｍ＋６）の節点に接続された第２の制御手段と、
ゲート電極が第（２ｍ＋４）の節点に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第２の出力端子に接続され、第（２ｍ＋４）のＰ型ＦＥＴと、
ゲート電極が第（２ｍ＋６）の節点に接続され、ドレイン電極が第２の出力端子に接続され、ソース電極が負極性の電源端子に接続された、第（２ｍ＋４）のＮ型ＦＥＴ、
を備え、
前記第（２ｍ＋４）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、前記第（２ｍ＋４）のＮ型ＦＥＴの導通状態のチャンネル抵抗値が、実質的に等しく、
前記第１の制御手段は、第１の入力端子の電位が、ＶｓｓからＶｓｓ＋｛（Ｖｄｄ−Ｖｓｓ）／Ｎ｝、（ここでＶｓｓは、前記負極性の電源端子の電圧値であり、Ｖｄｄは前記正極性の電源端子の電圧値であり、Ｎは２以上の実数である）の間のとき、前記第（２ｍ＋４）のＰ型ＦＥＴをオンする電圧を出力し、それ以外の場合には、前記第（２ｍ＋４）のＰ型ＦＥＴをオフする電圧を出力し、
前記第２の制御手段は、第１の入力端子の電位が、Ｖｄｄ−｛（Ｖｄｄ−Ｖｓｓ）／Ｐ｝からＶｄｄ、（ここで、Ｐは２以上の実数である）の間のとき、前記第（２ｍ＋４）のＮ型ＦＥＴをオンする電圧を出力し、それ以外の場合には、前記第（２ｍ＋４）のＮ型ＦＥＴをオフする電圧を出力する、
多値論理回路。
【請求項８】
前記第（２ｍ＋４）のＰ型ＦＥＴをオンする電圧が、Ｖｄｄ−（Ｖｄｄ-Ｖｓｓ）／３からＶｄｄまでの間の電位であり、前記第（２ｍ＋４）のＰ型ＦＥＴをオフする電圧が、ＶｓｓからＶｄｄ−（Ｖｄｄ−Ｖｓｓ）／３までの間の電位であり、
前記第（２ｍ＋４）のＮ型ＦＥＴをオンする電圧が、ＶｓｓからＶｓｓ＋（Ｖｄｄ-Ｖｓｓ）／３の間の電位であり、前記第（２ｍ＋４）のＮ型ＦＥＴをオフする電圧がＶｓｓ＋（Ｖｄｄ-Ｖｓｓ）／３からＶｄｄまでの間の電位である、
請求項７に記載の多値論理回路。
【請求項９】
ゲート電極が第ｊ（０＜ｊ，ｊは整数）の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（５ｊ−４）の節点に接続された第（５ｊ−４）のＰ型ＦＥＴと、
ゲート電極が第ｊの入力端子に接続され、ドレイン電極が第（５ｊ−４）の節点に接続され、ソース電極が負極性の電源端子に接続された第（５ｊ−４）のＮ型ＦＥＴと、
からなる第（５ｊ−４）のインバータであって、前記第ｊの入力端子に印加された正、負の電圧に対しそれぞれ、負、正の電圧を第（５ｊ−４）の節点に出力する第（５ｊ−４）のインバータと、
ゲート電極が第ｊの入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（５ｊ−３）の節点に接続された第（５ｊ−３）のＰ型ＦＥＴと、
ゲート電極が第ｊの入力端子に接続され、ドレイン電極が第（５ｊ−３）の節点に接続され、ソース電極が負極性の電源端子に接続された第（５ｊ−３）のＮ型ＦＥＴと、
からなる第（５ｊ−３）のインバータであって、前記第ｊの入力端子に印加された正、負の電圧に対しそれぞれ、負、正の電圧を第（５ｊ−３）の節点に出力する第（５ｊ−３）のインバータと、
ゲート電極が第（５ｊ−４）の節点に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第１の出力端子に接続された第（５ｊ−２）のＰ型ＦＥＴと、
ゲート電極が第（５ｊ−３）の節点に接続され、ドレイン電極が第１の出力端子に接続され、ソース電極が負極性の電源端子に接続された第（５ｊ−２）のＮ型ＦＥＴと、
からなる、第（５ｊ−１）のインバータと、
入力端子が第（５ｊ−３）の節点に接続され、出力端子が第（５ｊ−２）の節点に接続された第（５ｊ−２）のインバータと、
ゲート電極が第（５ｊ−２）の節点に接続され、ドレイン電極が第（５ｊ−１）の節点に接続され、ソース電極が第（５ｊ）の節点に接続された第（５ｊ−１）のＮ型ＦＥＴと、
ゲート電極が第（５ｊ−４）の節点に接続され、ドレイン電極が第（５ｊ）の節点に接続され、ソース電極が第（５ｊ＋１）の節点に接続された第５ｊのＮ型ＦＥＴ、
を有する単位回路をｊ＝１からｍまでのｍ個（０＜ｍ，ｍは整数）備え、
第４の節点が第１の出力端子に接続され、
第（５ｍ＋１）の節点がゼロ電位に接地され、
前記第（５ｊ−２）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（５ｊ−２）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しく、
第（５ｊ−１）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、および第５ｊのＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しく、
更に、
（１）前記第（５ｊ−４）のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より小さく、前記第（５ｊ−３）のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より大きい、
または、
（２）前記第（５ｊ−４）のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より大きく、前記第（５ｊ−３）のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より小さく、
前記第（５ｊ−２）のインバータ、および、前記第（５ｊ−１）のインバータの論理閾値電圧値がともに、前記正極性の電源電圧値と前記負極性の電源電圧値の略中間値である、
多値論理回路。
【請求項１０】
ゲート電極が第ｊ（０＜ｊ，ｊは整数）の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（５ｊ−４）の節点に接続された第（５ｊ−４）のＰ型ＦＥＴと、
ゲート電極が第ｊの入力端子に接続され、ドレイン電極が第（５ｊ−４）の節点に接続され、ソース電極が負極性の電源端子に接続された第（５ｊ−４）のＮ型ＦＥＴと、
からなる第（５ｊ−４）のインバータであって、前記第ｊの入力端子に印加された正、負の電圧に対しそれぞれ、負、正の電圧を第（５ｊ−４）の節点に出力する第（５ｊ−４）のインバータと、
ゲート電極が第ｊの入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（５ｊ−３）の節点に接続された第（５ｊ−３）のＰ型ＦＥＴと、
ゲート電極が第ｊの入力端子に接続され、ドレイン電極が第（５ｊ−３）の節点に接続され、ソース電極が負極性の電源端子に接続された第（５ｊ−３）のＮ型ＦＥＴと、
からなる第（５ｊ−３）のインバータであって、前記第ｊの入力端子に印加された正、負の電圧に対しそれぞれ、負、正の電圧を第（５ｊ−３）の節点に出力する第（５ｊ−３）のインバータと、
ゲート電極が第（５ｊ−４）の節点に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第１の出力端子に接続され、第（５ｊ−２）のＰ型ＦＥＴと、
ゲート電極が第（５ｊ−３）の節点に接続され、ドレイン電極が第１の出力端子に接続され、ソース電極が負極性の電源端子に接続され、第（５ｊ−２）のＮ型ＦＥＴと、
入力端子が第（５ｊ−３）の節点に接続され、出力端子が第（５ｊ−２）の節点に接続された第（５ｊ−２）のインバータと、
を有し、
前記第（５ｊ−２）のＰ型ＦＥＴの導通状態のチャンネル抵抗と、第（５ｊ−２）のＮ型ＦＥＴの導通状態のチャンネル抵抗と、が実質的に同一であり、
更に、
（１）前記第（５ｊ−４）のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より小さく、前記第（５ｊ−３）のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より大きい、
または、
（２）前記第（５ｊ−４）のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より大きく、前記第（５ｊ−３）のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より小さい、
単位回路をｊ＝１からｍ、までのｍ個（０＜ｍ、ｍは整数）備え、
更に、
第１の出力端子とゼロ電位の接地端子の間に接続された短絡開放手段であって、当該短絡開放手段は、ｊ＝１からｍまでの全てのｊについて、第（５ｊ−４）の節点の電位および第（５ｊ−２）の節点の電位が全てゼロ電位となったときに、第１の出力端子とゼロ電位の接地端子を短絡し、それ以外の場合には、第１の出力端子とゼロ電位の接地端子を開放する短絡開放手段、
を備えた、
多値論理回路。
【請求項１１】
ゲート電極が第１の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第１の出力端子に接続されたＰ型ＦＥＴと、
ゲート電極が接地電極に接続され、ドレイン電極が第１の出力端子に接続され、ソース電極が負極性の電源端子に接続されたＮ型ＦＥＴ、
を有し、
前記Ｐ型ＦＥＴの導通状態のチャンネル抵抗値と、前記Ｎ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に同一である、
多値論理回路。
【請求項１２】
ゲート電極が接地電極に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第１の出力端子に接続されたＰ型ＦＥＴと、
ゲート電極が第１の入力端子に接続され、ドレイン電極が第１の出力端子に接続され、ソース電極が負極性の電源端子に接続されたＮ型ＦＥＴ、
を有し、
前記Ｐ型ＦＥＴの導通状態のチャンネル抵抗値と、前記Ｎ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に同一である、
多値論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値論理回路に関し、特に、ＦＥＴにより構成した多値論理回路に関する。
【背景技術】
【０００２】
従来の論理回路の殆どは２値の論理信号を扱ってきた。これは主に、安定かつ高速のオン・オフ動作に基づく２値論理素子の実現が比較的容易であったためである。
しかし、システムの大規模化に伴い、２値論理回路について、入出力ピン数の制限、内部配線数の増加等が問題となっている。
これらの問題点を解決するために１線当りの情報伝達量を増大させようとする多値論理システムが注目されている。
特別なプロセスを必要とせずに、汎用のＦＥＴを利用した多値論理回路の一つとしては、非特許文献１に見られるような回路（図１）が提案されている。
【０００３】
【非特許文献１】中島、都鳥、藤田、「符号付き３値全加算器の構成」、電気関係学会北海道支部連合大会、平成１３年１０月
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１に開示された回路では、３値多入力論理回路の１以上の入力端子を制御端子として扱うことによって、当該回路をハードウェア的には全く変更せずに、制御端子からの信号に従って、種々の異なった論理動作を実行する論理回路を実現することは、開示ないし示唆されていない。
【０００５】
また、抵抗を用いているために集積化が困難であるとともに、動作速度にも難点があった。
また、０（Ｖ）入力時の消費電流が大きい上、０（Ｖ）に対する入力レンジが狭いという問題点があった。
【０００６】
本発明の目的は、３値多入力論理回路の１以上の入力端子を制御端子として扱うことによって、当該回路をハードウェア的には全く変更せずに、制御端子からの信号に従って、種々の異なった論理動作を実行する論理回路を実現することである。
本発明の他の目的は、更に、ＦＥＴ構造を利用して、集積度が大きく、動作速度が速い、ＦＥＴ多値論理回路を提供することである。
本発明の更に他の目的は、０（Ｖ）入力時の消費電流が小さく、０（Ｖ）に対する入力レンジが広いＦＥＴ多値論理回路を提供することである。
【課題を解決するための手段】
【０００７】
前記の本発明の目的は、以下の各構成によって達成される。つまり、好ましい態様としては、
ゲート電極が第ｊ（０＜ｊ，ｊは整数）の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第１の出力端子に接続された第ｊのＰ型ＦＥＴと、ゲート電極が第ｊの入力端子に接続され、ドレイン電極が第１の出力端子に接続され、ソース電極が負極性の電源端子に接続された第ｊのＮ型ＦＥＴ、を有し、第ｊのＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第ｊのＮ型ＦＥＴの導通状態のチャンネル抵抗値が実質的に等しい、単位回路をｊ＝１からｍまでのｍ個（０＜ｍ，ｍは整数）備えた、多値論理回路（発明１）、が挙げられる。
この回路によれば、簡単な回路構成と最少のＦＥＴの数によって３値多入力論理回路が構成できる。さらに、３値多入力論理回路の１以上の入力端子を制御端子として扱うことによって、当該回路をハードウェア的には全く変更せずに、制御端子からの信号に従って、種々の異なった論理動作を実行する論理回路を実現することが可能である
【０００８】
また、別の好ましい態様としては、ゲート電極が第ｊ（０＜ｊ，ｊは整数）の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｊ−１）の節点に接続された第（２ｊ−１）のＰ型ＦＥＴと、ゲート電極が負極性の電源端子に接続され、ソース電極が第（２ｊ−１）の節点に接続され、ドレイン電極が第１の出力端子に接続された第２ｊのＰ型ＦＥＴと、
ゲート電極が正極性の電源端子に接続され、ドレイン電極が第１の出力端子に接続され、ソース電極が第２ｊの節点に接続された第（２ｊ−１）のＮ型ＦＥＴと、ゲート電極が第ｊの入力端子に接続され、ドレイン電極が第２ｊの節点に接続され、ソース電極が負極性の電源端子に接続された第２ｊのＮ型ＦＥＴ、を有し、第（２ｊ−１）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第２ｊのＮ型ＦＥＴの導通状態のチャンネル抵抗値とが実質的に等しく、第２ｊのＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（２ｊ−１）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しい、単位回路をｊ＝１からｍまでのｍ個（０＜ｍ，ｍは整数）備えた、多値論理回路（発明２）が挙げられる。
この回路によれば、能動負荷としている２つのＭＯＳトランジスタは抵抗によって置き換えることもでき、発明１の回路に比べ電流値を制限している（電流値を少なくしている。即ち、消費電力値を制限している）。また、出力電圧が０Ｖ近傍での入力レンジを発明１に比較し広く取ることができる。
【０００９】
また、別の態様としては、ゲート電極が第ｊ（０＜ｊ，ｊは整数）の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｊ−１）の節点に接続された第（２ｊ−１）のＰ型ＦＥＴと、ソース電極が第（２ｊ−１）の節点に接続され、ドレイン電極が第１の出力端子に接続された第２ｊのＰ型ＦＥＴと、ドレイン電極が第１の出力端子に接続され、ソース電極が第２ｊの節点に接続された第（２ｊ−１）のＮ型ＦＥＴと、ゲート電極が第ｊの入力端子に接続され、ドレイン電極が第２ｊの節点に接続され、ソース電極が負極性の電源端子に接続された第２ｊのＮ型ＦＥＴを有し、第（２ｊ−１）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第２ｊのＮ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に等しく、第２ｊのＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（２ｊ−１）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しい、単位回路をｊ＝１からｍまでのｍ個（０＜ｍ，ｍは整数）備え、第２ｊ（０＜ｊ＜ｍ＋１、の全てのｊについて）のＰ型ＦＥＴのゲートが第（２ｍ＋１）の節点に接続され、第（２ｊ−１）のＮ型ＦＥＴのゲートが第（２ｍ＋２）の節点に接続され、ゲート電極とドレイン電極が第（２ｍ＋１）の節点に接続され、ソース電極が正極性の電源端子に接続された、第（２ｍ＋１）のＰ型ＦＥＴと、ゲート電極及びドレイン電極が第（２ｍ＋２）の節点に接続され、ソース電極が負極性の電源端子に接続された、第（２ｍ＋１）のＮ型ＦＥＴと、を更に備え、第（２ｍ＋１）の節点から負極性の電源に向かって定電流源によって一定電流が流され、正極性の電源端子から第（２ｍ＋２）の節点に向かって定電流源によって一定電流が流され、第（２ｍ＋１）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（２ｍ＋１）のＮ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に等しい、多値論理回路（発明３）が挙げられる。
この回路によれば、出力電圧が０Ｖとなるときの電流値を制限することが可能である。また、出力電圧が０Ｖ近傍での入力レンジを広く取ることができる。
【００１０】
更に別の実施態様としては、ゲート電極が第１の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第１の出力端子に接続されたＰ型ＦＥＴと、ゲート電極が第２の入力端子に接続され、ドレイン電極が第１の出力端子に接続され、ソース電極が負極性の電源端子に接続されたＮ型ＦＥＴ、を有し、Ｐ型ＦＥＴの導通状態でのチャンネル抵抗値と、Ｎ型ＦＥＴの導通状態でのチャンネル抵抗値、とが実質的に同一である、多値論理回路（発明４）がある。
この回路によれば、少ない数のＦＥＴによって３値多入力論理回路が構成できる。ただし、実現できる論理動作は制限される（先の発明１から３のように、３値多入力論理回路の１以上の入力端子を制御端子として扱うことによって、当該回路をハードウェア的には全く変更せずに、制御端子からの信号に従って、種々の異なった論理動作を実行する論理回路を実現することはできない）。
また、更なる態様には、ゲート電極が第ｊ（０＜ｊ，ｊは整数）の入力端子に接続され、ドレイン電極が第1の出力端子に接続され、ソース電極が負極性の電源端子に接続された第ｊのＮ型ＦＥＴを、ｊ＝１からｍまでのｍ個（０＜ｍ，ｍは整数）備え、更に、ゲート電極に接地電極が接続され、ソース電極に正極性の電源端子が接続され、ドレイン電極に第1の出力端子が接続されたＰ型ＦＥＴを備え、第ｊのＮ型ＦＥＴ（０＜ｊ＜ｍ）の導通状態のチャンネル抵抗値と、Ｐ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に同一である、多値論理回路（発明５）が含まれる。
この回路によれば、少ない数のＦＥＴによって、先の発明４で実現できる論理動作とは異なる３値多入力論理回路が構成できる。ただし、実現できる論理動作が制限される（先の発明１から３のように、３値多入力論理回路の１以上の入力端子を制御端子として扱うことによって、当該回路をハードウェア的には全く変更せずに、制御端子からの信号に従って、種々の異なった論理動作を実行する論理回路を実現することはできない）。
【００１１】
また別の好ましい態様としては、ゲート電極が第ｊ（０＜ｊ，ｊは整数）の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第1の出力端子に接続された第ｊのＰ型ＦＥＴを、ｊ＝１からｍまでのｍ個（０＜ｍ，ｍは整数）備え、更に、ゲート電極に接地電極が接続され、ドレイン電極に第1の出力端子が接続され、ソース電極に負極性の電源端子が接続されたＮ型ＦＥＴを備え、第ｊのＰ型ＦＥＴ（０＜ｊ＜ｍ、ｍは整数）の導通状態のチャンネル抵抗値と、Ｎ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に同一である、多値論理回路（発明６）がある。
この回路によれば、少ない数のＦＥＴによって、先の発明４、５で実現できる論理動作とは異なる、３値多入力論理回路が構成できる。ただし、実現できる論理動作は制限される（先の発明１から３のように、３値多入力論理回路の１以上の入力端子を制御端子として扱うことによって、当該回路をハードウェア的には全く変更せずに、制御端子からの信号に従って、種々の異なった論理動作を実行する論理回路を実現することはできない）。
【００１２】
更なる態様としては、発明１乃至６のいずれかに記載の多値論理回路を備え、更に、ゲート電極が第１の出力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第２の出力端子に接続された、第（２ｍ＋２）のＰ型ＦＥＴと、ゲート電極が第１の出力端子に接続され、ドレイン電極が第２の出力端子に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋２）のＮ型ＦＥＴ、を備え、第（２ｍ＋２）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（２ｍ＋２）のＮ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に等しい、多値論理回路（発明７）が含まれる。
このように、正規化回路を後段に接続することによって、前段の回路（入力演算部）の出力の「ずれ」を補正することが可能となる。また、この回路は簡単な回路構成と最少のＦＥＴの数によって回路構成が可能である。
【００１３】
また、別の態様として、発明１乃至６のいずれかに記載の多値論理回路を備え、更に、ゲート電極が第１の出力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｍ＋３）の節点に接続された第（２ｍ＋２）のＰ型ＦＥＴと、ゲート電極が負極極性の電源端子に接続され、ソース電極が第（２ｍ＋３）の節点に接続され、ドレイン電極が第２の出力端子に接続された第（２ｍ＋３）のＰ型ＦＥＴと、ゲート電極が正極性の電源端子に接続され、ドレイン電極が第２の出力端子に接続され、ソース電極が第（２ｍ＋４）の節点に接続された第（２ｍ＋２）のＮ型ＦＥＴと、ゲート電極が第１の出力端子に接続され、ドレイン電極が第（２ｍ＋４）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋３）のＮ型ＦＥＴ、を有し、第（２ｍ＋２）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（２ｍ＋３）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しく、第（２ｍ＋３）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（２ｍ＋２）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しい、
多値論理回路（発明８）が含まれる。
このように正規化回路を接続することによって、前段の回路（入力演算部）の出力の「ずれ」を補正することが可能となる。さらに、この回路は発明７の回路構成に比較し電流値を制限している（消費電力値を制限している）。
【００１４】
更に別の態様として、発明１乃至６のいずれかに記載の多値論理回路を備え、更に、ゲート電極が第１の出力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｍ＋３）の節点に接続された第（２ｍ＋２）のＰ型ＦＥＴと、ゲート電極が第（２ｍ＋４）の節点に接続され、ソース電極が第（２ｍ＋３）の節点に接続され、ドレイン電極が第２の出力端子に接続された第（２ｍ＋３）のＰ型ＦＥＴと、ゲート電極が第（２ｍ＋５）の節点に接続され、ドレイン電極が第２の出力端子に接続され、ソース電極が第（２ｍ＋６）の節点に接続された第（２ｍ＋２）のＮ型ＦＥＴと、ゲート電極が第１の出力端子に接続され、ドレイン電極が第（２ｍ＋６）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋３）のＮ型ＦＥＴと、
ゲート電極及びドレイン電極が第（２ｍ＋４）の節点に接続され、ソース電極が正極性の電源端子に接続された第（２ｍ＋４）のＰ型ＦＥＴと、ゲート電極及びドレイン電極が第（２ｍ＋５）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋４）のＮ型ＦＥＴ、
を備え、第（２ｍ＋４）の節点から負極性の電源に向かって定電流源によって一定電流が流され、正極性の電源端子から第（２ｍ＋５）の節点に向かって定電流源によって一定電流が流され、第（２ｍ＋２）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（２ｍ＋３）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しく、第（２ｍ＋３）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（２ｍ＋２）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しく、第（２ｍ＋４）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（２ｍ＋４）のＮ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に等しい、多値論理回路（発明９）が挙げられる。
同様に、このように正規化回路を接続することによって、前段の回路（入力演算部）の出力の「ずれ」を補正することが可能となる。さらに、この回路は消費電流値を制限することが可能な回路構成となっている。
【００１５】
また、別の態様によれば、発明１乃至６のいずれかに記載の多値論理回路を備え、更に、ゲート電極が第１の出力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｍ＋３）の節点に接続された第（２ｍ＋２）のＰ型ＦＥＴと、ゲート電極が第１の出力端子に接続され、ドレイン電極が第（２ｍ＋３）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋２）のＮ型ＦＥＴと、からなる第１のインバータであって、第１の出力端子に印加された正、負の電圧に対しそれぞれ、負、正、の電圧を第（２ｍ＋３）の節点に出力する第１のインバータと、ゲート電極が第１の出力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｍ＋５）の節点に接続された第（２ｍ＋３）のＰ型ＦＥＴと、ゲート電極が第１の出力端子に接続され、ドレイン電極が第（２ｍ＋５）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋３）のＮ型ＦＥＴと、からなる第２のインバータであって、第１の出力端子に印加された正、負の電圧に対しそれぞれ、負、正、の電圧を第（２ｍ＋５）の節点に出力する第２のインバータと、入力端子が第（２ｍ＋３）の節点に接続され、出力端子が第（２ｍ＋４）の節点に接続された第３のインバータと、入力端子が第（２ｍ＋５）の節点に接続され、出力端子が第（２ｍ＋６）の節点に接続された第４のインバータと、ゲート電極が第（２ｍ＋４）の節点に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第２の出力端子に接続された第（２ｍ＋４）のＰ型ＦＥＴと、ゲート電極が第（２ｍ＋６）の節点に接続され、ドレイン電極が第２の出力端子に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋４）のＮ型ＦＥＴ、を有し、更に、（１）第１のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より小さく、第２のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より大きい、または、（２）第１のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より大きく、第２のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より小さく、第３のインバータ、および、第４のインバータの論理閾値電圧値がともに、正極性の電源電圧値と負極性の電源電圧値の略中間値であり、第（２ｍ＋４）のＰ型ＦＥＴの導通状態のチャネル抵抗値と、第（２ｍ＋４）のＮ型ＦＥＴの導通状態のチャネル抵抗値が実質的に等しい、多値論理回路（発明１０）が得られる。
同様に、このように正規化回路を接続することによって、前段の回路（入力演算部）の出力の「ずれ」を補正することが可能となる。さらに、この回路は発明７の回路構成に比較し電流値を制限している（消費電力値を制限している）。
【００１６】
また、発明１乃至６のいずれかに記載の多値論理回路を備え、更に、ゲート電極が第１の出力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｍ＋３）の節点に接続された第（２ｍ＋２）のＰ型ＦＥＴと、ゲート電極が第１の出力端子に接続され、ドレイン電極が第（２ｍ＋３）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋２）のＮ型ＦＥＴと、からなる第１のインバータであって、第１の出力端子に印加された正、負の電圧に対しそれぞれ、負、正の電圧を第（２ｍ＋３）の節点に出力する第１のインバータと、ゲート電極が第１の出力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（２ｍ＋５）の節点に接続された第（２ｍ＋３）のＰ型ＦＥＴと、ゲート電極が第１の出力端子に接続され、ドレイン電極が第（２ｍ＋５）の節点に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋３）のＮ型ＦＥＴと、からなる第２のインバータであって、第１の出力端子に印加された正、負の電圧に対しそれぞれ、負、正の電圧を第（２ｍ＋５）の節点に出力する第２のインバータと、入力が第（２ｍ＋３）の節点に接続され、出力が第（２ｍ＋４）の節点に接続された第３のインバータと、入力が第（２ｍ＋５）の節点に接続され、出力が第（２ｍ＋６）の節点に接続された第４のインバータと、ゲート電極が第（２ｍ＋４）の節点に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第２の出力端子に接続された第（２ｍ＋４）のＰ型ＦＥＴと、ゲート電極が第（２ｍ＋６）の節点に接続され、ドレイン電極が第２の出力端子に接続され、ソース電極が負極性の電源端子に接続された第（２ｍ＋４）のＮ型ＦＥＴと、ゲート電極が第（２ｍ＋５）の節点に接続され、ドレイン電極が第２の出力端子に接続され、ソース電極が第（２ｍ＋７）の節点に接続された第（２ｍ＋５）のＮ型ＦＥＴと、ゲート電極が第（２ｍ＋４）の節点に接続され、ドレイン電極が第（２ｍ＋７）の節点に接続され、ソース電極がゼロ電位の接地電極に接続された第（２ｍ＋６）のＮ型ＦＥＴ、を有し、更に、（１）第１のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より小さく、第２のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より大きく、または、（２）第１のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より大きく、第２のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より小さく、第３のインバータ、および、第４のインバータの論理閾値電圧値がともに、正極性の電源電圧値と負極性の電源電圧値の略中間値であり、第（２ｍ＋４）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（２ｍ＋４）のＮ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に等しく、第（２ｍ＋５）のＮ型ＦＥＴの導通状態のチャンネル抵抗値、と第（２ｍ＋６）のＮ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に等しい、多値論理回路（発明１１）という態様も含まれる。
このように正規化回路を接続することによって、前段の回路（入力演算部）の出力の「ずれ」を理想的に補正することが可能となる。
【００１７】
更なる態様として、  発明１乃至６のいずれかに記載の多値論理回路を備え、
更に、入力が第１の出力端子に接続され、出力が第（２ｍ＋４）の節点に接続された、第１の制御手段と、入力が第１の出力端子に接続され、出力が第（２ｍ＋６）の節点に接続された第２の制御手段と、ゲート電極が第（２ｍ＋４）の節点に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第２の出力端子に接続され、第（２ｍ＋４）のＰ型ＦＥＴと、ゲート電極が第（２ｍ＋６）の節点に接続され、ドレイン電極が第２の出力端子に接続され、ソース電極が負極性の電源端子に接続された、第（２ｍ＋４）のＮ型ＦＥＴ、を備え、第（２ｍ＋４）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（２ｍ＋４）のＮ型ＦＥＴの導通状態のチャンネル抵抗値が、実質的に等しく、第１の制御手段は、第１の入力端子の電位が、ＶｓｓからＶｓｓ＋｛（Ｖｄｄ−Ｖｓｓ）／Ｎ｝、（ここでＶｓｓは、負極性の電源端子の電圧値であり、Ｖｄｄは正極性の電源端子の電圧値であり、Ｎは２以上の実数である）の間のとき、第（２ｍ＋４）のＰ型ＦＥＴをオンする電圧を出力し、それ以外の場合には、第（２ｍ＋４）のＰ型ＦＥＴをオフする電圧を出力し、第２の制御手段は、第１の入力端子の電位が、Ｖｄｄ−｛（Ｖｄｄ−Ｖｓｓ）／Ｐ｝からＶｄｄ、（ここで、Ｐは２以上の実数である）の間のとき、第（２ｍ＋４）のＮ型ＦＥＴをオンする電圧を出力し、それ以外の場合には、第（２ｍ＋４）のＮ型ＦＥＴをオフする電圧を出力する、多値論理回路（発明１２）が含まれる。
このように正規化回路を接続することによって、前段の回路（入力演算部）の出力の「ずれ」を理想的に補正することが可能となる。
【００１８】
更に、第（２ｍ＋４）のＰ型ＦＥＴをオンする電圧が、Ｖｄｄ−（Ｖｄｄ-Ｖｓｓ）／３からＶｄｄまでの間の電位であり、第（２ｍ＋４）のＰ型ＦＥＴをオフする電圧が、ＶｓｓからＶｄｄ−（Ｖｄｄ−Ｖｓｓ）／３までの間の電位であり、第（２ｍ＋４）のＮ型ＦＥＴをオンする電圧が、ＶｓｓからＶｓｓ＋（Ｖｄｄ-Ｖｓｓ）／３の間の電位であり、第（２ｍ＋４）のＮ型ＦＥＴをオフする電圧がＶｓｓ＋（Ｖｄｄ-Ｖｓｓ）／３からＶｄｄまでの間の電位である、発明１２に記載の多値論理回路（発明１３）が含まれる。
この場合も同様に、正規化回路を接続することによって、前段の回路（入力演算部）の出力の「ずれ」を理想的に補正することが可能となる。
【００１９】
また別の態様によれば、ゲート電極が第ｊ（０＜ｊ，ｊは整数）の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（５ｊ−４）の節点に接続された第（５ｊ−４）のＰ型ＦＥＴと、ゲート電極が第ｊの入力端子に接続され、ドレイン電極が第（５ｊ−４）の節点に接続され、ソース電極が負極性の電源端子に接続された第（５ｊ−４）のＮ型ＦＥＴと、からなる第（５ｊ−４）のインバータであって、第ｊの入力端子に印加された正、負の電圧に対しそれぞれ、負、正の電圧を第（５ｊ−４）の節点に出力する第（５ｊ−４）のインバータと、ゲート電極が第ｊの入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（５ｊ−３）の節点に接続された第（５ｊ−３）のＰ型ＦＥＴと、ゲート電極が第ｊの入力端子に接続され、ドレイン電極が第（５ｊ−３）の節点に接続され、ソース電極が負極性の電源端子に接続された第（５ｊ−３）のＮ型ＦＥＴと、からなる第（５ｊ−３）のインバータであって、第ｊの入力端子に印加された正、負の電圧に対しそれぞれ、負、正の電圧を第（５ｊ−３）の節点に出力する第（５ｊ−３）のインバータと、ゲート電極が第（５ｊ−４）の節点に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第１の出力端子に接続された第（５ｊ−２）のＰ型ＦＥＴと、ゲート電極が第（５ｊ−３）の節点に接続され、ドレイン電極が第１の出力端子に接続され、ソース電極が負極性の電源端子に接続された第（５ｊ−２）のＮ型ＦＥＴと、からなる第（５ｊ−１）のインバータと、入力端子が第（５ｊ−３）の節点に接続され、出力端子が第（５ｊ−２）の節点に接続された第（５ｊ−２）のインバータと、ゲート電極が第（５ｊ−２）の節点に接続され、ドレイン電極が第（５ｊ−１）の節点に接続され、ソース電極が第（５ｊ）の節点に接続された第（５ｊ−１）のＮ型ＦＥＴと、ゲート電極が第（５ｊ−４）の節点に接続され、ドレイン電極が第（５ｊ）の節点に接続され、ソース電極が第（５ｊ＋１）の節点に接続された第５ｊのＮ型ＦＥＴ、を有する単位回路をｊ＝１からｍまでのｍ個（０＜ｍ，ｍは整数）備え、第４の節点が第１の出力端子に接続され、第（５ｍ＋１）の節点がゼロ電位に接地され、第（５ｊ−２）のＰ型ＦＥＴの導通状態のチャンネル抵抗値と、第（５ｊ−２）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しく、第（５ｊ−１）のＮ型ＦＥＴの導通状態のチャンネル抵抗値と、および第５ｊのＮ型ＦＥＴの導通状態のチャンネル抵抗値と、が実質的に等しく、更に、（１）第（５ｊ−４）のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より小さく、第（５ｊ−３）のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より大きい、または、（２）第（５ｊ−４）のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より大きく、第（５ｊ−３）のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より小さく、第（５ｊ−２）のインバータ、および、第（５ｊ−１）のインバータの論理閾値電圧値がともに、正極性の電源電圧値と負極性の電源電圧値の略中間値である、多値論理回路（発明１４）が得られる。
この場合も同様に、正規化回路を接続することによって、前段の回路（入力演算部）の出力の「ずれ」を理想的に補正することが可能となる。また、回路中の節点が電圧的に「浮いた」状態になるのを防ぐ回路を追加することで、回路動作がより安定する。さらに、入力レンジを広く取ることができ、消費電流が少ない回路となっている。
【００２０】
また、別の態様として、ゲート電極が第ｊ（０＜ｊ，ｊは整数）の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（５ｊ−４）の節点に接続された第（５ｊ−４）のＰ型ＦＥＴと、ゲート電極が第ｊの入力端子に接続され、ドレイン電極が第（５ｊ−４）の節点に接続され、ソース電極が負極性の電源端子に接続された第（５ｊ−４）のＮ型ＦＥＴと、からなる第（５ｊ−４）のインバータであって、第ｊの入力端子に印加された正、負の電圧に対しそれぞれ、負、正の電圧を第（５ｊ−４）の節点に出力する第（５ｊ−４）のインバータと、ゲート電極が第ｊの入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第（５ｊ−３）の節点に接続された第（５ｊ−３）のＰ型ＦＥＴと、ゲート電極が第ｊの入力端子に接続され、ドレイン電極が第（５ｊ−３）の節点に接続され、ソース電極が負極性の電源端子に接続された第（５ｊ−３）のＮ型ＦＥＴと、からなる第（５ｊ−３）のインバータであって、第ｊの入力端子に印加された正、負の電圧に対しそれぞれ、負、正の電圧を第（５ｊ−３）の節点に出力する第（５ｊ−３）のインバータと、ゲート電極が第（５ｊ−４）の節点に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第１の出力端子に接続され、第（５ｊ−２）のＰ型ＦＥＴと、ゲート電極が第（５ｊ−３）の節点に接続され、ドレイン電極が第１の出力端子に接続され、ソース電極が負極性の電源端子に接続され、第（５ｊ−２）のＮ型ＦＥＴと、入力端子が第（５ｊ−３）の節点に接続され、出力端子が第（５ｊ−２）の節点に接続された第（５ｊ−２）のインバータと、を有し、第（５ｊ−２）のＰ型ＦＥＴの導通状態のチャンネル抵抗と、第（５ｊ−２）のＮ型ＦＥＴの導通状態のチャンネル抵抗と、が実質的に同一であり、更に、（１）第（５ｊ−４）のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より小さく、第（５ｊ−３）のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より大きい、または、（２）第（５ｊ−４）のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より大きく、第（５ｊ−３）のインバータの論理閾値電圧値が正極性の電源電圧値と負極性の電源電圧値の中間値より小さい、単位回路をｊ＝１からｍ、までのｍ個（０＜ｍ、ｍは整数）備え、更に、第１の出力端子とゼロ電位の接地端子の間に接続された短絡開放手段であって、当該短絡開放手段は、ｊ＝１からｍまでの全てのｊについて、第（５ｊ−４）の節点の電位および第（５ｊ−２）の節点の電位が全てゼロ電位となったときに、第１の出力端子とゼロ電位の接地端子を短絡し、それ以外の場合には、第１の出力端子とゼロ電位の接地端子を開放する短絡開放手段、を備えた、多値論理回路（発明１５）が含まれる。
この場合も同様に、正規化回路を接続することによって、前段の回路（入力演算部）の出力の「ずれ」を理想的に補正することが可能となる。また、回路中の節点が電圧的に「浮いた」状態になるのを防ぐ回路を追加することで、回路動作がより安定する。
【００２１】
更に、好ましい態様としては、ゲート電極が第１の入力端子に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第１の出力端子に接続されたＰ型ＦＥＴと、ゲート電極が接地電極に接続され、ドレイン電極が第１の出力端子に接続され、ソース電極が負極性の電源端子に接続されたＮ型ＦＥＴ、を有し、Ｐ型ＦＥＴの導通状態のチャンネル抵抗値と、Ｎ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に同一である、多値論理回路（発明１６）が含まれる。
この回路によれば、最少のＦＥＴの数によって、３値インバータが構成できる。（消費電流は他の回路に比べ大きいが）この３値インバータを接続することにより、前段の回路（入力演算部）の出力の「ずれ」を理想的に補正することが可能となる。
【００２２】
更に、好ましい態様としては、ゲート電極が接地電極に接続され、ソース電極が正極性の電源端子に接続され、ドレイン電極が第１の出力端子に接続されたＰ型ＦＥＴと、ゲート電極が第１の入力端子に接続され、ドレイン電極が第１の出力端子に接続され、ソース電極が負極性の電源端子に接続されたＮ型ＦＥＴ、を有し、Ｐ型ＦＥＴの導通状態のチャンネル抵抗値と、Ｎ型ＦＥＴの導通状態のチャンネル抵抗値、が実質的に同一である、多値論理回路（発明１７）が含まれる。
この場合も同様に、最少のＦＥＴの数によって、３値インバータが構成できる。（消費電流は他の回路に比べ大きいが）この３値インバータを接続することにより、前段の回路（入力演算部）の出力の「ずれ」を理想的に補正することが可能となる。
【００２３】
別の態様としては、正極性の電源電圧と、負極性の電源電圧の絶対値が、実質的に等しい、以上のいずれかの発明に記載の多値論理回路（発明１８）が挙げられる。
このように、電源電圧値を０ｖを中心に対称にすることにより、プラス側およびマイナス側の回路の設計が容易となる。また、真理値表で表す論理値（−１，０，１）と電源電圧値（−３ｖ，０ｖ，３ｖ）の極性とが一致をすることにより、理論と回路出力との一対一対応が付けやすい。さらに、正負の数を取り扱う時、補数表示、符号桁、符号変換などが不要で、加算器を構成するとそのまま減算を行える、端数の切り捨てがそのまま丸めの効果を有するので、特別に丸め回路を必要としない、などの利点がある。
【００２４】
更に、別の態様として、各ＦＥＴが全てノーマリオフタイプのＦＥＴである、以上のいずれかの発明に記載の多値論理回路（発明１９）が挙げられる。
ノーマリーオフの素子を利用することで、回路構成が簡易となる。
【００２５】
更なる態様としては、各ＦＥＴが全てＭＯＳＦＥＴである、以上のいずれかの発明に記載の多値論理回路（発明２０）が含まれる。
ＭＯＳＦＥＴは最も広く用いられている素子であり、汎用的な多値回路が構成できる。さらに、集積回路化が容易で、ＦＥＴを構成する大きさ（シリコンウエハー上のデザイン）によってその特性が設計できる事により安定した回路を製造できる。また、製造に掛かるプロセスがすでに完成している。現在はより高速にするため、及びより小さい電圧で動作するＦＥＴ素子を設計するという段階に達している。
【００２６】
なお、本明細書中、インバータ、とは“ＮＯＴ回路（ＮＯＴゲート）”のことである。また、ゲートとは、論理回路を構成する最小単位（最少の機能を持つ回路）のことを意味し、２値論理ではＡＮＤゲート、ＯＲゲート、ＮＯＴゲート（インバータ）、ＮＡＮＤゲート、ＮＯＲゲートなどがある。
【００２７】
「チャネル抵抗が実質的に等しい」とは、製造プロセス等の原因により各FETのチャネル抵抗値がばらついても、多値論理の各論理値を表現可能な範囲のことを言う。特に問題となるのが論理値0を表現する場合である。バラツキが大きくなるにつれ、論理値が１や-1に変動してしまう。これらのチャネル抵抗値のバラツキを吸収する回路が出力正規化回路である。
【００２８】
インバータの論理閾値電圧Vinvとは、論理が切り替わるときの閾値電圧のことである。スイッチ閾値電圧とも呼ぶ。論理閾値電圧Vinvでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴが飽和領域で動作し、そのとき、各FETに流れる電流も等しくなる。よって、論理閾値電圧Vinvは、次式より求められる。
(1/2)×βn×（Vinv−Vthn）＾2  ＝  (1/2)×βp×（VinvーVdd−Vthp）＾2  （式１）
∴Vinv  ＝  ｛βp＾(1/2)×（Vdd＋Vthp）＋βn＾(1/2)×Vthn｝/｛βp＾(1/2)＋
βn＾(1/2)｝    （式２）
ただし、上式は、電源がVｄｄからGNDの場合に成立する。
ノーマリーオフとは、次のような意味である。即ち、図２の（ａ）にＮ型ＦＥＴのＶｇｓ（Gate−Source間の電圧）対Ｉｄ（Drain電流）の特性を示す。（Ｐ型ＦＥＴはＶｇｓ，Ｉｄの極性がちょうどこの逆になる）。この図の(1)の曲線と(2)の曲線の違いについて、
１の曲線：エンハンスメント型と呼ばれるＦＥＴの特性で横軸Ｖｇｓ＝０ｖのとき、Ｉｄ＝０より、このＦＥＴをノーマリーオフ型と言う。
２の曲線：デプレッション型と呼ばれるＦＥＴの特性で横軸Ｖｇｓ＝０ｖのとき、Ｉｄ＝０でない（ある電流が流れている）より、このＦＥＴをノーマリーオン型と言う。
【００２９】
ＦＥＴのスレッシュホールド電圧（閾値電圧ＶＴ）とは、Ｖｇｓがある電圧を超えるとＩｄが流れ始めるところの電圧をいう。（図２のａ）
【発明の効果】
【００３０】
本発明によって、３値多入力論理回路の１以上の入力端子を制御端子として扱うことによって、当該回路をハードウェア的には全く変更せずに、制御端子からの信号に従って、種々の異なった論理動作を実行する論理回路を実現することが可能となる。
また、ＦＥＴ構造を利用して、集積度が大きく、動作速度が速い、ＦＥＴ多値論理回路を提供することが可能となる。
更に、０（Ｖ）入力時の消費電流が小さく、０（Ｖ）に対する入力レンジが広いＦＥＴ多値論理回路を提供可能である。
【発明を実施するための最良の形態】
【００３１】
以下、本発明を実施するための最良の形態について説明する。なお、本発明は、以下の実施の形態および実施例に限定されるものではなく、種々の変形、修正、均等物との置換等が可能であり、本発明の技術的範囲は特許請求の範囲によってのみ規定される。
実施例１から８までの回路の動作シミュレーションに用いたシミュレータの緒元を表１に示す。
【００３２】
表１  シミュレータの緒元
0003721373.tif 000002
【００３３】
＜入力演算部＞
以下、多値入力に対して論理演算を加えて多値出力する入力演算部のうち、多値インバータを例にとって、説明する。
【実施例１】
【００３４】
本発明の第１の実施例を図３−Ａに示す。
本実施例はバイアス条件を除けば、ＦＥＴを用いた通常のインバータ回路と同様である。（なお、図中において、3.3/0.5等は、デバイスのＷ／Ｌ比を表す。以下同様である。）
本回路には＋３Ｖと−３Ｖの２種類の直流電圧によるバイアスがかかっている。入力端子301に−３Ｖが印加されると、Ｐ型ＦＥＴ303が導通し、Ｎ型ＦＥＴ307はオフとなり、出力端子305は＋３Ｖとなる。入力端子に＋３Ｖが印加されると、Ｎ型ＦＥＴ307が導通し、Ｐ型ＦＥＴ303はオフとなり、出力端子305は−３Ｖとなる。そして、入力端子301が０Ｖとなると、Ｐ型ＦＥＴ303及びＮ型ＦＥＴ307の双方が導通し、出力端子305は０Ｖとなる。
この入力と出力の関係を、表２に示す。
【００３５】
表２  実施例１における入出力関係
0003721373.tif 000003
【００３６】
このように、本実施例においては、３値の入力（−１，０，１）に対して、反転出力（１，０，−１）が得られており、３値１入力のインバータが実現できている。
ここで、上述の非特許文献１では、３値動作を実現するために抵抗を用いていたが、本実施例ではＦＥＴのみを使用しているため、回路の集積度も上がり、動作速度も向上できる。
次に本実施例において、横軸を入力電圧、縦軸を出力電圧、とした場合の動作シミュレーションの結果を図３−Ｂに、横軸を入力電圧、縦軸を電流値とした場合の動作シミュレーションの結果を図３−Ｃに示す。
【００３７】
ここから理解できるように、本実施例では、出力電圧が０Ｖとなる入力電圧の範囲が狭いことが分かる。また、出力電圧が０Ｖとなるときの電流値が大きい（約５０μＡ）ことが分かる。これらの点を改良した、他の実施例については後に説明を加える。
なお、ｍ個の単位回路を接続した、前記発明１に対応する回路図を図４に示す。ここで、401、403および405が正極性の電源端子に、407、409および411が負極性の電源端子に、相当する。
【実施例２】
【００３８】
次に、本実施例を拡張して、多入力の３値インバータを実現した実施例２を、図５を用いて説明する。
本実施例では、上述の実施例１で用いた回路（単位回路）を３個（501、503、505）使用している。この３個の単位回路の出力を共通の出力端子（507）に接続し、各単位回路の入力（それぞれ、509、511、513）にそれぞれＶin１，Ｖin２，Ｖin３なる電圧を加える。
このように構成すると、上述の実施例１の回路動作から理解できるように、表３のOut１のような論理動作が実現できる。
【００３９】
表３  実施例２における入出力関係
0003721373.tif 000004
【００４０】
この表で、Out１は入力部のみの出力値、Out２は入力部＋出力部（インバータ型）の出力部である。
この場合の利点・問題点も上述の実施例１と同様である。
なお、２値のＡＮＤゲートとＯＲゲートをこのゲートで実現できる。ただし、本ゲートの出力(表3のOut2)“−１”を“0”と同等とみなす必要がある。以下にその場合の真理値表を表４に、実現回路を図６に示す。この場合、２値ＮＯＴゲートを追加使用する。Ｘ1を制御信号としてＸ1=−１の時はＡＮＤとＮＡＮＤの出力を、制御信号を０とした時はＯＲとＮＯＲを出力する回路となっている。
なお、図６中で、出力部（正規化回路）とは図３−Ａ、図７−Ｂ、図１０−Ａのいずれかである。
表４  ２値のAND（NAND）およびOR(NOR)回路実現における入出力関係
0003721373.tif 000005
【００４１】
このように、本発明の３値３入力の実施例を用いれば、３入力のうちの第１入力を制御ラインとして利用することによって、第２入力と第３入力が２値（０，１）のときのＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、の２値出力を出力可能な回路が、容易に実現可能となる。
本発明は、このような点でもメリットを持つ。
【実施例３】
【００４２】
次に「出力電圧が０Ｖとなる入力電圧の範囲が狭い」という実施例１および２の問題点を解決することを目的とした実施例３を、図７−Ａ、図７−Ｂ、図７−Ｃ及び図８を用いて説明する。
図７−Ａ（ＦＥＴの替わりに抵抗を用いた回路）のような回路によれば、挿入抵抗によって入力電圧と出力電圧の関係が、図７−Ｃに示すように緩やかとなり、その結果の出力電圧が０Ｖとなるポイントが実施例１に比して広がる。この抵抗をＦＥＴに置換したのが、図７−Ｂである。抵抗の替わりにＦＥＴを用いることで、回路規模が小さくでき、動作速度も向上する。
【実施例４】
【００４３】
本実施例の回路を３個用いた、３値３入力インバータ回路を実施例４として図８に示す。論理動作は上記表３のOut１と同様である。
なお、ｍ個の単位回路を接続した、前記発明２に対応する回路図を図９に示す。ここで、901、903および905が正極性の電源端子に、907、909および911が負極性の電源端子に、相当する。
【実施例５】
【００４４】
次に、「出力電圧が０Ｖとなるときの電流値が大きい」という問題点の解決を目指した回路が、次に図１０−Ａ、１０−Ｂ、１０−Ｃを用いて説明する実施例５である。
本実施例によれば、カレントミラー回路を用いることによって、論理回路部分に流れる電流値を強制的に制御することによって、出力電圧が０Ｖとなるときの電流値を小さくすることが可能である。
【００４５】
本実施例において、横軸を入力電圧、縦軸を出力電圧、とした場合の動作シミュレーションの結果を図１０−Ｂに、横軸を入力電圧、縦軸を電流値とした場合の動作シミュレーションの結果を図１０−Ｃに示す。
ここから理解できるように、本実施例では、実施例１における図３−Ｂ及び図３−Ｃと比較して、出力電圧が０Ｖとなる入力電圧の範囲が広く、出力電圧が０Ｖとなるときの電流値が小さい（約5.0μＡ）ことが分かる。
【実施例６】
【００４６】
本実施例の回路を３個用いた、３値３入力インバータ回路を実施例６として図１１に示す。論理動作は上記表３のOut１と同様である。
なお、ｍ個の単位回路を接続した、前記発明３に対応する回路図を図１２に示す。ここで、1201、1203、1205、1207、および1209が正極性の電源端子に、1211、1213、1215、1217、および1219が負極性の電源端子に、相当する。
【００４７】
＜出力正規化回路＞
次に、上述のような入力演算部の後段に接続して、入力演算部の出力の「ずれ」を補正する、出力正規化回路について説明する。
基本的に、出力正規化回路は上述の「入力演算部」と同一である。
即ち、上述の実施例１（図３−Ａ）、実施例２（図５）、実施例３（図７−Ｂ）、実施例４（図８）、実施例５（図１０−Ａ）、実施例６（図１１）の各回路の出力端子に、上述の実施例１（図３−Ａ）、実施例３（図７−Ｂ）、実施例５（図１０−Ａ）のいずれかを（出力正規化回路として）接続することによって、入力演算部の特性の「ずれ」が補正される。
【００４８】
実施例１（単なるインバータ）を「正規化」回路として使用するメリットを、説明する。
一般論として、論理回路を複数個接続していく場合、各論理回路の出力が理想的な値（３ｖ，０ｖ，−３ｖ）であるとは限らず、ＦＥＴのばらつきや複数配線することによるインピーダンスの低下などにより、論理回路の出力が理想的な値（３ｖ，０ｖ，−３ｖ）でなくなる事がある。また、大きく値がずれた場合には誤動作を生じさせる。特に、本特許の回路においては電圧信号によるワイヤードＯＲを用いている。このまま次の複数の論理回路に接続すると更にワイヤードＯＲが発生し、論理回路としての働きが失われてしまう。これらを避けるため（ワイヤードＯＲ回路を終了させるため）インバータを入れている。本来なら、バッファー回路を使いたいところであるが、バッファー回路にするとＦＥＴの数が一般にインバータの場合の倍の数となり、集積回路化に有利でない。また、単に信号のインバータとして動作させる機能も持たすことができこの方が有利である。
【００４９】
オリジナルの回路の入力部の特性は、例えば図３−Ｂのようになる。この場合、入力０ｖ近辺に対して、０ｖを出力する範囲が非常に狭くなる。これを広くする為に出力正規化回路をつける。これによって、出力が０Ｖから多少ずれても、それを補正して０Ｖを出力することが可能となる。
「ずれ」が補正される理由を、図１３および１４を用いて説明する。
今仮に、多値インバータ回路の入出力電圧伝達特性が「特性１」（図１３）のようなものであったと仮定する。このとき、入力電圧０ｖに対し出力電圧は０ｖとなり「ずれ」は生じない（1301）。しかし、入力部のＦＥＴのばらつきなどによって入力電圧が0ｖから１ｖに「ずれ」が生じているとする（1303）。この場合には出力は−１ｖとなり、次々と「ずれ」が増大する可能性がある。これを避けるため、図７−Ｂや図１０−Ａの回路を、シリーズに出力に接続することを考える。これらの回路の入出力電圧伝達特性が理想的で「特性２」（図１４）であったと仮定する。
【００５０】
この回路の入力が前と同様に１ｖであったとすると、「特性２」（図１４）の電圧伝達特性より出力は０ｖとなり正規化(補正)される。「特性２」のような理想的な場合には
−３ｖ ＜ 入力 ＜ −1.5ｖ    ならば  出力＝＋3ｖ
−1.5ｖ ＜ 入力 ＜ +1.5ｖ    ならば  出力＝  0ｖ
＋1.5ｖ ＜ 入力 ＜ +3ｖ      ならば  出力＝−3ｖ
（式３）
となり、0ｖ近辺でのノイズマージンは±1.5ｖすなわち3ｖの幅となる。
このように、上記実施例１（図３−Ａ）、実施例３（図７-Ｂ）、実施例５（図１０−Ａ）が正規化回路として採用できる。
【００５１】
ここで、実施例１（図３−Ａ）を正規化回路として採用した場合には、０Ｖ出力に対応する入力レンジが狭いこと、及び消費電力が大きい、という問題が存在し、実施例３（図７-Ｂ）を正規化回路として採用した場合には、入力レンジが拡大されるが、電流が大きいという問題が存在し、実施例５（図１０−Ａ）正規化回路として採用した場合には、入力レンジが拡大でき、かつ、電流を制御できる、という特徴をそれぞれ持つ点は、上記入力演算回路の場合と同様である。
なお、入力演算部の出力に正規化回路を接続すると、インバータの２重接続となって、全体としての回路動作はバッファとなる。
【００５２】
ここで、ｍ個の単位回路を備える第１の出力端子に接続された、前記発明７に対応する正規化回路図を図１５に、前記発明８に対応する正規化回路図を図１６に、前記発明９に対応する正規化回路図を図１７に示す。
【実施例７】
【００５３】
次に、実施例７として、実施例１，３，５以外の出力正規化回路について説明する。
図１８−Ａ〜Ｃを参照頂きたい。
図１８−Ａで、Ｐ型ＦＥＴ1801とＮ型ＦＥＴ1802からなるインバータ（第1のインバータ）による動作特性は、図１８−Ｂの右側の線で示され、Ｐ型ＦＥＴ1803とＮ型ＦＥＴ1804からなるインバータ（第２のインバータ）による動作特性は、図１８−Ｂの左側の線で示される。
【００５４】
これらの特性を単純に加算すれば、図１８−Ｃに示す特性が得られるが、本実施例では、両特性の加算のために出力段にＰ型ＦＥＴ1807及びＮ型ＦＥＴ1808からなるインバータ（第３のインバータ）を用い、この第3のインバータのＰ型ＦＥＴ1807を上記第1のインバータで駆動し、Ｎ型ＦＥＴ1808を上記第２のインバータで駆動している。
ただ、このように接続すると、インバータの２重接続となり、全体としての論理動作はバッファとなってしまうので、全体としてもインバータとして動作させるために、インバータ1805及び1806を両者の間に接続している。
【００５５】
以上のように構成すると、その入出力電圧伝達特性は図１８−Ｃのようになり、理想的な論理閾値調整が可能となる。
即ち、入力演算回路の入出力電圧伝達特性が多少ずれていても、その「ずれ」が図１８−Ｃの階段部分の範囲内にあれば、出力は正しく出力されるのである。つまり、入力演算部と組合せることによって、全体としての入力レンジが大きく拡大できるし、その結果、出力レベルのフラット化も図れる。
【００５６】
但し、図１５、図１６、図１７、と比較すれば分かるように、回路規模は大きくなる。また、消費電流も大きくなる。
消費電流が大きくなる理由は、以下のとおりである。
つまり、入力０Ｖのとき、出力０Ｖを得るため、Ｐ型ＦＥＴ1807とＮ型ＦＥＴ1808は共にＯＮとなり、−3Ｖと+3Ｖの合成によって０ｖを出力している。すなわち、Ｐ型ＦＥＴ、Ｎ型ＦＥＴ共にＯＮとなることにより、＋電極からＰ型ＦＥＴ1807（ＯＮ状態）を経由して、Ｎ型ＦＥＴ1808（ＯＮ状態）を通り−電極へ大きな電流が流れる。
【００５７】
図１８−Ａで、Ｐ型ＦＥＴ1801とＮ型ＦＥＴ1802からなるインバータ（第1のインバータ）による動作特性は、図１８−Ｂの左側の線で示され、Ｐ型ＦＥＴ1803とＮ型ＦＥＴ1804からなるインバータ（第２のインバータ）による動作特性は、図１８−Ｂの右側の線で示される。
参考として、実施例４（図８）の３値３入力の回路の出力に、実施例７（図１８−Ａ）を出力正規化回路として接続した場合の回路図を図１９−Ａに、その回路動作のシミュレーション結果を図１９−Ｂに示す。上記表３のOut２の論理動作が実現できることが確認できる。
なお、ｍ個の単位回路を備える第１の出力端子に接続された、前記発明１０に対応する正規化回路図を図２０に示す。
【００５８】
ここで、前記発明１０は図２１のようにモデル化できる。この回路の動作を入出力関係で示した図が図２２−Ａおよび図２２−Ｂである。さらに、この入出力関係をFETの動作状態をもとに示したのが表５−１および表５−２である。
【００５９】
図２２−Ａに示した特性は、「前記第１のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間地より小さく、前記第２のインバータの論理閾値電圧値が前記正極性の電源電圧値と前期負極性の電源電圧値の中間値より大きい」場合の図であり、この場合の動作を示したのが表５−１である。
【００６０】
一方、図２２−Ｂに示した特性は、「前記第１のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間地より大きく、前記第２のインバータの論理閾値電圧値が前記正極性の電源電圧値と前期負極性の電源電圧値の中間値より小さい」場合の図であり、この場合の動作を示したのが表５−２である。
このように、したがって、どちらの表現でも同じ機能を達成する。
【００６１】
ただし、論理演算の機能としては同じであるが、消費電力の点において大きな違いがある。すなわち、領域βにおいて、下記表５−２に示してあるような論理閾値電圧の場合はＡ、ＢのＦＥＴ共にＯＦＦとなり、電流が流れない。しかし、下記表５−１の場合はＡ、ＢのＦＥＴ共にＯＮとなり電流が流れ、消費電流増加につながる。
【００６２】
表５−１    動作を示した表（その１）
0003721373.tif 000006
ただし、L：Low、H：High、M：Middle（０ｖ）を表す。
【００６３】
表５−２    動作を示した表（その２）
0003721373.tif 000007
ただし、L：Low、H：High、M：Middle（０ｖ）を表す。
【００６４】
更に、ｍ個の単位回路を備える第１の出力端子に接続された、前記発明１１に対応する正規化回路図を図２３に示す。ここで、第（２ｍ＋５）のＮ型ＦＥＴおよび第（２ｍ＋６）のＮ型ＦＥＴからなる回路は、回路中の、第（２ｍ＋４）のＰ型ＦＥＴおよび第（２ｍ＋４）のＮ型ＦＥＴが共にＯＦＦとなったとき、第２の出力端子が電圧的に「浮いた」状態になるのを防ぎ、回路動作を安定化させる目的を持つ。また、これ以外の時にはこれらのＦＥＴ（第（２ｍ＋５）のＮ型ＦＥＴと第（２ｍ＋６）のＮ型ＦＥＴ）は無くても良いので第（２ｍ＋４）の接点および第（２ｍ＋５）の接点からの信号によっていずれか一方あるいは共にＯＦＦとし第2の出力端子から切り離すことによってここへ流れる電流を遮断している。
また、ｍ個の単位回路を備える第１の出力端子に接続された、前記発明１２に対応する正規化回路図を図２４に示す。
【００６５】
＜バッファタイプの演算回路＞
【実施例８】
【００６６】
次に、実施例８として、インバータではなく、バッファタイプの入力演算部を示す。
図２５−Ａを参照頂きたい。本実施例では、Ｐ型ＦＥＴ2501とＮ型ＦＥＴ2502からなる第１のインバータ（2510）と、Ｐ型ＦＥＴ2503とＮ型ＦＥＴ2504からなる第２のインバータ（2520）の論理閾値を調整してある。（なお、Ｎ型ＦＥＴ2507およびＮ型ＦＥＴ2508からなる回路は、Ｐ型ＦＥＴ2505とＮ型ＦＥＴ2506が共にＯＦＦとなったとき、出力端子2516が電気的に「浮いた」状態になるのを防ぎ、Ｎ型ＦＥＴ2507およびＮ型ＦＥＴ2508は共にＯＮとなり、出力端子2516をゼロ電位に接地し、出力電圧を安定化させる目的をもつ。また、これ以外の時にはこれらのＦＥＴ（2507、2508）は無くても良いので接点2512および2518からの信号によっていずれか一方あるいは共にＯＦＦとし出力端子2516から切り離すことによってここへ流れる電流を遮断している。
【００６７】
入力電圧＝０Ｖのとき（図２５−Ｂ）に、第１のインバータのＰ型ＦＥＴ2501はＯＮ（導通状態）、Ｎ型ＦＥＴ2502はＯＦＦ（非導通状態）となり出力電圧＝３Ｖ、となる。一方、第２のインバータのＰ型ＦＥＴ2503はＯＦＦ（非導通状態）、Ｎ型ＦＥＴ2504はＯＮ（導通状態）となり、各部の電圧は同図に示すようになり、その結果、出力電圧＝０Ｖとなるように調整されている。
【００６８】
入力電圧＝−３Ｖのとき（図２５−Ｃ）は、第１のインバータのＰ型ＦＥＴ2501はＯＮ、Ｎ型ＦＥＴ2502はＯＦＦとなり、出力電圧＝３Ｖ、となる。一方、第２のインバータのＰ型ＦＥＴ2503はＯＮ、Ｎ型ＦＥＴ2504はＯＦＦとなり、各部の電圧は同図に示すようになり、その結果、出力電圧＝−３Ｖである。
【００６９】
また、入力電圧＝３Ｖのとき（図２５−Ｄ）は、第１のインバータのＰ型ＦＥＴ2501はＯＦＦ、Ｎ型ＦＥＴ2502はＯＮとなり、出力電圧＝−３Ｖ、となる。一方、第２のインバータのＰ型ＦＥＴ2503はＯＦＦ、Ｎ型ＦＥＴ2504はＯＮとなり、各部の電圧は同図に示すようになり、その結果、出力電圧＝３Ｖである。
【００７０】
このように構成すると、入出力電圧伝達特性は図２５−Ｅのようになる（シミュレーション結果）。入力レンジが広いことが分かる。
【００７１】
また、実施例１（図３−Ａ）や実施例３（図７−Ｂ）による正規化回路の場合に、入力電圧＝０Ｖのときに、インバータに電流が流れてしまうのとは対照的に、本実施例８（図２５−Ａ）では入力電圧＝０Ｖのときにも、第１のインバータ（2510）及び第２のインバータ（2520）は、それぞれ内部のＰ型ＦＥＴおよびＮ型ＦＥＴが完全にＯＦＦ（非導通）、または、ＯＮ（導通）となるため、電流値が小さくなる。電流が流れるのは図２５−Ｆ、Ｇのように入力電圧が−３Ｖと０Ｖとの間、及び０Ｖと３Ｖとの間を変化する際のみである。
【００７２】
ここで、図２５−Ａ乃至図２５−ＤにおけるＦＥＴ2507及び2508は、回路動作を安定化するために用いられるものであり、節点2512が＋３Ｖで2514が−３Ｖのときに、共にオン状態となって、出力端子2516をゼロ電位に接地し、それ以外の場合には、いずれか一方、または両方のＦＥＴが、オフ状態となって、出力端子2516を接地電位から開放するものである。
【００７３】
この実施例８は、実施例１〜６までの回路を入力演算回路とし、その出力に接続して正規化回路とすることも可能であるし、これ自体独立して、正規化回路不用の入力演算回路とすることも可能である。
【００７４】
また、実施例８の回路（図２５−Ａ）のうち、Ｎ型ＦＥＴ（2507、2508）を除いた回路（（ａ）部分）の出力を３個ワイヤド・オア接続した回路を図２６−Ａの（ｂ）に、当該回路の動作特性のシミュレーション結果を図２６−Ｂに示す。図２６−Ｂから、上述の表２に示した、３値３入力の場合の論理動作が実現することが確認できる。（図２６−Ａの右下の、ＦＥＴを上下方向に直列接続した回路は、図２６−Ａの右側の３つの回路の出力段のＰ型ＦＥＴおよびＮ型ＦＥＴが共にＯＦＦとなるとき、回路中の出力の節点が電圧的に「浮いた」状態になるのを防ぎ、回路動作を安定化させる目的を持つ。
【００７５】
なお、ｍ個の単位回路を備える第１の出力端子に接続された、前記発明１４に対応する正規化回路図を図２７に示す。同図は、基本となる回路（（ａ）部分）を（ｂ）のように表現し、その（ｂ）の回路を（ｃ）に示すように複数個用意し、それらの３個ずつの出力をそれぞれ、（ｃ）のように接続したものである。（同図（ｃ）部分右下の、ＦＥＴを上下方向に直列接続した回路も、回路中の節点が電圧的に「浮いた」状態になるのを防ぎ、回路動作を安定化させる目的を持つ。）
【００７６】
前記発明１４の記載の最終部分において、「（１）前記第（５ｊ−４）のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より小さく、前記第（５ｊ−３）のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より大きい、または、（２）前記第（５ｊ−４）のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より大きく、前記第（５ｊ−３）のインバータの論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より小さい」との記載が存在するが、このように、論理閾値を変更しても同じ動作となる理由を述べる。
【００７７】
ここで、前記発明１４は図２８のようにモデル化できる。この回路の動作を入出力関係で示した図が図２９−Ａおよび図２９−Ｂである。さらに、この入出力関係をＦＥＴの動作状態をもとに示したのが表６−１および表６−２である。
【００７８】
図２９−Ａに示した特性は、「（１）前記第（５ｊ−４）のインバータ（図中の曲線１）の論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より小さく、前記第（５ｊ−３）のインバータ（図中の曲線２）の論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より大きい」場合の図であり、この場合の動作を示したのが表６−１である。
【００７９】
一方、図２９−Ｂに示した特性は、「（２）前記第（５ｊ−４）のインバータ（図中の曲線１）の論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より大きく、前記第（５ｊ−３）のインバータ（図中の曲線２）の論理閾値電圧値が前記正極性の電源電圧値と前記負極性の電源電圧値の中間値より小さい」場合の図であり、この場合の動作を示したのが表６−２である。
このように、どちらの表現でも同じ機能を達成する。
【００８０】
ただし、論理演算の機能としては同じであるが、消費電力の点において大きな違いがある。すなわち、領域βにおいて、下記表６−２に示してあるような論理閾値電圧の場合はＡ、ＢのＦＥＴ共にＯＦＦとなり、電流が流れない。しかし、下記表６−１の場合はＡ、ＢのＦＥＴ共にＯＮとなり電流が流れ、消費電流増加につながる。
【００８１】
表６−１    動作を示した表（その１）
0003721373.tif 000008
ただし、L：Low、H：High、M：Middle（０ｖ）を表す。
【００８２】
表６−２    動作を示した表（その２）
0003721373.tif 000009
ただし、L：Low、H：High、M：Middle（０ｖ）を表す。
【００８３】
＜３値４入力の回路構成及び真理値表＞
以上、３値１入力、及び３値３入力の場合の実施例について説明してきたが、本発明に係る多値論理回路の入力数は３個に限らない。
図４、図８、図１１、において、入力を４個に増やせば３値４入力回路が実現でき、その出力に図１５、図１６、図１７、図１８−Ａ、等の正規化回路を接続すれば、その多値論理動作はより安定する。図２５−Ａの回路を４個用意して、それらの出力を共通の出力端子に接続し、その出力に図１８−Ａの正規化回路を接続してもよい。
さて、このようにして実現された３値４入力論理回路の真理値表を示したのが、以下の表７である。
【００８４】
表７  ３値４入力論理回路の真理値表
0003721373.tif 000010
0003721373.tif 000011
0003721373.tif 000012
【００８５】
上記表７において、Ｘ１＝Ｘ２＝−１のとき、Ｘ３とＸ４の間に、次の真理値関係をもたらす。
表８
0003721373.tif 000013
【００８６】
同様に、Ｘ１＝−１、Ｘ２＝０のとき、Ｘ３とＸ４の間に、次の真理値関係をもたらす。
表９
0003721373.tif 000014
【００８７】
以下同様に、Ｘ１とＸ２を制御信号として捉えると、回路のハードウェア自体は固定したまま、制御信号を変化させることによって、当該回路の論理動作を変更することが可能となる。
本発明における各実施例における３値多入力論理回路は、以上のような効果を持つものである。
【００８８】
なお、このようなインバータ回路の出力をｍ個ワイヤドＯＲした、３値ｍ入力の回路の入出力関係を一般式で表現すると以下のようになる。
【数１】
0003721373.tif 000015
ｍ入力の場合の一般式は、
で表現できる。
【００８９】
＜その他の多値論理回路の例＞
以下、上記の各実施例以外の他の論理回路（インバータタイプの演算回路）の例を示す。
なお、これらの出力に、上記実施例１（図３−Ａ）、実施例３（図７−Ｂ）、実施例５（図１０−Ａ）、および、実施例７（図１８−Ａ）のような、正規化回路を接続することによっても、やはり、その動作が安定化する。
【実施例９】
【００９０】
本実施例における回路図を図３０−Ａに示す。
この回路は上述の実施例１（図３−Ａ）のそれと類似するが、実施例１において上段のＰ型ＦＥＴの入力と、下段のＮ型ＦＥＴの入力が共通に接続（301）され、同じ入力信号が加えられているのに対し、本実施例においては、上段のＰ型ＦＥＴ（3005）にＸ１という入力、下段のＮ型ＦＥＴ（3007）にはＸ２という入力が別個に加えられている点が異なる。
【００９１】
本実施例の回路の出力特性の測定結果を図３０−Ｂに示す。
なお、グラフ上から入力Ｘ１、Ｘ２を示し、一番下のグラフが出力のグラフである。また、以後の各実施例における、回路動作のシミュレーションは、以下のような緒元を持つシミュレータを使用した。
【００９２】
表１０    シミュレータの緒元
0003721373.tif 000016
【００９３】
また、Ｘ１とＸ２との間の真理値表を以下の表１１に示す。
表１１  実施例９におけるＸ１とＸ２との間の真理値表
0003721373.tif 000017
【００９４】
本実施例において、回路の入力端子Ｘ２を０Ｖに接地し、入力端子Ｘ１のみにおいて入力電圧を変化させると（図３０−Ｃ参照）、以下の表１２のような動作を行う。
表１２  実施例９においてＸ２端子を接地した場合の入出力関係
0003721373.tif 000018
【００９５】
このように、Ｘ２端子を接地すれば、実施例１とは異なる回路構成で、３値１入力のインバータが達成される。
同様に、Ｘ１端子を接地すれば、実施例１とは異なる回路構成で、３値１入力のインバータが達成される。
なお、本実施例９の図３０−Ａ、３０−Ｃ、にそれぞれ対応する、前記発明４、１６に対応する回路図を、図３０−Ｄ、図３０−Ｅ、に示す。
【実施例１０】
【００９６】
本実施例における回路図を図３１−Ａ及び図３１−Ｂに示す。
これらの回路で使用されるＦＥＴのスレッシュホールド電圧及び各パラメータは以下のとおりである。
【００９７】
表１３  ＦＥＴのスレッシュホールド電圧
0003721373.tif 000019
【００９８】
表１４  ＦＥＴの各パラメータ
0003721373.tif 000020
図３１−Ａの回路による回路動作のシミュレーション結果を、図３１−Ｃに示す。
また、図３１−Ａの回路によって達成される真理値表は以下の表１５の通りである。
【００９９】
表１５  実施例１０の図２３−Ａの回路におけるＸ１とＸ２との間の真理値表
0003721373.tif 000021
【０１００】
また、図３１−Ｂの回路によれば、３値ｍ入力が可能となり、
一般式は、
【数２】
0003721373.tif 000022
で表現できる。
なお、ｍ個の単位回路を備える、前記発明５に対応する回路図を、図３１−Ｄに示す。
【実施例１１】
【０１０１】
本実施例における回路図を図３２−Ａ及び図３２−Ｂに示す。
これらの回路で使用されるＦＥＴのスレッシュホールド電圧及び各パラメータは以下のとおりである。
【０１０２】
表１６  ＦＥＴのスレッシュホールド電圧
0003721373.tif 000023
【０１０３】
表１７  ＦＥＴの各パラメータ
0003721373.tif 000024
【０１０４】
図３２−Ａの回路による回路動作のシミュレーション結果を、図３２−Ｃに示す。
また、図３２−Ａの回路によって達成される真理値表は以下の表１８の通りである。
【０１０５】
表１８  実施例１１の図２４−Ａの回路におけるＸ１とＸ２との間の真理値表
0003721373.tif 000025
【０１０６】
また、図３２−Ｂの回路によれば、３値ｍ入力が可能となり、
一般式は、
【数３】
0003721373.tif 000026
で表現できる。
なお、ｍ個の単位回路を備える、前記発明６に対応する回路図を、図３２−Ｄに示す。
【図面の簡単な説明】
【０１０７】
【図１】従来の多値論理回路の例。
【図２】Ｎ型ＦＥＴの電圧電流特性。
【図３−Ａ】本発明の第１の実施例。
【図３−Ｂ】本発明の第１の実施例における動作シミュレーション結果（入力電圧−出力電圧）。
【図３−Ｃ】本発明の第１の実施例における動作シミュレーション結果（入力電圧−電流値）。
【図４】発明１に対応する回路。
【図５】本発明の第２の実施例。
【図６】２値ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、回路の実現例。
【図７−Ａ】挿入抵抗を用いた本発明の第３の実施例。
【図７−Ｂ】挿入抵抗をＦＥＴに置換した本発明の第３の実施例。
【図７−Ｃ】本発明の第３の実施例における動作シミュレーション結果（入力電圧−出力電圧）。
【図８】本発明の第４の実施例。
【図９】発明２に対応する回路。
【図１０−Ａ】本発明の第５の実施例。
【図１０−Ｂ】本発明の第５の実施例における動作シミュレーション結果（入力電圧−出力電圧）。
【図１０−Ｃ】本発明の第５の実施例における動作シミュレーション結果（入力電圧−電流値）。
【図１１】本発明の第６の実施例。
【図１２】発明３に対応する回路。
【図１３】「出力正規化回路」によって「ずれ」が補正される理由の説明図（仮想入出力伝達特性１）。
【図１４】「出力正規化回路」によって「ずれ」が補正される理由の説明図（仮想入出力伝達特性２）。
【図１５】発明７に対応する正規化回路。
【図１６】発明８に対応する正規化回路。
【図１７】発明９に対応する正規化回路。
【図１８−Ａ】本発明の第７の実施例。
【図１８−Ｂ】本発明の第７の実施例における、第１のインバータおよび第２のインバータの動作特性（入力電圧−出力電圧）。
【図１８−Ｃ】本発明の第７の実施例における、入出力電圧伝達特性（入力電圧−出力電圧）。
【図１９−Ａ】実施例４（図８）の３値３入力の回路の出力に、実施例７（図１８−Ａ）を出力正規化回路として接続した場合の回路図。
【図１９−Ｂ】図１９−Ａの回路の動作シミュレーション結果。
【図２０】発明１０に対応する正規化回路図。
【図２１】発明１０をモデル化した回路。
【図２２−Ａ】発明１０をモデル化した回路の入出力特性１。
【図２２−Ｂ】発明１０をモデル化した回路の入出力特性２。
【図２３】発明１１に対応する正規化回路図。
【図２４】発明１２に対応する正規化回路図。
【図２５−Ａ】本発明の第８の実施例（バッファタイプの入力演算部）。
【図２５−Ｂ】入力電圧＝０Ｖのときの本発明の第８の実施例の動作説明。
【図２５−Ｃ】入力電圧＝−３Ｖのときの本発明の第８の実施例の動作説明。
【図２５−Ｄ】入力電圧＝３Ｖのときの本発明の第８の実施例の動作説明。
【図２５−Ｅ】本発明の第８の実施例の入出力電圧伝達特性（入力電圧−出力電圧）。
【図２５−Ｆ】本発明の第８の実施例の動作シミュレーション結果入力電圧−電流値）。
【図２５−Ｇ】本発明の第８の実施例の動作シミュレーション結果入力電圧−電流値）。
【図２６−Ａ】実施例８の回路（図２５−Ａ）のうち、Ｎ型ＦＥＴ（2507、2508）を除いた回路（（ａ）部分）の出力を３個ワイヤド・オア接続した回路（（ｂ）部分）。
【図２６−Ｂ】図２６−Ａの回路の動作特性のシミュレーション結果。
【図２７】発明１４に対応する正規化回路。
【図２８】発明１４をモデル化した回路。
【図２９−Ａ】発明１２をモデル化した回路の入出力関係１。
【図２９−Ｂ】発明１２をモデル化した回路の入出力関係２。
【図３０−Ａ】本発明の第９の実施例。
【図３０−Ｂ】実施例９の回路の出力特性のシミュレーション結果。
【図３０−Ｃ】実施例９において、回路の入力端子Ｘ２を０Ｖに接地し、入力端子Ｘ１のみにおいて入力電圧を変化させた場合の回路図。
【図３０−Ｄ】発明４に対応する回路図。
【図３０−Ｅ】発明１６に対応する回路図。
【図３１−Ａ】本発明の第１０の実施例（その１）。
【図３１−Ｂ】本発明の第１０の実施例（その２）。
【図３１−Ｃ】図３１−Ａの回路による回路動作のシミュレーション結果。
【図３１−Ｄ】発明５に対応する回路図。
【図３２−Ａ】本発明の第１１の実施例（その１）。
【図３２−Ｂ】本発明の第１１の実施例（その２）。
【図３２−Ｃ】図３２−Ａの回路による回路動作のシミュレーション結果。
【図３２−Ｄ】発明６に対応する回路図。
【符号の説明】
【０１０８】
401、403、405、901、903、905、1201、1203、1205、1207、1209  正極性の電源端子
407、409、411、907、909、911、1211、1213、1215、1217、1219  負極性の電源端子
【図１】
0003721373.tif 000027
【図２】
0003721373.tif 000028
【図３−Ａ】
0003721373.tif 000029
【図３−Ｂ】
0003721373.tif 000030
【図３−Ｃ】
0003721373.tif 000031
【図４】
0003721373.tif 000032
【図５】
0003721373.tif 000033
【図６】
0003721373.tif 000034
【図７−Ａ】
0003721373.tif 000035
【図７−Ｂ】
0003721373.tif 000036
【図７−Ｃ】
0003721373.tif 000037
【図８】
0003721373.tif 000038
【図９】
0003721373.tif 000039
【図１０−Ａ】
0003721373.tif 000040
【図１０−Ｂ】
0003721373.tif 000041
【図１０−Ｃ】
0003721373.tif 000042
【図１１】
0003721373.tif 000043
【図１２】
0003721373.tif 000044
【図１３】
0003721373.tif 000045
【図１４】
0003721373.tif 000046
【図１５】
0003721373.tif 000047
【図１６】
0003721373.tif 000048
【図１７】
0003721373.tif 000049
【図１８−Ａ】
0003721373.tif 000050
【図１８−Ｂ】
0003721373.tif 000051
【図１８−Ｃ】
0003721373.tif 000052
【図１９−Ａ】
0003721373.tif 000053
【図１９−Ｂ】
0003721373.tif 000054
【図２０】
0003721373.tif 000055
【図２１】
0003721373.tif 000056
【図２２−Ａ】
0003721373.tif 000057
【図２２−Ｂ】
0003721373.tif 000058
【図２３】
0003721373.tif 000059
【図２４】
0003721373.tif 000060
【図２５−Ａ】
0003721373.tif 000061
【図２５−Ｂ】
0003721373.tif 000062
【図２５−Ｃ】
0003721373.tif 000063
【図２５−Ｄ】
0003721373.tif 000064
【図２５−Ｅ】
0003721373.tif 000065
【図２５−Ｆ】
0003721373.tif 000066
【図２５−Ｇ】
0003721373.tif 000067
【図２６−Ａ】
0003721373.tif 000068
【図２６−Ｂ】
0003721373.tif 000069
【図２７】
0003721373.tif 000070
【図２８】
0003721373.tif 000071
【図２９−Ａ】
0003721373.tif 000072
【図２９−Ｂ】
0003721373.tif 000073
【図３０−Ａ】
0003721373.tif 000074
【図３０−Ｂ】
0003721373.tif 000075
【図３０−Ｃ】
0003721373.tif 000076
【図３０−Ｄ】
0003721373.tif 000077
【図３０−Ｅ】
0003721373.tif 000078
【図３１−Ａ】
0003721373.tif 000079
【図３１−Ｂ】
0003721373.tif 000080
【図３１−Ｃ】
0003721373.tif 000081
【図３１−Ｄ】
0003721373.tif 000082
【図３２−Ａ】
0003721373.tif 000083
【図３２−Ｂ】
0003721373.tif 000084
【図３２−Ｃ】
0003721373.tif 000085
【図３２−Ｄ】
0003721373.tif 000086