(57)【特許請求の範囲】
【請求項１】
定電流源により作られる信号電流の流れる方向を切換えることによって信号を伝送する、ＤＣ的な差動振幅が実使用する周波数におけるＡＣ的な差動振幅よりも２倍以上大きい、ＬＶＤＳドライバーを用いたドライバ回路装置において、
前記ＬＶＤＳドライバーに複数の電流源トランジスタを並列に設け、前記ＬＶＤＳドライバーの入力信号がアイドル状態にあるか否かの動作状態を検知することによって、上記各電流源トランジスタのオン、オフを制御し、これにより前記信号電流の値を制御することを特徴とするドライバ回路装置。
【請求項２】
定電流源により作られる信号電流の流れる方向を切換えることによって信号を伝送する、ＤＣ的な差動振幅が実使用する周波数におけるＡＣ的な差動振幅よりも２倍以上大きい、ＬＶＤＳドライバーを用いたドライバ回路装置において、
前記ＬＶＤＳドライバーにおける定電流源トランジスタにバイアスを加えるバイアス回路を有し、このバイアス回路は、前記ＬＶＤＳドライバーの入力信号がアイドル状態あるか否かの動作状態を検知することによって出力するバイアスを変化させ、これにより前記信号電流の値を制御することを特徴とするドライバ回路装置。
【請求項３】
前記バイアス回路は、高圧側及び低圧側電源間に接続されたコントロールトランジスタと、このコントロールトランジスタのコントロール端子に加えるコントロール信号を出力するコントロール信号出力回路とを有し、このコントロール回路において回路に接続される抵抗の数を、前記動作状態に応じて変えることにより、前記コントロール信号を変化させて前記バイアスを変化させ、これにより前記信号電流の値を制御する、請求項２記載のドライバ回路装置。
【請求項４】
前記バイアス回路は、高圧側及び低圧側電源間に並列に接続された複数のコントロールユニットを有し、前記各コントロールユニットは直列に接続されたコントロールトランジスタとスイッチトランジスタとを有し、前記動作状態に応じて前記各コントロールユニット中の前記スイッチトランジスタのオン、オフを決め、これにより前記バイアス回路から出力される前記バイアスを変化させて前記信号電流の値を制御する、請求項２のドライバ回路装置。
【請求項５】
入力端への入力信号に応じて、第１出力端と第２出力端を、それぞれ、第１出力電位及び第２出力電位とし、前記第１、第２出力電位は、前記入力信号に応じた差動信号を形成するものである、出力回路と、
前記出力回路へ動作電源を供給するものであり、一端が電源端子に、他端が前記出力回路に接続されており、複数の電源供給回路を有し、前記複数の電源供給回路は、前記電源端子と前記出力回路間に、それぞれ、並列に接続されており、前記各電源供給回路は、前記電源端子と前記出力回路との間をオン、オフするスイッチを有し、オンする前記スイッチの数は、前記入力信号の周波数に応じて決められる、電源供給回路と、
を有し、
前記各電源供給回路は、前記各スイッチに直列に接続され且つゲートにバイアスが加えられている、トランジスタをさらに備える、ドライバ回路装置。
【請求項６】
インターフェースであって、
入力端へ入力信号が加えられ、前記入力信号に応じた第１出力電位、第２出力電位を、第１、第２出力端にそれぞれ出力し、前記第１、第２出力電位が差動信号をなす、ドライバブロックと、
前記差動信号に応じた電流を往、復させ、往路伝送線及び復路伝送線を有し、
それぞれ、前記第１及び第２出力端につながっている、伝送回路と、
前記往路、復路伝送線につながっており、前記往路伝送線から、前記入力信号に対応する信号電流を受け、前記復路伝送線に前記信号電流を流出させ、前記信号電流に応じた出力信号を出力する、レシーバブロックと、を有し、
前記ドライバブロックは、
入力端への入力信号に応じて、第１出力端と第２出力端を、それぞれ、第１出力電位及び第２出力電位とし、前記第１、第２出力電位は、前記入力信号に応じた差動信号を形成するものである、出力回路と、
前記出力回路へ動作電源を供給するものであり、一端が電源端子に、他端が前記出力回路に接続されており、複数の電源供給回路を有し、前記複数の電源供給回路は、前記電源端子と前記出力回路間に、それぞれ、並列に接続されており、前記各電源供給回路は、前記電源端子と前記出力回路との間をオン、オフするスイッチを有し、オンする前記スイッチの数は、前記入力信号の周波数に応じて決められる、電源供給回路と、
を有し、
前記オンするスイッチの数を変えることにより、前記電源供給回路から前記出力回路へ加える電流値を変え、
前記各電源供給回路は、前記各スイッチに直列に接続され且つゲートにバイアスが加えられている、トランジスタをさらに備える、インターフェース。
【請求項７】
ドライバ回路装置であって、
入力端への入力信号に応じて、第１出力端と第２出力端を、それぞれ、第１出力電位及び第２出力電位とし、前記第１、第２出力電位は、前記入力信号に応じた差動信号を形成するものである、出力回路と、
前記出力回路へ動作電源を供給するものであり、一端が電源端子に、他端が前記出力回路に接続されており、複数の電源供給回路を有し、前記複数の電源供給回路は、前記電源端子と前記出力回路間に、それぞれ、並列に接続されており、前記各電源供給回路は、前記電源端子と前記出力回路との間をオン、オフするスイッチを有し、オンする前記スイッチの数は、前記入力信号の周波数に応じて決められる、電源供給回路と、
を有し、
前記オンするスイッチの数を変えることにより、前記電源供給回路から前記出力回路へ加える電流値を変え、
前記各電源供給回路は、前記各スイッチに直列に接続され且つゲートにバイアスが加えられている、トランジスタをさらに備える、ドライバ回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はドライバ回路装置及びインターフェースに係り、特に、高速小振幅インターフェースに用いられるドライバ回路において、高速信号の伝送を実現するための回路構成に関する。
【０００２】
【従来の技術】
近年、小振幅信号の高速伝送用のインターフェースとしてＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｓ）が注目されている。このＬＶＤＳは、ＩＥＥＥの標準化小委員会の１つであるＰ１５９６．３において標準化作業が進められている差動小振幅インターフェースの規格である。この規格は、文献「ＩＥＥＥ  Ｄｒａｆｔ  Ｓｔａｎｄａｒｄ  ｆｏｒ  Ｌｏｗ−Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｓ  （ＬＶＤＳ）ｆｏｒ  Ｓｃａｌａｂｌｅ  Ｃｏｈｅｒｅｎｔ  Ｉｎｔｅｒｆａｃｅ  （ＳＣＩ）  Ｄｒａｆｔ  １．２０」（Ｊｕｌｙ  １３，  １９９５）に詳述されるところのものである。
【０００３】
図５は、このＬＶＤＳインターフェースを説明するための概念図である。
【０００４】
図において示すように、ドライバブロック３とレシーバブロック４の間は、往路伝送線８と復路伝送線９により結ばれている。往路伝送線８と復路伝送線９は電気的特性が等しい、いわゆる平衡伝送路を形成しており、この２本の伝送路により１つの信号の伝送を行うことが大きな特徴となっている。
【０００５】
ドライバブロック３は、ドライバチップ１を有し、入力端子１０から信号入力を行うようになっている。ドライバチップ１には高電位駆動抵抗５を介して高電位電源１４が接続され、低電位駆動抵抗６を介して低電位電源１５が接続されている。高電位駆動抵抗５の抵抗値ＲOHは５０Ω、低電位駆動抵抗６の抵抗値ＰOLも５０Ωである。
【０００６】
レシーバブロック４は、差動増幅回路を構成するレシーバチップ２を有し、出力端子１２から信号出力を行うようになっている。レシーバチップ２は高電位電源２９および低電位電源３０から電力の供給を受ける。なお、レシーバチップ２の終端抵抗７の抵抗値ＲT は１００Ωである。
【０００７】
また、往路伝送線８および復路伝送線９のインピーダンスＺｏはいずれも５０Ωである。
【０００８】
以上述べたような構成において、ドライバチップ１は入力端子１０からの入力信号に基づいて、往路伝送線８、復路伝送線９の間に電位差を生ずるような差動信号を生成する。これに対して、レシーバチップ２は往路伝送線８、復路伝送線９の間に生成された差動信号をＣＭＯＳレベルに変換し、これを出力端子１２から出力する。
【０００９】
ＬＶＤＳの原理は、ドライバチップ１側で発生した信号電流Ｉｓを、往路伝送線８と復路伝送線９の平衡伝送線と、レシーバチップ２側の終端抵抗７で形成されるループに流すことにより、終端抵抗７の部分に信号電圧を発生させて信号を伝送するものである。信号の“１”、“０”は、信号電流Ｉｓの流れる向きを切り替えることにより識別させる。
【００１０】
以上のような構成によれば、ドライバチップ１に流れる電流はほぼ一定であり、往路伝送線８および復路伝送線９を流れる信号電流Ｉｓは、大きさは同じで、向きが逆であるため、平衡伝送線全体の電流は“０”になるため、電流変動はほとんどない。
【００１１】
一方、レシーバチップ２も、電流切り替え型のコンパレータを用いるならば、伝送系全体での電流の変動はほとんど無いと考えてよい。
【００１２】
以上のような特性は、伝送系の電流変動によって生ずるノイズが小さいことを意味しており、隣接するポート間の伝送線どうしの干渉やＬＳＩ間の同時スイッチング干渉が小さいため、２００ＭＨｚ以上といった高速信号の伝送に適している。
【００１３】
ちなみに、ＬＶＤＳにおいては、信号電流Ｉｓは３ｍＡ程度であり、終端抵抗７の両端の電圧、つまり信号振幅は３００ｍＶ程度とされている。
る。
【００１４】
さて、図５の構成において、ドライバブロック３は図６のような回路により実現できる。
【００１５】
図６において示すように、入力端子１０からの入力信号は、インバータ１６を介して入力される。インバータ１６の出力は、トランジスタ５０、５１によるバッファ回路を経て、インバータ１９で反転されて、トランジスタ５２および５７のゲートに入力される。インバータ１６の出力は、併せて、インバータ１７、１８を通じて、非反転のままトランジスタ５３および５６のゲートに入力される。なお、トランジスタ５０、５１によるバッファ回路は、併行して信号が伝送されるインバータ１７の時間遅れ分を補償するためのものである。
【００１６】
トランジスタ５２、５６のドレインはトランジスタ５４のドレインに接続される。トランジスタ５４はそのソースを高電位電源１４に接続され、そのゲートをバイアス入力端子２１に接続される。
【００１７】
一方、トランジスタ５３、５７のソースはトランジスタ５５のドレインに接続される。トランジスタ５５はそのゲートを、そのドレインに接続され、ソースを低電位電源１５に接続される。
【００１８】
トランジスタ５２のソースと、トランジスタ５３のドレインは共通接続され、出力端子１３に接続される。出力端子１３は、図５の往路伝送線８に接続されることになる。
【００１９】
一方、トランジスタ５６のソースと、トランジスタ５７のドレインは共通接続され、出力端子１３Ｂに接続される。出力端子１３Ｂは、図５の復路伝送線９に接続されることになる。
【００２０】
以上の構成において、バイアス入力端子２１にバイアスを与えられているトランジスタ５４が、図５における高電位駆動抵抗５の役割を果たし、トランジスタ５５が、図５におけるトランジスタ６９の役割を果たすことになる。
【００２１】
また、図５の構成において、レシーバブロック４は図７のような回路により実現できる。
【００２２】
図７に示すように、往路伝送線８に接続される入力端子１１はトランジスタ６６のゲートに接続される。一方、復路伝送線９に接続される入力端子１１Ｂはトランジスタ６０のゲートに接続される。トランジスタ６０、６７のソースは、トランジスタ６１ののドレインに接続される。トランジスタ６１のゲートは、バイアス入力端子２２に接続され、ソースは高電位電源２９に接続される。
【００２３】
トランジスタ６０のドレインはトランジスタ６２のソースとゲート、トランジスタ６３のゲート、トランジスタ６４のドレイン、およびトランジスタ５９のゲートに接続される。
【００２４】
トランジスタ６６のドレインはトランジスタ６５のソースとゲート、トランジスタ６４のゲート、トランジスタ６３のドレイン、およびトランジスタ６８のゲートに接続される。
【００２５】
トランジスタ６２、６３、６４、６５、５９、６８のソースは、低電位電源３０に接続される。
【００２６】
トランジスタ５９のドレインは、トランジスタ５８のドレインおよびソースと、トランジスタ６７のゲートに接続される。一方、トランジスタ５８のソースは高電位電源２９に接続される。
【００２７】
また、トランジスタ６７のソースは高電位電源２９に接続され、トランジスタ６７のドレインは、トランジスタ６８のドレインに接続される。なお、トランジスタ６７、６８のドレインは、出力端子１２に接続される。
【００２８】
また、図６、図７に示したドライバブロック３およびレシーバブロック４では、それぞれの電流を規定するために、電流バイアス回路が用いられているが、その回路構成の一例を図８に示す。
【００２９】
さて、図８において、バイアス出力端子３１は、トランジスタ７３のゲート、ドレインと、トランジスタ７４のドレインから導出される。トランジスタ７３のソースは高電位電源に接続され、トランジスタ７４のソースは低電位電源に接続される。
【００３０】
トランジスタ７４のゲートは、トランジスタ７１のドレインおよび、トランジスタ７２のドレインとゲートに接続される。トランジスタ７１のソースは高電位電源に接続され、トランジスタ７２のソースは低電位電源に接続される。
【００３１】
トランジスタ７１のゲートは、トランジスタ６９のゲートとドレインに接続され、トランジスタ７２のゲートはトランジスタ７０のゲートに接続される。トランジスタ６９のソースは高電位電源に接続され、トランジスタ７０のソースは、抵抗２６を通じて、低電位電源に接続される。
【００３２】
なお、図８の電流バイアス回路のバイアス出力端子３１からの出力信号は、図６のバイアス入力端子２１へのバイアス入力、図７のバイアス入力端子２２へのバイアス入力として用いられる。
【００３３】
【発明が解決しようとする課題】
さて、以上のような構成においては、４００ＭＨｚ以上といった高速な信号を伝送する場合、一般的に使用されるパッケージのピンに付加している１０ｐＦ前後の寄生容量ですら問題になってくる。つまり、このような寄生容量を駆動するには、３〜４ｍＡ程度の信号電流のみでは不十分であり、信号の周波数が高いと、高電位および低電位の電源電圧レベルまで十分な振幅を得られない。このため、信号レベルが、ＬＶＤＳで規定されている３００ｍＶ程度の振幅にフルスィングしないうちに次のサイクルに推移してしまう。
【００３４】
つまり、レシーバ側では、信号を受信する差動振幅は、直流的に予測される値よりも小さくなるため、感度を上げるための特別な回路構成が必要になってくる。その結果、回路を構成するためのチップ面積が増大したり、電流消費の増大が避けられない。
【００３５】
ＬＶＤＳが想定しているようなバックプレーン伝送環境や、ゲーブル伝送環境においては、差動振幅が２００ｍＶ以下になってしまうような場合、外部からのノイズに耐えられなくなってしまう可能性が高い。
【００３６】
つまり、４００ＭＨｚ以上の高速信号の伝送のためには、パッケージの寄生容量を充分高速に充放電し、高速動作を実現し、交流的な差動振幅を確保するための対策が必要とされている。
【００３７】
本発明は、上記のような従来技術の問題点を解消し、ＬＶＤＳインターフェースに用いられる定電流駆動型ドライバにおいて、パッケージのピンに付加している寄生容量を充分に高速に充放電し、高速伝送動作を確保し、レシーバが充分に受信できるようなＡＣ的な差動振幅を実現できるドライバ回路装置を提供することを目的とする。
【００３８】
本発明のドライバ回路装置は、入力端への入力信号に応じて、第１出力端と第２出力端を、それぞれ、第１出力電位及び第２出力電位とし、前記第１、第２出力電位は、前記入力信号に応じた差動信号を形成するものである、出力回路と、前記出力回路へ動作電源を供給するものであり、一端が電源端子に、他端が前記出力回路に接続されており、複数の電源供給回路を有し、前記複数の電源供給回路は、前記電源端子と前記出力回路間に、それぞれ、並列に接続されており、前記各電源供給回路は、前記電源端子と前記出力回路との間をオン、オフするスイッチを有し、オンする前記スイッチの数は、前記入力信号の周波数に応じて決められる、電源供給回路と、有し、前記各電源供給回路は、前記各スイッチに直列に接続され且つゲートにバイアスが加えられている、トランジスタをさらに備える、ドライバ回路装置を提供するものである。
【００３９】
さらに、本発明のドライバ回路装置は、インターフェースであって、入力端へ入力信号が加えられ、前記入力信号に応じた第１出力電位、第２出力電位を、第１、第２出力端にそれぞれ出力し、前記第１、第２出力電位が差動信号をなす、ドライバブロックと、前記差動信号に応じた電流を往、復させ、往路伝送線及び復路伝送線を有し、それぞれ、前記第１及び第２出力端につながっている、伝送回路と、前記往路、復路伝送線につながっており、前記往路伝送線から、前記入力信号に対応する信号電流を受け、前記復路伝送線に前記信号電流を流出させ、前記信号電流に応じた出力信号を出力する、レシーバブロックと、を有し、前記ドライバブロックは、入力端への入力信号に応じて、第１出力端と第２出力端を、それぞれ、第１出力電位及び第２出力電位とし、前記第１、第２出力電位は、前記入力信号に応じた差動信号を形成するものである、出力回路と、前記出力回路へ動作電源を供給するものであり、一端が電源端子に、他端が前記出力回路に接続されており、複数の電源供給回路を有し、前記複数の電源供給回路は、前記電源端子と前記出力回路間に、それぞれ、並列に接続されており、前記各電源供給回路は、前記電源端子と前記出力回路との間をオン、オフするスイッチを有し、オンする前記スイッチの数は、前記入力信号の周波数に応じて決められる、電源供給回路と、を有し、前記オンするスイッチの数を変えることにより、前記電源供給回路から前記出力回路へ加える電流値を変え、前記各電源供給回路は、前記各スイッチに直列に接続され且つゲートにバイアスが加えられている、トランジスタをさらに備える、インターフェースを提供するものである。
さらに、本発明のドライバ回路装置は、ドライバ回路装置であって、入力端への入力信号に応じて、第１出力端と第２出力端を、それぞれ、第１出力電位及び第２出力電位とし、前記第１、第２出力電位は、前記入力信号に応じた差動信号を形成するものである、出力回路と、前記出力回路へ動作電源を供給するものであり、一端が電源端子に、他端が前記出力回路に接続されており、複数の電源供給回路を有し、前記複数の電源供給回路は、前記電源端子と前記出力回路間に、それぞれ、並列に接続されており、前記各電源供給回路は、前記電源端子と前記出力回路との間をオン、オフするスイッチを有し、オンする前記スイッチの数は、前記入力信号の周波数に応じて決められる、電源供給回路と、有し、前記オンするスイッチの数を変えることにより、前記電源供給回路から前記出力回路へ加える電流値を変え、前記各電源供給回路は、前記各スイッチに直列に接続され且つゲートにバイアスが加えられている、トランジスタをさらに備える、ドライバ回路装置を提供するものである。
【００４０】
【発明の実施の形態】
本発明の実施の形態を説明するに先立ち、本発明を原理的な観点から説明する。
【００４１】
本発明のドライバ回路装置では、ＬＶＤＳインターフェースに用いられる定電流駆動型ドライバにおいて、パッケージのピンに付加している寄生容量を充分に高速に充放電するために、ドライバの信号電流を増加させ、直流的な信号レベルを、差動振幅を予め規格を外れた大きなものにしておき、高速動作を開始する際には、ＡＣ的に規格に合致した信号レベルの差動振幅を保証するように回路を構成する。一方、長サイクルにわたって信号の変化がない場合に備えて、信号電流を作っている電流源またはバイアス回路に切り替え手段を設けておき、電流量の増大を抑制する。
【００４２】
つまり、図４の説明図に示すように、高速化のために信号電流を３ｍＡの２倍の６ｍＡとして供給するようにしておく。その結果、ドライバのＤＣロウレベルであるＶＯＬレベルはＮＭＯＳトランジスタによる負荷素子なので、電流の増加によりそれ程大きなレベルの変動はないが、ドライバのＤＣハイレベルであるＶＯＨレベルおよびドライバのＤＣ差動振幅であるＶＯＤは、約２倍の６００ｍＡ程度に増大する。
【００４３】
さて、図４の状態遷移を見ると、ＤＣレベルからＡＣレベルに移る時には、若干の遅延ＤＥＬが発生する。しかし、この状態遷移時の初期のクロック信号を用いないようにすることにより、弊害を無くすことができる。
【００４４】
また、信号停滞時間の大小により遷移時間が異なる場合がある。これは、特にＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−Ｚｅｒｏ）のデータを伝送する場合に問題となるが、このような形式のデータの場合、データの最大周波数は、クロック周波数の半分であるため、問題とならない。
【００４５】
さて、図４に示すような波形では、ＡＣ的な差動最大振幅は、ＤＣ的に定義される振幅の約半分であり、波形としては台形ではなく正弦波もしくは三角波に近いものとなる。しかしながら、レシーバに用いられるコンパレータがそれ程まで感度を上げる必要なしに受信することができるため、高速化においては有効である。
【００４６】
さて、ドライバ側では、３ｍＡの電流を６ｍＡに増大させる訳であるから、当然消費電力の増大という問題が発生する。つまり、クロック信号が送信されていないアイドル状態では、ドライバの直流電流６ｍＡが無駄に流れていることになる。つまり、アイドル状態では、信号を保持するために必要な最低限度の電流が流れていればよく、高速クロック伝送時に必要な電流の半分程度の電流でよい。この場合、全電流をカットするという方法も考えられるが、復帰の遅れのことや、レシーバ側に差動電位を与えておかないと動作不安定になること、などを考えると得策ではない。
【００４７】
したがって、本発明においては、信号電流の切り替え手段により、クロック伝送期間には高速駆動力を保つために信号電流を増大させ、アイドル状態では電流値を低減させるようにした。
【００４８】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００４９】
図１は、本発明の実施例１のドライバ回路装置の回路図であり、特にドライバ回路の構成を例示するものである。
【００５０】
図１の基本的な構成は、図６に示す構成と同様であるが、異なるのは、バイアス入力端子２１からのバイアスをゲート入力とするトランジスタ５４に直列に、制御信号入力端子２４からの制御信号をゲート入力とするトランジスタ７６を接続した点と、トランジスタ５４に並列にバイアス入力端子２３からのバイアスをゲート入力とするトランジスタ７５を配置し、さらにこのトランジスタ７５に直列に、制御信号入力端子２５からの制御信号をゲート入力とするトランジスタ７７を接続した点である。その他の構成は、図６と同様であるため、説明は省略する。
【００５１】
以上述べたような構成において、図８（あるいは後述の図３）に示すような電流バイアス源からのバイアスをバイアス入力端子２１、２３に入力しておき、トランジスタ５４、７５により電流値を制限できるようにしておく。
【００５２】
一方、トランジスタ７６、７７のゲートに接続される制御信号入力端子２４、２５には、入力端子１０への信号の変動検出に基づく切り替え信号を与えるようにしておく。つまり、信号の変動がない場合は、アイドル状態と判断して、トランジスタ７６または７７のいずれかをＯＮさせるべく、制御信号入力端子２４、２５に信号を与え、信号の変動がある場合は、高速クロック伝送状態と判断して、トランジスタ７６および７７の両方をＯＮさせるべく、制御信号入力端子２４、２５に信号を与える。
【００５３】
つまり、信号の変動の少ないアイドル状態の場合、先にも述べたように、大きな駆動電流は必要なく、むしろ電力消費の低減のためには、少なければ少ないほどよい。この場合、制御信号入力端子２４、２５により、トランジスタ７６、７７のいずれか一方だけをＯＮさせる。その結果、出力端子１３、１３Ｂに流れる信号電流は、例えば、３ｍＡに制限され、アイドル状態での電力消費を低減させることが可能になる。
【００５４】
一方、信号の変動が高速で行われる高速信号伝送状態の場合、先にも述べたように、寄生容量を駆動してなお充分な信号の振幅を得るためには、それなりの駆動電流が必要となってくる。この場合、制御信号入力端子２４、２５により、トランジスタ７６、７７の両方をＯＮさせる。その結果、出力端子１３、１３Ｂに流れる信号電流は、例えば、アイドル時の２倍の、６ｍＡに制御されることになる。その結果、高速での確実な信号の伝送が可能になる。
【００５５】
なお、このようなドライバ回路の構成は、入力端子１０および出力端子１３、１３Ｂに対応して１対１で適用できるために、複数のポートを有するインターフェースの場合、各ポート毎に制御可能である。
【００５６】
図２は、本発明の実施例２のドライバ回路装置の回路図であり、特にバイアス回路の構成を例示するものである。
【００５７】
図２の基本的な構成は、図８に示す構成と同様であるが、異なるのは、抵抗２６と低電位電源の間にトランジスタ７８を直列に接続し、このトランジスタ７８のゲートに制御信号入力端子２０から制御信号を与えるようにした点と、抵抗２６に並列に抵抗２７を配置し、更にこの抵抗２７と低電位電源の間にトランジスタ７９を直列に接続し、このトランジスタ７９のゲートに制御信号入力端子２８から制御信号を与えるようにした点である。
【００５８】
以上述べたような構成において、このドライバ回路装置に用いられる電流バイアス源からのバイアスは、図６（あるいは図１）に示すような構成のドライバ回路に供給される。
【００５９】
一方、トランジスタ７８、７９のゲートに接続される制御信号入力端子２０、２８には、図６の入力端子１０への信号の変動検出に基づく切り替え信号を与えるようにしておく。つまり、信号の変動がない場合は、アイドル状態と判断して、トランジスタ７８または７９のいずれかをＯＮさせるべく、制御信号入力端子２０、２８に信号を与え、信号の変動がある場合は、高速クロック伝送状態と判断して、トランジスタ７８および７９の両方をＯＮさせるべく、制御信号入力端子２０、２８に信号を与える。その結果、バイアス出力端子３１から出力される電流バイアス値は、図６の構成におけるトランジスタ５４の電流駆動力を変化させることができる。
【００６０】
つまり、信号の変動の少ないアイドル状態の場合、先にも述べたように、大きな駆動電流は必要なく、むしろ電力消費の低減のためには、少なければ少ないほどよい。この場合、制御信号入力端子２０、２８により、トランジスタ７８、７９のいずれか一方だけをＯＮさせる。その結果、バイアス出力端子３１から、図６のバイアス入力端子２１に与えられるバイアス値は、トランジスタ５４に流れる電流値を小さく制限することになる。結果として、図６のドライバ回路の出力端子１３、１３Ｂに流れる信号電流は、例えば、３ｍＡに制限され、アイドル状態での電力消費を低減させることが可能になる。
【００６１】
一方、信号の変動が高速で行われる高速信号伝送状態の場合、先にも述べたように、寄生容量を駆動してなお充分な信号の振幅を得るためには、それなりの駆動電流が必要となってくる。この場合、制御信号入力端子２０、２８により、トランジスタ７８、７９の両方をＯＮさせる。その結果、バイアス出力端子３１から、図６のバイアス入力端子２１に与えられるバイアス値は、トランジスタ５４に流れる電流値を大きく制御することになる。結果として、図６のドライバ回路の出力端子１３、１３Ｂに流れる信号電流は、例えば、アイドル時の２倍の、６ｍＡに制御されることになる。その結果、高速での確実な信号の伝送が可能になる。
【００６２】
なお、このようなバイアス回路により電流制御されるドライバ回路装置では、複数のポートを有するインターフェースの場合、全てのポートに対して、共通のバイアス回路により電流の制御が可能である。
【００６３】
図３は、本発明の実施例３のドライバ回路装置の回路図であり、特にバイアス回路の構成を例示するものである。
【００６４】
図３の基本的な構成は、図８に示す構成と同様であるが、異なるのは、トランジスタ７４と低電位電源の間にトランジスタ８０を直列に接続し、このトランジスタ８０のゲートに制御信号入力端子３２から制御信号を与えるようにした点と、トランジスタ７４と並列にトランジスタ８１を配置し、更にこのトランジスタ８１と低電位電源の間にトランジスタ８２を直列に接続、このトランジスタ８２のゲートに制御信号入力端子３３から制御信号を与えるようにした点である。
なお、図３において、トランジスタ８１、７４のそれぞれには、トランジスタ７２と同じ値の電流が流れる（ただし、これは、トランジスタ８１，７４，７２が同じ電流駆動能力の場合である。駆動能力が異なるときには、その能力に応じた比率で流れることになる。）。従って、トランジスタ７４のみのときに比べ、トランジスタ７４，８１に共に電流が流れるときには、ノード３１は２倍の電流駆動力を有することになる。
【００６５】
以上述べたような構成において、このドライバ回路装置に用いられる電流バイアス源からのバイアスは、図６（あるいは図１）に示すような構成のドライバ回路に供給される。
【００６６】
一方、トランジスタ８０、８２のゲートに接続される制御信号入力端子３２、３３には、図６の入力端子１０への信号の変動検出に基づく切り替え信号を与えるようにしておく。つまり、信号の変動がない場合は、アイドル状態と判断して、トランジスタ８０または８２のいずれかをＯＮさせるべく、制御信号入力端子３２、３３に信号を与え、信号の変動がある場合は、高速クロック伝送状態と判断して、トランジスタ８０および８２の両方をＯＮさせるべく、制御信号入力端子３２、３３に信号を与える。その結果、バイアス出力端子３１から出力される電流バイアス値は、図６の構成におけるトランジスタ５４の電流駆動力を変化させることができる。
【００６７】
本実施例の構成では、バイアス出力端子３１から図６のバイアス入力端子２１を通じてトランジスタ５４のゲートにバイアス電流を伝えるＮＭＯＳトランジスタの駆動力を、トランジスタ７４、８１の駆動個数により変化させ、トランジスタ５４の電流を切り替えようとするものである。
【００６８】
さて、以上のような構成において、図６の入力端子１０から入力される信号の変動の少ないアイドル状態の場合、先にも述べたように、大きな駆動電流は必要なく、むしろ電力消費の低減のためには、少なければ少ないほどよい。この場合、制御信号入力端子３２、３３により、トランジスタ８０、８２のいずれか一方だけをＯＮさせる。その結果、バイアス出力端子３１から、図６のバイアス入力端子２１に与えられるバイアス値は、トランジスタ７４、８１のいずれか一方によるものとなり、結果としてトランジスタ５４に流れる電流値を小さく制限することになる。したがって、図６のドライバ回路の出力端子１３、１３Ｂに流れる信号電流は、例えば、３ｍＡに制限され、アイドル状態での電力消費を低減させることが可能になる。
【００６９】
一方、信号の変動が高速で行われる高速信号伝送状態の場合、先にも述べたように、寄生容量を駆動してなお充分な信号の振幅を得るためには、それなりの駆動電流が必要となってくる。この場合、制御信号入力端子３２、３３により、トランジスタ８０、８２の両方をＯＮさせる。その結果、バイアス出力端子３１から、図６のバイアス入力端子２１に与えられるバイアス値は、トランジスタ７４、８１の両方によるものとなり、結果としてトランジスタ５４に流れる電流値が大きくなるように制御することになる。したがって、図６のドライバ回路の出力端子１３、１３Ｂに流れる信号電流は、例えば、アイドル時の２倍の、６ｍＡに制御されることになる。その結果、高速での確実な信号の伝送が可能になる。
【００７０】
なお、このようなバイアス回路により電流制御されるドライバ回路装置では、複数のポートを有するインターフェースの場合、全てのポートに対して、共通のバイアス回路により電流の制御が可能である。
【００７１】
なお、図１〜図３において、並列的に設けた回路の数を２としているが、これを図９〜図１１に示すようにｎまで拡張することができる。
以上に述べたところからわかるように、本発明は、図６の従来の回路に代えて図１又は図９の回路を用いることができるものである。また、図７の従来の回路に代えて図２又は図１０の回路を用い、用いた回路を図６又は図１の回路に接続することができる。さらに、図８の従来の回路に代え図３又は図１１の回路を用い、用いた回路を図６又は図１の回路に接続することができる。
【００７２】
【発明の効果】
以上述べたように、本発明は、定電流駆動型のＬＶＤＳドライバ及びそれを用いたインターフェースにおいて、ＬＶＤＳ規格で定められた３００ｍＶ程度の差動信号を作るに足りる信号電流よりも大きな信号電流により駆動力を高めてＡＣ的な差動信号振幅を確保すると共にクロック伝送を行わないアイドル状態では信号電流をＤＣ的にＬＶＤＳレベルとなるように制限するように構成したので、パッケージのピンの寄生容量を高速に充放電して、４００ＭＨｚ程度以上の高速信号の伝送を可能にすると共に、レシーバとして用いられるコンパレータの感度を著しく上げる必要を無くし、更に、ドライバ側の消費電力を必要に応じて制限することで消費電力を低減できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例１のドライバ回路装置のドライバ回路の回路図である。
【図２】本発明の実施例２のドライバ回路装置のバイアス回路の回路図である。
【図３】本発明の実施例３のドライバ回路装置のバイアス回路の回路図である。
【図４】本発明の実施例を説明するための信号の遷移状態の説明図である。
【図５】ＬＶＤＳインターフェースを説明するための概念図である。
【図６】従来のドライバ回路装置のドライバ回路の回路図である。
【図７】従来のドライバ回路装置のレシーバ回路の回路図である。
【図８】従来のドライバ回路装置のバイアス回路の回路図である。
【図９】図１の回路の変形例である。
【図１０】図２の回路の変形例である。
【図１１】図３の回路の変形例である。
【符号の説明】
１  ドライバチップ
２  レシーバチップ
３  ドライバブロック
４  レシーバブロッ  ク
５  高電位駆動抵抗
６  低電位駆動抵抗
７  終端抵抗
８  往路伝送線
９  復路伝送線
１０、１１、１１Ｂ  入力端子
１２、１３、１３Ｂ  出力端子
１４、２９  高電位電源
１５  ３０  低電位電源
１６、１７、１８、１９  インバータ
２０、２４、２５、２８、３２、３３  制御信号入力端子
２１、２２、２３  バイアス入力端子
２６、２７  抵抗
３１  バイアス出力端子
５０〜８２  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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