(57)【特許請求の範囲】
【請求項１】
（１）トレンチの形成領域に開口を有する第１のマスクを半導体基板上に形成する工程と、
（２）（ａ）第１のマスクの開口の内、異方性エッチ抑止層の形成を所望し、かつ同一の深さのトレンチに対応する開口以外を第２のマスクで覆い
（ｂ）第１及び第２のマスクを介してイオン注入することにより異方性エッチ抑止層を形成した後、第２のマスクを除去し
（ｃ）トレンチが３種以上の異なる深さからなる場合は、上記（ａ）及び（ｂ）工程を繰り返す
ことにより最も深いトレンチ以外のトレンチの底に相当する領域に少なくとも異方性エッチ抑止層を形成する工程と、
（３）異方性エッチ抑止層をエッチストッパーとして最も深いトレンチに対応する深さ半導体基板を異方性エッチングすることで、半導体基板に異なる深さのトレンチを同時に形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
第１のマスクがシリコン窒化膜からなる請求項１に記載の製造方法。
【請求項３】
トレンチを形成した後、少なくともトレンチを埋め込みうる厚さの絶縁膜を半導体基板上全面に形成する工程、第１のマスク上に形成される絶縁膜を化学的機械的研磨法により除去することで半導体基板上面を平坦化する工程を含む請求項１又は２に記載の製造方法。
【請求項４】
異方性エッチ抑止層が、最も深いトレンチの形成領域にも形成される請求項１〜３のいずれか１つに記載の製造方法。
【請求項５】
請求項１〜４のいずれか１つの方法により得られ、半導体基板に異なる深さのトレンチを絶縁膜で埋め込むことで形成された素子分離領域を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。更に詳しくは、本発明は、溝型素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法による素子分離領域を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
昨今のコンピューターをはじめとする電子機器の進歩に伴い、多数のトランジスタをはじめとする電気回路を集積した大規模集積回路（ＬＳＩ）が多様化されている。電子機器の性能は、ＬＳＩの性能によるところが大きく、ＬＳＩの性能は内蔵される各電気素子の微細化、高集積化により、より優れたものとなる。
従来では、各電気素子間の電気的分離（素子分離）に局所酸化法の一つであるＬＯＣＯＳ（ロコス）分離法が多く用いられてきた。しかし、ロコス分離法では、バーズピークと呼ばれる酸化膜の横方向への広がりが素子分離領域に生じ、素子分離領域の面積が減少するという問題があった。更に、狭い分離幅ではＬＯＣＯＳ分離法により形成される分離用酸化膜の膜厚が薄くなってしまうという問題があった。そのため、ＬＯＣＯＳ分離法は、高集積化に対しては有効な手段ではない。
【０００３】
そこで近年では、基板表面に浅いトレンチを形成し、このトレンチに絶縁膜を充填することにより素子分離領域を形成するＳＴＩ法が多く用いられるようになってきている。本法は、ＬＯＣＯＳ分離法にみられるようなバーズビークによる素子領域の減少、さらに狭い分離幅での酸化膜厚の減少といった欠点を抑えることが可能であり、高集積化に対して有効な手段である。
まず、下記に従来のＳＴＩ法を、ＳＴＩ法を用いたＭＯＳ形成を例に取り、断面図（図５（ａ）〜（ｃ）及び図６（ｄ）〜（ｆ））にて示す。
【０００４】
図５（ａ）において、シリコン基板２００上に熱酸化膜２０１を形成し、熱酸化膜２０１上にシリコン窒化膜２０２を形成した後、シリコン窒化膜２０２上にレジストパターン２０３を形成する。
次に、図５（ｂ）のように、レジストパターン２０３をマスクとして、シリコン窒化膜２０２、熱酸化膜２０１を異方性エッチングし、レジストパターン２０３のパターンをシリコン窒化膜２０２及び熱酸化膜２０１に転写する。その後、レジストパターン２０３は除去する。エッチング後にレジストパターンが消失しても、以降工程ではシリコン窒化膜により、シリコン基板へのパターンの転写が可能となる。
次に、図５（ｃ）に示したように、シリコン窒化膜２０２をマスクとして、シリコン基板２００の異方性エッチングを行い、シリコン基板２００の表面に浅いトレンチ２０４を形成し、複数の島状形成領域を形成する。
【０００５】
この図５（ｃ）における異方性エッチングについては、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いる。次に、熱酸化を行うことにより、シリコン基板２００上のトレンチ２０４側壁上に熱酸化膜２０５を形成する。
次に、図６（ｄ）に示すように、全面に埋め込み酸化膜２０６を堆積し、トレンチを埋め込んだ後、図６（ｅ）に示すように、上記酸化膜を化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化してから、図６（ｆ）に示すようにシリコン窒化膜２０２、熱酸化膜２０１を除去する。
【０００６】
以降工程で酸化膜除去により、素子分離領域の埋め込み酸化膜厚を減少（具体的な工程は省略）させた後に、素子領域の基板表面にゲート酸化膜を形成する。この後は、一般的なトランジスタの製造方法に準ずる。
しかしながら、このような従来の製造方法では、１種類の深さを持つトレンチしか形成できないという欠点があった。例えば、図７に示すように、浅いトレンチ２０７を必要とする機能回路２０９と、深いトレンチを２０８必要とする機能回路２１０を同一基板内に形成することが必要な場合、上記従来技術では困難であり、汎用性に欠ける。図中、２１１はゲート電極を意味する。
浅いトレンチを必要とする場合の例としては、素子分離領域の埋め込み酸化膜より下領域の一部にイオン注入を行うことにより導電領域として使用する場合がある。また、深いトレンチを必要とする場合の例として、活性領域の深い箇所にイオン注入を行った際、浅いトレンチでは、十分な素子分離特性が得られない場合がある。
【０００７】
【発明が解決しようとする課題】
上記課題を解消するための手段として、特開２０００−１５０６３２号公報では、異方性エッチングの特性であるマイクロローディング効果を利用して、一回のエッチング工程で異なる深さをもつトレンチの形成を行っている。この方法では、広い幅をもつトレンチは深く、狭い幅をもつトレンチは浅くすることができるが、例えば、広くて浅いトレンチ、または狭くて深いトレンチを作製することは不可能である。
特開平１１−３３０２２３号公報では、第１のトレンチとして浅いトレンチを形成した後、再度レジストパターンを形成し、それをマスクとして第１のトレンチ内に深い第２のトレンチを形成している。この方法では、任意の幅を持つトレンチを任意の探さで形成することが可能である。しかし、この方法では形成するトレンチの深さ毎にレジストパターンの形成、さらにトレンチエッチが必要となり、工程増加が発生する。
【０００８】
さらに、浅い第一のトレンチ上にレジストパターンが塗布されるためレジスト残り等によって素子分離特性、他の電気的特性に悪影響を及ぼす可能性が考えられる。
また、上記課題以外に、従来技術によるトレンチエッチ工程では、エッチ終点の検出が行われないため、エッチ時間によりエッチ探さを制御する必要があり、これがエッチ時のエッチ探さバラツキの大きな原因の一つとなる。
そこで本発明は、このような問題点を解決し、任意のパターン、探さを持つトレンチを一度の異方性エッチング工程にて形成し得るものであり、さらに、エッチ時のバラツキも低減されるものである。
【０００９】
【課題を解決するための手段】
かくして本発明によれば、（１）トレンチの形成領域に開口を有する第１のマスクを半導体基板上に形成する工程と、
（２）（ａ）第１のマスクの開口の内、異方性エッチ抑止層の形成を所望し、かつ同一の深さのトレンチに対応する開口以外を第２のマスクで覆い
（ｂ）第１及び第２のマスクを介してイオン注入することにより異方性エッチ抑止層を形成した後、第２のマスクを除去し
（ｃ）トレンチが３種以上の異なる深さからなる場合は、上記（ａ）及び（ｂ）工程を繰り返す
ことにより最も深いトレンチ以外のトレンチの底に相当する領域に少なくとも異方性エッチ抑止層を形成する工程と、
（３）異方性エッチ抑止層をエッチストッパーとして最も深いトレンチに対応する深さ半導体基板を異方性エッチングすることで、半導体基板に異なる深さのトレンチを同時に形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
更に、本発明によれば、上記方法により得られ、半導体基板に異なる深さのトレンチを絶縁膜で埋め込むことで形成された素子分離領域を備えたことを特徴とする半導体装置が提供される。
【００１０】
【発明の実施の形態】
本発明の半導体装置の製造方法は、要するに、異なる深さのトレンチを半導体基板に形成するに際して、トレンチ形成領域にイオン注入により形成を所望するトレンチの底に相当する領域に異方性エッチ抑止層を形成する工程と、該異方性エッチ抑止層をエッチストッパーとして半導体基板を異方性エッチングすることで、半導体基板に異なる深さのトレンチを同時に形成する工程とを含んでいる。
まず、前者の異方性エッチ抑止層を形成する工程について説明する。
【００１１】
本発明に使用することができる半導体基板は、特に限定されず、シリコン基板のような元素基板、シリコンゲルマニウム基板のような化合物基板が挙げられる。本発明では、シリコン基板を使用することが好ましい。
半導体基板内に形成される異方性エッチ抑止層は、半導体基板を構成する材質のエッチングレートより、遅いエッチングレートを有する材質からなっていさえすれば特に限定されない。例えば、半導体基板がシリコン基板の場合、異方性エッチ抑止層の材質としては、酸化シリコン、窒化シリコン等が挙げられる。異方性エッチ抑止層は、酸素、窒素等の異方性エッチ抑止層の形成に必要な元素のイオンを注入することにより形成することができる。
【００１２】
本発明では、異方性エッチ抑制層が、形成を所望するトレンチの内、最も深いトレンチ以外のトレンチの底に相当する領域に少なくとも形成されている。その深さは、得ようとする半導体装置の特性に応じて適宜設定することができる。また、異方性エッチ抑制層は、最も深いトレンチの底に相当する領域にも形成されていてもよい。この異方性エッチ抑制層は、以下のように形成することができる。
まず、トレンチを形成する領域に開口を有する第１のマスクを半導体基板上に形成する。この第１のマスクは、特に限定されることなく、半導体基板を構成する材質のエッチングレートより、遅いエッチングレートを有する材質からなっていさえすれば特に限定されない。例えば、半導体基板がシリコン基板の場合、第１のマスクの材質としては、酸化シリコン、窒化シリコン等が挙げられる。この内、窒化シリコンを第１のマスクの材質として使用することが好ましい。
【００１３】
次に、前記開口の内、同一の深さに異方性エッチ抑止層の形成を所望する領域の開口以外の開口に第２のマスクを形成する。この第２のマスクは、上記半導体基板を構成する材質のエッチングレートより、遅いエッチングレートを有する材質からなっていさえすれば特に限定されない。特に、第２のマスクは、形成及びその除去が容易に行える観点から、フォトレジストからなることが好ましい。
第１及び第２のマスクを用いてイオン注入することで、任意の深さに異方性エッチ抑止層を半導体基板内へ形成し、第２のマスクを除去する。第２のマスクがフォトレジストからなる場合、アッシングや、溶媒による溶解により簡便に除去することができる。
トレンチが３種以上の異なる深さからなる場合は、上記第２のマスクの形成、イオン注入及びマスクの除去を、異なる深さの異方性エッチ抑止層分だけ繰り返すことで、所望数の異方性エッチ抑止層を形成することができる。
【００１４】
次に、後者のトレンチを形成する工程について説明する。上記工程で形成された異方性エッチ抑止層をエッチストッパーとし、第１のマスクを介して最も深いトレンチに対応する深さで半導体基板を異方性エッチングする。このエッチングにより半導体基板に異なる深さのトレンチを同時に形成することができる。
異方性エッチングは、半導体基板に対して、異方性エッチ抑止層のエッチングレートが遅いエッチャントを使用しさえすれば、その方法は特に限定されない。例えば、ＲＩＥ法が挙げられる。
【００１５】
また、上記エッチングにおいて、最も深いトレンチは、エッチング時間を調節することにより所望深さに形成することができる。このエッチング時に、他のトレンチは、底部に異方性エッチ抑止層が形成されているため、最も深いトレンチと同時に所望の深さで形成することができる。
なお、最も深いトレンチの底部に対応する領域にも異方性エッチ抑止層を形成しておくことが好ましい。それにより、エッチングによるトレンチの深さのバラツキをより抑制することができる。
トレンチを形成した後、少なくともトレンチを埋め込みうる厚さの絶縁膜を半導体基板上全面に形成することが好ましい。この絶縁膜は、特に限定されず、酸化シリコン、窒化シリコン、ＳＯＧ、ＮＳＧ、ＢＰＳＧ等の材質からなる膜を使用することができる。絶縁膜の形成方法は、使用する材質の種類に応じて、ＣＶＤ法、塗布・焼成法等が適宜選択できる。
【００１６】
上記絶縁膜の形成に先立って、トレンチの側壁を覆う絶縁膜を形成してもよい。この絶縁膜により、トレンチの絶縁膜での埋め込みをよりスムーズに行うことができる。側壁を覆う絶縁膜は、半導体基板がシリコン基板の場合、通常、熱酸化により形成されるシリコン酸化膜が使用される。
次に、第１のマスク上に形成される絶縁膜を化学的機械的研磨法により除去することで半導体基板上面を平坦化することができる。
以降の工程は、通常の半導体装置の製造工程を採用することができる。
【００１７】
【実施例】
以下、図面を参照しながら本発明の実施例を説明する。
図１（ａ）〜（ｄ）、図２（ｅ）〜（ｇ）、図３（ｈ）〜（ｉ）及び図４（ｋ）は、本発明の実施例に関わる、ＳＴＩ及びＭＯＳトランジスタの形成方法を示す工程断面図である。
まず、単結晶のシリコン基板（半導体基板）１００の表面に１４０Åの酸化膜１０１を熱酸化によって形成し、続いてこの酸化膜１０１上に１６００Åのシリコン窒化膜１０２を例えばＬＰＣＶＤ法を用いて形成する。次に、シリコン窒化膜１０２上に第1のレジストパターン（第１のマスク）１０３を形成する（図１（ａ）参照）。
【００１８】
次に、レジストパターン１０３をマスクにして、図１（ｂ）に示したようにシリコン窒化膜１０２及び酸化膜１０１をエッチングし、第１のレジストパターン１０３のパターンをシリコン窒化膜１０２に転写する。このエッチングには例えばＲＩＥを用いる。
この後、第1のレジストパターン１０３は除去し、図１（ｃ）に示すように、リコン窒化膜１０２上に第２のレジストパターン（第２のマスク）１０４を形成する。
次に、図１（ｄ）に示すように、第２のレジストパターン１０４及びシリコン窒化膜１０２をマスクとして、シリコン基板１００内部に第１の異方性エッチ抑止層１０５を、イオン注入により２６５０Åの深さに形成する。エッチ抑止層は、半導体基板であるシリコンとの間で高い異方性エッチング選択比を持つもの、例えばシリコン酸化膜等とし、注入イオン種も例えば酸素などを用いる。
【００１９】
その後、第２のレジストパターン１０４を除去し、図２（ｅ）に示すように、異なるパターンを持つ第３のレジストパターン１０６を形成する。第３のレジストマスクの開口部は、第２のレジストパターンとは異なる場所である。
次に、図２（ｆ）に示すように、第３のレジストパターン１０６をマスクとして、シリコン基板１００内部に第２の異方性エッチ抑止層１０７をイオン注入により３５００Åの深さに形成し、その後、第３のレジストパターン１０６を除去する。
次に図２（ｇ）に示すように、シリコン窒化膜１０２をマスクにしてシリコン基板１００に異方性エッチングを行うことにより、２６５０Åの深さを持つ素子分離構（トレンチ）１０９と３５００Åの深さを持つ素子分離溝（トレンチ）１０８を同時に形成し、複数の島状の素子形成領域を形成する。このエッチングには例えばＲＩＥを用いる。
このときの異方性エッチング終点は前記第１及び第２エッチ抑止層であり、これはシリコン基板に対して単位時間当たりのエッチ量（エッチレート）が十分に少ないため、深いトレンチを形成するために十分なエッチ量を浅いトレンチに適用することによる過剰エッチの発生はない。
【００２０】
次に図３（ｈ）に示すように、トレンチ内壁に熱酸化膜１１０を形成する。
次に図３（ｉ）に示すように、全面に５３５０Åの膜厚を持つ埋め込み酸化膜１１１を形成し、トレンチ溝を埋め込んだ後、図３（ｊ）に示すように、埋め込み酸化膜１１１、シリコン窒化膜１０２の表面をＣＭＰ法にて平坦化する。その際平坦化は、素子領域上のシリコン窒化膜が平坦化によって消失することなく、かつ、シリコン窒化膜上の素子分離絶縁膜が平坦化によって消失しているように行う。
次に、図４（ｋ）に示すように湿式酸化膜除去法にてシリコン窒化膜１０２、酸化膜１０１を除去することでＳＴＩ法による素子分離領域を形成することができる。
以降のＭＯＳトランジスタの形成方法は、公知の方法を採用することができる。
【００２１】
【発明の効果】
本発明では、従来方法と比較して、下記の利点を有する。
（１）一度のエッチング工程で複数の深さをもつトレンチを形成できる。
（２）トレンチ内側面にレジストが付着しないため、これによる電気的特性の劣化がない。
（３）トレンチ深さの制御性が高い。
（１）については、半導体装置の特性に応じて、浅いトレンチまたは深いトレンチを使用する必要のある機能回路を一つの半導体基板上に混在させることができ、製品の部品数低減及びコストダウンに大きく寄与するものである。
（２）について、例えば特開平１１−３３０２２号公報に記載の発明では、第1のトレンチとして浅いトレンチを形成した後、第２のレジストパターンにより浅いトレンチの一部にさらに異方性エッチングを行うことにより深いトレンチを得ている。この方法では、浅いトレンチには第２のレジストパターンが付着することによる、電気的特性への影響が考えられる。
それに対して本発明では、レジストと接触した半導体基板は全て異方性エッチングにより除去されてしまうため、前述の問題が解消することとなる。
（３）については、従来方法では異方性エッチングの探さをエッチング時間で制御していたのに対し、本発明ではエッチ抑止層を終点とするため、エッチング深さの制御性が増すものである。
【００２２】
以上、詳述したように本発明では、ＳＴＩ法による素子分離溝（トレンチ）の形成において、複数のマスクを使うことにより半導体基板上の任意の場所、探さに半導体基板であるシリコンに対して異方性エッチング選択比の高い層をイオン注入により形成している。
このため、その後の一度の異方性エッチング工程により複数の深さをもつ素子分離溝（トレンチ）を任意の場所に、形状で形成することが可能となり、自由度が飛躍的に高まることになる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の概略工程断面図である。
【図２】本発明の半導体装置の製造方法の概略工程断面図である。
【図３】本発明の半導体装置の製造方法の概略工程断面図である。
【図４】本発明の半導体装置の製造方法の概略工程断面図である。
【図５】従来の半導体装置の製造方法の概略工程断面図である。
【図６】従来の半導体装置の製造方法の概略工程断面図である。
【図７】従来の半導体装置の課題を説明するための図である。
【符号の説明】
１００、２００  シリコン基板
１０１  酸化膜
１０２、２０２  シリコン窒化膜
１０３  第１のレジストパターン
１０４  第２のレジストパターン
１０５  第１の異方性エッチ抑止層
１０６  第３のレジストパターン
１０７  第２の異方性エッチ抑止層
１０８、１０９、２０４  トレンチ
１１０、２０１、２０５  熱酸化膜
１１１、２０６  埋め込み酸化膜
２０３  レジストパターン
２０７  浅いトレンチ
２０８  深いトレンチ
２０９、２１０  機能回路
２１１  ゲート電極
【図１】
0003678678.tif 000002
【図２】
0003678678.tif 000003
【図３】
0003678678.tif 000004
【図４】
0003678678.tif 000005
【図５】
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【図６】
0003678678.tif 000007
【図７】
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