(57)【特許請求の範囲】
【請求項１】
第１の情報処理装置と、第２の情報処理装置と、前記第１の情報処理装置と前記第２の情報処理装置との間のデータ転送に必要な経路を管理する管理装置とを有する情報処理システムであって、
前記管理装置は、前記経路の利用を可能にする前に、前記第１の情報処理装置と前記第２の情報処理装置との間のデータ転送に必要な付加情報を前記第１の情報処理装置から受信し、受信した前記付加情報を前記経路の利用を可能にするのに必要な制御情報とともに前記第２の情報処理装置に送信することを特徴とする情報処理システム。
【請求項２】
前記管理装置は、前記第１の情報処理装置及び前記第２の情報処理装置とシリアル通信を行うことを特徴とする請求項１に記載の情報処理システム。
【請求項３】
前記付加情報は、前記第２の情報処理装置が有するアドレス空間の一部を指定する情報であることを特徴とする請求項１または２に記載の情報処理システム。
【請求項４】
第１の情報処理装置と第２の情報処理装置との間のデータ転送に必要な経路を管理する管理方法であって、
前記経路の利用を可能にする前に、前記第１の情報処理装置と前記第２の情報処理装置との間のデータ転送に必要な付加情報を前記第１の情報処理装置から受信し、受信した前記付加情報を前記経路の利用を可能にするのに必要な制御情報とともに前記第２の情報処理装置に送信することを管理装置に実行させることを特徴とする管理方法。
【請求項５】
前記管理装置は、前記第１の情報処理装置及び前記第２の情報処理装置とシリアル通信を行うことを特徴とする請求項４に記載の管理方法。
【請求項６】
前記付加情報は、前記第２の情報処理装置が有するアドレス空間の一部を指定する情報であることを特徴とする請求項４または５に記載の管理方法。
【請求項７】
第１の情報処理装置と第２の情報処理装置との間のデータ転送に必要な経路を管理する管理装置であって、
前記経路の利用を可能にする前に、前記第１の情報処理装置と前記第２の情報処理装置との間のデータ転送に必要な付加情報を前記第１の情報処理装置から受信する受信手段と、
受信した前記付加情報を前記経路の利用を可能にするのに必要な制御情報とともに前記第２の情報処理装置に送信する送信手段とを有することを特徴とする管理装置。
【請求項８】
前記管理装置は、前記第１の情報処理装置及び前記第２の情報処理装置とシリアル通信を行うことを特徴とする請求項７に記載の管理装置。
【請求項９】
前記付加情報は、前記第２の情報処理装置が有するアドレス空間の一部を指定する情報であることを特徴とする請求項７または８に記載の管理装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、第１の情報処理装置と第２の情報処理装置との間のデータ転送に必要な経路を管理する情報処理システム、管理方法および管理装置に関するものである。
【０００２】
【従来の技術】
一つ以上のプロセッサとメモリを持つ情報処理装置（本出願ではこれをノードと呼ぶ）をノード間のデータの交換を目的として複数個接続する場合、各種ＬＡＮを用いて接続する方法や、ＬＡＮに依らずノード同士をメモリのアドレスレベルでつなぐ方法がある。
【０００３】
これらの場合、ノード同士の接続路へのアクセスの競合を回避し、接続路の使用権を調停するためのアービタを持つのが一般的であり、アービタからの接続経路設定情報を受けたノード同士が、その情報に基づいて接続経路をセットアップしてからその設定された経路を通じてアドレス情報などをやり取りしてから実際のデータ転送を行っていた。そのような動作を行うシステムの一例を図１２に、その場合の処理の流れのタイミングチャートを図１３に示す。
【０００４】
図１２において１００、２００、３００はノードであり、各ノードは接続経路１０によって接続されている。各ノードはその中にＣＰＵ１０１、２０１、３０１、メモリ１０２、２０２、３０２、接続経路１０と各ノードの内部とを接続するためのインタフェース回路１０３、２０３、３０３、接続経路１０の利用を要求するためのアービトレーション用インタフェースの回路１０４、２０４、３０４、及び、それらをノード内部で相互接続するための内部バス１０５、２０５、３０５を含んでいる。接続経路１０の利用を調停するためのアービタが２０であり、アービタ２０は各ノードとそれぞれアービトレーション用信号経路１１０、２１０、３１０によって接続されている。アービタ内部には、各ノードから送られてくる経路要求情報を管理する経路選択情報管理装置２１が存在している。
【０００５】
図１３では例として、ノード１００上のＣＰＵ１０１がノード２００上のメモリ２０２のデータを読もうとする場合を示す。図１３のようなタイミングチャートにおいては、横軸は時間経過を表し、矢印は信号及び制御の流れを表し、四角形は各処理装置で行われる各処理を表し、六角形は内部バス、または接続経路、またはアービトレーション用信号経路上などで各種情報が伝達される為に存在している様子を表している。
【０００６】
《フェーズ１》
ノード１００上のＣＰＵ１０１は共有バス１０５上にアドレスを発行し、それを検知したアービタインタフェース１０４はアービタ２０に対して接続経路１０の利用要求を信号線１１０を通じて通知する。
【０００７】
《フェーズ２》
アービタ２０はノード１００からの要求を経路選択情報管理装置２１に蓄えられている現在の接続経路の利用状況、及び接続相手として求められているノード２００の状況と突き合わせ、接続可能であると判断した時点でノード２００に接続要求を信号線２１０を通じて通知する。
【０００８】
《フェーズ３》
ノード２００はアービタ２０から接続要求を受けたら接続経路インタフェース２０３において直ちに接続経路１０への回線の確保を行い、ノード内部のバス処理などが終了して、外部ノードからの要求を受け付けられるようになった段階でアービタ２０に対して接続許可の応答を信号線２１０を通して返す。アービタ２０はその応答を受けて、ノード１００に対して経路設定許可を１１０を通して通知する。ノード１００のアービタインタフェース１０４は受け取った情報に基づき経路設定の指示を接続経路インタフェース１０３に対して行う。
【０００９】
《フェーズ４》
ノード１００は接続経路インタフェース１０３より要求するデータのアドレスを経路１０上に送信する。ノード２００はノード１００より受け取ったアドレスをもとに内部バス２０５を通じてメモリ２０２にアクセスする。
【００１０】
《フェーズ５》
ノード２００はメモリ２０２より供給されたデータを接続経路インタフェース２０３を通して接続経路１０上に送りだし、ノード１００は接続経路インタフェス１０３を通して受信する。受信したデータはノード１００の内部バス１０５を通じてＣＰＵ１０１に与えられる。
【００１１】
このようにデータ転送は各フェーズを順次処理することによって行われていた。
【００１２】
【発明が解決しようとしている課題】
しかしながら、図１３で示したように各フェーズを順次処理してデータを転送する場合、即ち、接続経路をセットアップしてからその設定された経路を通じてアドレス情報などをやり取りし、その後に実際のデータ転送を行う場合、実際のデータをやり取りする為に必要となる時間のほかに、伝送経路のセットアップやデータ転送を行うための付加情報（例えばアドレスなど）の伝達のために必要となるオーバヘッドがかかり、実際のデータ転送の効率が落ちるという問題があった。特に、このオーバヘッドによる時間が大きい場合、また、各ノード内部のバス等の処理速度に比べて、ノード間を接続する経路上でのデータ転送速度が遅い場合、実際のデータ転送効率を大幅に低下させていた。
【００１３】
本発明は、第１の情報処理装置と第２の情報処理装置との間のデータ転送の効率を高めることのできる情報処理システム、管理方法および管理装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の情報処理システムは、第１の情報処理装置と、第２の情報処理装置と、前記第１の情報処理装置と前記第２の情報処理装置との間のデータ転送に必要な経路を管理する管理装置とを有する情報処理システムであって、前記管理装置は、前記経路の利用を可能にする前に、前記第１の情報処理装置と前記第２の情報処理装置との間のデータ転送に必要な付加情報を前記第１の情報処理装置から受信し、受信した前記付加情報を前記経路の利用を可能にするのに必要な制御情報とともに前記第２の情報処理装置に送信することを特徴とする。
また、本発明の管理方法は、第１の情報処理装置と第２の情報処理装置との間のデータ転送に必要な経路を管理する管理方法であって、前記経路の利用を可能にする前に、前記第１の情報処理装置と前記第２の情報処理装置との間のデータ転送に必要な付加情報を前記第１の情報処理装置から受信し、受信した前記付加情報を前記経路の利用を可能にするのに必要な制御情報とともに前記第２の情報処理装置に送信することを管理装置に実行させることを特徴とする。
また、本発明の管理装置は、第１の情報処理装置と第２の情報処理装置との間のデータ転送に必要な経路を管理する管理装置であって、前記経路の利用を可能にする前に、前記第１の情報処理装置と前記第２の情報処理装置との間のデータ転送に必要な付加情報を前記第１の情報処理装置から受信する受信手段と、受信した前記付加情報を前記経路の利用を可能にするのに必要な制御情報とともに前記第２の情報処理装置に送信する送信手段とを有することを特徴とする。
【００１５】
なお本出願においては、上述したように、ノードとはそれ自体が一つ以上のプロセッサとメモリを持つ情報処理装置のことを指すものとする。
【００１６】
【実施例】
（実施例１）
図２は本発明を実現するためのシステムの一実施例の構成図である。
【００１７】
１００、２００、３００はノードであり、各ノードは接続経路１０によって接続されている。この場合の接続経路はパラレルにデータを送ることのできる一般的なバスである。各ノードはその中にＣＰＵ１０１、２０１、３０１、メモリ１０２、２０２、３０２、接続経路１０と各ノードの内部とを接続するためのインタフェース回路１０３、２０３、３０３、接続経路１０の利用を要求するためのアービトレーション用インタフェースの回路１０４、２０４、３０４、及び、それらをノード内部で相互接続するための内部バス１０５、２０５、３０５を含んでいる。
【００１８】
インターフェイス回路１０３、２０３、３０３はこの場合バスをドライブするためのバッファ、及び制御ロジックから構成される。アービトレーションインタフェース回路１０４、２０４、３０４は、アービトレーション用信号線をドライブするためのバッファ、ノード内部の要求を検知し処理するための制御ロジックなどにより構成される。なお、この制御ロジックは制御用プロセッサを含むような構成として作ることも可能である。
【００１９】
接続経路１０の利用を調停するためのアービタが２０であり、アービタ２０はアービトレーション用信号経路１１０、２１０、３１０によってそれぞれ１対１で各ノードと接続されている。アービトレーション用信号経路１１０、２１０、３１０は、ここでは数本の信号線により構成されるバス型のパラレルインタフェースである。
【００２０】
また、アービタ内部には、各ノードから送られてくる経路要求情報を管理する経路選択情報管理装置２１の他に、それらの情報に続いて送られてくるアドレスなどのデータ転送に伴う付加情報を一時的に蓄える付加情報管理装置２２が設置されている。２１はＲＯＭ、ＲＡＭ、及び制御用ＣＰＵから構成されるマイクロコントローラにより構成される。２２はレジスタ及びそれらの制御ロジックにより構成される。しかし本構成は本発明により制限されるものではない。
【００２１】
図１は本発明をもっとも良く表したタイミングチャートである。
【００２２】
例として、ノード１００上のＣＰＵ１０１がノード２００上のメモリ２０２のデータを読もうとする場合を示す。
【００２３】
《フェーズ１’》
ノード１００上のＣＰＵ１０１は共有バス１０５上にアドレスを発行し、それを検知したアービタインタフェース回路１０４からアービタ２０に対して接続経路１０の利用要求を信号線１１０を通じて通知する。この情報はアービタ内部の要求情報管理装置２１に取り入れられる。続いてノード１００は、メモリ２０２のどのアドレスのデータが欲しいかのなどのデータ転送に付随する情報をアービタ２０に通知する。アービタ２０はその情報を付加情報管理装置２２に取り入れる。
【００２４】
《フェーズ２’》
アービタ２０は、ノード１００からの要求を経路選択情報管理装置２１に蓄えられている現在の接続経路の利用状況、及び接続相手として求められているノード２００の状況と突き合わせ、接続可能であると判断した時点で、ノード２００に接続要求と、付加情報管理装置２２に蓄えられた要求されているデータのアドレスなどの情報とを併せて信号線２１０を通じて通知する。
【００２５】
《フェーズ３’》
ノード２００はアービタ２０からの接続要求を受けたら直ちに接続経路インタフェース２０３において接続経路１０への回線の確保を行い、アービタ２０に対して接続許可の応答を返す。アービタ２０はその応答を受けて、ノード１００に対して経路設定許可を通知する。通知を受けたノード１００は接続経路１０を通してやってくるデータを受け入れるように接続経路インタフェース１０３に対して１０４から指示を出し準備を行う。
【００２６】
《フェーズ４’》
アービタ２０から信号線２１０を通じてアドレスなどのデータ転送にかかわる付加情報を受け取ったノード２００のアービタインタフェース２０４は、受信した情報に基づき、内部バス２０５上にメモリ２０２へのＲＥＡＤ要求を出す。
【００２７】
《フェーズ５’》
ノード２００はメモリ２０２より供給されたデータを接続経路インタフェース２０３を通して接続経路１０上に送りだし、ノード１００は接続経路インタフェース１０３を通して受信する。受信したデータはノード１００の内部バス１０５を通じてＣＰＵ１０１に与えられる。
【００２８】
図１と図１３のタイミングチャートを比べればわかるように、図１では《フェーズ３’》《フェーズ４’》をオーバーラッピングできるため、この並列化できる部分に要する時間を図１３の場合に比べて短縮することが出来る。
【００２９】
（実施例２）
更に、第２の実施例として、先の実施例１に比べて各ノードとアービタの間の情報のやり取りの際に、接続要求と付加情報を一体化させたパケットを用いて行われるところが大きく異なっているシステムの例を、各ノード及びアービタの間が光ファイバで接続され、各データがシリアル信号として取り扱われるようなシステムを例に用いて詳細に説明する。なお実施例１から引用できる図面及び図面番号はそれを利用する。
【００３０】
システム全体を概観するためのブロック図は図２と同一であるので、説明を省略する。
【００３１】
図３はシステム全体のアドレスマップである。本実施例ではシステム全体のアドレス空間４ギガバイトをノード４つ分に振り分け、そのうち３ノード分を利用している。
【００３２】
図４はアービタインタフェース１０４のブロック図である。
【００３３】
アービタインタフェース１０４の内部に存在するアドレスデコーダ１４０はノード１０１の内部バス１０５（１０５はデータ信号線１５１、コントロール信号線１５２、アドレス信号線１５３より構成される）を常に監視しており、外部ノード（この場合ノード２００もしくは３００）へのアクセスがバス上に発生したことを認識した場合、１４４の外部アクセス検出信号によってノードアービトレーション制御プロセッサ１４１上で動作するプログラムに制御を渡す。同時にアドレスラッチレジスタ１４２にそのときアドレス信号線１５３上に出ているアドレスを、コントロール信号ラッチレジスタ１４３にリードライト要求種別・転送バイト数などのコントロール情報をラッチする。ノードアービトレーションプロセッサ１４１は本実施例では１チップマイクロコントローラを用いたが、その構成は本発明により制限されるものではなく、ハードウェアロジックなどにより構成しても良い。
【００３４】
ノードアービトレーションプロセッサ１４１はアドレスラッチ１４２、及びコントロール信号ラッチ１４３よりラッチされた信号を読み出し、接続先を判別し、図５に示すようなアービトレーションリクエストパケットを作成し、パラレル／シリアル変換器１６１に書き込む。図５に示すパケットは経路要求信号であるとともに、データ転送に係わる付加情報もその内部のデータフォーマットとして含むものである。１６１のパラレル／シリアル変換器では書き込まれた情報をシリアルデータに変換し１６３の発光素子へ出力する。発光素子は入力された信号を光電変換し波長λ１の光信号として光ファイバによって構成された通信路１１０を通してアービタ２０へ出力する。この構成は全てのノードにおいて共通である。なお、ここでいう発光素子は、ＬＥＤもしくはレーザーなどの素子であり、受光素子はフォトダイオードに代表される素子を指す。
【００３５】
図６に２０のアービタ部のブロック図を示す。６０１、６０３、６０５、は受光素子である。それぞれノードにより発光されたλ１の波長の光信号、つまり上記アービトレーションリクエスト信号を受信し電気信号に変換する、今ノード１００よりリクエスト信号が到着し６１１のシリアル／パラレル変換器に入力される、６１１のシリアル／パラレル変換器では入力されたシリアル電気信号をパラレル信号に変換し同時に６２２のデータ受信検出信号により２１の経路選択情報管理装置に通知する。本実施例では２１はプログラムを格納したＲＯＭおよび処理に用いるＲＡＭを内蔵したマイクロコントローラ６２１により構成した。またこのマイクロコントローラは同時に２２の付加情報管理装置の役割を果たす部分を含むものとする。しかし本構成は本発明により制限されるものではない。
【００３６】
２１の経路選択情報管理装置は６２２のデータ受信検出信号１を受信すると、６１９のデバイスセレクト信号により６１１のシリアル／パラレル変換器を選択し、内部のレジスタよりデータバス６２０を通じて、ノード１００より送出されたリクエストパケットを読みだす。リクエストパケット内部には、データ転送にかかわる付加情報も含まれており、その部分に関してはこのマイクロコントローラの中の付加情報管理装置２２としての役割を果たす部分に格納される。その後このパケットを解析し図３のアドレスマップとの比較等を行うことにより、伝送路の使用要求がノード１００よりノード２００への接続要求であることを検出する。その後経路選択情報管理装置内に設けられた伝送路使用状態フラグをチェックし使用可能状態の場合はフラグを使用中状態に設定し、図７に示す接続準備要求パケットを作成し６１２および６１４のパラレル／シリアル変換器に書き込む。この接続準備パケットには、マイクロコントローラの中の付加情報管理装置２２の役割を果たす部分からもたらされた情報も一緒に含まれる。これら２つの接続準備要求パケットは光アービタインターフェースの場合と同様にλ１の光信号を用い、ノード１００およびノード２００へ出力される。
【００３７】
再びノード１００において、
ファイバー１１０により入力された光信号は１６４の受光素子により電気信号に変換され１０４の光アービタインターフェースに入力される。１０４光アービターインターフェースでは入力された信号は１６２のシリアル／パラレル変換器によりパラレル信号に変換されると同時にデータ受信信号１４８によりノードアービトレーション制御プロセッサ１４１にパケットの到着が通知される。ノード１００のノードアービトレーションプロセッサは１６２のシリアル／パラレル変換器より１４７のデバイスセレクト信号、１４５のデータバスを使用し上記接続準備要求パケットを読み出し、接続を許可されたことを検知し、１４９のデータ送受信要求信号を用い１０３の接続経路インターフェースに対しデータ受信待機を行うよう指示する。
これによりノード１００ではデータの受け付けが可能な状態となる。
【００３８】
一方ノード２００においては、
（各ノードの構成はまったく同様であるので図２、図４、を用いノード２００の動作を説明する。）
ファイバー２１０（図４では１１０）により入力された光信号は１６４の受光素子により電気信号に変換され、２０４の光アービタインターフェースに入力される。入力された信号は１６２のシリアル／パラレル変換器によりパラレル信号に変換されると同時にデータ受信信号１４８によりノードアービトレーション制御プロセッサ１４１に通知される。この通知が検出されるとノード２００のノードアービトレーションプロセッサは１６２のシリアル／パラレル変換器より１４７のデバイスセレクト信号、１４５のデータバスを使用し上記接続準備要求パケットを読みだし、ノード内に向けて内部バス２０５の使用許可を要求する。ノードアービトレーション制御プロセッサは内部バスの使用許可が与えられると、データ送受信要求信号群１４９を用い２０３の接続経路インターフェースに対し図７のパケットの内容に基づき、リードを行いノード１００に向けて出力することを指示する。
【００３９】
図８に光ファイバを接続経路に使用した場合の接続経路インターフェース部の一例を示す。ここではアービタインタフェースより送られるデータ送受信要求信号１４９により、１３０のアドレスドライバにはアドレスが、データ転送シーケンサ１３１にはリードの要求が指示される。
【００４０】
１３１のシーケンサは１３４の信号によりアドレスドライバに対しアドレスのドライブを指示し、続いて１３２のコントロールドライバに対し転送サイズ、リードライト信号等のコントロール信号のバスへのドライブを信号線１３６を通して指示する。これによりノード内のバスに対し通常のメモリリードのトランザクションが発生する。メモリコントローラはこの要求に対しデータをドライブしその後アクノリッジ信号１３５をドライブする。データ転送シーケンサはアクノリッジ信号１３５を検出すると、１６５のパラレル／シリアル変換器に対し変換開始要求を、信号１３９を用いて指示し、その後アイドル状態に戻る。
【００４１】
シリアル変換された信号は発光装置１６７によりλ２の波長を用い光電変換されノード１００に向けて出力される。
【００４２】
ノード１００では、λ２の光信号が１６８の受光装置により電気信号に変換され１０３の接続経路インターフェースに入力される。以下図６および図２を用いノード１００における処理の続きを説明する、ノード１００においては前述したように１４１のノードアービトレーションプロセッサによりプロセッサのリード要求に対しデータの供給を行うよう指示されている。つまり１３１のデータ転送シーケンサは１３３のデータバッファに対しデータバスのドライブを行う様に設定する。１６６のシリアル／パラレルインターフェースではシリアルデータをパラレルデータに変換し１３３のデータバッファに対し出力すると同時に１３１のデータ転送シーケンサに対し、データ受信検出信号１３８を出力する。
【００４３】
データ転送シーケンサは１５１のデータバスがドライブされる時間を保証するため、一定のディレイ後１３２のコントロールドライバに対しアクノリッジ信号をドライブするよう指示する、と同時にノードアービトレーションプロセッサに対し終了パケットの作成送出をデータ送受信要求信号１４９の一部を用いて通知する。
【００４４】
ノードアービトレーションプロセッサは上記した接続要求パケット送出と同様にヘッダ部が転送終了を示す転送終了パケットを作成し、アービタに対し送出する。
【００４５】
アービタ２０は上記の接続要求パケットの場合と同様にこの転送終了パケットを受信、解釈し上記した伝送路使用状態フラグを使用可能状態とし、次の接続要求受け付けのアイドル状態になる。
【００４６】
これによりノード１００のプロセッサ１０１に対し要求先のノード２００のメモリ２０２上のデータが供給される。
【００４７】
またライト動作に関してもデータ転送の方向などが逆転するのみでほぼ同等の動作にて処理が行われる。
【００４８】
他のノード間での転送においてもまったく同様に処理が行われる。
【００４９】
なお、この例では図１におけるアービトレーション用信号経路１１０、２１０、３１０には波長λ１の光を使用し、接続経路１０上の光信号には波長λ２を使用しているが、λ１＝λ２であっても構成上差し支えはない。
【００５０】
（実施例３）
先の例では図２におけるアービトレーション用信号経路１１０、２１０、３１０と接続経路１０では物理的に別の信号経路を仮定していたが、論理的にこれらの回線が分離可能であれば、物理上は同一信号経路を通る場合があってもよい。そのような場合の構成の一例を図９〜図１１に示す。
【００５１】
図９は全体のシステムの構成図である。各ノード１００、２００、３００、４００はコンセントレータ３０まで一対の光ファイバ３１、３２、３３、３４で接続される。従来二系統各ノードから出ていた光信号は各ノード内部で光波長多重されて出力され、コンセントレータ３０の入口でそれぞれアービトレーション用波長λ１の光とデータ伝達用の波長λ２、λ３の光に波長分離される。コンセントレータ内部で再分配された光は各ノードに送られ、ノード入口で元々の二系統に分けられて、内部利用される。
【００５２】
なお、先の例では図１におけるアービトレーション用信号経路１１０、２１０、３１０の上の光信号には波長λ１の光と、接続経路１０上の光信号の波長λ２では特にλ１＝λ２の場合があってもよいとしたが、図９の例では波長多重する際に混信を防ぐ関係上、λ１、λ２、λ３はそれぞれが異なる波長であることが前提条件となっている。なお、ここで４つのノードは、データ通信用にそれぞれ異なる波長λ２、λ３を用いることによって、同時に二系統の通信を一対一のノード間で行うことが可能になっている。この波長の指定は図７においてオプションとして示されている部分によってアービタから各ノードに提示される。
【００５３】
図１０はノードの構成図である。図４及び図８に示されていた発光素子１６３、１６７及び受光素子１６４、１６８へ入出力されていた光信号は、光合波器１７１及び光分波器１７２によって光ファイバ３１と接続される。
【００５４】
図１１はコンセントレータである。各ノードから光ファイバ３１、３２、３３、３４を通して入ってきた光は、光分波器４１、４３、４５、４７を通してアービトレーション用信号１１１、２１１、３１１、４１１とデータ伝達用信号１１２、２１２、３１２、４１２に分離される。アービトレーション用信号はそれぞれ図６に示したアービタ部に入力され、アービトレーションに利用される。データ伝達用信号はスターカプラに入力され、各ノードへ分配された後、アービタから出力された信号と光合波器４２、４４、４６、４８を通して波長多重され、各ノードへと分配される。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、第１の情報処理装置と第２の情報処理装置との間のデータ転送の効率を高めることができる。
【図面の簡単な説明】
【図１】本発明を最も良く表わすタイミングチャートの例を示す図。
【図２】本発明を実現するためのシステムの一実施例の構成を示す図。
【図３】本発明の実施例２を示したシステムのアドレスマップ。
【図４】本発明の実施例２のノードのアービタインタフェースを示す図。
【図５】本発明の実施例２で用いられているアービトレーションリクエストパケットの構成を示す図。
【図６】本発明の実施例２のアービタの構成を示す図。
【図７】本発明の実施例２で用いられている接続準備要求パケットの構成を示す図。
【図８】本発明の実施例２の接続経路インタフェース部の構成を表わす図。
【図９】本発明の実施例３の全体のシステム構成を示す図。
【図１０】本発明の実施例３において使われているノードの波長多重化装置の構成図。
【図１１】本発明の実施例３のコンセントレータの構成図。
【図１２】従来のシステムの構成の例を表わす図。
【図１３】従来のシステムの動作を表わすタイミングチャートの例を示す図。
【符号の説明】
１０  ノード間の接続経路
２０  アービタ
２１  経路選択情報管理装置
２２  付加情報管理装置
３０  コンセントレータ
３１、３２、３３、３４  ノードとコンセントレータをつなぐ光ファイバ
４０  光波長多重化装置
４１、４３、４５、４７、１７２  光分波器
４２、４４、４６、４８、１７１  光合波器
５０  スターカプラ
１００、２００、３００、４００  ノード
１０１、２０１、３０１、４０１  ＣＰＵ（プロセッサ）
１０２、２０２、３０２、４０２  メモリ
１０３、２０３、３０３、４０３  接続経路インタフェース回路
１０４、２０４、３０４、４０４  アービタインタフェース回路
１０５、２０５、３０５、４０５  ノード内部バス
１０６、２０６、３０６、４０６  波長多重化装置
１１０、２１０、３１０、４１０  アービトレーション用信号経路
１１１、２１１、３１１、４１１  アービトレーション用信号
１１２、２１２、３１２、４１２  データ伝達用信号
１３０  アドレスドライバ
１３１  データ転送シーケンサ
１３２  コントロールドライバ
１３３  データバッファ
１３４  アドレスドライブ信号
１３５  アクノリッジ信号
１３６  コントロールドライバ制御信号
１３７  データバッファ制御信号
１３８  データ受信信号
１３９  パラレル／シリアル変換器制御信号
１４０  アドレスデコーダ
１４１  ノードアービトレーション制御プロセッサ
１４２  アドレスラッチレジスタ
１４３  コントロール信号ラッチレジスタ
１４４  外部アクセス検出信号
１４５  データ信号線
１４６  レジスタセレクト信号線
１４７  デバイスセレクト信号線
１４８  データ受信信号
１４９  データ送受信要求信号群
１５１  内部バスのデータ信号線
１５２  内部バスのコントロール信号線
１５３  内部バスのアドレス信号線
１６３、１６５、６１２、６１４、６１６、６１８  パラレル／シリアル変換器
１６２、１６６、６１１、６１３、６１５、６１７  シリアル／パラレル変換器
１６３、１６７、６０２、６０４、６０６、６０８  発光素子
１６４、１６８、６０１、６０３、６０５、６０７  受光素子
６１９  デバイスセレクト信号
６２０  データバス
６２１  マイクロコントローラ
６２２、６２３、６２４  データ検出信号１、２、３
６２５  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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