(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された所定の領域と、
該所定の領域内に形成されたラテラル・ＰＮＰ型の第１のトランジスタ素子と、
該所定の領域内に分散して形成され、該第１のトランジスタと共にカレントミラー回路を構成する複数個のラテラル・ＰＮＰ型の第２のトランジスタ素子と、
該第１のトランジスタ素子のコレクタに接続される線路に設けられた第１の端子と、
該第１と第２のトランジスタ素子の各エミッタに共通接続される線路に設けられた第２の端子と、
該第１と第２のトランジスタ素子の各ベースに共通接続される線路に設けられた第３の端子と、
を具備し、
ここで該所定の領域内に形成された該第１と第２のトランジスタ素子が、一つの直列制御型レギュレータの制御用トランジスタとして使用されることを特徴とする半導体装置。
【請求項２】
前記所定の領域は、前記第１と第２のトランジスタ素子の共通のベースを形成するＮ型半導体領域で有ることを特徴とする、請求項１に記載した半導体装置。
【請求項３】
半導体基板に形成された所定の領域と、
該所定の領域に形成された少なくとも一つのラテラル・ＰＮＰ型のトランジスタによる第１のトランジスタ素子と、
該所定の領域内に形成され、第１と第２のコレクタを有し、該第２のコレクタとベースが電気的に接続された、少なくとも一つのラテラル・ＰＮＰ・マルチコレクタ型のトランジスタによる第２のトランジスタ素子と、
該第１のトランジスタ素子のコレクタと該第２のトランジスタ素子の第１のコレクタに共通接続される線路に設けられた第１の端子と、
該第１と第２のトランジスタ素子の各エミッタに共通接続される線路に設けられた第２の端子と、
該第１と第２のトランジスタ素子の各ベースに共通接続される線路に設けられた第３の端子と、
を具備し、
ここで該所定の領域内に形成された該第１と第２のトランジスタ素子が、一つの直列制御型レギュレータの制御用トランジスタとして使用されることを特徴とする半導体装置。
【請求項４】
複数個の前記第２のトランジスタ素子が、前記所定の領域内に分散して設けられていることを特徴とする、請求項３に記載した半導体装置。
【請求項５】
前記所定の領域は、前記第１と第２のトランジスタ素子の共通のベースを形成するＮ型半導体領域であることを特徴とする、請求項３に記載した半導体装置。
【請求項６】
その内部に電流の流通量を制御する制御用トランジスタが形成された半導体装置において、該制御用トランジスタが、
半導体基板の所定の領域内に形成されたラテラル・ＰＮＰ型の第１のトランジスタ素子と、
該所定の領域内に形成され、該第１のトランジスタ素子と共にカレントミラー回路を構成するラテラル・ＰＮＰ型の第２のトランジスタ素子と、
該第１のトランジスタ素子のコレクタに接続される線路に設けられた第１の端子と、
該第１と第２のトランジスタ素子の各エミッタに共通接続される線路に設けられた第２の端子と、
該第１と第２のトランジスタ素子の各ベースに共通接続される線路に設けられた第３の端子と、
を具備することを特徴とする半導体装置。
【請求項７】
前記所定の領域は、前記第１と第２のトランジスタ素子の共通のベースを形成するＮ型半導体領域であることを特徴とする、請求項６に記載した半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワートランジスタとして使用される半導体装置の特性を改善するための技術に関する。
【０００２】
【従来の技術】
図１５には、ごく一般的な直列制御レギュレータの回路図を示した。
図１５の回路において、入力端子１はＰＮＰ型の制御用トランジスタＱ１のエミッタに接続され、制御用トランジスタＱ１のコレクタは出力端子２に接続される。制御用トランジスタＱ１のベースはＮＰＮ型の駆動用トランジスタＱ２のコレクタに接続され、駆動用トランジスタＱ２のエミッタは抵抗Ｒ１を介してグランドに接続される。駆動用トランジスタＱ２のベースは誤差増幅回路３の出力端子に接続され、誤差増幅回路３の一方の入力端子は基準電圧源４を介してグランドに接続される。出力端子２とグランドとの間には抵抗Ｒ２とＲ３の直列回路が接続され、誤差増幅回路３の他方の入力端子は抵抗Ｒ２とＲ３の接続点に接続される。なお、出力端子２とグランドとの間には、必要に応じてレギュレータの動作を安定化させるための移相補正コンデンサＣＳが接続される。このような構成としたレギュレータ回路の動作は公知であり、その説明は省略する。
【０００３】
図１５に示すレギュレータ回路を集積回路の形態で実現する場合、ＰＮＰ型の制御用トランジスタＱ１には横（ラテラル）型が採用されることが多い。これは、バイポーラ集積回路を製作する際には、ＮＰＮ型トランジスタを縦型に、ＰＮＰ型トランジスタをラテラル型に構成する方が、製造上都合が良いという理由による。
ラテラル型のトランジスタは電流増幅率（βあるいはｈＦＥ）がコレクタ電流（ＩＣ）の値によって大きく変化するという特徴を有している。このラテラル型トランジスタのコレクタ電流と電流増幅率との関係は、一般に図１６に示すようになる。なお、図１６の横軸は対数目盛である。図１６を見て分かるように、電流増幅率は所定のコレクタ電流において極大となり、コレクタ電流がそれよりも大きくとも、また小さくとも電流増幅率は低下することになる。
【０００４】
図１５の回路の制御用トランジスタＱ１をラテラル型トランジスタで構成すると、その電流増幅率βＱ１は図１６に示す特性曲線に倣って変化する。
出力端子２に接続される負荷の状態に応じて図１５の回路の出力電流は変化する。出力電流は、すなわち制御用トランジスタＱ１のコレクタ電流である。例えば、負荷が重くなることによってコレクタ電流が大きくなると、制御用トランジスタＱ１の電流増幅率βＱ１が低下することが図１６から分かる。制御用トランジスタＱ１の電流増幅率βＱ１が非常に小さい場合、レギュレータは出力を安定化できなくなる恐れが有る。そこで通常は、誤差増幅器３と駆動用トランジスタＱ２からなる回路部分の帰還利得を高くしておき、これにより制御用トランジスタＱ１の電流増幅率βＱ１が低い時においてもレギュレータが出力を安定化できるようにしておく。
【０００５】
しかし反対に、負荷が軽くなることによってコレクタ電流が小さくなると、制御用トランジスタＱ１の電流増幅率βＱ１は上昇する。すると、制御用トランジスタＱ１、誤差増幅器３および駆動用トランジスタＱ２で得られる高い電流増幅率βＱ１と高い帰還利得とによって、レギュレータの動作が不安定になる（例えば発振現象を起こすなど）恐れがある。
このため制御用トランジスタＱ１の電流増幅率βＱ１は、広い範囲のコレクタ電流に対して変化量が少なく、なおかつ、できるだけ高い値で保持されていることが望ましい。つまり図１６の特性曲線は、その形状が平坦で、その値が高いものの方が良い。
【０００６】
【発明が解決しようとする課題】
トランジスタの電流増幅率は、コレクタ領域やエミッタ領域の寸法と形状、各領域の不純物濃度、各領域の形成深さなど、様々な要因によって決定される。ところが実際に半導体集積回路を製作する時には、不純物濃度や領域の形成深さは半導体装置の製造プロセスや他の要因（例えば、逆方向耐電圧や漏れ電流など）で決定されることが多い。そこで半導体装置内部のトランジスタの特性は、通常、コレクタ領域やエミッタ領域の寸法と形状を変更することによって、要求される大きさになるよう調整される。
【０００７】
ラテラルＰＮＰ型トランジスタを構成するためのトランジスタ素子は、図１７に模型的に示すようなパターン形状となるよう、半導体基板上にＰ型およびＮ型の各領域を形成することで得ることができる。この図１７に示すトランジスタ素子は、半導体基板の所定位置に形成されたＮ型領域１１と、Ｎ型領域１１の上に円形に形成された第１のＰ型領域１２と、領域１２を中心とした円形の窓を有し、この窓の部分を除くＮ型領域１１の上面を覆うように形成された第２のＰ型領域１３と、から構成されている。ここで、Ｎ型領域１１はベース領域、Ｐ型領域１２はエミッタ領域、Ｐ型領域１３はコレクタ領域となっている。なお、トランジスタに要求される電流供給能力が大きい場合、図１７のようなトランジスタ素子が複数個形成され、それらは並列接続した状態で使用される。
【０００８】
図１７に示すようなパターン形状を持つトランジスタ素子では、第１のＰ型領域１２の外径部分と第２のＰ型領域１３の窓の外径部分との間の間隔Ｈを調整することで、その電流増幅率を変化させることができる。例えば、間隔Ｈを広くすると電流増幅率を低くすることができ、逆に間隔Ｈを狭くすると電流増幅率を高くすることができる。
しかし、間隔Ｈを変更した場合、図１８に示すように、電流増幅率の値は全体的にある一定の比を乗じたように低下あるいは上昇する。このため、間隔Ｈの変更では、電流増幅率のピーク値、あるいはコレクタ電流が大きい所の電流増幅率を独立して調節することはできない。
【０００９】
従って、従来においては、ラテラル型トランジスタの電流増幅率を高い値に保ったまま、その特性曲線の形状を平坦にするのは困難であった。また付帯的に、制御用トランジスタＱ１にラテラル型トランジスタを使用した図１５に示す直列制御型レギュレータでは、制御用トランジスタＱ１以外の回路部分に発振防止のための手段（例えば、位相補正用のコンデンサなど）を設けることが必要になっていた。
そこで本発明は、広い範囲のコレクタ電流に対して電流増幅率の変化量を少なくすることが可能な、ラテラル型のパワートランジスタやそれに類する半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するための本発明は、半導体基板に形成された所定の領域と、所定の領域内に形成された第１のトランジスタ素子と、第１のトランジスタ素子と共にカレントミラー回路を構成する少なくとも一つの第１と第２のトランジスタ素子と、第１のトランジスタ素子のコレクタに接続される線路に設けられた第１の端子と、第１と第２のトランジスタ素子の各エミッタに共通接続される線路に設けられた第２の端子と、第１と第２のトランジスタ素子の各ベースに共通接続される線路の各線路に設けられた第３の端子と、を具備することを特徴とする。なお、カレントミラー回路を構成する第１と第２のトランジスタ素子の一部は、マルチコレクタ型のトランジスタ素子によって等価的に構成しても良い。
【００１１】
【発明の実施の形態】
本発明の第１の実施の形態においては、半導体基板上の所定領域内、具体的には各トランジスタ素子の共通のベース領域となるＮ型半導体領域内に複数のトランジスタ素子を形成する。複数のトランジスタの一部を第２のトランジスタ素子とし、その他を第１のトランジスタ素子とする。第１のトランジスタ素子はそれぞれ並列接続する。第２のトランジスタ素子は、そのコレクタ、ベース間を電気的に接続した上で並列接続する。第１のトランジスタ素子と第２のトランジスタ素子の全てのエミッタを電気的に接続し、また、第１のトランジスタ素子と第２のトランジスタ素子の全てのベースを電気的に接続し、カレントミラー回路を構成する。
【００１２】
そして、各第１のトランジスタ素子のコレクタに共通接続される線路にコレクタ端子を設け、各第１のトランジスタのエミッタと各第２のトランジスタ素子のエミッタに共通接続される線路にエミッタ端子を設け、各第１のトランジスタ素子のベースと各第２のトランジスタ素子のベースに共通接続される線路にベース端子を設ける。これにより、全てのトランジスタ素子で１つのパワートランジスタを構成する。なお、複数個の各第１と第２のトランジスタ素子は、その分布密度ができるだけ一定になるように分散させた状態で、前記半導体基板上の所定領域内に形成する。
【００１３】
本発明の第２の実施の形態においては、半導体基板上の所定領域内、具体的にはトランジスタ素子の共通のベース領域となるＮ型半導体領域内に、通常の第１のトランジスタ素子と第１と第２のコレクタを有したマルチコレクタ型の第２のトランジスタ素子をそれぞれ複数個形成する。第１のトランジスタ素子はそれぞれを並列接続する。マルチコレクタ型の第２のトランジスタ素子は、その第２のコレクタとベースを電気的に接続した上でそれぞれを並列接続する。
【００１４】
そして、各第１のトランジスタ素子のコレクタと各第２のトランジスタ素子の第１のコレクタに共通接続される線路にコレクタ端子を設け、各第１と第２のトランジスタ素子の各エミッタに共通接続される線路にエミッタ端子を設け、各第１と第２のトランジスタ素子の各ベースに共通接続される線路にベース端子を設ける。これにより、全てのトランジスタ素子で１つのパワートランジスタを構成する。なお、複数個の各第１と第２のトランジスタ素子は、その分布密度ができるだけ一定になるように分散させた状態で、前記半導体基板上の所定領域内に形成する。
【００１５】
【実施例】
広い範囲のコレクタ電流に対して電流増幅率の変化量を少なくすることができる本発明の半導体装置と、それを使用した直列制御型レギュレータの回路を図１に示した。なお、図１の直列制御型レギュレータは、制御用トランジスタＱ１をトランジスタＴＤに置き換えた点だけが異なり、その他の回路構成は図１５と同じである。
本発明の半導体装置は、第１のトランジスタ素子Ｑ１１と第２のトランジスタ素子Ｑ１２を組み合わせ、それを１つのトランジスタＴＤとして使用している。ここで、トランジスタＴＤは次のような構成となっている。
【００１６】
第１のトランジスタ素子Ｑ１１と第２のトランジスタ素子Ｑ１２の各エミッタ同士は接続され、第１のトランジスタ素子Ｑ１１と第２のトランジスタ素子Ｑ１２の各ベース同士は接続され、第２のトランジスタ素子Ｑ１２のコレクタ、ベース間は短絡されている。第１のトランジスタ素子Ｑ１１のコレクタに接続される線路にコレクタ端子（Ｃ）が設けられ、第１と第２のトランジスタ素子Ｑ１１、Ｑ１２の各エミッタに共通接続される線路にエミッタ端子（Ｅ）が設けられ、第１と第２のトランジスタ素子Ｑ１１、Ｑ１２の各ベースに共通接続される線路にベース端子（Ｂ）が設けられている。
【００１７】
このようなトランジスタＴＤを実現する場合、第１のトランジスタ素子Ｑ１１と第２のトランジスタ素子Ｑ１２は、共通のベース領域を持ったラテラル型トランジスタとして、半導体基板の所定のＮ型半導体領域内に形成される。
第１と第２のトランジスタ素子Ｑ１１、Ｑ１２がラテラル型トランジスタである以上、トランジスタＴＤからラテラル型トランジスタ特有の電流増幅率の変化の影響を完全に排除することはできない。しかし、図１のような構造としたトランジスタＴＤの内部では、第１のトランジスタ素子Ｑ１１と第２のトランジスタ素子Ｑ１２がカレントミラー回路を構成している。このため第１のトランジスタ素子Ｑ１１のコレクタ電流は、理論上、第２のトランジスタ素子Ｑ１２のコレクタ電流に、ある一定の比の値を乗じた大きさとなる。
【００１８】
回路の構成上、トランジスタＴＤのベース電流と第２のトランジスタ素子Ｑ１２のコレクタ電流は近似した値になる。このため、トランジスタＴＤ全体で得られる電流増幅率のコレクタ電流に対する変化量を小さくすることができる。ちなみに、トランジスタＴＤ全体で得られる電流増幅率のコレクタ電流に対する特性は、後で詳述する図３の曲線（ロ）に示すようになる。
直列制御型レギュレータに組み込まれるトランジスタＴＤは、大きな電流を扱うことができるパワートランジスタとする必要がある。そこでトランジスタＴＤを構成するための第１のトランジスタ素子Ｑ１１は、図２に示すように、並列接続されたＮ個のトランジスタ素子１１１〜１１Ｎによって構成する。なお通常は、設計上での都合が良いため、第１のトランジスタ素子Ｑ１１を構成する各トランジスタ素子１１１〜１１Ｎと第２のトランジスタ素子Ｑ１２は全て同じ大きさ・形状で形成される。
【００１９】
ここで比較のために、図１５の制御用トランジスタＱ１が図２の第１のトランジスタ素子Ｑ１１と同じように構成されており、これにより制御用トランジスタＱ１と第１のトランジスタ素子Ｑ１１が同じ特性を示すと仮定する。つまり、従来の制御用トランジスタＱ１と本発明によるトランジスタＴＤの構造上の違いを第２のトランジスタ素子Ｑ１２の有無だけとする。すると、従来の制御用トランジスタＱ１と本発明のトランジスタＴＤのそれぞれの電流増幅率の変化の様子は図３に示すようになる。なお、図３中の曲線（イ）は制御用トランジスタＱ１の電流増幅率βＱ１の概略の変化を示し、曲線（ロ）はトランジスタＴＤ全体の電流増幅率βＴＤの概略の変化を示している。
【００２０】
図３において、トランジスタＴＤ全体の電流増幅率βＴＤである曲線（ロ）は、コレクタ電流の小さい範囲ではコレクタ電流の増加に伴って緩やかに増加する。あるコレクタ電流において電流増幅率のピークが現れるが、広い範囲のコレクタ電流に対してほぼ一定の値となる。なお、電流増幅率のピーク値は第１のトランジスタ素子Ｑ１１を構成するトランジスタ素子１１１〜１１Ｎの個数Ｎに近い数値となる。ピークを過ぎた後、電流増幅率はコレクタ電流の増加に従って徐々に減少していく。しかし、従来の制御用トランジスタＱ１の電流増幅率βＱ１の特性である曲線（イ）付近になると、電流増幅率の低下量が変化し、ほぼ曲線（イ）に沿って低下するようになる。
【００２１】
図３中の曲線（ロ）を見て分かるように、トランジスタＴＤ全体の電流増幅率βＴＤの値は、通常の制御トランジスタＱ１の電流増幅率βＱ１に比べて小さくなる。第１のトランジスタ素子Ｑ１１を構成するトランジスタ素子１１１〜１１Ｎの個数Ｎを大きくすることで、電流増幅率βＴＤの値を高くすることができる。ただし、個数Ｎを極端に大きくすることはできない。それは、第１に、個数Ｎが大きくなるとトランジスタＴＤの電流増幅率βＴＤの特性曲線の形状が制御用トランジスタＱ１の電流増幅率βＱ１の形状に近づき、その変化量が大きくなる、第２に、半導体基板の面積の都合で個数Ｎが制約される、というのがその主な理由である。
【００２２】
そこで、図１に示すような本発明のトランジスタＴＤを適用した直列制御型レギュレータでは、誤差増幅器３と駆動用トランジスタＱ２からなる回路部分の帰還利得を上げることにより電流増幅率βＴＤの値が小さくなることに対処する。なお、誤差増幅器３と駆動用トランジスタＱ２の回路部分の帰還利得を上げてもトランジスタＴＤの電流増幅率βＴＤの変化量が小さいため、レギュレータの動作が不安定になる恐れは極めて小さい。
【００２３】
図２に示す構成のトランジスタＴＤを作製する際には、半導体基板上の各トランジスタ素子（Ｑ１２、１１１〜１１Ｎ）のパターンは、一例として図４に示すような形状および位置に形成される。
図４において、トランジスタＴＤは、半導体基板ＳＢの左上の角の位置に形成された第２のトランジスタ素子Ｑ１２のパターンと、半導体基板ＳＢ上のそれ以外の位置に形成されたトランジスタ素子１１１〜１１Ｎのパターンとから構成されている。図２を見て分かるように、第２のトランジスタ素子Ｑ１２のコレクタとトランジスタ素子１１１〜１１Ｎのコレクタは、接続されるべきトランジスタＴＤの端子が異なる。このため、図４において、第２のトランジスタ素子Ｑ１２のコレクタ（Ｃ）を形成する領域のためのパターンとトランジスタ素子１１１〜１１Ｎのコレクタ（Ｃ）を形成する領域のためのパターンは分離して形成されている。
【００２４】
ところで、一般的なラテラル型トランジスタではベース領域の不純物濃度を低くしてある。このため、ベース領域に形成される電流路の電気抵抗は高くなり、その値は無視できなくなる。この電気抵抗を考慮すると、図４に示すパターン形状としたトランジスタＴＤは、実際には図５に示すような回路構成を持つことになる。
すなわち、第２のトランジスタ素子Ｑ１２のエミッタとトランジスタ素子１１１〜１１Ｎの各エミッタは共通接続され、その共通接続点はトランジスタＴＤのエミッタ端子（Ｅ）に接続される。トランジスタ素子１１１〜１１Ｎの各コレクタは共通接続され、その共通接続点はトランジスタＴＤのコレクタ端子（Ｃ）に接続される。
【００２５】
第２のトランジスタ素子Ｑ１２のコレクタとベースは短絡され、そのベースは抵抗ｒ０を介してトランジスタＴＤのベース端子（Ｂ）に接続される。トランジスタ素子１１１のベースは抵抗ｒ１を介して第２のトランジスタ素子Ｑ１２のベースに接続される。そして、例えばトランジスタ素子１１２のベースは抵抗ｒ２を介して第２のトランジスタ素子Ｑ１２のベースに接続されるといったように、トランジスタ１１Ｍのベースは抵抗ｒＭを介して第２のトランジスタＱ１２のベースに接続される（ただし、Ｍは２からＮまでの数）。
【００２６】
図４において、トランジスタ素子１１Ｎは第２のトランジスタ素子Ｑ１２から最も離れた位置に形成されている。図５の回路図を参照すると、第２のトランジスタ素子Ｑ１２のベースとトランジスタ素子１１Ｎのベースの間には抵抗rＮが介在する。それぞれのベースの間の距離が長くなれば、当然、抵抗rＮの抵抗値は大きくなる。抵抗rＮの抵抗値が大きくなると、理想的なカレントミラー回路ならば同じ値になる第２のトランジスタ素子Ｑ１２とトランジスタ素子１１Ｎのベース、エミッタ間電圧やベース電流の値に差異が生じる。その結果、トランジスタ素子１１Ｎは、カレントミラー回路のトランジスタとしての作用が弱くなり、トランジスタ素子１１Ｎのコレクタ電流と第２のトランジスタ素子Ｑ１２のコレクタ電流の相関性が悪くなってしまう。
【００２７】
トランジスタ素子１１Ｎに限らず、第２のトランジスタ素子Ｑ１２から離れた位置に設けられるトランジスタ素子は、第２のトランジスタ素子Ｑ１２の近くに設けられたトランジスタ素子（例えばトランジスタ素子１１１）に比べてカレントミラー回路のトランジスタとしての作用が弱くなる。そして、これら第２のトランジスタ素子Ｑ１２から離れた位置に設けられるトランジスタ素子のコレクタ電流は、その素子自体の電流増幅率βの変化の影響を受け易くなる。このため図４のパターン構造では、特にトランジスタ素子１１１〜１１Ｎの個数Ｎを大きくした場合、第２のトランジスタ素子Ｑ１２から離れた位置に設けられるトランジスタ素子によって、トランジスタＴＤ全体の電流増幅率βＴＤのコレクタ電流に対する変化量が大きくなってしまうことが予想される。
【００２８】
この問題への対策としては、図６のように、第２のトランジスタ素子Ｑ１２を複数個、例えば４個のトランジスタ素子１２１〜１２４、で構成する。そして、第１のトランジスタ素子Ｑ１１を構成するトランジスタ素子１１１〜１１Ｎと第２のトランジスタ素子Ｑ１２を構成するトランジスタ素子１２１〜１２４を、それらの半導体基板ＳＢ上の所定領域内における分布密度ができるだけ一定になるように分散して設ける。具体的には、トランジスタ素子の各端子の接続の都合を考慮して、半導体基板ＳＢの所定領域の４つの角にトランジスタ素子１２１〜１２４を分散して設ける。このような構成とすることにより、図４のトランジスタ素子１１Ｎのような、カレントミラー回路を構成するトランジスタとしての作用が特に弱いトランジスタ素子が形成されるのを防ぐことができる。
【００２９】
図６のようなパターンによって形成したトランジスタＴＤは、その等価回路が図７に示すような構成を持つものと考えられる。すなわち、第２のトランジスタＱ１２を構成するトランジスタ素子１２１〜１２４は分散して配置される。各トランジスタ素子１２１〜１２４の各コレクタ、ベース間は共通接続され、各トランジスタ素子１２１〜１２４のベースはそれぞれ抵抗素子を介してトランジスタＴＤのベース端子に接続される。
【００３０】
トランジスタ素子１２１のベースは、第１のトランジスタ素子Ｑ１１を構成するトランジスタ素子１１１〜１１Ｎのうち、最寄のトランジスタ素子１１１を含む約Ｎ／４個のトランジスタ素子のベースに、それぞれ抵抗素子を介して接続される。同様にして、第２のトランジスタ素子Ｑ１２を構成するトランジスタ素子１２２〜１２４のそれぞれのベースは、トランジスタ素子１１１〜１１Ｎのうちの約３Ｎ／４個のトランジスタ素子のベースに、それぞれ抵抗素子を介して１／４個づつ接続される。そして、トランジスタ素子１２１〜１２４とトランジスタ素子１１１〜１１ＮのエミッタはトランジスタＴＤのエミッタ端子（Ｅ）に接続され、トランジスタ素子１１１〜１１ＮのコレクタはトランジスタＴＤのコレクタ端子（Ｃ）に接続された構成となっている。
【００３１】
なお、このように第２のトランジスタ素子Ｑ１２を構成するトランジスタ素子の数を増やすと、第１のトランジスタ素子Ｑ１１の全コレクタ電流と第２のトランジスタ素子Ｑ１２の全コレクタ電流の比が小さくなり、その結果、トランジスタＴＤ全体の電流増幅率βＴＤが低下してしまう。そこで、もし高い電流増幅率βＴＤが必要であれば、第１のトランジスタ素子Ｑ１１を構成するトランジスタ素子の数を、例えば４Ｎ個というように、適宜、増やせば良い。
【００３２】
ところで、バイポーラ集積回路においては、ラテラル型トランジスタは電流源回路を構成する場合に良く用いられる。この時、ラテラル型トランジスタはマルチコレクタ型の形態で形成されることがある。例えば図８に示すように、２つのトランジスタＱ３、Ｑ４からなるカレントミラー回路は、第１と第２のコレクタを持ち、その第２のコレクタ（Ｃ２）がベース（Ｂ）に接続されたマルチコレクタ型トランジスタＱ５によって等価的に構成できる。そこで、図１に示すレギュレータ内のトランジスタＴＤをマルチコレクタ型のトランジスタＭＣＴに置き換えたのが図９の回路である。
【００３３】
図９のトランジスタＭＣＴは、第２のコレクタ（Ｃ２）とベースを短絡したマルチコレクタ型のトランジスタ素子Ｑ６を有し、トランジスタ素子Ｑ６の第２のコレクタ（Ｃ２）とベースに接続される線路にベース端子（Ｂ）を設け、そのエミッタに接続される線路にエミッタ端子（Ｅ）を設け、その第１のコレクタ（Ｃ１）に接続される線路にコレクタ端子（Ｃ）を設けた構造となっている。使用するトランジスタのタイプは異なるが、その等価回路の構成は同一であるため、図９のトランジスタＭＣＴは、図１のトランジスタＴＤと同じ動作を行い、同じ効果を奏する。
【００３４】
マルチコレクタ型のトランジスタ素子は、例えば、図１０に模型的に示すような形状のパターンを半導体基板上に形成することで構成される。この図１０のマルチコレクタ型のトランジスタ素子は、Ｎ型領域２１と、Ｎ型領域２１の上に互いに分離して形成された第１のＰ型領域２２と、第２のＰ型領域２３と、第３のＰ型領域２４とから構成されている。ここで第１のＰ型領域２２は円形に形成される。第２のＰ型領域２３と第３のＰ型領域２４は、第１のＰ型領域２２を中心とした円形の窓部分とスリット状部分を除いたＮ型領域２１の上面を覆うように形成される。なお、このスリット状部分によって分割された第２のＰ型領域２３と第３のＰ型領域２４は、それぞれ第１のＰ型領域２２の周囲の約３／４と、残りの約１／４を囲むような形状に形成される。
【００３５】
要するに図１０に示すパターンの形状は、前に説明した図１７中の領域１３の下と左の一部を切り欠き、その結果形成された領域１３のほぼ３／４の部分を第２のＰ型領域２３とし、残りのほぼ１／４の部分を第３のＰ型領域２４としたものと実質的に同じである。ここで、Ｎ型領域２１はベース領域、第１のＰ型領域２２はエミッタ領域、第２のＰ型領域２３は第１のコレクタ領域、第３のＰ型領域２４は第２のコレクタ領域となる。このＮ型領域２１に接合するように設けられた電極と第３のＰ型領域２４に接合するように設けられた電極を、何らかの方法によって電気的に接続すると、図８の右側に示されているようなマルチコレクタ型のトランジスタを構成することができる。
【００３６】
図９中のトランジスタＭＣＴは、相応のコレクタ電流を供給する能力と、相応の電流増幅率を持つパワートランジスタとして構成する必要がある。図１０に示すようなパターン形状のトランジスタ素子１個だけでは、大きなコレクタ電流を供給する能力と高い電流増幅率を得ることは、通常、困難である。そこで、図１０に示すパターン形状を持つマルチコレクタ型のトランジスタ素子と図１７に示すパターン形状を持つ複数個の普通のトランジスタ素子を、それぞれ半導体基板上に設ける。そして各トランジスタ素子を図１１に示すように接続することで、大きなコレクタ電流を供給する能力と高い電流増幅率を持つトランジスタＭＣＴを得ることができる。ここで、図１１に示すトランジスタＭＣＴは以下のような構成としている。
【００３７】
マルチコレクタ型のトランジスタ素子Ｑ６２のベースと第２のコレクタが接続される。トランジスタ素子Ｑ６２と普通のトランジスタ素子６１１〜６１Ｕの各エミッタは共通接続され、その共通接続点はトランジスタＭＣＴのエミッタ端子（Ｅ）に接続される。トランジスタ素子Ｑ６２の第１のコレクタとトランジスタ素子６１１〜６１Ｕの各コレクタは共通接続され、その共通接続点はトランジスタＭＣＴのコレクタ端子（Ｃ）に接続される。トランジスタ素子Ｑ６２のベースとトランジスタ素子６１１〜６１Ｕの各ベースは共通接続され、その共通接続点はトランジスタＭＣＴのベース端子（Ｂ）に接続される。ここで、トランジスタ素子Ｑ６２は第２のトランジスタ素子となり、並列接続されたトランジスタ素子６１１〜６１Ｕは第１のトランジスタ素子Ｑ６１となる。
【００３８】
このような構成のトランジスタＭＣＴにおいて、例えば、トランジスタ素子Ｑ６２の第１のコレクタとトランジスタ素子６１１〜６１Ｕの各コレクタを形成する各々のＰ型領域の全面積をＳ１とし、第２のトランジスタＱ６２の第２のコレクタを形成するＰ型領域の面積をＳ２とする。ただし、ここで言う面積とは、コレクタを形成するＰ型領域の、エミッタを形成するＰ型領域に対向した面の面積のことである。すると、図１１のような構成としたトランジスタＭＣＴは、個数Ｎをコレクタの面積比（Ｓ１／Ｓ２）に置き換えることで、前に説明したトランジスタＴＤと同様に考えることができる。従って、トランジスタＭＣＴの電流増幅率βＭＣＴは、トランジスタＴＤの電流増幅率βＴＤと同様に、図３の曲線（ロ）と同様な特性を示す。
【００３９】
繰り返すが、一般的なラテラル型トランジスタはベース領域の不純物濃度を低くしてある。このため、ベース領域に形成される電流路の電気抵抗が高くなり、第２のトランジスタ素子Ｑ６２から最も離れた位置に有るトランジスタ素子６１Ｕは、カレントミラー回路のトランジスタとしての作用が非常に弱くなることが予想される。
【００４０】
そこで、図１２に示すように、第２のトランジスタ素子Ｑ６２を複数個、例えば４個のトランジスタ素子６２１〜６２４、で構成する。そして、第１のトランジスタ素子Ｑ６１を構成するトランジスタ素子６１１〜６１Ｕと第２のトランジスタ素子Ｑ１２を構成するトランジスタ素子６２１〜６２４を、半導体基板ＳＢ上における分布密度ができるだけ一定になるよう、分散して設ける。具体的には、半導体基板ＳＢの所定領域の４つの角の位置に、それぞれトランジスタ素子６２１〜６２４を分散して設け、その他の位置にトランジスタ素子６１１〜６１Ｕを設ける。このような構成とすることにより、図６、図７で説明した時のように、カレントミラー回路のトランジスタとしての作用が非常に弱いトランジスタ素子が形成されるのを防ぐことができる。
【００４１】
図１２のようなパターン構成を持つトランジスタＭＣＤは、その等価回路が図１３に示すような構成となる。
すなわち、第２のトランジスタＱ６２を構成するマルチコレクタ型のトランジスタ素子６２１〜６２４は分散して配置される。各トランジスタ素子６２１〜６２４の第２のコレクタとベースの間は接続され、各トランジスタ素子６２１〜６２４のベースは、それぞれ抵抗素子を介してトランジスタＭＣＴのベース端子（Ｂ）に接続される。
【００４２】
マルチコレクタ型のトランジスタ素子６２１のベースは、第１のトランジスタ素子Ｑ６１を構成する普通のトランジスタ素子６１１〜６１Ｕのうち、最寄のトランジスタ素子６１１を含む約Ｕ／４個のトランジスタ素子のベースに、それぞれ抵抗素子を介して接続される。同様にして、マルチコレクタ型のトランジスタ素子６２２〜６２４のそれぞれのベースは、トランジスタ素子Ｑ６１を構成するトランジスタ素子のベースに、それぞれ抵抗素子を介してＵ／４個づつ接続される。そして、トランジスタ素子６２１〜６２４とトランジスタ素子６１１〜６１ＵのエミッタはトランジスタＭＣＴのエミッタ端子（Ｅ）に接続され、トランジスタ素子６２１〜６２４の第１のコレクタとトランジスタ素子６１１〜６１ＵのコレクタはトランジスタＭＣＴのコレクタ端子（Ｃ）に接続される。
【００４３】
なお、第２のトランジスタ素子Ｑ６２を構成するトランジスタ素子の数だけを増やすと、コレクタの面積比（Ｓ１／Ｓ２）が小さくなり、その結果、トランジスタＭＣＴの電流増幅率βＭＣＴが低下してしまう。もし、高い電流増幅率βＭＣＴが必要であれば、第１のトランジスタ素子Ｑ６１を構成するトランジスタ素子の数を適宜増やせば良い。
図１１〜図１３に示す実施例において、第１のトランジスタ素子Ｑ６１を構成するトランジスタ素子６１１〜６１Ｕは普通のトランジスタ素子となっているが、各コレクタが共通接続されたマルチコレクタ型のトランジスタ素子にしても構わない。
【００４４】
参考までに、実際に図４のパターン形状と図５の回路構成を有するトランジスタＴＤを作製し、図１に示すような回路構成の直列制御型レギュレータに組み込んだ時の、そのレギュレータの特性の測定結果を図１４に示した。図１４の左側（ａ）が本発明によるトランジスタＴＤを組み込んだ時の直列制御型レギュレータの特性を示し、右側（ｂ）が比較対象としての通常のパワートランジスタを組み込んだ時の直列制御型レギュレータの特性を示している。各特性図中の三本の曲線（Ｉ、II、III）は、それぞれ所定の容量値を持つ位相補正コンデンサＣＳを接続した時のレギュレータが安定した動作を継続できる出力電圧と出力電流の関係を示している。ちなみに、各曲線の右側がレギュレータの動作が安定する出力条件の領域であり、曲線の左側がレギュレータの動作が不安定になる出力条件の領域である。
【００４５】
なお、レギュレータの特性の測定に使用した本発明のトランジスタＴＤは、第１のトランジスタ素子Ｑ１１を構成するトランジスタ素子の数を１４２個とし、第２トランジスタ素子Ｑ１２を構成するトランジスタ素子の数を１個とした。一方、通常のパワートランジスタは、第１のトランジスタＱ１１のように並列接続した１４３個のトランジスタ素子により構成した。当然、トランジスタＴＤと通常のパワートランジスタを構成する各トランジスタ素子のパターンの形状および形成条件は同一にしてある。なお、試験時に出力端子２とグランドとの間に接続する動作安定化のための位相補正コンデンサＣＳは、セラミックコンデンサ（ＥＳＲ≒０．００１Ω）とした。
【００４６】
例えば、位相補正コンデンサＣＳの容量を０．２２μＦとした時の特性図（ａ）と（ｂ）の各曲線Ｉを比較すると、明かに本発明のトランジスタＴＤを使用したレギュレータの方が、低い出力電流の範囲まで安定した動作を行なえることが分かる。換言すると、所定の出力電流を得るための直列制御型レギュレータに本発明のトランジスタＴＤを使用すると、その動作を安定化させるための位相補正コンデンサの容量は小さくて済むと言える。なお、トランジスタＴＤを図６のパターン形状と図７の回路構成を有するものとしても、またトランジスタＴＤの代わりにマルチコレクタ型のトランジスタＭＣＴを使用しても、同様な結果が得られている。
【００４７】
【発明の効果】
以上に説明したように本発明は、実体回路あるいは等価回路において複数のトランジスタ素子がカレントミラー回路を構成する半導体装置を一つのトランジスタとして使用する。その上で、電流参照側の第１のトランジスタ素子と電流基準側の第２のトランジスタ素子を、半導体基板上における分布密度ができるだけ一定になるよう、分散して設けることを特徴としている。
このようにカレントミラー回路の構成とすることにより、半導体装置全体の電流増幅率の変化量が少なくなり、電流増幅率−コレクタ電流特性の曲線の形状を平坦にすることができる。
【００４８】
また、第１のトランジスタ素子と第２のトランジスタ素子を分散して設けることにより、カレントミラー回路を構成するためのトランジスタとしての作用の弱いトランジスタ素子を形成することが防止される。これは半導体装置全体の電流増幅率の変化量を少なくすることにも寄与する。
付帯的に、本発明の半導体装置を直列制御型レギュレータの制御用トランジスタとして使用すると、そのレギュレータが安定して動作を行わせることのできる出力電流の範囲を広げることができ、あるいはまた動作を安定化させるための移相補正コンデンサの容量を小さくすることができる。
【図面の簡単な説明】
【図１】    本発明の半導体装置の第１の実施の形態と、それを具備した直列制御型レギュレータの回路構成を示す図。
【図２】    本発明の半導体装置の基本構成を示す回路図。
【図３】    本発明の半導体装置の電流増幅率とコレクタ電流の関係を示す特性図。
【図４】    半導体基板上に形成された本発明の半導体装置のパターンの配置の第１の例を示す図。
【図５】    図４に示すようなパターン配置とした場合の半導体装置の等価回路図。
【図６】  半導体基板上に形成された本発明の半導体装置のパターンの配置の第２の例を示す図。
【図７】  図６のパターン配置とした場合の半導体装置の等価回路図。
【図８】  マルチコレクタ型トランジスタ素子とカレントミラー回路の等価関係を示す図。
【図９】  本発明の半導体装置の第２の実施の形態と、それを具備した直列制御型レギュレータの回路構成を示す図。
【図１０】  ラテラル／ＰＮＰ／マルチコレクタ型のトランジスタ素子の具体的なパターン形状の図。
【図１１】  本発明による半導体装置の別の基本構成を示す回路図。
【図１２】  半導体基板上に形成された本発明による半導体装置のパターンの配置の第３の例を示す図。
【図１３】  図１２に示すようなパターン配置とした場合の半導体装置の等価回路図。
【図１４】  直列制御型レギュレータの安定動作の範囲を説明するための出力特性図。
【図１５】    一般的な直列制御型レギュレータの回路図。
【図１６】    従来の一般的なラテラル型トランジスタの電流増幅率とコレクタ電流の関係を示す特性図。
【図１７】    従来のラテラル／ＰＮＰ型のトランジスタ素子の具体的なパターン形状の図。
【図１８】    従来のラテラル／ＰＮＰ型のトランジスタ素子において、パターン間の間隔Ｈを変化させたときの特性変化を示す図。
【符号の説明】
ＴＤ：トランジスタ（本発明の半導体装置）      ＭＣＴ：マルチコレクタ型のトランジスタ（本発明の半導体装置）      Ｑ１１：第１のトランジスタ素子  Ｑ１２：第２のトランジスタ素子      Ｑ６：マルチコレクタ型トランジスタ素子      Ｑ６１：第１のトランジスタ素子      Ｑ６２：第２のトランジスタ素子      Ｒ０〜ＲＮ：ベース領域の等価抵抗      ＳＢ：半導体基板      １１１〜１１Ｎ：トランジスタ素子      １２１〜１２４：トランジスタ素子  ６１１〜６１Ｕ：トランジスタ素子      ６２１〜６２４：トランジスタ素子      １１、２１：Ｎ型領域（ベース領域）      １２、２２：第１のＰ型領域（エミッタ領域）      １３：第２のＰ型領域（コレクタ領域）      ２３：第２のＰ型領域（第１のコレクタ領域）      ２３：第３のＰ型領域（第２のコレクタ領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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