(57)【特許請求の範囲】
【請求項１】
入力データ信号が、シリアル信号であること、データフレーム以外の区間はＰＬＬ発振器同期化のためのアイドルパターンが常時伝送されていること、データフレーム長は一定長以下で既知であること、アイドルパターンは既知のビット列の整数倍であること、入力データ信号の基本周波数と出力データ信号の基本周波数とがほとんど同じであること、データフレームの開始位置および終了位置が明示されている信号であることという条件であるときのデータ再同期化装置であって、
基準クロック信号を発生する基準クロック発振回路と、
前記入力データ信号に同期化した入力クロック信号を発生する入力ＰＬＬ発振回路と、
前記基準クロック信号に同期化した出力クロック信号を生成する出力ＰＬＬ発振回路と、
前記入力データ信号を前記入力クロック信号に同期してパラレル化して並列ビット数の入力並列データ信号およびアイドルパターンビット数の入力並列データ信号を出力するシフトレジスタ直並列回路と、
前記アイドルパターンビット数の入力並列データ信号からデータフレームならびにデータフレームの開始位置および終了位置を検出してデータ検出信号を出力し、前記並列ビット数の入力並列データ信号の取込タイミングを決める第１の入力取込信号を出力する入力パターン検出回路と、
前記第１の入力取込信号に応じて前記並列ビット数の入力並列データ信号を前記入力クロック信号に同期して所定クロック長だけ時間軸方向に引き延ばし並列ビット数の伸張データ信号を出力する並列ビット数の入力データ伸張回路と、
前記データ検出信号を入力し前記並列ビット数の入力並列データ信号の取込タイミングを別タイミングの出力クロック信号に同期して動作する回路に受け渡すための第２の入力取込信号を生成する入力データ取込信号生成回路と、
前記データ検出信号を前記出力クロック信号に再同期化してデータ区間信号を出力する再同期データ区間信号生成回路と、
前記第２の入力取込信号を入力し前記並列ビット数の伸張データ信号を再同期化して取り込むための再取込信号を出力する再同期データ取込信号生成回路と、
前記並列ビット数の伸張データ信号を前記出力クロック信号に再同期化して並列ビット数の再データ信号を出力する並列ビット数のデータ再同期回路と、
前記データ区間信号を入力し前記入力データ信号がアイドルパターンであるときには自己で生成したアイドルパターンをアイドル信号として出力し、前記入力データ信号がデータフレームになったときに乗せ換えのためのタイミング信号である遅延信号および選択信号を出力するアイドルパターン生成回路と、
前記再取込信号に応じて前記並列ビット数の再データ信号をシリアル化して直列信号を出力するシフトレジスタ並直列回路と、
前記遅延信号に応じて前記直列信号を遅延させるデータ遅延回路と、
前記選択信号に応じて前記アイドル信号と前記出力信号とを乗せ換えて出力データ信号を出力するデータ選択回路と
を有することを特徴とするデータ再同期化装置。
【請求項２】
前記並列ビット数が、前記入力クロック信号と前記出力クロック信号との位相差吸収，メタステーブル回避＋ジッタ回避＋スキュー回避，および前記入力クロック信号と前記出力クロック信号との周波数偏差吸収によって決定されることを特徴とする請求項１記載のデータ再同期化装置。
【請求項３】
前記所定クロック長が、前記並列ビット数以上であることを特徴とする請求項１または請求項２記載のデータ再同期化装置。
【請求項４】
基準クロック信号を発生する工程と、
前記入力データ信号に同期化した入力クロック信号を発生する工程と、
前記基準クロック信号に同期化した出力クロック信号を生成する工程と、
前記入力データ信号を前記入力クロック信号に同期してパラレル化して並列ビット数の入力並列データ信号およびアイドルパターンビット数の入力並列データ信号を出力する工程と、
前記アイドルパターンビット数の入力並列データ信号からデータフレームならびにデータフレームの開始位置および終了位置を検出してデータ検出信号を出力し、前記並列ビット数の入力並列データ信号の取込タイミングを決める第１の入力取込信号を出力する工程と、
前記第１の入力取込信号に応じて前記並列ビット数の入力並列データ信号を前記入力クロック信号に同期して所定クロック長だけ時間軸方向に引き延ばし並列ビット数の伸張データ信号を出力する工程と、
前記データ検出信号を入力し前記並列ビット数の入力並列データ信号の取込タイミングを別タイミングの出力クロック信号に同期して動作する回路に受け渡すための第２の入力取込信号を生成する工程と、
前記データ検出信号を前記出力クロック信号に再同期化してデータ区間信号を出力する工程と、
前記第２の入力取込信号を入力し前記並列ビット数の伸張データ信号を再同期化して取り込むための再取込信号を出力する工程と、
前記並列ビット数の伸張データ信号を前記出力クロック信号に再同期化して並列ビット数の再データ信号を出力する工程と、
前記データ区間信号を入力し前記入力データ信号がアイドルパターンであるときには自己で生成したアイドルパターンをアイドル信号として出力し、前記入力データ信号がデータフレームになったときに乗せ換えのためのタイミング信号である遅延信号および選択信号を出力する工程と、
前記再取込信号に応じて前記並列ビット数の再データ信号をシリアル化して直列信号を出力する工程と、
前記遅延信号に応じて前記直列信号を遅延させる工程と、
前記選択信号に応じて前記アイドル信号と前記出力信号とを乗せ換えて出力データ信号を出力する工程と
を有することを特徴とするデータ再同期化方法。
【請求項５】
前記並列ビット数が、前記入力クロック信号と前記出力クロック信号との位相差吸収，メタステーブル回避＋ジッタ回避＋スキュー回避，および前記入力クロック信号と前記出力クロック信号との周波数偏差吸収によって決定されることを特徴とする請求項４記載のデータ再同期化方法。
【請求項６】
前記所定クロック長が、前記並列ビット数以上であることを特徴とする請求項４または請求項５記載のデータ再同期化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ再同期化装置に関し、特に長距離伝送される高速なシリアル信号の再同期化を行うデータ再同期化装置に関する。
【０００２】
【従来の技術】
従来のシリアルデータを同期化させるためのシステムでは、デコーダがパケットレートでデータを受け取り、検出回路がデコーダからのデータ有効信号を監視し、データ有効信号の値がパケットレートより高速で変化することを確認したときに出力信号をアサートすることにより、フルパケットサイズ以下のグループまたは塊で送られてきたアイドルコードまたはデータを検出し、エラーの存在を確認し、このエラーを適切に修正してシリアルデータを適切に同期化させるようにしている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００２−１０１０８４号公報（第４−６頁、図３）
【０００４】
【課題を解決するための手段】
しかし、上述した従来の技術では、ファイバチャネル（Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ）等の高速なシリアル信号を長距離伝送するとジッタが増加し、受端側のＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）発振器が正常動作できなくなるという問題点があった。
【０００５】
本発明の目的は、長距離伝送される高速なシリアル信号のジッタを抑制して、再同期化したデータの信頼性を高めるようにしたデータ再同期化装置を提供することにある。
【０００６】
また、本発明の他の目的は、上記データ再同期化装置で用いられるデータ再同期化方法を提供することにある。
【０００７】
【課題を解決するための手段】
【０００８】
本発明のデータ再同期化装置は、入力データ信号が、シリアル信号であること、データフレーム以外の区間はＰＬＬ発振器同期化のためのアイドルパターンが常時伝送されていること、データフレーム長は一定長以下で既知であること、アイドルパターンは既知のビット列の整数倍であること、入力データ信号の基本周波数と出力データ信号の基本周波数とがほとんど同じであること、データフレームの開始位置および終了位置が明示されている信号であることという条件であるときのデータ再同期化装置であって、基準クロック信号を発生する基準クロック発振回路と、前記入力データ信号に同期化した入力クロック信号を発生する入力ＰＬＬ発振回路と、前記基準クロック信号に同期化した出力クロック信号を生成する出力ＰＬＬ発振回路と、前記入力データ信号を前記入力クロック信号に同期してパラレル化して並列ビット数の入力並列データ信号およびアイドルパターンビット数の入力並列データ信号を出力するシフトレジスタ直並列回路と、前記アイドルパターンビット数の入力並列データ信号からデータフレームならびにデータフレームの開始位置および終了位置を検出してデータ検出信号を出力し、前記並列ビット数の入力並列データ信号の取込タイミングを決める第１の入力取込信号を出力する入力パターン検出回路と、前記第１の入力取込信号に応じて前記並列ビット数の入力並列データ信号を前記入力クロック信号に同期して所定クロック長だけ時間軸方向に引き延ばし並列ビット数の伸張データ信号を出力する並列ビット数の入力データ伸張回路と、前記データ検出信号を入力し前記並列ビット数の入力並列データ信号の取込タイミングを別タイミングの出力クロック信号に同期して動作する回路に受け渡すための第２の入力取込信号を生成する入力データ取込信号生成回路と、前記データ検出信号を前記出力クロック信号に再同期化してデータ区間信号を出力する再同期データ区間信号生成回路と、前記第２の入力取込信号を入力し前記並列ビット数の伸張データ信号を再同期化して取り込むための再取込信号を出力する再同期データ取込信号生成回路と、前記並列ビット数の伸張データ信号を前記出力クロック信号に再同期化して並列ビット数の再データ信号を出力する並列ビット数のデータ再同期回路と、前記データ区間信号を入力し前記入力データ信号がアイドルパターンであるときには自己で生成したアイドルパターンをアイドル信号として出力し、前記入力データ信号がデータフレームになったときに乗せ換えのためのタイミング信号である遅延信号および選択信号を出力するアイドルパターン生成回路と、前記再取込信号に応じて前記並列ビット数の再データ信号をシリアル化して直列信号を出力するシフトレジスタ並直列回路と、前記遅延信号に応じて前記直列信号を遅延させるデータ遅延回路と、前記選択信号に応じて前記アイドル信号と前記出力信号とを乗せ換えて出力データ信号を出力するデータ選択回路とを有することを特徴とする。
【０００９】
また、本発明のデータ再同期化装置は、前記並列ビット数が、前記入力クロック信号と前記出力クロック信号との位相差吸収，メタステーブル回避＋ジッタ回避＋スキュー回避，および前記入力クロック信号と前記出力クロック信号との周波数偏差吸収によって決定されることを特徴とする。
【００１０】
さらにまた、本発明のデータ再同期化装置は、前記所定クロック長が、前記並列ビット数以上であることを特徴とする。
【００１１】
一方、本発明のデータ再同期化方法は、基準クロック信号を発生する工程と、前記入力データ信号に同期化した入力クロック信号を発生する工程と、前記基準クロック信号に同期化した出力クロック信号を生成する工程と、前記入力データ信号を前記入力クロック信号に同期してパラレル化して並列ビット数の入力並列データ信号およびアイドルパターンビット数の入力並列データ信号を出力する工程と、前記アイドルパターンビット数の入力並列データ信号からデータフレームならびにデータフレームの開始位置および終了位置を検出してデータ検出信号を出力し、前記並列ビット数の入力並列データ信号の取込タイミングを決める第１の入力取込信号を出力する工程と、前記第１の入力取込信号に応じて前記並列ビット数の入力並列データ信号を前記入力クロック信号に同期して所定クロック長だけ時間軸方向に引き延ばし並列ビット数の伸張データ信号を出力する工程と、前記データ検出信号を入力し前記並列ビット数の入力並列データ信号の取込タイミングを別タイミングの出力クロック信号に同期して動作する回路に受け渡すための第２の入力取込信号を生成する工程と、前記データ検出信号を前記出力クロック信号に再同期化してデータ区間信号を出力する工程と、前記第２の入力取込信号を入力し前記並列ビット数の伸張データ信号を再同期化して取り込むための再取込信号を出力する工程と、前記並列ビット数の伸張データ信号を前記出力クロック信号に再同期化して並列ビット数の再データ信号を出力する工程と、前記データ区間信号を入力し前記入力データ信号がアイドルパターンであるときには自己で生成したアイドルパターンをアイドル信号として出力し、前記入力データ信号がデータフレームになったときに乗せ換えのためのタイミング信号である遅延信号および選択信号を出力する工程と、前記再取込信号に応じて前記並列ビット数の再データ信号をシリアル化して直列信号を出力する工程と、前記遅延信号に応じて前記直列信号を遅延させる工程と、前記選択信号に応じて前記アイドル信号と前記出力信号とを乗せ換えて出力データ信号を出力する工程とを有することを特徴とする。
【００１２】
さらに、本発明のデータ再同期化方法は、前記並列ビット数が、前記入力クロック信号と前記出力クロック信号との位相差吸収，メタステーブル回避＋ジッタ回避＋スキュー回避，および前記入力クロック信号と前記出力クロック信号との周波数偏差吸収によって決定されることを特徴とする。
【００１３】
さらにまた、本発明のデータ再同期化方法は、前記所定クロック長が、前記並列ビット数以上であることを特徴とする。
【００１４】
本発明に係るデータ再同期化装置では、図１に示すように、シリアル信号である入力データ信号ｂを入力クロック信号ｃに同期してパラレル化して並列ビット数の入力並列データ信号ｄ〜eを生成し（シフトレジスタ直並列回路０３）、並列ビット数の入力並列データ信号ｄ〜eを入力クロック信号ｃに同期して所定クロック長だけ時間軸方向に引き延ばして（入力データ伸張回路０５〜０６）、並列ビット数の伸張データ信号ｇ〜ｈを出力する（入力クロック信号ｃと出力クロック信号ｎとの位相差，メタステーブル，ジッタ，スキュー，入力クロック信号ｃと出力クロック信号ｎとの周波数偏差を見込んだ分だけ引き延ばす）。次に、並列ビット数の伸張データ信号ｇ〜ｈの変化点の中央付近で、データを取り込み直し出力クロック信号ｎに再同期化して並列ビット数の再データ信号ｊ〜ｋを生成する［取込位置は変動する］（データ再同期回路１１〜１２）。並列ビット数の再データ信号ｊ〜ｋを再度「揺れない」ように同期化し直し（シフトレジスタ並直列回路１６）、シリアル化して直列信号ｐを生成する（シフトレジスタ並直列回路１６）。続いて、自己で生成したアイドルパターン（アイドルパターン生成回路１７）（アイドル信号ｒ）の切れ目に同期をとって出力信号ｕを生成し（データ遅延回路１８）、出力データ信号ｗに出力する（データ選択回路１９）。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
図１を参照すると、本発明の第１の実施の形態に係るデータ再同期化装置は、基準クロック発振回路０１と、入力ＰＬＬ発振回路０２と、シフトレジスタ直並列回路０３と、入力パターン検出回路０４と、並列ビット数の入力データ伸張回路０５〜０６と、入力データ取込信号生成回路０７と、出力ＰＬＬ発振回路１０と、並列ビット数のデータ再同期回路１１〜１２と、再同期データ取込信号生成回路１３と、再同期データ区間信号生成回路１４と、シフトレジスタ並直列回路１６と、アイドルパターン生成回路１７と、データ遅延回路１８と、データ選択回路１９とから構成される。
【００１７】
図２〜図４は、本実施の形態に係るデータ再同期化装置の、「時間１−１〜時間１−３」のタイミングチャートである。なお、図２〜図４に示す「時間１−１〜時間１−３」のタイミングチャートは、入力クロック信号ｃの周波数と出力クロック信号ｎの周波数とがほぼ一致している場合を図示している。図２〜図４からも分かるように、本実施の形態では、入力データ信号ｂのデータフレーム長は一定長以下で既知であるものとし、具体的には、入力データ信号ｂにデータが流れていないときには、８ビット単位でアイドル信号ｉｄｏｌ０〜ｉｄｏｌ７が流れるとし、データフレームのデータはｂ０〜ｂ２１の２２ビットであるとする。
【００１８】
詳しくは、本実施の形態では、▲１▼入力クロック信号ｃと出力クロック信号ｎとの位相差吸収，▲２▼メタステーブル回避＋ジッタ回避＋スキュー回避，および▲３▼入力クロック信号ｃと出力クロック信号ｎとの周波数偏差吸収、の３個の要素を吸収する必要がある。まず、最初の２項の吸収のために、▲１▼入力クロック信号ｃと出力クロック信号ｎとの位相差吸収＝±１ビット以内，および▲２▼メタステーブル回避＋ジッタ回避＋スキュー回避＝±１ビット以内が必要になる。すなわち，最初の２項の吸収のために、「遅れ」を考慮して２ビット、「進み」を考慮して２ビット、合計４ビットが必要である。次に、３項に関し、本実施の形態では、「データの引き延ばしを６ビット」としている。従って、「６ビットの揺れ」まで吸収できるので、１項，２項を除いた残りが３項の吸収できる分になる。つまり、３項で吸収できるのは、６−４＝２ビットになる。よって、▲３▼入力クロック信号ｃと出力クロック信号ｎとの周波数偏差吸収＝±１ビット以内（未満）、すなわち、２ビット未満の変動を吸収できる、２ビット未満のマージンがあることになる。すなわち、所定クロック長は、▲１▼入力クロック信号ｃと出力クロック信号ｎとの位相差吸収＝±１ビット以内、▲２▼メタステーブル回避＋ジッタ回避＋スキュー回避＝±１ビット以内、▲３▼入力クロック信号ｃと出力クロック信号ｎとの周波数偏差吸収＝±１ビット以内の総計６ビットとする。
【００１９】
また、入力クロック信号ｃの周波数変動率＝±１％、出力クロック信号ｎの周波数変動率＝±１％と仮定すると、入力クロック信号ｃと出力クロック信号ｎとの周波数偏差率＝±２％になる。周波数の差分を吸収可能な最大データフレーム長（「一定長」）＝αビットとすると、（αビット）＊（４％）＜（２ビット＜―▲３▼のマージン）でなければならない。これよりデータフレーム長が長いと、データ部の終わり付近での時間軸方向への揺れ分が、３項のマージンを越えるためである。これを解くと、αビット＜５０ビットになる。すなわち，本実施の形態の「一定長」は、これを量子化（切り捨て）して、「一定長」＝４９ビットになる。
【００２０】
さらに、入力データ信号ｂは、データフレームの開始位置および終了位置が明示されている信号であることが必要である。すなわち、「一番始めに来るデータ列（６ビット）の中心を狙ってデータを取り込み始める」という動作を行うことから、「開始位置」がわかる必要がある。また、「データの終わりに同期化して内部で生成したアイドルパターンを出力する必要がある」ことから、「終了位置」がわかる必要がある。逆に、「開始位置」がわからない信号であると、データの取込タイミングがわからないし、「終了位置」がわからない信号であると、内部で生成したアイドルパターンを同期化して出力できないのである。
【００２１】
図５〜図７は、本実施の形態に係るデータ再同期化装置の、「時間２−１〜時間２−３」のタイミングチャートである。なお、図５〜図７に示す「時間２−１〜時間２−３」のタイミングチャートは、入力クロック信号ｃの周波数より出力クロック信号ｎの周波数が高周波である場合を参考のために図示している。「時間２−１〜時間２−３」における周波数比は、入力クロック信号ｃ：出力クロック信号ｎ＝約１１：１２である。
【００２２】
基準クロック発振回路０１は、基準となるクロック信号である基準クロック信号ａを、入力ＰＬＬ発振回路０２および出力ＰＬＬ発振回路１０に出力する。
【００２３】
入力ＰＬＬ発振回路０２は、入力データ信号ｂに同期化した入力クロック信号ｃを生成し、シフトレジスタ直並列回路０３，入力パターン検出回路０４，入力データ伸張回路０５〜０６，および入力データ取込信号生成回路０７に出力する。通常、入力ＰＬＬ発振回路０２は、基準クロック発振回路０１に同期化して動作しているのではなく、入力データ信号ｂに同期化して動作している。（そのため、データが無いときでもアイドルパターンが常時送出されている。）入力データ信号ｂを出力している回路が故障して、入力データ信号ｂにデータが来なくなると、入力ＰＬＬ発振回路０２は、動作異常となってしまう。また、いったんこのような異常状態になると、入力ＰＬＬ発振回路０２は、電源を切るまで復旧しないか、最悪の場合には破壊にいたることもある。このときの対策用に、入力データ信号ｂに異常が生じたとき、異常状態／破壊を避けるため、ほぼ間違いなく発振している基準クロック発振回路０１に同期化して発振するようにしている。
【００２４】
シフトレジスタ直並列回路０３は、下記段落の如く、９ビットのシフトレジスタで構成され、シリアル信号である入力データ信号ｂをパラレル化し、再同期化用データ信号として並列ビット数の入力並列データ信号ｄ〜eを並列ビット数の入力データ伸張回路０５〜０６に出力し、入力データのパターン検出用としてアイドルパターンビット数の入力並列データ信号ｘ〜ｙを入力パターン検出回路０４に出力する。アイドルパターンビット数の入力並列データ信号ｘ〜ｙは、８ビットのシフトレジスタ出力である（アイドルパターンを８ビット長と仮定）。また、並列ビット数の入力並列データ信号ｄ〜eは、６ビットのシフトレジスタ出力である（データを引き延ばす所定クロック長を６ビットと仮定）。並列ビット数の入力並列データ信号ｄ〜eは、アイドルパターンビット数の入力並列データ信号ｘ〜ｙより１ビット過去のデータを保持しているとする。
【００２５】
シフトレジスタ直並列回路０３の構成（シフト方向は上から下に向かう）
0003704709.tif 000002
【００２６】
入力パターン検出回路０４は、アイドルパターンビット数の入力並列データ信号ｘ〜ｙからデータフレームならびにデータフレームの開始位置および終了位置を検出してデータ検出信号ｆを入力データ取込信号生成回路０７および再同期データ区間信号生成回路１４に出力するとともに、並列ビット数の入力並列データ信号ｄ〜eの取込タイミングを決める入力取込信号iを生成して並列ビット数の入力データ伸張回路０５〜０６に出力する。入力パターン検出回路０４では、アイドルパターンの終わり／始まりを検出するため、アイドルパターンのビットがどういう並びで、何ビットなのかをあらかじめ知っておく必要がある。また、自己で生成する必要があるので、ビットパターンおよび長さが既知である必要がある。図２〜図７のタイミングチャートでは、汎用性を持たせ、論理０，論理１を明示せずに、「ｉｄｏｌ０」，「ｉｄｏｌ１」，「ｉｄｏｌ２」，「ｉｄｏｌ３」，「ｉｄｏｌ４」，「ｉｄｏｌ５」，「ｉｄｏｌ６」，「ｉｄｏｌ７」と記載している。実際には、ビット列「１０１１０１１０」とか「１１００１１０１」などのようなインターフェース仕様で決められた（取り決めた）データのアイドルパターンが、「例えば、８ビットの固まり」の繰り返しとして、連続して流れている。
【００２７】
並列ビット数の入力データ伸張回路０５〜０６は、入力取込信号ｉがアクティブになるたびに並列ビット数の入力並列データ信号ｄ〜eを取り込み、並列ビット数の伸張データ信号ｇ〜ｈを並列ビット数のデータ再同期回路１１〜１２に出力する。並列ビット数の伸張データ信号ｇ〜ｈは、入力クロック信号ｃに同期して動作する６ビットのフリップフロップ出力で、並列ビット数の入力並列データ信号ｄ〜eを入力取込信号ｉに従って所定クロック長＊入力クロック信号ｃに１回だけ取り込むことで、入力データ信号ｂを時間軸方向に所定クロック長だけ引き延ばして保持している信号である。並列ビット数の入力データ伸張回路０５〜０６は、入力ＰＬＬ発振回路０２と出力ＰＬＬ発振回路１０との周波数偏差，入力ＰＬＬ発振回路０２のジッタ，入力ＰＬＬ発振回路０２の入力クロック信号ｃと出力ＰＬＬ発振回路１０の出力クロック信号ｎのアクティブエッジの衝突まで考慮した時間（所定クロック長）だけ、パラレル化された入力並列データ信号ｄ〜eを時間軸方向に引き延ばす。上記所定クロック長は、本実施の形態では６ビット分であるが、実際に引き延ばすのに必要な所定クロック長は、▲１▼入力クロック信号ｃと出力クロック信号ｎとの位相差吸収＝±１ビット以内（通常は「±１ビット以内」で収まる），▲２▼メタステーブル回避＋ジッタ回避＋スキュー回避＝±１ビット以内（これも、転送レートが上がると回りの回路も高速な回路になるので、通常は「±１ビット以内」で収まる），▲３▼入力クロック信号ｃと出力クロック信号ｎとの周波数偏差吸収＝±１ビット以内（これは、以下の計算が必要）である。
【００２８】
入力クロック信号ｃの周波数変動率が±ａ％（実施の形態では±１％、通常は±０．０１％）、出力クロック信号ｎの周波数変動率が±ｂ％（実施の形態では±１％、通常は±０．０１％）と仮定すると、入力クロック信号ｃと出力クロック信号ｎとの周波数偏差率は±（ａ＋ｂ）％（実施の形態では±２％、通常は±０．０２％）、データフレーム長＝ｃビット（実施の形態では２２ビット、通常はいろいろあるが、２０７０バイト＝１６５６０ビットとする）と仮定できる。データが流れている間に入力クロック信号ｃと出力クロック信号ｎとがずれ始め、データの終わりにずれる量は、「データフレーム長」＊「入力クロック信号ｃと出力クロック信号ｎとの周波数偏差率」＝ｃ＊｛２＊（ａ＋ｂ）｝（実施の形態では２２ビット＊｛２＊（１％＋１％）｝＝０．８８ビット＝＞切り上げ（ただし、「遅れ」と「進み」があるので、２の倍数）＝＞２ビット、通常では１６５６０ビット＊｛２＊（０．０１％＋０．０１％）｝＝６．６２４ビット＝＞切り上げ（ただし、「遅れ」と「進み」があるので、２の倍数）＝＞８ビットになる。従って、本実施の形態では、２＋２＋２＝６ビット、通常（データフレーム長はいろいろな値をとるが）では、２＋２＋８＝１２ビットになる。
【００２９】
また、入力データ伸張回路０５〜０６の段数（並列ビット数）は、引き延ばす所定クロック長と同数必要になる。本実施の形態では、６ビットに引き延ばしているので、「６段」必要である。段数が足らないと、データが抜け、段数が多いと余計なデータが入ってしまうことになる（段数が多い分には、過剰分を無視すれば問題ない）。図２に示す「時間１−１」のタイミングチャートでは、並列ビット数の入力並列データ信号ｄ〜eに書いてある「ｉｄｏｌ５．．０」（６ビット）である。
【００３０】
入力データ取込信号生成回路０７は、データ検出信号ｆがアクティブになると、パラレル化された並列ビット数の入力並列データ信号ｄ〜eの取込タイミングを別タイミングの出力クロック信号ｎに同期して動作する以下の回路に受け渡すための入力取込信号zを一定時間毎に生成し、再同期データ取込信号生成回路１３に出力する。入力取込信号zは、並列ビット数の伸張データ信号ｇ〜ｈを出力クロック信号ｎに同期して間違いなく取り込むために、並列ビット数の伸張データ信号ｇ〜ｈの変化点から１クロック遅れた地点でアクティブとなり、入力クロック信号ｃと出力クロック信号ｎとの位相差，メタステーブル，ジッタ，スキュー，入力クロック信号ｃと出力クロック信号ｎとの周波数偏差等を考慮し、３クロックの間アクティブになる。
【００３１】
出力ＰＬＬ発振回路１０は、基準クロック信号ａに同期化した出力クロック信号ｎを生成し、並列ビット数のデータ再同期回路１１〜１２，再同期データ取込信号生成回路１３，再同期データ区間信号生成回路１４，シフトレジスタ並直列回路１６，アイドルパターン生成回路１７，データ遅延回路１８，およびデータ選択回路１９に出力する。出力ＰＬＬ発振回路１０は、基準クロック発振回路０１に同期化して発振しているので、入力クロック信号ｃと出力クロック信号ｎとは、別位相，別周波数のクロック信号になる。
【００３２】
並列ビット数のデータ再同期回路１１〜１２は、出力クロック信号ｎに同期して動作する６ビットのフリップフロップで構成され、並列ビット数の伸張データ信号ｇ〜ｈを出力クロック信号ｎに再同期化し、現在の出力信号の状態を見ながらデータ出力が可能となるまで再同期化したデータ信号を遅延させて並列ビット数の再データ信号ｊ〜ｋをシフトレジスタ並直列回路１６に出力する。すなわち、並列ビット数のデータ再同期回路１１〜１２は、再取込信号ｌで示される位置で（並列ビット数の伸張データ信号ｇ〜ｈの変化点の中央付近で）、入力クロック信号ｃに同期して６倍に引き延ばされた並列ビット数の伸張データ信号ｇ〜ｈを出力クロック信号ｎに再同期化し、並列ビット数の再データ信号ｊ〜ｋをシフトレジスタ並直列回路１６に出力する。
【００３３】
再同期データ取込信号生成回路１３は、入力取込信号zに従って、入力クロック信号ｃとは別位相である出力クロック信号ｎに同期化したタイミングで、かつ並列ビット数の伸張データ信号ｇ〜ｈの時間軸方向に引き延ばされた信号の時間的に真ん中のタイミングでデータを取り込めるように再取込信号ｌを並列ビット数のデータ再同期回路１１〜１２に出力する。また同様に、再同期データ取込信号生成回路１３は、再取込信号ｑをシフトレジスタ並直列回路１６およびアイドルパターン生成回路１７に出力する。詳しくは、再同期データ取込信号生成回路１３は、入力クロック信号ｃに同期化した入力取込信号zを出力クロック信号ｎに同期して打ち直し、並列ビット数の伸張データ信号ｇ〜ｈの変化点の中央付近でデータを取り込めるように、入力取込信号zから２＊出力クロック信号ｎの位置でアクティブとなり、１＊出力クロック信号ｎの間、再取込信号ｌを生成し、並列ビット数のデータ再同期回路１１〜１２に出力する。再取込信号ｌは、入力クロック信号ｃに同期化した信号を異なる位相／周波数である出力クロック信号ｎで打ち直すため、位置は時間軸方向に揺らぐ。また、再同期データ取込信号生成回路１３は、「揺らぐ」再データ信号ｊ〜ｋを「揺るがない」ようにするため、「揺るがない打ち抜き用の信号」である再取込信号qを生成し、シフトレジスタ並直列回路１６およびアイドルパターン生成回路１７に出力する。再取込信号ｌが揺らいでも問題なくデータを取り込めるように、並列ビット数の再データ信号ｊ〜ｋの変化点の中央付近に来るように、再取込信号ｌから３＊出力クロック信号ｎ遅れた位置から１＊出力クロック信号ｎの間、再取込信号qを生成する。
【００３４】
再同期データ区間信号生成回路１４は、入力クロック信号ｃに同期して動作するデータ検出信号ｆによりデータフレームの終了位置を検出すると、データ検出信号ｆを出力クロック信号ｎで打ち直し、データフレームからアイドルパターンへの切り替えがスムースになるようにデータ区間信号ｍを生成してアイドルパターン生成回路１７に出力する。
【００３５】
シフトレジスタ並直列回路１６は、「揺れる信号」である並列ビット数の再データ信号ｊ〜ｋの並列データ信号を「揺れない取込信号である」再取込信号qに同期化して取り込み（並列ビット数の再データ信号ｊ〜ｋの中央付近で取り込み）、シリアル化して、直列信号ｐをデータ遅延回路１８に出力する。
【００３６】
アイドルパターン生成回路１７は、データフレームになるまではアイドルパターンをアイドル信号ｒとしてデータ選択回路１９に出力し、選択信号ｓをインアクティブにして再同期データ取込信号生成回路１３およびデータ選択回路１９に出力する。また、アイドルパターン生成回路１７は、アイドルパターンの切れ目からデータが出力されるように直列信号ｐを遅延させる遅延信号ｏをデータ遅延回路１８に出力し、適当なタイミングで選択信号ｓをアクティブとしてデータ選択回路１９に出力する。アイドルパターン生成回路１７は、入力データ信号ｂがアイドルパターンの場合は自己で生成したアイドルパターンを出力し、入力データ信号ｂがデータフレームになったときに乗せ換えのためのタイミング信号である遅延信号ｏおよび選択信号ｓを出力する。詳しくは、アイドルパターン生成回路１７は、ｂ０〜ｂ２１のデータフレームが検出されるまではフリーランでアイドルデータｉｄｏｌ０〜ｉｄｏｌ７を生成してアイドル信号ｒをデータ選択回路１９に出力し、データフレームを出力し始めると、アイドルデータｉｄｏｌ０をデータ選択回路１９に出力し、データの終わりで再度フリーランでアイドルデータｉｄｏｌ０〜ｉｄｏｌ７を生成してデータ選択回路１９に出力する。また、アイドルパターン生成回路１７は、アイドルパターンから再同期化したデータに正確に乗せ換えるために、アイドルパターンのｉｄｏｌ７が出終わるまで直列信号ｐを待たせておくための遅延信号ｏを生成しデータ遅延回路１８に出力する。さらに、アイドルパターン生成回路１７は、アイドルパターンと再同期化したデータとを切り替えるための選択信号ｓを生成し、再同期データ取込信号生成回路１３およびデータ選択回路１９に出力する。なお、アイドル信号ｒは、データの無い状態では、「ｉｄｏｌ０」，「ｉｄｏｌ１」，「ｉｄｏｌ２」，「ｉｄｏｌ３」，「ｉｄｏｌ４」，「ｉｄｏｌ５」，「ｉｄｏｌ６」，「ｉｄｏｌ７」を繰り返し生成している。必ず「ｉｄｏｌ７」の次のビットからデータの１ビット目が始まり、データの最後のビットの次は必ず「ｉｄｏｌ０」から始まることから、アイドルパターンは既知のビット列の整数倍であることが知られる。
【００３７】
データ遅延回路１８は、アイドルパターンからデータフレームへのつなぎをスムースに行うため、アイドルパターンと非同期に生成されるシリアル化されたデータ信号である直列信号ｐとの乗せ換えタイミングを図るために遅延信号oに従って直列信号ｐを遅延させ、出力信号ｕをデータ選択回路１９およびアイドルパターン生成回路１７に出力する。すなわち、データ遅延回路１８は、直列信号ｐをアイドル信号ｒの切れ目に同期化して出力するため、直列信号ｐにデータが流れたとき、また遅延信号ｏがアクティブの間、直列信号ｐを遅延させ、その遅延量を保持し、アイドル信号ｒの切れ目で出力信号ｕをデータ選択回路１９およびアイドルパターン生成回路１７に出力する。
【００３８】
データ選択回路１９は、自己で生成したアイドルパターンと非同期に生成されるシリアル化されたデータ信号とを乗せ換え、出力データ信号ｗを出力する。すなわち、データ選択回路１９は、選択信号ｓがインアクティブなときはアイドル信号ｒを、選択信号ｓがアクティブになると出力信号ｕを、出力データ信号ｗを出力する。
【００３９】
次に、このように構成された第１の実施の形態に係るデータ再同期化装置の動作について説明する。ここでは、図１に示すブロック図，および図２ないし図４に示す「時間１−１〜時間１−３」のタイミングチャートを使用して説明する。
【００４０】
データフレーム（ｂ０〜ｂ２１）ではない間は、出力クロック信号ｎに同期化し、アイドルパターン生成回路１７で生成されたアイドル信号ｒ（フリーラン）（ｉｄｏｌ０〜ｉｄｏｌ７）が、１＊出力クロック信号ｎ遅れて、データ選択回路１９を経由して出力データ信号ｗに出力されている（出力クロック信号ｎ＿１等）。
【００４１】
シフトレジスタ直並列回路０３は、入力クロック信号ｃの立ち上がりエッジで入力データ信号ｂをパラレル化し、並列ビット数の入力並列データ信号ｄ〜e，およびアイドルパターンビット数の入力並列データ信号ｘ〜ｙを出力している（入力クロック信号ｃ＿１〜）。
【００４２】
アイドルパターンビット数の入力並列データ信号ｘ〜ｙがｂ０〜ｂ７となり、アイドルパターンではないことが確認されると、入力パターン検出回路０４は、データ検出信号ｆをアクティブにする（入力クロック信号ｃ＿１０）。
【００４３】
また、同時に、入力パターン検出回路０４は、入力取込信号ｉを１＊入力クロック信号ｃだけアクティブにする（入力クロック信号ｃ＿１０）。
【００４４】
以降、入力取込信号ｉは、データフレームが終了し、アイドルパターンが再度検出されるまで（入力クロック信号ｃ＿３４）、６＊入力クロック信号ｃ毎に１＊入力クロック信号ｃの間だけアクティブになる（入力クロック信号ｃ＿１６，２２，２８）。
【００４５】
入力取込信号ｉがアクティブになると、並列ビット数の入力データ伸張回路０５〜０６は、次の入力クロック信号ｃ（入力クロック信号ｃ＿１１，１７，２３，２９）で、並列ビット数の入力並列データ信号ｄ〜eを取り込み、並列ビット数の伸張データ信号ｇ〜ｈをデータ再同期回路１１〜１２に出力する（入力クロック信号ｃ＿１１等）。
【００４６】
並列ビット数の入力データ伸張回路０５〜０６は、入力取込信号ｉがインアクティブの間は並列ビット数の伸張データ信号ｇ〜ｈを保持している（入力クロック信号ｃ＿１２〜１６等）。
【００４７】
また、データ検出信号ｆがアクティブになると、入力データ取込信号生成回路０７は、入力取込信号zを２＊入力クロック信号ｃ遅れた位置から、３＊入力クロック信号ｃの間アクティブとする（入力クロック信号ｃ＿１２〜１４等）。以降、入力取込信号zは、６＊入力クロック信号ｃ毎に３＊入力クロック信号ｃの間アクティブとなる。入力クロック信号ｃに同期化した入力取込信号zを、別位相，別周波数の出力クロック信号ｎで打ち直して再取込信号ｌを確実に生成するために、各々のクロックのエッジの衝突，ジッタ，スキュー，周波数偏差などを回避するために３＊入力クロック信号ｃの幅を持たせてある。
【００４８】
データ検出信号ｆがアクティブになると、再同期データ区間信号生成回路１４は、データ区間信号ｍを２＊出力クロック信号ｎ遅れてアクティブとする（出力クロック信号ｎ＿１１）。
【００４９】
入力取込信号zがアクティブになると（入力クロック信号ｃ＿１２等）、再同期データ取込信号生成回路１３は、２＊出力クロック信号ｎ遅れて、すなわち並列ビット数の伸張データ信号ｇ〜ｈの変化点の中央付近で、１＊出力クロック信号ｎの間だけ再取込信号ｌをアクティブとする（出力クロック信号ｎ＿１３，１９，２５，３１）。
【００５０】
再取込信号ｌがアクティブとなると（出力クロック信号ｎ＿１３等）、並列ビット数のデータ再同期回路１１〜１２は、１＊出力クロック信号ｎ遅れて並列ビット数の伸張データ信号ｇ〜ｈを取り込み、並列ビット数の再データ信号ｊ〜ｋをシフトレジスタ並直列回路１６に出力する（出力クロック信号ｎ＿１４等）。
【００５１】
再取込信号ｌがインアクティブの間（出力クロック信号ｎ＿１４等）、並列ビット数のデータ再同期回路１１〜１２は、その値を保持する（出力クロック信号ｎ＿１５〜１９等）。
【００５２】
再取込信号ｌがアクティブになると（出力クロック信号ｎ＿１３等）、再同期データ取込信号生成回路１３は、３＊出力クロック信号ｎ遅れた位置で、すなわち並列ビット数の再データ信号ｊ〜ｋの変化点の中央付近で、１＊出力クロック信号ｎの間だけ再取込信号qをアクティブとする。以降、再同期データ取込信号生成回路１３は、６＊出力クロック信号ｎ毎に、１＊出力クロック信号ｎの間だけ再取込信号qをアクティブとする。
【００５３】
再取込信号qがアクティブとなると（出力クロック信号ｎ＿１６等）、シフトレジスタ並直列回路１６は、１＊出力クロック信号ｎ遅れて並列ビット数の再データ信号ｊ〜ｋを取り込み、シリアル化し、直列信号ｐをデータ遅延回路１８に出力する（出力クロック信号ｎ＿１７等）。
【００５４】
再取込信号qがアクティブになると、アイドルパターン生成回路１７は、１＊出力クロック信号ｎ遅れて遅延信号ｏをアクティブとする（出力クロック信号ｎ＿１７）。
【００５５】
アイドルパターン生成回路１７は、１回目の再取込信号qの出力の後、アイドル信号ｒの切れ目であるｉｄｏｌ６（出力クロック信号ｎ＿１８）が終わるまで遅延信号ｏをアクティブとし、ｉｄｏｌ７（出力クロック信号ｎ＿１９）で遅延信号ｏをインアクティブとする。
【００５６】
データ遅延回路１８は、再取込信号qが１回アクティブとなった（出力クロック信号ｎ＿１６）後で、また遅延信号ｏがアクティブの間（出力クロック信号ｎ＿１８）は直列信号ｐを遅延させ、遅延信号ｏがインアクティブになる（出力クロック信号ｎ＿１９）と、次の出力クロック信号ｎ（出力クロック信号ｎ＿２０）から遅延させた直列信号ｐを出力信号ｕとして出力する（出力クロック信号ｎ＿２０〜）。また、データ遅延回路１８は、この遅延値をデータフレームを出力している間保持する。
【００５７】
アイドルパターン生成回路１７は、出力信号ｕのデータフレームのデータ数をカウントする。また、アイドルパターン生成回路１７は、遅延信号ｏがインアクティブとなった次の出力クロック信号ｎ（出力クロック信号ｎ＿２０）で選択信号ｓをアクティブとする（出力クロック信号ｎ＿２０〜）。
【００５８】
選択信号ｓがアクティブになると（出力クロック信号ｎ＿２０〜）、アイドルパターン生成回路１７のアイドル信号ｒは、ｉｄｏｌ０を保持する（出力クロック信号ｎ＿２０〜）。
【００５９】
データ選択回路１９は、選択信号ｓがインアクティブの間（出力クロック信号ｎ＿１〜１９）はアイドル信号ｒを１＊出力クロック信号ｎ遅れて出力データ信号ｗを出力し、選択信号ｓがアクティブになる（出力クロック信号ｎ＿２０〜）と、データが流れている出力信号ｕを１＊出力クロック信号ｎ遅れて出力データ信号ｗを出力する（出力クロック信号ｎ＿２１〜）。すなわち、入力クロック信号ｃに同期化した入力データ信号ｂが、出力クロック信号ｎに再同期化されて出力データ信号ｗを出力される。
【００６０】
入力パターン検出回路０４は、アイドルパターンビット数の入力並列データ信号ｘ〜ｙにアイドルパターンが検出されると（入力クロック信号ｃ＿３２）、データフレームの終了と判断し、データ検出信号ｆをインアクティブとする（入力クロック信号ｃ＿３２）。また、入力パターン検出回路０４は、アイドルパターンビット数の入力並列データ信号ｘ〜ｙにアイドルパターンが検出されると（入力クロック信号ｃ＿３２）、入力取込信号ｉもインアクティブとする（入力クロック信号ｃ＿３４）。
【００６１】
入力取込信号ｉがインアクティブとなるため（入力クロック信号ｃ＿３４）、並列ビット数の入力データ伸張回路０５〜０６の出力である並列ビット数の伸張データ信号ｇ〜ｈは、前回のラッチデータであるｉｄｏｌ１，ｉｄｏｌ１０，ｂ２１〜ｂ１８をそのまま保持する（入力クロック信号ｃ＿３５〜）。
【００６２】
同様に、データ検出信号ｆがインアクティブとなるため（入力クロック信号ｃ＿３４〜）、入力データ取込信号生成回路０７の出力である入力取込信号zもインアクティブとなる（入力クロック信号ｃ＿３６〜）。
【００６３】
入力取込信号zがインアクティブとなるため（入力クロック信号ｃ＿３６〜）、再同期データ取込信号生成回路１３の出力である再取込信号ｌもインアクティブとなる（出力クロック信号ｎ＿３７〜）。
【００６４】
再取込信号ｌがインアクティブとなるため（出力クロック信号ｎ＿３７〜）、並列ビット数のデータ再同期回路１１〜１２の出力である並列ビット数の再データ信号ｊ〜ｋは、前回のラッチデータであるｉｄｏｌ１，ｉｄｏｌ１０，ｂ２１〜ｂ１８を保持する（出力クロック信号ｎ＿３８〜）。
【００６５】
データ検出信号ｆがインアクティブになるので（入力クロック信号ｃ＿３４〜）、再同期データ区間信号生成回路１４の出力であるデータ区間信号ｍは、インアクティブとなる（出力クロック信号ｎ＿３５〜）。
【００６６】
データ区間信号ｍがインアクティブになった後（出力クロック信号ｎ＿３５〜）、アイドルパターン生成回路１７で「全データ」を数え終わると（２２ビット）（出力クロック信号ｎ＿４２）、アイドルパターン生成回路１７の出力である選択信号ｓがインアクティブとなる（出力クロック信号ｎ＿４２〜）。
【００６７】
また、選択信号ｓがインアクティブになると（出力クロック信号ｎ＿４２）、アイドルパターン生成回路１７は、アイドルパターンｉｄｏｌ０〜ｉｄｏｌ７の生成を開始してアイドル信号ｒを出力する（出力クロック信号ｎ＿４２）。
【００６８】
選択信号ｓがインアクティブになると（出力クロック信号ｎ＿４２）、再同期データ取込信号生成回路１３は、再取込信号qをインアクティブとする（出力クロック信号ｎ＿４６〜）。
【００６９】
データカウンタが２１になると（出力クロック信号ｎ＿４０）、アイドルパターン生成回路１７は、データ遅延回路１８に対し、遅延値を０にする遅延信号ｏを出力し（出力クロック信号ｎ＿４１）、データ遅延回路１８の遅延はリセットされ、直列信号ｐが１＊出力クロック信号ｎだけ遅れた信号が出力信号ｕとしてデータ選択回路１９およびアイドルパターン生成回路１７に出力される（出力クロック信号ｎ＿４３〜）。
【００７０】
選択信号ｓがインアクティブになると（出力クロック信号ｎ＿４２）、データ選択回路１９は、次の出力クロック信号ｎからアイドル信号ｒを出力データ信号ｗを出力する（出力クロック信号ｎ＿４３〜）。
【００７１】
以上の動作を行うことで、直列信号ｐにデータフレームが無いときには、自己で生成したアイドルパターンをアイドル信号ｒとして出力し、データフレームが入力されたときにはアイドル信号ｒの切れ目に同期化して、入力データ信号ｂを出力クロック信号ｎに再同期化して出力し、データフレームでは無くなったときにはデータフレームの切れ目で、自己で生成したアイドルパターンをアイドル信号ｒとして出力することができる。
【００７２】
なお、図５〜図７に示す「時間２−１〜時間２−３」のタイミングチャートに示す、入力クロック信号ｃの周波数より出力クロック信号ｎの周波数が高周波で有る場合の動作については、既述した図２〜図４に示す「時間１−１〜時間１−３」のタイミングチャートに示す場合とほぼ同様となるので、詳しい説明を省略する。
【００７３】
本実施の形態では、以上の機能を持つ回路ブロックでデータ再同期化装置を構成することにより、入力クロック信号ｃに同期化した信号を高い信頼性を保ってほぼ同一の周波数であるが、位相の異なる出力クロック信号ｎに再同期化させデータを出力できる。すなわち、ジッタが大きくなって電圧レベルの減衰した信号を波形整形し次段に送付することが可能となる。
【００７４】
【発明の効果】
第１の効果は、高速なシリアル信号を長距離伝送するとジッタが大きくなるのを防ぐことができることである。その理由は、入力クロック信号に同期化した信号を高い信頼性を保ってほぼ同一の周波数であるが位相の異なる出力クロック信号に再同期化させてデータを出力できるからである。
【００７５】
第２の効果は、再同期化したデータの信頼性を高めることができることである。その理由は、ジッタが大きくなって電圧レベルの減衰した信号を波形整形し次段に送付することが可能となるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るデータ再同期化装置の構成を示す回路ブロック図である。
【図２】第１の実施の形態に係るデータ再同期化装置における「時間１−１」のタイミングチャートである。
【図３】第１の実施の形態に係るデータ再同期化装置における「時間１−２」のタイミングチャートである。
【図４】第１の実施の形態に係るデータ再同期化装置における「時間１−３」のタイミングチャートである。
【図５】第１の実施の形態に係るデータ再同期化装置における「時間２−１」のタイミングチャートである。
【図６】第１の実施の形態に係るデータ再同期化装置における「時間２−２」のタイミングチャートである。
【図７】第１の実施の形態に係るデータ再同期化装置における「時間２−３」のタイミングチャートである。
【符号の説明】
０１  基準クロック発振回路
０２  入力ＰＬＬ発振回路
０３  シフトレジスタ直並列回路
０４  入力パターン検出回路
０５〜０６  入力データ伸張回路
０７  入力データ取込信号生成回路
１０  出力ＰＬＬ発振回路
１１〜１２  データ再同期回路
１３  再同期データ取込信号生成回路
１４  再同期データ区間信号生成回路
１６  シフトレジスタ並直列回路
１７  アイドルパターン生成回路
１８  データ遅延回路
１９  データ選択回路
ａ  基準クロック信号
ｂ  入力並列データ信号
ｃ  入力クロック信号
ｄ  入力並列データ信号
ｅ  入力並列データ信号
ｆ  データ検出信号
ｇ  伸張データ信号
ｈ  伸張データ信号
ｉ  入力取込信号
ｊ  再データ信号
ｋ  再データ信号
ｌ  再取込信号
ｍ  データ区間信号
ｎ  出力クロック信号
ｏ  遅延信号
ｐ  直列信号
ｑ 再取込信号
ｒ  アイドル信号
ｓ  選択信号
ｕ  出力信号
ｗ  出力データ信号
ｘ  入力並列データ信号
ｙ  入力並列データ信号
ｚ 入力取込信号
【図１】
0003704709.tif 000003
【図２】
0003704709.tif 000004
【図３】
0003704709.tif 000005
【図４】
0003704709.tif 000006
【図５】
0003704709.tif 000007
【図６】
0003704709.tif 000008
【図７】
0003704709.tif 000009