(57)【特許請求の範囲】
【請求項１】
ソースフォロワトランジスタのゲートに一端が接続されたキャパシタと、
前記ソースフォロワトランジスタのゲートとプリチャージ電源の間に接続された第１のアナログスイッチと、
前記キャパシタの他端と前記ソースフォロワトランジスタのソースの間に接続され、前記第１のアナログスイッチと連動する第２のアナログスイッチと、
前記キャパシタの他端と信号源の間に接続され、前記第１，第２のアナログスイッチの開閉動作に対して反転動作を行う第３のアナログスイッチと、
前記ソースフォロワトランジスタのドレイン側にカスコード接続され、ゲート側が前記ソースフォロワトランジスタのゲート側に接続されたカスコード接続トランジスタと
を備えたことを特徴とするソースフォロワ回路。
【請求項２】
前記ソースフォロワトランジスタはポリシリコン薄膜トランジスタである
ことを特徴とする請求項１記載のソースフォロワ回路。
【請求項３】
前記第１，第２のアナログスイッチはプリチャージ期間にオン状態、出力期間にオフ状態となり、前記第３のアナログスイッチはプリチャージ期間にオフ状態、出力期間にオン状態となる
ことを特徴とする請求項１記載のソースフォロワ回路。
【請求項４】
前記カスコード接続トランジスタのゲートにソースが、前記ソースフォロワトランジスタのゲートにゲートがそれぞれ接続された前記カスコード接続トランジスタと逆導電型のトランジスタ
を有することを特徴とする請求項１記載のソースフォロワ回路。
【請求項５】
前記カスコード接続トランジスタはデプレッション型のトランジスタである
ことを特徴とする請求項１記載のソースフォロワ回路。
【請求項６】
前記ソースフォロワトランジスタのゲートと前記カスコード接続トランジスタのゲートの間に接続されたキャパシタと、
前記カスコード接続トランジスタのゲートと所定の電源の間に接続され、前記第１，第２のアナログスイッチと連動する第４のアナログスイッチと
を有することを特徴とする請求項１記載のソースフォロワ回路。
【請求項７】
液晶セルがマトリクス状に２次元配置されるとともに、列ごとにコラム線が配線されてなる液晶パネルと、
前記コラム線の各々に対応して設けられた複数の出力バッファを含み、前記複数の出力バッファの各々がソースフォロア回路からなるとともに、ポリシリコン薄膜トランジスタによって前記液晶パネルと一体形成された出力回路とを具備し、
前記ソースフォロア回路は、
ソースフォロワトランジスタのゲートに一端が接続されたキャパシタと、
前記ソースフォロワトランジスタのゲートとプリチャージ電源の間に接続された第１のアナログスイッチと、
前記キャパシタの他端と前記ソースフォロワトランジスタのソースの間に接続され、前記第１のアナログスイッチと連動する第２のアナログスイッチと、
前記キャパシタの他端と信号源の間に接続され、前記第１，第２のアナログスイッチの開閉動作に対して反転動作を行う第３のアナログスイッチと、
前記ソースフォロワトランジスタのドレイン側にカスコード接続され、ゲート側が前記ソースフォロワトランジスタのゲート側に接続されたカスコード接続トランジスタとを備えた
ことを特徴とする液晶表示装置。
【請求項８】
液晶表示装置の出力回路において、各コラム線を駆動する複数の出力バッファの各々は、
ソースフォロワトランジスタのゲートに一端が接続されたキャパシタと、前記ソースフォロワトランジスタのゲートとプリチャージ電源の間に接続された第１のアナログスイッチと、前記キャパシタの他端と前記ソースフォロワトランジスタのソースの間に接続され、前記第１のアナログスイッチと連動する第２のアナログスイッチと、前記キャパシタの他端と信号源の間に接続され、前記第１，第２のアナログスイッチの開閉動作に対して反転動作を行う第３のアナログスイッチと、前記ソースフォロワトランジスタのドレイン側にカスコード接続され、ゲート側が前記ソースフォロワトランジスタのゲート側に接続されたカスコード接続トランジスタとを備えたソースフォロワ回路
からなることを特徴とする液晶表示装置の出力回路。
【請求項９】
前記液晶表示装置は前記出力回路の前段に、上位ビット側が基準電圧選択型、下位ビット側がスイッチドキャパシタアレイ型のＤＡコンバータを有し、
前記ソースフォロワ回路は前記スイッチドキャパシタアレイ型のキャパシタを前記キャパシタに兼用した
ことを特徴とする請求項８記載の液晶表示装置の出力回路。
【請求項１０】
前記液晶表示装置は前記出力回路の前段に、上位ビット側が基準電圧選択型、下位ビット側がスイッチドキャパシタアレイ型のＤＡコンバータを有し、
前記ソースフォロワ回路は前記スイッチドキャパシタアレイ型のキャパシタを前記キャパシタに兼用した
ことを特徴とする請求項８記載の液晶表示装置の出力回路。
【請求項１１】
前記ソースフォロワ回路は、前記ソースフォロワトランジスタのゲートと前記カスコード接続トランジスタのゲートの間に接続されたキャパシタと、
前記カスコード接続トランジスタのゲートと所定の電源の間に接続され、前記第１，第２のアナログスイッチと連動する第４のアナログスイッチとを有する
ことを特徴とする請求項８記載の液晶表示装置の出力回路。
【請求項１２】
前記液晶表示装置は前記出力回路の前段に、上位ビット側が基準電圧選択型、下位ビット側がスイッチドキャパシタアレイ型のＤＡコンバータを有し、
前記ソースフォロワ回路は前記スイッチドキャパシタアレイ型のキャパシタを前記キャパシタに兼用した
ことを特徴とする請求項１１記載の液晶表示装置の出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ソースフォロワ回路、液晶表示装置および液晶表示装置の出力回路に関し、特にポリシリコン薄膜トランジスタ（以下、ポリシリコンＴＦＴ(thin film transistor)と称する）で構成されたソースフォロワ回路、これを出力バッファとして搭載した液晶表示装置および当該液晶表示装置の出力回路に関する。
【０００２】
【従来の技術】
液晶表示装置（ＬＣＤ）において、各コラム線容量を充電するための出力バッファは、一般的に、オペアンプ（演算増幅器）を用いたボルテージフォロワ回路によって構成されている。ところが、液晶パネルとその駆動部をポリシリコンで一体的に形成することを考えた場合、オペアンプは回路が複雑で、しかもポリシリコンＴＦＴは特性がばらつくとともに、閾値電圧Ｖｔｈが大きいため、ボルテージフォロワ回路をポリシリコンで構成することが難しく、したがって液晶パネルとその駆動部をポリシリコンで一体的に形成することも困難となる。
【０００３】
【発明が解決しようとする課題】
そこで、回路構成の簡単なソースフォロワ回路を用いて出力バッファを構成することが考えられる。ポリシリコンＴＦＴで構成された単純なソースフォロワ回路の回路構成を図１１に示す。同図において、ソースフォロワトランジスタ１０１のドレインが電源ＶＣＣに接続され、そのゲートが入力端となる。そして、ソースフォロワトランジスタ１０１のソースが出力端となり、そのソースとグランドの間には電流源１０２が接続されている。
【０００４】
かかる構成のソースフォロワ回路においては、その入出力間にソースフォロワトランジスタ１０１のゲート‐ソース電圧Ｖｇｓに相当するオフセットが発生する。このオフセット電位Ｖｇｓは、トランジスタの閾値電圧Ｖｔｈや移動度μなどの関数であることから、トランジスタの特性ばらつきによって出力電圧Ｖｏｕｔがばらつくことになる。すなわち、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｉｎ−Ｖｇｓ
となる。
【０００５】
一般に、ソースフォロワ回路のオフセット電位Ｖｇｓは次式で表される。
Ｖｇｓ＝Ｖｔｈ＋√（Ｉｒｅｆ／ｋ）
但し、ｋ＝０．５×μ×Ｃｏｘ×Ｗ／Ｌである。ここで、Ｉｒｅｆは電流源１０２の電流、ｋは定数、Ｃｏｘ，Ｗ，Ｌはそれぞれトランジスタの酸化膜容量、ゲート長、ゲート幅である。
【０００６】
以上の説明から明らかなように、ポリシリコンＴＦＴで構成されたソースフォロワ回路においても、トランジスタのＶｔｈばらつきが大きいため、出力電位のばらつきが大きく、各コラム線容量を充電する出力バッファとして用いた場合に各回路間で出力電位が大きくばらつくことになる。したがって、ポリシリコンによる液晶パネルとその駆動部との一体的形成を考えた場合に、現状の構成のソースフォロワ回路をそのまま出力バッファとして用いることは困難である。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、オフセットキャンセルを高精度に行い得るソースフォロワ回路、液晶表示装置および当該液晶表示装置の出力回路を提供することにある。
【０００８】
【課題を解決するための手段】
本発明によるソースフォロワ回路は、ソースフォロワトランジスタのゲートに一端が接続されたキャパシタと、ソースフォロワトランジスタのゲートとプリチャージ電源の間に接続された第１のアナログスイッチと、キャパシタの他端とソースフォロワトランジスタのソースの間に接続され、第１のアナログスイッチと連動する第２のアナログスイッチと、キャパシタの他端と信号源の間に接続され、第１，第２のアナログスイッチの開閉動作に対して反転動作を行う第３のアナログスイッチと、ソースフォロワトランジスタのドレイン側にカスコード接続され、ゲート側がソースフォロワトランジスタのゲート側に接続されたカスコード接続トランジスタとを備えた構成となっている。
【０００９】
上記構成のソースフォロワ回路において、プリチャージ期間では、第１，第２のアナログスイッチがオン（閉）、第３のアナログスイッチがオフ（開）となることで、ソースフォロワトランジスタのゲートに対して、プリチャージ電源から第１のアナログスイッチを介して特定のプリチャージ電圧が印加される。このとき、ソースフォロワトランジスタのゲートとソースの間に接続されたキャパシタには、オフセット分Ｖｏｓ（＝Ｖｇｓ）に対応した電荷が蓄積される。その後、出力期間では、第１，第２のアナログスイッチがオフ、第３のアナログスイッチがオンとなることで、キャパシタの他端側が信号源側に再接続され、ソースフォロワトランジスタのゲートがプリチャージ電源から切り離される。このとき、ソースフォロワトランジスタのゲート電位は、Ｖｉｎ＋Ｖｏｓとなる。その結果、Ｖｇｓに相当するオフセットＶｏｓ′が発生したとしても、Ｖｏｓ′＝Ｖｇｓであることからオフセットキャンセルが行われる。しかも、カスコード接続トランジスタの作用により、ソースフォロワトランジスタのゲート‐ドレイン電圧が、プリチャージ期間においても、任意の信号を出力する出力期間においても、ほぼ一定に保たれる。これにより、ソースフォロワトランジスタのドレイン電圧変動が減少し、ソースフォロワトランジスタの動作点変動による入出力オフセット変動が減少するため、トランジスタ特性のばらつきに対する出力電位のばらつきをより低減できる。
【００１０】
また、本発明による液晶表示装置の出力回路は、各コラム線を駆動する出力バッファとして上記構成のソースフォロワ回路を用いる。このソースフォロワ回路の場合、ポリシリコンＴＦＴのような閾値電圧Ｖｔｈが大きく、かつばらつきの大きなトランジスタで回路を作成しても、オフセットキャンセルを高精度に行えることから、複数個並列に並べた場合であっても、各回路間の出力電位のばらつきを十分低減できる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１２】
図１は、本発明の第１実施形態を示す回路図である。この第１実施形態では、ドレインが電源ＶＣＣに接続されたＮＭＯＳのソースフォロワトランジスタ１１と、このソースフォロワトランジスタ１１のソースと接地間に接続された電流源１２とを有するソースフォロワ回路において、ソースフォロワトランジスタ１１のゲートにキャパシタ１３の一端が接続されるとともに、ソースフォロワトランジスタ１１のゲートとプリチャージ電源１４の間に第１のアナログスイッチ１５が、キャパシタ１３の他端とソースフォロワトランジスタ１１のソースの間に第２のアナログスイッチ１６が、キャパシタ１３の他端と信号源（Ｖｉｎ）の間に第３のアナログスイッチ１７がそれぞれ接続された構成となっている。
【００１３】
ここで、第１のアナログスイッチ１５と第２のアナログスイッチ１６は連動する。すなわち、同じ期間にオン（閉）／オフ（開）状態となる。また、第３のアナログスイッチ１７は、第１，第２のアナログスイッチ１５，１６の開閉動作に対して反転動作を行う。すなわち、第１，第２のアナログスイッチ１５，１６がオン状態のときオフ状態となり、第１，第２のアナログスイッチ１５，１６がオフ状態のときオン状態となる。
【００１４】
続いて、上記構成の第１実施形態に係るソースフォロワ回路の回路動作について、図２のタイミングチャートを用いて説明する。
【００１５】
先ず、準備期間（プリチャージ期間）Ｔ１において、第１，第２のアナログスイッチ１５，１６をオン状態、第３のアナログスイッチ１７をオフ状態にする。これにより、ソースフォロワトランジスタ１１のゲートに対して、プリチャージ電源１４から第１のアナログスイッチ１５を介して特定のプリチャージ電圧Ｖｐｒｅが印加される。このとき、ソースフォロワトランジスタ１１のゲートとソースの間に接続されたキャパシタ１３には、オフセット分Ｖｏｓ（＝Ｖｇｓ）に対応した電荷が蓄積される。
【００１６】
その後、出力期間Ｔ２では、第１，第２のアナログスイッチ１５，１６をオフ状態、第３のアナログスイッチ１７をオン状態にする。これにより、キャパシタ１３の他端側（ソースフォロワトランジスタ１１のソース側）が入力信号Ｖｉｎ側（信号源側）に再接続され、ソースフォロワトランジスタ１１のゲートがプリチャージ電源１４から切り離される。このとき、ソースフォロワトランジスタ１１のゲート電位は、Ｖｉｎ＋Ｖｏｓとなる。
【００１７】
その結果、ソースフォロワトランジスタ１１のゲート‐ソース電圧Ｖｇｓに相当するオフセットＶｏｓ′が発生したとしても、Ｖｏｓ′＝Ｖｏｓであることからオフセットキャンセルが行われ（即ち、Ｖｏｓ−Ｖｏｓ′）、出力期間Ｔ２における出力電位Ｖｏｕｔは、入力電位Ｖｉｎとほぼ同じ電位となる。また、このことは、トランジスタ特性のばらつきに対する出力電位変動を低減できることと等価となる。
【００１８】
しかも、キャパシタ１３に対するプリチャージを、信号源ではなく独立のプリチャージ電源１４で行えるので、信号源の出力インピーダンスを極めて小さくする必要がない。これに伴うメリットは、本ソースフォロワ回路を液晶表示装置の水平ドライバ内の基準電圧選択型ＤＡコンバータの出力回路として用いる場合に極めて大きい。すなわち、基準電圧線の線幅を小さくできるので、回路全体の小面積化が可能となる。
【００１９】
上述した回路動作に伴う効果は、ソースフォロワ回路をポリシリコンＴＦＴで構成したときに特に有効となる。その理由は、以下の通りである。すなわち、ポリシリコンＴＦＴは基板電位を持たないため、基板バイアス効果がない。そのため、入力電圧（ソースフォロワトランジスタ１１の入力電位）が変化し、出力電圧（ソースフォロワトランジスタ１１のソース電位）が変化した場合でも、閾値電圧Ｖｔｈの変化が起こらず、オフセットキャンセル動作が精度良く行われる。また、基板電位がないため、第１のアナログスイッチ１５の一端側（ソースフォロワトランジスタ１１のベース側）の寄生容量が小さくなり、トランジスタ１１のベース電位が変化した場合でも、キャパシタ１３に蓄積されたオフセット電荷が逃げにくい。
【００２０】
このポリシリコンＴＦＴで構成したソースフォロワ回路は、例えば、液晶表示装置における各コラム線容量を充電するための出力バッファとして用いられる。特に、液晶パネルとその駆動部をポリシリコンで一体的に形成する場合における出力バッファとして用いると、非常に有用なものとなる。
【００２１】
図３は、本発明が適用される液晶表示装置の一例を示す概略構成図である。図３において、液晶セル（画素）２１がマトリクス状に２次元配置されることによって液晶パネル２２が構成され、この液晶パネル２２の周辺には行選択を行うための垂直（ロウ）ドライバ２３および列選択を行うための水平（コラム）ドライバ２４が設けられている。そして、液晶パネル２２とその周辺回路、即ち垂直ドライバ２３および水平ドライバ２４などがポリシリコンによって一体的に形成される。
【００２２】
図４に、水平ドライバ２４の構成の一例を示す。この水平ドライバ２４は、コラム線の本数ｎに相当する段数のシフトレジスタ２５と、このシフトレジスタ２５から順次出力されるサンプリングパルスに同期してデータバスライン上のデータをサンプリングするサンプリング回路２６と、そのサンプリングデータを１水平期間の間保持するラッチ回路２７と、そのラッチデータをアナログ信号に変換するＤＡコンバータ２８と、各コラム線を駆動するｎ個の出力バッファ２９−１〜２９−ｎからなる出力回路３０とから構成されている。この水平ドライバ２４において、出力バッファ２９−１〜２９−ｎとして、本発明に係るソースフォロワ回路が用いられる。
【００２３】
図５は、第１実施形態に係るソースフォロワ回路を出力バッファに適用した応用例を示す回路図である。なお、図１と同等部分には同一符号を付して示してある。この応用例では、出力回路３０の前段に設けられたＤＡコンバータ２８が、上位３ビットｂ０〜ｂ２に対して基準電圧選択型ＤＡコンバータ３１を、下位３ビットｂ３〜ｂ５に対してスイッチドキャパシタアレイ型ＤＡコンバータ３２をそれぞれ用いた構成の場合において、スイッチドキャパシタアレイ型ＤＡコンバータ３２のキャパシタを、第１実施形態に係るソースフォロワ回路のオフセット蓄積用のキャパシタ１３に兼用した構成を採っている。
【００２４】
すなわち、下位３ビットｂ３〜ｂ５に対応して設けられ、かつ一端がソースフォロワトランジスタ１１のゲートに共通に接続された４個のキャパシタ３３，３４，３５，３６の合成容量がオフセット蓄積用のキャパシタ１３に対応する。ここで、４個のキャパシタ３３，３４，３５，３６の容量比は、４Ｃｏ：２Ｃｏ：Ｃｏ：Ｃｏとなるように設定される。また、キャパシタ３３〜３６の各他端とソースフォロワトランジスタ１１のソースの間に接続された４個のアナログスイッチ４１〜４４が第２のアナログスイッチ１６に、キャパシタ３３〜３６の各他端と信号源の間に接続された４個のアナログスイッチ３７〜４０が第３のアナログスイッチ１７にそれぞれ対応する。アナログスイッチ１５，４１〜４４などは、プリチャージパルス制御回路４５によって開閉制御される。
【００２５】
上述したように、下位３ビットｂ３〜ｂ５側をスイッチドキャパシタアレイ型とした構成のＤＡコンバータ２８を具備する液晶表示装置の水平ドライバ２４において、出力バッファ２９−１〜２９−ｎとして第１実施形態に係るソースフォロワ回路を用いることにより、オフセット蓄積用のキャパシタ１３とスイッチドキャパシタアレイ型ＤＡコンバータ３２のキャパシタを兼用できるので、図１１に示すような単純なソースフォロワ回路に対して新たに追加する回路素子が少なくて済み、効率が良い。
【００２６】
図６は、本発明の第２実施形態を示す回路図である。この第２実施形態では、第１実施形態と同様に、ＮＭＯＳのソースフォロワトランジスタ５１のゲートにキャパシタ５３の一端が接続されるとともに、ソースフォロワトランジスタ５１のゲートとプリチャージ電源５４の間に第１のアナログスイッチ５５が、キャパシタ５３の他端とソースフォロワトランジスタ５１のソースの間に第２のアナログスイッチ５６が、キャパシタ５３の他端と信号源（Ｖｉｎ）の間に第３のアナログスイッチ５７がそれぞれ接続された構成に加え、ソースフォロワトランジスタ５１のドレイン側にＮＭＯＳのトランジスタ５８がカスコード接続され、さらにソースフォロワトランジスタ５１のゲートにゲートが、カスコード接続トランジスタ５８のゲートにソースがそれぞれ接続されたＰＭＯＳのソースフォロワトランジスタ５９が設けられ、カスコード接続トランジスタ５８およびソースフォロワトランジスタ５９のゲート・ソース共通接続点と電源ＶＣＣ間に電流源６０が接続された構成となっている。
【００２７】
上記構成の第２実施形態に係るソースフォロワ回路においても、第１実施形態に係るソースフォロワ回路の回路動作の場合と同様に、第１，第２のアナログスイッチ５５，５６は準備期間（プリチャージ期間）にオン（閉）状態、出力期間にオフ（開）状態となり、第３のアナログスイッチ５７は準備期間にオフ状態、出力期間にオン状態となる。
【００２８】
ところで、ソースフォロワトランジスタ５１のドレイン側にカスコード接続されたＮＭＯＳのトランジスタ５８を持たない第１実施形態の構成の場合には、準備期間と出力期間におけるソースフォロワトランジスタ５１の動作点（特に、ゲート‐ドレイン電圧Ｖｇｄ）が異なってしまうため、ＭＯＳトランジスタのＶｄｓ（ドレイン‐ソース電圧）−Ｉｄｓ（ドレイン‐ソース電流）の特性に起因して、準備期間（プリチャージ期間）のゲート‐ソース電圧Ｖｇｓ１と出力期間のゲート‐ソース電圧Ｖｇｓ２が完全に一致しないことがあり、Ｖｏｓ−Ｖｏｓ′分のオフセットが残ることがある。
【００２９】
ところが、この第２実施形態においては、ソースフォロワトランジスタ５１のドレイン側にＮＭＯＳのトランジスタ５８をカスコード接続するとともに、ソースフォロワトランジスタ５１のゲートとカスコード接続トランジスタ５８のゲートの間にＰＭＯＳのソースフォロワトランジスタ５９を接続したことで、ソースフォロワトランジスタ５１のゲート‐ドレイン電圧Ｖｇｄを、プリチャージ期間においても、任意の信号を出力する出力期間においても、ほぼ一定に保つことができる。
【００３０】
これは、ソースフォロワトランジスタ５１のドレイン電圧をＶｄ、ゲート電圧をＶｇ、カスコード接続トランジスタ５８のゲート‐ソース電圧をＶｇｓ５８、ソースフォロワトランジスタ５９のゲート‐ソース電圧をＶｇｓ５９とすると、
Ｖｄ＝Ｖｇ＋Ｖｇｓ５９−Ｖｇｓ５８
と表され、ソースフォロワトランジスタ５１のドレイン電圧Ｖｄがそのゲート電圧Ｖｇに応じて変化するからである。
【００３１】
第１実施形態の回路構成に比べると、ソースフォロワトランジスタ５１のドレイン電圧変動は、およそカスコード接続トランジスタ５８のソース接地電圧ゲイン分の１にできる。したがって、ソースフォロワトランジスタ５１の動作点変動による入出力オフセット変動は減少する。その結果、トランジスタ特性のばらつきに対する出力電位のばらつきをより低減できることになる。
【００３２】
なお、第２実施形態に係るソースフォロワ回路の回路動作については、図２のタイミングチャートに基づく第１実施形態に係るソースフォロワ回路の回路動作の場合と同じである。また、上述した回路構成に伴う効果は、ソースフォロワ回路をポリシリコンＴＦＴで構成したときに特に有効となる。その理由は、第１実施形態の説明で述べた理由と同じである。
【００３３】
図７は、第２実施形態の変形例を示す回路図であり、図中、図６と同等部分には同一符号を付して示してある。この変形例においては、ソースフォロワトランジスタ５１のドレイン側にカスコード接続したトランジスタ５８として、デプレッション型のトランジスタ５８′を用いた構成を採っている。
【００３４】
デプレッション型のトランジスタは負の閾値電圧Ｖｔｈを持つことから、ソースフォロワトランジスタ５１のゲートとドレイン間に接続するソースフォロワが１段だけの構成であっても、ソースフォロワトランジスタ５１のドレイン電圧Ｖｄをそのゲート電圧Ｖｇに追従させることができる。この回路構成によれば、第２実施形態の回路構成におけるソースフォロワトランジスタ５９を省略できるため、その分だけ回路面積を小さくできる利点がある。
【００３５】
図８は、第２実施形態に係るソースフォロワ回路を液晶表示装置の水平ドライバにおける出力バッファに適用した応用例を示す回路図である。なお、図６と同等部分には同一符号を付して示してある。この応用例では、第１実施形態に係る応用例の場合と同様に、前段のＤＡコンバータ２８が、上位３ビットｂ０〜ｂ２に対して基準電圧選択型ＤＡコンバータ３１を、下位３ビットｂ３〜ｂ５に対してスイッチドキャパシタアレイ型ＤＡコンバータ３２をそれぞれ用いた構成の場合において、スイッチドキャパシタアレイ型ＤＡコンバータ３２のキャパシタを、第２実施形態に係るソースフォロワ回路のオフセット蓄積用のキャパシタ５３に兼用した構成を採っている。この構成に伴う効果は、第１実施形態に係る応用例の場合と同じである。
【００３６】
図９は、本発明の第３実施形態を示す回路図である。この第３実施形態では、第１実施形態と同様に、ＮＭＯＳのソースフォロワトランジスタ６１のゲートにキャパシタ６３の一端が接続されるとともに、ソースフォロワトランジスタ６１のゲートとプリチャージ電源６４の間に第１のアナログスイッチ６５が、キャパシタ６３の他端とソースフォロワトランジスタ６１のソースの間に第２のアナログスイッチ６６が、キャパシタ６３の他端と信号源（Ｖｉｎ）の間に第３のアナログスイッチ６７がそれぞれ接続された構成に加え、ソースフォロワトランジスタ６１のドレイン側にＮＭＯＳのトランジスタ６８がカスコード接続されるとともに、ソースフォロワトランジスタ６１のゲートとカスコード接続トランジスタ６８のゲートの間にキャパシタ６９が接続され、さらにカスコード接続トランジスタ６８のゲートとある特定の電圧値Ｖｃの電源７０の間に第４のアナログスイッチ７１が接続された構成となっている。
【００３７】
上記構成の第３実施形態に係るソースフォロワ回路においても、第１実施形態に係るソースフォロワ回路の回路動作の場合と同様に、第１，第２のアナログスイッチ６５，６６は準備期間（プリチャージ期間）にオン（閉）状態、出力期間にオフ（開）状態となり、第３のアナログスイッチ６７は準備期間にオフ状態、出力期間にオン状態となる。また、第４のアナログスイッチ７１は、第１，第２のアナログスイッチ６５，６６に連動し、準備期間にオン状態、出力期間にオフ状態となる。
【００３８】
電源７０の電圧値Ｖｃは、ソースフォロワトランジスタ６１のプリチャージ電圧Ｖｐｒｅの電圧値に対してある量だけシフトとした値に設定する。そのシフト量は、ソースフォロワトランジスタ６１とカスコード接続トランジスタ６８の飽和条件から求められるものである。なお、電源７０の電圧値Ｖｃの代わりに、ソースフォロワトランジスタ６１のゲート電位を入力としたソースフォロワを用いることも可能である。
【００３９】
上記の構成において、第１，第２のアナログスイッチ６５，６６と第３のアナログスイッチ６７とを反転動作によって開閉制御し、プリチャージ期間にソースフォロワトランジスタ６１の入力（ゲート）と出力（ソース）にキャパシタ６３を接続して当該トランジスタ６１のゲート‐ソース電圧Ｖｇｓに相当する電荷を蓄積し、出力期間においてこのキャパシタ６３のソース側を入力に再接続して入出力間の電圧差をキャンセルするための回路動作は、図２のタイミングチャートに基づく第１実施形態の回路動作の場合と同じである。
【００４０】
以上の回路動作に加え、本実施形態においては、プリチャージ期間に第４のアナログスイッチ７１をオン状態にすることにより、カスコード接続トランジスタ６８のゲートを電圧値Ｖｃにプリチャージする。そして、出力期間において第４のアナログスイッチ７１をオフ状態にすることにより、カスコード接続トランジスタ６８のゲートを電源７０から切り離す。
【００４１】
この第４のアナログスイッチ７１のオン／オフ動作に伴う回路動作により、カスコード接続トランジスタ６８のゲート電位を、電源電圧ＶＣＣよりも高く設定することができるため、第１，第２実施形態の回路構成の場合に比べて、ソースフォロワトランジスタ６１のドレイン電圧が高くなる。これにより、ソースフォロワトランジスタ６１として、ポリシリコンＴＦＴなどの閾値電圧Ｖｔｈが高くかつばらつきが大きいトランジスタを用いてソースフォロワ回路を構成したとしても、結果として、当該トランジスタ６１のドレイン電圧範囲が広がることになるため、出力のダイナミックレンジを拡大できる。
【００４２】
なお、ソースフォロワトランジスタ６１のゲート‐ドレイン電圧Ｖｇｄについては、第２実施形態に係る回路構成の場合と同様に、プリチャージ期間においても出力期間においてもほぼ一定に保てることから、精度の良いオフセットキャンセルを行うことができるので、トランジスタ特性のばらつきに対する出力電位のばらつきをより低減できる。また、上述した回路構成に伴う効果は、ソースフォロワ回路をポリシリコンＴＦＴで構成したときに特に有効となる。その理由は、第１実施形態の説明で述べた理由と同じである。
【００４３】
図１０は、第３実施形態に係るソースフォロワ回路を液晶表示装置の水平ドライバにおける出力バッファに適用した応用例を示す回路図である。なお、図９と同等部分には同一符号を付して示してある。この応用例では、第１，第２実施形態に係る応用例の場合と同様に、前段のＤＡコンバータ２８が、上位３ビットｂ０〜ｂ２に対して基準電圧選択型ＤＡコンバータ３１を、下位３ビットｂ３〜ｂ５に対してスイッチドキャパシタアレイ型ＤＡコンバータ３２をそれぞれ用いた構成の場合において、スイッチドキャパシタアレイ型ＤＡコンバータ３２のキャパシタを、第３実施形態に係るソースフォロワ回路のオフセット蓄積用のキャパシタ６３に兼用した構成を採っている。この構成に伴う効果は、第１実施形態に係る応用例の場合と同じである。
【００４４】
なお、上記第１〜第３実施形態においては、ソースフォロワトランジスタとしてＮＭＯＳトランジスタを用いたＮＭＯＳソースフォロワ回路に適用した場合について説明したが、その反転形であるＰＭＯＳソースフォロワ回路にも同様に適用可能である。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、ソースフォロワトランジスタのゲートにキャパシタの一端を接続するとともに、ソースフォロワトランジスタのゲートとプリチャージ電源の間に第１のアナログスイッチを、キャパシタの他端とソースフォロワトランジスタのソースの間に第２のアナログスイッチを、キャパシタの他端と信号源の間に第３のアナログスイッチをそれぞれ接続し、プリチャージ動作を行わせる構成としたことにより、オフセットキャンセルを高精度に行うことができ、しかもソースフォロワトランジスタのドレイン側にカスコード接続トランジスタを接続したことにより、ソースフォロワトランジスタのゲート‐ドレイン電圧を、プリチャージ期間においても、任意の信号を出力する出力期間においても、ほぼ一定に保つことができるため、ソースフォロワトランジスタの動作点変動による入出力オフセット変動が減少し、その結果、トランジスタ特性のばらつきに対する出力電位のばらつきをより低減できる。
【００４６】
また、液晶表示装置の出力回路において、各コラム線を駆動する出力バッファとして本発明によるソースフォロワ回路を用いることにより、ポリシリコンＴＦＴのような閾値電圧Ｖｔｈが大きく、かつばらつきの大きなトランジスタで回路を作成しても、オフセットキャンセルを高精度に行えることから、複数個並列に並べた場合であっても、各回路間の出力電位のばらつきを十分低減できる。したがって、液晶パネルとその駆動部をポリシリコンで一体的に形成する際の出力バッファとして用いて特に有用なものとなる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す回路図である。
【図２】動作説明のためのタイミングチャートである。
【図３】本発明が適用される液晶表示装置の一例を示す概略構成図である。
【図４】水平ドライバの構成の一例を示すブロック図である。
【図５】第１実施形態に係るソースフォロワ回路を液晶表示装置の水平ドライバにおける出力バッファに適用した応用例を示す回路図である。
【図６】本発明の第２実施形態を示す回路図である。
【図７】第２実施形態の変形例を示す回路図である。
【図８】第２実施形態に係るソースフォロワ回路を液晶表示装置の水平ドライバにおける出力バッファに適用した応用例を示す回路図である。
【図９】本発明の第３実施形態を示す回路図である。
【図１０】第３実施形態に係るソースフォロワ回路を液晶表示装置の水平ドライバにおける出力バッファに適用した応用例を示す回路図である。
【図１１】従来例を示す回路図である。
【符号の説明】
１１，５１，６１…ソースフォロワトランジスタ、１３，５３，６３，６９…キャパシタ、１４，５４，６４…プリチャージ電源、１５，５５，６５…第１のアナログスイッチ、１６，５６，６６…第３のアナログスイッチ、１７，５７，６７…第２のアナログスイッチ、２１…液晶セル、２２…液晶パネル、２３…垂直ドライバ、２４…水平ドライバ、２８…ＤＡコンバータ、２９−１〜２９−ｎ…出力バッファ、３０…出力回路、３１…基準電圧選択型ＤＡコンバータ、３２…スイッチドキャパシタアレイ型ＤＡコンバータ、７１…第４のアナログスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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