(57)【特許請求の範囲】
【請求項１】
ストアしたディジタル・サンプルのエラーを隠す方法であって、
複数ビットのディジタル入力サンプルを受け取るステップと、
前記入力サンプルに対応し、所定のビット数を含むエラー検出符号を計算するステップと、
前記入力サンプルの所定の最下位ビットの数を前記所定のビット数のエラー検出符号で置き換えることで、蓄積サンプルを形成するステップと、
前記入力サンプルを表す複数ビットの前記蓄積サンプルをメモリ素子内にストアするステップと、
前記蓄積サンプルを前記メモリ素子から取り出すステップと、
前記取り出したサンプルを調べてエラーを検出するステップと、
エラーが検出されれば前記取り出したサンプルの換わりのサンプルを生成し、検出されなければ前記取り出したサンプルを生成するステップとを含み、
該生成するステップが、
単一のエラーが検出されれば前の正しいサンプルと現在の正しいサンプルとの平均値をもった換わりのサンプルを生成することと、
一つの連続エラーよりも多いエラーが検出されれば前の正しいサンプルをもった換わりのサンプルを次の正しいサンプルを受け取るまで繰り返して生成して、それから、該前の正しいサンプルと該次の正しいサンプルとの平均値をもった換わりのサンプルを生成することを含む
ことを特徴とする方法。
【請求項２】
ストアしたディジタル・サンプルのエラーを隠す装置であって、
複数ビットのディジタル入力サンプルのソースと、
前記入力サンプルを表す複数ビットの蓄積サンプルをストアし、前もってストアした蓄積サンプルを取り出すためのメモリ素子と、
前記入力サンプルソースに結合し、所定のビット数を含むエラー検出符号を発生するエラー検出符号発生器と、
前記入力サンプルを含む前記蓄積サンプルをストアして、そこで前記入力サンプルの所定の最下位ビットの数が前記エラー検出符号で置き換えられる前記メモリ素子と、
前記メモリ素子に結合し、前記取り出したサンプル内のエラーを検出するエラー検出器と、
前記メモリ素子および前記エラー検出器に結合し、エラーが検出されれば換わりのサンプルを生成し、検出されなければ前記取り出した蓄積サンプルを生成するエラー訂正器とを備え、
単一のエラーが検出されれば前記エラー訂正器が前の正しいサンプルと現在の正しいサンプルとの平均値をもった換わりのサンプルを生成し、一つの連続エラーよりも多いエラーが検出されれば前記エラー訂正器が前の正しいサンプルをもった換わりのサンプルを次の正しいサンプルを受け取るまで繰り返して生成して、それから、該前の正しいサンプルと該次の正しいサンプルとの平均値をもった換わりのサンプルを生成する
ことを特徴とする装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は複数ビットのディジタル・データを一時的にストアする信頼性がさほど高くないメモリ素子を使用する方法および装置に関する。
【０００２】
なお、本明細書の記述は本件出願の優先権の基礎たる米国特許出願第６５８７９７号（１９９６年６月５日出願）の明細書の記載に基づくものであって、当該米国特許出願の番号を参照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】
複数ビットのディジタル・データの処理中に、このデータを一時的にストアしておく必要がよくある。メモリ素子は、この様にストアするために用いられる。一般的に、重要なのは、このようなメモリ素子から取り出したデータが前もってストアされたデータの正確な複製であることである。しかし、取り出されたデータが前もってストアされたデータの正確な複製であることが強く望まれると同時に、このことが必須ではない応用法もある。
【０００４】
このような応用法の一例には、ビデオ・カムコーダ装置やテープレス電話応答装置またはテープレス録音機等でのディジタル・フォームの音声データがある。この応用法では絶対的な忠実度、例えばコンピュータのストレージ装置に要求される忠実度は要求されない。上記のような装置では、アナログ音声信号を連続する複数ビットのディジタル・サンプルで表現し、各サンプルは対応するアナログ音声信号の値を表す二進値（binary value）をとる。このようなサンプルは、例えば、アナログ音声信号源に結合したアナログ・ディジタル・コンバータや、ディジタルＣＤプレーヤによって生成される。音声信号を処理する間に、この音声信号を表す連続したディジタル・サンプルがメモリ素子にストアされ、その後の処理を行うために後で取り出される。
【０００５】
【発明が解決しようとする課題】
上述した応用法においては、取り出されたデータは前もってストアしたデータに対して絶対的な忠実度を要求はされないが、オーディオ・リード／ライト・メモリ（ＡＲＡＭ）素子と呼ばれる非理想的なメモリ素子が使用される。これらのさほど理想的でないメモリ素子は、理想的なメモリ素子よりは高価でない。取り出されたサンプルには或る程度の非忠実度を許容できるため、このようなメモリ素子を使用することで、性能が目立って低下することなくより高価ではないオーディオ装置を達成できる。従来のこのようなシステムでは、データ・ストレージにより引き起こされたエラーと回復エラーのハンドリングは提供されなかった。しかし、このために、エラーが発生すると著しく性能が低下する結果となる。望まれることは、このようなメモリ素子を使用したときに発生するエラーの何らかのハンドリング方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の原理に従い、ストアしたディジタル・サンプル中のエラーを或る方法および装置により検出して隠す(conceal) 。複数ビットのディジタル入力サンプルを受けて、その入力サンプルに対応し、所定のビット数を有するエラー検出符号が計算される。そして複数ビットのディジタル・ストレージ・サンプルが、このエラー検出符号で入力サンプルの所定のビット数を置き換えることにより生成される。このストレージ・サンプルは、次にメモリ素子（２０）にストアされる。前もってストアされたサンプルはこのメモリ素子（２０）から取り出され、これを解析することでエラーが発生したかを検出する。もしエラーが検出されると、補間の様な何らかの手段でこのエラーを隠す、取り出されたサンプルの換わりのサンプルが生成される。そうでなければ、この取り出されたサンプルが生成される。
【０００７】
本発明を具現する装置は、ＡＲＡＭの様なさほど理想的でないメモリ素子（２０）を用いてディジタル・サンプルを蓄積し、これには絶対的な忠実度は要求されない。これにより、より低コストになると共に、このようなシステムの性能の目立った低下がなくなる。
【０００８】
【発明の実施の形態】
図１は本発明にかかる装置のブロック図で、メモリ素子へのデータ書き込みを行う。図１において、データ・ソース１０は周知の方法により連続する複数ビットのディジタル・サンプルのストリームを発生する。各サンプルは、最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）まで周知の方法で配列した複数のビットを構成している。このディジタル・サンプルは、データ・ソース１０の出力端子において連続的に発生される。データ・ソース１０のこの出力端子は、ＬＳＢを除いて、エラー検出符号（ＥＤＣ）発生器３０とメモリ素子２０に結合している。ＥＤＣ発生器３０からの出力端子が、このディジタル・データ・ソースからのＬＳＢに代わり、メモリ素子２０の入力端子のＬＳＢ入力端子に供給される。
【０００９】
ＥＤＣ発生器３０は、多くのエラー検出符号ビットからなるビットを発生する周知のものであればどんな発生器でもよく、図示した実施例ではパリティ発生器３０である。一般に、ＥＤＣ発生器３０により発生されるエラー検出符号のビット数は、メモリ素子２０にストアされる以前のデータ・ソース１０からのワード中のＬＳＢの同じ数で置き換えられる。応用法の残りの部分でパリティ発生器３０と単一のパリティ・ビットについて言及するが、当業者であれば、周知のエラー検出符号発生器のどれでもエラー検出符号を任意ビット数発生し、この位置（ｐｌａｃｅ）において用いられることを理解しよう。
【００１０】
動作する際は、メモリ素子２０はさほど理想的でないメモリ素子であり、或るメモリ記憶場所(memory location) を含んでおり、そこからデータを取り出すと間違った結果を生じる。メモリ素子２０に関して必要メモリ容量を増大することなくエラー検出を提供するために、ディジタル・データ・ストリームによって表現されるディジタル・データの解像度を（例えば１データ・ビット）減少し、エラー検出符号を（例えばパリティ・ビットのフォームで）そのデータ・ビットと置き換える。例えば、１６ビットのディジタル音声データについては、そのＬＳＢが各サンプルから取り除かれ、解像度１５ビットを有する音声信号を生じる。上述した如く、電話応答装置のような或る音声の応用法では、この解像度の低下はユーザには気付かれることはない。
【００１１】
周知の方法で、パリティ発生器３０はその入力端子に供給されるフルサイズ（１６ビット）のディジタル・サンプルについてパリティ・ビットを発生する（棄てられることになるビットは除く）。図示した実施例では、偶数パリティ・ビットもまた用いられるが、このパリティ・ビットは奇数パリティ・ビットである。このパリティ・ビットは、減少した解像度（１５ビット）のディジタル音声信号サンプルに、そのＬＳＢとして付加される。このパリティ・ビットの性質として、論理‘１’と論理‘０’をほぼ同数持つことがある。このビットをＬＳＢとしてディジタル・データに付加した結果は、無音期間中でさえも無視することができる。さらに、ＬＳＢとしてパリティ・ビットを用いることで、好ましいディザ機能が得られる。このパリティ符号化ディジタル・サンプルは、メモリ・コントローラ（図示せず）によって周知の方法で制御されるメモリ素子２０内の記憶場所にストアされる。
【００１２】
図２は、前もって書き込まれたデータをメモリ素子２０から読み出す本発明にかかる装置のブロック図である。図２において、メモリ素子２０は図１に示されたメモリ素子と同一である。メモリ素子２０の出力端子は、エラー検出器６０とエラー訂正器４０にそれぞれ結合している。エラー検出器６０はエラー検出符号発生器３０（図１）に対応し、エラー検出符号発生器３０による符号化データの誤りのなさを示せるどんな回路でも良い。図示の実施例では、エラー検出符号発生器はパリティ発生器であり、エラー検出器６０はパリティ・チェック回路である。エラー訂正器４０の複数ビット出力端子には、以下でより詳細に述べる方法によってエラー訂正された連続する複数ビットのディジタル・サンプルの（太線で示す）ストリームを生じ、利用回路５０の対応する入力端子に結合される。エラー検出器６０の出力端子は、このエラー訂正器４０の制御入力端子に結合している。
【００１３】
動作する際は、メモリ素子２０はメモリ・コントローラ（図示せず）によって周知の方法で制御されて、メモリ素子２０内の記憶場所からデータ信号サンプルが取り出される。取り出されたサンプルのビットは、前もってストアしたサンプルのビットとは同じでない。エラー検出器６０は取り出されたサンプルについてデータ誤りチェックを遂行し、取り出されたデータ中にエラーが検出されるとエラー信号を発生する。このエラー信号はエラー訂正器４０に供給され、これにより訂正機能を遂行する。エラー訂正器４０により連続する複数ビットのディジタル・サンプルのストリームを生じ、これは元のストアしたデータ信号を表すか、またはメモリ素子２０内のエラーによって（例えば、最後の(the last)正しいデータと次の正しいデータ間での線形補間によって）信号中に生じた雑音を低減させる。エラー訂正器４０はそのサンプルのストリームを利用回路５０に供給する。エラー検出器６０とエラー訂正器４０を組み合わせて、メモリ素子２０内の欠陥記憶場所からディジタル・サンプルが取り出される事象における訂正機能を提供する。利用回路５０はエラー訂正されたデータ・ストリームを処理する。例えば、テープレス録音機では、この利用回路はディジタル・アナログ・コンバータ、音声増幅器、スピーカを含む。
【００１４】
図３は図２に示されたエラー訂正器４０のより詳細なブロック図であり、図４および図５は、この装置の要部の動作の理解に有用な波形図である。図３において、太い信号線は複数ビットのディジタル信号を搬送する信号パスを表し、細い信号線は単一ビットのディジタル信号またはクロック信号のいずれかを搬送する信号パスを表す。図３において、入力端子４８はメモリ素子２０（図２）の出力端子に結合している。入力端子４８は、パリティ・チェック回路６０の入力端子と第１のラッチ４１のデータ入力端子に結合している。ラッチ４１の出力端子は、第２のラッチ４２のデータ入力端子と加算器４３の第１の入力端子に結合している。第２のラッチ４２の出力端子は、マルチプレクサ４４の第１のデータ入力端子と加算器４３の第２の入力端子に結合している。加算器４３の出力端子は、このマルチプレクサ４４の第２のデータ入力端子と２分周回路４５を通じて結合している。加算器４３と２分周回路４５を組み合わせて、平均化回路（ＡＶＧ）４６を形成する。マルチプレクサ４４の出力端子は、出力端子４９に結合している。この出力端子４９は、利用回路５０（図２）の入力端子に結合している。
【００１５】
パリティ・チェック回路６０のパリティ・エラー出力端子は、コントロール回路４７のエラー入力端子Ｅに結合している。クロック発生器（図示せず）は、コントロール回路４７のクロック入力端子Ｃに結合している。コントロール回路４７の第１のストローブ出力端子Ｓ１は第１のラッチ４１のコントロール入力端子に結合し、コントロール回路４７の第２のストローブ出力端子Ｓ２は第２のラッチ４２のコントロール入力端子に結合し、そして、コントロール回路４７のマルチプレクサ・コントロール信号出力端子ＳＥＬはマルチプレクサ４４のコントロール入力端子に結合している。
【００１６】
図３に図示した装置の動作を、図４および図５に示した波形図と共に説明する。動作する際は、クロック発生器（図示せず）が、メモリ素子２０により生じるディジタル・データ・サンプルに周知の方法で同期したクロック信号を生成する。図４を参照すると、最上部のラインにサンプルのシーケンス、ＤＡＴＡ  ＩＮが示されている。最初に示したサンプルがＳ０，次のサンプルがＳ１，…等である。コントロール回路４７のエラー入力端子Ｅにおけるエラー信号ＥＲＲＯＲが、図４の２番目のラインに示されている。この信号がローのときは、対応するサンプルにエラーが発生していないことを示しており、この信号がもしハイのときは、パリティ・チェック回路６０によってパリティ・エラーが検出されていることを示している。
【００１７】
各サンプルについてのこのエラー信号は、コントロール回路４７によって評価される。エラーが発生していないことをこのエラー信号が示しているときは、コントロール回路４７は、図４の３番目のラインに示されているストローブ信号ＳＴＲＯＢＥ  １を第１のラッチ４１へと出力する。第１のストローブ信号ＳＴＲＯＢＥ  １の立ち上がりエッジで、第１のラッチ４１は入力端子４８における入力データからの信号をラッチし、その出力端子へ周知の方法により供給する。第１のラッチ４１からの出力は、図４の４番目のラインとして示されている。
【００１８】
同様にして、コントロール回路４７は、図４の５番目のラインに示されている第２のストローブ信号ＳＴＲＯＢＥ  ２を第２のラッチ４２へと出力する。第２のストローブ信号ＳＴＲＯＢＥ  ２の立ち下がりエッジに応答して、第２のラッチ４２は第１のラッチ４１の出力端子からの信号をラッチし、その出力端子へ周知の方法により供給する。第２のラッチ４２からのこの出力は、図４の６番目のラインとして示されている。
【００１９】
さらに、コントロール回路４７は図４の６番目のラインとして示されているマルチプレクサ・コントロール信号ＳＥＬＥＣＴも、マルチプレクサ４４のコントロール入力端子へと出力する。このマルチプレクサ・コントロール信号ＳＥＬＥＣＴがローのときは、マルチプレクサ４４は第２のラッチ４２の出力端子からの信号を出力端子４９へと通す状態になっている。マルチプレクサ・コントロール信号ＳＥＬＥＣＴがハイのときは、マルチプレクサ４４は平均化回路４６の出力端子からの信号を出力端子４９へと通す状態になっている。
【００２０】
パリティ・エラーがパリティ・チェック回路６０によって検出されない限り、コントロール回路４７は第１および第２のストローブ信号（ＳＴＲＯＢＥ  １とＳＴＲＯＢＥ  ２）をそれぞれ第１および第２のラッチ４１と４２へと供給し、マルチプレクサ・コントロール信号はローに維持されて、マルチプレクサ４４が第２のラッチ４２の出力端子からの信号を出力端子４９へと通す状態となっている。この動作モードにおいて、第１および第２のラッチ４１と４２はパイプライン・レジスタとして作用し、この入力サンプル、ＤＡＴＡ  ＩＮはエラー・ハンドラー(handler) ４０を通って遅延するが、変化することはない。
【００２１】
しかし、もしもコントロール回路４７のエラー入力端子におけるエラー信号ＥＲＲＯＲによりパリティ・エラーが発生したことが示されると、入力端子４８における現時点でのサンプルは無効となる。この場合、第１のストローブ信号ＳＴＲＯＢＥ  １は第１のラッチ４１に供給されず、最新の(the most recent) 正しいサンプルを保持し続ける。しかし、第２のストローブ信号ＳＴＲＯＢＥ  ２は、コントロール回路４７からのエラー信号の状態に関係なくなお第２のラッチ４２へ供給される。さらに、マルチプレクサ・コントロール信号ＳＥＬＥＣＴがローに維持されて、マルチプレクサ４４が第２のラッチ４２からの信号を出力端子４９へと通す状態となっている。
【００２２】
図４を参照すると、エラー信号ＥＲＲＯＲはサンプルＳ０のサンプル期間４０１の間はローであり、サンプルＳ０が正しいサンプルであることを示している。これに応答し、第１のストローブ信号ＳＴＲＯＢＥ  １のトレーリング(trailing)エッジ４０２で入力端子４８からの正しいサンプルＳ０を第１のラッチ４１内にラッチし、その出力端子において図示した波形ＬＡＴＣＨ４１として現れる。同時に、第２のストローブ信号ＳＴＲＯＢＥ  ２のトレーリング・エッジ４０３で第１のラッチ４１からの前のサンプルが第２のラッチ４２内にラッチされ、その出力端子において図示した波形ＬＡＴＣＨ４２として現れる。また、マルチプレクサ・コントロール信号ＳＥＬＥＣＴはこのサンプル期間４０８はローで、第２のラッチ４２からの出力信号は利用回路５０へ供給される。
【００２３】
しかし、サンプルＳ１は誤ったパリティを有することがパリティ・チェック回路６０によって発見され、エラー信号ＥＲＲＯＲはサンプルＳ１の期間４０４においてハイとされてこのことを示す。エラー信号ＥＲＲＯＲがハイの間は、コントロール回路４７は第１のストローブ信号ＳＴＲＯＢＥ  １を発生しない。したがって、トレーリング・エッジ４０２の後のサンプル期間の４１０には第１のストローブ信号は存在しない。これにより、誤ったサンプルＳ１が第１のラッチ４１内にラッチされることが防止される。代わって、前の正しいサンプルＳ０が第１のラッチ４１の出力端子に残る。
【００２４】
しかし、第２のラッチ４２は第２のストローブ信号ＳＴＲＯＢＥ  ２を受け取り続け、第１のラッチ４１の出力端子からの信号をラッチし、その出力端子へ通常通りに供給する。例えば、第２のストローブ信号ＳＴＲＯＢＥ  ２のトレーリング・エッジ４０６で、第２のラッチ４２により第１のラッチ４１の出力端子に残っているサンプルＳ０をラッチさせ、その出力端子に波形ＬＡＴＣＨ４２として供給する。
【００２５】
もしも単一の孤立(isolated)サンプルが誤っていると、すなわち、誤ったサンプルの後のサンプルがパリティ・チェック回路６０からのパリティ・エラー信号ＥＲＲＯＲが４１２で示す通り正しいと、第１のラッチ４１と第２のラッチ４２は再びストローブ信号を通常通りに受け取る。図４において、例えば誤った(bad) サンプルＳ１の後で、第１のストローブ信号ＳＴＲＯＢＥ  １のトレーリング・エッジ４１４で、第１のラッチ４１によりデータの入力端子４８における次に連続する正しいサンプルＳ２をラッチさせ、その出力端子に波形ＬＡＴＣＨ４１として供給する。一方では、第２のストローブ信号ＳＴＲＯＢＥ  ２のトレーリング・エッジ４１６で、第２のラッチ４２によりサンプルＳ２をラッチさせ、その出力端子に波形ＬＡＴＣＨ４２として供給する。第１のラッチ４１からの出力信号は最新の正しいサンプルＳ２であり、第２のラッチ４２からの出力信号はその前の正しいサンプルＳ０である。このときに平均化回路４６は或る信号を生じるが、これは、第１および第２のラッチ４１と４２によりそれぞれラッチされた２つのサンプルＳ０とＳ２の平均の値になっている。誤ったサンプルの後の最初の正しいサンプルが第１のラッチ４１内にラッチされると、マルチプレクサ４４に供給されたマルチプレクサ・コントロール信号により、４１８におけるこのサンプル期間中、マルチプレクサ４４は平均化回路４６からの信号を出力端子４９に結合させる状態となる。この様にして、もし孤立サンプルが誤っていると、その両側の２つの正しいサンプルの平均値を有するサンプルで置き換えられる。
【００２６】
図５は図３に示された回路の異なった入力信号状態に応答する動作を示す波形図である。図５において、或る列の２つのサンプルＳ１とＳ２はパリティ・エラーを検出されている。２番目の誤ったサンプルＳ２を受けるまでは、図３の回路の動作はその回路の図４に示した動作と同様であり、この動作について以下では詳細に述べない。パリティ・エラー信号ＥＲＲＯＲの５０２の時点で、サンプルＳ２もパリティ・エラーを含んでいることを示している。ここでサンプルＳ２も誤っているので、以前の様に第１のストローブ信号ＳＴＲＯＢＥ  １は第１のラッチ４１に供給されない。したがって、第１のストローブ信号ＳＴＲＯＢＥ  １の５０４の時点でストローブ信号は発生せず、前の正しいサンプルＳ０が第１のラッチ４１内に残っている。しかし、第２のストローブ信号ＳＴＲＯＢＥ  ２の５０６の時点で、第２のラッチ４２は第１のラッチ４１からの最後の正しいサンプルを再度ラッチし、その出力端子に波形ＬＡＴＣＨ４２として供給する。このとき、第１および第２のラッチ４１と４２の両方とも、最後の正しいサンプルＳ０を含んでいる。５１０の時点で、マルチプレクサ・コントロール信号ＳＥＬＥＣＴはローに維持され、マルチプレクサ４４は第２のラッチ４２からの信号を出力端子４９へ通過させ続ける状態とされている。この状態は、誤ったサンプルが入力端子４８において受け取られる限り続く。
【００２７】
５０８の時点で、パリティ・エラー信号ＥＲＲＯＲはローであり、次のサンプルＳ３がパリティ・エラーを含んでいないことを示している。これに応答して、上述した通りに第１のストローブ信号ＳＴＲＯＢＥ  １のトレーリング・エッジ５１２で第１のラッチ４１内に最新の正しいサンプルＳ３をラッチさせ、これにより、その出力端子に波形ＬＡＴＣＨ４１として供給する。このとき、第１のラッチ４１は最新の正しいサンプルＳ３を含んでおり、第２のラッチ４２は最後の正しいサンプルＳ３を含んでいる。またこのとき、平均化回路４６は或る信号を生じるが、これはこれら２つのサンプルの平均値になっている。以前の様に、誤ったサンプルが前もって受け取られた後で最初の正しいサンプルが第１のラッチ４１内にラッチされると、マルチプレクサ・コントロール信号ＳＥＬＥＣＴは５１４の時点でハイとされ、これにより、マルチプレクサ４４は平均化回路４６からの信号を出力端子４９へと通す状態になる。この様に、もしも一連の誤ったサンプルが受け取られると、別の正しいサンプルが受け取られるまで、出力端子においてこの最後の正しいサンプルが繰り返される。そして、最後に受け取った正しいサンプルと新たに受け取った正しいサンプルの平均値を有する一つのサンプルが、エラー訂正器４０がその通常動作モードを回復する前に生成される。
【００２８】
本発明について、ディスクリート部品から構成された一実施例を参照して説明してきた。当業者であれば、この発明はメモリ素子２０にアクセスして上述した通りにデータ・サンプルを処理するようにプログラムされたマイクロプロセッサを用いることで実施してもよいことを理解しよう。
【図面の簡単な説明】
【図１】本発明にかかる、メモリ素子へのデータ書き込みを行う装置のブロック図である。
【図２】前もって書き込まれたデータをメモリ素子から読み出す本発明にかかる装置のブロック図である。
【図３】図２に示された読み出し装置の要部のより詳細なブロック図である。
【図４】図３に示された読み出し装置の要部の動作の理解に有用な波形図である。
【図５】図３に示された読み出し装置の要部の動作の理解に有用な波形図である。
【符号の説明】
１０  データ・ソース
２０  メモリ素子
３０  エラー検出符号（ＥＤＣ）発生器
４０  エラー訂正器
５０  利用回路
６０  エラー検出器（パリティ・チェック回路）
４１  第１のラッチ
４２  第２のラッチ
４３  加算器
４４  マルチプレクサ
４５  ２分周回路
４６  平均化回路
４７  コントロール回路
４８  入力端子
４９  出力端子
【図１】
0003699248.tif 000002
【図２】
0003699248.tif 000003
【図３】
0003699248.tif 000004
【図４】
0003699248.tif 000005
【図５】
0003699248.tif 000006