(57)【特許請求の範囲】
【請求項１】
第一の電源の供給に基づいて、パルス信号を出力する第一及び第二のパルス信号生成回路と、
前記第一の電源より高電圧の第二の電源がドレインに供給され、ソースが出力端子に接続されるＮチャネルＭＯＳトランジスタで構成された出力トランジスタと、
アノードが第一の容量を介して前記第一のパルス信号生成回路に接続されるとともにカソードが前記出力トランジスタのゲートに接続される第一のダイオード、及びアノードが前記出力トランジスタのソースに接続されるとともにカソードが前記第一のダイオードのアノードに接続される第二のダイオードにより構成されており、前記出力端子から出力される出力電圧を、前記第一のパルス信号生成回路から出力されるパルス信号と前記第一の容量の容量結合とに基づいて昇圧させ、その昇圧電圧を前記出力トランジスタのゲートに出力して該出力トランジスタをオンさせる第一の制御回路と、
前記第二のパルス信号生成回路から第二の容量を介して出力されるパルス信号に基づいて、前記出力トランジスタのゲートを前記出力端子に接続して該出力トランジスタのゲート電圧を低下させることにより、前記出力トランジスタをオフさせる第二の制御回路と
を備え、前記第一及び第二のパルス信号生成回路のうちいずれか一方が制御信号に基づいて活性化される半導体スイッチ制御回路。
【請求項２】
前記第二の制御回路は、容量結合を介した前記第二のパルス信号生成回路からの入力信号に基づいて、前記出力トランジスタのゲートとソースとを断続的に接続する第一のスイッチング素子と、前記出力トランジスタのオン動作に基づいて、前記出力トランジスタのゲート及び前記第一のスイッチング素子の制御端子を接続することにより該制御端子の電位を前記第一のスイッチング素子におけるエミッタの電位よりも低くして前記第一のスイッチング素子をオフさせる第二のスイッチング素子とから構成されており、前記第二のスイッチング素子における制御端子が前記第一のスイッチング素子におけるエミッタと接続されていることを特徴とする請求項１記載の半導体スイッチ制御回路。
【請求項３】
前記第一及び第二のスイッチング素子は、第一及び第二のＮＰＮトランジスタで構成し、前記第二のＮＰＮトランジスタのベースとコレクタとで前記第二のダイオードを構成することを特徴とする請求項２記載の半導体スイッチ制御回路。
【請求項４】
前記第一及び第二のスイッチング素子は、第一及び第二のＮチャネルＭＯＳトランジスタで構成したことを特徴とする請求項２記載の半導体スイッチ制御回路。
【請求項５】
前記第二のスイッチング素子は、ダイオードで構成したことを特徴とする請求項２記載の半導体スイッチ制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体素子で構成されるスイッチ回路の開閉動作を制御する制御回路に関するものである。
【０００２】
近年、電磁バルブ等の負荷に供給する電力を開閉するためのスイッチ回路に半導体素子が使用されるようになり、その使用範囲もますます拡大されている。このため、高電圧で駆動される負荷に対して、十分な電力を供給し得る半導体スイッチ回路及びそのスイッチ回路を開閉制御する制御回路が必要となっている。
【０００３】
【従来の技術】
図５は、従来の半導体スイッチ制御回路を示す。ＮチャネルＭＯＳトランジスタで構成される出力トランジスタＴr1のドレインには電源ＶA が供給され、その出力トランジスタＴr1のソースは、負荷Ｌに接続される。
【０００４】
能動素子としてバイポーラトランジスタが使用されるチャージポンプ１には前記電源ＶA が供給される。そのチャージポンプ１は、クロック信号ＣＬＫの入力に基づいて、電源ＶA を昇圧した出力信号ＰＯを前記出力トランジスタＴr1のゲートに出力する。従って、出力トランジスタＴr1のゲートには、前記電源ＶA より高い電圧が入力される。
【０００５】
前記出力トランジスタＴr1のゲートには、ＮＰＮトランジスタＴr2のコレクタが接続され、同トランジスタＴr2のエミッタはグランドＧＮＤに接続され、ベースには制御信号ＣＳが入力される。
【０００６】
前記トランジスタＴr2の電流駆動能力は、チャージポンプ１の負荷駆動能力に優り、同トランジスタＴr2がオンされると、出力トランジスタＴr1のゲート電位はほぼグランドＧＮＤレベルとなるように設定される。
【０００７】
このように構成された半導体スイッチ制御回路では、電源ＶA が供給されて、制御信号ＣＳによりトランジスタＴr2がオフされると、チャージポンプ１の出力信号に基づいて出力トランジスタＴr1がオンされる。
【０００８】
このとき、出力トランジスタＴr1のゲート電圧は電源ＶA より同トランジスタＴr1のしきい値分以上高くなるので、出力トランジスタＴr1のソースから出力される出力電圧は、電源ＶA レベルとなる。
【０００９】
また、制御信号ＣＳによりトランジスタＴr2がオンされると、出力トランジスタＴr1のゲート電圧がほぼグランドＧＮＤレベルまで低下して、出力トランジスタＴr1がオフされる。従って、負荷Ｌへの電力供給が停止される。
【００１０】
【発明が解決しようとする課題】
上記のような半導体スイッチ制御回路では、負荷Ｌを駆動するために高電圧が必要となると、電源ＶA として所要の高電圧が供給される。すると、チャージポンプ１は電源ＶA をさらに昇圧した出力電圧を出力する必要があるとともに、トランジスタＴr2のコレクタにはチャージポンプ１の昇圧出力電圧が印加される。
【００１１】
従って、チャージポンプ１を構成するトランジスタ及びトランジスタＴr2には十分な耐圧を確保する必要があるが、半導体装置上に形成されるチャージポンプ１及びトランジスタＴr2の耐圧を十分に確保することは困難である。
【００１２】
また、出力トランジスタをＰチャネルＭＯＳトランジスタで構成すると、そのトランジスタのゲート電圧を電源ＶA より昇圧する必要はないので、チャージポンプは不要となり、その出力トランジスタの動作を制御する回路に電源ＶA の電圧レベル以上の耐圧を確保する必要はない。
【００１３】
ところが、ＰチャネルＭＯＳトランジスタはＮチャネルＭＯＳトランジスタに比べてオン抵抗が高く、また十分な耐圧も確保し難い。従って、ＰチャネルＭＯＳトランジスタは、十分な耐圧を確保しながら、負荷Ｌに十分な電力を供給するためのスイッチング素子としてはＮチャネルＭＯＳトランジスタより特性が劣るという問題点がある。
【００１４】
この発明の目的は、負荷に十分な電圧と、十分な電力を供給し得る半導体スイッチ制御回路を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１では、第一及び第二のパルス信号生成回路１５，１６は、第一の電源ＶB の供給に基づいて、パルス信号を出力する。前記第一及び第二のパルス信号生成回路１５，１６は、制御信号ＣＳに基づいていずれか一方が活性化される。出力トランジスタＴr11 は、前記第一の電源ＶB より高電圧の第二の電源ＶA がドレインに供給され、ソースが出力端子Ｔo に接続されるＮチャネルＭＯＳトランジスタで構成される。第一の制御回路１７は、アノードが第一の容量Ｃ１を介して前記第一のパルス信号生成回路１５に接続されるとともにカソードが前記出力トランジスタのゲートに接続される第一のダイオード、及びアノードが前記出力トランジスタのソースに接続されるとともにカソードが前記第一のダイオードのアノードに接続される第二のダイオードにより構成されており、前記出力端子Ｔo から出力される出力電圧を、前記第一のパルス信号生成回路１５から出力されるパルス信号と前記第一の容量Ｃ１の容量結合とに基づいて昇圧し、その昇圧電圧を、前記出力トランジスタＴr11 のゲートに出力して該出力トランジスタＴr11 をオンさせる。第二の制御回路１８は、前記第二のパルス信号生成回路１６から第二の容量Ｃ２を介して出力されるパルス信号に基づいて、前記出力トランジスタＴr11 のゲートを前記出力端子Ｔo に接続して該出力トランジスタＴr11 のゲート電圧を低下させることにより、前記出力トランジスタＴr11 をオフさせる。
【００１６】
請求項２では、前記第二の制御回路は、容量結合を介した前記第二のパルス信号生成回路からの入力信号に基づいて、前記出力トランジスタのゲートとソースとを断続的に接続する第一のスイッチング素子と、前記出力トランジスタのオン動作に基づいて、前記出力トランジスタのゲート及び前記第一のスイッチング素子の制御端子を接続することにより該制御端子の電位を前記第一のスイッチング素子におけるエミッタの電位よりも低くして前記第一のスイッチング素子をオフさせる第二のスイッチング素子とから構成されており、前記第二のスイッチング素子における制御端子が前記第一のスイッチング素子におけるエミッタと接続されている。
【００１７】
請求項３では、前記第一及び第二のスイッチング素子は、第一及び第二のＮＰＮトランジスタで構成され、前記第二のＮＰＮトランジスタのベースとコレクタとで前記第二のダイオードが構成される。
【００１８】
請求項４では、前記第一及び第二のスイッチング素子は、第一及び第二のＮチャネルＭＯＳトランジスタで構成される。
請求項５では、前記第二のスイッチング素子は、ダイオードで構成される。
【００１９】
（作用）
請求項１では、第一のパルス信号生成回路１５からパルス信号が出力されると、該パルス信号は第一の容量Ｃ１及び第一のダイオードＤ２を介して出力トランジスタＴr11 のゲートに入力される。すると、出力トランジスタＴr11 のゲート電圧が第二の電源電圧ＶA より昇圧されて、出力トランジスタＴr11 がオンされるので、出力端子Ｔo から第二の電源電圧ＶA が出力される。第二のパルス信号生成回路１６からパルス信号が出力されると、出力トランジスタＴr11 のゲート電圧がソース電圧と同電位となって、出力トランジスタＴr11 がオフされる。
【００２０】
請求項２では、第二のスイッチング素子により、第一のスイッチング素子の制御端子に接続される第二の容量が充電される。第二のパルス信号生成回路からパルス信号が出力されると、第一の制御回路での昇圧動作が停止され、第一のスイッチング素子で出力トランジスタのゲートとソースとが断続的に接続されて、出力トランジスタがオフされる。
【００２１】
請求項３では、第二のＮＰＮトランジスタのベースとコレクタが第二のダイオードとして動作する。
請求項４では、第一及び第二のスイッチング素子がＮチャネルＭＯＳトランジスタで構成されて、耐圧の確保が容易となる。
【００２２】
請求項５では、出力トランジスタのゲート電圧が昇圧されると、ダイオードを介して第一のスイッチング素子の制御端子に接続された容量が充電される。
【００２３】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化した半導体スイッチ制御回路の第一の実施の形態を示す。発振回路１１は、電源ＶB の供給に基づいて、一定周波数のパルス信号をＡＮＤ回路１２ａ，１２ｂに出力する。
【００２４】
前記ＡＮＤ回路１２ａには、制御信号ＣＳが入力され、前記ＡＮＤ回路１２ｂには、前記制御信号ＣＳがインバータ回路１３を介して入力される。
前記ＡＮＤ回路１２ａの出力信号は、容量Ｃ１を介してダイオードＤ２のアノードに出力される。前記ダイオードＤ２のアノードは、ダイオードＤ１のカソードに接続され、そのダイオードＤ１のアノードは、出力端子Ｔo に接続される。前記出力端子Ｔo には、負荷ＲL が接続される。
【００２５】
前記ダイオードＤ２のカソードは、ＮチャネルＭＯＳトランジスタで構成される出力トランジスタＴr11 のゲートに接続され、その出力トランジスタＴr11 のドレインには電源ＶA が供給され、ソースは前記出力端子Ｔo に接続される。
【００２６】
前記ＡＮＤ回路１２ｂの出力信号は、容量Ｃ２を介してＮＰＮトランジスタＴr12 のベースに入力され、同トランジスタＴr12 のコレクタは、前記出力トランジスタＴr11 のゲートに接続され、エミッタは前記出力端子Ｔo に接続される。
【００２７】
また、出力トランジスタＴr11 のゲートには、ＮＰＮトランジスタＴr13 のコレクタが接続され、同トランジスタＴr13 のエミッタは前記トランジスタＴr12 のベースに接続され、同トランジスタＴr13 のベースは出力端子Ｔo に接続される。
【００２８】
このように構成された半導体スイッチ制御回路では、制御信号ＣＳがＨレベルとなると、ＡＮＤ回路１２ａの出力信号は、発振回路１１の出力信号に基づくパルス信号となる。また、ＡＮＤ回路１２ｂの出力信号は、Ｌレベルに固定され、トランジスタＴr12 はオフされる。
【００２９】
ＡＮＤ回路１２ａからのパルス信号の出力に基づいて、出力トランジスタＴr11 のゲート電圧は徐々に上昇し、出力トランジスタＴr11 がオンされると、出力端子Ｔo から負荷ＲL に電源ＶA が供給される。
【００３０】
すると、負荷ＲL への供給電圧が、ダイオードＤ１を介してダイオードＤ２のアノードに供給されるため、ＡＮＤ回路１２ａから出力されるパルス信号と容量Ｃ１による容量結合に基づいて、ダイオードＤ２のアノード電位は電源ＶA の電圧以上に昇圧される。その昇圧電圧は、電源ＶA よりほぼＡＮＤ回路１２ａから出力されるパルス信号の振幅分高くなる。
【００３１】
このとき、トランジスタＴr13 はオンされて、容量Ｃ２が充電され、トランジスタＴr12 のベース電位は、負荷ＲL への供給電圧からトランジスタＴr13 のベース・エミッタ間電圧降下分低下した電位となる。また、トランジスタＴr12 はベース電位よりエミッタ電位の方が高くなるので、オンされない。
【００３２】
このような動作により、出力トランジスタＴr11 のゲート電圧は電源ＶA より同トランジスタＴr11 のしきい値分以上高くなるため、負荷ＲL には電源ＶA の電圧レベルが供給される。
【００３３】
また、制御信号ＣＳがＬレベルとなると、ＡＮＤ回路１２ａの出力信号はＬレベルに固定され、ＡＮＤ回路１２ｂの出力信号は発振回路１１の出力信号に基づくパルス信号となる。
【００３４】
すると、トランジスタＴr12 のベース電位は、負荷ＲL への供給電圧からトランジスタＴr13 のベース・エミッタ間電圧降下分低下した電位に維持されていたので、トランジスタＴr12 のベースには、容量Ｃ２による容量結合により、その電位を下限値としたパルス信号が入力される。
【００３５】
従って、トランジスタＴr12 が断続的にオンされて、出力トランジスタＴr11 のゲート電位が低下し、出力トランジスタＴr11 がオフされる。この結果、負荷ＲL への電源ＶA の供給が停止される。
【００３６】
以上のような半導体スイッチ制御回路では、次のような作用効果を得ることができる。
（イ）制御信号ＣＳをＨレベルとすれば、出力トランジスタＴr11 のゲート電位を、電源ＶA より出力トランジスタＴr11 のしきい値分以上高く昇圧することができるので、負荷ＲL に電源ＶA の電圧レベルを供給することができる。また、出力トランジスタＴr11 はＮチャネルＭＯＳトランジスタで構成されるので、耐圧の確保が容易であるとともに、オン抵抗が小さいので、負荷ＲL に十分な電力を供給することができる。
（ロ）出力トランジスタＴr11 のゲートへの昇圧電圧の供給は、ＡＮＤ回路１２ａから出力されるパルス信号と、容量Ｃ１による容量結合と、ダイオードＤ１，Ｄ２による整流作用により行われるので、ＡＮＤ回路１２ａ及びそのＡＮＤ回路１２ａにパルス信号を供給する発振回路１１の電源ＶB は、電源ＶA より低電圧の電源でよい。また、ＡＮＤ回路１２ｂ及びインバータ回路１３の電源も、電源ＶB でよい。
【００３７】
従って、電源ＶA が高電圧化されても、ＡＮＤ回路１２ａ及び発振回路１１の耐圧を高くする必要はない。
（ハ）トランジスタＴr12 ，Ｔr13 のコレクタ・エミッタ間には、昇圧電圧とグランドＧＮＤとの電圧差が印加されることはなく、昇圧電圧と、負荷ＲL への供給電圧との電位差分が印加される。従って、トランジスタＴr12 ，Ｔr13 の耐圧を高くする必要はない。同様に、ダイオードＤ１，Ｄ２の耐圧を高くする必要もない。
（ニ）容量Ｃ１，Ｃ２には、電源ＶA とグランドＧＮＤレベルとの電位差が印加されるので、十分な耐圧が必要となるが、その容量Ｃ１，Ｃ２を外付け素子とすれば、耐圧を確保することも容易である。
（ホ）電源ＶA で動作する回路と、電源ＶB で動作する回路とは、容量Ｃ１，Ｃ２を介して接続されて、互いの回路が直流的に遮断されているので、電源電圧の相違による互いの回路の干渉はない。
（第二の実施の形態）
図３は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態のトランジスタＴr12 ，Ｔr13 をＮチャネルＭＯＳトランジスタＴr14 ，Ｔr15 で構成したものである。
【００３８】
このような構成により、前記実施の形態と同様な作用効果を得ることができる。また、トランジスタＴr14 ，Ｔr15 がＮチャネルＭＯＳトランジスタで構成されるので、耐圧の確保も容易となる。特に、出力トランジスタＴr11 がオフされたとき、トランジスタＴr14 のドレイン・ソース間には昇圧電圧とグランドＧＮＤとの電位差が瞬間的に印加されるため、その電位差に対する耐圧を確保する事が容易となる。
（第三の実施の形態）
図４は、第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態のダイオードＤ１を削除し、トランジスタＴr13 のコレクタをダイオードＤ２のアノードに接続したものである。
【００３９】
このような構成により、ＡＮＤ回路１２ａからパルス信号が出力されると、出力トランジスタＴr11 の電位が上昇して、その出力トランジスタＴr11 がオンされる。
【００４０】
そして、負荷ＲL への供給電圧が上昇して、トランジスタＴr13 のベース電位がそのコレクタ電位より高くなると、その供給電圧が同トランジスタＴr13 のベースからコレクタに供給される。
【００４１】
従って、トランジスタＴr13 のベース・コレクタが前記第一の実施の形態のダイオードＤ１と等価となる。このような構成により、前記第一の実施の形態よりダイオードを一つ削減することができる。
【００４２】
また、第一及び第二の実施の形態の前記トランジスタＴr13 , Ｔr15 をダイオードに置換してもよい。
前記実施の形態から把握できる請求項以外の技術思想を以下にその効果とともに述べる。
（１）請求項２において、第一のスイッチング素子をＮチャネルＭＯＳトランジスタで構成した。第一のスイッチング素子の耐圧を確保することが容易となる。
【００４３】
【発明の効果】
以上詳述したように、この発明は負荷に十分な電圧と、十分な電力を供給し得る半導体スイッチ制御回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第一の実施の形態を示す回路図である。
【図３】  第二の実施の形態を示す回路図である。
【図４】  第三の実施の形態を示す回路図である。
【図５】  従来例を示す回路図である。
【符号の説明】
１５        第一のパルス信号生成回路
１６        第二のパルス信号生成回路
１７        第一の制御回路
１８        第二の制御回路
ＶB         第一の電源
ＶA         第二の電源
ＣＳ        制御信号
Ｔo         出力端子
Ｔr11       出力トランジスタ
Ｃ１，Ｃ２    容量
【図１】
0003699517.tif 000002
【図２】
0003699517.tif 000003
【図３】
0003699517.tif 000004
【図４】
0003699517.tif 000005
【図５】
0003699517.tif 000006