(57)【特許請求の範囲】
【請求項１】
１基板内に複数個のセルを配置し、前記セルにおいて隣接するセル間の分断線に対してパッドが対称に配置されている場合の液晶表示素子の静電気防止回路であって、
セルの内部にあるパッドを隣接した他のセルの内部の当接する位置にあるパッドと連結する連結ラインと、
前記連結ラインをそれぞれ連結して連続的に配置されている連結ラインすべてを短絡させる短絡線と、
前記短絡線に連結され連続的に配置される連結ライングループ間を連結する短絡線連結部と、
を含むことを特徴とする液晶表示素子の静電気防止回路。
【請求項２】
前記連結ラインは、同一の導体を用いて個別的に連結することを特徴とする請求項１に記載の液晶表示素子の静電気防止回路。
【請求項３】
前記短絡線は、隣り合う連結ラインのうち左側連結ラインの上端部と右側連結ラインの下端部とを連結することを特徴とする請求項１に記載の液晶表示素子の静電気防止回路。
【請求項４】
前記短絡線は、隣り合う二つの連結ラインの間でＺ字状に連結されて前記二つの連結ラインを短絡させることを特徴とする請求項１または３に記載の液晶表示素子の静電気防止回路。
【請求項５】
前記短絡線連結部は、左側の短絡線に連結されて連続される１部分の最後の連結ラインと、右側の短絡線に連結されて連続される他の部分の最初の連結ラインとを連結することを特徴とする請求項１に記載の液晶表示素子の静電気防止回路。
【請求項６】
前記短絡線連結部は、二つの連続される部分間の中間部において２回９０°角度で折られながら、セルを分離する短絡回路分離線を垂直に横切って連結されることを特徴とする請求項１または５に記載の液晶表示素子の静電気防止回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示素子の静電気防止回路、より詳しくは、アクティブマトリックス駆動方式の液晶表示素子の液晶セルの組立工程中に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）アレイ基板の各ラインに発生する静電気を防止するための液晶表示素子の静電気防止回路に関する。
【０００２】
【従来の技術】
最近、ＨＤＴＶ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  ＴＶ）などの新しい先端映像機器が開発されるに従って平板表示器に対する需要が増加されている趨勢にある。その中でも、液晶表示素子は平板表示器の代表的な技術としてＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、ＶＦＤ（Ｖａｃｕｕｍ  Ｆｌｕｏｒｅｓｃｅｎｃｅ  Ｄｉｓｐｌａｙ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などが解決しないカラー化、低電力および高速化などの問題が解決され、極度に軽量で薄型、低価、低消費電力駆動で集積回路との整合性もよいなどの特徴を有してラップトップコンピュータ（Ｌａｐ  Ｔｏｐ  Ｃｏｍｐｕｔｅｒ）やポケットコンピュータ（Ｐｏｃｋｅｔ  Ｃｏｍｐｕｔｅｒ）の表示以外に車両積載用、カラーＴＶ画像用としてその用途が急速に拡大されている。
【０００３】
前記液晶表示素子は大きくパッシブ形とアクティブ形の二つの形態に分けられるが、アクティブ形液晶表示素子は各画素の一つ一つをＴＦＴの如き能動素子が制御するようにされていて速度、視野角および輝度においてパッシブ形液晶表示素子よりずっとすぐれて１００万画素以上の解像度を必要とするＨＤＴＶに最も適合した表示器として注目されている。
【０００４】
アクティブマトリックス駆動方式は、表示デバイスの画素にアクティブ素子を付加し、十分なしきい値特性の鋭さを有しない液晶に等価的に鋭敏なしきい値特性を付加し、また各セルにおいて電圧を保持してクロストークを節減する方法である。
その中でも、ＴＦＴは走査線に対応するゲートバスの走査電極を順々に走査し、そのラインのゲートバス上の全てのトランジスタをターンオフさせ、ホールド回路においてドレインバスを介して各信号蓄積キャパシタに信号を供給し、各画素の液晶に電荷の形態でデータを書き込む方法である。供給された信号は、トランジスタをターンオンさせるとデータ書込み状態を保持し次のフレームの走査時まで液晶を同期させる。
【０００５】
前記ＴＦＴ液晶表示素子は１基板内に複数個のＴＦＴアレイおよび液晶表示素子セルを配置して製造できるが、このとき、前記各ラインまたはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）実装のためのパッド部上に静電気が発生する。
前記パッド部上に発生する静電気は容量は小さいが電位が数百ボルトから数千ボルトまで出る。あるラインにパッドなどを通じて静電気が加わると、そのライン上のＴＦＴ特性を劣化させるかあるいは絶縁膜が弱い部分を通じてローラインとカラムラインの中間膜を短絡させるおそれがあるため、かかる不良を縮めるため工程中に各ラインを短絡させて工程を進行した後、ＴＣＰ実装のための最後の工程として前記短絡回路を分離させる。
【０００６】
以下、添付図面を参照して従来の液晶表示素子の静電気防止回路を説明する。
図１は従来の１基板内に液晶表示素子を配置したレイアウトである。
同図に示すように、従来の１基板内に液晶表示素子を配置したレイアウトは、まず、全体３００＊４００サイズを有するＴＦＴアレイ基板１８に、セル全体を取り囲んでセル領域を表示しそれぞれのセルを分離する従来の隣接したセル間の境界線４と、前記従来の隣接したセル間の境界線４によって分離された個別のセルからＴＣＰ実装前に除去される領域を分離する短絡回路分離線３と、前記短絡回路分離線３の内側にあるＴＣＰ取付パッド２と上側基板領域６の内側に画面を表示する画面領域１を表示する境界線とで構成されている。
【０００７】
図２は従来のセルを分離するためのカッティング前の液晶表示素子の静電気防止回路である。
図２に示すように、従来の液晶表示素子の静電気防止回路は、まず、ＴＣＰ取付パッド２を通じて静電気が加わることを防止するために各ＴＣＰ取付パッド２に連結されるライン間を同一の金属、金属抵抗もしくは非線形素子の抵抗を使用して連結する短絡回路５をつくる。
【０００８】
前記した方法によってつくられる短絡回路５はＴＣＰ実装のためその直前の工程で除去しなければならない。従って、短絡回路５のパターンを有する領域をカッティングして切り出すことによりセルから短絡回路を分離する。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の短絡回路５をつくるためには、各ＴＣＰ取付パッド２に連結されるラインの端を用いるため、図２に示すように、セルを分離するためのカッティングを行う前の液晶表示素子において、短絡回路分離線３と隣接したセル間の境界線４との間の領域に、静電気防止回路に該当する短絡回路５のための領域が別途に必要であるという短所がある。
【００１０】
従って、本発明は前記した従来の短所を解決するためのものであって、その目的は、１セル当りの基板に占める面積が増加し、最初に投入して基板に用いられるグラス当りのセル取得数が短絡回路パターンがないときに比べ減少することを防ぎ、同じ大きさの基板内にセル取得数を増加させて費用を節減できる液晶表示素子の静電気防止回路を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明の液晶表示素子の静電気防止回路の構成は、１基板内に複数個のセルを配置して製造する場合の液晶表示素子の静電気防止回路であって、セルの内部にあるパッドを隣接した他のセルの内部の当接する位置にあるパッドと個別的に連結する連結ラインと、連結ラインをそれぞれ連結して連続的に配置されている連結ラインすべてを短絡させる短絡線と、短絡線に連結され連続的に配置される一面の２部分の連結ラインをつながれる短絡連結部とからなる。
【００１２】
【発明の実施の形態】
以下、本発明の好ましい実施例を添付図面に基づいて詳細に説明する。
図３は本発明の実施例に従う１基板内に液晶表示素子を配置したレイアウトであり、図４は本発明の実施例に従うセルを分離するためのカッティング前の液晶表示素子の静電気防止回路である。
【００１３】
図４に示すように、本発明の実施例に従う液晶表示素子の静電気防止回路の構成は、１基板内に複数個のＴＦＴアレイおよび液晶表示素子セル１１を配置して製造する際の静電気による破損防止のために短絡回路を配置する工程において、セル１１の内部にあるＴＣＰ取付パッド２が隣接した他のセル１１の内部と接する場合、当接する位置にあるＴＣＰ取付パッド２と個別的に連結される導体でなる連結ライン２′を設けている。また、この個々の連結ライン２′のうち隣接する連結ライン２′の左側連結ライン２′の上端部に始点が連結され、セルが分離される短絡回路分離線３を中心にし、右側連結ライン２′の下端部に終着点が連結されるＺ字状の短絡線５′が設けられる。さらに前記連結ライン２′は１面当り２つの部分で連続して設けられている。その２つの部分のうち、左側において連結ライン２′が連続して設けられる部分で最後の連結ライン２′の下端部に始点が連結され、セルが分離される短絡回路分離線３と平行でかつ２つの連続される部分間の中間部において、セルが分離される短絡回路分離線３を垂直に横切る線から９０°角度左側に（短絡回路分離線３と垂直につながれる線を中心に）折られてつながれ、かつ、連結ライン２′とＴＣＰ取付パッド２の接点付近の位置から再び９０°角度で右側に（短絡回路分離線３と垂直につながれる線を中心に）折られて、セルが分離される短絡回路分離線３と平行につながれ、前記連結ライン２′が連続して設けられる二つの部分のうち右側の一番目の連結ライン２′の上端部と終着点が連結される畳まれたＺ字状の短絡線連結部８が設けられている。
【００１４】
前記した構成による本発明の実施例に従う液晶表示素子の静電気防止回路の作用は、次のようである。
従来の液晶表示素子のセル組立工程において、ＴＣＰ取付パッド２を通じて静電気をなくすために必要な短絡回路５は、工程中に連結されて用いられた後、ＴＣＰ取付のための最後の工程で除去するためセル１０から分離される。
【００１５】
従って、短絡回路分離線３の外部に短絡回路５をつくり、ＴＣＰ取付のためのＴＣＰ取付パッド２に連結される各ラインと短絡回路５とを連結して短絡させる。
この状態において工程が進行されるため前記静電気による被害を縮めて不良を減少できるが、ＴＣＰ取付の際にセル１０から除去するため前記短絡回路５がある部分７を短絡回路分離線３を用いてカッティングする。
【００１６】
ＴＣＰ取付のためには前記工程中で必要であった短絡回路５を除去しなければならないので、前記短絡回路５のある部分７をカッティングすることは必須であるが、この場合各セル１０当りのセル１０の材料であるグラス基板を占める面積が増加し、この基板１８当りのセル１０の取得数が減少することになる。
これに対し、本発明に従うと、カッティングして捨てる部分がないように短絡回路５′を配線したため、前記各セル１０が占有する面積を縮小してグラス基板１８当りのセル１０の取得数を増すことができる。
【００１７】
図５は本発明の実施例に従うセルを分離するためのカッティング前の液晶表示素子の静電気防止回路の詳細図であり、図６は本発明の実施例に従うセルを分離するためのカッティング以後の液晶表示素子の静電気防止回路の詳細図である。
すなわち、前記した構成の如く各セル１１の内部のＴＣＰ取付パッド２の間を連結するライン２′の間をＺ字状に相互連結し、前記連結によって連続され、１面に存在し比較的長い距離をもって離れている二つの部分を連結する短絡線連結部８を置き従来の短絡回路５のように１面のＴＣＰ取付パッド２をつなぐ連結ライン２′すべてを短絡させる。
【００１８】
図５に示すように、Ｚ字状に隣り合う連結ライン２′の間を短絡し短絡回路分離線３をカッティングして各セル１１を分けると図６に示すように、短絡回路５′が自動的に分離されて実質的に短絡のための連結がなされない。
従って、短絡回路５′を分離するためのカッティング過程が不要になって工程が簡単になる。
【００１９】
図１および図３に示すように、１基板内に液晶表示素子を配置したレイアウトを参考にして本発明の実施例に従うグラス基板当りのセルの取得数を比較する。
▲１▼グラス基板のサイズ：３００mm＊４００mm
▲２▼液晶表示素子画面１のサイズ：６０mm＊４５mm（２．９５″対角サイズ）
▲３▼工程最後（ＴＣＰ実装前）のセル３のサイズ：７４mm＊５９mm
▲４▼短絡回路５を除去する前のセル４のサイズ：８４mm＊６９mm
▲５▼短絡回路部分７を除去する従来の液晶表示素子の静電気防止回路で前記条件によるセル１０の取得数：グラス基板１８当り１６個のセル１０取得
▲６▼本発明の実施例に従う液晶表示素子の静電気防止回路で前記条件によるセル１１の取得数：グラス基板当り２０個のセル１１取得
上記の結果値は、各セル１１当りＴＦＴアレイ基板をカッティングして切り出すには最少５mmの長さが必要であるので、この点を勘案した値である。
【００２０】
従って、前記した１６個と２０個の比較から示すように、量産工程で１基板１９に多数のセル１１を確保するための手段であって、本発明の実施例によって２回のカッティングによる前記カッティングのための長さの損失まで減少させることができ、同一の大きさの基板１９内においてセル１１の取得数を増加させ、１段階の製造工程が縮まることにより費用を節減することができることになる。
【００２１】
【発明の効果】
以上説明したように、本発明によるとセル当りの基板を占める面積が増加して最初に投入して基板に用いられるグラス当りのセルの取得数が短絡回路パターンがないときに比べ減少することを防ぎ、同一の大きさの基板内にセルの取得数を増加させて費用を節減するなどの効果を有する。
【図面の簡単な説明】
【図１】従来の１基板内に液晶表示素子を配置したレイアウトである。
【図２】従来のセルを分離するためのカッティング前の液晶表示素子の静電気防止回路を示すものである。
【図３】本発明の実施例に従う１基板内に液晶表示素子を配置したレイアウトである。
【図４】本発明の実施例に従うセルを分離するためのカッティング前の液晶表示素子の静電気防止回路を示すものである。
【図５】本発明の実施例に従うセルを分離するためのカッティング前の液晶表示素子の静電気防止回路の詳細図である。
【図６】本発明の実施例に従うセルを分離するためのカッティング以後の液晶表示素子の静電気防止回路の詳細図である。
【符号の説明】
２  ＴＣＰ取付パッド
２′  連結ライン
３  短絡回路分離線
５  短絡回路
５′  短絡回路
７  短絡回路部分
８  短絡線連結部
１０，１１  セル
１８，１９  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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