(57)【特許請求の範囲】
【請求項１】
絶縁層上に形成されたｎ型活性層にｎ型不純物を２×１０１２ｃｍ−２〜３×１０１２ｃｍ−２のドーズ量でイオン注入してｎ型ドリフト領域を形成する工程、前記ｎ型ドリフト領域にｐ型不純物を１×１０１２ｃｍ−２〜２×１０１２ｃｍ−２のドーズ量で選択的にイオン注入して、前記絶縁層に達しないようにｐ型ドリフト領域を形成する工程、前記ｎ型ドリフト領域の表面領域にｎ型不純物を選択的にイオン注入してｎ型ベ−ス領域を形成する工程、前記ｎ型ベ−ス領域及び前記ｐ型ドリフト領域上にゲ−ト絶縁膜を形成する工程、前記ゲ−ト絶縁膜上にゲ−ト電極を形成する工程、前記ｐ型ドリフト領域及びｎ型ベ−ス領域にｐ型不純物をイオン注入して、前記ｐ型ドリフト層にｐ型ドレイン領域を、前記ｎ型ベ−ス領域にｐ型ソース領域をそれぞれ形成する工程、及び前記ｐ型ドレイン領域上にドレイン電極を、前記ｐ型ソース領域上にソース電極をそれぞれ形成する工程を具備することを特徴とする高耐圧半導体装置の製造方法。
【請求項２】
絶縁層上に形成されたｎ型活性層にｎ型不純物を２×１０１２ｃｍ−２〜３×１０１２ｃｍ−２のドーズ量でイオン注入してｎ型ドリフト領域を形成する工程、前記ｎ型ドリフト領域にｐ型不純物を選択的にイオン注入してｐ型バッファ層を形成する工程、前記ｎ型ドリフト領域にｐ型不純物を１×１０１２ｃｍ−２〜２×１０１２ｃｍ−２のドーズ量で選択的にイオン注入して、前記絶縁層に達しないように前記バッファ層に隣接してｐ型ドリフト領域を形成する工程、前記ｎ型ドリフト層の表面領域にｎ型不純物を選択的にイオン注入してｎ型ベ−ス領域を形成する工程、前記ｎ型ベ−ス領域及び前記ｐ型ドリフト領域上にゲ−ト絶縁膜を形成する工程、前記ゲ−ト絶縁膜上にゲ−ト電極を形成する工程、前記ｐ型バッファ層にｎ型不純物を選択的にイオン注入してｎ型ドレイン領域を形成する工程、前記ｎ型ベ−ス領域にｐ型不純物を選択的にイオン注入してｐ型ソース領域を形成する工程、及び前記ｎ型ドレイン領域上にドレイン電極を、前記ｐ型ソース領域上にソース電極をそれぞれ形成する工程を具備することを特徴とする高耐圧半導体装置の製造方法。
【請求項３】
前記バッファ層を形成するｐ型不純物のド−ズ量は２．５×１０１３ｃｍ−２以下であることを特徴とする請求項２に記載の高耐圧半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、高耐圧半導体装置の製造方法に係り、特に、ゲート駆動方式のｐチャネル高耐圧半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来から、高耐圧駆動回路等の高耐圧素子と低耐圧制御回路等の低耐圧素子とを同一の基板に形成したパワ−ＩＣは知られており、多くの用途が考えられている。例えば、高耐圧素子としてｐチャネルＭＯＳＦＥＴ又はＩＧＢＴを用いてインバ−タ回路を作成することにより、レベル・シフタ−又はハイサイド側のゲ−ト回路を簡略化することが可能である。
【０００３】
しかし、素子の構造上の制約から、高耐圧駆動回路と低耐圧制御回路とは、共通する工程により製造することが出来ず、従って、いずれか一方を形成した後に形成していた。例えば、ｐチャネル高耐圧ＭＯＳＦＥＴでは、従来、ＤＭＯＳにおけるように深いｐウエルを形成し、そこに素子を形成していたため、ロジック部の製造工程との共通性が少なかった。そのため、工程数が多く、多くの製造時間が費やされ、製造コストの増加を招いていた。
また、従来の高耐圧ＭＯＳＦＥＴでは、オン抵抗を下げるために活性領域の不純物のド−ズ量を増加させると、耐圧が低下してしまうという問題もあった。
【０００４】
【発明が解決しようとする課題】
そこで、本発明は、上記事情を考慮してなされ、高耐圧駆動回路と低耐圧制御回路とを同時に形成することにより、コストの大幅な低減を可能とし、かつ高耐圧を維持しつつオン抵抗を下げることを可能とする高耐圧半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明（請求項１）は、絶縁層上に形成されたｎ型活性層にｎ型不純物を２×１０１２ｃｍ−２〜３×１０１２ｃｍ−２のドーズ量でイオン注入してｎ型ドリフト領域を形成する工程、前記ｎ型ドリフト領域にｐ型不純物を１×１０１２ｃｍ−２〜２×１０１２ｃｍ−２のドーズ量で選択的にイオン注入して、前記絶縁層に達しないようにｐ型ドリフト領域を形成する工程、前記ｎ型ドリフト領域の表面領域にｎ型不純物を選択的にイオン注入してｎ型ベ−ス領域を形成する工程、前記ｎ型ベ−ス領域及び前記ｐ型ドリフト領域上にゲ−ト絶縁膜を形成する工程、前記ゲ−ト絶縁膜上にゲ−ト電極を形成する工程、前記ｐ型ドリフト領域及びｎ型ベ−ス領域にｐ型不純物をイオン注入して、前記ｐ型ドリフト層にｐ型ドレイン領域を、前記ｎ型ベ−ス領域にｐ型ソース領域をそれぞれ形成する工程、及び前記ｐ型ドレイン領域上にドレイン電極を、前記ｐ型ソース領域上にソース電極をそれぞれ形成する工程を具備することを特徴とする高耐圧半導体装置の製造方法を提供する。
【０００６】
また、発明（請求項２）は、絶縁層上に形成されたｎ型活性層にｎ型不純物を２×１０１２ｃｍ−２〜３×１０１２ｃｍ−２のドーズ量でイオン注入してｎ型ドリフト層を形成する工程、前記ｎ型ドリフト層にｐ型不純物をイオン注入してｐ型のバッファ層を形成する工程、前記ｎ型ドリフト層の前記ｐ型のバッファ層に隣接する領域にｐ型不純物を１×１０１２ｃｍ−２〜２×１０１２ｃｍ−２のドーズ量でイオン注入して、前記絶縁層に達しないようにｐ型ドリフト層を形成する工程、前記ｎ型ドリフト層の表面領域にｎ型不純物をイオン注入してｎ型ベ−ス領域を形成する工程、前記ｎ型ベ−ス領域及び前記ｐ型ドリフト領域上にゲ−ト絶縁膜を形成する工程、前記ゲ−ト絶縁膜上にゲ−ト電極を形成する工程、前記ｐ型ドリフト層及びｎ型ベ−ス領域にｐ型不純物をイオン注入して、前記ｐ型ドリフト層にｐ型ドレイン領域を、前記ｎ型ベ−ス領域にｐ型ソース領域をそれぞれ形成する工程、及び前記ｐ型ドレイン領域上にドレイン電極を、前記ｐ型ソース領域上にソース電極をそれぞれ形成する工程を具備することを特徴とする高耐圧半導体装置の製造方法を提供する。
【０００７】
【作用】
本発明の高耐圧半導体装置は、第１導電型のＳＯＩ基板に第２導電型の浅いドリフト領域を形成した構造を有する。このような構造では、一様な不純物濃度の第１導電型の基板を用いた場合に比べ、第１導電型の活性層の不純物のド−ズ量を大幅に増加させることが可能であり、そのため、高耐圧を維持しつつ、オン抵抗を大幅に下げることが可能である。
【０００８】
また、ＳＯＩ構造を採用しているため、素子間を電気的に分離することが容易であり、従って、ノイズに対して非常に有効である。
更に、本発明の高耐圧半導体装置は、第２導電型の深いウエル領域を形成せずに浅いドリフト領域を形成しているため、このドリフト領域はロジック部の形成工程において形成可能であり、その結果、多くの工程においてロジック部の形成工程を採用することが出来る。そのため、高耐圧素子と低耐圧ロジック部とを同時に形成することが出来、工程数の減少、コストの大幅な低減が可能である。
【０００９】
【実施例】
以下、図面を参照して、本発明の実施例に係る高耐圧半導体装置について説明する。
図１は、本発明の第１の実施例に係る、高耐圧ｐチャネルＭＯＳＦＥＴの断面図である。図１において、半導体基板１上にはＳｉＯ2 層２が形成され、このＳｉＯ2 層２上には、高抵抗ｎ型活性層３が形成されている。高抵抗ｎ型活性層３には、ｎ型ドリフト層４が形成され、このｎ型ドリフト層４の表面にｐ型ドリフト層５が形成されている。また、ｎ型ドリフト層４の表面には、ｐ型ドリフト層５に隣接してｎ型ベ−ス層６が形成されている。なお、ｎ型ドリフト層４は、酸化膜２にまで到達してもよい。
【００１０】
ｐ型ドリフト層５にはｐ+ −ドレイン領域７が、またｎ型ベ−ス層６にはｐ+ −ソ−ス領域８がそれぞれ形成されている。なお、ｎ型ベ−ス層６には、活性層３の電位を固定するためのｎ+ −コンタクト領域９が形成されている。
【００１１】
ｐ型ドリフト層５とｐ+ −ソ−ス領域８の間の領域の上にはゲ−ト絶縁膜１０が形成されるとともに、その上にはゲ−ト電極１１が形成されている。更に、ｐ+ −ドレイン領域７とｐ+ −ソ−ス領域８の上には、それぞれドレイン電極１２及びソ−ス電極１３が形成されている。このようにして、高耐圧ｐチャネルＭＯＳＦＥＴが構成されている。
【００１２】
以上のように構成される高耐圧ｐチャネルＭＯＳＦＥＴは、以下のようにして製造される。
まず、一方の表面にＳｉＯ2 層が形成された２枚の基板を直接張合わせることにより、ｎ型半導体基板１上にＳｉＯ2 層２及び高抵抗ｎ型活性層３が形成されたＳＯＩ構造の半導体基板を得る。次いで、高抵抗ｎ型活性層３にド−ズ量が２×１０12ｃｍ-2〜３×１０12ｃｍ-2となるようにリンをイオン注入して、ｎ型ドリフト層４を形成し、更に、このｎ型ドリフト層４にド−ズ量が１×１０12ｃｍ-2〜２×１０12ｃｍ-2となるようにボロンを、１〜２μｍの厚さにイオン注入して、ｐ型ドリフト層５を形成する。なお、ｐ型ドリフト層５が１μｍより浅いと耐圧が低くなってしまい、２μｍより深くなるとｎ型ドリフト層４のド−ズ量が減少してしまい、問題となる。
【００１３】
次に、ＣＭＯＳのしきい値コントロ−ル用のチャンネル・インプラ技術を用いて、ｐチャンネル形成用及びパンチスル−防止用のｎ型ベ−ス層６（ｐ型ドリフト層５の厚さが１μｍの場合、厚さ２μｍ）を形成する。その後、１５ｎｍの厚さのゲ−ト絶縁膜１０を形成し、更にポリシリコンを堆積して、ソ−ス領域８の側にゲ−ト電極１１、ドレイン領域７の側にフィ−ルド・プレ−トを形成する。
【００１４】
その後、これらゲ−ト電極１１及びフィ−ルド・プレ−トをマスクとして用いて、ボロンをセルフアラインでイオン注入し、ｐ型ドリフト層５が１μｍの場合、厚さ０．５μｍのドレイン領域７及びソ−ス領域８を形成する。次いで、活性層３の電位を固定するために、ソ−ス領域８にｎ+ −コンタクト領域９を形成し、更にソ−ス電極１３及びドレイン電極１２を形成して、高耐圧ｐチャネルＭＯＳＦＥＴが完成する。
【００１５】
以上説明した製造工程は、従来行われていたＤＭＯＳの形成に用いられている工程ではなく、ＣＭＯＳの形成に用いられている工程を採用している。そのため、ロジック回路等の低耐圧素子と共通の工程を多く含み、高耐圧素子と低耐圧素子とを同時に形成することが可能である。このような高耐圧素子（ｐチャネルＭＯＳＦＥＴ）と低耐圧素子（ロジック部）とを同時に形成する半導体装置の製造工程の一例を図２に示す。
【００１６】
図２に示すように、１３工程のうち、ｐチャネルＭＯＳＦＥＴとロジック部とで共通する工程は１０工程にも達し、工程数及び製造時間の大幅な低減が可能であることがわかる。
【００１７】
以上のように構成された高耐圧ｐチャネルＭＯＳＦＥＴについて、ｐ型ドリフト層５のド−ズ量をパラメ−タ−（０〜２．１２×１０12ｃｍ-2）として、ｎ型ドリフト層４のド−ズ量を変化させた場合の耐圧を図３に示す。なお、図３のグラフは、２μｍのＳｉＯ2 層２上の５μｍの高抵抗ｎ型活性層３に形成された、ドリフト長が２５μｍのＭＯＳＦＥＴにおいて得られたデ−タである。
【００１８】
図３のグラフから明らかなように、ｎ型ドリフト層４のド−ズ量が２×１０12ｃｍ-2〜３×１０12ｃｍ-2、ｐ型ドリフト層５のド−ズ量が１×１０12ｃｍ-2〜２×１０12ｃｍ-2のときに、優れた耐圧が得られている。なお、ｐ型ドリフト層５のド−ズ量が０の場合、即ちｐ型ドリフト層５が形成されていない場合には、優れた耐圧を得るためにはｎ型ドリフト層４のド−ズ量を増加させることが出来ず、そのため、素子抵抗を低くすることが出来ない。これに対し、ｐ型ドリフト層５のド−ズ量が１×１０12ｃｍ-2〜２×１０12ｃｍ-2の場合には、高耐圧を維持しつつ、ｎ型ドリフト層４のド−ズ量を増加させることが出来、その結果、素子抵抗を下げることが出来る。
【００１９】
次に、３μｍのＳｉＯ2 層２上の１５μｍの高抵抗ｎ型活性層３に形成された、ドリフト長が６０μｍのＭＯＳＦＥＴについて、耐圧を求めたところ、５００Ｖの高耐圧が得られた。この場合のｎ型ドリフト層４のド−ズ量は２．７×１０12ｃｍ-2、ｐ型ドリフト層５のド−ズ量は１．５×１０12ｃｍ-2であった。
【００２０】
このＭＯＳＦＥＴについて、５Ｖのゲ−ト電圧におけるドレイン電圧とドレイン電流との関係を求めたところ、図４に示す結果を得た。この場合のオン抵抗は１８０Ω・ｍｍ2 であった。また、ソ−ス・ドレイン電圧が３Ｖの場合のドレイン電流とゲ−ト電圧との関係を求めたところ、図５に示す結果を得た。
【００２１】
図６は、本発明の第２の実施例に係るＩＧＢＴの断面図である。図６において、ｎ型半導体基板２１上にはＳｉＯ2 層２２が形成され、このＳｉＯ2 層２２上には、高抵抗ｎ型活性層２３が形成されている。高抵抗ｎ型活性層２３には、ｎ型ドリフト層２４が形成され、このｎ型ドリフト層２４の表面にｐ型ドリフト層２５が形成されている。また、ｎ型ドリフト層２４の表面には、ｐ型ドリフト層２５に隣接してｎ型ベ−ス層２６が形成されている。
【００２２】
ｐ型ドリフト層２５及びｎ型ドリフト層２４にはｐ型バッファ層２０が形成され、このｐ型バッファ層２０にはｎ+ −ドレイン領域２７が、またｎ型ベ−ス層２６にはｐ+ −ソ−ス領域２８がそれぞれ形成されている。なお、ｎ型ベ−ス層２６には、活性層３の電位を固定するためのｎ+ −コンタクト領域２９が形成されている。
【００２３】
ｐ型ドリフト層２５とｐ+ −ソ−ス領域２８の間の領域の上にはゲ−ト絶縁膜３０が形成されるとともに、その上にはゲ−ト電極３１が形成されている。更に、ｎ+ −ドレイン領域２７とｐ+ −ソ−ス領域２８の上には、それぞれドレイン電極３２及びソ−ス電極３３が形成されている。このようにして、ＩＧＢＴが構成されている。
【００２４】
図６に示すＩＧＢＴは、図１に示すＭＯＳＦＥＴと同様の方法により形成され得るが、図１に示すＭＯＳＦＥＴと異なるのは、ｐ型ドリフト層２５及びｎ型ドリフト層２４にｐ型バッファ層２０が形成されていることである。このｐ型バッファ層２０は、フィ−ルド・インプラの際前後に、ボロンをイオン注入することにより形成することが可能である。
【００２５】
図７は、図６に示すＩＧＢＴにおいて、ｐ型バッファ層２０のド−ズ量をパラメ−タ−とした場合のドレイン電圧とドレイン電流との関係を示すグラフである。このグラフから、ｐ型バッファ層２０のド−ズ量を２．５×１０13ｃｍ-2以下とすることにより、十分な導電率変調を起こさせることが出来、電流−電圧特性を改善することが出来ることがわかる。なお、ｐ型バッファ層２０のド−ズ量は、好ましくは１×１０13ｃｍ-2〜２．５×１０13ｃｍ-2である。
図８は、図６に示すＩＧＢＴのスイッチング波形を示す特性図である。図８から、スイッチング速度は約０．５μｓｅｃと速いことがわかる。
【００２６】
【発明の効果】
以上説明したように、本発明によると、第１導電型のＳＯＩ基板に第２導電型の浅いドリフト領域を形成した構造を有するため、一様な不純物濃度の第１導電型の基板を用いた場合に比べ、第１導電型の活性層の不純物のド−ズ量を大幅に増加させることが可能であり、そのため、高耐圧を維持しつつ、オン抵抗を大幅に下げることが可能である。
【００２７】
また、ＳＯＩ構造を採用しているため、素子間を電気的に分離することが容易であり、従って、ノイズに対して非常に有効である。
更に、第２導電型の深いウエル領域を形成せずに浅いドリフト領域を形成しているため、多くの工程においてロジック部の形成工程を採用することが出来、そのため、高耐圧素子と低耐圧ロジック部とを同時に形成することが出来、コストの大幅な低減が可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る高耐圧ＭＯＳＦＥＴの断面図。
【図２】図１に示す高耐圧ＭＯＳＦＥＴをロジック部と同時に形成する製造工程の流れを示す図。
【図３】図１に示す高耐圧ＭＯＳＦＥＴにおいて、ｐ型ドリフト層のド−ズ量をパラメ−タ−として、ｎ型ドリフト層のド−ズ量を変化させた場合の耐圧の変化を示す特性図。
【図４】図１に示す高耐圧ＭＯＳＦＥＴのドレイン電圧とドレイン電流との関係を示す特性図。
【図５】図１に示す高耐圧ＭＯＳＦＥＴのドレイン電流とゲ−ト電圧との関係を示す特性図。
【図６】本発明の第２の実施例に係るＩＧＢＴの断面図。
【図７】図６に示すＩＧＢＴのｐ型バッファ層のド−ズ量をパラメ−タ−とした場合のドレイン電圧とドレイン電流との関係を示す特性図。
【図８】図６に示すＩＧＢＴのスイッチング波形を示す特性図。
【符号の説明】
１，２１…半導体基板、２，２２…ＳｉＯ2 層、３，２３…高抵抗ｎ型活性層、４，２４…ｎ型ドリフト層、５，２５…ｐ型ドリフト層、６，２６…ｎ型ベ−ス層、７…ｐ+ −ドレイン領域、８，２８…ｐ+ −ソ−ス領域、９，２９…ｎ+ −コンタクト領域、１０，３０…ゲ−ト絶縁膜、１１，３１…ゲ−ト電極、１２，３２…ドレイン電極、１３，３３…ソ−ス電極、２０…ｐ型バッファ層、２７…ｎ+ −ドレイン領域。
【図１】
0003730283.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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