(57)【特許請求の範囲】
【請求項１】
ゲート部の一部が強誘電体層で形成された電界効果型トランジスタを用いた半導体メモリ素子であって、前記ゲート部のゲート電極と前記強誘電体層との間に上部絶縁層が設けられ、前記強誘電体層とゲートチャネル側半導体との間に下部絶縁層が設けられ、前記強誘電体層と前記上部絶縁層との間にフローティングゲートが設けられていることを特徴とする半導体メモリ素子。
【請求項２】
ゲート部の一部が強誘電体層で形成された電界効果型トランジスタを用いた半導体メモリ素子であって、前記強誘電体層の上にフローティングゲートが設けられ、前記強誘電体層と前記フローティングゲートとが絶縁層で被覆された構造を有することを特徴とする半導体メモリ素子。
【請求項３】
請求項１または請求項２記載の半導体メモリ素子であって、前記上部絶縁層、前記下部絶縁層若しくは前記絶縁層の全体またはその一部がストロンチウムおよびタンタルを少なくとも含む酸化物であることを特徴とする半導体メモリ素子。
【請求項４】
請求項１または請求項２記載の半導体メモリ素子であって、前記強誘電体層がビスマス層状化合物でかつ、前記上部絶縁層、前記下部絶縁層若しくは前記絶縁層の全体またはその一部がストロンチウムおよびタンタルを少なくとも含む酸化物であることを特徴とする半導体メモリ素子。
【請求項５】
請求項１または請求項２記載の半導体メモリ素子であって、前記強誘電体層がチタン酸・ジルコン酸鉛でかつ、前記上部絶縁層、前記下部絶縁層若しくは前記絶縁層の全体またはその一部がチタン酸・ジルコン酸鉛を少なくとも含む酸化物であることを特徴とする半導体メモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート絶縁層部の一部が強誘電体層で形成された電界効果型トランジスタを用いた半導体メモリ素子に関するものである。
【０００２】
【従来の技術】
近年、電源を切っても記憶内容が消えない不揮発性という特徴と、ＤＲＡＭ並みの高速動作を併せ持つ強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ、以下ＦｅＲＡＭと示す）がＩＣカードやポータブルコンピュータ等の用途向けとして半導体各社より開発が進められている。
【０００３】
現在開発されているＦｅＲＡＭのメモリセル構造は、主に２トランジスタ２キャパシタ構造（以下、２Ｔ２Ｃ構造と記す）または１トランジスタ１キャパシタ構造（以下、１Ｔ１Ｃ構造と記す）であるが、これらは半導体微細加工のスケーリング則に従わないため、メモリ回路の微細化を行うに当たってキャパシタ構造の３次元化など高度な加工技術が必要となるという問題がある。この微細化におけるスケーリング則の問題はＦｅＲＡＭのみならずＤＲＡＭにも共通の問題であり、将来におけるメモリの高密度化・大容量化の大きな障害となると考えられる。
【０００４】
一方、ＦｅＲＡＭの別の回路方式として、ゲート絶縁層部の一部が強誘電体層で形成された電界効果型トランジスタを用いた半導体メモリ素子（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＦＥＴ型メモリ、以下ＦｅＦＥＴ型メモリと記す）も研究されるようになってきた。これは、半導体微細加工のスケーリング則に従うため、上記のような微細加工上の問題点を回避することが可能であり、従来のＦｅＲＡＭの持つ不揮発性・高速動作性に加え高密度化を実現することが可能であり、半導体メモリとして究極の特性を有していると言うことが出来る。
【０００５】
以下、従来のＦｅＦＥＴ型メモリのセル構造について、図５を用いて説明する。
【０００６】
図５は従来のＦｅＦＥＴ型メモリのセル構造を示す断面図である。
【０００７】
ＦｅＦＥＴ型メモリは、ソース３６、ドレイン３７領域が形成された半導体基板３１に、フローティングゲート３３から半導体基板３１への漏れ電流を低減するための絶縁層３２、フローティングゲート３３、強誘電体層３４およびゲート電極３５が順次積層されたゲート部を設けることにより構成される。一般にフローティングゲート３３およびゲート電極３５は金属で構成されるため、このような構造を持つＦｅＦＥＴ型メモリ構造はそれぞれの層の英語の頭文字を取ってＭＦＭＩＳ構造と呼ばれている。
【０００８】
このような構成のメモリセルでは、ゲート電極３５に電圧が印加されると、強誘電体層３４の両端に電圧が印加され強誘電体層３４に分極が発生する。この分極の方向が上向きか下向きかによってソース３６とドレイン３７間のコンダクタンスが異なるため、同じゲート電圧を印加してもソース−ドレイン間に流れる電流に差異が発生するため、メモリ機能が発現する。
【０００９】
さらに、この強誘電体層３４の分極は電源を印加しなくとも同じ方向に保持されるため、上述のメモリ機能は不揮発性という特徴も併せ持つことになる。
【００１０】
【発明が解決しようとする課題】
しかしながら上記従来のＦｅＦＥＴ型メモリセル構造では、フローティングゲート３３に電位が発生するため、絶縁層３２および強誘電体層３４を介してリーク電流が流れ、フローティングゲート３３に蓄えられた実効的な電荷が減少するという問題があった。
【００１１】
この場合、絶縁層３２へのリーク電流は、酸化ケイ素を使用した場合、強誘電体層３４へのリーク電流に比べ実質的に無視できる範囲となるが、強誘電体層３４については、現状では良好なリーク特性を得ることは困難である。したがって、現行のＦｅＦＥＴ型メモリのメモリ保持特性（リテンション特性と呼ばれる）は長くとも十数日であり、実用化への課題であるリテンション特性１０年を達成できていないが、その原因の多くは強誘電体層３４からゲート電極３５へのリーク電流によるものであった。
【００１２】
本発明は上記従来の課題を解決するものであり、強誘電体層３４からゲート電極３５へのリークを抑制し、大幅にリテンション特性を改善できる半導体メモリセル素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために本発明の半導体メモリ素子は、強誘電体層とゲート電極の間に第２の絶縁層を設ける構造、または強誘電体層全体を絶縁体で覆った構造としたものである。
【００１４】
この本発明によれば、強誘電体層からゲート電極へのリーク電流を低減することが可能で、ＦｅＦＥＴ型メモリのリテンション特性を大幅に改善することができる。
【００１５】
本発明の請求項１に記載の半導体メモリ素子は、ゲート部の一部が強誘電体層で形成された電界効果型トランジスタを用いた半導体メモリ素子であって、前記ゲート部のゲート電極と前記強誘電体層との間に上部絶縁層が設けられ、前記強誘電体層とゲートチャネル側半導体との間に下部絶縁層が設けられ、前記強誘電体層と前記上部絶縁層との間にフローティングゲートが設けられていることを特徴とするものである。このような構成により、強誘電体層からゲート電極へのリークを抑制することができる。更に、強誘電体層と上部絶縁層間の元素の相互拡散を抑制することができるとともに、強誘電体層に均一に電界を印加することができる。
【００１６】
本発明の請求項２記載の半導体メモリ素子は、ゲート部の一部が強誘電体層で形成された電界効果型トランジスタを用いた半導体メモリ素子であって、前記強誘電体層の上にフローティングゲートが設けられ、前記強誘電体層と前記フローティングゲートとが絶縁層で被覆された構造を有することを特徴とするものである。このような構成により、強誘電体層からゲート電極へのリーク電流経路だけではなく、強誘電体層からあらゆる部位へのリーク電流を抑制することができる。更に、強誘電体層と強誘電体層上の絶縁層間の元素の相互拡散を抑制することができるとともに、強誘電体層に均一に電界を印加することができる。
【００１７】
本発明の請求項３記載の発明は、請求項１または請求項２記載の半導体メモリ素子であって、前記上部絶縁層、前記下部絶縁層若しくは前記絶縁層の全体またはその一部がストロンチウムおよびタンタルを少なくとも含む酸化物であることを特徴とするものである。この構成により、当該酸化物は高い誘電率を有しながら高い絶縁性を有しているため、同一のゲート電圧および素子構造で比較した場合、強誘電体層に印加される電圧を他の絶縁性に優れた絶縁体（例えば酸化ケイ素など）を使用した場合に比べ大きく保つことができる。
【００１８】
本発明の請求項４記載の発明は、請求項１または請求項２記載の半導体メモリ素子であって、前記強誘電体層がビスマス層状化合物でかつ、前記上部絶縁層、前記下部絶縁層若しくは前記絶縁層の全体またはその一部がストロンチウムおよびタンタルを少なくとも含む酸化物であることを特徴とするものである。この構成により、仮に両者界面においてビスマスが拡散してもそこで形成される物質は代表的な強誘電体ビスマス層状化合物であるタンタル酸ストロンチウム・ビスマス（SrBi2Ta2O9、以下SBTと略す）となるため、強誘電体特性が劣化することがない。とりわけ、強誘電体層にSBTもしくはその派生化合物を使用することにより、強誘電体層と絶縁体間の構成元素の拡散による特性劣化を抑制することができる。
【００１９】
本発明の請求項５記載の発明は、請求項１または請求項２記載の半導体メモリ素子であって、前記強誘電体層がチタン酸・ジルコン酸鉛でかつ、前記上部絶縁層、前記下部絶縁層若しくは前記絶縁層の全体またはその一部がチタン酸・ジルコン酸鉛を少なくとも含む酸化物であることを特徴とするものである。この構成によれば、請求項４記載の発明と同様に強誘電体層と絶縁間の構成元素の拡散による特性劣化を抑制することができる。
【００２０】
【発明の実施の形態】
以下本発明の第１の実施の形態について、図１を用いて説明する。
【００２１】
図１は、本発明の第１の実施の形態におけるＦｅＦＥＴ型メモリのセル構造を示す断面図である。
【００２２】
本発明の第１の実施の形態におけるＦｅＦＥＴ型メモリは、図１に示すように、ソース１７、ドレイン１８領域を有する半導体基板１１に、下部絶縁層１２、フローティングゲート１３、強誘電体層１４、上部絶縁層１５およびゲート電極１６を順次積層して形成したゲート部を設けることにより構成される。
【００２３】
本構成のメモリセルでは、ゲート電極１６と半導体基板１１間に電圧を相対的に正または負方向に印加することにより、強誘電体層１４の分極の向きをゲート電極１６方向、または半導体基板方向１１に揃えることができる。
【００２４】
この際、強誘電体層１４に印加される電圧は、下部絶縁層１２、強誘電体層１４、上部絶縁層１５の直列キャパシタで決定され、ゲート電極１６と半導体基板１１間に印加される電圧を各容量の逆数で分配したものとなる。したがってメモリ保持中はフローティングゲート１３は通常０電位ではなく、一方メモリ電源を切った場合にはゲート電極１６の電位は０電位になるため、強誘電体層１４と上部絶縁層１５の両端には電位差が発生する。
【００２５】
しかしながら、本実施の形態によれば、フローティングゲート１３とゲート電極１６の間には絶縁性の上部絶縁層１５が存在するため、フローティングゲート１３からゲート電極１６へのリーク電流を抑制することが可能となる。そのため、フローティングゲート１３に発生した電荷を長時間保持できるため、優れたリテンション特性を有したＦｅＦＥＴ型メモリ素子を実現できる。
【００２６】
このように、本実施の形態のメモリ構成は従来にない優れた特徴を付加できるものであり、そのメモリ素子の構成がゲート電極の上部方向から順に、ゲート（金属）（Ｍ）／絶縁体（Ｉ）／強誘電体層（Ｆ）／フローティングゲート（金属）（Ｍ）／絶縁層（Ｉ）／半導体基板（Ｓ）であることから、従来ＦｅＦＥＴ型メモリの分野で行われている命名方法に従って、本実施の形態のメモリセル構成をＭＩＦＭＩＳ構造と呼ぶことができる。
【００２７】
ここで、本発明の実施の形態において、下部絶縁層１２を酸化ケイ素、上部絶縁層１５をストロンチウムとタンタルを含む酸化物で構成する。
【００２８】
ストロンチウムとタンタルからなる酸化物は一般に比誘電率が１００以上と高誘電率を示し、強誘電体層１４の比誘電率に近い。一方、酸化ケイ素は比誘電率で５程度と小さな誘電率を示す。
【００２９】
そのためこのような構成によれば、メモリ書き込み時にゲート電極１６に電圧を印加した場合、強誘電体層１４と上部絶縁層１５の界面の電位はゲート電位に近くなり、実効的に強誘電体層１４に高い電圧を印加することが可能になる。
【００３０】
さらにこの場合、下部絶縁層１２、下部フローティングゲート１３の形成までは、通常のシリコンプロセスで実行されるため、高品位で絶縁特性に優れた下部絶縁層１２を形成することが出来る。一方、強誘電体層１４および上部絶縁層１５は、上述のように高品位に形成された下部フローティングゲート１３上に形成するため、結晶性および電気特性に優れた強誘電体層１４および上部絶縁層１５の形成を実現できるという、優れた特徴を有する。
【００３１】
さらに、強誘電体層１４にビスマス層状化合物を使用した場合、強誘電体層１４と上部絶縁層１５の間の拡散にビスマスが拡散しても、形成される物質が強誘電性を有するタンタル酸ストロンチウム・ビスマス（ＳＢＴ）であり、強誘電特性の劣化を招くことはない。
【００３２】
特に強誘電体層１４にＳＢＴを用いた場合、強誘電体層１４と上部絶縁層１５の間で互いの元素が相互拡散しても、上部絶縁層１５の構成元素が全て強誘電体層１４の構成元素と一致するため、強誘電体特性の劣化および絶縁層の絶縁性の劣化を起こすことは少ないという効果を有する。
【００３３】
なお、本実施の形態においては、フローティングゲート１３を有するＦｅＦＥＴ型メモリについて説明したが、図２に示すようにフローティングゲートを有さないＦｅＦＥＴ型メモリでもその他の構成は図１における構成と同様に上部絶縁層１５を設けることにより、同様の原理でリテンション特性を改善することができる。
【００３４】
なお本実施の形態では強誘電体層１４にＳＢＴを用いた例を示したが、チタン酸・ジルコン酸鉛を強誘電体層として使用しても、同様の効果が期待できる。
【００３５】
次に、本発明の第２の実施の形態について、図３を用いて説明する。
【００３６】
図３は本発明の第２の実施の形態におけるＦｅＦＥＴ型メモリのセル構造を示す断面図である。
【００３７】
図３に示すように、本発明の第２の実施の形態におけるＦｅＦＥＴ型メモリと本発明の第１の実施の形態におけるＦｅＦＥＴ型メモリとの構成の相違は、強誘電体層１４と上部絶縁層１５の間に上部フローティングゲート１９を設けることである。この構成により、強誘電体層１４と上部絶縁層１５間の元素の相互拡散を抑制することができるとともに、強誘電体層１４に均一に電界を印加することができる。
【００３８】
また本発明の第２の実施の形態によれば、メモリ書き込み時に強誘電体層１４に印加される電圧は、下部絶縁層１２、強誘電体層１４、上部絶縁層１５の直列キャパシタで決定され、ゲート電極１６と半導体基板１間に印加される電圧を各容量の逆数で分配したものとなる。
【００３９】
一般に、メモリ書き込みのためには、強誘電体層１４に大きな電圧を印加することが望ましいが、本発明の場合、下部絶縁層１２および上部絶縁層１５に印加される電圧は従来のゲート電極と強誘電体層の間に絶縁体を持たない通常のＦｅＦＥＴのセル構造（ＭＦＭＩＳ構造）に比べ小さくなるため、絶縁層の厚みより薄くすることが可能で、下部および上部絶縁層の膜厚の合計を通常のＭＦＭＩＳ構造と同等とすることにより、強誘電体層１４に印加される電圧を通常のＭＦＭＩＳ構造と同等にすることができる。
【００４０】
次に、本発明の第３の実施の形態について、図４を用いて説明する。
【００４１】
図４は本発明の第３の実施の形態におけるＦｅＦＥＴ型メモリのセル構造を示す断面図である。
【００４２】
図４に示すように、本発明の第３の実施の形態におけるＦｅＦＥＴ型メモリは、ソース２７、ドレイン２８領域を有する半導体基板２１上に、下部フローティングゲート２３、強誘電体層２４、および上部フローティングゲート２５の積層構造部が形成され、この積層構造部は絶縁層２２で被覆され、この積層構造部上の絶縁層２２上にゲート電極２６が形成されたゲート部を設けることにより、構成される。
【００４３】
本実施の形態におけるメモリセル素子では、強誘電体層２４は半導体基板２１側の下部フローティングゲート２３とゲート電極２６側の上部フローティングゲート２５とに挟まれた構造となっており、この下部フローティングゲート２３、強誘電体層２４、および上部フローティングゲート２５の積層構造部は絶縁層２２で被覆されている。よって実施の形態１の場合と同様に、下部フローティングゲート２３および上部フローティングゲート２５からの強誘電体層を介してゲート電極２６に流れるリーク電流を低減するばかりでなく、強誘電体層２４の断面からのリークについても抑制することができる。
【００４４】
なお、本実施の形態では上部フローティングゲート２５および下部フローティングゲート２３の２つのフローティングゲートを設けた例を示したが、フローティングゲートは１つでもよく、また全くなくともよい。
【００４５】
また、絶縁層２２は単一の物質で構成する必要はなく、２つ以上の絶縁性の物質を組み合わせた構造としてもよい。
【００４６】
なお、本発明の実施の形態１と同様に、実施の形態２および実施の形態３における絶縁層をストロンチウムおよびタンタルを少なくとも含む酸化物で構成してもよく、また、強誘電体層がビスマス層状化合物でかつ、前記絶縁層の全体またはその一部がストロンチウムおよびタンタルを少なくとも含む酸化物で構成しても同様の効果を有することはいうまでもない。
【００４７】
【発明の効果】
以上のように本発明によれば、強誘電体層を介してゲート電極へリークするリーク電流を低減することができ、強誘電体メモリのメモリ保持特性（リテンション）を大幅に向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における強誘電体電界効果トランジスタ型半導体メモリセルの構造図
【図２】本発明の第１の実施の形態における強誘電体電界効果トランジスタ型半導体メモリセルの構造図
【図３】本発明の第２の実施の形態における強誘電体電界効果トランジスタ型半導体メモリセルの構造図
【図４】本発明の第３の実施の形態における強誘電体電界効果トランジスタ型半導体メモリセルの構造図
【図５】従来の実施例における強誘電体電界効果トランジスタ型半導体メモリセルの構造図
【符号の説明】
１１  半導体基板
１２  下部絶縁層
１３  下部フローティングゲート
１４  強誘電体層
１５  上部絶縁層
１６  ゲート電極
１９  上部フローティングゲート
２２  絶縁層
２３  下部フローティングゲート
２４  強誘電体層
２５  上部フローティングゲート
２６  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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