(57)【特許請求の範囲】
【請求項１】
ＡＴＭレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、前記ＡＴＭレイヤ処理部から前記物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して前記物理レイヤ処理部へセルを送信するようにした通信システムにおけるセル送信制御回路であって、
前記ＡＴＭレイヤ処理部からの前記ポーリングの回数が所定回数（２以上の回数）に達した時に始めて前記応答信号を生成制御する制御手段を含むことを特徴とするセル送信制御回路。
【請求項２】
前記制御手段は、前記ポーリングの回数を計数するカウンタと、このカウント出力が前記所定回数に対応する値に達した時に、前記応答信号を生成する応答信号生成回路とを有することを特徴とする請求項１記載のセル送信制御回路。
【請求項３】
前記バスはＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ  ）レベル２バスであり、前記応答信号は前記物理レイヤ処理部が受信可能状態を示すＴＸＣＬＡＶ信号であることを特徴とする請求項１または２記載のセル送信制御回路。
【請求項４】
ＡＴＭレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、前記ＡＴＭレイヤ処理部から前記物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して前記物理レイヤ処理部へセルを送信するようにした通信システムにおけるセル送信制御方法であって、
前記ＡＴＭレイヤ処理部からの前記ポーリングの回数が所定回数（２以上の回数）に達した時に始めて前記応答信号を生成制御する制御ステップを含むことを特徴とするセル送信制御方法。
【請求項５】
前記制御ステップは、前記ポーリングの回数を計数するステップと、この計数出力が前記所定回数に対応する値に達した時に、前記応答信号を生成するステップとを有することを特徴とする請求項４記載のセル送信制御方法。
【請求項６】
前記バスはＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ  ）レベル２バスであり、前記応答信号は前記物理レイヤ処理部が受信可能状態を示すＴＸＣＬＡＶ信号であることを特徴とする請求項４または５記載のセル送信制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はセル送信制御回路及びその方法に関し、特にＡＴＭレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、ＡＴＭレイヤ処理部から物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して物理レイヤ処理部へセルを送信するようにしたＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ  ）におけるセル送信制御方式に関するものである。
【０００２】
【従来の技術】
ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）通信システムにおけるＡＴＭレイヤと物理レイヤとの間のインタフェースとして、ＵＴＯＰＩＡと称する仕様が規定されており、ＡＴＭレイヤ処理部と物理レイヤ処理部（ＰＨＹチップ：Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒチップ）との間は、ＵＴＯＰＩＡレベル２に準拠したインタフェースバス（ＵＴＯＰＩＡレベル２バス）にて接続されている。
【０００３】
ＡＴＭレイヤ処理部から物理レイヤ処理部へセル送信を行う場合には、ＡＴＭレイヤ処理部から物理レイヤ処理部へポーリングを行い、物理レイヤ処理部はこのポーリングを受信すると、応答信号を生成してＡＴＭレイヤ処理部へ送信する。そして、ＡＴＭ処理部はこの応答信号を受信して始めてセルを物理レイヤ処理部へ送信するようになっている。この応答信号はＴＸＣＬＡＶ信号と称されており、物理レイヤ処理部がセルを受信可能かどうかを示す信号である。
【０００４】
このＴＸＣＬＡＶ信号は物理レイヤ処理部であるＰＨＹにおけるＦＩＦＯ（Ｆｉｓｒｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリに空き容量がある場合にアサートされるものであり、物理レイヤ処理部のＵＴＯＰＩＡバスコントローラはこのＴＸＣＬＡＶ信号をみてセル送信許可／禁止を決定するようになっている。ＰＨＹにおいて、ＦＩＦＯに空きがあると判断されるセル数と、ＵＴＯＰＩＡバスコントローラにおいてＴＸＣＬＡＶ信号がアサートのときに送信可能と判断されるセル数とが一致していない場合がある。
【０００５】
後者のセル数が多い場合には、ＰＨＹがセルを引取りきれずにセル廃棄をなす可能性がある。また、両者のセル数が一致している場合でも、ＰＨＹからの送信先であるＰＨＹのＦＩＦＯの容量や、そのＰＨＹと接続されているＵＴＯＰＩＡバスコントローラ間の伝送レートによってもセル廃棄が発生する可能性がある。
【０００６】
これ等は全てＵＴＯＰＩＡバスコントローラから出力されるセルの送信レートに関係している。このＵＴＯＰＩＡバスコントローラは送信レートを調整する機能を有しているものが多いが、セル送信間隔を保証できるものは少ない。セル送信間隔を保証できるものがあったとしても、その間隔は１〜３セル程度であり、あまり効果は期待できない。
【０００７】
【発明が解決しようとする課題】
ここで、図４を参照して従来技術の上記問題点を更に述べる。図４において、ＵＴＯＰＩＡバスコントローラ１０および６０間で、各ＰＨＹ２０，５０を通してＡＴＭセルの送受信を行っているものとする。ＵＴＯＰＩＡバスコントローラ１０とＰＨＹ２０間およびＵＴＯＰＩＡバスコントローラ６０とＰＨＹ５０間はＵＴＯＰＩＡレベル２バス４０，７０を用い、ＰＨＹ２０，５０間は差動信号８０，９０を用いている。このとき、ＵＴＯＰＩＡバスコントローラ１０，６０がＵＴＯＰＩＡバスマスターであり、各ＰＨＹ２０，５０がスレーブとなる。
【０００８】
ＵＴＯＰＩＡバスコントローラ１０から各ＰＨＹ２０，５０を通して、ＵＴＯＰＩＡバスコントローラ６０へセルを送信する場合、ＵＴＯＰＩＡレベル２インタフェース４０，７０および差動信号８０，９０の伝送速度を考慮することが重要である。ＵＴＯＰＩＡバスコントローラ１０，６０はＡＴＭセルのヘッダ変換等を行うためセルバッファ等を有していることが多いが、ＰＨＹ２０，５０は内蔵ＦＩＦＯのみである場合が多く、その容量は数セルである。中には容量が１セル分のＦＩＦＯしか有していない場合もあり、ＵＴＯＰＩＡバスコントローラＴＸＣＬＡＶ制御によっては、ＦＩＦＯフル（満杯）によりＡＴＭセルが欠落する恐れある。
【０００９】
また、ＵＴＯＰＩＡバスコントローラ１０に接続されるＰＨＹは複数になることもあるために、ＵＴＯＰＩＡレベル２インタフェース４０の伝送レートがＵＴＯＰＩＡレベル２インタフェース７０の伝送レートよりも大きくなることがある。ＵＴＯＰＩＡレベル２インタフェース４０のトラフィックが一時的に高くなると、ＰＨＹ２０，５０でセルが廃棄される可能性が生じるのである。
【００１０】
本発明の目的は、セル廃棄を防止し得る簡単な構成のセル送信制御回路及びその方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明によれば、ＡＴＭレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、前記ＡＴＭレイヤ処理部から前記物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して前記物理レイヤ処理部へセルを送信するようにした通信システムにおけるセル送信制御回路であって、前記ＡＴＭレイヤ処理部からの前記ポーリングの回数が所定回数（２以上の回数）に達した時に始めて前記応答信号を生成制御する制御手段を含むことを特徴とするセル送信制御回路が得られる。
【００１２】
そして、前記制御手段は、前記ポーリングの回数を計数するカウンタと、このカウント出力が前記所定回数に対応する値に達した時に、前記応答信号を生成する応答信号生成回路とを有することを特徴としており、また前記バスはＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ  ）レベル２バスであり、前記応答信号は前記物理レイヤ処理部が受信可能状態を示すＴＸＣＬＡＶ信号であることを特徴とする。
【００１３】
本発明によれば、ＡＴＭレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、前記ＡＴＭレイヤ処理部から前記物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して前記物理レイヤ処理部へセルを送信するようにした通信システムにおけるセル送信制御方法であって、前記ＡＴＭレイヤ処理部からの前記ポーリングの回数が所定回数（２以上の回数）に達した時に始めて前記応答信号を生成制御する制御ステップを含むことを特徴とするセル送信制御方法が得られる。
【００１４】
そして、前記制御ステップは、前記ポーリングの回数を計数するステップと、この計数出力が前記所定回数に対応する値に達した時に、前記応答信号を生成するステップとを有することを特徴とする。
【００１５】
本発明の作用を述べる。上述したように、ＵＴＯＰＩＡレベル２バスでは、ＡＴＭレイヤからＰＨＹにセルを送信する際に、ＡＴＭレイヤからポーリングを行ってこのポーリングに対する応答信号であるＴＸＣＬＡＶ信号を用いてセルが送信可能かどうかを判断しているが、ＰＨＹによっては内蔵ＦＩＦＯが１セル分しかなかったり、規格に準拠しないタイミングでＴＸＣＬＡＶ信号を送信するものがあるので、これを補うために、本発明では、セル送信間隔を一定間隔以上に保つことでセル欠落を防止する回路を付加している。
【００１６】
具体的には、ＡＴＭレイヤ処理部からＰＨＹへのポーリング回数を計数してこの計数値が所定値以上になった時に始めてＴＸＣＬＡＶ信号を生成してＡＴＭレイヤ処理部へ送出する構成とするのである。こうすることで、セル送信間隔を一定間隔以上に保つことができ、セル欠落が防止される。
【００１７】
【発明の実施の形態】
以下に図面を参照しつつ本発明の実施例を説明する。図１は本発明の実施例の概略システム構成図であ。図２を参照すると、セル送信間隔制御回路３０を用いて、ＡＴＭレイヤ処理部であるＵＴＯＰＩＡレベル２インタフェース４０において、同一ＰＨＹに送信するセルの間隔を一定間隔以上とすることで、セルの欠落を防ぐ構成である。
【００１８】
セル送信間隔制御回路３０はＵＴＯＰＩＡレベル２バス４０におけるＴＸＡＤＤＲ［４：０］（ポーリングのためのアドレス信号）４２およびＴＸＣＬＫ（システムクロック信号）４１、ＴＸＥＮＢ＿Ｂ（イネーブル信号）４３を用いて、ＴＸＣＬＡＶ４６を制御する。ＴＸＡＤＤＲ［４：０］４２がＰＨＹ２０を示す有効アドレスで、且つその直後にＴＸＥＮＢ＿Ｂ４３がアサートされ、セルの送信が開始されると、次のポーリングタイミングより、ＰＨＹ２０を示すＴＸＡＤＤＲ［４：０］４２が出力されると、一定回数間ＴＸＣＬＡＶ４６をネゲートする。
【００１９】
この一定回数はＵＴＯＰＩＡレベル２バス４０に接続されているＰＨＹの数およびＵＴＯＰＩＡレベル２バス４０の伝送レートにより決定される。ＴＸＣＬＡＶをネゲートする回数は“Ｎ（２以上の整数）”とする。ＰＨＹ２１，２２に関しても同様かつ個別に制御を行うものとする。
【００２０】
ＵＴＯＰＩＡバスコントローラ１０はＴＸＣＬＡＶがアサートされて始めてセルを送信可能と判断し、セルを送出する。したがって、ＰＨＹ２０のポーリングＮ回分はセルの間隔を空けることができる。
【００２１】
図２は本発明の実施例の回路構成を示す図である。図２を参照すると、セル送信間隔制御回路３０はＬＤ（ロード）信号生成回路３１およびＥＮ（イネーブル）信号生成回路３２、カウンタ３４、ＴＸＣＬＡＶ制御回路３５を有し、ＵＴＯＰＩＡレベル２バス４０からの信号によりＴＸＣＬＡＶ信号の生成を制御するものである。
【００２２】
ＬＤ信号生成回路３１では、ＴＸＡＤＤＲ［４：０］４２とＴＸＣＬＫ４１、ＴＸＥＮＢ＿Ｂ４３を用いてＵＴＯＰＩＡバスコントローラ１０からＰＨＹ２０に対してＡＴＭセルが送信されたことを検出し、ＬＤ信号３６を出力（アサート）する。ＬＤ信号３６がアサートされると、カウンタ３４に対してカウンタ初期値３３“Ｎ”が設定（ロード）される。また、ＥＮ信号生成回路３２では、ＴＸＡＤＤＲ［４；０］４２とＴＸＣＬＫ４１とを用いてＰＨＹ２０がポーリングされているタイミングを検出し、カウンタ３４に対してＥＮ信号３７をアサートする。
【００２３】
カウンタ３４はＬＤ信号３６によりカウンタ初期値３３“Ｎ”が設定され、ＥＮ信号３７がアサートされる毎に、カウンタ値を１つずつデクリメントしＣ＿ｏｕｔ（計数出力）信号３８を出力する。ＴＸＣＬＡＶ制御回路３５は、ＥＮ信号３７よりＴＸＣＬＡＶを出力するタイミングを検出し、Ｃ＿ｏｕｔ信号３８の値を確認してＴＸＣＬＡＶ信号を制御する。Ｃ＿ｏｕｔ信号３８が“０”を示していれば、ＴＸＣＬＡＶを“Ｈ”（ハイレベル）にアサートし、“０”以外を示していればＴＸＣＬＡＶを“Ｌ”（ローレベル）にネゲートする。
【００２４】
ＰＨＹ２１，２２についてそれぞれ同様の回路を用意し、それぞれのポーリングタイミングのときにＴＸＣＬＡＶを制御する。ＰＨＹ２０，２１，２２をポーリングするタイミング毎にＴＸＣＬＡＶを制御することで、ＵＴＯＰＩＡバスコントローラ１０からのセル送信許可／禁止を制御することができる。即ち、同一ＰＨＹ２０に対してＡＴＭセルを出力する間隔を制御することが可能となる。なお、ＴＸＤＡＴＡ［７：０］（セルデータ）４５，ＴＸＳＯＣ（スタートオブセル）４４は、直接ＰＨＹ２０，２１，２２に入力される。
【００２５】
図３は図２の回路の動作を示すタイミングチャートである。図２において、カウンタ初期値３３をＮ＝“１０”とする。従って、Ｃ＿ｏｕｔ信号３８の取り得る値の範囲は０〜１０である。各ＰＨＹ２０，２１，２２にそれぞれ固有アドレス“０”，“１”，“２”が割り当てられているものとする。ＵＴＯＰＩＡバスコントローラ１０はＴＸＣＬＫ４１に同期して動作する。ＴＸＡＤＤＲ［４：０］４２を出力し、どのスレーブにセルを送信するかを示す。
【００２６】
ＴＸＥＮＢ＿Ｂ４３をネゲート（Ｈレベルとする）時に、送信したいＰＨＹのアドレスをＴＸＡＤＤＲ［４：０］４２に出力する。出力後、次のクロックでＴＸＥＮＢ＿Ｂ４３をアサート（Ｌレベルとする）すると同時に、ＴＸＳＯＣ４４をアサートし、ＴＸＤＡＴＡ［７：０］４５に有効なセルを出力する。
【００２７】
各ＰＨＹ２０，２１，２２はＴＸＡＤＤＲ［４：０］４２およびＴＸＥＮＢ＿Ｂ４３により、自分宛の送信セルであることを認識すると、ＴＸＳＯＣ４４がアサートされたタイミングから有効セルとしてＴＸＤＡＴＡ［７：０］４５を受信する。なお、スタートオブセル（ＳＯＣ）４４はセルヘッダＨ１のタイミングでアサートされるものとしている。
【００２８】
図３はＰＨＹ２０（ＴＸＡＤＤＲ［４：０］＝０）へＡＴＭセルを送信した時のタイミングチャートである。セル送信間隔制御回路３０では、ＵＴＯＰＩＡバスコントローラ１０から出力されるＴＸＡＤＤＲ［４：０］４２を取り込み、ＬＤ信号生成回路３１において、その値を“０”（該当ＰＨＹアドレス）と比較する。比較結果が一致している時、次のＴＸＣＬＫ４１の立上がり変化においてＴＸＥＮＢ＿Ｂ４３がアサートされれば、ＬＤ信号３６をアサートし、ＴＸＥＮＢ＿Ｂ４３がネゲートのままであれば、ＬＤ信号はネゲートのままである。比較結果が一致していない場合は、ＬＤ信号はネゲートのままとする。ＬＤ信号３６がアサートされると、カウンタ３４にカウンタ初期値３３として“１０”が設定される。即ちＣ＿ｏｕｔ信号３８＝“１０”となる。
【００２９】
ＥＮ信号生成回路３２において、ＴＸＡＤＤＲ［４：０］４２と該当ＰＨＹアドレス“０”と比較する。比較結果が一致していれば、ＥＮ信号３７をアサートし、一致していなければネゲートする。カウンタ３４では、ＥＮ信号３７がアサートされる度に、Ｃ＿ｏｕｔ信号３８を“０”になるまでデクリメントする。Ｃ＿ｏｕｔ信号３８が“０”のときは、ＥＮ信号３７がアサートされても“０”のままとする。
【００３０】
ＴＸＣＬＡＶ制御回路３５では、ＥＮ信号３７よりＴＸＣＬＡＶ４６を出力できるタイミングを検出する。ＵＴＯＰＩＡバスコントローラ１０でのポーリング動作は、ＴＸＡＤＤＲ［４：０］４２を出力した次のＴＸＣＬＫ４１の立上がりでＴＸＣＬＡＶ４６を検出するため、ＴＸＣＬＡＶ制御回路３５ではＥＮ信号３７がアサートされてからＴＸＣＬＫ４１で１クロック分のパルスを出力する。Ｃ＿ｏｕｔ信号３８が“０”を示している場合は、ＴＸＣＬＡＶ４６を“Ｈ”をアサートし、Ｃ＿ｏｕｔ信号３８が“０”以外を示している場合は、ＴＸＣＬＡＶ４６は“Ｌ”にネゲートされる。
【００３１】
ＰＨＹ２１，２２については、同様の動作を行うセル送信間隔制御回路３０をそれぞれ１つずつ必要とする。該当ＰＨＹアドレスについては、ＰＨＹ２１が“１”、ＰＨＹ２２が“２”となる。それ以外の動作はＰＨＹ２０と同様である。
【００３２】
ＵＴＯＰＩＡバスコントローラ１０からＰＨＹ２０へセルが送信されると、カウンタ３４に初期値“１０”が設定され、ＰＨＹ２０がポーリングされる毎にデクリメントされ、Ｃ＿ｏｕｔ信号３８が“０”となるまで、ＴＸＡＤＤＲ［４：０］＝０に対応するＴＸＣＬＡＶ４６がネゲートされる。従って、ＴＸＣＬＡＶ４６がネゲートされている間は、ＵＴＯＰＩＡバスコントローラ１０からＡＴＭセルが送信されることはなく、ＰＨＹ２０に対するＡＴＭセルの送信間隔を一定間隔以上あけることができるのである。
【００３３】
なお、カウンタ初期値を“Ｎ”として、ＥＮ信号が発生され度にカウンタをデクリメントしているが、カウンタ初期値を“０”として、ＥＮ信号によりインクリメントして計数出力が“０”になったときにＴＸＣＬＡＶ４６を生成する様にしても良いことは勿論である。
【００３４】
【発明の効果】
本発明による効果は、ＡＴＭレイヤ処理部であるＵＴＯＰＩＡバスコントローラから物理レイヤ処理部である各ＰＨＹにＡＴＭセルを送信する際、トラフィックが高くなり伝送レートが大きくなった場合においてもセルを欠落させることなく送信することが可能となる点である。また、ＵＴＯＰＩＡハスコントローラに送信レートを調整する機能がついていなかったり、各ＰＨＹの送信ＦＩＦＯの容量が少ない場合においても有効である。その理由は、カウンタに設定した回数分のポーリングにおいてＴＸＣＬＡＶをネゲートすることにより、同一ＰＨＹに対して送信されるＡＴＭセルの間隔を一定時間空けることができるためである。
【図面の簡単な説明】
【図１】本発明の実施例の概略しシステム構成を示す図である。
【図２】図１の具体例を示す図である。
【図３】本発明の実施例の動作を示すタイミングチャートである。
【図４】従来技術を説明する図である。
【符号の説明】
１０  ＵＴＯＰＩＡバスコントローラ
２０〜２２  ＰＨＹ
３０  セル送信間隔制御回路
３１  ＬＤ信号生成回路
３２  ＥＮ信号生成回路
３３  カウンタ初期値“Ｎ”
３４  カウンタ
３５  ＴＸＣＬＡＶ制御回路
４０  ＵＴＯＰＩＡレベル２バス
【図１】
0003613203.tif 000002
【図２】
0003613203.tif 000003
【図３】
0003613203.tif 000004
【図４】
0003613203.tif 000005