(57)【特許請求の範囲】
【請求項１】
半導体基板中に設けられた素子分離領域と、
前記素子分離領域によって互いに電気的に分離された第１、第２素子領域内に、該素子分離領域と離隔してそれぞれ設けられた第１、第２不純物拡散層と、
前記第１、第２不純物拡散層の一部領域とオーバーラップするように、前記半導体基板上の前記第１素子領域から第２素子領域に渡ってゲート絶縁膜を介在して設けられたゲート電極と
を具備することを特徴とするパターンの合わせずれ測定装置。
【請求項２】
半導体基板中に設けられた素子分離領域と、前記素子分離領域によって電気的に分離された第１、第２素子領域内に、該素子分離領域と離隔してそれぞれ設けられた第１、第２不純物拡散層と、前記第１、第２不純物拡散層の一部領域とオーバーラップするように、前記半導体基板上の前記第１素子領域から第２素子領域に渡ってゲート絶縁膜を介在して設けられたゲート電極とを有する複数のパターンの合わせずれ測定素子と、
前記パターンの合わせずれ測定素子を被覆するようにして前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜中に設けられ、一部の前記パターンの合わせずれ測定素子の前記第１、第２不純物拡散層と電気的にそれぞれ接続されたコンタクトプラグと、
前記層間絶縁膜上に設けられ、前記コンタクトプラグと電気的にそれぞれ接続された金属配線層と
を具備することを特徴とするパターンの合わせずれ測定装置。
【請求項３】
前記コンタクトプラグに接続された前記パターンの合わせずれ測定素子と、前記コンタクトプラグに接続されない前記パターンの合わせずれ測定素子との組み合わせを複数備え、
同一の前記組み合わせに含まれる前記パターンの合わせずれ測定素子は、前記ゲート電極と前記第１、第２素子領域との各オーバーラップ量が互いに等しく、
異なる前記組み合わせに含まれる前記パターンの合わせずれ測定素子は、前記ゲート電極と前記第１、第２素子領域との各オーバーラップ量が互いに異なる
ことを特徴とする請求項２記載のパターンの合わせずれ測定装置。
【請求項４】
前記ゲート電極と前記第１、第２素子領域とのオーバーラップ量は、前記素子分離領域幅の１０％以上である
ことを特徴とする請求項１乃至３いずれか１項記載のパターンの合わせずれ測定装置。
【請求項５】
請求項１乃至４いずれか１項記載のパターンの合わせずれ測定装置において前記ゲート電極を一方電極、前記ゲート絶縁膜をキャパシタ絶縁膜、前記第１素子領域を他方電極とする第１キャパシタ素子、及び前記ゲート電極を一方電極、前記ゲート絶縁膜をキャパシタ絶縁膜、前記第２素子領域を他方電極とする第２キャパシタ素子のキャパシタンスを測定するステップと、
前記第１、第２キャパシタ素子間の前記キャパシタンス差に基づいて、前記ゲート電極と前記素子分離領域とのパターンの合わせずれの有無を判断するステップと
を具備することを特徴とするパターンの合わせずれ測定方法。
【請求項６】
請求項２記載のパターンの合わせずれ測定装置において、前記コンタクトプラグに接続された前記パターンの合わせずれ測定素子に含まれる前記ゲート電極を一方電極、前記ゲート絶縁膜をキャパシタ絶縁膜、前記第１素子領域を他方電極とする第１キャパシタ素子、及び前記ゲート電極を一方電極、前記ゲート絶縁膜をキャパシタ絶縁膜、前記第２素子領域を他方電極とする第２キャパシタ素子の第１キャパシタンスを測定するステップと、
前記パターンの合わせずれ測定素子のうち、前記コンタクトプラグに接続された前記測定素子と異なる前記測定素子に含まれる前記第１、第２キャパシタ素子の第２キャパシタンスを測定するステップと、
前記第１、第２キャパシタ素子毎に、前記第１、第２キャパシタンスの差を算出して、前記コンタクトプラグ及び前記金属配線層の有する寄生キャパシタンスを除去した第３キャパシタンスを測定するステップと、
前記第１、第２キャパシタ素子間の前記第３キャパシタンス差に基づいて、前記ゲート電極と前記素子分離領域とのパターンの合わせずれの有無を判断するステップと
を具備することを特徴とするパターンの合わせずれ測定方法。
【請求項７】
請求項３記載のパターンの合わせずれ測定装置において、前記コンタクトプラグに接続された前記パターンの合わせずれ測定素子に含まれる前記ゲート電極を一方電極、前記ゲート絶縁膜をキャパシタ絶縁膜、前記第１素子領域を他方電極とする第１キャパシタ素子、及び前記ゲート電極を一方電極、前記ゲート絶縁膜をキャパシタ絶縁膜、前記第２素子領域を他方電極とする第２キャパシタ素子の第１キャパシタンスを測定するステップと、
前記コンタクトプラグに接続されない前記パターンの合わせずれ測定素子に含まれる前記第１、第２キャパシタ素子の第２キャパシタンスを測定するステップと、
前記パターンの合わせずれ測定素子の各組み合わせ毎に、前記第１、第２キャパシタ素子についての前記第１、第２キャパシタンスの差を算出して、前記コンタクトプラグ及び前記金属配線層の有する寄生キャパシタンスを除去した第３キャパシタンスを測定するステップと、
前記パターンの合わせずれ測定素子の各組み合わせ間での前記第１、第２キャパシタ素子の前記第３キャパシタンス差に基づいて、前記ゲート電極と前記素子分離領域とのパターンの合わせずれ量を定量化するステップと
を具備することを特徴とするパターンの合わせずれ測定方法。
【請求項８】
半導体素子を形成する際のパターニング工程における合わせずれを測定する合わせマークによる測定結果を、前記合わせずれ量を定量化するステップにて得られたパターンの合わせずれ量に応じて、定量化するステップを更に備える
ことを特徴とする請求項７記載のパターンの合わせずれ測定方法。
【請求項９】
請求項１記載のパターンの合わせずれ測定装置と、
前記パターンの合わせずれ測定装置とは異なる半導体素子と
を具備することを特徴とする半導体ウェハ。
【請求項１０】
請求項４記載のパターンの合わせずれ測定装置と、
前記パターンの合わせずれ測定装置とは異なる半導体素子と
を具備することを特徴とする半導体ウェハ。
【請求項１１】
請求項１記載のパターンの合わせずれ測定装置を備えた半導体ウェハの製造方法であって、
前記半導体基板上に、互いに分離された前記第１、第２素子領域を形成する工程と、
前記半導体基板上の前記第１素子領域から前記第２素子領域上に渡って、ゲート絶縁膜を介在してゲート電極を形成する工程と
を具備することを特徴とする半導体ウェハの製造方法。
【請求項１２】
請求項４記載のパターンの合わせずれ測定装置を備えた半導体ウェハの製造方法であって、
前記半導体基板上に、互いに分離された第１、第２素子領域を形成する工程と、
前記半導体基板上の前記第１素子領域から前記第２素子領域上に渡って、ゲート絶縁膜を介在してゲート電極を形成する工程と
を具備することを特徴とする半導体ウェハの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パターンの合わせずれ測定装置、それを備えた半導体ウェハ、その製造方法、及びパターンの合わせずれ測定方法に関するもので、例えばリソグラフィ時の合わせずれ量を定量化する為に使用される技術に関するものである。
【０００２】
【従来の技術】
近年の半導体装置における微細化技術の進展には目覚ましいものがある。特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）における微細化技術は、以前にも増して加速している。それと共にリソグラフィ工程には更なる精度の向上が求められ、リソグラフィ時の合わせずれをより正確に把握する技術が必須となってきている。
【０００３】
図１０はＤＲＡＭセルの構造について示しており、（ａ）図は平面図、（ｂ）図は（ａ）図におけるＸ１−Ｘ１’線に沿った断面図である。
【０００４】
図示するように、シリコン基板１００中に素子分離領域ＳＴＩが設けられ、この素子分離領域ＳＴＩに取り囲まれた素子領域ＡＡ上にはゲート絶縁膜を介在してゲート電極（ワード線ＷＬ）１１０がストライプ状に設けられている。そして、シリコン基板１００中にソース・ドレイン領域となる不純物拡散層１２０が設けられることにより、ＤＲＡＭセルのセルトランジスタが形成されている。更に、セルトランジスタを被覆するようにしてシリコン基板１００上に層間絶縁膜１３０が設けられている。層間絶縁膜１３０中には、セルトランジスタのソース、ドレイン領域にそれぞれ達するノードコンタクトプラグ１４０及びビット線コンタクトプラグ１５０が設けられている。そしてノードコンタクトプラグ１４０に接続されるセルキャパシタ（図示せず）、及びビット線コンタクトプラグ１５０に接続されるビット線（図示せず）が、層間絶縁膜１３０上に設けられることでＤＲＡＭセルが形成されている。
【０００５】
なお図１０の領域Ａ１に示すように、素子領域ＡＡの端部はパスワード線の下部まで潜り込むようにして形成されている。これはワード線ＷＬのパターニング精度を考慮したものである。すなわち、パターニングの合わせずれが発生した場合でも、ノードコンタクトプラグ１４０を設けるべき素子領域面積を確保するためである。なぜなら、プラグの接触面積を十分に確保出来ないとコンタクト抵抗が大きくなるという問題があるからである。しかし他方で、素子領域ＡＡとパスワード線とのオーバーラップ幅ｄ１０が過度に大きくなると別の問題が発生する。例えば、パスワード線のディスターブ動作に起因するチャージポンピング効果によって、セルキャパシタに蓄えられた電荷が消滅するという問題である。これらの問題を回避するためには、ゲート電極のパターンの合わせずれを高精度に測定・制御する必要がある。
【０００６】
従来から、露光装置に起因するパターンの合わせずれを測定・制御するための方法は多数提案されている。例えば特開平１１−１５４６８０号公報には、バイポーラトランジスタの微細化を妨げる露光装置の合わせずれを克服する方法が開示されている。本方法では、バイポーラトランジスタのベース・エミッタ・コレクタを、露光装置を用いずにセルフアライン法で形成することにより微細化を可能としている。また特願平４−２０２１０号には、露光装置におけるレティクルの固定方法を工夫することにより、合わせずれを少なくする方法が提案されている。更に、特開平１０−３１３０２９号公報には、投影露光装置の稼働率を向上出来る、重ね合わせずれ量の測定装置が提案されている。
【０００７】
ところで、リソグラフィ工程においては、基板上に既に形成されたパターンと、露光装置により形成されたフォトレジストパターンとの合わせずれを測定し、その測定結果に基づいて、その後の工程管理を行っている。上記合わせずれの測定方法について図１１を用いて説明する。図１１は半導体装置の平面図である。まず、半導体基板上に素子パターンを形成する際に、同時に合わせずれ測定専用のパターン２００（合わせマーク）を半導体基板上に形成する。その後、既に形成した素子パターンに重ねる重ねパターン（フォトレジストパターン）を形成する。この際、重ねパターンに設けた合わせずれ測定専用パターン２１０（合わせマーク）も半導体基板上に形成する。そして、両パターン２００、２１０の合わせずれ量を光学的手法によって測定する。
【０００８】
このように、従来では各パターンに合わせずれ測定専用のパターンを設けておき、これら測定専用パターン間のずれを光学的手法により測定していた。そして、既に形成した実際の素子パターンと重ねパターンとの相対的な合わせずれを間接的に測定する方法が一般的であった。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の合わせずれの測定方法では、合わせずれ測定専用パターンを光学的手法により測定するため、その測定精度はパターンの解像度により制限を受けるという問題があった。また、例えば図１２の半導体装置の断面図に示すように、例えばゲート電極１１０の側面がテーパー角を持った場合、その底面と上面とでゲート電極幅が異なる（ｄ（ｔｏｐ）≠ｄ（ｂｏｔｔｏｍ））。すると、光学的手法によりパターンを観察した場合、像がゲート電極の底面、上面いずれを映し出しているのかが不明となる。その結果、合わせずれ測定パターンの加工形状によって、合わせずれ量の測定値に誤差を生ずるという問題があった。
【００１０】
この発明は、上記事情に鑑みてなされたもので、パターンの合わせずれを高精度に測定可能なパターンの合わせずれ測定装置、それを備えた半導体ウェハ、その製造方法、及びパターンの合わせずれ測定方法を提供することにある。
【００１２】
【課題を解決するための手段】
この発明の一態様に係るパターンの合わせずれ測定装置は、半導体基板中に設けられた素子分離領域と、前記素子分離領域によって互いに電気的に分離された第１、第２素子領域内に、該素子分離領域と離隔してそれぞれ設けられた第１、第２不純物拡散層と、前記第１、第２不純物拡散層の一部領域とオーバーラップするように、前記半導体基板上の前記第１素子領域から第２素子領域に渡ってゲート絶縁膜を介在して設けられたゲート電極とを具備する。
【００１４】
また、この発明の一態様に係るパターンの合わせずれ測定方法は、上記パターンの合わせずれ測定装置において、前記ゲート電極を一方電極、前記ゲート絶縁膜をキャパシタ絶縁膜、前記第１素子領域を他方電極とする第１キャパシタ素子、及び前記ゲート電極を一方電極、前記ゲート絶縁膜をキャパシタ絶縁膜、前記第２素子領域を他方電極とする第２キャパシタ素子のキャパシタンスを測定するステップと、前記第１、第２キャパシタ素子間の前記キャパシタンス差に基づいて、前記ゲート電極と前記素子分離領域とのパターンの合わせずれの有無を判断するステップとを具備する。
また、この発明の一態様に係る半導体ウェハは、半導体基板中に設けられた素子分離領域と、前記素子分離領域によって互いに電気的に分離された第１、第２素子領域内に、該素子分離領域と離隔してそれぞれ設けられた第１、第２不純物拡散層と、前記第１、第２不純物拡散層の一部領域とオーバーラップするように、前記半導体基板上の前記第１素子領域から第２素子領域に渡ってゲート絶縁膜を介在して設けられたゲート電極とを具備するパターンの合わせずれ測定装置と、前記パターンの合わせずれ装置とは異なる半導体素子とを具備する。
更に、この発明の一態様に係る半導体ウェハの製造方法は、半導体基板中に設けられた素子分離領域と、前記素子分離領域によって互いに電気的に分離された第１、第２素子領域内に、該素子分離領域と離隔してそれぞれ設けられた第１、第２不純物拡散層と、前記第１、第２不純物拡散層の一部領域とオーバーラップするように、前記半導体基板上の前記第１素子領域から第２素子領域に渡ってゲート絶縁膜を介在して設けられたゲート電極とを具備するパターンの合わせずれ測定装置を備えた半導体ウェハの製造方法であって、前記半導体基板上に、互いに分離された前記第１、第２素子領域を形成する工程と、前記半導体基板上の前記第１素子領域から前記第２素子領域上に渡って、ゲート絶縁膜を介在してゲート電極を形成する工程とを具備する。
【００１６】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１７】
この発明の第１の実施形態に係るパターンの合わせずれ測定装置について、図１を用いて説明する。図１は、パターンの合わせずれ測定装置を示しており、（ａ）図は平面図であり、（ｂ）図は（ａ）図におけるＸ２−Ｘ２’線方向に沿った断面図である。
【００１８】
図示するように、ｐ型シリコン基板１０中に素子分離領域ＳＴＩが設けられ、更に素子分離領域によって互いに電気的に分離された複数の素子領域ＡＡが設けられている。素子分離領域ＳＴＩは、シリコン基板１０中に設けられたトレンチと、該トレンチを埋め込むシリコン酸化膜によって形成されている。そして素子分離領域ＳＴＩを跨ぐようにして、２つの素子領域ＡＡ上にゲート電極１１が図示せぬゲート絶縁膜を介在して設けられている。ゲート電極１１は、例えば多結晶シリコン膜とタングステンシリサイド（ＷＳｉ）膜との多層構造を有している。また各素子領域ＡＡの表面には不純物拡散層１２が設けられている。なお、不純物拡散層１２はイオン注入法等により形成され、その一部はゲート電極１１とオーバーラップしている。更に、各不純物拡散層１２上にはコンタクトプラグ１３が設けられ、このコンタクトプラグ１３を介して不純物拡散層１２は金属配線層１４に接続されている。なおコンタクトプラグ１３は、例えばＴｉＮ／Ｔｉのバリアメタル膜と、タングステン等の金属膜との積層構造を有している。
【００１９】
上記構成のパターンの合わせずれ測定装置が、シリコンウェハのチップ上に設けられる。次に、上記パターンの合わせずれ測定装置による合わせずれ測定方法について図２を用いて説明する。図２はパターンの合わせずれ測定装置の断面図である。なお、以降では素子分離領域ＳＴＩによって分離された２つの素子領域ＡＡをそれぞれ素子領域ＡＡ１、ＡＡ２と区別することにする。
【００２０】
図示するように、パターン合わせずれ測定装置は、素子領域ＡＡ１、ＡＡ２内に、ゲート電極１１を一方の電極、ゲート絶縁膜をキャパシタ絶縁膜、及びシリコン基板１０を他方の電極とするキャパシタ素子Ｃ１、Ｃ２を含んでいる。ここで、ゲート電極１１と素子領域ＡＡ１及びＡＡ２内のｐ型シリコン基板１０とのオーバーラップ量をそれぞれｄ１、ｄ２とする。また、ゲート電極１１と素子領域ＡＡ１及びＡＡ２内の不純物拡散領域１２とのオーバーラップ量をそれぞれｄ３、ｄ４とする。
【００２１】
パターンの合わせずれは、ゲート電極１１が素子領域ＡＡ１、ＡＡ２に対してどれだけずれているかにより判断し、その判断は上記キャパシタ素子Ｃ１、Ｃ２のキャパシタンスを測定することにより行う。すなわち、キャパシタ素子Ｃ１、Ｃ２のキャパシタンスが一致すれば、ゲート電極１１の素子領域ＡＡ１、ＡＡ２に対するオーバーラップ量（ｄ１＋ｄ３、ｄ２＋ｄ４）は等しいことになり、合わせずれ量はゼロである。一致しない場合には、両キャパシタンスの差から、ゲート電極１１のＡＡ１、ＡＡ２に対するオーバーラップ量が見積もられ、その結果、合わせずれ量が測定できる。
【００２２】
以下、キャパシタ素子Ｃ１、Ｃ２の測定方法を具体的に説明する。上記構成において、ゲート電極１１に閾値以上の電圧を印加すると、ゲート電極１１にオーバーラップする領域のシリコン基板１０表面にはチャネル領域が形成される。形成されたチャネル領域は、ゲート電極１１にオーバーラップする不純物拡散層１２と共にキャパシタ素子の他方電極として機能する。すなわち、キャパシタ素子Ｃ１、Ｃ２の電極幅は、それぞれ（ｄ１＋ｄ３）及び（ｄ２＋ｄ４）となる。また、両者のキャパシタ絶縁膜厚はゲート絶縁膜厚ｄ（Ｇｏｘ）である。キャパシタ素子Ｃ１、Ｃ２のキャパシタンスは、誘電率×キャパシタ表面積／キャパシタ絶縁膜厚から求められる。なおキャパシタ表面積は、電極幅×ゲート長から求められる。キャパシタ素子Ｃ１、Ｃ２の電極幅（ｄ１＋ｄ３）及び（ｄ２＋ｄ４）はパターンの合わせずれ量によって変化するため、キャパシタンスを測定することによりその合わせずれ量が測定できる。合わせずれ量がゼロであれば、キャパシタ素子Ｃ１、Ｃ２のキャパシタ電極幅は等しくなるため、キャパシタンスも等しくなる。他方、合わせずれによりゲート電極１１とシリコン基板１０とのオーバーラップ量が素子領域ＡＡ１より素子領域ＡＡ２において大きくなった場合、すなわち、キャパシタ素子Ｃ２の電極幅がキャパシタ素子Ｃ１の電極幅より大きくなると、キャパシタ素子Ｃ１よりもキャパシタ素子Ｃ２のキャパシタンスが大きくなる。そしてそのキャパシタンスの差からパターンの合わせずれ量、すなわち（ｄ１＋ｄ３）と（ｄ２＋ｄ４）の差を見積もることが出来る。
【００２３】
勿論、ゲート電極に電圧を印加しない場合でも測定可能である。この場合にはｐ型シリコン基板１０表面にチャネル領域は形成されないから、キャパシタ素子Ｃ１、Ｃ２の電極幅は、ｄ３、ｄ４となる。すなわち、パターンの合わせずれ量は電極幅ｄ３及びｄ４の差から測定することが出来る。
【００２４】
上記のようなパターンの合わせずれ測定装置による測定方法によれば、互いに共有するゲート電極、ゲート絶縁膜、及び互いに電気的に分離されたシリコン基板を有する２つのキャパシタ素子のキャパシタンスを測定している。そして両キャパシタ素子のキャパシタンスから、パターンの合わせずれ量を評価している。従って、従来に比べて更なる微細なパターンの測定が可能となる。なぜなら、光学的手法により測定するが故に測定精度がパターン解像度によって制限されるという従来の問題を解決出来るためである。また、キャパシタンスはゲート電極の底面の面積で決まる。従って、ゲート電極側壁にテーパー角が生じた場合であっても、テーパー角に起因する測定誤差の発生を防止できるためである。その結果、パターンの合わせずれ量を高精度に測定できる。
【００２５】
上記のような合わせずれ測定装置を、実際の半導体素子と共にウェハ内に形成しておけば、合わせずれ測定装置による測定結果から、ウェハの良否を高精度に判定することが出来る。
【００２６】
また、本実施形態に係る合わせずれ測定装置専用のウェハを作製しておくことで、従来の合わせずれ測定専用パターンによる測定結果の信頼性を確保することが出来る。従来技術で説明したように、合わせずれ測定専用パターン（図１１参照）によれば、リソグラフィ工程毎にパターンの合わせずれの測定が可能である。従って、実際の製造プロセスにおけるパターンの合わせずれ測定のためには、本実施形態に係る合わせずれ測定装置と共に、従来の合わせずれ測定専用パターンを併せて使用することが望ましい。そして、リソグラフィ工程毎の合わせずれの測定は従来の合わせずれ測定専用パターンにより行う一方、この測定専用パターンによる測定結果の信頼性を本実施形態に係る合わせずれ測定装置により確認する。このように、合わせずれ測定装置を単なるウェハの良否判定にのみ使用するのではなく、測定専用パターンの測定結果の信頼性を判断する為に使用することで、測定専用パターンによる測定精度を向上出来る。
【００２７】
更に、上記のように高精度に合わせずれを測定できることによって、露光装置による不可避の合わせずれ量を把握することが出来る。その結果、合わせずれ量の許容範囲が明確化出来るため、最適なデザインルールを決定することが出来る。
【００２８】
次にこの発明の第２の実施形態に係るパターンの合わせずれ測定方法について、図３を用いて説明する。図３はパターンの合わせずれ測定方法のフローチャートである。本実施形態に係るパターンの合わせずれ測定方法では、上記第１の実施形態で説明したパターンの合わせずれ測定装置を用いる。
【００２９】
図示するように、まずシリコンウェハ内に図１に示す構造のパターンの合わせずれ測定装置を作製する（ステップＳ１）。ステップＳ１について図４（ａ）、（ｂ）を用いて説明する。図４（ａ）はウェハの平面図であり、図４（ｂ）は図４（ａ）における領域Ａ２の拡大図である。図４（ｂ）に示すように、合わせずれ測定装置はウェハの例えばダイシングラインに設けられる。なお、例として９個の合わせずれ測定装置Ｅ１〜Ｅ９を形成したとする。また、これら９個の合わせずれ測定装置Ｅ１〜Ｅ９を形成するに当たってのパターニング時に、パターニングの合わせずれ量をゼロから±０．１０μｍの範囲で故意にずらして形成したものである。各合わせずれ測定装置Ｅ１〜Ｅ９の合わせずれ量、及び素子領域ＡＡ１、ＡＡ２におけるゲート電極１１とシリコン基板１０とのオーバーラップ量ｄ１、ｄ２を図５に示す。なお、合わせずれ量がプラスの値である合わせずれ測定装置は、ゲート電極１１を素子領域ＡＡ１側にずらしたものであり、マイナスの値である装置は素子領域ＡＡ２側にずらしたものである。図５に示すように、例えば測定装置Ｅ５は合わせずれが無い条件でゲート電極１１のパターニングを行ったものであり、オーバーラップ量ｄ１、ｄ２は共に０．２０μｍである。これに対して測定装置Ｅ１は、故意に０．１μｍの合わせずれが発生するようにゲート電極１１のパターニングを行ったものであり、オーバーラップ量ｄ１、ｄ２はそれぞれ０．３０μｍ、０．１０μｍである。勿論、これらの値は設計値であり、実際にはこれらの値に露光時の合わせずれ量が加算されて合わせずれ測定装置は形成されている。
【００３０】
次に、各パターンの合わせずれ測定装置Ｅ１〜Ｅ９のゲート電極１１に閾値以上の電圧を印加して、キャパシタ素子Ｃ１、Ｃ２のキャパシタンスを測定する（ステップＳ２）。引き続き閾値電圧以下でキャパシタ素子Ｃ１、Ｃ２のキャパシタンスを測定する（ステップＳ３）。なお、ステップＳ２、Ｓ３の順序は前後しても構わない。ステップＳ２、Ｓ３について、図６（ａ）、（ｂ）を用いて説明する。図６（ａ）、（ｂ）はパターンの合わせずれ測定装置の断面図であり、（ａ）図はゲート電極１１に閾値以上、（ｂ）図は閾値以下の電圧を印加した場合の様子を示している。
【００３１】
図６（ａ）に示すように、ゲート電極１１に例えば３Ｖ（閾値電圧）を印加すると、ゲート電極１１にオーバーラップする領域のシリコン基板１０表面にチャネル領域１５が形成される。従って、ゲート電極１１にオーバーラップする不純物拡散層１２及びチャネル領域１５がキャパシタ素子Ｃ１、Ｃ２の他方電極として機能する。各キャパシタ素子Ｃ１、Ｃ２の電極幅は、（ｄ１＋ｄ３）、（ｄ２＋ｄ４）である。この状態で、キャパシタ素子Ｃ１、Ｃ２の各キャパシタンスＣ（ｄ１＋ｄ３）、Ｃ（ｄ２＋ｄ４）を測定する。
【００３２】
次に図６（ｂ）に示すように、ゲート電極１１に例えば−３Ｖ（閾値電圧以下）を印加すると、チャネル領域１５は消滅する。従って、ゲート電極１１にオーバーラップする不純物拡散層１２のみがキャパシタ素子Ｃ１、Ｃ２の他方電極として機能する。各キャパシタ素子Ｃ１、Ｃ２の電極幅は、ｄ３、ｄ４である。この状態で、キャパシタ素子Ｃ１、Ｃ２の各キャパシタンスＣ（ｄ３）、Ｃ（ｄ４）を測定する。
【００３３】
そして、各合わせずれ測定装置毎に、ゲート電極１１に閾値以上を印加した場合の測定結果から閾値電圧以下を印加した場合の測定結果を減算する（ステップＳ４）。具体的には、各パターンの合わせずれ測定装置Ｅ１〜Ｅ９について、Ｃ（ｄ１＋ｄ３）−Ｃ（ｄ３）及びＣ（ｄ２＋ｄ４）−Ｃ（ｄ４）を計算する。その結果、ゲート電極１２とｐ型シリコン基板１０とがオーバーラップする領域のキャパシタ素子Ｃ１、Ｃ２のキャパシタンスＣ（ｄ１）、Ｃ（ｄ２）が算出される。この減算を行うのは、寄生キャパシタ素子Ｃｐａｒａｓ１、Ｃｐａｒａｓ２の影響を除去するためである。ゲート電極１１は、シリコン基板１０上に設けられた図示せぬ層間絶縁膜に取り囲まれている。そのため、図６（ａ）、（ｂ）に示すように、ゲート電極１１の側壁部分を一方電極、周辺の絶縁膜をキャパシタ絶縁膜、不純物拡散層１２を他方電極とする寄生キャパシタ素子Ｃｐａｒａｓ１、Ｃｐａｒａｓ２が存在する。この寄生キャパシタ素子Ｃｐａｒａｓ１、Ｃｐａｒａｓ２のキャパシタンスは、ゲート電極１１の合わせずれには殆ど影響しない。従って、合わせずれを高精度に行うためには、寄生キャパシタ素子Ｃｐａｒａｓ１、Ｃｐａｒａｓ２の影響を除去しておく必要がある。ところで、上記ステップＳ２、Ｓ３におけるキャパシタンスの測定結果には、寄生キャパシタ素子Ｃｐａｒａｓ１、Ｃｐａｒａｓ２のキャパシタンスが含まれる。よって、寄生キャパシタ素子Ｃｐａｒａｓ１、Ｃｐａｒａｓ２のキャパシタンスが含んだ値同士で減算を行うことにより、寄生キャパシタ素子Ｃｐａｒａｓ１、Ｃｐａｒａｓ２の寄与分を除去することが出来り。その結果、純粋にゲート電極１２とｐ型シリコン基板１０とがオーバーラップする領域のキャパシタ素子Ｃ１、Ｃ２のキャパシタンスＣ（ｄ１）、Ｃ（ｄ２）を算出できる。
【００３４】
次に、キャパシタンスＣ（ｄ１）、Ｃ（ｄ２）が等しくなる、当初設定した合わせずれ量を探索する（ステップＳ５）。ステップＳ５について、図７を用いて説明する。図７は、各パターンの合わせずれ測定装置Ｅ１〜Ｅ９と、キャパシタンスＣ（ｄ１）、Ｃ（ｄ２）の関係を示すグラフである。図示するように、設計当初の合わせずれ量に対してキャパシタンスＣ（ｄ１）、Ｃ（ｄ２）をプロットする。そして、両者が等しくなる合わせずれ量を検索する。すなわち、キャパシタンスＣ（ｄ１）、Ｃ（ｄ２）は、ゲート電極１１とシリコン基板１０とのオーバーラップ量を間接的に表す指標であり、Ｃ（ｄ１）＝Ｃ（ｄ２）となる合わせずれ測定値の設計当初の合わせずれ量こそが、実際に露光装置により生じた合わせずれ量になる。
【００３５】
例えば、露光時における合わせずれ量がゼロである場合には、合わせずれ測定装置Ｅ５において（設定合わせずれ量＝ゼロ；図５参照）、Ｃ（ｄ１）＝Ｃ（ｄ２）となるはずである。ところで図７に示す例であると、合わせずれ量をゼロに設計した合わせずれ測定装置Ｅ５では、Ｃ（ｄ１）とＣ（ｄ２）は異なっている。これにより、露光装置に合わせずれが発生していることが分かる。そして各合わせずれ測定装置Ｅ１〜Ｅ９における測定結果をプロットした結果、合わせずれ量が約−２４ｎｍにおいて、Ｃ（ｄ１）、Ｃ（ｄ２）が等しくなることが分かる。すなわち、露光装置によるパターンの合わせずれは、素子領域ＡＡ２方向に２４ｎｍの量で発生していることが分かる。
【００３６】
上記測定結果の得られた合わせずれ測定装置がＤＲＡＭ内に設けられていた場合について、図８を用いて説明する。図８はＤＲＡＭの平面図である。図示するように、ＤＲＡＭセルのワード線ＷＬと合わせずれ測定装置のゲート電極１１とが平行になるように合わせずれ測定装置を形成したとする。すると、上記合わせずれ測定装置による測定結果により、実際のワード線ＷＬは、理想（設計時）のワード線ＷＬに対してビット線ＢＬ方向に２４ｎｍだけ図示する方向にずれていることが分かる。
【００３７】
上記のように、本実施形態に係るパターンの合わせずれ測定方法によれば、パターンの合わせずれ量を定量的に且つ高精度に求めることが出来る。なお、上記実施形態におけるキャパシタ素子Ｃ１、Ｃ２のキャパシタンスは、コンタクトプラグ１３及び金属配線層１４に起因する寄生キャパシタンスを差し引いた値である。具体的には、各合わせずれ測定装置Ｅ１〜Ｅ９と同様の形状の合わせずれ測定装置Ｅ１’〜Ｅ９’を用意しておく。但し、合わせずれ測定装置Ｅ１’〜Ｅ９’については、図９の断面図に示すように、コンタクトプラグ１３を省略した形状とする。そして、合わせずれ測定装置Ｅ１’〜Ｅ９’についてもＣ（ｄ１）、Ｃ（ｄ２）を測定し、合わせずれ測定装置Ｅ１〜Ｅ９において測定したＣ（ｄ１）、Ｃ（ｄ２）から、合わせずれ測定装置Ｅ１’〜Ｅ９’において測定したＣ（ｄ１）、Ｃ（ｄ２）を減算する。その結果、金属配線層１４に測定用プローブをコンタクトする際のパッド容量や、金属配線層１４及びコンタクトプラグ１３の持つ寄生容量を差し引いた、純粋なＣ（ｄ１）、Ｃ（ｄ２）を測定できる。特にキャパシタンスＣ（ｄ１）、Ｃ（ｄ２）に比べて、金属配線層１４に測定用プローブをコンタクトする際のパッド容量や、金属配線層１４及びコンタクトプラグ１３の持つ寄生容量は非常に大きいため、これらの容量を差し引くことは、高精度な測定を行うためにも大変重要である。
【００３８】
なお、パターンの合わせずれの測定は、平面内における横方向及び縦方向で行う必要がある。例えば図８の例であると、ビット線ＢＬ方向だけでなくワード線ＷＬ方向の合わせずれも測定する必要がある。この場合には図８に示す合わせずれ測定装置を平面内において９０°回転させた別の合わせずれ測定装置を設けておく。すなわち、ゲート電極１１がビット線方向に平行である合わせずれ測定装置を設け、上記実施形態で説明した方法によりビット線方向の合わせずれを測定する。
【００３９】
また、上記第２の実施形態において、ゲート電極１１に＋３Ｖ及び−３Ｖを印加してキャパシタンスを測定しているのは、前述の通り寄生キャパシタ素子Ｃｐａｒａｓ１、Ｃｐａｒａｓ２の影響を除去することで、合わせずれ量を高精度に算出するためである。従って、測定精度に極度の高精度を求めないような場合には、ゲート電極１１に＋３Ｖまたは−３Ｖのいずれかを印加した状態のみでキャパシタンスの測定を行っても良い。また、ゲート電極１１と素子領域ＡＡ１、ＡＡ２とのオーバーラップ量は、素子分離領域ＳＴＩ幅の１０％以上であることが望ましい。更に、上記実施形態ではＤＲＡＭにおける合わせずれを測定する場合を例に挙げて説明したが、勿論、ＤＲＡＭにのみ適用出来るものではなく、半導体装置一般に広く適用できる。
【００４０】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００４１】
【発明の効果】
以上説明したように、この発明によれば、パターンの合わせずれを高精度に測定可能なパターンの合わせずれ測定装置、それを備えた半導体ウェハ、その製造方法、及びパターンの合わせずれ測定方法を提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るパターンの合わせずれ測定装置について示しており、（ａ）図は平面図、（ｂ）図は（ａ）図におけるＸ２−Ｘ２’線方向に沿った断面図。
【図２】この発明の第１の実施形態に係るパターンの合わせずれ測定装置の断面図。
【図３】この発明の第２の実施形態に係るパターンの合わせずれ測定方法のフローチャート。
【図４】シリコンウェハの様子を示しており、（ａ）図は全体の平面図、（ｂ）図は（ａ）図における領域Ａ２の拡大図。
【図５】この発明の第２の実施形態に係るパターンの合わせずれ測定装置において、合わせずれ量、及びゲート電極とシリコン基板とのオーバーラップ量を示す図。
【図６】この発明の第２の実施形態に係るパターンの合わせずれ測定装置の断面図であり、（ａ）図はゲート電極に閾値以上の電圧を印加した場合、（ｂ）図は閾値以下の電圧を印加した場合の様子を示す。
【図７】この発明の第２の実施形態に係るパターンの合わせずれ測定装置において、合わせずれ量とキャパシタンスの関係を示すグラフ。
【図８】この発明の第２の実施形態に係るパターンの合わせずれ測定装置の断面図。
【図９】ＤＲＡＭ及びパターンの合わせずれ測定装置の平面図。
【図１０】従来のＤＲＡＭの構造について示しており、（ａ）図は平面図、（ｂ）図は（ａ）図におけるＸ１−Ｘ１’線方向に沿った断面図。
【図１１】従来の合わせずれ測定専用パターンの平面図。
【図１２】ＭＯＳトランジスタの断面図。
【符号の説明】
１０、１００…シリコン基板
１１、１１０…ゲート電極
１２、１２０…不純物拡散層
１３、１４０、１５０…コンタクトプラグ
１４…金属配線層
１５…チャネル領域
１３０…層間絶縁膜
２００、２１０…合わせずれ測定専用パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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