(57)【特許請求の範囲】
【請求項１】
半導体基板内にトランジスタが形成された第１の半導体チップ及び、集積回路が形成された第２の半導体チップと、複数の外部接続手段とを有し、前記第１及び第２の半導体チップは隣接配置されると共に電気的接続が行われ、且つその近傍に配置された前記外部接続手段と電気的接続が行われ、前記外部接続手段及び前記第１及び第２の半導体チップの裏面のみを露出させて封止用樹脂で固定されたことを特徴とする半導体装置。
【請求項２】
複数の前記外部接続手段及び前記第１及び第２の半導体チップの裏面は同一平面上に配置されることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、半導体装置のチップ面積と、半導体装置をプリント基板等の実装基板上に実装する実装面積との比率で表す実装有効面積率を向上させた半導体装置に関する。
【０００２】
【従来の技術】
一般的にシリコン基板上にトランジスタ素子が形成された半導体装置は、図９に示すような構成が主に用いられる。１はシリコン基板、２はシリコン基板１が実装される放熱板等のアイランド、３はリード端子、及び４は封止用の樹脂モールドである。
【０００３】
シリコン基板１１に形成されるトランジスタ素子は、図３に示すように、例えば、Ｎ型シリコン基板１１にコレクタ領域となるＮ型のエピタキシャル層１２にボロン等のＰ型の不純物を拡散してベース領域１３が形成され、そのベース領域１３内にリン等のＮ型の不純物を拡散してエミッタ領域１４が形成される。シリコン基板１１の表面にベース領域１３、エミッタ領域１４の一部を露出させる開口部を有した絶縁膜１５が形成され、その露出されたベース領域１３、エミッタ領域１４上にアルミニウム等の金属が蒸着されベース電極１６、エミッタ電極１７が形成される。このような構成のトランジスタではシリコン基板がコレクタ電極１８となる。
【０００４】
上記のように、トランジスタ素子が形成されたシリコン基板１は、図９に示すように、銅ベースの放熱板等のアイランド２に半田等のろう材５を介して固着実装され、シリコン基板１の周辺に配置されたリード端子３にトランジスタ素子のベース電極、エミッタ電極とがそれぞれワイヤーボンディングによってワイヤーで電気的に接続されている。コレクタ電極に接続されるリード端子はアイランドと一体に形成されており、シリコン基板をアイランド上に実装することで電気的に接続された後、エポキシ樹脂等の熱硬化型樹脂４によりトランスファーモールドによって、シリコン基板とリード端子の一部を完全に被覆保護し、３端子構造の半導体装置が提供される。
【０００５】
【発明が解決しようとする課題】
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等の実装基板に実装され、実装基板上に実装された他の半導体装置、回路素子と電気的に接続され所定の回路動作を行うための一部品として取り扱われる。
図１０は、実装基板上に半導体装置を実装したときの断面図を示し、２０は半導体装置、２１、２３はベース又はエミッタ電極用のリード端子、２２はコレクタ用のリード端子、３０は実装基板である。
【０００６】
実装基板３０上に半導体装置２０が実装される実装面積は、リード端子２１、２２、２３とそのリード端子と接続される導電パッドで囲まれた領域によって表される。実装面積は半導体装置２０内のシリコン基板（半導体チップ）面積に比べ大きく、実際に機能を持つ半導体チップの面積に比べ実装面積の殆どはモールド樹脂、リード端子によって取られている。
【０００７】
ここで、実際に機能を持つ半導体チップ面積と実装面積との比率を有効面積率として考慮すると、樹脂モールドされた半導体装置では有効面積率が極めて低いことが確認されている。有効面積率が低いことは、半導体装置２０を実装基板３０上の他の回路素子と接続使用とする場合に、実装面積の殆どが機能を有する半導体チップとは直接関係のないデッドスペースとなる。有効面積率が小さいと上記したように、実装基板３０上でデットスペースが大きくなり、実装基板３０の高密度小型化の妨げとなる。
【０００８】
特に、この問題はパッケージサイズが小さい半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格であるＳＣ−７５Ａ外形に搭載される半導体チップの最大サイズは、図１１に示すように、０．４０mm×０．４０mmが最大である。この半導体チップを金属リード端子とワイヤーで接続し、樹脂モールドすると半導体装置の全体のサイズは、１．６mm×１．６mmとなる。この半導体装置のチップ面積は０．１６mmで、半導体装置を実装する実装面積は半導体装置の面積とほぼ同様として考えて、２．５６mmであるため、この半導体装置の有効面積率は約６．２５％となり、実装面積の殆どが機能を持つ半導体チップ面積と直接関係のないデットスペースとなっている。
【０００９】
この有効面積率に関する問題は、特に、上記したようにパッケージサイズが極めて小さく、チップサイズが大きい半導体装置において顕著に現れるが、半導体チップを金属リード端子でワイヤー接続し、樹脂モールドする、樹脂封止型の半導体装置であれば同様に問題となる。
近年の電子機器、例えば、パーソナルコンピュータ、電子手帳等の携帯情報処理装置、８ｍｍビデオカメラ、携帯電話、カメラ、液晶テレビ等において用いられる実装基板は、電子機器本体の小型化に伴い、その内部に使用される実装基板も高密度小型化の傾向にある。
【００１０】
しかし、上記の先行技術の樹脂封止型の半導体装置では、上述したように、半導体装置を実装する実装面積にデットスペースが大きいため、実装基板の小型化に限界があり、実装基板の小型化の妨げの一つの要因となっていた。
ところで、有効面積率を向上させる先行技術として特開平３−２４８５５１号公報がある。この先行技術について、図１２にもとずいて簡単に説明する。この先行技術は、樹脂モールド型半導体装置を実装基板等に実装したときの実装面積をできるだけ小さくするために、半導体チップ４０のベース、エミッタ、及びコレクタ電極と接続するリード端子４１、４２、４３を樹脂モールド４４の側面より外側に導出させず、リード端子４１、４２、４３を樹脂モールド４４側面と同一面となるように形成することが記載されている。
【００１１】
この構成によれば、リード端子４１、４２、４３の先端部分が導出しない分だけ実装面積を小さくすることができ、有効面積率を若干向上させることはできる。
しかし、上記の半導体装置では、半導体チップと接続されるリード端子の先端部分は樹脂モールド４４の底面部のコーナー部で折り曲げ加工されるために、その折り曲げ工程時の応力に十分耐えられる構造することから、樹脂モールド内に埋め込まれた各リード端子の長さを十分にしなければならず、結果的に樹脂モールドサイズが実装する半導体チップサイズに比べて大きくなり有効面積率の低下には至らない。さらに、半導体チップと接続される各リード端子を必要とし、材料コスト面及び製造工程が煩雑となり、製造コストを低減できない課題がある。
【００１２】
有効面積率を最大限大きくするには、上記したように、半導体チップを直接実装基板上に実装することにより、半導体チップ面積と実装面積とがほぼ同一となり有効面積率が最大となる。
半導体チップを実装基板等の基板上に実装する一つの先行技術として、例えば、特開平６−３３８５０４号公報に示すように、半導体チップ４５上に複数のバンプ電極４６を形成したフリップチップを実装基板４７上にフェイスダウンボンディングする技術が知られている（図１３参照）。この先行技術は、通常、ＭＯＳＦＥＴ等、シリコン基板の同一主面にゲート（ベース）電極、ソース（エミッタ）電極、ドレイン（コレクタ）電極が形成され、電流或いは電圧のパスが横方向に形成される比較的発熱量の少ない横型の半導体装置に主に用いられる。
【００１３】
しかし、トランジスタデバイス等のようにシリコン基板が電極の一つとなり、各電極が異なる面に形成され電流のパスが縦方向に流れる縦型の半導体装置では、上記のフリップチップ技術を使用することは困難である。
半導体チップを実装基板等の基板上に実装する他の先行技術として、例えば、特開平７−３８３３４号公報に示すように、実装基板５１上に形成された導電パターン５２上に半導体チップ５３をダイボンディングし、半導体チップ５３周辺に配置された導電パターン５２と半導体チップ５３との電極をワイヤ５４で接続する技術が知られている（図１４参照）。この先行技術では、先に述べたシリコン基板が一つの電極を構成した縦型構造のトランジスタ等の半導体チップに用いることはできる。
【００１４】
半導体チップ５３とその周辺に配置された導電パターン５２とを接続するワイヤ５４は通常、金細線が用いられることから、金細線とボンディング接続されるボンディング接合部のピール強度（引張力）を大きくするために、約２００℃〜３００℃の加熱雰囲気中でボンディングを行うことが好ましい。しかし、絶縁樹脂系の実装基板上に半導体チップをダイボンディングする場合には、上記した温度まで加熱すると実装基板に歪みが生じること、及び、実装基板上に実装されたチップコンデンサ、チップ抵抗等の他の回路素子を固着する半田が溶融するために、加熱温度を約１００℃〜１５０℃程度にしてワイヤボンディング接続が行われているため、ボンディング接合部のピール強度が低下する問題がある。
【００１５】
この先行技術では、通常、ダイボンディングされた半導体チップはエポキシ樹脂等の封止用樹脂で被覆保護されるために、ピール強度の低下はエポキシ樹脂の熱硬化時の収縮等によって接合部が剥離されるという問題がある。
本発明は、上述した事情に鑑みて成されたものであり、本発明は、トランジスタ、集積回路が形成された半導体チップを内蔵した複合型の半導体装置の各半導体チップの入出力用の外部接続電極を同一平面上に配置し、各半導体チップの面積と実装基板上に実装される単一の半導体装置の実装面積との比率である有効面積率を最大限向上させ、実装面積のデットスペース最小限小さくした複合型の半導体装置を提供する。
【００１６】
【課題を解決するための手段】
本発明は、上記の課題を解決するために以下の構成及び製造法を採用した。
即ち、本発明の半導体装置は、半導体基板内にトランジスタが形成された第１の半導体チップ及び、集積回路が形成された第２の半導体チップと、前記第１及び第２の半導体チップ表面に設けられ電極パッドと電気的に接続される複数の外部接続手段とを有し、前記第１及び第２の半導体チップは隣接配置されると共に電気的接続が行われ、且つその近傍に配置された前記外部接続手段と電気的接続が行われ、前記外部接続手段及び前記第１及び第２の半導体チップの一主面を露出させて封止用樹脂で固定されたことを特徴としている。
【００１７】
ここで、複数の前記外部接続手段及び前記第１及び第２の半導体チップの一主面は同一平面上に配置されることを特徴としている。
上述したように、本発明の半導体装置によれば、トランジスタが形成された第１の半導体チップと集積回路が形成された第２の半導体チップとを隣接配置し、その各半導体チップの近傍に配置された複数の外部接続手段と第１及び第２の半導体チップとの電気的接続を行い、配線基板等の実装基板上に実装固着するための外部電極となる第１及び第２の半導体チップ及び複数の外部接続手段の一主面を露出させる用に封止用樹脂で固定することにより、従来の半導体装置のように、半導体チップをマウントする外部電極接続用の金属製のリード端子を不要とし、且つ、前記リード端子及び半導体チップの表面電極と接続する他のリード端子が封止モールド樹脂から導出しないために、複数の半導体チップを内蔵した複合型の半導体装置であってもその外観寸法を著しく小型化にすることができる。
【００１８】
【発明の実施の形態】
以下に、本発明の半導体装置の実施形態について説明する。
本発明の半導体装置は、図１に示すように、トランジスタが形成された第１の半導体チップ６１と、集積回路が形成された第２の半導体チップ８１と、半導体チップ６１、８１の表面電極と電気的接続が行われる複数の外部接続手段６２、８２、８３、８４、８５と、第１及び第２の半導体チップ６１、８１と外部接続手段６２、８２、８３、８４、８５とを固定する封止用樹脂１１０とから構成される。
【００１９】
第１の半導体チップ６１はトランジスタが形成されており、例えば、図３に示すように、Ｎ+型の単結晶シリコン基板１１上にエピタキシャル成長技術によりN-型のエピタキシャル層１２が形成され、その半導体基板１１にＮＰＮトランジスタ等の能動素子が形成される。一方、第２の半導体チップ８１には、集積回路が形成されている。
【００２０】
本発明は、特に、第１及び第２の半導体チップ６１、８１の表面及び裏面側に外部接続電極を有する、いわゆる、縦型構造のデバイスに適合する。図３は、先に説明した一般的なＮＰＮトランジスタの断面図であり、例えば、N-型のエピタキシャル層１２をコレクタ領域としたトランジスタを形成したもので、半導体基板１１上にホトレジストを形成し、ホトレジストによって露出された領域にボロン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深さを有した島状のベース領域１３が形成される。
【００２１】
ベース領域１３形成後、半導体基板１１上に再度ホトレジストを形成し、ホトレジストによって露出されたベース領域１３内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域１４が形成される。このエミッタ領域１４を形成する際に、ベース領域１３を囲むリング状のガードリング用のＮ+型の拡散領域を形成しておく場合もある。
【００２２】
半導体基板１１の表面には、ベース領域１３表面を露出するベースコンタクト孔及びエミッタ領域表面を露出するエミッタコンタクト孔を有するシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜１５が形成される。
ベースコンタクト孔、及びエミッタコンタクト孔によって露出されたベース領域１３、エミッタ領域１４上には、選択的にアルミニウム等の金属材料で蒸着されたベース電極１６、エミッタ電極１７及びそれら電極の外部接続用パッド（図示しない）が形成される。半導体基板１１の裏面には、金属メッキ処理が行われ、コレクタ電極１８として用いられる。
【００２３】
第２の半導体チップ８１は、例えば、単結晶のＰ型半導体基板が用いられ、バイポーラＩＣ、ＭＯＳＩＣ等の集積回路が形成される。例えば、図４に示すように、Ｐ型半導体基板に所定形状のフォトマスクを形成し、アンチモン等のＮ型の高濃度不純物を拡散して島状のＮ+型の埋め込みコレクタ領域１０１が形成される。フォトマスクを除去した後、基板１００上にエピタキシャル成長技術によりN-型のエピタキシャル層１０２が形成される。
【００２４】
エピタキシャル層１０２上にアイソレーション拡散領域を露出するマスクを形成し、かかる、アイソレーション拡散領域にボロン等のＰ+型の不純物を拡散してアイソレーション拡散領域１０３が形成される。このアイソレーション拡散領域１０３によりトランジスタの活性領域となるＮ型領域はＰ型の不純物で囲まれる。
【００２５】
エピタキシャル層１０２にホトレジストを形成し、ホトレジストによって露出された領域にボロン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深さを有した島状のベース領域１０４が形成される。
ベース領域１０４形成後、エピタキシャル層１０２上に再度ホトレジストを形成し、ホトレジストによって露出されたベース領域１０４内及びコレクタ領域内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域１０５及びコレクタコンタクト拡散領域１０６が形成される。
【００２６】
ベース領域１０４表面を露出するベースコンタクト孔、エミッタ領域１０５表面を露出するエミッタコンタクト孔及びコレクタコンタクト拡散領域表面を露出するコレクタコンタクト孔を有するシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜１０７が形成される。
ベースコンタクト孔、エミッタコンタクト孔、コレクタコンタクト孔によって露出されたベース領域１０４、エミッタ領域１０６、コレクタコンタクト領域１０７には、選択的にアルミニウム等の金属材料で蒸着されたベース電極１０７、エミッタ電極１０８、コレクタ電極１０９が形成される。
【００２７】
本発明の特徴とするところは、第１及び第２の半導体チップ６１、８１の表面側に設けられた外部接続用電極パッド（ベース電極、エミッタ電極等）を複数のの外部接続手段６２、８２、８３、８４、８５を介して封止用樹脂１１０より導出することなく各半導体チップ６１、８１裏面の外部接続用電極（コレクタ電極、アース電極）と同一面側に配置し、封止用樹脂サイズを最小限、コンパクトにして有効面積率を向上させるところにある。
【００２８】
外部接続手段６２、８２、８３、８４、８５は、第１及び第２の半導体チップ６１、８１表面に設けられたベース、エミッタ等の複数の外部接続用電極パッド数と対応するように各半導体チップ６１、８１の周辺近傍に配置される（図２参照）。外部接続手段６２、８２、８３、８４、８５と第１及び第２の半導体チップ６１、８１のベース、エミッタ用等の電極パッドとは、金又はアルミニウム等の金属細線からなるワイヤにより電気的接続が成され、第１及び第２の半導体チップ６１、８１はこのワイヤによって電気的に接続された状態となる。例えば、図２に示すように、外部接続電極８２には、ワイヤで第１の半導体チップ６１のベース電極と接続し、さらに、第２の半導体チップ８１の電極と接続することで、両半導体チップ６１、８１の接続がなされる。この実施形態では、外部接続電極を介して両チップの接続を行っていが、直接ワイヤで接続できることは説明するまでもない。
【００２９】
外部接続手段６２、８２、８３、８４、８５は銅、インバー、テルル等の金属片又はシリコン材料から成るシリコンチップ等の導電材料から構成されるものであれば特に限定されるものではない。本実施形態では、作業性及びコスト面を考慮し、シリコンチップが用いられている。ワイヤで電気的に接続がなされた半導体チップ６１、８１と外部接続用シリコンチップ６２、８２、８３、８４、８５とはエポキシ樹脂等の熱硬化性の封止用樹脂１１０で固定される。この時、コレクタ電極及びアース電極となる第１及び第２の半導体チップ６１、８１の裏面と、入出力用の電極となる各外部接続用シリコンチップ６２、８２、８３、８４、８５の裏面とは同一平面上に配置される。
【００３０】
上述したように、本発明では、従来の半導体装置のように、半導体チップをマウントする外部電極接続用の金属製のリード端子を不要とし、且つ、そのリード端子及び半導体チップの表面電極と接続する他のリード端子が封止モールド樹脂から導出しないために、半導体装置の外観寸法を著しく小型化にすることができる。さらに述べれば、本発明では単一の半導体装置内にトランジスタが形成された第１の半導体チップ６１と集積回路が形成された第２の半導体チップ８１とを内蔵し、その半導体チップ６１、８１の裏面側を実装基板上に直接接続すること、及び各半導体チップ６１、８１の表面電極と接続される各外部接続手段をシリコンチップ６２、８２、８３、８４、８５とする構造としたので、半導体チップ６１、８１と接続する金属製のリード端子を不要とすることができる。
【００３１】
以下の本発明の半導体装置の製造方法について説明する。
先ず、図５に示すように、支持基板７０の一主面上にポリイミド樹脂等の絶縁樹脂層７１上に複数の第１及び第２の半導体チップ６１、８１及び複数のシリコンチップ６２、８２、８３、８４、８５を規則的に配置する。第１及び第２の半導体チップ６１、８１は、例えば、図６に示すように、支持基板７０のｎ行及びｎ行＋偶数番目の行方向にトランジスタの第１の半導体チップ６１を実装し、ｎ＋奇数番目の行方向に第１の半導体チップ６１に隣接して集積回路の第２の半導体チップ８１を実装する。隣接実装された各半導体チップ６１、８１を挟んで複数のシリコンチップ６２、８２、８３、８４、８５を実装する。
【００３２】
支持基板７０は比較的熱伝導性が良好な材料からなるものが用いられ、例えば、銅、アルミニウム、セラミックス、ガラスエポキシ等から形成された厚さ約０．３mm〜１．２mmの薄状基板を用いる。その支持基板７０上に膜厚約２μ〜５μ厚のポリイミド系の樹脂が約３００℃〜約４００℃の加熱温度で貼着される。
複数の半導体チップ６１、８１及び複数のシリコンチップ６２、８２、８３、８４、８５は、支持基板７０を上記した加熱温度よりも低い加熱温度、例えば約２００℃〜約３００℃に加熱した状態で支持基板７０上に実装する。この時の加熱温度を最初の加熱温度より高温にしておくと、各半導体チップ６１、８１等を絶縁樹脂層７１上にダイボンドしたときに接着力が高くなりすぎて，後述する支持基板７０の剥離に悪影響を及ぼす。
【００３３】
本実施形態では、外部接続用手段６２、８２、８３、８４、８５は上述したように、シリコンチップを用いている。このシリコンチップ６２、８２、８３、８４、８５のサイズは、各半導体チップ６１、８１サイズに依存するが、例えば、半導体チップサイズが０．４０〜０．８mm×０．４０〜０．８mmである場合には、シリコンチップサイズは０．２５〜０．５mm×０．２５〜０．５mm程度に設計すればよい。従って、シリコンチップ６２、８２、８３、８４、８５も半導体チップ６１、８１同様に半導体ウエハを周知のダイシング技術により個別に形成することができる。本実施形態で使用されるシリコンチップ６２、８２、８３、８４、８５には、内部抵抗を低減化する目的から表面から反主面まで高濃度不純物が拡散されている。
【００３４】
支持基板７０上には、それぞれのチップが個々に形成されたシリコンウエハからダイボンディング装置により、それぞれピックアップされ、図６に示すように、支持基板７０上に指定された領域に規則的に複数の第１及び第２の半導体チップ６１、８１、及び、シリコンチップ６２、８２、８３、８４、８５を上述した配列でダイボンディンする。ダイボンディングされた両チップは支持基板７０上に形成された絶縁樹脂層７１の接着力によって、支持基板７０上に仮固着されることになる。
【００３５】
両チップを支持基板７０上に実装した後、図６に示すように、各半導体チップ６１、８１の表面に形成された外部接続用電極パッドと対応する各外部接続用のシリコンチップ６２、８２、８３、８４、８５とをそれぞれ金、アルミニウム等の金属細線でワイヤーボンディング接続し電気的接続を行う。この際、例えば、同図に示すように、シリコンチップ８２（外部接続電極８２）には第１の半導体チップ６１のベース電極と第２の半導体チップ８１の電極とがそれぞれワイヤーボンディング接続され、シリコンチップ８２を介してトランジスタが形成された第１の半導体チップ６１と集積回路が形成された第２の半導体チップ８１とが電気的に接続される。この実施形態では、シリコンチップ８２を介して両チップ６１、８１の接続を行っていが、両チップを直接ワイヤで接続できることは説明するまでもない。
【００３６】
次に、図７に示すように、支持基板７０上にエポキシ樹脂等の熱硬化性の封止用樹脂１１０を塗布し、約１５０℃〜約２００℃の温度で加熱処理を行い、支持基板７０上に実装した複数の第１及び第２の半導体チップ６１、８１、及び複数のシリコンチップ６２、８２、８３、８４、８５を封止用樹脂１１０で固定する。この時、半導体チップ６１、８１及びシリコンチップ６２、８２、８３、８４、８５の表面が露出しないように封止用樹脂１１０の厚みを考慮する。
【００３７】
両チップを封止用樹脂１１０で固定した後、図８に示すように、封止用樹脂１１０と密着した支持基板７０を封止用樹脂１１０から剥離する。封止用樹脂１１０は、溶剤を用いて溶かす科学的剥離を行うか、又は支持基板７０を約１５０℃〜約２００℃に加熱し樹脂層の接着力を低下させた状態で機械的な剥離を行う。支持基板７０を剥離し半導体チップ６１、８１及びシリコンチップ６２、８２、８３、８４、８５の表面を露出させた後、封止用樹脂１１０で固定された少なくとも第１及び第２の半導体チップ６１、８１とその半導体チップ６１、８１と接続される各シリコンチップ６２、８２、８３、８４、８５とを含む領域、具体的には、例えば、図８に示す矢印線及び図６に示す点線領域の封止用樹脂１１０をダイシング装置等の切断装置を用いて切断し個々に分割することにより、図１に示したトランジスタ及び集積回路の半導体チップを内蔵した複合型の半導体装置を製造することができる。
【００３８】
上述した本発明の半導体装置の有効面積率を従来の半導体装置と比較してみると、従来例で説明した半導体装置のチップサイズは、０．４０mm×０．４０mmで、この半導体チップ６１を金属リード端子とワイヤーで接続し、樹脂モールドすると半導体装置の全体のサイズが１．６mm×１．６mmとなる。チップ面積は０．１６mm2に対して、半導体装置を実装する実装面積は半導体装置の面積とほぼ同様として考えて２．５６mm2であるため、従来の半導体装置の有効面積率は約６．２５％であった。
【００３９】
それに対して、本発明の半導体装置はトランジスタ及び集積回路の半導体チップが内蔵され、そのチップサイズは多少異なるにしても、金属製リード端子が不要となる。従来のトランジスタ、集積回路の半導体装置２個分と比較した場合、実装基板上に実装する実装面積のデットスペースを小さくすることができ、実装基板の小型化に寄与することができる。
【００４０】
上述した、本発明の半導体装置の製造法によれば、支持基板７０上に半導体チップ６１、８１及びシリコンチップ６２、８２、８３、８４、８５を実装し電気的接続を行い封止用樹脂１１０で固定した後、支持基板７０を剥離し少なくとも半導体チップ６１、８１とその半導体チップ６１、８１と接続される外部接続手段６２、８２、８３、８４、８５とを含んだ封止用樹脂１１０領域で個々に分割することにより、従来の半導体装置のような金属製のリード端子を不要にでき生産コストの低減化およびトランジスタと集積回路とを内蔵した半導体装置を多量生産することができる。
【００４１】
本実施形態では、第１の半導体チップ６１にトランジスタを形成したが、縦型或いは比較的発熱量の少ない横型のデバイスであればこれに限らず、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスを形成した半導体チップ６１、であっても、本発明に応用ができることは説明するまでもない。
【００４２】
【発明の効果】
以上に詳述したように、本発明の半導体装置によれば、トランジスタが形成された第１の半導体チップと集積回路が形成された第２の半導体チップとを隣接配置し、その各半導体チップの近傍に配置された複数の外部接続手段と第１及び第２の半導体チップとの電気的接続を行い、配線基板等の実装基板上に実装固着するための外部電極となる第１及び第２の半導体チップ及び複数の外部接続手段の一主面を露出させる用に封止用樹脂で固定することにより、従来の半導体装置のように、半導体チップをマウントする外部電極接続用の金属製のリード端子を不要とし、且つ、前記リード端子及び半導体チップの表面電極と接続する他のリード端子が封止モールド樹脂から導出しないために、複数の半導体チップを内蔵した複合型の半導体装置であってもその外観寸法を著しく小型化にすることができる。その結果、トランジスタ及び集積回路の半導体チップを内蔵した半導体装置の外観寸法を著しく小型化にすることができ、実装基板上に実装したときの不必要なデットスペースを無くすことができ、実装基板の小型化に大きく寄与することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す断面図。
【図２】本発明の半導体装置の裏面を示す図。
【図３】一般的なトランジスタの断面図。
【図４】一般的な集積回路の断面図。
【図５】本発明の半導体装置の製造方法を説明する図。
【図６】本発明の半導体装置の製造方法を説明する図。
【図７】本発明の半導体装置の製造方法を説明する図。
【図８】本発明の半導体装置の製造方法を説明する図。
【図９】従来の半導体装置の断面図。
【図１０】従来の半導体装置を実装基板上に実装した断面図。
【図１１】従来の半導体装置の平面図。
【図１２】従来の半導体装置の平面図。
【図１３】従来の半導体装置を実装基板上に実装した断面図。
【図１４】従来の半導体装置を実装基板上に実装した断面図。
【図１】
0003639390.tif 000002
【図２】
0003639390.tif 000003
【図３】
0003639390.tif 000004
【図４】
0003639390.tif 000005
【図５】
0003639390.tif 000006
【図６】
0003639390.tif 000007
【図７】
0003639390.tif 000008
【図８】
0003639390.tif 000009
【図９】
0003639390.tif 000010
【図１０】
0003639390.tif 000011
【図１１】
0003639390.tif 000012
【図１２】
0003639390.tif 000013
【図１３】
0003639390.tif 000014
【図１４】
0003639390.tif 000015