(57)【特許請求の範囲】
【請求項１】
プログラマブル・バースト長を有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であって、
複数のメモリサブアレイ（142、144、146、148）と、
各メモリサブアレイ（142、144、146、148）からのデータを、夫々バッファするページ・レジスタ（154、156、158、160）と、
前記各ページ・レジスタ内の少なくとも２つのサブページアレイ（164）と、
構成状態を通常モードまたはECCモードとして選択する手段（170）と、
前記構成状態がECCモードにあるときは、前記サブページアレイ（164）の少なくとも１つをECC部分として及び残りのサブページアレイ（164）をデータ部分として分割するページ・デコーダ（162）と、
前記構成状態が通常モードにあるときは前記データ部分からのデータを、前記構成状態がECCモードにあるときは前記データ部分からのデータ及び前記ECC部分からのチェック・ビットを、バスへ又はバスから夫々転送する手段（168）とを備え、これによりECCモードのバースト長が前記通常モードのバースト長よりも長いことを特徴とするダイナミック・ランダム・アクセス・メモリ。
【請求項２】
前記転送する手段（168）が、２つのバンクから構成されるマルチプレクサ（168）であり、前記２つのバンクのうちの１のバンクが、通常モードではディスエーブルされ及びＥＣＣモードではイネーブルされ、ＥＣＣモードでは、前記ＥＣＣ部分からのチェック・ビットが前記１のバンクを及び前記データ部分からのデータが他のバンクを介して転送されることを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ。
【請求項３】
前記１のバンクが８ビット・バンクであり、前記他のバンクが６４ビット・バンクであることを特徴とする、請求項２記載のダイナミック・ランダム・アクセス・メモリ。
【請求項４】
選択されたサブページアレイ（164）内の複数のセグメントのうちの１つを選択するロジック・デコーダ（166）をさらに含み、前記ロジック・デコーダ（166）は、ＥＣＣモードでイネーブルされるサブページ・デコーダ（176）を含むことを特徴とする特徴とする請求項１〜３のいずれか１項記載のダイナミック・ランダム・アクセス・メモリ。
【請求項５】
通常モードのバースト長が２の倍数であることを特徴とする請求項１〜４のいずれか１項記載のダイナミック・ランダム・アクセス・メモリ。
【請求項６】
通常モードのバースト長が８であり、ＥＣＣモードのバースト長が９であることを特徴とする請求項５記載のダイナミック・ランダム・アクセス・メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高性能ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関し、特に、エラー検出応用に用いることのできる高帯域ＤＲＡＭに関するものである。
【０００２】
【従来の技術】
メモリの性能は、コンピュータ・システムの性能に対して制限を与えることは周知である。理想的には、メモリ性能は、プロセッサの性能に適合する、あるいはプロセッサの性能を越えるべきであろう。すなわち、メモリのサイクルタイムは、１プロセッサ・クロックサイクルよりも小さいのが良い。しかし、このことは、ほとんど事実とはなりえない。したがって、メモリは、システムのボトルネックである。最新の高速プロセッサは、５ナノ秒（ｎｓ）のクロック周期の２００メガヘルツ（ＭＨｚ）クロックで動作する。高性能ＤＲＡＭは、６０ｎｓのアクセスタイムを有し、これはプロセッサの性能には、はるかに及ばない。
【０００３】
このシステム・ボトルネックは、マルチメディア応用の人気の上昇によって悪化している。マルチメディア応用は、メイン・メモリまたはフレームバッファ・メモリについて、スプレッド・シート解析プログラムのような演算集中タスク、あるいはワード処理または印刷のような他の入力／出力（Ｉ／Ｏ）集中応用よりも、数倍大きい帯域を必要とする。
【０００４】
拡張データ出力（ＥＤＯ：Ｅｘｔｅｎｄｅｄ  Ｄａｔａ  Ｏｕｔ）および同期ＤＲＡＭ（ＳＤＲＡＭ）は、帯域を改善するように開発されてきた。しかし、ＳＤＲＡＭおよびＥＤＯ  ＲＡＭは、プロセッサの性能には依然として適合せず、したがって依然としてシステムの性能を制限している。したがって、マルチメディア処理および高性能システム用に高速マイクロプロセッサが開発されるにつれて、メモリ／プロセッサの性能ギャップをつなぐ高速メモリ・アーキテクチャ、例えば広帯域Ｉ／Ｏ  ＤＲＡＭが開発されている。
【０００５】
メモリ速度をプロセッサの性能に適合させることの問題は処理されているが、このような高性能システムにおけるメモリの信頼性の問題は処理されていない。従来のエラー検出コード（ＥＣＣ）方式は、このような高性能メモリチップ構成には、容易に適用されない。典型的なＥＣＣ方式は、パリティチェック・コードおよびシングルエラー訂正／ダブルエラー検出（ＳＥＣ／ＤＥＤ）コードを含んでいる。
【０００６】
パリティは、短いデータワード、すなわち８または１６ビットに対して好適である。というのは、パリティは、１バイトあたり余分の１ビットを必要とするからである。しかし、パリティは、バイト／ワードにおいて１以上のビットが誤っていることを指示するだけである。
【０００７】
ＳＥＣ／ＤＥＤコードは、パリティよりもさらに信頼性があるが、短いデータワード（１または２バイト）は、１ワードあたり数個のチェック・ビットを必要とし、したがってこのような応用において、ほとんど用いられない。ＳＥＣ／ＤＥＤは、長いデータワード、すなわち６４ビット以上については、より効率的である。というのは、長いワード（数バイト）については、チェック・ビット／バイト比を、１より小さくすることができるからである。
【０００８】
しかし、メモリシステムにＥＣＣを付加することは、６チェック・ビット以上については、ロジックチップおよび余分のメモリチップを付加することを必要とする。この余分のメモリは、余分のメモリチップ、または９または１８個のデータＩ／Ｏを有する特殊なメモリチップの形とすることができる。
【０００９】
したがって、高帯域メモリ・アーキテクチャについてのＥＣＣ応用に適合するＤＲＡＭチップについての必要性が存在する。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、高性能メモリシステムの信頼性を改善することにある。
【００１１】
本発明の他の目的は、エラー検出能力を有する高性能メモリシステムにおいて、パリティ・ビットまたはチェック・ビットのための余分の同期メモリチップの必要性を排除することにある。
【００１２】
【課題を解決するための手段】
本発明は、８または９のプログラマブル・バースト長を有する高帯域ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。ＤＲＡＭアレイは、２個以上のバンクに分割される。サブアレイセルは、アドレス指定可能な行と列とに配列されている。ＤＲＡＭが、８個のロケーション・バーストに対してプログラムされると、全アドレス空間が、データ記憶に利用できる。ＤＲＡＭが、９ビット・バーストに対してプログラムされると、各サブアレイの部分は、１／８だけ減少したＤＲＡＭのアドレス空間に対して、９ビットとして再配置される。サブアレイの７／８には、８個のロケーションがあり、残りの１／８サブアレイから、第９番目のロケーションが得られる。
【００１３】
好適な実施例では、すべての９個のロケーションが同一のページにある。各ページは、８個の等しいロケーションに分割される。通常モードでは、すべての８個のロケーションは、データ記憶ロケーションであり、ＥＣＣモードでは、ページの７／８がデータ記憶であり、残りの１／８がチェック・ビット記憶に割り当てられる。
【００１４】
【発明の実施の形態】
図１は、×９動作に適用される代表的な７２Ｍｂ高帯域メモリチップ１００のブロック図である。この７２Ｍｂチップのメモリアレイは、４個の１８Ｍｂバンク１０２，１０４，１０６，１０８を有している。各バンク１０２，１０４，１０６，１０８は、それぞれページ・レジスタ１１０，１１２，１１４，１１６によってバッファされている。ページ・レジスタ１１０，１１２，１１４，１１６へのデータ、またはこれらレジスタからのデータは、７２ビット・データバス１１８で、ドライバ１２０からまたはバッファ１２２へ転送される。バッファ１２２は、７２ビット・データバス１１８から、８：１マルチプレクサ（ＭＵＸ）１２４にデータを伝送する。１バイト（９ビット）がＭＵＸ１２４によって選択されて、Ｉ／Ｏ１２６でチップ１００から出力される。Ｉ／Ｏ１２６からのデータ入力は、デマルチプレクサ（ＤＥＭＵＸ）１２８によって受信する。ＤＥＭＵＸ１２８は、前に受信したアドレスに応じて、受信データを、ドライバ１２０への適切な９個の入力へ送出する。アドレス入力イネーブル１３０は、すべてのＩ／Ｏドライバを、高インピーダンス状態にする。その結果、アドレスを、Ｉ／Ｏ１２６に受信することができる。
【００１５】
図２は、本発明の好適な実施例の高帯域／高性能ＤＲＡＭを示す図である。その通常動作モード（通常モード）では、チップ１４０は、８のバースト長についてプログラムされる。ＥＣＣモードでは、チップ１４０は、９のバースト長についてプログラムされる。この場合、チップのアドレス空間は、１／８だけ減少する。
【００１６】
図２の実施例では、チップ１４０は、４個の１６Ｍｂサブアレイ１４２，１４４，１４６，１４８よりなる６４Ｍｂアレイである。本発明を、６４Ｍｂチップについて説明するが、構成および密度は、これのみではなく、したがってこれに限定されるものではないことを理解すべきである。チップは、より大きなサブアレイまたはより多くのサブアレイで構成して、例えば、２５６Ｍｂ，１ギガビット（Ｇｂ），またはこれ以上のビットとすることができる。チップ１４０について、８または９個のロケーションのバースト長さの選択は、一例であることを理解できる。通常モードのバースト長さは、２の任意の倍数でよく、例えば１６とすることができる。ＥＣＣモードでは、１個以上の追加のロケーションだけバースト長さが増大する。
【００１７】
さらに、図１のチップ１００の対応要素と同一またはほぼ同一の動作をする図２のチップ１４０の要素は、同じ番号が付されている。
【００１８】
通常モードでは、対応するサブアレイ１４２，１４４，１４６，１４８から、１６Ｋｂブロック（１ページ）のデータとして、ページ・レジスタ１５４，１５６，１５８，１６０へ、またはこれらレジスタから、データが転送される。選択された１つのページ・レジスタ１５４，１５６，１５８，１６０は、７２ビット・バス１１８へ、またはこのバスから、６４ビットのデータを転送する。７２ビット・バス１１８のうちの８ビットは、無視される（“ｄｏｎ’ｔ  ｃａｒｅ”）。７２ビット・バス１１８のこの６４ビットは、バースト転送において、８個のロケーションとしてチップから出力される。
【００１９】
ＥＣＣモードでは、ページ・レジスタ１５４，１５６，１５８，１６０は、７２ビット・バス１１８へ、またはこのバスから、７２ビットのデータを転送するように、再構成される。図１の７２Ｍｂチップ１００におけるように、ドライバ１２０から７２ビット・データバス１１８に、あるいは７２ビット・データバス１１８からバッファ１２２にデータが伝送される。しかし、１ページからそれぞれ９ビットを含む８個のロケーションを転送する代わりに、ＥＣＣモード・バースト転送においては、この７２ビットが、９個の８ビット・ロケーション（１個のサブページからの８個のロケーションおよび他のサブページからの９番目のロケーション）のバーストで転送される。
【００２０】
モード選択回路１５０において、通常モードまたはＥＣＣモードを選択することは、バースト・ロジック１５２（以下に詳細に説明する）におけるバースト・ロケーションの数を選択し、またページ・レジスタ１５４，１５６，１５８，１６０の動作に影響する。金属マスク／ワイヤボンド・モード選択ロジック１５０によりセットされたモードは“パワーオン・リセット（ｐｏｗｅｒ  ｏｎ  ｒｅｓｅｔ）“状態を含み、ＤＲＡＭがメモリのパワーアップで通常モードに入り、指示されなければ、通常モードに留まることを保証する。
【００２１】
図３は、図２のページ・レジスタ１５４，１５６，１５８，１６０を代表する好適な実施例のページ・レジスタ１６０のブロック図である。ページ・レジスタ１６０は、８個の２Ｋｂレジスタすなわちサブページアレイ１６４のうちの１個を選択するページ・デコーダ１６２を有している。各サブページアレイ１６４は、３２個の６４ビット・セグメントとして構成される。
【００２２】
ページ・レジスタ１６０において、チップＩ／Ｏ構成は、ヒューズをプログラミングし、モード・レジスタにビットをセットすることにより、あるいは同様な方法により、モード選択ブロック１７０に設定される。あるいはまた、金属マスク・プログラミングによって、あるいはワイヤボンド選択によって、モードを永久に設定することができる。モード選択ブロック１７０への選択入力は、入力１７２に接続されている。
【００２３】
通常モードでは、ページ・デコーダ１６２は、８個のサブページアレイ１６４のうちの１個を選択する。ロジック・デコーダ１６６は、選択されたサブページアレイ１６４内の３２個のセグメントのうちの１個を選択する。選択されたセグメントは、マルチプレクサ（ＭＵＸ）１６８に、またはＭＵＸ１６８から伝送される。ＭＵＸ１６８は、基本的に、ゲート可能なトランシーバ（図示せず）の２つのバンク（６４ビット・バンクおよび８ビット・バンク）から構成されている。通常モードでは、８ビット・バンクがディスエーブル、すなわちゲート・オフされる。したがって、選択された６４ビット・セグメントは、ＭＵＸ１６８によって、７２ビット・バス１１８に、あるいはこのバスから接続される。前述したように、通常モードでは、７２ビット・データバス１１８とデータＩ／Ｏ１２６との間のデータ・パスの８ビットは、無視される。
【００２４】
ＥＣＣモードでは、６４ビット・セグメントは、通常モードで前述したようにして、７個のサブアレイ１６４の中から選択される。しかし、例えばサブページアレイ１６４′は、アレイのチェック・ビット部分として、予め指定される。任意のサブページアレイ１６４または任意の数のサブページアレイ１６４を、チェック・ビット・アレイとして指定することができる。
【００２５】
ＥＣＣモードでは、チェック・ビット選択は、データ選択と並列で動作する。モード選択ブロック１７０の出力１７４は、ロジック・デコーダ１６６のサブページ・デコーダ１７６を分離してイネーブルし、１：８デコーダ１７８をイネーブルする。サブページ・デコーダ１７６は、１個の６４ビット・セグメントを選択し、１：８デコーダ１７８は、選択されたセグメントのうちの１バイトを選択する。
【００２６】
ＭＵＸ１６８の８ビット・バンクは、ＥＣＣモードでイネーブルされる。したがって、選択されたバイトは、選択された６４ビット・データ・セグメントと並列に、ＭＵＸ１６８へ、またはＭＵＸ１６８から伝送される。ＭＵＸ１６８は、選択されたデータ・セグメントと選択されたバイト、すなわちチェック・ビットとを組合せ／選択する。得られた７２ビット・セグメント（６４データ・ビットおよび８チェック・ビット）は、７２ビット・バス１１８へ、またはこのバスから接続される。バースト・ロジック１５２によって制御されて、７２ビット・バス１１８と８個のデータＩ／Ｏとの間に、データが転送される。
【００２７】
図４は、図２のバースト・ロジック１５２のブロック図である。バースト・ロジック１５２は、クロック・バッファ１８０と、モジュロ８カウンタまたはモジュロ９カウンタとして選択することのできる選択可能なカウンタ１８２とを有している。
【００２８】
パワーアップで、リセット・コマンド１８４は、選択可能なカウンタ１８２をリセットし、“リセット状態”にする。通常モードでは、モード選択ロジック１５０からのモード選択ライン１８６は、選択可能なカウンタ１８２をモジュロ８カウンタとして設定する。ＥＣＣモードでは、モード選択ライン１８６は、選択可能なカウンタ１８２を、モジュロ９カウンタとして設定する。カウンタの４ビット出力１８８は、９：１出力ＭＵＸ１２４および９：１入力ＭＵＸ１２８の両方に伝送され、選択可能なカウンタ１８２ができるだけ速くトグルされるように、データをＩ／ＯにあるいはＩ／Ｏからゲートする。バースト・レートは、クロック・バッファ１８０のストローブ１９２およびターミネート１９４によってゲートされるときに、クロック１９０によって設定される。
【００２９】
したがって、好適な実施例は、エラー検出が要求される応用に、あるいは簡単な未チェックのメモリ応用に用いることができる。
【００３０】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）アドレス指定可能な行と列とに配列され、グループに分けられたメモリセルのアレイと、
前記グループの各々をアクセスするアクセス手段とを備え、前記グループのブロックは、連続してアクセスされ、
構成状態を通常モードまたはＥＣＣモードとして選択する選択手段を備え、前記ブロックの各々は、通常モードで第１の数のグループを含み、ＥＣＣモードで第２の数のグループに増大し、
前記構成状態が前記ＥＣＣモードにあるときは、前記アレイをＥＣＣ部分とデータ部分とに選択的に分割する手段を備え、ＥＣＣモードでは、各前記ブロックは、前記ＥＣＣ部分から少なくとも１個のグループと、前記データ部分から１個以上のグループとを含む、
ことを特徴とするダイナミック・ランダム・アクセス・メモリ。
（２）前記アレイは、少なくとも２個のサブアレイよりなり、前記アクセス手段は、各前記サブアレイにページ・レジスタを有し、各前記ページ・レジスタは、１ページのサブアレイ・メモリセルを記憶するのに十分なレジスタ・ロケーションを有することを特徴とする上記（１）に記載のダイナミック・ランダム・アクセス・メモリ。
（３）前記アレイを選択的に分割する手段は、前記少なくとも２個のサブアレイの各々を、ＥＣＣ部分とデータ部分とに分割し、各前記サブアレイのＥＣＣ部分におけるグループは、前記サブアレイのデータ部分におけるグループと対をなす、ことを特徴とする上記（２）に記載のダイナミック・ランダム・アクセス・メモリ。
（４）前記グループは、８ビット・グループであり、各前記ブロックは、通常モードで８個のグループを含み、ＥＣＣモードでは、９個のグループを含む、ことを特徴とする上記（３）に記載のダイナミック・ランダム・アクセス・メモリ。
（５）２個以上のサブアレイに配列されたメモリセルのアレイを備え、前記サブアレイにおける前記メモリセルは、アドレス指定可能な行と列とに配列されており、
【００３１】
ブロック・アドレスに応答して、前記メモリセルのグループを連続してアクセスする手段を備え、
構成状態を通常モードまたはＥＣＣモードとして選択する選択手段を備え、前記アクセス手段は、通常モードよりもＥＣＣモードにおいて少ない数のブロック・アドレスに応答し、
前記構成状態が前記ＥＣＣモードにあるときは、前記サブアレイの各々を、ＥＣＣ部分とデータ部分とに選択的に分割する手段を備え、前記ＥＣＣ部分におけるグループは、前記データ部分における複数のグループと対をなし、各前記ブロックは、前記ＥＣＣ部分における少なくとも１つのＥＣＣグループと、前記データ部分における複数のグループとを含む、ことを特徴とするダイナミック・ランダム・アクセス・メモリ。
（６）前記グループの各ブロックは、通常モードでは８個のグループであり、ＥＣＣモードでは、９個のグループである、ことを特徴とする上記（５）に記載のダイナミック・ランダム・アクセス・メモリ。
【図面の簡単な説明】
【図１】代表的な７２Ｍｂ高帯域メモリチップのブロック図である。
【図２】好適な実施例のＤＲＡＭのブロック図である。
【図３】図２の好適な実施例におけるページ・レジスタのブロック図である。
【図４】好適な実施例のＤＲＡＭにおけるバースト転送を制御するバースト・ロジックのブロック図である。
【符号の説明】
１００  ７２Ｍｂ高帯域メモリチップ
１０２，１０４，１０６，１０８  バンク
１１０，１１２，１１４，１１６  ページ・レジスタ
１１８  ７２ビット・データバス
１２０  ドライバ
１２２  バッファ
１２４  ＭＵＸ
１２６  Ｉ／Ｏ
１２８  ＤＭＵＸ
１３０  アドレス入力イネーブル
１４０  チップ
１４２，１４４，１４６，１４８  サブアレイ
１５０  モード選択回路
１５２  バースト・ロジック
１５４，１５６，１５８，１６０  ページ・レジスタ
１６２  ページ・デコーダ
１６４  サブページアレイ
１６６  ロジック・デコーダ
１６８  ＭＵＸ
１７６  サブページ・デコーダ
１７８  １：８デコーダ
１８０  クロック・バッファ
１８２  選択可能なカウンタ
【図１】
0003714580.tif 000002
【図２】
0003714580.tif 000003
【図３】
0003714580.tif 000004
【図４】
0003714580.tif 000005