(57)【特許請求の範囲】
【請求項１】
不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを構成するメモリ領域を含み、
前記不揮発性記憶装置は、
半導体層の上方に、第１ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの一方の側面に沿って列方向に連続して形成された第１コントロールゲートであって、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置された、サイドウォール状の前記第１コントロールゲートと、
前記ワードゲートの他方の側面に沿って列方向に連続して形成された第２コントロールゲートであって、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置された、サイドウォール状の前記第２コントロールゲートと、を含み、
１つの前記不純物層を共有し行方向に隣り合う２つの不揮発性半導体記憶装置は、該不純物層を挟んで対向する１組の第１コントロールゲートと第２コントロールゲートとが、１つの共通コンタクト部に接続され、
前記共通コンタクト部は、前記第１および第２コントロールゲートと連続した第２コンタクト導電層と、前記第２コンタクト導電層上に形成されたパッド状の第３コンタクト導電層と、を含む、半導体装置。
【請求項２】
請求項１において、
前記共通コンタクト部は、さらに、前記第２コンタクト導電層の両側に形成された第１コンタクト導電層を含み、
前記第３コンタクト導電層は、前記第１コンタクト導電層上に延設されている、半導体装置。
【請求項３】
請求項２において、
前記第１コンタクト導電層は、前記ワードゲートと同一の材質からなり、
前記第２コンタクト導電層は、前記第１および第２コントロールゲートと同一の材質からなり、
前記第３コンタクト導電層は前記ワードゲートに接続されるワード線と同一の材質からなる、半導体装置。
【請求項４】
請求項２または３において、
前記第１コンタクト導電層は、前記半導体層の上方に、第１コンタクト絶縁層を介して配置され、
前記第２コンタクト導電層は、前記半導体層の上方に、第２コンタクト絶縁層を介して配置され、
前記第１コンタクト絶縁層は、前記第１ゲート絶縁層と同一の材質からなり、
前記第２コンタクト絶縁層は、前記第２ゲート絶縁層と同一の材質からなる、半導体装置。
【請求項５】
請求項４において、
前記第２コンタクト導電層は、前記第１コンタクト導電層の内側に前記第２コンタクト絶縁層を介して配置されている、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記第２コンタクト導電層は凹部を構成し、該凹部には第３コンタクト絶縁層が埋め込まれている、半導体装置。
【請求項７】
請求項４ないし６のいずれかにおいて、
前記第２コンタクト絶縁層は、前記サイド絶縁層と同一の材質からなる、半導体装置。
【請求項８】
請求項１ないし７のいずれかにおいて、
前記サイド絶縁層は、その上端が前記第１および第２コントロールゲートより上方に位置する、半導体装置。
【請求項９】
請求項１ないし８のいずれかにおいて、
隣り合う前記第１および第２コントロールゲートは、絶縁層によって埋め込まれている、半導体装置。
【請求項１０】
請求項１ないし９のいずれかにおいて、
前記共通コンタクト部は、前記不純物層の端部に隣接して設けられた、半導体装置。
【請求項１１】
請求項１０において、
前記共通コンタクト部が複数形成され、前記不純物層が複数配列され、
前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に設けられた、半導体装置。
【請求項１２】
請求項１ないし１１のいずれかにおいて、
前記第２ゲート絶縁層および前記サイド絶縁層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層の積層膜からなる、半導体装置。
【請求項１３】
不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを構成するメモリ領域を含む半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法。
半導体層の上方に、第１ゲート絶縁層のための第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記第１導電層および前記ストッパ層をパターニングして、ゲート層を形成する工程、
少なくとも前記半導体層の上方に、第２ゲート絶縁層を形成する工程、
前記ゲート層の両側面にサイド絶縁層を形成する工程、
前記メモリ領域に第２導電層を形成する工程、
共通コンタクト部の形成領域に対応する前記第２導電層上にマスクを形成して、前記第２導電層を異方性エッチングすることにより、サイドウォール状の第１および第２コントロールゲートを形成する工程、
前記メモリ領域に第２絶縁層を形成した後、前記ストッパ層が露出するように該第２絶縁層および前記第２導電層を化学的機械的研磨法によって研磨することにより、前記共通コンタクト部の形成領域内に第２コンタクト導電層を形成し、その後前記ストッパ層を除去する工程、
ソース領域またはドレイン領域を構成する不純物層を前記半導体層に形成する工程、および
前記メモリ領域に第３導電層を形成した後、前記ゲート層および前記第３導電層をパターニングして、ワードゲートおよび前記ワードゲートに接続されたワード線を形成するとともに、前記共通コンタクト部の形成領域内に第１コンタクト導電層および第３コンタクト導電層を形成する工程。
【請求項１４】
請求項１３において、
前記第２ゲート絶縁層および前記サイド絶縁層は、同一の成膜工程で形成され、かつ、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層の積層膜からなる、半導体装置の製造方法。
【請求項１５】
請求項１３または１４において、
前記第１コンタクト導電層は前記ワードゲートと同一の工程で成膜され、前記第２コンタクト導電層は前記第１および第２コントロールゲートと同一の工程で成膜され、前記第３コンタクト導電層は前記ワード線と同一の工程で成膜される、半導体装置の製造方法。
【請求項１６】
請求項１３ないし１５のいずれかにおいて、
前記共通コンタクト部の形成領域において、さらに、前記半導体層の上方に第１コンタクト絶縁層を形成する工程と、前記半導体層の上方および前記第１コンタクト導電層の側面に第２コンタクト絶縁層を形成する工程とを含み、
前記第１コンタクト絶縁層の形成は、前記第１ゲート絶縁層を形成する工程と同一工程にて行なわれ、
前記第２コンタクト絶縁層の形成は、前記第２ゲート絶縁層および前記サイド絶縁層を形成する工程と同一工程にて行なわれる、半導体装置の製造方法。
【請求項１７】
請求項１３ないし１６のいずれかにおいて、
前記サイド絶縁層を、その上端が前記第１および第２コントロールゲートより上方に位置するように形成する、半導体装置の製造方法。
【請求項１８】
請求項１３ないし１７のいずれかにおいて、
前記第２絶縁層を化学的機械的研磨法によって研磨する工程において、前記不純物層を介して隣り合う前記第１および第２コントロールゲートは埋込み絶縁層によって覆われるように形成される、半導体装置の製造方法。
【請求項１９】
請求項１３ないし１８のいずれかにおいて、
前記共通コンタクト部は、前記不純物層の端部に隣接して形成される、半導体装置の製造方法。
【請求項２０】
請求項１３ないし１９のいずれかにおいて、
前記共通コンタクト部を複数形成し、前記不純物層を複数配列させ、
前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に形成される、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、MONOS型の不揮発性記憶装置を含む半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるMONOS（Metal  Oxide  Nitride  Oxide  Semiconductor）型もしくはSONOS（Silicon  Oxide  Nitride  Oxide  Silicon）型と呼ばれるタイプがある。
【０００３】
MONOS型の不揮発性半導体記憶装置として、図１６に示すデバイスが知られている（文献：Ｙ．Hayashi，et  al  ，2000  Symposium  on  VLSI  Technology  Digest  of  Technical  Papers  ｐ．１２２−ｐ．１２３）。
【０００４】
このMONOS型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層３２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層３４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのMONOS型メモリ素子を有する。また、これらの２つのMONOS型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
本発明の目的は、MONOS型の不揮発性記憶装置を含む半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
（半導体装置）
本発明にかかる半導体装置は、不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを構成するメモリ領域を含み、
前記不揮発性記憶装置は、
半導体層の上方に、第１ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成された、サイドウォール状の第１および第２コントロールゲートと、を含み、
前記第１コントロールゲートは、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置され、
前記第２コントロールゲートは、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置され、
前記第１および第２コントロールゲートは、それぞれ第１方向に連続して配置され、かつ、
前記第１方向と交差する第２方向に対して、前記不純物層を介して隣り合う前記第１および第２コントロールゲートは、共通コンタクト部に接続され、
前記共通コンタクト部は、第１コンタクト導電層、第２コンタクト導電層、およびパッド状の第３コンタクト導電層を含み、
前記第２コンタクト導電層は、前記第１および第２コントロールゲートと連続し、かつ、前記第１コンタクト導電層の内側に配置され、
前記第３コンタクト導電層は、前記第１コンタクト導電層および前記第２コンタクト導電層上に配置されている。
【０００８】
本発明にかかる半導体装置によれば、サイドウォール状の前記第１および第２コントロールゲートは、１組ごとに、共通コンタクト部に接続されているので、幅の小さいコントロールゲートとの電気的接続を確実にとることができる。
【０００９】
本発明の半導体装置は、以下の各種態様をとりうる。
【００１０】
（Ａ）前記第１コンタクト導電層は、前記ワードゲートと同一の材質からなり、前記第２コンタクト導電層は、前記第１および第２コントロールゲートと同一の材質からなり、前記第３コンタクト導電層は前記ワードゲートに接続されるワード線と同一の材質からなることができる。
【００１１】
（Ｂ）前記第１コンタクト導電層を、前記半導体層の上方に、第１コンタクト絶縁層を介して配置させ、前記第２コンタクト導電層を、前記半導体層の上方に、第２コンタクト絶縁層を介して配置させ、前記第１コンタクト絶縁層を、前記第１ゲート絶縁層と同一の材質から形成し、前記第２コンタクト絶縁層を、前記第２ゲート絶縁層と同一の材質から形成することができる。
【００１２】
この場合、前記第２コンタクト導電層を、前記第１コンタクト導電層の内側に前記第２コンタクト絶縁層を介して配置できる。
【００１３】
また、この場合、前記第２コンタクト絶縁層を、前記サイド絶縁層と同一の材質から形成することができる。
【００１４】
（Ｃ）前記第２コンタクト導電層は凹部を構成し、該凹部に第３コンタクト絶縁層を埋め込むことができる。
【００１５】
（Ｄ）前記サイド絶縁層は、その上端が前記第１および第２コントロールゲートより上方に位置することができる。この構成により、前記第１および第２コントロールゲートを覆う埋込み絶縁層を確実に形成できる。すなわち、隣り合う前記第１および第２コントロールゲートは、同一の埋込み絶縁層によって覆われ、該埋込み絶縁層は、前記第１および第２コントロールゲートに接して配置された、対向する２つの前記サイド絶縁層の相互間に形成される。
【００１６】
（Ｅ）前記共通コンタクト部は、前記不純物層の端部に隣接して設けることができる。そして、前記共通コンタクト部が複数形成され、前記不純物層が複数配列され、前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に設けることができる。
【００１７】
（Ｆ）前記第２ゲート絶縁層およびサイド絶縁層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層の積層膜から構成できる。
【００１８】
（半導体装置の製造方法）
本発明にかかる製造方法は、不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを構成するメモリ領域を含む半導体装置の製造方法であって、以下の工程を含む。
【００１９】
半導体層の上方に、第１ゲート絶縁層のための第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記第１導電層および前記ストッパ層をパターニングして、ゲート層を形成する工程、
少なくとも前記半導体層の上方に、第２ゲート絶縁層を形成する工程、
前記ゲート層の両側面にサイド絶縁層を形成する工程、
前記メモリ領域に第２導電層を形成する工程、
共通コンタクト部の形成領域に対応する前記第２導電層上にマスクを形成して、前記第２導電層を異方性エッチングすることにより、サイドウォール状の第１および第２コントロールゲートを形成する工程、
前記メモリ領域に第２絶縁層を形成した後、前記ストッパ層が露出するように該第２絶縁層および前記第２導電層を化学的機械的研磨法によって研磨することにより、前記共通コンタクト部の形成領域内に第２コンタクト導電層を形成し、その後前記ストッパ層を除去する工程、
ソース領域またはドレイン領域を構成する不純物層を前記半導体層に形成する工程、および
前記メモリ領域に第３導電層を形成した後、前記ゲート層および前記第３導電層をパターニングして、ワードゲートおよび前記ワードゲートに接続されたワード線を形成するとともに、前記共通コンタクト部の形成領域内に第１コンタクト導電層および第３コンタクト導電層を形成する工程。
【００２０】
本発明にかかる半導体装置の製造方法によれば、特に工程数を増加させることなく、サイドウォール状の第１，第２コントロールゲートとともに、共通コンタクト部を形成でき、この共通コンタクト部を介して確実な電気的接続をとることができる。
【００２１】
本発明にかかる製造方法においては、さらに以下に例示する態様をとることができる。
【００２２】
（ａ）前記第２ゲート絶縁層および前記サイド絶縁層は、同一の成膜工程で形成され、かつ、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層の積層膜からなることができる。
【００２３】
（ｂ）前記第１コンタクト導電層は前記ワードゲートと同一の工程で成膜することができ、前記第２コンタクト導電層は前記第１および第２コントロールゲートと同一の工程で成膜することができ、前記第３コンタクト導電層は前記ワード線と同一の工程で成膜することができる。
【００２４】
（ｃ）前記共通コンタクト部の形成領域において、さらに、前記半導体層の上方に第１コンタクト絶縁層を形成する工程と、前記半導体層の上方および前記第１コンタクト導電層の側面に第２コンタクト絶縁層を形成する工程とを含み、
前記第１コンタクト絶縁層の形成は、前記第１ゲート絶縁層を形成する工程と同一工程にて行なわれ、前記第２コンタクト絶縁層の形成は、前記第２ゲート絶縁層および前記サイド絶縁層を形成する工程と同一工程にて行なわれることができる。
【００２５】
（ｄ）前記サイド絶縁層を、その上端が前記第１および第２コントロールゲートより上方に位置するように形成できる。
【００２６】
（ｅ）前記第２絶縁層を化学的機械的研磨法（以下、「ＣＭＰ法」という）によって研磨する工程において、隣り合う前記第１および第２コントロールゲートは埋込み絶縁層によって覆われるように形成することができる。
【００２７】
（ｆ）前記共通コンタクト部は、前記不純物層の端部に隣接して形成できる。また、前記共通コンタクト部を複数形成し、前記不純物層を複数配列させ、前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に形成できる。
【００２８】
【発明の実施の形態】
図１および図１７は、本実施の形態に係る製造方法によって得られた半導体装置のメモリ領域のレイアウトを示す平面図である。図２は、本実施の形態に係る半導体装置の一部分を示す平面図である。図３は、図２のＡ−Ａ線に沿った断面図である。
【００２９】
図１〜図３および図１７に示す半導体装置は、MONOS型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列に格子状に配列されてメモリセルアレイを構成しているメモリ領域１０００と、メモリの周辺回路などを含むロジック回路領域２０００とを含む。
【００３０】
（デバイスの構造）
まず、図１および図１７を参照しながら、メモリ領域１０００のレイアウトについて説明する。
【００３１】
図１には、メモリ領域１０００の一部である第１のブロックＢ１と、これに隣り合う第２のブロックＢ２とが示されている。図１７には、第１のブロックＢ１と、第１のブロックＢ１のコンタクト構造とが示されている。
【００３２】
第１のブロックＢ１と第２のブロックＢ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４に接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００３３】
第１および第２コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、第１，第２コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組の第１，第２コントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組の第１，第２コントロールゲート２０，３０の他方の端部はともに１つの共通コンタクト部２００に接続されている。したがって、各第１，第２コントロールゲート２０，３０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００３４】
単一のメモリセル１００は、１つのワードゲート１４と、このワードゲート１４の両側に形成された第１，第２コントロールゲート２０，３０と、これらのコントロールゲート２０，３０の外側であって、半導体基板内に形成された不純物層１６，１８とを含む。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００３５】
Ｙ方向に互いに隣り合う不純物層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物層１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００３６】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００３７】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８は、共通コンタクト部２００が配置されていない側において、コンタクト用不純物層４００によって互いに電気的に接続されている（図１７参照）。
【００３８】
図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。同様に、図１７に示すように、１つのブロックにおいて、複数のコンタクト用不純物層４００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。
【００３９】
次に、図２および図３を参照しながら、半導体装置の平面構造および断面構造について説明する。メモリ領域１０００と隣り合う位置に、例えばメモリの周辺回路を構成するロジック回路領域２０００が形成されている。メモリ領域１０００とロジック回路領域２０００とは、素子分離領域３００によって電気的に分離されている。メモリ領域１０００には、少なくともメモリセル１００が形成されている。ロジック回路領域２０００には、少なくともロジック回路を構成する絶縁ゲート電界効果トランジスタ（以下、「ＭＯＳトランジスタ」という）５００が形成されている。
【００４０】
まず、メモリ領域１０００について説明する。
【００４１】
メモリセル１００は、半導体基板１０の上方に第１ゲート絶縁層１２を介して形成されたワードゲート１４と、半導体基板１０内に形成された、ソース領域またはドレイン領域を構成する不純物層１６，１８と、ワードゲート１４の両側に沿ってそれぞれ形成された、サイドウォール状の第１および第２のコントロールゲート２０，３０とを含む。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００４２】
第１コントロールゲート２０は、半導体基板１０の上方に第２ゲート絶縁層２２を介して形成され、かつ、ワードゲート１４の一方の側面に対してサイド絶縁層２４を介して形成されている。同様に、第２コントロールゲート３０は、半導体基板１０の上方に第２ゲート絶縁層２２を介して形成され、かつ、ワードゲート１４の他方の側面に対してサイド絶縁層２４を介して形成されている。
【００４３】
第２ゲート絶縁層２２およびサイド絶縁層２４は、ＯＮＯ膜である。具体的には、第２ゲート絶縁層２２およびサイド絶縁層２４は、ボトム酸化シリコン層（第１酸化シリコン層）、窒化シリコン層、トップ酸化シリコン層（第２酸化シリコン層）の積層膜である。
【００４４】
第２ゲート絶縁層２２の第１酸化シリコン層は、チャネル領域と電荷蓄積領域との間に電位障壁（potential  barrier）を形成する。
【００４５】
第２ゲート絶縁層２２の窒化シリコン層は、キャリア（たとえば電子）をトラップする電荷蓄積領域として機能する。
【００４６】
第２ゲート絶縁層２２の第２酸化シリコン層は、コントロールゲートと電荷蓄積領域との間に電位障壁（potential  barrier）を形成する。
【００４７】
サイド絶縁層２４は、ワードゲート１４と、コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、サイド絶縁層２４の上端は、ワードゲート１４と第１，第２コントロールゲート２０，３０とのショートを防ぐために、コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置している。
【００４８】
サイド絶縁層２４と第２ゲート絶縁層２２とは、同一の成膜工程で形成され、それぞれの層構造は等しくなる。
【００４９】
そして、隣り合うメモリセル１００において、隣り合う第１コントロールゲート２０と第２コントロールゲート３０との間には、埋め込み絶縁層７０が形成される。この埋め込み絶縁層７０は、少なくともコントロールゲート２０，３０が露出しないようにこれらを覆っている。具体的には、埋込み絶縁層７０の上面は、サイド絶縁層２４の上端より半導体基板１０に対して上方に位置している。埋込み絶縁層７０をこのように形成することで、第１，第２コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００５０】
共通コンタクト部２００には、コントロールゲート２０，３０に所定の電位を供給するための導電層が形成される。共通コンタクト部２００は、第１コンタクト絶縁層２１２、第２コンタクト絶縁層２１０、第１コンタクト導電層２１４、第２コンタクト導電層２３２、第３コンタクト絶縁層２５２および第３コンタクト導電層２６０から構成されている。
【００５１】
第１コンタクト絶縁層２１２は、第１ゲート絶縁層１２と同一の工程で形成される。
【００５２】
第２コンタクト絶縁層２１０は、第２ゲート絶縁層２２およびサイド絶縁層２４と同一の工程で形成される。従って、第２コンタクト絶縁層２１０は、第１酸化シリコン層，窒化シリコン層および第２酸化シリコン層の積層膜から構成されている。
【００５３】
第１コンタクト導電層２１４は、ワードゲート１４と同一の工程で成膜される。この場合、第１コンタクト導電層２１４は、ワードゲート１４と同一の材質から形成される。また、第１コンタクト導電層２１４は、第２コンタクト絶縁層２１０の外側に形成されている。さらに、第１コンタクト導電層２１４は、半導体基板１０の上方に第１コンタクト絶縁層２１２を介して配置されている。
【００５４】
第２コンタクト導電層２３２は、第１コンタクト導電層２１４の内側に、第２コンタクト絶縁層２１０を介して配置されている。また、この第２コンタクト導電層２３２は、半導体基板１０の上方に第２コンタクト絶縁層２１０を介して配置されている。この第２コンタクト導電層２３２は、第１，第２コントロールゲート２０，３０の形成と同一の工程によって成膜され、かつ、第１，第２コントロールゲート２０，３０と連続するように形成されている。したがって、第２コンタクト導電層２３２と、第１，第２コントロールゲート２０，３０とは、同一の材質で形成されている。
【００５５】
第１サイド絶縁層２４，３４は、ワードゲート１４と、第１，第２コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、第１サイド絶縁層２４，３４の上端は、ワードゲート１４と第１，第２コントロールゲート２０，３０とのショートを防ぐために、第１，第２コントロールゲート２０，３０の上端に比べ、上方に位置している。
【００５６】
本実施の形態では、第１サイド絶縁層２４，３４と第２ゲート絶縁層２２，３２とは、同一の成膜工程で形成され、それぞれの層構造は等しくなる。さらに、第１サイド絶縁層２４，３４は、その上端が第１，第２コントロールゲート２０，３０より上方に位置するように形成されている。そして、隣り合うメモリセル１００において、隣り合う第１コントロールゲート２０と第２コントロールゲート３０との間には、埋め込み絶縁層７０が形成される。本実施の形態においては、第１，第２コントロールゲート２０，３０は埋め込み絶縁層７０によって埋め込まれている。この埋め込み絶縁層７０は、少なくとも第１，第２コントロールゲート２０，３０が露出しないようにこれらを覆っている。具体的には、埋め込み絶縁層７０の上面は、第１サイド絶縁層２４，３４の上端より半導体基板１０に対して上方に位置している。埋め込み絶縁層７０をこのように形成することで、第１，第２コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００５７】
ロジック回路領域２０００においては、ＭＯＳトランジスタ５００が形成されている。ＭＯＳトランジスタ５００は、半導体基板１０の上方に第３ゲート絶縁層１２２を介して形成されたゲート電極１４２と、半導体基板１０内に形成されたソース領域またはドレイン領域を構成する不純物層１６２，１８２と、ゲート電極１４２の両側面に沿ってそれぞれ形成されたサイドウォール絶縁層１５２とを含む。さらに、不純物層１６２，１８２の上面にはシリサイド層１９２が形成され、ゲート電極１４２の上面にはシリサイド層１９４が形成されている。
【００５８】
ロジック回路領域２０００においては、ＭＯＳトランジスタ５００は第２絶縁層２７０によって覆われている。この第２絶縁層２７０は、埋込み絶縁層７０と同一の工程で形成される。
【００５９】
メモリ領域１０００とロジック回路領域２０００との境界領域には、図２および図３に示すように、ワードゲート１４およびゲート電極１４２と同一の材質からなる境界部１４０ｃが形成される。この境界部１４０ｃは、ワードゲート１４およびゲート電極１４２と同一の成膜工程で形成される。また、境界部１４０ｃの少なくとも一部は、素子分離領域３００の上方に形成される。
【００６０】
境界部１４０ｃの一方の側面（メモリ領域１０００側）には、コントロールゲート２０，３０と同一の材質のサイドウォール状導電層２０ａが形成されている。このサイドウォール状導電層２０ａは、Ｙ方向に延びており、共通コンタクト部２００を介して隣り合うコントロールゲート３０と電気的に接続されている。このサイドウォール状導電層２０ａは、メモリセルのコントロールゲートとしては利用されない。しかしながら、サイドウォール状導電層２０ａを隣り合うコントロールゲート３０と電気的に接続させることによって、サイドウォール状導電層２０ａと隣り合うコントロールゲート３０の電気特性を、他のコントロールゲートの電気特性と等しくすることができる。
【００６１】
また、境界部１４０ｃの他の側面（ロジック回路領域２０００側）には、ＭＯＳトランジスタ５００のサイドウォール絶縁層１５２の形成と同一の工程によって形成されたサイドウォール状絶縁層１５２が形成されている。
【００６２】
メモリセル１００およびＭＯＳトランジスタ５００などが形成された半導体基板１０上には、層間絶縁層７２が形成されている。そして、層間絶縁層７２には、例えば共通コンタクト部２００の第３コンタクト導電層２６０に到達するコンタクトホール８４が形成されている。このコンタクトホール８４内に、タングステンプラグまたは銅プラグなどの導電層８２が充填され、この導電層８２は層間絶縁層７２上に形成された配線層８０と接続されている。
【００６３】
本実施の形態にかかる半導体装置によれば、メモリ領域１０００において、サイドウォール状の第１，第２コントロールゲート２０，３０は、１組ごとに、パッド状の共通コンタクト部２００と接続され、この共通コンタクト部２００は、第１コンタクト導電層２１４、第２コンタクト導電層２３２、およびパッド状の第３コンタクト導電層２６０を含む。ここで、第３コンタクト導電層２６０が、第１コンタクト導電層２１４および第２コンタクト導電層２３２上に設置されていることにより、これらのコントロールゲートとの電気的接続を確実にとることができる。すなわち、本実施の形態の半導体装置を構成するコントロールゲート２０，３０は、サイドウォール状の形状を有し、その幅は通常0.1μｍより小さい。したがって、第１コンタクト導電層２１４および第２コンタクト導電層２３２上に第３コンタクト導電層２６０を設置させることによって、コントロールゲート２０，３０と共通コンタクト部２００との電気的接続を確保することができる。その結果、コントロールゲートとの電気的コンタクトを上記の共通コンタクト部によって必要最小限の面積で確保することができる。
【００６４】
（半導体装置の製造方法）
次に、図４〜図１５を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。各断面図は、図２のＡ−Ａ線に沿った部分に対応する。図４〜図１５において、図１〜図３で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００６５】
（１）図４に示すように、まず、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００を形成する。次いで、イオン注入によって、コンタクト用不純物層４００（図１参照）を半導体基板１０内に形成する。
【００６６】
次いで、半導体基板１０の表面に、第１ゲート絶縁層となる第１絶縁層１２０を形成する。次いで、ワードゲート１４とゲート電極１４２とになる第１導電層１４０を第１絶縁層１２０上に堆積する。第１導電層１４０はドープトポリシリコンからなる。次いで、後のＣＭＰ工程におけるストッパ層Ｓ１００を第１導電層１４０上に形成する。ストッパ層Ｓ１００は、窒化シリコン層からなる。
【００６７】
（２）次いで、ロジック回路領域２０００の全てを覆い、さらに、メモリ領域１０００の一部にまで張り出したレジスト層（図示しない）を形成する。次いで、このレジスト層をマスクとしてストッパ層Ｓ１００をパターニングする。その後、パターニングされたストッパ層をマスクとして、第１導電層１４０をエッチングする。図５に示すように、メモリ領域１０００では、第１導電層１４０がパターニングされゲート層１４０ａとなる。一方、この工程では、ロジック回路領域２０００内の第１導電層１４０はパターニングされない（以後、ロジック回路領域内の第１導電層１４０を便宜的にゲート層１４０ｂと呼ぶ）。
【００６８】
パターニング後の様子を平面的に示したのが図６である。このパターニングによって、メモリ領域１０００内の第１導電層１４０およびストッパ層Ｓ１００の積層体には、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００６９】
（３）図７に示すように、半導体基板１０上に、ＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２２０は、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層を順次堆積させることで形成される。第１酸化シリコン層は、たとえば熱酸化法、ＣＶＤ法を用いて成膜することができる。窒化シリコン層は、たとえばＣＶＤ法によって成膜することができる。第２酸化シリコン層は、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ）を用いて成膜することができる。これらの各層を成膜した後、アニール処理を行い、各層を緻密化することが好ましい。
【００７０】
ＯＮＯ膜２２０は、後のパターニングによって、第２ゲート絶縁層２２およびサイド絶縁層２４、ならびに第２コンタクト絶縁層２１０となる（図３参照）。
【００７１】
（４）図８に示すように、ドープトポリシリコン層（第２導電層）２３０を、ＯＮＯ膜２２０上に全面的に形成する。ドープトポリシリコン層２３０は、後にエッチングされて、コントロールゲート２０，３０を構成する導電層４０（図１参照）および共通コンタクト部２００の第２コンタクト導電層２３２（図３参照）となる。
【００７２】
次いで、共通コンタクト部２００が形成される領域に、レジスト層Ｒ１００を形成する。
【００７３】
（５）図９に示すように、ドープトポリシリコン層２３０（図８参照）を、レジスト層Ｒ１００をマスクとして全面的に異方性エッチングすることにより、第１および第２コントロールゲート２０，３０および第２コンタクト導電層２３２を形成する。
【００７４】
すなわち、このエッチング工程によって、メモリ領域１０００の開口部１６０，１８０（図６参照）の側面に沿って、サイドウォール状のコントロールゲート２０，３０が形成される。これと同時に、レジスト層Ｒ１００（図８参照）でマスクされた部分には、第２コンタクト導電層２３２が形成される。一方、ロジック回路領域２０００内に堆積されたドープトポリシリコン層２３０は完全に除去される。但し、境界領域においては、ゲート層１４０ｂの一方の端部（メモリ領域１０００側）の側面に、ドープトポリシリコン層２３０がサイドウォール状に残存することになる。その後、レジスト層Ｒ１００は除去される。
【００７５】
（６）図１０に示すように、メモリ領域１０００の全てを覆い、さらにロジック回路領域の一部にまで張り出したレジスト層Ｒ２００を形成する。次いで、レジスト層Ｒ２００をマスクとしてロジック回路領域２０００におけるＯＮＯ膜２２０とストッパ層Ｓ１００とを除去する。このエッチング工程によって、境界領域を除くロジック回路領域２０００内のストッパ層Ｓ１００は全て除去される。
【００７６】
このとき、メモリ領域１０００とロジック回路領域２０００との境界領域に位置するゲート層１４０ｂであって、上記（２）のエッチング工程で使用されるレジスト層と、この（６）のエッチング工程で使用されるレジスト層Ｒ２００とに共に覆われていた領域は、後の工程で境界部１４０ｃ（図３参照）となる。また、このパターニングによって形成されたストッパ層Ｓ１００ａは、メモリ領域１０００内の他のストッパ層Ｓ１００より幅が大きい。その後、レジスト層Ｒ２００は除去される。
【００７７】
（７）図１１に示すように、ゲート電極１４２を形成するためのレジスト層Ｒ３００が形成される。このレジスト層Ｒ３００は、メモリ領域１０００の全てと、ロジック回路領域２０００内の所定の部分とを覆うようにパターニングされている。次いで、レジスト層Ｒ３００をマスクとしてゲート層１４０ｂ（図１０参照）をエッチングすることにより、ロジック回路領域２０００内にゲート電極１４２が形成される。また、このエッチングによって、境界領域にはレジスト層Ｒ３００とストッパ層Ｓ１００ａとをマスクとして自己整合的に境界部１４０ｃがパターニングされる。
【００７８】
その後、レジスト層Ｒ３００は除去される。次いで、Ｎ型不純物をドープすることで、ロジック回路領域２０００においてソース領域およびドレイン領域のエクステンション層１６１，１８１が形成される。
【００７９】
（８）図１２に示すように、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層２５０を全面的に形成する。
【００８０】
（９）図１３に示すように、絶縁層２５０（図１２参照）を全面的に異方性エッチングすることにより、ロジック回路領域２０００において、ゲート電極１４２の両側面にサイドウォール絶縁層１５２が形成される。これと共に、境界部１４０ｃのロジック回路領域２０００側の側面にサイドウォール絶縁層１５２が形成さる。また、コントロールゲート２０，３０上には絶縁層１５２ａが残存させられる。また、第２コンタクト導電層２３２を覆う第３コンタクト絶縁層２５２が形成される。さらに、このエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板が露出する。
【００８１】
このとき、ゲート層１４０ａおよびストッパ層Ｓ１００の側面に形成された第１サイド絶縁層２４，３４の上端は、第１，第２コントロールゲート２０，３０の上端に比べ、上方に位置する。
【００８２】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、不純物層１６，１８，１６２，１８２と、ゲート電極１４２との上に形成された金属をシリサイド化反応させることにより、不純物層１６，１８の上面にシリサイド層９２を形成させ、不純物層１６２，１８２の上面にシリサイド層１９２を形成させ、ゲート電極１４２の上面にシリサイド層１９４を形成させる。従って、このシリサイド工程によって、ロジック回路領域２０００のＭＯＳトランジスタ５００は、ゲート電極と、ソース領域またはドレイン領域とが共に自己整合的にシリサイド化される。また、同一のシリサイド工程によって、メモリ領域１０００のメモリセル１００は、ソース領域またはドレイン領域の表面が自己整合的にシリサイド化される。
【００８３】
次いで、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの第２絶縁層２７０を全面的に形成する。第２絶縁層２７０は、ストッパ層Ｓ１００とＳ１００ａとを覆うように形成される。
【００８４】
（１０）図１４に示すように、第２絶縁層２７０を、ＣＭＰ法を用いて、ストッパ層Ｓ１００，Ｓ１００ａが露出するまで研磨し、第２絶縁層２７０を平坦化する。この研磨によって、コントロールゲート２０，３０をはさんで対向する２つのサイド絶縁層２４の間に第２絶縁層２７０が残存され、埋込み絶縁層７０となる。また、図１４に示すように、第２コンタクト導電層２３２から凹部７４が構成され、この凹部７４に第３コンタクト絶縁層２５２が形成される。
【００８５】
このとき、メモリ領域１０００においては、ゲート層１４０ａおよびストッパ層Ｓ１００の側面に形成されたサイド絶縁層２４の上端は、第１，第２コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置する。また、ロジック回路領域２０００においては、ＭＯＳトランジスタ５００は第２絶縁層２７０によって完全に覆われている。
【００８６】
従って、この研磨工程が終わった段階で、ワードゲート１４となるゲート層１４０ａと境界部１４０ｃとの上方にはそれぞれストッパ層Ｓ１００とＳ１００ａとが存在することになる。一方、ゲート電極１４２の上方にはストッパ層は無く、第２絶縁層２７０が存在することになる。
【００８７】
（１１）ストッパ層Ｓ１００，Ｓ１００ａ（図１４参照）を熱りん酸で除去する。この結果、少なくともゲート層１４０ａと境界部１４０ｃとの上面が露出する。その後、全面的にドープトポリシリコン層（第３導電層、図示せず）を堆積させる。
【００８８】
次いで、図１５に示すように、前記ドープトポリシリコン層（第３導電層）上に、パターニングされたレジスト層Ｒ４００を形成する。レジスト層Ｒ４００をマスクとして、前記ドープトポリシリコン層（第３導電層）をパターニングすることにより、ワード線５０と第３コンタクト導電層２６０とが形成される。
【００８９】
引き続き、レジスト層Ｒ４００をマスクとして、ゲート層１４０ａ（図１４参照）のエッチングが行われる。このエッチングにより、ワード線５０が上方に形成されないゲート層１４０ａが除去される。その結果、アレイ状に配列したワードゲート１４を形成することができる。ゲート層１４０ａの除去領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の領域と対応する（図２参照）。
【００９０】
尚、このエッチング工程では、第１，第２のコントロールゲート２０、３０をなす導電層４０は、埋込み絶縁層７０で覆われているために、エッチングされずに残る。また、ロジック回路領域２０００のＭＯＳトランジスタ５００は、第２絶縁層２７０によって完全に覆われているため、このエッチングによって影響を受けることは無い。
【００９１】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４の相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図２参照）が形成される。このＰ型不純物層１５によって、不揮発性半導体記憶装置１００相互の素子分離がより確実に行われる。
【００９２】
（１２）次いで、第１層間絶縁層を形成した後、公知の方法でコンタクトホールを形成し、コンタクトホール内の導電層および第１配線層を形成できる。例えば、図３に示すように、層間絶縁層７２にコンタクトホール８４を形成した後、共通コンタクト部２００と接続された導電層８２および配線層８０を形成する。この工程では、ロジック回路領域２０００においても同様にコンタクト部および配線層を形成することができる。
【００９３】
以上の工程により、図１、図２および図３に示す半導体装置を製造することができる。
【００９４】
この製造方法による利点は以下の通りである。
【００９５】
第１に、特に工程数を増加させることなく、サイドウォール状の第１，第２コントロールゲート２０，３０とともに共通コンタクト部２００を形成できる。そして、共通コンタクト部２００は、少なくとも不純物層１６，１８の幅に近いサイズを有することができ、充分に大きなコンタクト面積を確保できる。したがって、本実施の形態では、充分なコントクト領域をとりにくいサイドウォール状のコントロールゲート２０，３０であっても、共通コンタクト部２００を介して確実な電気的接続をとることができる。
【００９６】
第２に、第１コンタクト導電層２１４および第２コンタクト導電層２３２上に第３コンタクト導電層２６０が設置され、この第３コンタクト導電層２６０上に、導電層８２が形成される。したがって、第３コンタクト導電層２６０が設置されていることにより、この導電層８２を形成する際におけるアライメント余裕を確保することができる。
【００９７】
第３に、前記（９）の工程によって、メモリセル１００のソース領域またはドレイン領域１６，１８と、ＭＯＳトランジスタ５００のソース領域またはドレイン領域１６２，１８２とを形成するイオン注入工程を同一の工程で行うことができる。
【００９８】
第４に、前記（９）の工程によって、メモリセル１００のソース領域またはドレイン領域１６，１８と、ＭＯＳトランジスタ５００のゲート電極１４２およびソース領域またはドレイン領域１６２，１８２との上にシリサイド層を自己整合的に形成する工程を同一の工程で行うことができる。
【００９９】
第５に、メモリセル１００のワードゲート１４をパターニングする前記（１１）の工程において、ＭＯＳトランジスタ５００は第２絶縁層２７０で覆われているため、ＭＯＳトランジスタ５００がエッチングガスに晒され、特性上影響を受けることは無い。
【０１００】
第６に、サイドウォール状のコントロールゲートを形成する前記（５）の工程において、メモリセルのコントロールゲートとして機能しないサイドウォール状導電層は境界領域１４０ｃの側部に形成される導電層２０ａのみである。しかしながら、この導電層２０ａは隣り合うコントロールゲート３０と接続されることにより、該コントロールゲート３０の電気特性を、他のコントロールゲートの電気特性と等しくすることができる。すわわち、本実施の形態においては、余分なサイドウォール状導電層が形成されることは無い。
【０１０１】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】半導体装置のメモリ領域のレイアウトを模式的に示す平面図である。
【図２】半導体装置の要部を模式的に示す平面図である。
【図３】図２のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図４】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図５】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図６】図５に示す半導体装置の製造方法の一工程を示す平面図である。
【図７】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図８】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図９】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１０】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１２】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１３】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１４】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１５】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１６】公知のMONOS型メモリセルを示す断面図である。
【図１７】半導体装置のメモリ領域のレイアウトを模式的に示す平面図である。
【符号の説明】
１０  半導体基板
１２  第１ゲート絶縁層
１４  ワードゲート
１５  素子分離用不純物層
１６，１８  不純物層
２０  第１コントロールゲート
２２  第２ゲート絶縁層
２４  サイド絶縁層
３０  第２コントロールゲート
４０  導電層
５０  ワード線
６０  ビット線
７０  埋込み絶縁層
７２  層間絶縁層
７４  凹部
８０  配線層
８２  導電層
８４  コンタクトホール
９２，１９２  シリサイド層
１００  不揮発性記憶装置（メモリセル）
１２０  第１ゲート絶縁層（第１絶縁層）
１２２  第３ゲート絶縁層
１４０  （第１導電層）
１４０ａ，１４０ｂ  ゲート層
１４２  ゲート電極
１６２，１８２  不純物層
１６０，１８０  開口部
２００  共通コンタクト部
２１０  第２コンタクト絶縁層
２１２  第１コンタクト絶縁層
２１４  第１コンタクト導電層
２２０  ＯＮＯ膜
２３０  ドープドポリシリコン層（第２導電層）
２３２  第２コンタクト導電層
２５２  第３コンタクト絶縁層
２６０  第３コンタクト導電層
２７０  第２絶縁層
３００  素子分離領域
４００  コンタクト用不純物層
５００  絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）
Ｓ１００  ストッパ層
Ｒ１００、Ｒ２００、Ｒ３００、Ｒ４００  レジスト層
１０００  メモリ領域
２０００  ロジック回路領域
【図１】
0003674564.tif 000002
【図２】
0003674564.tif 000003
【図３】
0003674564.tif 000004
【図４】
0003674564.tif 000005
【図５】
0003674564.tif 000006
【図６】
0003674564.tif 000007
【図７】
0003674564.tif 000008
【図８】
0003674564.tif 000009
【図９】
0003674564.tif 000010
【図１０】
0003674564.tif 000011
【図１１】
0003674564.tif 000012
【図１２】
0003674564.tif 000013
【図１３】
0003674564.tif 000014
【図１４】
0003674564.tif 000015
【図１５】
0003674564.tif 000016
【図１６】
0003674564.tif 000017
【図１７】
0003674564.tif 000018