(57)【特許請求の範囲】
【請求項１】
強誘電体膜の分極の偏位によってデータを記憶する強誘電体キャパシタと直列に接続されたセル選択トランジスタを有する複数のメモリセルが互いに並列に接続されてなるメモリセルブロックと、前記メモリセルブロックに接続される共通ノードと、前記共通ノードに接続され、前記強誘電体キャパシタの強誘電体膜の分極の偏位を検知する容量性負荷とを備えた半導体記憶装置の駆動方法であって、
１回のデータ読み出しが、
前記セル選択トランジスタによって選択されたメモリセルの強誘電体キャパシタの一方の電極を前記共通ノードを介して前記容量性負荷に接続する第１の工程と、
前記第1の工程後、前記強誘電体キャパシタの他方の電極に接続されたセット線に読み出し電圧を印加し、前記読み出し電圧が前記強誘電体キャパシタの容量値と前記容量性負荷の容量値との比に基づき分割された前記容量性負荷に印加される電圧を検出して前記強誘電体膜の分極の偏位を検出し、前記データを読み出す第２の工程を備え、
前記第２の工程で印加される前記読み出し電圧は、前記強誘電体キャパシタの前記一方の電極と前記他方の電極との間に印加される電圧が前記強誘電体キャパシタの抗電圧以下となる大きさであって、
前記第２の工程後、前記読み出し電圧を除去する第３の工程を備え、
前記第３の工程後分極の偏位が、前記第２の工程前の分極の偏位と同じであって、
前記第３の工程後、前記第３の工程で発生している前記強誘電体キャパシタの前記上電極と前記下電極との間の電位差を零にする第４の工程とを備えたことを特徴とする半導体記憶装置の駆動方法。
【請求項２】
前記セル選択トランジスタは前記共通ノード側に配置されていることを特徴とする請求項１に記載の半導体記憶装置の駆動方法。
【請求項３】
前記容量性負荷は、ゲート電極が前記共通ノードに接続された電界効果型トランジスタであることを特徴とする請求項１に記載の半導体記憶装置の駆動方法。
【請求項４】
前記電界効果型トランジスタは、前記読み出し電圧が前記強誘電体キャパシタの容量値と前記電界効果型トランジスタのゲート容量値との比に基づき分割される電圧が前記電界効果型トランジスタのゲート電極に印加されるときに、前記電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することによって、前記強誘電体膜の分極の偏位を検出することを特徴とする請求項３記載の半導体記憶装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置の駆動方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを有する半導体記憶装置の第１の従来例としては、図６に示すように、電界効果型トランジスタ（以下、ＦＥＴという）１と強誘電体キャパシタ２とを有し、ＦＥＴ１のドレイン領域１ａにビット線ＢＬを接続し、ＦＥＴ１のソース領域１ｂに強誘電体キャパシタ２の上電極を接続し、ＦＥＴ１のゲート電極１ｃにワード線ＷＬを接続してなるものが知られている。
【０００３】
この第１の従来例に係る半導体記憶装置は、データの読み出し時に、記録されていたデータが消える破壊読み出し方式である。このため、データの読み出し後に再書き込み動作が必要になるため、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作（分極反転動作）が必要になる。
【０００４】
ところで、強誘電体膜には分極疲労劣化という現象が発生するので、分極反転動作を繰り返し行なうと、強誘電体膜の分極発現特性が著しく劣化するという問題がある。
【０００５】
そこで、図７に示すような第２の従来例に係る半導体記憶装置が提案されている。すなわち、第２の従来例は、ＦＥＴ１のゲート電極１ｃに強誘電体キャパシタ２の下電極１ｂを接続して、強誘電体キャパシタ２をＦＥＴ１のゲート電位を制御に用いる非破壊読み出し方式である。尚、図７において、３は基板を示している。
【０００６】
この第２の従来例に係る半導体記憶装置にデータを書き込む際には、制御電極となる強誘電体キャパシタ２の上電極２ａと、基板３との間に書き込み電圧を印加する。
【０００７】
例えば、上電極２ａに、基板３に対して正となる電圧（制御電圧）を印加してデータを書き込むと、強誘電体キャパシタ２の強誘電体膜２ｃには下向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには正の電荷が残るので、ゲート電極１ｃの電位は正となる。
【０００８】
ゲート電極１ｃの電位がＦＥＴ１のしきい値電圧を超えていれば、ＦＥＴ１はオン状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えると、ドレイン領域１ａとソース領域１ｂとの間に電流が流れる。このような強誘電体メモリの論理状態を例えば”１”と定義する。
【０００９】
一方、強誘電体キャパシタ２の上電極２ａに、基板３に対して負となる電圧を印加すると、強誘電体キャパシタ２の強誘電体膜２ｃには上向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには負の電荷が残るので、ゲート電極１ｃの電位は負となる。この場合、ゲート電極１ｃの電位は常にＦＥＴ１のしきい値電圧よりも小さいので、ＦＥＴ１はオフ状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えても、ドレイン領域１ａとソース領域１ｂとの間に電流は流れない。このような強誘電体メモリの論理状態を例えば”０”と定義する。
【００１０】
強誘電体キャパシタ２への供給電源が切断されても、つまり、強誘電体キャパシタ２の上電極２ａに電圧が印加されなくなっても、前述の各論理状態は保存されるので、不揮発性の記憶装置が実現される。すなわち、ある期間供給電源を切断した後、再び電源を供給してドレイン領域１ａとソース領域１ｂとの間に電圧を印加すると、論理状態が”１”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れるので、データ”１”を読み出すことができる一方、論理状態が”０”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れないので、データ”０”を読み出すことができる。
【００１１】
【発明が解決しようとする課題】
電源切断期間中においてもデータを正しく保持しておく（このようにデータを保持しておく特性をリテンションという）ためには、電源切断期間中においても、データ”１”のときにはＦＥＴ１のゲート電極１ｃの電位が常にＦＥＴ１のしきい値電圧よりも高く維持されていると共に、データ”０”のときにはＦＥＴ１のゲート電極１ｃの電位が常に負電圧になるように維持されていることが必要になる。
【００１２】
ところで、電源切断期間中においては、強誘電体キャパシタ２の上電極２ａ及び基板３は接地電位となるので、ゲート電極１ｃの電位は孤立している。このため、理想的には図８に示すように、強誘電体キャパシタ２へのデータの書き込み時のヒステリシスループ４と、バイアス電圧が０ＶであるときのＦＥＴ１のゲート容量負荷線７との第１の交点ｄが、データ”１”に対するゲート電極１ｃの電位になると共に、ヒステリシスループ４とゲート容量負荷線８との第２の交点ｃが、データ”０”に対するゲート電極１ｃの電位になる。尚、図８において、縦軸は上電極２ａ（又はゲート電極１ｃ）に現われる電荷Ｑを示し、横軸は電圧Ｖを示している。
【００１３】
ところが、実際には、強誘電体キャパシタ２は理想的な絶縁体ではなくて抵抗成分を持っているので、この抵抗成分を通してゲート電極１ｃの電位は降下していく。この電位降下は、指数関数的であって、ＦＥＴ１のゲート容量と強誘電体キャパシタ２の容量との並列合成容量と、強誘電体キャパシタ２の抵抗成分とを掛け合わせて得られる時定数を持ち、この時定数は高々１０４  秒程度である。従って、ゲート電極１ｃの電位は数時間で半減することになる。
【００１４】
図８に示すように、ゲート電極１ｃの電位は第１の交点ｃで１Ｖ程度であるから、この電位が半減すると、ゲート電極１ｃの電位は、０．５Ｖ程度になってＦＥＴ１のしきい値電圧（一般的には、０．７Ｖ程度である。）よりも低くなるので、オン状態であるべきＦＥＴ１は短時間でオフ状態になる。
【００１５】
このように、強誘電体キャパシタをＦＥＴのゲート電位の制御に用いる方式の強誘電体メモリにおいては、データの読み出し後に再書き込み動作が不要であるという利点を有しているが、以下のような問題点を有している。すなわち、データの書き込み後にＦＥＴのゲート電極に電位が発生しており、該ゲート電位を保持する能力がリテンション特性を決定するが、強誘電体キャパシタの抵抗成分により、強誘電体キャパシタが放電するまでの時定数が短いため、データ保持能力が短いつまりリテンション特性が良くないという問題を有している。
【００１６】
そこで、我々は、図９に示すような半導体記憶装置を考慮した。以下、図９に示す半導体記憶装置を本発明の前提となる半導体記憶装置と称する。
【００１７】
本発明の前提となる半導体記憶装置を構成する第１列のメモリセルブロックにおいては、複数個例えば４個の強誘電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１がビット線方向に直列に接続されていると共に、各強誘電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１には並列に選択電界効果型トランジスタ（以下、単に選択トランジスタと称する。）Ｑ１１、Ｑ２１、Ｑ３１、Ｑ４１が接続されており、各強誘電体キャパシタと各選択トランジスタとによってメモリセルが構成されている。複数個の強誘電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１が直列に接続されてなる第１列の直列回路の下端側には、複数個の強誘電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１のうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す第１の読み出し電界効果型トランジスタ（以下、単に読み出しトランジスタと称する。）Ｑ５１が接続されている。
【００１８】
また、第２のメモリセルブロックにおいても、第１のメモリセルブロックと同様、複数個の強誘電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２がビット線方向に直列に接続されていると共に、各強誘電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２に並列に選択トランジスタＱ１２、Ｑ２２、Ｑ３２、Ｑ４２が接続されており、複数個の強誘電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２が直列に接続されてなる第２列の直列回路の下端側には、選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す第２の読み出しトランジスタＱ５２が接続されている。
【００１９】
第１行のメモリセルを構成する選択トランジスタＱ１１、Ｑ１２のゲート電極は第１のワード線ＷＬ１に共通に接続され、第２行のメモリセルを構成する選択トランジスタＱ２１、Ｑ２２のゲート電極は第２のワード線ＷＬ２に共通に接続され、第３行のメモリセルを構成する選択トランジスタＱ３１、Ｑ３２のゲート電極は第３のワード線ＷＬ３に共通に接続され、第４行のメモリセルを構成する選択トランジスタＱ４１、Ｑ４２のゲート電極は第４のワード線ＷＬ４に共通に接続されている。
【００２０】
第１列の直列回路の上端部、つまり第１行の強誘電体キャパシタＣＦ１１の上電極は第１の制御線（第１のセット線）ＢＳ１に接続されていると共に、第１列の直列回路の下端部、つまり第４行の強誘電体キャパシタＣＦ４１の下電極は第１の読み出しトランジスタＱ５１のゲート電極に接続され、第１の読み出しトランジスタＱ５１のドレイン領域は第１のビット線ＢＬ１に接続されている。
【００２１】
第２列の直列回路の上端部、つまり第１行の強誘電体キャパシタＣＦ１２の上電極は第２の制御線（第２のセット線）ＢＳ２に接続されていると共に、第２列の直列回路の下端部、つまり第４行の強誘電体キャパシタＣＦ４２の下電極は第１の読み出しトランジスタＱ５２のゲート電極に接続され、第２の読み出しトランジスタＱ５２のドレイン領域は第２のビット線ＢＬ２に接続されている。
【００２２】
第１の読み出しトランジスタＱ５１のソース領域と第２の読み出しトランジスタＱ５２のソース領域はプレート線（リセット線）ＣＰに共通に接続されている。
【００２３】
本発明の前提となる半導体記憶装置における書き込み動作は以下の通りである。ここでは、第１列の第２行のメモリセルを構成する強誘電体キャパシタＣＦ２１にデータを書き込む場合について説明する。
【００２４】
まず、ワード線ＷＬ１、ＷＬ３、ＷＬ４に高電圧を印加して選択トランジスタＱ１１、Ｑ３１、Ｑ４１をオン状態にする一方、ワード線ＷＬ２に接地電圧を印加して選択トランジスタＱ２１をオフ状態にする。このようにすると、強誘電体キャパシタＣＦ２１が選択されると共に、強誘電体キャパシタＣＦ２１の容量と第１の読み出しトランジスタＱ５１のゲート容量とが直列に接続されたことになり、直列容量回路の一端が第１の読み出しトランジスタＱ５１のウェル領域になると共に直列容量回路の他端が第１の制御線ＢＳ１になる。
【００２５】
次に、第１の読み出しトランジスタＱ５１のウェル領域を接地すると共に、第１の制御線ＢＳ１に書き込み電圧を印加すると、該書き込み電圧の極性に応じて強誘電体キャパシタＣＦ２１の分極の方向が変化する。その後、ワード線ＷＬ２に高電圧を印加して、選択トランジスタＱ２１をオン状態にすると、強誘電体キャパシタＣＦ２１の上電極と下電極とが短絡するので、強誘電体キャパシタＣＦ２１はリセット状態になる。
【００２６】
第１行の第２列のメモリセルを構成する強誘電体キャパシタＣＦ２１からデータを読み出す動作は次の通りである。
【００２７】
まず、書き込み動作時と同様、ワード線ＷＬ１、ＷＬ３、ＷＬ４に高電圧を印加して選択トランジスタＱ１１、Ｑ２１、Ｑ４１をオン状態にする一方、ワード線ＷＬ２に接地電圧を印加して選択トランジスタＱ３１をオフ状態にする。このようにすると、強誘電体キャパシタＣＦ２１が選択されると共に、強誘電体キャパシタＣＦ２１の容量と第１の読み出しトランジスタＱ５１のゲート容量とが直列に接続されたことになり、直列容量回路の一端が第１の読み出しトランジスタＱ５１のウェル領域になると共に他端が第１の制御線ＢＳ１になる。
【００２８】
次に、第１の読み出しトランジスタＱ５１のウェル領域を接地すると共に、第１の制御線ＢＳ１に読み出し電圧を印加すると、該読み出し電圧が、強誘電体キャパシタＣＦ２１の容量値と第１の読み出しトランジスタＱ５１のゲート容量値とに応じて分割されてなる電圧が第１の読み出しトランジスタＱ５１のゲート電極に印加され、該ゲート電極の電位に応じて第１の読み出しトランジスタＱ５１のソース領域とドレイン領域との間に電流が流れ、該電流がプレート線ＣＰと第１のビット線ＢＬ１との間に流れる。
【００２９】
本発明の前提となる半導体記憶装置においては、強誘電体キャパシタに書き込まれているデータに応じて強誘電体膜の分極値が異なるため、読み出し電圧を印加したときの強誘電体膜の分極値の変化も異なる。電圧の変化に対する分極値の変化の比が容量値であるから、強誘電体キャパシタの容量値は、書き込まれているデータと対応する強誘電体膜の分極値によって異なることになる。つまり、選択された強誘電体キャパシタＣＦ２１の容量値は、該強誘電体キャパシタＣＦ２１の強誘電体膜の分極値によって異なる値を持つ。
【００３０】
ところで、第１の読み出しトランジスタＱ５１のゲート電圧は、強誘電体キャパシタＣＦ２１の容量値と第１の読み出しトランジスタＱ５１のゲート容量値との容量分割により決まるため、強誘電体キャパシタＣＦ２１の強誘電体膜の分極値に応じて、第１の読み出しトランジスタＱ５１のゲート容量値が変化する。
【００３１】
このため、強誘電体キャパシタＣＦ２１に書き込まれているデータに応じて、第１の読み出しトランジスタＱ５１のソース領域とドレイン領域との間に流れる電流値が変化するので、この電流値の変化を検出することによって、強誘電体キャパシタＣＦ２１に書き込まれているデータを読み出すことができる。
【００３２】
前述のように、本発明の前提となる半導体記憶装置においては、データの書き込み後に、強誘電体キャパシタをリセット状態にするため、データ保持期間中においては強誘電体キャパシタには電圧は印加されていないので、リテンション特性に優れている。すなわち、強誘電体キャパシタの電位差を保持するのではなくて、強誘電体膜の分極状態を保持するので、リテンション特性に優れている。
【００３３】
しかしながら、本発明の前提となる半導体記憶装置においては、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なる。例えば、第４列の強誘電体キャパシタＣＦ４１と第１の読み出しトランジスタＱ５１との間の寄生容量値をｑ１  とし、選択トランジスタＱ１１、Ｑ２１、Ｑ３１、Ｑ４１毎の寄生容量値をｑ２  とすると、第４列の強誘電体キャパシタＣＦ４１に書き込まれているデータを読み出すときの寄生容量値はｑ１  であるのに対して、第１列の強誘電体キャパシタＣＦ１１に書き込まれているデータを読み出すときの寄生容量値はｑ１＋３×ｑ２となる。
【００３４】
このように、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なるため、読み出し動作時における読み出しトランジスタのゲート電圧がアドレス毎に異なることになり、読み出しトランジスタの動作が不安定になるという問題がある。
【００３５】
前記に鑑み、本発明は、半導体記憶装置のリテンション特性を向上させると共に、読み出しトランジスタの動作の安定化を図ることを目的とする。
【００３６】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置の駆動方法は、それぞれが、強誘電体膜の分極の偏位によってデータを記憶する強誘電体キャパシタと、該強誘電体キャパシタに直列に接続されたセル選択トランジスタとを有する複数のメモリセルが互いに並列に接続されてなるメモリセルブロックと、メモリセルブロックを構成する２つの共通ノードのうちの第１の共通ノードに接続され、読み出し電圧が印加されるセット線と、２つの共通ノードのうちの第２の共通ノードに接続され、強誘電体キャパシタの強誘電体膜の分極の偏位を検知する容量性負荷とを備えた半導体記憶装置の駆動方法を対象とし、複数の強誘電体キャパシタのうちデータを読み出そうとするデータ読み出し強誘電体キャパシタに直列に接続されているセル選択トランジスタをオン状態にする一方、複数の強誘電体キャパシタのうちデータを読み出さない強誘電体キャパシタに直列に接続されているセル選択トランジスタをオフ状態にして、データ読み出し強誘電体キャパシタの一方の電極を第１の共通ノードを介してセット線に接続すると共に、データ読み出し強誘電体キャパシタの他方の電極を第２の共通ノードを介して容量性負荷に接続する第１の工程と、セット線に読み出し電圧を印加する第２の工程と、セット線に印加されている読み出し電圧を除去する第３の工程とを備え、第２の工程で印加される読み出し電圧は、第３の工程で読み出し電圧が除去されたときに、データ読み出し強誘電体キャパシタの強誘電体膜の分極の偏位がデータを読み出す前の偏位に戻るような大きさに設定されている。
【００３７】
本発明に係る半導体記憶装置の駆動方法によると、第２の工程において印加される読み出し電圧は、第３の工程で読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさに設定されているため、強誘電体キャパシタに記憶されているデータを読み出したときに、読み出したデータが破壊されないので、データの再書き込み動作を行なう必要がない。このため、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作（分極反転動作）が不要になり、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置の読み出し可能回数が大きく向上する。
【００３８】
また、データ読み出し強誘電体キャパシタから容量性負荷に電荷を移動してデータを読み出す際に、選択されていない強誘電体キャパシタはオフ状態のセル選択トランジスタにより容量性負荷から切り離されているため、選択されていない強誘電体キャパシタが寄生容量として働かないので、データの読み出し時に容量性負荷に印加される電圧がばらつかない。
【００３９】
本発明に係る半導体記憶装置の駆動方法は、第３の工程の後に、データ読み出し強誘電体キャパシタの一方の電極と他方の電極との間の電位差を零にする第４の工程をさらに備えていることが好ましい。
【００４０】
このように、第３の工程の後に、強誘電体キャパシタの一方の電極と他方の電極との間の電位差を零にすると、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００４１】
本発明に係る半導体記憶装置の駆動方法において、第２の工程で印加される読み出し電圧は、該読み出し電圧が印加されたときに、強誘電体キャパシタの一方の電極と他方の電極との間に発生する電位差が強誘電体キャパシタの抗電圧以下になるような大きさに設定されていることが好ましい。
【００４２】
このようにすると、第２の工程において印加される読み出し電圧を除去したときに、データ読み出し強誘電体キャパシタの強誘電体膜の分極の偏位をデータ読み出し前の偏位に確実に戻すことができる。
【００４３】
本発明に係る半導体記憶装置の駆動方法において、強誘電体キャパシタは第１の共通ノード側に配置されていると共に、セル選択トランジスタは第２の共通ノード側に配置されていることが好ましい。
【００４４】
このようにすると、第１の共通ノードと強誘電体キャパシタとの間にセル選択トランジスタが介在している場合に比べて、第２の共通ノードに接続される寄生容量を低減することができるので、より安定した読み出し動作が可能になる。
【００４５】
本発明に係る半導体記憶装置の駆動方法において、容量性負荷は、ゲート電極が第２の共通ノードに接続された電界効果型トランジスタであることが好ましい。
【００４６】
このようにすると、第２の工程で印加される電圧を、強誘電体キャパシタの容量値と電界効果型トランジスタのゲート容量値との容量比に基づいて分割できるため、強誘電体キャパシタに印加される電圧を、読み出し電圧が除去されたときに強誘電体膜の分極の偏位がデータの読み出し前の偏位に戻るような大きさに設定することが容易になると共に、電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することによって、強誘電体膜の分極の偏位を確実に検出することができる。
【００４７】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１を参照しながら説明する。
【００４８】
図１は、第１の実施形態に係る半導体記憶装置を構成する第１及び第２のメモリセルブロックの等価回路を示している。
【００４９】
図１に示すように、第１のメモリセルブロックにおいては、強誘電体膜の分極の偏位によってデータを記憶する複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４と、該複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４のそれぞれに直列に接続された複数のセル選択電界効果型トランジスタ（以下、単にセル選択トランジスタと称する。）Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４とからなる複数のメモリセルが互いに並列に接続されている。
【００５０】
第１のメモリセルブロックの第１の共通ノードＮ１１は、第１のメモリセルブロックを選択する第１のメモリセルブロック選択電界効果型トランジスタトランジスタ（以下、単に第１のブロック選択トランジスタと称する。）Ｑ１０を介して、読み出し電圧が印加される第１のセット線ＳＥＴ１に接続されている。尚、第１のブロック選択トランジスタＱ１０のゲート電極はブロック選択線ＢＳに接続されている。第２の共通ノードＮ１２は、第１の書き込み電界効果型トランジスタ（以下、単に第１の書き込みトランジスタと称する。）Ｑ１５を介して第１のリセット線ＲＳＴ１に接続されていると共に、容量性負荷としての第１の読み出し電界効果型トランジスタ（以下、単に第１の読み出しトランジスタと称する。）Ｑ１６のゲート電極に接続されている。尚、第１の書き込みトランジスタＱ１５のゲート電極は第１の書き込みトランジスタ制御線ＲＥ１に接続され、第１の読み出しトランジスタＱ１６のドレイン領域はビット線ＢＬに接続され、第１の読み出しトランジスタＱ１６のソース領域は第１のリセット線ＲＳＴ１に接続されている。
【００５１】
また、セル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４の各ゲート電極には、ワード線ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ１４がそれぞれ接続されている。
【００５２】
また、第２のメモリセルブロックにおいても、強誘電体膜の分極の偏位によってデータを記憶する複数の強誘電体キャパシタＣＦ２１、ＣＦ２２、ＣＦ２３、ＣＦ２４と、該複数の強誘電体キャパシタＣＦ２１、ＣＦ２２、ＣＦ２３、ＣＦ２４のそれぞれに直列に接続された複数のセル選択トランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４とからなる複数のメモリセルが互いに並列に接続されている。
【００５３】
第２のメモリセルブロックの第１の共通ノードＮ２１は、第２のメモリセルブロックを選択する第２のメモリセルブロック選択電界効果型トランジスタ（以下、単に第２のブロック選択トランジスタと称する。）Ｑ２０を介して、読み出し電圧が印加される第２のセット線ＳＥＴ２に接続されている。尚、第２のブロック選択トランジスタＱ２０のゲート電極はブロック選択線ＢＳに接続されている。第２の共通ノードＮ２２は、第２の書き込み電界効果型トランジスタトランジスタ（以下、単に第２の書き込みトランジスタと称する。）Ｑ２５を介して第２のリセット線ＲＳＴ２に接続されていると共に、容量性負荷としての第２の読み出し電界効果型トランジスタ（以下、単に第２の読み出しトランジスタと称する。）Ｑ２６のゲート電極に接続されている。尚、第２の書き込みトランジスタＱ２５のゲート電極は第２の書き込みトランジスタ制御線ＲＥ２に接続され、第２の読み出しトランジスタＱ２６のドレイン領域はビット線ＢＬに接続され、第２の読み出しトランジスタＱ２６のソース領域は第２のリセット線ＲＳＴ２に接続されている。
【００５４】
また、セル選択トランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４の各ゲート電極には、ワード線ＷＬ２１、ＷＬ２２、ＷＬ２３、ＷＬ２４がそれぞれ接続されている。
【００５５】
第１の実施形態の特徴として、第１のメモリセルブロックを構成する強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４は第１の共通ノードＮ１１側に配置され且つセル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４は第２の共通ノードＮ１２側に配置されていると共に、第２のメモリセルブロックを構成する強誘電体キャパシタＣＦ２１、ＣＦ２２、ＣＦ２３、ＣＦ２４は第１の共通ノードＮ２１側に配置され且つセル選択トランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４は第２の共通ノードＮ２２側に配置されている。
【００５６】
尚、第１のメモリセルブロック及び第２のメモリセルブロックを構成する複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４、ＣＦ２１、ＣＦ２２、ＣＦ２３、ＣＦ２４の容量値は互いに等しいと共に、複数のセル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４のサイズは互いに等しい。
【００５７】
図１においては図示していないが、ビット線ＢＬは、参照電圧ＶＲＥＦが入力されるセンスアンプＳＡに接続されており、ビット線ＢＬに現われる電圧変化と、参照電圧ＶＲＥＦとをセンスアンプＳＡにより比較することにより、選択された強誘電体キャパシタに保存されているデータを読み出すことができる。
【００５８】
（データの書き込み動作）
以下、第１の実施形態に係る半導体記憶装置におけるデータの書き込み動作について説明する。尚、ここでは、第１のメモリセルブロックの第２列のメモリセルブロックを構成する強誘電体キャパシタＣＦ１２にデータを書き込む場合について説明する。
【００５９】
まず、ブロック選択線ＢＳ、第１の書き込みトランジスタ制御線ＲＥ１及びワード線ＷＬ１２にハイ信号を印加して、第１のブロック選択トランジスタＱ１０、第１の書き込みトランジスタＱ１５及びセル選択トランジスタＱ１２をオン状態にする一方、第２の書き込みトランジスタ制御線ＲＥ２及びワード線ＷＬ１１、ＷＬ１３、ＷＬ１４、ＷＬ２１、ＷＬ２２、ＷＬ２３、ＷＬ２４にロー信号を印加して、第２の書き込みトランジスタＱ２５、セル選択トランジスタＱ１１、Ｑ１３、Ｑ１４、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４をオフ状態にする。
【００６０】
このようにすると、第１のメモリセルブロックの第２列のメモリセルブロックが選択される。
【００６１】
次に、データ”１”を書き込む場合には、第１のセット線ＳＥＴ１にハイ信号を印加し且つ第１のリセット線ＲＳＴ１にロー信号を印加すると共に、データ”０”を書き込む場合には、第１のセット線ＳＥＴ１にロー信号を印加し且つ第１のリセット線ＲＳＴ１にハイ信号を印加する。
【００６２】
このようにすると、第１のメモリセルブロックの第２列のメモリセルブロックを構成する強誘電体キャパシタＣＦ１２の上電極にセット電圧が印加されると共に、強誘電体キャパシタＣＦ１２の下電極にリセット電圧が印加されるので、データ”１”を書き込む場合には、強誘電体キャパシタＣＦ２の強誘電体膜の分極は下向きになる一方、データ”０”を書き込む場合には、強誘電体キャパシタＣＦ２の強誘電体膜の分極は上向きになる。
【００６３】
次に、データの書き込み動作が完了すると、第１のセット線ＳＥＴ１と第１のリセット線ＲＳＴ１とを同電位にした後、ブロック選択線ＢＳ、第１の書き込みトランジスタ制御線ＲＥ１及びワード線ＷＬ１２にロー信号を印加して、第１のブロック選択トランジスタＱ１０、第１の書き込みトランジスタＱ１５及びセル選択トランジスタＱ１２をオフ状態にする。
【００６４】
このようにすると、強誘電体キャパシタＣＦ１２の上電極と下電極との間に印加されている電位差は零になるため、この状態で電源をオフにしても、強誘電体キャパシタＣＦ１２の強誘電体膜の分極の状態が維持されるので、強誘電体キャパシタＣＦ１２に書き込まれているデータは保存される。これによって、半導体記憶装置は不揮発性メモリの機能を発揮する。
【００６５】
（データの読み出し動作）
以下、第１のメモリセルブロックの第２列のメモリセルブロックを構成する強誘電体キャパシタＣＦ１２からデータを読み出す動作について説明する。
【００６６】
まず、ブロック選択線ＢＳ及びワード線ＷＬ１２にハイ信号を印加して、第１のブロック選択トランジスタＱ１０及びセル選択トランジスタＱ１２をオン状態にする一方、第１の書き込みトランジスタ制御線ＲＥ１及びワード線ＷＬ１１、ＷＬ１３、ＷＬ１４、ＷＬ２１、ＷＬ２２、ＷＬ２３、ＷＬ２４にロー信号を印加して、第１の書き込みトランジスタＱ１５及びセル選択トランジスタＱ１１、Ｑ１３、Ｑ１４、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４をオフ状態にする。また、第２の書き込みトランジスタ制御線ＲＥ２にハイ信号を印加して、第２の書き込みトランジスタＱ２５をオン状態にする。
【００６７】
このようにすると、第１のセット線ＳＥＴ１と強誘電体キャパシタＣＦ１２の上電極とが接続されると共に、強誘電体キャパシタＣＦ１２の下電極と第１の読み出しトランジスタＱ１６のゲート電極とが接続される。第１のメモリセルブロックの他の強誘電体キャパシタＣＦ１１、ＣＦ１３、ＣＦ１４が第１の読み出しトランジスタＱ１６と切り離されると共に、第２のメモリセルブロックのＣＦ２１、ＣＦ２２、ＣＦ２３、ＣＦ２４は第２の読み出しトランジスタＱ２６と切り離される。
【００６８】
この状態で、第１のセット線ＳＥＴ１に読み出し電圧（例えば１．５Ｖ）を印加すると、該読み出し電圧が強誘電体キャパシタＣＦ１２の容量値と第１の読み出しトランジスタＱ１６のゲート容量値との容量比で分割されてなる電圧が第１の読み出しトランジスタＱ１６のゲート電極に印加される。
【００６９】
強誘電体キャパシタＣＦ１２にデータ”１”が保存されている場合とデータ”０”が保存されている場合とでは、強誘電体キャパシタＣＦ１２の強誘電体膜の分極の方向が異なるため、ヒステリシス線の形状が異なるので、第１の読み出しトランジスタＱ１６のゲート電極に印加される電圧の大きさが異なる。従って、保存されているデータによって、第１の読み出しトランジスタＱ１６のゲート電位が異なる。以下、このことを図２を参照しながら説明する。
【００７０】
第１のセット線ＳＥＴ１に１．５Ｖの読み出し電圧を印加した状態は、分極が保持されている点を原点に置き換えると共にゲート容量を負荷線としたとき、この負荷線が電圧軸（横軸）と１．５Ｖの点で交わることと等価である。このことは、図２に示すように、データ”１”に対しては第１のゲート容量負荷線８を与えることに等しく、データ”０”に対しては第２のゲート容量負荷線９を与えることに等しい。
【００７１】
第１のセット線ＳＥＴ１に電圧が印加されるときには、強誘電体キャパシタＣＦ１２にも電圧が印加される。このため、第１のセット線ＳＥＴ１の電位が１．５Ｖのときには、データ”１”に対しては分極は第１の曲線Ａに沿って変化して第１の曲線Ａと第１のゲート容量負荷線８との交点ｇで釣り合うと共に、データ”０”に対しては分極は第２の曲線Ｂに沿って変化して第２の曲線Ｂと第２のゲート容量負荷線９との交点ｈで釣り合う。
【００７２】
交点ｉ、交点ｊ及び交点ｋは、各分極状態のときの電位の配分を決めており、データ”１”に対しては交点ｉと交点ｊとの間の約０．７Ｖが第１の読み出しトランジスタＱ１６のゲート電位として配分されると共に、データ”０”に対しては交点ｉと交点ｋとの間の約０．９Ｖが第１の読み出しトランジスタＱ１６のゲート電位として配分される。
【００７３】
従って、第１の読み出しトランジスタＱ１６のしきい値電圧を０．７Ｖと０．９Ｖとの中間の値である０．８Ｖに設定しておけば、データ”１”を読み出すときには第１の読み出しトランジスタＱ１６はオフ状態になると共にデータ”０”を読み出すときには第１の読み出しトランジスタＱ１６はオン状態になる。
【００７４】
このため、図１に示すビット線ＢＬと第１のリセット線ＲＳＴ１との間に電位差を与えると、データ”１”が記憶されているときには第１の読み出しトランジスタＱ１６には電流が流れない一方、データ”０”が記憶されているときには第１の読み出しトランジスタＱ１６に電流が流れるので、センスアンプＳＡにより第１の読み出しトランジスタＱ１６に流れる電流を検出することによって、記憶されているデータが”１”であるか又は”０”であるかを判別することができる。
【００７５】
ところで、この読み出し動作においては、第１のセット線ＳＥＴ１への読み出し電圧の印加は、データ”１”に対しては分極を増強する方向に作用するが、データ”０”に対しては分極が反転する方向に作用する。従って、強誘電体キャパシタＣＦ１２に印加される電圧がその抗電圧を超えると分極が反転してしまうが、第１の実施形態においては、データが”０”であるときに強誘電体キャパシタＣＦ１２に印加される電圧は０．６Ｖであって抗電圧となる点ｍよりも小さいため、分極が反転しないので、記憶されているデータが変化する恐れはない。
【００７６】
ここで、強誘電体キャパシタＣＦ１２の容量値と第１の読み出しトランジスタＱ１６のゲート容量値とを調整することにより、第１のセット線ＳＥＴ１と第１の読み出しトランジスタＱ１６の基板との間に印加される電圧を、強誘電体キャパシタＣＦ１２の上電極と下電極との間に印加される電圧と、第１の読み出しトランジスタＱ１６におけるゲート電極と基板との間に印加される電圧とに配分して、強誘電体キャパシタＣＦ１２に印加される電圧が該強誘電体キャパシタＣＦ１２の抗電圧を超えない値つまり分極が反転しないような値に設定することが好ましい。
【００７７】
尚、第１の実施形態においては、読み出し動作をする際に、強誘電体キャパシタＣＦ１２に印加する電圧は、該強誘電体キャパシタＣＦ１２の抗電圧を超えない値に設定したが、これに限られず、強誘電体キャパシタＣＦ１２に印加された読み出し電圧を除去したときに、該強誘電体キャパシタＣＦ１２の強誘電体膜の分極の偏位がデータを読み出す前の偏位に戻るような大きさであればよい。
【００７８】
このようにすると、第１の実施形態によると、読み出し動作を行なったときに強誘電体キャパシタＣＦ１２の強誘電体膜の分極が反転しないので、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作（分極反転動作）が不要になる。このため、強誘電体キャパシタＣＦ１２の強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置のリテンション特性が大きく向上する。
【００７９】
データの読み出し動作が完了すると、第１のセット線ＳＥＴ１及び第１のリセット線ＲＳＴ１にロー信号を印加して、強誘電体キャパシタＣＦ１２の上電極と下電極との間の電位差を零にする。
【００８０】
次に、第１の書き込みトランジスタ制御線ＲＥ１にハイ信号を印加して第１の書き込みトランジスタＱ１５をオン状態にする。その後、ブロック選択線ＢＳ及びワード線ＷＬ２にロー信号を印加して第１のブロック選択トランジスタＱ１０及びセル選択トランジスタＱ１２をオフ状態にする。
【００８１】
読み出し動作中においては、強誘電体キャパシタＣＦ１２及びセル選択トランジスタＱ１２のリーク電流により、フローティングノードである第１の読み出しトランジスタＱ１６のゲート電位が変動しているが、この動作によってフローティングノードがリセットされる。
【００８２】
第１の実施形態によると、強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４の容量値が互いに等しいと共に、セル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４のサイズが互いに等しいため、各強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４と第１の読み出しトランジスタＱ１６との間に存在する寄生容量値が互いに等しいので、読み出しの対象となる強誘電体キャパシタのアドレスによって、第１の読み出しトランジスタＱ１６のゲート電位がばらつくという問題が発生しない。
【００８３】
すなわち、第１のメモリセルブロックにおいては、強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４と第１の読み出しトランジスタＱ１６との間にセル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４が接続されているため、選択されたメモリセルの強誘電体キャパシタＣＦ１２から第１の読み出しトランジスタＱ１６のゲート電極に電荷を移動してデータを読み出す際に、選択されていないメモリセルの強誘電体キャパシタＣＦ１１、ＣＦ１３、ＣＦ１４はオフ状態のセル選択トランジスタＱ１１、Ｑ１３、Ｑ１４により第１の読み出しトランジスタＱ１６から切り離されている。このため、選択されていないメモリセルを構成し大きな容量値を持つ強誘電体キャパシタＣＦ１１、ＣＦ１３、ＣＦ１４が寄生容量として働かないので、第１の読み出しトランジスタＱ１６の動作電圧がばらつかない。
【００８４】
尚、読み出し動作中において、第２の読み出しトランジスタＱ２６のゲート電極は、第２の書き込みトランジスタＱ２５を介して第２のリセット線ＲＳＴ２に接続されており、該第２のリセット線ＲＳＴ２を接地することにより第２の読み出しトランジスタＱ２６を確実にオフ状態にすることができる。これにより、第１のメモリセルブロックからのデータの読み出し動作を安定して行なえる。
【００８５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図３を参照しながら説明する。
【００８６】
図３は、第２の実施形態に係る半導体記憶装置を構成する第１のメモリセルブロックの等価回路を示している。尚、第２のメモリセルブロックにおいても、第１のメモリセルブロックと同様の等価回路が設けられているが、図示は省略している。
【００８７】
図３に示すように、強誘電体膜の分極の偏位によってデータを記憶する複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４と、該複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４のそれぞれに直列に接続された複数のセル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４とからなる複数のメモリセルが互いに並列に接続されている。
【００８８】
第１の共通ノードＮ１１は、第１のブロック選択トランジスタトランジスタＱ１０を介して、読み出し電圧が印加される第１のセット線ＳＥＴ１に接続されており、第１のブロック選択トランジスタＱ１０のゲート電極はブロック選択線ＢＳに接続されている。第２の共通ノードＮ１２は、第１の書き込みトランジスタＱ１５を介して第１のリセット線ＲＳＴ１に接続されていると共に、容量性負荷としての第１の読み出しトランジスタＱ１６のゲート電極に接続されている。尚、第１の書き込みトランジスタＱ１５のゲート電極は第１の書き込みトランジスタ制御線ＲＥ１に接続され、第１の読み出しトランジスタＱ１６のドレイン領域はビット線ＢＬに接続され、第１の読み出しトランジスタＱ１６のソース領域は第１のリセット線ＲＳＴ１に接続されている。
【００８９】
また、セル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４の各ゲート電極には、ワード線ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ１４がそれぞれ接続されている。
【００９０】
第２の実施形態の特徴として、セル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４は第１の共通ノードＮ１１側に配置されていると共に、強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４は第１の共通ノードＮ１２側に配置されている。
【００９１】
第２の実施形態においても、複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４の容量値は互いに等しいと共に、複数のセル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４のサイズは互いに等しい。
【００９２】
第２の実施形態に係る半導体記憶装置の駆動方法は第１の実施形態と同様であるから説明を省略する。
【００９３】
第２の実施形態に係る半導体記憶装置の駆動方法によると、第１の実施形態と同様、読み出し動作を行なったときに強誘電体キャパシタＣＦ１２の強誘電体膜の分極が反転しないため、強誘電体キャパシタＣＦ１２の強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置のリテンション特性が大きく向上する。
【００９４】
ここで、第１の実施形態と第２の実施形態との対比について説明する。第１の実施形態においては、強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４は第１の共通ノードＮ１１側に配置されていると共に、セル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４は第２の共通ノードＮ１２側に配置されているため、第２の実施形態のように、第１の共通ノードＮ１１と強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４との間にセル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４が介在している場合に比べて、駆動に要する時間を短縮することができる。すなわち、第１の実施形態においては、選択されていない強誘電体キャパシタＣＦ１１、ＣＦ１３、ＣＦ１４に直列に接続されているセル選択トランジスタＱ１１、Ｑ１３、Ｑ１４のゲート・ソース間の容量が寄生容量として働くが、該寄生容量は小さいため特に問題にはならないので、高速動作が可能になる。これに対して、第２の実施形態においては、選択されていない強誘電体キャパシタＣＦ１１、ＣＦ１３、ＣＦ１４が有する大きな容量が寄生容量として働くので、駆動に要する時間が長く掛かってしまうという問題がある。
【００９５】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置及びその駆動方法について、図４を参照しながら説明する。
【００９６】
図４は、第３の実施形態に係る半導体記憶装置を構成する第１のメモリセルブロックの等価回路を示している。尚、第２のメモリセルブロックにおいても、第１のメモリセルブロックと同様の等価回路が設けられているが、図示は省略している。
【００９７】
図４に示すように、第１のメモリセルブロックにおいては、強誘電体膜の分極の偏位によってデータを記憶する複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４と、複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４の上電極に接続された複数の第１のセル選択トランジスタＱ１１Ａ、Ｑ１２Ａ、Ｑ１３Ａ、Ｑ１４Ａと、複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４の下電極に接続された複数の第２のセル選択トランジスタＱ１１Ｂ、Ｑ１２Ｂ、Ｑ１３Ｂ、Ｑ１４Ｂとからなる複数のメモリセルが互いに並列に接続されている。
【００９８】
第１の共通ノードＮ１１は、第１のブロック選択トランジスタトランジスタＱ１０を介して、読み出し電圧が印加される第１のセット線ＳＥＴ１に接続されており、第１のブロック選択トランジスタＱ１０のゲート電極はブロック選択線ＢＳに接続されている。第２の共通ノードＮ１２は、第１の書き込みトランジスタＱ１５を介して第１のリセット線ＲＳＴ１に接続されていると共に、容量性負荷としての第１の読み出しトランジスタＱ１６のゲート電極に接続されている。尚、第１の書き込みトランジスタＱ１５のゲート電極は第１の書き込みトランジスタ制御線ＲＥ１に接続され、第１の読み出しトランジスタＱ１６のドレイン領域はビット線ＢＬに接続され、第１の読み出しトランジスタＱ１６のソース領域は第１のリセット線ＲＳＴ１に接続されている。
【００９９】
また、第１のセル選択トランジスタＱ１１Ａ、Ｑ１２Ａ、Ｑ１３Ａ、Ｑ１４Ａの各ゲート電極には、第１のワード線ＷＬ１１Ａ、ＷＬ１２Ａ、ＷＬ１３Ａ、ＷＬ１４Ａがそれぞれ接続されていると共に、第２のセル選択トランジスタＱ１１Ｂ、Ｑ１２Ｂ、Ｑ１３Ｂ、Ｑ１４Ｂの各ゲート電極には、第１のワード線ＷＬ１１Ｂ、ＷＬ１２Ｂ、ＷＬ１３Ｂ、ＷＬ１４Ｂがそれぞれ接続されている。
【０１００】
第３の実施形態の特徴として、強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４と第１の共通ノードＮ１１との間に第１のセル選択トランジスタＱ１１Ａ、Ｑ１２Ａ、Ｑ１３Ａ、Ｑ１４Ａがそれぞれ介在していると共に、強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４と第２の共通ノードＮ１２との間に第２のセル選択トランジスタＱ１１Ｂ、Ｑ１２Ｂ、Ｑ１３Ｂ、Ｑ１４Ｂがそれぞれ介在している。
【０１０１】
第３の実施形態においては、複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４の容量値は互いに等しく、複数の第１のセル選択トランジスタＱ１１Ａ、Ｑ１２Ａ、Ｑ１３Ａ、Ｑ１４Ａのサイズは互いに等しく、複数の第２のセル選択トランジスタＱ１１Ｂ、Ｑ１２Ｂ、Ｑ１３Ｂ、Ｑ１４Ｂのサイズは互いに等しい。
【０１０２】
第３の実施形態に係る半導体記憶装置のメモリセルブロックに対してデータの書き込み動作又は読み出し動作をする際には、選択されたメモリセルの強誘電体キャパシタＣＦ１２と直列に接続されている第１のセル選択トランジスタＱ１２Ａ及び第２のセル選択トランジスタＱ１２Ｂをオン状態にして、選択されている強誘電体キャパシタＣＦ１２の上電極を第１の選択トランジスタＱ１２Ａを介して第１のセット線ＳＥＴ１に接続すると共に、選択されている強誘電体キャパシタＣＦ１２の下電極を第２のセル選択トランジスタＱ１２Ｂを介して第１のリセット線ＲＳＴ１に接続する。また、選択されていないメモリセルの強誘電体キャパシタＣＦ１１、ＣＦ１３、ＣＦ１４と直列に接続されている第１のセル選択トランジスタＱ１１Ａ、Ｑ１３Ａ、Ｑ１４Ａ及び第２のセル選択トランジスタＱ１１Ｂ、Ｑ１３Ｂ、Ｑ１４Ｂをオフ状態にする。
【０１０３】
第１又は第２の実施形態によると、選択されていない強誘電体キャパシタＣＦ１１、ＣＦ１３、ＣＦ１４の上電極と下電極との間にも僅かな電圧が印加されてしまうが、第３の実施形態によると、選択されていない強誘電体キャパシタＣＦ１１、ＣＦ１３、ＣＦ１４は第１のセット線ＳＥＴ１及び第１のリセット線ＲＳＴ１から確実に切り離されるため、選択されていない強誘電体キャパシタＣＦ１１、ＣＦ１３、ＣＦ１４の上電極と下電極との間には電圧が全く印加されない。
【０１０４】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体記憶装置及びその駆動方法について、図５を参照しながら説明する。
【０１０５】
図５は、第４の実施形態に係る半導体記憶装置を構成する第１のメモリセルブロックの等価回路を示している。尚、第２のメモリセルブロックにおいても、第１のメモリセルブロックと同様の等価回路が設けられているが、図示は省略している。
【０１０６】
図５に示すように、第１のメモリセルブロックにおいては、強誘電体膜の分極の偏位によってデータを記憶する複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４と、該複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４のそれぞれに直列に接続された複数のセル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４とからなる複数のメモリセルが互いに並列に接続されている。
【０１０７】
第１の共通ノードＮ１１は、第１のブロック選択トランジスタトランジスタＱ１０を介して、読み出し電圧が印加される第１のセット線ＳＥＴ１に接続されており、第１のブロック選択トランジスタＱ１０のゲート電極はブロック選択線ＢＳに接続されている。第２の共通ノードＮ１２は、第１の書き込みトランジスタＱ１５を介して第１のリセット線ＲＳＴ１に接続されていると共に、容量性負荷としての第１の読み出しトランジスタＱ１６のゲート電極に接続されている。尚、第１の書き込みトランジスタＱ１５のゲート電極は第１の書き込みトランジスタ制御線ＲＥ１に接続され、第１の読み出しトランジスタＱ１６のドレイン領域はビット線ＢＬに接続され、第１の読み出しトランジスタＱ１６のソース領域は第１のリセット線ＲＳＴ１に接続されている。
【０１０８】
また、セル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４の各ゲート電極には、ワード線ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ１４がそれぞれ接続されている。
【０１０９】
第４の実施形態においても、複数の強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４の容量値は互いに等しいと共に、複数のセル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４のサイズは互いに等しい。
【０１１０】
第４の実施形態の特徴として、第１の共通ノードＮ１１と第２の共通ノードＮ１２との間にリセットトランジスタＱ１７が接続されており、該リセットトランジスタＱ１７のゲート電極はリセット制御線ＳＥに接続されている。
【０１１１】
第４の実施形態においては、データの書き込み動作及び読み出し動作の後に、リセット制御線ＳＥにハイ信号を印加して、リセットトランジスタＱ１７をオン状態にする。
【０１１２】
従って、データの書き込み動作及び読み出し動作が完了した強誘電体キャパシタの上電極と下電極との間に発生している電位差を短時間で確実に零にすることができる。
【０１１３】
尚、第１〜第４の実施形態においては、容量性負荷として第１の読み出しトランジスタＱ１６を用い、読み出し電圧が、強誘電体キャパシタの容量値と第１の読み出しトランジスタＱ１６のゲート容量値とに基づいて分割されてなる電圧が第１の読み出しトランジスタＱ１６のゲート電極に印加され、該ゲート電極の電位に応じて第１の読み出しトランジスタＱ１６のドレイン領域とソース領域との間に流れる電流の差異を検知することにより、強誘電体キャパシタに保存されているデータを読み出したが、第１の読み出しトランジスタＱ１６に代えて、他の容量性負荷を用いてもよい。例えば、第１の読み出しトランジスタＱ１６に代えて配線を用い、読み出し電圧が強誘電体キャパシタの容量値と配線が有する配線容量値とに基づき分割されてなる電圧が配線に印加されるときの電圧値をセンスアンプで検知してもよい。
【０１１４】
【発明の効果】
本発明に係る半導体記憶装置の駆動方法によると、読み出し電圧は、該読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさに設定されているため、強誘電体キャパシタに記憶されているデータを読み出したときに、読み出したデータが破壊されないので、データの再書き込み動作を行なう必要がない。このため、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置のリテンション特性が大きく向上する。
【０１１５】
また、データ読み出し強誘電体キャパシタから容量性負荷に電荷を移動してデータを読み出す際に、選択されていない強誘電体キャパシタオフ状態のセル選択トランジスタにより容量性負荷から切り離されているため、選択されていない強誘電体キャパシタが寄生容量として働かないので、データの読み出し時に容量性負荷に印加される電圧はばらつかない。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体記憶装置を構成する第１及び第２のメモリセルブロックの等価回路図である。
【図２】第１の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図３】第２の実施形態に係る半導体記憶装置を構成する第１のメモリセルブロックの等価回路図である。
【図４】第３の実施形態に係る半導体記憶装置を構成する第１のメモリセルブロックの等価回路図である。
【図５】第４の実施形態に係る半導体記憶装置を構成する第１のメモリセルブロックの等価回路図である。
【図６】第１の従来例に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図７】第２の従来例に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図８】第２の従来例に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図９】本発明の前提となる半導体記憶装置の等価回路図である。
【符号の説明】
ＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４  第１のメモリセルブロックの強誘電体キャパシタ
ＣＦ２１、ＣＦ２２、ＣＦ２３、ＣＦ２４  第２のメモリセルブロックの強誘電体キャパシタ
Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４  第１のメモリセルブロックのセル選択トランジスタ
Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４  第２のメモリセルブロックのセル選択トランジスタ
Ｑ１１Ａ、Ｑ１２Ａ、Ｑ１３Ａ、Ｑ１４Ａ  第１のメモリセルブロックの第１のセル選択トランジスタ
Ｑ１１Ｂ、Ｑ１２Ｂ、Ｑ１３Ｂ、Ｑ１４Ｂ  第１のメモリセルブロックの第２のセル選択トランジスタ
Ｑ１０  第１のブロック選択トランジスタ
Ｑ２０  第２のブロック選択トランジスタ
Ｑ１５  第１の書き込みトランジスタ
Ｑ２５  第２の書き込みトランジスタ
Ｑ１６  第１の読み出しトランジスタ
Ｑ２６  第２の読み出しトランジスタ
Ｑ１７  リセットトランジスタ
ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ１４  第１のメモリセルブロックのワード線
ＷＬ２１、ＷＬ２２、ＷＬ２３、ＷＬ２４  第２のメモリセルブロックのワード線
ＷＬ１１Ａ、ＷＬ１２Ａ、ＷＬ１３Ａ、ＷＬ１４Ａ  第１のメモリセルブロックの第１のワード線
ＷＬ１１Ｂ、ＷＬ１２Ｂ、ＷＬ１３Ｂ、ＷＬ１４Ｂ  第１のメモリセルブロックの第２のワード線
Ｎ１１  第１のメモリセルブロックの第１の共通ノード
Ｎ１２  第１のメモリセルブロックの第２の共通ノード
Ｎ２１  第２のメモリセルブロックの第１の共通ノード
Ｎ２２  第２のメモリセルブロックの第２の共通ノード
ＢＳ  ブロック選択線
ＢＬ  ビット線
ＳＥＴ１  第１のセット線
ＳＥＴ２  第２のセット線
ＲＳＴ１  第１のリセット線
ＲＳＴ２  第２のリセット線
ＲＥ１  第１の書き込みトランジスタ制御線
ＲＥ２  第２の書き込みトランジスタ制御線
ＳＥ  リセット制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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