(57)【特許請求の範囲】
【請求項１】
マトリクス画面の各表示要素を行単位で選択するためのスキャン電極と、前記各表示要素を列単位で選択するためのデータ電極とを有し、前記各データ電極を表示領域内で列方向に２分割することによって、分割画面における行単位の表示要素の同時選択が可能に構成された表示パネルであって、
前記各データ電極は、
前記表示領域の列方向の中央からずれた位置であり、且つ前記スキャン電極によって前記各表示要素を行単位で選択するための駆動回路部品の１個分の選択出力端子数をＮとし、ｍを１以上の整数として前記スキャン電極を配列の一端側から数えたときの、（ｍ×Ｎ）番目のスキャン電極と（ｍ×Ｎ＋１）番目のスキャン電極との間の位置で分割されている
ことを特徴とする表示パネル。
【請求項２】
前記各スキャン電極と対をなす第３の電極を有した
請求項１記載の表示パネル。
【請求項３】
請求項１記載の表示パネルと、当該表示パネルの各表示要素に対して表示内容に応じて選択的に駆動電圧を印加する駆動ユニットとから構成され、
前記駆動ユニットは、
前記各データ電極に、前記各表示要素を列単位で選択するための駆動電圧を印加する第１及び第２のデータ側駆動回路と、
選択出力端子数が同じ値のＮである３個以上の駆動回路部品からなり、前記各スキャン電極に前記各表示要素を行単位で選択するための駆動電圧を印加するスキャン側駆動回路と、を有した
ことを特徴とするパネル型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦横に並ぶ表示素子からなるマトリクス画面を有したＰＤＰ、ＬＣＤなどの表示パネル、及びそれを用いた表示装置に関する。
【０００２】
ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ：プラズマディスプレイパネル）は、ハイビジョン用の大画面表示デバイスとして注目されている。画面サイズが大きくなるにつれて表示のライン数が増大し、表示内容を設定するためのライン順次の画面走査の所要時間が長くなる。
【０００３】
【従来の技術】
ＰＤＰは、一対の基板を微小間隙を設けて対向配置し、周囲を封止することにによって内部に放電空間を形成した自己発光型の表示パネルである。表示素子であるセルの集合によって画面（スクリーン）が構成されるマトリクス表示形式のＰＤＰは、ライン方向（例えば画面の水平方向）に延びるＶ本のスキャン電極と、列方向（例えば画面の垂直方向）に延びるＨ本のデータ電極とを有している。Ｖは列方向のセル数（ライン数）であり、Ｈはライン方向のセル数である。特に、カラー表示に適した面放電形式のＡＣ型ＰＤＰは、各スキャン電極とともにサステイン電極対を構成するＶ本の第３の電極を有している。例えば、２１サイズのカラー表示用のＰＤＰにおいて、ライン数Ｖは４８０、列数Ｈは１９２０（＝６４０×３）である。
【０００４】
マトリクス表示形式のＰＤＰでは、表示に際してライン順次のアドレッシングが行われる。すなわち、各スキャン電極に対して順に駆動電圧を印加してＶ×Ｈ個のセルをライン単位にＨ個ずつ選択し、これと並行して、選択されたラインの表示内容に応じて各データ電極に対して選択的に駆動電圧を印加する。駆動電圧の印加されたスキャン電極とデータ電極との間でアドレス放電が生じる。ＡＣ型では、このアドレス放電によって所定の帯電状態が形成され、その後の交番極性のサステイン電圧の印加によって表示のための主放電が生じ、セルが選択的に発光する。ＤＣ型ではアドレス放電が主放電となる。
【０００５】
一方、ＬＣＤにおいては、データ電極を列方向の中央で分割し、画面をライン数が同数の２つの部分画面で構成する手法が広く採用されている。画面を分割することにより、部分画面毎にライン順次の画面走査を行うことができるので、表示内容の書換えに要する時間を１／２に短縮することができる。また、従来において、部分画面どうしの境界を目立たなくするため、データ電極の分割位置を隣接する電極間で列方向にずれるように選定した電極構造が提案されている（特開昭６３−１８３３１号）。
【０００６】
【発明が解決しようとする課題】
ＰＤＰにおいても、表示のライン数を増大するには、アドレッシングの長期化を避けるために画面を分割する必要がある。上述したように表示の高速化の上では、画面を２等分するのが最適である。
【０００７】
しかし、現状では、ＰＤＰのスキャン電極の駆動に適合した耐圧を有する駆動回路部品（走査用ドライバＩＣ）の出力端子数は、スキャン電極の総数より大幅に少ない。このため、必然的に複数個の走査用ドライバＩＣを用いて駆動回路を構成しなければならない。全ての走査用ドライバＩＣの型番を統一するのがコスト面で有利である。走査用ドライバＩＣは、先頭番号から最終番号まで各出力端子が順番にアクティブとなるように構成されているので、全体画面を２等分した場合には、ライン数によっては、使用できない出力端子の数が多くなり、走査用ドライバＩＣの利用率が低くなる。例えば、ライン数Ｖが１１２５本のハイビジョン用の全体画面を、ライン数がそれぞれ５６３、５６２本の第１及び第２の部分画面にほぼ２等分し、出力端子数が１２８（＝２7 ）の走査用ドライバＩＣで駆動する場合、部分画面毎に５個ずつ計１０個の走査用ドライバＩＣが必要であり、使用できない出力端子の数は計１１５〔（＝１２８×５−５６３）＋（１２８×５−５６２）〕となる。
また、２等分の場合には、画面（全体画面）を構成する部分画面どうしの境界が、全体画面の中で利用者が最も注視する中央部となり、画面分割が目立って表示品質が低下してしまう。
【０００８】
本発明は、駆動回路部品の有効利用を図ることを目的としている。他の目的は画面分割を目立たなくすることである。
【０００９】
【課題を解決するための手段】
データ電極を、マトリクス画面（全体画面）における列方向の中央からずれた片寄った位置で分割する。その分割位置として、スキャン電極を配列方向の一端から数えて、当該スキャン電極を駆動するための回路部品の端子数の整数倍に実質的に相当する本数番目のスキャン電極とその次のスキャン電極との間の位置を選定する。隣接するデータ電極の分割位置をずらす場合には、ずれの最大値を上述の回路部品の端子数の整数倍に実質的に相当する本数のスキャン電極間隔とする。
【００１０】
分割位置を回路部品の端子数で規定することにより、使用できない端子の数を最少化することができる。分割位置を最も注視される画面中央から離すことにより、又は隣接するデータ電極の分割位置をずらすことにより、表示品質に対する画面分割の影響が軽減される。
【００１１】
本明細書において、スキャン電極とは、ライン順次の選択駆動の対象となる電極である。したがって、例えばＰＤＰにおいてマトリクス画面の列方向の両端に表示を安定させるための制御電極を設ける場合には、スキャン電極の本数は、画面仕様のライン数と制御電極として設けられたスキャン電極の数の和となる。
【００１２】
請求項１の発明のパネルは、マトリクス画面の各表示要素を行単位で選択するためのスキャン電極と、前記各表示要素を列単位で選択するためのデータ電極とを有し、前記各データ電極を表示領域内で列方向に２分割することによって、分割画面における行単位の表示要素の同時選択が可能に構成された表示パネルであって、前記各データ電極が、前記表示領域の列方向の中央からずれた位置であり、且つ前記スキャン電極によって前記各表示要素を行単位で選択するための駆動回路部品の１個分の選択出力端子数をＮとし、ｍを１以上の整数として前記スキャン電極を配列の一端側から数えたときの、（ｍ×Ｎ）番目のスキャン電極と（ｍ×Ｎ＋１）番目のスキャン電極との間の位置で分割されているものである。
【００１５】
請求項２の発明のパネルは、前記各スキャン電極と対をなす第３の電極を有したものである。
請求項３の発明の装置は、請求項１の表示パネルと、当該表示パネルの各表示要素に対して表示内容に応じて選択的に駆動電圧を印加する駆動ユニットとから構成され、当該駆動ユニットが、前記各データ電極に前記各表示要素を列単位で選択するための駆動電圧を印加する第１及び第２のデータ側駆動回路と、選択出力端子数がＮの３個以上の駆動回路部品からなり、前記各スキャン電極に前記各表示要素を行単位で選択するための駆動電圧を印加するスキャン側駆動回路と、を有したものである。
【００１６】
【発明の実施の形態】
図１は本発明に係るプラズマ表示装置１００の構成図である。
プラズマ表示装置１００は、マトリクス形式のカラー表示デバイスであるＡＣ型のＰＤＰ１と、画面を構成する多数のセル（表示素子）を選択的に点灯させるための駆動ユニット９０とからなり、壁掛け式テレビジョン受像機などとして利用される。
【００１７】
ＰＤＰ１は、一対のサステイン電極Ｘ，Ｙが平行配置された面放電形式のＰＤＰであり、各セルにサステイン電極Ｘ，Ｙとアドレス電極Ａとが対応する３電極構造の電極マトリクスを有している。サステイン電極Ｘ，Ｙは表示のライン方向に延び、一方のサステイン電極Ｙはアドレッシングに際してライン単位にセルを選択するためのスキャン電極として用いられる。アドレス電極Ａは、列単位にセルを選択するためのデータ電極であり、列方向に延びている。ただし、ＰＤＰ１において、アドレス電極Ａは、アドレッシングの高速化を図るために後述のように表示領域内で分割されており、２つの部分アドレス電極Ａ１，Ａ２からなる。
【００１８】
駆動ユニット１００は、コントローラ９１、データ転送部９３、Ｘドライバ回路９４、Ｙドライバ回路９５、及び第１及び第２のアドレスドライバ回路９６，９７を有している。コントローラ９１には外部装置から各ピクセルの３色（Ｒ，Ｇ，Ｂ）の輝度レベルを示す多値の映像データが、各種の同期信号とともに入力される。コントローラ９１は、映像データに基づいて、各セルの点灯の要否を示す２値の表示データを生成し、画像メモリ９２に格納する。アドレッシングに際して、データ転送部９３は、画像メモリ９２から表示データを１ライン分ずつ読出し、注目ラインに対応した一方のアドレスドライバ回路９６（又は９７）に転送する。アドレスドライバ回路９６（又は９７）は、転送された表示データに応じて、各部分アドレス電極Ａ１（又はＡ２）に選択的にアドレスパルスを印加する。これと並行して、Ｙドライバ回路９５は、コントローラからの指示に従って、各サステイン電極（スキャン電極）Ｙにスキャンパルスを印加する。アドレッシングの後のサステイン期間において、Ｘドライバ回路９４は全てのサステイン電極Ｘに共通にサステインパルスを印加し、Ｙドライバ回路９５は全てのサステイン電極Ｙに共通にサステインパルスを印加する。ただし、印加はサステイン電極Ｘとサステイン電極Ｙとに対して交互に行われる。
【００１９】
図２は本発明に係るＰＤＰの内部構造を示す斜視図である。
前面側のガラス基板１１の内面に、ラインＬ毎に一対ずつサステイン電極Ｘ，Ｙが配列されている。サステイン電極Ｘ，Ｙは、それぞれが透明導電膜４１と金属膜４２とからなり、ＡＣ駆動のための誘電体層１７で被覆されている。誘電体層１７の表面にはＭｇＯからなる保護膜１８が蒸着されている。背面側のガラス基板２１の内面には、下地層２２、アドレス電極Ａ、絶縁層２４、隔壁２９、及びカラー表示のための３色（Ｒ，Ｇ，Ｂ）の蛍光体層２８Ｒ，２８Ｇ，２８Ｂが設けられている。各隔壁２９は平面視において直線状である。これら隔壁２９によって放電空間３０がライン方向にサブピクセル毎に区画され、且つ放電空間３０の間隙寸法が一定値に規定されている。表示の１ピクセルは、ライン方向に並ぶ３つのサブピクセルからなる。隔壁２９の配置パターンがストライプパターンであることから、放電空間３０のうちの各列に対応した部分は、全てのラインに跨がって列方向に連続している。各列内のサブピクセルの発光色は同一である。各サブピクセルの範囲内の構造体がセルＣ（図３参照）である。
【００２０】
ＰＤＰ１では、上述のようにサブピクセルの点灯（発光）／非点灯の選択（アドレッシング）に、アドレス電極Ａとサステイン電極Ｙとが用いられる。すなわち、ｈ本（ｈはライン数）のサステイン電極Ｙに対してスキャンパルスを印加することによって画面走査（ライン選択）が行われ、サステイン電極Ｙと表示内容に応じて選択されたアドレス電極Ａとの間での対向放電（アドレス放電）によって、ラインＬ毎に所定の帯電状態が形成される。アドレッシングの後、サステイン電極Ｘとサステイン電極Ｙとに交互に所定波高値のサステインパルスを印加すると、アドレッシングの終了時点で所定量の壁電荷が存在したセルで面放電（サステイン放電）が生じる。
【００２１】
次に、本発明の特徴であるアドレス電極Ａの分割位置について説明する。以下においては、有効表示領域のライン数（画面仕様のライン数）をハイビジョンに適合した１１２５とし、列方向における有効表示領域の両側に１本ずつ制御ラインを設けるものとする。つまり、選択駆動対象のライン数ｈを１１２７とする。なお、制御ラインは、例えば隔壁パターンに起因する不要発光の抑制に用いられる。その場合、制御ラインの各セルを非点灯とするアドレッシングが行われる。
【００２２】
図３は第１実施形態に係る画面分割の模式図である。
ライン数ｍが１１２７である場合、実質的なマトリクス画面である有効表示領域ＥＳの列方向の中央位置は、制御ラインを含めて先頭ラインから数えたときの５６４番目のラインである。本実施形態においては、画面中央から７６ライン分ずれた位置、すなわち６４０番目のサステイン電極Ｙとその次の６４１番目のサステイン電極Ｙとの間の位置（○印で示す）で、アドレス電極が２つの部分アドレス電極Ａ１，Ａ２に分割されている。
【００２３】
一方、Ｙドライバ回路９５は、スキャンパルスの出力手段として計９個の同一型番のスキャンドライバ（集積回路部品）９５１〜９５９を有している。各スキャンドライバ９５１〜９５９の出力端子数Ｎは１２８であり、Ｙドライバ回路９５における出力端子の総数は１１５２である。スキャンドライバ９５１〜９５９は、チップセレクト信号がアクティブのとき、クロックに同期して１番から１２８番の順に各出力端子からスキャンパルスを出力するように構成されている。
【００２４】
合計１１２７本のサステイン電極Ｙは、先頭ラインに対応する１番目から順に、１本ずつ所定のスキャンドライバ９５１〜９５９の出力端子と接続されている。８個のスキャンドライバ９５１〜９５８においては、全ての出力端子がサステイン電極Ｙと接続され（使用され）、１個のスキャンドライバ９５９においては１番から１０３番までの出力端子が使用され、残りの２５個の出力端子が使用されていない。出力端子の使用率は、約９８（＝１１２７／１１５２）％である。
【００２５】
上述のアドレス電極の分割位置は、一方の部分アドレス電極Ａ１と交差するサステイン電極Ｙの本数（６４０）が、スキャンドライバ９５１〜９５９の１個分の出力端子数Ｎの整数倍（図の例では５倍）となるように選定されている。つまり、使用できない出力端子の数が最小となるようにアドレス電極Ａが分割されている。仮に、画面中央付近の５６４番目のサステイン電極Ｙとその次のサステイン電極Ｙとの間でアドレス電極Ａを分割すると、上下の各部分画面に５個ずつ計１０個のスキャンドライバを割り当てる必要があり、使用できない出力端子の数は１５３にもなる。その場合の出力端子の使用率は、８８（＝１１２７／１２８０）％である。
【００２６】
図４は駆動方法の一例を示す印加電圧の波形図である。
１画面（シーン）の表示期間は、リセット期間ＴＲ、アドレス期間ＴＡ、及びサステイン期間ＴＳからなる。
【００２７】
リセット期間ＴＲは、それ以前の点灯状態の影響を防ぐため、誘電体層１７の帯電状態を一様にする期間である。全てのラインのサステイン電極Ｘに書込みパルスＰＷを印加し、同時に全ての部分アドレス電極Ａ１，Ａ２にパルスＰａｗ（書込みパルスＰＷと同極性）を印加する。書込みパルスＰＷの立上がりに呼応して全てのラインで強い面放電が生じ、誘電体層１７に一旦、壁電荷が蓄積する。しかし、書込みパルスＰＷの立下がりに呼応して、壁電荷によるいわゆる自己放電が生じ、誘電体層１７の壁電荷が消失する。パルスＰａｗは、背面側の壁面への壁電荷の蓄積を抑えるために印加される。
【００２８】
アドレス期間ＴＡは、ライン順次のアドレッシングを行う期間である。サステイン電極Ｘを接地電位に対して正電位Ｖａｘにバイアスする。この状態で、１番目から６４０番目まで１ラインずつ順に各ラインを選択するとともに、１番目と６４１番目とを同時とするタイミングで６４１番目から１１２７番目まで１ラインずつ各ラインを選択する。そして、選択したラインのサステイン電極Ｙに負極性のスキャンパルスＰｙを印加する。つまり、コントローラ９１は、スキャンドライバ９５１とスキャンドライバ９５６、スキャンドライバ９５２とスキャンドライバ９５７、スキャンドライバ９５３とスキャンドライバ９５８、スキャンドライバ９５４とスキャンドライバ９５９の各組を順にアクティブとし、その後に同時選択のできない５１３番目から６４０番目までの１２８本のラインに対応したスキャンドライバ９５５をアクティブとする。ラインの選択と同時に、点灯（発光）すべきセルに対応した部分アドレス電極Ａ１，Ａ２に対して、波高値Ｖａの正極性のアドレスパルスＰａを印加する。選択されたラインにおいて、アドレスパルスＰａの印加されたセルでは、部分アドレス電極Ａ１，Ａ２とサステイン電極Ｙとの間でアドレス放電が起こる。サステイン電極ＸがアドレスパルスＰａと同極性の電位Ｖａｘにバイアスされているので、そのバイアスでアドレスパルスＰａが打ち消され、サステイン電極Ｘと部分アドレス電極Ａ１，Ａ２との間では放電は起きない。
【００２９】
サステイン期間ＴＳは、輝度を確保するためにアドレッシングによって設定された点灯状態を維持する期間である。対向放電を防止するため、全ての部分アドレス電極Ａ１を正極性の電位（例えばＶｓ／２）にバイアスし、最初に全てのサステイン電極Ｙに波高値Ｖｓの正極性のサステインパルスＰｓを印加する。その後、サステイン電極Ｘとサステイン電極Ｙとに対して、交互に波高値Ｖｓの正極性のサステインパルスＰｓを印加する。サステインパルスＰｓの印加毎に、アドレス期間ＴＡに壁電荷を蓄積させたセルで面放電が生じる。
【００３０】
本実施形態においては、１番目から４８７（＝１１２７−６４０）番目までのサステイン電極Ｙと、６４１番目から１１２７番目までのサステイン電極Ｙとを合わせた４８７×２本のサステイン電極Ｙが同時選択の対象となり、残りの１５３本のサステイン電極Ｙが同時選択の対象外となる。アドレス期間ＴＡは、１１２７本を５６４と５６３とにほぼ２等分する場合の１．１３（≒６４０÷５６４）倍に若干増加するが、上述のようにスキャンドライバ９５１〜９５９を有効に使用することができる。
【００３１】
図５は第２実施形態に係る画面分割の模式図である。同図において、図１〜図３に対応した構成要素には形状の差異に係わらず同一の符合を付してある。以下の各図においても同様である。
【００３２】
図５の例では、出力端子数Ｎの４倍の５１２番目のサステイン電極Ｙと、出力端子数Ｎの５倍の６４０番目の次の６４１番目のサステイン電極Ｙとの間で、隣接したアドレス電極Ａのそれぞれの分割位置が不規則にずれるように、各アドレス電極Ａが２つの部分アドレス電極Ａ１，Ａ２に分割されている。分割位置を不規則にずらすことにより、上下の各部分画面の境界を目立たなくすることができる。
【００３３】
有効表示領域ＥＳの全体において、各アドレス電極Ａの分割位置のずれの最大値は、スキャンドライバ９５１〜９５９の１個分の出力端子数Ｎに相当する１２８ライン分の距離である。すなわち、ｈ本のラインのうちの他のラインと同時に選択することのできないラインの数は、１２８である。図５の例においても、図３の例と同様に図４の駆動方法を適用することができる。
【００３４】
図６は第３実施形態に係る画面分割の模式図である。
図６の例では、隣接したアドレス電極Ａの一方は、出力端子数Ｎの４倍の５１２番目のサステイン電極Ｙとその次の５１３番目のサステイン電極Ｙとの間で、他方は、出力端子数Ｎの５倍の６４０番目のサステイン電極Ｙとその次の６４１番目のサステイン電極Ｙとの間で、それぞれ２つの部分アドレス電極Ａ１，Ａ２に分割されている。すなわち、各アドレス電極Ａは、出力端子数Ｎに対応する１２８ライン分だけずれるように、交互に異なる位置で分割されている。
【００３５】
分割位置がずれているので、上下の各部分画面の境界が目立たない。また、分割位置が規則的であるので、ＰＤＰの製造に際してアドレス電極Ａの形成状態の検査が容易である。不規則の場合には、意図的な分割と製造時の断線との区別に手間がかかる。図６の例においても、図３及び図５の例と同様に図４の駆動方法を適用することができる。
【００３６】
図７はＹドライバ回路の変形例の模式図である。
上述の第１〜第３の実施形態においては、スキャンドライバ９５１〜９５９の各出力端子と、各サステイン電極Ｙとを１対１で対応づけるものとして説明したが、スキャンドライバのドライブ能力が大きい場合には、同時に選択するサステイン電極Ｙの組を１つの出力端子に共通に接続することができる。
【００３７】
図７において、Ｙドライバ回路９５ｂは、計５個の同一型番のスキャンドライバ９６１〜９６５を有している。各スキャンドライバ９６１〜９６５の出力端子数Ｎは１２８である。
【００３８】
アドレス電極Ａは、図６の例と同様の位置で分割されている。図３又は図５の例と同様に分割してもよい。４個のスキャンドライバ９６１〜９６４は、１番目から５１２番目までのサステイン電極Ｙ、及び６４１番目から１１２７番目までのサステイン電極Ｙを駆動する。１番目と６４１番目、２番目と６４２番目、…４８７番目と１１２７番目といった同時に選択する１対のサステイン電極Ｙは、それぞれ所定のスキャンドライバ９６１〜９６４の出力端子に共通に接続される。スキャンドライバ９６５は、５１３番目から６４０番目までの１２８本のサステイン電極Ｙを駆動する。
【００３９】
本発明は、面放電型ＰＤＰ１に限らず、対向放電型ＰＤＰ、ＬＣＤなど、３個以上の駆動デバイスが必要な本数のスキャン電極を有した表示パネルに適用することができる。スキャン電極の本数ｈ、出力端子数Ｎは例示の数に限定されない。ライン順次形式で表示内容を維持するためのリフレッシュ駆動を行う場合に、１ライン当たりのリフレッシュ時間を長くして輝度を高めるためにデータ電極を分割する際にも本発明は有用である。
【００４０】
【発明の効果】
請求項１乃至請求項３の発明によれば、駆動回路におけるスキャン電極と接続することのできない端子の数を最少化することができる。また、画面分割を目立たなくすることができる。
【図面の簡単な説明】
【図１】本発明に係るプラズマ表示装置の構成図である。
【図２】本発明に係るＰＤＰの内部構造を示す斜視図である。
【図３】第１実施形態に係る画面分割の模式図である。
【図４】駆動方法の一例を示す印加電圧の波形図である。
【図５】第２実施形態に係る画面分割の模式図である。
【図６】第３実施形態に係る画面分割の模式図である。
【図７】Ｙドライバ回路の変形例の模式図である。
【符号の説明】
１  ＰＤＰ（表示パネル）
９０  駆動ユニット
９６  アドレスドライバ回路（第１のデータ側駆動回路）
９７  アドレスドライバ回路（第２のデータ側駆動回路）
９５，９５ｂ  Ｙドライバ回路（スキャン側駆動回路）
１００  プラズマ表示装置（パネル型表示装置）
９５１〜９５９  スキャンドライバ（駆動回路部品）
９６１〜９６５  スキャンドライバ（駆動回路部品）
Ａ  アドレス電極（データ電極）
Ａ１，Ａ２  部分アドレス電極
Ｃ  セル（表示要素）
ＥＳ  有効表示領域（表示領域）
Ｘ  サステイン電極（スキャン電極と対をなす第３の電極）
Ｙ  スキャン電極（サステイン電極）
【図１】
0003625588.tif 000002
【図２】
0003625588.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003625588.tif 000008