(57)【特許請求の範囲】
【請求項１】
ハーフブリッジ接続されたハイサイド側電力用スイッチング半導体素子とローサイド側電力用スイッチング半導体素子とをそれぞれ駆動するためのハイサイド駆動回路とローサイド駆動回路を備えた電力用半導体装置であって、
前記ハイサイド駆動回路は、パルス発生器のＯＮパルス入力を受けてオン信号を供給する第１の高耐圧スイッチング素子と、前記パルス発生器のＯＦＦパルス入力を受けてオフ信号を供給する第２の高耐圧スイッチング素子とを含むレベルシフト回路と、前記オン信号及びオフ信号を受けて前記ハイサイド駆動回路の出力を制御するロジックフィルタとを備え、
前記レベルシフト回路は、少なくとも前記第１の高耐圧スイッチング素子で出力されたオン信号から、直列接続による第１の抵抗分圧回路と第１、第２のＮＯＴ(反転)回路を用いて、該第１のＮＯＴ回路の出力となるオン信号Ａon及びＡonの場合より低い入力電圧に基づく該第２のＮＯＴ回路の出力となるオン信号Ｂonを作成し、前記ロジックフィルタは、それに入力されるＡon、Ｂonに関して、ＡonよりＢonの出力期間が長くなったことを検出した場合にリカバリー電流検出と判定し、前記ハイサイド駆動回路による前記ハイサイド側電力用スイッチング半導体素子の駆動を阻止するように動作することを特徴とする電力用半導体装置。
【請求項２】
前記レベルシフト回路は、更に前記第２の高耐圧スイッチング素子で出力されたオフ信号から、直列接続による第２の抵抗分圧回路と第３、第４のＮＯＴ回路を用いて、第３のＮＯＴ回路の出力となるオフ信号Ａoff及びＡoffの場合より低い入力電圧に基づく第４のＮＯＴ回路の出力となるオフ信号Ｂoffを作成し、前記ロジックフィルタは、それに入力されるＡon、Ａoff、Ｂon、Ｂoffに関して、ＡonよりＢon、またはＡoffよりＢoffの出力期間が長くなったことを検出した場合にリカバリー電流検出と判定し、前記ハイサイド駆動回路による前記ハイサイド側電力用スイッチング半導体素子の駆動を阻止するように動作することを特徴とする請求項１記載の電力用半導体装置。
【請求項３】
ハーフブリッジ接続されたハイサイド側電力用スイッチング半導体素子とローサイド側電力用スイッチング半導体素子とをそれぞれ駆動するためのハイサイド駆動回路とローサイド駆動回路を備えた電力用半導体装置であって、
前記ハイサイド駆動回路は、パルス発生器のＯＮパルス入力を受けてオン信号を供給する第１の高耐圧スイッチング素子と、前記パルス発生器のＯＦＦパルス入力を受けてオフ信号を供給する第２の高耐圧スイッチング素子とを含むレベルシフト回路と、前記オン信号及びオフ信号を受けて前記ハイサイド駆動回路の出力を制御するロジックフィルタとを備え、
前記レベルシフト回路は、少なくとも前記第１の高耐圧スイッチング素子で出力されたオン信号から、しきい値の異なる第１と第２のＮＯＴ(反転)回路を用いて、該第１のＮＯＴ回路の出力となるオン信号Ａon及び該第１のＮＯＴ回路に対ししきい値が高い該第２のＮＯＴ回路の出力となるオン信号Ｂonを作成し、前記ロジックフィルタは、それに入力されるＡon、Ｂonに関して、ＡonよりＢonの出力期間が長くなったことを検出した場合にリカバリー電流検出と判定し、前記ハイサイド駆動回路による前記ハイサイド側電力用スイッチング半導体素子の駆動を阻止するように動作することを特徴とする電力用半導体装置。
【請求項４】
前記レベルシフト回路は、更に前記第２の高耐圧スイッチング素子で出力されたオフ信号から、しきい値の異なる第３と第４のＮＯＴ回路を用いて、該第３のＮＯＴ回路の出力となるオフ信号Ａoff及び該第３のＮＯＴ回路に対ししきい値が高い該第４のＮＯＴ回路の出力となるオフ信号Ｂoffを作成し、前記ロジックフィルタは、それに入力されるＡon、Ａoff、Ｂon、Ｂoffに関して、ＡonよりＢon、またはＡoffよりＢoffの出力期間が長くなったことを検出した場合にリカバリー電流検出と判定し、前記ハイサイド駆動回路による前記ハイサイド側電力用スイッチング半導体素子の駆動を阻止するように動作することを特徴とする請求項３記載の電力用半導体装置。
【請求項５】
前記ロジック個フィルタは、リカバリー電流検出と判定した場合、これが検出された入力をマスキングして遮断するようにした論理回路を有することを特徴とする請求項１乃至４項のいずれかに記載の電力用半導体装置。
【請求項６】
前記ハイサイド駆動回路は、前記ロジックフィルタの出力に接続されたフリップフロップ回路を更に備え、該フリップフロップ回路の出力を前記ロジックフィルタにおける前記論理回路の前記マスキングによる遮断の条件としてフイードバックさせるようにしたことを特徴とする請求項５に記載の電力用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体回路に関し、特に負ノイズによる誤動作を排除した電力用半導体装置に関する。
【０００２】
【従来の技術】
従来のＨＶＩＣを用いたパワーデバイス駆動回路(ブーストストラップ方式)及びＨＶＩＣ内部のレベルシフト部からハイサイド出力までの回路を図１２に示す。ハーフブリッジ接続されたパワー半導体(ＭＯＳＦＥＴ、ＩＧＢＴ等)１００、１０１を高耐圧集積回路(ＨＶＩＣ)で駆動する場合、そのパワー半導体の負荷はモータや蛍光灯などの誘導(Ｌ)負荷の場合が多い。また、プリント基板上の配線等による寄生Ｌ成分等も影響してスイッチング時(特にローサイド出力(下アームを駆動)のオン時)に、ハーフブリッジ接続の中点、即ち、ＨＶＩＣのハイサイド基準電位(ＶＳ)がＧＮＤ(ＨＶＩＣの基板電位：最低電位)に対し、過渡的に負側へ変動する。又、Ｌ負荷の場合、２または３相の回路が図１２の負荷を介して接続されているため、他相のスイッチング時にも負側へ振動する。
【０００３】
【発明が解決しようとする課題】
負側へ振動して復帰する際には図１３に示すようなリカバリー電流が、レベルシフト用高耐圧ＭＯＳＦＥＴ(以後ＨＶＭＯＳと記す)のドレイン電流としてＶＢからレベルシフト抵抗Ｒを介して流れるために、それをハイサイドの入力信号として誤認識してしまいハイサイド回路が誤動作して、その出力(ＨＯ：上アーム制御信号)に異常信号が出力され、アーム短絡等の不具合が生じることがあった。レベルシフトというのは数Ｖ(パソコンの制御信号レベル)で高定格電圧の出力デバイスを駆動するために必要となるレベル変換のことである。
【０００４】
尚、このような誤動作は、ハイサイド基準電位(ＶＳ)に印加される dv/dt が原因となって生じることもある。即ち、ＨＶＩＣ内部の低電位基準信号(ＨＶＩＣのＧＮＤ：基板電位)から、ハイサイドの基準電位(ＶＳ)信号へレベルシフトするためのスイッチング素子であるＨＶＭＯＳのドレイン・ソース間に存在する寄生容量(Ｃp)に外部からの dv/dt が印加されると、この寄生容量にＩp＝Ｃp× dv/dt の電流が流れる。それによって、ハイサイドの電源(ＶＢ)に接続されたレベルシフト抵抗に前記電流が流れ、それによる電圧降下がハイサイドレベルシフト信号の入力素子に入力される結果、ハイサイド回路が異常信号を出力してしまう。
【０００５】
この不具合については、レベルシフト信号をＣＲフイルタによって選別する方式や、図１４に示すように、ハイサイド回路に内蔵された“ＲＳフリップフロップ”に同時に誤信号が入ることを論理回路で排除したロジックフイルタ方式(特開2001-145370)が提案されている。
【０００６】
本発明は、前者の誤動作(ハイサイド基準電位(ＶＳ)がＧＮＤに対し負側への変動による)を排除できる電力用半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に係わる電力用半導体装置は、ハーフブリッジ接続されたハイサイド側電力用スイッチング半導体素子とローサイド側電力用スイッチング半導体素子とをそれぞれ駆動するためのハイサイド駆動回路とローサイド駆動回路を備えたものであって、
前記ハイサイド駆動回路は、パルス発生器のＯＮパルス入力を受けてオン信号を供給する第１の高耐圧スイッチング素子と、前記パルス発生器のＯＦＦパルス入力を受けてオフ信号を供給する第２の高耐圧スイッチング素子とを含むレベルシフト回路と、前記オン信号及びオフ信号を受けて前記ハイサイド駆動回路の出力を制御するロジックフィルタとを備え、
前記ハイサイド駆動回路は、パルス発生器のＯＮパルス入力を受けてオン信号を供給する第１の高耐圧スイッチング素子と、前記パルス発生器のＯＦＦパルス入力を受けてオフ信号を供給する第２の高耐圧スイッチング素子とを含むレベルシフト回路と、前記オン信号及びオフ信号を受けて前記ハイサイド駆動回路の出力を制御するロジックフィルタとを備え、
前記レベルシフト回路は、少なくとも前記第１の高耐圧スイッチング素子で出力されたオン信号から、直列接続による第１の抵抗分圧回路と第１、第２のＮＯＴ(反転)回路を用いて、該第１のＮＯＴ回路の出力となるオン信号Ａon及びＡonの場合より低い入力電圧に基づく該第２のＮＯＴ回路の出力となるオン信号Ｂonを作成し、前記ロジックフィルタは、それに入力されるＡon、Ｂonに関して、ＡonよりＢonの出力期間が長くなったことを検出した場合にリカバリー電流検出と判定し、前記ハイサイド駆動回路による前記ハイサイド側電力用スイッチング半導体素子の駆動を阻止するように動作することを特徴とする。
【０００８】
請求項３に係わる電力用半導体装置は、ハーフブリッジ接続されたハイサイド側電力用スイッチング半導体素子とローサイド側電力用スイッチング半導体素子とをそれぞれ駆動するためのハイサイド駆動回路とローサイド駆動回路を備えたものであって、
前記ハイサイド駆動回路は、パルス発生器のＯＮパルス入力を受けてオン信号を供給する第１の高耐圧スイッチング素子と、前記パルス発生器のＯＦＦパルス入力を受けてオフ信号を供給する第２の高耐圧スイッチング素子とを含むレベルシフト回路と、前記オン信号及びオフ信号を受けて前記ハイサイド駆動回路の出力を制御するロジックフィルタとを備え、
前記レベルシフト回路は、少なくとも前記第１の高耐圧スイッチング素子で出力されたオン信号から、しきい値の異なる第１と第２のＮＯＴ(反転)回路を用いて、該第１のＮＯＴ回路の出力となるオン信号Ａon及び該第１のＮＯＴ回路に対ししきい値が高い該第２のＮＯＴ回路の出力となるオン信号Ｂonを作成し、前記ロジックフィルタは、それに入力されるＡon、Ｂonに関して、ＡonよりＢonの出力期間が長くなったことを検出した場合にリカバリー電流検出と判定し、前記ハイサイド駆動回路による前記ハイサイド側電力用スイッチング半導体素子の駆動を阻止するように動作することを特徴とする。
【０００９】
【発明の実施の形態】
上述した前者の誤動作が起きるメカニズムを更に詳しく述べる。“ＶＳの負ノイズのレベルが大きいと発生する誤動作”はノイズや下アームスイッチング時(オン時)負荷やプリント基板上の寄生Ｌ成分によってＨＶＩＣのＧＮＤに対し大きく負側へ過渡的に変動する。この時にＶＢ電位がＨＶＩＣのＧＮＤ電位に対し負側へ変動すると(ＶＢ＜ＧＮＤ−ＶＦ(後述のＤ１の電圧降下))、ＨＶＩＣ内部の高電位島とＧＮＤとの間に存在する寄生ダイオードＤ１およびＨＶＭＯＳのドレイン・ソース間に存在する寄生ダイオードＤ２がオンし、ＨＶＩＣの基板からＶＢへ大電流が流れる。その後、負側へ振動したＶＳ−ＶＢ間電位が回復していく過程で前述の寄生ダイオードＤ１がターンオフする際のリカバリー電流が流れる。この時、ＨＶＭＯＳのドレイン・ソース間の寄生ダイオードＤ２にもリカバリー電流が流れる。
【００１０】
ここで通常、ＨＶＩＣのレベルシフトはハイサイド出力のエッジ信号(ＯＮパルス、ＯＦＦパルス)にて信号伝達するため、ＯＮパルス伝達用ＨＶＭＯＳとＯＦＦパルス伝達用ＨＶＭＯＳの計２箇所のＨＶＭＯＳが内蔵されており、前記回復時にはこの２個所のＨＶＭＯＳの寄生ダイオードにもリカバリー電流が流れる。この時、この２箇所のＨＶＭＯＳに流れるリカバリー電流は、ＶＢからレベルシフト抵抗Ｒを介して流れてくるためＶＢ電位が降下する。この低下したＶＢ電位が次段のＮＯＴのしきい値に到達すれば、レベルシフト信号として検知され、ハイサイド出力を変化させる。
【００１１】
ここでＯＮパルス信号とＯＦＦパルス信号の双方にこのリカバリー電流が流れるため、前述の「ハイサイド内蔵の“Ｒ．Ｓフリップフロップ”に同時に誤信号が入ることを論理回路的に排除したロジックフイルタ方式」で理論的に誤動作を防止できなければならないが、実際はＯＮパルスレベルシフトＨＶＭＯＳとＯＦＦパルスレベルシフトＨＶＭＯＳに存在する寄生容量に差があるため、その誤動作マージンにも差が生じてくる。そのため負ノイズによる誤動作が発生し、またその発生するタイミングはノイズ印加時ではなく、その回復過程(スイッチングパルスより短い時間)であると考えられている。
【００１２】
図１１に負ノイズ印加後に流れるリカバリー電流を再掲したが、この図でわかるように、リカバリー電流と通常のスイッチング電流波形とは異なる。つまり、レベルシフト信号の dv/dt はリカバリー電流によって生じる誤信号の dv/dt より極めて大きいため、ＯＮパルス、ＯＦＦパルスそれぞれのレベルシフト信号に２種類のしきい値をもつ受動回路を内蔵することにより、図１１の下図に示すように両信号は区別される。それを実施するための形態については以下詳しく述べる。
【００１３】
実施形態１
図１は本発明の１実施形態を示した回路図であり、ＨＶＩＣ内部のレベルシフト部からハイサイド出力までを示している。パルス生成部(図１２)よりのＯＮパルス、ＯＦＦパルスはそれぞれオンパルスレベルシフト用ＨＶＭＯＳ１、オフパルスレベルシフト用ＨＶＭＯＳ２のゲートに入力される。オンパルスレベルシフト用ＨＶＭＯＳ１のドレインは直列接続の抵抗３、４を通じてＶＢに接続され、オフパルスレベルシフト用ＨＶＭＯＳ２のドレインは直列接続の抵抗５、６を通じてＶＢに接続される。
【００１４】
スプリットしたドレイン側の抵抗３の両端の信号がＮＯＴを通じてロジックフイルタ７へＡon、Ｂon信号として供給され、又、スプリットしたドレイン側の抵抗５の両端の信号もＮＯＴを通じてロジックフイルタ７へＡoff、Ｂoff信号として供給される。このように、Ａon、Ａoff信号と、それより電位の低いＢon、Ｂoff信号の２組がロジックフイルタ７に取り込まれる。ロジックフイルタ７の後段には従来例と同様にＲ．Ｓフリップフロップ回路８等が接続される。
【００１５】
スイッチング信号が供給された場合は、図１１からわかるように、Ａon、ＢonおよびＡoff、Ｂoffのそれぞれの信号はほぼ同期しているが、上述したリカバリー電流が流れた場合には、Ｂon、Ｂoffの信号はＡon、Ａoffに比べ長くなる。このことをロジックフイルタ７で検知することによりリカバリー電流が流れたかを検出し、Ｒ．Ｓフリップフロップ回路８にリカバリー電流の有無を確認して正常な信号を出力する。その信号をＨＶＩＣ出力段９に伝達し、当ＨＶＩＣから駆動信号として出力される。
【００１６】
実施形態２
図２は本発明の１実施形態を示した回路図であり、図１と比較してレベルシフト部のみ異なる。オンパルスレベルシフト用ＨＶＭＯＳ１のドレインは抵抗１０を通じてＶＢに接続され、オフパルスレベルシフト用ＨＶＭＯＳ２のドレインは抵抗１１を通じてＶＢに接続されている。そして、オンパルスレベルシフト用ＨＶＭＯＳ１のドレインはＮＯＴ１およびＮＯＴ２を通じてロジックフイルタ７に接続され、Ａon、Ｂon信号として供給される。また、オフパルスレベルシフト用ＨＶＭＯＳ２のドレインはＮＯＴ３およびＮＯＴ４を通じてロジックフイルタ７に接続され、Ａoff、Ｂoff信号として供給される。
【００１７】
ここで、ＮＯＴ１およびＮＯＴ３に対し、ＮＯＴ２およびＮＯＴ４のしきい値Ｖthが高く（ＶＳ基準で）なっている。このように、各ドレインの電位を異なる２つのしきい値で検出するため、流れた電流を２段階で検出でき、図１の場合と同様に、流れた電流がスイッチングパルスによるものか、リカバリー電流によるものかを識別でき、よって、リカバリー電流による誤動作をなくすことができる。
【００１８】
この回路構成では、レベルシフト用の抵抗が従来例と同様、２個で済むため、パターン面積を小さくでき、低コスト化が図れる。
【００１９】
実施形態３
図１および図２におけるロジックフイルタ７を実施するための第１の回路７１を図３に示している。Ａon信号はＡＮＤ１の一方の入力部に入力されると共に、ＮＯＴ５を通じてＮＡＮＤ１の一方の入力部に入力され、他方の入力部にはＢon信号が入力される。このＮＡＮＤ１の出力は前記ＡＮＤ１の他方の入力部に入力される。
【００２０】
そして、Ａoff信号はＡＮＤ２の一方の入力部に入力されると共に、ＮＯＴ６を通じてＮＡＮＤ２の一方の入力部に入力され、他方の入力部にはＢoff信号が入力される。このＮＡＮＤ２の出力は前記ＡＮＤ２の他方の入力部に入力される。ＡＮＤ１およびＡＮＤ２の出力はＲ．Ｓフリップフロップ８のＳおよびＲ端子に入力される。
【００２１】
この回路構成において、スイッチング時はＡonとＢonとＡoffとＢoffはほぼ同期しているため、Ｒ．Ｓフリップフロップ回路８には、ＡonとＡoffの信号が入力され、ハイサイド出力(ＨＯ)はスイッチングするが、リカバリー電流が流れている時はＡＮＤ１が“Ｌ”を出力するため、Ｒ．Ｓフリップフロップ回路８のＳ端子には常に“Ｌ”が入力され、前回の状態を保持している。従って、これによって誤動作が発生する負ノイズ印加後のスイッチングパルス幅よりも長い時間流れるリカバリー電流による誤動作を防ぐことができる。
【００２２】
実施形態４
図１および図２におけるロジックフイルタ７を実施するための第２の回路７２を図４に示している。この図４において図３と異なるのは、Ｒ．Ｓフリップフロップ回路８の出力、Ｑ、Ｑ(本文中ではオーバーラインに替えてアンダーラインを採用)をＮＡＮＤ２、ＮＡＮＤ１の第３の入力部にそれぞれフィードバックさせている点である。このようにフィードバックさせることにより、リカバリー電流検出信号(ＮＡＮＤ出力)を有効にするか無効にするかを決定している。この回路構成では、リカバリー電流の誤検出の影響を実施形態３の場合よりも少なくすることができる。
【００２３】
実施形態５
図１および図２におけるロジックフイルタ７を実施するための第３の回路７３を図５に示している。Ａon信号はＯＲ１の一方の入力部に入力されると共に、ＮＯＴ５を通じてＡＮＤ１の一方の入力部に入力され、他方の入力部にはＢon信号が入力される。Ａoff信号はＯＲ２の一方の入力部に入力されると共に、ＮＯＴ６を通じてＡＮＤ２の一方の入力部に入力され、他方の入力部にはＢoff信号が入力される。
【００２４】
ＡＮＤ１の出力はＡＮＤ３の一方の入力部に入力されると共に、ＡＮＤ４の一方の入力部に入力され、ＡＮＤ２の出力はＡＮＤ３の他方の入力部に入力されると共に、ＡＮＤ５の一方の入力部に入力される。ＡＮＤ３の出力はＡＮＤ４およびＡＮＤ５のそれぞれの他方の入力部に入力される。ＡＮＤ４及びＡＮＤ５の出力はそれぞれＯＲ２およびＯＲ１のそれぞれ他方の入力部に入力される。ＯＲ１およびＯＲ２の出力はＲ．Ｓフリップフロツプ８のＳ端子およびＲ端子に入力される。
【００２５】
上述の実施形態３および４は、リカバリー電流を検出した場合、検出した方の信号(オンパルス側でリカバリー電流を検出すればＯＮパルス信号をすべて無効にし、ＯＦＦパルスの場合も同様)をマスクするという方法であったのに対し、この実施形態では、リカバリー電流は本来ＯＮ側、ＯＦＦ側双方に発生し、その微妙なしきい値、寄生容量等の差からリカバリー電流信号の長いパルス側が誤動作を起こしていると考えられるため、リカバリー電流を長く検出した方のパルスとは反対のパルスに強制的に信号を入力し動作させるという方法である(例えばＯＮパルス側のリカバリー電流が長く検出された場合、その時点でＲ．Ｓフリップフロップ回路８のＳ端子に信号が入力されたとして、その後すぐにＯＦＦパルスを強制的にＲ．Ｓフリップフロップ回路８のＲ端子に入力する)。
【００２６】
上記実施形態３および４は、誤動作そのものの発生を無くすものであったが、この実施形態は、誤動作が生じても直ぐに復帰させるというものである。
【００２７】
実施形態６
図１および図２におけるロジックフイルタ７を実施するための第４の回路７４を図６に示している。この図６において図５と異なるのは、Ｒ．Ｓフリップフロップ回路８の出力、Ｑ、ＱをＡＮＤ５、ＡＮＤ４の第３の入力部にそれぞれフィードバックさせている点である。このようにフィードバックさせることにより、リカバリー電流検出信号(ＮＡＮＤ出力)を有効にするか無効にするかを決定している。この回路構成では、リカバリー電流の誤検出の影響を実施形態３の場合よりも少なくすることができる。
【００２８】
実施形態７
図１および図２におけるロジックフイルタ７を実施するための第５の回路７５を図７に示している。Ａon信号はＡＮＤ１の一方の入力部に入力されると共に、ＮＯＴ５を通じてＮＡＮＤ１の一方の入力部に入力され、他方の入力部にはＢon信号が入力される。このＮＡＮＤ１の出力は前記ＡＮＤ１の他方の入力部に入力される。そして、ＡＮＤ１の出力はＲ．Ｓフリップフロップ８のＳ端子に入力され、Ｒ端子にはＡoff信号が入力される。
【００２９】
この実施形態は実施形態３(図３)と比較してわかるように、ＯＦＦパルス側のリカバリー電流検出による誤動作対策回路が削除されている。これは、１相ハーフブリッジドライバ等の場合、その最低動作条件として短絡さえしなければ良いというアプリケーションもあるため、そのような場合に極力不用な回路を削除したものである。これによって実施形態３と比較して部品点数を減らすことができ、コストを下げることが可能となる。
【００３０】
実施形態８
図１および図２におけるロジックフイルタ７を実施するための第６の回路７６を図８に示している。この実施形態は実施形態４(図４)のＯＦＦパルス側のリカバリー電流検出による誤動作対策回路を削除したものである。これは、１相ハーフブリッジドライバ等の場合、その最低動作条件として短絡さえしなければ良いというアプリケーションもあるため、そのような場合に極力不用な回路を削除したものである。これによって実施形態４と比較して部品点数を減らすことができ、コストを下げることが可能となる。
【００３１】
実施形態９
図１および図２におけるロジックフイルタ７を実施するための第７回路７８を図９に示している。Ａon信号はＲ．Ｓフリップフロツプ８のＳ端子に入力されると共に、ＮＯＴ８を通じてＡＮＤ７の一方の入力部に入力され、他方の入力部にはＢon信号が入力される。Ａoff信号はＯＲ３の一方の入力部に入力されると共に、ＮＯＴ９を通じてＡＮＤ８の一方の入力部に入力され、他方の入力部にはＢoff信号が入力される。
【００３２】
ＡＮＤ７の出力はＡＮＤ９の一方の入力部に入力されると共に、ＡＮＤ１０の一方の入力部に入力され、ＡＮＤ８の出力はＡＮＤ９の他方の入力部に入力される。ＡＮＤ９の出力はＡＮＤ１０の他方の入力部に入力される。ＡＮＤ１０の出力はそれぞれＯＲ３の他方の入力部に入力される。ＯＲ３の出力はＲ．Ｓフリップフロツプ８のＲ端子に入力される。
【００３３】
この実施形態は実施形態５(図５)と比較してわかるように、リカバリー電流検出時にＯＮパルスを強制的にＲ．Ｓフリップフロツプ８のＳ端子に入力する部分を削除したものである。これは、１相ハーフブリッジドライバ等の場合、その最低動作条件として短絡さえしなければ良いというアプリケーションもあるため、そのような場合に極力不用な回路を削除したものである。これによって実施形態５と比較して部品点数を減らすことができ、コストを下げることが可能となる。
【００３４】
実施形態１０
図１および図２におけるロジックフイルタ７を実施するための第８回路７９を図１０に示している。この実施形態は、実施形態６(図６)のリカバリー電流検出時にＯＮパルスを強制的にＲ．Ｓフリップフロツプ８のＳ端子に入力する部分を削除したものである。これは、１相ハーフブリッジドライバ等の場合、その最低動作条件として短絡さえしなければ良いというアプリケーションもあるため、そのような場合に極力不用な回路を削除したものである。これによって実施形態６と比較して部品点数を減らすことができ、コストを下げることが可能となる。
【００３５】
【発明の効果】
この発明の請求項１によれば、レベルシフト回路において、スイッチＯＮ用のレベルシフト用抵抗およびスイッチＯＦＦ用のレベルシフト抵抗をそれぞれ２つにスプリットし、それぞれの一方の抵抗の両端の電位をＡon、ＢonおよびＡoff、Ｂoff信号として取り出し、Ａon、ＡoffよりもＢon、Ｂoffの出力期間が長い場合には、リカバリー信号の検出と判定して異常信号を出力しない手段を備えたため、リカバリー信号に基づく誤動作を回避できる。
【００３６】
この発明の請求項２によれば、ＨＶＩＣにおけるハイサイド部のレベルシフト回路において、スイッチＯＮ用のレベルシフト用抵抗(10)の一端から電圧検出手段(1)および(2)を通じてＡon、Ｂon信号として取り出し、そしてスイッチＯＦＦ用のレベルシフト用抵抗(11)の一端から、前記電圧検出手段(1)および(2)のしきい値よりも高いしきい値を有する電圧検出手段(3)および(4)を通じてＡoff、Ｂoff信号として取り出すようにし、Ａon、ＡoffよりもＢon、Ｂoffの出力期間が長い場合には、リカバリー信号の検出と判定して異常信号を出力しない手段を備えたため、リカバリー信号に基づく誤動作を回避できる。
【図面の簡単な説明】
【図１】  この発明の第１実施形態を示した半導体装置の回路図
【図２】  この発明の第２実施形態を示した半導体装置の回路図
【図３】  図１および図２のロジックフイルタ部における第１の回路例を示した図
【図４】  図１および図２のロジックフイルタ部における第２の回路例を示した図
【図５】  図１および図２のロジックフイルタ部における第３の回路例を示した図
【図６】  図１および図２のロジックフイルタ部における第４の回路例を示した図
【図７】  図１および図２のロジックフイルタ部における第５の回路例を示した図
【図８】  図１および図２のロジックフイルタ部における第６の回路例を示した図
【図９】  図１および図２のロジックフイルタ部における第７の回路例を示した図
【図１０】  図１および図２のロジックフイルタ部における第８の回路例を示した図
【図１１】  スイッチング信号リカバリー電流との信号波形を示した図
【図１２】  従来の半導体装置の回路図
【図１３】  スイッチング信号リカバリー電流との信号波形を示した図
【図１４】  ロジックフイルタ部の詳細を示した回路図
【符号の説明】
１  オンパルスシフトレベル用ＨＶＩＣ、２  オフパルスシフトレベル用ＨＶＩＣ、３、４、、５、６  抵抗、７  ロジックフイルタ、８  Ｒ．Ｓフリップフロップ回路、９  ＨＶＩＣ出力段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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