(57)【特許請求の範囲】
【請求項１】
半導体基板上にＣｕを含む第１の導電膜を形成する工程と、前記第１の導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に所定の形状にパターニングされたレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記絶縁膜に開口部を形成する工程と、前記半導体基板温度を１２０℃以下として前記レジスト膜を、酸素プラズマ処理により除去すると同時に前記開口部内の前記第１の導電膜の表面にＣｕＯを含む酸化防止層を形成する工程と、前記酸化防止層を除去する工程と、前記第１の導電膜上に第２の導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にＣｕを含む第１の導電膜を形成する工程と、前記第１の導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に所定の形状にパターニングされたレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記絶縁膜に開口部を形成する工程と、前記レジスト膜を、圧力が４０Ｐａ以下の酸素プラズマ処理により除去すると同時に前記開口部内の前記第１の導電膜の表面にＣｕＯを含む酸化防止層を形成する工程と、前記酸化防止層を除去する工程と、前記第１の導電膜上に第２の導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に第１の導電膜を形成する工程と、前記第１の導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に所定の形状にパターニングされたレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記絶縁膜に開口部を形成する工程と、前記開口部内の前記第１の導電膜の表面に酸化防止層を形成する工程と、前記酸化防止層を形成した後前記レジスト膜を除去する工程と、前記酸化防止層を除去することによって前記第１の導電膜の表面を露出する工程と、前記第１の導電膜上に第２の導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記酸化防止層を形成する工程および前記レジスト膜を除去する工程がそれぞれ酸素プラズマ処理により行われ、前記第１の導電膜の表面に酸化防止層を形成する工程における基板温度は、前記レジスト膜を除去する工程における基板温度よりも低いことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記酸化防止層を形成する工程および前記レジスト膜を除去する工程がそれぞれ酸素プラズマ処理により行われ、前記第１の導電膜の表面に酸化防止層を形成する工程における酸素プラズマの圧力は、前記レジスト膜を除去する工程における酸素プラズマの圧力よりも低いことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
前記酸化防止層を形成する工程が前記第１の導電膜に対する反応性イオン処理により行われ、前記レジスト膜を除去する工程が酸素プラズマ処理により行われることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項７】
前記第１の導電膜がＣｕを含み、前記酸化防止層がＣｕＯを含むことを特徴とする請求項３ないし請求項６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に半導体装置の配線の形成方法に関するものである。
【０００２】
【従来の技術】
近年、半導体素子における配線材料に銅が用いられるようになってきた。その加工工程ではドライエッチング技術を用いて配線溝を形成し、配線材料を埋め込むダマシン法が用いられている（例えば特許文献１参照）。
【０００３】
以下、図８を参照しながら従来の半導体装置における配線の形成方法を説明する。
【０００４】
図８（ａ）〜（ｄ）は、従来の半導体装置の工程断面図である。
【０００５】
まず、図８（ａ）に示すように、シリコンからなる半導体基板１０１上にシリコン酸化膜１０２を形成し、このシリコン酸化膜１０２に埋め込まれる形態で、銅で構成される第１の導電膜１０３を形成する。続いて、シリコン酸化膜１０２および第１の導電膜１０３上に絶縁膜１０４、開口部１０５ａを有するレジスト膜１０５を順次形成する。
【０００６】
次に、図８（ｂ）に示すように、レジスト膜１０５をマスクとして絶縁膜１０４に対するプラズマドライエッチングを行って、絶縁膜１０４に開口部１０４ａを形成することにより第１の導電膜１０３の表面を露出させる。プラズマドライエッチングには、平行平板型ＲＩＥ装置を用い、エッチングガスであるＣＦ4の流量を５０ｓｃｃｍ、エッチング堆積物の制御ガスであるＯ2の流量を１０ｓｃｃｍ、基板温度を２５℃、ＲＦ出力を１０００Ｗ、チャンバー内の圧力を５Ｐａとする。
【０００７】
次に、図８（ｃ）に示すように、酸素ガスを用いたアッシングによりレジスト膜１０５を除去する。この工程では、マイクロ波プラズマアッシング装置を用い、酸素ガス流量を１０００ｓｃｃｍ、マイクロ波出力を２０００Ｗ、放電時間を約１分間、基板温度を約２５０℃、圧力を約１００Ｐａとしている。このアッシングにより、第１の導電膜１０３の表面に厚さ約４０ｎｍの酸化銅層１０３ａが形成される。
【０００８】
次に、図８（ｄ）に示すように、フッ化アンモニウムを含む有機酸洗浄、およびＡｒスパッタでアッシング時に生成した酸化銅層１０３ａを除去した後、絶縁膜１０４上に、開口部１０４ａの内部を含めて第２の導電膜１０６を形成する。
【０００９】
【特許文献１】
特開２００１−１９６３７１号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置の製造方法では、第１の導電膜１０３の表面に形成された酸化銅層１０３ａの厚さが約４０ｎｍと比較的厚く形成されてしまうため、有機酸洗浄やＡｒスパッタでは酸化銅層１０３ａを除去しきれず、図８（ｄ）に示すように、最終的に第１の導電膜１０３と第２の導電膜１０６との間に介在してしまう。そのため、第１の導電膜のコンタクト抵抗が高くなってしまう、或いは、コンタクト抵抗がばらつくといった問題があった。
【００１１】
本発明は、第１の導電膜１０３の表面に形成されてしまう酸化銅層１０３ａの厚みの増大を防ぐことにより、第１の導電膜１０３と第２の導電膜１０６との間のコンタクト抵抗を低減すること、およびそのコンタクト抵抗のばらつきを低減することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に第１の導電膜を形成する工程と、前記第１の導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に所定の形状にパターニングされたレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記絶縁膜に開口部を形成する工程と、前記第１の導電膜の表面に酸化防止層を形成する工程と、前記レジスト膜を除去する工程と、前記第１の導電膜上に第２の導電膜を形成する工程とを有するものである。
【００１３】
この発明の構成によれば、第１の導電膜の表面に形成された酸化防止層の存在により、レジスト膜を除去する工程における第１の導電膜の酸化が抑制されるので、酸化銅層１０３ａが厚くなりすぎず、酸化銅層１０３ａの除去を確実に行うことができる。
【００１４】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１に係る半導体装置の製造方法について図面を参照しながら説明する。
【００１５】
図１（ａ）〜図１（ｄ）は、本発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【００１６】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１１上にシリコン酸化膜１２を形成し、このシリコン酸化膜１２に埋め込まれる形態で、銅で構成される第１の導電膜１３を形成する。続いて、シリコン酸化膜１２および第１の導電膜１３上にシリコン窒化膜で構成される絶縁膜１４、開口部１５ａを有するレジスト膜１５を順次形成する。
【００１７】
次に、図１（ｂ）に示すように、レジスト膜１５をマスクとして絶縁膜１４に対するプラズマドライエッチングを行って、絶縁膜１４に開口部１４ａを形成することにより第１の導電膜１３の表面を露出させる。このプラズマドライエッチングには、平行平板型ＲＩＥ装置を用い、エッチングガスであるＣＦ4の流量を５０ｓｃｃｍ、エッチング堆積物の制御ガスであるＯ2の流量を１０ｓｃｃｍ、基板温度を２５℃、ＲＦ出力を１０００Ｗ、チャンバー内の圧力を５Ｐａとする。
【００１８】
次に、図１（ｃ）に示すように、酸素ガスを用いたアッシングによりレジスト膜１５を除去する。この工程では、マイクロ波プラズマアッシング装置を用い、酸素ガス流量を３００ｓｃｃｍ、マイクロ波出力を２０００Ｗ、放電時間を約３分間、基板温度を約２５℃、圧力を約５Ｐａとした。このアッシングにより第１の導電膜１３の表面に形成される酸化銅層１３ａについては後述するが、厚さは約５ｎｍと薄い。
【００１９】
次に、フッ化アンモニウムを含む有機酸薬液による洗浄、およびＡｒスパッタにより酸化銅層１３ａを除去した後、図１（ｄ）に示すように、絶縁膜１４上および開口部１４ａの内部に銅で構成された第２の導電膜１６を形成する。以後、必要に応じて第３、第４の導電膜（図示せず）、及びパッシベーション膜（図示せず）等を形成することにより半導体装置を完成させる。
【００２０】
次に、図１（ｃ）に示したアッシング工程において形成された酸化銅層１３ａについて詳述する。
【００２１】
まず、本発明において形成される酸化銅層１３ａと従来の半導体装置の製造方法において形成される酸化銅層１３ａの組成の違いについて説明する。
【００２２】
図２は、アッシングによりレジスト膜１５を除去した後の酸化銅層１３ａの表面のＸＰＳスペクトルを示している。一般的に、Ｃｕの酸化形態としては、銅と酸素との組成比が２：１のＣｕ2Ｏと、銅と酸素との組成比が１：１のＣｕＯが存在するが、従来のような高温、高圧でのアッシングの後にはＣｕ2Ｏを主成分とした酸化銅層１０３ａが形成され（ａ）、本発明のような低温又は低圧条件でのアッシングでは、ＣｕＯを主成分とした酸化銅層１３ａが形成される（ｂ）。これは、高温、高圧条件では熱反応によってＣｕが酸化し、酸素が欠乏した状態であるＣｕ2Ｏが主として形成されるのに対し、低温又は低圧条件では半導体基板１１とアースとのカップリングによって酸素イオンが強制的に第１の導電膜１３の表面に打ち込まれるため、第１の導電膜１３の表面には酸素リッチなＣｕＯが形成されるためである。
【００２３】
次に、本発明において形成される酸化銅層１３ａと従来の半導体装置の製造方法において形成される酸化銅層１０３ａの成分の違いに起因する酸化銅層の膜厚の違いについて説明する。
【００２４】
図３は、アッシング時間と酸化銅層１３ａの膜厚との関係を示している。従来の半導体装置の製造方法において形成されるＣｕ2Ｏを主成分とする酸化銅層１０３ａは、アッシング時間が長くなるにつれ膜厚が増加する。
【００２５】
一方、本発明において形成されるＣｕＯ層を主成分とする酸化銅層１３ａは、アッシング直後に５ｎｍ程度のＣｕが酸化してＣｕＯとなるが、その後アッシングを継続して行っても酸化が進行しないことが確認された。これは、ＣｕＯ層を主成分とする酸化銅層１３ａは不動態であり、その下の第１の導電膜１３を酸化させない酸化防止層として働くためであると考えられる。このような薄い酸化銅層１３ａは、フッ化アンモニウムを含む薬液やＡｒスパッタで容易に除去することができる。
【００２６】
図４は、アッシング時の圧力と生成した酸化銅全体に対するＣｕＯの含有比率との関係を示している。圧力が４０Ｐａを超えると酸素イオンは散乱されるため酸素イオン運動エネルギーが減少し、第１の導電膜１３の表面への打ち込み量が減少して、ＣｕＯの生成比率は低いが、圧力が４０Ｐａ以下であればＣｕＯの生成比率が向上する。なお圧力の好ましい下限値は特に無いが、１Ｐａ以上であればレジスト膜１５のアッシングは充分に可能である。
【００２７】
図５は、基板温度と生成した酸化銅全体に対するＣｕＯの生成比率との関係を示している。基板温度が１２０℃を超えると熱反応が促進されＣｕ2Ｏが急激に形成されるため、ＣｕＯの形成比率は低いが、１２０℃以下のときはＣｕＯの形成比率が増加する。なお特に下限値は無いが、装置を複雑化させないためには基板温度を０℃以上とすることが望ましい。
【００２８】
以上のように、実施の形態１によると、１２０℃以下または４０Ｐａ以下であればＣｕＯの生成比率が向上してレジストアッシングと同時に酸化防止層を形成することができ、第１の導電膜１３の露出部分における酸化の進行を防止できる。
【００２９】
図６は本発明にかかる半導体装置における第１の導電膜１３と第２の導電膜１６とのコンタクト１５個分のコンタクト抵抗の測定値と、従来の半導体装置におけるコンタクト１５個分のコンタクト抵抗の測定値とをそれぞれ表示したものである。図６から、本発明によりコンタクト抵抗が低減され、また、コンタクト抵抗のばらつきが少なくなっていることがわかる。
【００３０】
なお、従来、レジスト膜１０５のアッシングが高温、高圧条件下で行われていたのは、アッシング工程にかかる時間をより短くするためであり、レジスト膜１０５の除去というアッシング本来の目的を達成するためには当然に採用される自然な条件であるといえる。
【００３１】
一方、本実施の形態にかかる低温又は低圧条件下でのアッシングは、レジスト膜１５の除去という目的だけに着目するとスループットをわざわざ落とすようなものであるため通常は採用し得ない方法であるが、低温又は低圧条件とすることにより第１の導電膜１３の表面にＣｕＯを形成し、これを除去した後に第２の導電膜１６を形成した結果、第１の導電膜１３と第２の導電膜１６との間のコンタクト抵抗を大幅に低減できるという格別な成果を得るに至ったものである。
【００３２】
なお、図１（ｃ）に示したアッシング工程においては、マイクロ波プラズマアッシング装置を用い、半導体基板１１とアースとのカップリングによるイオン引き込み効果を用いたが、他方式のアッシング装置でも同様の効果が期待できる。さらに、イオンエネルギーを制御できるバイアス電力印加型の設備を用いれば、さらにコンタクト抵抗が低減され、また、コンタクト抵抗のばらつきが低減できると考えられる。
【００３３】
（実施の形態２）
次に、本発明の実施の形態２に係る半導体装置の製造方法について図７を参照しながら説明する。
【００３４】
図７（ａ）〜図７（ｅ）は、本発明の実施の形態２に係る半導体装置の製造方法を示す工程断面図である。実施の形態１に係る半導体装置の製造方法との違いは、実施の形態１に係る半導体装置の製造方法では第１の導電膜１１の表面に酸化防止層（酸化銅層１３ａ）を形成する工程が、レジスト膜１５を除去する工程と同時に行われているが、実施の形態２では、これらの工程が個別に行われている点にある。以下、その詳細について説明する。
【００３５】
まず、図７（ａ）に示すように、シリコンからなる半導体基板２１上にシリコン酸化膜２２を形成し、このシリコン酸化膜２２に埋め込まれる形態で、銅で構成される第１の導電膜２３を形成する。続いて、シリコン酸化膜２２および第１の導電膜２３上にシリコン窒化膜で構成される絶縁膜２４、開口部２５ａを有するレジスト膜２５を順次形成する。
【００３６】
次に、図７（ｂ）に示すように、レジスト膜２５をマスクとして絶縁膜２４に対するプラズマドライエッチングを行って、絶縁膜２４に開口部２４ａを形成することにより第１の導電膜２３の表面を露出させる。プラズマドライエッチングには、平行平板型ＲＩＥ装置を用い、エッチングガスであるＣＦ4の流量を５０ｓｃｃｍ、エッチング堆積物の制御ガスであるＯ2の流量を１０ｓｃｃｍ、基板温度を２５℃、ＲＦ出力を１０００Ｗ、チャンバー内の圧力を５Ｐａとする。
【００３７】
引き続き同一のチャンバー内で、酸素ガスの流量を約３００ｓｃｃｍ、ＲＦ出力を２００Ｗ、放電時間を約１０秒間、基板温度を２５℃、チャンバー圧力を５Ｐａとして酸素プラズマ処理を行うことにより、図７（ｃ）に示すように第１の導電膜２３の表面にＣｕＯで構成された厚さ約５ｎｍの酸化防止層である酸化銅層２３ａを形成する。この酸化銅層２３ａは不動態であるため、実施の形態１の場合と同様に酸化銅層２３ａはこれ以上厚くならない。
【００３８】
次に、図７（ｄ）に示すように、酸素ガスを用いたアッシングによりレジスト膜２５を除去する。この工程では、マイクロ波プラズマアッシング装置を用い、酸素ガス流量を１０００ｓｃｃｍ、マイクロ波出力を２０００Ｗ、基板温度を約２５０℃、圧力を約１００Ｐａとした。実施の形態１の場合とは異なり、アッシングによりレジスト膜２５を除去する工程の前に、既に酸化防止層である酸化銅層２３ａが形成されているため、高温高圧下でレジスト膜２５のアッシングを行うことができ、放電時間は約１分間と短縮されている。
【００３９】
次に、フッ化アンモニウムを含む有機酸薬液による洗浄、およびＡｒスパッタにより酸化銅層２３ａを除去した後、図７（ｅ）に示すように、絶縁膜２４上および開口部２４ａの内部に銅で構成された第２の導電膜２６を形成する。以後、必要に応じて第３、第４の導電膜（図示せず）、又はパッシベーション膜（図示せず）等を形成することにより半導体装置を完成させる。
【００４０】
以上のように、実施の形態２では、コンタクト抵抗が低減され、コンタクト抵抗のばらつきが少なくなるという実施の形態１による効果に加え、レジスト膜２５を除去する工程の前に、酸化銅層２３ａが既に形成されているため、高温高圧下のアッシングにより高スループットでレジスト膜２５の除去を行うことができる。
【００４１】
また、図７（ｂ）で説明したドライエッチング装置と同一チャンバーで、図７（ｃ）で説明した酸素プラズマ処理を行うため、開口部２４ａが途中で大気にさらされることが無く、第１の導電膜２３の表面酸化を防止できる。
【００４２】
なお、本実施の形態において、第１の導電膜２３の表面にＣｕＯで構成された酸化防止層である酸化銅層２３ａを予め形成する手段として平行平板型ＲＩＥ装置を用いた場合について説明したが、実施の形態１と同様に、アッシング装置を用いて低温または低圧の条件下において酸化銅層２３ａを形成する手段を用いてもよい。この場合は、第１の導電膜２３の表面に酸化防止層が形成された後に、アッシング装置を高温高圧条件で動作させ、短時間でレジスト膜２５のアッシングを行うこととなる。
【００４３】
【発明の効果】
本発明の半導体装置の製造方法によれば、第１の導電膜の表面に形成された酸化防止層の存在により、レジスト膜を除去する工程における第１の導電膜の酸化が抑制されるので、第１の導電膜と第２の導電膜とのコンタクト抵抗を低減でき、また、コンタクト抵抗のばらつきを抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の製造方法を示す工程断面図
【図２】同実施の形態にかかる半導体装置の第１の導電膜表面のＸＰＳスペクトルを示す図
【図３】同実施の形態の半導体装置の製造方法にかかる、アッシング時間とＣｕ酸化量の関係を示す図
【図４】同実施の形態の半導体装置の製造方法にかかる、圧力とＣｕＯの形成比率との関係を示す図
【図５】同実施の形態の半導体装置の製造方法にかかる、基板温度とＣｕＯの形成比率との関係を示す図
【図６】同実施の形態の半導体装置のコンタクト抵抗を示す図
【図７】本発明の実施の形態２における半導体装置の製造方法を示す工程断面図
【図８】従来の半導体装置の製造方法を示す工程断面図
【符号の説明】
１１  半導体基板
１２  シリコン酸化膜
１３  第１の導電膜
１３ａ  酸化銅層
１４  絶縁膜
１４ａ  開口部
１５  レジスト膜
１５ａ  開口部
１６  第２の導電膜
２１  半導体基板
２２  シリコン酸化膜
２３  第１の導電膜
２３ａ  酸化銅層
２４  絶縁膜
２４ａ  開口部
２５  レジスト膜
２５ａ  開口部
２６  第２の導電膜
１０１  半導体基板
１０２  シリコン酸化膜
１０３  第１の導電膜
１０３ａ  酸化銅層
１０４  絶縁膜
１０４ａ  開口部
１０５  レジスト膜
１０５ａ  開口部
１０６  第２の導電膜
【図１】
0003674612.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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