(57)【特許請求の範囲】
【請求項１】
閾値電圧の低い複数の第１のトランジスタによって構成され、入力端に入力信号が供給される第１の論理回路と、前記第１の論理回路の電源端子と電源線の相互間に接続され、ゲートに制御信号が供給される前記第１のトランジスタより閾値電圧の高い第２のトランジスタとを有し、前記制御信号により電源が供給された動作状態と、電源が遮断されたリーク低減状態とが切替えられる組合せ回路と、
前記制御信号とクロック信号が入力端に供給され、前記制御信号と前記クロック信号が共に第１の論理レベルのとき、前記クロック信号が第１の論理レベル間出力信号を出力する第２の論理回路と、
データ入力端が前記組合せ回路の出力端に接続され、クロック信号入力端が前記第２の論理回路の出力端に接続され、前記第２の論理回路から前記出力信号が供給されたとき、前記組合せ回路の出力信号を取り込むフリップフロップ回路と
を具備することを特徴とする半導体集積回路。
【請求項２】
前記制御信号は、前記クロック信号の１サイクルと同一のパルス幅を有し、前記クロック信号の立ち上がりより早く立ち上がることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
第１の制御信号とクロック信号が入力端に供給され、前記第１の制御信号と前記クロック信号が共に第１の論理レベルのとき、前記クロック信号が第１の論理レベル間出力信号を出力する第１の論理回路と、
データ入力端に入力信号が供給され、クロック信号入力端に前記第１の論理回路の出力信号が供給されるフリップフロップ回路と、
閾値電圧の低い複数の第１のトランジスタによって構成され、入力端に前記フリップフロップ回路の出力信号が供給される第２の論理回路と、前記第２の論理回路の電源端子と電源線の相互間に接続され、閾値電圧が前記第１のトランジスタより高い第２のトランジスタとを有し、前記フリップフロップ回路が第１の論理回路の出力信号により前記入力信号を取り込むとき、前記第２のトランジスタのゲートに前記クロック信号の１サイクルの周期を有する第２の制御信号が供給され電源が供給された動作状態となる組合せ回路と
を具備することを特徴とする半導体集積回路。
【請求項４】
前記第１の制御信号とクロック信号が供給され、前記第２の制御信号を出力する第３の論理回路と、
前記組合せ回路は、前記第２の論理回路の出力端に接続され、前記第３の論理回路から出力される前記第２の制御信号に応じて前記第２のトランジスタがオフされる時、前記第２の論理回路の出力信号を保持する保持回路を具備することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記組合せ回路は、前記第２の論理回路に並列接続され、常時電源が供給される閾値電圧が前記第１のトランジスタより高い複数の第３のトランジスタにより構成されたバイパス回路を具備することを特徴とする請求項３記載の半導体集積回路。
【請求項６】
第１の制御信号とクロック信号が入力端に供給され、前記第１の制御信号と前記クロック信号が共に第１の論理レベルのとき、前記クロック信号が第１の論理レベル間出力信号を出力する第１の論理回路と、
データ入力端に第１の入力信号が供給され、クロック信号入力端に前記第１の論理回路の出力信号が供給される第１のフリップフロップ回路と、
第２の制御信号と前記クロック信号が入力端に供給され、前記第２の制御信号と前記クロック信号が共に第１の論理レベルのとき、前記クロック信号が第１の論理レベル間出力信号を出力する第２の論理回路と、
データ入力端に第２の入力信号が供給され、クロック信号入力端に前記第２の論理回路の出力信号が供給される第２のフリップフロップ回路と、
前記第１、第２の制御信号のいずれかとクロック信号が供給され、前記クロック信号の１サイクルの間第３の制御信号を出力する第３の論理回路と、
閾値電圧の低い複数の第１のトランジスタによって構成され、第１、第２の入力端に前記第１、第２のフリップフロップ回路の出力信号が供給される第４の論理回路と、前記第４の論理回路の電源端子と電源線の相互間に接続され、ゲートに前記第３の制御信号が供給される閾値電圧が前記第１のトランジスタより高い第２のトランジスタとを有し、前記第３の制御信号により電源が供給された動作状態と、電源が遮断されたリーク低減状態とが切替えられる組合せ回路と
を具備することを特徴とする半導体集積回路。
【請求項７】
待機状態を設定するスタンバイ信号と、
前記スタンバイ信号により前記制御信号を遮断する遮断回路をさらに具備することを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば携帯端末等のバッテリーにより駆動される電子機器に適用される半導体集積回路に関する。
【０００２】
【従来の技術】
プロセスの微細化及び電源電圧の低下に伴って、トランジスタの閾値電圧が低下されている。このように、閾値電圧を低下することにより、トランジスタを高速動作させることができる反面、スタンバイ時におけるトランジスタのリーク電流の増大が大きな問題となっている。
【０００３】
特に、携帯端末等のバッテリーにより駆動される電子機器に搭載されるＬＳＩでは、待ち受け時間を多く取る必要があるため、スタンバイ電流を削減することが重要となる。このスタンバイ電流を削減するため、従来ＭＴ（Multi Threshold）−ＣＭＯＳ回路を採用したり、スタンバイ時にＬＳＩの電源をオフとして停止中の電流を削減するという手段が採用されている。
【０００４】
図１３は、上記ＭＴ−ＣＭＯＳ回路の一例を示している。このＭＴ−ＣＭＯＳ回路は、低閾値電圧回路ブロック１と、ＰチャネルＭＯＳトランジスタＱ１、ＮチャネルＭＯＳトランジスタＱ２とにより構成されている。低閾値電圧回路ブロック１は、仮想電源線ＶＤＤ１と仮想接地線ＶＳＳ１との相互間に接続された閾値電圧の低い複数のトランジスタにより構成されている。すなわち、この低閾値電圧回路ブロック１は、図示せぬ複数の論理回路からなるセルを含んでいる。前記トランジスタＱ１は仮想電源線ＶＤＤ１と電源線ＶＤＤの相互間に接続され、前記トランジスタＱ２は仮想接地線ＶＳＳ１と接地線ＶＳＳの相互間に接続されている。これらトランジスタＱ２、Ｑ１は制御信号Ｅによりそれぞれ制御される。
【０００５】
アクティブ時（動作時）、制御信号Ｅが活性化されると、トランジスタＱ１、Ｑ２がオンする。このため、これらトランジスタＱ１、Ｑ２を介して低閾値電圧回路ブロック１に電源電圧が供給される。低閾値電圧回路ブロック１は閾値電圧の低いトランジスタにより構成されているため高速に動作する。
【０００６】
また、スタンバイ時、制御信号Ｅが非活性とされると、トランジスタＱ１、Ｑ２がオフする。このため、電源線ＶＤＤから接地線ＶＳＳに至るパスが遮断され、リーク電流の発生が防止される。
【０００７】
図１３に示すＭＴ−ＣＭＯＳ回路は、トランジスタＱ１、Ｑ２により低閾値電圧回路ブロック１全体に対する電源の供給を制御している。これに対して、論理回路中の一部のセルのみを閾値電圧の低いトランジスタにより構成することが考えられている。
【０００８】
図１４は、ゲート回路２内の例えばクリティカルパスを構成する斜線で示す論理回路と、ゲート回路２前後のフリップフロップ回路（いずれも斜線で示す）のみを閾値電圧の低いトランジスタにより構成した例を示している。このような構成とすることにより、低閾値電圧のトランジスタの数を削減することができるため、スタンバイ時のリーク電流を低減することができるとともに、高速動作が可能となる。
【０００９】
【発明が解決しようとする課題】
ところで、リーク電流は半導体チップあるいはゲート回路が停止しているときのみだけではなく、動作中においても流れている。近時、半導体集積回路の低消費電力化が進み、この動作中におけるリーク電流が本来の動作消費電流と比べて無視できない程に大きな割合を占めるようになってきている。
【００１０】
しかし、上記図１３、図１４に示す回路は、アクティブ時に低閾値電圧のトランジスタを介してリーク電流が流れる。アクティブ時のリーク電流を削減する手段としては、トランジスタの閾値電圧を高める以外に方法がない。しかし、閾値電圧を高く設定した場合、回路の動作速度が低下するため得策ではない。
【００１１】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、回路が動作している場合においても、リーク電流を削減することができ、消費電流を大幅に削減することが可能な半導体集積回路を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明は、回路が停止しているときにリーク電流を削減する手法を、動作している回路に適用することにより、動作時のリーク電流を削減することを可能としている。
【００１３】
本発明の半導体集積回路の第１の態様は、閾値電圧の低い複数の第１のトランジスタによって構成され、入力端に入力信号が供給される第１の論理回路と、前記第１の論理回路の電源端子と電源線の相互間に接続され、ゲートに制御信号が供給される前記第１のトランジスタより閾値電圧の高い第２のトランジスタとを有し、前記制御信号により電源が供給された動作状態と、電源が遮断されたリーク低減状態とが切替えられる組合せ回路と、前記制御信号とクロック信号が入力端に供給され、前記制御信号と前記クロック信号が共に第１の論理レベルのとき、前記クロック信号が第１の論理レベル間出力信号を出力する第２の論理回路と、データ入力端が前記組合せ回路の出力端に接続され、クロック信号入力端が前記第２の論理回路の出力端に接続され、前記第２の論理回路から前記出力信号が供給されたとき、前記組合せ回路の出力信号を取り込むフリップフロップ回路とを具備している。
【００１５】
本発明の半導体集積回路の第２の態様は、第１の制御信号とクロック信号が入力端に供給され、前記第１の制御信号と前記クロック信号が共に第１の論理レベルのとき、前記クロック信号が第１の論理レベル間出力信号を出力する第１の論理回路と、データ入力端に入力信号が供給され、クロック信号入力端に前記第１の論理回路の出力信号が供給されるフリップフロップ回路と、閾値電圧の低い複数の第１のトランジスタによって構成され、入力端に前記フリップフロップ回路の出力信号が供給される第２の論理回路と、前記第２の論理回路の電源端子と電源線の相互間に接続され、閾値電圧が前記第１のトランジスタより高い第２のトランジスタとを有し、前記フリップフロップ回路が第１の論理回路の出力信号により前記入力信号を取り込むとき、前記第２のトランジスタのゲートに前記クロック信号の１サイクルの周期を有する第２の制御信号が供給され電源が供給された動作状態となる組合せ回路とを具備している。
【００１８】
本発明の半導体集積回路の第３の態様は、第１の制御信号とクロック信号が入力端に供給され、前記第１の制御信号と前記クロック信号が共に第１の論理レベルのとき、出力信号を出力する第１の論理回路と、データ入力端に第１の入力信号が供給され、クロック信号入力端に前記第１の論理回路の出力信号が供給される第１のフリップフロップ回路と、第２の制御信号と前記クロック信号が入力端に供給され、前記第２の制御信号と前記クロック信号が共に第１の論理レベルのとき、出力信号を出力する第２の論理回路と、データ入力端に第２の入力信号が供給され、クロック信号入力端に前記第２の論理回路の出力信号が供給される第２のフリップフロップ回路と、前記第１、第２の制御信号のいずれかとクロック信号が供給され、前記クロック信号の１サイクルの間第３の制御信号を出力する第３の論理回路と、閾値電圧の低い第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタによって構成され、第１、第２の入力端に前記第１、第２のフリップフロップ回路の出力信号が供給される第４の論理回路と、前記第４の論理回路の第１の電源端子と第１の電源線の相互間にそれぞれ接続され、ゲートに前記第３の制御信号が供給される閾値電圧の高い第１導電型の第３のトランジスタと、前記第４の論理回路の第２の電源端子と第２の電源線の相互間にそれぞれ接続され、ゲートに前記第３の制御信号の反転信号が供給される閾値電圧の高い第２導電型の第４のトランジスタとを有し、前記第３の制御信号により電源が供給された動作状態と、電源が遮断されたリーク低減状態とが切替えられる組合せ回路とを具備している。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すものであり、半導体集積回路内のゲート回路の一部を示している。図１において、低リーク組合せ回路１１、１２は、閾値電圧が低いトランジスタにより構成された論理回路である。この論理回路に対する電源の供給は制御信号ＥＮ１、ＥＮ２により制御される。低リーク組合せ回路１１の入力端にはデータＤＴ１、ＤＴ２が供給される。これら低リーク組合せ回路１１、１２の出力端には、フリップフロップ回路１３、１４の入力端Ｄが接続されている。前記フリップフロップ回路１３の出力端Ｑから出力される信号は、データＤＴ３とともに、前記低リーク組合せ回路１２の入力端に供給される。
【００２２】
また、アンド回路１５の入力端にはクロック信号ＣＬＫと制御信号ＥＮ１が供給されている。このアンド回路１５の出力信号は、前記フリップフロップ回路１３のクロック信号入力端ＣＫに供給されている。さらに、アンド回路１６の入力端にはクロック信号ＣＬＫと制御信号ＥＮ２が供給されている。このアンド回路１６の出力信号は、前記フリップフロップ回路１４のクロック信号入力端ＣＫに供給されている。
【００２３】
前記制御信号ＥＮ１、ＥＮ２は、図示せぬ制御回路、又は図示せぬ別の組合せ回路により発生される。
【００２４】
図３は、前記低リーク組合せ回路１１の一例を示し、図４は図３を具体的に示す回路図を示している。図３、図４において、低リーク組合せ回路１１は、例えばナンド回路１１ａを用いて構成されている。このナンド回路１１ａは閾値電圧の低いトランジスタにより構成されている。
【００２５】
ナンド回路１１ａと電源線ＶＤＤの相互間には、閾値電圧の高いＰチャネルＭＯＳトランジスタ１１ｂが接続されている。このトランジスタ１１ｂのゲートにはインバータ回路１１ｃを介して制御信号ＥＮ１が供給されている。また、ナンド回路１１ａと接地線ＶＳＳの相互間には、閾値電圧の高いＮチャネルＭＯＳトランジスタ１１ｄが接続されている。このトランジスタ１１ｄのゲートには制御信号ＥＮ１が供給されている。したがって、制御信号ＥＮ１がローレベルの場合、トランジスタ１１ｂ、１１ｄがともにオフしているため、ナンド回路１１ａには電源が供給されない。また、制御信号ＥＮ１がハイレベルの場合、トランジスタ１１ｂ、１１ｄがともにオンするため、ナンド回路１１ａに電源が供給される。
【００２６】
低リーク組合せ回路１１はナンド回路１１ａに限定されるものではなく、他の論理回路を用いてもよい。また、低リーク組合せ回路１２は、低リーク組合せ回路１１と同様の構成、あるいは他の論理回路により構成される。
【００２７】
上記構成において、図２を参照して図１の動作について説明する。
【００２８】
図２に示すように、制御信号ＥＮ１、ＥＮ２がともにローレベルの場合、低リーク組合せ回路１１、１２には電源が供給されない。このため、低リーク組合せ回路１１、１２はオフし、リーク電流が発生しない。
【００２９】
この状態において、例えばフリップフロップ回路１３にデータを取り込むため、制御信号ＥＮ１がハイレベルとされると、この制御信号ＥＮ１により低リーク組合せ回路１１がアクティブとされる。このため、低リーク組合せ回路１１にデータＤＴ１、ＤＴ２が供給される。制御信号ＥＮ１は、例えばクロック信号ＣＬＫの１サイクルと同一のパルス幅を有し、クロック信号ＣＬＫの立ち上がりより若干速く立ち上がる。このため、クロック信号ＣＬＫ及び制御信号ＥＮ１が供給されるアンド回路１５の出力信号ＣＫ１は、制御信号ＥＮ１の立ち上がった後、クロック信号ＣＬＫが立ち上がった時点でハイレベルとなる。
【００３０】
フリップフロップ回路１３はアンド回路１５の出力信号ＣＫ１に応じて、低リーク組合せ回路１１の出力信号を取り込む。低リーク組合せ回路１１の出力信号は、制御信号ＥＮ１が立ち上がった後、クロック信号ＣＬＫが立ち上がるまでの期間Ｔ１内に確定している。したがって、フリップフロップ回路１３は、低リーク組合せ回路１１の出力信号を確実に保持することができる。
【００３１】
低リーク組合せ回路１２も、制御信号ＥＮ２とクロック信号ＣＬＫに応じて、低リーク組合せ回路１１と同様に動作する。
【００３２】
尚、第１の実施形態の場合、低リーク組合せ回路１１、１２は、フリップフロップ回路１３、１４がデータを取り込む際アクティブとされ、出力データが確定した後にフリップフロップ回路１３、１４がデータを取り込むように構成されている。このため、低リーク組合せ回路１１、１２は、動作が停止されたリーク低減状態において、出力データが不定でも問題ない。
【００３３】
上記第１の実施形態によれば、低リーク組合せ回路１１、１２を低閾値電圧のトランジスタにより構成された論理回路と、この論理回路の制御信号に応じてオン、オフされるトランジスタ１１ｂ、１１ｄにより構成し、各低リーク組合せ回路１１、１２の出力端に接続されたフリップフロップ回路１３、１４がデータを取り込む時、低リーク組合せ回路１１、１２をアクティブとしている。したがって、低リーク組合せ回路１１、１２はデータを出力する時だけ電源が供給され、その他の時は電源が供給されていないため、リーク電流を削減することができる。
【００３４】
しかも、低リーク組合せ回路は、低閾値電圧のトランジスタにより構成されているため、高速動作が可能である。
【００３５】
（第２の実施形態）
図５は、本発明の第２の実施形態を示している。第１の実施形態は、低リーク組合せ回路の出力端に設けられたフリップフロップ回路がデータを取り込む時、低リーク組合せ回路をアクティブとした。これに対して、第２の実施形態は、低リーク組合せ回路の入力端に設けられたフリップフロップ回路がデータを取り込む時、低リーク組合せ回路をアクティブとすることを特徴としている。
【００３６】
図５において、フリップフロップ回路２１の入力端ＤにはデータＤＴ１が供給される。このフリップフロップ回路２１の出力端Ｑから出力されるデータＤＴ１と他のデータＤＴ２は低リーク組合せ回路２２に供給される。クロック信号ＣＬＫと制御信号ＥＮ１はアンド回路２３の入力端に供給され、このアンド回路２３の出力信号ＣＫは前記フリップフロップ回路２１のクロック信号入力端ＣＫに供給される。
【００３７】
また、前記制御信号ＥＮ１はフリップフロップ回路２４の入力端Ｄに供給され、クロック信号ＣＬＫはフリップフロップ回路２４のクロック信号入力端ＣＫに供給される。このフリップフロップ回路２４の出力端Ｄから出力される制御信号ＭＴＥは前記低リーク組合せ回路２２に供給される。
【００３８】
この低リーク組合せ回路２２の出力信号は、フリップフロップ回路２５の入力端Ｄに供給される。クロック信号ＣＬＫと制御信号ＥＮ２はアンド回路２６の入力端に供給され、このアンド回路２６の出力信号はフリップフロップ回路２５のクロック信号入力端ＣＫに供給される。
【００３９】
上記低リーク組合せ回路２２は、後述するように、電源が供給されていないリーク低減状態において、直前の動作時の出力データを保持する機能を有している。
【００４０】
上記構成において、図６を参照して図５に示す回路の動作について説明する。
【００４１】
アンド回路２３は、制御信号ＥＮ１がハイレベルとされた状態において、クロック信号ＣＬＫに同期した制御信号ＣＫを発生する。この制御信号ＣＫに応じてフリップフロップ回路２１はデータＤＴ１を保持する。
【００４２】
また、フリップフロップ回路２４は、クロック信号ＣＬＫに応じて制御信号ＥＮ１を１サイクル保持する。低リーク組合せ回路２２は、フリップフロップ回路２４から出力される制御信号ＭＴＥに応じてアクティブとされ、フリップフロップ回路２１の出力端Ｄから供給されるデータＤＴ１と、図示せぬ他の回路から供給されるデータＤＴ２を受け、出力信号を出力する。
【００４３】
低リーク組合せ回路２２は、フリップフロップ回路２４から供給される制御信号ＭＴＥに応じて、クロック信号ＣＬＫの１サイクルの間のみアクティブとされ、電源が切れる。このため、確定したデータを保持する必要がある。この低リーク組合せ回路２２に保持されたデータは、制御信号ＥＮ２がハイレベルとされ、アンド回路２６を介してフリップフロップ回路２５が動作されると、フリップフロップ回路２５に保持される。
【００４４】
図７は、低リーク組合せ回路２２の一例を示している。図７において、図３、図４と同一部分には同一符号を付し異なる部分についてのみ説明する。
【００４５】
この低リーク組合せ回路２２は、例えばナンド回路１１ａの出力端にデータ保持回路３１が接続されている。このデータ保持回路３１は、ナンド回路１１ａの出力端に接続されたインバータ回路３１ａと、このインバータ回路３１ａの出力端とナンド回路１１ａの出力端との間に接続されたクロックド・インバータ回路３１ｂとにより構成されている。このクロックド・インバータ回路３１ｂは制御信号／ＭＴＥにより制御される。
【００４６】
制御信号ＭＴＥに応じてトランジスタ１１ｂ、１１ｄがオンとされ、低リーク組合せ回路２２がアクティブとされた時、前記クロックド・インバータ回路３１ｂは、ナンド回路１１ａの出力データを保持しない。一方、トランジスタ１１ｂ、１１ｄがオフされると、直前のナンド回路１１ａの出力データを保持する。
【００４７】
図８は、低リーク組合せ回路２２の他の例を示している。図８において、図３、図４と同一部分には同一符号を付し異なる部分についてのみ説明する。
【００４８】
この低リーク組合せ回路２２は、図７に示すデータ保持回路２２に代えてバイパス回路３２を有している。このバイパス回路３２は、ナンド回路１１ａと同一の構成とされ、ナンド回路１１ａに並列に接続されている。このバイパス回路３２は電源線ＶＤＤと接地線ＶＳＳとの相互間に直接接続されている。ナンド回路１１ａが閾値電圧の低いトランジスタにより構成されているのに対して、このバイパス回路３２は、閾値電圧の高いトランジスタにより構成されている。
【００４９】
ナンド回路１１ａは、トランジスタ１１ｂ、１１ｄがオンの時、アクティブとされるのに対して、バイパス回路３２は常にアクティブとされている。このため、トランジスタ１１ｂ、１１ｄがオンの時、ナンド回路１１ａとバイパス回路３２はいずれも同じ論理の信号を出力する。
【００５０】
一方、トランジスタ１１ｂ、１１ｄがオフの時、ナンド回路１１ａは動作しないが、バイパス回路３２は半導体チップあるいはゲート回路がアクティブとされている時、常時電源が供給されているため継続して動作する。したがって、バイパス回路３２により直前の出力データが継続して出力される。
【００５１】
上記第２の実施形態によれば、低リーク組合せ回路２２の前段に設けられたフリップフロップ回路２１のデータが更新される１サイクルの期間だけ、制御信号ＭＴＥがハイレベルとなり、低リーク組合せ回路２２をアクティブとしている。このため、低リーク組合せ回路２２は、クロック信号ＣＬＫの１サイクルの期間だけ電流が供給され、アクティブとされる。したがって、半導体チップあるいはゲート回路がアクティブの状態においても、低リーク組合せ回路２２はアクティブ期間が短いため、消費電流を低減することができる。
【００５２】
また、低リーク組合せ回路２２は、データ保持機能を有している。このため、低リーク組合せ回路２２の後段に設けられたフリップフロップ回路２５は、任意のタイミングにより供給される制御信号ＥＮ２により、低リーク組合せ回路２２のデータを受けることができる。
【００５３】
（第３の実施形態）
図９は、本発明の第３の実施形態を示すものである。図９に示す回路は図５に示す回路を変形したものである。したがって、図５と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００５４】
図９において、データＤＴ２はフリップフロップ回路２７の入力端Ｄに供給される。制御信号ＥＮ３は、クロック信号ＣＬＫとともにアンド回路２８に供給される。このアンド回路２８の出力信号ＣＫ２は、フリップフロップ回路２７のクロック信号入力端ＣＫに供給される。このフリップフロップ回路２７の出力端Ｑから供給されるデータＤＴ２は低リーク組合せ回路２２に供給される。
【００５５】
また、前記制御信号ＥＮ１、ＥＮ３はオア回路２９を介して前記フリップフロップ回路２４の入力端Ｄに供給される。
【００５６】
上記構成において動作について説明する。図９に示す回路の場合、フリップフロップ回路２１、２７は制御信号ＥＮ１、ＥＮ３に応じて、データＤＴ１、ＤＴ２をそれぞれ保持する。フリップフロップ回路２４は、制御信号ＥＮ１、ＥＮ３のいずれかがハイレベルとされると、オア回路２９の出力信号に応じてクロック信号ＣＬＫの１サイクルに対応して制御信号ＭＴＥを発生する。このため、低リーク組合せ回路２２は制御信号ＭＴＥに応じてクロック信号ＣＬＫの１サイクルの間アクティブとされ、フリップフロップ回路２１、２７から出力されるデータＤＴ１、ＤＴ２を受ける。この低リーク組合せ回路２２は、アクティブ期間が終了すると、直前のデータを保持し停止する。
【００５７】
上記第３の実施形態によっても、第２の実施形態と同様の効果を得ることができる。
【００５８】
尚、第３の実施形態の場合、低リーク組合せ回路２２の後段に複数系統のクロック信号を持つ場合も同様の制御方法により、実現することが可能である。
【００５９】
（第４の実施形態）
図１０は、本発明の第４の実施形態を示すものである。図１０に示す回路は、図１に示す回路を変形したものであり、図１と同一部分には同一符号を付し異なる部分についてのみ説明する。
【００６０】
上記第１乃至第３の実施形態は、半導体チップあるいはゲート回路が動作時におけるリーク電流の低減について説明してきた。第４の実施形態は、半導体チップあるいはゲート回路が動作時のみならずスタンバイ時におけるリーク電流の低減を可能としている。
【００６１】
図１０において、アンド回路４１には制御信号ＥＮ１と、スタンバイを示すスタンバイ信号／ＳＴＢＹが供給されている。このアンド回路４１の出力端から出力される制御信号ＥＮ１Ｓは、低リーク組合せ回路１１に供給されている。また、アンド回路４２には制御信号ＥＮ２と、スタンバイ信号／ＳＴＢＹが供給されている。このアンド回路４２の出力端から出力される制御信号ＥＮ２Ｓは、低リーク組合せ回路１２に供給されている。このスタンバイ信号／ＳＴＢＹは、例えば半導体チップあるいはゲート回路をスタンバイ状態に設定する信号である。
【００６２】
上記構成において、動作について説明する。動作時において、スタンバイ信号／ＳＴＢＹは、ハイレベルとされている。このため、図１０に示す回路は、制御信号ＥＮ１、ＥＮ２に応じて、図１に示す回路と同様に動作する。
【００６３】
これに対して、スタンバイ信号／ＳＴＢＹがローレベルとされ、スタンバイ状態とされると、アンド回路４１、４２から出力される制御信号ＥＮ１Ｓ、ＥＮ２Ｓはローレベルとされる。このため、低リーク組合せ回路１１、１２は、強制的に非動作状態とされ、低リーク状態に設定される。
【００６４】
上記第４の実施形態によれば、スタンバイ信号／ＳＴＢＹにより、低リーク組合せ回路１１、１２を非動作状態に設定している。したがって、動作時のみならずスタンバイ時においても、リーク電流を低減することが可能である。
【００６５】
尚、上記第１乃至第４の実施形態は、本発明を図１１に示す一般的なゲーテッド・クロック方式の回路に適用した場合について説明した。すなわち、図１１に示すように、フリップフロップ回路５１に対するクロック信号の入力を制御する制御信号により、低リーク組合せ回路５２を制御したが、これに限定されるものではない。
【００６６】
例えば図１２に示すフィードバック方式のデータ転送回路に本発明を適用することも可能である。この場合、例えば組合せ回路６１とフリップフロップ回路６２の相互間に設けられたマルチプレクサ（ＭＵＸ）６３に供給される制御信号を低リーク組合せ回路６４に供給し、マルチプレクサ（ＭＵＸ）６３の動作に連動して低リーク組合せ回路６４を制御すればよい。
【００６７】
また、本発明は、第１の実施形態と第２、第３の実施形態とを組み合わせて実施することも可能である。さらに、第４の実施形態を第１乃至第３の実施形態に組み合わせて実施することも可能である。
【００６８】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６９】
【発明の効果】
以上、詳述したように本発明によれば、回路が動作している場合においても、リーク電流を削減することができ、消費電流を大幅に削減することが可能であり、しかも高速動作が可能な半導体集積回路を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す構成図。
【図２】図１の動作を示すタイミングチャート。
【図３】図１に示す低リーク組合せ回路の一例を示す回路構成図。
【図４】図３に示す回路構成図を具体的に示す回路図。
【図５】本発明の第２の実施形態を示す構成図。
【図６】図２の動作を示すタイミングチャート。
【図７】図５に示す低リーク組合せ回路の一例を示す回路構成図。
【図８】図５に示す低リーク組合せ回路の他の例を示す回路構成図。
【図９】本発明の第３の実施形態を示す構成図。
【図１０】本発明の第４の実施形態を示す構成図。
【図１１】ゲーテッド・クロック方式を示す構成図。
【図１２】フィードバック方式のデータ転送回路を示す構成図。
【図１３】ＭＴ−ＣＭＯＳ回路の一例を示す回路図。
【図１４】ゲート回路中の一部の論理回路を低閾値電圧のトランジスタにより構成従来の回路図。
【符号の説明】
１１、１２、２２…低リーク組合せ回路、
１３、１４…フリップフロップ回路、
１５、１６…アンド回路、
１１ｂ、１１ｄ…閾値電圧の高いトランジスタ、
２１、２４、２５、２７…フリップフロップ回路、
２３、２６、２８、４１、４２…アンド回路、
３１…データ保持回路、
３２…バイパス回路、
ＣＬＫ…クロック信号、
ＥＮ１、ＥＮ２、ＥＮ３…制御信号、
／ＳＴＢＹ…スタンバイ信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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