(57)【特許請求の範囲】
【請求項１】
非結晶シリコンから成るサイドウオールで保護された絶縁膜が内壁に形成されており、
絶縁膜は、ＳｉＮ層及びＳｉＯ2層の２層構成であることを特徴とする半導体素子の接続孔。
【請求項２】
（イ）導電層が形成された基体上に層間絶縁層を形成した後、導電層の上方の層間絶縁層に開口部を形成する工程と、
（ロ）開口部内を含む全面に絶縁膜を形成し、次いで、該絶縁膜上に非結晶シリコン層を形成する工程と、
（ハ）層間絶縁層上及び開口部底部の非結晶シリコン層及び絶縁膜をエッチングし、以て、開口部の内壁を被覆する該絶縁膜上に該非結晶シリコン層から成るサイドウオールを形成する工程と、
（ニ）該開口部内を導電材料で埋め込む工程、
から成り、
絶縁膜は、ＳｉＮ層及びＳｉＯ2層の２層構成であることを特徴とする半導体素子の接続孔の形成方法。
【請求項３】
（イ）基体に形成された導電層と、
（ロ）導電層上に形成された層間絶縁層と、
（ハ）該導電層の上方の該層間絶縁層に形成された接続孔と、
（ニ）層間絶縁層上に形成され、該接続孔と接続された上層配線層、
から成る半導体素子の配線構造であって、
接続孔の内壁に、非結晶シリコンから成るサイドウオールで保護された絶縁膜が形成されており、
絶縁膜は、ＳｉＮ層及びＳｉＯ2層の２層構成であることを特徴とする半導体素子の配線構造。
【請求項４】
（イ）基体に形成された導電層と、
（ロ）該導電層上に形成された層間絶縁層と、
（ハ）該導電層の上方の該層間絶縁層に形成された接続孔と、
（ニ）層間絶縁層の上方に形成され、該接続孔と接続された蓄積電極と、
（ホ）該蓄積電極上に形成されたキャパシタ絶縁膜と、
（ヘ）該キャパシタ絶縁膜上に形成されたプレート電極、
を備えた半導体素子であって、
接続孔の内壁に、非結晶シリコンから成るサイドウオールで保護された絶縁膜が形成されており、
絶縁膜は、ＳｉＮ層及びＳｉＯ2層の２層構成であることを特徴とする半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、接続孔の構造に特徴を有する、半導体素子の接続孔及びその形成方法、並びに半導体素子の配線構造及び半導体素子に関する。
【０００２】
【従来の技術】
半導体素子には、一般に、下部導電層（配線層）と、層間絶縁層上に形成された上部導電層（配線層）とを電気的に接続するための接続孔が多数形成されている。層間絶縁層内に形成された導電層若しくはキャパシタ絶縁膜等と接続孔との間が電気的に絶縁されていることを要求される場合、接続孔の内壁に絶縁材料から成るサイドウオールを形成する必要がある。以下、このような従来の接続孔の形成方法を、図１３〜図１４を参照して説明する。
【０００３】
［工程−１０］
シリコン半導体基板から成る半導体基板１０に、公知の方法で例えばＬＯＣＯＳ構造を有する素子分離領域１１を形成した後、半導体基板１０の表面を酸化してゲート酸化膜１２を形成する。次いで、全面に不純物がドープされた多結晶シリコン層１３を成膜し、更に、例えばタングステンシリサイドから成るシリサイド層１４を全面に成膜する。その後、シリサイド層１４及び多結晶シリコン層１３をエッチングして、ポリサイド構造を有するゲート電極１５を形成する。尚、多結晶シリコン層１３及びシリサイド層１４の２層構造を有する配線層１６を、素子分離領域１１の上に併せて形成しておく。その後、半導体基板１０に不純物のイオン注入を行い、拡散層１７を形成する。この状態を、図１２の（Ａ）に模式的な一部断面図で示す。
【０００４】
［工程−２０］
その後、全面に第１の層間絶縁層、例えば導電層及び第２の層間絶縁層を順次形成する。そして、拡散層１７の上方の第２の層間絶縁層、導電層及び第１の層間絶縁層に開口部１９を形成する。この状態を、図１２の（Ｂ）に模式的な一部断面図で示す。尚、図を簡素化するために、第１の層間絶縁層、導電層及び第２の層間絶縁層を１層で表し、参照番号１００を付した。
【０００５】
［工程−３０］
次に、例えばＳｉＯ2から成る絶縁膜１０１を開口部１９内を含む第２の層間絶縁層上に形成する（図１３の（Ａ）参照）。その後、絶縁膜１０１を異方性エッチングし、開口部１９の内壁に絶縁膜１０１から成るサイドウオールを形成する（図１３の（Ｂ）参照）。
【０００６】
［工程−４０］
次いで、開口部１９内を導電材料（例えば、不純物がドーピングされた多結晶シリコン）で埋め込み、コンタクトプラグ２２を形成し、接続孔を完成させる。次いで、第２の層間絶縁層上に上層配線層２３を形成する（図１４参照）。コンタクトプラグ２２と図示しない導電層とは、絶縁膜１０１から成るサイドウオールで電気的に絶縁されている。
【０００７】
【発明が解決しようとする課題】
［工程−２０］において開口部１９を形成する際、合わせずれが生じると、図１２の（Ｂ）に示すように、開口部１９がゲート電極１５や配線層１６に懸かる虞がある。このような現象が生じると、図１３の（Ｂ）に丸で囲んだ領域に示すように、ゲート電極１５や配線層１６の肩部が露出し、図１４に示すように、コンタクトプラグ２２とゲート電極１５や配線層１６に短絡が生じるという問題が発生する。
【０００８】
あるいは又、サイドウオールがゲート電極１５や配線層１６の肩部で薄くなり、開口部１９を形成した後、洗浄工程やフッ酸処理を行ったときサイドウオールに段切れが生じ、図１４に示すように、コンタクトプラグ２２とゲート電極１５や配線層１６に短絡が生じたり、絶縁耐圧が劣化するといった問題が発生する。
【０００９】
従って、本発明の目的は、接続孔を形成するために導電層の上方の層間絶縁層に開口部を形成する際の合わせずれが、たとえ生じたとしても、接続孔に短絡が発生したり絶縁耐圧が劣化しない構造を有する半導体素子の接続孔及びその形成方法、並びに半導体素子の配線構造及び半導体素子を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するための本発明の半導体素子の接続孔は、非結晶シリコンから成るサイドウオールで保護された絶縁膜が内壁に形成されていることを特徴とする。
【００１１】
上記の目的を達成するための本発明の半導体素子の接続孔の形成方法は、
（イ）導電層が形成された基体上に層間絶縁層を形成した後、導電層の上方の層間絶縁層に開口部を形成する工程と、
（ロ）開口部内を含む全面に絶縁膜を形成し、次いで、該絶縁膜上に非結晶シリコン層を形成する工程と、
（ハ）層間絶縁層上及び開口部底部の非結晶シリコン層及び絶縁膜をエッチングし、以て、開口部の内壁を被覆する該絶縁膜上に該非結晶シリコン層から成るサイドウオールを形成する工程と、
（ニ）該開口部内を導電材料で埋め込む工程、
から成ることを特徴とする。
【００１２】
上記の目的を達成するための本発明の半導体素子の配線構造は、
（イ）基体に形成された導電層と、
（ロ）導電層上に形成された層間絶縁層と、
（ハ）該導電層の上方の該層間絶縁層に形成された接続孔と、
（ニ）層間絶縁層上に形成され、該接続孔と接続された上層配線層、
から成り、
接続孔の内壁に、非結晶シリコンから成るサイドウオールで保護された絶縁膜が形成されていることを特徴とする。
【００１３】
上記の目的を達成するための本発明の半導体素子は、
（イ）基体に形成された導電層と、
（ロ）該導電層上に形成された層間絶縁層と、
（ハ）該導電層の上方の該層間絶縁層に形成された接続孔と、
（ニ）層間絶縁層の上方に形成され、該接続孔と接続された蓄積電極と、
（ホ）該蓄積電極上に形成されたキャパシタ絶縁膜と、
（ヘ）該キャパシタ絶縁膜上に形成されたプレート電極、
とを備えており、
接続孔の内壁に、非結晶シリコンから成るサイドウオールで保護された絶縁膜が形成されていることを特徴とする。
【００１４】
本発明においては、絶縁膜を、ＳｉＯ2層やＳｉＮ層の単層から構成してもよいが、ＳｉＮ層及びＳｉＯ2層の２層構成であることが好ましい。
【００１５】
非結晶シリコンとは、具体的には非晶質シリコン又は多結晶シリコンを意味する。導電層が形成された基体としては、例えばソース・ドレイン領域といった拡散層が形成された半導体基板、あるいは、下層配線層がその上に形成された絶縁層を例示することができる。
【００１６】
本発明において、接続孔の内壁に非結晶シリコンから成るサイドウオールで保護された絶縁膜が形成されているので、層間絶縁層に開口部を形成する際、合わせずれが生じたとしても、ゲート電極等の肩部が露出し、接続孔とゲート電極等に短絡が生じることを防止することができる。また、接続孔の内壁に形成された絶縁膜は非結晶シリコンから成るサイドウオールで保護されているので、開口部を形成した後、洗浄工程やフッ酸処理を行ったとき絶縁膜に損傷が発生することがなく、接続孔とゲート電極等に短絡が生じたり、絶縁耐圧が劣化するといった問題を回避することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、単に実施の形態と呼ぶ）に基づき本発明を説明する。
【００１８】
（実施の形態１）
実施の形態１は、本発明の半導体素子の接続孔及びその形成方法、並びに半導体素子の配線構造に関する。実施の形態１においては、シリコン半導体基板から成る半導体基板１０（基体に相当する）に形成された拡散層１７（導電層に相当する）と上層配線層２３とを接続するための接続孔を形成する。接続孔は、その内壁に非結晶シリコン（具体的には、多結晶シリコン）から成るサイドウオール２１Ａで保護された、ＳｉＮ層及びＳｉＯ2層の２層構造の絶縁膜２０が形成されている。
【００１９】
実施の形態１における半導体素子の配線構造は、図１に模式的な一部断面図を示すように、シリコン半導体基板から成る半導体基板１０（基体に相当する）に形成された拡散層１７（導電層に相当する）と、拡散層１７上に形成された層間絶縁層１８と、拡散層１７の上方の層間絶縁層１８に形成された接続孔と、層間絶縁層１８上に形成され、接続孔と接続された上層配線層２３から成る。接続孔は、多結晶シリコンから成るコンタクトプラグ２２で埋め込まれている。
【００２０】
以下、半導体基板等の模式的な一部断面図である図１〜図４を参照して、実施の形態１を説明する。
【００２１】
［工程−１００］
シリコン半導体基板から成る半導体基板１０に、公知の方法で例えばＬＯＣＯＳ構造を有する素子分離領域１１を形成した後、半導体基板１０の表面を酸化し、ゲート酸化膜１２を形成する。尚、素子分離領域はトレンチ構造を有していてもよい。次いで、全面に不純物がドープされた多結晶シリコン層１３を成膜し、更に、例えばタングステンシリサイドから成るシリサイド層１４を全面に形成する。その後、フォトリソグラフィ技術及びエッチング技術に基づき、シリサイド層１４及び多結晶シリコン層１３をパターニングして、ポリサイド構造を有するゲート電極１５を形成する。尚、必要に応じて、多結晶シリコン層１３及びシリサイド層１４の２層構造を有する配線層１６を素子分離領域１１の上に、併せて形成する。その後、半導体基板１０に不純物のイオン注入を行い、拡散層１７を形成する。この状態を、図２の（Ａ）に模式的な一部断面図で示す。
【００２２】
［工程−１１０］
次に、拡散層１７（導電層に相当する）が形成された半導体基板１０（基体に相当する）上に、例えばＣＶＤ法にてＳｉＯ2から成る層間絶縁層１８を形成した後、拡散層１７の上方の層間絶縁層１８に、ＲＩＥ法で開口部１９を形成する。この状態を、図２の（Ｂ）に模式的な一部断面図で示すが、図においては、合わせずれが生じた場合を示している。尚、場合によっては、層間絶縁層１８の代わりに、第１の層間絶縁層、例えば導電層及び第２の層間絶縁層を順次形成することもあり得る。
【００２３】
［工程−１２０］
その後、ＣＶＤ法にて、開口部１９内を含む層間絶縁層１８上に、ＳｉＮ層を成膜し、その後、ＳｉＮ層上にＣＶＤ法にてＳｉＯ2層を成膜する。こうして、開口部１９内を含む全面に絶縁膜２０が形成される。この状態を、図３の（Ａ）に模式的な一部断面図で示すが、簡素化のため、図においては絶縁膜２０を１層で示した。尚、絶縁膜２０は、ＳｉＯ2単層、ＳｉＮ単層、ＳｉＯＮ単層から構成してもよいし、多結晶シリコン層又は非晶質シリコン層を堆積させ、その表面を酸化することによって形成してもよい。
ＳｉＮ層成膜条件
使用ガス：ＳｉＨ2Ｃｌ2／ＮＨ3＝７０／７００sccm
成膜温度：７６０゜Ｃ
圧力    ：７３．３Ｐａ
膜厚    ：２０ｎｍ
ＳｉＯ2層成膜条件
使用ガス：ＴＥＯＳ＝９０sccm
成膜温度：６９０゜Ｃ
圧力    ：１０７Ｐａ
膜厚    ：２０ｎｍ
【００２４】
［工程−１３０］
次いで、絶縁膜２０上に非結晶シリコン層（実施の形態１においては多結晶シリコン層）２１を、以下に例示する条件のＣＶＤ法にて形成する。この状態を、図３の（Ｂ）に模式的な一部断面図で示す。尚、非結晶シリコン層２１は、不純物がドーピングされていなくてもよいが、不純物がドーピングされている方が好ましい。
使用ガス：ＰＨ3／ＳｉＨ4＝３５／４６５sccm
成膜温度：５３０゜Ｃ
膜厚    ：１００ｎｍ
【００２５】
［工程−１４０］
その後、層間絶縁層１８上及び開口部１９底部の非結晶シリコン層２１及び絶縁膜２０を、ＨＢｒ／Ｃｌ2系のエッチングガスを用いて異方性エッチングする。これによって、開口部１９の内壁を被覆する絶縁膜２０上に非結晶シリコンから成るサイドウオール２１Ａが形成される。開口部１９の内壁を被覆する絶縁膜２０はその上に形成された非結晶シリコンから成るサイドウオール２１Ａによって覆われているので、かかる部分の絶縁膜２０がエッチングガスに曝されることはない。また、サイドウオール２１Ａをマスクとして、開口部１９の底部の絶縁膜２０がエッチングされる。この状態を図４の（Ａ）に模式的な一部断面図で示す。尚、エッチングの前に非結晶シリコン層２１の表面を酸化し、非結晶シリコン層２１の表面にＳｉＯ2膜を形成しておくと、開口部１９の内壁の非結晶シリコン層２１はエッチングされ難くなり、一層確実にサイドウオール２１Ａを形成することができる。
【００２６】
［工程−１５０］
次いで、開口部１９内を含む層間絶縁層１８の上に、不純物がドーピングされた多結晶シリコン層をＣＶＤ法にて堆積させ、開口部１９内を多結晶シリコンから成る導電材料で埋め込む。尚、多結晶シリコン層をＣＶＤ法にて堆積させる前に、開口部１９の底部に露出した半導体基板１０の表面に形成された自然酸化膜をフッ酸等によって除去する場合があるが、この場合、絶縁膜２０がサイドウオール２１によって覆われているので、フッ酸等によって絶縁膜２０に損傷が発生することを防止できる。その後、全面をエッチバックして、層間絶縁層１８上の多結晶シリコン層を除去する。こうして、開口部１９内が多結晶シリコンから成るコンタクトプラグ２２で埋め込まれた接続孔が完成する。この状態を図４の（Ｂ）に模式的な一部断面図で示す。
【００２７】
尚、コンタクトプラグ２２を多結晶シリコンから構成する代わりに、高融点金属から構成することもできる。この場合には、例えば、所謂ブランケットタングステンＣＶＤ法にてコンタクトプラグを形成すればよい。そのためには、先ず、Ｔｉ層及びＴｉＮ層を、スパッタ法にて順次、開口部１９内を含む全面に成膜する。Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、タングステンをＣＶＤ法にて成膜する際の半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。尚、場合によっては、ＴｉあるいはＴｉＮの１層構成とすることもできる。Ｔｉ層及びＴｉＮ層のスパッタ条件を以下に例示する。
Ｔｉ層（厚さ：３０ｎｍ）
プロセスガス：Ａｒ＝１００sccm
圧力        ：０．４Ｐａ
ＤＣ電力    ：５ｋＷ
基板加熱温度：１５０゜Ｃ
ＴｉＮ層（厚さ：７０ｎｍ）
プロセスガス：Ｎ2／Ａｒ＝８０／３０sccm
圧力        ：０．４Ｐａ
ＤＣ電力    ：５ｋＷ
基板加熱温度：１５０゜Ｃ
【００２８】
ＴｉＮ層の成膜後、ＴｉＮ層のバリア性向上のために、以下に例示する条件のアニール処理を施すことが望ましい。
雰囲気：窒素ガス１００％
温度  ：４５０゜Ｃ
時間  ：３０分
【００２９】
その後、ＴｉＮ層上にタングステンから成る導電材料層を所謂ブランケットタングステンＣＶＤ法にて成膜する。タングステンから成る導電材料層の成膜条件を、以下に例示する。
使用ガス：ＷＦ6／Ｈ2／Ａｒ＝７５／５００／２８００sccm
圧力    ：１．０６×１０4Ｐａ
成膜温度：４５０゜Ｃ
【００３０】
次に、タングステンから成る導電材料層、ＴｉＮ層、Ｔｉ層をエッチバックして、開口部内がタングステンから成るコンタクトプラグで埋め込まれた接続孔を形成することができる。エッチバックの条件を以下に例示する。
使用ガス      ：ＳＦ6／Ｃｌ2＝２５／２０sccm
圧力          ：１Ｐａ
マイクロ波電力：９５０Ｗ
ＲＦ電力      ：５０Ｗ（２ＭＨｚ）
【００３１】
［工程−１６０］
その後、例えば、濡れ性改善層として機能するＴｉ層、及びＡｌ−０．５％Ｃｕから成る配線材料層を全面にスパッタ法にて成膜し、配線材料層及びＴｉ層を所定のパターンにエッチングし、上層配線層２３を形成する。この状態を図１に模式的な一部断面図で示す。尚、図の簡素化のために、上層配線層２３は１層で示した。
Ｔｉ層成膜条件
プロセスガス：Ａｒ＝１００sccm
圧力        ：０．４Ｐａ
ＤＣ電力    ：５ｋＷ
基板加熱温度：１５０゜Ｃ
膜厚        ：３０ｎｍ
配線材料層成膜条件
ターゲット  ：Ａｌ−０．５％Ｃｕ
プロセスガス：Ａｒ＝１００sccm
圧力        ：０．４Ｐａ
ＤＣ電力    ：５ｋＷ
基板加熱温度：３００゜Ｃ
【００３２】
尚、場合によっては、開口部１９内に多結晶シリコンから成るコンタクトプラグを形成せずに、開口部１９を配線材料層で埋め込んでもよい。この場合には、開口部１９内を配線材料層で確実に埋め込むために、開口部１９内を含む層間絶縁層１８上に、コンタクト抵抗の低減及び濡れ性の改善を目的としたＴｉ層をスパッタ法にて成膜し、更に、バリア層として機能するＴｉＮ層をスパッタ法にて成膜する。その後、所謂高温アルミニウムスパッタ法（上記の成膜条件において基板加熱温度を５００゜Ｃ前後とし、層間絶縁層１８上に堆積したアルミニウム系合金を流動状態とし、開口部１９内をアルミニウム系合金で埋め込む方法）や、アルミニウムリフロー法（上記の成膜条件において基板加熱温度を１５０゜Ｃ前後とし、層間絶縁層１８上に堆積したアルミニウム系合金を堆積させた後、基板を５００゜Ｃ前後に加熱し、層間絶縁層１８上のアルミニウム系合金を流動状態とすることによって、開口部１９内をアルミニウム系合金で埋め込む方法）、あるいは高圧リフロー法（アルミニウムリフロー法において、層間絶縁層１８上に堆積したアルミニウム系合金を堆積させた後、１０6Ｐａ程度の高圧雰囲気中で基板を加熱し、層間絶縁層１８上のアルミニウム系合金を流動状態とすることによって、開口部１９内をアルミニウム系合金で埋め込む方法）を採用することで、アルミニウム系合金から成るコンタクトプラグを開口部１９内に形成することもできる。
【００３３】
更に、公知の工程を実行して、半導体素子を完成させる。
【００３４】
（実施の形態２）
実施の形態２は、本発明の半導体素子の接続孔及びその形成方法、並びに半導体素子、より具体的には、キャパシタの蓄積電極（記憶ノード電極）が筒状のスタックトＤＲＡＭ半導体素子に関する。実施の形態２においては、シリコン半導体基板から成る半導体基板１０（基体に相当する）に形成された拡散層１７（導電層に相当する）と蓄積電極（記憶ノード電極）とを接続するための接続孔を形成する。実施の形態２における接続孔も、その内壁に非結晶シリコン（具体的には、多結晶シリコン）から成るサイドウオール２１Ａで保護された、ＳｉＮ層及びＳｉＯ2層の２層構造の絶縁膜２０が形成されている。
【００３５】
実施の形態２における半導体素子は、図５に模式的な一部断面図を示すように、シリコン半導体基板から成る半導体基板１０（基体に相当する）に形成された拡散層１７（導電層に相当する）と、拡散層１７上に形成された層間絶縁層３０，３１と、拡散層１７の上方の層間絶縁層３０，３１に形成された接続孔と、層間絶縁層３２の上方に形成され、接続孔と接続され、第１及び第２の蓄積電極層４０，４２から成る蓄積電極と、蓄積電極上に形成されたキャパシタ絶縁膜４３と、キャパシタ絶縁膜４３上に形成されたプレート電極４４から成る。そして、接続孔は、蓄積電極を構成する第１の蓄積電極層４０から延在する多結晶シリコン層で埋め込まれている。
【００３６】
以下、半導体基板等の模式的な一部断面図である図５〜図１０を参照して、実施の形態２を説明する。
【００３７】
［工程−２００］
先ず、実施の形態１の［工程−１００］と同様に、シリコン半導体基板から成る半導体基板１０に、ＬＯＣＯＳ構造を有する素子分離領域１１、ゲート酸化膜１２、多結晶シリコン層１３及びシリサイド層１４から成るゲート電極１５を形成する。尚、必要に応じて、多結晶シリコン層１３及びシリサイド層１４の２層構造を有する配線層１６を素子分離領域１１の上に、併せて形成する。その後、半導体基板１０に不純物のイオン注入を行い、拡散層１７を形成する。この状態を、図６の（Ａ）に模式的な一部断面図で示す。
【００３８】
［工程−２１０］
次に、拡散層１７（導電層に相当する）が形成された半導体基板１０（基体に相当する）上に、例えばＣＶＤ法にてＳｉＯ2から成り厚さ数百ｎｍの第１の層間絶縁層３０を形成し、ＬＰ−ＣＶＤ法にてＳｉＮから成り厚さ数十ｎｍの第２の層間絶縁層３１を形成し、更に、ＣＶＤ法にてＢＰＳＧから成り厚さ数百ｎｍの第３の層間絶縁層３２を形成する。その後、ＢＰＳＧから成る第３の層間絶縁層３２に対して８００〜９００゜Ｃの熱処理を施し、第３の層間絶縁層３２を平坦化することが好ましい（図６の（Ｂ）参照）。尚、平坦化処理は、エッチバック法や化学的機械的研磨法にて行うこともできる。その後、拡散層１７の上方の第３、第２及び第１の層間絶縁層３２，３１，３０に、ＲＩＥ法で開口部１９を形成する。この状態を、図７の（Ａ）に模式的な一部断面図で示すが、図においては、合わせずれが生じた場合を示している。
【００３９】
［工程−２２０］
その後、開口部１９内を含む第３の層間絶縁層３２上に、実施の形態１の［工程−１２０］と同様に、ＳｉＮ層を成膜し、その後、ＳｉＮ層上にＳｉＯ2層を成膜する。こうして、ＳｉＮ層及びＳｉＯ2層の２層構造を有する絶縁膜２０が、開口部１９内を含む全面に形成される。次いで、実施の形態１の［工程−１３０］と同様に、絶縁膜２０上に非結晶シリコン層（実施の形態２においては多結晶シリコン層）２１をＣＶＤ法にて形成する。この状態を、図７の（Ｂ）に模式的な一部断面図で示すが、簡素化のため、図においては絶縁膜２０を１層で示した。非結晶シリコン層２１は、不純物がドーピングされていなくてもよいが、不純物がドーピングされている方が好ましい。
【００４０】
［工程−２３０］
その後、実施の形態１の［工程−１４０］と同様に、第３の層間絶縁層３２上及び開口部１９底部の非結晶シリコン層２１及び絶縁膜２０を、ＨＢｒ／Ｃｌ2系のエッチングガスを用いて異方性エッチングする。これによって、開口部１９の内壁を被覆する絶縁膜２０上に非結晶シリコンから成るサイドウオール２１Ａが形成される。開口部１９の内壁を被覆する絶縁膜２０はその上に形成された非結晶シリコンから成るサイドウオール２１Ａによって覆われているので、かかる部分の絶縁膜２０がエッチングガスに曝されることはない。また、サイドウオール２１Ａをマスクとして、開口部１９の底部の絶縁膜２０がエッチングされる。この状態を図８の（Ａ）に模式的な一部断面図で示す。尚、エッチングの前に非結晶シリコン層２１の表面を酸化し、非結晶シリコン層２１の表面にＳｉＯ2膜を形成しておくと、開口部１９の内壁の非結晶シリコン層２１はエッチングされ難くなり、一層確実にサイドウオール２１Ａを形成することができる。
【００４１】
［工程−２４０］
次いで、開口部１９内を含む第３の層間絶縁層３２の上に、不純物がドーピングされた多結晶シリコン層をＣＶＤ法にて堆積させ、開口部１９内を多結晶シリコンから成る導電材料で埋め込む。これによって、開口部１９内が多結晶シリコンから成るコンタクトプラグ２２Ａで埋め込まれた接続孔が完成する。また、第３の層間絶縁層３２上には、かかる多結晶シリコンから成る第１の蓄積電極層４０が形成される。次に、第１の蓄積電極層４０の上に、厚さ数百ｎｍのＳｉＯ2から成る酸化膜４１をＣＶＤ法にて成膜した後、酸化膜４１及び第１の蓄積電極層４０を蓄積電極（記憶ノード）のパターンに異方性エッチングする。その後、厚さ数十〜数百ｎｍの不純物がドーピングされた多結晶シリコンから成る第２の蓄積電極層４２をＣＶＤ法にて全面に堆積させる。この状態を図８の（Ｂ）に模式的な一部断面図で示す。
【００４２】
［工程−２５０］
次に、第２の蓄積電極層４２を異方性エッチングした後（図９の（Ａ）参照）、ＳｉＯ2から成る酸化膜４１、ＢＰＳＧから成る第３の層間絶縁層３２を、ＳｉＮから成る第２の層間絶縁層３１をエッチングストッパーとして、フッ酸でウエットエッチングして除去する（図９の（Ｂ）参照）。こうして、第１及び第２の蓄積電極層４０，４２から成る筒状のキャパシタの蓄積電極（記憶ノード電極）が形成される。
【００４３】
［工程−２６０］
その後、ＳｉＯ2又はＳｉＮから成り、あるいは、ＯＮＯ構造を有するキャパシタ絶縁膜４３を全面にＣＶＤ法によって成膜する（図１０の（Ａ）参照）。
【００４４】
［工程−２７０］
次に、不純物がドーピングされた多結晶シリコン層をＣＶＤ法にて全面に堆積させ、かかる多結晶シリコン層から成るプレート電極４４を形成した後、全面に、例えばＳｉＮから成る第４の層間絶縁層４５をＬＰ−ＣＶＤ法で形成する（図１０の（Ｂ）参照）。そして、フォトリソグラフィ技術及びエッチング技術に基づき、第４の層間絶縁層４５及びプレート電極４４を所望のプレート電極形状にパターニングし、更に、第２の層間絶縁層３１及び第１の層間絶縁層３０を異方性エッチングする。
【００４５】
［工程−２８０］
その後、第５の層間絶縁層４６をＣＶＤ法で全面に堆積させ、例えば化学的機械的研磨法で平坦化処理を行い、第５の層間絶縁層４６、第４の層間絶縁層４５、プレート電極４４、第２の層間絶縁層３１及び第１の層間絶縁層３０を異方性エッチングして、開口部を形成する。そして、ＳｉＯ2、ＳｉＮ又はＳｉＮ／ＳｉＯ2から成る厚さ数十ｎｍの絶縁膜を、開口部内を含む第５の層間絶縁層４６上にＣＶＤ法にて堆積させ、更に、絶縁膜の上に厚さ数十〜数百ｎｍの非結晶シリコン（非晶質シリコン層又は多結晶シリコン層）を堆積させる。尚、この非結晶シリコン層には、不純物がドーピングされていてもよいし、されていなくともよい。その後、非結晶シリコン層及び絶縁膜をエッチバックし、非結晶シリコン層及び絶縁膜から成るサイドウオール４７をかかる開口部の内壁に形成する。かかるサイドウオール４７は、実施の形態１におけるサイドウオール２１Ａと実質的に同一の構造を有する。ここで、図においては、簡素化のためサイドウオール４７を１層で示した。尚、場合によっては、本発明の接続孔におけるサイドウオールの構成と異なるが、絶縁膜の上に非結晶シリコンを堆積させる代わりに、Ｔｉ層、ＴｉＮ層、Ｔｉ層／ＴｉＮ層、Ｗ層、ＴｉＷ層等をスパッタ法にて絶縁膜上に成膜することでサイドウオール４７を形成してもよい。更には、場合によっては、非結晶シリコン層やＴｉ層等の形成を省略することができる。
【００４６】
その後、サイドウオール４７が形成された開口部内を、不純物がドーピングされた多結晶シリコンで埋め込み、ビットコンタクト４８を形成する。尚、開口部内を多結晶シリコンで埋め込む代わりに、実施の形態１にて説明したブランケットタングステンＣＶＤ法にてビットコンタクト４８を形成してもよい。
【００４７】
次いで、例えば、濡れ性改善層として機能するＴｉ層、及びＡｌ−０．５％Ｃｕから成る配線材料層を、実施の形態１の［工程−１６０］と同様に、全面にスパッタ法にて成膜し、配線材料層及びＴｉ層を所定のパターンにエッチングし、上層配線層４９を形成する。この状態を図５に模式的な一部断面図で示す。尚、図の簡素化のために、上層配線層４９を１層で示した。
【００４８】
更に、公知の工程を実行して、半導体素子を完成させる。
【００４９】
以上、本発明を発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。実施の形態にて説明した各工程における各種の条件は例示であり、適宜変更することができる。
【００５０】
例えば、図１１に模式的な一部断面図を示すように、基体が絶縁層５０から構成され、導電層が下層配線層５１から構成されている場合にも、本発明の半導体素子の接続孔の形成方法を適用することによって、本発明の接続孔並びに半導体素子の配線構造を形成することができる。図１１に示した構造においては、下層配線層５１及び絶縁層５０の上に絶縁層５２、中間配線層５３及び絶縁層５４が形成されている。そして、下層配線層５１の上方の絶縁層５２、中間配線層５３及び絶縁層５４には接続孔が形成され、この接続孔の内壁には、非結晶シリコンから構成されたサイドウオール５６で保護された絶縁膜５５が形成されている。開口部内は、不純物がドーピングされた多結晶シリコンや高融点金属材料、あるいはアルミニウム系合金から成る配線材料で埋め込まれたコンタクトプラグ５７が形成されている。中間配線層５３は、絶縁膜５５によってコンタクトプラグ５７と電気的に絶縁されている。絶縁層５４の上には、接続孔に接続された上層配線層５８が設けられている。接続孔の形成方法は、実施の形態１にて説明したと同様の方法で行うことができるので、詳細な説明は省略する。
【００５１】
開口部の埋め込みをブランケットタングステンＣＶＤ法にて行う代わりに、他の金属や高融点金属にて埋め込むこともできる。例えば、ＣＶＤ法で銅層やアルミニウム層を形成することによって、銅やアルミニウムから成るコンタクトプラグやビットコンタクトを形成することもできる。ＣＶＤ法による銅層の形成条件を以下に例示する。尚、ＨＦＡとは、ヘキサフルオロアセチルアセトネートの略である。
銅のＣＶＤ成膜条件
使用ガス    ：  Ｃｕ（ＨＦＡ）2／Ｈ2＝１０／１０００sccm
圧力        ：  ２．６×１０3Ｐａ
基板加熱温度：  ３５０゜Ｃ
パワー      ：  ５００Ｗ
【００５２】
また、ＴｉＮ層、Ｔｉ層をスパッタ法にて成膜する代わりに、ＴｉＮ層、Ｔｉ層を、以下に例示する条件のＣＶＤ法にて成膜することもできる。
ＴｉのＥＣＲ−ＣＶＤ条件
使用ガス        ：  ＴｉＣｌ4／Ｈ2＝１０／５０sccm
マイクロ波パワー：２．１８ｋＷ
温度            ：４２０゜Ｃ
圧力            ：０．１２Ｐａ
ＴｉＮのＥＣＲ−ＣＶＤ条件
使用ガス        ：ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６／８sccm
マイクロ波パワー：２．８ｋＷ
基板ＲＦバイアス：−５０Ｗ
温度            ：４２０゜Ｃ
圧力            ：０．１２Ｐａ
【００５３】
上層配線層を構成するアルミニウム系合金としてＡｌ−Ｃｕを用いたが、その代わりに、純アルミニウム、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニウム合金を用いることもできる。また、各種の層間絶縁層として、必要に応じて、ＳｉＯ2、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Temperature Oxide、低温ＣＶＤ−ＳｉＯ2）、ＳｉＮ、ＳｉＯＮ等の公知の絶縁材料、あるいはこれらの絶縁材料を積層したものを用いることができる。
【００５４】
【発明の効果】
本発明においては、接続孔の内壁に非結晶シリコンから成るサイドウオールで保護された絶縁膜が形成されているので、層間絶縁層に開口部を形成する際、合わせずれが生じたとしても、ゲート電極等の肩部が露出し、接続孔とゲート電極等に短絡が生じることを防止することができるし、高い絶縁耐圧を保持することができる。また、接続孔の内壁に形成された絶縁膜は非結晶シリコンから成るサイドウオールで保護されているので、開口部を形成した後、洗浄工程やフッ酸処理を行ったとき絶縁膜に損傷が発生することがなく、接続孔とゲート電極等に短絡が生じるという問題を回避することができるし、高い絶縁耐圧を保持することができる。
【図面の簡単な説明】
【図１】発明の実施の形態１における半導体素子の模式的な一部断面図である。
【図２】発明の実施の形態１における半導体素子の製造工程を説明するための、半導体基板等の模式的な一部断面図である。
【図３】図２に引き続き、発明の実施の形態１における半導体素子の製造工程を説明するための、半導体基板等の模式的な一部断面図である。
【図４】図３に引き続き、発明の実施の形態１における半導体素子の製造工程を説明するための、半導体基板等の模式的な一部断面図である。
【図５】発明の実施の形態２における半導体素子の模式的な一部断面図である。
【図６】発明の実施の形態２における半導体素子の製造工程を説明するための、半導体基板等の模式的な一部断面図である。
【図７】図６に引き続き、発明の実施の形態２における半導体素子の製造工程を説明するための、半導体基板等の模式的な一部断面図である。
【図８】図７に引き続き、発明の実施の形態２における半導体素子の製造工程を説明するための、半導体基板等の模式的な一部断面図である。
【図９】図８に引き続き、発明の実施の形態２における半導体素子の製造工程を説明するための、半導体基板等の模式的な一部断面図である。
【図１０】図９に引き続き、発明の実施の形態２における半導体素子の製造工程を説明するための、半導体基板等の模式的な一部断面図である。
【図１１】基体が絶縁層から構成され、導電層が下層配線層から構成されている場合の、本発明の半導体素子の接続孔の形成方法を適用することによって得られた接続孔並びに半導体の配線構造を示す模式的な一部断面図である。
【図１２】従来の半導体素子の製造工程を説明するための、半導体基板等の模式的な一部断面図である。
【図１３】図１２に引き続き、従来の半導体素子の製造工程を説明するための、半導体基板等の模式的な一部断面図である。
【図１４】図１３に引き続き、従来の半導体素子の製造工程を説明するための、半導体基板等の模式的な一部断面図である。
【符号の説明】
１０・・・半導体基板、１１・・・素子分離領域、１２・・・ゲート酸化膜、１３・・・多結晶シリコン層、１４・・・シリサイド層、１５・・・ゲート電極、１６・・・配線層、１７・・・拡散層、１８，３０，３１，３２，４５，４６・・・層間絶縁層、１９・・・開口部、２０，５５・・・絶縁膜、２１・・・非結晶シリコン層、２１Ａ，４７，５６・・・サイドウオール、２２，２２Ａ，５７・・・コンタクトプラグ、２３，４９，５８・・・上層配線層、４０，４２・・・蓄積電極層、４１・・・酸化膜、４３・・・キャパシタ絶縁膜、４４・・・プレート電極、４８・・・ビットコンタクト、５０，５２，５４・・・絶縁層、５１・・・下層配線層、５３・・・中間配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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