(57)【特許請求の範囲】
【請求項１】
主スイッチング素子の一端へと導通する第１の外部接続用端子と、主スイッチング素子の他端へと導通する第２の外部接続用端子とを有し、それらの外部接続用端子間に負荷と電源とを直列に接続して使用されるソリッドステートリレーであって、
前記ソリッドステートリレーには、第３の外部接続用端子が設けられており、かつ前記第３の外部接続用端子と前記第２の外部接続用端子とはコンデンサを介して接続されており、
前記負荷と前記電源とを前記第１の外部接続用端子と前記第２の外部接続用端子との間に直列に接続し、かつ前記負荷と前記電源との接続点を前記第３の外部接続用端子に接続することにより、前記負荷の有する抵抗値と前記コンデンサの有する静電容量値とでノイズ流出防止用のＲＣフィルタ回路が形成されるようにしたこと、
を特徴とするソリッドステートリレー。
【請求項２】
前記第３の外部接続用端子と前記第２の外部接続用端子との前記コンデンサを介する接続は、当該ソリッドステートリレー本体の内部で行われることを特徴とする請求項１に記載のソリッドステートリレー。
【請求項３】
前記コンデンサの有する静電容量値を変更自在とするコンデンサ実装構造を有することを特徴とする請求項１に記載のソリッドステートリレー。
【請求項４】
前記コンデンサの有する静電容量値を変更自在とするコンデンサ実装構造とは、
前記コンデンサの有する静電容量値の全部もしくは一部を、１もしくは２以上のコンデンサユニットにより分担させ、かつ
前記コンデンサユニットの各々を、ソリッドステートリレー本体に対してコネクタを介して着脱自在とすること、であること、
を特徴とする請求項３に記載のソリッドステートリレー。
【請求項５】
前記コンデンサの有する静電容量値を変更自在とするコンデンサ実装構造とは、
前記コンデンサの有する静電容量値の全部もしくは一部を可変容量コンデンサ装置により構成すること、であること、
を特徴とする請求項３に記載のソリッドステートリレー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はソリッドステートリレーに係り、特に、ＥＭＩノイズの電源への流出が少なく、しかも、従来品に比べて格別のコストアップ並びにサイズアップを来すことなく製作することができる新規なソリッドステートリレーに関する。
【０００２】
【従来の技術】
一般に、ソリッドステートリレーは、入力回路と出力回路とをフォトカプラで電気的に絶縁し、入力回路に印加される電気信号に応じて出力回路に介在された主スイッチング素子（サイリスタ、トライアック等）を作動させることにより、出力回路に接続された負荷を開閉するよう構成されている。
【０００３】
従来のソリッドステートリレーとしては、例えば、図８に示される第１従来例、図９に示される第２従来例、並びに、図１０に示される第３従来例等が知られている。第１従来例のソリッドステートリレーには、トライアックカプラにて主スイッチング素子をトリガさせるトリガ方式が採用されている。第２従来例のソリッドステートリレーには、ダイオードブリッジとサイリスタにて主スイッチング素子をトリガさせるトリガ方式が採用されている。第３従来例のソリッドステートリレーには、ダイオードブリッジとサイリスタカプラにて主スイッチング素子をトリガさせるトリガ方式が採用されている。これら３つのトリガ方式は、低コストで実現できることから多くのソリッドステートリレーに採用されている。
【０００４】
図８、図９、並びに、図１０に示されるソリッドステートリレーの使用時の結線例が図１１（ａ）に示されている。同図において、１１０９はソリッドステートリレー（ＳＳＲ）、１１０７，１１０８はソリッドステートリレーの入力端子、１１０４，１１０３はソリッドステートリレーの負荷端子（内蔵主スイッチング素子の両端へと導通する一対の外部接続用端子でもある）、１１１１は直流電源記号で表された入力信号電圧、１１２２は駆動対象となる負荷、１１２３は外部負荷駆動用の交流電源である。
【０００５】
図８、図９、並びに、図１０に示されるソリッドステートリレーの詳細を順次に説明する。
【０００６】
まず、図８に示される第１従来例は、フォトトライアックカプラ８１３により主スイッチング素子であるトライアック８１６をトリガさせるものである。同図において、８０７，８０８は入力信号電圧１１１１（図１１（ａ）参照）が供給される一対の入力端子、８１２は入力信号に対するバッファ等として機能する入力回路、８１３は入力回路８１２と出力回路とを電気的に絶縁するためのフォトトライアックカプラ（発光ダイオード８１４とフォトトライアック８１５とを光結合させて構成される）、８１６は出力回路に内蔵された主スイッチング素子であるパワートライアック、８１７はフォトトライアック８１５の電流制限用抵抗、８１８はパワートライアック８１６のゲートバイアス抵抗、抵抗素子８１９とコンデンサ素子８２０とを直列接続して構成されるのはサージ吸収回路、８０４，８０３は主スイッチング素子であるトライアックの両端へと導通する一対の外部接続用端子である。
【０００７】
第１従来例のソリッドステートリレーを、図１１（ａ）の結線図に示されるソリッドステートリレー（ＳＳＲ）１１０９として採用した場合の動作を、図１１（ｂ），（ｃ）を参照して説明する。
【０００８】
ソリッドステートリレーの作動中における負荷電流Ｉと端子８０３，８０４間の電圧ＶＴとの関係が図１１（ｂ）の波形図に点線並びに実線で示されている。なお、ここでは、負荷１１２２としては抵抗負荷が想定されている。同図において、電源１１２３の電圧に連動して端子間電圧ＶＴが図中実線で示されるように規定のオン開始電圧ＶＯＮに到達すると、主スイッチング素子であるパワートライアック８１６がオンすることにより、負荷１１２２には負荷電流Ｉが流れ始め、同時に、端子間電圧ＶＴは規定のパワチップオン電圧（オン状態電圧）ＶＴＭＰにまで瞬時に低下する。
【０００９】
パワートライアック８１６のターンオン時の前後における端子間電圧（端子８０３，８０４間電圧）ＶＴの変化が、図１１（ｃ）に拡大して示されている。同図に示されるように、トライアック８１６がトリガするに至る端子間電圧ＶＴであるオン開始電圧ＶＯＮ（以下、第１従来例の場合にはＶＯＮ１と記す）は、次式（数１）に示されるように、フォトトライアック８１５の動作電流ＩＧによる電流制限用抵抗８１７の電圧降下（ＩＧ×ＲＧＳ）と、フォトトライアック８１５のオン状態電圧ＶＴＭ１と、抵抗８１８による電圧降下ＶＧＴとの和により決定される。
【数１】
ＶＯＮ１＝ＩＧ×ＲＧＳ＋ＶＴＭ１＋ＶＧＴ      （数１）
このことから明らかなように、第１従来例のトリガ回路では、トリガ用素子であるフォトトライアック８１５のオン状態電圧ＶＴＭ１が高いため、主スイッチング素子であるトライアック８１６がトリガするオン開始電圧ＶＯＮ１も必然的に高くなり、これが原因で雑音端子電圧が高くなるという問題点がある。
【００１０】
次に、図９に示される第２従来例は、ダイオードブリッジ９１７とサイリスタ９２２とを用いて主スイッチング素子であるトライアック９１６をトリガさせるものである。同図において、９０７，９０８は入力信号電圧１１１１（図１１（ａ）参照）が供給される一対の入力端子、９１２は入力信号に対するバッファ等として機能する入力回路、９１３は入力回路９１２と出力回路中のトリガ回路９２１とを電気的に絶縁するためのフォトトランジスタカプラ（発光ダイオード９１４とフォトトランジスタ９１５とを光結合させて構成される）、９１６は出力回路に内蔵された主スイッチング素子であるパワートライアック、９１７は電源電圧を整流してサイリスタ９２２に印加するするダイオードブリッジ、９２２はトリガ回路９２１でトリガされて主スイッチング素子をトリガするためのサイリスタ、９１８はパワートライアック９１６のゲートバイアス抵抗、抵抗素子９１９とコンデンサ素子９２０とを直列接続して構成されるのはサージ吸収回路、９０４，９０３は主スイッチング素子であるトライアックの両端を外部に引き出すための一対の外部接続用端子である。
【００１１】
第２従来例のソリッドステートリレーを、図１１（ａ）の結線図に示されるソリッドステートリレー（ＳＳＲ）１１０９として採用した場合の動作についても、図１１（ｂ），（ｃ）を参照して第１実施例と同様に説明される。すなわち、この第２実施例においても、第１従来例と同様に、トライアック９１６がトリガするに至る端子間電圧ＶＴであるオン開始電圧ＶＯＮ（以下、第２従来例の場合にはＶＯＮ２と記す）は、次式（数２）に示されるように、サイリスタ９２２のオン状態電圧ＶＴＭ２と、ダイオードブリッジ９１７におけるダイオードのオン状態電圧（２×ＶＦ）と、抵抗９１８の電圧降下ＶＧＴとの和により決定される。
【数２】
ＶＯＮ２＝ＶＴＭ２＋２×ＶＦ＋ＶＧＴ      （数２）
このことから明らかなように、第２従来例のトリガ回路では、素子（サイリスタ９２２およびダイオードブリッジ９１７）のオン状態電圧ＶＴＭ２およびＶＦが高いため、主スイッチング素子であるトライアック９１６がトリガするオン開始電圧ＶＯＮ２も必然的に高くなり、これが原因で雑音端子電圧が高くなるという問題点がある。
【００１２】
次に、図１０に示される第３従来例は、ダイオードブリッジ１０１７とフォトサイリスタカプラ１０１３とを用いて主スイッチング素子であるトライアック１０１６をトリガさせるものである。同図において、１００７，１００８は入力信号電圧１１１１（図１１（ａ）参照）が供給される一対の入力端子、１０１２は入力信号に対するバッファ等として機能する入力回路、１０１３は入力回路１０１２と出力回路とを電気的に絶縁するためのフォトサイリスタカプラ（発光ダイオード１０１４とフォトサイリスタ１０１５とを光結合させて構成される）、１０１６は出力回路に内蔵された主スイッチング素子であるパワートライアック、１０１７は電源電圧を整流してフォトサイリスタ１０１５に印加するするダイオードブリッジ、抵抗１０２１とコンデンサ１０２２とで構成される回路はフォトサイリスタの点弧角制御回路、１０１８はパワートライアック１０１６のゲートバイアス抵抗、抵抗素子１０１９とコンデンサ素子１０２０とを直列接続して構成されるのはサージ吸収回路、１００４，１００３は主スイッチング素子であるトライアックの両端を外部に引き出すための一対の外部接続用端子である。
【００１３】
第３従来例のソリッドステートリレーを、図１１（ａ）の結線図に示されるソリッドステートリレー（ＳＳＲ）１１０９として採用した場合の動作についても、図１１（ｂ），（ｃ）を参照して第１実施例と同様に説明される。すなわち、この第３実施例においても、第１従来例と同様に、トライアック１０１６がトリガするに至る端子間電圧ＶＴであるオン開始電圧ＶＯＮ（以下、第３従来例の場合にはＶＯＮ３と記す）は、次式（数３）に示されるように、フォトサイリスタ１０１５のオン状態電圧ＶＴＭ３と、ダイオードブリッジ１０１７におけるダイオードのオン状態電圧（２×ＶＦ）と、抵抗１０１８の電圧降下ＶＧＴとの和により決定される。
【数３】
ＶＯＮ３＝ＶＴＭ３＋２×ＶＦ＋ＶＧＴ      （数３）
このことから明らかなように、第３従来例のトリガ回路では、素子（フォトサイリスタ１０１５およびダイオード１０１７）のオン状態電圧ＶＴＭ３およびＶＦが高いため、主スイッチング素子であるトライアック１０１６がトリガするオン開始電圧ＶＯＮ３も必然的に高くなり、これが原因で雑音端子電圧が高くなるという問題点がある。
【００１４】
以上、主スイッチング素子がトライアックである場合の３つの例で説明したが、雑音端子電圧（ＥＭＩノイズ）が高くなるという問題点は、主スイッチング素子がサイリスタの場合でも同様に生ずる。
【００１５】
図１１（ｃ）に示される波形図から明らかなように、雑音端子電圧を低減するためには、主スイッチング素子であるトライアックがトリガするに至るオン開始電圧ＶＯＮとパワーチップオン電圧（オン状態電圧）ＶＴＭＰとを接近させればよいことが判る。そのための一手法としては、パワーチップオン電圧ＶＴＭＰを上昇させることが考えられるが、パワーチップオン電圧ＶＴＭＰを上昇させることは、パワー素子の発熱（損失）を増大させることに相当するため、特に大電流用途では採用することができない。他の一手法としては、オン開始電圧ＶＯＮを低下させることが考えられる。そのためには、例えば、トライアックカプラ方式（第１従来例；図８参照）の場合であれば、主スイッチング素子の観点からは、動作電流ＩＧや抵抗の電圧降下ＶＧＴの小さなトライアック（サイリスタ）を選択すればよいと考えられるが、そのような回路構成は高価にならざるを得ない。加えて、電流制限用抵抗８１７は保護抵抗であるから、その抵抗値ＲＧＳを小さくすることにも限界がある。残された途は、トライアックカプラ８１３におけるフォトトライアック８１５のオン状態電圧ＶＴＭ１を小さくすることであるが、元々、フォトトライアックは半導体素子であることから、そのオン状態電圧ＶＴＭ１の低減にも限界がある。
【００１６】
他方、特開平７−２２６１３０号公報に開示の「低障害電波放射型大電流ソリッドステートリレー」では、ソース端子を互いに接続した一対のＭＯＳＦＥＴを用いたプリドライバを備えることで、ＥＭＩノイズを無視し得る程度に低減することが可能なソリッドステートリレーが提案されている。しかしながら、このようなソリッドステートリレーにあっても、回路構成要素の置換や付加に伴う装置コストの増加の割にはそれほど大きな効果は得られない。
【００１７】
このような状況の下、ソリッドステートリレー内部に何らかの対策を施すのではなく、ソリッドステートリレーの外部にフィルタを付加することにより、雑音端子電圧を低減化（ＥＭＩノイズを解決）することも提案されている。代表的なＥＭＩフィルタを備えたソリッドステートリレーの低ノイズ化回路が図１２に示されている。同図に示されるように、この低ノイズ化回路は、図１１（ａ）に示される回路構成において、負荷１１２２と電源１１２３との間に、コイル１２０４の両端にそれぞれコンデンサ１２０２，１２０３が接続されたＥＭＩフィルタ１２０１を挿入した構成を有する。なお、図１２において、図１０と同一構成部分については同符号を付して説明は省略する。
【００１８】
このようにソリッドステートリレーの外部にＥＭＩフィルタ１２０１を備えた場合、ノイズの元凶となる電力の急峻な変化をＥＭＩフィルタ１２０１でフィルタリングできることから、大きなノイズ低減化効果を得ることができる。しかしながら、ＥＭＩフィルタが図１２のようにＬＣフィルタの場合にはコイル１２０４の抵抗成分の発熱が、またＲＣフィルタであっても内蔵抵抗の発熱がそれぞれ大きいために、ＥＭＩフィルタ内におけるエネルギー損失が大きい。したがって、大電流を流すようなソリッドステートリレーの用途においては、抵抗を少なくするためにコイル１２０４の線径を大きくする工夫が必要となり、結果としてＥＭＩフィルタの大きさが巨大化してしまう欠点がある。
【００１９】
【発明が解決しようとする課題】
主スイッチング素子としてサイリスタやトライアックを用いた従来のソリッドステートリレーにあっては、主スイッチング素子がオンするに至るオン開始電圧（ＶＯＮ１，ＶＯＮ２，ＶＯＮ３）を決定する要素に、トライアック、サイリスタ、フォトサイリスタ等のオン状態電圧（ＶＴＭ１，ＶＴＭ２，ＶＴＭ３）の比較的高い素子が含まれているので、主スイッチング素子のオン開始電圧（ＶＯＮ１，ＶＯＮ２，ＶＯＮ３）が高くなり、これが原因でＥＭＩノイズ（雑音端子電圧）が高くならざるを得ないという問題点がある。
【００２０】
このようなトライアック、サイリスタ、フォトサイリスタ等によるトリガ方式が採用されたソリッドステートリレーにおいて、ＥＭＩノイズの原因となる主スイッチング素子のオン開始電圧を低下させるためには、オン状態電圧（ＶＴＭ）の小さなカプラを使用したり、低い電圧降下（ＶＧＴ）の素子を使用する手法が考えられる。しかし、低オン状態電圧（ＶＴＭ）或いは低電圧降下（ＶＧＴ）の素子は高価であり、しかも素子の構造上から低電圧化には限界がある。したがって、このような内部的工夫によってはＥＭＩノイズを十分に低減化することはできない。
【００２１】
他方、外部的にフィルタを付加することでＥＭＩノイズ（雑音端子電圧）を低減する手法では、電力の急峻な変化をフィルタリングでき、大きなノイズ低減化効果が得られるが、フィルタサイズが大きくまたコストも高く、接続が不便で、発熱も大きいといった問題がある。
【００２２】
この発明は、このような従来の問題点に着目してなされたもので、その目的とするところは、ＥＭＩノイズ（雑音端子電圧）の発生が少なく、しかも、従来品に比べて格別のコストアップ並びにサイズアップを来すことなく製作することができるソリッドステートリレーを提供することにある。
【００２３】
【課題を解決するための手段】
この出願の請求項１に記載の発明は、主スイッチング素子の一端へと導通する第１の外部接続用端子と、主スイッチング素子の他端へと導通する第２の外部接続用端子とを有し、それらの外部接続用端子間に負荷と電源とを直列に接続して使用されるソリッドステートリレーであって、
前記ソリッドステートリレーには、第３の外部接続用端子が設けられており、かつ前記第３の外部接続用端子と前記第２の外部接続用端子とはコンデンサを介して接続されており、
前記負荷と前記電源とを前記第１の外部接続用端子と前記第２の外部接続用端子との間に直列に接続し、かつ前記負荷と前記電源との接続点を前記第３の外部接続用端子に接続することにより、前記負荷の有する抵抗値と前記コンデンサの有する静電容量値とでノイズ流出防止用のＲＣフィルタ回路が形成されるようにしたこと、
を特徴とするソリッドステートリレにある。
【００２４】
この出願の請求項２に記載の発明は、前記第３の外部接続用端子と前記第２の外部接続用端子との前記コンデンサを介する接続は、当該ソリッドステートリレー本体の内部で行われることを特徴とする請求項１に記載のソリッドステートリレーにある。
【００２５】
この出願の請求項３に記載の発明は、前記コンデンサの有する静電容量値を変更自在とするコンデンサ実装構造を有することを特徴とする請求項１に記載のソリッドステートリレーにある。
【００２６】
この出願の請求項４に記載の発明は、前記コンデンサの有する静電容量値を変更自在とするコンデンサ実装構造とは、
前記内部接続されるコンデンサの有する静電容量値の全部もしくは一部を、１もしくは２以上のコンデンサユニットにより分担させ、かつ
前記コンデンサユニットの各々を、ソリッドステートリレー本体に対してコネクタを介して着脱自在とすること、であること、
を特徴とする請求項３に記載ソリッドステートリレーにある。
【００２７】
この出願の請求項５に記載の発明は、前記コンデンサの有する静電容量値を変更自在とするコンデンサ実装構造とは、
前記コンデンサの有する静電容量値の全部もしくは一部を可変容量コンデンサ装置により構成すること、であること、
を特徴とする請求項３に記載のソリッドステートリレーにある。
【００２８】
そして、この請求項１に記載の発明によれば、第１の外部接続用端子と第２の外部接続用端子との間に負荷と電源とを順に直接接続し、さらに、負荷と電源との接続点を第３の外部接続用端子に接続すると、第２の外部接続用端子および第３外部接続用端子から負荷側をみた場合に、負荷の抵抗成分（Ｒ）と内蔵コンデンサの静電容量（Ｃ）によるノイズ流出防止用のＲＣローパスフィルタが形成されることとなる。その結果、ソリッドステートリレーがどのようなタイプであってもＥＭＩノイズ（雑音端子電圧）の低減を図ることができる。
【００２９】
また、負荷の抵抗成分をフィルタに用いるため、フィルタのための放熱器は不要であり、特に、負荷がヒータ等の場合にはフィルタにおける発熱が直接加熱エネルギーとして利用できて経済的である。
【００３０】
さらに、第３の外部接続用端子を新たに設けて、第２の外部接続用端子との間にコンデンサを内部接続するだけであるから、従来品に比べて格別のコストアップ並びにサイズアップを来すことがない。
【００３１】
また、請求項２に記載の発明によれば、前記第３の外部接続用端子と前記第２の外部接続用端子との前記コンデンサを介する接続は、当該ソリッドステートリレー本体の内部で行われることから、第３の外部接続用端子と第２の外部接続用端子との間をコンデンサを介してリレー本体の外部で結線する場合のように、ソリッドステートリレーの端子台周囲にコンデンサ配置用の余分なスペースも不要であり、またそれにより外観体裁を損ねることもない。
【００３２】
また、請求項３に記載の発明によれば、前記コンデンサの有する静電容量値を前記外部負荷の有する抵抗値に合わせて変更自在とするコンデンサ実装構造を有することから、外部負荷の有する抵抗値に合わせてコンデンサの有する静電容量値を時定数ＲＣがほぼ一定値となるように変更することにより、ローパスフィルタの周波数特性を常に最適な値に設定することができる。
【００３３】
また、請求項４に記載の発明によれば、前記コンデンサの有する静電容量値を前記外部負荷の有する抵抗値に合わせて変更自在とするコンデンサ実装構造として、前記内部接続されるコンデンサの有する静電容量値の全部もしくは一部を、１もしくは２以上のコンデンサユニットにより分担させ、かつ前記コンデンサユニットの各々を、ソリッドリレー本体に対してコネクタを介して着脱自在とすること、を採用したため、コンデンサユニットの交換や増設を行うだけで、配線の手間も要することなく、静電容量値の変更が可能となり、使用状況に適したノイズ低減化を容易に実現することができる。
【００３４】
また、請求項５に記載の発明によれば、前記コンデンサの有する静電容量値を前記外部負荷の有する抵抗値に合わせて変更自在とするコンデンサ実装構造として、前記内部接続されるコンデンサの有する静電容量値の全部もしくは一部を、連続可変型もしくはステップ可変型の可変コンデンサ装置により構成すること、を採用したため、
可変コンデンサ装置の調整もしくは切換操作だけで、配線の手間も要することなく、静電容量値の変更が可能となり、使用状況に適したノイズ低減化を一層容易に実現することができる。
【００３５】
【発明の実施の形態】
以下、本発明のソリッドステートリレーの実施の一形態を添付図面を参照しつつ詳細に説明する。
【００３６】
図１（ａ）は本発明の第１の実施形態に係るソリッドステートリレーの構成を示す回路図である。同図に示されるように、本実施形態のソリッドステートリレー１０９の電気的な構成の大部分は、図８に示された従来のソリッドステートリレーの電気的な構成と同様である。すなわち、このソリッドステートリレー１０９は、フォトトライアックカプラ１１３により主スイッチング素子であるトライアック１１６をトリガさせるものである。同図において、１０７，１０８は入力信号電圧１１１が供給される一対の入力端子、１１２は入力信号に対するバッファ等として機能する入力回路、１１３は入力回路１１２と出力回路とを電気的に絶縁するためのフォトトライアックカプラ（発光ダイオード１１４とフォトトライアック１１５とを光結合させて構成される）、１１６は出力回路に内蔵された主スイッチング素子であるパワートライアック、１１７はフォトトライアックの電流制限用抵抗、１１８はパワートライアック１１６のゲートバイアス抵抗、抵抗素子８１９とコンデンサ素子８２０とを直列接続して構成されるのはサージ吸収回路、１０４は主スイッチング素子であるトライアック１１６の一端へと導通する第１の外部接続用端子、１０３は主スイッチング素子であるトライアック１１６の他端へと導通する第２の外部接続用端子である。
【００３７】
本実施形態に係るソリッドステートリレー１０９が図８に示される従来のソリッドステートリレーと明らかに相違するのは、第３の外部接続用端子１０２を有する点、並びに、第３の外部接続用端子１０２と第２の外部接続用端子１０３とがコンデンサ１２１を介して、ソリッドステートリレー１０９の本体内部で接続されている点にある。このように第３の外部接続用端子１０２と第２の外部接続用端子１０３とのコンデンサ１２１を介する接続は、当該ソリッドステートリレー本体の内部で行われることから、第３の外部接続用端子１０２と第２の外部接続用端子１０３との間をコンデンサを介してリレー本体の外部で結線する場合のように、ソリッドステートリレーの端子台周囲にコンデンサ配置用の余分なスペースも不要であり、またそれにより外観体裁を損ねることもない。
【００３８】
そして、本実施形態に係るソリッドステートリレー１０９の使用にあたっては、第１の外部接続用端子１０４と第２の外部接続用端子１０３との間には、従来と同様に、負荷１２２と電源１２３との直列回路が接続される。一方、新たに設けられた第３の外部接続用端子１０２には、負荷１２２と電源１２３との接続点Ｐが接続される。
【００３９】
次に、本実施形態に係るソリッドステートリレー１０９の基本的な動作について説明する。入力信号電圧１１１がオフの場合には、入力回路１１２から発光ダイオード１１４に対して電圧が供給されないことにより、発光ダイオード１１４は発光しない。この状態では、フォトトライアック１１５はオフ状態、主スイッチング素子であるトライアック１１６もオフ状態であるから、負荷１２２への通電は行われない。これに対して、入力信号電圧１１１がオンの場合には、入力回路１１２から発光ダイオード１１４に電圧が供給されることにより、発光ダイオード１１４が発光する。この状態では、フォトトライアック１１５はオン状態、主スイッチング素子であるトライアック１１６もオン状態であるから、負荷１１２への通電が行われる。先に説明したように、このトライアック１１６のオン状態では、負荷１２２には負荷電流Ｉが流れ、端子１０４，１０３間電圧ＶＴは、トライアック１１６のオン状態電圧ＶＴＭとなる（図１１（ｂ）参照）。
【００４０】
ソリッドステートリレーのこのような作動状態においては、図１１（ｃ）に示されるように、端子間電圧ＶＴがＶＯＮからＶＴＭＰへと急峻に繰り返し変化することから、多量のＥＭＩノイズが発生して電源ラインへと流出しようとする。しかし、この実施形態のソリッドステートリレー１０９にあっては、第３の外部接続用端子１０２に、負荷１２２と電源１２３との接続点Ｐが接続されていること、並びに、第３の外部接続用端子と第２の外部接続用端子１０３との間にコンデンサ１２１が介在されていることにより、以下に説明するように、電源ラインへのノイズ流出は阻止される。
【００４１】
図１（ｂ）は、第１並びに第２の外部接続用端子１０４，１０３から負荷１２２の側を見たときの図１（ａ）中の一点鎖線で囲まれたＡ部の等価回路であり、第３の外部接続用端子１０２並びにコンデンサ１２１に関わる結線を取り出して書き直したものである。同図から明らかなように、ソリッドステートリレー１０９から電源１２３へ向かう経路には、負荷１２２の有する抵抗成分（Ｒ）とコンデンサ１２１の有する静電容量（Ｃ）とからるＲＣローパスフィルタが介在されている。そのため、このＲＣローパスフィルタの働きにより、電力の急峻な変化はフィルタリングされ、電源ラインへのノイズ流出が阻止されるのである。
【００４２】
以下、本実施形態のソリッドステートリレーの効果についてまとめる。
【００４３】
▲１▼  第１に、ＥＭＩノイズ（雑音端子電圧）を低減できる。
【００４４】
上述のように、第１の外部出力用端子１０４および第２の外部出力用端子１０３から負荷１２２側を見た場合にＲＣローパスフィルタが形成されているため、ソリッドステートリレーがどのようなトリガタイプを有するものであっても、ＥＭＩノイズ（雑音端子電圧）の低減を図ることができる。すなわち、上記説明では、ソリッドステートリレー１０９として、トライアックカプラ１１３にてメインの出力素子であるトライアック１１６をトリガさせる方式のものを採用したが、第２従来例（ダイオードブリッジとサイリスタにてメインの出力素子をトリガさせる方式のもの）や第３従来例（ダイオードブリッジとサイリスタカプラにてメインの出力素子をトリガさせる方式のもの）、更には、他のアノードファイア方式のソリッドステートリレーとしても良く、ソリッドステートリレーの種類やトリガ方式を選ばず有効に作用する。
【００４５】
▲２▼  第２に、環境に応じてコンデンサ１２１の容量（Ｃ）を変更することで、環境に適した必要最低限の低ノイズシステムを構築することができる。
【００４６】
上記説明では、例えばヒータのような抵抗成分（Ｒ）を持つ負荷１２２を例に説明しているが、仮に、負荷１２２がインダクタンス成分やキャパシタンス成分を持っていても、コンデンサ１２１の容量（Ｃ）を適切に選ぶことにより、ＲＣローパスフィルタによるフィルタ効果が失われることはない。すなわち、負荷１２２自身が誘導成分や容量成分を持っていれば、同じ雑音端子レベルを達成するためにより小さな容量（Ｃ）のコンデンサ１２１で実現できることもあり、負荷１２２に合わせた適切な設定が可能になる。
【００４７】
▲３▼  第３に、他のノイズ低減化手法に比べて非常に低コストであり、従来品と比べて装置サイズをさほど大型化することもない。
【００４８】
上述のように、従来のノイズ低減化手法は、大きく次の２つの手法に分けられる。すなわち、オン状態電圧（ＶＴＭ）が小さいカプラを選択する等の回路的に対処する第１手法と、外部的にＥＭＩフィルタを付加する第２手法である。本実施形態のノイズ低減化手法を第２手法と比較した場合、本実施形態では、ヒータ等の負荷１２２の抵抗成分を用いたフィルタ構成となっていることから、装置の小型化および低コスト化の点で大きく向上していることは明白である。また一方、第１手法と比較した場合には、従来の第１手法では、同レベルの雑音端子特性を確保するためには、主スイッチング素子がオンするに至るオン開始電圧（ＶＯＮ）をパワーチップオン電圧（ＶＴＭＰ）と等しくする必要があるが、パワー系も信号系も同じＰＮ接合半導体が使われている以上、該条件を確保することが至難であるのに対し、本実施形態では、第１従来例（図８参照）のフォトトライアックカプラ８１３をショートした（すなわち、ＶＴＭＳ＝０：トリガ素子を使わない理想状態に近い）状態とした場合と同程度のノイズ低減化効果がある。
【００４９】
▲４▼  第４に、エネルギの効率的な活用を図ることができる。
【００５０】
従来の外部的に付加されるＥＭＩフィルタでは、コイルや抵抗を介するために発熱が大きな問題になっていたが、本実施形態では、負荷１２２の抵抗成分を直接用いるために特別の放熱器は不要であり、また、負荷１２２がヒータ等の場合にはフィルタにおける発熱が直接加熱エネルギーとして利用できて経済的である。
【００５１】
次に、コンデンサ１２１の有する静電容量値（Ｃ）を使用環境に合わせて変更自在とするためのコンデンサ実装構造を図２〜図７を参照して詳細に説明する。
【００５２】
第１のコンデンサ実装構造が図２及び図３に示されている。図２に示されるように、この第１のコンデンサ実装構造では、コンデンサ１２１を所定形状に樹脂モールドすることによりコンデンサユニット２０１を形成し、このコンデンサユニット２０１をコネクタ２０２，２０３を介してソリッドステートリレー本体に対して着脱自在としている。図３（ａ）に示されるように、コンデンサユニット２０１には、この例では、断面がＴ型となるように凸部２０１ａが形成されており、この凸部２０１ａの先端面にはコネクタ２０２，２０３の雄側を構成する一対のプラグ片２０２ａ，２０３ａが突出されている。コンデンサユニット２０１は例えば同一形状で複数種類製作され、それぞれの種類毎にその静電容量値は異なる。一方、図３（ｂ）に示されるように、ソリッドステートリレー本体３０１側には、コンデンサユニット２０１の凸部２０１ａを受け入れる凹部３０２が形成されている。この凹部３０２の奥壁にはコネクタ２０２，２０３の雌側を構成する一対のソケット２０２ｂ，２０３ｂが形成されている。なお、図３において、１０２は第３の外部接続用端子、１０３は第２の外部接続用端子、１０４は第１の外部接続用端子、１０７は入力端子、１０８は入力端子、１０９はソリッドステートリレー本体、３１０はヒートシンク、３１１は取付装置である。図から明らかなように、各端子１０２，１０３，１０４，１０７，１０８はビス止め端子構造を有する。
【００５３】
以上のように、この第１のコンデンサ実装構造では、コンデンサ１２１の有する静電容量値の全部を１個のコンデンサユニット２０１により負担させ、かつこのコンデンサユニット２０１を、ソリッドステートリレー本体３０１に対してコネクタ２０２，２０３を介して着脱自在としている。そのため、複数種類のコンデンサユニットの中から適当な静電容量値のものを選んで装着乃至交換することにより、コンデンサ１２１の静電容量値を使用環境に合わせて容易に変更することができる。
【００５４】
第２のコンデンサ実装構造が図４及び図６に示されている。図４に示されるように、この第２のコンデンサ実装構造では、それぞれ所定の静電容量値（Ｃ１，Ｃ２，Ｃ３）を有するコンデンサを所定形状に樹脂モールドすることにより１もしくは２以上（この例では３個）のコンデンサユニット６０２，６０３，６０４を形成し、これらのコンデンサユニット６０２，６０３，６０４を、図６に示されるように、コネクタ６０５と６０８，６０６と６０９，６０７と６１０をそれぞれ介してソリッドステートリレー本体４０９に対して着脱自在としている。なお、図４では図示を省略したが、コネクタの構造としては適宜なプラグイン構造を採用すればよい。なお、図６において、６０１は固定的な内部に組み込まれたコンデンサ（静電容量値Ｃ０）である。また、図４において、４１０はヒートシンクである。一方、図６に示されるように、内部に固定的に組み込まれたコンデンサ６０１の静電容量値Ｃ０と、コンデンサユニット６０２，６０３，６０４に内蔵されたコンデンサの静電容量値Ｃ１，Ｃ２，Ｃ３とは互いに並列接続されている。そのため、全体の合成静電容量値ＣはＣ＝Ｃ０＋Ｃ１＋Ｃ２＋Ｃ３となる。
【００５５】
以上のように、この第２のコンデンサ実装構造では、コンデンサ（図１のコンデンサ１２１に相当する）の有する静電容量値の一部（Ｃ−Ｃ０）を１もしくは２以上（この例では３個）のコンデンサユニット６０２，６０３，６０４により分担させ、かつこれらのコンデンサユニット６０２，６０３，６０４を、ソリッドステートリレー本体４０９に対してコネクタ６０５と６０８，６０６と６０９，６０７と６１０を介して着脱自在としている。そのため、複数種類のコンデンサユニットの中から適当な静電容量値のものを組み合わせて装着乃至交換することにより、コンデンサ１２１の静電容量値を使用環境に合わせて容易に変更することができる。なお、コンデンサユニット６０２，６０３，６０４の有する静電容量値（Ｃ１，Ｃ２，Ｃ３）は全て同一の値でもよいし、異なる値でもよい。
【００５６】
第３のコンデンサ実装構造が図５及び図７に示されている。それらの図に示されるように、この第３のコンデンサ実装構造では、それぞれ所定の静電容量値（Ｃ１，Ｃ２，Ｃ３，Ｃ４）を有する複数個（図では４個）のコンデンサ７０１，７０２，７０３，７０４をソリッドステートリレー本体の内部に予め組み込み、それらの一端を共通接続して第２の外部接続用端子１０３へと導通させると共に、他端についてはそれぞれ個別端子７０５，７０６，７０７，７０８へと導出させ、必要に応じてジャンパ部材（ジャンパピン、ジャンパ線、スイッチ等）を介して、第３の外部接続用端子１０２へ導通する共通端子７０９，７１０，７１１，７１２へと接続するようにしている。
【００５７】
図５に示されるものは、ソリッドステートリレー本体の例えば底部に取り付けて使用されるコンデンサモジュールの模式的平面図（同図（ａ））並びに模式的断面図（同図（ｂ））である。このコンデンサモジュールは、ケース本体５０７とケース底板５０６とを備えている。ケース底板５０６はビス５０１，５０２を介してソリッドステートリレー本体ケースに取り付けられる。ケース内には、４個のコンデンサ７０１〜７０４を搭載した回路基板５０５が収容されている。ケース底板５０６には一対のプラグ片５０３，５０４が突出固定されており、これらのプラグ片の基部は回路基板５０５の所定位置に導通している。すなわち、コンデンサ７０１〜７０４の一端は共通接続されてプラグ片５０４へと導通している。また、コンデンサ７０１〜７０４の他端はそれぞれ個別端子７０５〜７０８へと導通している。各個別端子７０５〜７０８には、それらと隣接して共通端子７０９〜７１２が配置されている。それらの共通端子は、先に述べたプラグ片５０３の基部へと導通している。従って、ジャンパ部材にて個別端子７０５〜７０８と共通端子７０９〜７１２とを接続すると、プラグ片５０３と５０４との間には必要個数のコンデンサが並列に接続される。このコンデンサモジュールがソリッドステートリレー本体に装着されると、プラグ片５０３と５０４とは、リレー本体側の図示しないソケットに接続される。このソケットは、図７に示される第３の外部接続用端子１０２と第２の外部接続用端子１０３にそれぞれ導通している。
【００５８】
以上の構成によれば、このコンデンサモジュールは一種の簡易型可変コンデンサ装置を構成しているため、これを図示しないソリッドステートリレー本体に装着してジャンパ部材７１３により適宜に接続コンデンサを選択することにより、コンデンサの静電容量値を使用環境に合わせて容易に変更することができる。なお、コンデンサ７０１，７０２，７０３，７０４の有する静電容量値（Ｃ１，Ｃ２，Ｃ３，Ｃ４）は全て同一の値でもよいし、異なる値でもよい。また、図６の例のように、全静電容量値の一部のみを可変するようにしてもよい。なお、可変容量コンデンサ装置の構造はこれに限定されるものではなく、コストが許すのであれば、公知のスライド式やロータリ式の可変容量コンデンサ、或いは、バリキャップ等の半導体可変コンデンサ素子を内蔵できることは勿論である。
【００５９】
以上説明した容量変更のための工夫は、次のような用途に都合がよい。本発明に係るコンデンサを内蔵したソリッドステートリレーにおいては、一般的に、内蔵コンデンサの静電容量値は、主スイッチング素子に流し得る最大電流に対する抵抗負荷を想定して決定されるであろう。したがって、電流をフルレンジで使用しない場合、電源電圧Ｖを固定としたとき、Ｖ＝Ｒ×Ｉの関係から、負荷１２２の抵抗成分（Ｒ）は想定された値よりも大きくなる。一方、単純な構成のＲＣフィルタのカットオフ周波数はＲとＣとの積に比例するから、Ｃを一定とすればカットオフ周波数が最適な値からズレる虞がある。これに対して、内蔵コンデンサの静電容量Ｃが変更可能であれば、ＥＭＩノイズの流出防止の観点より、常に、最適なフィルタ特性を実現することができる。
【００６０】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ＥＭＩノイズ（雑音端子電圧）の発生が少なく、しかも、従来品に比べて格別のコストアップ並びにサイズアップを来すことなく製作することができるソリッドステートリレーを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるソリッドステートリレーの回路構成図である。
【図２】コンデンサの静電容量値を変更可能とする第１のコンデンサ実装構造を示す回路構成図である。
【図３】コンデンサの静電容量値を変更可能とする第１のコンデンサ実装構造を示すソリッドステートリレーの外観斜視図である。
【図４】コンデンサの静電容量値を変更可能とする第２のコンデンサ実装構造を示すソリッドステートリレーの外観斜視図である。
【図５】コンデンサの静電容量値を変更可能とする第３のコンデンサ実装構造を示すソリッドステートリレーの模式的平面図並びに模式的断面図外観斜視図である。
【図６】コンデンサの静電容量値を変更可能とする第２のコンデンサ実装構造を示す回路構成図である。
【図７】コンデンサの静電容量値を変更可能とする第３のコンデンサ実装構造を示す回路構成図である。
【図８】第１従来例の交流制御用のソリッドステートリレーの回路構成図である。
【図９】第２従来例の交流制御用のソリッドステートリレーの回路構成図である。
【図１０】第３従来例の交流制御用のソリッドステートリレーの回路構成図である。
【図１１】図１１（ａ）はソリッドステートリレーの適用回路の構成図、図１１（ｂ）はメイン出力素子がターン・オンした時の負荷電流Ｉと端子間電圧ＶＴの関係を示す波形図、図１１（ｃ）はターン・オン時の端子間電圧ＶＴを拡大して示す波形図である。
【図１２】ＥＭＩフィルタを備えたソリッドステートリレーの低ノイズ化回路の回路構成図である。
【符号の説明】
１０２            第３の外部接続用端子
１０３            第２の外部接続用端子
１０４            第１の外部接続用端子
１０７，１０８    入力端子
１０９            ソリッドステートリレー
１１１            入力信号電圧
１１２            入力回路
１１３            トライアックカプラ
１１４            発光ダイオード
１１５            フォトトライアック
１１６            トライアック（主スイッチング素子）
１１７〜１１９    抵抗
１２０            コンデンサ
１２１            コンデンサ
１２２            負荷
１２３            交流電源
２０１            コンデンサユニット
２０１ａ          凸部
２０２，２０３    コネクタ
２０２ａ，２０３ａ  プラグ
２０２ｂ，２０３ｂ  ソケット
３０１            ソリッドステートリレー本体
３０２            凹部
３１０            ヒートシンク
３１１            取り付け装置
４０９            ソリッドステート本体
４１０            ヒートシンク
５０１，５０２    取付用ビス
５０３，５０４    プラグ片
５０５            回路基板
５０６            ケース底板
５０７            ケース本体
６０１            コンデンサ
６０２〜６０４    コンデンサユニット
６０５〜６１０    コネクタ
７０１〜７０４    コンデンサ
７０５〜７０８    個別端子
７０９〜７１２    共通端子
７１３            ジャンパ部材
ＬＰＦ            ローパスフィルタ
【図１】
0003627233.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003627233.tif 000008
【図８】
0003627233.tif 000009
【図９】
0003627233.tif 000010
【図１０】
0003627233.tif 000011
【図１１】
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【図１２】
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