(57)【特許請求の範囲】
【請求項１】
分解能を指示する制御信号によって増幅器に流れる電流を変更することにより分解能を可変とすることを特徴とするＡ／Ｄ変換器。
【請求項２】
分解能を決定する制御手段と、
前記制御手段の信号により電流を変更する増幅器と、
前記増幅器の出力を入力する電圧比較器列とを備え、
前記電圧比較器列での比較結果を前記制御手段に入力することにより分解能を修正するように構成されていることを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項１または請求項２に記載のＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器の分解能により性能の一部が決定する信号処理手段と、
前記Ａ／Ｄ変換器の分解能に起因する前記信号処理手段の性能を監視し、性能低下が検知されると前記Ａ／Ｄ変換器に分解能を上げるように指示し、過性能が検知されると前記Ａ／Ｄ変換器に分解能を下げるように指示するモニタ手段とを備えていることを特徴とする信号処理装置。
【請求項４】
前記信号処理手段はディジタル復調回路であり、
前記性能はディジタル復調回路におけるビットエラーレートであることを特徴とする請求項３に記載の信号処理装置。
【請求項５】
増幅器に検査電圧を入力する電圧入力ステップと、
前記増幅器から出力された電圧と前記検査電圧を比較する比較ステップと、
前記比較ステップの結果から前記増幅器の電流値を調整する分解能決定ステップとを備えていることを特徴とするＡ／Ｄ変換方法。
【請求項６】
前記分解能決定ステップは、前記比較ステップの結果が所定の閾値以上である場合は、前記増幅器の電流値を増大させる一方、前記比較ステップの結果が所定の閾値以下である場合は、前記増幅器の電流値を減少させることを特徴とする請求項５に記載のＡ／Ｄ変換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡ／Ｄ変換器、Ａ／Ｄ変換方法および信号処理装置に関するものである。
【０００２】
【従来の技術】
情報通信分野における信号処理のディジタル化、高速化、広帯域化、情報通信機器の小型化、軽量化に伴い、ディジタル信号処理のキーデバイスとなるＡ／Ｄ変換器において、高速化、広帯域化、低消費電力化が要求されている。
Ａ／Ｄ変換器は各部に演算増幅器が使用されており、それぞれの演算増幅器は非常に重要な機能を担う。Ａ／Ｄ変換器を構成する演算増幅器の一例として、基準電圧と与えられたアナログ入力電圧とを比較する比較器、高速化・広帯域化を実現するために入力信号に対してサンプル／ホールド動作を行うサンプル／ホールド回路、パイプラインＡ／Ｄ変換器の信号増幅等に使用される差動信号増幅回路などが挙げられる。
【０００３】
図１３はＡ／Ｄ変換器に使用される差動入力−差動出力演算増幅器の一例である。本回路は定電流源Ｉｓｓによりバイアスされている。入力トランジスタであるＮｃｈ型トランジスタＭ１及びＮｃｈ型トランジスタＭ２のゲート端子にそれぞれアナログ差動入力信号正極Ｖｉｎ+およびアナログ差動入力信号負極Ｖｉｎ-が接続されている。前記Ｎｃｈ型トランジスタＭ１，Ｍ２のソース端子は基準電圧ＶＳＳに接続されている。Ｐｃｈ型トランジスタＭ３，Ｍ４のゲート端子はバイアス電圧Ｖｂに接続されている。前記Ｐｃｈ型トランジスタＭ３，Ｍ４のソース端子は電源電圧ＶＤＤに接続されている。前記Ｎｃｈ型トランジスタＭ１および前記Ｐｃｈ型トランジスタＭ３のドレイン端子はアナログ差動出力信号負極Ｖｏｕｔ-に接続されている。前記Ｎｃｈ型トランジスタＭ２および前記Ｐｃｈ型トランジスタＭ４のドレイン端子はアナログ差動出力信号正極Ｖｏｕｔ+に接続されている。
【０００４】
アナログ差動入力信号  ΔＶｉｎ＝（Ｖｉｎ+−Ｖｉｎ-）  は前記Ｎｃｈ型トランジスタＭ１および前記Ｎｃｈ型トランジスタＭ２の電圧・電流変換作用により、前記Ｎｃｈ型トランジスタＭ１に流れるドレイン・ソース電流Ｉｄｓ１および前記Ｎｃｈ型トランジスタＭ２に流れるドレイン・ソース電流Ｉｄｓ２の差電流  ΔＩｄｓ＝（Ｉｄｓ１−Ｉｄｓ２）  に変換される。前記ドレイン・ソース電流Ｉｄｓ１および前記ドレイン・ソース電流Ｉｄｓ２それぞれの変化分、ΔＩｄｓ１およびΔＩｄｓ２は、前記Ｎｃｈ型トランジスタＭ１のトランスコンダクタンスをｇｍ１、前記Ｎｃｈ型トランジスタＭ２のトランスコンダクタンスをｇｍ２とすると、  ΔＩｄｓ１＝ｇｍ１（ΔＶｉｎ／２）  、  ΔＩｄｓ２＝ｇｍ２（ΔＶｉｎ／２）  と表される。前記Ｍ１および前記Ｍ２は同じ特性のトランジスタであるとすると、  ｇｍ＝ｇｍ１＝ｇｍ２  である。出力端の動的な抵抗をｒｏとすると、アナログ差動出力信号  ΔＶｏｕｔ＝（ΔＶｏｕｔ+−ΔＶｏｕｔ-）  は、  ΔＶｏｕｔ＝ｇｍ・ΔＶｉｎ・ｒｏ  で表される。従って、本回路の電圧利得Ｇは、  Ｇ＝ΔＶｏｕｔ／ΔＶｉｎ＝ｇｍ・ｒｏ  となる。
【０００５】
つまり、前記演算増幅器の前記電圧利得Ｇは入力トランジスタである前記Ｎｃｈ型トランジスタＭ１および前記Ｎｃｈ型トランジスタＭ２の前記トランスコンダクタンスｇｍに比例する。また、前記トランスコンダクタンスｇｍはトランジスタに流れるドレイン・ソース電流Ｉｄｓにほぼ比例する。従って、前記電圧利得Ｇを大きくするためには前記ドレイン・ソース電流Ｉｄｓを大きくする必要がある。
【０００６】
高分解能、高速動作Ａ／Ｄ変換器を実現するためには、前記演算増幅器の高精度化、高利得化、高速化が必要となる。
【０００７】
一般的に、演算増幅器は定電流バイアス状態で動作させる。従って、演算増幅器の消費電力は常にほぼ一定となる。
【０００８】
【発明が解決しようとする課題】
以上に述べたように、従来のＡ／Ｄ変換器は、システムがＡ／Ｄ変換器に要求する性能が変化したとしても、Ａ／Ｄ変換器を構成する演算増幅器に流れる電流は変化せず、結果としてＡ／Ｄ変換器自体の性能が変化しない。従って、システムがＡ／Ｄ変換器に要求する性能に対してＡ／Ｄ変換器の性能が上回る場合、性能のオーバヘッドを持つことになる。一般にＡ／Ｄ変換器の性能と消費電力とはおおよそ相関関係があるため、性能のオーバヘッドがあることにより消費電力が無駄になるという問題があった。
【０００９】
本発明はかかるる点に鑑みてなされたもので、システムが要求するＡ／Ｄ変換器の性能が変化した場合においてシステム全体としての消費電力を低減することを目的とする。
【００１０】
【発明を解決するための手段】
この目的を達成するために、本発明は以下のような解決手段を講じた。すなわち、請求項１，２はＡ／Ｄ変換器に関するものであり、そのうち、請求項１は、分解能を指示する制御信号によって増幅器に流れる電流を変更することにより分解能を可変とすることを特徴とする。
【００１１】
請求項２は、分解能を決定する制御手段と、前記制御手段の信号により電流を変更する増幅器と、前記増幅器の出力を入力する電圧比較器列とを備え、前記電圧比較器列での比較結果を前記制御手段に入力することにより分解能を修正するように構成されていることを特徴とする。
【００１２】
請求項３，４は信号処理装置に関するものであり、そのうち、請求項３は、請求項１または請求項２に記載のＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の分解能により性能の一部が決定する信号処理手段と、前記Ａ／Ｄ変換器の分解能に起因する前記信号処理手段の性能を監視し、性能低下が検知されると前記Ａ／Ｄ変換器に分解能を上げるように指示し、過性能が検知されると前記Ａ／Ｄ変換器に分解能を下げるように指示するモニタ手段とを備えていることを特徴とする。
【００１３】
請求項４は、請求項３において、前記信号処理手段はディジタル復調回路であり、前記性能はディジタル復調回路におけるビットエラーレートであることを特徴とする。
【００１４】
請求項５，６はＡ／Ｄ変換方法に関するものであり、そのうち、請求項５は、増幅器に検査電圧を入力する電圧入力ステップと、前記増幅器から出力された電圧と前記検査電圧を比較する比較ステップと、前記比較ステップの結果から前記増幅器の電流値を調整する分解能決定ステップとを備えていることを特徴とする。
【００１５】
請求項６は、請求項５において、前記分解能決定ステップは、前記比較ステップの結果が所定の閾値以上である場合は、前記増幅器の電流値を増大させる一方、前記比較ステップの結果が所定の閾値以下である場合は、前記増幅器の電流値を減少させることを特徴とする。
【００１６】
この構成により、システムが要求する性能が変化した場合においても、そのシステム状態に応じてＡ／Ｄ変換器の性能を可変とし、システムがＡ／Ｄ変換器に要求する性能に対してＡ／Ｄ変換器の性能がオーバヘッドを生じることを防ぎ、これによって、Ａ／Ｄ変換器の消費電力を低減し、システム全体としての消費電力を低減する。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１８】
（第１実施形態）
図１は本発明の第１の実施形態に係るＡ／Ｄ変換器の構成を示す図である。
【００１９】
図１において、１ａはＡ／Ｄ変換器であり、このＡ／Ｄ変換器１ａには、アナログ入力信号２がＡ／Ｄ変換器１ａの入力として与えられ、Ａ／Ｄ変換器１ａは前記アナログ入力信号２に応じてディジタル出力信号３を出力する。また、外部より制御信号４がＡ／Ｄ変換器１ａの入力として与えられる。以上が本発明の第１の実施形態におけるＡ／Ｄ変換器１ａの構成である
次に、本発明の第１の実施形態に係るＡ／Ｄ変換器１ａの動作を説明する。
【００２０】
まず、アナログ入力信号２がＡ／Ｄ変換器１ａの入力として与えられ、Ａ／Ｄ変換器１ａはアナログ入力信号２に応じてディジタル出力信号３を出力する。このとき、制御信号４によってＡ／Ｄ変換器１ａの消費電力が制御される。Ａ／Ｄ変換器１ａの消費電力と性能とはおおよそ相関関係にあるため、Ａ／Ｄ変換器１ａの消費電力を制御することによってＡ／Ｄ変換器１ａの性能を可変にする。
【００２１】
従って、第１の実施形態では、外部からの制御信号４でＡ／Ｄ変換器１ａの消費電力を可変とし、結果としてＡ／Ｄ変換器１ａの性能を変化させることが可能となり、Ａ／Ｄ変換器１ａを含むシステム全体としての消費電力を低減できる。
【００２２】
なお、制御信号４はアナログ信号もしくはディジタル信号、あるいはアナログ信号およびディジタル信号の何れであってもよい。また、使用されるＡ／Ｄ変換器１ａの変換方式は、フラッシュ型、２ステップフラッシュ型、サブレンシング型、逐次比較型、積分型、パイプライン型のいずれであってもよい。
【００２３】
（第２の実施形態）
図２は本発明の第２の実施形態に係る信号処理装置の構成を示す図である。
【００２４】
図２において、１ｂはＡ／Ｄ変換器、５ｂはＡ／Ｄ変換器１ｂに対して独立に動作する内部システム、６ｂはＡ／Ｄ変換器１ｂおよび内部システム５ｂを内部に含む外部システムである。前記Ａ／Ｄ変換器１ｂには、内部システム５ｂよりアナログ入力信号２がＡ／Ｄ変換器１ｂの入力として与えられ、Ａ／Ｄ変換器１ｂは前記アナログ入力信号２に応じてディジタル出力信号３を出力する。また、内部システム５ｂより制御信号４がＡ／Ｄ変換器１ｂの入力として与えられる。以上が本発明の第２の実施形態に係る信号処理装置の構成である。
【００２５】
次に、第２の実施形態に係る信号処理装置の動作を説明する。
【００２６】
まず、内部システム５ｂよりアナログ入力信号２がＡ／Ｄ変換器１ｂの入力として与えられ、Ａ／Ｄ変換器１ｂは前記アナログ入力信号２に応じてディジタル出力信号３を出力する。同時に、内部システム５ｂよりＡ／Ｄ変換器１ｂに対して要求する性能に関する情報を含む制御信号４がＡ／Ｄ変換器１ｂの入力として与えられる。このとき、前記制御信号４によってＡ／Ｄ変換器１ｂの消費電力が制御される。Ａ／Ｄ変換器１ｂの消費電力と性能とはおおよそ相関関係にあるため、Ａ／Ｄ変換器１ｂの消費電力を制御することによってＡ／Ｄ変換器１ｂの性能を可変にする。
【００２７】
従って、第２の実施形態では、システムが要求する性能に応じてＡ／Ｄ変換器１ｂの消費電力と性能とを変化させることが可能となり、システム全体としての消費電力を低減できる。
【００２８】
（第３の実施形態）
図３は本発明の第３の実施形態に係る信号処理装置の構成を示す図である。
【００２９】
図３において、１ｃはＡ／Ｄ変換器、５ｃはＡ／Ｄ変換器１ｃに対して独立に動作する内部システム、６ｃはＡ／Ｄ変換器１ｃおよび内部システム５ｃを内部に含む外部システムである。前記Ａ／Ｄ変換器１ｃには、内部システム５ｃよりアナログ入力信号２がＡ／Ｄ変換器１ｃの入力として与えられ、Ａ／Ｄ変換器１ｃは前記アナログ入力信号２に応じてディジタル出力信号３を出力する。得られたディジタル出力信号３は内部システム５ｃにフィードバックされる。一方、内部システム５ｃより制御信号４がＡ／Ｄ変換器１ｃの入力として与えられる。以上が第３の実施形態に係る信号処理装置の構成である
次に、第３の実施形態に係る信号処理装置の動作を説明する。
【００３０】
まず、内部システム５ｃよりアナログ入力信号２がＡ／Ｄ変換器１ｃの入力として与えられる。Ａ／Ｄ変換器１ｃは前記アナログ入力信号２に応じてディジタル出力信号３を出力する。同時に、内部システム５ｃよりＡ／Ｄ変換器１ｃに対して要求する性能に関する情報を含む制御信号４がＡ／Ｄ変換器１ｃの入力として与えられる。一方、前記ディジタル出力信号３は、内部システム５ｃにフィードバックされる。内部システム５ｃは前記ディジタル出力信号３に応じて制御信号４を再び出力し、これをＡ／Ｄ変換器１ｃの入力として与える。このとき、前記制御信号４によってＡ／Ｄ変換器１ｃの消費電力が制御される。Ａ／Ｄ変換器１ｃの消費電力と性能とはおおよそ相関関係にあるため、Ａ／Ｄ変換器１ｃの消費電力を制御することによってＡ／Ｄ変換器１ｃの性能を可変にする。
【００３１】
従って、第３の実施形態では、Ａ／Ｄ変換器１ｃの性能をシステム全体が必要としている最低限のレベルまで抑えることが可能となり、Ａ／Ｄ変換器１ｃの消費電力と性能とを最適化することができ、システム全体としての消費電力を低減できる。
【００３２】
（第４の実施形態）
図４は本発明の第４の実施形態に係る信号処理装置の構成を示す図である。
【００３３】
図４において、１ｄはＡ／Ｄ変換器、５ｄはＡ／Ｄ変換器１ｄに対して独立に動作する内部システム、６ｄはＡ／Ｄ変換器１ｄおよび内部システム５ｄを内部に含む外部システム、８はシステム特性モニタである。前記Ａ／Ｄ変換器１ｄは内部システム５ｄよりアナログ入力信号２がＡ／Ｄ変換器１ｄの入力として与えられ、Ａ／Ｄ変換器１ｄは前記アナログ入力信号２に応じてディジタル出力信号３を出力する。得られたディジタル出力信号３は内部システム５ｄにフィードバックされる。一方、内部システム５ｄより内部システム特性７がシステム特性モニタ８に与えられる。システム特性モニタ８は内部システム特性７に応じて制御信号４を出力する。システム特性モニタ８より制御信号４がＡ／Ｄ変換器１ｄの入力として与えられる。以上が本発明の第４の実施形態に係る信号処理装置の構成である。
【００３４】
次に、第４の実施形態に係る信号処理装置の動作を説明する。
【００３５】
まず、内部システム５ｄよりアナログ入力信号１がＡ／Ｄ変換器１ｄの入力として与えられる。Ａ／Ｄ変換器１ｄは前記アナログ入力信号２に応じてディジタル出力信号３を出力する。同時に、内部システム５ｄより内部システム特性７がシステム特性モニタ８の入力として与えられる。システム特性モニタ８は内部システム特性７を受けて制御信号４をＡ／Ｄ変換器１ｄに出力する。一方、前記ディジタル出力信号３は、内部システム５ｄにフィードバックされる。内部システム５ｄは前記ディジタル出力信号３に応じて内部システム特性７を再び出力し、これをＡ／Ｄ変換器１ｄの入力として与える。このとき、前記制御信号４によってＡ／Ｄ変換器１ｄの消費電力が制御される。Ａ／Ｄ変換器１ｄの消費電力と性能とはおおよそ相関関係にあるため、Ａ／Ｄ変換器１ｄの消費電力を制御することによってＡ／Ｄ変換器１ｄの性能を可変にする。
【００３６】
従って、第４の実施形態では、Ａ／Ｄ変換器１ｄの特性によって変化するシステムの特性をモニタすることにより、システム全体が必要としているＡ／Ｄ変換器１ｄの性能を最低限のレベルまで抑えることが可能となり、Ａ／Ｄ変換器１ｄの消費電力と性能とを最適化することができ、システム全体としての消費電力を低減できる。
【００３７】
（第５の実施形態）
図５は本発明の第５の実施形態に係る信号処理装置の構成を示す図である。この信号処理装置は、例えば、ディジタルＴＶ等のように、映像・音声情報を含む電波信号を受信し、受信電波信号に対してＡ／Ｄ変換を行いディジタル復調する場合において利用できる。
【００３８】
図５において、１ｅはＡ／Ｄ変換器、９は前記Ａ／Ｄ変換器１ｅの分解能により性能の一部が決定する信号処理手段としてのディジタル復調回路、６ｅはＡ／Ｄ変換器１ｅおよびディジタル復調回路９を内部に含む外部システム、１１は、前記Ａ／Ｄ変換器１ｅの分解能に起因する前記ディジタル復調回路９の性能を監視し、性能低下が検知されると前記Ａ／Ｄ変換器１ｅに分解能を上げるように指示し、過性能が検知されると前記Ａ／Ｄ変換器１ｅに分解能を下げるように指示するモニタ手段としてのビットエラーレートモニタである。
【００３９】
前記Ａ／Ｄ変換器１ｅは、外部システム６ｅに与えられるアナログ入力信号２がＡ／Ｄ変換器１ｅの入力として与えられ、Ａ／Ｄ変換器１ｅは前記アナログ入力信号２に応じてディジタル出力信号３を出力する。得られたディジタル出力信号３はディジタル復調回路９に与えられる。一方、ディジタル復調回路９よりビットエラーレート１０がビットエラーレートモニタ１１に与えられる。ビットエラーレートモニタ１１は制御信号４を出力し、これをＡ／Ｄ変換器１ｅに与える。
以上が第５の実施形態に係る信号処理装置の構成である。
【００４０】
次に、第５の実施形態に係る信号処理装置の動作を説明する。
【００４１】
まず、外部システム６ｅに与えられるアナログ入力信号２がＡ／Ｄ変換器１ｅの入力として与えられる。Ａ／Ｄ変換器１ｅは前記アナログ入力信号２に応じてディジタル出力信号３を出力する。ディジタル出力信号３はディジタル復調回路９へ与えられる。ディジタル復調回路９は、与えられたディジタル出力信号３に従いディジタル復調、誤り訂正を行う。誤り訂正を行うことでディジタル復調回路９よりビットエラーレート１０が得られる。前記ビットエラーレート１０は、電波受信状況およびＡ／Ｄ変換器１ｅの特性によって変化する。つまり、電波受信状況が悪化した場合もしくはＡ／Ｄ変換器１ｅの特性が悪化した場合、ビットエラーレート１０が劣化する。ビットエラーレート１０が劣化した場合、ビットエラーレートモニタ１１はビットエラーレート１０が規定値に達するまで、Ａ／Ｄ変換器１ｅの消費電力が増加するように制御信号４を出力する。一方、ビットエラーレート１０が良化した場合、ビットエラーレートモニタ１１はビットエラーレート１０が規定値になるまで、Ａ／Ｄ変換器１ｅの消費電力が減少するように制御信号４を出力する。次に、得られた制御信号４をＡ／Ｄ変換器１ｅに与える。このとき、制御信号４によってＡ／Ｄ変換器１ｅの消費電力が制御される。Ａ／Ｄ変換器１ｅの消費電力と性能とはおおよそ相関関係にあるため、Ａ／Ｄ変換器１ｅの消費電力を制御することによってＡ／Ｄ変換器１ｅの性能を可変にする。
【００４２】
従って、第５の実施形態では、ディジタル復調回路９が出力するビットエラーレート１０をモニタすることで、Ａ／Ｄ変換器１ｅの性能をディジタル復調回路９が必要としている最低限のレベルまで抑えることが可能となり、Ａ／Ｄ変換器１ｅの消費電力と性能とを最適化することができ、システム全体としての消費電力を低減できる。
【００４３】
（第６の実施形態）
図６は本発明の第６の実施形態に係るＡ／Ｄ変換器を構成する演算増幅器の一例として、差動入力−差動出力の演算増幅器１２ａを示す。
【００４４】
図６において、Ｉｓｓは可変電流源、Ｍ１，Ｍ２はＮｃｈ型トランジスタ、Ｍ３，Ｍ４はＰｃｈ型トランジスタである。
【００４５】
なお、Ａ／Ｄ変換器において演算増幅器は主にサンプル＆ホールド回路、電圧比較器、パイプラインＡ／Ｄ変換器やサブレンジＡ／Ｄ変換器のステージ間の入力レンジ調整用回路として使用される。
【００４６】
可変電流源Ｉｓｓの一端は、基準電圧であるＶＳＳ、もう一端はＮｃｈ型トランジスタＭ１，Ｍ２のソース端子に接続されている。入力トランジスタであるＮｃｈ型トランジスタＭ１およびＮｃｈ型トランジスタＭ２のゲート端子にそれぞれアナログ差動入力信号正極Ｖｉｎ+およびアナログ差動入力信号負極Ｖｉｎ-が接続されている。Ｐｃｈ型トランジスタＭ３，Ｍ４のゲート端子はバイアス電圧Ｖｂに接続されている。Ｐｃｈ型トランジスタＭ３，Ｍ４のソース端子は電源電圧ＶＤＤに接続されている。Ｎｃｈ型トランジスタＭ１およびＰｃｈ型トランジスタＭ３のドレイン端子はアナログ差動出力信号負極Ｖｏｕｔ-、Ｎｃｈ型トランジスタＭ２およびＰｃｈ型トランジスタＭ４のドレイン端子はアナログ差動出力信号正極Ｖｏｕｔ+にそれぞれ接続されている。以上が第６の実施形態に係るＡ／Ｄ変換器を構成する演算増幅器１２ａの構成である。
【００４７】
次に、第６の実施形態に係るＡ／Ｄ変換器を構成する演算増幅器１２ａの動作を説明する。
【００４８】
アナログ差動入力信号  ΔＶｉｎ＝（Ｖｉｎ+−Ｖｉｎ-）  は、前記Ｎｃｈ型トランジスタＭ１および前記Ｎｃｈ型トランジスタＭ２の電圧・電流変換作用により、前記Ｎｃｈ型トランジスタＭ１に流れるドレイン・ソース電流Ｉｄｓ１および前記Ｎｃｈ型トランジスタＭ２に流れるドレイン・ソース電流Ｉｄｓ２の差電流  ΔＩｄｓ＝（Ｉｄｓ１−Ｉｄｓ２）  に変換される。前記ドレイン・ソース電流Ｉｄｓ１および前記ドレイン・ソース電流Ｉｄｓ２それぞれの変化分、ΔＩｄｓ１およびΔＩｄｓ２は、前記Ｎｃｈ型トランジスタＭ１のトランスコンダクタンスをｇｍ１、前記Ｍ２のトランスコンダクタンスをｇｍ２とすると、  ΔＩｄｓ１＝ｇｍ１（ΔＶｉｎ／２）  、  ΔＩｄｓ２＝ｇｍ２（ΔＶｉｎ／２）と表される。前記Ｎｃｈ型トランジスタＭ１および前記Ｎｃｈ型トランジスタＭ２は同じ特性のトランジスタであるとすると、  ｇｍ＝ｇｍ１＝ｇｍ２  である。出力端の動的な抵抗をｒｏとすると、アナログ差動出力信号  ΔＶｏｕｔ＝（ΔＶｏｕｔ+−ΔＶｏｕｔ-）  は、  ΔＶｏｕｔ＝ｇｍ・ΔＶｉｎ・ｒｏ  で表される。従って、本回路の電圧利得Ｇは、  Ｇ＝ΔＶｏｕｔ／ΔＶｉｎ＝ｇｍ・ｒｏ  となる。
【００４９】
つまり、前記演算増幅器１２ａの前記電圧利得Ｇは入力トランジスタである前記Ｎｃｈ型トランジスタＭ１および前記Ｎｃｈ型トランジスタＭ２の前記トランスコンダクタンスｇｍに比例する。一方、前記トランスコンダクタンスｇｍは前記Ｎｃｈ型トランジスタＭ１および前記Ｎｃｈ型トランジスタＭ２に流れるドレイン・ソース電流Ｉｄｓにほぼ比例する。
【００５０】
可変電流源Ｉｓｓを増加させるとドレイン・ソース電流Ｉｄｓ１、Ｉｄｓ２が増加する。一方、可変電流源Ｉｓｓを減少させるとドレイン・ソース電流Ｉｄｓ１、Ｉｄｓ２が減少する。従って、可変電流源Ｉｓｓを増加させると前記電圧利得Ｇが増加し、可変電流源Ｉｓｓを減少させると前記電圧利得Ｇが減少する。
【００５１】
前記電圧利得Ｇが増加・減少することによって、演算増幅器１２ａの周波数帯域特性、オフセット誤差特性がそれぞれ増加・減少する。つまり、可変電流源Ｉｓｓを変化させることにより、演算増幅器１２ａの特性が変化し、結果としてＡ／Ｄ変換器の特性も変化する。
【００５２】
以上のように、Ａ／Ｄ変換器で使用している演算増幅器１２ａに流れる電流を可変とすることにより、Ａ／Ｄ変換器の消費電力と性能とを制御することができる。
【００５３】
なお、Ｎｃｈ型トランジスタのゲート端子が入力端子である演算増幅器に関して説明したが、Ｐｃｈ型トランジスタのゲート端子が入力端子である演算増幅器に関しても当然同様の効果が得られる。
【００５４】
また、簡単な差動入力−差動出力の演算増幅器に関して説明したが、差動入力−シングル出力の演算増幅器、シングル入力−シングル出力の演算増幅器、シングル入力−差動出力の演算増幅器、また更に複雑な演算増幅器に関しても、電流バイアス型の演算増幅器に関して当然同様の効果が得られる。
【００５５】
さらに、演算増幅器の電流源を可変する場合について説明したが、図７に示すようにバイアス回路内の電流Ｉｓｓａを可変とし、Ｎｃｈ型トランジスタＭ０ａとＮｃｈ型トランジスタＭ０ｂとが形成するカレントミラー回路により、可変電流源出力ＩｓｓａがＮｃｈ型トランジスタＭ０ａとＮｃｈ型トランジスタＭ０ｂとのカレントミラー比倍された電流ＩｓｓｂがＮｃｈ型トランジスタＭ０ｂに流れ、Ｎｃｈ型トランジスタＭ０ｂが演算増幅器のバイアス電流となることにより同等の効果が得られる。
【００５６】
さらにまた、図７においてはＮｃｈ型トランジスタでカレントミラーを形成した場合を示しているが、回路構成によってはＰｃｈ型トランジスタでカレントミラーを形成することも可能である。また、図７においてはシングルタイプのカレントミラーを形成した場合を示しているが、カスケードタイプのカレントミラーを形成した場合でも同等の効果が得られる。
【００５７】
なお、図６、図７における可変電流源は図８に示すような回路で実現できる。図８は定電流源Ｉｓｓａが基準電圧であるＶＤＤとＮｃｈ型トランジスタＭ０ａのドレイン端子およびゲート端子に接続され、Ｎｃｈ型トランジスタＭ０ａのソース端子は基準電圧であるＶＳＳに接続されている。Ｎｃｈ型トランジスタＭ０ｂ１〜Ｍ０ｂｎのソース端子は基準電圧であるＶＳＳに接続され、そのドレイン端子は共通となっており、Ｎｃｈ型トランジスタＭ０ｂ１〜Ｍ０ｂｎそれぞれのゲート端子はスイッチＳＷ１〜ＳＷｎの出力端子Ｃに接続され、スイッチＳＷ１〜ＳＷｎの一入力端子ＡはＭ０ａのゲート端子およびドレイン端子、スイッチＳＷ１〜ＳＷｎの一入力端子Ｂは基準電圧であるＶＳＳに接続されている。スイッチＳＷｉの一入力端子Ａと出力端子Ｃが導通することにより、Ｎｃｈ型トランジスタＭ０ａと、Ｎｃｈ型トランジスタＭ０ｂｉがカレントミラー回路を形成し、電流ＩｓｓａをＮｃｈ型トランジスタＭ０ａとＮｃｈ型トランジスタＭ０ｂｉのカレントミラー比倍した電流ＩｓｓｂｉがＮｃｈ型トランジスタＭ０ｂｉのドレイン端子−ソース端子間に流れる。一方、スイッチＳＷｉの一入力端子Ｂと出力端子Ｃが導通することにより、Ｎｃｈ型トランジスタＭ０ｂｉがＯＦＦ状態となりドレイン端子−ソース端子間に電流は流れない。制御信号４により、ＳＷ１〜ＳＷｎの一入力端子Ａと出力端子Ｃあるいは、一入力端子Ｂと出力端子Ｃを選択することにより、Ｎｃｈ型トランジスタＭ０ｂ１〜Ｍ０ｂｎに流れる電流をＩｓｓｂ１〜Ｉｓｓｂｎにするか、あるいは、０にするかを決定することができる。このような構成により可変電流源を実現することが可能である。
【００５８】
なお、図８はＮｃｈ型トランジスタで構成されるカレントミラー回路として説明したが、回路構成によっては、Ｐｃｈ型トランジスタでカレントミラー回路を構成しても同等の効果が得られる。
【００５９】
（第７の実施形態）
図９は本発明の第７の実施形態に係るＡ／Ｄ変換器を構成する演算増幅器の一例を示す図である。１２ｂは差動入力−差動出力の演算増幅器、Ｍ０ａ，Ｍ０ｂ，Ｍ１，Ｍ２はＮｃｈ型トランジスタ、Ｍ３，Ｍ４はＰｃｈ型トランジスタ、４は制御信号、１３は電流出力タイプのＤ／Ａ変換器である。
【００６０】
制御信号４はＤ／Ａ変換器１３に入力されている。Ｎｃｈ型トランジスタＭ０ａおよび、Ｎｃｈ型トランジスタＭ０ｂはカレントミラー回路を形成している。Ｎｃｈ型トランジスタＭ０ｂのソース端子は基準電圧であるＶＳＳ、ドレイン端子はＮｃｈ型トランジスタＭ１，Ｍ２のソース端子にそれぞれ接続されている。入力トランジスタであるＮｃｈ型トランジスタＭ１およびＮｃｈ型トランジスタＭ２のゲート端子にそれぞれアナログ差動入力信号正極Ｖｉｎ+およびアナログ差動入力信号負極Ｖｉｎ-が接続されている。Ｐｃｈ型トランジスタＭ３，Ｍ４のゲート端子はバイアス電圧Ｖｂに接続されている。Ｐｃｈ型トランジスタＭ３，Ｍ４のソース端子は電源電圧ＶＤＤに接続されている。Ｎｃｈ型トランジスタＭ１およびＰｃｈ型トランジスタＭ３のドレイン端子はアナログ差動出力信号負極Ｖｏｕｔ-、Ｎｃｈ型トランジスタＭ２およびＰｃｈ型トランジスタＭ４のドレイン端子はアナログ差動出力信号正極Ｖｏｕｔ+にそれぞれ接続されている。以上が第７の実施形態に係るＡ／Ｄ変換器を構成する演算増幅器１２ｂの構成である。
【００６１】
次に、第７の実施形態に係るＡ／Ｄ変換器を構成する演算増幅器１２ｂの動作を説明する。
【００６２】
まず、制御信号４がＤ／Ａ変換器１３に与えられる。Ｄ／Ａ変換器１３は制御信号４に対して一意に決定される電流Ｉｏｕｔを出力する。出力された電流ＩｏｕｔはＮｃｈ型トランジスタＭ０ａのドレイン端子から基準電圧ＶＳＳに流れ込み、Ｎｃｈ型トランジスタＭ０ａとＮｃｈ型トランジスタＭ０ｂとはカレントミラーを形成しているため、Ｎｃｈ型トランジスタＭ０ａとＮｃｈ型トランジスタＭ０ｂとのカレントミラー比に従って電流Ｉｓｓａをカレントミラー比倍した電流ＩｓｓｂがＮｃｈ型トランジスタＭ０ｂのドレイン端子から基準電圧ＶＳＳに流れる。電流Ｉｓｓｂは演算増幅器１２ｂのバイアス電流となる。
【００６３】
従って、第７の実施形態では、制御信号４に従い、Ｄ／Ａ変換器１３によってＡ／Ｄ変換器を構成する演算増幅器１２ｂに流れる電流をＤ／Ａ変換器１３が持つ階調分の制御を行うことが可能となり、結果としてＡ／Ｄ変換器の消費電力と性能とを制御することができる。
【００６４】
なお、電流出力Ｄ／Ａ変換器について示したが、電圧出力Ｄ／Ａ変換器を用いても、抵抗負荷を使用して電圧―電流変換を行うことで同等の効果を得ることができる。
【００６５】
（第８の実施形態）
図１０は本発明の第８の実施形態に係るＡ／Ｄ変換器を示す図である。
【００６６】
図１０において、１６は分解能を決定する制御手段としての制御回路、１２ｃは前記制御回路１６の信号により電流を変更する演算増幅器、１４は前記演算増幅器１２ｃの出力を入力する電圧比較器列であり、このＡ／Ｄ変換器は、前記電圧比較器列１４での比較結果を前記制御回路１６に入力することにより分解能を修正するように構成されている。このＡ／Ｄ変換器では、検査電圧としての入力電圧信号Ｖｉｎｐおよび入力電圧信号Ｖｉｎｎが演算増幅器１２ｃの入力として与えられる。演算増幅器１２ｃの出力電圧信号Ｖｏｕｔが電圧比較器列１４の入力として与えられ、これに従って電圧比較器列出力１５を得る。電圧比較器列出力１５および制御信号４ａが制御回路１６の入力として与えられる。制御回路１６の出力である制御信号４ｂが演算増幅器１２ｃに与えられる。以上が第８の実施形態に係るＡ／Ｄ変換器の構成である。
【００６７】
第８の実施形態に係るＡ／Ｄ変換器は、初期動作時に演算増幅器１２ｃ内部に流れる電流量を決定する。第８の実施形態に係るＡ／Ｄ変換器の動作を図１１のタイミングチャートおよび図１２の電圧比較器列詳細図を参照しながら説明する。
【００６８】
まず、システムが必要としているＡ／Ｄ変換器の初期動作時（図１１に示すＩｎｉｔｉａｌｉｚｅ＝Ｈｉｇｈ）、クロック（Ｃｌｏｃｋ）に同期して入力信号（Ｖｉｎｐ−Ｖｉｎｎ）をＶ１からＶ２へと変化させる。なお、入力電圧がＶ１のとき、演算増幅器１２ｃに対して十分なセトリングタイムを与える（図１１に示すＡ−Ｂ）。
【００６９】
次に、入力電圧をＶ２へと変化させる。このとき、演算増幅器１２ｃの出力端には負荷容量ＣＬが存在するため、ＶｏｕｔはＶ１より直ちにＶ２へ変化するのではなく、図１１に示すように、なだらかに変化する。このとき、Ａ／Ｄ変換を行う際の動作タイミングでサンプリングを行う（図１１に示すＣ）。このときの演算増幅器１２ｃの出力電圧信号ＶｏｕｔをＶ２’とすると、セトリング誤差はＶ２−Ｖ２’  となる。この状態において、比較器Ｃｏ１〜Ｃｏ４を用いてそれぞれＶ２’とＶａ〜Ｖｄとを比較する。なお、Ｖａ〜Ｖｄはそれぞれ、Ｖ２に対する誤差１ＬＳＢ／２、誤差２ＬＳＢ／２、誤差４ＬＳＢ／２、誤差８ＬＳＢ／２に値する電圧である。
【００７０】
電圧比較器列出力１５によりセトリング誤差を検出する。これに対して制御信号４ａは、ある精度のＡ／Ｄ変換器を構成するために必要な演算増幅器の精度に関する情報を持つとし、これを制御回路１６に与える。一般的にセトリング誤差は、演算増幅器１２ｃに流れる電流の逆数に相関関係を持つ。つまり、演算増幅器１２ｃに流れる電流が大きいほどセトリング誤差が小さく、逆に演算増幅器１２ｃに流れる電流が小さいほど、セトリング誤差が大きくなる。
ここで、電圧比較器列出力１５より、現在のセトリング誤差が１ＬＳＢ／２、２ＬＳＢ／２、４ＬＳＢ／２もしくは８ＬＳＢ／２に収まっているかを検出する。つまり、例えばｂ１、ｂ２がＨｉｇｈ、ｂ３、ｂ４がＬｏｗを示すとき、セトリング誤差は４ＬＳＢ／２〜２ＬＳＢ／２の間となる。
【００７１】
ここで、制御信号４ａが示すところの演算増幅器１２ｃの必要精度に対してセトリング誤差が大きく、必要とする精度を満たさない場合、演算増幅器に流れる電流を増加するように制御回路１６より制御信号４ｂが演算増幅器１２ｃに与えられ、図１１に示すＡからＣの動作を再び繰り返す。一方、制御信号４ａが示すところの演算増幅器１２ｃの必要精度に対してセトリング誤差が十分小さく、必要とする精度を十分満たす場合、演算増幅器に流れる電流を減少するように制御回路１６より制御信号４ｂが演算増幅器１２ｃに与えられ、図１１に示すＡからＣの動作を再び繰り返す。また、制御信号４ａが示すところの演算増幅器１２ｃの必要精度内にセトリング誤差が収まった場合、初期動作を終了する。
【００７２】
以上のような構成により、演算増幅器１２ｃのセトリング誤差から演算増幅器１２ｃの精度を検出し、制御信号４ａに従い、システムが要求するＡ／Ｄ変換器の精度を満たすために必要となる演算増幅器１２ｃの精度を得るように演算増幅器１２ｃの電流を制御することにより、Ａ／Ｄ変換器の消費電力と性能とを制御することができる。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、Ａ／Ｄ変換器を構成する演算増幅器の電流を制御信号に従って制御することにより、システムの要求するＡ／Ｄ変換器の性能が変化した場合、要求される性能に応じて消費電力とＡ／Ｄ変換器の性能を変化することが可能となり、Ａ／Ｄ変換器の消費電力および性能をシステムの動作状況に応じて最適な動作状態で動作することができ、システム全体としての消費電力を削減することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係るＡ／Ｄ変換器の構成図である。
【図２】第２の実施形態に係る信号処理装置の構成図である。
【図３】第３の実施形態に係る信号処理装置の構成図である。
【図４】第４の実施形態に係る信号処理装置の構成図である。
【図５】第５の実施形態に係る信号処理装置の構成図である。
【図６】第６の実施形態に係るＡ／Ｄ変換器を構成する演算増幅器の構成図である。
【図７】図６の変形例である。
【図８】第６の実施形態におけるカレントミラー回路の構成図である。
【図９】第７の実施形態に係るＡ／Ｄ変換器を構成する演算増幅器の構成図である。
【図１０】第８の実施形態に係るＡ／Ｄ変換器の構成図である。
【図１１】第８の実施形態におけるタイミングチャートを示す図である。
【図１２】第８の実施形態における電圧比較器列を示す図である。
【図１３】従来のＡ／Ｄ変換器を構成する演算増幅器の構成図である。
【符号の説明】
１ａ、１ｂ、１ｃ、１ｄ，１ｅ    Ａ／Ｄ変換器
９                              ディジタル復調回路（信号処理手段）
１１                              ビットエラーレートモニタ（モニタ手段）
１２ｃ                            演算増幅器
１４                              電圧比較器列
１６                              制御回路（制御手段）
【図１】
0003647806.tif 000002
【図２】
0003647806.tif 000003
【図３】
0003647806.tif 000004
【図４】
0003647806.tif 000005
【図５】
0003647806.tif 000006
【図６】
0003647806.tif 000007
【図７】
0003647806.tif 000008
【図８】
0003647806.tif 000009
【図９】
0003647806.tif 000010
【図１０】
0003647806.tif 000011
【図１１】
0003647806.tif 000012
【図１２】
0003647806.tif 000013
【図１３】
0003647806.tif 000014