(57)【特許請求の範囲】
【請求項１】
複合映像信号から、輝度信号と色信号とを分離するくし型フィルタであって、
前記複合映像信号を、所定の周波数のクロックによりサンプリングするサンプリング手段と、
前記複合映像信号の水平同期信号を分離する水平同期信号分離手段と、
前記水平同期信号分離手段により分離された前記水平同期信号に含まれるジッタを除去し、前記ジッタを除去した水平同期信号である水平同期パルスを出力する除去手段と、
前記除去手段により出力された前記水平同期パルスに基づいて、前記複合映像信号に含まれる所定区間の映像信号を抽出する映像信号区間抽出手段と、
前記映像信号区間抽出手段により抽出された前記所定区間の映像信号を、１フレーム分遅延する遅延手段と、
前記映像信号区間抽出手段により抽出された前記所定区間の映像信号と、前記前記遅延手段により1フレーム分遅延された前記所定区間の映像信号とに基づいて、前記輝度信号および前記色信号を算出する算出手段と
を備え、
前記除去手段は、
前記所定の周波数のクロックに同期してカウントを行い、所定のクリア信号の入力があったときに、そのカウント値をリセットして、前記水平同期パルスを出力するカウント手段と、
前記カウント手段のカウント値がジッタのない水平同期信号の周期に対応する値となるタイミングを含む所定の期間を検出する期間検出手段と、
前記期間検出手段による検出結果、および前記水平同期信号に同期する信号を比較し、前記水平同期信号に同期する信号がHレベルになるタイミングが前記所定の期間に含まれるかどうかを判定する判定手段と、
前記判定手段による判定結果に基づいて、前記水平同期信号に同期する信号がHレベルになるタイミングが前記所定の期間に含まれる場合、前記ジッタのない水平同期信号に同期する信号を選択し、前記水平同期信号に同期する信号がHレベルになるタイミングが前記所定の期間に含まれない場合、前記水平同期信号に同期する信号を選択し、選択した信号を、前記所定のクリア信号として、前記カウント手段に供給する選択手段と
を備える
ことを特徴とするくし型フィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、くし型フィルタに関する。特に、例えば、複合映像信号の水平同期信号などの、周期的な入力信号に含まれるジッタを除去することができるようにしたくし型フィルタに関する。
【０００２】
【従来の技術】
図７は、カラーの複合映像信号から輝度信号（Ｙ）および色信号（Ｃ）を分離（Ｙ／Ｃ分離）する、従来の３次元くし型フィルタの一例の構成を示している。例えば、ＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）方式に準拠したカラーの複合映像信号は、所定のサンプリングクロックのタイミングでサンプリングされ、フレームバッファ１０６に供給される。フレームバッファ１０６は、供給された複合映像信号を１フレーム分記憶し、これによりその複合映像信号を１フレームに対応する時間だけ遅延し（この１フレーム分だけ遅延された複合映像信号を、以下、適宜、遅延映像信号という）、演算器６７に出力する。演算器６７には、遅延映像信号の他、複合映像信号も供給されるようになされており、そこでは、遅延信号と複合映像信号との差分が演算されることで、色信号が算出される。
【０００３】
この色信号は、ＢＰＦ（Ｂａｎｄ  Ｐａｓｓ  Ｆｉｌｔｅｒ）６８を介することで、周辺の雑音成分が取り除かれて出力される。
【０００４】
複合映像信号は、フレームバッファ１０６および演算器６７の他、ＤＬ（Ｄｅｌａｙ  Ｌｉｎｅ）６９にも供給されている。ＤＬ６９では、演算器６７およびＢＰＦ６８における処理時間だけ、複合映像信号が遅延され、演算器７０に供給される。演算器７０には、ＤＬ６７から複合映像信号が供給される他、ＢＰＦ６８から色信号が供給されるようになされている。演算器７０では、ＤＬ６９からの複合映像信号と、ＢＰＦ６８からの色信号との差分が演算されることで、輝度信号が算出されて出力される。
【０００５】
以上のようなくし型フィルタでは、次のような原理に基づいて、Ｙ／Ｃ分離が行われる。即ち、図８に示すように、複合映像信号を、その色副搬送波に同期したクロックでサンプリングしたデータ（以下、適宜、サンプリングデータという）は、色信号に注目した場合、１フレーム前のサンプリングデータと逆相になるという性質を有する。従って、サンプリングデータを１フレーム分遅延し、その結果得られる遅延サンプリングデータと、（遅延していない）サンプリングデータとの差分を求めれば、その差分が色信号となる。そして、サンプリングデータから、色信号を減算すれば、その減算値は、輝度信号となる。
【０００６】
【発明が解決しようとする課題】
ところで、上述した性質は、サンプリングデータを、正確に１フレーム遅延した遅延サンプリングデータについて成立するものであり、その遅延量が１クロックでもずれると成立しない。従って、遅延サンプリングデータは、サンプリングデータを正確に１フレーム分遅延して得る必要がある。
【０００７】
ＮＴＳＣ方式においては、サンプリングデータを得るためのサンプリングクロックとしては、Ｙ／Ｃ分離、合成の容易さや、ライン（水平走査線）間、フレーム間の処理の容易さなどを考慮して、通常、色副搬送波の周波数ｆＳＣの４倍の周波数４ｆＳＣのクロック（色副搬送波に同期したクロック）が用いられる。この場合、水平同期信号の周波数をｆＨと表すと、ＮＴＳＣ方式では、ｆＳＣは、ｆＨの４５５／２倍とされているので、サンプリングクロックと、水平同期信号（以下、適宜、Ｈ（Ｈｏｒｉｚｏｎｔａｌ）パルスという）との間には、式
４ｆＳＣ＝９１０ｆＨ
で示される関係が成立する。
【０００８】
そして、１フレームのライン数は５２５本であるから、４ｆＳＣのクロックを用いる場合、１フレームの遅延時間は、９１０×５２５クロックに相当する。従って、従来のくし型フィルタでは、４ｆＳＣのクロックを、９１０×５２５だけカウントし、そのタイミングで、フレームバッファ１０６に対するサンプリングデータの読み書きを行うことで、サンプリングデータを、正確に１フレーム分だけ遅延するようになされていた。
【０００９】
このため、サンプリングデータの量子化精度を、例えば８ビットとした場合、フレームバッファ１０６として、８×５２５×９１０ビット、即ち、約３．６Ｍ（メガ）ビットもの大容量を有するメモリを必要としていた。
【００１０】
さらに、この場合、実際には、２Ｍビットのメモリを２個使用して装置が構成されるため、メモリの使い方に無駄があった。
【００１１】
そこで、サンプリングデータのうち、複合映像信号の映像区間だけを、フレームバッファ１０６に記憶させることで、サンプリングデータを遅延する方法がある。即ち、Ｙ／Ｃ分離を行うためには、図９（Ａ）に示すように、Ｈパルスやカラーバーストなどの同期区間を含む複合映像信号全体が必要なわけではなく、同期区間を除く映像区間（有効映像像区間）だけで足りる。従って、図９（Ｂ）に示すように、サンプリングデータのうち、複合映像信号の映像区間だけを、フレームバッファ１０６に記憶させるようにすれば、フレームバッファ１０６としては、約３Ｍビット程度の容量のメモリを使用することができる。
【００１２】
しかしながら、複合映像信号全体を、フレームバッファ１０６に記憶させる場合には、その書き込みを開始する位置（タイミング）は任意で、９１０×５２５クロック分だけ遅延を行えば良かったのに対し、上述のように、複合映像信号の映像区間だけを、フレームバッファ１０６に記憶させる場合には、サンプリングされた複合映像信号の映像区間の開始位置および終了位置を認識する必要がある。
【００１３】
この映像区間の開始位置および終了位置は、例えば、複合映像信号のＨパルスに基づいて認識することができ、さらに、Ｈパルスは、従来の同期分離回路（アナログ回路）を用いることで、複合映像信号から得ることができる。しかしながら、同期分離回路から出力されるＨパルスは、複合映像信号をサンプリングする４ｆＳＣのクロックとは非同期であるから、これを、ディジタル回路であるくし型フィルタにおいて映像区間の開始位置および終了位置を認識するのに用いるためには、Ｈパルスを、４ｆＳＣのクロックに同期させる必要がある。即ち、例えば、図１０に示すように、Ｄ−フリップフロップによって、Ｈパルスを、４ｆＳＣのクロックにしたがってラッチすることにより得られるＨＤ（Ｈｏｒｉｚｏｎｔａｌ  Ｄｒｉｖｅ）パルスとする必要がある。
【００１４】
この場合、図１１に示すように、Ｈパルス（図１１（Ａ））にジッタがなく、その周期が常に一定であれば、４ｆＳＣのクロック（図１１（Ｂ））を９１０回カウントするごとに、ＨＤパルス（図１１（Ｃ））を得ることができる。しかしながら、実際には、いかなる高性能の同期分離回路の出力にも、必ずある程度のジッタが存在するため、Ｈパルスの立ち上がりのタイミングと、４ｆＳＣのクロック（以下、適宜、単に、クロックという）の立ち上がりのタイミングとが非常に近接している場合には、Ｈパルスのジッタの量が少なくても（例えば、数ｎｓ（ナノ秒）など）、ＨＤパルスには、±１クロック分のジッタが生じることになる（ＮＴＳＣ方式においては、ｆＳＣは、３．５７９５４５ＭＨｚであるから、±１クロックは、±１／（４×３．５７９５４５×１０６）、即ち、約±７０ｎｓに相当する）。
【００１５】
即ち、図１２に示すように、Ｈパルス（図１２（Ａ））にジッタがある場合、その周期は、常に一定ではないから、４ｆＳＣのクロック（図１２（Ｂ））を９１０回カウントしたときだけでなく、例えば９１１回や９０９回カウントしたときに、ＨＤパルス（図１２（Ｃ））が得られることがある。
【００１６】
従って、１Ｈの周期が９１０クロックであるのにも拘らず、ＨＤパルスの周期が、９０９クロックや９１１クロックになる場合がある。そして、このようなＨＤパルスに基づいて、映像区間の開始位置および終了位置を検出し、その区間のサンプリングデータを、フレームバッファ１０６に記憶させ、９１０×５２５クロックだけ経過した後に、サンプリングデータを読み出しても、その遅延時間は、１フレーム分の時間にはならない。即ち、この場合、サンプリングデータを、正確に１フレーム遅延することが困難であった。
【００１７】
サンプリングデータの遅延時間が、１フレーム分から、１クロックでもずれている場合、３次元くし型フィルタにおいては、正確なＹ／Ｃ分離を行うことができず、その結果、画像の解像度が低下したり、色のにじみなどが生じる。
【００１８】
そこで、このような画質の劣化を回避するため、従来では、上述したように、映像区間だけでなく同期区間をも含む、少なくとも１フレーム分のサンプリングデータを記憶することのできるフレームバッファ１０６を、ディレイラインとして用いる必要があった。
【００１９】
本発明は、このような状況に鑑みてなされたものであり、例えばＨパルスなどの周期的な信号に含まれるジッタを除去することができるようにするものである。
【００２１】
【課題を解決するための手段】
請求項１に記載のくし型フィルタは、複合映像信号を、所定の周波数のクロックによりサンプリングするサンプリング手段と、複合映像信号の水平同期信号を分離する水平同期信号分離手段と、水平同期信号分離手段により分離された水平同期信号に含まれるジッタを除去し、ジッタを除去した水平同期信号である水平同期パルスを出力する除去手段と、除去手段により出力された水平同期パルスに基づいて、複合映像信号に含まれる所定区間の映像信号を抽出する映像信号区間抽出手段と、映像信号区間抽出手段により抽出された所定区間の映像信号を、１フレーム分遅延する遅延手段と、映像信号区間抽出手段により抽出された所定区間の映像信号と、遅延手段により1フレーム分遅延された所定区間の映像信号とに基づいて、輝度信号および色信号を算出する算出手段とを備え、除去手段は、所定の周波数のクロックに同期してカウントを行い、所定のクリア信号の入力があったときに、そのカウント値をリセットして、水平同期パルスを出力するカウント手段と、カウント手段のカウント値が、ジッタのない水平同期信号の周期に対応する値となるタイミングを含む所定の期間を検出する期間検出手段と、期間検出手段による検出結果、および水平同期信号に同期する信号を比較し、水平同期信号に同期する信号がHレベルになるタイミングが所定の期間に含まれるかどうかを判定する判定手段と、判定手段による判定結果に基づいて、水平同期信号に同期する信号がHレベルになるタイミングが所定の期間に含まれる場合、ジッタのない水平同期信号に同期する信号を選択し、水平同期信号に同期する信号がHレベルになるタイミングが所定の期間に含まれない場合、水平同期信号に同期する信号を選択し、選択した信号を、所定のクリア信号として、カウント手段に供給する選択手段とを備えることを特徴とする。
【００２４】
請求項１に記載のくし型フィルタにおいては、複合映像信号が、所定の周波数のクロックによりサンプリングされ、複合映像信号の水平同期信号が分離され、その分離された水平同期信号に含まれるジッタが除去され、ジッタが除去された水平同期信号である水平同期パルスが出力され、その出力された水平同期パルスに基づいて、複合映像信号に含まれる所定区間の映像信号が抽出され、その抽出された所定区間の映像信号が、１フレーム分遅延され、抽出された所定区間の映像信号と、1フレーム分遅延された所定区間の映像信号とに基づいて、輝度信号および色信号が算出され、除去手段においては、所定の周波数のクロックに同期してカウントが行われ、所定のクリア信号の入力があったときに、そのカウント値がリセットされて、水平同期パルスが出力され、カウント値がジッタのない水平同期信号の周期に対応する値となるタイミングを含む所定の期間が検出され、その検出結果、および水平同期信号に同期する信号が比較されて、水平同期信号に同期する信号がHレベルになるタイミングが所定の期間に含まれるかどうかが判定され、その判定結果に基づいて、水平同期信号に同期する信号がHレベルになるタイミングが所定の期間に含まれる場合、ジッタのない水平同期信号に同期する信号が選択されて、水平同期信号に同期する信号がHレベルになるタイミングが所定の期間に含まれない場合、水平同期信号に同期する信号が選択されて、その選択された信号が、所定のクリア信号として供給される。
【００２６】
【発明の実施の形態】
以下に、本発明の実施例を説明するが、その前に、特許請求の範囲に記載の発明の各手段と以下の実施例との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施例（但し、一例）を付加して、本発明の特徴を記述すると、次のようになる。
【００２９】
すなわち、請求項１に記載のくし型フィルタは、複合映像信号から、輝度信号と色信号とを分離するくし型フィルタであって、複合映像信号を、所定の周波数のクロックによりサンプリングするサンプリング手段（例えば、図５に示すサンプリング回路６３など）と、複合映像信号の水平同期信号を分離する水平同期信号分離手段（例えば、図５に示す同期分離回路６１など）と、水平同期信号分離手段により分離された水平同期信号に含まれるジッタを除去し、ジッタを除去した水平同期信号である水平同期パルスを出力する除去手段（例えば、図５に示すジッタ除去回路６４など）と、除去手段により出力された水平同期パルスに基づいて、複合映像信号に含まれる所定区間の映像信号を抽出する映像信号区間抽出手段（例えば、図５に示す映像区間検出回路６５など）と、映像信号区間抽出手段により抽出された所定区間の映像信号を、１フレーム分遅延する遅延手段（例えば、図５に示すフレームバッファ６６など）と、映像信号区間抽出手段により抽出された所定区間の映像信号と、遅延手段により1フレーム分遅延された所定区間の映像信号とに基づいて、輝度信号および色信号を算出する算出手段（例えば、図５に示す演算器６７、ＢＰＦ６８、ＤＬ６９、および演算器７０など）とを備え、除去手段は、所定の周波数のクロックに同期してカウントを行い、所定のクリア信号の入力があったときに、そのカウント値をリセットして、水平同期パルスを出力するカウント手段（例えば、図１に示す１０ｂｉｔカウンタ２１など）と、カウント手段のカウント値が、ジッタのない水平同期信号の周期に対応する値となるタイミングを含む所定の期間を検出する期間検出手段（例えば、図１に示す９０６〜９１０検出回路２３など）と、期間検出手段による検出結果、および水平同期信号に同期する信号を比較し、水平同期信号に同期する信号がHレベルになるタイミングが所定の期間に含まれるかどうかを判定する判定手段（例えば、図１に示すＤ−フリップフロップ３１および４ｂｉｔＵ／Ｄカウンタ４１など）と、判定手段による判定結果に基づいて、水平同期信号に同期する信号がHレベルになるタイミングが所定の期間に含まれる場合、ジッタのない水平同期信号に同期する信号を選択し、水平同期信号に同期する信号がHレベルになるタイミングが所定の期間に含まれない場合、水平同期信号に同期する信号を選択し、選択した信号を、所定のクリア信号として、カウント手段に供給する選択手段（例えば、図１に示すスイッチ５１など）とを備えることを特徴とする。
【００３１】
なお、勿論この記載は、各手段を上記したものに限定することを意味するものではない。
【００３２】
図１は、本発明を適用したジッタ除去回路の構成例を示している。このジッタ除去回路は、入力部１、タイミング発生回路２、位相比較回路３、判別回路４、および選択回路５から構成され、周期的な入力信号としての、例えば複合映像信号のＨパルス（Ｈｉｎ）からジッタを除去したパルスｆｈであって、複合映像信号の色副搬送波（周波数がｆＳＣの搬送波）に同期したものを出力するようになされている。
【００３３】
即ち、入力部１は、Ｄ−フリップフロップ（以下、適宜、Ｄ−ＦＦという）１１乃至１４、ＡＮＤゲート１５、および１６から構成されている。Ｄ−ＦＦ１１乃至１４それぞれは、出力端子Ｑが、後段の入力端子Ｄに接続されることで、シリーズに接続されており、その出力端子Ｑからは、その入力端子Ｄに入力されたＨ（Ｈｉｇｈ）またはＬ（Ｌｏｗ）レベルが、クロック端子ＣＫに入力されるクロックの、例えば立ち上がりエッジのタイミングでラッチされて出力されるようになされている。なお、Ｄ−ＦＦ１１乃至１４それぞれの反転出力端子ＸＱ（図１においては、Ｑの上部にバー（−）を付して示してある）からは、その出力端子Ｑのレベルを反転したレベルが出力されるようになされている。また、最初の段のＤ−ＦＦ１１の入力端子Ｄには、Ｈパルス（本実施例では、例えばＨレベルのパルスとする）が入力されるようになされており、Ｄ−ＦＦ１１乃至１４それぞれのクロック端子ＣＫには、色副搬送波の４倍の周波数４ｆＳＣのクロックが入力されるようになされている。
【００３４】
ＡＮＤゲート１５および１６は、いずれも２入力１出力のＡＮＤゲートで、ＡＮＤゲート１５の一方の入力端子は、Ｄ−ＦＦ１２の反転出力端子ＸＱと、その他方の入力端子は、Ｄ−ＦＦ１１の出力端子Ｑと、それぞれ接続されている。従って、ＡＮＤゲート１５の出力端子からは、Ｈパルスが、入力部１に入力されたとき、そのＨパルスの立ち上がりエッジのタイミング（正確には、ＨパルスがＨレベルになった後、４ｆＳＣのクロックが最初にＨレベルになるタイミング）から、１クロック（４ｆＳＣのクロックを１回カウントする時間）の期間だけＨレベルとなるパルスが出力される。また、ＡＮＤゲート１５の出力端子は、後述する位相比較回路３を構成するＤ−ＦＦ３１のクロック端子ＣＫに接続されている。
【００３５】
ＡＮＤゲート１６の一方の入力端子は、Ｄ−ＦＦ１３の出力端子Ｑと、その他方の入力端子は、Ｄ−ＦＦ１４の反転出力端子ＸＱと、それぞれ接続されている。従って、ＡＮＤゲート１６の出力端子からは、ＡＮＤゲート１５から出力されるパルスを２クロックだけ遅延したパルスが出力される。また、ＡＮＤゲート１６の出力端子は、後述する選択回路５を構成するスイッチ５１の端子ａと接続されている。
【００３６】
タイミング発生回路２は、１０ｂｉｔカウンタ（以下、適宜、単に、カウンタという）２１、９１０検出回路（以下、適宜、単に、検出回路という）２２、９０６〜９１０検出回路（以下、適宜、単に、検出回路という）２３から構成され、所定の一定周期のパルスとしての、例えば４ｆＳＣのクロックを９１０回カウントする時間に相当する周期、即ち、ジッタのないＨパルスの周期を有するパルス（正確に、１Ｈの周期を有するパルス）を発生するようになされている。
【００３７】
即ち、カウンタ２１は、入力端子ＩＮ、出力端子ＯＵＴ、パルス出力端子ＰＯＵＴ、およびクリア端子ＣＬＲを有する１０ビットのカウンタで、その入力端子ＩＮには、上述した入力部１を構成するＤ−ＦＦ１１乃至１４のクロック端子ＣＫに入力されている４ｆＳＣのクロックと同一のクロックが入力されるようになされている。そして、カウンタ２１は、その入力端子ＩＮに入力される４ｆＳＣのクロックの、例えば立ち上がりエッジのタイミングで（従って、色副搬送波に同期して）、そのカウント値を、１だけインクリメントするようになされており、そのカウント値は、出力端子ＯＵＴから、検出回路２２および２３に出力されるようになされている。さらに、カウンタ２１は、そのクリア端子ＣＬＲに、例えばＨレベル（所定のクリア信号）が入力されると、そのカウント値を０にリセットするとともに、パルス出力端子ＰＯＵＴから、所定のパルス幅（例えば、１クロック（４ｆＳＣのクロックの周期）に相当するパルス幅など）のパルスｆｈを出力するようになされている。
【００３８】
なお、カウンタ２１のクリア端子ＣＬＲには、スイッチ５１によって選択された端子ａまたはｂに供給されている信号（ＡＮＤゲート１６または検出回路２２の出力）が入力されるようになされている。
【００３９】
検出回路２２は、カウンタ２１のカウント値が９１０になるタイミングを検出するようになされており、この場合、例えば、通常は、Ｌレベルになっている出力を、所定の期間（例えば、１クロック（４ｆＳＣのクロックの周期）に相当する時間）だけＨレベルにするようになされている。検出回路２２の出力は、スイッチ５１の端子ｂに供給されるようになされており、これにより、スイッチ５１が端子ｂを選択している場合、カウンタ２１のクリア端子ＣＬＲには、カウント値が９１０になるごとに、Ｈレベルが入力されるので、そのパルス出力端子ＰＯＵＴからは、４ｆＳＣのクロックを９１０回カウントするごとにパルスｆｈが出力される。即ち、正確に、１Ｈの周期を有するパルスｆｈが出力される。
【００４０】
検出回路２３は、カウンタ２１のカウント値が、ジッタのないＨパルスの周期に対応する値である９１０となるタイミングを含む所定の期間を検出するようになされている。即ち、本実施例では、検出回路２３は、例えば、カウンタ２１のカウント値が、例えば９０６乃至９１０となる期間を検出するようになされており、この間、例えば、通常は、Ｌレベルになっている出力をＨレベルにするようになされている。検出回路２３の出力は、Ｄ−ＦＦ３１の入力端子Ｄに供給されるようになされている。
【００４１】
位相比較回路３は、Ｄ−ＦＦ３１で構成され、タイミング発生回路２が発生するパルスｆｈの位相と、Ｈパルスの位相とを比較し、両者の位相がほぼ合っている場合（後述するように、本実施例では、両者の位相のずれが、±２クロック以内の場合）には、例えばＨレベルを、また、両者の位相のずれが大きい場合（本実施例では、両者の位相のずれが、例えば±２クロックより大きい場合）には、例えばＬレベルを出力するようになされている。
【００４２】
即ち、Ｄ−ＦＦ３１の入力端子Ｄまたはクロック端子ＣＫには、上述したように、検出回路２３またはＡＮＤゲート１５の出力がそれぞれ供給されるようになされており、これにより、Ｄ−ＦＦ３１の出力端子Ｑからは、ＡＮＤゲート１５の出力がＨレベルになるタイミングになったときの、検出回路２３の出力レベルがラッチされて出力されるようになされている。従って、Ｄ−ＦＦ３１の出力端子Ｑの出力レベルは、Ｈパルスの立ち上がりエッジのタイミング（正確には、ＨパルスがＨレベルになった後、４ｆＳＣのクロックが最初にＨレベルになるタイミング）が、検出回路２３により検出された期間に含まれる場合にはＨレベルとなり、含まれない場合にはＬレベルとなる。
【００４３】
なお、Ｄ−ＦＦ３１の出力端子Ｑの出力は、次に説明する判別回路４を構成する４ｂｉｔＵ／Ｄ（Ｕｐ／Ｄｏｗｎ）カウンタ（以下、適宜、単に、カウンタという）４１に供給されるようになされている。
【００４４】
判別回路４は、カウンタ４１により構成され、位相比較回路３の出力に基づいて、Ｈパルスの周期が安定しているかどうかを判定するようになされている。即ち、カウンタ４１のクロック端子ＣＫには、Ｄ−ＦＦ１１の出力端子Ｑが接続されており、カウンタ４１は、その入力端子の入力レベルがＨまたはＬレベルのとき、そのクロック端子ＣＫの入力レベルがＨレベルになるタイミングで、そのカウント値を１だけインクリメントまたはデクリメントするようになされている。
【００４５】
従って、カウンタ４１では、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれる場合には、カウント値が、Ｈパルスのタイミングで、１だけインクリメントされ、また、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれない場合には、カウント値が、Ｈパルスのタイミングで、１だけデインクリメントされる。
【００４６】
なお、カウンタ４１は、例えば、４ビットのカウンタで、その入力端子に対する入力レベルがＬレベルからＨレベルになったとき、そのカウント値を０にリセットし、また、その入力レベルがＨレベルからＬレベルになったとき、そのカウント値を１５にリセットするようになされている。そして、カウンタ４１は、キャリーまたはボローが生じたとき、その出力レベルを、ＨまたはＬレベルにするようになされている。
【００４７】
従って、カウンタ４１の出力レベルは、Ｈパルスの立ち上がりエッジのタイミングが検出回路２３により検出された期間に含まれる状態、または含まれない状態が、１６個のＨパルスに相当する時間だけ続いた場合、ＨレベルまたはＬレベルとなる。
【００４８】
ここで、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれる状態というのは、カウンタ２１のカウント値が９０６乃至９１０の範囲にあるときに、Ｈパルスが存在している状態であり、従って、このような状態が、１６個のＨパルスに相当する時間だけ続いた場合、Ｈパルスの周期は安定しているということができる。
【００４９】
カウンタ４１の出力は、スイッチ５１に供給されるようになされている。
【００５０】
選択回路５は、上述したようにスイッチ５１で構成され、スイッチ５１は、カウンタ４１の出力がＬまたはＨレベルのとき、端子ａまたはｂを選択するようになされている。従って、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれる状態が、１６個のＨパルスに相当する時間だけ続いた場合、スイッチ５１によって端子ｂが選択され、これにより、カウンタ２１が出力するパルスｆｈと、基本的に同じタイミングで、検出回路２２から出力されるパルス（スイッチ５１が端子ｂを選択している場合、上述したように、検出回路２２からパルスが出力されることで、パルスｆｈが出力されるので、厳密には、パルスｆｈは、検出回路２２から出力されるパルスより僅かに遅れて出力される）が、カウンタ２１のクリア端子ＣＬＲに供給される。
【００５１】
また、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれない状態が、１６個のＨパルスに相当する時間だけ続いた場合、スイッチ５１によって端子ａが選択され、これにより、Ｈパルスのタイミングよりほぼ４クロックだけ遅れたタイミングで、ＡＮＤゲート１６から出力されるパルスが、カウンタ２１のクリア端子ＣＬＲに供給される。
【００５２】
次に、図２乃至図４のタイミングチャートを参照して、その動作について説明する。いま、図２（Ｂ）に示すような４ｆＳＣのクロックが入力されており、カウンタ２１のカウント値が、図２（Ｂ）の下部に示すように、９０８なる直前のタイミングで、ＨレベルになるＨパルス（図２（Ａ））が入力されたとする。この場合、Ｄ−ＦＦ１１の出力端子Ｑのレベルは、カウンタ２１のカウント値が９０８になるタイミングで、ＬレベルからＨレベルになり、また、Ｄ−ＦＦ１２の反転出力端子ＸＱのレベルは、カウンタ２１のカウント値が９０９になるタイミングで、ＨレベルからＬレベルになるから、ＡＮＤゲート１５からは、図２（Ｃ）に示すように、カウンタ２１のカウント値が９０８から９０９の間だけＨレベルとなるパルスが出力される。
【００５３】
上述したように、ＡＮＤゲート１６からは、ＡＮＤゲート１５の出力パルスより、２クロックだけ遅れたパルスが出力されるので、その出力は、図２（Ｄ）に示すように、カウンタ２１のカウント値が９１０になってから１クロックだけＨレベルとなる。
【００５４】
カウンタ２１のカウント値が９１０になった場合、検出回路２２からは、１クロックのパルス幅を有するパルスが出力される。従って、この場合、検出回路２２からは、ＡＮＤゲート１６が出力するパルスと同位相のパルスが出力されることとなる（図２（Ｅ））。
【００５５】
一方、検出回路２３の出力は、カウンタ２１のカウント値（図２（Ｂ））が、９０６乃至９１０となっている間、図２（Ｆ）に示すように、Ｈレベルとなる。従って、この場合、ＡＮＤゲート１５の出力パルス（図２（Ｃ））は、検出回路２３の出力パルス（図２（Ｆ））の中心に位置する。
【００５６】
検出回路２３の出力、即ち、Ｄ−ＦＦ３１の入力端子Ｄのレベルが、Ｈレベルになっている間に、ＡＮＤゲート１５の出力、即ち、Ｄ−ＦＦ３１のクロック端子ＣＫのレベルが、Ｈレベルになると、Ｄ−ＦＦ３１の出力端子Ｑのレベルは、図２（Ｇ）に示すように、Ｈレベルとなるから、この状態が、１６個のＨパルスに相当する時間だけ続いた場合、カウンタ４１においてキャリーが生じ、その結果、カウンタ４１から、スイッチ５１に対して、Ｈレベルが供給される。
【００５７】
スイッチ５１は、カウンタ４１の出力がＨレベルになっている場合、端子ｂを選択するから、カウンタ２１のクリア端子Ｃには、検出回路２２の出力が供給される。その結果、カウンタ２１のパルス出力端子ＰＯＵＴからは、図２（Ｈ）に示すように、そのカウント値が９１０になるごとに、パルスｆｈが出力される。
【００５８】
この場合、上述したように、ＡＮＤゲート１６の出力と、検出回路２２の出力との位相は一致しているから、いずれの出力を、カウンタ２１のクリア端子Ｃに供給しても、パルスｆｈは、Ｈパルスに同期したものとなる。従って、検出回路２２の出力（この場合、上述したように、検出回路２２の出力は、パルスｆｈと等価である）でカウンタ２１のカウント値をクリア（リセット）することで、パルスｆｈは、正確に１Ｈの周期を有する、Ｈパルスに同期したものとなる。
【００５９】
次に、Ｈパルスにジッタが生じ、これにより、図３（Ａ）に示すように、図２（Ａ）における場合より、立ち上がりエッジのタイミングが、例えば１クロックだけ遅れたＨパルスが入力されたとする。この場合、Ｄ−ＦＦ１１の出力端子Ｑのレベルは、カウンタ２１のカウント値（図３（Ｂ））が９０９になるタイミングで、ＬレベルからＨレベルになり、また、Ｄ−ＦＦ１２の反転出力端子ＸＱのレベルは、カウンタ２１のカウント値が９１０になるタイミングで、ＨレベルからＬレベルになるから、ＡＮＤゲート１５からは、図３（Ｃ）に示すように、カウンタ２１のカウント値が９０９から９１０の間だけＨレベルとなるパルスが出力される。即ち、ＡＮＤゲート１５からは、図２（Ｃ）における場合より、１クロックだけ遅れたタイミングでパルスが出力される。
【００６０】
従って、ＡＮＤゲート１６からも、図２（Ｄ）における場合より、１クロックだけ遅れたタイミングでパルスが出力される（図３（Ｄ））。
【００６１】
そして、カウンタ２１のカウント値が９１０になった場合、検出回路２２からは、１クロックのパルス幅を有するパルスが出力される。従って、この場合、検出回路２２からは、ＡＮＤゲート１６が出力するパルスより１クロックだけ位相が進んだパルスが出力されることとなる（図３（Ｅ））。
【００６２】
一方、検出回路２３の出力は、カウンタ２１のカウント値（図３（Ｂ））が、９０６乃至９１０となっている間、図２（Ｆ）における場合と同様の図３（Ｆ）に示すように、Ｈレベルとなる。従って、この場合、ＡＮＤゲート１５の出力パルス（図３（Ｃ））は、検出回路２３の出力パルス（図３（Ｆ））の中心より、１クロック分だけ右に位置することとなるが、ＡＮＤゲート１５の出力パルスの立ち上がりエッジのタイミングは、検出回路２３の出力パルスの範囲（検出回路２３がＨレベルになっている期間）に含まれる（これは、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれることに相当する）ので、Ｄ−ＦＦ３１の出力端子Ｑのレベル（図３（Ｇ））は、図２における場合と同様に、Ｈレベルとなる。
【００６３】
Ｄ−ＦＦ３１の出力レベルがＨレベルのままであるから、判別回路４の出力レベルもＨレベルのまま変化せず、従って、スイッチ５１も端子ｂを選択した状態のままとなる。その結果、カウンタ２１のクリア端子Ｃには、検出回路２２の出力が供給され続けるので、カウンタ２１のパルス出力端子ＰＯＵＴからも、図２で説明したパルスｆｈが出力され続けることになる（図３（Ｈ））。
【００６４】
この場合、上述したように、ＡＮＤゲート１６の出力と、検出回路２２の出力とは、位相がほぼ一致しているから（Ｈパルスに含まれるジッタによって、僅かに１クロック（本実施例では、前述したように、約７０ｎｓ）だけずれているだけであるから）、いずれの出力を、カウンタ２１のクリア端子Ｃに供給しても、パルスｆｈは、Ｈパルスに同期したものとなる。従って、検出回路２２の出力でカウンタ２１のカウント値をクリア（リセット）することで、パルスｆｈは、正確に１Ｈの周期を有する、Ｈパルスに同期したものとなる。即ち、Ｈパルスにジッタが生じても、パルスｆｈとして、そのジッタを除去したものを得ることができる。
【００６５】
以上のように、ＡＮＤゲート１６の出力パルスが、ＡＮＤゲート１５の出力パルスより、２クロックだけ位相が遅れており、さらに、ＡＮＤゲート１６の出力と、検出回路２２の出力との位相が一致しているときに、ＡＮＤゲート１５の出力パルスが、カウンタ２１のカウント値が９０６乃至９１０のときにＨレベルとなる検出回路２３の出力パルスの中心に位置するようになされているので、ＡＮＤゲート１５の出力パルスのタイミングが、検出回路２３の出力パルスの中心から±２クロックの範囲でずれても（Ｈパルスに±２クロックの範囲でジッタが生じても）、パルスｆｈとして、ジッタのない（正確に、１Ｈの周期を有する）、Ｈパルスに同期したものを得ることができる。即ち、Ｈパルスに僅かなジッタが含まれることにより、そのＨパルスをＤ−ＦＦ１１でラッチ（サンプリング）した場合に生じる±１クロックのジッタを除去することができる。
【００６６】
なお、さらに広範囲のジッタを除去するには、検出回路２３が検出するカウンタ２１のカウント値の範囲を広くするとともに、入力部１を構成するＤ−ＦＦ１２と１３との間に、Ｄ−ＦＦを増設すれば良い。
【００６７】
次に、例えば、Ｈパルスの入力が開始されたときや、いままで入力されていたＨパルスに代えて、異なるチャンネルの複合映像信号のＨパルスの入力が開始されたとき、そのＨパルスが、図２（Ａ）に示したタイミングを中心として±２クロックの範囲に存在することは稀で、むしろ、通常は、そのような範囲外に存在する。そこで、図２（Ａ）に示したタイミングを中心として±２クロックの範囲からはずれたタイミングで、Ｈパルスが入力された場合のジッタ除去回路の動作について、図４のタイミングチャートを参照して説明する。
【００６８】
いま、スイッチ５１で端子ｂが選択されている場合に、立ち上がりエッジのタイミングが、図４（Ａ）に示すように、図２（Ａ）における場合より、例えば４クロックだけ遅れたＨパルスが入力されたとする。この場合、Ｄ−ＦＦ１１の出力端子Ｑのレベルは、カウンタ２１のリセットが行われないとすると、そのカウント値（図４（Ｂ））が９１２になるタイミングで、ＬレベルからＨレベルになり、また、Ｄ−ＦＦ１２の反転出力端子ＸＱのレベルは、カウンタ２１のカウント値が９１３になるタイミングで、ＨレベルからＬレベルになるから、ＡＮＤゲート１５からは、図４（Ｃ）に示すように、カウンタ２１のカウント値が９１２から９１３の間だけＨレベルとなるパルスが出力される。即ち、ＡＮＤゲート１５からは、図２（Ｃ）における場合より、４クロックだけ遅れたタイミングでパルスが出力される。
【００６９】
従って、ＡＮＤゲート１６からも、図２（Ｄ）における場合より、４クロックだけ遅れたタイミングでパルスが出力される（図４（Ｄ））。
【００７０】
カウンタ２１のカウント値が９１０になった場合、検出回路２２からは、１クロックのパルス幅を有するパルスが出力される。従って、この場合、検出回路２２からは、ＡＮＤゲート１６が出力するパルスより４クロックだけ位相が進んだパルスが出力されることとなる（図４（Ｅ））。
【００７１】
一方、検出回路２３の出力は、カウンタ２１のカウント値（図４（Ｂ））が、９０６乃至９１０となっている間、図２（Ｆ）における場合と同様の図４（Ｆ）に示すように、Ｈレベルとなる。従って、この場合、ＡＮＤゲート１５の出力パルス（図４（Ｃ））は、検出回路２３の出力パルス（図２（Ｆ））の中心より、４クロック分だけ右に位置することとなり、ＡＮＤゲート１５の出力パルスの立ち上がりエッジのタイミングは、検出回路２３の出力パルスの範囲に含まれない（これは、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれないことに相当する）ので、Ｄ−ＦＦ３１の出力端子Ｑのレベル（図４（Ｇ））は、ＨレベルからＬレベルとなる。
【００７２】
この状態が、１６個のＨパルスに相当する時間だけ続くと、カウンタ４１においてボローが生じ、その結果、カウンタ４１から、スイッチ５１に対して、Ｌレベルが供給される。
【００７３】
スイッチ５１は、カウンタ４１の出力がＬレベルになった場合、端子ａを選択するから、カウンタ２１のクリア端子Ｃには、ＡＮＤゲート１６の出力が供給される。その結果、カウンタ２１は、９１０クロックのタイミングではなく、それより４クロックだけ遅れたタイミングでリセットされるようになり、これにより、カウンタ２１のパルス出力端子ＰＯＵＴからは、図２（Ｈ）に点線で示すように、そのカウント値が９１４になったときに、パルスｆｈが出力される。
【００７４】
即ち、ＡＮＤゲート１６の出力と、検出回路２２の出力との位相が大きくずれている場合（図１の実施例では、±３クロック以上ずれている場合）、検出回路２２の出力を、カウンタ２１のクリア端子Ｃに供給して、そのタイミングで、パルスｆｈを出力させたのでは、パルスｆｈは、Ｈパルスと非同期のもの（位相が大きくずれたもの）となる。
【００７５】
そこで、この場合、ＡＮＤゲート１６の出力を、カウンタ２１のクリア端子Ｃに供給し、そのタイミングで、パルスｆｈを出力させるようにすることで、パルスｆｈの位相を制御し、これにより、パルスｆｈを、Ｈパルスと同期させる（位相を（ほぼ）一致させる）ようになされている。
【００７６】
ＡＮＤゲート１６の出力パルスのタイミングで、カウンタ２１をリセットした場合、次のＨパルスのタイミングと、カウンタ２１のカウント値との関係は、ほぼ図２に示したようになり、その結果、ＡＮＤゲート１６の出力および検出回路２２の出力の位相も、例えば図２あるい図３に示したように、ほぼ一致するようになる。
【００７７】
従って、この場合、Ｄ−ＦＦ３１の出力端子Ｑのレベル（図４（Ｇ））は、ＬレベルからＨレベルとなる。この状態が、１６個のＨパルスに相当する時間だけ続くと、カウンタ４１においてキャリーが生じ、その結果、カウンタ４１から、スイッチ５１に対して、Ｈレベルが供給されるようになる。
【００７８】
よって、その後は、例えば図２あるいは図３で説明したように、パルスｆｈとして、ジッタのない（正確に、１Ｈの周期を有する）、Ｈパルスに同期したものを得ることができるようになる。
【００７９】
次に、図５は、本発明を適用したテレビジョン受像機の一実施例の構成を示している。なお、同図においては、テレビジョン受像機を構成するブロックのうち、複合映像信号のＹ／Ｃ分離を行う３次元くし型フィルタに関する部分を図示してあり、その他のブロックについては、公知のものと同様に構成されているので、その図示を省略してある。また、図中、図７における場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【００８０】
同期分離回路６１には、図示せぬ検波回路で検波、復調された所定のチャンネルの複合映像信号が入力されるようになされている。そして、同期分離回路６１は、入力された複合映像信号から、同期信号としてのＨパルスを分離（検出）し、ジッタ除去回路６４に出力するようになされている。クロック発生回路６２は、ＮＴＳＣ方式に準拠したテレビジョン放送信号の色副搬送波の４倍の周波数４ｆＳＣのクロックを発生し、サンプリング回路６３およびジッタ除去回路６４に供給するようになされている。
【００８１】
サンプリング回路６３には、クロック発生回路６２から４ｆＳＣのクロックが入力される他、同期分離回路６１に入力される複合映像信号と同一の信号が入力されるようになされている。そして、サンプリング回路６３は、入力された複合映像信号を、色副搬送波に同期したクロックとしての、例えばクロック発生回路６２から供給される４ｆＳＣのクロックのタイミングでサンプリングし、その結果得られるサンプリングデータを、映像区間検出回路６５に出力するようになされている。
【００８２】
ジッタ除去回路６４は、図１に示したように構成され、同期分離回路６１からのＨパルスに含まれるジッタを除去し、映像区間検出回路６５に出力するようになされている。即ち、ジッタ除去回路６４は、正確に、１Ｈの周期を有し、Ｈパルスに同期したパルスｆｈを、映像区間検出回路６５に出力するようになされている。映像区間検出回路６５は、ジッタ除去回路６４から供給されるパルスｆｈに対応して、サンプリング回路６３より供給されるサンプリングデータから、複合映像信号の映像区間に対応する部分だけを検出し、フレームバッファ６６、演算器６７、およびＤＬ６９に供給するようになされている。フレームバッファ６６は、映像区間検出回路６５からのサンプリングデータを記憶し、これにより１フレームに対応する時間だけ遅延して遅延サンプリングデータとし、演算器６７に出力するようになされている。
【００８３】
以上のように構成されるくし型フィルタにおいては、同期分離回路６１およびサンプリング回路６３に対し、検波回路から所定のチャンネルの複合映像信号が供給される。同期分離回路６１では、入力された複合映像信号からＨパルスが検出され、ジッタ除去回路６４に出力される。ジッタ除去回路６４では、同期分離回路６１からのＨパルスを、クロック発生回路６２が発生している４ｆＳＣのクロックでサンプリング（ラッチ）することにより原理的に生じる±１クロックのジッタが、図１乃至図４を参照して説明したようにして除去され、これにより、正確に、１Ｈの周期を有する、Ｈパルスに同期したパルスｆｈが、映像区間検出回路６５に出力される。
【００８４】
一方、サンプリング回路６３では、入力された複合映像信号が、クロック発生回路６２から供給されている４ｆＳＣのクロックのタイミングでサンプリングされ、その結果得られるサンプリングデータが、映像区間検出回路６５に出力される。映像区間検出回路６５では、ジッタ除去回路６４から供給されたパルスｆｈに対応して、サンプリング回路６３より供給されるサンプリングデータから、複合映像信号の映像区間に対応する部分だけが検出され、フレームバッファ６６、演算器６７、およびＤＬ６９に供給される。フレームバッファ６６では、映像区間検出回路６５からのサンプリングデータが一旦記憶され、所定の時間（ＮＴＳＣ方式では、前述したように、９１０×５２５クロック分）の経過後に読み出されることで、１フレームに対応する時間だけ遅延された遅延サンプリングデータとされ、演算器６７に出力される。以下、図７で説明したようにして、輝度信号または色信号が、演算器７０またはＢＰＦ６８からそれぞれ出力される。
【００８５】
上述したように、パルスｆｈは、Ｈパルスに同期し、正確に、１Ｈの周期、即ち、９１０クロックの周期を有するから、フレームバッファ６６に記憶させた映像区間のサンプリングデータを、９１０×５２５クロックだけ経過した後に読み出すことで、その遅延時間を、正確に１フレーム分の時間とすることができ、従って、フレームバッファ６６に、映像区間のサンプリングデータだけを記憶させた場合であっても、正確なＹ／Ｃ分離を行うことができる。さらに、その結果、フレームバッファ６６として、従来より容量の小さいもの（前述したように、３Ｍビット程度のもの）を用いることが可能となる。
【００８６】
なお、ジッタ除去回路６４では、同期分離回路６１自体が有するジッタをも除去することができるので、例えば中電界や弱電界のときに発生するジッタも除去することができる。
【００８７】
次に、図６は、本発明を適用したジッタ除去回路の他の構成例を示している。なお、図１のジッタ除去回路では、Ｈパルスを、４ｆＳＣのクロックでサンプリングすることにより発生するジッタを除去するようになされていたが、図６のジッタ除去回路では、周期的な入力信号に含まれるジッタ自体を除去するようになされている。また、このジッタ除去回路においても、図１のジッタ除去回路における場合と同様の原理で入力信号からジッタが除去されるようになされている。
【００８８】
タイミング発生回路８１は、一定周期のパルス、即ち、このジッタ除去回路に入力される周期的な入力信号（ジッタを除去するパルス）の周期と同一周期のパルスを発生し、位相比較回路８２およびスイッチ８４の端子８４ａに出力するようになされている。なお、タイミング発生回路８１には、後述するスイッチ８４の出力が供給されるようになされており、タイミング発生回路８１は、このスイッチ８４からの信号に対応して、出力するパルスの位相を制御するようになされている。
【００８９】
位相比較回路８２は、タイミング発生回路８１からのパルスと、入力信号との位相を比較し、その位相差を判別回路８３に出力するようになされている。判別回路８３は、位相比較回路８２からの位相差に基づいて、入力信号の周期が安定しているかどうかを判定するようになされている。即ち、判別回路８３は、位相比較回路８２からの位相差の絶対値が所定の閾値ＳＨ以下である場合、入力信号の周期が安定していると判定し、位相比較回路８２からの位相差の絶対値が所定の閾値ＳＨより大きい場合、入力信号の周期が安定していないと判定するようになされている。この判別回路８３の判定結果は、スイッチ８４に供給されるようになされている。
【００９０】
スイッチ８４は、判別回路８３から、入力信号の周期が安定している、または安定していないとの判定結果を受信した場合、端子８４ａまたは８４ｂをそれぞれ選択するようになされている。端子８４ｂには、入力信号が供給されるようになされており、従って、入力信号の周期が安定している場合、または安定していない場合、スイッチ８４からは、タイミング発生回路８１からのパルスまたは入力信号が出力されるようになされている。
【００９１】
以上のように構成されるジッタ除去回路においては、周期的な入力信号（パルス）が、位相比較回路８２および端子８４ｂに供給され、タイミング発生回路８１が発生している、入力信号と同一周期のパルスが、位相比較回路８２および端子８４ａに供給される。位相比較回路８２は、タイミング発生回路８１からのパルスと、入力信号との位相差を求め、判別回路８３に出力する。判別回路８３では、位相比較回路８２からの位相差に基づいて、入力信号の周期が安定しているかどうかが判定され、その判定結果が、スイッチ８４に供給される。
【００９２】
スイッチ８４は、判別回路８３から、入力信号の周期が安定している、または安定していないとの判定結果を受信した場合、端子８４ａまたは８４ｂをそれぞれ選択する。
【００９３】
従って、入力信号の周期が安定していない場合、スイッチ８４からは、端子８４ｂに供給されている入力信号がそのまま出力される。この入力信号は、タイミング発生回路８１に供給され、タイミング発生回路８１では、出力しているパルスの位相が、入力信号の位相に一致するように制御される。
【００９４】
これにより、タイミング発生回路８１が出力するパルスは、入力信号の位相に一致するようになり、その結果、判別回路８３においては、入力信号の周期が安定していると判定されるようになる。従って、スイッチ８４は、端子８４ｂから端子８４ａに切り換わり、スイッチ８４からは、端子８４ａに供給されている、タイミング発生回路８１が出力しているパルスが出力されるようになる。
【００９５】
この場合、タイミング発生回路８１が出力しているパルスは、その位相が入力信号の位相に一致するように制御されたものであるとともに、その周期が入力信号の周期と一致しているものであるから、結果として、入力信号に含まれるジッタを除去したものに等しい。従って、このジッタ除去回路によれば、周期的な入力信号に含まれるジッタを除去することができる。
【００９６】
以上、本発明を、テレビジョン受像機に適用した場合について説明したが、本発明は、テレビジョン受像機の他、例えばＶＴＲ（ビデオテープレコーダ）やビデオカメラなどの複合映像信号を処理する、あらゆる映像信号処理装置に適用可能である。
【００９８】
【発明の効果】
本発明のくし型フィルタによれば、カウント手段において、所定の周波数のクロックに同期してカウントが行われ、所定のクリア信号の入力があったときに、そのカウント値がリセットされて、水平同期パルスが出力される。一方、期間検出手段において、カウント手段のカウント値が、ジッタのない水平同期信号の周期に対応する値となるタイミングを含む所定の期間が検出される。そして、水平同期信号に同期する信号がHレベルになるタイミングが、検出手段により検出された所定の期間に含まれる場合、ジッタのない水平同期信号に同期する信号が選択され、水平同期信号に同期する信号がHレベルになるタイミングが、検出手段により検出された所定の期間に含まれない場合、水平同期信号に同期する信号が選択されて、選択された信号が、所定のクリア信号として、カウント手段に供給される。従って、位相または周期が、水平同期信号の位相または周期とそれぞれ一致している水平同期パルスを得ることができる。即ち、水平同期信号からジッタを除去することができる。
【図面の簡単な説明】
【図１】本発明のジッタ除去回路の一実施例の構成を示すブロック図である。
【図２】図１のジッタ除去回路の動作を説明するためのタイミングチャートである。
【図３】図１のジッタ除去回路の動作を説明するためのタイミングチャートである。
【図４】図１のジッタ除去回路の動作を説明するためのタイミングチャートである。
【図５】本発明を適用したテレビジョン受像機（３次元くし型フィルタ）の一実施例の構成を示すブロック図である。
【図６】本発明を適用したジッタ除去回路の他の実施例の構成を示すブロック図である。
【図７】従来のくし型フィルタの一例の構成を示すブロック図である。
【図８】くし型フィルタによってＹ／Ｃ分離が行われる原理を説明するための図である。
【図９】複合映像信号を示す波形図である。
【図１０】Ｈパルスを、４ｆＳＣのクロックに同期させる方法を説明するための図である。
【図１１】Ｈパルスにジッタがない場合を説明するための図である。
【図１２】Ｈパルスにジッタがある場合を説明するための図である。
【符号の説明】
２  タイミング発生回路
３  位相比較回路
４  判別回路
５  選択回路
２１  １０ｂｉｔカウンタ
２２  ９１０検出回路
２３  ９０６〜９１０検出回路
３１  Ｄ−フリップフロップ
４１  ４ｂｉｔＵ／Ｄ（アップ／ダウン）カウンタ
５１  スイッチ
６１  同期分離回路
６２  クロック発生回路
６３  サンプリング回路
６４  ジッタ除去回路
６５  映像区間検出回路
６６  フレームバッファ
６７  演算器
６８  ＢＰＦ（バンドパスフィルタ）
６９  ＤＬ（ディレイライン）
７０  演算器
８１  タイミング発生回路
８２  位相比較回路
８３  判別回路
８４  スイッチ
【図１】
0003608263.tif 000002
【図２】
0003608263.tif 000003
【図３】
0003608263.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0003608263.tif 000008
【図８】
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【図９】
0003608263.tif 000010
【図１０】
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【図１１】
0003608263.tif 000012
【図１２】
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