(57)【特許請求の範囲】
【請求項１】
画像を、その水平走査線と垂直な方向に、ｎ／ｍ（但し、ｎ＞ｍ＞０）倍に拡大する処理を行う画像処理装置であって、
前記画像に対応する画像信号を記憶する１フレーム分より大きな記憶容量を有するリングバッファ型の画像信号記憶手段と、
前記画像信号記憶手段に前記画像信号を書き込む書き込み手段と、
前記画像信号記憶手段に１フレーム毎に前記画像信号が書き込まれる際の先頭の書き込みアドレスを記憶するアドレス記憶手段と、
前記画像信号記憶手段に１フレーム前に書き込まれた、１フレームの画像信号のうちの、ｍ／ｎフレームの画像信号を、前記アドレス記憶手段に記憶された前記書き込みアドレスから、あるいは前記アドレス記憶手段に記憶された前記書き込みアドレスと所定のアドレス値との和として与えられるアドレスから読み出す読み出し手段と、
前記画像信号記憶手段から読み出されたｍ／ｎフレームの画像信号に対応する画像を、前記水平走査線と垂直な方向に、ｎ／ｍ倍に拡大する垂直方向拡大手段と
を備えることを特徴とする画像処理装置。
【請求項２】
前記画像を、前記水平走査線と平行な方向に、ｎ／ｍ倍に拡大する水平方向拡大手段をさらに備える
ことを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記ｍまたはｎは、それぞれ３または４である
ことを特徴とする請求項２に記載の画像処理装置。
【請求項４】
前記画像は、アスペクト比が４：３の画像であり、前記垂直方向拡大手段および水平方向拡大手段によって拡大されることにより、アスペクト比が１６：９の画像に変換される
ことを特徴とする請求項３に記載の画像処理装置。
【請求項５】
前記画像信号を倍速処理する倍速処理手段をさらに備える
ことを特徴とする請求項１に記載の画像処理装置。
【請求項６】
前記垂直方向拡大手段および水平方向拡大手段によって前記画像を拡大したものを表示する表示手段をさらに備える
ことを特徴とする請求項２に記載の画像処理装置。
【請求項７】
前記表示手段は、固体表示装置でなる
ことを特徴とする請求項６に記載の画像処理装置。
【請求項８】
前記画像信号記憶手段は、リングバッファでなる
ことを特徴とする請求項１に記載の画像処理装置。
【請求項９】
前記画像信号記憶手段から読み出すｍ／ｎフレームの画像信号の範囲を設定する設定手段をさらに備える
ことを特徴とする請求項１に記載の画像処理装置。
【請求項１０】
前記画像信号記憶手段は、前記画像信号を、２−ｍ／ｎフレーム以上２フレーム未満だけ記憶する記憶容量を有する
ことを特徴とする請求項１に記載の画像処理装置。
【請求項１１】
画像を、その水平走査線と垂直な方向に、ｎ／ｍ（但し、ｎ＞ｍ＞０）倍に拡大する処理を行う画像処理装置の画像処理方法であって、
前記画像処理装置は、前記画像に対応する画像信号を記憶する１フレーム分より大きな記憶容量を有するリングバッファ型の画像信号記憶手段を有し、
前記画像信号記憶手段に前記画像信号を書き込むとともに、その画像信号が１フレーム毎に書き込まれる際の先頭の書き込みアドレスを記憶し、
前記画像信号記憶手段に１フレーム前に書き込まれた、１フレームの画像信号のうちの、ｍ／ｎフレームの画像信号を、記憶された前記書き込みアドレスから、あるいは記憶された前記書き込みアドレスと所定のアドレス値との和として与えられるアドレスから読み出し、
前記画像信号記憶手段から読み出されたｍ／ｎフレームの画像信号に対応する画像を、前記水平走査線と垂直な方向に、ｎ／ｍ倍に拡大する
ことを特徴とする画像処理方法。
【請求項１２】
前記画像信号記憶手段は、前記画像信号を、２−ｍ／ｎフレーム以上２フレーム未満だけ記憶する記憶容量を有する
ことを特徴とする請求項１１に記載の画像処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像処理装置および画像処理方法に関する。特に、例えばアスペクト比が４：３のＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）方式の画像信号を、アスペクト比が１６：９の画像信号に変換する場合などの、画像信号のアスペクト比を変換する場合などに用いて好適な画像処理装置および画像処理方法に関する。
【０００２】
【従来の技術】
近年におけるオーディオビジュアル指向の高まりから、より臨場感のある画像（映像）が望まれるようになり、最近では、従来より横長の、いわゆるワイドディスプレイを用いたテレビジョン受像機が実用化されている。このようなテレビジョン受像機（以下、ワイドテレビジョン受像機という）では、表示画面のアスペクト比が１６：９となっており、例えばアスペクト比が４：３のＮＴＳＣ方式の画像信号（テレビジョン信号）が、アスペクト比が１６：９の画像信号に変換されて表示されるようになされている。ワイドテレビジョン受像機によれば、アスペクト比が現行の４：３の表示画面を有するテレビジョン受像機に比べて視野角を広くとることができ、迫力のある画像を得ることができる。
【０００３】
なお、ワイドテレビジョン受像機のアスペクト比は、いわゆるハイビジョン（ＨＤＴＶ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｔｅｌｅｖｉｓｉｏｎ））に対応して、１６：９とされている。
【０００４】
図１４は、従来のワイドテレビジョン受像機の一例の構成を示している。ＵＨＦ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ）／ＶＨＦ（Ｖｅｒｙ  Ｈｉｇｈ  Ｆｒｅｑｅｎｃｙ）用のアンテナ１またはパラボラアンテナ（ＢＳ（Ｂｒｏａｄｃａｓｔ  Ｓａｔｔｅｌｉｔｅ）アンテナ）２では、放送局から送信されてくるＮＴＳＣ方式の画像信号（テレビジョン信号）が受信され、その受信信号は、ＵＶ（ＵＨＦ／ＶＨＦ）／ＢＳチューナ３に供給される。ＵＶ／ＢＳチューナ３では、所定のチャンネルが選局（検波）され、ＮＴＳＣデコーダ４に出力される。ＮＴＳＣデコーダ４では、ＵＶ／ＢＳチューナ３の出力、即ち、所定のチャンネルのＮＴＳＣ方式の画像信号に対し、必要な処理が施され、これにより、例えばＲＧＢ信号とされる。このＲＧＢ信号は、ライン倍速変換回路５に出力される。
【０００５】
ここで、ワイドテレビジョン受像機においては、偏向系の整合性を重視してＮＴＳＣ方式の画像信号を倍速変換処理し、元の周波数の２倍の周波数の水平走査信号で表示することが行われる。また、ＬＣＤ（液晶ディスプレイ）やプラズマトロンなどの固体表示装置を使用したワイドテレビジョン受像機においても、固体撮像装置の表示装置のライン数（画素数）と、画像信号の水平走査線数との整合性を考慮して、ＮＴＳＣ方式の画像信号を、倍速変換処理し、元の周波数の２倍の周波数の水平走査信号で表示するようになされている。
【０００６】
図１４のワイドテレビジョン受像機においても同様に、ＮＴＳＣ方式の画像信号に対し、倍速変換処理が施されるようになされている。即ち、ライン倍速変換回路５は、ＮＴＳＣデコーダ４からのＲＧＢ信号に対し、倍速変換処理の１つである、例えば同一ライン（水平走査線）を２回連続して読み出すライン倍速変換処理を施して出力する。従って、ライン倍速変換回路５からは、２５２．５ラインでなる１フィールドの画像信号が、５２５ラインでなる１フレームの画像信号に変換されて出力される。ここで、ライン倍速変換回路５が出力するＲＧＢ信号を、以下、適宜、倍速ＲＧＢ信号または倍速画像信号という。
【０００７】
ライン倍速変換回路５から出力された倍速ＲＧＢ信号は、アスペクト比変換回路１０６に供給される。アスペクト比変換回路１０６では、ライン倍速変換回路５からの倍速画像信号（倍速ＲＧＢ信号）を構成するライン数を変えずに、即ち、１フレームのライン数が５２５本のままで、そのアスペクト比が４：３から１６：９に変換される。そして、このアスペクト比が１６：９の倍速画像信号は、同じくアスペクト比が１６：９の、例えばＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）や、ＬＣＤ、プラズマトロンなどでなる表示装置７に供給されて表示される。
【０００８】
図１５は、図１４のアスペクト比変換回路１０６の構成例を示している。同図に示すように、アスペクト比変換回路１０６は、画像を、縦方向（水平走査線と垂直な方向）または横方向（水平走査線と平行な方向）にそれぞれ拡大する縦方向拡大回路１０８または横方向拡大回路９から構成される。
【０００９】
ここで、アスペクト比が４：３の画像信号を、アスペクト比が１６：９の画像信号に変換する方法としては、例えば図１６（Ａ）に示すように、その横方向だけを、４／３倍に拡大する方法がある。しかしながら、このように横方向だけを拡大したのでは、画像信号の真円率を保つことができない。
【００１０】
そこで、アスペクト比変換回路１０６では、例えば図１６（Ｂ）に示すようにして画像信号のアスペクト比が変換されるようになされている。即ち、まず、縦方向拡大回路１０８において、倍速画像信号の縦方向が、４／３倍に拡大される。但し、この拡大は、１フレームの倍速画像信号のうち、３／４フレームの画像信号を対象に行う。従って、この拡大により得られる画像信号のアスペクト比は、４：３のまま変わらないが、その画像は、縦方向に４／３倍されたものとなる。次に、横方向拡大回路９において、上述のように縦方向を拡大した倍速画像信号の横方向が、４／３倍に拡大される。これにより、真円率を保たれた、アスペクト比が１６：９（＝４×４／３：３）の画像信号が得られる。
【００１１】
次に、図１７を参照して、図１５の縦方向拡大回路１０８の処理について説明する。縦方向拡大回路１０８では、入力された倍速映像信号を構成する、連続する３つのライン（図１７では、第１乃至第３ライン）に、１ラインが補間され、これにより、３ラインが４ラインに変換されるようになされている。即ち、第１乃至第３ラインそれぞれにおいて、垂直方向に隣接する画素の画像信号Ａ，Ｂ，Ｃのうち、画像信号Ａが、そのまま、第１ラインを構成する画素の画像信号Ａ’として出力される。また、画像信号ＡとＢとの平均値（（Ａ＋Ｂ）／２）が計算され、これが、第２ラインを構成する画素の画像信号Ｂ’として出力される。さらに、画像信号ＢとＣとの平均値（（Ｂ＋Ｃ）／２）が計算され、これが、第３ラインを構成する画素の画像信号Ｃ’として出力される。そして、画像信号Ｃが、そのまま、第４ラインを構成する画素の画像信号Ｄ’として出力される。
【００１２】
縦方向拡大回路１０８では、以上の処理が、１フレームの倍速画像信号のうちの、上部３／４フレームに対して行われ、これにより、ライン数を変えずに、画像が、縦方向に４／３倍される。
【００１３】
図１８は、図１５の縦方向拡大回路１０８の構成例を示している。なお、各部における信号波形を、図１９および図２０に示す。
【００１４】
この縦方向拡大回路１０８には、ライン倍速変換回路５から、例えば図１９（Ａ）に示すような画像信号（倍速画像信号）が供給される他、図示せぬ回路から、図１９（Ｂ）乃至図１９（Ｆ）にそれぞれ示すような、ライトイネーブル信号ＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）、クロックＣＫ（ＣｌｏｃＫ）、水平同期信号ＨＰ（Ｈｏｒｉｚｏｎａｌ  Ｐｕｌｕｓ）、垂直同期信号ＶＰ（Ｖｉｒｔｉｃａｌ  Ｐｕｌｕｓ）、またはフレームパルスＦＰ（Ｆｌａｍｅ  Ｐｕｌｓｅ）も供給されるようになされている（クロックＣＫ、水平同期信号ＨＰ、垂直同期信号ＶＰについては、それぞれ図２０（Ｃ）乃至図２０（Ｅ）にも示してある）。
【００１５】
ここで、ライトイネーブル信号ＷＥ（図１９（Ｂ））は、クロックＣＫ（図１９（Ｃ））と周期が同一で、位相が幾分ずれたパルスとされている。クロックＣＫ（図１９（Ｃ））は、各画素に対応する画像信号（図１９（Ａ））のタイミングで与えられるようになされている。なお、クロックＣＫは、例えばデューティ比が５０％のパルス（Ｈレベルの期間とＬレベルの期間とが等しいパルス）とされている。水平同期信号ＨＰ（図１９（Ｄ））および垂直同期信号ＶＰ（図１９（Ｅ））は、画像信号（図１９（Ａ））から抽出されるようになされている。フレームパルスＦＰ（図１９（Ｆ））は、例えば奇数フレームまたは偶数フレームで、それぞれＨレベルまたはＬレベルとなるようになされている。
【００１６】
なお、水平同期信号ＨＰまたは垂直同期信号ＶＰは、ラインまたはフレームの先頭のタイミングで、例えばＬレベルになるようになされている。
【００１７】
画像信号（倍速画像信号）（図１９（Ａ））は、フレームメモリ１１１および２１１の入力端子ｉｎに供給されるようになされている。ライトイネーブル信号ＷＥ（図１９（Ｂ））は、ＯＲゲート５１または５２それぞれの一方の入力端子に供給されるようになされている。クロックＣＫ（図１９（Ｃ））は、書き込みアドレスカウンタ２４、読み出しアドレスカウンタ１２１、またはラインディレイ１３それぞれのクロック端子ｃｋに供給されるようになされている。水平同期信号ＨＰ（図１９（Ｄ））は、読み出し制御回路１７またはアドレスラッチ回路２２それぞれのクロック端子ｃｋに供給されるようになされている。垂直同期信号ＶＰ（図１９（Ｅ））は、書き込みアドレスカウンタ２４、読み出し制御回路１７、または読み出しアドレスカウンタ１２１それぞれのリセット端子ｒｓｔに供給されるようになされている。フレームパルスＦＰ（図１９（Ｆ））は、ＮＯＴゲート５３を介して、ＯＲゲート５１の他方の入力端子並びにスイッチ１２３の制御端子ｃｎｔに供給されるとともに、ＯＲゲート５２の他方の入力端子、並びにスイッチ５４または２２３それぞれの制御端子ｃｎｔに供給されるようになされている。
【００１８】
従って、ＯＲゲート５１では、ライトイネーブル信号ＷＥと、フレームパルスＦＰを反転したものとの論理和が計算されて出力される。ＯＲゲート５１の出力は、フレームメモリ１１１のライトイネーブル端子ｗｅに供給される。フレームメモリ１１１は、そのライトイネーブル端子ｗｅにＬレベルが印加されているときに、その入力端子ｉｎに供給される信号を記憶するようになされており、従って、フレームメモリ１１１では、入力端子ｉｎに入力されている画像信号は、フレームパルスＦＰがＨレベルのときに、ライトイネーブル信号ＷＥがＬレベルになるタイミングで記憶される。即ち、フレームメモリ１１１では、奇数フレームの画像信号が記憶される。
【００１９】
また、ＯＲゲート５２では、ライトイネーブル信号ＷＥと、フレームパルスＦＰとの論理和が計算されて出力される。ＯＲゲート５２の出力は、フレームメモリ２１１のライトイネーブル端子ｗｅに供給される。フレームメモリ２１１も、フレームメモリ１１１と同様に、そのライトイネーブル端子ｗｅにＬレベルが印加されているときに、その入力端子ｉｎに供給される信号を記憶するようになされており、従って、フレームメモリ２１１では、入力端子ｉｎに入力されている画像信号は、フレームパルスＦＰがＬレベルのときに、ライトイネーブル信号ＷＥがＬレベルになるタイミングで記憶される。即ち、フレームメモリ２１１では、偶数フレームの画像信号が記憶される。
【００２０】
一方、書き込みアドレスカウンタ２４は、そのリセット端子ｒｓｔに垂直同期信号ＶＰが供給されるタイミング（例えば、ＶＰがＬレベルになるタイミング）、即ち、フレームの先頭のタイミングで、例えば０にリセットされ、そのクロック端子ｃｋに供給されるクロックＣＫをカウントするようになされている。そして、このカウント値を、フレームメモリ１１１および２１１の書き込みアドレスとして、スイッチ１２３および２２３の端子ａに供給するようになされている。
【００２１】
読み出しアドレスカウンタ１２１も、書き込みアドレスカウンタ２４と同様に、そのリセット端子ｒｓｔに垂直同期信号ＶＰが供給されるタイミングで、例えば０にリセットされ、そのクロック端子ｃｋに供給されるクロックＣＫをカウントするようになされている。そして、このカウント値を、フレームメモリ１１１および２１１の読み出しアドレスとして、スイッチ１２３および２２３の端子ｂに供給するようになされている。さらに、読み出しアドレスカウンタ１２１が出力する読み出しアドレスは、アドレスラッチ回路２２にも供給されるようになされている。
【００２２】
スイッチ１２３および２２３は、その制御端子ｃｎｔに印加されるレベルが、例えばＨまたはＬレベルのとき、それぞれ端子ｂまたはａを選択するようになされている。従って、フレームパルスＦＰがＨレベルのとき、スイッチ１２３または２２３は、端子ａまたはｂをそれぞれ選択し、また、フレームパルスＦＰがＬレベルのとき、スイッチ１２３または２２３は、端子ｂまたはａをそれぞれ選択するようになされている。スイッチ１２３または２２３の出力は、フレームメモリ１１１または２１１のアドレス端子ａｄにそれぞれ供給されるようになされている。
【００２３】
従って、フレームメモリ１１１のアドレス端子ａｄには、奇数フレームまたは偶数フレームのタイミングで、書き込みアドレスまたは読み出しアドレスがそれぞれ供給される。また、フレームメモリ２１１のアドレス端子ａｄには、フレームメモリ１１１における場合と逆のタイミングで、即ち、偶数フレームまたは奇数フレームのタイミングで、書き込みアドレスまたは読み出しアドレスがそれぞれ供給される。
【００２４】
従って、フレームメモリ１１１では、フレームパルスＦＰがＨレベルのときに、書き込みアドレスカウンタ２４よりスイッチ１２３を介して供給される書き込みアドレスに、奇数フレームの画像信号が記憶され、また、フレームパルスＦＰがＬレベルのときに、読み出しアドレスカウンタ１２１よりスイッチ１２３を介して供給される読み出しアドレスから、奇数フレームの画像信号が読み出される。一方、フレームメモリ２１１では、フレームパルスＦＰがＬレベルのときに、書き込みアドレスカウンタ２４よりスイッチ１２３を介して供給される書き込みアドレスに、偶数フレームの画像信号が記憶され、また、フレームパルスＦＰがＨレベルのときに、読み出しアドレスカウンタ１２１よりスイッチ１２３を介して供給される読み出しアドレスから、偶数フレームの画像信号が読み出される。
【００２５】
即ち、縦方向拡大回路１０８に奇数フレームが供給されるタイミングでは、フレームメモリ１１１には、その奇数フレームの画像信号が記憶される一方、フレームメモリ２１１からは、その１フレーム前の偶数フレームの画像信号が読み出される。また、縦方向拡大回路１０８に偶数フレームが供給されるタイミングでは、フレームメモリ２１１には、その偶数フレームの画像信号が記憶される一方、フレームメモリ１１１からは、その１フレーム前の奇数フレームの画像信号が読み出される。
【００２６】
ところで、アドレスラッチ回路２２は、そのクロック端子ｃｋに供給されている水平同期信号ＨＰの、例えば立ち上がりエッジのタイミングで、読み出しアドレスカウンタ１２１が出力する読み出しアドレスをラッチするようになされている。従って、アドレスラッチ回路２２では、フレームメモリ１１１および２１１において、各ラインの先頭の画素の画像信号が記憶されたアドレスがラッチされる。そして、アドレスラッチ回路２２でラッチされた読み出しアドレスは、読み出しアドレスカウンタ１２１のアドレス入力端子ｄａ２に供給されるようになされている。
【００２７】
また、読み出し制御回路１７は、そのリセット端子ｒｓｔに垂直同期信号ＶＰが供給されるタイミングで、例えば０にリセットされ、そのクロック端子ｃｋに供給される水平同期信号ＨＰをカウントするようになされている。そして、読み出し制御回路１７は、このカウント値に基づいて、例えば図２０（Ｇ）に示すような４ラインごとにＬレベルが現れるロード信号ＬＤ２と、例えば図２０（Ｈ）に示すような２ラインごとにＨレベルとＬレベルになることを繰り返す選択信号を生成するようになされている。
【００２８】
なお、図２０では、ロード信号ＬＤ２は、垂直同期信号ＶＰ（図２０（Ｅ））のタイミングから、即ち、各フレームの先頭から、４，８，・・・ライン目の先頭（第４ライン、第８ライン、・・・の先頭）のタイミングにおいてＬレベルになるようになされている。また、選択信号は、各フレームの第１ラインまでがＨレベル、第２および第３ラインがＬレベル、第４および第５ラインがＨレベル、第６および第７ラインがＬレベル、・・・となるようになされている。
【００２９】
読み出し制御回路１７において生成されたロード信号ＬＤ２または選択信号は、その出力端子ｏ１またはｏ２から、読み出しアドレスカウンタ１２１の入力端子ｉ２またはスイッチ１５の制御端子ｃｎｔにそれぞれ供給されるようになされている。
【００３０】
読み出しアドレスカウンタ１２１は、読み出し制御回路１７からロード信号ＬＤ２が供給されるタイミング（ＬＤ２がＬレベルになるタイミングで）、アドレスラッチ回路２２から供給されるアドレス（読み出しアドレス）をロードし、クロックＣＫのカウント値を、アドレスラッチ回路２２から供給されるアドレスに更新するようになされている。
【００３１】
従って、読み出しアドレスカウンタ１２１は、垂直同期信号ＶＰ（図２０（Ｅ））のタイミングで、カウント値をリセットした後、第１ラインから第３ラインまでは、クロックＣＫ（図２０（Ｃ））をカウントしていき、ロード信号ＬＤ２（図２０（Ｇ））がＬレベルになる、第４ラインの先頭を読み出すタイミングにおいて、そのカウント値を、アドレスラッチ回路２２が出力するアドレスに更新する。このとき、アドレスラッチ回路２２は、読み出しアドレスカウンタ１２１が１ライン前に出力した読み出しアドレス、即ち、第３ラインの先頭の読み出しアドレスをラッチしており、従って、読み出しアドレス１２１は、第１乃至第３ラインを読み出すための読み出しアドレスを出力した後、本来ならば、第４ラインの先頭の読み出しアドレスを出力するところを、再度、第３ラインの先頭の読み出しアドレスを出力する。
【００３２】
その後、読み出しアドレスカウンタ１２１は、次にロード信号ＬＤ２がＬレベルになるまで、即ち、第３ラインから４ライン後までは、クロックＣＫ（図２０（Ｃ））をカウントしていき、これにより、第３乃至６ラインを読み出すための読み出しアドレスを出力する。そして、読み出しアドレスカウンタ１２１は、ロード信号ＬＤ２（図２０（Ｇ））が再びＬレベルになる、第７ラインの先頭を読み出すタイミングにおいて、そのカウント値を、アドレスラッチ回路２２が出力するアドレスに更新する。このとき、アドレスラッチ回路２２は、読み出しアドレスカウンタ１２１が１ライン前に出力した読み出しアドレス、即ち、第６ラインの先頭の読み出しアドレスをラッチしており、従って、読み出しアドレス１２１は、第３乃至第６ラインを読み出すための読み出しアドレスを出力した後、本来ならば、第７ラインの先頭の読み出しアドレスを出力するところを、再度、第６ラインの先頭の読み出しアドレスを出力する。
【００３３】
読み出しアドレスカウンタ１２１では、以下、同様にして、読み出しアドレスが発生される。従って、フレームメモリ１１１および２１１からの画像信号の読み出し時においては、図２０（Ｉ）に示すように、第１ライン、第２ライン、第３ライン、第３ライン、第４ライン、第５ライン、第６ライン、第６ライン、第７ライン、・・・というように、３ラインが順次読み出された後、そのうちの最後に読み出されたラインが再度読み出されることが繰り返される（以下、適宜、再度読み出されたラインを、重複ラインという）。
【００３４】
ここで、書き込みアドレスカウンタ２４は、上述したように、垂直同期信号ＶＰのタイミングでリセットされながら、クロックＣＫをカウントし、そのカウント値を、書き込みアドレスとして出力する。従って、フレームメモリ１１１および２１１には、１フレームの画像信号を構成する第１乃至第５２５ラインが、順次記憶される。これに対し、読み出しアドレスカウンタ１２１は、やはり垂直同期信号ＶＰのタイミングでリセットされながら、クロックＣＫをカウントし、そのカウント値を、読み出しアドレスとして出力するが、このカウント値は、上述したように、４ラインに１回の割合で更新される。このため、フレームメモリ１１１および２１１から順次読み出された４ラインのうち、最後のラインと、最後から２番目のラインは同一ラインであり、その結果、フレームメモリ１１１および２１１からは、そこに記憶された１フレームの画像信号のうち、上部３／４フレームの画像信号しか読み出されない。
【００３５】
即ち、フレームメモリ１１１および２１１からは、データ量としては、１フレーム分の画像信号が読み出されるが、そのうちの１／４フレーム分は重複ラインであり、実質的には、第１ラインから第５２５×３／４ラインまでの３／４フレーム分のラインしか読み出されない。
【００３６】
フレームメモリ１１１または２１１から読み出された画像信号は、その出力端子ｏｕｔから、スイッチ５４の端子ａまたはｂに、それぞれ供給されるようになされている。スイッチ５４は、その制御端子ｃｎｔに供給されるフレームパルスＦＰ（図１９（Ｆ））がＨまたはＬレベルのとき、その端子ｂまたはａを選択するようになされており、その出力は、ラインディレイ１３の入力端子ｉｎ、演算器１４、およびスイッチ１５の端子ｂに供給されるようになされている。
【００３７】
従って、フレームパルスＦＰがＬレベルである場合、即ち、フレームメモリ１１１から、そこに記憶された奇数フレームの画像信号が読み出される場合においては、その画像信号は、スイッチ５４を介して、ラインディレイ１３、演算器１４、およびスイッチ１５に供給される。また、フレームパルスＦＰがＨレベルである場合、即ち、フレームメモリ２１１から、そこに記憶された偶数フレームの画像信号が読み出される場合においては、その画像信号は、スイッチ５４を介して、ラインディレイ１３、演算器１４、およびスイッチ１５に供給される。
【００３８】
ラインディレイ１３は、スイッチ５４を介して供給される画像信号を、そのクロック端子ｃｋに供給されるクロックＣＫにしたがって、１ラインに相当する時間だけ遅延し、その出力端子ｏｕｔから出力するようになされている。ラインディレイ１３の出力は、演算器１４に供給されるようになされており、演算器１４では、ラインディレイ１３の出力と、スイッチ５４を介して供給される画像信号との加算平均値が求められるようになされている。従って、演算器１４からは、あるラインと、そのラインの１ライン前のラインとの画像信号の加算平均値が出力される。この加算平均値は、スイッチ１５の端子ａに出力されるようになされている。
【００３９】
スイッチ１５は、読み出し制御回路１７から、その制御端子ｃｎｔに供給される選択信号（図２０（Ｈ））がＨまたはＬレベルのとき、端子ｂまたはａをそれぞれ選択して出力するようになされている。従って、フレームメモリ１１１または２１１から、第１ライン（図２０（Ｉ））が読み出される場合においては、選択信号はＨレベルであるから、スイッチ１５は端子ｂを選択し、その結果、スイッチ１５からは、フレームメモリ１１１または２１１から読み出された第１ラインが出力される。
【００４０】
また、フレームメモリ１１１または２１１から、第２ライン（図２０（Ｉ））が読み出される場合においては、選択信号はＬレベルであるから、スイッチ１５は端子ａを選択し、その結果、スイッチ１５からは、演算器１４において計算された第２ラインと、その１ライン前の第１ラインとの加算平均値が出力される。さらに、フレームメモリ１１１または２１１から、最初に第３ライン（図２０（Ｉ））が読み出される場合においては、選択信号はＬレベルであるから、スイッチ１５は、やはり端子ａを選択し、その結果、スイッチ１５からは、演算器１４において計算された第３ラインと、その１ライン前の第２ラインとの加算平均値が出力される。また、フレームメモリ１１１または２１１から、次の第３ライン（重複ライン）（図２０（Ｉ））が読み出される場合においては、選択信号はＨレベルであるから、スイッチ１５は、端子ｂを選択し、その結果、スイッチ１５からは、フレームメモリ１１１または２１１から読み出された第３ラインが出力される。
【００４１】
そして、フレームメモリ１１１または２１１から、第４ライン（図２０（Ｉ））が読み出される場合においては、選択信号はＨレベルであるから、スイッチ１５は端子ｂを選択し、その結果、スイッチ１５からは、フレームメモリ１１１または２１１から読み出された第４ラインが出力され、以下、同様の処理が繰り返される。
【００４２】
これにより、スイッチ１５からは、図１７で説明したようにして、ライン数は５２５ラインのままで、縦方向に、４／３倍（ほぼ４／３倍）に拡大された画像（以下、適宜、縦方向拡大画像という）が出力される。
【００４３】
【発明が解決しようとする課題】
ところで、従来においては、アスペクト比変換回路１０６において、上述したような縦方向拡大画像を得るためには、奇数フレームと偶数フレームをそれぞれ記憶するフレームメモリ１１１と２１１が必要であった。フレームメモリ１１１と２１１は、それぞれ１フレームの画像信号を記憶するため、その記憶容量としては、合計で、少なくとも２フレーム分が要求されるが、このように大きな記憶容量のメモリは高価であり、従って、装置全体（ワイドテレビジョン受像機）も、高コスト化する課題があった。
【００４４】
本発明は、このような状況に鑑みてなされたものであり、より少ない記憶容量のメモリを用いて縦方向拡大画像を得ることができるようにすることにより、低価格で装置を提供することができるようにするものである。
【００４５】
【課題を解決するための手段】
請求項１に記載の画像処理装置は、画像に対応する画像信号を記憶する１フレーム分より大きな記憶容量を有するリングバッファ型の画像信号記憶手段と、画像信号記憶手段に画像信号を書き込む書き込み手段と、画像信号記憶手段に１フレーム毎に画像信号が書き込まれる際の先頭の書き込みアドレスを記憶するアドレス記憶手段と、画像信号記憶手段に１フレーム前に書き込まれた、１フレームの画像信号のうちの、ｍ／ｎフレームの画像信号を、アドレス記憶手段に記憶された書き込みアドレスから、あるいはアドレス記憶手段に記憶された書き込みアドレスと所定のアドレス値との和として与えられるアドレスから読み出す読み出し手段と、画像信号記憶手段から読み出されたｍ／ｎフレームの画像信号に対応する画像を、水平走査線と垂直な方向に、ｎ／ｍ倍に拡大する垂直方向拡大手段とを備えることを特徴とする。
【００４６】
請求項１１に記載の画像処理方法は、画像信号記憶手段に画像信号を書き込むとともに、その画像信号が１フレーム毎に書き込まれる際の先頭の書き込みアドレスを記憶し、画像信号記憶手段に１フレーム前に書き込まれた、１フレームの画像信号のうちの、ｍ／ｎフレームの画像信号を、記憶された書き込みアドレスから、あるいは記憶された書き込みアドレスと所定のアドレス値との和として与えられるアドレスから読み出し、画像信号記憶手段から読み出されたｍ／ｎフレームの画像信号に対応する画像を、水平走査線と垂直な方向に、ｎ／ｍ倍に拡大することを特徴とする。
【００４７】
請求項１に記載の画像処理装置においては、１フレーム分より大きな記憶容量を有するリングバッファ型の画像信号記憶手段は、画像に対応する画像信号を記憶するようになされており、書き込み手段は、画像信号記憶手段に画像信号を書き込むようになされている。アドレス記憶手段は、画像信号記憶手段に１フレーム毎に画像信号が書き込まれる際の先頭の書き込みアドレスを記憶し、読み出し手段は、画像信号記憶手段に１フレーム前に書き込まれた、１フレームの画像信号のうちの、ｍ／ｎフレームの画像信号を、アドレス記憶手段に記憶された書き込みアドレスから、あるいはアドレス記憶手段に記憶された書き込みアドレスと所定のアドレス値との和として与えられるアドレスから読み出すようになされている。垂直方向拡大手段は、画像信号記憶手段から読み出されたｍ／ｎフレームの画像信号に対応する画像を、水平走査線と垂直な方向に、ｎ／ｍ倍に拡大するようになされている。
【００４８】
請求項１１に記載の画像処理方法においては、画像信号記憶手段に画像信号を書き込むとともに、その画像信号が１フレーム毎に書き込まれる際の先頭の書き込みアドレスを記憶し、画像信号記憶手段に１フレーム前に書き込まれた、１フレームの画像信号のうちの、ｍ／ｎフレームの画像信号を、記憶された書き込みアドレスから、あるいは記憶された書き込みアドレスと所定のアドレス値との和として与えられるアドレスから読み出し、画像信号記憶手段から読み出されたｍ／ｎフレームの画像信号に対応する画像を、水平走査線と垂直な方向に、ｎ／ｍ倍に拡大するようになされている。
【００４９】
【発明の実施の形態】
以下に、本発明の実施例を説明するが、その前に、特許請求の範囲に記載の発明の各手段と以下の実施例との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施例（但し、一例）を付加して、本発明の特徴を記述すると、次のようになる。
【００５０】
即ち、請求項１に記載の画像処理装置は、画像を、その水平走査線と垂直な方向に、ｎ／ｍ（但し、ｎ＞ｍ＞０）倍に拡大する処理を行う画像処理装置であって、画像に対応する画像信号を記憶する１フレーム分より大きな記憶容量を有するリングバッファ型の画像信号記憶手段（例えば、図３に示すフレームメモリ１１など）と、画像信号記憶手段に画像信号を書き込む書き込み手段（例えば、図３に示す書き込みアドレスカウンタ２４など）と、画像信号記憶手段に１フレーム毎に画像信号が書き込まれる際の先頭の書き込みアドレスを記憶するアドレス記憶手段（例えば、図３に示すアドレスラッチ回路１８など）と、画像信号記憶手段に１フレーム前に書き込まれた、１フレームの画像信号のうちの、ｍ／ｎフレームの画像信号を、アドレス記憶手段に記憶された書き込みアドレスから、あるいはアドレス記憶手段に記憶された書き込みアドレスと所定のアドレス値との和として与えられるアドレスから読み出す読み出し手段（例えば、図３に示す読み出し制御回路１７、読み出しアドレスカウンタ２１、およびアドレスラッチ回路２２など）と、画像信号記憶手段から読み出されたｍ／ｎフレームの画像信号に対応する画像を、水平走査線と垂直な方向に、ｎ／ｍ倍に拡大する垂直方向拡大手段（例えば、図３に示すラインディレイ１３、演算器１４、およびスイッチ１５など）とを備えることを特徴とする。
【００５１】
請求項２に記載の画像処理装置は、画像を、水平走査線と平行な方向に、ｎ／ｍ倍に拡大する水平方向拡大手段（例えば、図２に示す横方向拡大回路９など）をさらに備えることを特徴とする。
【００５２】
請求項５に記載の画像処理装置は、画像信号を倍速処理する倍速処理手段（例えば、図１に示すライン倍速変換回路５など）をさらに備えることを特徴とする。
【００５３】
請求項６に記載の画像処理装置は、垂直方向拡大手段および水平方向拡大手段によって画像を拡大したものを表示する表示手段（例えば、図１に示す表示装置７など）をさらに備えることを特徴とする。
【００５４】
請求項９に記載の画像処理装置は、画像信号記憶手段から読み出すｍ／ｎフレームの画像信号の範囲を設定する設定手段（例えば、図３に示すアドレス設定スイッチ２０など）をさらに備えることを特徴とする。
【００５５】
請求項１１に記載の画像処理方法は、画像を、その水平走査線と垂直な方向に、ｎ／ｍ（但し、ｎ＞ｍ＞０）倍に拡大する処理を行う画像処理装置の画像処理方法であって、画像処理装置が、画像に対応する画像信号を記憶する１フレーム分より大きな記憶容量を有するリングバッファ型の画像信号記憶手段（例えば、図３に示すフレームメモリ１１など）を有し、画像信号記憶手段に画像信号を書き込むとともに、その画像信号が１フレーム毎に書き込まれる際の先頭の書き込みアドレスを記憶し、画像信号記憶手段に１フレーム前に書き込まれた、１フレームの画像信号のうちの、ｍ／ｎフレームの画像信号を、記憶された書き込みアドレスから、あるいは記憶された書き込みアドレスと所定のアドレス値との和として与えられるアドレスから読み出し、画像信号記憶手段から読み出されたｍ／ｎフレームの画像信号に対応する画像を、水平走査線と垂直な方向に、ｎ／ｍ倍に拡大することを特徴とする。
【００５６】
なお、勿論この記載は、各手段を上記したものに限定することを意味するものではない。
【００５７】
図１は、本発明を適用したワイドテレビジョン受像機の一実施例の構成を示している。なお、図中、図１４における場合と対応する部分については、同一の符号を付してある。即ち、このワイドテレビジョン受像機は、アスペクト比変換回路１０６に代えてアスペクト比変換回路６が設けられている他は、図１４のワイドテレビジョン受像機と同様に構成されている。
【００５８】
図２は、図１のアスペクト比変換回路６の構成例を示している。なお、図中、図１５における場合と対応する部分については、同一の符号を付してある。即ち、このアスペクト比変換回路６は、縦方向拡大回路１０８に代えて、縦方向拡大回路８が設けられている他は、図１５のアスペクト比変換回路１０６と同様に構成されている。
【００５９】
図３は、図２の縦方向拡大回路８の構成例を示している。なお、図中、図１８における場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【００６０】
また、この縦方向拡大回路８には、前述したＮＴＳＣ方式の画像信号（倍速画像信号）の他、図１８における場合と同様に、ライトイネーブル信号ＷＥ、クロックＣＫ、水平同期信号ＨＰ、および垂直同期信号ＶＰも、図示せぬ回路から供給されるようになされている。なお、画像信号、クロックＣＫ、水平同期信号ＨＰ、または垂直同期信号ＶＰは、図４（Ａ）、図４（Ｃ）乃至図４（Ｅ）に示すように、図１９（Ａ）、図１９（Ｃ）乃至図１９（Ｅ）に示したものとそれぞれ同様であるが、ライトイネーブル信号ＷＥは、図１９（Ｂ）に示したものとは異なるものとなっている。即ち、縦方向拡大回路８に供給されるライトイネーブル信号ＷＥは、図４（Ｂ）に示すように、クロックＣＫ（図４（Ｃ））の位相を反転したパルスであって、そのＨレベルの期間が、Ｌレベルの期間よりも長いものとなっている。
【００６１】
フレームメモリ１１は、少なくとも５／４（＝２−３／４）フレーム分の画像信号を記憶可能なメモリ（ここでは、例えば５／４フレーム分の画像信号を記憶可能なメモリとする）で、その入力端子ｉｎまたはライトイネーブル端子ｗｅには、画像信号（図４（Ａ））またはライトイネーブル信号ＷＥ（図４（Ｂ））がそれぞれ供給されるようになされている。また、そのアドレス端子ａｄには、書き込みアドレスカウンタ２４が出力する書き込みアドレス、または読み出しアドレスカウンタ２１が出力する読み出しアドレスが、スイッチ２３を介して供給されるようになされている。さらに、フレームメモリ１１の出力端子ｏｕｔは、データラッチ回路１２に接続されている。
【００６２】
フレームメモリ１１は、ライトイネーブル端子ｗｅに供給されるライトイネーブル信号がＬレベルのとき、その入力端子ｉｎに供給される画像信号を、そのアドレス端子ａｄに供給されるアドレス（書き込みアドレス）に記憶し、また、ライトイネーブル端子ｗｅに供給されるライトイネーブル信号がＨレベルのとき、そのアドレス端子ａｄに供給されるアドレス（読み出しアドレス）に記憶された画像信号を、その出力端子ｏｕｔから出力するようになされている。
【００６３】
なお、フレームメモリ１１は、その最終アドレスの次が、先頭アドレスとなるようなリングアドレス構造とされている。即ち、フレームメモリ１１は、リングバッファで構成されており、書き込みアドレスまたは読み出しアドレスとしてＸが与えられた場合、その最終アドレスをＹとすると、アドレス（Ｘ  ｍｏｄ  Ｙ）に対して、画像信号の書き込みまたは読み出しが行われるようになされている。ここで、本実施例では、図５に示すように、５／４フレーム分の画像信号を記憶可能なフレームメモリ１１の先頭アドレスをａ０とし、そこから、時計回りに１／４，２／４，３／４，４／４，５／４フレーム分先のアドレスを、それぞれａ１，ａ２，ａ３，ａ４，ａ５とする。なお、フレームメモリ１１は、リングバッファであるから、その先頭アドレスａ０から５／４フレーム分先のアドレスａ５は、先頭アドレスａ０に等しい。また、本実施例では、先頭アドレスａ０は、例えば０とする。
【００６４】
フレームメモリ１１から出力される画像信号は、データラッチ回路１２に供給されるようになされている。データラッチ回路１２には、フレームメモリ１１からの画像信号の他、そのクロック端子ｃｋに、クロックＣＫが供給されるようになされている。データラッチ回路１２は、クロックＣＫの、例えば立ち上がりエッジのタイミングで、フレームメモリ１１から供給される画像信号をラッチするようになされている。データラッチ回路１２でラッチされた画像信号は、ラインディレイ１３の入力端子ｉｎ、演算器１４、およびスイッチ１５の端子ｂに供給されるようになされている。
【００６５】
カウンタ制御回路１６のクロック端子ｃｋには、垂直同期信号ＶＰが供給されるようになされており、カウンタ制御回路１６は、垂直同期信号ＶＰと同期したタイミングのロード信号ＬＤ１を、その出力端子ｏ２から出力するようになされている。このロード信号ＬＤ１は、読み出しアドレスカウンタ２１の入力端子ｉ１に供給されるようになされている。また、カウンタ制御回路１６は、そのクロック端子ｃｋに供給される垂直同期信号ＶＰをカウントし、例えば５フレームごとに（垂直同期信号ＶＰを５回カウントするごとに）、その出力端子ｏ１から、リセット信号を出力するようにもなされている。このリセット信号は、書き込みアドレスカウンタ２４のリセット端子ｒｓｔに供給されるようになされている。
【００６６】
従って、図１８における場合には、書き込みアドレスカウンタ２４は、各フレームの先頭でリセットされるようになされていたが、図３における場合には、書き込みアドレスカウンタ２４は、５フレームに１回の割合でリセットされるようになされている。
【００６７】
アドレスラッチ回路１８には、書き込みアドレスカウンタ２４が出力する書き込みアドレスが供給されるようになされており、さらに、そのクロック端子ｃｋには、垂直同期信号ＶＰが供給されるようになされている。そして、アドレスラッチ回路１８は、書き込みアドレスカウンタ２４からの書き込みアドレスを、垂直同期信号ＶＰのタイミング（例えば、その立ち上がりエッジのタイミングなどで）でラッチ（記憶）するようになされている。従って、アドレスラッチ回路１８では、各フレームの先頭の書き込みアドレスが、１フレームの期間ラッチされる。アドレスラッチ回路１８でラッチされた書き込みアドレスは、演算器１９に供給されるようになされている。
【００６８】
演算器１９には、アドレスラッチ回路１８でラッチされた書き込みアドレスの他、アドレス設定スイッチ２０を操作することで設定されたアドレスも供給されるようになされている。そして、演算器１９は、アドレスラッチ回路１８からの書き込みアドレスと、アドレス設定スイッチ２０からのアドレスとを加算し、その加算値を、読み出しアドレスカウンタ２１のアドレス入力端子ｄａ１に供給するようになされている。アドレス設定スイッチ２０については後述する。
【００６９】
読み出しアドレスカウンタ２１は、その入力端子ｉ２、クロック端子ｃｋ、またはアドレス入力端子ｄａ２に供給される信号にしたがって、図１８の読み出しアドレスカウンタ１２１と同様の処理を行う他、読み出しアドレスとしてのカウント値を、カウンタ制御回路１６からロード信号ＬＤ１が供給されるタイミングで、演算器１９から供給されるアドレスに設定（更新）するようになされている。
【００７０】
ここで、演算器１９から供給されるアドレスは、上述したように、アドレスラッチ回路１８で１フレームの期間ラッチされたフレームの先頭の書き込みアドレスと、アドレス設定スイッチ２０を操作することにより設定されたアドレス（以下、適宜、設定アドレスという）との加算値である。いま、説明を簡単にするために、設定アドレスを０とすると、演算器１９から供給されるアドレスは、アドレスラッチ回路１８で１フレームの期間ラッチされたフレームの先頭の書き込みアドレス、即ち、フレームメモリ１１への書き込みが１フレーム前に行われたフレームの先頭アドレスということになる。
【００７１】
従って、読み出しアドレスカウンタ２１のカウント値には、カウンタ制御回路１６からロード信号ＬＤ１が供給されるタイミング、即ち、各フレームの先頭のタイミングで、フレームメモリ１１への書き込みが１フレーム前に行われたフレームの先頭アドレスがセット（設定）される。
【００７２】
スイッチ２３の端子ａまたはｂには、書き込みアドレスカウンタ２４または読み出しアドレスカウンタ２１から、書き込みアドレスまたは読み出しアドレスが、それぞれ供給されるようになされており、その制御端子ｃｎｔには、クロックＣＫが供給されるようになされている。そして、スイッチ２３は、クロックＣＫがＨまたはＬレベルのとき、端子ａまたはｂを選択し、フレームメモリ１１のアドレス端子ａｄに供給するようになされている。
【００７３】
従って、フレームメモリ１１には、クロックＣＫがＨまたはＬレベルのとき、書き込みアドレスまたは読み出しアドレスがそれぞれ供給されるようになされている。
【００７４】
クロックＣＫ（図４（Ｃ））がＨレベルの場合、図４（Ｂ）に示したように、ライトイネーブル信号ＷＥはＬレベルであるから、フレームメモリ１１では、入力端子ｉｎに供給される画像信号が、アドレス端子ａｄにスイッチ２６を介して書き込みアドレスカウンタ２４から供給される書き込みアドレスに記憶される（書き込まれる）。また、クロックＣＫ（図４（Ｃ））がＬレベルの場合、図４（Ｂ）に示したように、ライトイネーブル信号ＷＥはＨレベルであるから、フレームメモリ１１では、アドレス端子ａｄにスイッチ２６を介して読み出しアドレスカウンタ２１から供給される読み出しアドレスより、画像信号が読み出される。
【００７５】
なお、図４に示した場合においては、クロックＣＫ（図４（Ｃ））がＨレベルであって、ライトイネーブル信号ＷＥ（図４（Ｂ））もＨレベルとなる期間があり、従って、フレームメモリ１１に、書き込みアドレスが供給されているときに、画像信号の読み出しが行われることがあるが、即ち、書き込みアドレスから画像信号の読み出しが行われることがあるが、フレームメモリ１１の後段のデータラッチ回路１２では、上述したように、クロックＣＫの立ち上がりエッジのタイミングでのみ、画像信号がラッチされるので、即ち、読み出しアドレスから読み出された画像信号のみがラッチされるので、書き込みアドレスから読み出された画像信号が、その後段のラインディレイ１３に出力されることはない。
【００７６】
次に、図６および図７を参照して、その動作について説明する。なお、図６は、各信号のタイミングチャートを、図７は、横軸または縦軸を、それぞれ時間またはフレームメモリ１１のアドレスとして、書き込みアドレスおよび読み出しアドレスの変化を示している。
【００７７】
クロックＣＫ（図４（Ｃ））がＨレベルの場合、スイッチ２３は端子ａを選択し、これにより、フレームメモリ１１のアドレス端子ａｄには、書き込みアドレスカウンタ２４よりスイッチ２３を介して書き込みアドレスが供給される。そして、この場合、ライトイネーブル信号ＷＥ（図４（Ｂ））がＬレベルとなると、フレームメモリ１１では、入力端子ｉｎに供給される画像信号が、アドレス端子ａｄに供給される書き込みアドレスに記憶される。
【００７８】
一方、クロックＣＫ（図４（Ｃ））がＬレベルの場合、スイッチ２３は端子ｂを選択し、これにより、フレームメモリ１１のアドレス端子ａｄには、読み出しアドレスカウンタ２１よりスイッチ２３を介して読み出しアドレスが供給される。さらに、この場合、ライトイネーブル信号ＷＥ（図４（Ｂ））はＨレベルであるから、フレームメモリ１１では、アドレス端子ａｄに供給される読み出しアドレスより、画像信号が読み出される。
【００７９】
従って、フレームメモリ１１においては、１画素単位で、画像信号の書き込みと読み出しとが交互に行われる。
【００８０】
書き込みアドレスカウンタ２４は、カウンタ制御回路１６から供給されるリセット信号により、ａ０（本実施例では、上述したようにａ０＝０）にリセットされ、クロックＣＫをカウントすることにより、そのカウント値を書き込みアドレスとして出力している。
【００８１】
ここで、カウンタ制御回路１６は、上述したように、垂直同期信号ＶＰをカウントすることにより、５フレームごとに、リセット信号を出力する。即ち、例えば、いま、時刻ｔ１において第１フレームが、時刻ｔ２において第２フレームが、・・・、時刻ｔｉにおいて第ｉフレームが、・・・供給されるとすると、カウンタ制御回路１６は、例えば図６（Ｊ）に示すように、時刻ｔ１，ｔ６，・・・，ｔ１＋５ｊ，・・・においてＬレベルとなるリセット信号を出力する（但し、ｊ＝０，１，２，・・・）。
【００８２】
従って、書き込みアドレスカウンタ２４は、時刻ｔ１，ｔ６，・・・，ｔ１＋５ｊ，・・・においてリセットされるとき以外は、クロックＣＫをカウントすることにより、順次増加する書き込みアドレスを出力する。
【００８３】
即ち、書き込みアドレスカウンタ２４が出力する書き込みアドレスは、図７に太線で示すように、時刻ｔ１においてａ０にリセットされ、その後、クロックＣＫにしたがって増加していく。書き込みアドレスカウンタ２４は、この書き込みアドレスを、フレームメモリ１１に与えることで、第１フレームの画像信号を書き込む。この第１フレームの書き込みが終了したとき、書き込みアドレスは、アドレスａ０から１フレーム先のアドレスであるアドレスａ４となる。
【００８４】
そして、時刻ｔ２においては、書き込みアドレスはリセットされないから、そのまま増加し続け、従って、第２フレームの画像信号は、第１フレームの画像信号に続けて、フレームメモリ１１のアドレスａ４から書き込まれる。この場合、第２フレームの画像信号のうち、１／４フレーム分の書き込みが終了すると、書き込みアドレスは、フレームメモリ１１の最終アドレスであるアドレスａ５に到達するが、フレームメモリ１１はリングバッファとして構成されているため、第２フレームの画像信号の残りの３／４フレーム分は、アドレスａ０乃至ａ３に書き込まれる。
【００８５】
以下、同様にして、第３乃至第５フレームの画像信号も、フレームメモリ１１に書き込まれる。
【００８６】
そして、第５フレームの画像信号の書き込みが終了し、第６フレームの画像信号の書き込みを開始する時刻ｔ６となると、カウンタ制御回路１６からリセット信号が出力され（リセット信号がＬレベルとなり）、書き込みアドレスは、アドレスａ０にリセットされる。従って、第６フレームの画像信号の書き込みは、アドレスａ０から開始される。
【００８７】
その後は、上述の第１フレーム乃至第５フレームの画像信号における場合と同様にして、画像信号がフレームメモリ１１に書き込まれていく。ここで、各フレームの先頭が書き込まれるフレームメモリ１１のアドレスを、図６（Ｌ）に示す。
【００８８】
なお、本実施例では、フレームメモリ１１の記憶容量が５／４フレーム分となっているため、画像信号の書き込みが正常に行われた場合には、時刻ｔ６，ｔ１１，ｔ１６，・・・において、書き込みアドレスは、リセットしなくても、ａ０となる。従って、画像信号が途切れることなく供給され、その書き込みが正常に行われる限りは、書き込みアドレスのリセットの必要はないが、現実には、受信チャンネルの変更などによって、フレームメモリ１１に対する画像信号の供給が途切れる場合があり、また、何らかの原因で、画像信号の書き込みが正常に行われないこともあるので、書き込みアドレスのリセットは行うのが望ましい。
【００８９】
書き込みアドレスカウンタ２４が出力する書き込みアドレスは、フレームメモリ１１の他、上述したように、アドレスラッチ回路１８にも供給されており、このアドレスラッチ回路１８では、垂直同期信号ＶＰの立ち上がりエッジのタイミングで、書き込みアドレスがラッチされる。即ち、アドレスラッチ回路１８では、各フレームの先頭の書き込みアドレスが記憶される。
【００９０】
アドレスラッチ回路１８において記憶されたフレームの先頭の書き込みアドレスは、演算器１９において、アドレス設定スイッチ２０が出力するアドレスと加算され、読み出しアドレスカウンタ２１に出力される。
【００９１】
なお、ここでは、上述したように、アドレス設定スイッチ２０が出力するアドレスを０とし、従って、演算器１９から読み出しアドレスカウンタ２１に対しては、アドレスラッチ回路１８で記憶されたフレームの先頭の書き込みアドレスが供給されるものとする。
【００９２】
読み出しアドレスカウンタ２１では、アドレスラッチ回路１８から、演算器１９を介して供給される書き込みアドレスが、カウンタ制御回路１６からロード信号ＬＤ１が供給されるタイミングで、読み出しアドレスとして設定される。
【００９３】
即ち、カウンタ制御回路１６は、例えば図６（Ｋ）に示すように、各フレームの先頭のタイミングである時刻ｔ１，ｔ２，ｔ３，・・においてＬレベルとなるロード信号ＬＤ１を出力しており、読み出しアドレスカウンタ２１は、このロード信号ＬＤ１がＬレベルとなると、演算器１９を介してアドレスラッチ回路１８から供給される書き込みアドレスを、読み出しアドレスとして設定する。
【００９４】
従って、この場合、読み出しアドレスは、１フレーム前のフレームの先頭が書き込まれた書き込みアドレスに設定される。
【００９５】
以下、読み出しアドレスカウンタ２１は、図１８の読み出しアドレスカウンタ１２１と同様に、アドレスラッチ回路２２が出力するアドレスと、読み出し制御回路１７から供給されるロード信号ＬＤ２とに対応して、フレームメモリ１１から３ラインを順次読み出した後、そのうちの最後に読み出したラインを再度読み出すような読み出しアドレスを出力していく。
【００９６】
即ち、読み出しアドレスカウンタ２１が出力する読み出しアドレスは、図７に細線で示すように、時刻ｔ２において、１フレーム前に書き込みが行われたアドレスａ０に設定され、その後、クロックＣＫにしたがって増加していく。但し、読み出しアドレスは、上述したように、３ラインを順次読み出した後、そのうちの最後に読み出したラインを再度読み出すように増加していくので、画像信号の、いわば実質的な読み出しレートは、その書き込みレートの３／４となる。
【００９７】
従って、第２フレームの画像信号の書き込みが行われている間、即ち、時刻ｔ２乃至ｔ３の間には、読み出しアドレスカウンタ２１が出力する読み出しアドレスは、アドレスａ０から、その３／４フレーム先のアドレスであるアドレスａ３まで変化する。
【００９８】
一方、第２フレームの書き込みは、上述したように、時刻ｔ２乃至時刻ｔ３の間において、書き込みアドレスカウンタ２４が出力する書き込みアドレスにしたがって、フレームメモリ１１のアドレスａ４からａ５（＝ａ０）、そして、ａ０からａ３に対して行われる。
【００９９】
従って、書き込みアドレスが、読み出しアドレスを追い越すことはなく、これにより、時刻ｔ２乃至ｔ３の間にフレームメモリ１１のアドレスａ０乃至ａ４に書き込まれた第１フレームの画像信号のうちの、上部３／４フレームの画像信号が読み出される。
【０１００】
そして、時刻ｔ３（第３フレームの先頭が供給されるタイミング）となると、読み出しアドレスカウンタ２１の読み出しアドレスは、演算器１９を介してアドレスラッチ回路１８から供給される、１フレーム前のフレーム、即ち、第２フレームの先頭が書き込まれたアドレスａ４に設定される。
【０１０１】
時刻ｔ３乃至ｔ４の間においても、読み出しアドレスは、３ラインを順次読み出した後、そのうちの最後に読み出したラインを再度読み出すように増加していくので、これにより、フレームメモリ１１からは、アドレスａ４から３／４フレーム先のアドレスまでに記憶された第２フレームの画像信号のうちの、上部３／４フレームの画像信号が読み出される。
【０１０２】
即ち、この場合、フレームメモリ１１のアドレスａ４乃至ａ５（＝ａ０）、ａ０乃至ａ２に書き込まれた、第２フレームの画像信号のうちの上部３／４フレームの画像信号（アドレスａ４乃至ａ５，ａ０乃至ａ２に書き込まれた画像信号）が読み出される。
【０１０３】
一方、時刻ｔ３乃至ｔ４の間においては、書き込みアドレスカウンタ２４が出力する書き込みアドレスにしたがって、フレームメモリ１１のアドレスａ３乃至ａ５、ａ０乃至ａ２に、第３フレームの画像信号が書き込まれるが、この場合も、図７に示すように、書き込みアドレスが読み出しアドレスを追い越すことはない。
【０１０４】
以下、同様にして、フレームメモリ１１に記憶された画像信号が読み出されていく。ここで、各フレームの先頭のタイミングにおいて、フレームメモリ１１からの読み出しが開始されるアドレスを、図６（Ｍ）に示す。
【０１０５】
なお、図７（後述する図９および図１３においても同様）においては、第１フレームの書き込みが行われる時刻ｔ１乃至ｔ２の間における読み出しアドレスを図示していないが、これは、この間に、フレームメモリ１１に対して読み出しアドレスが与えられないことを意味するものでない。即ち、この間においても、読み出しアドレスカウンタ２１からフレームメモリ１１に対しては、読み出しアドレスは与えられるが、このときには、まだ、読み出すべき画像信号がフレームメモリ１１に記憶されていないため、書き込みアドレスの図示を省略してある。
【０１０６】
フレームメモリ１１より読み出された画像信号は、データラッチ回路１２に供給され、そこで、クロックＣＫの立ち上がりエッジのタイミングでラッチされる。そして、この画像信号は、ラインディレイ１３、演算器１４、およびスイッチ１５に供給され、以下、図１８における場合と同様にして、その縦方向（ラインと垂直な方向）が４／３倍され、これにより、縦方向拡大画像とされて出力される。
【０１０７】
以上のように、リングバッファで構成されるフレームメモリ１１に対し、連続した書き込みアドレスを供給して、画像信号を書き込むとともに、各フレームの先頭の書き込みアドレスを記憶する一方、その書き込みアドレスから、１フレーム前に書き込まれた、１フレームの画像信号のうちの、３／４フレームの画像信号を読み出すようにしたので、あるフレームの画像信号の書き込みと、その１フレーム前の画像信号の読み出しとを同時に開始するときに、読み出しアドレスが、書き込みアドレスより、少なくとも１／４（１−３／４）フレーム分だけ先行していれば、書き込みアドレスが読み出しアドレスを追い越すことはなく、画像信号の書き込みと読み出しとを、正常に行うことができる。
【０１０８】
従って、フレームメモリ１１は、少なくとも５／４（＝１＋１／４）フレームの画像信号を記憶することのできる記憶容量を有すれば足り、従来のように、２フレーム分の記憶容量がなくても、縦方向拡大画像を得ることができる。そして、その結果、装置を安価に構成することができる。
【０１０９】
ところで、上述の場合においては、アドレス設定スイッチ２０が出力するアドレスを０とし、これにより、アドレスラッチ回路１８でラッチされた各フレームの先頭の書き込みアドレスが、読み出しアドレスカウンタ２１に設定されるようにしたため、各フレームの読み出しは、その先頭から開始され、その結果、フレームメモリ１１からは、図８（Ａ）に示すように、各フレームの上部３／４フレームの画像信号が読み出される。
【０１１０】
そして、この上部３／４フレームの画像信号が、ラインディレイ１３、演算器１４、およびスイッチ１５において、縦方向に４／３倍されるため、その結果得られる縦方向拡大画像は、図８（Ｂ）に示すように、元の画像（図８（Ａ））の下部１／４フレームが欠けたものとなる。
【０１１１】
従って、この場合、例えば、元の画像が、例えば洋画などに対応するもので、その下部に、字幕スーパが表示されているものなどであるときには、その字幕スーパが欠けてしまうことになる（表示されないことになる）。
【０１１２】
そこで、図３の縦方向拡大回路８では、アドレス設定スイッチ２０を操作することにより、元の画像を縦方向に拡大する３／４フレームの範囲を設定することができるようになされている。
【０１１３】
即ち、アドレス設定スイッチ２０を操作することにより、所定のアドレスを設定すると、演算器１９から読み出しアドレスカウンタ２１に対しては、その所定のアドレスと、アドレスラッチ回路１８が出力するアドレスとの加算値が供給される。従って、読み出しアドレスカウンタ２１は、各フレームの読み出しを開始する読み出しアドレスとして、演算器１９からの加算値を出力することになり、これにより、フレームメモリ１１からの各フレームの画像信号の読み出しは、その書き込みが開始されたアドレスよりも、所定のアドレスだけ先のアドレスから開始される。
【０１１４】
具体的には、例えば、アドレス設定スイッチ２０を操作することにより、アドレスａ１が設定された場合、図７と同様の図９に示すように、第１フレームの画像信号の読み出しは、その書き込みが開始されたアドレスａ０よりａ１だけ進んだアドレスａ１（アドレスａ０より１／４フレーム分先のアドレスａ１）から開始される。以下、同様に、各フレームの読み出しは、そのフレームの書き込みが開始されたアドレスよりも１／４フレーム分先のアドレスから開始され、その結果、フレームメモリ１１から読み出される画像信号は、図１０（Ａ）に示すように、各フレームの下部３／４フレームの画像信号となる。
【０１１５】
従って、この場合、ラインディレイ１３、演算器１４、およびスイッチ１５において、１フレームのうちの下部３／４フレームの画像信号が、縦方向に４／３倍されるため、その結果得られる縦方向拡大画像は、図１０（Ｂ）に示すように、元の画像（図１０（Ａ））の下部１／４フレームの部分も拡大されたものとなる。
【０１１６】
図８または図１０には、アドレス設定スイッチ２０が出力するアドレスを、０または１／４フレーム先のアドレスとし、１フレームの上部または下部３／４フレームの部分の画像を拡大する場合をそれぞれ示したが、アドレス設定スイッチ２０が出力するアドレスは、０乃至１／４フレーム先のアドレスの範囲で、自由に設定することができるようになされており、これにより、元の画像を縦方向に拡大する３／４フレームの範囲は、任意に設定することができるようになされている。
【０１１７】
次に、以上においては、画像を、縦方向に、４／３倍に拡大する場合について説明したが、その他、画像を、縦方向に、任意の倍数であるｎ／ｍ倍（但し、ｎ＞ｍ＞０）に拡大する場合にも、上述の処理を適用することにより、その拡大を、２フレーム未満の記憶容量を有するフレームメモリによって行うことが可能である。
【０１１８】
即ち、上述した場合と同様にして、画像を、縦方向にｎ／ｍ倍する場合、画像信号が、リングバッファ構成のフレームメモリに連続して書き込まれる一方、そのようなフレームメモリへの１フレームの画像信号の書き込みが行われる期間に、図１１に示すように、その１フレーム前の画像信号のｍ／ｎフレームの読み出しが行われ、これが、縦方向に、ｎ／ｍ倍される。
【０１１９】
従って、例えば、いま、図１２に示すようなリングバッファ構成のフレームメモリに対し、あるフレームの画像信号の書き込みを、アドレスＤ０から開始し、その書き込みが、１フレーム先のアドレスＤ１で終了したとすると、その次のフレームの画像信号の書き込みは、アドレスＤ１から開始される。なお、図１２においては、画像信号の書き込みおよび読み出しは、時計回りに行われていくものとする。
【０１２０】
この書き込みが開始されるのと同時に、その１フレーム前に、フレームメモリに記憶されたフレームの画像信号の読み出しが開始される。即ち、いまの場合、アドレスＤ０から読み出しが開始される。画像を、縦方向にｎ／ｍ倍する場合、上述したように、ｍ／ｎフレームの画像信号を読み出せば良いから、アドレスＤ０から開始された画像信号の読み出しは、そこからｍ／ｎフレーム先のアドレスＤ２で終了する。
【０１２１】
従って、画像信号の読み出しが終了したアドレスＤ０乃至Ｄ２の間のｍ／ｎフレーム分の記憶領域には、新たに画像信号、即ち、アドレスＤ１から書き込みが開始されたフレームの画像信号を書き込むことができる。
【０１２２】
その結果、アドレスＤ１から書き込みが開始された１フレームの画像信号は、さらに１−ｍ／ｎフレーム分の記憶領域があれば、アドレスＤ０乃至Ｄ２の間に記憶された画像信号を読み出す前に、そこに上書きすることなく書き込むことができる。
【０１２３】
従って、フレームメモリの記憶容量は、少なくとも２−ｍ／ｎ（＝１＋（１−ｍ／ｎ））フレーム分だけあれば足りることとなる（図３においては、画像を４／３倍するため、フレームメモリ１１の記憶容量を５／４（＝２−３／４）フレーム分とした）。
【０１２４】
いま、図３のフレームメモリ１１の記憶容量を、２−ｍ／ｎフレーム分として、画像を、縦方向にｎ／ｍ倍する場合、書き込みアドレスおよび読み出しアドレスの変化は、図１３に示すようになる。なお、図１３において、アドレスａ６，ａ７，ａ８は、アドレスａ０よりｍ／ｎフレーム、１フレーム、２−ｍ／ｎフレーム分だけそれぞれ先のアドレスである。
【０１２５】
即ち、この場合、書き込みアドレス（図１３において太線で示す）は、図７で説明した場合と同様に、フレームメモリ１１の先頭アドレスａ０から最終アドレスａ８に向かって変化していき、最終アドレスａ８（＝ａ０）となると、再び、先頭アドレスａ０に戻り、以下、同様に変化していく。
【０１２６】
一方、読み出しアドレス（図１３において細線で示す）は、１フレーム前に書き込まれたフレームの先頭のアドレスから、書き込みアドレスのｍ／ｎ倍の速度で変化していき、１フレームの書き込みが行われる間に、ｍ／ｎフレーム先のアドレスに到達する。
【０１２７】
従って、この場合も、書き込みアドレスが読み出しアドレスを追い越すことはなく、画像信号の書き込みと読み出しとを、正常に行うことができる。
【０１２８】
以上、本発明をテレビジョン受像機に適用した場合について説明したが、本発明は、この他、例えばＶＴＲ（ビデオカメラ）その他の画像を処理する装置において、画像を縦方向に拡大する場合に適用可能である。
【０１２９】
なお、本発明は、表示装置が、ＣＲＴなどではなく、例えばＬＣＤやプラズマトロンなどの固体表示装置でなる場合に特に有効である。即ち、電子ビームを走査することにより画像を表示するＣＲＴでは、図１７で説明したような方法以外に、例えば、その電子ビームを垂直偏向するための信号を制御することなどによって、ラインの間隔を大きくし（従って、表示されるライン数は少なくなる）、これにより画像を縦方向に拡大することが可能である。しかしながら、固体表示装置では、ライン数は一定である必要があるから（ラインは、縦方向に配置された画素の数だけ必要であるから）、元の画像とライン数を変えずに、縦方向拡大画像を生成する必要がある。従って、固体表示装置を用いる場合においては、図１７で説明したような方法などで縦方向拡大画像を得る必要があり、従って、この場合、少ない記憶容量のメモリで、縦方向の拡大が可能な本発明は、特に有効である。
【０１３０】
また、本実施例では、表示装置７を、他のブロックと一体化して、１つの装置（テレビジョン受像機）とするようにしたが、表示装置７と、他のブロックとは別個独立に構成することが可能である。
【０１３１】
さらに、本実施例では、フレームメモリ１１をリングバッファで構成するようにしたが、フレームメモリ１１は、必ずしもリングバッファで構成する必要はない。但し、その場合、書き込みアドレスカウンタ２４および読み出しアドレスカウンタ２１の制御が複雑になるので、フレームメモリ１１はリングバッファで構成するのが望ましい。
【０１３２】
また、本実施例では、ＮＴＳＣ方式の画像信号を拡大するようにしたが、本発明は、この他、例えばＰＡＬ方式や、ＳＥＣＡＭ方式その他の方式の画像信号を拡大する場合にも適用可能である。
【０１３３】
さらに、本実施例においては、画像信号のアスペクト比を、４：３から１６：９に変換する場合について説明したが、本発明は、その他の任意のアスペクト比の変換に適用可能である。
【０１３４】
また、本実施例では、アスペクト比変換回路６において、画像を、縦方向に拡大してから、横方向に拡大することにより、そのアスペクト比を変換するようにしたが、このアスペクト比変換回路６における画像のアスペクト比の変換は、その画像を、横方向に拡大し、その後、縦方向に拡大することによっても行うことが可能である。
【０１３５】
【発明の効果】
請求項１に記載の画像処理装置および請求項１１に記載の画像処理方法によれば、１フレーム分より大きな記憶容量を有するリングバッファ型の画像信号記憶手段に画像信号が書き込まれるともに、その画像信号が１フレーム毎に書き込まれる際の先頭の書き込みアドレスが記憶される。そして、画像信号記憶手段に１フレーム前に書き込まれた、１フレームの画像信号のうちの、ｍ／ｎフレームの画像信号が、記憶された書き込みアドレスから、あるいは記憶された書き込みアドレスと所定のアドレス値との和として与えられるアドレスから読み出され、画像信号記憶手段から読み出されたｍ／ｎフレームの画像信号に対応する画像が、水平走査線と垂直な方向に、ｎ／ｍ倍に拡大される。従って、従来より少ない記憶容量の画像信号記憶手段を用いて、画像を縦方向に拡大することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用したテレビジョン受像機の一実施例の構成を示すブロック図である。
【図２】図１のアスペクト比変換回路６の構成例を示すブロック図である。
【図３】図２の縦方向拡大回路８の構成例を示すブロック図である。
【図４】図３の縦方向拡大回路８の動作を説明するためのタイミングチャートである。
【図５】フレームメモリ１１の構成を説明するための図である。
【図６】図３の縦方向拡大回路８の動作を説明するためのタイミングチャートである。
【図７】書き込みアドレスおよび読み出しアドレスの変化を示す図である。
【図８】縦方向拡大画像を示す図である。
【図９】書き込みアドレスおよび読み出しアドレスの変化を示す図である。
【図１０】縦方向拡大画像を示す図である。
【図１１】画像を、縦方向にｎ／ｍ倍する場合の処理を説明するための図である。
【図１２】画像を、縦方向にｎ／ｍ倍する場合に、フレームメモリに必要とされる記憶容量を説明するための図である。
【図１３】書き込みアドレスおよび読み出しアドレスの変化を示す図である。
【図１４】従来のテレビジョン受像機の一例の構成を示すブロック図である。
【図１５】図１４のアスペクト比変換回路１０６の構成例を示すブロック図である。
【図１６】画像のアスペクト比を、４：３から１６：９に変換する方法を説明するための図である。
【図１７】画像を、縦方向に４／３倍する方法を説明するための図である。
【図１８】図１５の縦方向拡大回路１０８の構成例を示すブロック図である。
【図１９】図１８の縦方向拡大回路１０８の動作を説明するためのタイミングチャートである。
【図２０】図１８の縦方向拡大回路１０８の動作を説明するためのタイミングチャートである。
【符号の説明】
３  ＵＶ／ＢＳチューナ，  ４  ＮＴＳＣデコーダ，  ５  ライン倍速変換回路，  ６  アスペクト比変換回路，  ７  表示装置，  ８  縦方向拡大回路，  ９  横方向拡大回路，  １１  フレームメモリ，  １２  データラッチ回路，  １３  ラインディレイ，  １４  演算器，  １５  スイッチ，  １６  カウンタ制御回路，  １７  読み出し制御回路，  １８  アドレスラッチ回路，  １９  演算器，  ２０  アドレス設定スイッチ，  ２１  読み出しアドレスカウンタ，２２  アドレスラッチ回路，  ２３  スイッチ，  ２４  書き込みアドレスカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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