(57)【特許請求の範囲】
【請求項１】
下側電極と、この下側電極より小面積の上側電極からなる複数の容量がアレイ状に配置されたアレイ状容量と、このアレイ状容量を構成する容量の前記下側電極に選択的に接続され、接続された容量の合計が所定の倍率の容量比となるように重み付けする複数の個別配線と、前記個別配線を含む容量上に形成された絶縁膜と、この絶縁膜の一部を除去し、前記重み付けに用いられた容量の上側電極同士を結んで接続された共通配線からなり、
前記個別配線と共通配線の交差部、および並走部、前記個別配線と容量の上部電極の交差部および並走部、および前記共通配線と容量の下部電極の交差部および並走部に発生する寄生容量を前記重み付けされた所定の倍率の容量比となるように前記個別配線および共通配線に対して追加配線を設けたことを特徴とする重み付け容量回路。
【請求項２】
前記追加配線は前記個別配線と共通配線、前記個別配線と容量の上部電極および前記共通配線と容量の下部電極が交差若しくは重なって発生する寄生容量が前記重み付けされた所定の倍率の容量比と同様の比となるように形成したことを特徴とする請求項１記載の重み付け容量回路。
【請求項３】
前記追加配線は個別配線および共通配線が容量と並走する部分で発生する寄生容量が前記重み付けされた所定の倍率の容量比と同様の比となるように形成にしたことを特徴とする請求項１記載の重み付け容量回路。
【請求項４】
前記追加配線は、下側電極と共通配線が交差して発生する寄生容量、下側電極と共通配線が並走して発生する寄生容量、上側電極と個別配線が交差して発生する寄生容量、上側電極と個別配線が並走して発生する寄生容量、共通配線と個別配線が交差して発生する寄生容量、共通配線と個別配線が並走して発生する寄生容量のうちの少なくともひとつの寄生容量が変動した場合にもこれらの間に発生する寄生容量を前記重み付けされた所定の倍率の容量比と同様の比になるように設けたことを特徴とする請求項１記載の重み付け容量回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、可変遅延回路に用いる重み付け容量のＩＣパターンレイアウト関し、寄生容量により発生する重み付け容量の比の誤差の改善をはかった重み付け容量回路に関する。
【０００２】
【従来の技術】
はじめに本発明で使用する重み付け容量回路に付いて簡単に説明する。
図４は重み付け回路の全体回路図，図５は一部（スイッチ回路，容量アレイ回路）を模式的に示す詳細図である。図５において、ノードＢは図４の○Ａ，○Ｂ点に対応し、ノードＡはオア回路の電源またはＧＮＤ端子に対応している。これらの図において、1ａ〜１ｄはオア回路であり、それぞれの一方の入力端子にコード信号を入力する配線が接続されている。また、他方の端子にはトリガ信号を入力する配線が接続されている。
【０００３】
Ｃ０，Ｃ１，Ｃ２，Ｃ３は重み付け容量３を構成する容量で、Ｃ１＝２Ｃ０，Ｃ２＝４Ｃ０，Ｃ３＝８Ｃ０のように値付けされている。これら容量の一方はオア回路１ａ〜１ｄの出力端子に接続され、他方はノード○Ａ，ノード○Ｂを介して比較器４の入力端子に接続されている。ノード○Ｂはスイッチ６を介して定電流源５の一端に接続され、他端はＧＮＤに接地されている。この定電流源５は比較器への入力電圧を、時間に対して所定の割合で低くしていく機能を有している。なお、ノード○Ａは各容量Ｃ０，Ｃ１，Ｃ２，Ｃ３に接続されるとともに容量Ｃｃを介してＧＮＤに接地されている。
【０００４】
上述の構成において、オア回路の入力には常に１若しくは０の信号が入力されている（これを並べたものがコードそのものとなる）。トリガが１から０になると、コード入力が１のオア回路の出力は変化せず、コード入力が０のオア回路は出力が１から０に変化する（このことは、容量の接続先を電源からＧＮＤに切換えることに相当する）。この切換わりを利用して、比較入力の電圧を変化させる。
【０００５】
図４において、トリガ信号により容量の接続先が変更されると、接続先が変更された容量の合計に比例して比較器４への入力電圧が低下する。その後、定電流源５で電流を引くと、一定の割合（ΣＣ／Ｉ）で比較器４に入力する電圧が低下する。
【０００６】
図６はトリガーが１から０に変化した場合の比較器４の出力の遅延時間と電圧との関係を示すもので、Ａ点においてトリガーが１から０に変化すると容量の合計に比例してＡ'の各電圧が決定する。そしてＢで示す傾きによって電圧が低下するが、この傾きは比較器４への入力の全容量／定電流源の電流（ΣＣ／Ｉ）となる。
【０００７】
Ｃで示すラインは比較器４の出力が０→１になるスレッショルド電圧の電位を示すものでΔｔは容量の合計に基づく比較器４の出力の遅れ時間（Δｔ＝Δｖ／ΣＣ／Ｉ）を示している。ここで、Δｖは接続先を変更された容量に比例し、接続先を変更される容量は入力コードに比例するので、比較器４の出力の遅延時間を入力コードに比例して変化させることができる。
【０００８】
図７は、このような可変遅延回路に用いる重み付け容量の容量アレイ回路のマスクパターンを示す平面図である。
図において、２０は例えばシリコン基板上に形成した矩形状の下側電極、２１は下側電極２０上に絶縁膜（図示省略）を介して形成された矩形状の上側電極で、これら上下の電極により容量が形成されている。
【０００９】
図では１６個の容量が縦，横に４個づつ所定の間隔で配置した例を示しており、これらの容量値はそれぞれほぼ同様の値になるように形成されている。なお、図では省略するが容量アレイ回路は例えば基板の最下層に形成されており、このアレイ回路の上層には絶縁膜を介して複数層に渡って他の電子素子が形成されている。
ここで黒の実線は容量に接触した状態で形成され、斜線で示す線は最上層に形成されている。
【００１０】
【発明の属する技術分野】
本発明は、可変遅延回路に用いる重み付け容量のＩＣパターンレイアウトに関し、寄生容量により発生する重み付け容量の比の誤差の改善をはかった重み付け容量回路に関する。
【００１１】
上側配線２６ａは容量アレイｃ７，ｃ３，c０，ｃ１１に沿って所定の間隔（ｈ）をおいた状態で形成されており、この配線は接続点２３においてノード３を構成する下側配線２５ｂと接続している。２６ｂは共通配線として機能する上側配線でノードＢを構成している。この上側配線２６ｂは容量アレイ（ｃ９とｃ１０の間やｃ１３とｃ１４の間を含む８個の容量）の間に配置されて複数の層（図示せず）を貫通して４つの接続点２３の箇所で複数の層（図示せず）を貫通して下側配線２５ａ，２５ｄ，２５ｅ，２５ｆと接続している。交差点２４は単に上下の配線が交差するのみの箇所であり、下側電極ｃ１５と上側電極で構成される容量はここでは使用しない。
【００１２】
図７において、ノード０の下側配線は一つの容量ｃ０に接続し、ノード１の下側配線はｃ１及びｃ２の容量（２×ｃ０）に接続し、ノード２の下側配線はｃ３，ｃ４，ｃ５，ｃ６の容量（４×ｃ０）に接続している。また、上側配線２６ａを含むノード３の下側配線はｃ７〜ｃ１０およびｃ１１〜ｃ１４の容量（８×ｃ０）に接続している。
従って図７のように接続した容量回路では１：２：４：８のように重み付けに比例した容量を得ることができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述した従来技術における重み付け容量回路においては、配線と配線の間や配線と容量の間（図７の３０で代表して示す位置等）で寄生容量が発生し、その寄生容量の容量比が異なるので重み付け容量の比に誤差を生じるという問題があった。
本発明は上述の寄生容量に起因する容量比の誤差の改善をはかり、より正確な遅延時間を発生させることが可能な重み付け容量回路を作成することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る重み付け容量回路は、請求項１においては、
下側電極と、この下側電極より小面積の上側電極からなる複数の容量がアレイ状に配置されたアレイ状容量と、このアレイ状容量を構成する容量の前記下側電極に選択的に接続され、接続された容量の合計が所定の倍率の容量比となるように重み付けする複数の個別配線と、前記個別配線を含む容量上に形成された絶縁膜と、この絶縁膜の一部を除去し、前記重み付けに用いられた容量の上側電極同士を結んで接続された共通配線からなり、
前記個別配線と共通配線の交差部、および並走部、前記個別配線と容量の上部電極の交差部および並走部、および前記共通配線と容量の下部電極の交差部および並走部に発生する寄生容量を前記重み付けされた所定の倍率の容量比となるように前記個別配線および共通配線に対して追加配線を設けたことを特徴としている。
【００１６】
請求項２においては、請求項１記載の重み付け容量回路において、
前記追加配線は前記個別配線と共通配線、前記個別配線と容量の上部電極および前記共通配線と容量の下部電極が交差若しくは重なって発生する寄生容量が前記重み付けされた所定の倍率の容量比と同様の比となるように形成したことを特徴としとしている。
【００１７】
請求項３においては、請求項１記載の重み付け容量回路において、
前記追加配線は前記個別配線と共通配線の並走部、前記個別配線と容量の上部電極の並走部、前記共通配線と容量の下部電極の並走部で発生する寄生容量が前記重み付けされた所定の倍率の容量比と同様の比となるように形成にしたことを特徴としている。
【００１８】
請求項４においては、請求項１記載の重み付け容量回路において、
前記追加配線は、下側電極と共通配線が交差して発生する寄生容量、下側電極と共通配線が並走して発生する寄生容量、上側電極と個別配線が交差して発生する寄生容量、上側電極と個別配線が並走して発生する寄生容量、共通配線と個別配線が交差して発生する寄生容量、共通配線と個別配線が並走して発生する寄生容量のうちの少なくともひとつの寄生容量が一様に変動した場合にもこれらの間に発生する寄生容量を前記重み付けされた所定の倍率の容量比と同様の比になるように設けたことを特徴としている。
【発明の実施の形態】
次に、本発明に係る重み付け容量回路の実施形態について、図面を参照して説明する。尚、従来技術と同様のものには同一符号をつけて説明するが、この例においても容量を構成する上下の電極の大きさと隣同士の間隔、及び上下配線（共通配線，個別配線）の幅とこれらの配線と容量の端面からの距離はすべて同じに形成されている。黒で示す配線が下側配線（個別配線）、斜線で塗りつぶした灰色の線が上側配線（共通配線）である。
【００１９】
また、容量の重み付けの比は従来例で説明したと同様に、個別配線を構成するノード０の配線は一つの容量ｃ０に接続し、個別配線を構成するノード１の配線はｃ１及びｃ２の容量（２×ｃ０）に接続され、個別配線を構成するノード２の配線はｃ３，ｃ４，ｃ５，ｃ６の容量（４×ｃ０）に接続されている。また、個別配線を構成するノード３の配線はｃ7〜ｃ１０およびｃ１１〜ｃ１４の容量（８×ｃ０）に接続されている。
【００２０】
本発明の第１の実施形態の重み付け容量回路は、図１に示すように、上側配線（共通配線 …ノードＢ）２６ｂ’をｃ９，ｃ５，ｃ２，ｃ１３の下側電極と上側電極で構成される容量の中心部を通るように形成する。３０ａ〜３０ｄは本発明による追加配線であり、これら追加配線の幅は他の上下配線の幅と同様に形成されている。追加配線３０ａはノード０の下側配線（個別配線）に対して下側電極c０と上側電極（共通配線）で構成される容量の中心から右側にノード０の下側配線（個別配線）の幅の半分の位置迄延長されている。  以下、個別配線は下側配線と称し共通配線は上側配線と称する。
【００２１】
追加配線３０ｂはノード３を構成し、下側電極ｃ１１〜ｃ１４の下側電極と上側電極で構成される容量に接して設けられた下側配線２５ｂのｃ１１とｃ１２の間から上側配線２６ｃと交差して左側に延長され、下側電極ｃ１１と下側電極ｃ１２の端部付近まで形成されている。
【００２２】
追加配線３０ｃはノード２の下側配線に対して下側電極ｃ３と下側電極ｃ４の間から上側配線２６ｄと交差して左側に延長され、これらの電極の端部付近まで形成されている。
【００２３】
同様に追加配線３０ｄはノード３を構成する下側配線に対して下側電極ｃ７と下側電極ｃ８の間から上側配線２６ｅと交差して左側に延長され、これらの電極の端部付近まで形成されている。
【００２４】
上述の構成によれば、ノード１の下側配線はノードＢの上側配線と▲１▼の部分で1回交差する。ノード０の下側配線は上側配線である追加配線３０ａと▲２▼の部分で面積の半分だけ重なっている。従ってノード１とノードＢが重なっている部分で発生する寄生容量はノード０と追加配線３０ａが重なっている部分で発生する寄生容量の２倍発生していることとなる。
【００２５】
ノード２の下側配線は▲３▼で示す部分で２回上側配線２６ｄと交差し、ノード３の下側配線は▲４▼で示す部分で４回交差する。
その結果、ノードＢの上側配線とノード０〜３の下側配線が交差する面積は０．５，１，２，４の比となり、これにより発生する寄生容量比は重み付けの比と同様となる。
【００２６】
図２はノードＢの上側配線とノード０〜３の下側配線が容量と重なる部分の面積の比を重み付けの比と同じにして、重なった部分の寄生容量の比を重み付けの比と同じにしたものである。尚、基本的な構成は追加配線３０ａ〜３０ｄの部分を除き図１に示す容量アレイと同様である。
【００２７】
図２において、ノード１の下側配線が接続する下側電極ｃ１，ｃ２とこれら下側電極ｃ１，ｃ２と上側電極で構成される容量とノードＢの上側配線は▲６▼で示す部分（６箇所）で重なっている。ここでは、ノード０の下側配線が接続する下側電極ｃ０とこの下側電極ｃ０と上側電極で構成される容量とノードＢが重なる面積が▲６▼の部分の半分（３箇所）になるように追加配線Ｄ（２箇所 …下側電極ｃ０のところ）を形成する。これにより、ノード１に発生する寄生容量はノード０に発生する寄生容量の２倍となる。
【００２８】
同様にノード２の下側配線が接続する下側電極ｃ３，ｃ６とこれら下側電極ｃ３，ｃ６と上側電極で構成される容量とノードＢの上側配線が▲７▼で示す部分（１２箇所）で重なるように追加配線Ｅ（３箇所 …ｃ３のところの1箇所とｃ６のところの２箇所）を形成する。これにより、ノード２に発生する寄生容量は１２箇所となり、ノード０に発生する寄生容量の４倍となる。
【００２９】
更にノード３の下側配線が接続する下側電極ｃ７，ｃ１０，ｃ１１，ｃ１４とこれら下側電極ｃ７，ｃ１０，ｃ１１，ｃ１４と上側電極で構成される容量とノードＢの上側配線が▲８▼で示す部分（２４箇所）で重なるように追加配線ｆ（６箇所 …ｃ７のところの1箇所とｃ１０のところの２箇所およびｃ１１のところの1箇所とｃ１４のところの２箇所）を形成する。これにより、ノード３に発生する寄生容量は２４箇所となり、ノード０に発生する寄生容量の８倍となる。
その結果、容量とノードＢの上側配線で発生する寄生容量比は重み付けの比と同様１，２，４，８倍の比となる。
【００３０】
図３はノードＢとノード０〜３の下側配線が並走することにより発生する寄生容量の比を重み付けの比と同様になるようにしたものである。尚、基本的な構成は追加配線３０ａ〜３０ｄの部分を除き図１に示すものと同様である。
【００３１】
図３において、３０ｂ，３０ｃ，３０ｄは図１に示したものと同様の追加配線であり、延長する長さは図示のように少なくとも下側電極ｃ７，ｃ８，ｃ３，ｃ４，ｃ１１，ｃ１２の上に形成された上側電極の端部Ｙ部と同じか、僅かに長く形成する。ここでは上述の追加配線に加えて３０ｅを追加配線として形成する。ここで追加配線３０ｅはノード０の下側配線から下側電極ｃ０に沿って所定の距離（他の追加電極３０ｂ，３０ｃ，３０ｄが下側電極ｃ７とｃ８、ｃ３とｃ４、ｃ１１とｃ１２に沿う距離）を維持して延長するが、その長さは上側電極の半分の位置までとする。
【００３２】
図３において、下側電極ｃ１１と上側電極で構成される容量上を通るノードＢとこれに並走するノード１の下側配線間で発生する寄生容量をｆ１とする。従って、ノード０の下側配線から延長された追加配線３０ｅと下側電極ｃ０と上側電極で構成される容量との間で発生する寄生容量ｆ８は寄生容量ｆ１の半分となる。
【００３３】
追加配線３０ｂは、ノード３を構成し下側電極ｃ１１〜ｃ１４の下側電極と上側電極で構成される容量に接して設けられた下側配線２５ｂのｃ１１とｃ１２の間から上側配線２６と交差して左側に延長され、下側電極ｃ１１と下側電極ｃ１２の端部付近まで形成されている。
【００３４】
追加配線３０ｃはノード２の下側配線に対して下側電極ｃ１３と下側電極ｃ１４の間から上側配線ノードＢと交差して左側に延長され、下側電極ｃ３と下側電極ｃ４の端部付近まで形成されている。
【００３５】
同様に追加配線３０ｄはノード３を構成する下側配線に対して下側電極ｃ７と下側電極ｃ８の間から上側配線２６ｅと交差して左側に延長され、下側電極ｃ７とｃ８の端部付近まで形成されている。
【００３６】
上述の構成において、下側電極ｃ１１で構成される容量上を通るノードＢとこれに並走するノード１の配線との間ではｆ１で示す寄生容量が発生する。また、追加配線３０ｂとｃ１１とｃ１２で構成される容量との間ではｆ２，ｆ３で示す寄生容量が発生する。また、追加配線３０ｃとｃ３とｃ４で構成される容量との間ではｆ４，ｆ５で示す寄生容量が発生し、更に、追加配線３０ｄと下側電極ｃ３とｃ４で構成される容量との間ではｆ６，ｆ７で示す寄生容量が発生する。
【００３７】
ここで、下側電極ｃ０と上側電極で構成される容量上を通るノードＢと追加配線３０ｅとの間で発生する寄生容量ｆ８は追加配線３０ｅの長さが上側電極の半分の位置までしか形成されていないのでｆ１〜ｆ７の寄生容量に比較して半分の大きさとなる。
この結果、ノード１に発生する寄生容量はノード０の２倍となり、ノード２に発生する寄生容量はノード１に対して２倍、ノード３に発生する寄生容量はノード２に対して２倍となるので、発生する寄生容量比は重み付けの比と同様１：２：４：８の比となる。
【００３８】
尚、上記の実施例においては、寄生容量が発生する箇所を要因別に説明したが、実用上は図３に示すように全ての要因を含んで寄生容量の比を重み付けの比と同様にするのが望ましい。
【００３９】
【発明の効果】
以上説明したように、本願発明は、下側電極と、この下側電極より小面積の上側電極からなる複数の容量がアレイ状に配置されたアレイ状容量と、このアレイ状容量を構成する容量の前記下側電極に選択的に接続され、接続された容量の合計が所定の倍率の容量比となるように重み付けする複数の個別配線と、前記個別配線を含む容量上に形成された絶縁膜と、この絶縁膜の一部を除去し、前記重み付けに用いられた容量の上側電極同士を結んで接続された共通配線からなり、
前記個別配線と共通配線の交差部、および並走部、前記個別配線と容量の上部電極の交差部および並走部、および前記共通配線と容量の下部電極の交差部および並走部に発生する寄生容量を前記重み付けされた所定の倍率の容量比となるように前記個別配線および共通配線に対して追加配線を設けたので、寄生容量に起因する容量比の誤差の改善をはかり、より正確な遅延時間を発生させることが可能な重み付け容量回路を実現することができる。
【図面の簡単な説明】
【図１】本願発明に係る重み付け容量回路の容量アレイ回路の実施形態の一例を示す図である。
【図２】本願発明に係る重み付け容量回路の容量アレイ回路の他の実施形態の一例を示す図である。
【図３】本願発明に係る重み付け容量回路の容量アレイ回路の他の実施形態の一例を示す図である。
【図４】一般的な重み付け容量回路を示す説明図である。
【図５】図４の一部を模式的に示す詳細図である。
【図６】トリガーが１から０に変化した場合の比較器４の出力の遅延時間と電圧との関係を示す図である。
【図７】従来の重み付け容量回路の容量アレイ回路を示す図である。
【符号の説明】
１ａ〜１ｄ  オア回路
２，６      スイッチ
２ａ        電源ライン
３          重み付け容量
４          比較器
５          定電流源
２０        下側電極
２１        上側電極
２２        コンタクト
２３        接続点
２４        交差点
２５        下側配線
２６        上側配線
【図１】
0003714412.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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