(57)【特許請求の範囲】
【請求項１】
通常動作モードとオフセットキャンセルモードとを切り換えることができる、半導体基板に集積されたコンパレータであって、
差動対をなすトランジスタと、
前記オフセットキャンセルモードのときにのみ、前記差動対をなすトランジスタのゲート電位を同じにするための回路と、
この差動対をなすトランジスタの負荷として動作するカレントミラーと、
このカレントミラーのシングルエンド出力を受ける第１のトランジスタと、この第１のトランジスタとは逆の導電型である第２のトランジスタとを含む出力段回路と、
前記オフセットキャンセルモードのときにのみ、前記第１のトランジスタのゲートとドレインの間に接続される位相調整回路と、
前記オフセットキャンセルモードのときにのみ、前記出力段回路の出力端の電圧を、前記差動対をなすトランジスタのうちの、入力信号を受けるトランジスタの基板に与えるための経路と、
この経路を介して前記入力信号を受けるトランジスタの基板に与えられる電圧を、前記オフセットキャンセルモードが解除された後も保持する容量素子と、
を有することを特徴とするオフセット補償機能付きコンパレータ。
【請求項２】
請求項１において、
前記差動対をなすトランジスタの電流能力にあらかじめオフセットが与えられていることを特徴とするオフセット補償機能付きコンパレータ。
【請求項３】
Ｄ／Ａ変換器と、このＤ／Ａ変換器の出力電圧を基準電圧と比較する、請求項１記載のオフセットキャンセル機能付きコンパレータと、このコンパレータの出力に基づき、前記Ｄ／Ａ変換器の入力と出力のオフセットを補償するオフセット補償回路と、を有することを特徴とするオフセット補償機能付きＤ／Ａ変換装置。
【請求項４】
シングル入力／差動出力タイプのＤ／Ａ変換器と、このＤ／Ａ変換器の差動出力をシングル出力に変換する差動／シングル変換回路と、この差動／シングル変換回路の出力電圧を基準電圧と比較する、請求項１記載のオフセットキャンセル機能付きコンパレータと、このコンパレータの出力に基づき、前記Ｄ／Ａ変換器の入力と出力のオフセットを補償するオフセット補償回路と、を有することを特徴とするオフセット補償機能付きＤ／Ａ変換装置。
【請求項５】
請求項４において、
負帰還制御ループの追従能力を可変としたことを特徴とするＤ／Ａ変換装置。
【請求項６】
シングル入力／差動出力タイプのＤ／Ａ変換器と、このＤ／Ａ変換器の差動出力の各々を入力とするスイッチドキャパシタフィルタと、このスイッチドキャパシタフィルタから出力される差動出力をシングル出力に変換する差動／シングル変換回路と、この差動／シングル変換回路の出力電圧を基準電圧と比較する、請求項１記載のオフセットキャンセル機能付きコンパレータと、このコンパレータの出力に基づき、前記Ｄ／Ａ変換器の入力と出力のオフセットを補償するオフセット補償回路と、を有することを特徴とするオフセット補償機能付きＤ／Ａ変換装置。
【請求項７】
請求項３〜請求項６のいずれかに記載のＤ／Ａ変換装置を、無線送信信号の同相成分および直交成分のデータをアナログ信号に変換するＤ／Ａ変換器として使用することを特徴とする無線送信機。
【請求項８】
請求項３〜請求項６のいずれかに記載のＤ／Ａ変換装置における前記Ｄ／Ａ変換器の入出力オフセットを補償する方法であって、
前記コンパレータをオフセットキャンセルモードに切り換え、負帰還制御により、前記差動対をなすトランジスタのうちのいずれかのトランジスタの基板バイアスを制御することにより、前記コンパレータのオフセットをキャンセルするステップと、
前記コンパレータを、通常動作モードに戻すステップと、
前記コンパレータに内蔵されている前記容量素子により、前記オフセットキャンセル用のバイアス電圧が保持されている期間内に、前記Ｄ／Ａ変換装置において、前記Ｄ／Ａ変換器の入出力オフセットキャンセルのための負帰還制御を完了させるステップと、
を含むことを特徴とする、Ｄ／Ａ変換器の入出力オフセット補償方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オフセット補償機能付きコンパレータおよびオフセット補償機能付きＤ／Ａ変換装置に関する。
【０００２】
【従来の技術】
ＣＤＭＡ送信機では、ＱＰＳＫ変調されたＩ（正相），Ｑ（直交）各々の信号をＤ／Ａ変換して、アンテナに送り出す。Ｄ／Ａ変換器の入力値と出力電圧は一致しているのが理想であるが、実際には、種々の要因で、入出力オフセットが生じる。
【０００３】
Ｉ信号，Ｑ信号の各々に対応するＤ／Ａ変換器の間で、オフセット量が異なっている（つまり、２つのＤ／Ａ変換器の入出力特性が異なっている）と、Ｉ，Ｑの各信号の位相がずれて送信誤差となる。
【０００４】
よって、Ｄ／Ａ変換器の入出力オフセットをキャンセルして、Ｄ／Ａ変換器の特性を揃える必要がある。
【０００５】
Ｄ／Ａ変換器の入出力オフセットをキャンセルするためには、まず、オフセット量を測定する必要があり、このためにコンパレータ（電圧比較器）が用いられる。
【０００６】
そして、このコンパレータによる比較結果に基づいて、オフセットを補償するための制御信号を得て、Ｄ／Ａ変換器のオフセットをキャンセルする。
【０００７】
このような、Ｄ／Ａ変換器の入出力オフセットをキャンセルするための構成は、例えば、特開平１１−２３４１３０号公報に記載されている。
【０００８】
【発明が解決しようとする課題】
上述したように、Ｄ／Ａ変換器の入出力オフセットをキャンセルするためには、オフセット量をコンパレータで測定する必要がある。正しくオフセット量を測定するためには、当然のことながら、コンパレータ自体のオフセットが、所定の範囲内に収まっている必要がある。
【０００９】
コンパレータ（電圧比較器）は、差動増幅器を主体として構成される。差動増幅器は、左右の電流能力がバランスするように設計されるが、実際に差動増幅器を構成するトランジスタのサイズのばらつき等に起因して、オフセットが生じるのが通常である。
【００１０】
本発明者の検討によると、コンパレータのオフセット量は、かなりばらつき、ときには、許容範囲を大きく逸脱する場合もあることがわかった。
【００１１】
このような許容範囲を超えるオフセットをもつコンパレータを用いて、Ｄ／Ａ変換器の入出力オフセットを調整した場合（つまり、負帰還制御によるＤ／Ａ変換器のオフセットキャンセルを実行した場合）、本来なら、オフセットが数ｍＶに収まるはずのものが、依然として２０ｍＶ以上のオフセットが残っている場合もあることが確認された。
【００１２】
このような問題をなくすには、Ｄ／Ａ変換器の入出力オフセットのキャンセルに先立ち、そのために使用されるコンパレータのオフセット（左右の電流能力のオフセット）をキャンセルする必要がある。
【００１３】
しかし、現実には、コンパレータのオフセットキャンセルだけのためだけに、専用回路を設けることは、半導体装置（ＩＣ）の占有面積の増大防止の観点、あるいは低消費電力の要請などからみて、困難である。
【００１４】
本発明はこのような問題に着目してなされたものであり、その目的は、オフセットを自動的に調整するオフセットキャンセル機能をもつ、簡易な構成のコンパレータを実現すること、ならびに、これを用いて、Ｄ／Ａ変換器のオフセットを高精度に調整することにある。
【００１５】
【課題を解決するための手段】
本発明のコンパレータでは、通常動作モードとオフセットキャンセルモードとを切り換えることができるようにする。
【００１６】
このコンパレータは、差動トランジスタの負荷としてカレントミラーを使用し、また、カレントミラーのシングルエンド出力を出力段トランジスタで受けてコンパレータ出力を得るようになし、そして、オフセットキャンセルモード時には、そのコンパレータの出力電圧を、差動対をなすトランジスタのうちの、受信信号を受ける側のトランジスタの基板バイアスとして供給する（フィードバックする）ようにする。
【００１７】
差動対をなすトランジスタ（差動対トランジスタ：入力段トランジスタ）を流れる電流の量にアンバランスがあると、そのオフセット分だけカレントミラーの出力端の電位が変動し、その変動分が、出力段トランジスタで反転され、その結果、差動対をなすトランジスタの基板電位が変化する。基板電位が変化すると、基板バイアス効果により、そのトランジスタのしきい値電圧が変化し、その結果、そのトランジスタを流れる電流量が変化する。
【００１８】
このようにして、ネガティブフィードバックループが構成され、ほとんど余分な素子を付加することなく、きわめて簡素化された構成でもって、コンパレータのオフセットキャンセルが可能となる。
【００１９】
ただし、基板バイアスを正方向および負方向に変化させている途中で、寄生ダイオードがオンしてしまうと、そのダイオードの定電圧特性により基板電圧がクランプされてしまい、所望の基板バイアスを与えることができないという事態が生じる。
【００２０】
よって、これを防止するため、予め、差動対をなすトランジスタのサイズを異ならせて、初期状態において左右の電流能力にオフセットを意図的に与えておくことにより、基板バイアスのダイナミックレンジが、寄生ダイオードがオンしない範囲におさまるようにする。これにより、寄生ダイオードのオンを確実に防止することができる。
【００２１】
このような、簡素化された構成のオフセットキャンセル機能付きコンパレータを用いて、Ｄ／Ａ変換器のオフセットキャンセルを実施すれば、きわめて高精度なオフセット調整をすることが可能となる。
【００２２】
【発明の実施の形態】
（実施の形態１）
図１は、本発明のオフセットキャンセル機能付きコンパレータの構成の一例を示す回路図である。
【００２３】
図示されるように、差動対をなすトランジスタＮ１，Ｎ２と、カレントミラーを構成する負荷トランジスタＰ１，Ｐ２と、プッシュプル構成の出力段回路を構成する出力段トランジスタＰ３，Ｎ４と、定電流源トランジスタＮ３と、位相調整回路４１０（位相調整抵抗Ｒｃ，位相調整容量Ｃｃと、オフセット調整時にオン状態となるスイッチＳ２からなる）と、コンデンサ（容量素子）Ｃ１と、スイッチＳ１，スイッチＳ３と、を具備する。
【００２４】
図中、ＮはＮ型ＭＯＳトランジスタを意味し、ＰはＰ型ＭＯＳトランジスタを意味する。ＶＤＤは電源電圧（例えば３Ｖ）であり、ＶＳＳは回路の最低電位（ＧＮＤ）である。
【００２５】
スイッチＳ１〜Ｓ３は、通常動作モードと、オフセット調整モードとを切り換えるために設けられている。
【００２６】
スイッチＳ３は、通常動作時にはａ端子側に切り換えられ、オフセットキャンセルモードのときにはｂ端子側に切り換えられる。同様に、スイッチＳ１は、通常動作時にはａ端子側に切り換えられ、オフセットキャンセルモードのときにはｂ端子側に切り換えられる。
【００２７】
スイッチＳ２は、オフセットキャンセルモードにおいてオンし、コンパレータとしての通常動作時にはオフする。オフセットキャンセルのための負帰還制御では、制御信号がリニアに変化する必要がある。よって、オフセットキャンセル時には、位相調整回路４１０をアクティブとして、コンパレータをオペアンプとして動作させる。
【００２８】
図１の回路のうち、差動対をなすトランジスタＮ１，Ｎ２の、半導体デバイスの断面構造を図２に示す。
【００２９】
図示されるように、２重のウエル構造が採用され、Ｐ型基板１１中にＮ型ウエル１２が形成され、そのＮ型ウエル中にＰ型ウエル１４，１６が形成され、各Ｐ型ウエル１４，１６中に、ソース・ドレイン層（１８，２０，２２，２４）が形成されている。
【００３０】
左側がトランジスタＮ１であり、右側がトランジスタＮ２である。トランジスタＮ１の基板バイアスというときは、図２では、Ｐ型ウエル１４の電圧を意味する。また、後で説明するように、本来は、トランジスタＮ１のサイズはトランジスタＮ２のサイズよりも大きく設定されるのであるが、図２では、図面の複雑化をさけるために、どちらも同じサイズとして描いている。
【００３１】
以下、図１のコンパレータについての、オフセット調整時の動作を説明する。
【００３２】
なお、差動対をなすトランジスタ（差動トランジスタ，入力段トランジスタ）のチャネルコンダクタンス（Ｗ／Ｌ）は、寄生ダイオード１０がオンすることを防止するために、例えば、２：１に設定されているのであるが（この点は後述する）、カレントミラー負荷を使用している以上、チャネルコンダクタンスの違いに関係なく、差動回路の左と右の電流量は、理論値としては１：１になる。
【００３３】
図示されるように、スイッチＳ１はｂ端子側に切り換えられ、これにより、差動対トランジスタＮ１，Ｎ２のゲート電圧ＶＩＮ，ＶＩＰは、基準電圧Ｖｒｅｆに固定される。
【００３４】
上述のように、差動回路の左側と右側の電流量は理論値では同じであるが、実際は、種々の要因により、アンバランスが生じる。本発明によれば、このアンバランスが解消される方向に自動的に調整される。この調整は、ＭＯＳトランジスタの基板バイアスを変化させることにより実現される。
【００３５】
具体的な説明に入る前に、ＭＯＳトランジスタのしきい値電圧Ｖｔｈと、基板バイアスとの関係について説明する。
【００３６】
ＮＭＯＳトランジスタのしきい値電圧Ｖｔｈは、下記（１）式のように表される。
Ｖｔｈ＝２φＢ＋｛２εＳｑＮＡ（２φＢ＋ＶＢＳ）｝１／２／Ｃｉ…（１）
ここで、φＢは基板のポテンシャルであり、εＳはシリコンの誘電率であり、ｑは単位電荷であり、ＮＡは基板の不純物濃度であり、ＶＢＳは基板とソースの電位差であり、Ｃｉはゲート容量を示す。
【００３７】
結局、しきい値電圧Ｖｔｈは、ソース電位ＶＢＳ（すなわち、基板を基準としたソースの電位）に依存し、この値が大きくなるほど、しきい値電圧（反転電圧）Ｖｔｈは増大する。
【００３８】
ここで、基板電位を固定してソース電位を上昇させることと、ソース電位を固定して基板電位を低下させることは等価であり、どちらも、基板電位からみたソース電位を上昇させることであり、この場合には、上述の（１）式から、しきい値Ｖｔｈは上昇することになる。
【００３９】
以下、オフセットの自動調整動作を説明する。
【００４０】
まず、スイッチＳ１をｂ側に接続し、かつ、スイッチＳ２をオンして位相調整回路４１０をアクティブとする。
【００４１】
以下の説明では、前提条件として、ＶＩＮ＝ＶＩＰ、トランジスタＰ１とＰ２が同特性、トランジスタＮ１とＮ２が同特性であるものとする。
【００４２】
本発明の場合、トランジスタＮ１の基板電位は固定されていない。よって、初期状態では、トランジスタＮ１の基板電位が決まっておらず、不安定な状態である。
【００４３】
仮に、トランジスタＮ１の基板電位がトランジスタＮ２の基板電位より低いとすると、上述の説明のように、トランジスタＮ１のしきい値電圧Ｖｔｈが高くなり、トランジスタＮ１の電流能力が低くなる。この状態は、オペアンプの反転入力ＶＩＮに非反転入力ＶＩＰより低い電圧を与えた状態と同じである。ここで、図１の回路は、通常のオペアンプ出力を、ＰＭＯＳトランジスタＰ３によるインバータを介して出力する構成をとるので、通常のオペアンプと入力関係が逆になっており、ＶＩＮが反転入力であり、ＶＩＰが非反転入力である点、注意を要する。
【００４４】
オペアンプの反転入力ＶＩＮに非反転入力ＶＩＰより低い電圧を与えた状態となると、図１のオペアンプ（位相調整回路４１０をオンさせているので、コンパレータとしてではなく、オペアンプとして機能する）の出力電圧Ｖｏｕｔは、上昇する。現在、スイッチＳ１はｂ側に切り換えられているから、出力電圧Ｖｏｕｔは、そのまま、トランジスタＮ１の基板電位となる。すなわち、トランジスタＮ１の基板電位が上昇する。この動作を繰り返し、結局、トランジスタＮ１の基板電位は、トランジスタＮ２の基板電位と同じになり安定する。この動作は、ＶＩＮ＝ＶＩＰの条件下で、差動回路の左側の系（Ｐ１−Ｎ１の系）と右側の系（Ｐ２−Ｎ２の系）が同一特性になるように、トランジスタＮ１の基板電位が調整されることを意味する。
【００４５】
しかし、実際には、上述したように、差動回路の左右の系は、トランジスタの製造ばらつきに起因して同特性とはならず、オフセットが生じる。ここでは、トランジスタＮ１の方が、トランジスタＮ２よりも電流能力が高くなった場合を想定し、説明する。
【００４６】
トランジスタＮ１がトランジスタＮ２よりも電流能力が高い状態は、反転入力ＶＩＮに非反転入力ＶＩＰより高い電圧を与えた状態と同じである。
【００４７】
すなわち出力電圧Ｖｏｕｔは低くなり、トランジスタＮ１の基板電位は低下する。トランジスタＮ１の基板電位がトランジスタＮ２の基板電位より低いとすると、トランジスタＮ１のＶｔｈが高くなり、トランジスタＮ１の電流能力が低くなる。
【００４８】
このような負帰還動作が繰り返えされて、結局、トランジスタＮ１とＮ２が同一特性となったときに安定する。このことは、ＶＩＮ＝ＶＩＰの条件下で、差動回路の左右の系が同一特性になるように、トランジスタＮ１の基板電位が調整されることを意味する。
【００４９】
次に、カレントミラーを構成するトランジスタＰ１がＰ２よりも電流能力が低くなった場合を想定する。
【００５０】
トランジスタＰ１がＰ２よりも電流能力が低い場合、トランジスタＰ１のドレイン電圧は、トランジスタＰ２のドレイン電圧より低くなる。すなわち、トランジスタＮ１のドレイン電圧が、トランジスタＰ２のドレイン電圧より低い状態である。この状態は反転入力ＶＩＮに、非反転入力ＶＩＰより高い電圧を与えた状態と同じである。
【００５１】
すなわち、出力電圧Ｖｏｕｔは低くなり、トランジスタＮ１の基板電位が低くなる。トランジスタＮ１の基板電位がトランジスタＮ２の基板電位より低いとすると、トランジスタＮ１のしきい値Ｖｔｈが高くなり、トランジスタＮ１の電流能力が低くなる。
【００５２】
トランジスタＮ１の電流能力が低くなると、トランジスタＮ１のドレイン電圧、すなわちトランジスタＰ１のドレイン電圧が高くなる。この動作を繰り返し、トランジスタＰ１とＰ２、トランジスタＮ１とＮ２がそれぞれ異なった特性をもつが、結局、ＶＩＮ＝ＶＩＰの条件下で、差動回路のＰ１−Ｎ１の系とＰ２−Ｎ２の系が同一特性になるようにＮ１の基板電位が調整されることを意味する。
以上の説明では、ＶＩＮ＝ＶＩＰを条件としているため、結局、ＶＩＮ＝ＶＩＰのとき、オフセット（差動回路の左右の電流オフセット）が０となるように調整される。
【００５３】
ここで、さらに、ＶＩＮ＝ＶＩＰ＋αという条件を与えた場合について考察する。この場合、ＶＩＮ＝ＶＩＰ＋αの条件下で差動回路のＰ１−Ｎ１の系とＰ２−Ｎ２の系が同一特性になるように、トランジスタＮ１の基板電位が調整される。これは、ＶＩＮ＝ＶＩＰ＋αのとき、オフセット０となるようにできるということである。
【００５４】
この状態で、図１のように、強制的にＶＩＮ＝ＶＩＰにした場合を考える。本来なら、ＶＩＮはＶＩＰよりもαだけ高くなければならないから、ＶＩＮ＝ＶＩＰの状態は、α分だけＶＩＮが低い状態であることになる。
【００５５】
反転入力ＶＩＮが−αならば、出力電圧Ｖｏｕｔは＋αを発生する。つまり、＋α分のオフセットを持たせることができる。
【００５６】
逆に、ＶＩＮ−α＝ＶＩＰという条件を与えた場合において、強制的にＶＩＮ＝ＶＩＰとすると、反転入力ＶＩＮはαだけ高いことになるから、出力電圧Ｖｏｕｔは−αを発生させる。
【００５７】
本発明では、このような、初期状態から意図的にオフセットを与える手法を積極的に利用する。すなわち、トランジスタＮ１のサイズをＮ２のサイズよりも大きく設計し、最初から、電流能力に差を与えておき、これにより、寄生ダイオードのオンを防止して、基板バイアスを正方向，負方向のどちらにも振れるようにする。トランジスタＮ１のサイズをＮ２のサイズよりも大きく設計することは、上述の、ＶＩＮ−α＝ＶＩＰという条件下で、強制的にＶＩＮ＝ＶＩＰとし、出力電圧Ｖｏｕｔに強制的に−αのオフセットを初期状態から与えることを意味する。
【００５８】
以下、この点について説明する。
【００５９】
ここで、電流のアンバランスを調整するために、入力段トランジスタＮ１の基板電位が上昇した場合を考える。
【００６０】
このとき、基板とソース間に介在する寄生ダイオード１０がオンしてしまうと、ソース電位（ＶＫ）にダイオード１０の順方向電圧（ＶＦ）を加えた電圧（ＶＫ＋ＶＦ）でもって、基板電位がクランプされてしまい、それ以上の基板電位の上昇が不可能になってしまう点である。
【００６１】
これでは、基板バイアス効果を利用したＭＯＳトランジスタの電流調整能力が不完全なものとなってしまう。
【００６２】
このような事態が生じるのを防止するため、本実施の形態では、入力段トランジスタＮ１とＮ２のサイズを、例えば、２：１に設定している。
【００６３】
トランジスタＮ１の方が電流能力が高いということは、トランジスタＮ２に比べて低いゲート電圧でもって、同量の電流を流すことができるということであるから、トランジスタＮ１の入力電圧ＶＩＮと、他方のトランジスタＶＩＰの入力電圧ＶＩＰとの間に、ＶＩＮ−α＝ＶＩＰ（αは初期オフセット電圧）という初期条件を与えたことになる。
【００６４】
この場合には、上述のとおり、出力電圧Ｖｏｕｔには、−αの電圧オフセットが発生する。このオフセット電圧がトランジスタＮ１の基板バイアスとなるから、初期状態において、トランジスタＮ１の基板バイアスは、トランジスタＮ１とＮ２のサイズを同じとした場合に比べて、−α分だけ、絶えず、低くなるように帰還を受けていることになる。
【００６５】
つまり、ＮＭＯＳトランジスタＮ１の基板電位は、当初から低下する方向（マイナスの方向）にのみ帰還が働くことになる。よって、ＮＭＯＳトランジスタＮ１の基板電位ＶＡ（すなわち、寄生ダイオード１０のアノード電位）は、ソース電位（寄生ダイオード１０のカソード電位）よりも上昇しないため、寄生ダイオード１０は、決してオンしない。
【００６６】
基板電位（ＶＡ）とソース電位（ＶＫ）、ならびにクランプ電位の相互の関係を図３に示す。
【００６７】
図３の左側に示されるのが、初期オフセット（α）を与えない場合の基板バイアスの変化を示す。基板バイアスが上昇すると、クランプ電位ＶＣ（ＶＫ＋ＶＦ）でクランプされてしまい、それ以上の変化は不可能となる。
【００６８】
一方、初期オフセット（α）を与えた場合には、その分だけ、当初から基板電位が、マイナス側にＶＱ（上述の−α分の電圧に相当）だけシフトするから、基板バイアスがダイナミックレンジいっぱいに振れたとしても、寄生ダイオード１０はオンせず、基板バイアスがクランプされることはない。つまり、寄生ダイオードによるクランプの危険性がないため、常に、適正な負帰還制御による基板バイアスの調整（帰還信号のダイナミックレンジ）が確保されることになる。
【００６９】
なお、図１のコンデンサＣ１は、ＮＭＯＳトランジスタＮ１の基板バイアスが、ソース電位や、あるいはＮＭＯＳトランジスタＮ２の基板電位に影響を与えるのを防止する直流カットコンデンサとして機能すると共に、オフセット調整が終わって、スイッチＳ１がａ端子側に切り換えられた後も、少なくとも所定の時間は、ＮＭＯＳトランジスタＮ１の基板に、調整された電圧を与えつづけるための保持コンデンサとしても機能する。
【００７０】
図４は、入力段の差動対をなすトランジスタをＰＭＯＳトランジスタで構成したコンパレータを示す。図１の回路とトランジスタの導電型が逆になっているが、基本的な動作は、同じである。
【００７１】
（実施の形態２）
本実施の形態では、前掲の実施の形態のオフセットキャンセル機能をもつコンパレータを用いて、ＣＤＭＡ送信機に含まれるＤ／Ａ変換器の入出力オフセットをキャンセルする。
【００７２】
図５（ａ）は、Ｄ／Ａ変換器のオフセットをキャンセルするための回路構成を示す回路図である。図５（ｂ）は、ＣＤＭＡ送信機の要部の構成を示すブロック図である。
【００７３】
図５（ｂ）に示すように、ＣＤＭＡ送信機では、拡散変調器３００から出力されるＩ（同相），Ｑ（直交）２系統の送信データをそれぞれ、Ｄ／Ａ変換器５００ａ，５００ｂでアナログ信号に変換し、ＱＰＳＫ変調器６００，送信回路７００を経て、アンテナ７１０から信号が送信される。
【００７４】
このとき、Ｉ，Ｑの２系統の信号それぞれに位相誤差を生じさせないためには、２つのＤ／Ａ変換器５００ａ，５００ｂの入出力特性が正確に一致している必要がある。
【００７５】
そこで、図５（ａ）に示すような負帰還回路を用いて、Ｄ／Ａ変換器５００ａ，５００ｂのそれぞれの入出力オフセットをキャンセルし、双方のＤ／Ａ変換器の入出力特性を一致させる。
【００７６】
ここで、コンパレータとして、前掲の実施の形態で説明したオフセット調整（補償）機能付きコンパレータ４００を使用する。Ｄ／Ａ変換器のオフセットをキャンセルするのに先立ち、コンパレータ４００の入力段に設けられているスイッチＳ３をａ端子側に切り換えて、左右の電流オフセットをキャンセルする。
【００７７】
次に、スイッチＳ３をｂ側に切り換える。このとき、同時に、図１のスイッチＳ１もａ側に切り換えられ、また、スイッチＳ２は開放される。
【００７８】
以後、図１の回路のコンデンサＣ１に、調整電圧が保持されてコンパレータのオフセットがキャンセルされている期間内において、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力オフセットをキャンセルするための動作が実施される。
【００７９】
つまり、Ｄ／Ａ変換器の入出力にオフセットがある場合には、そのオフセットを打ち消すような補正値が、補正値生成回路４１１から出力され、加算器４２０において、その補正値が入力信号に与えられる。
【００８０】
以下、その動作の概要を説明する。
【００８１】
最初、加算器４２０に、例えば、１．７Ｖの直流信号に相当するデータを入力する。このとき、１．７Ｖのデータ入力と同期して、カウンタ４１２がアップカウントを開始する。ラッチ回路４１４は、コンパレータ４００の出力信号がローレベルに反転するまでの間、カウンタ４１２から出力されるカウント値をそのまま、加算器４２０に与える。
【００８２】
当初、加算器に当初与えられる補正値は“０”であるため、１．７Ｖの入力は、Ｄ／Ａ変換器５００ａ（５００ｂ）にそのまま与えられる。
【００８３】
Ｄ／Ａ変換器５００ａ（５００ｂ）の変換出力は、ボルテージホロワ４０１でインピーダンス変換されて、コンパレータ４００の反転端子に与えられる。コンパレータ４００の非反転端子には基準電圧Ｖｒｅｆ（ここでは２Ｖとする）が与えられている。非反転端子の電位の方が高いため、コンパレータ４００の出力はハイレベルであり、ゆえに、カウンタ４１２のカウント値は加算器４２０に与えられ、入力信号に加算される。
【００８４】
同様な動作が繰り返され、Ｄ／Ａ変換器５００ａ（５００ｂ）の出力がＶｒｅｆ（２Ｖ）を超えると、コンパレータ４００の出力はローレベルに反転し、これにより、カウンタ４１２はリセットされ、また、その時点のカウンタ出力がラッチ４１４に保持される。
【００８５】
この結果、Ｄ／Ａ変換器５００ａ（５００ｂ）の入力および出力は、ともに、Ｖｒｅｆ（＝２ｖ）に統一され、オフセットがキャンセルされる。
【００８６】
（実施の形態３）
図６は、本実施の形態のＤ／Ａ変換器のオフセットをキャンセルする回路の構成を示す回路図である。
【００８７】
基本的な動作は、図５と同様である。ただし、本実施の形態では、補正値生成回路４３０において、加減算回路４３２を使用している。当初、スイッチＳ４は、ｂ端子側に接続される。
【００８８】
ここでは、加算器４２０の入力として、コンパレータ４００の基準電圧Ｖｒｅｆと同じ、２Ｖの直流電圧に相当するデータを与える。加減算回路から出力される補正値の初期値は“０”である。
【００８９】
コンパレータ４００において、基準値Ｖｒｅｆ（＝２Ｖ）と入力信号の大小を判定し、入力信号の方が大きければ、加減算回路４３２で、一定値（所定のステップ幅に相当する値）の減算を行う。逆に、入力信号の方が小さければ、加減算回路４３２で、一定値の加算を行う。
【００９０】
このようにして、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力特性に存在するオフセットを補償するべく、ループが回っていくのであるが、入力と出力が一致するようになると（帰還値が基準値に収束した状態となると）、コンパレータ４００の出力はハイ／ローの出力を交互に繰り返すようになる。
【００９１】
この状態となったときに、スイッチＳ４をａ端子側に切り換え、ラッチ４３４に保持されている補正値を、加算器４２０に供給する。これにより、Ｄ／Ａ変換器５００ａ（５００ｂ）の入力および出力は、Ｖｒｅｆ（＝２Ｖ）に揃えられる。これにより、入出力オフセットはキャンセルされる。
【００９２】
図６の構成では、アップカウンタ（あるいはダウンカウンタ）を使用している。よって、あらかじめ、入力信号の値とコンパレータの基準値（Ｖｒｅｆ）との間にオフセットを設け、オフセットをキャンセルする方向を、加算かあるいは減算の一方向に決める必要がある。このとき、初期条件として入力信号に与えるオフセットは、実際に発生するＤ／Ａ変換器のオフセットよりも十分マージンを持って決める必要がある（つまり、十分マージンをとって入力信号の初期値を決めなければならない）という制約があった。これに対し、本実施の形態の構成なら、そのような制約がないので、使い勝手がよい。
【００９３】
（実施の形態４）
図７は本発明の実施の形態４に係る、Ｄ／Ａ変換器のオフセットキャンセラーの構成を示す回路図である。
【００９４】
本実施の形態でも、基本的な動作は前掲の実施の形態と同じである。ただし、本実施の形態では、Ｄ／Ａ変換器５００ａ（５００ｂ）を差動出力する構成とする。そして、その差動出力を、差動／シングル変換回路５１０でシングル出力に戻す。
【００９５】
このような構成とすると、Ｄ／Ａ変換出力のダイナミックレンジは２倍に拡大されるため、オフセットを調整する（キャンセルする）精度も２倍となる。この分解能をそのまま利用するために、ラッチも９０２，９０４の２つを設け、また、Ｄ／Ａ変換器５００ａ（５００ｂ）の前段には、加算器９０６または減算器９０８を設け、これらの加算器，減算器は、各々正相側あるいは逆相側のみ演算を行い、もう一方は演算を行わない。このような構成により、Ｄ／Ａ変換部のビット精度の２倍の精度で、Ｄ／Ａコンバータ全体のオフセットキャンセルを行うことができる。
【００９６】
ただし、分解能が２倍になると、１回あたりのステップ変化が細かくなる分、負帰還ループ制御による追従速度が遅くなるため、当初は、スイッチＳ４，Ｓ５をａ側に倒して、通常の速度でループを回していき、収束に近づいた時点で、スイッチＳ４，Ｓ５をｂ端子側に切り換え、高分解能の負帰還制御を行わせる。
【００９７】
以下、具体的に説明する。
【００９８】
まず、入力にはデジタル信号として所望の値を入力する。その値は後に波形出力する際の基準となる値を入力する。通常は出力したい波形の中心値を入力する。その値は正相側で加算器、逆相側で減算器を通るが、初期段階ではスイッチＳ４をａ側に切り換え、加減算回路９００と接続する。
【００９９】
初期値は所望の値でよいが通常は０に設定する。そのため、加算器９０６及び減算器９０８からは、１回目は入力値がそのまま出力される。その出力値はＤ／Ａ変換器５００ａ（５００ｂ）と、差動／シングル変換回路５１０を通り、出力にはオフセットが発生する。
【０１００】
その出力値をコンパレータ４００で基準電位（想定値）と比較し、想定値より高いか低いか判定して出力する。その出力が高いと判断した場合、加減算回路９００で、ある一定値分の減算を行う。出力が低いと判断した場合は逆にある一定値分の加算を行う。
【０１０１】
加算及び減算を行うタイミングは、一定のタイミングで行う。加減算回路の出力はスイッチＳ４を介して加算器によりデジタル入力値と加算される。この動作を繰り返し、比較器はオフセットキャンセルされた時点から出力が“Ｈ”、“Ｌ”を繰り返し加減算回路で加減算を繰り返しほぼ一定値となる。この状態でＤ／Ａコンバータの出力はオフセットがキャンセルされた状態となる。
【０１０２】
しかしこの状態では、まだＤ／Ａ変換部のビット精度のオフセットキャンセルしかされない。
【０１０３】
そこで、スイッチＳ４，Ｓ５をａ側に切り換える。そして、この状態の加減算回路９００の出力を、逆相側のラッチ（９０２，９０４）に取り込み、スイッチＳ４をラッチ出力に接続することで、オフセットをキャンセルする値が保持され、減算器９０８により減算される。正相側はさらにオフセットキャンセル動作を続けＤ／Ａ変換部のビット精度の２倍のオフセットキャンセル動作を行う。
【０１０４】
この構成を取れば、Ｄ／Ａ変換部のビット精度の２倍のオフセットキャンセルが行えると共に、オフセットキャンセル時間を短縮できる。
【０１０５】
（実施の形態５）
図８は、本実施の形態にかかる、Ｄ／Ａ変換器のオフセットをキャンセルする回路の構成を示す回路図である。
【０１０６】
前掲の実施の形態の回路と、構成はほとんど同じである。ただし、図８では、Ｄ／Ａ変換器５００ａ（５００ｂ）のポストフィルタとして、スイッチドキャパシタフィルタ（ＳＣＦ）９１２，９１４を使用しているのが特徴である。
【０１０７】
フィルタの特性は、負帰還ループのゲインを決定することになるため、ともすすると、フィルタの応答が鈍いために、負帰還制御において所望の速度が確保できない場合も想定される。このような場合には、ＳＣＦであれば、使用するクロックを高速クロックに切り換えるだけで、簡単にフィルタ特性を変化させることができ、便利である。
【０１０８】
図８の回路では、まず、ＳＣＦ９１２，９１４の動作周波数を高く設定しておく。ＳＣＦの特性上、動作周波数を高くすると遅延時間が小さくなるのでＤ／Ａ変換部から出力の間の遅延時間が小さくなる。そのような状態でＤ／Ａ変換器のオフセットキャンセル動作を行う。通常はＬＰＦの挿入により、オフセットキャンセル時間が長くなるのであるが、ＳＣＦの高速動作により、このような問題は生じない。オフセットキャンセル完了後は、ＳＣＦの動作周波数を元に戻し、所望の周波数特性を持つＬＰＦとして使用する。
【０１０９】
以上、説明したＤ／Ａ変換器のオフセットキャンセルのための動作の、共通の特徴をまとめると、図９のようになる。
【０１１０】
すなわち、まず、コンパレータをオフセット調整モードに切り換え、負帰還制御によりトランジスタの基板バイアスを制御し、コンパレータのオフセットをキャンセルする（ステップ１２００）。
【０１１１】
次に、コンパレータを、通常動作モードとする（ステップ１３００）。通常動作モードになっても、しばらくの間は、コンデンサに保持される電圧により、基板バイアスは維持され、コンパレータのオセット無し状態は、その期間中は、維持される。
【０１１２】
次に、コンパレータのオフセット無し状態が維持されている期間内に、送信器におけるＩ，Ｑそれぞれの信号に対応したＤ／Ａ変換器に関して、オフセットキャンセラーをアクティブにし、負帰還制御を用いて、Ｄ／Ａ変換器のオフセットをキャンセルする（ステップ１４００）。これにより、２つのＤ／Ａ変換器の特性を合致させる。
【０１１３】
その後、各Ｄ／Ａ変換器に関し、オフセットキャンセラーをオフさせ、通常動作モードとし（ステップ１５００）、送信データを入力して、Ｄ／Ａ変換を行わせる（ステップ１６００）。
【０１１４】
以上説明したコンパレータおよびＤ／Ａ変換器のオフセットをキャンセルするための回路は、すべて、一つの半導体基板に集積されている。そして、ＩＣのテストを行う段階のみならず、ＩＣのユーザーによる実使用時にも、適宜、上述の回路動作によりオフセットをキャンセルする。これにより、位相誤差のない、ＣＤＭＡ送信を行うことができる。
【０１１５】
なお、上述の実施の形態では、オフセットキャンセル機能付きのコンパレータを使用しているが、コンパレータのオフセットが小さいのであれば、図１０〜図１３のように、普通のコンパレータ（オフセットキャンセル機能無し）を使用してもよい。
【０１１６】
【発明の効果】
以上説明したように本発明によれば、オフセットを自動的に調整するオフセットキャンセル機能をもつ、簡易な構成のコンパレータを実現することができる。また、このコンパレータを用いて、Ｄ／Ａ変換器のオフセットをキャンセルするための処理を行うことにより、誤差の少ない調整が可能となる。また、オフセットキャンセル時間も短縮でき、さらに、ＩＣの設計のしやすさ（設計の自由度）も向上する。
【図面の簡単な説明】
【図１】本発明のオフセットキャンセル機能付きコンパレータの構成の一例を示す回路図
【図２】図１のコンパレータが集積された半導体集積回路装置における、差動対をなすトランジスタのデバイス断面構造を示す断面図
【図３】図１のコンパレータにおいて、基板バイアスがクランプされない理由を説明するための図
【図４】本発明のオフセットキャンセル機能付きコンパレータの構成の他の例を示す回路図
【図５】（ａ）Ｄ／Ａ変換器のオフセットキャンセラーの構成の一例を示す回路図
（ｂ）ＣＤＭＡ送信機の要部の構成を示すブロック図
【図６】Ｄ／Ａ変換器のオフセットキャンセラーの構成の他の例を示す回路図
【図７】Ｄ／Ａ変換器のオフセットキャンセラーの構成の他の例を示す回路図
【図８】Ｄ／Ａ変換器のオフセットキャンセラーの構成の他の例を示す回路図
【図９】Ｄ／Ａ変換器のオフセットをキャンセルするための基本的な動作手順を示すフロー図
【図１０】Ｄ／Ａ変換器のオフセットキャンセラーの変形例を示す回路図
【図１１】Ｄ／Ａ変換器のオフセットキャンセラーの変形例を示す回路図
【図１２】Ｄ／Ａ変換器のオフセットキャンセラーの変形例を示す回路図
【図１３】Ｄ／Ａ変換器のオフセットキャンセラーの変形例を示す回路図
【符号の説明】
１０  寄生ダイオード
４００  コンパレータ
４１０  位相調整回路
Ｓ１〜Ｓ３  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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