(57)【特許請求の範囲】
【請求項１】
３ラインの走査電極を同時選択するマルチライン駆動法により、互いに交差する複数の走査電極及び複数の信号電極を有する表示パネルの信号電極を駆動する表示駆動回路であって、
前記表示パネルを駆動するための表示データを記憶し、該表示データが２ライン単位で読み出されるＲＡＭと、
前記ＲＡＭから読み出された表示データを保持する第１〜第４のラッチ回路と、
前記第１〜第４のラッチ回路に保持された表示データの中から、連続する３ライン分の表示データを、所与の選択制御信号に基づいて選択出力するセレクタ回路と、
前記セレクタ回路により選択出力された３ライン分の表示データに基づく所与の演算結果を用いて、信号電極を駆動する信号電極駆動回路と、
を含むことを特徴とする表示駆動回路。
【請求項２】
請求項１において、
前記第１及び第２のラッチ回路は、
第１の期間では第１及び第２のラインの表示データを保持し、第２の期間では第５及び第６のラインの表示データを保持し、
前記第３及び第４のラッチ回路は、
前記第１の期間では第３及び第４のラインの表示データを保持し、前記第２の期間ではそのまま前記第３及び第４のラインの表示データを保持し、
前記セレクタ回路は、
前記第１の期間では前記第１〜第４のラッチ回路に保持された第１〜第４のラインの表示データのうち、第１〜第３のラインの表示データを前記選択制御信号に基づき選択出力し、
前記第２の期間では前記第１〜第４のラッチ回路に保持された第３〜第６のラインの表示データのうち、第４〜第６のラインの表示データを前記選択制御信号に基づき選択出力することを特徴とする表示駆動回路。
【請求項３】
請求項１又は２において、
前記第１及び第２のラッチ回路は、
第１のクロック信号の立ち下がりエッジに基づいて、前記ＲＡＭから一度に読み出された第１及び第２のラインの表示データを保持し、
前記第３及び第４のラッチ回路は、
前記第１のクロックの立ち上がりを基準に分周した第２のクロック信号の立ち下りエッジに基づいて、前記第１及び第２のラインの表示データに続いて前記ＲＡＭから一度に読み出された第３及び第４のラインの表示データを保持することを特徴とする表示駆動回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記表示データの階調ビット数がｐ（ｐは、自然数）の場合、
前記ＲＡＭは、
信号電極に接続される出力パッド間のピッチ内に、前記出力パッドの配列方向に配置された２ｐビット分のメモリセル群を含み、
前記メモリセル群が、前記出力パッドの配列方向の直交方向に配列されていることを特徴とする表示駆動回路。
【請求項５】
請求項４において、
前記メモリセル群を構成する各メモリセルの前記出力パッドの配列方向の幅をｄとし、前記出力パッド間のピッチをＬとした場合、
前記メモリセル群は、
Ｌが８ｄ以上、かつ１２ｄ以下となるピッチ内に、２ライン分のメモリセルが配置されていることを特徴とする表示駆動回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記演算結果に基づいてパルス幅変調を行ったパルス幅変調信号を生成するパルス幅変調信号生成回路を含み、
前記信号電極駆動回路は、
前記パルス幅変調信号に基づいて、信号電極を駆動することを特徴とする表示駆動回路。
【請求項７】
３ラインの走査電極を同時選択するマルチライン駆動法により、互いに交差する複数の走査電極及び複数の信号電極を有する表示パネルの信号電極を駆動する表示駆動方法であって、
前記表示パネルを駆動するための表示データを記憶するＲＡＭから、表示データを２ライン単位で読み出し、
前記ＲＡＭから読み出された表示データを保持し、
第１の期間では、保持された第１〜第４のラインの表示データのうち、連続する第１〜第３のラインの表示データを所与の選択制御信号に基づき選択出力し、
前記第４のラインに続く第５及び第６のラインの表示データが保持された後、前記第１の期間に続く第２の期間では、前記第４のラインの表示データを含む第４〜第６のラインの表示データを前記選択制御信号に基づき選択出力し、
選択出力された連続する３ライン分の表示データに基づく所与の演算結果を用いて、信号電極を駆動することを特徴とする表示駆動方法。
【請求項８】
複数の走査電極を同時選択するマルチライン駆動法により駆動される電気光学装置であって、
互いに交差する複数の走査電極及び複数の信号電極により特定される画素と、
信号電極を駆動する請求項１乃至６のいずれか記載の表示駆動回路と、
走査電極を駆動する走査ドライバと、
を含むことを特徴とする電気光学装置。
【請求項９】
複数の走査電極を同時選択するマルチライン駆動法により駆動される電気光学装置であって、
互いに交差する複数の走査電極及び複数の信号電極により特定される画素を有する表示パネルと、
信号電極を駆動する請求項１乃至６のいずれか記載の表示駆動回路と、
走査電極を駆動する走査ドライバと、
を含むことを特徴とする電気光学装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示駆動回路、電気光学装置及び表示駆動方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
単純マトリックス型の液晶パネルでは、複数の走査電極を同時選択するマルチライン駆動法（Ｍｕｌｔｉ  Ｌｉｎｅ  Ｓｅｌｅｃｔｉｏｎ：以下、ＭＬＳと略す。）により応答速度の向上を図り、高コントラスト化と低消費電力化とが実現される。
【０００３】
ＭＬＳでは、同時選択される複数の走査電極の走査パターンと、該走査パターンに対応する複数ライン分の階調データとを用いてＭＬＳ演算を行い、その結果が複数のフィールドにわたって信号電極に供給される。こうすることで、単純マトリックス型の液晶パネルの応答速度の改善を図り、かつ消費電力を削減する。そのため、ＭＬＳでは、信号電極１ライン当たり複数ライン分の階調データを用いて演算を行う必要がある。
【０００４】
一般に信号電極を駆動する信号ドライバは、階調データを記憶するＲＡＭを含み、外部からのアクセスを低減することで、低消費化が図られる。ＲＡＭを構成する各メモリセルは信号電極単位で構成され、各メモリセルからライン単位で読み出された階調データに対応した駆動電圧が、出力パッドに供給される。出力パッドは、信号電極の配列方向に配列される。したがって、信号ドライバでは、出力パッドピッチより狭い間隔に収まるように、ライン単位の階調データを記憶するメモリセルが配置されることになる。
【０００５】
しかしながら、液晶パネルの表示品位の向上が強く要求される。したがって、画素を高精細にするために信号電極間のピッチが狭くなるとともに、階調数を増加させるために階調データのビット数が増えていく傾向にある。これにより、出力パッドピッチ内で限られたライン数分のメモリセルしか配置できなくなる。このため、特にＭＬＳのように複数ライン分の階調データが必要な場合には、表示データＲＡＭから複数回にわたって読み出されることになる。したがって、例えば２ライン単位で階調データ読み出され、４ライン同時選択のＭＬＳを行う場合は、２回の読み出し動作ごとにＭＬＳ演算を行えばよい。ところが、例えば２ライン単位で階調データが読み出され、３ライン同時選択のＭＬＳを行う場合は、２回の読み出し動作ごとにＭＬＳ演算を行えばよいが、１ライン分の階調データが余ってしまう。このとき、余った１ライン分の階調データを次の読み出し動作で読み出すようにすると、それだけ無駄な電力を消費してしまう。
【０００６】
このように、ＭＬＳで同時選択されるライン数分の階調データを表示データＲＡＭから複数回にわたって読み出す必要がある場合に、無駄な読み出し動作により消費電力を増大させてしまうことがある。
【０００７】
本発明は、上記技術的課題を鑑みてなされたものであり、その目的とするところは、複数回の読み出し動作を行う場合に効率的な階調データの読み出しを行って表示駆動する表示駆動回路、電気光学装置及び表示駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、３ラインの走査電極を同時選択するマルチライン駆動法により、互いに交差する複数の走査電極及び複数の信号電極を有する表示パネルの信号電極を駆動する表示駆動回路であって、前記表示パネルを駆動するための表示データを記憶し、該表示データが２ライン単位で読み出されるＲＡＭと、前記ＲＡＭから読み出された表示データを保持する第１〜第４のラッチ回路と、前記第１〜第４のラッチ回路に保持された表示データの中から、連続する３ライン分の表示データを、所与の選択制御信号に基づいて選択出力するセレクタ回路と、前記セレクタ回路により選択出力された３ライン分の表示データに基づく所与の演算結果を用いて、信号電極を駆動する信号電極駆動回路とを含むことを特徴とする。
【０００９】
ここで表示データが２ライン単位で読み出されるＲＡＭは、例えば２ライン分の表示データを記憶するメモリセルにおいて共通化された１つのワードラインを活性化して読み出すように構成することができる。
【００１０】
３ライン同時選択のＭＬＳで信号電極を駆動する表示駆動回路では、同時選択される３ラインの走査電極の走査パターンと、該走査パターンに対応した３ライン分の表示データとを用いてＭＬＳ演算結果を生成し、該ＭＬＳ演算結果に基づいて信号電極を駆動する。したがって、本発明においては、ＲＡＭから２ライン単位で読み出された表示データを、第１〜第４のラッチ回路に保持する。そして、セレクタ回路において、第１〜第４のラッチ回路に保持された表示データのうち、連続する３ライン分の表示データを所与の選択制御信号に基づいて選択出力させるようにしている。
【００１１】
これにより、一度保持された表示データについて再度ＲＡＭから読み出すことなく、連続した３ライン分の表示データを選択出力させることができるようになる。したがって、無駄なＲＡＭの読み出し動作に伴う消費電力を増大させることなく、ＭＬＳ演算結果の生成に必要な３ライン分の表示データを用いて信号電極を駆動することができるようになる。
【００１２】
また本発明に係る表示駆動回路は、前記第１及び第２のラッチ回路は、第１の期間では第１及び第２のラインの表示データを保持し、第２の期間では第５及び第６のラインの表示データを保持し、前記第３及び第４のラッチ回路は、前記第１の期間では第３及び第４のラインの表示データを保持し、前記第２の期間ではそのまま前記第３及び第４のラインの表示データを保持し、前記セレクタ回路は、前記第１の期間では前記第１〜第４のラッチ回路に保持された第１〜第４のラインの表示データのうち、第１〜第３のラインの表示データを前記選択制御信号に基づき選択出力し、前記第２の期間では前記第１〜第４のラッチ回路に保持された第３〜第６のラインの表示データのうち、第４〜第６のラインの表示データを前記選択制御信号に基づき選択出力することができる。
【００１３】
本発明において、第１の期間において保持される第４のラインの表示データを第２の期間でもそのまま保持し、第２の期間で保持される第５及び第６のラインの表示データとともに、セレクタ回路により第４〜第６のラインの表示データを選択出力させるようにしている。したがって、第１の期間で保持される第１〜第４のラインの表示データのうち、連続する第１〜第３のラインの表示データを選択出力させた後、第２の期間で上述のように、これに後続する第４〜第６のラインの表示データを選択出力させることができる。これにより、効率的に読み出された表示データを用いて３ライン同時選択のＭＬＳの駆動に必要なＭＬＳ演算結果を生成することができる。
【００１４】
また本発明に係る表示駆動回路は、前記第１及び第２のラッチ回路は、第１のクロック信号の立ち下がりエッジに基づいて、前記ＲＡＭから一度に読み出された第１及び第２のラインの表示データを保持し、前記第３及び第４のラッチ回路は、前記第１のクロックの立ち上がりを基準に分周した第２のクロック信号の立ち下りエッジに基づいて、前記第１及び第２のラインの表示データに続いて前記ＲＡＭから一度に読み出された第３及び第４のラインの表示データを保持することができる。
【００１５】
本発明によれば、第１のクロック信号と該第１のクロック信号を分周した第２のクロック信号とを用いて表示データをラッチするようにしたので、非常に簡素な構成でラッチ制御を行うことができる。特に、第１のクロック信号の立ち上がりエッジを基準に、第１のクロック信号の周波数を１／２倍に分周した第２のクロック信号を用いることで、第１及び第２のクロック信号の立ち下がりエッジが重複することなく、第１〜第４のラッチ回路のラッチタイミングを規定することができる。これにより、第１及び第２のラッチ回路と、第３及び第４のラッチ回路とにより、２ライン単位で保持するラッチ制御が簡素化されるため、連続する３ライン分の表示データの選択出力制御も簡素化される。
【００１６】
また本発明に係る表示駆動回路は、前記表示データの階調ビット数がｐ（ｐは、自然数）の場合、前記ＲＡＭは、信号電極に接続される出力パッド間のピッチ内に、前記出力パッドの配列方向に配置された２ｐビット分のメモリセル群を含み、前記メモリセル群が、前記出力パッドの配列方向の直交方向に配列されていてもよい。
【００１７】
本発明によれば、出力パッドピッチ内に、出力パッドの配列方向に配置された２ｐビット分のメモリセル群を含むＲＡＭを採用し、該ＲＡＭのメモリセル群が出力パッドの配列方向の直交方向に配列するようにしたので、複数ビットの階調表示を行う場合にも適用することができる。
【００１８】
また本発明に係る表示駆動回路は、前記メモリセル群を構成する各メモリセルの前記出力パッドの配列方向の幅をｄとし、前記出力パッド間のピッチをＬとした場合、前記メモリセル群は、Ｌが８ｄ以上、かつ１２ｄ以下となるピッチ内に、２ライン分のメモリセルが配置されていてもよい。
【００１９】
本発明によれば、出力パッドピッチ内に２ライン分のメモリセルが配置され、各ラインのメモリセルが４ビットから構成されるため、４ビット階調（１６階調）表示に適用することができる。
【００２０】
また本発明は、ｍ（ｍは２以上の整数）ラインの走査電極を同時選択するマルチライン駆動法により、互いに交差する複数の走査電極及び複数の信号電極を有する表示パネルの信号電極を駆動する表示駆動回路であって、前記表示パネルを駆動するための表示データを記憶し、該表示データがｍラインより少ないｎ（ｎは自然数）ライン単位で読み出されるＲＡＭと、前記ＲＡＭから読み出されたｑ（ｑは自然数、２ｎ≦ｑかつｍ＜ｑ）ライン分の表示データを保持する第１〜第ｑのラッチ回路と、前記第１〜第ｑのラッチ回路に保持された表示データの中から、連続するｍライン分の表示データを、所与の選択制御信号に基づいて選択出力するセレクタ回路と、前記セレクタ回路により選択出力されたｍライン分の表示データに基づく所与の演算結果を用いて、信号電極を駆動する信号電極駆動回路と含むことを特徴とする。
【００２１】
ｍライン同時選択のＭＬＳで信号電極を駆動する表示駆動回路では、同時選択されるｍラインの走査電極の走査パターンと、該走査パターンに対応したｍライン分の表示データとを用いてＭＬＳ演算結果を生成し、該ＭＬＳ演算結果に基づいて信号電極を駆動する。したがって、本発明においては、ＲＡＭからｎライン単位で読み出された表示データを、第１〜第ｑのラッチ回路に保持する。すなわち、複数回の読み出し動作により、少なくとも２ｎライン分であって、同時選択数であるｍラインより少ないライン数のｑラインの階調データを保持する。そして、セレクタ回路において、第１〜第ｑのラッチ回路に保持された表示データの中から、連続するｍライン分の表示データを所与の選択制御信号に基づいて選択出力させるようにしている。
【００２２】
これにより、一度保持された表示データについて再度ＲＡＭから読み出すことなく、連続したｍライン分の表示データを選択出力させることができるようになる。したがって、無駄なＲＡＭの読み出し動作に伴う消費電力を増大させることなく、ＭＬＳ演算結果の生成に必要なｍライン分の表示データを用いて信号電極を駆動することができるようになる。
【００２３】
また本発明に係る表示駆動回路は、前記演算結果に基づいてパルス幅変調を行ったパルス幅変調信号を生成するパルス幅変調信号生成回路を含み、前記信号電極駆動回路は、前記パルス幅変調信号に基づいて、信号電極を駆動することができる。
【００２４】
本発明によれば、冗長な読み出し動作を省略して消費電極を削減し、パルス幅変調による多彩な階調表示が可能な表示駆動回路を提供することができる。
【００２５】
また本発明は、３ラインの走査電極を同時選択するマルチライン駆動法により、互いに交差する複数の走査電極及び複数の信号電極を有する表示パネルの信号電極を駆動する表示駆動方法であって、前記表示パネルを駆動するための表示データを記憶するＲＡＭから、表示データを２ライン単位で読み出し、前記ＲＡＭから読み出された表示データを保持し、第１の期間では、保持された第１〜第４のラインの表示データのうち、連続する第１〜第３のラインの表示データを所与の選択制御信号に基づき選択出力し、前記第４のラインに続く第５及び第６のラインの表示データが保持された後、前記第１の期間に続く第２の期間では、前記第４のラインの表示データを含む第４〜第６のラインの表示データを前記選択制御信号に基づき選択出力し、選択出力された連続する３ライン分の表示データに基づく所与の演算結果を用いて、信号電極を駆動することを特徴とする。
【００２６】
３ライン同時選択のＭＬＳで信号電極を駆動する場合に、同時選択される３ラインの走査電極の走査パターンと、該走査パターンに対応した３ライン分の表示データとを用いてＭＬＳ演算結果を生成し、該ＭＬＳ演算結果に基づいて信号電極を駆動する。したがって、本発明においては、ＲＡＭから２ライン単位で読み出された表示データを保持し、保持された４ライン分の表示データのうち、連続する３ライン分の表示データを選択出力させるようにしている。これにより、一度保持された表示データについて再度ＲＡＭから読み出すことなく、連続した３ライン分の表示データを選択出力させることができるようになる。したがって、無駄なＲＡＭの読み出し動作に伴う消費電力を増大させることなく、ＭＬＳ演算結果の生成に必要な３ライン分の表示データを用いて信号電極を駆動することができるようになる。
【００２７】
また本発明は、ｍ（ｍは２以上の整数）ラインの走査電極を同時選択するマルチライン駆動法により、互いに交差する複数の走査電極及び複数の信号電極を有する表示パネルの信号電極を駆動する表示駆動方法であって、前記表示パネルを駆動するための表示データを記憶するＲＡＭから、表示データをｍラインより少ないｎ（ｎは自然数）ライン単位で読み出し、前記ＲＡＭから読み出された表示データを保持し、保持されたｑ（ｑは自然数、２ｎ≦ｑかつｍ＜ｑ）ライン分の表示データの中から、連続するｍライン分の表示データを、所与の選択制御信号に基づいて選択出力し、選択出力されたｍライン分の表示データに基づく所与の演算結果を用いて、信号電極を駆動することを特徴とする。
【００２８】
ｍライン同時選択のＭＬＳで信号電極を駆動する場合に、同時選択されるｍラインの走査電極の走査パターンと、該走査パターンに対応したｍライン分の表示データとを用いてＭＬＳ演算結果を生成し、該ＭＬＳ演算結果に基づいて信号電極を駆動する。したがって、本発明においては、ＲＡＭからｎライン単位で読み出された表示データを保持する。すなわち、複数回の読み出し動作により、少なくとも２ｎライン分であって、同時選択数であるｍラインより少ないライン数のｑラインの階調データを保持する。そして、保持されたｑライン分の表示データのうち、連続するｍライン分の表示データを選択出力させるようにしている。これにより、一度保持された表示データについて再度ＲＡＭから読み出すことなく、連続したｍライン分の表示データを選択出力させることができるようになるので、無駄なＲＡＭの読み出し動作に伴う消費電力を増大させることなく、ＭＬＳ演算結果の生成に必要なｍライン分の表示データを用いて信号電極を駆動することができるようになる。
【００２９】
また本発明は、複数の走査電極を同時選択するマルチライン駆動法により駆動される電気光学装置であって、互いに交差する複数の走査電極及び複数の信号電極により特定される画素と、信号電極を駆動する上記いずれか記載の表示駆動回路と、走査電極を駆動する走査ドライバとを含むことを特徴とする。
【００３０】
本発明によれば、ＲＡＭからの表示データの読み出し動作を最適化することで消費電力が削減された表示駆動回路を用いて、装置全体の低消費電力化を図る電気光学装置を提供することができる。
【００３１】
また本発明は、複数の走査電極を同時選択するマルチライン駆動法により駆動される電気光学装置であって、互いに交差する複数の走査電極及び複数の信号電極により特定される画素を有する表示パネルと、信号電極を駆動する上記いずれか記載の表示駆動回路と、走査電極を駆動する走査ドライバとを含むことを特徴とする。
【００３２】
本発明によれば、ＲＡＭからの表示データの読み出し動作を最適化することで消費電力が削減された表示駆動回路を用いて、装置全体の低消費電力化を図る電気光学装置を提供することができる。
【００３３】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００３４】
なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３５】
１．  電気光学装置
図１に、本実施形態における電気光学装置の構成の一例を示す。
【００３６】
液晶装置（広義には、電気光学装置、或いは表示装置）１０は、液晶パネル（広義には、表示パネル）１２を含む。
【００３７】
液晶装置１０は、液晶パネル１２を駆動する信号ドライバ（セグメントドライバ、広義には表示駆動回路）１４を含むことができる。さらに液晶装置１０は、液晶パネル１２を駆動する走査ドライバ（コモンドライバ）１６を含むことができる。
【００３８】
液晶パネル１２には、信号電極及び走査電極の交差領域に挟持される液晶素子（広義には、電気光学素子）を有する画素が設けられている。各画素は、信号電極及び走査電極により特定される。液晶パネル１２は、電圧印加によって光学特性が変化する液晶その他の電気光学素子を用いたものであればよい。この場合、液晶パネル１２は、次のような構成となる。すなわち、信号（セグメント）電極（第１の電極）が形成された第１の基板と、走査（コモン）電極（第２の電極）が形成された第２の基板との間に、液晶が封入される。第１の基板では、方向Ｘに複数の信号電極が配列される。第２の基板では、方向Ｙに複数の走査電極が配列される。複数の信号電極は、信号ドライバ１４により駆動される。複数の走査電極は、走査ドライバ１６により駆動される。
【００３９】
なお、液晶パネル１２を例えばガラス基板上に実装し、該ガラス基板上に信号ドライバ１４又は走査ドライバ１６、或いはその両方を設けるようにしてもよい。
【００４０】
信号ドライバ１４は、表示データＲＡＭ（広義には、ＲＡＭ）１８を含む。表示データＲＡＭ１８は、各信号電極を駆動するために信号電極ごとに、１又は複数ビットの階調データ（広義には、表示データ）を記憶する。
【００４１】
なお、信号ドライバ１４により駆動される信号電極の駆動電圧は、図示しない電源回路において生成される。この電源回路は、走査ドライバ１６に対して供給する電圧を生成することができ、走査ドライバ１６は、電源回路から供給された電圧を用いて、走査電極を駆動することになる。電源回路は、信号ドライバ１４或いは走査ドライバ１６に内蔵させることができる。
【００４２】
液晶パネル１２は、複数の走査電極を同時選択するマルチライン駆動法（ＭＬＳ）により表示駆動される。同時選択数がｍ（ｍは自然数、例えばｍ＝４）の場合、走査ドライバ１６は、ｍライン単位に走査電極を走査し、信号ドライバはｎ（ｎは自然数、例えばｍ＝４のときｎ＝４）ライン単位の表示パターンに基づくセグメント波形（信号電極駆動波形、ＳＥＧ波形）の電圧を信号電極に出力する。このセグメント波形は、走査電極の走査パターンに対応した直交関数を用いて、表示パターンに対して行ったＭＬＳ演算結果により特定される。
【００４３】
一般に、ｍライン同時選択のＭＬＳの場合、走査電極の駆動に必要な電圧レベル数は「３」で、信号電極の駆動に必要な電圧レベル数は（ｍ＋１）である。この場合、電源回路により、走査電極の駆動に必要な３値の電圧レベルと、信号電極の駆動に必要な（ｍ＋１）値の電圧レベルとが生成され、それぞれ走査ドライバ及び信号ドライバに供給されることになる。本実施形態では、信号ドライバにおいて電圧レベル数をできるだけ少なくするために、仮想電極の概念を用いて、３ライン同時選択のＭＬＳを２値の電圧レベルで駆動し、かつ４ライン同時選択のＭＬＳと同等のコントラストを実現することができる。より具体的には、本実施形態における信号ドライバでは、同時選択する３ラインの走査電極の走査パターンと該走査パターンに対応した仮想電極のダミーの走査パターンとを用いて、当該走査電極に対応する３ラインの表示パターンと該表示パターンに対応したダミーの表示パターン（ダミーパターン）とに対して、４ライン同時選択のＭＬＳと同様の演算を行った演算結果のうち３ライン分について信号電極に出力する。
【００４４】
以下では、このようなＭＬＳによる信号駆動を行う表示駆動回路としての信号ドライバについて説明する。
【００４５】
２．  信号ドライバ（表示駆動回路）
２．１  比較例における信号ドライバ
本実施形態における信号ドライバの特徴を説明するために、まず比較例を挙げて説明する。
【００４６】
図２に、ＭＬＳで表示駆動を行う信号ドライバのレイアウト配置の一部を模式的に示す。
【００４７】
信号ドライバは、信号電極の配列方向に、各信号電極に接続するための出力パッド２０が配置される。出力パッド間には、出力パッドピッチＬが規定される。信号ドライバは、信号電極ごとに（１セグメント単位に）、表示データＲＡＭ２２、ラッチ回路２４、ＭＬＳ用信号変換回路２６及び信号電極駆動回路２８を含む。信号ドライバは、信号電極ごとに階調データに対応した駆動電圧を生成し、対応する出力パッドに供給する。このため、表示データＲＡＭ２２、ラッチ回路２４、ＭＬＳ用信号変換回路２６及び信号電極駆動回路２８は、出力パッドピッチＬ内に収まるようにレイアウト配置される。
【００４８】
表示データＲＡＭ２２から読み出された階調データは、ラッチ回路２４でラッチされる。ラッチされた階調データは、ＭＬＳ用信号変換回路２６においてＭＬＳ演算結果に変換される。信号電極駆動回路２８は、当該ＭＬＳ演算結果に基づいて、対応する出力パッド２０に電圧を供給する。
【００４９】
このように、ＭＬＳで信号駆動を行う信号ドライバは、ＭＬＳ演算結果を用いるため、複数ラインの階調データを読み出す必要がある。
【００５０】
図３に、比較例としての信号ドライバの構成の要部の一例を示す。
【００５１】
この比較例における信号ドライバ３０は、３ライン同時選択のＭＬＳにより表示駆動を行う。信号ドライバ３０は、１セグメント単位に、表示データＲＡＭ３２を有する。表示データＲＡＭ３２には、２ライン分の階調データを記憶するためのメモリセル群が、出力パッドの配列方向に配置されている。例えば、階調データがｐ（ｐは、自然数）ビットとすると、出力パッドピッチＬ内に２ｐ個のメモリセルが出力パッドの配列方向に配置される。このような２ｐ個のメモリセル群が、出力パッドの配列方向の直交方向に複数配列される。
【００５２】
メモリセルは、ワードラインＷＬによって特定されたメモリセルの記憶内容がビットラインＢＬ上に読み出されるようになっている。
【００５３】
２ライン分のライン（２ｉ−１）データ及びライン（２ｉ）データは、ワードラインＷＬｉ（ｉは自然数）により特定され、各ラインのデータの各ビットはビットラインＢＬｊ（１≦ｊ≦２ｐ、ｊは自然数）により特定される。すなわち、ワードラインＷＬｉは、ライン（２ｉ−１）データ及びライン（２ｉ）データの各メモリセルで共用されている。また、各信号電極に対応したライン（２ｉ−１）データ及びライン（２ｉ）データの各メモリセルでも共用されている。また、ビットラインＢＬｊは、各ラインの各メモリセルでビット単位で共用されている。このようなワードラインＷＬｉは、ワードライン制御回路３４によって制御される。ワードライン制御回路３４は、各信号電極ごとに設けられた表示データＲＡＭ全体のメモリセルのワードラインを制御する。一方、ビットラインＢＬｊは、ビットライン制御回路３６によって制御される。ビットライン制御回路３６は、各信号電極ごとに設けられた表示データＲＡＭ全体のメモリセルのビットラインを制御する。
【００５４】
例えばビットライン制御回路３６によって各ビットラインをプリチャージし、その後ワードライン制御回路３４によって、ワードラインＷＬ１、ＷＬ２、・・・のいずれかを活性化することで、各ビットライン上にメモリセルからの読み出しデータを読み出すことができる。こうすることで、２ライン（２ｐビット）分の階調データが、一度の読み出し動作で読み出される。
【００５５】
ラッチ回路３８は、４ライン分の階調データを保持する第１〜第４のラッチ回路４０−１〜４０−４を含む。第１〜第４のラッチ回路４０−１〜４０−４に保持された階調データのうち、連続する３ライン分の階調データと該諧調データに対応するダミーの表示パターンとを用いて、４ライン同時選択のＭＬＳの演算結果が生成される。
【００５６】
表示データＲＡＭ３２から読み出された奇数ラインのラインデータ（階調データ）は、第１又は第３のラッチ回路４０−１、４０−３に保持される。表示データＲＡＭ３２から読み出された偶数ラインのラインデータ（階調データ）は、第２又は第４のラッチ回路４０−２、４０−４に保持される。
【００５７】
図４（Ａ）、（Ｂ）に、図３に示す信号ドライバにおいて、３ライン同時選択のＭＬＳを行う場合の読み出し動作について説明するための図を示す。
【００５８】
１回目の読み出し動作では、図４（Ａ）に示すようにライン１データ及び第２データが表示データＲＡＭ３２から読み出され、第１及び第２のラッチ回路４０−１、４０−２に保持される。２回目の読み出し動作では、図４（Ｂ）に示すようにライン３データ及びライン４データが表示データＲＡＭ３２から読み出され、第３及び第４のラッチ回路４０−３、４０−４に保持される。
【００５９】
その後、第１〜第３のラッチ回路４０−１〜４０−３に保持されたライン１データ〜ライン３データである、連続する３ライン分データ４２が出力され、図示しないＭＬＳ用信号変換回路で４ライン同時選択のＭＬＳ演算結果の生成に用いられることになる。
【００６０】
しかしながら、第４のラッチ回路４０−４に保持されたライン４データ４４は、これに続くライン５データ以降のデータがない限り、ＭＬＳ演算結果の生成に用いることができない。そのため、図３に示す構成では、再び１回目の読み出し動作と同様の動作を行って、ライン３データ及びライン４データを読み出して第１及び第２のラッチ回路４０−１、４０−２に保持する。そして、２回目の読み出し動作でライン５データ及びライン６データを読み出して第３及び第４のラッチ回路４０−３、４０−４に保持する。この場合、ライン４データは２度読み出すことになるため、余分な読み出し動作が必要となるばかりでなく、余分な読み出し動作に伴う電力消費が増大してしまう。
【００６１】
出力パッドピッチＬ内に３ライン分の表示データを記憶する３ｐビット分のメモリセルが配置できる場合は、一度の読み出し動作によりＭＬＳ演算結果の生成に必要な３ライン分の階調データを用意することができるので問題ない。しかし、信号ドライバの製造プロセスや、液晶パネルの信号電極ピッチなどにより、３ｐビット分のメモリセルを当該出力パッドピッチＬ内に配置できない場合や、同時選択本数により複数回の読み出し動作を伴う場合には上述の問題が生じてしまう。
【００６２】
そこで本実施形態における信号ドライバは、以下のように構成する。
【００６３】
２．２  本実施形態における信号ドライバ（表示駆動回路）
図５に、本実施形態における信号ドライバの構成の要部の一例を示す。
【００６４】
ここでは、階調データのビット数ｐが「４」であるものとして説明するが、これに限定されるものではない。
【００６５】
本実施形態における信号ドライバ１４は、信号電極ごとに、階調データを記憶する表示データＲＡＭ（広義には、ＲＡＭ）５０、ラッチ回路５６、セレクタ回路６０、ＭＬＳ用信号変換回路６２、信号電極駆動回路６４、出力パッド６６を有しており、これら各部は出力パッドピッチＬ内に収まるように配置されている。
【００６６】
信号ドライバ１４は、３ライン同時選択のＭＬＳにより表示駆動を行う。信号ドライバ１４は、１セグメント単位に、表示データＲＡＭ５０を有するが、表示データＲＡＭ５０には、２ライン分の階調データを記憶するためのメモリセル群が、出力パッドの配列方向に配置される。そして、この２ライン分のメモリセル群が出力パッドの配列方向の直交方向に配列される。例えば、階調データが４（ｐ＝４）ビットとすると、出力パッドピッチＬ内に８個のメモリセルが出力パッドの配列方向に配置され、これら８個のメモリセルにより構成されるメモリセル群が出力パッドの配列方向の直交方向に複数配列される。
【００６７】
このような各メモリセルの出力パッドの配列方向の幅をｄとすると、出力パッドピッチＬが８ｄ以上、かつ１２ｄ以下となるように２ライン分の階調データを保持するメモリセル群が配置された場合には、４ビット階調（１６階調）表示を行うことができる。
【００６８】
メモリセルの構成は公知であるため説明を省略するが、ワードラインＷＬによって特定されたメモリセルの記憶内容がビットラインＢＬ上に読み出されるようになっている。
【００６９】
２ライン分のライン（２ｉ−１）データ及びライン（２ｉ）データは、ワードラインＷＬｉにより特定され、各ラインのデータの各ビットはビットラインＢＬｊ（１≦ｊ≦８（＝２ｐ））により特定される。すなわち、ワードラインＷＬｉは、ライン（２ｉ−１）データ及びライン（２ｉ）データの各メモリセルで共用されている。また、各信号電極に対応したライン（２ｉ−１）データ及びライン（２ｉ）データの各メモリセルでも共用されている。また、ビットラインＢＬｊは、各ラインの各メモリセルのビット単位で共用されている。このようなワードラインＷＬｉは、ワードライン制御回路５２によって制御される。ワードライン制御回路５２は、信号電極ごとに設けられた表示データＲＡＭ全体のメモリセルのワードラインを制御する。一方、ビットラインＢＬｊは、ビットライン制御回路５４によって制御される。ビットライン制御回路５４は、信号電極ごとに設けられた表示データＲＡＭ全体のメモリセルのビットラインを制御する。
【００７０】
例えばビットライン制御回路５４によってビットラインＢＬ１〜ＢＬ８をプリチャージし、その後ワードライン制御回路５２によって、ワードラインＷＬ１、ＷＬ２、・・・のいずれかを活性化することで、ビットラインＢＬ１〜ＢＬ８上に、奇数ラインのメモリセルからの読み出しデータＲＭＡ、偶数ラインのメモリセルからの読み出しデータＲＭＢを読み出すことができる。こうすることで、２ライン分の階調データ（８ビット）分が、一度の読み出し動作で読み出される。
【００７１】
ラッチ回路５６は、４ライン分の階調データを保持する第１〜第４のラッチ回路（保持回路）５８−１〜５８−４を含む。
【００７２】
表示データＲＡＭ５０から読み出された奇数ラインのラインデータ（階調データ）は、第１又は第３のラッチ回路５８−１、５８−３に保持される。表示データＲＡＭ５０から読み出された偶数ラインのラインデータ（階調データ）は、第２又は第４のラッチ回路５８−２、５８−４に保持される。
【００７３】
第１のラッチ回路５８−１は、第１のクロック信号に基づいて、奇数ラインの読み出しデータＲＭＡを保持する。第２のラッチ回路５８−２は、第２のクロック信号に基づいて、偶数ラインの読み出しデータＲＭＢを保持する。第３のラッチ回路５８−３は、第１のクロック信号に基づいて、奇数ラインの読み出しデータＲＭＡを保持する。第４のラッチ回路５８−４は、第２のクロック信号に基づいて、偶数ラインの読み出しデータＲＭＢを保持する。
【００７４】
第１〜第４のラッチ回路５８−１〜５８−４に保持された４ライン分の階調データは、セレクタ回路６０により、選択制御信号に基づいて、連続する３ライン分の階調データ（１２ビット）として選択出力される。
【００７５】
セレクタ回路６０により選択出力された３ライン分の階調データは、ＭＬＳ用信号変換回路６２によって、４ライン同時選択のＭＬＳ演算結果に変換される。なお、ＭＬＳ用信号変換回路６２は、４ライン同時選択のＭＬＳ演算を行って当該ＭＬＳ演算結果を求めるようにしてもよいが、本実施形態における信号ドライバ１４は、後述するようにビット単位にＭＬＳデコーダとしてのＲＯＭ（広義には、デコード回路）を設け、ＲＯＭによりＭＬＳ演算結果をデコード出力させることで、構成の簡素化を図る。そのため、第１のラッチ回路５８−１から出力される４ビットの階調データ（ＯＵＴＡ１、ＯＵＴＡ２、ＯＵＴＡ３、ＯＵＴＡ４）、第２のラッチ回路５８−２から出力される４ビットの階調データ（ＯＵＴＢ１、ＯＵＴＢ２、ＯＵＴＢ３、ＯＵＴＢ４）、第３のラッチ回路５８−３から出力される４ビットの階調データ（ＯＵＴＣ１、ＯＵＴＣ２、ＯＵＴＣ３、ＯＵＴＣ４）、第４のラッチ回路５８−４から出力される４ビットの階調データ（ＯＵＴＤ１、ＯＵＴＤ２、ＯＵＴＤ３、ＯＵＴＤ４）とすると、セレクタ回路６０は、各ビットについて、連続する３ライン分の階調ビットを選択出力する。例えば、セレクタ回路６０は、選択制御信号により、第１〜第３のラッチ回路５８−１〜５８−３に保持された階調データを選択する場合、連続する３ライン分の階調ビットＯＵＴＡ１〜ＯＵＴＣ１、ＯＵＴＡ２〜ＯＵＴＣ２、ＯＵＴＡ３〜ＯＵＴＣ３、ＯＵＴＡ４〜ＯＵＴＣ４を選択出力する。
【００７６】
ＭＬＳ用信号変換回路６２によって変換されたＭＬＳ演算結果は、信号電極駆動回路６４に供給される。信号電極駆動回路６４は、ＭＬＳ演算結果に基づく電圧を出力パッド６６に供給する。なお、パルス幅変調により階調表示を行う場合、ＭＬＳ演算結果をパルス幅変調を行った後、信号電極駆動回路６４により出力パッド６６を駆動することができる。
【００７７】
図６（Ａ）、（Ｂ）、（Ｃ）に、本実施形態における信号ドライバにおいて、３ライン同時選択のＭＬＳを行う場合の読み出し動作について説明するための図を示す。
【００７８】
ここでは、ライン１データ（第１のラインの表示データ）〜ライン６データ（第６のラインの表示データ）は、連続する６ラインの表示データである。
【００７９】
１回目の読み出し動作では、図６（Ａ）に示すようにライン１データ（第１のラインの表示データ）及び第２データ（第２のラインの表示データ）が表示データＲＡＭ５０から読み出され、第１のクロック信号に基づき、第１及び第２のラッチ回路５８−１、５８−２に保持される。
【００８０】
２回目の読み出し動作では、図６（Ｂ）に示すようにライン３データ（第３のラインの表示データ）及びライン４データ（第４のラインの表示データ）が表示データＲＡＭ５０から読み出され、第２のクロック信号に基づき、第３及び第４のラッチ回路５８−３、５８−４に保持される。
【００８１】
その後、第１の期間で、セレクタ回路６０において、選択制御信号により、第１〜第３のラッチ回路５８−１〜５８−３に保持されたライン１データ〜ライン３データである連続する３ライン分データが出力される。当該３ライン分データは、ＭＬＳ用信号変換回路に入力される。
【００８２】
続いて、３回目の読み出し動作では、図６（Ｃ）に示すようにライン５データ（第５のラインの表示データ）及びライン６データ（第６のラインの表示データ）が表示データＲＡＭ５０から読み出され、第１のクロック信号に基づき、第１及び第２のラッチ回路５８−１、５８−２に保持される。
【００８３】
その後、第１の期間に続く第２の期間で、セレクタ回路６０において、選択制御信号により、第４、第１及び第２のラッチ回路５８−４、５８−１、５８−２に保持されたライン４データ〜ライン６データである連続する３ライン分データが出力される。当該３ライン分データは、ＭＬＳ用信号変換回路に入力される。
【００８４】
こうすることで、第１の期間で余ったライン４データを再度読み出すことなく、次の読み出しタイミングで読み出されたラインデータとともにＭＬＳ演算結果の生成に用いることができるようになる。したがって、非常に簡素な構成で、重複したＲＡＭの読み出し動作による消費電力の低減を図ることが可能となる。
【００８５】
以下では、このような信号ドライバの各部のうち、ラッチ回路５６及びセレクタ回路６０について具体的に説明する。
【００８６】
図７に、ラッチ回路５６の回路構成例を示す。
【００８７】
表示データＲＡＭ５０からは、奇数ラインの読み出しデータＲＭＡ１〜ＲＭＡ４（４ビット）と、偶数ラインの読み出しデータＲＭＢ１〜ＲＭＢ４（４ビット）とが入力されている。
【００８８】
第１のラッチ回路５８−１は、フリップフロップ（Ｆｌｉｐ−Ｆｌｏｐ：以下、ＦＦと略す。）回路７０−１〜７０−４を含む。第２のラッチ回路５８−２は、ＦＦ回路７２−１〜７２−４を含む。第３のラッチ回路５８−３は、ＦＦ回路７４−１〜７４−４を含む。第４のラッチ回路５８−４は、ＦＦ回路７６−１〜７６−４を含む。
【００８９】
ＦＦ回路７０−１〜７０−４、７２−１〜７２−４、７４−１〜７４−４、７６−１〜７６−４は、それぞれ同様の構成をなしている。例えばＦＦ回路７０−１は、反転データ端子ＸＤ、クロック端子Ｃ、反転クロック端子ＸＣ、データ出力端子Ｑ、反転データ出力端子ＸＱを有し、クロック端子Ｃに入力される信号の立ち下がりエッジ（反転クロック端子ＸＣに入力される信号の立ち上がりエッジ）における反転データ端子ＸＤに供給される信号の論理レベルを保持し、対応する論理レベルを有する出力信号をデータ端子Ｑ及び反転データ端子ＸＱから出力する。
【００９０】
第１のラッチ回路５８−１のＦＦ回路７０−１〜７０−４において、クロック端子Ｃには第１のクロック信号ＣＬＫ１が供給される。反転クロック端子ＸＣには第１のクロック信号ＣＬＫ１を反転した反転第１のクロック信号ＸＣＬＫ１が供給される。反転データ端子ＸＤには奇数ラインの読み出しデータＲＭＡ１〜ＲＭＡ４が供給される。ＦＦ回路７０−１〜７０−４の反転データ出力端子ＸＱからは階調ビットＯＵＴＡ１〜ＯＵＴＡ４が出力され、該階調ビットＯＵＴＡ１〜ＯＵＴＡ４はセレクタ回路６０に供給される。
【００９１】
第２のラッチ回路５８−２のＦＦ回路７２−１〜７２−４において、クロック端子Ｃには第１のクロック信号ＣＬＫ１が供給される。反転クロック端子ＸＣには第１のクロック信号ＣＬＫ１を反転した反転第１のクロック信号ＸＣＬＫ１が供給される。反転データ端子ＸＤには偶数ラインの読み出しデータＲＭＢ１〜ＲＭＢ４が供給される。ＦＦ回路７２−１〜７２−４の反転データ出力端子ＸＱからは階調ビットＯＵＴＢ１〜ＯＵＴＢ４が出力され、該諧調ビットＯＵＴＢ１〜ＯＵＴＢ４はセレクタ回路６０に供給される。
【００９２】
第３のラッチ回路５８−３のＦＦ回路７４−１〜７４−４において、クロック端子Ｃには第２のクロック信号ＣＬＫ２が供給される。反転クロック端子ＸＣには第２のクロック信号ＣＬＫ２を反転した反転第２のクロック信号ＸＣＬＫ２が供給される。反転データ端子ＸＤには奇数ラインの読み出しデータＲＭＡ１〜ＲＭＡ４が供給される。ＦＦ回路７４−１〜７４−４の反転データ出力端子ＸＱからは階調ビットＯＵＴＣ１〜ＯＵＴＣ４が出力され、該階調ビットＯＵＴＣ１〜ＯＵＴＣ４はセレクタ回路６０に供給される。
【００９３】
第４のラッチ回路５８−４のＦＦ回路７６−１〜７６−  ４において、クロック端子Ｃには第２のクロック信号ＣＬＫ２が供給される。反転クロック端子ＸＣには第２のクロック信号ＣＬＫ２を反転した反転第２のクロック信号ＸＣＬＫ２が供給される。反転データ端子ＸＤには偶数ラインの読み出しデータＲＭＢ１〜ＲＭＢ４が供給される。ＦＦ回路７６−１〜７６−４の反転データ出力端子ＸＱからは階調ビットＯＵＴＤ１〜ＯＵＴＤ４が出力され、該階調ビットＯＵＴＤ１〜ＯＵＴＤ４はセレクタ回路６０に供給される。
【００９４】
ここで、第２のクロック信号ＣＬＫ２は、第１のクロック信号ＣＬＫ１の立ち上がりエッジを基準に該第１のクロック信号ＣＬＫ１を分周して周波数を１／２倍にした信号とすることができる。この場合、第１及び第２のクロック信号ＣＬＫ１、ＣＬＫ２の立ち下がりエッジが重なることなく、簡素な構成でラッチ回路の保持タイミングを制御することができる。
【００９５】
図８に、セレクタ回路６０の回路構成例を示す。
【００９６】
セレクタ回路６０は、選択制御信号ＤＴＳＥＬによって制御される、４入力３出力選択回路７８−１〜７８−４を有する。
【００９７】
４入力３出力選択回路７８−１〜７８−４は、それぞれ同様の構成をなしている。例えば４入力３出力選択回路７８−  １は、図９に示す真理値表にしたがって動作する。すなわち、選択制御信号ＤＴＳＥＬの論理レベルが「Ｈ」のとき、出力信号ＯＵＴ１〜ＯＵＴ３は、入力信号ＩＮＡ〜ＩＮＤのうち入力信号ＩＮＤ、ＩＮＡ、ＩＮＢの順で出力される。また、選択制御信号ＤＴＳＥＬの論理レベルが「Ｌ」のとき、出力信号ＯＵＴ１〜ＯＵＴ３は、入力信号ＩＮＡ〜ＩＮＤのうち入力信号ＩＮＡ、ＩＮＢ、ＩＮＣの順で出力される。
【００９８】
図１０に、４入力３出力選択回路７８−１の構成例を示す。
【００９９】
４入力３出力選択回路７８−１は、さらに２入力１出力選択回路８０−１、８０−２、８０−３を含む。２入力１出力選択回路８０−１〜８０−３は、同様の構成をなしている。例えば２入力１出力選択回路８０−１は、切換信号ＳＥＬに基づいて、データ入力信号Ｓｉｎ１、Ｓｉｎ２のいずれか一方をデータ出力信号ＳＯとして出力する。より具体的には、切換信号ＳＥＬの論理レベルが「Ｈ」のときデータ入力信号Ｓｉｎ２を、切換信号ＳＥＬの論理レベルが「Ｌ」のときデータ入力信号Ｓｉｎ１を、それぞれデータ出力信号ＳＯとして出力する。
【０１００】
２入力１出力選択回路８０−１は、入力信号Ｓｉｎ１として入力信号ＩＮＡ、入力信号Ｓｉｎ２として入力信号ＩＮＤが入力され、出力信号ＳＯとして出力信号ＯＵＴ１が出力される。２入力１出力選択回路８０−２は、入力信号Ｓｉｎ１として入力信号ＩＮＢ、入力信号Ｓｉｎ２として入力信号ＩＮＡが入力され、出力信号ＳＯとして出力信号ＯＵＴ２が出力される。２入力１出力選択回路８０−３は、入力信号Ｓｉｎ１として入力信号ＩＮＣ、入力信号Ｓｉｎ２として入力信号ＩＮＢが入力され、出力信号ＳＯとして出力信号ＯＵＴ３が出力される。２入力１出力選択回路８０−１〜８０−３は、切換信号ＳＥＬとして選択制御信号ＤＴＳＥＬが入力される。
【０１０１】
このように構成することにより、４入力３出力選択回路７８−１は、図９に示した真理値表の機能を果たすことができる。
【０１０２】
図８ではこのような４入力３出力選択回路７８−１〜７８−４を有するセレクタ回路６０において、ラッチ回路５６からの階調ビットＯＵＴＡ１〜ＯＵＴＡ４は、入力信号ＩＮＡ１〜ＩＮＡ４として入力される。同様に階調ビットＯＵＴＢ１〜ＯＵＴＢ４は入力信号ＩＮＢ１〜ＩＮＢ４、階調ビットＯＵＴＣ１〜ＯＵＴＣ４は入力信号ＩＮＣ１〜ＩＮＣ４、階調ビットＯＵＴＤ１〜ＯＵＴＤ４は入力信号ＩＮＤ１〜ＩＮＤ４として入力される。
【０１０３】
入力信号ＩＮＡ１、ＩＮＢ１、ＩＮＣ１、ＩＮＤ１は４入力３出力選択回路７８−１に入力され、４入力３出力選択回路７８−１からは出力信号Ｄ１１〜Ｄ１３が出力される。出力信号Ｄ１１〜Ｄ１３は、ＭＬＳ用信号変換回路６２に供給される。
【０１０４】
入力信号ＩＮＡ２、ＩＮＢ２、ＩＮＣ２、ＩＮＤ２は４入力３出力選択回路７８−２に入力され、４入力３出力選択回路７８−２からは出力信号Ｄ２１〜Ｄ２３が出力される。出力信号Ｄ２１〜Ｄ２３は、ＭＬＳ用信号変換回路６２に供給される。
【０１０５】
入力信号ＩＮＡ３、ＩＮＢ３、ＩＮＣ３、ＩＮＤ３は４入力３出力選択回路７８−３に入力され、４入力３出力選択回路７８−３からは出力信号Ｄ３１〜Ｄ３３が出力される。出力信号Ｄ３１〜Ｄ３３は、ＭＬＳ用信号変換回路６２に供給される。
【０１０６】
入力信号ＩＮＡ４、ＩＮＢ４、ＩＮＣ４、ＩＮＤ４は４入力３出力選択回路７８−４に入力され、４入力３出力選択回路７８−４からは出力信号Ｄ４１〜Ｄ４３が出力される。出力信号Ｄ４１〜Ｄ４３は、ＭＬＳ用信号変換回路６２に供給される。
【０１０７】
このような構成により、セレクタ回路６０は、選択制御信号ＤＴＳＥＬに基づき、ラッチ回路５６に保持された階調データのうち連続する３ライン分の階調データを選択出力させることができる。また、セレクタ回路６０では、階調データのビット単位で選択出力することができる。
【０１０８】
図１１に、図５に示す信号ドライバの動作を表すタイミングチャートの一例を示す。
【０１０９】
ここでは、表示データＲＡＭ５０からラインデータ（階調データ）が読み出され、セレクタ回路６０により、連続する３ライン分の階調データが選択出力されるまでの動作例を示している。
【０１１０】
ＲＡＭ読み出し信号ＲＡＭＲＥＡＤは、表示データＲＡＭ５０の読み出し制御信号であり、図示しないＲＡＭ制御回路によって生成されるようになっている。ＲＡＭ読み出し信号ＲＡＭＲＥＡＤは、プリチャージ信号でもあり、ＲＡＭ読み出し信号ＲＡＭＲＥＡＤの論理レベルが「Ｈ」のときビットラインをプリチャージし、論理レベル「Ｌ」のときに、ワードラインが活性化されたメモリセルの保持データが当該ビットラインにのる。
【０１１１】
読み出しデータＲＭＡ１〜ＲＭＡ４は、表示データＲＡＭ５０の奇数ラインの読み出しデータの各ビットを示し、図７に示すラッチ回路５６に入力される。読み出しデータＲＭＢ１〜ＲＭＢ４は、表示データＲＡＭ５０の偶数ラインの読み出しデータの各ビットを示し、図７に示すラッチ回路５６に入力される。
【０１１２】
第１及び第２のクロック信号ＣＬＫ１、ＣＬＫ２は、図７に示す第１〜第４のラッチ回路５８−１〜５８−４に入力される。
【０１１３】
階調ビットＯＵＴＡ１〜ＯＵＴＡ４は、図７に示す第１のラッチ回路５８−１のラッチ出力である。階調ビットＯＵＴＢ１〜ＯＵＴＢ４は、図７に示す第２のラッチ回路５８−２のラッチ出力である。階調ビットＯＵＴＣ１〜ＯＵＴＣ４は、図７に示す第１のラッチ回路５８−３のラッチ出力である。階調ビットＯＵＴＤ１〜ＯＵＴＤ４は、図７に示す第１のラッチ回路５８−４のラッチ出力である。
【０１１４】
選択制御信号ＤＴＳＥＬは、セレクタ回路６０の選択制御を行う信号である。
【０１１５】
出力信号Ｄ１１〜Ｄ４１、Ｄ１２〜Ｄ４２、Ｄ１３〜Ｄ４３は、図８に示すセレクタ回路６０で選択出力された信号である。より具体的には、出力信号Ｄ１１〜Ｄ１３は、４入力３出力選択回路７８−１により選択出力された信号である。出力信号Ｄ２１〜Ｄ２３は、４入力３出力選択回路７８−２により選択出力された信号である。出力信号Ｄ３１〜Ｄ３３は、４入力３出力選択回路７８−３により選択出力された信号である。出力信号Ｄ４１〜Ｄ４３は、４入力３出力選択回路７８−４により選択出力された信号である。
【０１１６】
ＲＡＭの読み出し動作は、ＲＡＭ読み出し信号ＲＡＭＲＥＡＤが論理レベル「Ｈ」から「Ｌ」に切り替わると、活性化されたワードラインに接続されたメモリセルの保持データが読み出しデータＲＭＡ１〜ＲＭＡ４、ＲＭＢ１〜ＲＭＢ４として読み出される。図５では、奇数ラインと偶数ラインの２ライン分の階調データが一度に読み出される。ＲＡＭの読み出し動作が行われるたびに、各ワードラインを順次活性化することにより各ラインの階調データを２ライン単位で順番に読み出すことができる。
【０１１７】
読み出しデータＲＭＡ１〜ＲＭＡ４、ＲＭＢ１〜ＲＭＢ４は、セレクタ回路６０において、第１のクロック信号ＣＬＫ１の立ち下がりでラッチされる（Ｔ１）。したがって、第１及び第２のラッチ回路５８−１、５８−２から出力される階調ビットＯＵＴＡ１〜ＯＵＴＡ４、ＯＵＴＢ１〜ＯＵＴＢ４は、ライン１データとライン２データである。
【０１１８】
このとき、選択制御信号ＤＴＳＥＬは論理レベル「Ｌ」であるため、セレクタ回路６０において、入力信号ＩＮＡ１〜ＩＮＡ４、ＩＮＢ１〜ＩＮＢ４の信号がそのまま出力される。したがって、セレクタ回路６０は、ライン１データとライン２データとを出力する（Ｔ２）。
【０１１９】
続いて表示データＲＡＭから読み出された読み出しデータＲＭＡ１〜ＲＭＡ４、ＲＭＢ１〜ＲＭＢ４は、ライン３データとライン４データである（Ｔ３）。ライン３データとライン４データは、セレクタ回路６０において、第２のクロック信号ＣＬＫ２の立ち下がりでラッチされる（Ｔ４）。したがって、第３及び第４のラッチ回路５８−３、５８−４から出力される階調ビットＯＵＴＣ１〜ＯＵＴＣ４、ＯＵＴＤ１〜ＯＵＴＤ４は、ライン３データとライン４データである。
【０１２０】
このとき、選択制御信号ＤＴＳＥＬは論理レベル「Ｌ」であるため、セレクタ回路６０において、入力信号ＩＮＣ１〜ＩＮＣ４の信号がそのまま出力される。したがって、セレクタ回路６０は、第１のクロック信号ＣＬＫ１の立ち下がりでラッチされたライン１データとライン２データとともに、ライン３データを出力する（Ｔ４、第１の期間）。
【０１２１】
続いて、表示データＲＡＭから読み出された読み出しデータＲＭＡ１〜ＲＭＡ４、ＲＭＢ１〜ＲＭＢ４は、ライン５データとライン６データである（Ｔ５）。ライン５データとライン６データは、セレクタ回路６０において、第１のクロック信号ＣＬＫ１の立ち下がりでラッチされる（Ｔ６）。したがって、第１及び第２のラッチ回路５８−１、５８−２から出力される階調ビットＯＵＴＡ１〜ＯＵＴＡ４、ＯＵＴＢ１〜ＯＵＴＢ４は、ライン５データとライン６データである。
【０１２２】
このとき、選択制御信号ＤＴＳＥＬは論理レベル「Ｈ」であるため、セレクタ回路６０において、入力信号ＩＮＡ１〜ＩＮＡ４、ＩＮＢ１〜ＩＮＢ４、ＩＮＣ１〜ＩＮＣ４、ＩＮＤ１〜ＩＮＤ４が、入力信号ＩＮＤ１〜ＩＮＤ４、ＩＮＡ１〜ＩＮＡ４、ＩＮＢ１〜ＩＮＢ４の順に出力される。したがって、セレクタ回路６０は、第２のクロック信号ＣＬＫ２の立ち下がりでラッチされたライン４データとともに、ライン５データ及びライン６データを出力する（Ｔ７、第２の期間）。
【０１２３】
そして、続いて表示データＲＡＭから読み出された読み出しデータＲＭＡ１〜ＲＭＡ４、ＲＭＢ１〜ＲＭＢ４は、ライン７データとライン８データである（Ｔ８）。ライン７データとライン８データは、セレクタ回路６０において、第１のクロック信号ＣＬＫ１の立ち下がりでラッチされる（Ｔ９）。したがって、第１及び第２のラッチ回路５８−１、５８−２から出力される階調ビットＯＵＴＡ１〜ＯＵＴＡ４、ＯＵＴＢ１〜ＯＵＴＢ４は、ライン７データとライン８データである。
【０１２４】
このとき、選択制御信号ＤＴＳＥＬは論理レベル「Ｌ」であるため、セレクタ回路６０において、入力信号ＩＮＡ１〜ＩＮＡ４、ＩＮＢ１〜ＩＮＢ４、ＩＮＣ１〜ＩＮＣ４、ＩＮＤ１〜ＩＮＤ４が、そのままの順に出力される。したがって、セレクタ回路６０は、ライン７データ及びライン８データを出力する（Ｔ１０）。
【０１２５】
これ以降、上述の動作を繰り返すことで、表示データＲＡＭ５０から階調データが２ライン単位で読み出される場合に、セレクタ回路６０は、連続する３ライン分の階調データを出力することができる。これにより、３ライン同時選択のＭＬＳの演算結果の生成に必要な３ライン分の階調データの読み出しの無駄を省き、無駄な読み出し動作の省略に伴う消費電力を削減することができる。しかも、第１のクロック信号ＣＬＫ１と、該第１のクロック信号ＣＬＫ１の立ち上がりを基準に分周した第２のクロック信号ＣＬＫ２とを用いるようにしたので、非常に簡素な構成でラッチ制御を行うことができる。
【０１２６】
なお、同時選択数に限定されるものではなく、ｍ（ｍは２以上の整数）ラインの走査電極を同時選択するマルチライン駆動法により、互いに交差する複数の走査電極及び複数の信号電極を有する表示パネルの信号電極を駆動する信号ドライバ（表示駆動回路）にも同様に適用することができる。この場合、表示パネルを駆動するための階調データ（表示データ）を記憶し、該階調データがｍラインより少ないｎ（ｎは自然数）ライン単位で読み出される表示データＲＡＭ（ＲＡＭ）と、表示データＲＡＭから読み出されたｑ（ｑは自然数、２ｎ≦ｑかつｍ＜ｑ）ライン分の階調データを保持する第１〜第ｑのラッチ回路と、第１〜第ｑのラッチ回路に保持された階調データの中から、連続するｍライン分の階調データを、所与の選択制御信号に基づいて選択出力するセレクタ回路と、セレクタ回路により選択出力されたｍライン分の階調データに基づく所与の演算結果を用いて、信号電極を駆動する信号電極駆動回路とを含んで構成することができる。
【０１２７】
すなわち、複数回の読み出し動作により、少なくとも２ｎライン分であって、同時選択数であるｍラインより少ないライン数のｑラインの階調データを保持し、上記した２ライン単位で読み出される３ライン同時選択のＭＬＳと同様にセレクタ回路を制御する。こうすることで、セレクタ回路は、連続するｍライン分の階調データを出力することができるので、ＲＡＭから無駄な読み出し動作を行う必要がなくなり、読み出し動作の省略に伴う消費電力を削減することができる。
【０１２８】
以下では、このような効率的な読み出し動作によって読み出された、連続する３ライン分の階調データに基づく３ライン同時選択のＭＬＳで表示駆動を行うためのＭＬＳ用信号変換回路を含む信号ドライバについて具体的に説明する。
【０１２９】
３．  信号ドライバ
信号ドライバ１４は、仮想電極の概念を用いて信号電極の駆動に必要な電圧レベルを２値化し、３ライン同時選択のＭＬＳにより４ライン同時選択のＭＬＳと同等のコントラストで液晶パネルを駆動することができる。また、信号ドライバ１４は、複雑な４ライン同時選択のＭＬＳ演算をその都度行うことなく、あらかじめ求めておいたＭＬＳ演算結果からデコード出力させることで、回路規模を大幅に簡素化させることができる。より具体的には、同時選択される走査電極３ライン分の走査パターンと該走査パターンに対応するダミーの走査パターンとの組み合わせにより規定される直交関数を用いて、３ライン分の表示パターンと該表示パターンに対応するダミーの表示パターンとに対して予めＭＬＳ演算を行っておく。そして、このＭＬＳ演算結果を、フィールド信号に応じてデコード出力させるデコード回路を設ける。このようにすれば、デコード回路を、階調データのビットごとに設けることができ、従来のような複雑なＭＬＳ演算回路が不要となる。
【０１３０】
以下では、上述のように同時選択される３ラインの走査パターンと、該走査パターンに対応した３ライン分の表示パターンにより４ライン同時選択ＭＬＳのＭＬＳ演算結果をデコード出力するＭＬＳデコーダ（広義には、デコード回路、図５ではＭＬＳ用信号変換回路）について説明する。このＭＬＳデコーダは、信号ドライバ１４に含まれる。
【０１３１】
３．１  ＭＬＳデコーダ
図１２に、ＭＬＳデコーダを含む信号ドライバの構成の要部を示す。
【０１３２】
ここでは、信号ドライバ１４は、信号電極を駆動するものとし、１信号電極（セグメント）単位の構成を示している。また階調データのビット数ｐが「４」（２４＝１６階調）であるものとする。
【０１３３】
ＭＬＳデコーダは、階調データのビットごとに設けられた１又は複数の読み出し専用回路（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：以下、ＲＯＭと略す。）により構成することができ、４ビットの階調データの場合４つのＲＯＭにより構成することができる。
【０１３４】
信号ドライバ１４は、階調データのビット単位に、ＭＬＳデコーダとしてのＲＯＭ（広義には、第１〜第４（ｐ）のデコード回路）３００、３０２、３０４、３０６を含む。ＲＯＭ３００、３０２、３０４、３０６は、同時選択される３ラインの走査電極の走査パターンに対応した表示パターンがビット単位で供給されている。したがって、第ｒ（１≦ｒ≦ｐ、ｒは自然数）のデコード回路は、同時選択される３ライン分の走査電極の走査パターンに対応した階調データの第ｒビットが、３ライン分入力される。より具体的には、４ビットの階調データが第１〜第４ビットからなるものとすると、ＲＯＭ３００には、３ライン分の表示パターンに対応した階調データの第１ビット（１Ｌ１ｂ〜３Ｌ１ｂの計３ビット）が供給されている。ＲＯＭ３０２には、３ライン分の表示パターンに対応した階調データの第２ビット（１Ｌ２ｂ〜３Ｌ２ｂの計３ビット）が供給されている。ＲＯＭ３０４には、３ライン分の表示パターンに対応した階調データの第３ビット（１Ｌ３ｂ〜３Ｌ３ｂの計３ビット）が供給されている。ＲＯＭ３０６には、３ライン分の表示パターンに対応した階調データの第４ビット（１Ｌ４ｂ〜３Ｌ４ｂの計３ビット）が供給されている。ＲＯＭ３００、３０２、３０４、３０６は、フィールド信号ｆ１〜ｆ４に応じて、フィールド単位で求められたＭＬＳ演算結果を用いて、２値化された信号（デコード出力信号）を出力する。
【０１３５】
信号ドライバ１４は、ＲＯＭ３００、３０２、３０４、３０６に供給する各４ビットで３ライン分の階調データを、表示データＲＡＭ５０から読み出す。表示データＲＡＭ５０からは、図５〜図１１に示したように、連続する３ライン分の階調データが読み出される。そのため、表示データＲＡＭ５０から読み出された奇数ラインと偶数ラインの階調データは、読み出しデータＲＭＡ、ＲＭＢとしてラッチ回路５６に供給される。
【０１３６】
ラッチ回路５６は、図７に示したように、第１及び第２のクロック信号ＣＬＫ１、ＣＬＫ２で読み出しデータをラッチする。ラッチされた読み出しデータは、セレクタ回路６０で連続する３ライン分の階調データが選択出力される。このときセレクタ回路６０は、上述のＲＯＭによるデコード出力を行うために、各ラインのビット単位で出力する。
【０１３７】
信号ドライバ１４は、ＲＯＭ３００、３０２、３０４、３０６からビット単位で出力されたデコード結果を保持するラインメモリ３１６を含むことができる。ラインメモリ３１６は、第３のクロック信号ＣＬＫ３に基づいてデコード結果をラッチする。
【０１３８】
ＲＯＭ３００、３０２、３０４、３０６からデコード出力されたＭＬＳ演算結果は、パルス幅変調が行われて信号電極に出力される。図１２では、ＲＯＭ３００、３０２、３０４、３０６からデコード出力されたＭＬＳ演算結果を、ラインメモリ３１６で一旦ラッチした後、パルス幅変調（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ：以下、ＰＷＭと略す。）信号変換回路３１８によりパルス幅変調を行う。
【０１３９】
ＰＷＭ信号変換回路３１８は、ラインメモリ３１６でラッチされたＭＬＳ演算結果に応じたパルス幅のＰＷＭ信号を生成し、該ＰＷＭ信号を信号電極ごとに設けられた信号電極駆動回路（図示せず）に対し出力する。このようなＰＷＭ信号変換回路３１８としては、例えばパルス幅刻み用のクロックによりカウントアップされるカウント値と、デコード出力されたＭＬＳ演算結果との一致検出結果に基づいて一致検出結果の信号レベルを変化させることで、ＭＬＳ演算結果に応じたパルス幅のＰＷＭ信号を出力させるように構成することができる。
【０１４０】
このようなＰＷＭ信号に基づき、信号電極駆動回路は、対応する信号電極を駆動する。
【０１４１】
なお、階調データのビット数やＭＬＳ演算結果のビット数に限定されるものではなく、上述したビット数以外のビット数についても同様に構成することができる。
【０１４２】
以下では、このようなＭＬＳデコーダについて、具体的に説明する。
【０１４３】
３．１．１  ３ライン同時選択のＭＬＳ
本実施形態では、同時選択される３ラインの走査電極の走査パターンについて、ダミーの走査電極（仮想電極）の概念を採用し、４ライン分の走査電極の走査パターンによる４ライン同時選択のＭＬＳ演算結果を用いて信号電極に出力する。
【０１４４】
図１３に、走査電極に出力される走査パターンの一例を示す。
【０１４５】
同時選択される３ラインの走査電極に出力される走査パターンを、コモン波形（走査電極駆動波形、ＣＯＭ波形）として、フィールド毎に示している。走査ドライバは、フィールドごとに、センター電圧レベルＶＣを基準に同一振幅（＝Ｖｙ）で極性が異なる電圧レベルＶ３（＝ＶＣ＋Ｖｙ）、ＭＶ３（＝ＶＣ−Ｖｙ）のいずれかを走査電極に出力する。
【０１４６】
ここで、電圧レベルＶ３を「１」、電圧レベルＭＶ３を「−１」とする。同時選択される各走査電極について１ｆ（フィールド）〜３ｆのいずれかで「−１」となっている場合、ダミーの走査電極（ダミーライン）には４ｆで「−１」となるように走査パターンを規定する。
【０１４７】
走査ドライバ１６は、図１４に示したように、２ビットのフィールド設定信号Ｆ１、Ｆ２で表される４状態に対応したフィールド信号ｆ１〜ｆ４に基づき、各走査電極に「１」に対応した電圧レベルＶ３又は「−１」に対応した電圧レベルＭＶ３を供給することで、図１３に示す各走査パターンを走査電極に出力することができる。
【０１４８】
同時選択される３ラインの走査電極に供給される走査パターンは、各ラインにおける１ｆ〜４ｆの走査パターンを各行の要素とすることで、図１３に示すように４次の直交関数として表すことができる。この直交関数は、フィールド毎に、同時選択される３本の走査電極の走査パターン３７０と、該走査パターン３７０に対応する仮想走査電極（ダミーライン）の走査パターン３７２とにより規定される。これにより、第４行には、ダミーの走査電極の走査パターン３７４が表される。なお、走査電極の同時選択数がｓ（ｓは任意の整数）本の場合も同様に直交関数を表すことができる。
【０１４９】
次に、このような走査パターンによる４ライン同時選択のＭＬＳの場合のセグメント波形を考える。
【０１５０】
図１５（Ａ）〜（Ｈ）及び図１６（Ａ）〜（Ｈ）に、４ライン同時選択のＭＬＳを行う場合のセグメント波形を模式的に示す。
【０１５１】
ここでは、上述の走査パターンに対応する全表示パターンについて、それぞれセグメント波形を示している。
【０１５２】
４ライン同時選択のＭＬＳの場合、一般に信号電極の駆動に必要な電圧レベル数が「５」となる。各フィールドの電圧レベルを、「−２」、「−１」、「０」、「１」、「２」で表し、各電圧レベルをＶ２、Ｖ１、ＶＣ、ＭＶ１、ＭＶ２とする。ここで、走査ドライバと共用可能な共通電圧レベルＶＣを「０」、電圧レベルＶ２を「２」、電圧レベルＶ１を「１」、電圧レベルＭＶ１を「−１」、電圧レベルＭＶ２を「−２」とする。また、５値の電圧レベルＶ２、Ｖ１、ＶＣ、ＭＶ１、ＭＶ２は、以下の関係式が成り立つものとする。
【０１５３】
Ｖ２＝ＶＣ＋２Ｖｘ      ・・・（１）
Ｖ１＝ＶＣ＋  Ｖｘ      ・・・（２）
ＭＶ１＝ＶＣ−  Ｖｘ      ・・・（３）
ＭＶ２＝ＶＣ−２Ｖｘ      ・・・（４）
この場合において、各表示パターンについて、各ライン及び各フィールドごとに、液晶層へ印加される電圧を示す。液晶層へ印加される電圧は、走査電極の電圧レベルと信号電極の電圧レベルとの差である。したがって、例えば図１５（Ｄ）に示す表示パターン（０，０，１，１）の場合、１ライン目の１ｆにおいて、図１３に示すように走査電極は電圧レベルＶ３、当該信号電極は電圧レベルＭＶ１であるため、液晶層への印加電圧は（Ｖ３−ＭＶ１）（＝ＶＣ＋Ｖｙ−（ＶＣ−Ｖｘ）＝Ｖｙ＋Ｖｘ）となる。同様に、１ライン目の２ｆにおいて、走査電極は電圧レベルＶ３、当該信号電極は電圧レベルＶ１であるため、同様に液晶層への印加電圧はＶｙ−Ｖｘとなる。また、例えば図１６（Ｆ）に示す表示パターン（１，１，０，１）の場合、１ライン目の１ｆにおいて、液晶層への印加電圧はＶＣとなる。また１ライン目の２ｆにおいて、液晶層への印加電圧はＶｙ＋２Ｖｘとなる。
【０１５４】
また各ラインについて、選択期間のみを考慮した液晶層への印加電圧の実効値に対応した評価値を示す。この評価値は、各ラインについて、各フィールドの印加電圧を２乗したものの合計である。結果的に、評価値はＶｏｆｆ２若しくはＶｏｎ２で表される２値であることがわかる。
【０１５５】
そこで、図１５（Ａ）〜（Ｈ）及び図１６（Ａ）〜（Ｈ）に示す各表示パターンに着目すると、表示パターンの１ライン〜３ラインが同じパターンのものが２つずつある。例えば図１５（Ａ）に示す表示パターンと、図１５（Ｂ）に示す表示パターンとは、１ライン〜３ラインが同じである。さらに、図１５（Ｃ）と図１５（Ｄ）、図１５（Ｅ）と図１５（Ｆ）、・・・、図１６（Ａ）と図１６（Ｂ）、・・・、図１６（Ｇ）と図１６（Ｈ）も同様である。例えば図１５（Ａ）と図１５（Ｂ）とを比較すると、その評価値は１ライン〜３ラインが同じで、４ラインのみが異なる。これは、図１５（Ｃ）と図１５（Ｄ）、図１５（Ｅ）と図１５（Ｆ）、・・・、図１６（Ａ）と図１６（Ｂ）、・・・、図１６（Ｇ）と図１６（Ｈ）も同様である。
【０１５６】
各組み合わせについては、セグメント波形が電圧レベルＶ１、ＭＶ１の２値のみを用いるものが１つずつある。したがって、これらを選択すると、表示パターン（０，０，０，０）（図１５（Ａ））、（０，０，１，１）（図１５（Ｄ））、（０，１，０，１）（図１５（Ｆ））、（０，１，１，０）（図１５（Ｇ））、（１，０，０，１）（図１６（Ｂ））、（１，０，１，０）（図１６（Ｃ））、（１，１，０，０）（図１６（Ｅ））、（１，１，１，１）（図１６（Ｈ））の計８パターンとなる。すなわち、これら８パターンにより、１ライン〜３ラインについて４ライン同時選択のＭＬＳと同等のコントラストを実現し、かつ各表示パターンに対応したセグメント波形の電圧レベルを２値で表現することができることになる。
【０１５７】
３．１．２  デコード
図１７（Ａ）〜（Ｈ）に、本実施形態における３ライン同時選択のＭＬＳによるセグメント波形を模式的に示す。
【０１５８】
各表示パターンは、図１５（Ａ）〜（Ｈ）及び図１６（Ａ）〜（Ｈ）の中から、上述したように選び出されたセグメント波形である。
【０１５９】
３ライン同時選択のＭＬＳによりこのようなセグメント波形を出力させる場合、まず１ライン〜３ラインの表示パターンに対し、これに対応する４ラインの表示パターンをダミーの表示パターン（ダミーパターン）として決める。例えば図１７（Ａ）〜（Ｈ）では、各ラインの表示パターンの「１」の数が偶数個（０個、２個、４個）のいずれかになるようにダミーパターンを選択すればよい。
【０１６０】
そして、計４ライン分の表示パターンに対して、図１３に示す直交関数を用いた４ライン同時選択のＭＬＳと同様のＭＬＳ演算を行うことにより、図１７（Ａ）〜（Ｈ）に示すように電圧レベルが２値化されたセグメント波形に対応したＭＬＳ演算結果を得ることができる。したがって、得られたＭＬＳ演算結果を用いて、フィールドごとに電圧レベルＶ１又はＭＶ１を出力することで、電圧レベル数が「２」で、かつ４ライン同時選択のＭＬＳと同等のコントラストを実現することができる。
【０１６１】
図１８に、本実施形態における表示パターンとＭＬＳ演算結果との関係を示す。
【０１６２】
ここで、表示パターンは、オンを「−１」、オフを「１」に対応付けている。ダミーパターンは、「１」又は「−１」の個数が偶数（０，２，４）個になるように、「１」又は「−１」のいずれかを選択している。
【０１６３】
図１８に示すように、図１７（Ａ）〜（Ｈ）の計８パターンのみで、４ライン同時選択のＭＬＳによる各表示パターンを網羅することができる。したがって、図１８に示す各表示パターンについてＭＬＳ演算を行うと、４ライン同時選択のＭＬＳ演算結果を得ることができる。例えば、表示パターン４００について、該表示パターン４００に対応するダミーパターン４０２として、表示パターン４００及びダミーパターン４０２の各要素の「１」又は「−１」の個数が偶数（０，２，４）個になるように、「−１」が選ばれる。そして、表示パターン４００及びダミーパターン４０２に対し、図１３に示す直交関数に基づいて行列演算（ＭＬＳ演算、所与の演算）を行うとＭＬＳ演算結果（所与の演算の結果）４０４が得られる。ここで、ＭＬＳ演算結果４０４は、４ライン同時選択のＭＬＳ演算結果であり、しかもフィールドごとに「２」又は「−２」が得られる。「２」を電圧レベルＶ１、「−２」を電圧レベルＭＶ１に対応付けることで、図１７（Ｂ）に示すセグメント波形を表現することができる。
【０１６４】
以上より、フィールドごとにデコード出力するＭＬＳデコーダについては、以下に示す真理値表を得ることができる。
【０１６５】
図１９に、本実施形態におけるＭＬＳデコーダの真理値表の一例を示す。
【０１６６】
ここで、表示パターンＤ１〜Ｄ３において、「１」はオン、「０」はオフに対応する。デコード出力ＯＵＴは、「Ｈ」のとき電圧レベルＶ１、「Ｌ」のとき電圧レベルＭＶ１となる。１ｆは、フィールド信号ｆ１が論理レベル「Ｈ」となることにより規定される。２ｆは、フィールド信号ｆ２が論理レベル「Ｈ」となることにより規定される。３ｆは、フィールド信号ｆ３が論理レベル「Ｈ」となることにより規定される。４ｆは、フィールド信号ｆ４が論理レベル「Ｈ」となることにより規定される。
【０１６７】
Ｄ１は、同時選択される３ラインの走査電極の１ライン目の表示パターンを示す。Ｄ２は、同時選択される３ラインの走査電極の２ライン目の表示パターンを示す。Ｄ３は、同時選択される３ラインの走査電極の３ライン目の表示パターンを示す。
【０１６８】
この真理値表によれば、次のようなデコード機能を実現することができる。例えばフィールド信号ｆ１が「Ｈ」の場合、表示パターンＤ１〜Ｄ３が（１，０，０）のとき、図１８において表示パターン（オン（−１）、オフ（１）、オフ（１））に対応する「オン（−１）」のダミーパターン４１０を用いて、図１３に示す直交関数によるＭＬＳ演算結果４１２を得る。したがって、１ｆにおいては、図１８に示す電圧レベル「−２」に対応する電圧レベルＭＶ１を出力するように、デコード出力ＯＵＴに論理レベル「Ｌ」を出力する。
【０１６９】
なお、階調データのビット単位に同様のデコード機能を有するデコード回路を設けることで、階調表示を実現することができる。本実施形態では、ＲＯＭ３００、３０２、３０４、３０６は、それぞれ上述の真理値表にしたがってデコード出力する。
【０１７０】
このように、同時選択される３ラインの走査電極の走査パターンと該走査パターンに対応する３ラインの表示パターンとに基づいて、４ライン同時選択のＭＬＳ演算結果からフィールドに対応したデコード出力信号を出力するデコード回路を、ビット単位で設けるようにしている。したがって、仮想電極に対応したダミーの表示パターン等を生成することなく、３ライン同時選択のＭＬＳが可能となる。また３ライン同時選択のＭＬＳにおいて、信号電極の駆動に必要な電圧レベルを２値化することができ、かつ４ライン同時選択のＭＬＳと同等のコントラストを実現することができる。さらにＭＬＳ演算自体を行う必要がないので、構成を非常に簡素化することができる。
【０１７１】
３．２  パルス幅変調
上述したように本実施形態における信号ドライバは、ＲＯＭ３００、３０２、３０４、３０６からデコード出力されたＭＬＳ演算結果を、ラインメモリ３１６で一旦ラッチした後、パルス幅変調して信号電極に出力する。
【０１７２】
本実施形態では、デコード出力されたＭＬＳ演算結果の信号を、一致検出回路３１８を用いてパルス幅変調する。一致検出回路３１８は、デコード出力されたＭＬＳ演算結果の信号と、パルス幅刻み用のクロックによりカウントアップされるカウント値との一致検出結果に基づいて、パルス幅を変化させる。ＭＬＳ演算結果の信号は、ＰＷＭ変化点設定信号として一致検出回路３１８に供給される。
【０１７３】
図２０に、一致検出回路３１８の構成の一例を示す。
【０１７４】
一致検出回路３１８は、パルス幅刻み用のクロックＧＣＰによりカウントアップされるカウント値の各ビットＣＡ０〜ＣＡ３（ＣＡ０がＬＳＢ）と、ＭＬＳ演算結果の各ビットＧ１〜Ｇ４とが入力され、一致検出結果に基づいてＰＷＭ信号が変化する。
【０１７５】
一致検出回路３１８は、ソース端子に電源電圧レベルＶＣＣが接続されるｐ型ＭＯＳトランジスタ（広義には、スイッチ素子）５００を含む。ｐ型ＭＯＳトランジスタ５００は、ゲート電極にプリチャージ信号としてのリセット信号ＧＲＥＳが印加（供給）され、ドレイン端子に出力ノードＮＤが接続される。なお、リセット信号ＧＲＥＳは、例えば一水平走査期間に対応して変化するラッチパルスＬＰを用いることができる。
【０１７６】
一致検出回路３１８は、ソース端子に接地電圧レベルＧＮＤが接続されるｎ型ＭＯＳトランジスタ５０２を含む。ｎ型ＭＯＳトランジスタ５０２は、ゲート電極にリセット信号ＧＲＥＳが印加され、ドレイン端子にノードＮＤ１が接続される。
【０１７７】
出力ノードＮＤとノードＮＤ１との間に、直列接続された第１〜第４のｎ型ＭＯＳトランジスタ（Ｔｒｎ１〜Ｔｒｎ４）と、直列接続された第５〜第８のｎ型ＭＯＳトランジスタ（Ｔｒｎ５〜Ｔｒｎ８）とが挿入されている。Ｔｒｎ１のドレイン端子及びソース端子は、Ｔｒｎ５のドレイン端子及びソース端子に接続される。Ｔｒｎ２のドレイン端子及びソース端子は、Ｔｒｎ６のドレイン端子及びソース端子に接続される。Ｔｒｎ３のドレイン端子及びソース端子は、Ｔｒｎ７のドレイン端子及びソース端子に接続される。Ｔｒｎ４のドレイン端子及びソース端子は、Ｔｒｎ８のドレイン端子及びソース端子に接続される。
【０１７８】
Ｔｒｎ１〜Ｔｒｎ４のゲート電極には、カウント値の各ビットＣＡ０〜ＣＡ３の信号が印加される。Ｔｒｎ５〜Ｔｒｎ８のゲート電極には、ＭＬＳ演算結果（広義には、デコード出力信号）の各ビットＧ１〜Ｇ４が反転されて印加される。
【０１７９】
出力ノードＮＤには、ラッチ回路５０４が接続される。ラッチ回路５０４は、出力ノードＮＤの論理レベルに対応したＰＷＭ信号を出力する。
【０１８０】
図２１に、一致検出回路３１８のタイミングチャートの一例を示す。
【０１８１】
リセット信号ＧＲＥＳは、例えばフィールド周期で論理レベル「Ｌ」に変化するパルスである。リセット信号ＧＲＥＳの論理レベルが「Ｌ」のとき、ｐ型ＭＯＳトランジスタ５００を介して、出力ノードＮＤが電源電圧レベルＶＣＣとなって、ラッチ回路５０４で出力ノードＮＤの論理レベルが保持される。このとき、ＰＷＭ信号の論理レベルが「Ｈ」となる。また、ｎ型ＭＯＳトランジスタ５０２は、オフとなる。なお、図示しないカウンタは、リセット信号ＧＲＥＳにより、出力ノードＮＤがプリチャージされる期間に、リセットされてカウント値が「０」になるものとする。このカウンタは、クロックＧＣＰに同期して、４ビットのカウンタがカウントアップする。そのカウント値は、ＣＡ０〜ＣＡ３の各信号としてＴｒｎ１〜Ｔｒｎ４のゲート電極に印加される。
【０１８２】
リセット信号ＧＲＥＳの論理レベルが「Ｈ」となると、ｐ型ＭＯＳトランジスタ５００がオフとなり、ｎ型ＭＯＳトランジスタ５０２がオンとなる。したがって、ノードＮＤ１が接地電圧レベルとなる。一方、出力ノードＮＤは、論理レベル「Ｈ」の状態が保持されている。
【０１８３】
この状態で、Ｔｒｎ１とＴｒｎ５のいずれか一方がオン、かつＴｒｎ２とＴｒｎ６のいずれか一方がオン、かつＴｒｎ３とＴｒｎ７のいずれか一方がオン、かつＴｒｎ４とＴｒｎ８のいずれか一方がオンのとき、出力ノードＮＤとノードＮＤ１とが電気的に接続されることになる。
【０１８４】
ここで、例えば階調データが「８」（（Ｇ１，Ｇ２，Ｇ３，Ｇ４）＝（０，０，０，１））の場合、Ｔｒｎ５〜Ｔｒｎ７がオンとなって、Ｔｒｎ８のみがオフとなる。カウント値の各ビットＣＡ０〜ＣＡ３について、ＬＳＢ側がＣＡ０であるとすると、カウント値が「１」のとき（Ｔ１１）、ビットＣＡ１が「１」となるため、Ｔｒｎ１のみがオン、Ｔｒｎ２〜Ｔｒｎ４がオフとなる。カウント値が「２」になると（Ｔ１２）、ビットＣＡ２のみが「１」となるため、Ｔｒｎ２のみがオン、Ｔｒｎ１、Ｔｒｎ３、Ｔｒｎ４がオフとなる。このようにしてカウントアップされたビットＣＡ３が「１」になったとき（Ｔ１３）に初めて、Ｔｒｎ４がオンとなるため、出力ノードＮＤとノードＮＤ１とが電気的に接続される。すなわち、クロックＧＣＰが８個目で、出力ノードＮＤとノードＮＤ１とが電気的に接続される。これにより、出力ノードＮＤは接地電圧レベルとなり、ＰＷＭ信号が変化して論理レベル「Ｌ」となる（Ｔ１４）。これ以降、カウントアップが続いても、出力ノードＮＤがプリチャージされるまで、ラッチ回路５０４によりその状態が保持される。
【０１８５】
図２２（Ａ）〜（Ｆ）に、本実施形態の表示駆動回路における１６階調表示をＰＷＭで実現する場合のセグメント波形例を示す。
【０１８６】
ここで、表示パターンは、オンを「１」、オフを「０」として表す。また、セグメント波形については、「１」をＶ１、「−１」をＭＶ１として表す。
【０１８７】
例えば、図２２（Ｂ）に示す表示パターンについては、１ｆにおいてＭＬＳ演算結果が（１，１，−１，−１）（＝１２）となったときは、１２区分目でＰＷＭ信号の論理レベルが「Ｌ」に変化することを示している。また、図２２（Ｅ）において、４ｆにおいてＭＬＳ演算結果が（−１，−１，１，１）（＝３）のとき、３区分目でＰＷＭ信号の論理レベルが「Ｌ」に変化することを示している。
【０１８８】
このように一致検出回路３１８は、階調データの各ビットとカウンタアップされるカウント値の一致検出を行う。ここで一致検出は、両者の各ビットの一致を検出するのみならず、両者の各ビットが相補的な状態であるか否かを検出するようにしてもよく、一致検出回路３１８の構成は図２０に示したものに限定されるものではない。
【０１８９】
また上述したようにセグメント波形の電圧レベルが２値化されるので、セグメント波形の右寄せや左寄せといったシフトなどを容易に実現でき、液晶にＤＣ成分が印加されることによる劣化を防ぎ、かつクロストークの影響を容易に低減することができるようになる。
【０１９０】
４．  信号ドライバの詳細な構成例
次に、上述したＭＬＳデコーダ及び一致検出回路を含む信号ドライバの詳細な構成例について説明する。
【０１９１】
図２３に、信号ドライバの構成の詳細例を示す。
【０１９２】
ここでは、説明を簡略化するために、出力１ビット分に対応するブロック図のみを示す。
【０１９３】
上述したＭＬＳデコーダ及び一致検出回路を含む信号ドライバ６００は、例えば１フレーム分の階調データを記憶し、２ライン単位で読み出し可能なＲＡＭ６０２を含む。
【０１９４】
信号ドライバ６００は、ラッチ回路６０４を含む。ラッチ回路６０４は、階調データをＲＡＭ６０２に書き込むためのデータ取り込み回路としての機能とラインラッチとしての機能を有する。ラッチ回路６０４は、階調データ取り込み用のクロックＣＫ、階調データであるＤＡＴＡ、ラッチパルスＬＰが入力される。
【０１９５】
ＲＡＭ６０２については、アドレス制御回路６０６により、ラッチ回路６０４から出力される階調データの書き込み制御や、デコード回路への読み出し制御が行われる。
【０１９６】
ＲＡＭ６０２から読み出された階調データは、デコード回路６０８に供給される。デコード回路６０８は、例えば図１２に示した構成を採用することができる。この場合、デコード回路６０８は、図１２に示すラッチ回路５６に相当するラッチ回路ＬＡＴと、図１２に示すセレクタ回路６０に相当するセレクタ回路ＳＥＬと、ラインメモリＬＭと、階調データのビット単位に設けられ図１９に示す真理値表にしたがってデコード出力するＲＯＭ１〜ＲＯＭ４とを含む。デコード回路６０８は、デコード制御回路６１０によってデコード制御される。より具体的には、デコード制御回路６１０は、フィールド表示タイミングに応じて、図９に示すフィールド信号を供給する。
【０１９７】
アドレス制御回路６０６とデコード制御回路６１０とは、タイミング発生回路６１２によって制御される。タイミング発生回路６１２は、クロックＣＫとリセット信号ＲＥＳにより、階調データの書き込み制御や読み出し制御に必要なタイミングと、表示タイミングに対応したフィールド信号ｆ１〜ｆ４（又はフィールド設定信号Ｆ１、Ｆ２）によりＲＡＭ６０２から読み出された階調データのデコード制御タイミングとを規定する。
【０１９８】
デコード回路６０８のデコード出力は、ＰＷＭ信号変換回路６１４に供給される。ＰＷＭ信号変換回路６１４は、ＰＷＭ制御回路６１６により制御される。
【０１９９】
ＰＷＭ制御回路６１６は、ＰＷＭ信号変換回路６１４により、例えばパルス幅刻み用のクロックＧＣＰをカウントアップしたカウント値と、ラインメモリＬＭにラッチされたＭＬＳ演算結果との一致検出結果に基づいてパルス幅を規定することができる。この場合、例えば一水平走査周期ごとにラッチパルス信号ＬＰでリセットされるカウント値を用いることができる。
【０２００】
ＰＷＭ信号変換回路６１４におけるＰＷＭ変調を、上述の一致検出結果に基づいてパルス幅を定めるようにしている場合、ＭＬＳ演算結果の各ビット遅延が無視できないときはラインメモリＬＭでラッチすることで各ビット遅延をそろえることができる。したがって、定められるパルス幅がＭＬＳ演算結果とずれてしまうことがなくなる。しかしながら、ＰＷＭ信号変換回路６１４に入力されるＭＬＳ演算結果の各ビット遅延が無視できる場合には、ラインメモリＬＭを削除した構成にするようにしてもよい。
【０２０１】
信号電極駆動回路６１８は、ＰＷＭ信号に基づいて信号電極を駆動する。ここでは、ＭＬＳ駆動により用いられる電圧レベルが２値であるため、電圧レベルＶ１、ＭＶ１のいずれか一方をＳＥＧ出力として選択出力する。
【０２０２】
信号電極駆動回路６１８は、ＳＥＧ出力制御回路６２４により制御される。ＳＥＧ出力制御回路６２４は、タイミング発生回路６１２で生成された表示タイミングと、クロックＧＣＰとに基づき、信号電極駆動回路６１８を制御することができる。
【０２０３】
図２４に、このような信号ドライバの動作タイミングの一例を表すタイミングチャートを示す。
【０２０４】
ここで、図１１に示す各種信号に加えて、以下の信号のタイミングの一例を示している。すなわち、第３のクロック信号ＣＬＫ３は、ラインメモリＬＭに入力され、その立ち下がりでＲＯＭ１〜ＲＯＭ４〜出力されたデコード出力信号（ＭＬＳ演算結果）をラッチする。階調データＤＩは、ラインメモリＬＭのラッチ出力データであり、ＰＷＭ信号変換回路６１４に入力される。リセット信号ＧＲＥＳは、図２０に示すリセット信号である。カウント値ＣＡ０〜ＣＡ３は、図２０に示すように一致検出を行うためのカウント値である。
【０２０５】
このように、第１及び第２のクロック信号ＣＬＫ１、ＣＬＫ２に基づいてラッチされた４ライン分の階調データから、再度読み出し動作を行うことなく、連続する３ライン分の階調データをセレクタ回路で選択出力している。そして、該３ライン分の階調データを用いて、ビット単位でフィールドごとのＭＬＳ演算結果を出力する。さらに、該ＭＬＳ演算結果に対して、パルス幅変調を行う。
【０２０６】
なお、図２４においては、第４のクロック信号ＣＬＫ４が入力されるラッチ回路（図示せず）が設けられている。このラッチ回路は、入力信号に対して、例えば第４のクロック信号ＣＬＫ４の論理レベルが「Ｌ」のときスルーで、論理レベル「Ｈ」のときにラッチする機能を有している。このラッチ回路を介して、該ＰＷＭ信号を出力することで、ノイズ除去を行うことができる。
【０２０７】
信号電極駆動回路６１８は、このようにして生成されたＰＷＭ信号に基づいて、電圧レベルＶ１、ＭＶ１のいずれかを信号電極に出力する。
【０２０８】
なお本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２０９】
上述の電気光学装置を適用する電子機器としては、低消費電力化の要求の強い機器、例えば上述した携帯電話の他、ページャ、時計、ＰＤＡなどが好適である。ただし、この他に、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを供えた機器等にも適用可能である。
【０２１０】
また本実施形態では、表示データＲＡＭから２ライン単位で階調データが読み出される場合について説明したが、これに限定されるものではない。ｍライン同時選択のＭＬＳの場合、ｍより少ないｋライン単位で階調データが読み出されるときのように、ＭＬＳ演算結果の生成のために、表示データＲＡＭから複数回の読み出し動作を行う必要がある場合に適用することができる。
【０２１１】
また本実施形態では、３ライン同時選択のＭＬＳについて説明したが、同時選択ライン数に限定されるものではない。
【０２１２】
さらに本実施形態では、主に４ビットの階調データを例に説明したが、階調ビット数に限定されるものではない。
【０２１３】
さらにまた、本実施形態における信号ドライバでは表示データＲＡＭを内蔵するものとして説明したが、これに限定されるものではない。
【図面の簡単な説明】
【図１】本実施形態における電気光学装置の構成の一例を示すブロック図である。
【図２】ＭＬＳで表示駆動する信号ドライバのレイアウト配置の一部を示す模式図である。
【図３】比較例としての信号ドライバの構成の要部の一例を示すブロック図である。
【図４】図４（Ａ）、（Ｂ）は、比較例における信号ドライバにおいて、３ライン同時選択のＭＬＳを行う場合の読み出し動作について説明するための図である。
【図５】本実施形態における信号ドライバの構成の要部の一例を示すブロック図である。
【図６】図６（Ａ）、（Ｂ）、（Ｃ）は、本実施形態における信号ドライバにおいて、３ライン同時選択のＭＬＳを行う場合の読み出し動作について説明するための図である。
【図７】ラッチ回路の構成例を示す回路構成図である。
【図８】セレクタ回路の構成例を示す回路構成図である。
【図９】セレクタ回路を構成する４入力３出力選択回路の動作を表す真理値表を示す説明図である。
【図１０】４入力３出力選択回路の構成を示す回路構成図である。
【図１１】本実施形態における信号ドライバの動作の一例を示すタイミングチャートである。
【図１２】ＭＬＳデコーダを含む信号ドライバの構成の要部を示すブロック図である。
【図１３】走査電極に出力される走査パターンの一例を示す波形図である。
【図１４】フィールドとコモン波形との関係を示す説明図である。
【図１５】図１５（Ａ）〜（Ｈ）は、４ライン同時選択のＭＬＳを行う場合のセグメント波形、液晶層への印加電圧及び評価値を示す説明図である。
【図１６】図１６（Ａ）〜（Ｈ）は、４ライン同時選択のＭＬＳを行う場合のセグメント波形、液晶層への印加電圧及び評価値を示す説明図である。
【図１７】図１７（Ａ）〜（Ｈ）は、本実施形態における３ライン同時選択のＭＬＳを行う場合のセグメント波形、液晶層への印加電圧及び評価値を示す説明図である。
【図１８】本実施形態における表示パターンとＭＬＳ演算結果との関係を示す説明図である。
【図１９】本実施形態におけるＭＬＳデコーダの真理値表の一例を示す説明図である。
【図２０】一致検出回路の構成を示す回路図である。
【図２１】一致検出回路の動作タイミングを示すタイミングチャートである。
【図２２】図２２（Ａ）〜（Ｆ）は、本実施形態の信号ドライバにおける１６階調表示をＰＷＭで実現する場合のセグメント波形例を示す波形図である。
【図２３】信号ドライバの構成の詳細例を示すブロック図である。
【図２４】信号ドライバの一致検出回路の動作タイミングを含む全体の動作タイミングの一例を示すタイミング図である。
【符号の説明】
１０  液晶装置（電気光学装置）
１２  液晶パネル（表示パネル）
１４、３０、６００  信号ドライバ（表示駆動回路）
１６  走査ドライバ
１８、２２、３２、５０  表示データＲＡＭ
２０、６６  出力パッド
２４、３８、５６、５０４、６０４  ラッチ回路
２６、６２  ＭＬＳ用信号変換回路
２８、６４、６１８  信号電極駆動回路
３４、５２  ワードライン制御回路
３６、５４  ビットライン制御回路
４０−１〜４０−４、５８−１〜５８−４  第１〜第４のラッチ回路（保持回路）
４４  ライン４データ
６０  セレクタ回路
７０−１〜７０−４、７２−１〜７２−４、７４−１〜７４−４、７６−１〜７６−４  ＦＦ回路
７８−１〜７８−４  ４入力１出力選択回路
８０−１〜８０−３  ２入力１出力選択回路
３００  ＲＯＭ（第１のデコード回路）
３０２  ＲＯＭ（第２のデコード回路）
３０４  ＲＯＭ（第３のデコード回路）
３０６  ＲＯＭ（第４のデコード回路）
３１６  ラインメモリ
３１８  一致検出回路（ＰＷＭ信号変換回路）
５００  ｐ型ＭＯＳトランジスタ（スイッチ素子）
５０２  ｎ型ＭＯＳトランジスタ（スイッチ素子）
６０２  ＲＡＭ（メモリ）
６０６  アドレス制御回路
６０８  デコード回路
６１０  デコード制御回路
６１２  タイミング発生回路
６１４  ＰＷＭ信号変換回路（一致検出回路）
６１６  ＰＷＭ制御回路
６１８  信号電極駆動回路
６２４  ＳＥＧ出力制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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