(57)【特許請求の範囲】
【請求項１】
複数のワード・ラインと複数のビット・ラインとがマトリックス状に構成され、その交叉部ごとに少なくとも該ビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の方向が決定される強磁性体の層を含む記憶素子を配置したメモリ・アレーと、
前記ワード・ラインに読み出し電圧を印可する読み出しワード・ライン・ドライバーと、
前記ワード・ラインに書き込み電流を流す書き込みワード・ライン・ドライバーと、
前記ビット・ラインに書き込み電流を流すビット・ライン・ドライバーと、
前記ワード・ラインに流れる前記書き込み電流及び／または前記ビット・ラインに流れる前記書き込み電流が、時間と共に増加する電流であることと、
前記記憶素子のデータを検知し、増幅するセンス・アンプと、
データの入力と出力を行うための入出力パッドと、
前記ビット・ラインに流れるデータの書き込み電流を検知する手段と、
前記記憶素子にデータが書き込まれた後、前記ビット・ライン及び前記ワード・ラインに流れるデータの書き込み電流を停止するため、前記書き込み電流を検知する手段が前記書き込み電流の変化を検知するのに応答して、前記ワード・ラインと前記ビット・ラインに流すデータの書き込み電流の停止信号を発生する手段と、
を含んだ記憶回路ブロック。
【請求項２】
前記センス・アンプのデータを保持する手段と、
前記入出力パッドに入力されたデータを保持する手段と、
前記センス・アンプのデータを保持する手段と前記入出力パッドに入力されたデータを保持する手段とにそれぞれ保持されたデータを比較する手段と、
を含む請求項１に記載の記憶回路ブロック。
【請求項３】
前記時間と共に増加する電流が、三角波である請求項１に記載の記憶回路ブロック。
【請求項４】
前記記憶素子がＭＴＪ（Magnetic Tunnel Junction）素子を含む請求項１乃至３のいずれかに記載の記憶回路ブロック。
【請求項５】
前記ワード・ラインが書き込みワード・ラインと読み出しワード・ラインで構成される請求項１乃至４のいずれかに記載の記憶回路ブロック。
【請求項６】
複数のワード・ラインと複数のビット・ラインとがマトリックス状に構成され、その交叉部ごとに少なくとも該ビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の方向が決定される強磁性体の層を含む記憶素子を配置したメモリ・アレーと、
前記ワード・ラインに読み出し電圧を印可する読み出しワード・ライン・ドライバーと、
前記ワード・ラインに書き込み電流を流す書き込みワード・ライン・ドライバーと、
前記ビット・ラインに書き込み電流を流すビット・ライン・ドライバーと、
前記ワード・ラインに流れる前記書き込み電流及び／または前記ビット・ラインに流れる前記書き込み電流が、時間と共に増加する電流であることと、
前記記憶素子のデータを検知し、増幅するセンス・アンプと、
データの入力と出力を行うための入出力パッドと、
前記ビット・ラインに流れるデータの書き込み電流を検知する手段と、
前記ＭＴＪ素子にデータが書き込まれた後、前記ビット・ライン及び前記ワード・ラインに流れるデータの書き込み電流の停止信号を発生する手段と、
を含んだ記憶回路ブロックを用いたアクセス方法であって、
前記ビット・ラインに流れる前記記憶素子にデータを書き込むための電流を検知するステップと、
前記電流を検知するステップにおいて前記電流の変化を検知した後、前記ワード・ラインと前記ビット・ラインに流すデータの書き込み電流の停止信号を発生するステップと、
を含むアクセス方法。
【請求項７】
前記ワード・ライン・ドライバー及び前記ビット・ライン・ドライバーが、前記電流の停止信号を受信するステップと、
前記ワード・ライン・ドライバー及びビット・ライン・ドライバーが、それぞれの書き込み電流を停止するステップと、
を含む請求項６に記載のアクセス方法。
【請求項８】
前記記憶素子に記憶されたデータと該記憶素子に記憶させるデータとを比較するステップを含む請求項６または７に記載のアクセス方法。
【請求項９】
前記データを比較するステップによって、前記記憶素子に記憶されたデータと該記憶素子に記憶させるデータが異なる場合、該記憶素子に該記憶させるデータを記憶させるステップを含む請求項８に記載のアクセス方法。
【請求項１０】
前記データを比較するステップによって、前記記憶素子に記憶されたデータと該記憶素子に記憶させるデータが同じ場合、該記憶素子に記憶されたデータを保持するステップを含む請求項８に記載のアクセス方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、書き込みワード・ラインとビット・ラインに流す書き込み電流の低減及び最適化した記憶回路ブロック及びアクセス方法に関する。
【０００２】
【従来の技術】
一般的な記憶回路ブロックのメモリ・アレーは、図４に示すように、複数のビット・ライン３２と複数のワード・ライン（書き込みワード・ライン３０及び読み出しワード・ライン２８）がマトリックス状に構成されており、その交叉部にメモリセルの記憶素子としてＭＴＪ（Magnetic Tunnel Junction）素子を配置している。ＭＴＪ素子にデータを書き込むためには、書き込みワード・ライン３０とビット・ライン３２のそれぞれに書き込み電流を流し、それぞれにおいて磁界を発生させる必要がある。図３に示すようにＭＴＪ素子４４は、少なくとも３層（磁化の方向が変化できる強磁性体の層である自由層（Free layer）４６、トンネル電流を流す絶縁体の層であるトンネルバリアー（Tunneling barrier）４８、磁化の方向が固定された強磁性体の層である固定層（Pinned layer）５０）によって構成される。書き込みワード・ライン３０とビット・ライン３２との磁界の合成磁界によって、自由層４６の磁化の方向が変えられる。固定層５０の磁化の方向に対する自由層４６の磁化の方向によって、自由層４６と固定層５０の間をトンネルバリアー４８層を通して電流が流れたときの等価抵抗５２の抵抗値が異なる。この異なる抵抗値からデータ（「１」または「０」）の区別を行う。例えば、磁化の方向が同一であれば、低抵抗で「０」であり、反対方向であれば高抵抗で「１」である。
【０００３】
図４に示す従来のＭＲＡＭ（Magnetic Random Access Memory）等に使用される記憶回路ブロック５４は、ＭＴＪ素子に記憶されているデータと同じデータをそのＭＴＪ素子に書き込む操作を行う場合がある。即ち、たとえ書き込むデータがＭＴＪ素子に記憶されているデータと同じであっても、自由層を再度同じ方向に磁化するために、書き込みワード・ライン３０とビット・ライン３２に書き込み電流を流し、電力の浪費をしており、これは本来不必要な動作である。
【０００４】
上記の記憶回路ブロック５４は、書き込みワード・ライン３０とビット・ライン３２に流す書き込み電流はパルス電流を利用している。これらのパルス電流をサイクル時間で平均化した書き込み電流は、データの読み出し時の読み出し電流と比較して１０倍以上大きい。更に、ＭＴＪ素子４４の自由層４６の磁化の向きを反転させるのに必要なパルス電流の大きさは、大きなバラツキがある。全てのメモリセルの中で、一番大きな書き込み電流を必要とするＭＴＪ素子４４に合った書き込み電流を流す必要がある。従って、データの書き込み操作全般では、非常に高い書き込み電流を必要とするため、ＭＲＡＭの書き込み操作は、読み出し操作と比較して大きな電力を消費する。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、書き込みワード・ラインとビット・ラインに流す書き込み電流の低減及び最適化を行える記憶回路ブロック及びその記憶回路ブロックのアクセス方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の記憶回路ブロックの要旨は、複数のワード・ラインと複数のビット・ラインとがマトリックス状に構成され、その交叉部ごとに少なくともビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の方向が決定される強磁性体の層を含む記憶素子を配置したメモリ・アレーと、ワード・ラインに読み出し電圧を印加する読み出しワード・ライン・ドライバーと、ワード・ラインに書き込み電流を流す書き込みワード・ライン・ドライバーと、ビット・ラインに読み出し電流及び書き込み電流を流すビット・ライン・ドライバーと、記憶素子のデータを検知し、増幅するセンス・アンプと、データの入力と出力を行うための入出力パッドと、ビット・ラインに流れるデータの書き込み電流を検知する手段と、記憶素子にデータが書き込まれた後、ビット・ライン及び書き込みワード・ラインに流れるデータの書き込み電流の停止信号を発生する手段と、を含んだことにある。
【０００７】
本発明の記憶回路ブロックのアクセス方法の要旨は、上記の記憶回路ブロックを用いたアクセス方法であって、ビット・ラインに流れる記憶素子にデータを書き込むための電流を検知するステップと、電流を検知するステップにおいて電流の変化を検知した後、書き込みワード・ラインとビット・ラインに流すデータの書き込み電流の停止信号を発生するステップと、を含むことにある。
【０００８】
【発明の実施の形態】
本発明の記憶回路ブロック及びアクセス方法の実施の形態を図面を基に説明する。
【０００９】
図１に示すように本発明の記憶回路ブロック１０は、ビット・ライン３２に流れるデータの書き込み電流を検知する手段と、記憶素子にデータが書き込まれた後、ビット・ライン３２及び書き込みワード・ライン３０に流れるデータの書き込み電流の停止信号を発生する手段と、を備えた電流検知回路１１を含む。停止信号は、ビット・ライン・ドライバー４２ａ，４２ｂのいずれか、書き込みワード・ライン・ドライバー３６、及び読み出しワード・ライン・ドライバー３８に送信される。
【００１０】
書き込みワード・ライン３０に流れる書き込み電流は、時間と共に増加する電流、例えば時間と共に直線的に電流値が大きくなる三角波になっている。
【００１１】
また、センス・アンプ２４に接続され、センス・アンプ２４のデータを保持する読み出しデータ・ラッチ回路１４と、入出力パッド２２に接続され、入出力パッド２２に入力されたデータを保持する書き込みデータ・ラッチ回路１６と、読み出しデータ・ラッチ回路１４と書き込みデータ・ラッチ回路１６とにそれぞれ保持されたデータを比較するデータ比較回路１２とを含む。読み出しデータ・ラッチ回路１４及び書き込みデータ・ラッチ回路１６は、例えばＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）素子を用いて構成する。またデータ比較回路１２は、例えば論理回路を用いて構成する。
【００１２】
データ比較回路１２は、比較結果をビット・ライン・ドライバー４２ａ，４２ｂのいずれかと書き込みワード・ライン・ドライバー３６とに送信する手段も備えている。この比較結果を基にビット・ライン・ドライバー４２ａ，４２ｂのいずれかと書き込みワード・ライン・ドライバー３６は、それぞれビット・ライン３２と書き込みワード・ライン３０を選択し、それぞれに書き込み信号を送信して、記憶素子にデータの書き込みを行う。
【００１３】
その他、メモリ・アレー２６は、ビット・ライン３２とワード・ライン（書き込みワード・ライン３０及び読み出しワード・ライン２８）がマトリックス状に構成され、その交叉部に記憶素子を配置している。
【００１４】
記憶素子は、図３で示すＭＴＪ素子４４を使用する。ＭＴＪ素子４４は、少なくとも３層（磁化の方向が変化できる強磁性体の層である自由層（Free layer）４６、トンネル電流を流す絶縁体の層であるトンネルバリアー（Tunneling barrier）４８、磁化の方向が固定された強磁性体の層である固定層（Pinned layer）５０）によって構成される。
【００１５】
メモリ・アレー２６には、ロウ・アドレス方向（図１では横方向）に、書き込みワード・ライン・ドライバー３６、読み出しワード・ライン・ドライバー３８及びそれらを操作するロウ・デコーダー３４が設けられ、カラム・アドレス方向（図１では縦方向）に、ビット・ライン・ドライバー４２ａ，４２ｂ及びそれらを操作するカラム・デコーダー４０が設けられている。上記のようにロウ・デコーダー３４は１つしかないが、メモリ・アレー２６には読み出しワード・ライン２８と書き込みワード・ライン３０の２種類のワード・ラインを有する。
【００１６】
ビット・ライン・ドライバー４２ａ，４２ｂはビット・ライン３２の両端に設けられている。これはＭＴＪ素子を構成する自由層の磁化の向きを決めるために必要である。例えば図中の上側のビット・ライン・ドライバー４２ａが駆動されると、書き込み電流はビット・ライン３２を図中の上から下に流れ、下側のビット・ライン・ドライバー４２ｂが駆動されると書き込み電流の向きは逆になる。更に、データの書き込みの実行信号を発生する書き込み実行回路１８、データの読み出しの実行信号を発生する読み出し実行回路２０が含まれる。
【００１７】
次に、記憶回路ブロック１０のアクセス方法について説明する。まず、データの読み出し方法について説明する。データの読み出しの間、読み出し実行回路２０を活性化させる。読み出し実行回路２０が活性化されたことによって、ロウ・デコーダー３４及びカラム・デコーダー４０がオンになる。ロウ・デコーダー３４及びカラム・デコーダー４０は、それぞれロウ・アドレス及びカラム・アドレスのデータを外部の回路から受け取る。ロウ・デコーダー３４はデコードしたロウ・アドレスを読み出しワード・ライン・ドライバー３８に送り、読み出しワード・ライン・ドライバー３８は、受け取ったロウ・アドレスに対応する読み出しワード・ライン２８に読み出し電圧を印加し、アクティブにする。カラム・デコーダー４０は、デコードしたカラム・アドレスのビット・ライン３２を選択し、センス・アンプ２４に接続する。アクティブになった読み出しワード・ライン２８と選択されたビット・ライン３２の交叉部にあるメモリセルのＭＴＪ素子４４が選択される。選択されたＭＴＪ素子４４のデータは、センス・アンプ２４により検知され、増幅される。書き込み実行回路１８はデータの読み出しの間は活性化されず、ＭＴＪ素子４４のデータは読み出し実行回路２０を通して入出力パッド２２に転送される。
【００１８】
データの書き込み方法は、上述のデータの読み出しと同じ方法で、読み出しアクセスが最初に実施される。しかし、この読み出しアクセスにおいては書き込み実行回路１８を活性化し、読み出し実行回路２０は活性化しない。これにより、センス・アンプ２４で検知、増幅された読み出しデータは、読み出しデータ・ラッチ回路１４に転送され、一時記憶される。また、書き込み操作中はロウ・アドレスのデータ及びカラム・アドレスのデータをそれぞれロウ・デコーダー３４及びカラム・デコーダー４０で保持する。上記の方法でデータの書き込みを行いたいＭＴＪ素子４４に保持されているデータの読み出しを行う一方で、入出力パッド２２はそのＭＴＪ素子４４に書き込む書き込みデータを受け取る。そして、この書き込みデータを書き込みデータ・ラッチ回路１６に保持する。ＭＴＪ素子４４から読み出されたデータとＭＴＪ素子４４への書き込みデータを、それぞれ読み出しデータ・ラッチ回路１４と書き込みデータ・ラッチ回路１６で保持した後、データ比較回路１２がそれぞれのデータを比較する。
【００１９】
データが同じ場合には、そのデータをＭＴＪ素子４４に書き込むことなく書き込み操作は完了する。したがって、書き込みワード・ライン３０及びビット・ライン３２に書き込み電流を供給することはない。ＭＴＪ素子を使用したメモリでは書き込み電流が大きいので、このように、書き込みデータがすでにストアされているデータと同じ場合に書き込み動作を行わないことにより、統計的に書き込み動作の電流を低減でき、書き込み時の電流消費を削減できる。
【００２０】
一方、データが異なる場合には、データ比較回路１２は、書き込みワード・ライン・ドライバー３６とビット・ライン・ドライバー４２ａ，４２ｂのいずれかにその結果の信号を送信する。ビット・ライン・ドライバー４２ａ，４２ｂのいずれに送信するかは、書き込むデータによって選択する。書き込みワード・ライン・ドライバー３６は、ロウ・デコーダー３４に保持されたロウ・アドレスのデータを利用して、書き込みワード・ライン３０を選択して、書き込み電流を供給し、アクティブにする。ビット・ライン３２は、データの読み出しで選択したビット・ライン３２を用いる。
【００２１】
上記したように、読み出し操作時に指定されたロウ・アドレスとカラム・アドレスのデータを書き込み操作時に使用しており、本発明の記憶回路ブロック１０は、別々に読み出し操作と書き込み操作を繰り返しているのではない。従って、従来の記憶回路ブロックと同じようにロウ・アドレスとカラム・アドレスの指定は１回であり、無駄に電力を消費することはない。読み出し操作は、本質的に書き込み操作よりも速く、書き込み前に読み出し動作を行っても、読み出し動作を行うことなく書き込みを行った場合と比較して数ナノ秒長くなるだけであり、従来の記憶回路ブロックの書き込み操作のサイクル時間に比べてもほとんど長くならず、マイナス要素になることはない。
【００２２】
ＭＴＪ素子４４に書き込まれるデータが「１」であるか「０」であるかにより、上記の様に図中の上部のビット・ライン・ドライバー４２ａか下部のビット・ライン・ドライバー４２ｂのいずれかが起動される。読み出しワード・ライン・ドライバー３８はアクティブのままにし、メモリセルのデータを読み出すためのトランジスタ（ＭＯＳＦＥＴ）のゲートがＯＮであるので、書き込み電流がビット・ライン３２の読み出し電流に追加される。
【００２３】
ここで、ビット・ラインに流す書き込み電流を一定の値を持つ電流とする。書き込みワード・ラインに流す書き込み電流は、時間の経過と共に直線的に増加する三角波の電流とする。これにより、二つの書き込み電流がつくる合成磁界は、時間の経過と共に大きくなり、最終的にはＭＴＪ素子４４の自由層４６の磁化方向を反転させるのに充分な値となり、書き込みを完了する。
【００２４】
書き込みワード・ライン３０に流れる書き込み電流が徐々に大きくなり、それに従って合成磁界の強さも大きくなっていく。書き込みワード・ライン３０とビット・ライン３２に流れる２つの書き込み電流によって生成される合成磁界が、自由層４６の磁化の方向を反転させるのに十分な大きさになると、自由層４６の磁化の方向が反転し、ＭＴＪ素子４４の抵抗５２の値が変化して、ビット・ライン３２の書き込み電流も変化する。この変化はデータの書き込みの完了を意味するので、電流検知回路１１は、読み出しワード・ライン・ドライバー３８、書き込みワード・ライン・ドライバー３６及びビット・ライン・ドライバー４２ａ，４２ｂのいずれかを停止させる停止信号を生成し、送信する。以上でデータの書き込み操作は完了する。
【００２５】
時間と共に増加する電流、例えば三角波を使用してデータの書き込みを行い、データの書き込みが完了すると同時に電流の供給を停止するため、無駄な電流の消費はない。即ち、余分な電流を書き込みワード・ライン３０に流すことはない。
【００２６】
図２を用いて上記の２つのアクセスについて説明する。第１のアクセスは書き込みデータと読み出しデータが同じ場合である。ロウ・アドレスの指定後、そのロウ・アドレスの読み出しワード・ライン２８に読み出し電圧を印加して、アクティブにする。ＭＴＪ素子４４の抵抗値は固定層５０の磁化の方向に対する自由層４６の磁化の方向により異なる。例えば、磁化の方向が同じである場合（データは「０」）と異なる場合（データは「１」）とを比較した場合、異なる場合の方が抵抗値は高くなっている。図中、点線で描かれた電流の波形はＭＴＪ素子４４の抵抗値が高い（データは「１」）場合を示している。一方、実線で描かれた電流の波形はＭＴＪ素子４４の抵抗値が低い（データは「０」）場合を示している。読み出しデータは、書き込みデータと同じであるので、データ比較回路１２はローのままで、実際に書き込み電流を流すことなく、書き込み動作が終了する。
【００２７】
書き込みデータと読み出しデータが異なる第２のアクセスでは、データ比較回路１２は、ＭＴＪ素子４４からデータの読み出しを行ってデータの比較を行った後、ハイになり、書き込みワード・ライン３０に流れる書き込み電流が直線的に増加し始める。このハイになった信号が、データ比較回路１２でデータが異なったことを示す信号である。更に、ビット・ライン３２には、読み出し電流に加えて、書き込み電流が流れる。
【００２８】
書き込み電流が追加されたことによって大きな電流がビット・ライン３２に流れる。ビット・ライン３２に流れる電流による磁界の強さは一定になるが、書き込みワード・ライン３０に流れる電流は直線的に大きくなっていき、合成磁界の強さも徐々に大きくなっていく。自由層４６の磁化の方向を切り換えるのに十分な合成磁界が生成され、磁化の方向が変化した後、ＭＴＪ素子４４の抵抗値が変化する。例えば、高い抵抗から低い抵抗に変化する場合、即ち「１」のデータから「０」のデータに変化する場合、図２においてビット・ライン３２に流れる電流は点線で示され、図中の（i）においてビット・ラインの電流は増加する。一方、ＭＴＪ素子４４の抵抗が低い抵抗から高い抵抗に変化する場合は、図２においてビット・ライン３２に流れる電流は実線で示され、（i）で減少する。
【００２９】
ビット・ライン３２に流れる電流の変化は、ＭＴＪ素子４４の抵抗の変化、即ち、ＭＴＪ素子４４に書き込まれるデータの変化を示す。従って、ビット・ライン３２に流れる電流の変化は、書き込み操作の完了を意味するので、電流検知回路１１がその変化を検知して、ローからハイの信号を発生する。即ち、停止信号を発生させる。この停止信号は、読み出しワード・ライン・ドライバー３８、書き込みワード・ライン・ドライバー３６及びビット・ライン・ドライバー４２ａ，４２ｂのいずれかに送信され、ビット・ライン３２や書き込みワード・ライン３０の書き込み電流を停止させる。
【００３０】
図２に示すように、ＭＴＪ素子４４の自由層４６の磁化の方向が変化すると直ちに書き込み電流が停止されるので、無駄な電流が流れることはなく、消費電力が削減される。また、磁化の方向が変化した際に全ての電流の供給を停止することは、自由層４６の磁化の方向を変えるために必要な最適な電流が消費されていることを意味している。
【００３１】
以上のように、本発明の記憶回路ブロック１０は、書き込みデータと読み出しデータが同じ場合には書き込み電流は流れない。従って、ＭＴＪ素子４４に同じデータを書き込む確率が高ければ、統計的に電力節減を行える。更に、ＭＴＪ素子４４ごとに書き込み電流を調節することにより、書き込み時の総電力をも削減する。このことは、従来の記憶回路ブロックが、常に最大の電流値で動作していたことと比較して大きな利点になっている。また、総電力が低減されるので温度上昇が抑制され、記憶回路ブロック１０の誤動作によるデータの書き込みや読み出しも低減される。即ち、記憶回路ブロック１０の動作が安定する。
【００３２】
上記の説明では三角波の電流を書き込みワード・ライン３０に流しているが、ビット・ライン３２で三角波の書き込み電流を流し、書き込みワード・ライン３０に高さの一定の書き込み電流を流す組み合わせでも良い。即ち、ビット・ライン３２と書き込みワード・ライン３０に流す書き込み電流を逆にしても良い。また、書き込みワード・ライン３０及びビット・ライン３２に三角波の書き込み電流を流しても良い。当然、三角波以外の時間と共に増加する電流を使用することも可能である。
【００３３】
上記の工程を多ビットで行うことも可能であり、データ比較回路１２で複数のデータを比較し、データ比較回路１２から書き込みワード・ライン・ドライバー３６とビット・ライン・ドライバー４２ａ，４２ｂに、その結果を送信し、書き込みを行わなくてはならない書き込みワード・ライン３０やビット・ライン３２をアクティブにする。
【００３４】
以上、本発明の記憶回路ブロック及びアクセス方法について説明したが、本発明はこれらに限定されるものではない。例えば、ＭＴＪ素子に代えてＧＭＲ（giant magnetoresistive）素子を使用した記憶回路ブロックに適用することができる。
【００３５】
また、読み出しワード・ラインと書き込みワード・ラインを別々に設けるのではなくて、共通に使用するワード・ラインを設ける。そして、読み出すときには読み出しワード・ライン・ドライバーから読み出し電圧を印加する読み出しワード・ラインとして使用し、書き込むときには書き込みワード・ライン・ドライバーから書き込み電流を流す書き込みワード・ラインとして使用する記憶回路ブロックに適用することもできる。本発明の記憶回路ブロックは、ＭＲＡＭ及び記憶回路ブロックを含んだロジックチップに使用することができる。
【００３６】
その他、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良，修正，変形を加えた態様で実施できるものである。
【００３７】
【発明の効果】
本発明の記憶回路ブロック及びアクセス方法によると、従来の記憶回路ブロックとほぼ同じ動作速度でデータの書き込み時に読み出し操作を行いながら、記憶回路ブロックで消費される電流の低減を行うことができる。また、従来の記憶回路ブロック及びアクセス方法と比較して書き込み電流の低減を行うことができる。また、ＭＴＪ素子ごとに最適な電流値でデータの書き込みを行うことができる。
【図面の簡単な説明】
【図１】本発明の記憶回路ブロックの構成を示す図である。
【図２】本発明の記憶回路ブロックのタイミングチャートである。
【図３】ＭＴＪ素子の構成を示す図である。
【図４】従来の記憶回路ブロックの構成を示す図である。
【符号の説明】
１０：記憶回路ブロック
１１：電流検知回路
１２：データ比較回路
１４：読み出しデータ・ラッチ回路
１６：書き込みデータ・ラッチ回路
１８：書き込み実行回路
２０：読み出し実行回路
２２：入出力パッド
２４：センス・アンプ
２６：メモリ・アレー
２８：読み出しワード・ライン
３０：書き込みワード・ライン
３２：ビット・ライン
３４：ロウ・デコーダー
３６：書き込みワード・ライン・ドライバー
３８：読み出しワード・ライン・ドライバー
４０：カラム・デコーダー
４２ａ，４２ｂ：ビット・ライン・ドライバー
４４：ＭＴＪ素子
４６：自由層
４８：トンネルバリアー
５０：固定層
５２：ＭＴＪ素子の抵抗
【図１】
0003701886.tif 000002
【図２】
0003701886.tif 000003
【図３】
0003701886.tif 000004
【図４】
0003701886.tif 000005