(57)【特許請求の範囲】
【請求項１】
直列に接続された複数の積分器と、各積分器の出力の線形和を演算する加算器と、上記加算器の出力を量子化する量子化器とを備えた高次のΔΣ変調方式のアナログ／デジタル変換回路において、
上記積分器のうち、１次および２次の積分器の出力はそのまま加算器に入力し、３次以降の積分器の少なくとも１つの出力を、乗算器によって増幅してから加算器に入力することを特徴とするアナログ／デジタル変換回路。
【請求項２】
直列に接続された複数の積分器と、各積分器の出力の線形和を演算する加算器と、上記加算器の出力を量子化する量子化器とを備えた高次のΔΣ変調方式のアナログ／デジタル変換回路において、
上記積分器のうち、１次および２次の積分器の出力はそのまま加算器に入力し、３次以降の積分器の少なくとも１つの出力を、乗算器によって減圧してから加算器に入力することを特徴とするアナログ／デジタル変換回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、例えばオーディオ信号の記録再生などに用いられるアナログ／デジタル変換回路に関するものである。
【０００２】
【従来の技術】
従来、アナログ／デジタル変換回路に関して、各種の変換方式が提案されてきたが、昨今、量子化の分解能を１ビットとしたアナログ／デジタル変換方式が注目されている。この１ビットアナログ／デジタル変換は、例えばＣＤ(Compact Disc)などの記録再生に用いられる１６ビットアナログ／デジタル変換に比べて、ＬＰＦ(Low-Pass Filter) 特性が優れているという点や、回路構造が簡易であるという点などの利点を有している。
【０００３】
このような１ビットアナログ／デジタル変換として、いくつかの変換方式が提案されているが、中でもΔΣ変調方式が精度の高さの点で最も注目されており、例えばオーディオ信号のアナログ／デジタル変換への応用が提案されている。
【０００４】
このΔΣ変調方式は、まず、デジタル出力をアナログ化した値とアナログ入力信号の差を積分する。次に、この積分値が最小となるようにフィードバックしていく。これによって、比較器出力に含まれる量子化雑音は、高い周波数へ偏って分布するようになる。このように、量子化雑音のスペクトラム分布が高域にいくほど上がるようにすることをノイズ・シェーピングと呼ぶ。このようなノイズ・シェーピングがなされることにより、ロー・パス・フィルタによって量子化雑音電力が激減し、より高いＳ／Ｎ比を達成することが可能となる。
【０００５】
図１１は、従来のΔΣ変調方式のアナログ／デジタル変換回路の一構成例を示す回路図である。このアナログ／デジタル変換回路において、入力端子ＰＸ１から順にΔΣ変調理論に基づく７次の積分器ＰＨ１〜ＰＨ７が直列に接続されており、各積分器ＰＨ２〜ＰＨ７の入力側には、乗算器Ｐａ１〜Ｐａ６が接続されている。
【０００６】
また、積分器ＰＨ３の出力側から積分器ＰＨ２の入力側にかけて、遅延器ＰＤ１、乗算器Ｐｂ１、および加算器ＰＡ３からなるフィードバックループＰＲ１が形成されている。同様に、積分器ＰＨ５の出力側から積分器ＰＨ４の入力側にかけて、遅延器ＰＤ２、乗算器Ｐｂ２、および加算器ＰＡ４からなるフィードバックループＰＲ２が、積分器ＰＨ７の出力側から積分器ＰＨ６の入力側にかけて、遅延器ＰＤ３、乗算器Ｐｂ３、および加算器ＰＡ５からなるフィードバックループＰＲ３が形成されている。
【０００７】
そして、各積分器ＰＨ１〜ＰＨ７の全ての出力側は加算器ＰＡ１と接続され、加算器ＰＡ１の出力側は、量子化器ＰＱ１に接続されている。量子化器ＰＱ１の出力側は出力端子ＰＹ１に接続されるとともに、遅延器ＰＤ４を介して積分器ＰＨ１の入力側に接続されるフィードバックループＰＲ０を形成している。
【０００８】
次に、上記のようなアナログ／デジタル変換回路にアナログ信号を入力した際の動作について説明する。
【０００９】
入力端子ＰＸ１に入力されたアナログ信号は、各積分器ＰＨ１〜ＰＨ７で順次積分されるとともに、各積分器ＰＨ１〜ＰＨ７の出力が加算器ＰＡ１で加算される。そして、加算器ＰＡ１で加算された信号は、量子化器ＰＱ１によって−１または＋１の１ビット信号に量子化され、出力端子ＰＹ１からデジタル信号として出力される。
【００１０】
量子化器ＰＱ１から出力される１ビット信号は、遅延器ＰＤ４で１サンプリング周期だけ遅延された後、加算器ＰＡ２において入力信号から減算されて積分器ＰＨ１に負帰還される。
【００１１】
また、各積分器ＰＨ２〜ＰＨ７の入力側には、上述したように、乗算器Ｐａ１〜Ｐａ６が介在されており、前段側の積分器からの出力がこの乗算器Ｐａ１〜Ｐａ６を介して各積分器ＰＨ２〜ＰＨ７に入力されている。
【００１２】
また、積分器ＰＨ２およびＰＨ３において、上述したように、フィードバックループＰＲ１が設けられており、積分器ＰＨ３からの出力は遅延器ＰＤ１で遅延され、さらに乗算器Ｐｂ１で所定の係数が乗算された後、加算器ＰＡ３によって積分器ＰＨ２への入力から減算される。積分器ＰＨ４およびＰＨ５、および積分器ＰＨ６およびＰＨ７においても、フィードバックループＰＲ２およびＰＲ３によって上記と同様の制御が行われる。
【００１３】
上記のような構成のアナログ／デジタル変換回路は、７次のΔΣ変調回路となっており、入力信号の大きさによっては、出力信号が発振してしまう恐れがある。ここで、ΔΣ変調回路における発振について以下に説明する。
【００１４】
発振は不安定な回路で起こる現象であり、安定性は回路の伝達関数の極の位置によって決まることが知られている。なお、伝達関数は回路の出力と入力との関係を表した関数であり、極とは、伝達関数の分母を０にする値のことである。伝達関数の分母の多項式を０とおいて方程式（特性方程式）の根がｚ平面上の単位円の中にあれば回路は常に安定であり、根が１つでもｚ平面上の単位円の外にあれば不安定な回路となる。
【００１５】
ΔΣ変調回路においては、次数が２次までは安定な回路となるが、３次以上になると不安定な回路となる。したがって、上記のアナログ／デジタル変換回路のような３次以上のΔΣ変調回路は、入力信号によって発振を起こすことになる。一般に、大きな入力信号が入力されると発振が起こり易くなる。
【００１６】
このような発振を防止するために、上記に示したようなΔΣ変調方式のアナログ／デジタル変換回路では、ダイオードによるリミッタ回路や、各積分器ＰＨ１〜ＰＨ７の電源電圧を制限する方法などが採用されている。
【００１７】
ここで、ダイオードによるリミッタ回路について説明する。上記の積分器ＰＨ１〜ＰＨ７は、実際の回路では、図１２に示すように、オペアンプと、オペアンプの反転端子に接続された抵抗と、オペアンプに並列に接続されたコンデンサとを備えた構成となっている。ダイオードによるリミッタ回路は、図１３に示すように、コンデンサと並列にダイオードを接続した構成となっている。これにより、積分器ＰＨ１〜ＰＨ７への入力電圧に対して、出力電圧がダイオードの導通電圧以上となるときには、出力電圧がダイオードによってコンデンサをバイパスして負帰還され、リミッタとして機能する。なお、このダイオードの段数は、制限する振幅値に対応して決定される。
【００１８】
また、各積分器ＰＨ１〜ＰＨ７の電源電圧を制限する方法は、以下のように行われる。例えば、５Ｖの電源電圧で積分器を動作させると、積分器出力は最大５Ｖとなる。したがって、例えば、積分器ＰＨ１の積分器出力を９Ｖで、積分器ＰＨ２の積分器出力を１５Ｖで制限したい時には、積分器ＰＨ１を９Ｖの電源で、積分器ＰＨ２を１５Ｖの電源で動作させればよい。
【００１９】
【発明が解決しようとする課題】
しかしながら、発振を防止するための手段として、上記のように積分器出力を制限する方法を採ると、可聴帯域（〜２０ｋＨｚ）のノイズフロアが上昇するという問題が生じる。これは、積分器出力が制限されると、本来行われるべき量子化が正確に行われないため、量子化誤差が増大することによるものである。したがって、特に、発振限界値を超えるような入力信号が入力された場合、積分器出力が大きく制限されることになるので、量子化誤差が極めて大きくなり、Ｓ／Ｎ比およびダイナミックレンジの極端な劣化を引き起こすことになる。
本発明は上記の問題を解決するためになされたもので、その目的は、発振限界値や、Ｓ／Ｎ比およびダイナミックレンジなどが優れたアナログ／デジタル変換回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記の課題を解決するために、請求項１記載のアナログ／デジタル変換回路は、直列に接続された複数の積分器と、各積分器の出力の線形和を演算する加算器と、上記加算器の出力を量子化する量子化器とを備えた高次のΔΣ変調方式のアナログ／デジタル変換回路において、上記積分器のうち、１次および２次の積分器の出力はそのまま加算器に入力し、３次以降の積分器の少なくとも１つの出力を、乗算器によって増幅してから加算器に入力することを特徴としている。
【００２１】
上記の構成のように、１次および２次の積分器の出力をそのまま加算し、３次以降の積分器の少なくともいずれか１つの出力を増幅してから加算すると、アナログ／デジタル変換回路における発振限界値を向上させるとともに、出力信号のＳ／Ｎ比およびダイナミックレンジの劣化を抑えることができる。
【００２２】
請求項２記載のアナログ／デジタル変換回路は、直列に接続された複数の積分器と、各積分器の出力の線形和を演算する加算器と、上記加算器の出力を量子化する量子化器とを備えた高次のΔΣ変調方式のアナログ／デジタル変換回路において、上記積分器のうち、１次および２次の積分器の出力はそのまま加算器に入力し、３次以降の積分器の少なくとも１つの出力を、乗算器によって減圧してから加算器に入力することを特徴としている。
【００２３】
上記の構成のように、１次および２次の積分器の出力をそのまま加算し、３次以降の積分器の少なくともいずれか１つの出力を減圧してから加算すると、アナログ／デジタル変換回路における出力信号のＳ／Ｎ比およびダイナミックレンジを向上させるとともに、発振限界値の劣化を抑えることができる。
【００２４】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１乃至図１０に基づいて説明すれば、以下のとおりである。
【００２５】
図１は、本実施形態に係るΔΣ変調方式のアナログ／デジタル変換回路の一構成例を示す回路図である。このΔΣ変調方式のアナログ／デジタル変換回路において、入力端子Ｘ１から順にΔΣ変調理論に基づく７次の積分器Ｈ１〜Ｈ７が直列に接続されており、各積分器Ｈ２〜Ｈ７の入力側には、乗算器ａ１〜ａ６が接続されている。
【００２６】
また、積分器Ｈ３の出力側から積分器Ｈ２の入力側にかけて、遅延器Ｄ１、乗算器ｂ１、および加算器Ａ３からなるフィードバックループＲ１が形成されている。同様に、積分器Ｈ５の出力側から積分器Ｈ４の入力側にかけて、遅延器Ｄ２、乗算器ｂ２、および加算器Ａ４からなるフィードバックループＲ２が、積分器Ｈ７の出力側から積分器Ｈ６の入力側にかけて、遅延器Ｄ３、乗算器ｂ３、および加算器Ａ５からなるフィードバックループＲ３が形成されている。
【００２７】
そして、各積分器Ｈ１〜Ｈ７の出力側は、それぞれ乗算器Ｇ１〜Ｇ７を介して加算器Ａ１と接続され、加算器Ａ１の出力側は、量子化器Ｑ１に接続されている。量子化器Ｑ１の出力側は出力端子Ｙ１に接続されるとともに、遅延器Ｄ４を介して積分器Ｈ１の入力側に接続されるフィードバックループＲ０を形成している。
【００２８】
次に、上記のようなアナログ／デジタル変換回路にアナログ信号を入力した際の動作について説明する。
【００２９】
入力端子Ｘ１に入力されたアナログ信号は、各積分器Ｈ１〜Ｈ７で順次積分されるとともに、各積分器Ｈ１〜Ｈ７の出力が、乗算器Ｇ１〜Ｇ７において所定の係数で乗算された後、加算器Ａ１で加算される。そして、加算器Ａ１で加算された信号は、量子化器Ｑ１によって−１または＋１の１ビット信号に量子化され、出力端子Ｙ１からデジタル信号として出力される。
【００３０】
量子化器Ｑ１から出力される１ビット信号は、遅延器Ｄ４で１サンプリング周期だけ遅延された後、加算器Ａ２において入力信号から減算されて積分器Ｈ１に負帰還される。
【００３１】
また、各積分器Ｈ２〜Ｈ７の入力側には、上述したように、乗算器ａ１〜ａ６が介在されており、前段側の積分器からの出力がこの乗算器ａ１〜ａ６を介して各積分器Ｈ２〜Ｈ７に入力されている。
【００３２】
また、積分器Ｈ２およびＨ３において、上述したように、フィードバックループＲ１が設けられており、積分器Ｈ３からの出力は遅延器Ｄ１で遅延され、さらに乗算器ｂ１で所定の係数が乗算された後、加算器Ａ３によって積分器Ｈ２への入力から減算される。積分器Ｈ４およびＨ５、および積分器Ｈ６およびＨ７においても、フィードバックループＲ２およびＲ３によって上記と同様の制御が行われる。
【００３３】
上記のように、本実施形態におけるアナログ／デジタル変換回路は、各積分器Ｈ１〜Ｈ７の出力を、乗算器Ｇ１〜Ｇ７によってそれぞれ所望の電圧に増幅あるいは減圧させてから加算器Ａ１に入力することが可能になっている。
【００３４】
以下に、乗算器Ｇ１〜Ｇ７における増幅あるいは減圧の割合を変化させた各種の設定例に対して、量子化ノイズおよび発振限界値を測定した際の測定結果を示す。
【００３５】
まず、設定例１として、上記のようなアナログ／デジタル変換回路における１次から７次の各積分器Ｈ１〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を増幅してから加算器Ａ１に入力させる構成を設定する。具体的には、各積分器Ｈ１〜Ｈ７の出力電圧を乗算器Ｇ１〜Ｇ７によって約１．２倍し、加算器Ａ１に入力する構成とし、この構成に対して上記の測定を行った際の測定結果を以下に示す。
【００３６】
図２は、上記設定例１における量子化ノイズの対数パワースペクトルを示すグラフである。なお、このグラフは、上記のアナログ／デジタル変換回路に正弦波（６８９．０６２５Ｈｚ、片振幅１ｍＶ）を入力した時に得られる１ビット信号をＦＦＴ(First Fourier Transform) 分析（４０９６点、ハニング窓）して得られたものである。
【００３７】
また、設定例１における発振限界値は０．８８であった。なお、発振限界値とは、入力可能な最大信号の片振幅を１とした時の、発振が生じない限界の入力信号の片振幅の大きさを表している。
【００３８】
また、比較例１として、従来の技術で示したような、各積分器ＰＨ１〜ＰＨ７の出力電圧をそのまま加算器ＰＡ１に入力する構成を設定する。図３に、このような従来のアナログ／デジタル変換回路に、上記と同様の正弦波を入力した時に得られる１ビット信号をＦＦＴ分析して得られた量子化ノイズの対数スペクトルのグラフを示す。この時の発振限界値は０．８５であった。
【００３９】
設定例１の測定結果である図２と、比較例１の測定結果である図３とを比較すると、図２の方が可聴帯域のノイズレベルが大きくなってしまっているが、発振限界値は、従来よりも本実施形態のアナログ／デジタル変換回路の方が優れていることがわかる。すなわち、積分器Ｈ１〜Ｈ７の出力を約１．２倍して加算した場合には、Ｓ／Ｎ比やダイナミックレンジは低下するが、発振限界を向上させることができることがわかる。
【００４０】
ここで、上記のＳ／Ｎ比およびダイナミックレンジと、量子化ノイズの対数パワースペクトルを示すグラフとの関係について説明する。上記のＳ／Ｎ比は、可聴帯域のＳ／Ｎ比であるので、２０ｋＨｚまでの量子化ノイズスペクトラムレベルが低ければＳ／Ｎ比は良好になり、逆にレベルが高ければＳ／Ｎ比は悪化する。すなわち、Ｓ／Ｎ比は、２０ｋＨｚまでの量子化ノイズスペクトラムレベルに比例することになる。
【００４１】
ダイナミックレンジは、Ｓ／Ｎ比にＡ特性を掛け合わせたものである。Ａ特性とは、人間の聴覚感度の周波数特性に近づけた周波数特性であり、人間が感じる音の大きさを表している。人間は、１ｋＨｚ〜４ｋＨｚの感度が良いので、１ｋＨｚ〜４ｋＨｚのノイズレベルが低いほどダイナミックレンジが高くなりやすくなる。
【００４２】
次に、設定例２として、上記のようなアナログ／デジタル変換回路において、１次および２次の積分器Ｈ１・Ｈ２の出力の大きさは変えずに、３次以降の各積分器Ｈ３〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を増幅してから加算器Ａ１に入力させる構成を設定する。具体的には、３次以降の各積分器Ｈ３〜Ｈ７の出力電圧を乗算器Ｇ３〜Ｇ７によって約１．１倍し、加算器Ａ１に入力する構成とし、この構成に対して上記の測定を行った際の測定結果を以下に示す。
【００４３】
図４は、上記設定例２における量子化ノイズの対数パワースペクトルを示すグラフである。なお、このグラフは、図２のグラフの測定時と同じ条件のもとで、正弦波を入力した時に得られる１ビット信号をＦＦＴ分析して得られたものである。また、この設定例２における発振限界値は０．８７であった。
【００４４】
設定例２の測定結果である図４と、設定例１の測定結果である図２とを比較すると、図４の方が可聴帯域のノイズレベルが低く抑えられている。また、発振限界値については、設定例１と設定例２とではほぼ同等となっている。すなわち、設定例２は、設定例１に比較して、発振限界値をほぼ同等に保持したまま、Ｓ／Ｎ比やダイナミックレンジを向上させていることがわかる。
【００４５】
また、設定例２の測定結果である図４と、比較例１の測定結果である図３とを比較すると、可聴帯域のノイズレベルはほぼ同等となっている。すなわち、設定例２は、従来の比較例１と比較して、Ｓ／Ｎ比やダイナミックレンジをほぼ同等に保持したまま、発振限界値を向上させていることがわかる。
【００４６】
次に、設定例３として、上記のようなアナログ／デジタル変換回路において、１次から７次の各積分器Ｈ１〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を減圧してから加算器Ａ１に入力させる構成を設定する。具体的には、積分器Ｈ１およびＨ２の出力電圧を乗算器Ｇ１およびＧ２によって約０．８倍し、かつ、各積分器Ｈ３〜Ｈ５の出力電圧を乗算器Ｇ３〜Ｇ５によって約０．９倍して加算器Ａ１に入力する構成とし、この構成に対して上記の測定を行った際の測定結果を以下に示す。
【００４７】
図５は、上記設定例３における量子化ノイズの対数パワースペクトルを示すグラフである。なお、このグラフは、図２のグラフの測定時と同じ条件のもとで、正弦波を入力した時に得られる１ビット信号をＦＦＴ分析して得られたものである。また、この設定例３における発振限界値は０．８４であった。
【００４８】
設定例３の測定結果である図５と、比較例１の測定結果である図３とを比較すると、図５の方が可聴帯域のノイズレベルが低く抑えられている。一方、発振限界値については、設定例３の方が比較例１よりもやや低くなっている。すなわち、積分器Ｈ１〜Ｈ７の出力電圧を減圧して加算した場合には、発振限界値は低下するが、Ｓ／Ｎ比やダイナミックレンジを向上させることができることがわかる。
【００４９】
次に、設定例４として、上記のようなアナログ／デジタル変換回路において、１次および２次の積分器Ｈ１・Ｈ２の出力の大きさは変えずに、３次以降の各積分器Ｈ３〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を減圧してから加算器Ａ１に入力させる構成を設定する。具体的には、積分器Ｈ３〜Ｈ５の出力電圧を乗算器Ｇ３〜Ｇ５によって約０．９倍し、加算器Ａ１に入力する構成とし、この構成に対して上記の測定を行った際の測定結果を以下に示す。
【００５０】
図６は、上記設定例４における量子化ノイズの対数パワースペクトルを示すグラフである。なお、このグラフは、図２のグラフの測定時と同じ条件のもとで、正弦波を入力した時に得られる１ビット信号をＦＦＴ分析して得られたものである。また、この設定例４における発振限界値は０．８７であった。
【００５１】
設定例４の測定結果である図６と、設定例３の測定結果である図５とを比較すると、可聴帯域のノイズレベルについては、設定例４と設定例３とではほぼ同等となっている。また、発振限界値については、設定例４は設定例３よりも向上していることがわかる。すなわち、設定例４は、設定例３に比較して、Ｓ／Ｎ比やダイナミックレンジをほぼ同等に保持したまま、発振限界値を向上させていることがわかる。
【００５２】
また、設定例４の発振限界値と、比較例１の発振限界値とを比較すると、設定例４と比較例１とではほぼ同等となっている。すなわち、設定例４は、従来の比較例１と比較して、発振限界値をほぼ同等に保持したまま、Ｓ／Ｎ比やダイナミックレンジを向上させていることがわかる。
【００５３】
以上のように、設定例２および設定例４では、積分器Ｈ１・Ｈ２の出力電圧については、そのまま加算器Ａ１に入力させる構成となっている。そして、設定例２は、設定例１と比較して、発振限界値をほぼ同等に保持したまま、Ｓ／Ｎ比やダイナミックレンジを向上させており、設定例４では、設定例３と比較して、Ｓ／Ｎ比やダイナミックレンジをほぼ同等に保持したまま、発振限界値を向上させている。
【００５４】
これは、本実施形態に係るアナログ／デジタル変換回路のようなΔΣ変調回路は、１次および２次までは安定で、３次以降では不安定なシステムとなっていることによるものであると思われる。すなわち、１次および２次までの積分器出力が大きくなっても回路は安定に動作するので、１次および２次までの積分器出力に対しては、電圧の増減などの作用を施さない方が、出力が良好になるものと思われる。
【００５５】
次に、発振を防止するために、各積分器Ｈ１〜Ｈ７の過大振幅を制限する構成について以下に示す。なお、この過大振幅を制限する発振防止手段としては、前記したダイオードによるリミッタ回路や電源電圧を制限する構成などが挙げられる。
【００５６】
まず、比較例２として、従来の技術で示したような、各積分器ＰＨ１〜ＰＨ７の出力電圧をそのまま加算器ＰＡ１に入力し、かつ３次〜７次の各積分器ＰＨ３〜ＰＨ７の出力電圧の振幅を±２Ｖに制限した構成を設定する。
【００５７】
図７は、上記比較例２における量子化ノイズの対数パワースペクトルを示すグラフである。なお、このグラフは、図２のグラフの測定時と同じ条件のもとで、正弦波を入力した時に得られる１ビット信号をＦＦＴ分析して得られたものである。また、図８（ａ）ないし（ｇ）は、上記比較例２における各積分器ＰＨ１〜ＰＨ７の出力値を示すグラフである。
【００５８】
次に、設定例５として、上記の設定例４と同様に、１次および２次の積分器Ｈ１・Ｈ２の出力の大きさは変えずに、３次以降の各積分器Ｈ３〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を減圧してから加算器Ａ１に入力し、かつ３次〜７次の各積分器Ｈ３〜Ｈ７の出力電圧の振幅を±２Ｖに制限した構成を設定する。具体的には、積分器Ｈ３〜Ｈ５の出力電圧を乗算器Ｇ３〜Ｇ５によって約０．８９倍し、加算器Ａ１に入力させる構成とする。
【００５９】
図９は、上記設定例５における量子化ノイズの対数パワースペクトルを示すグラフである。なお、このグラフは、図２のグラフの測定時と同じ条件のもとで、正弦波を入力した時に得られる１ビット信号をＦＦＴ分析して得られたものである。また、図１０（ａ）ないし（ｇ）は、上記設定例５における各積分器Ｈ１〜Ｈ７の出力値を示すグラフである。
【００６０】
なお、図８（ａ）ないし（ｇ）、および図１０（ａ）ないし（ｇ）は、各積分器Ｈ１〜Ｈ７の直後の出力値であり、乗算器Ｇ１〜Ｇ７を通る前の測定値である。
【００６１】
図８（ａ）ないし（ｇ）、および図１０（ａ）ないし（ｇ）を比較すると、特に３次〜５次の積分器出力が、比較例２が設定例５よりも低くなっていることが読み取れる。すなわち、比較例２では、３次〜５次の積分器出力がクリップされやすくなっており、設定例５では、乗算器Ｇ３〜Ｇ５によって積分器Ｈ３〜Ｈ５の出力電圧が減圧されることにより、３次〜５次の積分器出力がクリップされにくくなっていることがわかる。
【００６２】
また、比較例２の測定結果である図７と、設定例５の測定結果である図９とを比較すると、設定例５の方が比較例２よりも、可聴帯域のノイズレベルが低くなっていることがわかる。すなわち、設定例５のような構成とすることにより、Ｓ／Ｎ比やダイナミックレンジを向上させていることがわかる。
【００６３】
このように、発振防止のために、各積分器Ｈ１〜Ｈ７の過大振幅を制限する構成において、設定例５は、３次〜５次の積分器出力がクリップされにくくなっているので、量子化がより正確に行われ、量子化誤差が減少する。これにより、可聴帯域のノイズレベルが低くなりので、Ｓ／Ｎ比やダイナミックレンジを向上させることができる。
【００６４】
なお、以上では、設定例１ないし設定例５のように、各積分器Ｈ１〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を増幅する構成、あるいは減圧する構成について説明したが、例えば、各積分器Ｈ１〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を増幅し、かつ、それ以外の各積分器Ｈ１〜Ｈ７の出力のうち、いずれか１箇所以上の積分器出力の電圧を減圧する構成とすることも可能である。
【００６５】
【発明の効果】
以上のように、本発明において、１次および２次の積分器の出力をそのまま加算し、３次以降の積分器の少なくともいずれか１つの出力を増幅してから加算すると、アナログ／デジタル変換回路における発振限界値を向上させるとともに、出力信号のＳ／Ｎ比およびダイナミックレンジの劣化を抑えることができる。
【００６６】
また、１次および２次の積分器の出力をそのまま加算し、３次以降の積分器の少なくともいずれか１つの出力を減圧してから加算すると、アナログ／デジタル変換回路における出力信号のＳ／Ｎ比およびダイナミックレンジを向上させるとともに、発振限界値の劣化を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るアナログ／デジタル変換回路の概略構成を示す回路図である。
【図２】上記アナログ／デジタル変換回路における乗算器の一設定例による、量子化ノイズパワースペクトラムを示すグラフである。
【図３】上記アナログ／デジタル変換回路における乗算器の一比較例による、量子化ノイズパワースペクトラムを示すグラフである。
【図４】上記アナログ／デジタル変換回路における乗算器の他の設定例による、量子化ノイズパワースペクトラムを示すグラフである。
【図５】上記アナログ／デジタル変換回路における乗算器のさらに他の設定例による、量子化ノイズパワースペクトラムを示すグラフである。
【図６】上記アナログ／デジタル変換回路における乗算器のさらに他の設定例による、量子化ノイズパワースペクトラムを示すグラフである。
【図７】各積分器出力の振幅を制限した際の、上記アナログ／デジタル変換回路における乗算器の他の比較例による、量子化ノイズパワースペクトラムを示すグラフである。
【図８】同図（ａ）ないし（ｇ）は、各積分器出力の振幅を制限した際の、上記アナログ／デジタル変換回路における乗算器の他の比較例による、各積分器の出力値を示すグラフである。
【図９】各積分器出力の振幅を制限した際の、上記アナログ／デジタル変換回路における乗算器のさらに他の設定例による、量子化ノイズパワースペクトラムを示すグラフである。
【図１０】同図（ａ）ないし（ｇ）は、各積分器出力の振幅を制限した際の、上記アナログ／デジタル変換回路における乗算器のさらに他の設定例による、各積分器の出力値を示すグラフである。
【図１１】従来のアナログ／デジタル変換回路の概略構成を示す回路図である。
【図１２】積分器の概略構成を示す回路図である。
【図１３】ダイオードによるリミッタ回路を接続した積分器の概略構成を示す回路図である。
【符号の説明】
Ａ１〜Ａ５    加算器
ａ１〜ａ６、ｂ１〜ｂ３、Ｇ１〜Ｇ７    乗算器
Ｄ１〜Ｄ４    遅延器
Ｈ１〜Ｈ７    積分器
Ｑ１    量子化器
【図１】
0003647851.tif 000002
【図２】
0003647851.tif 000003
【図３】
0003647851.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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