(57)【特許請求の範囲】
【請求項１】
特にマイクロプロセッサ用のアドレス生成ユニットであって、複数の基準レジスタと少なくとも１つの基準計算装置とを有し、基準計算装置によってレジスタと関連した操作がアドレス生成のために実行可能であり、
その際、１つ又は複数の入力データパス（ＥＤ０，ＥＤ１）と１つの出力データパス（ＡＤ０）とを有するインタフェースを備え、アドレス生成ユニット（ＡＧＥ）の機能性の向上のためにインタフェースを介してアドレスの発生に影響を与えるデータが導入可能である前記アドレス生成ユニットにおいて、
基準計算装置（ＢＲＷ）に、出力データパス（ＡＤＯ）を介してデータが拡張計算装置（ＥＲＷ）から供給可能であることを特徴とする前記アドレス生成ユニット。
【請求項２】
インタフェースを介して基準レジスタ（ＢＲ０．．．ＢＲ５）及び又は基準計算装置（ＢＲＷ）に接続可能なアドレス生成拡張ユニット（ＡＧＥＥ）を特徴とする前記アドレス生成ユニット。
【請求項３】
インタフェースが制御可能であることを特徴とする請求項１又は２に記載のアドレス生成ユニット。
【請求項４】
複数のアドレス生成拡張ユニットがアドレス生成ユニット（ＡＧＥ）に接続しており、その際複数のアドレス生成拡張ユニットの１つがアドレス計算のために選択可能であることを特徴とする請求項１から３までのうちのいずれか１つに記載のアドレス生成ユニット。
【請求項５】
アドレス生成拡張ユニット（ＡＧＥＥ）が少なくとも１つの拡張レジスタ（ＥＲ０，ＥＲ１，ＥＲ２）と、１つの拡張計算装置（ＥＲＷ）とを有することを特徴とする請求項１から４までのうちのいずれか１つに記載のアドレス生成ユニット。
【請求項６】
入力データパス（ＥＤ０，ＥＤ１）を介して基準レジスタ（ＢＲ０．．．ＢＲ５）からのデータ及び又は基準計算装置（ＢＲＷ）の出力データがアドレス生成拡張ユニット（ＡＧＥＥ）に導入可能であることを特徴とする請求項１から５までのうちのいずれか１つに記載のアドレス生成ユニット。
【請求項７】
基準計算装置（ＢＲＷ）及び又は拡張計算装置（ＥＲＷ）の出力データが基準レジスタ（ＢＲ０．．．ＢＲ５）に書き込み可能であることを特徴とする請求項１から６までのうちのいずれか１つに記載のアドレス生成ユニット。
【請求項８】
入力データパス（ＥＤ１，ＥＤ２）と出力データパス（ＡＤ０）がアドレス生成ユニットの内部バスによって形成されていることを特徴とする請求項１から７までのうちのいずれか１つに記載のアドレス生成ユニット。
【請求項９】
基準レジスタ（ＢＲ０．．．ＢＲ５）と少なくとも１つの拡張レジスタ（ＥＲ０，ＥＲ１，ＥＲ２）とが、接続していることを特徴とする請求項１から８までのうちのいずれか１つに記載のアドレス生成ユニット。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、請求項１の上位概念によるアドレス生成ユニットに関する。
【０００２】
【従来の技術】
ディジタル信号プロセッサ（ＤＳＰ）の本質的構成部分として、制御装置、計算装置、レジスタ組、アドレス生成ユニット並びにバスインタフェースが挙げられる。制御ユニットには、プログラム記憶装置からの命令が読み取られるべき順序を確定しかつ周辺機器への接続を監視しかつレジスタ組、計算装置並びにアドレス生成ユニットを制御する。アドレス生成ユニットにおいて、データ記憶装置が読み取られ又は記載されるために必要なアドレスが特殊なアドレス計算装置で計算される。この際レジスタの中身から算術演算及び論理演算によって有効なアドレスが得られる。プロセッサ若しくはプロセッサに応答する記憶装置の特種な構造に従ってアドレス計算装置における非常に可変的な計算方法が必要である。マルチタスクプロセッサでは、アドレス生成ユニットが保護されたデータ領域をも管理しかつアクセス資格を検査する。
【０００３】
記憶装置アクセスに関する高いフレキシビリテーを備えることができるために、度々多数の種類のアドレスが補充され、その際アドレスは複数のアドレス計算装置を設けることによる時間最適化の達成のために実現されることができる。これには高い回路コストが伴い、この高い回路コストはさらに運転時間にも及び、事情によっては迅速なプログラム進行の目的を妨げることになる。
【０００４】
これに対して事情によってはアドレス生成ユニット外で行われなければならない大抵複雑でかつ時間のかかる計算によってのみアドレス生成ユニット中の１つのアドレス計算装置のみによる多種のアドレス指定が実現される。
【０００５】
【発明が解決すべき課題】
本発明の課題は、必要な場合に任意のアドレス計算が実施可能であるが、かかるアドレス計算を運転時間に関して最適化するようなアドレス生成ユニットを提供することである。
【０００６】
【課題を解決するための手段】
この課題は、請求項１の特徴を備えたアドレス生成ユニットによって驚くべく簡単な方法で解決される。アドレス計算の際のその都度の要求にフレキシブルに対応することができるために、本発明によるアドレス生成ユニットは、複数の基準レジスタと少なくとも１つの基準計算装置とを有し、基準計算装置によってレジスタと関連した操作がアドレス生成のために実行可能であり、その際、１つ又は複数の入力データパス（ＥＤ０，ＥＤ１）と１つの出力データパス（ＡＤ０）とを有するインタフェースを備え、アドレス生成ユニット（ＡＧＥ）の機能性の向上のためにインタフェースを介してアドレスの発生に影響を与えるデータが導入可能である前記アドレス生成ユニットにおいて、基準計算装置（ＢＲＷ）に、出力データパス（ＡＤＯ）を介してデータが拡張計算装置（ＥＲＷ）から供給可能であるように構成されている。
【０００７】
本発明は、特殊な用途では通常プロセッサ内で補充されるアドレス指定を可能にする構成部分のうちの僅かな部分しか頻繁には利用できないことを着想の基礎としている。それによって最適化はアドレス生成ユニットの基準的機能性が相応して形成された基準計算装置によって提供されかつ特殊な用途に必要な追加の機能性が他の回路の接続によってアドレス生成ユニットのインタフェースを介して付加されることによって達成される。このインタフェースは少なくとも１つの出力データパス及び少なくとも１つの入力データパスを有することができ、インタフェースを介してアドレス生成に必要な情報が導入されることができる。
【０００８】
本発明の他の有利な実施形態は従属請求項に記載されている。
【０００９】
アドレス計算の際に特殊な設定課題に必要な他の機能性を備えることができるために、インタフェースを介してアドレス生成拡張ユニットが基準レジスタ及び又はアドレス生成ユニットの基準計算装置に接続可能であるように構成されることができる。その際アドレス生成拡張ユニットは、少なくとも１つの他のレジスタと追加の計算装置とを有し、これらは拡張されたアドレス計算のために使用される。基準レジスタからのデータも基準計算装置の出力データもアドレス生成拡張ユニットのために導入されることができる。さらに、基準計算装置にインタフェースを介して拡張計算装置の出力データが供給されることもできる。
【００１０】
さらに、出力データパス及び入力データパスは、アドレス生成ユニットに設けられる内部バスによって総括され、このことは必要に応じて接続されることができる複数のアドレス生成拡張ユニットの接続を簡単にする。このために、インタフェースが例えばプロセッサの制御装置によって制御可能である。それによって特定されたプログラムの進行に関してアドレス生成ユニットを最適化することが可能である、そのわけは要求に適合したアドレス生成拡張ユニットが接続可能であるからである。
【００１１】
アドレス生成拡張ユニットの内部で基準レジスタ中のデータへのアクセスを行うために、基準レジスタが少なくとも１つの拡張レジスタと接続されることが追加的に行われる。
【００１２】
本発明を次に図面を参照して２つの実施形態によって説明する。
【００１３】
【実施例】
図１に表されたアドレス生成ユニット（ＡＧＥ）は、基本機能性の備えるために６つの基準レジスタ（ＢＲ０〜ＢＲ５）と１つの付設の基準計算装置（ＢＲＷ）を有する。その際各基準レジスタが計算のために選択されることができ、その際計算結果は６つのレジスタに戻して記載される。基準計算装置はレジスタの中身ＢＲ２とＢＲ５の和の形成のために形成されており、その際計算結果はレジスタＢＲ０に記載される。
【００１４】
２つの入力データパス（ＥＤ０，ＥＤ５）と出力データパス（ＡＤ０）とを介してアドレス生成拡張ユニット（ＡＧＥＥ）が記載の回路に接続されている。アドレス生成拡張ユニットは他の３つのレジスタＥＲ０，ＥＲ１及びＥＲ２並びに１つの追加の拡張計算装置ＥＲＷを含む。その際両入力データパスＥＤ０若しくはＥＤ１は基準レジスタＢＲ２並びにＢＲ５をビット反転機能の実施のために拡張計算装置ＥＲＷの２つの入力と接続する。拡張計算装置の第３入力はレジスタＥＲ２と接続しており、レジスタにはビット反転機能の実施結果に適用される変位と称される一定値が記載されている。アドレス生成拡張ユニットＡＧＥＥは制御信号ＳＴ１によって接続される。拡張計算装置の計算結果は基準レジスタの結果と共にマルチプレクサＭ０に供給され、マルチプレクサでは制御信号ＳＴ０を介して、計算されたアドレスの何れかがレジスタＢＲ０に記載されるべきかが選択されることができる。
【００１５】
アドレス生成ユニットの構成要素の他の内部接続が図２に表されている。さらに制御信号ＳＴ１によって２つの入力データパスＥＤ０，ＥＤ１及び出力データパスＡＤ０が接続され、これによってベース構成要素がアドレス生成ユニットの予め設定された拡張構成要素と接続される。基準レジスタＢＲ２が入力データパスＥＤ０を介して拡張計算装置ＥＲＷの入力と接続される。基準レジスタＢＲ２が入力データパスＥＤ０を介して拡張計算装置ＥＲＷと、基準レジスタＢＲＷの出力が入力データパスＥＤ１を介して拡張計算装置ＥＲＷの第２入力と接続している。拡張計算装置ＥＲＷの第３入力には拡張レジスタＥＲ２が接続している。拡張計算装置においてはレジスタ値ＢＲ２とＥＲ２との加算が実行されかつ基準計算装置ＢＲＷの計算結果は得られた桁数だけ左にシフトされる。
【００１６】
マルチプレクサＭ０ではさらに制御信号ＳＴ０によって基準計算装置又は拡張計算装置の計算結果が基準レジスタＢＲ０中に書き込まれるべきかか否かが決定される。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施例を示す図である。
【図２】図２は、本発明の第２実施例を示す図である。
【符号の説明】
ＡＤ０    出力データパス
ＡＧＥ    アドレス生成ユニット
ＡＧＥＥ    アドレス生成拡張ユニット
ＢＲ０〜ＢＲ５    基準レジスタ
ＢＲＷ    基準計算装置
ＥＤ０，ＥＤ１    入力データパス
ＥＲ０〜ＥＲ２    拡張レジスタ
ＥＲＷ    拡張計算装置
Ｍ０    マルチプレクサ
Ｍ１，Ｍ２    スイッチ
ＳＴ０    マルチプレクサＭ０用制御信号
ＳＴ１    スイッチＭ１，Ｍ２用制御信号
【図１】
0003668464.tif 000002
【図２】
0003668464.tif 000003