(57)【特許請求の範囲】
【請求項１】
強誘電体薄膜（１２４）を有する強誘電体メモリ素子（１２８）と、該強誘電体薄膜に電界を印加するための電極（１２６）とを備えた強誘電体集積回路メモリセル１００であって、
該メモリセルは、該強誘電体薄膜が、多結晶であり、かつ、結晶性シード層上に形成されておらず、かつ、９０ナノメートルまたはそれ以下の厚さを有することによって特徴づけられる、強誘電体集積回路メモリセル１００。
【請求項２】
前記厚さが５０ナノメートルまたはそれ以下であることを特徴とする、請求項１に記載の強誘電体メモリセル。
【請求項３】
前記強誘電体薄膜が７μＣ／ｃｍ2より大きい分極率を有することをさらに特徴とする、請求項１または請求項２に記載の強誘電体メモリセル。
【請求項４】
前記強誘電体薄膜が層状超格子材料を含むことをさらに特徴とする、請求項１または請求項２に記載の強誘電体メモリセル。
【請求項５】
前記層状超格子材料は、ストロンチウム、ビスマスおよびタンタルを含む、請求項４に記載の強誘電体メモリ。
【請求項６】
前記層状超格子材料は、ストロンチウムのｕモル当量、ビスマスのｖモル当量、タンタルのｗモル当量を含み、０．８≦ｕ≦１．０、２．０≦ｖ≦２．３、および１．９≦ｗ≦２．１であることをさらに特徴とする、請求項４に記載の強誘電体メモリ。
【請求項７】
前記層状超格子材料は、ストロンチウム、ビスマス、タンタルおよびニオビウムを含む、請求項４に記載の強誘電体メモリ。
【請求項８】
前記層状超格子材料は、ストロンチウムのｕモル当量、ビスマスのｖモル当量、タンタルのｗモル当量、およびニオビウムのｘモル当量を含み、０．８≦ｕ≦１．０、２．０≦ｖ≦２．３、および１．９≦（ｗ＋ｘ）≦２．１であることをさらに特徴とする、請求項７に記載の強誘電体メモリ。
【請求項９】
強誘電体薄膜（１２４）を有する強誘電体メモリ素子（１２８）と、該強誘電体薄膜に電界を印加するための電極（１２２）とを備えた強誘電体集積回路メモリセル（１００）であって、
該メモリセルは、該強誘電体薄膜が、多結晶であり、かつ、該電極上に直接的に形成されており、かつ、９０ナノメートルまたはそれ以下の厚さを有することによって特徴づけられている、強誘電体集積回路メモリセル（１００）。
【請求項１０】
前記厚さが５０ナノメートルまたはそれ以下であることをさらに特徴とする、請求項９に記載の強誘電体メモリセル。
【請求項１１】
前記強誘電体薄膜が７μＣ／ｃｍ2より大きい分極率を有することをさらに特徴とする、請求項９または１０に記載の強誘電体メモリセル。
【請求項１２】
電極（１２２）を提供する工程（２１２）と、前駆体を加熱して強誘電体材料（１２４）を形成するための有効量で金属部分を含む該前駆体を提供する工程（２２２）と、該電極に直接的に該前駆体を付与することにより、コーティングを形成する工程（２２４）とを包含する強誘電体集積回路メモリ（１００）を製造する方法であって、該方法は、
７００℃を超えない温度で該コーティングを加熱することにより、該電極上に多結晶の強誘電体材料の薄膜（１２４）を形成する工程（２２６、２３０）であって、該薄膜が９０ナノメートルまたはそれ以下の厚さを有する、工程と、
該集積回路メモリの能動成分（１２８）中に該薄膜を含むように該集積回路を完成する工程（２３６）と
によって特徴づけられる、方法。
【請求項１３】
前記加熱工程が２時間を越えない総時間で行われることをさらに特徴とする、請求項１２に記載の方法。
【請求項１４】
前記加熱工程は、前記コーティングを急速熱処理する工程を包含し、該急速熱処理工程は、６７５℃を超えない温度で行われることをさらに特徴とする、請求項１２に記載の方法。
【請求項１５】
前記急速熱処理工程が、１秒間に１００℃のランピングレートで３０秒間行われる、請求項１４に記載の方法。
【請求項１６】
前記付与する工程がミスト堆積を含む、請求項１２、１３、１４、または１５に記載の方法。
【請求項１７】
前記薄膜が５０ｎｍを超えない厚さを有する、請求項１２、１３、１４、または１５に記載の方法。
【請求項１８】
前記強誘電体薄膜が７μＣ／ｃｍ2より大きい分極率を有する、請求項１２、１３、１４、または１５に記載の方法。
【請求項１９】
前記強誘電体材料が層状超格子材料を含む、請求項１２、１３、１４、または１５に記載の方法。
【請求項２０】
前記層状超格子材料が、ストロンチウムビスマスタンタレートおよびストロンチウムビスマスタンタルニオベートからなる群から選択される材料を含む、請求項１９に記載の方法。
【発明の詳細な説明】
【０００１】
（発明の背景）
（１．発明の分野）
本発明は通常、９０ナノメートルまたはそれ以下の厚さの強誘電体層状超格子材料薄膜を有する強誘電体メモリ、およびこのような薄膜を製造するための方法に関する。
【０００２】
（２．問題の提示）
強誘電体化合物は、不揮発性集積回路メモリ内で用いるのに有利な特性を有する。Ｍｉｌｌｅｒによる米国特許第５，０４６，０４３号を参照のこと。キャパシタのような強誘電体デバイスは、強誘電体デバイスが所望の電子特性（例えば、大きな残留分極、良好な抗電界、高い疲労抵抗、および低いリーク電流）を有する場合、不揮発性メモリとして役立つ。層状超格子材料酸化物は、集積回路で使用するために研究されてきた。Ｗａｔａｎａｂｅによる米国特許第５，４３４，１０２号を参照のこと。層状超格子材料は、強誘電体メモリにおいてＰＺＴ化合物およびＰＬＺＴ化合物のような別のタイプの強誘電体材料より何桁も大きな特性を示す。層状超格子材料を有する強誘電体素子を含む集積回路デバイスが、現在生産されている。層状超格子材料は、金属酸化物を含む。
【０００３】
高密度な強誘電体メモリ、すなわち、所与のチップ体積中に極めて多くのメモリセルがあるということが非常に望まれる。最大密度を達成するために、メモリの個々の素子をできるだけ小さくしなければならない。これは、強誘電体材料薄膜が、できるだけ薄くなければならないということを要求する。
【０００４】
それにもかかわらず、強誘電体膜がより薄く作製されるにつれ、その臨界電子特性、特に、強誘電体の分極率は低下するということが、当該分野において一般に知られている。Ｂａｔｒａらによる「Ｐｈａｓｅ  Ｔｒａｎｓｉｔｉｏｎ，Ｓｔａｂｉｌｉｔｙ，ａｎｄ  Ｄｅｐｏｌａｒｉｚａｔｉｏｎ  Ｆｉｅｌｄ  ｉｎ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｔｈｉｎ  Ｆｉｌｍｓ」、Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ、Ｖｏｌ．８、Ｎｏ．７、３２５７〜３２６５頁（１９７３年１０月）の３２６１頁の第１コラムの最後および第２コラムの最初、図４および３２６５頁のＶＩ章の最後の文章の結論を参照のこと。例えば、Ｒｏｂｅｒｔ  Ｗ．ＶｅｓｔとＪｉｅｊｉｅ  ＸＵの「ＰｂＴｉＯ3  Ｆｉｌｍｓ  Ｆｒｏｍ  Ｍｅｔａｌｌｏｏｒｇａｎｉｃ  Ｐｒｅｃｕｒｓｏｒｓ」、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  Ｏｎ  Ｕｌｔｒａｓｏｎｉｃｓ，Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ，ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｔｒｏｌ、Ｖｏｌ．１３、Ｎｏ．６、１９９８年１１月の７１１頁のｃｏｌ.１の第１段落、および７１４頁の最後の段落を参照のこと。Ｃａｒｌｏｓ  Ａ．Ｐａｚ  Ｄｅ  Ａｒａｕｊｏらに１９９６年５月２１日に付与された米国特許第５，５１９，２３４号の、特に図２５、およびｃｏｌ．３４、２８〜３３行の議論もまた参照のこと。強誘電体メモリの分極率は、実用的なメモリを製造するために、少なくとも７μＣ／ｃｍ2でなければならない。例えば、欧州特許公開公報０，４８９，５１９Ａ２、４頁の３〜７行、および５頁の７〜１０行を参照のこと。Ｖｅｓｔ論文、および上記の米国特許第５，５１９，２３４号の文献に示されるように、強誘電体材料の分極率は一般に、１４０ナノメートル〜２００ナノメートルの厚さよりも小さい場合、このレベル以下に低下する。従って、強誘電体材料の薄膜を用いる場合、一般に、強誘電体材料を数回コーティングして、約１４０ナノメートル（１４００Å）またはそれ以上の厚さに形成される。ゆえに、メモリを製造するために、分極率は十分高くなる。Ｓｃｏｔｔ  Ｌ．ＳｗａｒｔｚとＰｅｔｅｒ  Ｊ．Ｍｅｌｌｉｎｇに１９９３年３月３０日に付与された米国特許第５，１９８，２６９号を参照のこと。
１９９６年１１月１２日に公開された欧州特許出願ＥＰ  ０  ７４７  ９３７では、強誘電体が結晶シード層上に形成される場合、９０ｎｍ未満の強誘電体薄膜が形成され得る。しかし、これにより製造プロセスがかなり複雑となり、商業上実行不可能であると分かった。
【０００５】
高密度な強誘電体メモリを製造する際の別の障害は、商業上実用的な基板上に非常に薄い膜を形成することが困難であることである。一般に、集積回路の良質な電子デバイスを生産するために必要な処理パラメータ（例えば、アニーリング温度）によっても約１００ナノメートル未満の膜にクラックを生じるか、そうでない場合は破壊するということが分かっている。
【０００６】
強誘電体メモリの密度を増すために、７μＣ／ｃｍ2よりも大きい分極率、および約１００ナノメートルより非常に薄い厚さを有する強誘電体薄膜を有することが非常に望ましく、そのような強誘電体薄膜は、商業上実現可能なプロセスを使用して製造され得る。
【０００７】
（３．発明の要旨）
本発明は、強誘電体材料薄膜が９０ナノメートルまたはそれ以下の厚さを有し、かつ結晶シード層上に形成されない商業上実用的な強誘電体メモリキャパシタを有する不揮発性強誘電体メモリを提供する。本発明はまた、このような薄膜を製造するための方法を提供する。その方法は、液体堆積法であり、そこで用いられる基板は前駆体でコーティングされ、続いて加熱される。好ましくは、種々の加熱工程の温度は７００℃を超えず、総加熱時間は２時間未満である。
【０００８】
本発明の特徴は、９０ナノメートル（以下、「ｎｍ」とする）またはそれ以下の厚さを有する層状超格子材料薄膜からなる強誘電体メモリである。本発明の１つの実施形態において、厚さは５０ナノメートル未満である。
【０００９】
本発明の１つの実施形態において、層状超格子材料は、ストロンチウム、ビスマスおよびタンタルを含む。この場合において、材料は好ましくは、ｕモル当量のストロンチウム、ｖモル当量のビスマス、およびｗモル当量のタンタルを含む。ここで、０．８≦ｕ≦１．０、２．０≦ｖ≦２．３、および１．９≦ｗ≦２．１である。実験は、ｕ＝０．９、ｖ＝２．１８の場合に、良好な結果を示した。別の実施形態において、層状超格子材料はまた、ニオビウムを含む。この場合において、材料は、ｘモル当量のニオビウムを含み、１．９≦（ｗ＋ｘ）≦２．１である。好ましくは、ｕ＝０．９、ｖ＝２．１８である。
【００１０】
本発明はまた、９０ｎｍを超えない厚さを有する強誘電体材料薄膜を製造する方法を提供する。その方法は、電極および前駆体を提供する工程であって、上記前駆体は、加熱すると自発的に層状超格子材料を形成する有効量の金属部分を含む工程；コーティングを形成するために電極に前駆体を直接付与する工程；基板上に９０ｎｍまたはそれ以下の厚さを有する層状超格子材料薄膜を形成するために２時間を超えない総時間で７００℃を超えない温度でコーティングを加熱する工程、を含む。
【００１１】
本発明の１つの局面において、加熱する工程は３００℃を超えない温度で基板上のコーティングを焼成する工程を含む。別の特徴は、焼成する工程が酸素濃縮雰囲気中で１５分を超えない時間で行われるということである。一般に、酸素濃縮雰囲気は、酸素ガス（以下、「Ｏ2ガス」とする）である。
【００１２】
本発明の特徴は、加熱する工程がコーティングを急速熱処理する工程を含むということである。急速熱処理工程は、７００℃を超えない温度で行われる。好適な実施形態において、その急速熱処理は、１秒間に１００℃のランピングレートで３０秒間行われる。
【００１３】
本発明の重要な特徴は、好ましくは、１時間３０分を超えない時間で、７００℃を超えない温度でコーティングをアニーリングする工程を含むことである。本発明の１つの実施形態において、アニーリングは、酸素濃縮雰囲気中、通常、Ｏ2ガス中で行われる。本発明の別の実施形態において、アニーリングは、無酸素雰囲気中、通常、Ｎ2ガス中で行われる。
【００１４】
本発明の１つの局面において、基板は第１の電極を有し、方法は、アニーリングの工程の後、コーティング上に第２の電極を形成し、キャパシタを形成する工程を含み、続いて、ポストアニーリングの工程を実施する。好適な実施形態において、第１の電極および第２の電極は、プラチナおよびチタンを含む。ポストアニーリングの工程は、好ましくは、３０分を超えない時間で、７００℃を超えない温度で行われる。本発明の１つの実施形態において、ポストアニーリングは、酸素濃縮雰囲気中、通常、Ｏ2ガス中で行われる。本発明の別の実施形態において、ポストアニーリングは、酸素欠損雰囲気中、通常、Ｎ2ガス中で行われる。
【００１５】
本発明の好適な実施形態において、電気的導電障壁層が前駆体コーティングを付与する前に、基板上に形成されている。
【００１６】
本発明の方法の好適な実施形態において、加熱する工程は、コーティングを焼成する工程、コーティングを急速熱処理する工程、コーティングをアニーリングする工程、および、コーティングをポストアニーリングする工程を含む。本発明の特徴は、これら全ての加熱工程にかかる総時間が２時間を越えないで行われるということである。
【００１７】
１つの実施形態において、層状超格子材料薄膜の厚さは、９０ｎｍを超えない。別の実施形態において、薄膜の厚さは、５０ｎｍを超えない。１つの実施形態において、層状超格子材料は、ストロンチウムビスマスタンタレートを含む。好ましくは、対応する前駆体は、ｕモル当量のストロンチウム、ｖモル当量のビスマス、およびｗモル当量のタンタルを含み、０．８≦ｕ≦１．０、２．０≦ｖ≦２．３、および１．９≦ｗ≦２．１である。ｕ＝０．９、ｖ＝２．１８の実験用の前駆体溶液を用いる本発明の方法に従って生成された強誘電体キャパシタは、強誘電体薄膜の厚さが約５０ｎｍまたは９０ｎｍのどちらの場合も、良好な特性を示す。別の実施形態において、層状超格子材料は、ストロンチウムビスマスタンタルニオベートを含む。好ましくは、対応する前駆体は、ｕモル当量のストロンチウム、ｖモル当量のビスマス、ｗモル当量のタンタル、およびニオビウムのｘモル当量を含み、０．８≦ｕ≦１．０、２．０≦ｖ≦２．３、１．９≦ｗ≦２．１、１．９≦ｗ≦２．１、および１．９≦（ｗ＋ｘ）≦２．１である。好ましくは、ｕ＝０．９、ｖ＝２．１８である。
【００１８】
本発明の重要な特徴は、酸素濃縮雰囲気中、通常、Ｏ2ガス中で、３００℃を超えない温度で基板上のコーティングを焼成することである。
【００１９】
本発明の数多くの別の特徴、目的および利点は、添付の図面と関係して読むことで、以下の説明から明らかとなる。
【００２０】
（好適な実施形態の詳細な説明）
（１．概要）
集積回路デバイスを示している図１、図３および図４は、実際の集積回路デバイスの任意の特定部分の実際の平面図または断面図を表してないということが理解されるべきである。実際のデバイスにおいて、層は規則的ではなく、厚さは異なる比率を有しているかもしれない。実際のデバイスでは種々の層は曲がっており、重なったエッジを有する場合が多い。その代わりに、実際の図面を用いた場合に可能であるよりも本発明をより明確にかつ完全に説明するために使用される理想的な表示を示す。また、図面は、本発明の方法を用いて製造され得る強誘電体デバイスの数え切れない変形のうちただ１つのみを表す。図１は、誘電体キャパシタと電気的に接続した電界効果トランジスタの形式において、スイッチを含む強誘電体メモリを示す。しかし、本発明の方法はまた、強誘電体素子がスイッチ素子の中に組み込まれている強誘電体ＦＥＴメモリで使用され得る。このような強誘電体ＦＥＴは、ＭｃＭｉｌｌａｎによる米国特許第５，５２３，９６４号において記述されていた。同様に、本発明の方法用いて製造された別の集積回路は、材料の他の元素および組成を含み得る。
【００２１】
図１は、本発明に従って製造され得る例示的な不揮発性集積回路強誘電体メモリ１００の部分の断面図を示す。ＭＯＳＦＥＴを含む集積回路および強誘電体キャパシタ素子を製造する一般的な製造工程は、Ｍｉｈａｒａによる米国特許第５，４６６，６２９号、およびＹｏｓｈｉｍｏｒｉによる米国特許第５，４６８，６８４号に記述されている。一般的な製造方法は、別の文献においても記述されてきた。従って、図１の回路素子は、本明細書中では簡単に取り扱われる。
【００２２】
図１において、電界酸化物領域１０４は、シリコン基板１０２の表面に形成されている。ソース領域１０６およびドレイン領域１０８は、シリコン基板１０２内に互いに離れて形成される。ゲート絶縁層１１０は、ソース領域１０６とドレイン領域１０８との間のシリコン基板１０２上に形成される。さらに、ゲート電極１１２は、ゲート絶縁層１１０上に形成される。これらのソース領域１０６、ドレイン領域１０８、ゲート絶縁層１１０およびゲート電極１１２は、総合してＭＯＳＦＥＴ１１４を形成する。
【００２３】
ＢＰＳＧ（ボロンをドープしたリンケイ酸ガラス）で生成された第１の中間誘電体層（ＩＬＤ）１１６は、基板１０２および電界酸化物領域１０４上に形成されている。ＩＬＤ１１６は、それぞれソース領域１０６およびドレイン領域１０８に対してバイア１１７、１１８を形成するようにパターニングされる。バイア１１７、１１８は、それぞれプラグ１１９、１２０を形成するために充填される。プラグ１１９、１２０は、電気的に導電性で、通常、多結晶シリコンからなる。拡散障壁層１２１は、プラグ１２０に電気的に接触するようにＩＬＤ１１６上に形成され、パターニングされる。拡散障壁層１２１は、例えば、窒化チタンで生成され、通常、１０〜２０ｎｍの厚さを有する。窒化チタンのような拡散障壁層は、メモリ１００の下の層と上の層との間で化学種の拡散を阻止する。
【００２４】
図１で示されているように、プラチナで生成された９０ｎｍの厚さを有する下部電極層１２２は、拡散障壁層１２１の上に堆積される。続いて、強誘電体薄膜１２４は、下部電極層１２２の上に形成される。本発明によれば、強誘電体薄膜１２４の厚さは、９０ｎｍを超えない。もっとも好ましいのは、強誘電体薄膜１２４の厚さは、５０ｎｍまたはそれ以下である。プラチナで生成され、９０ｎｍの厚さを有する上部電極層１２６は、強誘電体薄膜１２４の上に形成される。下部電極層１２２、強誘電体薄膜１２４および上部電極層１２６は、総合して強誘電体キャパシタ１２８を形成する。強誘電体薄膜１２４の組成は、以下でより詳細に議論される。
【００２５】
ウエハ基板１０２は、シリコン、ガリウムヒ素または別の半導体、または、二酸化シリコン、ガラスまたは酸化マグネシウム（ＭｇＯ）のような絶縁体からなり得る。強誘電体キャパシタの上部および下部電極は、従来よりプラチナを含む。下部電極が、プラチナ、パラジウム、銀、および金のような非酸化型の貴金属を含むことが好ましい。貴金属に加え、アルミニウム、アルミニウム合金、アルミニウムシリコン、アルミニウムニッケル、ニッケル合金、銅合金およびアルミニウム銅のような金属は、強誘電体メモリの電極として用いられ得る。チタンのような接着層（図示せず）は、電極の隣接する回路の下の層または上の層と接着性を高める。
【００２６】
ＮＳＧ（ノンドープケイ酸ガラス）で生成された第２の中間誘電体層（ＩＬＤ）１３６は、ＩＬＤ１１６、拡散障壁層１２１および強誘電体キャパシタ１２８を覆うように堆積される。ＰＳＧ（リンケイ酸ガラス）膜またはＢＰＳＧ（ボロンリンケイ酸ガラス）膜はまた、層１３６で用いることができる。
【００２７】
ＩＬＤ１３６は、プラグ１１９に対してバイア１３７を形成するようにパターニングされる。金属化した配線膜は、ＩＬＤ１３６を覆って、バイア１３７を充填するように堆積され、続いて、プラグ１３７、ソース電極配線１３８および上部電極配線１３９を形成するようにパターニングされる。配線１３８、１３９は好ましくは、約２００〜３００ｎｍの厚さを有するＡｌ−Ｓｉ−Ｃｕ標準相互接続金属（ｓｔａｎｄａｒｄ  ｉｎｔｅｒｃｏｎｎｅｃｔ  ｍｅｔａｌ）からなる。
【００２８】
図１は、本発明の構造および方法を用いることが可能な強誘電体メモリセルの様々な種類うちの１つだけを示している。例えば、図１に示されている強誘電体素子は、実質的にスイッチ素子の上にあるが、本発明は、スイッチの側面に置換された強誘電体キャパシタ中に層状超格子材料薄膜を含み得る。また、本発明の構造および低温法は、電気的に導電性の拡散障壁層が、拡散障壁およびキャパシタの電極の両方として機能する強誘電体メモリに適用され得る。あるいは、本発明の構造および方法は、強誘電体薄膜の下に拡散障壁をまったく含まない回路において利用され得る。あるいは、メモリは、強誘電体ＦＥＴ、例えば、ＭｃＭｉｌｌａｎらに付与された米国特許第５，５２３，９６４号に示されているメモリを利用し得る。
【００２９】
強誘電体薄膜１２４は、好ましくは層状超格子材料であるが、ＡＢＯ3型材料または別の強誘電体材料でもあってもよい。強誘電体材料１２４は、集積回路部分１００の能動成分中に組み込まれる。集積回路メモリの能動成分は、例えば、互いから能動成分を分離するためだけに働く絶縁体１３６のような成分と対象的に、メモリ機能に能動的に関与する成分である。
【００３０】
１９９６年５月２１日に付与された米国特許第５，５１９，２３４号では、例えば、ストロンチウムビスマスタンタレート（「ＳＢＴ」）のような層状超格子化合物は、最良とされる従来技術の材料と比べて強誘電体アプリケーションにおいて優れた特性を有し、高い誘電率および低いリーク電流を有するということを開示している。
【００３１】
層状超格子材料は、以下の式：
【００３２】
【数１】
0003730122.tif 000002
で一般的に要約され得る。ここで、Ａ１、Ａ２．．．Ａｊは、ペロブスカイトのような構造中のＡ−サイト元素を示し、Ａ−サイト元素は、ストロンチウム、カルシウム、バリウム、ビスマス、鉛等のような元素であり得、Ｓ１、Ｓ２．．．Ｓｋは、超格子ジェネレータ元素を示し、超格子ジェネレータ元素は、通常ビスマスであるが、＋３の原子価を有するイットリウム、スカンジウム、ランタン、アンチモン、クロム、タリウム等の材料でもあり得、Ｂ１、Ｂ２．．．Ｂｌは、ペロブスカイトのような構造中のＢ−サイト元素を示し、Ｂ−サイト元素は、チタン、タンタル、ハフニウム、タングステン、ニオビウム、ジルコニウム等の元素であり得、Ｑはアニオンを示し、アニオンは通常酸素であるが、フッ素、塩素、およびオキシフルオライド、オキシクロライド等のようなこれらの元素の混成等の元素でもあり得る。式（１）における上付き文字は、それぞれの元素の原子価を表し、その下付き文字は、化合物１モル中の材料のモル数、または、単位格子に関しては、単位格子中の平均した元素の原子数を表す。下付き文字は、整数あるいは分数であり得る。すなわち、式（１）は、単位格子が材料（例えばＳｒＢｉ2（Ｔａ0.75Ｎ0.25）2Ｏ9）の全体をとおして変化し得る場合、平均して、７５％のＢ−サイトがタンタル原子によって占有され、２５％のＢ−サイトがニオビウム原子によって占有される場合を含む。化合物中に１つのＡ−サイト元素のみが存在する場合、Ａ−サイト元素は「Ａ１」によって表され、ｗ２．．．ｗｊはすべてゼロに等しくなる。化合物中に１つのＢ−サイト元素のみが存在する場合、Ｂ−サイト元素は「Ｂ１」によって表され、ｙ２．．．ｙｌはすべてゼロに等しくなり、超格子ジェネレータ元素の場合にも同様である。通常の場合は、１つのＡ−サイト素子、１つの超格子ジェネレータ素子、１つまたは２つのＢ−サイト素子が存在するが、本発明は、それらのサイトおよび超格子ジェネレータのいずれもが複数の元素を有し得る場合を含むように意図されるので、式（１）はさらに一般的な形式で記される。ｚの値は、以下の式：
【００３３】
【数２】
0003730122.tif 000003
から分かる。式（１）は、１９９６年５月２１日に付与された米国特許第５，５１９，２３４号で議論された３つのスモレンスキー型化合物のすべてを含む。層状超格子材料は、式（１）にあてはまり得るあらゆる材料を含むわけではないが、異なる交互層を有する結晶構造に層状超格子材料自身を自発的に形成する材料のみを含む。
【００３４】
単語「基板」は、薄膜層（例えばＢＰＳＧ層１１６）が堆積される任意の物体と同様に、集積回路が形成されるその下にあるウエハ１０２を意味し得る。この開示において、「基板」は対象の層が付与される物体を意味し、例えば、本発明者らが１２２のような下部電極について述べている場合、基板とは、電極１２２が形成されている層１２１および層１１６を含む。
【００３５】
用語「薄膜」は、集積回路技術分野で使用されるのと同様に本明細書中で使用される。一般に、薄膜とは、厚さ１ミクロン未満の膜を意味する。すべての実例において本発明中で開示されている強誘電体薄膜は、０．０９ミクロン、すなわち９０ナノメートルを超えない厚さを有する。好ましくは、強誘電体薄膜１２４は、３０ｎｍ〜９０ｎｍの厚さである。集積回路技術分野のこれらの薄膜は、巨視的なキャパシタ技術分野の層状キャパシタと混同されるべきでなく、これらの層状キャパシタは、集積回路技術分野と一致しない全く異なるプロセスによって形成される。
【００３６】
本明細書中の用語「化学量論の」は、例えば、層状超格子材料のような材料の固体膜、または、材料を形成するための前駆体の両方に適用され得る。固体薄膜に適用される場合には、最終的な固体薄膜中の各元素の実際の相対量を示す式を指す。前駆体に適用される場合には、前駆体中の金属のモル比を示す。「平衡」化学量論の式は結晶格子のすべてのサイトが占有された状態の材料の完全な結晶構造を形成するために各元素がちょうど十分なだけ存在する式であるが、実際には、室温で結晶中には常にいくつかの欠陥がある。例えば、ＳｒＢｉ2（ＴａＮｂ）Ｏ9およびＳｒＢｉ2（Ｔａ1.5Ｎｂ0.5）Ｏ9の両方は、平衡化学量論式である。対照的に、ストロンチウム、ビスマス、タンタルおよびニオビウムのモル比がそれぞれ、０．９、２．１８、１．５および０．５であるストロンチウムビスマスタンタルニオベートの前駆体は、本明細書中で、非平衡「化学量論」式Ｓｒ0.9Ｂｉ2.18（Ｔａ1.5Ｎｂ0.5）Ｏ9によって表されている。なぜならば、その前駆体は、Ｂ−サイト元素タンタルおよびニオビウムに対して過剰ビスマスおよびストロンチウム欠陥を含むからである。この開示において、金属元素の「過剰な」量は、すべての原子サイトが占有され、いずれの金属量も全く残らない状態の所望の材料の完全な結晶構造を形成するために存在する別の金属と結合するのに必要な量より多い量を意味する。金属元素の「欠損」量は、別の金属が化学量論的に平衡量で存在する場合、その別の材料と結合するのに必要な量より少ない量を意味する。
【００３７】
（２．好適な製造方法の説明）
図２の図は、図１に示されるような強誘電体メモリを作製するための本発明の方法を含むプロセス２１０の製造工程のフローシートである。工程２１２において、半導体基板が提供されて、工程２１４でその基板上にスイッチが形成される。スイッチは、通常ＭＯＳＦＥＴである。工程２１６において、絶縁層が、形成されるべき強誘電体素子からスイッチング素子を分けるために形成される。従来のプロセスを用いて、絶縁層はバイアを形成するためにパターニングされ、そのバイアは、スイッチをメモリキャパシタおよび残りの集積回路と電気的に接続するするために、導電性のプラグで充填される。工程２１８において、拡散障壁層は、絶縁層の上に堆積され、パターニングされる。好ましくは、拡散障壁は窒化チタンからなり、約１０〜２０ｎｍの厚さを有する。好ましくは、拡散障壁は、窒化チタンターゲットを用いた従来のスパッタリング法により堆積されるが、窒素を含んだスパッタガスとともにチタンターゲットを使用してもよい。工程２２０において、下部電極が形成される。好ましくは、電極は、プラチナで生成され、約９０ｎｍの厚さを有する層を形成するためにスパッタリング堆積される。層状超格子材料の強誘電体薄膜を形成するための前駆体は、工程２２４で下部電極に付与される。本発明の方法において、前駆体は、例えば米国特許第５，４５６，９５４号において記述されるようなミスト堆積法またはスピンコーティング法等の液体堆積技術を用いて付与される。工程２２２において、所望の強誘電体薄膜を形成する層状超格子材料の化学前駆体が調製される。通常、前駆体溶液は、化学前駆体化合物を含む市販で入手可能な溶液から調製される。しかし、例えば、本発明のデバイスおよび方法の好適な実施形態において、液体前駆体溶液は、式Ｓｒ0.9Ｂｉ2.18Ｔａ2Ｏ9にほぼ相当するストロンチウム元素、ビスマス元素およびタンタル元素の相対モル比を含む。従って、必要ならば、工程２２２で市販の溶液で供給された種々の前駆体の濃度を調製し、特定の製造条件または動作条件に合うようにする。本発明により、前駆体溶液の液体コーティングは、工程２２４で基板に付与される。以下の実施例では、基板を１５００〜２０００ｒｐｍで３０秒間回転した。工程２２６の焼成において、液体前駆体のコーティングを、３００℃を超えない温度で焼成し、乾燥した。好ましくは、焼成工程は、Ｏ2ガス中、または、少なくとも酸素濃縮雰囲気中で、１５分を超えない時間の間、ホットプレート上で行われた。用語「酸素濃縮」は、存在する酸素の相対量が、大気中に存在する酸素の量より多いということを意味する。
【００３８】
続いて、工程２２８において、基板上の乾燥したコーティングは、急速熱処理（「ＲＴＰ」）を受ける。ＲＴＰは、７００℃を超えない温度で行われる。好ましくは、ＲＴＰは、１００℃／秒のランピングレートで３０秒間行われる。ハロゲンランプ、赤外線ランプまたは紫外線ランプからの放射を、ＲＴＰ焼成工程のための熱源とする。以下の実施例において、ハロゲン源を利用するＡＧアソシエートモデル４１０熱パルサを用いた。好ましくは、ＲＴＰプロセスは、Ｏ2ガス中、少なくとも酸素濃縮雰囲気中で実行される。どのような残留有機物でもＲＴＰプロセス中に、焼き尽くされ、蒸発される。同時に、ＲＴＰの急速な温度上昇は、核形成、すなわち、固体膜３０中の層状超格子材料の多数の結晶粒の生成を促進する。これらの結晶粒は、さらなる結晶化を生じ得る核の機能を果す。焼成プロセスにおいて酸素の存在は、これらの結晶粒を形成するのに必須である。
【００３９】
アニーリング工程２３０において、コーティングは、層状超格子材料薄膜を形成するために７００℃を超えない温度でアニールされる。アニーリング時間は、１時間半を超えない。好ましくは、アニーリング時間は、約６０分である。アニールは通常、Ｏ2ガス雰囲気を含む炉内で実行されるが、良好な実験結果が無酸素Ｎ2ガス雰囲気を使用しても得られた。アニーリング工程はまた、大気中、酸素濃縮雰囲気中、または、大気中の相対酸素量より少ない相対酸素量である「酸素欠損」雰囲気中でも行われ得る。
【００４０】
工程２２４〜２３０の手順は、本発明の強誘電体薄膜の所望の品質および厚さを達成するために、２回（図２において破線のフローラインで示されている）行われ得る。最初のコーティングの厚さに応じて、工程２２４〜２３０の１回目の手順の後の薄膜の厚さは、４０ｎｍ〜９０ｎｍの間におよぶ。好ましくは、工程２２４〜２３０の２回目の手順（各手順は４０〜５０ｎｍの厚さを有する層を形成する）は、全体の厚さが８０〜９０ｎｍの強誘電体薄膜を形成するために用いられる。しかしながら、プロセスの経済的理由のためには、工程２２４〜２３０の１回目の手順を用いて８０〜９０ｎｍの厚さの薄膜を形成することが好ましいかもしれない。または、例えば、回路密度を増加するためには、４０〜５０ｎｍの範囲の厚さを有する薄膜を形成するために、工程２２４〜２３０の１回目の手順を用いることが好ましいかもしれない。
【００４１】
工程２２４〜２３０に続いて、上部電極は、工程２３２で形成される。好ましくは、プラチナの単層の電極は、ＲＦスパッタリングにより形成されるが、ＤＣスパッタリング、イオンビームスパッタリング、真空蒸着または別の適切な堆積プロセスによっても形成され得る。電子デバイス設計にとって好ましい場合には、金属電極の堆積前に、強誘電体層状超格子材料が、従来のフォトリソグラフィおよびエッチングを用いてパターニングされ得、続いて、上部電極が堆積後に２回目のプロセスでパターニングされる。以下に記述される実施例において、上部電極および層状超格子材料は、従来のフォトリソグラフィ技術およびイオンビームミリングを用いて、ともにパターニングされる。
【００４２】
工程２３４において、ポストアニーリングは、７００℃を超えない温度で実行される。好ましくは、ポストアニーリング工程２３４は、３０分を超えない時間の間で実行される。ポストアニーリング工程２３４は、Ｏ2ガス中またはＮ2ガス中、または、大気のような２つのガスの混合中で実行され得る。堆積するにつれて、層状超格子材料薄膜に対する上部電極の接着性は、通常弱くなる。その接着性は、ポストアニーリングによって改善される。ポストアニールは、好ましくは、５００℃〜第１のアニール温度（７００℃を超えない）の間の温度で電気炉中で実行される。５００℃未満のポストアニールは、電極の接着性を改善せず、得られるキャパシタデバイスは、非常にリークし易い傾向にあり、最悪の場合、短絡する傾向にある。
【００４３】
ポストアニールは、上部電極、および電極と強誘電体薄膜との間の界面における内部応力を取り除く。同時に、ポストアニーリング工程２３４は、上部電極のスパッタリングから生じる層状超格子材料中の微細構造を再構成し、その結果として、材料の特性を改善する。その効果は、ポストアニールが以下の工程２３６に関して述べられているパターニング工程の前または後に実行されても同じである。ポストアニールの間の酸素雰囲気の効果は、ＲＴＰ工程２２８およびアニール工程２３０における効果ほど明確でない。なぜならば、層状超格子材料が上部電極により覆われ、大気雰囲気に露されないからである。ほとんどの電気特性に関して、例えば、ヘリウム、アルゴンおよび窒素のような不活性ガスを用いても、酸素を用いた場合とほぼ同じ結果となり得る。それにもかかわらず、ポストアニールの間の酸素雰囲気は、上部電極と強誘電体薄膜との界面で、結晶の配列およびヒステリシス曲線の対称性を改善するということがわかってきた。
【００４４】
回路は通常、工程２３６で完成され、その回路は多くの副工程、例えば、ＩＬＤの堆積、パターニング、ミリングおよび配線層の堆積を含み得る。
【００４５】
本発明の方法の重要な特徴は、種々の加熱工程２２６、２２８、２３０および２３４の各完成手順の総時間は、２時間を超えないということである。
【００４６】
図３は、本発明に従って基板３００上に製造された薄膜キャパシタ３９６、３９８および４００が非常に拡大されて示されている典型的なウエハを上面図である。図４は、ライン４―４で切り取られた図３の断面部分であり、本発明に従って製造された薄膜キャパシタデバイスを示す。二酸化シリコン層４０４は、シリコン結晶基板４０２の上に形成される。次いでプラチナで生成された下部電極４２０は、層４０４の上にスパッタリング堆積される。層４２２は、強誘電体薄膜であり、層４２４は、プラチナで生成された上部電極である。
【００４７】
以下の実施例において、本発明に従って生成されたストロンチウムビスマスタンタレートキャパシタの強誘電体特性および電気特性をヒステリシス曲線、分極率、リーク電流、飽和電圧、疲労挙動およびインプリント率を測定することにより調べた。
【００４８】
（実施例１）
Ｋｏｊｕｎｄｏ  Ｃｈｅｍｉｃａｌ  Ｃｏｒｐｏｒａｔｉｏｎから市販されるストロンチウムビスマスタンタレート（ＳＢＴ）液体前駆体溶液からキャパシタを製造した。溶液は、化学量論式Ｓｒ0.9Ｂｉ2.18Ｔａ2Ｏ9に相当する化学前駆体の量を含んでいた。０．１２ｍｏｌ／ｌの前駆体溶液は、ビスマス２−ヘキサノン酸エチル、ストロンチウム２−ヘキサノン酸エチル、およびタンタル２−ヘキサノン酸エチルを含んでいた。前駆体の付与および加熱工程の１回目の手順を用いてキャパシタを形成し、強誘電体薄膜は、約９０ｎｍの厚さを有した。
【００４９】
一連のｐ型１００Ｓｉウエハ基板４０２を酸化させ、二酸化シリコン層４０４を形成した。約２００ｎｍの厚さを有する下部プラチナ電極４２０を、酸化物層４０４上にスパッタリング堆積した。これらをＯ2中において６５０℃で３０分アニールし、低真空中において１８０℃で３０分脱水された。ＳＢＴ−前駆体の０．１２モル濃度溶液のスピンコートを１８００ｒｐｍで３０秒間、下部電極４２０上に堆積した。これを１６０℃で１分間、次に２６０℃で４分間、Ｏ2ガス中においてホットプレート上で焼成することにより脱水した。Ｏ2ガス中において６７５℃で３０秒間、１００℃／秒のランピングレートの急速熱処理（ＲＴＰ）を用いてコーティングを結晶化した。ウエハおよび堆積したコーティングをＯ2ガス中において７００℃で６０分間、アニールした。これらの工程によって約９０ｎｍの厚さを有する強誘電体薄膜４２２を形成した。約２００ｎｍの厚さを有する上部電極層４２４を生成するためにプラチナをスパッタリング堆積した。プラチナおよびストロンチウムビスマスタンタレート層をミリングして、キャパシタを形成し、続いて、アッシングを行ってその後Ｏ2ガス中において７００℃で３０分間ポストアニールした。キャパシタは、７８５４μｍ2の表面積を有した。
【００５０】
図５は、１.２ボルトで、測定された代表的なサンプルキャパシタの印加電界（ｋＶ／ｃｍの単位）の関数として分極値（μＣ／ｃｍ2の単位）をグラフでプロットしたヒステリシス曲線を示す。このヒステリシス曲線は飽和電圧にあり、たとえ電圧が際限なく増加するとしても、この飽和電圧以上では残留分極Ｐｒが、約１０％より多く増加しない。従って、１．２ボルトの飽和電圧において、２Ｐｒの値は、約１３μＣ／ｃｍ2であった。５ボルトで測定された場合、２Ｐｒの値は、約１５μＣ／ｃｍ2であった。図６は、印加電圧の関数としてプロットしたそのキャパシタで測定された電流密度（Ａ／ｃｍ2の単位）のグラフである。図６は、３ボルトでは、リーク電流は１０-8Ａ／ｃｍ2より小さく、５ボルトでは、リーク電流はやはり１０-6Ａ／ｃｍ2より小さかったということを示す。図７は、サンプルキャパシタの疲労挙動を示す。図７は、疲労サイクル前、および２８０ｋＶ／ｃｍの電界で１０10方形波サイクル後の印加電界（ｋＶ／ｃｍ）の関数としてプロットされた分極（μＣ／ｃｍ2の単位）のグラフであり、疲労前後の曲線は、区別できず、疲労が１０10サイクル後であっても１％より小さいということを示している。８５℃で１０9サイクル後に８５℃で測定されたインプリント率は、約２０％であった。
【００５１】
（実施例２）
ストロンチウムビスマスタンタレートキャパシタを前駆体の１回のスピンコーティングだけ、従って、スピンコーティング、焼成、ＲＴＰおよびアニーリング工程の１つの手順だけを用いて、実施例１と同様に作成した。しかし、この第２の実施例においては、最終的な強誘電体薄膜は、わずか４７．５ｎｍの測定された厚さを有した。また、ホットプレート焼成は、実施例１と同様、１６０℃で１分間実行されたが、続いて、２６０℃で、４分間に代わって２分間だけ実行された。測定は、実施例１のキャパシタで行われた測定と同様に実行された。
【００５２】
図８は、１ボルトで測定された代表的なサンプルキャパシタの印加電界（ｋＶ／ｃｍの単位）の関数として分極の値（μＣ／ｃｍ2の単位）をグラフにプロットしたヒステリシス曲線を示す。１ボルトでの、μＣ／ｃｍ2の単位で表された２Ｐｒの値は、約９μＣ／ｃｍ2であった。図９は、３ボルトで測定されたキャパシタの印加電界（ｋＶ／ｃｍの単位）の関数として分極の値（μＣ／ｃｍ2の単位）をグラフにプロットしたヒステリシス曲線を示す。３ボルトでの、μＣ／ｃｍ2の単位で表された２Ｐｒの値は、約１１μＣ／ｃｍ2であった。図１０は、印加電圧の関数としてプロットされた電流密度（Ａ／ｃｍ2の単位）のグラフである。３ボルトでの、キャパシタにおけるリーク電流は、約３×１０-7Ａ／ｃｍ2であり、５ボルトでの、キャパシタにおけるリーク電流は、約５×１０-6Ａ／ｃｍ2であった。図１１は、サンプルキャパシタの疲労挙動を示す。図１１は、疲労サイクリング前および２８０ｋＶ／ｃｍの電界で１０10方形波サイクル後の印加電界（ｋＶ／ｃｍ）の関数としてプロットされた分極（μＣ／ｃｍ2の単位）のグラフである。疲労前後の曲線は、区別できず、疲労が１０10サイクル後であっても１％より小さいということを示している。
【００５３】
（実施例３）
ストロンチウムビスマスタンタレートキャパシタを、２回のスピンコーティングを用いて層状超格子材料薄膜を形成することを除いて、実施例２と同様に作製した。スピンコーティング、焼成、ＲＴＰおよびアニーリング工程の手順を２回行い、各手順は約４０ｎｍの厚さの膜を堆積する。最終的な強誘電体薄膜は、実施例１における薄膜の厚さと同等の、約８５ｎｍの厚さを有した。実施例１および実施例２とは対照的に、アニーリング工程およびポストアニーリング工程は、Ｎ2ガス中（Ｏ2ガス中に代わって）で行われた。測定は、実施例１のキャパシタで行われた測定と同様に実行された。
【００５４】
サンプルキャパシタにおいて５ボルトで測定された２Ｐｒの値は、１８μＣ／ｃｍ2であった。５ボルトで測定された抗電界２Ｅｃは、９６ｋＶ／ｃｍであった。３００ｋＶ／ｃｍの電界で測定されたリーク電流は、７×１０-9Ａ／ｃｍ2であった。飽和電圧は、約１ボルトであった。２８０ｋＶ／ｃｍの電界で１０10方形波サイクルの後、測定された疲労は、約３％であった。８５℃での後の１０9サイクル後に８５℃で測定されたインプリント率は、約２０％であった。
【００５５】
別の実験によって、強誘電体材料からなる９０ｎｍを超えない厚さを有する集積回路の良質の薄膜が、従来の高温プロセス、すなわち、８００℃またはそれ以上の加熱温度をともなうプロセスを用いて商業上他に負けないために要求される歩止まり率で作製することができないということが示唆された。高温で作製されるこのような薄膜を有するキャパシタは、短絡する可能性が高い。
【００５６】
９０ｎｍを超えない厚さを有し、良好な電気特性を有する強誘電体層状超格子材料薄膜を含み、密度が増加した強誘電体メモリデバイスを説明してきた。本発明の強誘電体薄膜を製造する低温法もまた、説明してきた。従来技術の教示内容と対照的に、本発明の方法における加熱プロセスの温度は、決して７００℃を超えず、かつ、総加熱時間は、２時間を超えない。この低温プロセスは、市販の製造条件で、非常に高い歩止まりの薄膜を得るために特に有効であるということがことがわかった。図面に示され、本明細書に記述されている特定の実施形態は、例示目的であり、上記の特許請求の範囲に記載される本発明を制限するように解釈されるべきでないということを理解すべきである。さらに、当業者であれば本発明の概念から逸脱することなく、多くの利用、および記載された特定の実施形態の改変をなし得るということは明白である。例えば、強誘電体メモリが、９０ｎｍを超えない厚さを有し、かつ良好な電気特性を有する強誘電体薄膜を含むことが開示されたので、薄膜を別の構造体と組み合わせて、記述されるデバイスについて変形例を提供することができる。同様に、層状超格子材料薄膜を製造するための低温法が、非常に薄い強誘電体メモリデバイスを製造するために実行できるプロセスの一部として開示されたので、記述された方法に関する変形例がなされ得る。列挙された工程は、ある場合には異なった順番で実行され得、または、等価な構造体およびプロセスを記述された種々の構造体およびプロセスと置き換えてもよいということもまた明白である。従って、本発明は、記述された製造プロセス、電子デバイスおよび電子デバイス製造方法において、および／または、電子デバイスおよび電子デバイス製造方法によって得られるすべての新規な特徴および特徴な新規の組み合わせを包含するように構築されるべきである。
【図面の簡単な説明】
【図１】  図１は、本発明に従う不揮発性強誘電体メモリセルを有する集積回路の一部分の模式的断面図であり、メモリセル内のスイッチの上に強誘電体キャパシタが配置される。
【図２】  図２は、本発明に従う不揮発性強誘電体メモリデバイスを製造するプロセスの好適な実施形態を示すフローチャートである。
【図３】  図３は、例示的なウエハの上面図であり、ウエハ上に本発明に従って製造された薄膜キャパシタが大きく拡大して示される。
【図４】  図４は、ライン４―４に沿って切り取られた図３の断面の一部分であり、本発明に従って製造された薄膜キャパシタデバイスを示す。
【図５】  図５は、９０ｎｍの厚さを有する層状超格子材料薄膜において、１.２ボルトで測定された代表的なサンプルキャパシタの印加電界（ｋＶ／ｃｍの単位）の関数として分極の値（μＣ／ｃｍ2の単位）をグラフにプロットしたヒステリシス曲線を示す。
【図６】  図６は、図５のサンプルキャパシタにおいて測定された印加電圧の関数としてプロットされたリーク電流（Ａ／ｃｍ2の単位）のグラフである。
【図７】  図７は、疲労サイクリング前および２８０ｋＶ／ｃｍの電界で１０10の方形波サイクル後の図５および図６のサンプルキャパシタにおいて測定された印加電界（ｋＶ／ｃｍの単位）の関数としてプロットした分極（μＣ／ｃｍ2の単位）のグラフである。
【図８】  図８は、４７．５ｎｍの厚さを有する層状超格子材料薄膜において、１ボルトで測定された代表的なサンプルキャパシタの印加電界（ｋＶ／ｃｍの単位）の関数として分極の値（μＣ／ｃｍ2の単位）をグラフにプロットしたヒステリシス曲線を示す。
【図９】  図９は、３ボルトで測定されたキャパシタの印加電界（ｋＶ／ｃｍの単位）の関数として分極の値（μＣ／ｃｍ2の単位）をグラフにプロットしたヒステリシス曲線を示す。
【図１０】  図１０は、印加電圧の関数としてプロットされたリーク電流（Ａ／ｃｍ2の単位）のグラフである。
【図１１】  図１１は、疲労サイクリング前および２８０ｋＶ／ｃｍの電界で１０10の方形波サイクル後の印加電界（ｋＶ／ｃｍの単位）の関数としてプロットした分極（μＣ／ｃｍ2の単位）のグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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