(57)【特許請求の範囲】
【請求項１】
供給されるクロックと所定の位相関係のタイミングで動作する内部回路を有する集積回路装置において、
前記クロックを所定時間遅延させて前記内部回路にタイミング信号を生成する可変遅延回路と、
前記クロックの周波数を分周して第１の基準クロックを生成する分周回路と、
前記第１の基準クロックを前記タイミング信号のタイミングに同期させて第２の基準クロックを生成するタイミング同期回路と、
前記第２の基準クロックを所定時間遅延させた可変クロックと前記第１の基準クロックの位相を比較し、当該両クロックの位相を一致させる様に前記可変遅延回路に遅延制御信号を与える位相比較・制御回路とを有することを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記第１の基準クロックは前記クロックの１周期分のパルス幅を有し、前記第２の基準クロックは前記第１の基準クロックの反転レベルを有し、前記位相比較・制御回路は、前記第１の基準クロックの立ち上がり又は立ち下がりエッジと前記可変クロックの立ち上がり又は立ち下がりエッジとの位相を一致させる様に前記可変遅延回路の遅延量を制御することを特徴とする集積回路装置。
【請求項３】
請求項１または２において、
前記分周回路が共通に設けられ、前記可変遅延回路と、タイミング同期回路と、位相比較・制御回路とが複数組設けられていることを特徴とする集積回路装置。
【請求項４】
供給されるクロックと所定の位相関係のタイミングで動作する内部回路を有する集積回路装置において、
前記クロックを所定時間遅延させて前記内部回路にタイミング信号を生成する可変遅延回路と、
前記クロックの周波数を分周して前記供給クロックの１周期分のパルス幅を有する第１の基準クロックを生成する分周回路と、
前記第１の基準クロックをほぼ２分の１周期の位相をシフトさせた第２の基準クロックを生成する位相シフト回路と、
前記第２の基準クロックを前記タイミング信号のタイミングに同期させて第３の基準クロックを生成するタイミング同期回路と、
前記第３の基準クロックを所定時間遅延させた可変クロックと前記第１の基準クロックの位相を比較し、当該両クロックの位相を一致させる様に前記可変遅延回路に遅延制御信号を与える位相比較・制御回路とを有することを特徴とする集積回路装置。
【請求項５】
請求項４において
前記タイミング同期回路は、前記第２の基準クロックをＤ入力端子に、前記タイミング信号をクロック端子にそれぞれ入力し、前記第３の基準クロックを出力端子から生成する第１のＤ型フリップフロップ回路であることを特徴とする集積回路装置。
【請求項６】
請求項４において、
前記位相シフト回路は、前記第１の基準クロックをＤ入力端子に、前記供給されるクロックの反転クロックをクロック端子にそれぞれ入力し、前記第２の基準クロックを出力端子から生成する第２のＤ型フリップフロップ回路であることを特徴とする集積回路装置。
【請求項７】
請求項４〜６のいずれかにおいて、
前記分周回路及び位相シフト回路が共通に設けられ、前記可変遅延回路と、タイミング同期回路と、位相比較・制御回路とが複数組設けられていることを特徴とする集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部クロックに対して所定の位相タイミングで動作する内部回路に、タイミング信号を生成するＤＬＬ回路の改良に関し、可変遅延回路を省略して回路規模を小さくすることができるＤＬＬ回路を有する集積回路装置に関する。
【０００２】
【従来の技術】
近年におけるメモリデバイスは、１００ＭＨｚを超える動作速度が要求されており、内部にディレード・ロック・ループ（ＤＬＬ）回路等を設けて、外部クロックとデータ出力信号との位相を合わせ、内部配線等による遅延特性の影響を排除し、アクセス時間の遅れやバラツキを抑えている。メモリデバイスを制御するシステム側は、メモリデバイスにクロックを供給し、クロックに同期してデータやアドレスを与え、クロックに同期して出力データを受け取る。
【０００３】
かかるＤＬＬ回路を、本出願人は、平成８（１９９６）年１２月１９日付けの特願平８−３３９９８８号にて提案した。図１は、そのＤＬＬ回路を利用したタイミング信号の生成回路例を示す図である。
【０００４】
図１には、外部クロックＣＬＫを入力し内部クロックＮ１を生成する入力バッファ１と、その内部クロックＮ１を所定時間遅延させタイミング信号Ｎ４を生成する可変遅延回路２と、基準クロックＮ１を１／Ｎ分周して第１の基準クロックＮ２を生成する分周器４と、第１の基準クロックＮ２を遅延する可変遅延回路１０と、ダミーデータ出力バッファ６とダミー入力バッファ７を経由した可変クロックＮ７と、分周器４により分周された第１の基準クロックＮ２との位相を比較する位相比較器８と、位相比較器８の検出信号Ｎ８に応答して上記可変遅延回路２、１０の遅延時間を制御する遅延制御信号Ｎ９を生成する遅延制御回路９とが示される。内部回路であるデータ出力バッファ３は、メモリからの読み出しデータＤＡＴＡをタイミング信号Ｎ４に応答してデータ出力ＤＱを出力する。
【０００５】
可変遅延回路１０と、ダミー回路６，７と、位相比較器８及び遅延制御回路９によりＤＬＬ回路が構成される。そして、位相比較器８と遅延制御回路９により、第１の基準クロックＮ２と可変クロックＮ７との位相が一致する様に、可変遅延回路１０の遅延量が制御される。その結果、外部クロックＣＬＫとダミーデータ出力バッファ６の出力Ｎ６との位相が一致する。そして、可変遅延回路２の遅延量も同じ遅延制御信号Ｎ９により制御されることから、タイミング信号Ｎ４に応答して出力されるデータ出力ＤＱも、外部クロックＣＬＫの位相に同期する。
【０００６】
図１に示された分周器４は、クロックＣＬＫの周波数が高くなるに伴い、位相比較器８での位相比較動作が困難になると共に消費電力が大きくなることに対応して設けられたもので、クロックＣＬＫの周波数を落として低い周波数の基準クロックＮ２を生成する。
【０００７】
【発明が解決しようとする課題】
しかしながら、メモリデバイス等において、データ出力ＤＱは複数設けられ、それに伴い、図１に示した回路を複数組設ける必要がある。入力バッファ１と１／Ｎ分周器４を共通化することは可能であるが、大規模が回路構成の可変遅延回路をそれぞれの組で２つづつ設ける必要があり、図１に示した回路はメモリデバイスの高集積度という要求に反する。
【０００８】
そこで、本発明の目的は、ＤＬＬ回路を利用したタイミング信号の生成回路をより簡略化した集積回路装置を提供することにある。
【０００９】
更に、本発明の別の目的は、ＤＬＬ回路を利用したタイミング信号の生成回路において可変遅延回路を省略して簡略化した集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、ＤＬＬ回路内の可変遅延回路を省略し、変わりにもう一つの可変遅延回路から生成されるタイミング信号のタイミングに分周器が生成する第１の基準クロックの位相を合わせた第２の基準クロックを生成するタイミング同期回路を設ける。そして、分周された第１の基準クロックと、第２の基準クロックを遅延させた可変クロックとを位相比較器で比較し、両クロックの位相が一致する様に可変遅延回路の遅延量を制御する。その結果、可変遅延回路を１つに省略することができ、しかも分周されたクロックを利用したＤＬＬ回路を構成することができる。
【００１１】
上記の目的を達成する為に、本発明は、供給されるクロックと所定の位相関係のタイミングで動作する内部回路を有する集積回路装置において、
前記クロックを所定時間遅延させて前記内部回路にタイミング信号を生成する可変遅延回路と、
前記クロックの周波数を分周して第１の基準クロックを生成する分周回路と、
前記第１の基準クロックを前記タイミング信号のタイミングに同期させて第２の基準クロックを生成するタイミング同期回路と、
前記第２の基準クロックを所定時間遅延させた可変クロックと前記第１の基準クロックの位相を比較し、当該両クロックの位相を一致させる様に前記可変遅延回路に遅延制御信号を与える位相比較・制御回路とを有することを特徴とする。
【００１２】
上記の構成によれば、可変遅延回路を上記先願の回路構成から省略することができ、高集積化の要求に応じることができる。
【００１３】
更に、上記の発明において、前記第１の基準クロックは前記クロックの１周期分のパルス幅を有し、前記第２の基準クロックは前記第１の基準クロックの反転レベルを有し、前記位相比較・制御回路は、前記第１の基準クロックの立ち上がり又は立ち下がりエッジと前記可変クロックの立ち上がり又は立ち下がりエッジとの位相を一致させる様に前記可変遅延回路の遅延量を制御することを特徴とする。
【００１４】
上記の発明によれば、供給される外部クロックの１周期後のタイミングに内部回路の動作のタイミングを同期させることができる。
【００１５】
更に、上記の発明において、前記分周回路が共通に設けられ、前記可変遅延回路と、タイミング同期回路と、位相比較・制御回路とが複数組設けられていることを特徴とする。従って、複数のデータ出力端子が設けられる場合に対応して、ＤＬＬ回路を複数組設けても、高集積化の弊害とならない。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１７】
図２は、本発明の第１の実施の形態例を示す図である。図２には、図１に対応する部分に同じ引用番号が与えられる。図２には、図１における可変遅延回路１０が省略され、代わりにタイミング同期回路５が設けられる。
【００１８】
外部クロックＣＬＫは、入力バッファ１に供給され、入力バッファ１は外部クロックを検出して内部クロックＮ１を生成する。内部クロックＮ１は可変遅延回路２により所定時間遅延されて、タイミング信号Ｎ４が生成される。データ出力バッファ３は、このタイミング信号Ｎ４に応答して、メモリ等からのデータＤＡＴＡをデータ出力ＤＱとして出力する。
【００１９】
内部クロックＮ１は、１／Ｎ分周器４によりその周波数が１／Ｎに分周されて第１の基準クロックＮ２が生成される。この第１の基準クロックＮ２は、位相比較器８に供給される。また、タイミング同期回路５は、第１の基準クロックＮ２をタイミング信号Ｎ４のタイミングに同期させて第２の基準クロックＮ５を生成する。本実施の形態例は、可変遅延回路２をＤＬＬ回路内のＤＬＬ回路と兼用し、その遅延したタイミングに分周された第１の基準クロックをあわせて、第２の基準クロックＮ５をダミー回路６，７に供給する。その結果、ダミー入力バッファ７の出力の可変クロックＮ７は、分周されたクロックであって、可変遅延回路２の遅延量とダミー回路６，７の遅延量を持ったクロックとなる。
【００２０】
図３は、図２の第１の実施の形態例の動作を示すタイミングチャート図である。上記した通り、外部クロックＣＬＫは、入力バッファ１により一定の遅延を有する内部クロックＮ１（ＣＬＫ０）を生成する。また、図３の例では、分周器４は、内部クロックＮ１（ＣＬＫ０）を１／２に分周して第１の基準クロックＮ２を生成する。第１の基準クロックＮ２と内部クロックＮ１とは位相はほぼ一致している。
【００２１】
そこで、可変遅延回路２は、内部クロックＮ１を所定の遅延量遅延させてタイミング信号Ｎ４を生成する。図中、内部クロックＮ１の立ち上がりエッジＢ０は、タイミング信号Ｎ４の立ち上がりエッジＢ１に遅延する。そして、タイミング同期回路５は、分周された第１の基準クロックＮ２（ＣＬＫ１）をタイミング信号Ｎ４のタイミングに一致させた第２の基準クロックＮ５（ＣＬＫ２）を生成する。このタイミング同期回路５は、例えば、後述する通り、第１の基準クロックＮ２（ＣＬＫ１）をＤ入力端子に入力し、タイミング信号Ｎ４をクロック端子に入力し、第２の基準クロックＮ５を出力端子に生成するＤ型フリップフロップにより構成される。その結果、図３に示される通り、第２の基準クロックＮ５は、分周された第１の基準クロックＮ２を可変遅延回路２の遅延量だけ遅延させたクロックとなる。
【００２２】
かかる第２の基準クロックがダミーデータ出力バッファ６とダミー入力バッファ７とを経由して、可変クロックＮ７として位相比較器８に供給される。図３の例では、可変クロックＮ７は、第２の基準クロックがダミー回路６，７の遅延量だけ遅延し、反転されたクロックである。従って、可変クロックＮ７における内部クロックＮ１の立ち上がりエッジＢ０に対応するエッジＢ２は、立ち下がりエッジとなっている。
【００２３】
上記の可変クロックが反転クロックであることは本質的なことではない。但し、反転クロックを使用することにより、内部クロックＮ１の立ち上がりエッジＢ０から１周期後の立ち上がりエッジＡ１に同期する第１の基準クロックの立ち下がりエッジＡ２と、立ち上がりエッジＡ１に対応する可変クロックＮ７の立ち下がりエッジＢ２との位相を一致させる様に、制御することができる。反転クロックでない場合は、位相比較器８において、第１の基準クロックＮ２の立ち下がりエッジＡ２の位相と、可変クロックのＢ２の位相との比較を行えば良いだけである。第１の基準クロックＮ２と可変クロックＮ７の立ち上がりエッジどうしを位相比較しても良い。
【００２４】
また、図３の例では、分周器４が１／２分周であるので、立ち下がりエッジＡ２を内部クロックの１周期遅れの位相に合わせることができる。
【００２５】
以上の通り、第１の実施の形態例では、可変遅延回路を１個に省略することができ、代わりに設けたタイミング同期回路の回路規模は遙かに少ないので、特に複数組のＤＬＬ回路を設ける場合に、高い集積度という要求に応えることができる。即ち、図２中の回路２０の部分は共通に設けられ、回路３０の部分はデータ出力ＤＱ毎に設けられるが、回路３０の部分は簡略化されている。
【００２６】
次に、図２の回路を構成する、可変遅延回路２、遅延制御回路９及び位相比較器８の具体的回路例を示す。
【００２７】
図４は、可変遅延回路の一例を示す回路図である。遅延制御信号ｐ１〜ｐ（ｎ）（図２中はＮ９）によりその遅延時間が選択される。この可変遅延回路は、入力端子ＩＮに印加されるクロックを所定時間遅延させて出力端子ＯＵＴに出力する。この例では、ｎ段の遅延回路となり、１段目はＮＡＮＤ711 、712 及びインバータ713 で構成され、２段目は、ＮＡＮＤ721 、722 及びインバータ723 で構成され、以下同様にして、ｎ段目はＮＡＮＤ761 、762 及び763 で構成される。
【００２８】
遅延制御信号ｐ１〜ｐ（ｎ）（Ｎ９）は、いずれか１つがＨレベルになり、他は全てＬレベルになる。そして、Ｈレベルになった遅延制御信号ｐにより対応するＮＡＮＤ711 、721 ，...761が１つだけ開かれ、入力ＩＮに印加されるクロックを通過させる。他のＬレベルの遅延制御信号ｐにより、対応する他のＮＡＮＤ711 、721 ，...761が全て閉じられる。図示される通り、遅延制御信号ｐ１がＨレベルの時はＮＡＮＤ711 が開かれ、入力端子ＩＮから、インバータ701 、ＮＡＮＤ711 、712 及びインバータ713 を経由して出力端子ＯＵＴまでの遅延経路が形成される。従って、ゲート４段の遅延を有する。
【００２９】
遅延制御信号ｐ２がＨレベルの時はＮＡＮＤ721 が開かれる。ゲート762 の入力は共にＨレベルであるので、インバータ763 の出力はＨレベル、同様にインバータ753 、743...の出力もＨレベルである。従って、ＮＡＮＤ722 も開かれた状態である。その結果、入力端子ＩＮから、インバータ701 、ゲート721 〜723 ，712 、713 を経由して出力端子ＯＵＴまでの遅延経路が形成される。従って、ゲート６段の遅延を有する。
【００３０】
以下、図４中に示された通り、Ｈレベルの遅延制御信号ｐが左に移動する度に、遅延経路のゲート数が２ゲートづつ増加する。これが可変遅延回路のジッタの原因である。遅延制御信号ｐ（ｎ）がＨレベルの時は、２＋２ｎ段のゲート数の遅延経路となる。
【００３１】
図５は、遅延制御回路９の図である。図５には、遅延制御回路の一部分が示され、説明の都合上、可変遅延回路の遅延制御信号ｐ１〜ｐ６（Ｎ９）が示されているとする。この遅延制御回路には、位相比較器からの位相比較結果である検出信号Ａ〜Ｄ（図２中ではＮ８）が与えられ、信号Ａ，ＢによりＨレベルの遅延制御信号ｐが右側にシフトされ、検出信号Ｃ、ＤによりＨレベルの遅延制御信号ｐが左側にシフトされる。
【００３２】
遅延制御回路の各段は、例えば１段目では、ＮＡＮＤゲート612 とインバータ613 からなるラッチ回路をそれぞれ有する。また、検出信号Ａ〜Ｄによりラッチ回路612 、613 の状態を強制的に反転させるトランジスタ614 、615 を有する。トランジスタ616 、617 は、反転の対象外の場合にトランジスタ614、615 によってはラッチ回路が反転されないようにする為に設けられる。２段目〜６段目の回路も同様の構成である。これらのトランジスタは全てＮチャネル型である。
【００３３】
今仮に、４段目の出力ｐ４がＨレベルの状態であるとする。他の出力は全てＬレベルの状態にある。各段のラッチ回路の状態は、図５にＨ、Ｌで示される通りである。即ち、１段目から３段目までは、ラッチ回路は、ＮＡＮＤ出力がＨレベルでインバータ出力がＬレベルであるのに対して、４段目から６段目では、ラッチ回路は、ＮＡＮＤ出力がＬレベルでインバータ出力がＨレベルである。従って、グランドに接続されているトランジスタは、617 、627 ，637 ，647 ，646 ，656 ，666 がそれぞれ導通状態にある。即ち、ラッチ状態の境界の両側にある４段目の回路のトランジスタ647 と３段目のトランジスタ636 が導通状態にあり、検出信号ＢまたはＣによりそのラッチ状態が反転可能な状態になっている。
【００３４】
そこで、仮に、検出信号ＣにＨレベルが与えられると、トランジスタ645 が導通し、インバータ643 の出力が強制的にＨレベルからＬレベルに駆動される。その為、ＮＡＮＤゲート642 の出力もＬレベルからＨレベルに切り換えられ、その状態がラッチされる。ＮＡＮＤゲート642 の出力がＨレベルになることで，ＮＯＲゲート641 の出力ｐ４はＬレベルになり、代わってインバータ643 の出力のＬレベルへの変化によりＮＯＲゲート651 の出力ｐ５がＨレベルに切り換えられる。その結果、Ｈレベルの遅延制御信号はｐ４からｐ５にシフトする。図６で説明した通り、Ｈレベルの遅延制御信号ｐが左側にシフトすることで、可変遅延回路の遅延経路が長くなり遅延時間は長くなるように制御される。
【００３５】
一方、仮に、検出信号ＢにＨレベルが与えられると、上記の同様の動作により、３段目のラッチ回路のＮＡＮＤゲート632 の出力がＬレベルに強制的に切り換えられ、インバータ６３３の出力はＨレベルに切り換わる。その結果、出力ｐ３がＨレベルになる。これにより、可変遅延回路の遅延経路が短くなり遅延時間は短くなるように制御される。
【００３６】
更に、出力ｐ５またはｐ３がＨレベルになると、今度は、検出信号ＡまたはＤによりＨレベルの出力がそれぞれ右側または左側にシフト制御される。即ち、検出信号Ａ，ＢはＨレベルの出力を右側にシフト制御し、検出信号Ｃ、ＤはＨレベルの出力を左側にシフト制御する。更に、検出信号Ａ，Ｄは、奇数番目の出力ｐ１，ｐ３，ｐ５がＨレベルの状態の時にシフト制御し、検出信号Ｂ、Ｃは偶数番目の出力ｐ２，ｐ４，ｐ６がＨレベルの時にシフト制御する。
【００３７】
尚、この遅延制御回路９は、動作開始時にリセット信号Ｒｅｓｅｔにより遅延制御信号ｐ１がＨレベルとなり、可変遅延回路２の遅延量を最も少ない状態にする。従って、ＤＬＬ回路におけるフィードバックループの遅延量は最も少ない量から動作が開始され、１周期後のタイミングＡ１，Ａ２にタイミングＢ２が一致するように制御される。
【００３８】
図６は、位相比較器８の回路図である。この位相比較器には、可変クロックＶａｒｉＣＬＫと基準クロックＲｅｆＣＬＫのクロックの位相の関係を検出する位相検出部５１を有する。この位相検出部５１は、ＮＡＮＤゲート501 、502 及び503 、504 からなるラッチ回路を２つ有し、基準クロックＲｅｆＣＬＫに対して可変クロックＶａｒｉＣＬＫの位相が、（１）一定時間以上進んでいる場合、（２）一定時間内程度の位相差の関係にある場合、及び（３）一定時間以上遅れている場合を検出する。検出出力ｎ１〜ｎ４の組み合わせにより上記３つの状態が検出される。
【００３９】
サンプリングパルス発生部５２は、ＮＡＮＤゲート505 、遅延回路506 、ＮＯＲゲート507 からなり、２つのクロックＲｅｆＣＬＫとＲｅｆＣＬＫが共にＨレベルになる時にサンプリング信号をノードｎ９に出力する。サンプリングラッチ回路部５３は、サンプリング信号ｎ９により、検出出力ｎ１〜ｎ４をサンプリングゲート508 〜511 によりサンプリングし、ＮＡＮＤ512 、513 及び514 、515 からなるラッチ回路でラッチする。従って、サンプリング時の検出出力ｎ１〜ｎ４がノードｎ５〜ｎ８にそれぞれラッチされる。
【００４０】
２分の１分周回路５４はＪＫフリップフロップ構成であり、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになる時をＮＡＮＤゲート520 で検出し、その検出パルスｎ１０を２分の１分周して、逆相のパルス信号ｎ１１とｎ１２とを生成する。デコード部５５は、サンプリングラッチされたノードｎ５〜ｎ８の信号をデコードして、可変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅｆＣＬＫより進んでいる時はダイオード536 の出力をＨレベルにし、両クロックの位相が一致している時はダイオード536 と540 の出力を共にＬレベルにし、更に可変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅｆＣＬＫより遅れている時はダイオード540 の出力をＨレベルにする。出力回路部５６は、デコード部５５の出力に応じて、逆相パルス信号ｎ１１とｎ１２に応答して、検出信号Ａ〜Ｄを出力する。検出信号Ａ〜Ｄは、既に説明した通り遅延制御回路の状態を制御する。
【００４１】
図７は、図６の動作を示すタイミングチャート図である。この図では、可変クロックＶａｒｉＣＬＫが基準クロックＲｅｆＣＬＫより進んでいる状態、両クロックの位相が一致している状態、そして可変クロックＶａｒｉＣＬＫが基準クロックＲｅｆＣＬＫより遅れる状態を順に示している。即ち、サンプリングパルスｎ９がＳ１，Ｓ２の時は、可変クロックＶａｒｉＣＬＫが進んでいるので、それが検出され、パルスｎ１２に応答して検出信号ＣがＨレベルで出力され、またパルスｎ１１に応答して検出信号ＤがＨレベルで出力される。サンプリングパルスがＳ３の時は、位相が一致して検出信号Ａ〜Ｄは全てＬレベルとなる。更に、サンプリングパルスＳ４，Ｓ５，Ｓ６の時は、可変クロックＶａｒｉＣＬＫが遅れているので、それが検出され、パルスｎ１１に応答して検出信号Ｂが或いはパルスｎ１２に応答して検出信号ＡがそれぞれＨレベルになる。
【００４２】
上記の動作を以下に順番に説明する。
【００４３】
［サンプリングパルスＳ１］
この期間では、可変クロックＶａｒｉＣＬＫが進んでいるので、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＬレベルの状態から、可変クロックＶａｒｉＣＬＫが先にＨレベルになり、ノードｎ２がＬレベル、ノードｎ１がＨレベルでラッチされる。ＮＡＮＤ及びインバータ500 は、可変クロックＶａｒｉＣＬＫを一定時間遅らせる遅延エレメントであり、ＮＡＮＤ503 、504 でも同様にノードｎ３＝Ｈレベル、ノードｎ４＝Ｈレベルがラッチされる。そこで、サンプリング発生部５２にて、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミングから、遅延回路506 の遅延時間分の幅を持つサンプリングパルスｎ９が生成され、位相比較部５１でのラッチ状態がサンプリングされ、ラッチ部５３でそのラッチ状態がラッチされる。即ち、ノードｎ１〜ｎ４の状態がノードｎ５〜ｎ８に転送される。
【００４４】
そして、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミングでパルスｎ１０が生成される。分周回路部５４は、ＮＡＮＤ524 、525 のラッチ回路とＮＡＮＤ528 、529 のラッチ回路とがゲート526 、527 及びゲート530 、531 で結合され、それらのゲートは、パルスｎ１０の反転、非反転パルスで開かれる。従って、パルスｎ１０が２分の１に分周される。
【００４５】
デコーダ部５５では、ノードｎ５〜ｎ８のＨ、Ｌ、Ｈ、Ｌレベルの状態により、インバータ536 の出力がＨレベルに、インバータ540 の出力がＬレベルになる。従って、パルスｎ１２に応答して、インバータ536 のＨレベルがＮＡＮＤ543 、インバータ544 を介して、検出信号ＣをＨレベルにする。検出信号ＣのＨレベルにより、シフトレジスタのＨレベルの出力は左側にシフトし、可変遅延回路の遅延経路が長くなる。その結果、可変クロックＶａｒｉＣＬＫは遅れる方向に制御される。
【００４６】
［サンプリングパルスＳ２］
上記の同様に、可変クロックＶａｒｉＣＬＫが進んでいることが、位相比較部５１で検出され、パルスｎ１１に応答して検出信号ＤがＨレベルになる。従って、同様に遅延制御回路の遅延制御信号であるＨレベル出力は左側に移動し、可変遅延回路の遅延経路はより長くなる。
【００４７】
［サンプリングパルスＳ３］
サンプリングパルスＳ３が出力されるタイミングでは、両クロックＶａｒｉＣＬＫとＲｅｆＣＬＫとはほとんど位相が一致する。遅延エレメント505 での遅延時間以内の位相ずれを有する場合は、可変クロックＶａｒｉＣＬＫがわずかに進んでいる時は、
ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｌ、ｎ４＝Ｈ
ｎ５＝Ｈ、ｎ６＝Ｌ、ｎ７＝Ｌ、ｎ８＝Ｈ
となる。この状態が図７に示されている。また、遅延エレメント505 での遅延時間以内の位相ずれを有する場合で、可変クロックＶａｒｉＣＬＫがわずかに遅れている時は、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｈ、ｎ４＝Ｌ
ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｈ、ｎ８＝Ｌ
となる。
【００４８】
いずれの場合でも、デコーダ部５５によりデコードされ、両インバータ536 、540 の出力が共にＬレベルとなり、検出出力Ａ〜ＤはすべてＬレベルとなる。その結果、遅延制御回路の状態は変化せず、可変遅延回路の遅延時間の変化しない。
【００４９】
［サンプリングパルスＳ４，Ｓ５，Ｓ６］
この場合は、可変クロックＶａｒｉＣＬＫが遅れている。従って、位相比較部５１のラッチ状態は、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ
となり、その結果、サンプリングされたラッチ部５３でも、
ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｌ、ｎ８＝Ｈ
となる。この状態がデコーダ部５５でデコードされ、インバータ536 はＬレベル出力、インバータ540 はＨレベル出力になる。従って、パルスｎ１１とｎ１２に応答して、検出信号ＢとＡとがそれぞれＨレベルとなる。その結果、遅延制御回路の遅延制御信号ｐが右方向にシフトし、可変遅延回路の遅延経路を短くして遅延時間を短くする。そのため、可変クロックＶａｒｉＣＬＫが進む方向に制御される。
【００５０】
［第２の実施の形態例］
図８は、第２の実施の形態例の回路図である。また、図９は、図８の動作タイミングチャート図である。第２の実施の形態例も、第１の実施の形態例と同様に、ＤＬＬ回路内の可変遅延回路を省略して、タイミング信号Ｎ４を生成する可変遅延回路２の遅延量を利用してフィードバックループの分周クロックを生成する。
【００５１】
第２の実施の形態例では、１／Ｎ分周器４は、パルス幅が内部クロックＮ１の１周期分であり、１／２分周よりも高い分周比で内部クロックＮ２を分周する。これにより、位相比較器８は余裕をもって位相比較動作を行うことができる。従って、図９に示される通り、内部クロックＮ１の立ち上がりエッジＢ０で立ち上がり、その次の立ち上がりエッジＡ１で立ち下がる分周された第１の基準クロックＮ２が生成される。従って、この立ち下がりエッジＡ２の位相が、位相比較器８において利用される。
【００５２】
そして、１／２位相シフト回路４０は、第１の基準クロックＮ２（ＣＬＫ１）の位相を１８０度シフトして第２の基準クロックＮ３（ＣＬＫ２）を生成する。この第２の基準クロックＮ３は、図９に示される通り、第１の基準クロックＮ２の立ち下がりエッジＡ２の両側でＨレベルとなる。
【００５３】
この第２の基準クロックＮ３がタイミング同期回路５に供給される。第２の実施の形態例では、このタイミング同期回路５は、Ｄフリップフロップ回路で構成される。即ち、第２の基準クロックがＤ入力端子に供給され、タイミング信号Ｎ４がクロック端子に供給される。そして、第２の基準クロックをタイミング信号Ｎ４のタイミングに合わせた第３の基準クロックＮ５（ＣＬＫ３）が生成される。Ｄ型フリップフロップの動作によれば、タイミング信号Ｎ４の立ち上がりエッジでのＤ入力端子の供給される第２の基準クロックＮ３のレベルの反転信号が、反転出力／Ｑに出力される。従って、第３の基準クロックＮ５は、図９に示される通りである。
【００５４】
そして、第３の基準クロックＮ５は、ダミーデータ出力バッファ６とダミー入力バッファ７を経由して所定の遅延を有する可変クロックＮ７が位相比較器８に供給される。第１の実施の形態例と同様に、位相比較器８と位相制御回路９により、第１の基準クロックＮ２の立ち下がりエッジＡ２と可変クロックＮ７の立ち下がりエッジＢ２との位相が一致する様に、可変遅延回路２の遅延量を制御する遅延制御信号Ｎ９が生成される。
【００５５】
図９に破線で示される通り、仮にエッジＢ０に対応するタイミング信号Ｎ４のエッジがＢ３にあるとすると、それに伴い第３の基準クロックＮ５も破線の如く生成され、可変クロックＮ７の立ち下がりエッジＢ４は、エッジＡ２に一致する様に、可変遅延回路２の遅延量が少なくなる様に制御される。但し、通常は、可変クロックＮ７の立ち下がりエッジＢ２は、図９中左側から右側に移動する過程で、ＤＬＬ回路がロック状態になり、エッジＢ２はエッジＡ２に一致する。
【００５６】
第２の実施の形態例において、１／２位相シフト回路４０は、第１の基準クロックＮ２の立ち下がりエッジＡ２の前後で所定のパルス幅を有する第２の基準クロックＮ３を生成する。上記した通り、ＤＬＬ回路動作が開始される時に、遅延制御回路９はリセットされて可変遅延回路２の遅延量を最小にセットする。従って、その後の位相比較動作の結果、内部クロックの立ち上がりエッジＢ０に対応するエッジＢ２と、エッジＢ０から１クロック周期後の立ち上がりエッジＡ１に対応する第１の基準クロックのエッジＡ２との位相が一致する時に、ＤＬＬ回路はロック状態になる。そこで、第２の実施の形態例では、第２の基準クロックＮ３とタイミング信号Ｎ４とから、第１の基準クロックＮ２のエッジＡ２に合わせるべき立ち下がりエッジＢ１を有する第３の基準クロックＮ５を生成する。
【００５７】
従って、１／２シフト回路４０は、シフト量をそれほど厳密にする必要はない。また、第２の基準クロックＮ３のパルス幅は、エッジＡ２の両側にある程度確保されれば、ＤＬＬ回路動作に支障はない。
【００５８】
第２の実施の形態例では、タイミング同期回路５は、Ｄ型のフリップフロップ回路で構成される。Ｄ型フリップフロップ回路を利用することにより、タイミング信号Ｎ４に位相が同期した反転クロックＮ５を容易に生成することができる。しかも、Ｄ型フリップフロップは、可変遅延回路２の回路よりも簡単な回路である。従って、図中回路部分３０を複数のデータ出力分設けても、回路規模の拡大はそれほどない。
【００５９】
図１０は、１／２位相シフト回路４０の回路図である。位相比較器１４，遅延制御回路１５，可変遅延回路１１、１２は、図６，図５，図４で説明した回路と同じである。この１／２位相シフト回路４０の例は、第１の基準クロックＮ２（ＣＬＫ１）を２つの可変遅延回路１１，１２で遅延させてフィードバックされる可変クロックＮ１２と、第１の基準クロックＮ２（ＣＬＫ１）との位相を一致させる様に制御するＤＬＬ回路で構成される。即ち、図２の場合のＤＬＬ回路と同様に、位相比較器１４が第１の基準クロックＮ２（ＣＬＫ１）と、可変クロックＮ１２との位相を比較し、検査信号Ｎ１４を遅延制御回路１５に与え、遅延制御信号Ｎ１５により、２つの可変遅延回路１１，１２の遅延量が、両クロックの位相が一致するように制御される。
【００６０】
しかも、遅延制御回路１１，１２は同じ遅延量であり、図５で説明した通り、リセット信号により遅延量が最小にされてからＤＬＬ動作が開始される。従って、可変遅延回路１１の出力である１／２シフトクロックＮ３（ＣＬＫ２）は、必ず第１の基準クロックＮ２（ＣＬＫ１）から１８０度位相シフトしたクロックとなる。
【００６１】
［第３の実施の形態例］
図１１は、第３の実施の形態例を示す図である。また、図１２は、図１１の動作タイミングチャート図である。第３の実施の形態例が、図８に示した第２の実施の形態例と異なるところは、１／２位相シフト回路４０がＤ型フリップフロップ回路で構成されていることにある。そして、Ｄ型フリップフロップ４０のＤ入力端子には第１の基準クロックＣＬＫ１が供給され、クロック入力端子ＣＬＫには、内部クロックＮ１の反転クロック／ＣＬＫ０が供給される。そして、非反転出力端子Ｑから第２の基準クロックＮ３が生成される。それ以外は、第２の実施の形態例と同じ構成である。
【００６２】
図１２に示される通り、内部クロックＮ１（ＣＬＫ０）の反転クロック／ＣＬＫ０は、内部クロックＮ１（ＣＬＫ０）に対して１８０度位相が遅れたクロックである。従って、Ｄ型フリップフロップ４０が、その１８０度位相が遅れた反転クロック／ＣＬＫ０のタイミングに第１の基準クロックＮ２（ＣＬＫ１）の位相を合わせることにより、第１の基準クロックＮ２（ＣＬＫ１）を１８０度位相シフトさせた第２の基準クロックＮ３（ＣＬＫ２）を出力Ｑに生成することができる。
【００６３】
それ以外の動作は、第２の実施の形態例と同じである。第３の実施の形態例では、１／２位相シフト回路をＤ型フリップフロップ４０で構成したので、第２の実施の形態例の図１０に示されたＤＬＬ回路を利用した場合よりも少ない回路構成で実現できる。
【００６４】
【発明の効果】
以上説明した通り、本発明によれば、ＤＬＬ回路を利用したタイミング信号を生成する回路において、可変遅延回路に変えてタイミング同期回路を設けたので、回路規模の大きい可変遅延回路の数を減らすことができ、全体の回路規模を小さくすることができる。
【図面の簡単な説明】
【図１】ＤＬＬ回路を利用したタイミング信号の生成回路例を示す図である。
【図２】本発明の第１の実施の形態例を示す図である。
【図３】第１の実施の形態例の動作を示すタイミングチャート図である。
【図４】可変遅延回路の一例を示す回路図である。
【図５】遅延制御回路の図である。
【図６】位相比較器の回路図である。
【図７】図６の動作を示すタイミングチャート図である。
【図８】第２の実施の形態例の回路図である。
【図９】図９の動作タイミングチャート図である。
【図１０】１／２位相シフト回路４０の回路図である。
【図１１】第３の実施の形態例を示す図である。
【図１２】図１１の動作タイミングチャート図である。
【符号の説明】
１              入力バッファ
２              可変遅延回路
３              データ出力バッファ、内部回路
４              分周器
５              タイミング同期回路
６，７          ダミー回路
８              位相比較器
９              遅延制御回路
Ｎ１、ＣＬＫ０  クロック
Ｎ２、ＣＬＫ１  第１の基準クロック
Ｎ３、Ｎ５      基準クロック
Ｎ７            可変クロック
Ｎ８            位相比較検出信号
Ｎ９            遅延制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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