(57)【特許請求の範囲】
【請求項１】
アドレスストローブ信号を使用すると共に、データ出力バッファを有する半導体メモリ装置において、
アドレスストローブ信号を基に一定周期のクロック信号に同期して発生されるマスタクロック信号を、前記クロック信号の状態に応答して伝送していく多数のクロックステージを有するシフト手段と、
クロックステージのうちのいずれかからデータ出力マージン信号を抽出するための抽出手段と、
データ出力マージン信号に応答して、各クロックステージから取出される信号とアドレス信号を組合せたアドレス組合せ信号とに基づいて、アドレスストローブ信号がエネーブルされた後に出力データが現れるまでの時間を示す待ち時間の情報を含んだ制御信号を生成し、この制御信号をデータ出力バッファに出力する出力手段と、を備えていることを特徴とする半導体メモリ装置。
【請求項２】
前記一定周期のクロック信号は、半導体メモリ装置の外部から供給されるようになっている請求項１記載の半導体メモリ装置。
【請求項３】
データ出力バッファを有すると共に、行アドレスストローブ信号及び列アドレスストローブ信号を用いる半導体メモリ装置において、
行アドレスストローブ信号を基に一定周期のクロック信号に同期して発生される第１のマスタクロック信号を、前記クロック信号の状態に応答して伝送していく多数のクロックステージを有する第１シフト手段と、
第１シフト手段のクロックステージのうちのいずれかからデータ出力マージン信号を抽出する抽出手段と、
データ出力マージン信号に応答して、第１シフト手段の各クロックステージから取出される信号と行アドレス信号を組合せた行アドレス組合せ信号とに基づいて、行アドレスストローブ信号がエネーブルされた後に出力データが現れるまでの時間を示す第１の待ち時間信号を発生する第１組合せ手段と、
列アドレスストローブ信号を基に前記クロック信号に同期して発生される第２のマスタクロック信号を、前記クロック信号の状態に応答して伝送していく多数のクロックステージを有する第２シフト手段と、
データ出力マージン信号に応答して、第２シフト手段の各クロックステージから取出される信号と列アドレス信号を組合せた列アドレス組合せ信号とに基づいて、列アドレスストローブ信号がエネーブルされた後に出力データが現れるまでの時間を示す第２の待ち時間信号を発生する第２組合せ手段と、
第１及び第２の待ち時間信号を受けて、これらに応答してデータ出力バッファを制御する制御信号を発生する第３組合せ手段と、を備えていることを特徴とする半導体メモリ装置。
【請求項４】
前記一定周期のクロック信号は、半導体メモリ装置の外部から供給されるようになっている請求項３記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関し、特に、外部から印加される一定周期のクロック信号に同期してチップ内部の読出及び書込動作を遂行する同期式半導体メモリ装置に適用されるデータ出力バッファに関するものである。
【０００２】
【従来の技術】
読出／書込が可能なメモリとして代表的なダイナミックＲＡＭは、基本的に、行アドレスストローブ（Row Address Strobe; ＲＡＳ）信号と列アドレスストローブ（Column Address Strobe;ＣＡＳ）信号とをチップの外部、例えばＣＰＵから受入れて、メモリ装置からデータを読出したり、メモリ装置にデータを書込むようになっている。
【０００３】
これを、図１２に示す従来のダイナミックＲＡＭの基本的な読出タイミング図を参照して簡単に説明する。バーＲＡＳ信号が論理“ロウ”にエネーブルとされた後に行アドレス信号ＲＡが入力され、そして、バーＲＡＳ信号がアクティブサイクルに維持されている間に、バーＣＡＳ信号が論理“ロウ”にエネーブルとされると、列アドレス信号ＣＡが入力される。これによって、該当するアドレスのメモリセルに記憶されたデータがセンスアンプを通じて感知され、この感知されたデータは、データ出力バッファを介して出力される。このとき、データ出力バッファでは、出力エネーブル信号バーＯＥに従ってデータ経路が遮断又は連結される（図１３参照）。この出力エネーブル信号バーＯＥは、チップ外部の中央処理装置（Central Processing Unit;ＣＰＵ）からチップに供給される制御クロックと、チップ内のデータセンシング状態に関する信号とを利用して発生される信号であって、特に説明するまでもなく、この技術分野ではよく知られたものである。
【０００４】
現在までに知られている従来のダイナミックＲＡＭにおいては、１回のバーＣＡＳサイクルの間に、ページモード（page mode ）の場合には１ビットに相当するデータが出力され、ニブルモード（nibble mode ）の場合には４ビットに相当するデータが出力される。そして、一旦、バーＲＡＳ信号がディスエーブルとなってプリチャージサイクルが始まると、出力データは発生しない。実際に、バーＲＡＳ信号がエネーブルとされてから出力データが発生するまでの時間は、読出サイクルごとに基本的に要請され、これを「待ち時間（latency ）」という。
【０００５】
バーＲＡＳサイクルにより出力データがチップ外部に出力された時点と、その次のバーＲＡＳサイクルにより出力データがチップ外部に出力される時点との間の期間に、データ入出力線が等化及びプリチャージされる。このデータ入出力線の等化及びプリチャージに必要な時間は、前記のデータ出力時点と次のデータ出力時点との間の時間に比べて非常に短く、これらデータ出力時点間の期間は、データ入出力線の等化及びプリチャージ期間を除くと、実質的なデータアクセス動作に関係しない余分の期間を有することが、当分野でよく知られている。すなわち、この入出力線の等化及びプリチャージに必要な期間を除いたデータ出力時点間の期間は、不要な部分が多く、非効率的な期間であることが分かる。
【０００６】
上述の従来のメモリ装置においては、多様な制御信号によるデータアクセス動作が非同期的（asynchronous）に行なわれ、そのうえに、読出サイクルとそれに続く読出サイクルとの間の期間、読出サイクルとそれに続く書込サイクルとの間の期間、及び、書込みサイクルとそれに続く書込みサイクルとの間の期間に、データバス及び入力バスの等化及びプリチャージのための時間が含まれている。また、このようなメモリ装置は、ＣＰＵから出力されるＴＴＬレベルの制御信号を受入れ、これをＣＭＯＳレベルに成形して使用するようになっており、よく知られているように、動作高速化に対する研究開発の成果において、ＣＰＵに比べメモリ装置が非常に劣勢にある。したがって、メモリ装置の開発は、動作速度の高速化又はデータアクセスタイムの短縮により、できる限りＣＰＵの動作速度に近づけるような方向に進められている。
【０００７】
しかしながら、従来の非同期式半導体メモリ装置、例えばダイナミックＲＡＭにおいては、前述のような固有の動作体系のため、データ出力動作の高速化について限界がある。その結果、高集積、高速動作が要求されるメモリ装置では、外部、例えばＣＰＵから供給される外部クロック信号に同期して読出及び書込動作を遂行できるメモリ装置の開発が必要とされている。
【０００８】
【発明が解決しようとする課題】
したがって、本発明の目的は、外部から印加されるクロック信号に同期して高速動作できる半導体メモリ装置に最適なデータ出力バッファの提供、そして、そのようなデータ出力バッファを備えた半導体メモリ装置の提供にある。
【０００９】
また、本発明の他の目的は、バーＲＡＳプリチャージサイクル中でも、出力データを発生させることができるデータ出力バッファを有する半導体メモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するために本発明は、データ出力バッファを有すると共に、行アドレスストローブ信号及び列アドレスストローブ信号を用いる半導体メモリ装置について、行アドレスストローブ信号を基に一定周期のクロック信号に同期して発生される第１のマスタクロック信号を、前記クロック信号の状態に応答して伝送していく多数のクロックステージを有する第１シフト手段と、第１シフト手段のクロックステージのうちのいずれかからデータ出力マージン信号を抽出する抽出手段と、データ出力マージン信号に応答して、第１シフト手段の各クロックステージから取出される信号と行アドレス信号を組合せた行アドレス組合せ信号とを基に、行アドレスストローブ信号に関する情報を有する第１の待ち時間信号を発生する第１組合せ手段と、列アドレスストローブ信号を基に前記クロック信号に同期して発生される第２のマスタクロック信号を、前記クロック信号の状態に応答して伝送していく多数のクロックステージを有する第２シフト手段と、データ出力マージン信号に応答して、第２シフト手段の各クロックステージから取出される信号と列アドレス信号を組合せた列アドレス組合せ信号とを基に、列アドレスストローブ信号に関する情報を有する第２の待ち時間信号を発生する第２組合せ手段と、第１及び第２の待ち時間信号を受けて、これらに応答してデータ出力バッファを制御する制御信号を発生する第３組合せ手段と、を備えるようにすることを主な特徴としている。
【００１１】
【実施例】
以下、本発明の好適な実施例を、添付の図面を参照して詳細に説明する。
【００１２】
図１に示すように、この実施例のデータ出力バッファは、チップ（メモリデバイス）１０の外部から印加されるシステムクロック信号ＳＣに同期して、すべての信号処理が行われるメモリ装置に適用することができる。この図１には、システムクロック信号ＳＣに同期して動作するメモリ装置の一例として、ダイナミックＲＡＭの基本的なピン構成を示してある。
【００１３】
ＶCCは電源電圧ピン、バーＷは書込制御信号用ピン、ＤINはデータ入力ピン、Ａ0 〜Ａ10はアドレス信号入力ピン、ＤOUT はデータ出力ピン、ＴＦはテストピン、ＶSSは接地電圧ピンをそれぞれ示し、バーＲＡＳ及びバーＣＡＳが、それぞれ信号バーＲＡＳ及び信号バーＣＡＳ用のピンである。そして、ＣＰＵ（図示せず）から供給されるシステムクロック信号ＳＣを受けるためのピンがＳＣで示されている。
【００１４】
尚、この構成は、ダイナミックＲＡＭに適用した場合の例であるが、その他のメモリ装置、例えばスタティックＲＡＭに対しても、同様の方法で適用可能である。また、後述の説明において、データアクセスのすべてのタイミングは、システムクロック信号ＳＣのトリガアップ（trigger-up）に同期して設定される。
【００１５】
図２は、本発明の一実施例の概略回路を示す等価回路図で、データ出力バッファ４００を制御する制御信号ＲＣＬＡＴの発生経路と、この制御信号ＲＣＬＡＴに対するデータ出力バッファ４００の接続関係を示す。
【００１６】
バーＲＡＳ信号処理部１００は、システムクロック信号ＳＣ、バーＲＡＳマスタクロック信号ＰＩＲ、及び行アドレス組合せ信号ＲＬ2 〜ＲＬm を入力として、バーＲＡＳ待ち時間信号ＲＬＩＮＦ1 、…、ＲＬＩＮＦi と、バーＲＡＳプリチャージサイクルの間でもデータ出力を保証するために使用されるデータ出力マージン信号ＰＩＲＤ（data output margin signal ）とを出力する。
【００１７】
バーＲＡＳマスタクロック信号ＰＩＲは、バーＲＡＳ信号がエネーブルとされた後、すなわちアクティブサイクルが始まってからトリガアップされるシステムクロック信号ＳＣに同期して、バーＲＡＳ信号に基づいて発生される信号である。尚、「バーＲＡＳ待ち時間」とは、バーＲＡＳ信号がエネーブルとされた後に出力データが現れるまでの時間を意味する。
【００１８】
バーＣＡＳ信号処理部２００は、システムクロック信号ＳＣ、バーＣＡＳマスタクロック信号ＰＩＣ、列アドレス組合せ信号ＣＬ1 〜ＣＬn 、及び、バーＲＡＳ信号処理部１００から発生されたデータ出力マージン信号ＰＩＲＤを入力として、バーＣＡＳ待ち時間信号ＣＬＩＮＦ1 〜ＣＬＩＮＦj を出力する。
【００１９】
バーＣＡＳマスタクロック信号ＰＩＣも、バーＲＡＳマスタクロック信号ＰＩＲの発生方法と同様に、バーＣＡＳ信号がエネーブルとされた後、すなわちアクティブサイクルが始まってから起動されるシステムクロック信号ＳＣに同期して、バーＣＡＳ信号に基づいて発生される信号である。尚、「バーＣＡＳ待ち時間」とは、バーＣＡＳ信号がエネーブルとされた後に出力データが現われるまでの時間を意味する。
【００２０】
バーＲＡＳ信号処理部１００及びバーＣＡＳ信号処理部２００から発生されたバーＲＡＳ待ち時間信号ＲＬＩＮＦ1 〜ＲＬＩＮＦi 及びバーＣＡＳ信号待ち時間信号ＣＬＩＮＦ1 〜ＣＬＩＮＦj は、論理ゲート（ＮＯＲゲート、ＮＡＮＤゲート、及びインバータ）で構成された待ち時間組合せ回路３００に入力される。この待ち時間組合せ回路３００は、バーＲＡＳ待ち時間信号ＲＬＩＮＦ1 〜ＲＬＩＮＦi 及びバーＣＡＳ待ち時間信号ＣＬＩＮＦ1 〜ＣＬＩＮＦj を用いて、バーＲＡＳ待ち時間及びバーＣＡＳ待ち時間の情報を含んだ制御信号ＲＣＬＡＴを発生し、これをデータ出力バッファ４００に印加する。この制御信号ＲＣＬＡＴが、図１３に示した従来のデータ出力バッファで制御信号として使用される出力エネーブル信号バーＯＥの役割を行ってデータ出力バッファ４００内のデータ伝送経路を制御し、データ出力期間を設定する信号として作用する。
【００２１】
このような制御信号ＲＣＬＡＴについて、この例では、バーＲＡＳ信号及びバーＣＡＳ信号の情報を利用して発生するようにしているが、これは、バーＲＡＳ信号又はバーＣＡＳ信号のうちのいずれか一方を利用して発生させることもできる。例えば、図２に示す実施例において、バーＲＡＳ信号のみを使用する場合には、バーＣＡＳ信号処理部２００を除くようにし、バーＲＡＳ信号処理部１００のみを利用してバーＲＡＳ待ち時間信号ＲＬＩＮＦ1 〜ＲＬＩＮＦi の中の１つをアクティブ状態で発生させ、これを待ち時間組合せ回路３００に入力することで、制御信号ＲＣＬＡＴを発生させることができる。
【００２２】
図３及び図４は、図２に示すバーＲＡＳ信号処理部１００及びバーＣＡＳ信号処理部２００の詳細な回路構成例をそれぞれ示す図である。
【００２３】
図３に示すように、バーＲＡＳ信号処理部１００は、シフトレジスタ１１０と、ＮＡＮＤゲートＲＮＤ2 〜ＲＮＤm と、インバータＩ13、Ｉ14と、ｉ個のラッチ回路ＲＮＤＬ1 〜ＲＮＤＬi とを備えている。
【００２４】
シフトレジスタ１１０は、ｍ個のクロックステージＲＣＳ1 〜ＲＣＳm から構成されており、ＮＡＮＤゲートＲＮＤ2 〜ＲＮＤm が、このクロックステージの中の１番目のクロックステージＲＣＳ1 を除いたすべてのクロックステージ内に備えられたノードＲＮ2 〜ＲＮm の電位と、行アドレス組合せ信号ＲＬ2 〜ＲＬm とを一対ずつ入力とする。
【００２５】
直列接続されたインバータＩ13、Ｉ14は、所定のクロックステージ内のノード（図３に示す例では３番目のクロックステージＲＣＳ3 内のノードＲＮ3 ）の信号を増幅してデータ出力マージン信号ＰＩＲＤを抽出し、バーＣＡＳ信号処理部２００に供給する。
【００２６】
ラッチ回路ＲＮＤＬ1 〜ＲＮＤＬi は、後述のようにしてＮＡＮＤゲートＲＮＤ2 〜ＲＮＤm の中の隣接するＮＡＮＤゲートから出力される各信号をそれぞれ入力とするＮＡＮＤゲートａ1 〜ａi と、データ出力マージン信号ＰＩＲＤを入力とするＮＡＮＤゲートｂ1 〜ｂi とからなり、ｉ個のバーＲＡＳ待ち時間信号ＲＬＩＮＦ1 〜ＲＬＩＮＦi を発生する。
【００２７】
この例のラッチ回路ＲＮＤＬ1 〜ＲＮＤＬi の構成において、データ出力マージン信号ＰＩＲＤが抽出されるノードＲＮ3 より前に位置するラッチ回路ＲＮＤＬ1 は、隣接する２つのクロックステージに連結されたＮＡＮＤゲートＲＮＤ2 、ＲＮＤ3 の各出力を入力とし、一方、データ出力マージン信号ＰＩＲＤが抽出されるノードＲＮ3 より後に位置するラッチ回路ＲＮＤＬ2 〜ＲＮＤＬi は、隣接する３つのクロックステージに連結されるＮＡＮＤゲート（例えばＮＡＮＤゲートＲＮＤm-2 、ＲＮＤm-1 、ＲＮＤm ）の各出力を入力とするようにされている。
【００２８】
尚、図３に示す例では、データ出力マージン信号ＰＩＲＤをノードＲＮ3 から抽出するようにしているが、本発明はこれに限られるものではない。例えば、該マージン信号ＰＩＲＤをノードＲＮ1 から抽出するようにもできる。このときには、すべてのラッチ回路ＲＮＤＬ1 〜ＲＮＤＬi が、それぞれ隣接する３個のクロックステージに接続されたＮＡＮＤゲート、すなわちＲＮＤ1 ／ＲＮＤ2 ／ＲＮＤ3 、ＲＮＤ4 ／ＲＮＤ5 ／ＲＮＤ6 、……、ＲＮＤm-2 ／ＲＮＤm-1 ／ＲＮＤm の組の各出力を入力とするようにする。
【００２９】
１番目のクロックステージＲＣＳ1 は、直列に連結された伝送ゲートＴＧ1 及びラッチＬ1 で構成されており、直列接続されたインバータＩ11及びＩ12を通じてバーＲＡＳマスタクロック信号ＰＩＲの供給を受ける。
【００３０】
クロックステージの各伝送ゲートＴＧ1 〜ＴＧ10（尚、この符号中の数字は個数を表すものではない）は、ｐ形伝送ゲートＴＧ1 、ＴＧ3 、ＴＧ5 、……、ＴＧ7 、ＴＧ9 とｎ形伝送ゲートＴＧ2 、ＴＧ4 、……、ＴＧ6 、ＴＧ8 、ＴＧ10とが交互に配置されており、システムクロック信号ＳＣによって制御される。したがって、システムクロック信号ＳＣが論理“ハイ”の状態にトリガアップされると、ｎ形伝送ゲートＴＧ2 、ＴＧ4 、……、ＴＧ6 、ＴＧ8 、ＴＧ10がＯＮとなり、システムクロック信号ＳＣが論理“ロウ”の状態にトリガダウンされると、ｐ形伝送ゲートＴＧ1 、ＴＧ3 、ＴＧ5 、……、ＴＧ7 、ＴＧ9 がＯＮとなることが分かる。
【００３１】
また、図３に示す例においては、データ出力マージン信号ＰＩＲＤが３番目のクロックステージＲＣＳ3 のノードＲＮ3 から抽出されることによって、後述のようにバーＲＡＳプリチャージサイクル中でも２ビットのデータが更に発生されるようにしているが、データ出力マージン信号ＰＩＲＤの抽出位置を変更すれば、それに応じて、バーＲＡＳプリチャージサイクル中にデータ出力バッファを通じて出力される出力データのビット数を変えることができる。このようなデータ出力マージン信号ＰＩＲＤの抽出位置と、それに応じてバーＲＡＳプリチャージサイクル中に発生される出力データのビット数との関係については、図５及び図６に示すタイミング図に基づいて後述する。
【００３２】
一方、図４に示すように、バーＣＡＳ信号処理部２００は、図３に示したバーＲＡＳ信号処理部１００の回路構成と略同様の構成とされている。すなわち、ｎ個のクロックステージＣＣＳ1 〜ＣＣＳn からなるシフトレジスタ２１０を備え、また、すべてのクロックステージＣＣＳ1 〜ＣＣＳn 内にそれぞれ設けられたノードＣＮ1 〜ＣＮn の電位と列アドレス組合せ信号ＣＬ1 〜ＣＬn とを一対ずつ入力とするｎ個のＮＡＮＤゲートＣＮＤ1 〜ＣＮＤn を備えている。このＮＡＮＤゲートＣＮＤ1 〜ＣＮＤn の中の隣接する一対のＮＡＮＤゲートから出力される各信号は、ＮＡＮＤゲートｃ1 〜ｃj に入力される。このＮＡＮＤゲートｃ1 〜ｃj は、データ出力マージン信号ＰＩＲＤと書込マスタクロック信号ＰＩＷＲとを入力とするＮＯＲゲート２０６の出力を受けるＮＡＮＤゲートｄ1 〜ｄj と共に、ｊ個のバーＣＡＳ待ち時間信号ＣＬＩＮＦ1 〜ＣＬＩＮＦj を発生するｊ個のラッチ回路ＣＮＤＬ1 〜ＣＮＤＬj を構成する。
【００３３】
次に、図３に示す回路において、データ出力マージン信号ＰＩＲＤがノードＲＮ3 から抽出される場合の動作タイミング図を図５に示し、また、図６に、データ出力マージン信号ＰＩＲＤがノードＲＮ2 から抽出される場合の動作タイミング図を示してその動作を説明する。
【００３４】
まず、図５に基づいて説明する。バーＲＡＳ信号が論理“ロウ”の状態となりアクティブサイクルが始まった直後に入力されるシステムクロック信号ＳＣのパルスＰ１の立上エッジ（rising edge ）に同期して、バーＲＡＳマスタクロック信号ＰＩＲが論理“ハイ”の状態に変化される。また、バーＣＡＳ信号が論理“ロウ”の状態となりアクティブサイクルが始まった直後に入力されるシステムクロック信号ＳＣのパルスＰ２の立上エッジに同期して、バーＣＡＳマスタクロック信号ＰＩＣが論理“ハイ”の状態にエネーブルとされる。そして、図３に示す回路で、クロックステージＲＣＳ1 に印加されたバーＲＡＳマスタクロック信号ＰＩＲがノードＲＮ3 に現われる時点は、システムクロック信号ＳＣの３番目のパルスＰ３の立上エッジである。
【００３５】
このとき、図３及び図４にそれぞれ示すシフトレジスタ１１０及び２１０の各クロックステージの初期値は論理“ロウ”の状態で、行アドレス組合せ信号ＲＬ2 〜ＲＬm の中のＲＬ3 のみが論理“ハイ”の状態で、列アドレス組合せ信号ＣＬ1 〜ＣＬn の中のＣＬ2 のみが論理“ハイ”の状態となっている。このような行及び列アドレス信号を組合せたアドレス組合せ信号の設定については、この分野でよく知られている技術なので具体的な説明は省略する。また、行及び列アドレス組合せ信号のうち、どの特定信号を論理“ハイ”の状態に設定するかについては、先に言及した「待ち時間」、すなわちバーＲＡＳ信号又はバーＣＡＳ信号がアクティブとされてから、それに応答してデータが出力されるまでの期間に、システムクロック信号ＳＣのパルス数を幾つにするかに従って決定されるものである。例えば、図５及び図６に示すタイミングから分かるように、図３に示した行アドレス組合せ信号ＲＬ2 〜ＲＬm の中のＲＬ3 のみを論理“ハイ”の状態でＮＡＮＤゲートＲＮＤ3 に供給すれば、バーＲＡＳ信号がアクティブとされた後の、システムクロック信号ＳＣの３番目のパルスＰ３の立上エッジに応答して、出力データを図２に示したデータ出力バッファ４００を介して発生させることができる。そして、図４に示した列アドレス組合せ信号ＣＬ1 〜ＣＬn の中のＣＬ2 のみを論理“ハイ”の状態でＮＡＮＤゲートＣＮＤ2 に供給すれば、バーＣＡＳ信号がアクティブとされた後の、システムクロック信号ＳＣの２番目のパルスＰ３の立上エッジに応答して、出力データを図２に示したデータ出力バッファ４００を介して発生させることができる。
【００３６】
システムクロック信号ＳＣのパルスＰ３の上昇時点では、クロックステージＲＣＳ3 の出力であるノードＲＮ3 の電位と行アドレス組合せ信号ＲＬ3 とが論理“ハイ”の状態となるので、ＮＡＮＤゲートＲＮＤ3 の出力は論理“ロウ”の状態となり、一方、行アドレス組合せ信号ＲＬ2 、ＲＬ4 〜ＲＬm はすべて論理“ロウ”の状態なのでＮＡＮＤゲートＲＮＤ2 、ＲＮＤ4 〜ＲＮＤm の出力は、すべて論理“ハイ”の状態で出力される。
【００３７】
また、ノードＲＮ3 からインバータＩ13及びＩ14を通じて発生されるデータ出力マージン信号ＰＩＲＤは、バーＲＡＳ信号のアクティブサイクルに対してシステムクロック信号ＳＣの３つのパルス分遅延されたアクティブサイクルを有する。これは、データ出力マージン信号ＰＩＲＤが、シフトレジスタ１１０の３番目のクロックステージＲＣＳ3 から抽出されるためである。したがって、データ出力マージン信号ＰＩＲＤが論理“ハイ”の状態のアクティブサイクル中には、ラッチ回路ＲＮＤＬ1 を構成するＮＡＮＤゲートａ1 にＮＡＮＤゲートＲＮＤ3 の論理“ロウ”の状態の出力が入力され、それにより、ラッチ回路ＲＮＤＬ1 の出力であるバーＲＡＳ待ち時間信号ＲＬＩＮＦ1 は、論理“ハイ”の状態で発生される。このとき、残りのバーＲＡＳ待ち時間信号ＲＬＩＮＦ2 〜ＲＬＩＮＦi は、全部論理“ロウ”の状態となる。この論理“ハイ”の状態のバーＲＡＳ待ち時間信号ＲＬＩＮＦ1 は、図２に示したように、待ち時間組合せ回路３００に供給され、また、データ出力マージン信号ＰＩＲＤはバーＣＡＳ信号処理部２００にも供給される。
【００３８】
そして、図４に示したバーＣＡＳ信号処理部２００では、バーＣＡＳマスタクロック信号ＰＩＣが論理“ハイ”の状態となりアクティブとされた後、１番目に現われるシステムクロック信号ＳＣのパルスＰ３の立上エッジに応答して、２番目のクロックステージＣＣＳ2 のノードＣＮ2 に論理“ハイ”の状態の電位が現れる。さらに、列アドレス組合せ信号ＣＬ1 〜ＣＬn のうち、前述の条件に従ってＣＬ2 のみが論理“ハイ”の状態なので、ＮＡＮＤゲートＣＮＤ1 〜ＣＮＤn の中のＮＡＮＤゲートＣＮＤ2 の出力のみが論理“ロウ”の状態で発生する。一方、データ出力マージン信号ＰＩＲＤは反転され、読出動作時に論理“ロウ”の状態にディスエーブルとされる書込マスタクロック信号ＰＩＷＲと共に、ＮＯＲゲート２０６に入力される。このＮＯＲゲート２０６の出力は、ラッチ回路ＣＮＤＬ1 〜ＣＮＤＬj のそれぞれに備えられたＮＡＮＤゲートｄ1 〜ｄj に入力される。それにより、図３に示す場合と同様に、ラッチ回路ＣＮＤＬ1 〜ＣＮＤＬi は、ＮＡＮＤゲートＣＮＤ1 〜ＣＮＤn の出力に応答してバーＣＡＳ待ち時間信号ＣＬＩＮＦ1 〜ＣＬＩＮＦj を発生する。したがって、データ出力マージン信号ＰＩＲＤが論理“ハイ”の状態のアクティブサイクル中であるとき、バーＣＡＳ待ち時間信号ＣＬＩＮＦ1 のみが論理“ハイ”状態で出力され、これが、前記論理“ハイ”の状態のバーＲＡＳ待ち時間信号ＲＬＩＮＦ1 と共に図２に示した待ち時間組合せ回路３００に供給される。
【００３９】
結果的に、バーＲＡＳ待ち時間信号ＲＬＩＮＦ1 〜ＲＬＩＮＦj のうちのいずれか１つが論理“ハイ”の状態、バーＣＡＳ待ち時間信号ＣＬＩＮＦ1 〜ＣＬＩＮＦj のうちのいずれか１つが論理“ハイ”の状態となり、図２に示す待ち時間組合せ回路３００に入力される。したがって、待ち時間組合せ回路３００の出力である制御信号ＲＣＬＡＴは、論理“ハイ”の状態で発生され、データ出力バッファ４００に供給される。
【００４０】
制御信号ＲＣＬＡＴは、データ出力マージン信号ＰＩＲＤが論理“ハイ”の状態に維持される期間中、論理“ハイ”の状態となり、タイミング図に示すように、メモリセルから感知されたデータは、データ出力バッファ４００を通じて出力可能となる。ここで特に注目される結果は、行アドレスストローブ信号のバーＲＡＳ信号が論理“ハイ”の状態となりプリチャージサイクルが始まった間にも、２ビットに該当する出力データが発生されるという点である。これに対し、先に説明したように従来のメモリ装置においては、バーＲＡＳプリチャージ以後には出力データが発生しない。
【００４１】
次に、図６に示す動作タイミング図は、データ出力マージン信号ＰＩＲＤの取出点が図３に示す回路とは異なり、２番目のクロックステージＲＣＳ2 のノードＲＮ2 から抽出される回路の場合の読出タイミングを示す。これは、本発明をメモリ装置に適用する場合、データ出力マージン信号ＰＩＲＤの抽出位置により、バーＲＡＳプリチャージサイクル中に出力可能なデータのビット数をいくらでも調整できるのを示すためである。
【００４２】
このタイミング図に示すように、データ出力マージン信号ＰＩＲＤは、バーＲＡＳアクティブサイクルが始まった直後に発生するシステムクロック信号ＳＣの２番目のパルスＰ２の立上エッジに同期して論理“ハイ”の状態にアクティブとされる。また、図５に示したバーＣＡＳ信号のアクティブ時点に比べて、図６では、システムクロック信号ＳＣの１周期分遅延されてバーＣＡＳ信号がアクティブとされる。したがって、バーＣＡＳ待ち時間信号ＣＬＩＮＦ1 は、バーＲＡＳ待ち時間信号ＲＬＩＮＦ1 より、システムクロック信号ＳＣの１周期分遅延されて図２の待ち時間組合せ回路３００に入力されることが分かる。そして、データ出力バッファ４００を制御する制御信号ＲＣＬＡＴは、バーＲＡＳ待ち時間信号ＲＬＩＮＦ1 及びバーＣＡＳ待ち時間信号ＣＬＩＮＦ1 が論理“ハイ”の状態にエネーブルとされているときに、論理“ハイ”の状態となってデータ出力バッファ４００をデータ出力可能にする。
【００４３】
この場合、データ出力マージン信号ＰＩＲＤのアクティブ期間が、図５の場合に比べてシステムクロック信号ＳＣの１周期だけ先立っている状態なので、バーＲＡＳプリチャージサイクル中に保証される出力データのビット数は、１個であることが示されている。
【００４４】
これら図５及び図６を参照すれば、データ出力マージン信号ＰＩＲＤの抽出位置に応じて、発生されるバーＲＡＳプリチャージサイクル中の出力データのビット数は、次のバーＲＡＳサイクルが始まる前に、入出力線の等化及びプリチャージに必要な期間を除いた間であれば、増減可能であることを理解できる。
【００４５】
次に、本発明の他の実施例を図７〜図１１を参照して説明する。図７に示す例では、図３及び図４にそれぞれ示したシフトレジスタ１１０及び２１０を構成するクロックステージについて、それぞれ１つずつクロックステージを減少させた構成のバーＲＡＳ信号処理部１００′及びバーＣＡＳ信号処理部２００′を備えるようにしている。そして、図２に示した待ち時間組合せ回路３００の出力側に、１つのシフトステージ３５０を連結して、このシフトステージ３５０を通じて制御信号ＲＣＬＡＴを最終的に発生するように構成されている。その他の構成については、図８及び図９に示す、バーＲＡＳ信号処理部１００′及びバーＣＡＳ信号処理部２００′の詳細な回路例のように、上述の実施例の場合と同様である（尚、同じ部分には同じ符号を付してある）。
【００４６】
図１０に示すタイミング図は、データ出力マージン信号ＰＩＲＤが、図８に示すバーＲＡＳ信号処理部１００′のシフトレジスタ１１０′の２番目のクロックステージＲＣＳ2 のノードＲＮ2 から抽出された場合のデータ出力状態を示す。また、図１１に示すタイミング図は、１番目のクロックステージＲＣＳ1 のノードＲＮ1 から、データ出力マージン信号ＰＩＲＤが抽出された場合のデータ出力状態を示す。これら図７及び図８〜図１１に示す他の実施例の動作については、上述の図２及び図３〜図６を基に説明した実施例と同様なので、その詳細な説明は省略する。
【００４７】
【発明の効果】
以上説明してきたように本発明によれば、アドレスストローブ信号の情報を用い、外部から供給される一定周期のシステムクロック信号に同期してデータ出力を制御することができるので、特に、高速動作のためにＣＰＵ等から供給される高周波のクロック信号を利用するメモリ装置において、効率的にデータ出力を制御できるようになるという効果がある。
【００４８】
また、本発明によれば、バーＲＡＳプリチャージサイクル中にも、正常な出力データを、少なくとも次のバーＲＡＳサイクルが始まる前までは発生させることができるので、従来のメモリ装置における１つのバーＲＡＳサイクルで発生できる出力データ数に比べ、より多数の出力データを発生できるようになる。したがって、データ出力の効率改善、メモリ装置の高速化が容易に可能となる。
【図面の簡単な説明】
【図１】本発明の実施例に係る外部からのシステムクロック信号を用いて動作する同期式ダイナミックＲＡＭのピン構成図。
【図２】本発明の一実施例によるデータ出力バッファ部分の概略構成図。
【図３】図２に示すバーＲＡＳ信号処理部の回路図。
【図４】図２に示すバーＣＡＳ信号処理部の回路図。
【図５】図２に示す回路によるデータ出力バッファの読出動作の一例を示すタイミング図。
【図６】図２に示す回路を一部変更した回路によるデータ出力バッファの読出動作の他の例を示すタイミング図。
【図７】本発明の他の実施例によるデータ出力バッファ部分の概略構成図。
【図８】図７に示すバーＲＡＳ信号処理部の回路図。
【図９】図７に示すバーＣＡＳ信号処理部の回路図。
【図１０】図７に示す回路によるデータ出力バッファの読出動作の一例を示すタイミング図。
【図１１】図７に示す回路を一部変更した回路によるデータ出力バッファの読出動作の他の例を示すタイミング図。
【図１２】従来のダイナミックＲＡＭにおけるデータ出力過程を示すタイミング図。
【図１３】従来のダイナミックＲＡＭにおけるデータ出力バッファの回路図。
【符号の説明】
１００  バーＲＡＳ信号処理部
１１０  シフトレジスタ
ＲＣＳ  クロックステージ
ＲＮ  ノード
ＲＮＤ  ＮＡＮＤゲート
ＲＮＤＬ  ラッチ回路
２００  バーＣＡＳ信号処理部
２１０  シフトレジスタ
ＣＣＳ  クロックステージ
ＣＮ  ノード
ＣＮＤ  ＮＡＮＤゲート
ＣＮＤＬ  ラッチ回路
３００  待ち時間組合せ回路
３５０  シフトステージ
４００  データ出力バッファ
ＲＡＳ  行アドレスストローブ信号
ＣＡＳ  列アドレスストローブ信号
ＳＣ  システムクロック信号
ＰＩＲ  バーＲＡＳマスタクロック信号
ＰＩＣ  バーＣＡＳマスタクロック信号
ＲＬ  行アドレス組合せ信号
ＣＬ  列アドレス組合せ信号
ＰＩＲＤ  データ出力マージン信号
ＲＬＩＮＦ  バーＲＡＳ待ち時間信号
ＣＬＩＮＦ  バーＣＡＳ待ち時間信号
ＲＣＬＡＴ  制御信号
ＤIN  入力データ
ＤOUT   出力データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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