(57)【特許請求の範囲】
【請求項１】
ＣＰＵが対応するバスブリッジにＡＧＰ（Ａdvanced Ｇraphics Ｐort）バスを介してＡＧＰデバイスを接続したＡＧＰバスシステムにおいて、
前記ＡＧＰデバイスは、前記ＡＧＰバス以外に、当該ＡＧＰデバイスが有する内部レジスタへのアクセスが可能な内部レジスタインタフェースを有し、
前記ＡＧＰデバイスがＰＣＩ（Ｐeripheral Ｃomponent Ｉnterconnect）ブリッジを形成しており、前記内部レジスタインタフェースがＰＣＩバスであり、当該ＰＣＩバスが前記ＣＰＵが対応する前記バスブリッジのＰＣＩバスに接続されていることを特徴とするＡＧＰバスシステム。
【請求項２】
前記ＡＧＰデバイスは、前記ＡＧＰバスによるインタフェースと前記内部レジスタインタフェースとのうちで、前記ＡＧＰデバイスが有する前記内部レジスタに対して最初にリードアクセスしたインタフェースのみに同一レジスタに対するライトアクセスを許可しそのライトアクセス終了により当該レジスタを開放させるライトロック手段を備えることを特徴とする請求項１記載のＡＧＰバスシステム。
【請求項３】
何れのインタフェースがレジスタに対するライトアクセス権を有するかを示すビット情報を持つことを特徴とする請求項２記載のＡＧＰバスシステム。
【請求項４】
前記ライトロック手段は、アクセス時間監視タイマーを有し、最初にリードアクセスしたインタフェースによるライトアクセスが前記アクセス時間監視タイマーに設定された所定時間経過してもなければ当該レジスタに対するアクセスを開放することを特徴とする請求項２又は３記載のＡＧＰバスシステム。
【請求項５】
前記ＡＧＰデバイスが、複合機能を有する画像形成装置コントローラであることを特徴とする請求項１ないし４の何れか一記載のＡＧＰバスシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像形成装置コントローラ等のＡＧＰデバイスを用いるＡＧＰバスシステムに関する。
【０００２】
【従来の技術】
従来のコンピュータ・システムは、通常、ブリッジ・コントローラにＣＰＵ、メモリが接続されており、主メモリコントローラ機能を含んでいる。主メモリにアクセスするためにＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスやＡＧＰ（Ａｄｖａｎｃｅｄ  Ｇｒａｐｈｉｃｓ  Ｐｏｒｔ）バスのインタフェースコントローラをブリッジ・コントローラに含んでいるものがある。
【０００３】
ＡＧＰは画像を大量転送するためのインタフェースで普及している。
【０００４】
近年、高性能を要求する商品開発にこのＡＧＰを含むシステムを利用しはじめており、このＡＧＰバスに接続するＡＧＰデバイスの開発が行われている（特開平１１−３２８１０６号公報等参照）。
【０００５】
ここに、コンピュータ・システムではこのＡＧＰデバイス以外のインタフェースは、通常、ディスプレイインタフェースのみであるが、画像形成装置コントローラをＡＧＰデバイスにする場合などは、多くの他のインタフェースを含んでいる。
【０００６】
そのため、同時に多くの機能からＡＧＰバスを介してメモリアクセスを行うことになる。また、このＡＧＰバスシステムの場合、ＡＧＰデバイスの動作設定、実行コマンドは、ＡＧＰバスが共用で使用されている。
【０００７】
この場合、ＰＣＩ動作を行いＡＧＰデバイスがターゲット、ブリッジ・コントラーラがマスタになる。
【０００８】
この時、ＡＧＰデバイスの殆どのインタフェース、画像処理機能（合成、回転、編集、圧縮伸張など）とＡＧＰバスとは関連しており、また、前述の単一機能だけではなく、複合機能としても関連している。そのため、何らかの不具合が発生した場合に、ＡＧＰバスに影響を及ぼす可能性がある。
【０００９】
そして、ＡＧＰデバイスによる何らかの不具合のため、ＡＧＰバスがアクセス不能になった場合、システムＣＰＵがＡＧＰデバイスの状態を確認するためのインタフェースも当該ＡＧＰバスであるため、確認ができない。結局、ＡＧＰデバイスに存在する内部エラー情報などを認識できず、復帰するためにはＡＧＰデバイスのリセット動作しかない。また、回復しても原因不明のままであり、同じエラー等を繰り返してしまう可能性を取り除くことができない。
【００１０】
本発明は、ＡＧＰデバイスの何らかの不具合によりＡＧＰバスによるアクセスが不可能になった状態でも、内部レジスタへのアクセスを可能とし、状態確認により不具合要因を解除することが可能なＡＧＰバスシステムを提供することを目的とする。
【００１１】
また、ＡＧＰデバイスのデバッグにも有効で、致命的な不具合かどうかを迅速に確認がとれ、次ステップへの適切な対応がとれるＡＧＰバスシステムを提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載の発明は、ＣＰＵが対応するバスブリッジにＡＧＰ（Ａdvanced Ｇraphics Ｐort）バスを介してＡＧＰデバイスを接続したＡＧＰバスシステムにおいて、前記ＡＧＰデバイスは、前記ＡＧＰバス以外に、当該ＡＧＰデバイスが有する内部レジスタへのアクセスが可能な内部レジスタインタフェースを有し、前記ＡＧＰデバイスがＰＣＩ（Ｐeripheral Ｃomponent Ｉnterconnect）ブリッジを形成しており、前記内部レジスタインタフェースがＰＣＩバスであり、当該ＰＣＩバスが前記ＣＰＵが対応する前記バスブリッジのＰＣＩバスに接続されている。
【００１３】
従って、ＡＧＰデバイスの動作設定、実行コマンド、状態情報を持つ内部レジスタへのアクセスを、ＡＧＰバスによるインタフェースのみではなく、その他の内部レジスタインタフェースでも可能にすることで、ＡＧＰデバイスに不具合が発生した場合には、ＡＧＰバスによるインタフェースではなく、他の内部レジスタインタフェースを利用して内部レジスタへのアクセスを行うことにより、ＡＧＰデバイスが認識したエラー情報を確認でき、また、終了コマンドなどにより機能動作を終了させ、リセットなしでＡＧＰバスを通常状態に復帰することも可能になる。さらには、致命的な不具合の場合にはスムーズにＡＧＰデバイスの改版作業に進むこともでき、デバッグにも役立つ。また、ＡＧＰバス以外にもう１つ内部レジスタアクセス可能な内部レジスタインタフェースを追加すると、ＡＧＰデバイスに必要なピン数が増加し、また、ＡＧＰデバイス以外でこの内部レジスタインタフェースに対応するデバイスが必要になり、コストアップにつながるが、ＡＧＰデバイスが、ＰＣＩバスを別に持つＰＣＩバスブリッジコントロール機能を持つ場合には、ＡＧＰバス以外の内部レジスタインタフェースをＰＣＩインタフェースにし、接続先をＣＰＵシステムのブリッジ・コントローラのＰＣＩバスに接続することにより、ＡＧＰデバイスのＰＣＩコントローラに機能を追加することのみで、その他は従来と同じでよく、ＡＧＰデバイスもピン数は同じで済む。
【００１４】
請求項２記載の発明は、請求項１記載のＡＧＰバスシステムにおいて、前記ＡＧＰデバイスは、前記ＡＧＰバスによるインタフェースと前記内部レジスタインタフェースとのうちで、前記ＡＧＰデバイスが有する前記内部レジスタに対して最初にリードアクセスしたインタフェースのみに同一レジスタに対するライトアクセスを許可しそのライトアクセス終了により当該レジスタを開放させるライトロック手段を備える。
【００１５】
従って、請求項１記載のＡＧＰバスシステムにおいては、通常時、ＡＧＰバスによるインタフェースと内部レジスタインタフェースとの２つのインタフェースが、ＡＧＰデバイスの内部レジスタへのアクセスが可能になる。この場合、共通のレジスタに対して同時に読み書きが可能で、どちらかのインタフェースが内部レジスタの値をリードしその値によって設定を変更するためライトする場合、リードした後、そのインタフェースがライト動作する前に、もう１つのインタフェースがライト動作してしまう場合があり、予定していた設定と異なる設定になってしまうことがある。この点、本発明では、どちらかのインタフェースが最初にレジスタリードしたらそのインタフェース以外は、同じレジスタに対してライトできないようにする。そして、ライト権利を獲得したインタフェースが、ライトアクセス終了した時点で開放し、次に、最初にリードした方がライト権利を獲得する。これにより、レジスタライトアクセスを行う場合、アクセスしているインタフェースがリードした値が最終の値を示し、予期しない設定をすることがなくなる。
【００１６】
請求項３記載の発明は、請求項２記載のＡＧＰバスシステムにおいて、何れのインタフェースがレジスタに対するライトアクセス権を有するかを示すビット情報を持つ。
【００１７】
従って、どちらのインタフェースがアクセス権を獲得したかを示すビット情報を持つことにより、各インタフェースはライトアクセス権を獲得したかを確認し、設定変更などライト動作を行いたい場合は、ライトアクセス権を獲得するまでリードアクセスを行うことにより、レジスタライトアクセスを行う場合、アクセスしているインタフェースがリードした値が最終の値を示し、予期しない設定をすることがなくなる。
【００１８】
請求項４記載の発明は、請求項２又は３記載のＡＧＰバスシステムにおいて、前記ライトロック手段は、アクセス時間監視タイマーを有し、最初にリードアクセスしたインタフェースによるライトアクセスが前記アクセス時間監視タイマーに設定された所定時間経過してもなければ当該レジスタに対するアクセスを開放する。
【００１９】
従って、何れかのインタフェースが最初にリードアクセスを行うと、ライトアクセスをしない限り、その内部レジスタは開放されない。そのため、リードとライト動作が対でなければならず、設定変更が必要なくても、ダミーライトによりレジスタを開放しなければいけないことになる。また、ＡＧＰバスで内部レジスタへのアクセスでライト権を獲得したまま、不具合が発生しＡＧＰバスがアクセス不可能状態になった場合、状態のリードはできるが、実行コマンドレジスタなどの終了ライトアクセスができなくなる。この点、本発明では、アクセス時間監視タイマーを備え、設定された時間ライトアクセスがなければ、レジスタを開放する機能を追加することで、当該問題を解決することができる。
【００２２】
請求項５記載の発明は、請求項１ないし４の何れか一記載のＡＧＰバスシステムにおいて、前記ＡＧＰデバイスが、複合機能を有する画像形成装置コントローラである。
【００２３】
従って、ＡＧＰデバイスが、複合機能を有する画像形成装置コントローラであって、多くの他のインタフェースを備えるシステム環境下においても、請求項１ないし４記載の発明の作用・効果を発揮させることができる。
【００２４】
【発明の実施の形態】
本発明の前提的構成例を図１ないし図３に基づいて説明する。図１は本前提的構成例のＡＧＰバスシステムの構成例を示す概略ブロック図である。
【００２５】
まず、当該システムの全体の制御（主制御）を受け持つプロセッサであるＣＰＵ１が設けられ、ブリッジ・コントローラ２に接続されている。このブリッジ・コントローラ２は、主メモリとして機能するメモリ３が接続されており、当該メモリ３に対してメモリコントローラ機能を有する。また、ブリッジ・コントローラ２はＡＧＰコントローラ機能も備えており、ＡＧＰバス４を介してＡＧＰデバイス５が接続されている。
【００２６】
このＡＧＰデバイス５は、例えば、コピー／プリント／ファックス等の複合機能を有する画像形成装置コントローラ等によるものであり、任意個数のインタフェース（Ｉ／Ｆ）６〜９が接続されている。ＡＧＰデバイス５は、各インタフェース６〜９のコントローラ機能を有し、各インタフェース６〜９はＡＧＰバス４を経由してブリッジ・コントローラ２に繋がるメモリ３とアクセスする。ＡＧＰデバイス５中に含まれるレジスタ制御回路１０は、各インタフェース回路の、機能設定、状態確認などの内部レジスタ（図示せず）へのリード・ライト機能を持ち、ＡＧＰバス４を介してＣＰＵ１からのアクセスに対応する。
【００２７】
ここに、本前提的構成例では、前述のＡＧＰバス４の他に、ＡＧＰデバイス５中の内部レジスタにアクセス可能な内部レジスタインタフェース１１が設けられている。また、レジスタ制御回路１０はこの内部レジスタインタフェース１１とも接続されており、内部レジスタインタフェース１１からも同様に各内部レジスタにアクセス可能とされている。内部レジスタインタフェース１１は、Ｉ／Ｏデバイス１２に接続されている。このＩ／Ｏデバイス１２は、ＡＧＰデバイス５の内部レジスタインタフェース１１に対応するインタフェースを備えており、また、ブリッジ・コントローラ２にも接続されている。
【００２８】
このような構成によれば、ＣＰＵ１は、ブリッジ・コントローラ２を経由してＩ／Ｏデバイス１２の内部レジスタインタフェース１１からＡＧＰデバイス５の内部レジスタにリード・ライトアクセスすることができる。この結果、ＡＧＰデバイス５の何らかの不具合によりＡＧＰバス４によるスアクセスが不可能になった状態でも、ＣＰＵ１から内部レジスタインタフェース１１によりＡＧＰデバイス５の内部レジスタにアクセスし、状態を確認することにより、不具合要因を解除することが可能になる。また、ＡＧＰデバイス５のデバッグにも有効で、致命的な不具合かどうかを迅速に確認がとれ、次ステップへの適切な対応がとれる。
【００２９】
ところで、内部レジスタへのリード／ライトアクセス動作について説明する。まず、前述した構成で、特に対策を講じない場合に不具合のある動作例を図５を参照して説明する。図５中のレジスタアクセス１，２２はＡＧＰバス４又は内部レジスタインタフェース１１の何れかによるアクセスで、同一レジスタに対するものである。また、図５中のレジスタアクセス１のＲ１−１はレジスタリードアクセスで、その時レジスタデータの値はＤＡＴＡ１を示し、Ｗ１−１はレジスタライトアクセスで、その時レジスタデータ値はＤＡＴＡ１−２を示す。
【００３０】
また、レジスタアクセス２のＲ２−１はレジスタリードアクセスで、その時のレジスタデータ値はＤＡＴＡ１を示す。この時、レジスタアクセス１，２は同じデータ値をリードし各々が次のアクセスを行っている。そのため、レジスタアクセス２でＷ２−１のレジスタライトアクセスを行うが、その前にレジスタアクセス１でＷ１−１のアクセスでデータ値が変化しているにも関わらず、ＤＡＴＡ１−３のライトアクセスで上書きしている。何れのインタフェースによるレジスタアクセスでも、ＤＡＴＡ１−２の状態を認識することなく次のアクセスを行っているため、予期しない動作になる可能性がある。
【００３１】
この点、本前提的構成例では、ライトロック手段の機能を持たせ、図２に示すように動作制御することで、この問題を解決するものである。図中のR1-1等の意味は図５の場合と同様である。図２中に示す状態BIT_STは、レジスタアクセス１、２のアクセス権利の状態を表すもので、R1L、R2Lは各々のライト権利の状態を表す。RIL、R2Lは何れも“１”でライトアクセス権取得状態、“０”でライトアクセス権がない状態を示す。また、両方とも“０”の状態はアクセスフリーの状態（アクセス開放状態）である。
【００３２】
まず、状態ＢＩＴ＿ＳＴ▲１▼ではＲ１Ｌ、Ｒ２ｌとも“０”でアクセスフリーである。次に、レジスタアクセス１でＲ１−１アクセスによりライトロックされる。この時、状態ＢＩＴ＿ＳＴは▲２▼になりＲ１Ｌ，Ｒ２Ｌは“１，０”になり、レジスタアクセス１がライトアクセス権取得状態になる。次に、レジスタアクセス２でＲ２−１アクセスを行う。この時、状態ＢＩＴ＿ＳＴは▲３▼でレジスタアクセス２はＤＡＴＡ１をリードするとともにライトアクセス権がないことを認識する。
【００３３】
レジスタアクセス１はライトアクセス権を取得しているので、Ｗ１−１アクセスを行い、レジスタデータはＤＡＴＡ１−２になる。Ｗ１−１アクセス終了後、ライトロックが解除され、状態ＢＩＴ＿ＳＴ▲４▼でレジスタはアクセスフリーの開放状態になる。
【００３４】
レジスタアクセス２は前回のアクセスでライト権利が得られなかったため、Ｒ２−２アクセスを行う。その時、状態ＢＩＴ＿ＳＴ▲５▼になり、初めてライトアクセス権を取得し、レジスタデータＤＡＴＡ１−２を認識する。次に、レジスタアクセス１がＲ１−２アクセスを行うが、状態ＢＩＴ＿ＳＴ▲６▼でライト権利がないことを認識する。レジスタアクセス２はライトアクセス権を取得しているので、Ｗ２−１アクセスを行い、レジスタデータはＤＡＴＡ２−３になる。Ｗ２−１アクセス終了後、ライトロックは解除され、状態ＢＩＴ＿ＳＴ▲７▼でレジスタはフリーになる。このようなライトロックを伴う動作制御が、ライトロック手段の機能により実現される。
【００３５】
また、さらに改良された動作制御例について説明する。図２で説明した動作制御の場合、レジスタアクセス１，２のリードアクセスでライトアクセス権を取得したままライトアクセスをしないと、ライトロックが開放されないままになる。
【００３６】
そこで、本前提的構成例では、アクセス時間監視タイマーによるレジスタタイマー機能を追加し、ライトロック開始とともに、設定された値のカウントダウン動作を行い、所定時間経過してもライトアクセスがなければ、ライトロックを開放させる。
【００３７】
図３はこの動作制御例を示すタイミングチャートである。まず、レジスタアクセス１はＲ１−１アクセスで状態ＢＩＴ＿ＳＴ▲２▼になり、レジスタアクセス１がライトアクセス権を取得する。同時に、レジスタタイマー動作が開始され、設定値からのカウントダウンが始まる。
【００３８】
レジスタアクセス２はＲ２−１アクセスで状態ＢＩＴ＿ＳＴ▲３▼でライトアクセス権がないことを認識する。次に、レジスタアクセス１はライトアクセスを行わないが、ライトアクセスがないままレジスタタイマー動作で一定時間経過に伴いカウントダウンが終了するとライトロックが解除され、状態ＢＩＴ＿ＳＴ▲４▼になる。
【００３９】
レジスタアクセス２は前回のアクセスでライトアクセス権が得られなかったためＲ２−２アクセスを行う。この時、レジスタタイマー動作に伴う状態ＢＩＴ＿ＳＴ▲４▼で、レジスタがアクセスフリー状態のため、状態ＢＩＴ＿ＳＴ▲５▼でライトアクセス権を取得し、データもＤＡＴＡ１のままである。
【００４０】
また、同時に、レジスタタイマー動作が開始されカウントダウンする。次に、レジスタアクセス１がＲ１−２アクセスするが、状態ＢＩＴ＿ＳＴ▲６▼でライトアクセス権がないことを認識する。ライトアクセス権を得たレジスタアクセス２は、Ｗ２−２アクセスを行いレジスタデータはＤＡＴＡ１−２になる。同時にレジスタタイマー動作は、カウントダウンを終了し、初期値に戻る。Ｗ２−２アクセス終了後、状態ＢＩＴ＿ＳＴは▲７▼でレジスタはフリー状態になる。
【００４１】
レジスタアクセス１は、前回のアクセスでライト権利を得られなかったためＲ１−３アクセスを行い、ライトアクセス権を改めて取得する。この時のレジスタデータはＤＡＴＡ１−２になっている。
【００４２】
このようにタイムアウト機能を設け、ライトロック開始後、設定された時間、ライトアクセスがなければ、レジスタを開放する機能を追加することで、ＣＰＵ１のリードのみのアクセスに対応でき、リードとライトとを必ず必要とする制約をなくすことができる。また、ＡＧＰアクセスでロックされたままＡＧＰバス４に不具合が発生した場合にも対応できる。
【００４３】
本発明の一実施の形態を図４に基づいて説明する。前提的構成例と同一部分は同一符号を用いて示し、説明も省略する。
【００４４】
本実施の形態は、ＡＧＰデバイス５がＰＣＩインタフェースを別に持つＰＣＩブリッジ・コントローラの場合への適用例を示す。
【００４５】
そこで、本実施の形態では、ＡＧＰデバイス５の内部レジスタインタフェース１１に代えて、ＰＣＩインタフェース１３に内部レジスタに対するアクセスのための機能を追加し、ブリッジ・コントローラ２のＰＣＩバス１４に接続するようにしたものである。
【００４６】
このような構成とすることで、新たな内部レジスタインタフェースのＰＩＮも必要なく、また、Ｉ／ＯデバイスなどにＡＧＰデバイス５のレジスタＩ／Ｆ専用機能を追加する必要もなくなる。即ち、ＡＧＰデバイス５のＰＣＩコントローラに機能を追加するのみで、その他は従来と同じでよく、ＡＧＰデバイス５もＰＩＮ数は同じで済み、低コストにて実現できる。
【００４７】
【発明の効果】
請求項１記載の発明によれば、ＡＧＰデバイスの動作設定、実行コマンド、状態情報を持つ内部レジスタへのアクセスを、ＡＧＰバスによるインタフェースのみではなく、その他の内部レジスタインタフェースでも可能にしたので、ＡＧＰデバイスに不具合が発生した場合には、ＡＧＰバスによるインタフェースではなく、他の内部レジスタインタフェースを利用して内部レジスタへのアクセスを行うことにより、ＡＧＰデバイスが認識したエラー情報を確認することができ、また、終了コマンドなどにより機能動作を終了させ、リセットなしでＡＧＰバスを通常状態に復帰することも可能になり、さらには、致命的な不具合の場合にはスムーズにＡＧＰデバイスの改版作業に進むこともでき、デバッグにも役立てることができる。また、ＡＧＰデバイスが、ＰＣＩバスを別に持つＰＣＩバスブリッジコントロール機能を持つ場合には、ＡＧＰバス以外の内部レジスタインタフェースをＰＣＩインタフェースにし、接続先をＣＰＵシステムのブリッジ・コントローラのＰＣＩバスに接続するようにしたので、ＡＧＰデバイスのＰＣＩコントローラに機能を追加することのみで、その他は従来と同じでよく、ＡＧＰデバイスもピン数は同じで済ませることができる。
【００４８】
請求項２記載の発明によれば、請求項１記載のＡＧＰバスシステムにおいて、前記ＡＧＰバスによるインタフェースと前記内部レジスタインタフェースのうちで、前記ＡＧＰデバイスが有する前記内部レジスタに対して最初にリードアクセスしたインタフェースのみに同一レジスタに対するライトアクセスを許可しそのライトアクセス終了により当該レジスタを開放させるライトロック手段を備えるので、レジスタライトアクセスを行う場合、アクセスしているインタフェースがリードした値が最終の値を示し、予期しない設定をしてしまうことを回避することができる。
【００４９】
請求項３記載の発明によれば、請求項２記載のＡＧＰバスシステムにおいて、どちらのインタフェースがアクセス権を獲得したかを示すビット情報を持たせるようにしたので、各インタフェースはライトアクセス権を獲得したかを確認し、設定変更などライト動作を行いたい場合は、ライトアクセス権を獲得するまでリードアクセスを行うことにより、レジスタライトアクセスを行う場合、アクセスしているインタフェースがリードした値が最終の値を示し、予期しない設定をしてしまうことを回避することができる。
【００５０】
請求項４記載の発明によれば、請求項２又は３記載のＡＧＰバスシステムにおいて、アクセス時間監視タイマーを備え、設定された時間ライトアクセスがなければ、レジスタを開放させる機能を追加したので、ＣＰＵのリードのみのアクセスに対応でき、リードとライトとを必ず必要とする制約をなくすことができ、また、ＡＧＰアクセスでロックされたままＡＧＰバスに不具合が発生した場合にも対応することができる。
【００５２】
請求項５記載の発明によれば、請求項１ないし４の何れか一記載のＡＧＰバスシステムにおいて、ＡＧＰデバイスが、複合機能を有する画像形成装置コントローラであって、多くの他のインタフェースを備えるシステム環境下においても、請求項１ないし４記載の発明の効果を発揮させることができる。
【図面の簡単な説明】
【図１】本発明の前提的構成例のＡＧＰバスシステムの構成例を示す概略ブロック図である。
【図２】リード／ライトアクセス動作の制御例を示すタイミングチャートである。
【図３】より改良されたリード／ライトアクセス動作の制御例を示すタイミングチャートである。
【図４】本発明の一実施の形態のＡＧＰバスシステムの構成例を示す概略ブロック図である。
【図５】対策を講じてない場合のリード／ライトアクセス動作の制御例を参考例として示すタイミングチャートである。
【符号の説明】
１      ＣＰＵ
３      メモリ
４      ＡＧＰバス
５      ＡＧＰデバイス
１１      内部レジスタインタフェース
１３      ＰＣＩバス
１４      ＰＣＩバス
【図１】
0003613523.tif 000002
【図２】
0003613523.tif 000003
【図３】
0003613523.tif 000004
【図４】
0003613523.tif 000005
【図５】
0003613523.tif 000006