(57)【特許請求の範囲】
【請求項１】
電源を供給するための電源ユニット、入出力の処理及び演算を行うためのＣＰＵユニット、入出力を行うための入出力ユニットのような各種のユニットが着脱自在に装着されるスロットを複数具備し、各スロット毎に各種ユニットが有する受け側コネクタと接続されるコネクタを設け、スロットに装着されたＣＰＵユニットからの選択信号に応じて所望のスロットを選択する選択手段を備えたベースボードにおいて、電源ユニット及びＣＰＵユニットの受け側コネクタと接続されることで値が変化する識別信号を出力する出力手段を複数のスロットのコネクタにそれぞれ設けるとともに、選択手段が識別信号と選択信号とに応じて所望のスロットを選択して成ることを特徴とするベースボード。
【請求項２】
請求項１記載のベースボードが具備するスロットに着脱自在に装着される電源ユニットであって、ベースボードのコネクタと接続されたときに出力手段に対して識別信号の値を変化させる手段が設けられた受け側コネクタを有することを特徴とする電源ユニット。
【請求項３】
請求項１記載のベースボードが具備するスロットに着脱自在に装着されるＣＰＵユニットであって、ベースボードのコネクタと接続されたときに出力手段に対して識別信号の値を変化させる手段が設けられた受け側コネクタを有することを特徴とするＣＰＵユニット。
【請求項４】
請求項３記載のＣＰＵユニットがスロットに装着されているか否かを検出する検出手段を備えたことを特徴とする請求項１記載のベースボード。
【請求項５】
請求項２記載の電源ユニットと請求項３記載のＣＰＵユニットがスロットに装着された場合に出力手段から出力される識別信号を補正する補正手段を備えたことを特徴とする請求項１又は４記載のベースボード。
【請求項６】
請求項２記載の電源ユニットの受け側コネクタと接続される電源コネクタと、電源コネクタに隣接して列設されるとともに請求項３記載のＣＰＵユニットを含む電源ユニット以外のユニットの受け側コネクタが接続される第１乃至第３のコネクタと、電源コネクタと第１乃至第３のコネクタの同一位置に設けられるスロット側識別信号端子と、各スロット側識別信号端子から得られる識別信号の論理演算を行う複数の論理回路とを備え、各論理回路から得られる演算結果と選択信号とに応じて選択手段が所望のスロットを選択して成ることを特徴とする請求項１又は４又は５記載のベースボード。
【請求項７】
請求項６記載のベースボードが備える電源コネクタに接続される受け側コネクタを有するとともに電源コネクタのスロット側識別信号端子に接続されるユニット側識別信号端子を備え、占有するスロット数に応じて電源コネクタと接続されたときにスロット側識別信号端子から出力される識別信号の値を変化させる手段を設けて成ることを特徴とする請求項２記載の電源ユニット。
【請求項８】
請求項６記載のベースボードが備える第１乃至第３のコネクタの何れか少なくとも１つと接続される受け側コネクタを有するとともに、第１乃至第３のコネクタの各スロット側識別信号端子に接続されるユニット側識別信号端子を備え、占有するスロット数に応じて第１乃至第３のコネクタと接続されたときにスロット側識別信号端子から出力される識別信号の値を変化させる手段を設けて成ることを特徴とする請求項３記載のＣＰＵユニット。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ベースボード及びそれに装着される電源ユニット並びにＣＰＵユニットに関するものである。
【０００２】
【従来の技術】
従来より、プログラマブルコントローラのようにベースボードに各種のユニットを装着してシステムが構成されるものがある（特開平４−３０８９５２号、特開平２−１１６９０３号、特開平１−１７５６０７号及び特開平２−１７６８３３号公報等参照）。
【０００３】
図１２はベースボードＢ”及びそれに装着される電源供給用の電源ユニットＳＵ’、入出力の処理や各種の演算処理を行うＣＰＵユニットＣＵ’、入出力用の入出力ユニット（Ｉ／Ｏユニット）ＩＵ1 …などで構成される従来周知のプログラマブルコントローラのシステム構成例を示す図である。電源ユニットＳＵ’、ＣＰＵユニットＣＵ’、Ｉ／ＯユニットＩＵ1 …は各々ベースボードＢ”が有するスロットに装着されるとともに、各スロット毎に設けられたコネクタに接続される受け側コネクタを有している。このようにＣＰＵユニットＣＵ’が装着されるベースボードＢ”を基本ベースボードと呼ぶ。これに対して増設ケーブルによってベースボードＢ”に設けた増設コネクタ１３に接続され、Ｉ／ＯユニットＩＵ1 …などを増設するために用いられる増設ベースボードもある。このような増設ベースボードには基本的に電源ユニットＳＵ’やＩ／ＯユニットＩＵ1 …などが装着されるのみでＣＰＵユニットＣＵ’は装着されない。
【０００４】
基本ベースボードＢ”においては、電源ユニットＳＵ’が接続される電源コネクタ１５とＣＰＵユニットＣＵ’が接続されるＣＰＵコネクタ１６及びＩ／ＯユニットＩＵ1 …などが接続される複数のＩ／Ｏコネクタ１７1 …並びに増設コネクタ１３との間が電源線Ｌｐで接続されるとともに、ＣＰＵコネクタ１６、Ｉ／Ｏコネクタ１７1 …及び増設コネクタ１３の間にアドレスバスＡＢ並びにデータバスＤＢが設けられる。
【０００５】
またＣＰＵユニットＣＵ’からは基本ベースボードＢ”と増設ベースボードを選択する信号ＵＳ３，ＵＳ４と、各ベースボードのスロットに装着されたＩ／ＯユニットＩＵ1 …などを選択する選択信号ＵＳ０〜ＵＳ２とが出力され、これらの信号がＣＰＵコネクタ１６を介して基本ベースボードＢ”が具備するセレクト回路１８に入力される。セレクト回路１８では選択信号により選択されたＩ／ＯユニットＩＵ1 …が接続されているＩ／Ｏコネクタ１７1 …にスロットセレクト信号を出力する。而して、Ｉ／Ｏコネクタ１７1 …を介してスロットセレクト信号を受けたＩ／ＯユニットＩＵ1 …とＣＰＵユニットＣＵ’との間で、アドレスバス及びデータバスを通してデータの入出力が行われる。
【０００６】
一方、各スロットは基本ベースボードＢ”並びに増設ベースボードＢ”に列設されており、図１３（ａ）に示すように各スロット０〜ｎに装着された状態では電源ユニットＳＵ’、ＣＰＵユニットＣＵ’並びにＩ／ＯユニットＩＵ1 …が隣接して配置されるようになっている。
ところで、電源ユニットが高容量型の電源ユニットＳＵ”である場合には外径寸法が大型化して、図１３（ｂ）に示すように基本ベースボードＢ”の２つのスロット（電源スロットとスロット０）を占有してしまう。この場合には本来ＣＰＵユニットＣＵ’が装着されるスロット０が電源ユニットＳＵ”に占有されてしまうため、ＣＰＵユニットＣＵ’を隣のスロット１にずらして装着しなければならない。そうすると、Ｉ／ＯユニットＩＵ1 …が装着されるスロットもスロット１からスロット２へと順番に１つずつずれることになるから、上記のようにセレクト回路１８からのスロットセレクト信号を固定的に配線しているとＩ／ＯユニットＩＵ1 …のセレクトナンバ（複数のＩ／ＯユニットＩＵ1 …を識別する番号）が変化してしまうという不具合がある。また基本ベースボードＢ”と増設ベースボードを比較しても、図１３（ａ）（ｂ）に示すようにＣＰＵユニットＣＵ’の装着の有無でスロットの物理的な位置とセレクトナンバが異なり、基本ベースボードＢ”と増設ベースボードとを共用することができ、各々別物として構成する必要がある。
【０００７】
このような不具合を解決するものとして、本発明者は、図８に示すように電源コネクタ１が設けられたスロット（電源スロット）に隣接するスロット０，１のコネクタ２0 …にそれぞれグランドに接続された一対の信号端子１０1 〜１０4 を設けるとともに、ＣＰＵユニットＣＵの受け側コネクタ７に抵抗Ｒでプルアップされた一対の信号端子８1 ，８2 を設け、ＣＰＵユニットＣＵが基本ベースボードＢ’のスロット０に装着されたとき、スロット１に装着されたとき、及び装着されなかったときに、図９に示すように各々異なる組み合わせの信号（Ｐ1 ，Ｐ2 ）が得られるようにしたベースボードＢ’を提案している。
【０００８】
上記ベースボードにおいては、図１０に示すように信号Ｐ2 を最下位の桁とし信号Ｐ1 をその上の桁とする信号とスロット０〜スロット７を選択するための「０」「１」の選択信号ＵＳ０〜ＵＳ２とを加算する加算器１１と、加算器１１の出力Ｙ０〜Ｙ２をデコードしてスロット０〜スロット７を選択する選択信号Ｚ０〜Ｚ７を得るデコーダ１２とを設けており、同一の選択信号ＵＳ０〜ＵＳ２に対してＣＰＵユニットＣＵが装着されるスロット０，１に応じて異なるセレクト信号を出力することができるようにしてある。例えば、選択信号ＵＳ０〜ＵＳ２がセレクトナンバ１のＩ／Ｏユニットを選択する「０００」とすると、ＣＰＵユニットＣＵがスロット０に装着されている場合には加算器１１の出力が「００１」となるからスロット１が選択され、ＣＰＵユニットＣＵがスロット１に装着されている場合には加算器１１の出力が「０１１」となるからスロット３が選択され、ＣＰＵユニットＣＵが何れのスロット０，１に装着されていても常にセレクトナンバ１のＩ／Ｏユニットが装着されたスロットを正しく選択することができる。
【０００９】
さらに基本ベースボードにおいては、図１１に示すように増設コネクタ１３の前段にデータバスＤＢ、アドレスバスＡＢ、制御信号ラインＣＬの信号伝達方向が切り換え可能なバッファ回路１４1 〜１４4 が設けてあり、このうちアドレスバスＡＢ用のバッファ回路１４2 ，１４3 と制御信号ラインＣＬ用のバッファ回路１４4 とは信号Ｐ1 によって信号伝達方向が切り換えられるようになっている。すなわち、信号Ｐ1 が「１」のときには各信号が増設コネクタ１３に出力されて基本ベースボードとして機能し、信号Ｐ1 が「０」のときには各信号が増設コネクタ１３から入力されて増設ベースボードとして機能するものである。
【００１０】
またデータバスＤＢ用のバッファ回路１４1 は信号Ｐ1 と制御信号の中のＲＤ（読み出し）信号とで信号伝達方向が切り換えられるようになっており、信号Ｐ1 が「１」で読み出しのときには各信号を増設コネクタ１３から入力して基本ベースボードとして機能し、信号Ｐ1 が「０」で読み出しのときには各信号を増設コネクタ１３から出力して増設ベースボードとして機能する。なお、基本ベースボートと増設ベースボートを選択する信号ＵＳ３，ＵＳ４並びに各スロット０〜７を選択するための信号ＵＳ０〜ＵＳ２は上記のようなバッファ回路１４1 〜１４4 を介さずに直接やり取りされる。
【００１１】
【発明が解決しようとする課題】
上記従来例では、電源スロットと隣接するスロット０の両方を占有するような幅が広い電源ユニットＳＵが装着されてＩ／ＯユニットＩＵ1 …などが装着されるスロットがずれてしまっても、ベースボードＢ’の信号端子１０1 〜１０4 に現れる信号Ｐ1 ，Ｐ2 に基づいてＣＰＵユニットＣＵがＩ／ＯユニットＩＵ1 …を常に正しく認識できるようになっているが、ＣＰＵユニットＣＵの幅が変化した場合、例えばＣＰＵユニットが２スロットを占有するような幅の広い高機能型である場合にはＩ／ＯユニットＩＵ1 …が装着されるスロット位置がずれても正しく認識することができないという問題がある。
【００１２】
本発明は上記問題点の解決を目的とするものであり、電源ユニット及びＣＰＵユニットの幅が各々独立して変化する場合若しくはＣＰＵユニットが装着されない場合でもＩ／Ｏユニットなどが装着されるスロットが正確に認識可能なベースボード及びそれに装着される電源ユニット並びにＣＰＵユニットを提供しようとするものである。
【００１３】
【課題を解決するための手段】
請求項１の発明は、上記目的を達成するために、電源を供給するための電源ユニット、入出力の処理及び演算を行うためのＣＰＵユニット、入出力を行うための入出力ユニットのような各種のユニットが着脱自在に装着されるスロットを複数具備し、各スロット毎に各種ユニットが有する受け側コネクタと接続されるコネクタを設け、スロットに装着されたＣＰＵユニットからの選択信号に応じて所望のスロットを選択する選択手段を備えたベースボードにおいて、電源ユニット及びＣＰＵユニットの受け側コネクタと接続されることで値が変化する識別信号を出力する出力手段を複数のスロットのコネクタにそれぞれ設けるとともに、選択手段が識別信号と選択信号とに応じて所望のスロットを選択して成ることを特徴とし、ベースボードのスロットを占有する電源ユニット及びＣＰＵユニットの幅が各々独立して変化する場合若しくはＣＰＵユニットが装着されない場合にそれぞれ異なる識別信号が得られ、かかる場合であってもＩ／Ｏユニットなどが装着されるスロットが正確に認識可能となる。
【００１４】
請求項２の発明は、請求項１記載のベースボードが具備するスロットに着脱自在に装着される電源ユニットであって、ベースボードのコネクタと接続されたときに出力手段に対して識別信号の値を変化させる手段が設けられた受け側コネクタを有することを特徴とし、識別信号の値を変化させることでベースボードに対してスロットを占有する幅の情報を与えることができ、電源ユニットの幅を変更することが可能となる。
【００１５】
請求項３の発明は、請求項１記載のベースボードが具備するスロットに着脱自在に装着されるＣＰＵユニットであって、ベースボードのコネクタと接続されたときに出力手段に対して識別信号の値を変化させる手段が設けられた受け側コネクタを有することを特徴とし、識別信号の値を変化させることでベースボードに対してスロットを占有する幅の情報を与えることができ、ＣＰＵユニットの幅を変更することが可能となる。
【００１６】
請求項４の発明は、請求項１記載の発明において、請求項３記載のＣＰＵユニットがスロットに装着されているか否かを検出する検出手段を備えたことを特徴とし、ＣＰＵユニットの装着の有無に応じて同じベースボードを基本ベースボードと増設ベースボードとに共用することができる。
請求項５の発明は、請求項１又は４記載の発明において、請求項２記載の電源ユニットと請求項３記載のＣＰＵユニットがスロットに装着された場合に出力手段から出力される識別信号を補正する補正手段を備えたことを特徴とし、電源ユニットとＣＰＵユニットのスロットを占有する幅が同時に変化した場合にも識別信号を補正することでＩ／Ｏユニットなどが装着されるスロットが正確に認識可能となる。
【００１７】
請求項６の発明は、請求項１又は４又は５の発明において、請求項２記載の電源ユニットの受け側コネクタと接続される電源コネクタと、電源コネクタに隣接して列設されるとともに請求項３記載のＣＰＵユニットを含む電源ユニット以外のユニットの受け側コネクタが接続される第１乃至第３のコネクタと、電源コネクタと第１乃至第３のコネクタの同一位置に設けられるスロット側識別信号端子と、各スロット側識別信号端子から得られる識別信号の論理演算を行う複数の論理回路とを備え、各論理回路から得られる演算結果と選択信号とに応じて選択手段が所望のスロットを選択して成ることを特徴とし、回路構成の簡素化が図れる。
【００１８】
請求項７の発明は、請求項２の発明において、請求項６記載のベースボードが備える電源コネクタに接続される受け側コネクタを有するとともに電源コネクタのスロット側識別信号端子に接続されるユニット側識別信号端子を備え、占有するスロット数に応じて電源コネクタと接続されたときにスロット側識別信号端子から出力される識別信号の値を変化させる手段を設けて成ることを特徴とし、構成の簡素化が図れる。
【００１９】
請求項８の発明は、請求項３の発明において、請求項６記載のベースボードが備える第１乃至第３のコネクタの何れか少なくとも１つと接続される受け側コネクタを有するとともに、第１乃至第３のコネクタの各スロット側識別信号端子に接続されるユニット側識別信号端子を備え、占有するスロット数に応じて第１乃至第３のコネクタと接続されたときにスロット側識別信号端子から出力される識別信号の値を変化させる手段を設けて成ることを特徴とし、構成の簡素化が図れる。
【００２０】
【発明の実施の形態】
以下、本発明をプログラマブルコントローラに適用した実施形態を図１〜図７を参照して詳細に説明する。但し、本発明はプログラマブルコントローラに限定されるものではない。
図１は本実施形態におけるベースボードＢの要部回路図を示している。ベースボードＢが具備する電源コネクタ１及びコネクタ２0 〜２2 の同じ位置にスロット側識別信号端子３1 〜３8 が各一対ずつ合計８個設けてある。なお、図示は省略しているがベースボードＢは他に複数のスロット及びコネクタを備えている。
【００２１】
電源コネクタ１に設けた一方のスロット側識別信号端子３1 はオープン（N.C.）にされ、他方のスロット側識別信号端子３2 はコネクタ２0 の同位置に設けたスロット側識別信号端子３4 と接続されている。
コネクタ２0 に設けた上記スロット側識別信号端子３4 は抵抗Ｒ4 を介してグランドに接続され、もう一方のスロット側識別信号端子３3 はプルアップ抵抗Ｒ1 を介して電源ＶCCに接続されている。またコネクタ２1 に設けた一方のスロット側識別信号端子３5 はプルアップ抵抗Ｒ2 を介して電源ＶCCに接続され、他方のスロット側識別信号端子３6 は抵抗Ｒ5 を介してグランドに接続されている。さらにコネクタ２2 の一方のスロット側識別信号端子３7 は抵抗Ｒ3 を介してグランドに接続され、他方のスロット側識別信号端子３8 は抵抗Ｒ6 を介してグランドに接続されている。
【００２２】
またベースボードＢにはスロット側識別信号端子３3 に入力される識別信号Ｓ1 とスロット側識別信号端子３5 に入力される識別信号Ｓ2 との否定論理積（ＮＡＮＤ）を演算する論理回路ＩＣ1 が設けてあり、この論理回路ＩＣ1 の出力信号Ｑ1 がベースボードＢへのＣＰＵユニットＣＵの装着有無を示す信号となる。さらにスロット側識別信号端子３5 に入力される識別信号Ｓ2 とスロット側識別信号端子３7 に入力される識別信号Ｓ3 との論理和（ＯＲ）を演算する論理回路ＩＣ2 と、この論理回路ＩＣ2 の出力信号とスロット側識別信号端子３4 に入力される識別信号Ｓ4 との論理積（ＡＮＤ）を演算する論理回路ＩＣ3 と、この論理回路ＩＣ3 の出力信号とスロット側識別信号端子３8 に入力される識別信号Ｓ6 との論理和（ＯＲ）を演算する論理回路ＩＣ5 と、スロット側識別信号端子３6 に入力される識別信号Ｓ5 と上記識別信号Ｓ6 との論理和（ＯＲ）を演算する論理回路ＩＣ4 とがベースボードＢに設けてある。ここで論理回路ＩＣ4 ，ＩＣ5 の出力信号（補正信号）Ｑ3 ，Ｑ2 がそれぞれ図１０に示す加算器１１に入力される。
【００２３】
図２は１スロット（電源スロット）のみを占有する幅を持つ標準型の電源ユニットＳＵ1 を示し、図３は２スロット（電源スロット及びスロット０）を占有する幅を持つ高容量型の電源ユニットＳＵ2 を示している。標準型の電源ユニットＳＵ1 が備える電源コネクタ４1 には、ベースボードＢの電源コネクタ１に設けたスロット側識別信号端子３1 ，３2 に対応する位置にユニット側識別信号端子５1 ，５2 が設けてあり、両端子５1 ，５2 はオープン（N.C.）にされている。また高容量型の電源ユニットＳＵ2 はベースボードＢの電源コネクタ１と接続される電源コネクタ４2 を備えており、この電源コネクタ４2 のスロット側識別信号端子３1 ，３2 に対応する位置にはユニット側識別信号端子５3 ，５4 が設けてある。一方のユニット側識別信号端子５3 オープン（N.C.）にされ、他方のユニット側識別信号端子５4 は電源ＶCCに接続されている。
【００２４】
図４は１スロットのみを占有する幅を持つ標準型のＣＰＵユニットＣＵ1 を示し、図５は２スロットを占有する幅を持つ高機能型のＣＰＵユニットＣＵ2 を示している。標準型のＣＰＵユニットＣＵ1 が備えるコネクタ６1 には、ベースボードＢのコネクタ２0 ，２1 に設けたスロット側識別信号端子３3 〜３6 に対応する位置にユニット側識別信号端子５5 ，５6 が設けてある。一方のユニット側識別信号端子５5 はグランドに接続され、他方のユニット側識別信号端子５6 が電源ＶCCに接続されている。
【００２５】
また高機能型のＣＰＵユニットＣＵ2 は２つのコネクタ６2 ，６3 を備えており、各コネクタ６2 ，６3 のスロット側識別信号端子３3 〜３6 に対応する位置にユニット側識別信号端子５7 〜５10が設けてある。コネクタ６2 に設けた一方のユニット側識別信号端子５7 はグランドに接続され、他方のユニット側識別信号端子５8 がオープン（N.C.）にされている。またコネクタ６3 に設けたユニット側識別信号端子５9 ，５10が両方とも電源ＶCCに接続されている。
【００２６】
上述のように構成されるベースボードＢの各スロットに電源ユニットＳＵ1 ，ＳＵ2 、ＣＰＵユニットＣＵ1 ，ＣＵ2 及びＩ／ＯユニットＩＵ1 …を装着する場合の組み合わせは図６（ａ）〜（ｆ）に示すような６通りになる。このうち同図（ａ）〜（ｄ）の組み合わせはＣＰＵユニットＣＵ1 又はＣＵ2 が装着される基本ベースボードとして機能し、同図（ｅ）（ｆ）はＣＰＵユニットＣＵ1 ，ＣＵ2 が装着されずに増設ベースボードとして機能する。また図７は図６（ａ）〜（ｆ）の各組み合わせにおける識別信号Ｓ1 〜Ｓ6 及び出力信号Ｑ1 〜Ｑ3 を示している。なお、図７においては、標準型の電源ユニットＳＵ1 を「１」、高容量型の電源ユニットＳＵ2 を「２」、標準型のＣＰＵユニットＣＵ1 を「１」、高機能型のＣＰＵユニットＣＵ2 を「２」と表記している。
【００２７】
まず図６（ａ）に示すように標準型の電源ユニットＳＵ1 と標準型のＣＰＵユニットＣＵ1 とがベースボードＢに装着される最も基本的な組み合わせでは、ベースボードＢの電源コネクタ１に電源ユニットＳＵ1 の電源コネクタ４1 が接続されてスロット側識別信号端子３1 ，３2 とユニット側識別信号端子５1 ，５2 とがそれぞれ接続される。またベースボードＢのスロット０に設けたコネクタ２0 にＣＰＵユニットＣＵ1 のコネクタ６1 が接続されてスロット側識別信号端子３3 ，３4 とユニット側識別信号端子５5 ，５6 とがそれぞれ接続される。
【００２８】
このとき、コネクタ２0 に設けたスロット側識別信号端子３3 がユニット側識別信号端子５5 を介してグランドに接続されるために識別信号Ｓ1 は「０」となり、またスロット側識別信号端子３4 がＣＰＵユニットＣＵ1 のコネクタ６1 に設けられたユニット側識別信号端子５6 を介して電源ＶCCに接続されるために識別信号Ｓ4 は「１」となる。なお、ベースボードＢのその他のコネクタ２1 …にはＩ／ＯユニットＩＵ1 …が具備するコネクタが接続されるが、そのコネクタにはスロット側識別信号端子３5 〜３8 と接続される端子が設けられていないので、識別信号Ｓ2 ，Ｓ3 ，Ｓ5 ，Ｓ6 はそれぞれ「１」，「０」，「０」，「０」の初期値のままとなる。
【００２９】
従って、論理回路ＩＣ1 の出力Ｑ1 は「１」、論理回路ＩＣ5 の出力Ｑ2 は「１」、論理回路ＩＣ4 の出力Ｑ3 は「０」となる。このうち出力Ｑ1 はベースボードＢにＣＰＵボードＣＵ1 又はＣＵ2 が接続されているか否かを示す信号であって、ＣＰＵユニットＣＵ1 又はＣＵ2 が接続されていない場合に「０」、接続されている場合には「１」となる。つまり、出力Ｑ1 が「１」の場合にはそのベースボードＢは基本ベースボードとして機能することを表し、出力Ｑ1 が「０」の場合には増設ベースボードとして機能することを表すことになる。
【００３０】
次に図６（ｂ）に示すような高容量型の電源ユニットＳＵ2 と標準型のＣＰＵユニットＣＵ1 との組み合わせでは、電源コネクタ１に電源ユニットＳＵ2 の電源コネクタ４2 が接続されてスロット側識別信号端子３1 ，３2 とユニット側識別信号端子５3 ，５4 とがそれぞれ接続される。またベースボードＢのスロット０は電源ユニットＳＵ2 に占有されるから、ＣＰＵユニットＣＵ1 はスロット１に装着されてコネクタ６1 がベースボードＢのコネクタ２1 に接続され、スロット側識別信号端子３5 ，３6 とユニット側識別信号端子５5 ，５6 とがそれぞれ接続される。
【００３１】
このとき、コネクタ２0 は電源ユニットＳＵ2 に占有されており、スロット側識別信号端子３3 が電源ＶCCに接続されているので識別信号Ｓ1 は初期値「１」のままとなり、スロット側識別信号３4 が電源コネクタ１のスロット側識別信号端子３2 及び電源ユニットＳＵ2 のコネクタ４2 に設けたユニット側識別信号端子５4 を介して電源ＶCCに接続されているので識別信号Ｓ4 は「１」となる。またコネクタ２1 に設けたスロット側識別信号端子３5 がユニット側識別信号端子５5 を介してグランドに接続されるために識別信号Ｓ2 は「０」となり、またスロット側識別信号端子３6 がユニット側識別信号端子５6 を介して電源ＶCCに接続されるために識別信号Ｓ5 は「１」となる。なお、ベースボードＢのその他のコネクタ２2 …にはＩ／ＯユニットＩＵ1 …が具備するコネクタが接続されるが、そのコネクタにはスロット側識別信号端子３7 ，３8 と接続される端子が設けられていないので、識別信号Ｓ3 ，Ｓ6 は何れも「０」の初期値のままとなる。この結果、論理回路ＩＣ1 の出力Ｑ1 は「１」、論理回路ＩＣ5 の出力Ｑ2 は「０」、論理回路ＩＣ4 の出力Ｑ3 は「１」となる。
【００３２】
次に図６（ｃ）に示すような標準型の電源ユニットＳＵ1 と高機能型のＣＰＵユニットＣＵ2 との組み合わせでは、電源コネクタ１に電源ユニットＳＵ1 の電源コネクタ４1 が接続されてスロット側識別信号端子３1 ，３2 とユニット側識別信号端子５1 ，５2 とがそれぞれ接続される。またコネクタ２0 ，２1 にＣＰＵユニットＣＵ2 のコネクタ６2 ，６3 がそれぞれ接続されてスロット側識別信号端子３3 ，３4 とユニット側識別信号端子５7 ，５8 とがそれぞれ接続されるとともに、スロット側識別信号端子３5 ，３6 とユニット側識別信号端子５9 ，５10とがそれぞれ接続される。
【００３３】
このとき、コネクタ２0 に設けたスロット側識別信号端子３3 がユニット側識別信号端子５7 を介してグランドに接続されるために識別信号Ｓ1 は「０」となり、またスロット側識別信号端子３4 がユニット側識別信号端子５8 を介してオープンとされるために識別信号Ｓ4 は「０」となる。またコネクタ２1 に設けたスロット側識別信号端子３5 がユニット側識別端子５9 を介して電源ＶCCに接続されるために識別信号Ｓ2 は「１」となり、スロット側識別信号端子３6 がユニット側識別信号端子５10を介して電源ＶCCに接続されるために識別信号Ｓ5 も「１」となる。なお、ベースボードＢのその他のコネクタ２2 …にはＩ／ＯユニットＩＵ1 …が具備するコネクタが接続されるので、識別信号Ｓ3 ，Ｓ6 は何れも「０」の初期値のままとなる。この結果、論理回路ＩＣ1 の出力Ｑ1 は「１」、論理回路ＩＣ5 の出力Ｑ2 は「０」、論理回路ＩＣ4 の出力Ｑ3 は「１」となる。
【００３４】
次に図６（ｄ）に示すような高容量型の電源ユニットＳＵ2 と高機能型のＣＰＵユニットＣＵ2 との組み合わせでは、電源コネクタ１に電源ユニットＳＵ2 の電源コネクタ４2 が接続されてスロット側識別信号端子３1 ，３2 とユニット側識別信号端子５3 ，５4 とがそれぞれ接続される。またベースボードＢのスロット０は電源ユニットＳＵ2 に占有されるから、ＣＰＵユニットＣＵ2 はスロット１，２に装着されてコネクタ６2 ，６3 がベースボードＢのコネクタ２1 ，２2 に接続され、スロット側識別信号端子３5 ，３6 とユニット側識別信号端子５7 ，５8 、スロット側識別信号端子３7 ，３8 とユニット側識別信号端子５9 ，５10とがそれぞれ接続される。
【００３５】
このとき、コネクタ２0 は電源ユニットＳＵ2 に占有されており、スロット側識別信号端子３3 が電源ＶCCに接続されているので識別信号Ｓ1 は初期値「１」のままとなり、スロット側識別信号３4 が電源コネクタ１のスロット側識別信号端子３2 及び電源ユニットＳＵ2 のコネクタ４2 に設けたユニット側識別信号端子５4 を介して電源ＶCCに接続されているので識別信号Ｓ4 は「１」となる。またコネクタ２1 に設けたスロット側識別信号端子３5 がユニット側識別端子５7 を介してグランドに接続されるために識別信号Ｓ2 は「０」となり、スロット側識別信号端子３6 がユニット側識別信号端子５8 を介してオープンとされるために識別信号Ｓ5 も「０」となる。さらにコネクタ２2 に設けたスロット側識別信号端子３7 ３8 がユニット側識別信号端子５9 ，５10を介して各々電源ＶCCに接続されるために識別信号Ｓ3 ，Ｓ6 が何れも「１」となる。この結果、論理回路ＩＣ1 の出力Ｑ1 、論理回路ＩＣ5 の出力Ｑ2 及び論理回路ＩＣ4 の出力Ｑ3 は何れも「１」となる。
【００３６】
次に図６（ｅ）に示すように標準型の電源ユニットＳＵ1 とＩ／ＯユニットＩＵ1 …とがベースボードＢに装着されて増設ベースボードとして機能する組み合わせでは、電源コネクタ１に電源ユニットＳＵ1 の電源コネクタ４1 が接続されてスロット側識別信号端子３1 ，３2 とユニット側識別信号端子５1 ，５2 とがそれぞれ接続される。そして、スロット０以降の各コネクタ２0 にＩ／ＯユニットＩＵ1 …のコネクタが各々接続される。
【００３７】
このとき、コネクタ２0 に設けたスロット側識別信号端子３4 が電源コネクタ１に設けられたスロット側識別端子３2 及びユニット側識別端子５2 を介してオープンとされるために識別信号Ｓ4 は「０」となるが、コネクタ２0 …にはＩ／ＯユニットＩＵ1 …が具備するコネクタが接続されるために識別信号Ｓ1 〜Ｓ3 ，Ｓ5 ，Ｓ6 はそれぞれ「１」，「１」，「０」，「０」，「０」の初期値のままとなる。この結果、論理回路ＩＣ1 の出力Ｑ1 、論理回路ＩＣ5 の出力Ｑ2 及び論理回路ＩＣ4 の出力Ｑ3 は何れも「０」となる。
【００３８】
最後に図６（ｆ）に示すように高容量型の電源ユニットＳＵ2 とＩ／ＯユニットＩＵ1 …とがベースボードＢに装着されて増設ベースボードとして機能する組み合わせでは、電源コネクタ１に電源ユニットＳＵ2 の電源コネクタ４2 が接続されてスロット側識別信号端子３1 ，３2 とユニット側識別信号端子５3 ，５4 とがそれぞれ接続される。またベースボードＢのスロット０は電源ユニットＳＵ2 に占有されるから、Ｉ／ＯユニットＩＵ1 はスロット１以降に順次装着される。
【００３９】
このとき、コネクタ２0 は電源ユニットＳＵ2 に占有されており、スロット側識別信号端子３3 が電源ＶCCに接続されているので識別信号Ｓ1 は初期値「１」のままとなり、スロット側識別信号３4 が電源コネクタ１のスロット側識別信号端子３2 及び電源ユニットＳＵ2 のコネクタ４2 に設けたユニット側識別信号端子５4 を介して電源ＶCCに接続されているので識別信号Ｓ4 は「１」となる。なお、コネクタ２1 ，２2 にはＩ／ＯユニットＩＵ1 …が具備するコネクタが接続されるため、識別信号Ｓ2 ，Ｓ3 ，Ｓ5 ，Ｓ6 は「１」，「０」，「０」，「０」の初期値のままとなる。この結果、論理回路ＩＣ1 の出力Ｑ1 は「０」、論理回路ＩＣ5 の出力Ｑ2 は「１」、論理回路ＩＣ4 の出力Ｑ3 は「０」となる。
【００４０】
ところで本実施形態のベースボードＢには、従来例と同様に出力信号Ｑ2 を最下位の桁とし出力信号Ｑ3 をその上の桁とする信号とスロット０〜スロット７を選択するための選択信号ＵＳ０〜ＵＳ２とを加算する加算器１１と、加算器１１の出力をデコードしてスロット０〜スロット７を選択する選択信号を得るデコーダ１２とが設けてある。そのため、同一の選択信号ＵＳ０〜ＵＳ２に対して幅の異なる２種類の電源ユニットＳＵ1 ，ＳＵ2 及びＣＰＵユニットＣＵ1 ，ＣＵ2 が上記のように６通りに組み合わされてベースボードＢに装着される場合であっても、Ｉ／ＯユニットＩＵ1 …が装着されるスロット０…に応じて異なるセレクト信号を出力することができるようにしてある。すなわち、従来例で説明した構成では電源ユニットの幅が変化した場合にしか対応できなかったものが、本実施形態のように補正を加えた信号Ｑ2 ，Ｑ3 を加算器１１に入力することで電源ユニットＳＵ1 ，ＳＵ2 とＣＰＵユニットＣＵ1 ，ＣＵ2 の幅が同時に変化した場合にも対応が可能となる。
例えば、選択信号ＵＳ０〜ＵＳ２がセレクトナンバ１のＩ／ＯユニットＩＵ1 を選択する「０００」とすると、図６（ａ）に示す組み合わせにおいては加算器１１の出力が「００１」となるからスロット１が選択され、図６（ｂ）（ｃ）に示す組み合わせにおいては加算器１１の出力が「０１０」となるからスロット２が選択され、図６（ｄ）に示す組み合わせにおいては加算器１１の出力が「０１１」となるからスロット３が選択され、図６（ｅ）に示す組み合わせにおいては加算器１１の出力が「０００」となるからスロット０が選択され、図６（ｆ）に示す組み合わせにおいては加算器１１の出力が「００１」となるからスロット１が選択され、何れの組み合わせにおいても常にセレクトナンバ１のＩ／ＯユニットＩＵ1 が装着されたスロットを正しく選択することができる。
【００４１】
さらに本実施形態のベースボードＢには、従来例と同様に図１１に示すような増設コネクタ１３の前段にデータバスＤＢ、アドレスバスＡＢ、制御信号ラインＣＬの信号伝達方向が切り換え可能なバッファ回路１４1 〜１４4 が設けてあり、このうちアドレスバスＡＢ用のバッファ回路１４2 ，１４3 と制御信号ラインＣＬ用のバッファ回路１４4 とが出力信号Ｑ1 によって方向が切り換えられるようになっている。すなわち、出力信号Ｑ1 が「１」のときには各信号が増設コネクタ１３に出力されて基本ベースボードとして機能し、出力信号Ｑ1 が「０」のときには各信号が増設コネクタ１３から入力されて増設ベースボードとして機能するものである。
【００４２】
上述のように本実施形態では、論理回路ＩＣ1 の出力信号Ｑ1 によってそのベースボードＢが基本ベースボードであるか増設ベースボードであるかが判別できるとともに、論理回路ＩＣ5 の出力信号Ｑ2 と論理回路ＩＣ4 の出力Ｑ5 との組み合わせによって装着されている電源ユニットＳＵ1 ，ＳＵ2 並びにＣＰＵユニットＣＵ1 ，ＣＵ2 の幅（あるいは種類）が判別できるため、電源ユニットＳＵ1 ，ＳＵ2 の幅が変化した場合だけでなくＣＰＵユニットＣＵ1 ，ＣＵ2 の幅が変化した場合にもＩ／ＯユニットＩＵ1 …等が装着されるスロットをＣＰＵユニットＣＵ1 ，ＣＵ2 において正しく認識することができる。このように同じベースボードＢで電源ユニットＳＵ1 ，ＳＵ2 とＣＰＵユニットＣＵ1 ，ＣＵ2 とで幅を可変させることができ、また同じベースボードＢを基本ベースボードだけでなく増設ベースボードとしても機能させることができ、機能の向上と合理化が図れるものである。
【００４３】
【発明の効果】
請求項１の発明は、電源を供給するための電源ユニット、入出力の処理及び演算を行うためのＣＰＵユニット、入出力を行うための入出力ユニットのような各種のユニットが着脱自在に装着されるスロットを複数具備し、各スロット毎に各種ユニットが有する受け側コネクタと接続されるコネクタを設け、スロットに装着されたＣＰＵユニットからの選択信号に応じて所望のスロットを選択する選択手段を備えたベースボードにおいて、電源ユニット及びＣＰＵユニットの受け側コネクタと接続されることで値が変化する識別信号を出力する出力手段を複数のスロットのコネクタにそれぞれ設けるとともに、選択手段が識別信号と選択信号とに応じて所望のスロットを選択して成るので、ベースボードのスロットを占有する電源ユニット及びＣＰＵユニットの幅が各々独立して変化する場合若しくはＣＰＵユニットが装着されない場合にそれぞれ異なる識別信号が得られ、かかる場合であってもＩ／Ｏユニットなどが装着されるスロットが正確に認識可能となるという効果がある。
【００４４】
請求項２の発明は、請求項１記載のベースボードが具備するスロットに着脱自在に装着される電源ユニットであって、ベースボードのコネクタと接続されたときに出力手段に対して識別信号の値を変化させる手段が設けられた受け側コネクタを有するので、識別信号の値を変化させることでベースボードに対してスロットを占有する幅の情報を与えることができ、電源ユニットの幅を変更することが可能となるという効果がある。
【００４５】
請求項３の発明は、請求項１記載のベースボードが具備するスロットに着脱自在に装着されるＣＰＵユニットであって、ベースボードのコネクタと接続されたときに出力手段に対して識別信号の値を変化させる手段が設けられた受け側コネクタを有するので、識別信号の値を変化させることでベースボードに対してスロットを占有する幅の情報を与えることができ、ＣＰＵユニットの幅を変更することが可能となるという効果がある。
【００４６】
請求項４の発明は、請求項３記載のＣＰＵユニットがスロットに装着されているか否かを検出する検出手段を備えたので、ＣＰＵユニットの装着の有無に応じて同じベースボードを基本ベースボードと増設ベースボードとに共用することができるという効果がある。
請求項５の発明は、請求項２記載の電源ユニットと請求項３記載のＣＰＵユニットがスロットに装着された場合に出力手段から出力される識別信号を補正する補正手段を備えたので、電源ユニットとＣＰＵユニットのスロットを占有する幅が同時に変化した場合にも識別信号を補正することでＩ／Ｏユニットなどが装着されるスロットが正確に認識可能となるという効果がある。
【００４７】
請求項６の発明は、請求項２記載の電源ユニットの受け側コネクタと接続される電源コネクタと、電源コネクタに隣接して列設されるとともに請求項３記載のＣＰＵユニットを含む電源ユニット以外のユニットの受け側コネクタが接続される第１乃至第３のコネクタと、電源コネクタと第１乃至第３のコネクタの同一位置に設けられるスロット側識別信号端子と、各スロット側識別信号端子から得られる識別信号の論理演算を行う複数の論理回路とを備え、各論理回路から得られる演算結果と選択信号とに応じて選択手段が所望のスロットを選択して成るので、回路構成の簡素化が図れるという効果がある。
【００４８】
請求項７の発明は、請求項６記載のベースボードが備える電源コネクタに接続される受け側コネクタを有するとともに電源コネクタのスロット側識別信号端子に接続されるユニット側識別信号端子を備え、占有するスロット数に応じて電源コネクタと接続されたときにスロット側識別信号端子から出力される識別信号の値を変化させる手段を設けて成るので、構成の簡素化が図れるという効果がある。
【００４９】
請求項８の発明は、請求項６記載のベースボードが備える第１乃至第３のコネクタの何れか少なくとも１つと接続される受け側コネクタを有するとともに、第１乃至第３のコネクタの各スロット側識別信号端子に接続されるユニット側識別信号端子を備え、占有するスロット数に応じて第１乃至第３のコネクタと接続されたときにスロット側識別信号端子から出力される識別信号の値を変化させる手段を設けて成るので、構成の簡素化が図れるという効果がある。
【図面の簡単な説明】
【図１】実施形態の要部を示す回路構成図である。
【図２】同上における標準型の電源ユニットを示す概略構成図である。
【図３】同上における高容量型の電源ユニットを示す概略構成図である。
【図４】同上における標準型のＣＰＵユニットを示す概略構成図である。
【図５】同上における高機能型のＣＰＵユニットを示す概略構成図である。
【図６】同上におけるシステム構成例を示す図である。
【図７】同上におけるシステム構成毎の識別信号及び出力信号を示す図である。
【図８】従来例を示す概略構成図である。
【図９】同上におけるシステム構成毎の信号を示す図である。
【図１０】同上における要部の回路構成図である。
【図１１】同上におけるベースボードの要部の回路構成図である。
【図１２】他の従来例を示す概略構成図である。
【図１３】同上におけるシステム構成例を示す図である。
【符号の説明】
Ｂ  ベースボード
ＳＵ1 ，ＳＵ2   電源ユニット
ＣＵ1 ，ＣＵ2   ＣＰＵユニット
ＩＵ1 …  Ｉ／Ｏユニット
１  電源コネクタ
２0 〜２2   コネクタ
３1 〜３8   スロット側識別信号端子
Ｓ1 〜Ｓ6   識別信号
【図１】
0003663846.tif 000002
【図２】
0003663846.tif 000003
【図３】
0003663846.tif 000004
【図４】
0003663846.tif 000005
【図５】
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【図６】
0003663846.tif 000007
【図７】
0003663846.tif 000008
【図８】
0003663846.tif 000009
【図９】
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【図１０】
0003663846.tif 000011
【図１１】
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【図１２】
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【図１３】
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