(57)【特許請求の範囲】
【請求項１】
外部から与えられるクロックにより作動する半導体集積回路において、
入力される前記クロックを用いて、また、クロック周波数の入出力比を定めるために外部から与えられる逓倍制御信号に応じて、クロックにより作動する内部回路に供給するための内部クロックを生成出力するＰＬＬ回路と、前記内部回路に供給する電圧を切り替え制御するための電圧制御信号を、前記逓倍制御信号に応じて作成出力する電圧制御回路と、該電圧制御回路が出力する前記電圧制御信号に基づき、前記電圧を切り替え供給する電圧供給回路とを備えることを特徴とする半導体集積回路。
【請求項２】
外部から与えられるクロックにより作動する半導体集積回路において、
所定の遅延時間を有する遅延回路を有し、クロックにより作動する内部回路に供給するための内部クロックの立ち上がり又は立ち下がりにより、前記遅延回路を経由させた前記内部クロックを保持し、その保持結果から前記内部クロックの周期を判定する周期判定回路と、該周期判定回路が出力する判定結果に基づき、前記内部回路に供給する電圧を切り替え制御するための電圧制御信号を作成出力する電圧制御回路と、該電圧制御回路が出力する前記電圧制御信号に基づき、前記内部回路に供給する電圧を切り替え供給する電圧供給回路とを備えることを特徴とする半導体集積回路。
【請求項３】
遅延回路が有する遅延時間が異なる複数の周期判定回路を備え、電圧制御回路は、該複数の周期判定回路がそれぞれ出力する判定結果に基づき、電圧制御信号を作成出力すべくなした請求項２記載の半導体集積回路。
【請求項４】
遅延時間を判断するために複数の素子を直列接続した遅延回路と、該遅延回路に入力された所定の信号を所定時間以内に保持すべくなされた保持回路とを有し、該保持回路の保持値に従って前記遅延回路の遅延時間を判断することにより、その信号伝達速度を判断する速度判断手段を備え、電圧制御回路は、該速度判断手段が出力する判断結果に基づき、電圧制御信号を作成出力すべくなした請求項１記載の半導体集積回路。
【請求項５】
所定の信号はそのリセット信号であり、所定時間は内部クロックの周期に関連した時間であって、そのリセット期間に、速度判断手段はその信号伝達速度を判断し、電圧制御回路は電圧制御信号を作成出力する請求項４記載の半導体集積回路。
【請求項６】
外部から与えられるクロックにより作動する半導体集積回路と、該半導体集積回路の入出力のためにワイヤボンディングされた端子群とを備えた半導体集積回路装置において、
前記端子群は、その信号伝達速度を示す信号電圧が与えられる端子を備え、前記半導体集積回路は、入力される前記クロックを用いて、また、クロック周波数の入出力比を定めるために外部から与えられる逓倍制御信号に応じて、クロックにより作動する内部回路に供給するための内部クロックを生成出力するＰＬＬ回路と、前記内部回路に供給する電圧を切り替え制御するための電圧制御信号を、前記信号電圧及び前記逓倍制御信号に応じて作成出力する電圧制御回路と、該電圧制御回路が出力する前記電圧制御信号に基づき、前記電圧を切り替え供給する電圧供給回路とを備えることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路及び半導体集積回路装置の低消費電力化に関するものである。
【０００２】
【従来の技術】
マイクロプロセッサ及びＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等、クロック入力に基づいて作動するＬＳＩ（大規模集積回路）の消費電力Ｐは、次式により表される。
Ｐ＝ｆ・Ｃ・Ｖ２  
（ｆ＝内部クロックの周波数、Ｃ＝ＬＳＩの実効的な容量、Ｖ＝電源電圧）消費電力はクロック周波数に比例するため、従来、内部クロックを停止するモードを備え、作動する必要がないときには、内部クロックを停止して、低消費電力化を図っているＬＳＩがある。しかし、内部クロックを停止することは、ＬＳＩを停止することであり、この方法では、作動中の消費電力を低減させることはできない。
【０００３】
一方、消費電力は電源電圧の２乗に比例するので、従来、内部の電源電圧を下げて作動させ、低消費電力化しているものがある。
ところが、電源電圧を下げると、ＬＳＩ内部のゲート遅延時間が大きくなるので、高速で作動するＬＳＩに適用することは難しかった。
【０００４】
【発明が解決しようとする課題】
このように、ＬＳＩは、内部の電源電圧を下げると、内部のゲート遅延時間が増大し、作動可能な周波数が下がってしまうため、低消費電力化のために安易に電源電圧を下げることができない問題があった。図１２は、ＬＳＩの、クロックの周期毎の作動可能な電源電圧を図示した説明図（シュムー・プロット図）であり、クロックの周期が大きい程、作動可能な電源電圧が低くなり、クロックの周期が小さい程、作動可能な電源電圧が高くなることを示している。
このような問題を解決するため、クロック周波数を検出する周波数検出回路と、複数の定電圧を発生する定電圧電源回路と、周波数検出回路の出力に応じて定電圧電源回路出力を選択し供給する電源選択回路とを備えた、特開昭５８−１７１８４２号公報に記載された集積回路装置が提案されている。
【０００５】
また、複数の動作クロックの周波数を選択切り替えする動作クロック選択発生手段と、可変電圧電源と、動作クロックの周波数に応じて可変電圧電源の出力電圧値を制御する制御手段とを備えた、特開平４−１１２３１２号公報に記載された電気回路、信号伝搬遅延時間を検出するリング発振回路と、リング発振回路の発振周期を基準値と比較する比較手段とを備え、比較手段の出力に応じて信号伝搬遅延時間を制御する、特開昭６０−１１１５２８号公報に記載された集積回路装置等が提案されている。
【０００６】
本発明は、前述したような事情に鑑みてなされたものであり、クロック周波数に応じて最適な電源電圧で作動する半導体集積回路及び半導体集積回路装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１発明に係る半導体集積回路は、外部から与えられるクロックにより作動する半導体集積回路において、入力される前記クロックを用いて、また、クロック周波数の入出力比を定めるために外部から与えられる逓倍制御信号に応じて、クロックにより作動する内部回路に供給するための内部クロックを生成出力するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ  ）回路と、前記内部回路に供給する電圧を切り替え制御するための電圧制御信号を、前記逓倍制御信号に応じて作成出力する電圧制御回路と、該電圧制御回路が出力する前記電圧制御信号に基づき、前記電圧を切り替え供給する電圧供給回路とを備えることを特徴とする。
【０００８】
この半導体集積回路では、ＰＬＬ回路が、入力されるクロックを用いて、また、逓倍制御信号に応じて、内部クロックを生成出力する。また、電圧制御回路が、内部回路に供給する電圧を切り替え制御するための電圧制御信号を、逓倍制御信号に応じて作成出力する。そして、電圧供給回路は、電圧制御回路が出力する電圧制御信号に基づき、内部回路に供給する電圧を切り替え供給する。
これにより、半導体集積回路は、クロック周波数に応じて最適な電源電圧で作動することができる。
【０００９】
第２発明に係る半導体集積回路は、外部から与えられるクロックにより作動する半導体集積回路において、所定の遅延時間を有する遅延回路を有し、クロックにより作動する内部回路に供給するための内部クロックの立ち上がり又は立ち下がりにより、前記遅延回路を経由させた前記内部クロックを保持し、その保持結果から前記内部クロックの周期を判定する周期判定回路と、該周期判定回路が出力する判定結果に基づき、前記内部回路に供給する電圧を切り替え制御するための電圧制御信号を作成出力する電圧制御回路と、該電圧制御回路が出力する前記電圧制御信号に基づき、前記内部回路に供給する電圧を切り替え供給する電圧供給回路とを備えることを特徴とする。
【００１０】
この半導体集積回路では、周期判定回路が、内部クロックの立ち上がり又は立ち下がりにより、遅延回路を経由させた内部クロックを保持し、その保持結果から内部クロックの周期を判定する。電圧制御回路は、この判定結果に応じて電圧制御信号を作成出力し、電圧供給回路は、この電圧制御信号に基づき、内部回路に供給する電圧を切り替え供給する。
これにより、半導体集積回路は、クロック周波数に応じて最適な電源電圧で作動することができる。
【００１１】
第３発明に係る半導体集積回路は、遅延回路が有する遅延時間が異なる複数の周期判定回路を備え、電圧制御回路は、該複数の周期判定回路がそれぞれ出力する判定結果に基づき、電圧制御信号を作成出力すべくなしたことを特徴とする。
【００１２】
この半導体集積回路では、複数の周期判定回路が、内部クロックの立ち上がり又は立ち下がりにより、それぞれの遅延回路を経由させた内部クロックをそれぞれ保持し、そのそれぞれの保持結果から内部クロックの周期を判定する。電圧制御回路は、この判定結果に応じて電圧制御信号を作成出力し、電圧供給回路は、この電圧制御信号に基づき、内部回路に供給する電圧を切り替え供給する。
これにより、半導体集積回路は、クロック周波数に応じて最適な電源電圧で作動することができる。
【００１３】
第４発明に係る半導体集積回路は、遅延時間を判断するために複数の素子を直列接続した遅延回路と、該遅延回路に入力された所定の信号を所定時間以内に保持すべくなされた保持回路とを有し、該保持回路の保持値に従って前記遅延回路の遅延時間を判断することにより、その信号伝達速度を判断する速度判断手段を備え、電圧制御回路は、該速度判断手段が出力する判断結果に基づき、電圧制御信号を作成出力すべくなしたことを特徴とする。
【００１４】
この半導体集積回路では、速度判断手段が、遅延回路に入力された所定の信号の、所定時間以内に保持回路に保持された値に従って遅延回路の遅延時間を判断することにより、その信号伝達速度を判断する。電圧制御回路は、この判断結果に応じて電圧制御信号を作成出力する。
これにより、その信号伝達速度の標準からのばらつきに応じて、内部回路に供給する電圧をきめ細かく変更制御することができる。つまり、信号伝達速度が少し遅い場合は、内部回路に供給する電圧を少し高めに制御し、信号伝達速度が少し速い場合は、供給する電圧を少し低めに制御するようなことができる。
【００１５】
第５発明に係る半導体集積回路は、所定の信号はそのリセット信号であり、所定時間は内部クロックの周期に関連した時間であって、そのリセット期間に、速度判断手段はその信号伝達速度を判断し、電圧制御回路は電圧制御信号を作成出力することを特徴とする。
【００１６】
この半導体集積回路では、そのリセット期間に、速度判断手段は、遅延回路の遅延時間と内部クロックの周期に基づいた所定時間との大小を判断することにより、その信号伝達速度を判断する。電圧制御回路はこの判断結果に応じて電圧制御信号を作成出力する。
これにより、半導体集積回路のリセット期間に、その信号伝達速度の標準からのばらつきに応じて、内部回路に供給する電圧をきめ細かく制御決定することができる。
【００１７】
第６発明に係る半導体集積回路装置は、外部から与えられるクロックにより作動する半導体集積回路と、該半導体集積回路の入出力のためにワイヤボンディングされた端子群とを備えた半導体集積回路装置において、前記端子群は、その信号伝達速度を示す信号電圧が与えられる端子を備え、前記半導体集積回路は、入力される前記クロックを用いて、また、クロック周波数の入出力比を定めるために外部から与えられる逓倍制御信号に応じて、クロックにより作動する内部回路に供給するための内部クロックを生成出力するＰＬＬ回路と、前記内部回路に供給する電圧を切り替え制御するための電圧制御信号を、前記信号電圧及び前記逓倍制御信号に応じて作成出力する電圧制御回路と、該電圧制御回路が出力する前記電圧制御信号に基づき、前記電圧を切り替え供給する電圧供給回路とを備えることを特徴とする。
【００１８】
この半導体集積回路装置では、その半導体チップがダイシングされていないウエハ状態で、信号伝達速度の評価が行われ、その評価結果に従って、信号伝達速度の標準からのばらつきを示す信号電圧が与えられるべくワイヤボンディングされている。ＰＬＬ回路は、逓倍制御信号に応じて、また、入力されるクロックに基づき、内部クロックを生成出力する。また、電圧制御回路は、内部回路に供給する電圧を切り替え制御するための電圧制御信号を、ばらつきを示す信号電圧及び逓倍制御信号に応じて作成出力する。そして、電圧供給回路は、電圧制御信号に基づき、内部回路に供給する電圧を切り替え供給する。
これにより、半導体集積回路は、信号伝達速度の標準からのばらつきに応じて、電源電圧をきめ細かく決定することができると共に、クロック周波数に応じて最適な電源電圧で作動することができる。
【００１９】
【発明の実施の形態】
以下に、本発明に係る半導体集積回路及び半導体集積回路装置の実施の形態を、それを示す図面を参照しながら説明する。
実施の形態１．
図１は、本発明に係る半導体集積回路の実施の形態１の構成例を示すブロック図である。この半導体集積回路１は、外部からＰＬＬ回路の逓倍制御信号が与えられる信号線ｅ，ｆと、外部からクロックが与えられる信号線ｄとがクロック回路２に接続されている。外部からのクロックに基づき、クロック回路２内のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ  ）回路で作成された、クロック動作を行う内部回路４に供給するための内部クロックが、信号線ｇを介して半導体集積回路１の内部回路４に与えられる。
【００２０】
クロック回路２からは、逓倍制御信号に応じて作成され、内部回路４に供給する内部電源電圧Ｖｃｃ（内部Ｖｃｃ）を切り替え制御するための電圧制御信号が、電圧供給回路３に与えられる。電圧供給回路３は、電圧制御信号により切り替え制御した内部Ｖｃｃを内部回路４に与える。電圧供給回路３の内部Ｖｃｃ出力端子には、他方が接地されたコンデンサ６が接続されている。
【００２１】
図２は、電圧供給回路３の構成例を示す回路図である。電圧供給回路３は、半導体集積回路１の外部から与えられる電源電圧Ｖｃｃと内部Ｖｃｃ出力端子との間に、Ｎチャネル形トランジスタ（以下、ＮｃｈＴｒと記す）２１と、直列接続されたＮｃｈＴｒ２２，２３と、直列接続されたＮｃｈＴｒ２４，２５，２６と、Ｐチャネル形トランジスタ（以下、ＰｃｈＴｒと記す）２７とが並列接続されている。ＮｃｈＴｒ２２，２４，２５の各ゲートには電源電圧Ｖｃｃが与えられている。
【００２２】
最も高い内部Ｖｃｃが与えられるべき電圧制御信号ｆａｓｔは、ＰｃｈＴｒ２７に与えられる。ＰｃｈＴｒ２７は、電圧制御信号ｆａｓｔがＬレベルのときにオンになる。このとき、内部Ｖｃｃ出力端子には、電源電圧ＶｃｃからＰｃｈＴｒ２７のソース／ドレイン間の電圧降下分が差し引かれた電圧が出力される。
２番目に高い内部Ｖｃｃが与えられるべき電圧制御信号ｓｌｏｗ１は、ＮｃｈＴｒ２１に与えられる。ＮｃｈＴｒ２１は、電圧制御信号ｓｌｏｗ１がＨレベルのときにオンになる。このとき、内部Ｖｃｃ出力端子には、電源電圧ＶｃｃからＮｃｈＴｒ２１のドレイン／ソース間の電圧降下分が差し引かれた電圧が出力される。
【００２３】
３番目に高い内部Ｖｃｃが与えられるべき電圧制御信号ｓｌｏｗ２は、ＮｃｈＴｒ２３に与えられる。ＮｃｈＴｒ２３は、電圧制御信号ｓｌｏｗ２がＨレベルのときにオンになる。このとき、内部Ｖｃｃ出力端子には、電源電圧ＶｃｃからＮｃｈＴｒ２２，２３のドレイン／ソース間の電圧降下分が差し引かれた電圧が出力される。
最も低い内部Ｖｃｃが与えられるべき電圧制御信号ｓｌｏｗ３は、ＮｃｈＴｒ２６に与えられる。ＮｃｈＴｒ２６は、電圧制御信号ｓｌｏｗ３がＨレベルのときにオンになる。このとき、内部Ｖｃｃ出力端子には、電源電圧ＶｃｃからＮｃｈＴｒ２４，２５，２６のドレイン／ソース間の電圧降下分が差し引かれた電圧が出力される。
【００２４】
図３は、クロック回路２の構成例を示すブロック図である。クロック回路２は、半導体集積回路１の外部から逓倍制御信号が与えられる信号線ｅ，ｆと、同じく外部からクロックが与えられる信号線ｄとがＰＬＬ回路３１に接続されている。ＰＬＬ回路３１は、信号線ｄを介して与えられるクロックを、信号線ｅ，ｆを介して与えられる逓倍制御信号に従って、位相を揃えて分周し、内部クロックとして、信号線ｇを通じて出力する。
信号線ｅ，ｆからは信号線ａ，ｂがそれぞれ分岐され、デコード回路５にそれぞれ接続されている。デコード回路５は、信号線ａ，ｂを介して与えられる逓倍制御信号に基づいて、電圧制御信号ｆａｓｔ，ｓｌｏｗ１〜３を作成し電圧供給回路３に与える。
【００２５】
図４は、デコード回路５の構成例を示すブロック図である。デコード回路５は、信号線ａ，ｂを介して逓倍制御信号が入力されるＡＮＤゲート４１と、信号線ａを介して与えられる逓倍制御信号の反転信号が入力され、信号線ｂを介して逓倍制御信号が入力されるＡＮＤゲート４２と、信号線ａを介して逓倍制御信号が入力され、信号線ｂを介して与えられる逓倍制御信号の反転信号が入力されるＡＮＤゲート４３と、信号線ａ，ｂを介して与えられる逓倍制御信号の反転信号が入力されるＮＡＮＤゲート４４とを備えている。ＡＮＤゲート４１，４２，４３，ＮＡＮＤゲート４４は、それぞれ、電圧制御信号ｓｌｏｗ３，ｓｌｏｗ２，ｓｌｏｗ１，ｆａｓｔを出力する。
【００２６】
デコード回路５は、信号線ａ，ｂを介して与えられる逓倍制御信号（ａ，ｂ）が（１，１）のときのみ、電圧制御信号ｓｌｏｗ３がＨレベルに、逓倍制御信号（ａ，ｂ）が（０，１）のときのみ、電圧制御信号ｓｌｏｗ２がＨレベルに、逓倍制御信号（ａ，ｂ）が（１，０）のときのみ、電圧制御信号ｓｌｏｗ１がＨレベルに、逓倍制御信号（ａ，ｂ）が（０，０）のときのみ、電圧制御信号ｆａｓｔがＬレベルになって、それぞれアクティブになる。
【００２７】
このような構成の半導体集積回路１の動作を以下に説明する。
図１２は、ＬＳＩの、クロックの周期毎の作動可能な電源電圧を図示した説明図（シュムー・プロット図）である。半導体集積回路は、通常、作動電圧が高い程、ゲートの遅延速度が小さいので、クロックの周期が大きい程、作動可能な電源電圧が低くなり、クロックの周期が小さい程、作動可能な電源電圧が高くなる。
【００２８】
クロック回路２では、ＰＬＬ回路３１が、信号線ｄを介して与えられる所定の範囲の周波数のクロックを、信号線ｅ，ｆを介して与えられる逓倍制御信号に従って、位相を揃えて分周し、内部クロックとして、信号線ｇを通じて出力する。逓倍制御信号は４種類の逓倍率が可能であり、信号線ｅ，ｆを介して与えられる逓倍制御信号（ｅ，ｆ）＝（ａ，ｂ）は、（０，０），（１，０），（０，１），（１，１）の順に、ＰＬＬ回路３１で生成される内部クロックの周期が短から長になるように設定されている。デコード回路５は、これらのそれぞれの組み合わせのときに、それぞれ電圧制御信号ｆａｓｔ，ｓｌｏｗ１，ｓｌｏｗ２，ｓｌｏｗ３をアクティブにする。
【００２９】
電圧供給回路３は、電圧制御信号ｆａｓｔ，ｓｌｏｗ１，ｓｌｏｗ２，ｓｌｏｗ３がそれぞれアクティブになるとき、内部Ｖｃｃとして電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖｄをそれぞれ内部回路４に供給する。
電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖｄの関係を図示すれば、図１２に示すようになり、電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖｄのそれぞれにおいて、半導体集積回路１が作動可能な内部クロックの最短周期は、それぞれＴａ，Ｔｂ，Ｔｃ，Ｔｄとなる。
【００３０】
ＰＬＬ回路３１で生成される内部クロックの周期Ｔは、ＰＬＬ回路３１の逓倍制御信号（ｅ，ｆ）＝（０，０），（１，０），（０，１），（１，１）にそれぞれ対応して、Ｔａ＞Ｔ≧Ｔｂ，Ｔｂ＞Ｔ≧Ｔｃ，Ｔｃ＞Ｔ≧Ｔｄ，Ｔｄ＞Ｔの範囲とし、そのときの内部Ｖｃｃは、それぞれ電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖｄとなるようにしている。
以上のように、この半導体集積回路１では、ＰＬＬ回路３１の逓倍率に応じて電圧制御信号を作成し、この電圧制御信号によって内部Ｖｃｃを制御して、作動周波数に応じた最適な電圧で作動することが可能となっている。
【００３１】
実施の形態２．
図５は、本発明に係る半導体集積回路の実施の形態２の構成例を示すブロック図である。この半導体集積回路１ａは、外部からクロックが与えられる信号線ｄがクロック回路２ａに接続されている。外部からのクロックは、クロック回路２ａ内で波形整形され、内部回路４に供給するための内部クロックとして、信号線ｇを介して与えられる。
【００３２】
クロック回路２ａからは、内部回路４に供給する内部電源電圧Ｖｃｃ（内部Ｖｃｃ）を切り替え制御するための電圧制御信号が、電圧供給回路３に与えられる。電圧供給回路３は、電圧制御信号により切り替え制御した内部Ｖｃｃを内部回路４に与える。電圧供給回路３の内部Ｖｃｃ出力端子には、他方が接地されたコンデンサ６が接続されている。
【００３３】
図６は、クロック回路２ａの構成例を示したブロック図である。クロック回路２ａは、外部からクロックが与えられる信号線ｄがクロック生成回路６０１に接続されている。外部からのクロックは、クロック生成回路６０１内で波形整形され、内部回路４内部に供給するための内部クロックとして、信号線ｇを介して与えられる。
【００３４】
内部クロックは、信号線ｇを通じて、遅延時間Ｔｄ１，Ｔｄ２をそれぞれ有する遅延回路６０２，６０３にも与えられる。
遅延回路６０２を経由して遅延された内部クロックは、他方の入力端子に内部クロックが与えられるＡＮＤゲート６０４に与えられる。また、遅延回路６０２を経由して遅延された内部クロックの反転信号が、他方の入力端子に内部クロックが与えられるＡＮＤゲート６０５に与えられる。
【００３５】
ＡＮＤゲート６０４，６０５の出力は、それぞれＮＯＲゲート６０６，６０７の入力端子に与えられる。ＮＯＲゲート６０６，６０７のそれぞれの他方の入力端子は、ＮＯＲゲート６０７，６０６のそれぞれの出力端子に接続され、ＮＯＲゲート６０６，６０７はＲＳフリップフロップを構成している。ＮＯＲゲート６０６の出力は、インバータ６０８を通じて、ＰｃｈＴｒ６１４のソースに与えられ、ＰｃｈＴｒ６１４のドレインは、信号線ａを介してデコード回路５に接続されている。ＰｃｈＴｒ６１４のゲートには内部クロックが与えられる。
【００３６】
遅延回路６０３を経由して遅延された内部クロックは、他方の入力端子に内部クロックが与えられるＡＮＤゲート６０９に与えられる。また、遅延回路６０３を経由して遅延された内部クロックの反転信号が、他方の入力端子に内部クロックが与えられるＡＮＤゲート６１０に与えられる。
【００３７】
ＡＮＤゲート６０９，６１０の出力は、それぞれＮＯＲゲート６１１，６１２の入力端子に与えられる。ＮＯＲゲート６１１，６１２のそれぞれの他方の入力端子は、ＮＯＲゲート６１２，６１１のそれぞれの出力端子に接続され、ＮＯＲゲート６１１，６１２はＲＳフリップフロップを構成している。ＮＯＲゲート６１１の出力は、インバータ６１３を通じて、ＰｃｈＴｒ６１５のソースに与えられ、ＰｃｈＴｒ６１５のドレインは、信号線ｂを介してデコード回路５に接続されている。ＰｃｈＴｒ６１５のゲートには内部クロックが与えられる。
遅延回路６０２から信号線ａ迄の回路及び遅延回路６０３から信号線ｂ迄の回路は、それぞれ周期判定回路６１６，６１７を構成している。半導体集積回路１ａのその他の構成は、実施の形態１で説明した半導体集積回路１の構成と同様なので、説明を省略する。
【００３８】
このような構成の半導体集積回路１ａの動作を以下に説明する。
クロック回路２ａは、遅延回路６０２，６０３等により、内部クロックの周期Ｔを検出し、デコード回路５からその周期に応じた電圧制御信号ｓｌｏｗ１〜３，ｆａｓｔを出力する。
【００３９】
遅延回路６０２の遅延時間Ｔｄ１が、Ｔ≧２Ｔｄ１であれば（但し、内部クロックのデューティ比は５０％とする。）、内部クロックが“１”のとき、ＡＮＤゲート６０４の出力は“０”から“１”、ＡＮＤゲート６０５の出力は“１”から“０”となる。従って、内部クロックが“０”に変化するときの、遅延回路６０２の出力“１”が、インバータ６０８の出力に保持される。
内部クロックが“０”のとき、引き続き、ＡＮＤゲート６０４の出力は“０”、ＡＮＤゲート６０５の出力は“０”となり、ＮＯＲゲート６０６の出力は“０”を保持しており、ＰｃｈＴｒ６１４がオンとなって、信号線ａは“１”となる。
【００４０】
遅延回路６０２の遅延時間Ｔｄ１が、Ｔ＜２Ｔｄ１であれば、内部クロックが“１”のとき、ＡＮＤゲート６０４の出力は“０”、ＡＮＤゲート６０５の出力は“１”となる。従って、内部クロックが“０”に変化するときの、遅延回路６０２の出力“０”が、インバータ６０８の出力に保持される。
内部クロックが“０”のとき、引き続き、ＡＮＤゲート６０４の出力は“０”、ＡＮＤゲート６０５の出力は“０”となり、ＮＯＲゲート６０６の出力は“１”を保持しており、ＰｃｈＴｒ６１４がオンとなって、信号線ａは“０”となる。
【００４１】
上述した、周期判定回路６１６の動作は、周期判定回路６１７でも同様であり、遅延回路６０３の遅延時間Ｔｄ２が、Ｔ≧２Ｔｄ２であれば、信号線ｂは“１”となり、Ｔ＜２Ｔｄ２であれば、信号線ｂは“０”となる。但し、Ｔ＞Ｔｄ１，Ｔｄ２である。
ここで、Ｔｄ１＜Ｔｄ２とすると、デコード回路５に接続された信号線ａ，ｂの信号（ａ，ｂ）は、Ｔ＜２Ｔｄ１のとき（０，０）、２Ｔｄ２＞Ｔ≧２Ｔｄ１のとき（１，０）、Ｔ≧２Ｔｄ２のとき（１，１）となる。この回路では（０，１）の組み合わせは生じない。４通りの組み合わせを作成するには、周期判定回路を１系統追加する必要がある。
信号線ａ，ｂの信号（ａ，ｂ）は、クロックの時間変化が高速であるので、ＰｃｈＴｒ６１４，６１５のオン／オフ変化に関わらず、略一定に維持される。
【００４２】
デコード回路５では、内部クロックの周期に応じて、電圧制御信号ｆａｓｔ，ｓｌｏｗ２，ｓｌｏｗ３がアクティブになり、電圧制御回路３に与えられる。
この実施の形態では、Ｔｃ＝２Ｔｄ１，Ｔｄ＝２Ｔｄ２とすれば、Ｔ＜Ｔｃ，Ｔｄ≧Ｔ＞Ｔｃ，Ｔ≧Ｔｄのそれぞれの範囲において、内部ＶｃｃはそれぞれＶａ，Ｖｃ，Ｖｄとなる（但し、Ｖａ＞Ｖｃ＞Ｖｄ）。その他の半導体集積回路１ａの動作は、実施の形態１で説明した半導体集積回路１の動作と同様であるので、説明を省略する。
【００４３】
実施の形態３．
図７は、本発明に係る半導体集積回路の実施の形態３の構成例を示すブロック図である。この半導体集積回路１ｂは、外部からＰＬＬ回路の逓倍制御信号が与えられる信号線ｅ，ｆと、外部からクロックが与えられる信号線ｄとがクロック回路２ｂに接続されている。外部からのクロックに基づき、クロック回路２ｂ内のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ  ）回路で作成された、内部回路４に供給するための内部クロックが、信号線ｇを介して与えられる。
【００４４】
半導体集積回路１ｂのリセット信号が外部から与えられるリセット信号線ｈと、外部からクロックが与えられる信号線ｄとが速度判断手段であるばらつき判断回路７１に接続されている。ばらつき判断回路７１は、リセット信号と外部から与えられるクロックとから、半導体集積回路１ｂの信号伝達速度を判断し、その遅速即ち標準からのばらつきを表すばらつき制御信号を信号線ｃを通じて、クロック回路２ｂに与える。
【００４５】
クロック回路２ｂからは、逓倍制御信号とばらつき制御信号とに基づいて作成され、内部回路４に供給する内部電源電圧Ｖｃｃ（内部Ｖｃｃ）を切り替え制御するための電圧制御信号が、電圧供給回路３に与えられる。電圧供給回路３は、電圧制御信号により切り替え制御した内部Ｖｃｃを内部回路４に与える。電圧供給回路３の内部Ｖｃｃ出力端子には、他方が接地されたコンデンサ６が接続されている。
【００４６】
図８は、ばらつき判断回路７１の構成例を示すブロック図である。このばらつき判断回路７１は、外部からクロックが与えられる信号線ｄがゲート接続されたＮｃｈＴｒ８１のドレインに、リセット信号線ｈが接続され、ＮｃｈＴｒ８１のソースは、複数段の論理ゲートを連ねた遅延回路８３に接続されている。遅延回路８３の出力端子は、信号線ｄがゲート接続されたＮｃｈＴｒ８２のドレインに接続され、ＮｃｈＴｒ８２のソースはラッチ回路８４の入力端子に接続されている。ラッチ回路８４の出力端子は信号線ｃに接続されている。
【００４７】
図９は、クロック回路２ｂの構成例を示すブロック図である。クロック回路２ｂは、半導体集積回路１ｂの外部から逓倍制御信号が与えられる信号線ｅ，ｆと、同じく外部からクロックが与えられる信号線ｄとがＰＬＬ回路３１に接続されている。ＰＬＬ回路３１は、信号線ｄを介して与えられるクロックを、信号線ｅ，ｆを介して与えられる逓倍制御信号に従って、位相を揃えて分周し、内部クロックとして、信号線ｇを通じて出力する。
信号線ｅ，ｆからは信号線ａ，ｂがそれぞれ分岐され、デコード回路５ａにそれぞれ接続されている。デコード回路５ａは、信号線ａ，ｂを介して与えられる逓倍制御信号と、信号線ｃを介して与えられるばらつき制御信号とに基づいて、電圧制御信号ｆａｓｔ，ｓｌｏｗ１〜３を作成し電圧供給回路３に与える。
【００４８】
図１０は、デコード回路５ａの構成例を示すブロック図である。デコード回路５ａは、信号線ａ，ｂを介して逓倍制御信号が入力されるＡＮＤゲート１０１と、信号線ａを介して与えられる逓倍制御信号の反転信号が入力され、信号線ｂを介して逓倍制御信号が入力されるＡＮＤゲート１０２と、信号線ａを介して逓倍制御信号が入力され、信号線ｂを介して与えられる逓倍制御信号の反転信号が入力されるＡＮＤゲート１０３と、信号線ａ，ｂを介して与えられる逓倍制御信号の反転信号が入力されるＮＡＮＤゲート１０４とを備えている。
【００４９】
ＡＮＤゲート１０１の出力端子はＮｃｈＴｒ１１１のドレインに接続され、ＮｃｈＴｒ１１１のソースは、ソースが接地されたＮｃｈＴｒ１０７のドレインに接続され、電圧制御信号ｓｌｏｗ３を出力する。
ＡＮＤゲート１０２の出力端子はＮｃｈＴｒ１１２のドレインに接続され、ＮｃｈＴｒ１１２のソースは、ドレインがＡＮＤゲート１０１の出力端子に接続されたＮｃｈＴｒ１０８のソースに接続され、電圧制御信号ｓｌｏｗ２を出力する。
【００５０】
ＡＮＤゲート１０３の出力端子はＮｃｈＴｒ１１３のドレインに接続され、ＮｃｈＴｒ１１３のソースは、ドレインがＡＮＤゲート１０２の出力端子に接続されたＮｃｈＴｒ１０９のソースに接続され、電圧制御信号ｓｌｏｗ１を出力する。
ＡＮＤゲート１０４の出力端子はＮｃｈＴｒ１１４のドレインに接続され、ＮｃｈＴｒ１１４のソースは、ＮｃｈＴｒ１１０のソースとインバータ１０６の入力端子とに接続され、インバータ１０６は電圧制御信号ｆａｓｔを出力する。ＮｃｈＴｒ１１０のドレインは、ＡＮＤゲート１０３，１０４の出力端子がそれぞれ２つの入力端子に接続されたＯＲゲート１０５の出力端子に接続されている。
【００５１】
ＮｃｈＴｒ１１１〜１１４の各ゲートには、信号線ｃが接続され、ＮｃｈＴｒ１０７〜１１０の各ゲートには、入力端子に信号線ｃが接続されたインバータ１１５の出力端子が接続されている。その他の半導体集積回路１ｂの構成は、実施の形態１で説明した半導体集積回路１の構成と同様であるので、説明を省略する。
【００５２】
このような構成の半導体集積回路１ｂの動作を以下に説明する。
半導体集積回路は、製造ばらつきによって、同じ電源電圧、同じ温度で作動させた場合でも、個体差が生じ、動作速度にばらつきが生じてしまう。半導体集積回路１ｂは、この製造ばらつきを考慮して内部電源電圧を制御するものである。ばらつき判断回路７１は、半導体集積回路１ｂがリセットされたときに、動作速度の遅速即ち標準とのばらつきを判断する。ばらつき判断回路７１は、リセット信号“１”が与えられた状態で、信号線ｄを通じて与えられる外部からのクロックがイネーブルになると、ＮｃｈＴｒ８１がオンになり、リセット信号“１”が遅延回路８３に与えられる。
【００５３】
遅延回路８３の遅延時間がクロックのイネーブル時間より小さいときは、ＮｃｈＴｒ８２がオンである時間内に、リセット信号“１”がラッチ回路８４に伝達され保持される。このとき、ばらつき制御信号は“１”となり、速度ばらつきは標準と判断される。
遅延回路８３の遅延時間がクロックのイネーブル時間より大きいときは、ＮｃｈＴｒ８２がオンである時間内に、リセット信号“１”がラッチ回路８４に伝達されず、ラッチ回路８４の保持信号は“０”となる。このとき、ばらつき制御信号は“０”となり、速度ばらつきは少し遅めと判断される。
これにより、半導体集積回路１ｂのリセット期間中に、ばらつき判断回路７１は、外部からのクロックのイネーブル時間を基準にして、半導体集積回路１ｂの動作速度の標準とのばらつきを判断する。
【００５４】
デコード回路５ａは、信号線ｃを通じて与えられるばらつき制御信号が“１”のときは、実施の形態１で説明したデコード回路５（図４）と同様に作動する。ばらつき制御信号が“０”のとき、電圧制御信号ｆａｓｔ，ｓｌｏｗ１，ｓｌｏｗ２，ｓｌｏｗ３を、それぞれ１段高い内部Ｖｃｃが与えられる電圧制御信号ｆａｓｔ，ｆａｓｔ，ｓｌｏｗ１，ｓｌｏｗ２にシフトする。
つまり、ばらつき制御信号が“１”のときは、内部クロックの周期Ｔが、Ｔ≦Ｔａ，Ｔａ＜Ｔ≦Ｔｂ，Ｔｂ＜Ｔ≦Ｔｃ，Ｔｃ＜Ｔ≦Ｔｄ（Ｔａ＜Ｔｂ＜Ｔｃ＜Ｔｄ）のそれぞれのときに対応する内部Ｖｃｃを、それぞれＶａ，Ｖｂ，Ｖｃ，Ｖｄ（Ｖａ＞Ｖｂ＞Ｖｃ＞Ｖｄ）とすると、ばらつき制御信号が“０”のときは、それぞれＶａ，Ｖａ，Ｖｂ，Ｖｃとなる。
【００５５】
これにより、速度ばらつきが遅めの半導体集積回路は、内部Ｖｃｃを少し高くして作動させ、作動速度を標準に近づけることができる。
尚、この実施の形態では、リセット信号を用いてばらつき判断を行っているが、他の信号を用いることによっても、同様のことが可能である。しかし、内部Ｖｃｃの決定制御は、半導体集積回路の作動開始時のリセット期間中に行われることが望ましい。その他の半導体集積回路１ｂの動作は、実施の形態１で説明した半導体集積回路１の動作と同様であるので、説明を省略する。
【００５６】
実施の形態４．
図１１は、本発明に係る半導体集積回路装置の実施の形態４の構成例を示すブロック図である。この半導体集積回路装置１１０は、半導体集積回路１ｃを囲むように、半導体集積回路１ｃ内のパッドとそれぞれワイヤボンディングされる端子群がもうけられている。外部からＰＬＬ回路の逓倍制御信号が与えられる端子ｅｔ，ｆｔが、半導体集積回路１ｃの、信号線ｅ，ｆがそれぞれ接続されたパッドｅｐ，ｆｐにそれぞれワイヤボンディングされている。外部からクロックが与えられる端子ｄｔが、半導体集積回路装置１ｃの、信号線ｄが接続されたパッドｄｐにワイヤボンディングされている。
【００５７】
ばらつき制御信号“１”又は“０”が外部から与えられるＶｃｃ端子ｃｃｔ又はＶｓｓ端子ｓｓｔが、半導体集積回路１ｃの、ばらつき制御信号線ｃが接続されたパッドｃｐにボンディングされている。半導体集積回路１ｃのその他の構成は、実施の形態３で説明した半導体集積回路１ｂの構成と同様なので、説明を省略する（但し、半導体集積回路１ｃには、ばらつき判断回路７１は存在しない）。
【００５８】
このような構成の半導体集積回路装置１１０は、実施の形態３の半導体集積回路１ｂがばらつき制御信号をばらつき判断回路７１で作成する代わりに、パッケージに収納する際に、ばらつき制御信号をワイヤボンディングによって指定する。
つまり、半導体集積回路１ｃのチップをパッケージに搭載するアセンブリ工程であるワイヤボンディングを行う際に、ばらつき制御信号線ｃが接続されたパッドｃｐを、Ｖｃｃ端子ｃｃｔ又はＶｓｓ端子ｓｓｔに接続する。
【００５９】
Ｖｃｃ端子ｃｃｔ及びＶｓｓ端子ｓｓｔの何れに接続するかは、半導体集積回路１ｃのチップをダイシングしていないウエハ状態で、テストを行い、速度ばらつきの評価を行うことにより決定する。これにより、半導体集積回路１ｃが確実に作動する条件を、ワイヤボンディングによってプログラミングすることができる。半導体集積回路１ｃのその他の動作は、実施の形態３で説明した半導体集積回路１ｂの動作と同様なので、説明を省略する。
【００６０】
【発明の効果】
本発明の第１〜３発明に係る半導体集積回路によれば、クロック周波数に応じて最適な電源電圧で作動することができる。
【００６１】
第４発明に係る半導体集積回路によれば、その信号伝達速度の標準からのばらつきに応じて、半導体集積回路内部に供給する電圧をきめ細かく変更制御することができる。つまり、信号伝達速度が少し遅い場合は、半導体集積回路内部に供給する電圧を少し高めに制御し、信号伝達速度が少し速い場合は、供給する電圧を少し低めに制御することができる。
【００６２】
第５発明に係る半導体集積回路によれば、そのリセット期間中に、その信号伝達速度の標準からのばらつきに応じて、半導体集積回路内部に供給する電圧をきめ細かく制御決定することができる。
【００６３】
第６発明に係る半導体集積回路装置によれば、内蔵する半導体集積回路は、信号伝達速度の標準からのばらつきに応じて、電源電圧をきめ細かく決定することができると共に、クロック周波数に応じて最適な電源電圧で作動することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の実施の形態１の構成例を示すブロック図である。
【図２】電圧供給回路の構成例を示す回路図である。
【図３】クロック回路の構成例を示すブロック図である。
【図４】デコード回路の構成例を示すブロック図である。
【図５】本発明に係る半導体集積回路の実施の形態２の構成例を示すブロック図である。
【図６】クロック回路の構成例を示したブロック図である。
【図７】本発明に係る半導体集積回路の実施の形態３の構成例を示すブロック図である。
【図８】ばらつき判断回路の構成例を示すブロック図である。
【図９】クロック回路の構成例を示すブロック図である。
【図１０】デコード回路の構成例を示すブロック図である。
【図１１】本発明に係る半導体集積回路装置の実施の形態４の構成例を示すブロック図である。
【図１２】ＬＳＩの、クロックの周期毎の作動可能な電源電圧を図示した説明図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ  半導体集積回路、２，２ａ  クロック回路、３  電圧供給回路、４  内部回路、５，５ａ  デコード回路、３１  ＰＬＬ回路、
７１  ばらつき判断回路（速度判断手段）、８３，６０２，６０３  遅延回路、８４  ラッチ（ラッチ回路）、１１０  半導体集積回路装置、
６１６，６１７  周期判定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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