(57)【特許請求の範囲】
【請求項１】
シリコン層を有する基板上に該シリコン層が露出した領域を有する絶縁膜を形成する第１工程と，
露出した該絶縁膜を含む該基板上に，金属膜を被着する第２工程と,
該金属膜の上に元素比率で金属：シリコン＝２：１よりもシリコン比率が小さくなる膜厚でシリコン膜を被着する第３工程と，
該シリコン基板を加熱して，該シリコンが露出した領域にはシリコン比率の大きい金属シリサイド層を形成し，該酸化シリコン膜で覆われた領域にはシリコン比率の小さい金属シリサイド層を形成する第４工程と，
該シリコン比率の小さい金属シリサイド層を選択的に除去する第５工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２，第３工程を複数回行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第４工程の後に，該第４工程の加熱よりも高温で加熱を行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記金属膜は遷移金属膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り，特に，シリコン(Si)基板やポリシリコン層に自己整合的に且つ少ないシリコン消費量で低抵抗のシリサイド電極を形成する方法に関する。
【０００２】
【従来の技術】
集積回路等の半導体装置の高性能化にともない，低抵抗の電極形成技術としてコバルト，チタン等の遷移金属を用いたシリサイド電極が用いられている。
【０００３】
この技術を用いたMOS FET の従来例を図５，図６を用いて説明する。
図５(a) 〜(c) ，図６(d) 〜(e) は従来例１の説明図である。
図５(a) において，ｐ型シリコン(p-Si)基板301 上にフィールド酸化膜302 を形成し，素子形成領域上に熱酸化によりゲート酸化膜303 を形成する。
【０００４】
次いで, ポリシリコン膜304 を堆積し，加熱により表面に熱酸化膜305 を形成する。
図５(b) において，フオトリソグラフィ技術を用いて, ゲート電極 Gを形成し，イオン注入してソース領域306,ドレイン領域307 を形成する。
【０００５】
図５(c) において，ソース領域306,ドレイン領域 307及びゲート電極 Gに電極形成用の窓308 を上開け, 基板上全面にコバルト, チタン等の遷移金属膜309 を堆積する。
【０００６】
図６(d) において，基板を加熱して窓308 の領域の金属とシリコンを反応させて金属シリサイド層310 を形成する。ここで, 金属シリサイド層は, 例えば    CoSi2(90〜150 μΩ-cm), C54 相TiSi2(60〜70μΩ-cm)である。
【０００７】
図６(e) において，窓308 以外の領域の未反応の金属をエッチングして除去し，上記の加熱よりも高い温度で再度加熱し, 金属シリサイドをより低抵抗のシリサイドにする。この例では，CoSi (15〜20μΩ-cm), C49 相TiSi2(10〜15      μΩ-cm)である。
【０００８】
この方法において，金属シリサイドが形成される際には, 金属の膜厚に比例した量のシリコン(Si)を消費し，消費された深さまでシリサイド／シリコンの境界がシリコン中に浸入する。この際の浸入深さは金属によって異なり，コバルトシリサイドの場合コバルト膜の厚さの3.58倍, チタンシリサイドの場合はチタン膜の厚さの2.28倍である。コバルトシリサイドの場合は電極の線幅が 1μｍ以下になっても抵抗が増加しない特徴を持つが, 浸入深さはチタンシリサイドの場合に比べて大きいという欠点を持つ。
【０００９】
この方法では，純金属を堆積しているが, 特開平07-153717 号公報に, 純金属膜の代わりに金属とシリコンを同時に堆積し，両者が膜中で混合した膜 (金属：シリコン＝１：0.25〜１：0.75 )を堆積して加熱を行うことにより, 下地シリコンの消費量を減少させて浸入深さを小さくしている例が開示されている。次に，図７を用いてこの例を説明する。
【００１０】
図７(a) 〜(d) は従来例２の説明図である。
図７(a) において，半導体装置基板401 の酸化膜に覆われた部分401Aとシリコンが露出した部分401Bを覆って, 金属とシリコンを同時に堆積し両者が膜中で混合した膜 (金属：シリコン＝１：0.25〜１：0.75 )を形成する。
【００１１】
図７(b) において，基板を加熱すると, 酸化膜に覆われた部分401Aでは膜中のシリコンだけが金属と反応するため，シリコン比率の小さいシリサイド層403 が形成され，一方, シリコンが露出した部分401Bでは下地シリコンからもシリコンが供給されるためシリコン比率の大きいシリサイド層404 が形成される。
【００１２】
図７(c) において，シリコン比率の小さいシリサイド層403 だけがエッチングされ，シリコン比率の大きいシリサイド層404 がエッチングされないエッチャントを用いてシリコン比率の小さいシリサイド層403 だけを選択的に除去する。
【００１３】
図７(d) において，前記加熱よりも高温で第２の加熱を行い，シリサイド層40 4がさらに大きなシリコン比率を持つシリサイド層405 に変えて低抵抗のシリサイド電極を形成する。
【００１４】
【発明が解決しようとする課題】
MOS FET 集積回路の集積度が上がるにつれ，電極寸法は微細化し，ソース, ドレイン電極の幅は 0.5μｍ以下となってきた。また，パターンの微細化にともなってソース, ドレインの不純物拡散層の深さも浅くなっている。このような微細寸法で浅い拡散層に対する電極であっても, その抵抗は集積度の低かった素子と同程度に維持しなければ，処理速度の向上は望めない。つまり，電極幅が減った分, その厚さを大きくする必要がある。
【００１５】
本発明は，シリサイド電極を形成する際にシリサイドの浸入深さを小さくし，しかも低抵抗化してデバイスの高集積化と高速化を図ることを目的とする。
【００１６】
【課題を解決するための手段】
上記課題の解決は，
１）シリコン層を有する基板上に該シリコン層が露出した領域を有する絶縁膜を形成する第１工程と，該露出したと該絶縁膜を含む該基板上に，金属膜を被着する第２工程と, 該金属膜の上に元素比率で金属：シリコン＝２：１よりもシリコン比率が小さくなる膜厚でシリコン膜を被着する第３工程と，該シリコン基板を加熱して，該シリコンが露出した領域にはシリコン比率の大きい金属シリサイド層を形成し，該酸化シリコン膜で覆われた領域にはシリコン比率の小さい金属シリサイド層を形成する第４工程と，該シリコン比率の小さい金属シリサイド層を選択的に除去する第５工程とを含む半導体装置の製造方法，あるいは
２）前記第２，第３工程を複数回行う前記１記載の半導体装置の製造方法，あるいは
３）前記第４工程の後に，該第４工程の加熱よりも高温で加熱を行う前記１記載の半導体装置の製造方法，あるいは
４）前記金属膜は遷移金属膜であることを特徴とする前記１記載の半導体装置の製造方法により達成される。
【００１７】
本発明では，遷移金属をシリコンと反応させてシリサイドを形成する際に, 予め金属膜上にシリコン膜を堆積し，シリサイド形成に必要なシリコンを下地シリコンからだけではなく金属膜上のシリコン膜からも供給し，金属とその上のシリコン膜との比を制御することにより，自己整合的に且つ少ない下地シリコンの消費量で低抵抗の金属シリサイド電極を形成している。
【００１８】
図１(a) 〜(e) は本発明の原理説明図である。
図１(a) において，半導体基板101 の酸化膜に覆われた部分101Aとシリコンが露出した部分101Bを覆って, 金属膜102 を堆積し，その上にシリコン膜103 を堆積する。この際，シリコン膜103 の厚さは金属膜102 との元素比で1/2 より小さくなるように決める。
【００１９】
図１(b),(c) において，基板を加熱すると, 酸化膜に覆われた部分101Aでは膜中のシリコンだけが金属と反応するため，金属：シリコン＝２：１  よりもシリコン比率の小さいシリサイド層104 が形成される。一方, シリコンが露出した部分101Bでは下地シリコンからもシリコンが供給されるため金属：シリコン＝２：１  よりもシリコン比率の大きいシリサイド層105 が形成される。
【００２０】
図１(d) において，シリコン比率の小さいシリサイド層104 だけがエッチングされ，シリコン比率の大きいシリサイド層105 がエッチングされないエッチャントを用いてシリコン比率の小さいシリサイド層104 だけを選択的に除去する。
【００２１】
図１(e) において，前記加熱よりも高温で第２の加熱を行い，シリサイド層  105 がさらに大きなシリコン比率を持つシリサイド層106 に変えて低抵抗のシリサイド電極を形成する。
【００２２】
本発明の作用について説明する。
金属シリサイド, 特にコバルトシリサイド形成の際に, シリサイド層が下地シリコン内部に深く浸入する深さは金属に固有のものであるから，浸入深さを少なくするためには金属膜の膜厚を薄くするより他に方法がなかった。これに対して本発明では，シリコンの供給源として金属膜上にシリコン膜を堆積し，下地シリコンの消費量を減少させることにより浸入深さを減少させている。
【００２３】
これにより，集積度の向上にともないソース, ドレインの不純物拡散層が浅くなり，それにともなってシリサイド層も薄く即ち金属層も薄くする必要がある場合でも, 浅い下地の不純物拡散層を突き抜けることなく, 金属層の厚さを維持して電極の低抵抗化が達成できる。
【００２４】
ここで，金属膜上のシリコン膜が厚いほどシリサイド層の浸入は少なくなるが，フィールド酸化膜上に形成されるシリサイドがシリコンリッチになって, シリコン基板上のシリサイドと選択エッチングができなくなり, 自己整合的にシリコン基板上にシリサイドの形成ができなくなる。
【００２５】
このために, 本発明ではシリコン膜の膜厚を元素比で金属：シリコン＝２：１よりも小さく抑えることで, 選択エッチングを可能としている。
実験結果によると，シリサイドを第２の加熱で形成した最終段階において，シリサイドの浸入距離の減少は金属：シリコン＝２：１で最大となり，浸入距離は従来の3/4 となる。
【００２６】
【発明の実施の形態】
本発明の実施の形態を遷移金属としてコバルトを用いたｎチャネルMOS FET について説明する。
【００２７】
図２(a) 〜(c) ，図３(d) 〜(F) ，図４(g) 〜(i) は本発明の実施の形態の説明図である。
図２(a) において，p-Si基板201 上にフィールド酸化膜202 を形成し，素子形成領域上に熱酸化により厚さ50Åのゲート酸化膜203 を形成する。
【００２８】
次いで, 基板上全面にりん濃度1020cm-3以上の, 例えば 1×1021cm-3のポリシリコン膜204を堆積し，加熱により表面を熱酸化膜205 を形成する。
図２(b) において，フオトリソグラフィ技術を用いて, ゲート電極 Gを形成し，砒素 (As) をイオン注入してソース領域206,ドレイン領域207 を形成する。
【００２９】
図２(c) において，気相成長(CVD) 法により，基板上全面に二酸化シリコン  (SiO2)膜208 を堆積する。
図３(d) において，反応性イオンエッチング(RIE) 法またはスパッタｎ型法等の異方性エッチングにより, SiO2膜208 をエッチングしてゲート電極の側面にのみ残るようにする。
【００３０】
図３(e) において，酸処理を行って表面を洗浄した後, ゲート電極のポリシリコン膜204,ソース領域206,ドレイン領域207 上の酸化膜203, 205を除去し，真空蒸着法またはスパッタ法により, 基板上全面に厚さ 100Åのコバルト膜209 を堆積する。
【００３１】
図３(f) において，基板上全面にシリコン膜210 を堆積する。シリコン膜210 の厚さはコバルトとの元素比じ1/2 より小さくする。コバルトの密度は8.9g/cm3で原子量が58.93 であるから0.151mol/cm3である。またシリコンの密度は82.33g/cm3で原子量が28.09 であるから0.083mol/cm3である。従って, シリコンの厚さは91Å以下, 例えば90Åとする。
【００３２】
図４(g) において，アルゴン雰囲気中で, 400 〜900 ℃の温度, 例えば 500℃の温度で基板を加熱して金属とシリコンを反応させて金属シリサイド層を形成する。ここで, 金属シリサイド層は酸化膜上ではコバルト：シリコン＝２：１よりシリコン比率の小さいCo2Si 層211 を形成し，一方, シリコン上ではコバルト：シリコン＝２：１よりシリコン比率の大きいCoSi層212 を形成する。
【００３３】
図４(h) において，酸化膜上のCo2Si 層211 だけがエッチングされ，シリコン上のCoSi層212 がエッチングされないエッチャント, 例えば, 塩酸：過酸化水素水＝３：１  のエッチャントを用いてCo2Si 層211 だけをエッチング除去する。エッチング時間は10分である。
【００３４】
図４(i) において，アルゴン雰囲気中で, 400 〜900 ℃の温度, 例えば 800℃の温度で基板を加熱して, CoSi層212 をさらに大きいシリコン比率のシリサイドCoSi2 層213 に変え, 低抵抗のシリサイド層にする。
【００３５】
以下，通常のMOS FET の製造工程に従って，りん珪酸ガラス(PSG) 膜の全面被着，コンタクトホールの形成，アルミニウム(Al)配線の形成，保護膜のPSG 膜の被着, ボンディングパッド用の窓開け, 等の工程を経てｎチャネルMOS FET が作製される。
【００３６】
この例では，熱処理の雰囲気としてアルゴンを用いたが，この他に窒素中または真空中で熱処理してもよい。しかし，窒素雰囲気を用いた場合はシリサイド表面が窒化する可能性があり，これを考慮する必要がある。
【００３７】
また，金属層の厚さはこの例ではコバルト 100Å, シリコン90Åとしたが，所望するコバルトシリサイドの厚さとシリサイドの浸入深さにより, 適当な厚さの組み合わせを選ぶ必要がある。
【００３８】
金属シリサイドを形成する金属としては，実施の形態の例の他に，チタン，ニッケル，バナジウム，タングステン，モリブデン，ジルコニウム，白金等を用いることができる。
【００３９】
また, 実施の形態では金属膜とシリコン膜を１層ずつ積層したが，複数層積層して，全体として金属とシリコンの元素比が２／１以下であればよい。
また，実施の形態におけるシリコン層は, シリコン基板, ポリシリコン, アモルファス等を含むことは勿論である。
【００４０】
【発明の効果】
本発明によれば，シリサイド電極を形成する際にシリサイドの浸入深さを小さくし，しかも低抵抗化を可能とするため，デバイスの高集積化と高速化を図ることができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図
【図２】  本発明の実施の形態の説明図(1)
【図３】  本発明の実施の形態の説明図(2)
【図４】  本発明の実施の形態の説明図(3）
【図５】  従来例１の説明図(1)
【図６】  従来例１の説明図(2)
【図７】  従来例２の説明図
【符号の説明】
101  半導体基板
101A   酸化膜に覆われた部分
101B   シリコンが露出した部分
102  金属膜
103シリコン膜
104シリコン比率の小さいシリサイド層
105シリコン比率の大きいシリサイド層
106さらに大きなシリコン比率を持つシリサイド層
201  p-Si基板
202  フィールド酸化膜
203  ゲート酸化膜
204  ポリシリコン膜
205  熱酸化膜
206  ソース領域
207  ドレイン領域
208  SiO2膜
209  コバルト膜
210  シリコン膜
211  コバルトシリサイド (Co2Si)層
212  コバルトシリサイド (CoSi) 層
213  コバルトシリサイド (CoSi2)層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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