(57)【特許請求の範囲】
【請求項１】
複数の層を有し、その表層上に、電圧が同じ複数の電源端子を有する集積回路が搭載される回路基板において、
前記集積回路が搭載される表層とは異なる層に形成され、外部から電源電圧が供給される第１の電源プレーンと、
前記第１の電源プレーンと同一の層において、前記第１の電源プレーンとの間に電気的な接続を絶つ間隙をおいて形成される第２の電源プレーンと、
前記表層に形成され、前記第１の電源プレーン及び前記第２の電源プレーンのそれぞれと、ヴィアホールを介して電気的に接続され、前記第１の電源プレーンと前記第２の電源プレーンとを電気的に接続する第１の電源供給パターンと、
前記表層に形成され、直接前記第１の電源プレーンとヴィアホールを介して接続されておらず、前記第２の電源プレーンとヴィアホールを介して電気的に接続されている第２の電源供給パターンとを含み、
前記第１の電源供給パターンとグランドとの間にはバイパスコンデンサが設けられており、
前記第２の電源供給パターンとグランドとの間にはバイパスコンデンサが設けられておらず、
前記複数の電源端子の一部は、前記第１の電源供給パターンに接続されており、
前記複数の電源端子のうち前記第１の電源供給パターンに接続されていない電源端子は全て、前記第２の電源パターンに接続されている
ことを特徴とする回路基板。
【請求項２】
前記グランドは、
グランド層として、前記第１の電源プレーン及び第２の電源プレーンが設けられた層と、前記第１の電源供給パターン及び前記第２の電源供給パターンが設けられた表層とは別の層に、前記第２の電源プレーンと対向するように設けられている
ことを特徴とする請求項１に記載の回路基板。
【請求項３】
前記グランド層は、
前記第１の電源プレーン及び第２の電源プレーンが設けられた層と、前記表層との間の層に設けられている
ことを特徴とする請求項２に記載の回路基板。
【請求項４】
前記第２の電源プレーンは、前記集積回路の下部に対応する位置に設けられ、前記間隙は前記集積回路の外周にほぼ沿った位置に設けられる
ことを特徴とする請求項２又は３に記載の回路基板。
【請求項５】
複数の層を有し、その表層上に、複数の電源端子を有する集積回路が搭載される回路基板において、
前記集積回路が搭載される表層とは異なる層に形成される第１の電源プレーンと、
前記第１の電源プレーンと同一の層において、前記第１の電源プレーンとの間に電気的な接続を絶つ間隙をおいて形成される第２の電源プレーンと、
前記表層に形成され、前記第１の電源プレーン及び前記第２の電源プレーンとそれぞれ電気的に接続される第１の電源供給パターンとを含み、
前記第１の電源供給パターンにはグランドとの間にバイパスコンデンサが設けられるとともに、前記第１の電源供給パターンに接続されていない電源端子は、バイパスコンデンサを設けることなく前記表層に形成され、前記第２の電源プレーンと電気的に接続される第２の電源供給パターンに接続され、
前記バイパスコンデンサとして、前記表層上に静電容量の異なる複数の積層コンデンサが搭載され、前記第１の電源プレーンに近いほど静電容量の大きいものが配置されるように、前記第１の電源供給パターンと前記グランドとの間で並列接続されている
ことを特徴とする回路基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の電源端子を備える集積回路を搭載する回路基板に関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）を搭載する回路基板においては、近年の動作周波数の上昇に伴い、電磁放射ノイズ（ＥＭＩノイズ）の低減が特に問題となっている。従来より、ＥＭＩノイズの低減の一般的な手法として、ＩＣの電源端子と電源供給用のプレーンとの間であって、電源端子の近傍にバイパスコンデンサ（以下、「パスコン」という。）を接続し、高周波の電源ノイズをグランドにバイパスさせる手法が用いられている。
【０００３】
パスコンによるノイズ低減の原理を考慮すると、ＡＳＩＣ（アプリケーション・スペシフィック・ＩＣ）などのように、複数の電源端子を備えるＩＣを搭載する場合においては、全ての電源端子の近傍にパスコンを設置するのが理想的である。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＡＳＩＣ等における電源端子の配置が一般的にはランダムであって、基板上でのパスコン配置を考慮せずに決定されること、及びパスコンの増加は部品コストの増大を招来すること等の観点より、全ての電源端子にパスコンを接続することは現実的ではない。一方で、全くパスコンの接続されていない電源端子が存在すると、ＡＳＩＣ等の高速スイッチング動作に起因するコモンモードノイズが電源プレーンに漏れ、回路基板から放射されるＥＭＩノイズが増加するという問題が生じる。
【０００５】
本発明は、上記のような問題点に鑑みてなされたものであって、パスコンの数を少なく抑えながら、ノイズの低減を図ることができる回路基板を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る回路基板は、複数の層を有し、その表層上に、複数の電源端子を有する集積回路が搭載される回路基板において、前記集積回路が搭載される表層とは異なる層に形成される第１の電源プレーンと、前記第１の電源プレーンと同一の層において、前記第１の電源プレーンとの間に電気的な接続を絶つ間隙をおいて形成される第２の電源プレーンと、前記表層に形成され、前記第１の電源プレーン及び前記第２の電源プレーンとそれぞれ電気的に接続される第１の電源供給パターンとを含み、前記第１の電源供給パターンにはグランドとの間にバイパスコンデンサが設けられるとともに、前記第１の電源供給パターンに接続されていない電源端子は、バイパスコンデンサを設けることなく前記表層に形成され、前記第２の電源プレーンと電気的に接続される第２の電源供給パターンに接続されることを特徴としている。
【０００７】
この構成では、集積回路に設けられた複数の電源端子の少なくとも一部については、第２の電源供給パターンに接続されることとなるため、当該電源端子につては個別にパスコンを設ける必要がない。従って、パスコンの数を少なく抑えることが可能であるとともに、当該電源端子からのノイズの第１の電源プレーンへの漏洩も、バイパスコンデンサによって抑制することができるため、ノイズ低減を図ることもできる。
【０００８】
なお、前記グランドは、グランド層として、前記第１の電源プレーン及び第２の電源プレーンが設けられた層と、前記第１の電源供給パターン及び前記第２の電源供給パターンが設けられた表層とは別の層に、前記第２の電源プレーンと対向するように設けられているものとすることが好ましい。グランド層と第２の電源プレーンとの間に容量が形成されることにより、ノイズ低減効果を得ることができるからである。
【０００９】
さらに、前記グランド層は、前記第１の電源プレーン及び第２の電源プレーンが設けられた層と、前記表層との間の層に設けられているものとすることが好ましい。グランド層のシールド効果により、さらに放射ノイズの低減を図ることができるからである。
また、前記第２の電源プレーンは、前記集積回路の下部に対応する位置に設けられ、前記間隙は前記集積回路の外周にほぼ沿った位置に設けられるものとすることが好ましい。これは、実際上の第２の電源プレーンの形成態様として、経験的に好ましいものとして規定されたものである。
【００１０】
さらに、前記バイパスコンデンサとして、前記表層上に静電容量の異なる複数の積層コンデンサが搭載され、前記第１の電源プレーンに近いほど静電容量の大きいものが配置されるように、前記第１の電源供給パターンと前記グランドとの間で並列接続されているものとすることができる。
低容量のバイパスコンデンサは、集積回路からバイパスコンデンサに至るパターンインダクタ成分の影響が少なくなるように設置されることにより、バイパスコンデンサの高周波特性の劣化を抑制し、より高周波で減衰効果を得ることができる。
【００１１】
【発明の実施の形態】
以下、本発明に係る回路基板の実施の形態について、図面を参照しながら説明する。
図１は、本発明の実施の形態に係る回路基板の概略構成を示す斜視図である。本実施の形態の回路基板は、各層の間に絶縁体をおいて形成される４つの層２０１〜２０４を含む４層基板であり、表層２０１には、複数の電源端子（図示されているのは、１０３ａ〜１０３ｆ）を備えるＡＳＩＣ１０１が搭載されるとともに、ＡＳＩＣ１０１に電源を供給する電源供給パターン及び信号パターンが形成される。
【００１２】
また、表層２０１上には、ノイズ抑制のためのパスコン１０４ａ〜１０４ｈも搭載されている。以下、各パスコンを総称する場合には、単に「パスコン１０４」ともいう。本実施の形態では、パスコン１０４としては積層型のセラミックコンデンサを用いている。各パスコンの静電容量については後述する。
表層２０１の直下の第２層２０２はグランド層である。本実施の形態では、ヴィアホールが形成される部分等以外は全面グランドベタとして構成している。第３層２０３には、外部からの電源供給のための電源プレーンが形成される。電源プレーンは回路基板上に搭載される複数のデバイスにより共通に利用される。外部から供給される電源電圧は一般的には３．３Ｖであり、ＡＳＩＣ１０１の内部ロジック用電源（２．５Ｖ）は、例えば３端子レギュレータにより生成することができる。
【００１３】
図２は、第３層２０３の様子を示す斜視図である。本実施の形態では、主電源プレーン２０３１と、主電源プレーン２０３１との間に電気的な接続を絶つ間隙（以下、「クリアランス」という。）２０３３をおいて島状に形成されるサブ電源プレーン２０３２とが形成される。本実施の形態では、主電源プレーン２０３１には上記２．５Ｖの電源が供給されているものとする。クリアランス２０３３の幅は２ｍｍとしているが、これに限定されるわけではない。もっとも、サブ電源プレーン２０３２と主電源プレーン２０３１との電気的な結合による誘導電流等を考慮すると、０．５ｍｍ〜３ｍｍ程度とすることが好ましい。なお、第４層２０４には、表層２０１と同様な電源供給パターン及び信号パターンが形成される。
【００１４】
次に表層２０１上に形成される電源供給パターンについて詳細に説明する。図３は、表層２０１に形成される電源供給パターンについて説明するための図であり、図４は、その一部拡大図である。
図３に示されるように、表層２０１には合計１２の電源端子を備える一つのＡＳＩＣ１０１に対して、第１の電源供給パターン（パスコンが設置されている電源供給パターン）２０１１〜２０１４、パスコン接続パターン２１１１〜２１１４、第２の電源供給パターン（直接パスコンが設置されていない電源供給パターン）２２１１〜２２１４が、それぞれ４ヶ所ずつ形成されている。図中の点線は、第３層２０３に形成されるクリアランス２０３３を表しており、クリアランス２０３３の外側が主電源プレーン２０３１、内側の点線の内部がサブ電源プレーン２０３２を表す。
【００１５】
図４に、より詳細に示されるように、ＡＳＩＣ１０１の電源端子１０３ｂ及び１０３ｃと電気的に接続される第１の電源供給パターン２０１１は、ヴィアホール１０６ａ及び１０６ｂを介して、主電源プレーン２０３１に電気的に接続されるとともに、ヴィアホール１０５ａ〜１０５ｆを介してサブ電源プレーン２０３２と電気的に接続される。サブ電源プレーン２０３２は、第３層２０３上においては、クリアランス２０３３により主電源プレーン２０３１と電気的な接続を絶たれた状態にある。しかし、サブ電源プレーン２０３２は、表層２０１に形成される第１の電源供給パターン２０１１を介して主電源プレーン２０３１と電気的に接続されることになる。
【００１６】
そして、第１の電源供給パターン２０１１と、ヴィアホール１０７ａ及び１０７ｂにより第２層（グランド層）２０２と接続されたパスコン接続パターン２１１１との間に、パスコン１０４ｇ及び１０４ｈが設置される。このパスコン１０４ｇ及び１０４ｈの作用により、ＡＳＩＣ１０１内の高速スイッチング動作等に起因するコモンモードノイズの主電源プレーン２０３１への漏洩が抑制され、もって回路基板から放射されるＥＭＩノイズの低減に資することになる。
【００１７】
なお、図３及び図４に示されるように、本実施の形態のサブ電源プレーン２０３２はＡＳＩＣ１０１の下部に対応する位置に設けられ、クリアランス２０３３は、矩形状のＡＳＩＣ１０１の外周にほぼ沿った位置に設けられている。これらは、サブ電源プレーン２０３２と、それに対向したグランド層２０２との間に容量が形成されることによるノイズ低減効果とも相俟って、経験的に、より好ましい位置として規定されたものである。なお、本実施の形態では、主電源プレーン２０３１及びサブ電源プレーン２０３２が形成される第３層２０３と、表層２０１との間にグランド層２０２を設けることによるグランド層２０２のシールド効果によってもノイズ低減が図られている。
【００１８】
そして、電源端子１０３ａへの電源供給は、直接パスコンが設置されることなく、ヴィアホール１０８ａ〜１０８ｄによりサブ電源プレーン２０３２と電気的に接続された第２の電源供給パターン２２１１を介して行われる。第２の電源供給パターン２２１１は、直接主電源プレーン２０３１とは接続されていないが、サブ電源プレーン２０３２が第１の電源供給パターン２０１１と接続されているため、第１の電源供給パターン２０１１に接続されたパスコン１０４ｇ及び１０４ｈの作用により、主電源プレーン２０３１へのノイズの漏洩が抑制されることになる。
【００１９】
ここで、パスコン１０４の静電容量について説明する。図５は、パスコン１０４の静電容量について説明するための図である。同図に示されるように、パスコン１０４ａ、１０４ｃ、１０４ｅ及び１０４ｇの静電容量は０．０１μＦ、パスコン１０４ｂ、１０４ｄ、１０４ｆ及び１０４ｈの静電容量は０．１μＦである。このように、本実施の形態では、第１の電源供給パターン２０１１等とパスコン接続パターン２１１１等との間に、静電容量の異なるパスコンを並列接続している。これを特に主電源プレーン２０３１及びサブ電源プレーン２０３２と間の位置関係で見ると、主電源プレーン２０３１に近いほど静電容量の大きいものが配置されるように接続するようにしている。
【００２０】
以上に説明したような本発明の回路基板により、複数の電源端子を備えるＡＳＩＣ等の集積回路を搭載した場合においても、全ての電源端子にパスコンを設置する必要がないため、パスコンの数を少なく抑えることができるとともに、集積回路における高速スイッチング動作等に起因するコモンモードノイズの主電源プレーンへの漏洩を抑制することができるため、ＥＭＩノイズの低減を図ることも可能となる。
【００２１】
最後に本発明による具体的な効果について検討した結果について以下に簡単に説明する。本発明を適用した回路基板と、本発明を適用していない回路基板（パスコンの挿入個数は同じであるが、サブ電源プレーンを有しないもの）について近磁界プローブによる回路基板スキャニング測定装置（ノイズ研究所：ＥＳＶ−３０００）を用いて比較したところ、約１５ｄＢの改善効果が得られ、特にコモンモードノイズの抑制に効果が大きいことが明らかとなった。
【００２２】
＜変形例＞
以上、本発明に係る回路基板を実施の形態に基づいて説明してきたが、本発明の内容が、上記実施の形態に示された具体例に限定されないことは勿論であり、例えば、以下のような変形例を考えることができる。
（１）即ち、上記実施の形態では、例えば電源端子１０３ａへの電源供給を第２の電源供給パターン２２１１を介して行い、電源端子１０３ｂ及び１０３ｃへの電源供給を第１の電源供給パターン２０１１を介して行うようにした（図４参照）。しかし、集積回路に設けられた電源端子への電源供給形態はこれに限定されず、電源端子の少なくとも一部（若しくは全部）に対して、パスコンの設置されていない第２の電源供給パターンを介して電源供給を行うようにすれば本発明の目的を達成することができる。
【００２３】
即ち、パスコンが設置された第１の電源供給パターンを、主電源プレーン２０３１からサブ電源プレーン２０３２への電源供給のみに用い、電源端子への直接の電源供給は、全てサブ電源プレーンから行うようにしても構わない。
（２）また、上記実施の形態では、略全面がグランドベタとなったグランド層を第２層２０２に形成した。このように、主電源プレーン２０３１及びサブ電源プレーン２０３２が形成される層（第３層２０３）と、表層２０１との間の層にグランド層を形成することは、前記したように当該グランド層２０２のシールド効果によりノイズ低減に資することから好ましいと考えられるが、これに限定されるわけではない。また、グランド層２０２として、必ずしも層の略全面を用いなくてもよい。もっとも、サブ電源プレーン２０３２と対向するようにグランド層を設けると、前記したようにグランド層とサブ電源プレーン２０３２との間に容量が形成されることになることから、ノイズ低減のためには好ましいと考えられる。
【００２４】
（３）また、上記実施の形態では、例えばＡＳＩＣのＩ／Ｏ用電源等の３．３Ｖの電源については特に記載していないが、同様に本発明を適用することができることは勿論である。一般にＩ／Ｏ用電源よりも、上記に詳細に説明した内部ロジック用電源（２．５Ｖ）の方が消費電流が大きく、パスコン設置の効果は大きいと考えられるが、Ｉ／Ｏ用電源との両方に本発明を適用することにより、さらに大きなノイズ低減効果が期待できる。
【００２５】
（４）上記実施の形態では、矩形状にパッケージされたＡＳＩＣ１０１に対し、パスコン１０４が接続された第１の電源供給パターン２０１１〜２０１４を、前記矩形の中央から見て略対称となるように４つ形成している。このように第１の電源パターンを複数形成すると、電源端子とパスコンとの間の距離が短縮されることとなるため、ノイズ抑制の観点から好ましいが、第１の電源パターンは一つでも、また、二つでも構わない。また、第１の電源パターンを形成する位置も上記に説明した位置に限定されるわけではなく、矩形の角部に設けたり、各辺の中央部に設けたりすることもできる。
【００２６】
（５）また、上記実施の形態では４層基板に適用した場合について説明したが、これに限定されず、両面基板（一方が表層であり、他方に電源プレーンが設けられる。）や、４層以上の多層基板に適用することもできる。
【００２７】
【発明の効果】
以上のように、本発明に係る回路基板によれば、主電源プレーン及びサブ電源プレーンとそれぞれ電気的に接続される第１の電源供給パターンには、グランドとの間にパスコンが設けられるとともに、第１の電源供給パターンに接続されていない電源端子は、パスコンを設けることなく形成され、サブ電源プレーンと電気的に接続される第２の電源供給パターンに接続されるようにしているので、パスコンの数を抑えながら、ノイズの低減を図ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る回路基板の概略構成を示す斜視図である。
【図２】第３層２０３の様子を示す斜視図である。
【図３】表層２０１に形成される電源供給パターンについて説明するための図である。
【図４】図３の一部を拡大した図である。
【図５】パスコン１０４の静電容量について説明するための図である。
【符号の説明】
１０１                      集積回路（ＡＳＩＣ）
１０３ａ〜１０３ｌ          電源端子
１０４ａ〜１０４ｈ          バイパスコンデンサ
１０５ａ〜１０５ｆ          ヴィアホール
１０６ａ〜１０６ｂ          ヴィアホール
１０７ａ〜１０７ｂ          ヴィアホール
１０８ａ〜１０８ｄ          ヴィアホール
２０１                      表層
２０１１〜２０１４          第１の電源供給パターン
２１１１〜２１１４          パスコン接続パターン
２２１１〜２２１４          第２の電源供給パターン
２０２                      第２層（グランド層）
２０３                      第３層
２０３１                    主電源プレーン
２０３２                    サブ電源プレーン
２０３３                    クリアランス
２０４                      第４層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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