(57)【特許請求の範囲】
【請求項１】
半絶縁性の基板に形成した２つのトランジスタと、
前記両トランジスタのソース電極又はドレイン電極のいずれか一方に共通で接続する入力端子と、
前記両トランジスタのソース電極又はドレイン電極の他方とそれぞれ接続する２つの出力端子と、
前記両トランジスタのゲート電極に、それぞれ抵抗を介して接続する２つの制御端子とを具備し、
前記２つのトランジスタを共通のチャネル領域上に設け、一方のトランジスタがオフ状態の時に前記一方のトランジスタの前記ゲートの下部に発生する空乏層で前記一方のソース・ドレイン電極間を遮断し、オン状態である他方のトランジスタのチャネル電流が、オフ状態である前記一方のトランジスタの前記出力端子に前記チャネル領域を介して流出することを前記空乏層により防止し、
前記基板の一辺側に前記入力端子を配置し、前記一辺側に対向する他辺側に前記２つの出力端子を配置し、櫛歯の形状を有する前記ソース電極および前記ドレイン電極をかみ合わせて対向配置したことを特徴とするモノリシックマイクロ波集積回路装置。
【請求項２】
半絶縁性の基板表面に形成した一導電型のチャネル領域表面にショットキー接触するゲート電極と、前記ゲート電極の隣で前記チャネル領域の表面にオーミックコンタクトするソース電極およびドレイン電極と、前記ゲート電極、ソース電極およびドレイン電極を延在させてトランジスタセルを構成し、該トランジスタセルを複数本併設すると共に前記トランジスタセルを並列接続して構成した第１と第２のトランジスタと、
前記第１および第２のトランジスタのソース電極またはドレイン電極に共通で接続する入力端子と、
前記第１および第２のトランジスタのドレイン電極又はソース電極にそれぞれ接続する第１および第２の出力端子と、
前記第１および第２のトランジスタのゲート電極に、それぞれ抵抗を介して接続する第１および第２の制御端子とを具備し、
前記第１および第２のトランジスタを共通の前記チャネル領域に設け、前記第１のトランジスタがオフ状態の時に前記第１のトランジスタの前記ゲート電極の下部に発生する空乏層で前記第１のトランジスタのソース・ドレイン電極間を遮断し、オン状態である前記第２のトランジスタのチャネル電流が、オフ状態である前記第１のトランジスタの前記第１の出力端子に前記チャネル領域を介して流出することを前記空乏層により防止し、
前記基板の一辺側に前記入力端子を配置し、前記一辺側に対向する他辺側に前記２つの出力端子を配置し、前記入力端子側および前記２つの出力端子側でそれぞれ一端が束ねられた櫛歯の形状を有する前記ソース電極および前記ドレイン電極の前記櫛歯をかみ合わせて対向配置したことを特徴とするモノリシックマイクロ波集積回路装置。
【請求項３】
前記入力端子となる電極パッドに対して左右対称となるように前記２つのトランジスタを配置したことを特徴とする請求項１または請求項２のいずれかに記載のモノリシックマイクロ波集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に高周波スイッチング用途に用いられる半導体装置に関し、特にスイッチング用途のトランジスタを複数個収納したモノリシックマイクロ波集積回路に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、更にはフィルタ回路の切り替え回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い（例えば、特開平９−１８１６４２号）。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（ＦＥＴ）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
図４（Ａ）は、ＧａＡｓ電界効果トランジスタの断面図を示している。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、ＧａＡｓ表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００４】
図４（Ｂ）は、ＧａＡｓ電界効果トランジスタを用いたスイッチ回路の一例を示している。第１と第２のトランジスタ６、７のソース（又はドレイン）が共通の入力端子ＩＮに接続され、各トランジスタ６、７のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｒ１、Ｃｔｒ２に接続され、そして各トランジスタのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｒ１、Ｃｔｒ２に印加される信号は相捕信号であり、Ｈレベルの信号が印加されたトランジスタがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｒ１、２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００５】
図５は、斯かるスイッチ回路を集積化した半導体装置の例を示している。半絶縁性基板１１の表面に２つのチャネル領域２を設け、その表面にゲート電極３、ソース電極４、およびドレイン電極５を平行に配置してトランジスタセル８を構成し、ソース電極４とドレイン電極５とが交互に配置されるように多数本のトランジスタセル８を配置する。幾つかのトランジスタセル８が集合して、第１と第２のトランジスタ６、７が形成される。各ソース電極４とドレイン電極５は、共通ソース電極９、１０と共通ドレイン電極１１、１２に共通接続される。同様に、ゲート電極３は共通ゲート電極１３、１４に接続される。共通ソース電極９、１０は電極パッド１５に、共通ドレイン電極１１、１２はそれぞれ電極パッド１６、１７に、そして共通ゲート電極１３は抵抗素子Ｒ１を介してパッド１８に接続され、共通ゲート電極１４は抵抗素子Ｒ２を介してパッド１９に接続される。
【０００６】
【発明が解決しようとする課題】
上記のＧａＡｓＦＥＴは、トランジスタセル８を矩形状の領域に配置しており、これにパッド１９と抵抗素子Ｒ１を配置することから無駄な領域が多く、チップサイズが大きくなるという欠点があった。
【０００７】
また、第１と第２のトランジスタ６、７用のチャネル領域２を各々分離して配置していたので、同じくチップサイズが大きくなると言う欠点があった。
【０００８】
【課題を解決するための手段】
本発明は上述した欠点に鑑み成されたもので、半絶縁性の基板に形成した２つのトランジスタと、前記両トランジスタのソース電極又はドレイン電極のいずれか一方に共通で接続する入力端子と、前記両トランジスタのソース電極又はドレイン電極の他方とそれぞれ接続する２つの出力端子と、前記両トランジスタのゲート電極に、それぞれ抵抗を介して接続する２つの制御端子とを具備し、前記２つのトランジスタを共通のチャネル領域上に設け、一方のトランジスタがオフ状態の時に前記一方のトランジスタの前記ゲートの下部に発生する空乏層で前記一方のソース・ドレイン電極間を遮断し、オン状態である他方のトランジスタのチャネル電流が、オフ状態である前記一方のトランジスタの前記出力端子に前記チャネル領域を介して流出することを前記空乏層により防止し、前記基板の一辺側に前記入力端子を配置し、前記一辺側に対向する他辺側に前記２つの出力端子を配置し、櫛歯の形状を有する前記ソース電極および前記ドレイン電極をかみ合わせて対向配置したことを特徴とするものである。また、半絶縁性の基板表面に形成した一導電型のチャネル領域表面にショットキー接触するゲート電極と、前記ゲート電極の隣で前記チャネル領域の表面にオーミックコンタクトするソース電極およびドレイン電極と、前記ゲート電極、ソース電極およびドレイン電極を延在させてトランジスタセルを構成し、該トランジスタセルを複数本併設すると共に前記トランジスタセルを並列接続して構成した第１と第２のトランジスタと、前記第１および第２のトランジスタのソース電極またはドレイン電極に共通で接続する入力端子と、前記第１および第２のトランジスタのドレイン電極又はソース電極にそれぞれ接続する第１および第２の出力端子と、前記第１および第２のトランジスタのゲート電極に、それぞれ抵抗を介して接続する第１および第２の制御端子とを具備し、前記第１および第２のトランジスタを共通の前記チャネル領域に設け、前記第１のトランジスタがオフ状態の時に前記第１のトランジスタの前記ゲート電極の下部に発生する空乏層で前記第１のトランジスタのソース・ドレイン電極間を遮断し、オン状態である前記第２のトランジスタのチャネル電流が、オフ状態である前記第１のトランジスタの前記第1の出力端子に前記チャネル領域を介して流出することを前記空乏層により防止し、前記基板の一辺側に前記入力端子を配置し、前記一辺側に対向する他辺側に前記２つの出力端子を配置し、前記入力端子側および前記２つの出力端子側でそれぞれ一端が束ねられた櫛歯の形状を有する前記ソース電極および前記ドレイン電極の前記櫛歯をかみ合わせて対向配置したことを特徴とするものである。さらには、前記入力端子となる電極パッドに対して左右対称となるように前記２つのトランジスタを配置したことを特徴とするものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１０】
図１は、本発明の半導体装置を示す平面図である。半絶縁性基板３１の表面にゲート電極３２、ソース電極３３、およびドレイン電極３４を平行に配置してトランジスタセル３５を構成し、ソース電極３３とドレイン電極３４とが交互に配置されるように多数本のトランジスタセル３５を配置する。
【００１１】
各ソース電極３３とドレイン電極３４は、共通ソース電極３６、３７と共通ドレイン電極３８、３９に共通接続される。同様に、ゲート電極３２は共通ゲート電極４０、４１に接続される。共通ソース電極３６、３７と共通ドレイン電極３８、３９とは、互いが対向するように、櫛歯状の形状に形成される。また、共通ソース電極３６、３７と共通ドレイン電極３８、３９は、基板３１表面に拡張された部分を有し、後述する電極パッドの形成を許可する。そして、共通ソース電極３６、３７は電極パッド４２に、共通ドレイン電極３８、３９はそれぞれ電極パッド４３、４４に各々接続される。そして共通ゲート電極４０は、抵抗素子Ｒ１に接続され、抵抗素子Ｒ１は電極パッド４５に接続される。同じく共通ゲート電極４１は抵抗素子Ｒ２に接続され、抵抗素子Ｒ２は電極パッド４６に接続される。尚、電極パッド４２〜４６の下部には各共通電極と同じ電極材料が露出している。この構造は、基板表面の各電極の上部を図示せぬ絶縁膜で被覆し、該絶縁膜を部分的に開口して下部の電極材料を露出することにより得ることが出来る。
【００１２】
図１に表わしたトランジスタセル３５は、共通ドレイン電極３８が関与するトランジスタセル３５（図面左半分のセル）が集合して第１のトランジスタ６を構成し、共通ドレイン電極３９が関与するトランジスタセル３５（図面右半分のセル）が集合して第２のトランジスタ７を構成する。抵抗素子Ｒ１、Ｒ２は抵抗値として数ＫΩの値を持ち、基板３１表面に選択的に一定線幅で不純物を拡散した拡散領域で構成している。そして、図示した半導体装置と図４（Ｂ）に示した回路図とを対比させると、電極パッド４２が入力端子ＩＮ、電極パッド４３が出力端子ＯＵＴ１、電極パッド４４が出力端子ＯＵＴ２、電極パッド４５が第１の制御端子Ｃｔｒ１、電極パッド４６が制御端子Ｃｔｒ２となる。電極パッド４２は２つのトランジスタ６、７に共通接続されるために基板３１の中央付近でその端部に配置される。パッド４３〜４６は、基板３１の４隅に配置される。
【００１３】
図２は、基板３１上の各領域を説明するための平面図である。図面を簡素化するためにゲート電極３３他の表示を省いてある。基板３１のほぼ中央付近に配置した電極パッド４２の下方に、基板３１の第１領域５０が位置し、基板の隅に配置した電極パッド４３、４５の間、及び電極パッド４４、４６の間に第２領域５１が位置する。第２領域５１は、第１領域５０に対して電極パッド４３、４４の大きさの分だけ長さが減じられた大きさを持つ。つまり、第１領域５０の一方の端５０ａは電極パッド４２に隣接し、第１領域５０の他方の端５０ｂは基板３１の端部に隣接する。第２領域５１の一方の端５１ａは電極パッド４５に隣接し、他方の端５１ｂは電極パッド４３に隣接する。そしてもう一つの端５１ｃは基板３１の端部に隣接する。
【００１４】
第１の領域５０においては、トランジスタセル３５が第１の長さで略均等の長さで配置される。この場合のセルの長さとは、ゲート電極３３の下部にチャネルを構成する為のチャネル領域が存在する部分の長さのことを言う。前記セルの長さは５００〜８００μの長さを持つ。これに対して、第２領域５１では前記セルの長さが前記第１の長さよりも短い第２の長さを有し、その長さは２００〜４００μである。第１領域５０と第２領域５１との間の領域では、セル３５が前記第１と第２の長さの中間の長さで形成される。つまり、第１領域５０から第２領域に５１に向かうに従って、徐々に長さが短くなるように形成される。セル３５の本数については任意である。
【００１５】
抵抗素子Ｒ１は、第２領域５１と電極パッド４５との間の領域、及び電極パッド４２、４５の間の領域を利用して配置される。同じく抵抗素子Ｒ２は、第２領域５１と電極パッド４６との間の領域、及び電極パッド４２、４６の間の領域を利用して配置される（図１、図２参照）。この場合、前記拡散領域のパターンが蛇行しても良い。
【００１６】
図３は、トランジスタセル３５の断面構造を示す図である。半絶縁性のノンドープＧａＡｓ基板５１の表面に選択的にＮ型不純物をドープした領域を形成し、これをチャネル領域５２とする。ゲート電極３２はチャネル領域５２表面にショットキー接触し、ソース・ドレイン電極３３、３４はチャネル領域５２表面にオーミック接触する。チャネル領域５２の外側に配置されたゲート、ソース及びドレイン電極３２、３３、３４はＦＥＴ素子を構成しないので、トランジスタのチャネル長はチャネル領域５２の上に延在するゲート電極３２の長さに等しくなる。チャネル領域５１は、全てのトランジスタセル３５に対して、唯１つの、連続した、共通の領域を形成する（図１又は図２参照）。即ち、第１と第２のトランジスタ６、７はチャネル領域５２を共通の領域として構成する。また、チャネル領域５２のほぼ中央部にはソース電極の１つ３３ａが、第１と第２のトランジスタ６、７にとって共通の電極として構成され、トランジスタセル３５群はソース電極３３ａを中心軸とする左右対称のパターンで構成される。
【００１７】
各電極の並び方は図３にその特徴が最も現れている。即ち、ソース電極３３ａが中央に配置され、その隣にゲート電極３２が配置され、そしてドレイン電極３４が配置され、更にゲート電極３２、ソース電極３３というように、ソース電極３３とドレイン電極３４とが交互に配置される。全てのソース電極３３が共通接続されて入力端子ＩＮに接続され、図３の左側に配置されたゲート電極３２とドレイン電極３４が各々制御端子Ｃｔｒ１と出力端子ＯＵＴ１に、右側に配置されたゲート電極３２とドレイン電極３４が各々制御端子Ｃｔｒ２と出力端子ＯＵＴ２に接続される。
【００１８】
制御端子Ｃｔｒ１と制御端子Ｃｔｒ２とには、互いに相補型の制御信号が印加される。例えば制御端子Ｃｔｒ１に０Ｖ、制御端子Ｃｔｒ２に＋３Ｖの制御信号が印加された場合、チャネル領域５２はトランジスタ７のゲート電位の影響を受ける。即ちチャネル領域５２は、制御電位３Ｖから、ゲート電極３２が形成するショットキーバリアダイオードの順方向電位差（約０．３Ｖ）の分だけ低下した電位（２．７Ｖ）に固定される。その結果、第１のトランジスタ６のゲート電極３２下部には両者の電位差に従って空乏層５３が発生し、ソース・ドレイン間を遮断する。第２のトランジスタ７のゲート電極３２下部には空乏層が生じない。即ち第２のトランジスタ７がＯＮ状態となって入力端子ＩＮから出力端子ＯＵＴ２に信号を伝達し、第１のトランジスタ６はＯＦＦ状態になる。また、空乏層５３によって第２のトランジスタ７のチャネル電流５４が第１トランジスタに流れる事も阻止している。制御端子Ｃｔｒ１、Ｃｔｒ２に印加される制御信号の電位関係が逆になった場合には、第２トランジスタ７のゲート電極３２下部に空乏層が生成されて、上記の動作と同じ動作を可能にする。
【００１９】
この様に、本発明の半導体装置によれば、セル３５の長さを場所によって変更し、例えば電極パッド４３、４５の間の余白部分（第２領域５１）にも配置したことによって、セルの全体の長さ（チャネル長）を維持したままで半導体チップのチップサイズを縮小できるものである。
【００２０】
更に、第１と第２のトランジスタ６、７とでチャネル領域５２を分離せず、連続した領域で構成したことにより、各電極を連続的に近接して配置する事が出来る。これにより、更に半導体チップのチップサイズを縮小できる。尚、第１と第２のトランジスタ６、７のソース・ドレインをドレイン・ソースと読み替えても良いことは言うまでもない。
【００２１】
【発明の効果】
以上に説明したとおり、本発明によれば、チャネル領域５２を分離せず連続した領域で形成することにより、チップサイズを縮小した、第１と第２のトランジスタ６、７を集積化したモノリシックマイクロ波集積回路を提供できる利点を有する。
【図面の簡単な説明】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための断面図である。
【図４】従来例を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図５】従来例を説明するための平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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