(57)【特許請求の範囲】
【請求項１】
受信信号からＲＤＳ変調信号の周波数成分をバンドパスフィルタによって取り出した後、その取り出した周波数成分からベースバンド信号を復調し、更に、そのベースバンド信号からＲＤＳデータをＲＤＳデコーダによって復調する受信機であって、
前記ベースバンド信号の変化点を検出する手段と、
第１ウインドウを繰り返し設定する手段と、
前記第１ウインドウの設定範囲とは異なる時間領域において第２ウインドウを繰り返し設定する手段と、
前記ベースバンド信号の変化点が前記第１ウインドウの範囲において存在するか否かを検出する第１検出手段と、
前記ベースバンド信号の変化点が前記第２ウインドウの範囲において存在するか否かを検出する第２検出手段と、
前記ベースバンド信号の変化点の存在が前記第１検出手段にて所定回数以上連続して検出されたとき、又は前記ベースバンド信号の変化点の存在が前記第２検出手段にて前記所定回数以上連続して検出されたとき前記受信信号がＲＤＳ放送波の信号であると判定するＲＤＳ判別手段と、
を備えたことを特徴とする受信機。
【請求項２】
前記ＲＤＳ判別手段は、前記第１検出手段の検出結果を第１保持手段に保存し、その第１保持手段の保持内容から前記ベースバンド信号の変化点の存在が前記所定回数以上の連続か否かを判別し、前記第２検出手段の検出結果を第２保持手段に保存し、その第２保持手段の保存内容から前記ベースバンド信号の変化点の存在が前記所定回数以上の連続か否かを判定することを特徴とする請求項１記載の受信機。
【請求項３】
前記ＲＤＳ判別手段は、前記第１検出手段が前記第１ウインドウの範囲にて前記ベースバンド信号の変化点の複数の存在を検出したとき、又は前記第２検出手段が前記第２ウインドウの範囲にて前記ベースバンド信号の変化点の複数の存在を検出したときには前記第１及び第２保持手段各々の保存内容を無効とすることを特徴とする請求項２記載の受信機。
【請求項４】
前記第１ウインドウの範囲が設定される繰り返し間隔と前記第２ウインドウの範囲が設定される繰り返し間隔とはほぼ同一であって、前記第１ウインドウの範囲の中心と第２ウインドウの範囲の中心との位相差は略１８０度であることを特徴とする請求項１乃至３のうちいずれか一項に記載の受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＤＳ放送波（ＲＢＤＳ放送波を含む）を受信可能な受信機に関するものである。
【０００２】
【従来の技術】
放送局の放送の際にその番組内容に関連する情報等の放送関連情報をデータとして多重変調にて送信し、受信側にてこれを復調し、復調したデータに基づいて所望の番組内容を選択できるようにしてラジオ聴取者に対してそのサービスを提供できるようにしたラジオデータシステム（ＲＤＳ）がある。
【０００３】
このラジオデータシステムにおいては、ＦＭ変調波の周波数帯域外で１９ＫＨｚ  のステレオパイロット信号の３次高調波である５７ＫＨｚ  を副搬送波とし、この副搬送波をフィルタリングされかつバイフェーズ（Ｂｉｐｈａｓｅ）コード化された番組内容等の放送に関連する情報を示すデータ信号により振幅変調してラジオデータ信号とし、この振幅変調された副搬送波を主搬送波に周波数変調して放送するようになされている。
【０００４】
従来のＲＤＳ受信機においては、ＦＭ復調段の出力信号から帯域通過フィルタによってＲＤＳ変調信号、すなわちＤＳＢ信号のみが抽出され、それがＤＳＢ復調回路にて復調され、ＤＳＢ復調されたてＲＤＳ変調信号からクロックがクロック再生回路にて抽出される。また、ＤＳＢ復調されたＲＤＳ変調信号は２相ＰＳＫ復調回路にてＰＳＫ復調され、更に差動デコード回路を介してＲＤＳデータが得られる。
【０００５】
ＲＤＳ信号は２相ＰＳＫ信号からなり、その２相ＰＳＫ信号の変化点の周期性には２通りあり、１つはクロックの繰り返し周期を有するグループＡ、他は周期性のないグループＢである。
また、従来のＲＤＳ受信機においては、クロック再生回路のＰＬＬが抽出クロック周波数に対してある程度ロックした後に、グループＡの存在を検出したならばＲＤＳ放送波を受信したという判断がされている。グループＡは２相ＰＳＫ信号の変化点が所定の周期で連続していることが検出された場合に存在しているとされる。
【０００６】
【発明が解決しようとする課題】
しかしながら、かかる従来のＲＤＳ受信機においては、クロック再生回路のＰＬＬの周波数が抽出クロック周波数に対してある程度収束するまでは、グループＡの検出動作に移行しないので、放送波を受信してからそれがＲＤＳ放送波であることを確認するまでの時間が比較的長くなってしまうという問題点があった。
【０００７】
そこで、本発明の目的は、受信放送波がＲＤＳ放送波であることを比較的短時間で確認することができる受信機を提供することである。
【０００８】
【課題を解決するための手段】
本発明の受信機は、受信信号からＲＤＳ変調信号の周波数成分をバンドパスフィルタによって取り出した後、その取り出した周波数成分からベースバンド信号を復調し、更に、そのベースバンド信号からＲＤＳデータをＲＤＳデコーダによって復調する受信機であって、ベースバンド信号の変化点を検出する手段と、第１ウインドウを繰り返し設定する手段と、第１ウインドウの設定範囲とは異なる時間領域において第２ウインドウを繰り返し設定する手段と、ベースバンド信号の変化点が第１ウインドウの範囲において存在するか否かを検出する第１検出手段と、ベースバンド信号の変化点が第２ウインドウの範囲において存在するか否かを検出する第２検出手段と、ベースバンド信号の変化点の存在が第１検出手段にて所定回数以上連続して検出されたとき、又はベースバンド信号の変化点の存在が第２検出手段にて所定回数以上連続して検出されたとき受信信号がＲＤＳ放送波の信号であると判定するＲＤＳ判別手段と、を備えたことを特徴としている。
【０００９】
かかる本発明の受信機によれば、受信信号がＲＤＳ放送波の信号である場合には、ベースバンド信号のグループＡに対応する変化点は第１ウインドウの範囲又は第２ウインドウの範囲において１つ存在する故、第１ウインドウの範囲が生ずる毎にベースバンド信号の変化点の存在が検出されたことが所定回数以上連続したとき、又は第２ウインドウの範囲が生ずる毎にベースバンド信号の変化点の存在が所定回数以上連続したとき検出されたことが受信信号がＲＤＳ放送波の信号であると判定するので、クロック再生回路のＰＬＬの周波数が完全にロックする前から受信放送波がＲＤＳ放送波であることを確認する処理を行なうことができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図に基づいて詳細に説明する。
図１は本発明が適用されたＲＤＳ受信機の構成を示している。この受信機において、アンテナ１で受信されたＦＭ多重放送波はフロントエンド２で希望の局が選択され、中間周波数（ＩＦ）に変換された後、ＩＦアンプ３を介してＦＭ検波器４に供給される。フロントエンド２は、例えば、プログラマブル分周器を含むＰＬＬ回路を用いたＰＬＬシンセサイザー方式を採り、プログラマブル分周器の分周比が後述するコントローラ１４によって制御されることにより選局動作を行なう構成となっている。ＦＭ検波器４の検波出力はＭＰＸ（マルチプレクス）復調回路５に供給され、ステレオ放送の場合にはＬ（左），Ｒ（右）チャンネルのオーディオ信号に分離される。
【００１１】
また、ＦＭ検波器４の検波出力が５７ｋＨｚのＢＰＦ（バンドパスフィルタ）６を通過することにより、５７ｋＨｚ  のＤＳＢ信号、すなわちラジオデータ信号が抽出され、この抽出された信号は５７ｋＨｚ  のＰＬＬ回路７に供給される。ＰＬＬ回路７はＤＳＢ信号を復調し、ベースバンド信号ＢＢを出力すると共に、ＤＳＢ信号に同期のとれた１１４ｋＨｚの基準クロック信号ＣＬＯＣＫを発生する。このＢＰＦ６及びＰＬＬ回路７には水晶発振回路８から基準発振信号が供給される。
【００１２】
ＰＬＬ回路７のベースバンド信号は後段の図示しないデコーダに供給される。デコーダでは、ベースバンド信号が後述のＲＤＳクロックＰＬＬ回路９で生成されるクロックに同期してデコードされる。
ＰＬＬ回路７にはＲＤＳクロックＰＬＬ回路９が接続されている。ＲＤＳクロックＰＬＬ回路９は図２に示すように、ＶＣＯ１５、位相差検出回路１６及びＬＰＦ１７からなる。位相差検出回路１６はＶＣＯ１５から発生される第１クロック信号ＣＬＯＣＫ１とベースバンド信号ＢＢとの位相差を示す位相差信号を発生し、その位相差信号をＬＰＦ１７を介してＶＣＯ１５に発振制御信号として供給される。
【００１３】
ＶＣＯ１５は簡略的には図３に示すように、１００進カウンタ２１、リセットタイミング調整回路２２、Ｄフリップフロップ２３〜２８及びインバータ２９，３０から構成されている。１００進カウンタ２１は基準クロック信号ＣＬＯＣＫのパルス数を計数し、計数値が２３になると９０゜信号を発生し、４７になると１８０゜信号を発生し、７１になると２７０゜信号を発生し、９５になると２７０゜信号を発生する。リセットタイミング調整回路２２からリセット信号が供給されると、１００進カウンタ２１はリセットされる。リセットタイミング調整回路２２はＬＰＦ１７の出力信号、すなわち第１クロック信号ＣＬＯＣＫ１とベースバンド信号ＢＢとの位相差が小さくなるようにリセット信号を発生すると共にＤフリップフロップ２３の非反転Ｑ端子に応じてリセット信号を発生する。
【００１４】
１００進カウンタ２１の９０゜信号はＤフリップフロップ２７のＤ端子に供給され、２７０゜信号はＤフリップフロップ２６のＤ端子に供給され、１８０゜信号はＤフリップフロップ２４のＤ端子に供給され、０゜信号はＤフリップフロップ２３のＤ端子に供給される。Ｄフリップフロップ２３，２４，２６及び２７のＣＫ端子には基準クロック信号ＣＬＯＣＫがインバータ２９を介して供給される。Ｄフリップフロップ２４の非反転Ｑ端子はＤフリップフロップ２５のＣＫ端子に接続され、Ｄフリップフロップ２３の反転Ｑ端子はＤフリップフロップ２５のプリセット端子に接続されている。Ｄフリップフロップ２７の非反転Ｑ端子はＤフリップフロップ２８のＣＫ端子に接続され、Ｄフリップフロップ２６の反転Ｑ端子はＤフリップフロップ２８のプリセット端子に接続されている。Ｄフリップフロップ２５，２８のＤ端子はアースされてＬ（低）レベルとなっている。Ｄフリップフロップ２５の非反転Ｑ端子にはインバータ３０が接続され、インバータ３０から第１クロック信号ＣＬＯＣＫ１が出力され、Ｄフリップフロップ２８の非反転Ｑ端子から第２クロック信号ＣＬＯＣＫ２が出力されるように構成されている。
【００１５】
図４は上記のＤフリップフロップ２３〜２８の動作タイムチャートを示している。この動作タイムチャートに従って動作を説明すると、Ｄフリップフロップ２４では１８０゜信号が供給された後にＣＫ端子に基準クロック信号ＣＬＯＣＫの反転パルスが供給され、非反転Ｑ端子がＨ（高）レベルとなり、このＨレベルがＤフリップフロップ２５のＣＫ端子に供給されることによりＤフリップフロップ２５の非反転Ｑ端子はＬレベルとなる。Ｄフリップフロップ２３では０゜信号が供給された後にＣＫ端子に基準クロック信号ＣＬＯＣＫの反転パルスが供給され、反転Ｑ端子がＬレベルとなり、このＬレベルがＤフリップフロップ２５のプリセット端子に供給されることによりＤフリップフロップ２５の非反転Ｑ端子はＨレベルとなる。このＤフリップフロップ２５の非反転Ｑ端子のレベル変化をインバータ３０で反転した信号が第１クロック信号ＣＬＯＣＫ１である。
【００１６】
Ｄフリップフロップ２７では９０゜信号が供給された後にＣＫ端子に基準クロック信号ＣＬＯＣＫの反転パルスが供給され、非反転Ｑ端子がＨ（高）レベルとなり、このＨレベルがＤフリップフロップ２８のＣＫ端子に供給されることによりＤフリップフロップ２８の非反転Ｑ端子はＨレベルとなる。Ｄフリップフロップ２６では２７０゜信号が供給された後にＣＫ端子に基準クロック信号ＣＬＯＣＫの反転パルスが供給され、反転Ｑ端子がＬレベルとなり、このＬレベルがＤフリップフロップ２８のプリセット端子に供給されることによりＤフリップフロップ２８の非反転Ｑ端子はＬレベルとなる。このＤフリップフロップ２８の非反転Ｑ端子のレベル変化が第２クロック信号ＣＬＯＣＫ２である。
【００１７】
図５はＤＳＢ信号、ベースバンド信号ＢＢ、第１クロック信号ＣＬＯＣＫ１及び第２クロック信号ＣＬＯＣＫ２の波形を各々示しており、ＲＤＳクロックＰＬＬ回路９がロック状態に向かうに従ってベースバンド信号ＢＢと第１クロック信号ＣＬＯＣＫ１との位相差が小さくなり、ロックすると、Ｄフリップフロップ２３の非反転Ｑ端子の出力信号によって１００進カウンタ２１がリセットされることになる。
【００１８】
ＲＤＳクロックＰＬＬ回路９の第２クロック信号ＣＬＯＣＫ２はインバータ１１によって位相反転されて反転クロック信号ＩＮＶＣＬＯＣＫ２としてＲＤＳ検出回路１０に供給される。また、ＲＤＳクロックＰＬＬ回路９はベースバンド信号ＢＢの変化点を抽出してＢＢエッジパルスＢＢｅｄｇｅとしてＲＤＳ検出回路１０に供給する。ＲＤＳクロックＰＬＬ回路９のＢＢエッジパルス生成回路は、図６に示すように、Ｄフリップフロップ３１，３２及びＥＸ−ＯＲ回路３３からなる。図７に示すように、ベースバンド信号ＢＢの立ち上がりに応じて基準クロック信号ＣＬＯＣＫに同期してＤフリップフロップ３１の非反転Ｑ端子はＨレベルとなり、立ち下がりに応じてＤフリップフロップ３１の非反転Ｑ端子はＬレベルとなる。かかるＤフリップフロップ３１の動作に基準クロック信号ＣＬＯＣＫの１クロックだけ後にＤフリップフロップ３２の非反転Ｑ端子はＨレベルとなり、立ち下がりに応じてＤフリップフロップ３２の非反転Ｑ端子はＬレベルとなる。Ｄフリップフロップ３１，３２の各非反転Ｑ端子のレベルに応じてＥＸ−ＯＲ回路３３は図７に示したようにＢＢエッジパルスＢＢｅｄｇｅを生成する。
【００１９】
ＲＤＳ検出回路１０はグループＡを検出するために後述する２つの検出系を有している。第１検出系では反転クロック信号ＩＮＶＣＬＯＣＫ２とベースバンド信号ＢＢとに基づき第１クロック信号ＣＬＯＣＫ１の０度に対して−９０度（２７０度）から９０度までを検査し、第２検出系では第２クロック信号ＣＬＯＣＫ２とＢＢエッジパルスＢＢｅｄｇｅとに基づき第１クロック信号ＣＬＯＣＫ１の０度に対して９０度から２７０度までを検査することにより、グループＡを第１及び第２検出系のいずれか一方で検出することが行なわれる。
【００２０】
図８はＲＤＳ検出回路１０の内部構成を示している。このＲＤＳ検出回路１０において、エッジカウンタ４１及びＲＤＳ判定回路４２が第１検出系であり、エッジカウンタ４３及びＲＤＳ判定回路４４が第２検出系である。
第１検出系のエッジカウンタ４１は反転クロック信号ＩＮＶＣＬＯＣＫ２とＢＢエッジパルスＢＢｅｄｇｅとに基づいて第１クロック信号ＣＬＯＣＫ１の０度に対して−９０度（２７０度）から９０度までの範囲に第１ウインドウを設けてその範囲でのＢＢエッジパルスＢＢｅｄｇｅが存在するか否かを判定し、その存在時には第１ＢＢエッジ存在検出信号を発生する。また、エッジカウンタ４１は第１クロック信号ＣＬＯＣＫ１の０度に対して−９０度（２７０度）から９０度の範囲におけるノイズの存在を検出してリセット信号を発生する。ＲＤＳ判定回路４２はエッジカウンタ４１から第１ＢＢエッジ存在検出信号の発生回数を計数し、第１ＢＢエッジ存在検出信号が４回以上連続して出力されたときＲＤＳ検出信号を発生する。
【００２１】
同様に、第２検出系のエッジカウンタ４３は第２クロック信号ＣＬＯＣＫ２とＢＢエッジパルスＢＢｅｄｇｅとに基づいて第１クロック信号ＣＬＯＣＫ１の０度に対して９０度から２７０度までの範囲に第２ウインドウを設けてその範囲でのＢＢエッジパルスＢＢｅｄｇｅが存在するか否かを判定し、その存在時には第２ＢＢエッジ存在検出信号を発生する。また、エッジカウンタ４３は第１クロック信号ＣＬＯＣＫ１の０度に対して９０度から２７０度までの範囲におけるノイズの存在を検出してリセット信号を発生する。ＲＤＳ判定回路４４はエッジカウンタ４３から第２ＢＢエッジ存在検出信号の発生回数を計数し、第２ＢＢエッジ存在検出信号が４回以上連続して出力されたときＲＤＳ検出信号を発生する。
【００２２】
ＲＤＳ判定回路４２，４４各々はエッジカウンタ４１又は４３からのリセット信号に応じてリセットされ、その計数値を０とする。
エッジカウンタ４１，４３各々は図９に示すように、ＡＮＤ回路５１及びＤフリップフロップ５２〜５４からなる。ＡＮＤ回路５１には第２クロック信号ＣＬＯＣＫ２（又は反転クロック信号ＩＮＶＣＬＯＣＫ２）とＢＢエッジパルスＢＢｅｄｇｅとが供給され、ＡＮＤ回路５１の出力はＤフリップフロップ５２，５３のＣＫ端子に供給される。Ｄフリップフロップ５２のＤ端子にはＨレベルに相当する電圧Ｖｃｃが印加され、Ｄフリップフロップ５２の非反転Ｑ端子から出力されるＨレベルの信号がＢＢエッジ存在検出信号である。
【００２３】
Ｄフリップフロップ５３の反転Ｑ端子とＤ端子とは互いに接続されており、Ｄ端子は初期状態ではＬレベルになっている。Ｄフリップフロップ５３の非反転Ｑ端子は、Ｄフリップフロップ５４のＣＫ端子に接続され、初期状態ではＨレベルとなっている。Ｄフリップフロップ５４のＤ端子には電圧Ｖｃｃが印加され、Ｄフリップフロップ５４の非反転Ｑ端子から出力される信号がリセット信号である。
【００２４】
ＲＤＳ判定回路４２，４４各々は図１０に示すように、シフトレジスタ５６、ＡＮＤ回路５７及びインバータ５８からなる。シフトレジスタ５６は４ビットのシフトレジスタであり、ビット毎の出力端子Ａ〜Ｄを有し、第２クロック信号ＣＬＯＣＫ２（又は反転クロック信号ＩＮＶＣＬＯＣＫ２）の立ち上がりでエッジカウンタ４１（４３）からのＢＢエッジ存在検出信号のレベルを取り込んで出力端子Ａに保持出力し、同時にそれまでの出力端子Ａ，Ｂ，Ｃの保持出力が出力端子Ｂ，Ｃ，Ｄにシフトする。また、リセット信号がエッジカウンタ４１（４３）から出力されると、出力端子Ａ〜Ｄの保持出力は全てＬレベルにリセットされる。
【００２５】
シフトレジスタ５６の出力端子Ａ〜ＤにはＡＮＤ回路５７が接続されている。ＡＮＤ回路５７はその出力端子Ａ〜Ｄのレベルの論理積をとるので、出力端子Ａ〜Ｄの全てがＢＢエッジパルスの存在を示すＨレベルであるならば、Ｈレベルを出力し、このＨレベルがインバータ５８によってＬレベルに反転され、それがＲＤＳ放送波の受信を示すＲＤＳ検出信号として出力される。
【００２６】
かかるＲＤＳ受信機においては、ベースバンド信号ＢＢに図５に示したように、等間隔で０゜及び１８０゜と仮に定めると、この周期は１／１．１８７５ｋＨｚである。ベースバンド信号ＢＢの０゜の位置ではその信号波形は必ず立ち下がるか或いは立ち上がっている。１８０゜の位置では信号波形は立ち下がるか或いは立ち上がることもあるが、変化しないこともある。この１８０゜の位置のうちの変化の無い位置がグループＢのＲＤＳデータのＬレベルに相当し、立ち下がるか或いは立ち上がる位置がＲＤＳデータのＨレベルに相当する。ベースバンド信号ＢＢの０゜の位置がグループＡのベースバンドクロックである。
【００２７】
ＲＤＳクロックＰＬＬ回路９においては、上記したようにベースバンド信号ＢＢの０゜の位置において第１クロック信号ＣＬＯＣＫ１が立ち下がって各々の０゜の位置が同一位置とるように、すなわち同一位相となるように動作する。
図１１はベースバンド信号ＢＢと第１クロック信号ＣＬＯＣＫ１とが同一位相となったときのベースバンド信号ＢＢ、ＢＢエッジパルスＢＢｅｄｇｅ、第１クロック信号ＣＬＯＣＫ１及び第２クロック信号ＣＬＯＣＫ２の関係をその波形によって各々示している。第２クロック信号ＣＬＯＣＫ２は第１クロック信号ＣＬＯＣＫ１に対して９０゜遅れた信号となっている。
【００２８】
第２クロック信号ＣＬＯＣＫ２は第１クロック信号ＣＬＯＣＫ１の１８０゜±９０゜においてＨレベルとなる。反転クロック信号ＩＮＶＣＬＯＣＫ２は第１クロック信号ＣＬＯＣＫ１の０゜±９０゜においてＨレベルとなる。よって、反転クロック信号ＩＮＶＣＬＯＣＫ２のＨレベルの範囲でＢＢエッジパルスＢＢｅｄｇｅが存在すれば、第１検出系のエッジカウンタ４１から第１ＢＢエッジ存在検出信号が発生される。反転クロック信号ＩＮＶＣＬＯＣＫ２がＨレベルになる毎に連続して第１ＢＢエッジ存在検出信号が発生され、それが４回以上連続するとＲＤＳ判定回路４２のシフトレジスタ５６の出力端子Ａ〜Ｄの全てがＢＢエッジパルスの存在を示すＨレベルとなるので、インバータ５８からはＲＤＳ放送波の受信を示すＲＤＳ検出信号が出力される。
【００２９】
また、第２クロック信号ＣＬＯＣＫ２のＨレベルの範囲でＢＢエッジパルスＢＢｅｄｇｅが存在すれば、第２検出系のエッジカウンタ４３から第２ＢＢエッジ存在検出信号が発生される。第２クロック信号ＣＬＯＣＫ２がＨレベルになる毎に連続して第２ＢＢエッジ存在検出信号が発生され、それが４回以上連続するとＲＤＳ判定回路４４からＲＤＳ検出信号が発生される。
【００３０】
このように第１検出系と第２検出系とでＢＢエッジパルスＢＢｅｄｇｅの存在を個別に検出しているのは、ベースバンド信号ＢＢと第１クロック信号ＣＬＯＣＫ１との位相が一致するまでは、第１クロック信号ＣＬＯＣＫ１の０゜±９０゜の第１ウインドウの範囲と第１クロック信号ＣＬＯＣＫ１の１８０゜±９０゜の第２ウインドウの範囲とのいずれにおいて、グループＡのベースバンドクロックが存在するのか一義的に確定することができないからである。しかしながら、いずれかの範囲においてＢＢエッジパルスＢＢｅｄｇｅの存在が４回以上連続するならば、それはグループＡのベースバンドクロックであると断定することができるのである。
【００３１】
第１クロック信号ＣＬＯＣＫ１の０゜±９０゜の第１ウインドウの範囲又は第１クロック信号ＣＬＯＣＫ１の１８０゜±９０゜の第２ウインドウの範囲においてＢＢエッジパルスＢＢｅｄｇｅが２回以上存在することはないので、そのような場合にはエッジカウンタ４１又は４３はリセット信号を発生し、そのリセット信号はＲＤＳ判定回路４２，４４のシフトレジスタ５６の保持内容が全て消去され、その出力端子Ａ〜Ｄの全てがＬレベルとなる。これにより、ＲＤＳ放送波を受信したという判断を間違いのない確実なものとすることができる。
【００３２】
なお、上記した実施例においては、ＲＤＳ放送波を受信するＲＤＳ受信機について説明したが、ＲＢＤＳ放送波を受信する受信機にも本発明を適用することができる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、受信信号がＲＤＳ放送波の信号である場合には、ベースバンド信号のグループＡに対応する変化点は第１ウインドウの範囲又は第２ウインドウの範囲において１つ存在する故、第１ウインドウの範囲が生ずる毎にベースバンド信号の変化点の存在が検出されたことが所定回数以上連続したとき、又は第２ウインドウの範囲が生ずる毎にベースバンド信号の変化点の存在が検出されたことが所定回数以上連続したとき受信信号がＲＤＳ放送波の信号であると判定するので、クロック再生回路のＰＬＬの周波数が完全にロックする前から受信放送波がＲＤＳ放送波であることを確認する処理を行なうことができる。
【図面の簡単な説明】
【図１】本発明によるＲＤＳ受信機を示すブロック図である。
【図２】ＲＤＳクロックＰＬＬ回路の構成を示すブロック図である。
【図３】ＶＣＯの概略的構成を示すブロック図である。
【図４】図３のＶＣＯの各フリップフロップの動作を示すタイムチャートである。
【図５】ＤＳＢ信号、ベースバンド信号、第１クロック信号及び第２クロック信号の関係を各々示す波形図である。
【図６】ＢＢエッジパルス生成回路を示すブロック図である。
【図７】図６のＢＢエッジパルス生成回路の動作を示すタイムチャートである。
【図８】ＲＤＳ検出回路の構成を示すブロック図である。
【図９】エッジカウンタの構成を示すブロック図である。
【図１０】ＲＤＳ判定回路の構成を示すブロック図である。
【図１１】ベースバンド信号、ＢＢエッジパルス、第１クロック信号及び第２クロック信号の関係を各々示す波形図である。
【符号の説明】
２  フロントエンド
４  ＦＭ検波器
５  マルチプレクス復調回路
７  ＰＬＬ回路
９  ＲＤＳクロックＰＬＬ回路
１０  ＲＤＳ検出回路
１５  ＶＣＯ
１６  位相差検出回路
２１  １００進カウンタ
【図１】
0003622887.tif 000002
【図２】
0003622887.tif 000003
【図３】
0003622887.tif 000004
【図４】
0003622887.tif 000005
【図５】
0003622887.tif 000006
【図６】
0003622887.tif 000007
【図７】
0003622887.tif 000008
【図８】
0003622887.tif 000009
【図９】
0003622887.tif 000010
【図１０】
0003622887.tif 000011
【図１１】
0003622887.tif 000012