(57)【特許請求の範囲】
【請求項１】
信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、
該第１の位相調整回路から位相の調整された信号を受け取り、所定の位相量遅延させることで遅延信号を生成する位相遅延回路と、
該位相の調整された信号と該遅延信号との間でエッジの位相を比較して、該エッジの位相が所定の位相関係を満たすように該第１の位相調整回路を制御する位相比較回路
を含むことを特徴とする回路。
【請求項２】
前記信号はクロック信号であり、前記位相遅延回路は前記所定の位相量として略１８０度の遅延を提供し、前記位相比較回路は位相の調整されたクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが略同一となるよう前記第１の位相調整回路を制御することを特徴とする請求項１記載の回路。
【請求項３】
前記第１の位相調整回路は、前記立ち上がりエッジと前記立ち下がりエッジの遷移時間を調整することによって位相を調整することを特徴とする請求項１記載の回路。
【請求項４】
前記信号とは別の信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第２の位相調整回路を更に含み、前記位相比較回路は前記第１の位相調整回路に対する制御と同一の制御を該第２の位相調整回路に施すことを特徴とする請求項１記載の回路。
【請求項５】
前記第１の位相調整回路に入力される前記信号はクロック信号であり、前記位相遅延回路は前記所定の位相量として略１８０度の遅延を提供し、前記位相比較回路は位相の調整されたクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが略同一となるよう該第１の位相調整回路を制御することを特徴とする請求項４記載の回路。
【請求項６】
前記位相比較回路は、
前記位相の調整されたクロック信号の立ち上がりエッジに対応するタイミングと遅延クロック信号の立ち下がりエッジに対応するタイミングとの前後関係を判定する第１の比較回路と、
該位相の調整されたクロック信号の立ち下がりエッジに対応するタイミングと該遅延クロック信号の立ち上がりエッジに対応するタイミングとの前後関係を判定する第２の比較回路と、
該第１の比較回路の判定結果と該第２の比較回路の判定結果とが該遅延クロック信号の遅延量の過不足に関して同一である場合に前記位相遅延回路を制御して該遅延量を調整する第１の制御回路と、
該第１の比較回路の判定結果と該第２の比較回路の判定結果とが該遅延クロック信号の遅延量の過不足に関して逆である場合に前記第１の位相調整回路を制御して該クロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第２の制御回路
を含むことを特徴とする請求項２記載の回路。
【請求項７】
少なくとも一つの分周器を更に含み、前記第１の比較回路及び前記第２の比較回路は分周された後の信号を用いて前記前後関係を判定することを特徴とする請求項６記載の回路。
【請求項８】
前記第１の位相調整回路は、
前記クロック信号を入力として立ち上がりエッジの位相を変化させると共に立ち下がりエッジの位相を変化させるエッジ調整回路と、
該エッジ調整回路の位相変化量を決定するパラメータを保持し、前記前後関係に基づいて該パラメータを逐次更新する位相変化量保持回路
を含むことを特徴とする請求項７記載の回路。
【請求項９】
前記位相変化量保持回路はシフトレジスタであることを特徴とする請求項８記載の回路。
【請求項１０】
前記エッジ調整回路は、前記クロック信号の立ち上がりエッジに対応して出力を第１の遷移時間で変化させると共に該クロック信号の立ち下がりエッジに対応して出力を第２の遷移時間で変化させ、該第１の遷移時間と該第２の遷移時間とを調整可能であることを特徴とする請求項８記載の回路。
【請求項１１】
前記エッジ調整回路は、出力信号を駆動する駆動力を変化させることによって、前記第１の遷移時間及び前記第２の遷移時間を変化させることを特徴とする請求項１０記載の回路。
【請求項１２】
前記エッジ調整回路は、
少なくとも一つのＰＭＯＳトランジスタと少なくとも一つのＮＭＯＳトランジスタを含むインバータと、
該少なくとも一つのＰＭＯＳトランジスタと電源電圧との間に挿入される複数の第１のトランジスタと、
該少なくとも一つのＮＭＯＳトランジスタとグランド電圧との間に挿入される複数の第２のトランジスタ
を含み、該第１のトランジスタのうちで導通させるトランジスタ数と該第２のトランジスタのうちで導通させるトランジスタ数を変化させることで、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させることを特徴とする請求項１１記載の回路。
【請求項１３】
外部から入力されるクロック信号を受け取る第１の入力バッファと、
該第１の入力バッファから供給される該クロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、
該第１の位相調整回路から位相の調整されたクロック信号を受け取り、所定の位相量遅延させることで遅延クロック信号を生成する位相遅延回路と、
該位相の調整されたクロック信号と該遅延クロック信号との間でエッジの位相を比較して、該エッジの位相が所定の位相関係を満たすように該第１の位相調整回路を制御する位相比較回路
を含むことを特徴とする半導体装置。
【請求項１４】
前記位相遅延回路は、前記所定の位相量として略１８０度の遅延を提供し、前記位相比較回路は、前記位相の調整されたクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが略同一となるよう前記第１の位相調整回路を制御することを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記クロック信号とは別に外部から入力される信号を受け取る第２の入力バッファと、
該第２の入力バッファから供給される該信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第２の位相調整回路
を更に含み、前記位相比較回路は前記第１の位相調整回路に対する制御と同一の制御を該第２の位相調整回路に施すことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
内部から供給されるクロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、
該第１の位相調整回路から位相の調整されたクロック信号を受け取り、所定の位相量遅延させることで遅延クロック信号を生成する位相遅延回路と、
該位相の調整されたクロック信号と該遅延クロック信号との間でエッジの位相を比較して、該エッジの位相が所定の位相関係を満たすように該第１の位相調整回路を制御する位相比較回路と、
該クロック信号とは別に内部から供給される信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第２の位相調整回路と、
該第２の位相調整回路で位相の調整された該信号を外部に出力する出力バッファ
を含み、前記位相比較回路は前記第１の位相調整回路に対する制御と同一の制御を該第２の位相調整回路に施すことを特徴とする半導体装置。
【請求項１７】
前記位相遅延回路は、前記所定の位相量として略１８０度の遅延を提供し、前記位相比較回路は、前記位相の調整されたクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが略同一となるよう前記第１の位相調整回路を制御することを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記第１の位相調整回路と前記位相比較回路との間に設けられた出力バッファと入力バッファを更に含むことを特徴とする請求項１６記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般にインターフェース回路に関し、詳しくは半導体装置の入出力インターフェース回路に関する。
【０００２】
【従来の技術】
半導体装置に於ては、高い周波数の信号を用いてデータを入出力することで、高速な動作を実現することが望まれる。しかしながら、より高速な動作を目指してデータ入出力信号の周波数をより高くしようすると、信号周波数を律速する要因が顕在化してくるために、これらの要因を排除していく必要がある。
【０００３】
【発明が解決しようとする課題】
データ入出力信号の周波数を律速する大きな要因として、信号のスキュー即ち信号のタイミングのずれが挙げられる。例えば同期用の入力クロック信号にスキューが存在すると、クロック信号のタイミングを用いて他の信号を取り込む際に、タイミングのずれにより誤った信号の取り込みが行われる可能性がある。この可能性は信号周波数が高くなるほど大きくなるので、信号にスキューが存在する場合には、信号の周波数を高くして動作速度を上げることが困難になる。
【０００４】
スキューには幾つかの種類があるが、従来有効な対策が取られていなかったタイプのスキューとして、信号の立ち上がりと立ち下がりのスキューが挙げられる。これは信号の立ち上がりのタイミング及び立ち下がりのタイミングが、所望のタイミングからずれることを意味する。
図２１（Ａ）及び図２１（Ｂ）は、クロック信号に於ける立ち上がり／立ち下がりスキューを説明する図である。図２１（Ａ）は、立ち上がり／立ち下がりスキューが存在しない場合を示し、図２１（Ｂ）は、立ち上がり／立ち下がりスキューが存在する場合を示す。図２１（Ａ）及び図２１（Ｂ）に於て、受信用入力バッファが比較に用いる参照基準電圧Ｖｒｅｆを、クロック信号と共に示す。またクロック信号と参照基準電圧Ｖｒｅｆとの比較によって、クロック信号がＨＩＧＨレベルとして認識される期間をＴｈｉｇｈ、ＬＯＷレベルとして認識される期間をＴｌｏｗとして示す。
【０００５】
図２１（Ｂ）は、クロック信号にスキューが存在し、立ち上がりの遷移時間が短時間（立ち上がりが急峻）であり、立ち下がりの遷移時間が長時間（立ち下がりが緩慢）な場合を示す。この場合、期間Ｔｈｉｇｈ及び期間Ｔｌｏｗの各々が、図２１（Ａ）に示す期間とはずれてしまうことになる。これは各期間の長さが正常な長さからずれると共に、立ち上がり／立ち下がりのタイミングが正常なタイミングからずれることを意味する。
【０００６】
同期用クロック信号に於て立ち上がり／立ち下がりのタイミングがずれると、他の信号を取り込む際に誤って信号を読み込んでしまう可能性がある。またデータ信号等の信号に立ち上がり／立ち下がりスキューが存在すると、データが有効であると見做せる有効期間が、期間Ｔｈｉｇｈ及びＴｌｏｗの短いほうの時間内に制限されてしまう。これらの理由から、立ち上がり／立ち下がりスキューが存在する場合には、入出力信号の周波数を高くして動作速度を上げることが困難になる。
【０００７】
このような立ち上がり／立ち下がりスキューには、幾つかの原因がある。まず出力側の信号出力回路に於て、回路特性の違いから立ち上がり／立ち下がりの遷移時間が互いに異なるために、信号出力の時点で既に立ち上がり／立ち下がりスキューが含まれる。また入力側の入力バッファに於て、信号入力と比較する参照基準電圧Ｖｒｅｆが何等かの要因で変動すると、期間Ｔｈｉｇｈ及び期間Ｔｌｏｗが変化することになる。更には、入力バッファに於て回路特性の違いにより立ち上がり／立ち下がりの遷移時間が互いに異なることも、立ち上がり／立ち下がりスキューの原因となる。
【０００８】
これらの立ち上がり／立ち下がりスキューの要因は、一般に、各信号に対して同一の影響をもたらすと考えられる。これは各信号には、一般に同一設計の出力バッファ及び入力バッファが用いられ、また参照基準電圧Ｖｒｅｆは共通に使用されるからである。従って立ち上がり／立ち下がりスキューは、各信号に共通のスキューであると言える。
【０００９】
従来は、使用される信号周波数がそれ程高くなかったこともあり、立ち上がり／立ち下がりスキューに対する対策としては、立ち上がり／立ち下がりスキューが小さくなるように回路を設計する程度であった。しかしそのような対策では不十分であり、特に信号周波数を高くして更なる高速動作を実現するためには、立ち上がり／立ち下がりスキューを低減することが必要である。
【００１０】
従って本発明は、立ち上がり／立ち下がりスキューを低減する回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１の発明の回路は、クロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、該第１の位相調整回路から位相の調整されたクロック信号を受け取り、所定の位相量遅延させることで遅延クロック信号を生成する位相遅延回路と、該位相の調整されたクロック信号と該遅延クロック信号との間でエッジの位相を比較して、該エッジの位相が所定の位相関係を満たすように該第１の位相調整回路を制御する位相比較回路を含むことを特徴とする。
【００１２】
請求項２の発明に於ては、請求項１記載の回路に於て、前記位相遅延回路は、前記所定の位相量として略１８０度の遅延を提供し、前記位相比較回路は、前記位相の調整されたクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが略同一となるよう前記第１の位相調整回路を制御することを特徴とする。
【００１３】
請求項３の発明に於ては、請求項１記載の回路に於て、前記第１の位相調整回路は、前記立ち上がりエッジと前記立ち下がりエッジの遷移時間を調整することによって位相を調整することを特徴とする。
請求項４の発明に於ては、請求項１記載の回路に於て、第２の信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第２の位相調整回路を更に含み、前記位相比較回路は前記第１の位相調整回路に対する制御と同一の制御を該第２の位相調整回路に施すことを特徴とする。
【００１４】
請求項５の発明に於ては、請求項４記載の回路に於て、前記位相遅延回路は、前記所定の位相量として略１８０度の遅延を提供し、前記位相比較回路は、前記位相の調整されたクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが略同一となるよう前記第１の位相調整回路を制御することを特徴とする。
【００１５】
請求項６の発明に於ては、請求項２記載の回路に於て、前記位相比較回路は、前記位相の調整されたクロック信号の立ち上がりエッジに対応するタイミングと前記遅延クロック信号の立ち下がりエッジに対応するタイミングとの前後関係を判定する第１の比較回路と、該位相の調整されたクロック信号の立ち下がりエッジに対応するタイミングと該遅延クロック信号の立ち上がりエッジに対応するタイミングとの前後関係を判定する第２の比較回路と、該第１の比較回路の判定結果と該第２の比較回路の判定結果とが該遅延クロック信号の遅延量の過不足に関して同一である場合に前記位相遅延回路を制御して該遅延量を調整する第１の制御回路と、該第１の比較回路の判定結果と該第２の比較回路の判定結果とが該遅延クロック信号の遅延量の過不足に関して逆である場合に前記第１の位相調整回路を制御して該クロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第２の制御回路を含むことを特徴とする。
【００１６】
請求項７の発明に於ては、請求項６記載の回路に於て、少なくとも一つの分周器を更に含み、前記第１の比較回路及び前記第２の比較回路は分周された後の信号を用いて前記前後関係を判定することを特徴とする。
請求項８の発明に於ては、請求項７記載の回路に於て、前記第１の位相調整回路は、前記クロック信号を入力として立ち上がりエッジの位相を変化させると共に立ち下がりエッジの位相を変化させるエッジ調整回路と、該エッジ調整回路の位相変化量を決定するパラメータを保持し、前記前後関係に基づいて該パラメータを逐次更新する位相変化量保持回路を含むことを特徴とする。
【００１７】
請求項９の発明に於ては、請求項８記載の回路に於て、前記位相変化量保持回路はシフトレジスタであることを特徴とする。
請求項１０の発明に於ては、請求項８記載の回路に於て、前記エッジ調整回路は、前記クロック信号の立ち上がりエッジに対応して出力を第１の遷移時間で変化させると共に該クロック信号の立ち下がりエッジに対応して出力を第２の遷移時間で変化させ、該第１の遷移時間と該第２の遷移時間とを調整可能であることを特徴とする。
【００１８】
請求項１１の発明に於ては、請求項１０記載の回路に於て、前記エッジ調整回路は、出力信号を駆動する駆動力を変化させることによって、前記第１の遷移時間及び前記第２の遷移時間を変化させることを特徴とする。
請求項１２の発明に於ては、請求項１１記載の回路に於て、前記エッジ調整回路は、少なくとも一つのＰＭＯＳトランジスタと少なくとも一つのＮＭＯＳトランジスタを含むインバータと、該少なくとも一つのＰＭＯＳトランジスタと電源電圧との間に挿入される複数の第１のトランジスタと、該少なくとも一つのＮＭＯＳトランジスタとグランド電圧との間に挿入される複数の第２のトランジスタを含み、該第１のトランジスタのうちで導通させるトランジスタ数と該第２のトランジスタのうちで導通させるトランジスタ数を変化させることで、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させることを特徴とする。
【００１９】
請求項１３の発明に於ては、半導体装置は、外部から入力されるクロック信号を受け取る第１の入力バッファと、該第１の入力バッファから供給される該クロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、該第１の位相調整回路から位相の調整されたクロック信号を受け取り、所定の位相量遅延させることで遅延クロック信号を生成する位相遅延回路と、該位相の調整されたクロック信号と該遅延クロック信号との間でエッジの位相を比較して、該エッジの位相が所定の位相関係を満たすように該第１の位相調整回路を制御する位相比較回路を含むことを特徴とする。
【００２０】
請求項１４の発明に於ては、請求項１３記載の半導体装置に於て、前記位相遅延回路は、前記所定の位相量として略１８０度の遅延を提供し、前記位相比較回路は、前記位相の調整されたクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが略同一となるよう前記第１の位相調整回路を制御することを特徴とする。
【００２１】
請求項１５の発明に於ては、請求項１４記載の半導体装置に於て、前記クロック信号とは別に外部から入力される信号を受け取る第２の入力バッファと、該第２の入力バッファから供給される該信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第２の位相調整回路を更に含み、前記位相比較回路は前記第１の位相調整回路に対する制御と同一の制御を該第２の位相調整回路に施すことを特徴とする。
【００２２】
請求項１６の発明に於ては、半導体装置は、内部から供給されるクロック信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、該第１の位相調整回路から位相の調整されたクロック信号を受け取り、所定の位相量遅延させることで遅延クロック信号を生成する位相遅延回路と、該位相の調整されたクロック信号と該遅延クロック信号との間でエッジの位相を比較して、該エッジの位相が所定の位相関係を満たすように該第１の位相調整回路を制御する位相比較回路と、該クロック信号とは別に内部から供給される信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第２の位相調整回路と、該第２の位相調整回路で位相の調整された該信号を外部に出力する出力バッファを含み、前記位相比較回路は前記第１の位相調整回路に対する制御と同一の制御を該第２の位相調整回路に施すことを特徴とする。
【００２３】
請求項１７の発明に於ては、請求項１６記載の半導体装置に於て、前記位相遅延回路は、前記所定の位相量として略１８０度の遅延を提供し、前記位相比較回路は、前記位相の調整されたクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが略同一となるよう前記第１の位相調整回路を制御することを特徴とする。
【００２４】
請求項１８の発明に於ては、請求項１６記載の半導体装置に於て、前記第１の位相調整回路と前記位相比較回路との間に設けられた出力バッファと入力バッファを更に含むことを特徴とする。
請求項１乃至１２の発明に於ては、クロック信号を所定量遅延させた遅延クロック信号とクロック信号とを比較することで、クロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが同一になるように、クロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整し、クロック信号の立ち上がり／立ち下がりスキューを低減することが出来る。またクロック信号に適用する位相調整と同一の位相調整を他の信号に適用することで、他の信号に於ける立ち上がり／立ち下がりスキューを低減することが出来る。立ち上がりエッジ及び立ち下がりエッジの位相調整は、各エッジの遷移時間を調整することで容易に実現可能であり、信号駆動力を変化させることで遷移時間を調整すれば良いので、比較的単純な構成の回路で位相調整機能を実現することが出来る。
【００２５】
請求項１３乃至１５の発明に於ては、半導体装置の入力回路に於て、外部から入力されるクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが同一になるように、クロック信号を所定量遅延させて内部生成した遅延クロック信号とクロック信号との比較に基づいてクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整し、クロック信号の立ち上がり／立ち下がりスキューを低減することが出来る。また更に、クロック信号に適用する位相調整と同一の位相調整を他の入力信号に適用することで、他の入力信号に於ける立ち上がり／立ち下がりスキューを低減することが出来る。
【００２６】
請求項１６乃至１８の発明に於ては、半導体装置の出力回路に於て、内部回路から供給されるクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが同一になるように、クロック信号を所定量遅延させて内部生成した遅延クロック信号とクロック信号との比較に基づいてクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整すると共に、クロック信号に適用する位相調整と同一の位相調整を出力信号に適用することで、出力信号に於ける立ち上がり／立ち下がりスキューを低減することが出来る。
【００２７】
【発明の実施の形態】
以下に本発明の原理及び実施例を添付の図面を用いて説明する。
図１は、本発明の原理によるスキュー低減回路の構成を示す。図１のスキュー低減回路１０は、位相調整回路１１、位相遅延回路１２、及び位相比較回路１３を含む。位相調整回路１１はクロック信号ＣＬＫを受け取り、クロック信号ＣＬＫの位相を調整することで、位相が調整されたクロック信号ＣＬＫ１を出力する。位相が調整されたクロック信号ＣＬＫ１は、位相遅延回路１２に入力される。位相遅延回路１２は、位相が調整されたクロック信号ＣＬＫ１を所定の位相分だけ遅延させ、遅延クロック信号ＣＬＫ２を生成する。位相が調整されたクロック信号ＣＬＫ１と遅延クロック信号ＣＬＫ２は、位相比較回路１３に入力される。位相比較回路１３は、クロック信号ＣＬＫ１と遅延クロック信号ＣＬＫ２との間でエッジの位相を比較し、エッジ間で所定の位相関係が満たされるように位相調整回路１１を制御する。具体的には、位相調整回路１１から出力されるクロック信号ＣＬＫ１のＨＩＧＨ期間Ｔｈｉｇｈ及びＬＯＷ期間Ｔｌｏｗが等しくなるように調整される。
【００２８】
位相調整回路１１は、クロック信号ＣＬＫの立ち上がりのタイミング及び立ち下がりのタイミングを各々別方向に調整できるような機能を有する。即ち、立ち上がりのタイミングを相対的に進ませる或いは遅らせる制御と、立ち下がりのタイミングを相対的に進ませる或いは遅らせる制御とを、立ち上がりと立ち下がりとの間で互いに別方向に行うことが出来る。例えば、立ち上がりのタイミングを相対的に遅らせながら、立ち下がりのタイミングを相対的に進ませること等が可能である。このような調整によって、クロック信号ＣＬＫ１のＨＩＧＨ期間Ｔｈｉｇｈ及びＬＯＷ期間Ｔｌｏｗが等しくなるように調整することが出来る。
【００２９】
位相遅延回路１２は、遅延素子列を用いて、クロック信号ＣＬＫ１を所定量遅延させる。遅延させる位相量は１８０度であり、クロック信号ＣＬＫ１の周期がＴであれば、Ｔ／２だけクロック信号ＣＬＫ１を遅らせることになる。
位相比較回路１３は、クロック信号ＣＬＫ１の立ち上がりエッジと遅延クロック信号ＣＬＫ２の立ち下がりエッジとの位相を比較して、両エッジが同一のタイミングとなるように位相調整回路１１を制御する。或いは逆に、クロック信号ＣＬＫ１の立ち下がりエッジと遅延クロック信号ＣＬＫ２の立ち上がりエッジとの位相を比較して、両エッジが同一のタイミングとなるように位相調整回路１１を制御する。このような調整によって、クロック信号ＣＬＫ１のＨＩＧＨ期間Ｔｈｉｇｈ及びＬＯＷ期間Ｔｌｏｗが等しくなるように調整される。
【００３０】
図２は、本発明の原理によるスキュー低減回路１０をクロック信号以外の他の信号のスキュー低減に適用した構成を示す。図２に於て、位相比較回路１３からの制御信号は、クロック信号ＣＬＫを入力とする位相調整回路１１だけではなく、別の信号を入力とする別の位相調整回路１１Ａにも供給される。位相調整回路１１Ａは、位相調整回路１１と同一の位相調整を入力信号に対して行う。
【００３１】
前述のように、立ち上がり／立ち下がりスキューの要因は一般に各信号に対して同一であり、立ち上がり／立ち下がりスキューは各信号に於て共通である。従って図２の構成のように、クロック信号の立ち上がり／立ち下がりスキューを低減するための位相調整を、クロック信号以外の信号に対しても適用すれば、この信号に対しても立ち上がり／立ち下がりスキューを低減することが出来る。このようにして、クロック信号ＣＬＫに基づいて、他の信号の立ち上がり／立ち下がりスキューを低減することが出来る。
【００３２】
このように本発明に於ては、スキュー低減回路は、クロック信号ＣＬＫの位相を調整する位相調整回路と、位相の調整されたクロック信号ＣＬＫ１を所定の位相だけ遅延させる位相遅延回路と、位相の調整されたクロック信号ＣＬＫ１と遅延されたクロック信号ＣＬＫ２との間でエッジのエッジの位相を比較し、エッジ間で所定の位相関係が満たされるように位相調整回路１１を制御する。これによって、クロック信号ＣＬＫ１のＨＩＧＨ期間Ｔｈｉｇｈ及びＬＯＷ期間Ｔｌｏｗが互いに等しくなるようにクロック信号ＣＬＫ１を調節可能であり、クロック信号ＣＬＫの立ち上がり／立ち下がりスキューを低減することが出来る。また更に、立ち上がり／立ち下がりスキューが各信号に対して共通であることを利用して、クロック信号ＣＬＫに基づいて、他の信号の立ち上がり／立ち下がりスキューを低減することが出来る。
【００３３】
以下に本発明の実施例を、添付の図面を用いて説明する。
図３は、本発明によるスキュー低減回路の実施例を示す。図４は、図３に示される信号Ｓ１乃至Ｓ１５を示すタイミングチャートである。図４に於て、図左半分は所定の位相遅延量が達成される前の信号間の位相関係を示し、図右半分は所定の位相遅延量達成後の信号間の位相関係を示す。
【００３４】
図３のスキュー低減回路は、クロック信号ＣＬＫ（信号Ｓ２）を受け取り、クロック信号ＣＬＫの立ち上がり／立ち下がりスキューを低減して、クロック信号ＣＬＫ１（信号Ｓ３）を出力する。
図３のスキュー低減回路は、図２に示される位相調整回路１１、位相遅延回路１２、及び位相比較回路１３を含む。
【００３５】
位相調整回路１１は、位相調整回路２１とシフトレジスタ２２を含む。位相調整回路２１は、入力される信号Ｓ２（ＣＬＫ）の位相を調整して、位相の調整された信号Ｓ３（ＣＬＫ１）を出力する。信号Ｓ３は、位相遅延回路１２に入力される。
位相遅延回路１２は、相補信号生成器２３、分周器２４−１乃至２４−４、遅延ライン２５−１及び２５−２、及びシフトレジスタ２６を含む。位相遅延回路１２の動作は、後ほど詳細に説明する。概略的に、相補信号生成器２３が、図４に示されるように、信号Ｓ３に対して相補信号Ｓ４及びＳ５を生成する。分周器２４−１及び２４−２は、信号Ｓ４を１／２分周して、信号Ｓ４の立ち上がりエッジでトグルする相補信号Ｓ８及びＳ６を生成する。分周器２４−３及び２４−４は、信号Ｓ５を１／２分周して、信号Ｓ５の立ち上がりエッジでトグルする信号Ｓ７及びＳ１１を生成する。遅延ライン２５−１は、信号Ｓ６を遅延させて信号Ｓ９を生成し、遅延ライン２５−２は、信号Ｓ７を遅延させて信号Ｓ１０を生成する。遅延ライン２５−１及び２５−２の遅延量は互いに同一である。信号Ｓ８、Ｓ９、Ｓ１０、及びＳ１１が、位相遅延回路１２の出力として位相比較回路１３に入力される。
【００３６】
なお位相遅延回路１２のシフトレジスタ２６は、遅延ライン２５−１及び２５−２に於ける遅延量を制御するための回路である。シフトレジスタ２６は、遅延ライン２５−１及び２５−２に於いて所定の遅延量を実現するために、位相比較回路１３の比較結果に基づいて制御される。なお位相遅延回路１２に関連する位相比較機能を位相遅延回路１２内に含めてしまえば、位相比較回路１３から位相遅延回路１２へのフィードバック入力は必要なく、図１の構成と同様である。図３に於ては、位相遅延回路１２で必要な位相比較機能を、位相比較回路１３の位相比較機能を利用して実現することで、回路規模の削減をはかっている。
【００３７】
位相遅延回路１２から位相比較回路１３に入力される信号Ｓ８、Ｓ９、Ｓ１０、及びＳ１１に於て、信号Ｓ８の各エッジはクロック信号ＣＬＫ１（信号Ｓ３）の立ち上がりエッジに対応し、信号９の各エッジはクロック信号ＣＬＫ１（信号Ｓ３）の立ち上がりエッジを遅延させたエッジに対応し、信号１０の各エッジはクロック信号ＣＬＫ１（信号Ｓ３）の立ち下がりエッジを遅延させたエッジに対応し、信号Ｓ１１の各エッジはクロック信号ＣＬＫ１（信号Ｓ３）の立ち下がりエッジに対応する。図５は、信号Ｓ８乃至Ｓ１１の各エッジのタイミングが、クロック信号ＣＬＫ１及び仮想的な遅延クロック信号ＣＬＫ２の何れのエッジに対応するかを説明する図である。
【００３８】
位相比較回路１３は、位相比較回路２７−１及び２７−２、シフトレジスタ駆動回路２８及び２９、及びＮＡＮＤ回路３１乃至３４を含む。位相比較回路２７−１は、信号Ｓ８及び信号Ｓ１０の立ち上がりエッジ同士を比較して、信号Ｓ８の立ち上がりエッジの方が進んでいる場合に、信号Ｓ１２をＨＩＧＨにする。逆に信号Ｓ１０の立ち上がりエッジの方が進んでいる場合には、信号Ｓ１３をＨＩＧＨにする。遅延位相量の目標値は１８０度であるから、図５から分かるように、信号Ｓ１２は遅延量が大きすぎる場合にＨＩＧＨとなり、信号Ｓ１３は遅延量が小さすぎる場合にＨＩＧＨになる。
【００３９】
位相比較回路２７−２は、信号Ｓ９及び信号Ｓ１１の立ち上がりエッジ同士を比較して、信号Ｓ９の立ち上がりエッジの方が進んでいる場合に、信号Ｓ１４をＨＩＧＨにする。逆に信号Ｓ１１の立ち上がりエッジの方が進んでいる場合には、信号Ｓ１５をＨＩＧＨにする。遅延位相量の目標値は１８０度であるから、図５から分かるように、信号Ｓ１４は遅延量が小さすぎる場合にＨＩＧＨとなり、信号Ｓ１５は遅延量が大きすぎる場合にＨＩＧＨになる。
【００４０】
位相比較回路２７−１による遅延量の判断は、図５の遅延クロックＣＬＫ２の立ち下がりエッジに注目した場合の判断であり、位相比較回路２７−２による遅延量の判断は、図５の遅延クロックＣＬＫ２の立ち上がりエッジに注目した場合の判断である。スキュー調整途中では、クロックＣＬＫ１のＨＩＧＨ期間ＴｈｉｇｈとＬＯＷ期間Ｔｌｏｗとは同一ではないので、位相比較回路２７−１による遅延量の判断と位相比較回路２７−２による遅延量の判断とでは異なる場合がある。図６は、遅延クロックＣＬＫ２の立ち上がりエッジで判断すると遅延過多であり、遅延クロックＣＬＫ２の立ち下がりエッジで判断すると遅延不足である例を示す。
【００４１】
位相比較回路１３のＮＡＮＤ回路３１は、位相比較回路２７−１及び２７−２が共に遅延量過多と判断する場合、即ち遅延クロックＣＬＫ２の立ち上がりエッジ及び立ち下がりエッジの両方ともが遅延量過多である場合に、遅延量を小さくするようにシフトレジスタ駆動回路２８を制御する。ＮＡＮＤ回路３２は、位相比較回路２７−１及び２７−２が共に遅延量不足と判断する場合、即ち遅延クロックＣＬＫ２の立ち上がりエッジ及び立ち下がりエッジの両方ともが遅延量不足である場合に、遅延量を大きくするようにシフトレジスタ駆動回路２８を制御する。シフトレジスタ駆動回路２８は、位相遅延回路１２を制御することで、適切な遅延量を達成する。
【００４２】
位相比較回路１３のＮＡＮＤ回路３３は、位相比較回路２７−１が遅延量過多であると判断して位相比較回路２７−２が遅延量不足であると判断する場合に、ＣＬＫ１の立ち上がりエッジを遅らせ立ち下がりエッジを進ませるように、シフトレジスタ駆動回路２９を制御する。逆に位相比較回路２７−１が遅延量不足であると判断して位相比較回路２７−２が遅延量過多であると判断する場合（図６に示す例のような場合）に、ＮＡＮＤ回路３４が、ＣＬＫ１の立ち上がりエッジを進ませ立ち下がりエッジを遅らせるように、シフトレジスタ駆動回路２９を制御する。シフトレジスタ駆動回路２９は、位相調整回路１１を制御することで、期間Ｔｈｉｇｈ及び期間Ｔｌｏｗが等しくなるようにクロック信号ＣＬＫ１を調整する。
【００４３】
図４の図面左側に示すのは、位相比較回路２７−１及び２７−２が共に遅延量不足と判断する場合を示しており、信号Ｓ１３及び信号Ｓ１４が出力され、これによりシフトレジスタ駆動回路２８を介した遅延量の調整が行われる。図４の図面右側では、遅延量は所定の遅延量（１８０度）付近まで調整された状態であり、信号Ｓ１３及び信号Ｓ１５が出力されることで、シフトレジスタ駆動回路２９を介して期間Ｔｈｉｇｈ及び期間Ｔｌｏｗの調整が行われる。
【００４４】
上述のように、図３のスキュー低減回路に於ては、位相比較回路１３がクロック信号ＣＬＫ１に対応する信号と遅延クロック信号ＣＬＫ２に対応する信号との位相比較を行い、この位相比較結果に基づいて、位相遅延回路１２に於ける遅延量を所定の遅延量（１８０度）に調整すると共に、位相調整回路１１を制御してクロック信号ＣＬＫ１の期間Ｔｈｉｇｈと期間Ｔｌｏｗが等しくなるように調整する。
【００４５】
以下、図３のスキュー低減回路の各構成要素について説明する。
図７は、図３の位相遅延回路１２の相補信号生成器２３の回路図である。相補信号生成器２３は、インバータ４１乃至４５を含む。入力信号Ｓ１（クロック信号ＣＬＫ１）が入力され、同相の信号Ｓ４及び逆相の信号Ｓ５を出力する。
図８は、分周器２４の回路図である。この分周器２４が、図３の位相遅延回路１２に於て、分周器２４−１乃至２４−４の各々として用いられる。
【００４６】
分周器２４は、ＮＡＮＤ回路４６乃至５３とインバータ５４乃至５６を含み、入力信号の周波数を１／２に分周する。入力信号として、図４に示される信号Ｓ４或いはＳ５を受け取り、出力信号として信号Ｓ６、Ｓ７、Ｓ８、或いはＳ１１を生成する。図４に示されるリセット信号Ｓ１を、ノードＮ１及びＮ２の何れに入力するかによって、出力信号の位相を反転することが出来る。１／２分周器２４は、従来技術の範囲内であるので、その動作の詳細な説明は省略する。
【００４７】
図９は、位相比較回路２７の回路図である。この位相比較回路２７が、図３の位相比較回路１３に於て、位相比較回路２７−１及び２７−２の各々として用いられる。位相比較回路２７は、信号Ｓ８及びＳ１０（或いは信号Ｓ９及びＳ１１）を入力として、信号Ｓ１２及びＳ１３（或いは信号Ｓ１４及びＳ１５）を出力する。
【００４８】
位相比較回路２７は、ＮＡＮＤ回路６０乃至６４と、インバータ６５乃至６９を含む。ＮＡＮＤ回路６３及び６４はラッチを構成し、図９に示されるように初期状態では２つの入力がＬＯＷであり、２つの出力はＨＩＧＨである。まず信号Ｓ１０（Ｓ１１）の立ち上がりエッジが、信号Ｓ８（Ｓ９）の立ち上がりエッジよりも早い場合を考える。この場合、ＮＡＮＤ回路６２の出力の方がＮＡＮＤ回路６１の出力よりも先にＨＩＧＨになる。従って、ＮＡＮＤ回路６４の出力がＬＯＷになり、ＮＡＮＤ回路６３の出力はＨＩＧＨのままである。この状態はラッチされるので、信号Ｓ８（Ｓ９）の立ち上がりエッジによってＮＡＮＤ回路６１の出力がＨＩＧＨになっても状態は変化しない。
【００４９】
従って信号Ｓ１０（Ｓ１１）の立ち上がりエッジが信号Ｓ８（Ｓ９）の立ち上がりエッジよりも早い場合には、位相比較回路２７の出力である信号Ｓ１２（Ｓ１４）はＬＯＷを保ち、信号Ｓ１３（Ｓ１５）はＬＯＷからＨＩＧＨに変化する。逆に、信号Ｓ８（Ｓ９）の立ち上がりエッジが信号Ｓ１０（Ｓ１１）の立ち上がりエッジよりも早い場合には、信号Ｓ１２（Ｓ１４）の方がＨＩＧＨに変化し、信号Ｓ１３（Ｓ１５）はＬＯＷのままである。
【００５０】
従って、位相比較回路２７から出力される２つの出力信号のうちの何れがＨＩＧＨになるかで、位相比較回路２７への２つの入力信号の何れの立ち上がりエッジが先行しているのかを判断することが出来る。
ここでインバータ６７からの信号は、適切なタイミングでＮＡＮＤ回路６１及び６２の出力を同時にＬＯＷにすることで、ラッチの状態を初期状態に戻す役目を果たす。このような構成にしないと、ＮＡＮＤ回路６１及び６２の出力がＨＩＧＨになった後、信号Ｓ１０（Ｓ１１）が信号Ｓ８（Ｓ９）より先にＬＯＷに戻ることでラッチの状態が逆転され、信号Ｓ１２（Ｓ１４）がＨＩＧＨになってしまう。これを避けるために、ＮＡＮＤ回路６１及び６２の出力を同時にＬＯＷにすることが行われる。
【００５１】
図１０は、シフトレジスタ駆動回路２８（或いは２９）の回路図を示す。
シフトレジスタ駆動回路２８（２９）は、ＮＡＮＤ回路７１乃至７４と、インバータ７５乃至７８と、ＮＡＮＤ回路７９と、インバータ８０と、ＮＯＲ回路８１及び８２と、ＮＡＮＤ回路８３乃至９０と、インバータ９１乃至９３を含む。ここでＮＡＮＤ回路８３乃至９０及びインバータ９１乃至９３は、バイナリカウンタを構成する。
【００５２】
シフトレジスタ駆動回路２８（２９）の入力を信号ＳＡ及びＳＢとする。シフトレジスタ駆動回路２８の場合には、遅延量を大きくするか小さくするかに応じて、信号ＳＡ或いはＳＢの何れかが周期的にＬＯＷになる。シフトレジスタ駆動回路２９の場合には、クロック信号ＣＬＫ１の期間Ｔｈｉｇｈを長くするか短くするかに応じて、信号ＳＡ或いはＳＢの何れかが周期的にＬＯＷになる。
【００５３】
図１１は、図１０の信号ＳＡ乃至ＳＧを示すタイミングチャートである。図１１に示す例に於ては、信号ＳＡが周期的にＬＯＷになり信号ＳＢが常にＨＩＧＨである場合を示す。
信号ＳＡと信号ＳＢとのＮＡＮＤである信号ＳＣが、バイナリカウンタに入力される。バイナリカウンタの動作は従来技術の範囲内であるので、その説明を省略する。バイナリカウンタの出力である信号ＳＦ及びＳＧは、図１１に示されるように、信号ＳＣを１／２に分周した信号とその反転信号になる。
【００５４】
信号ＳＡ及びＳＢは各々、ＮＯＲ回路８１及び８２を通り、図１１に示されるような信号ＳＤ及びＳＥとなる。
信号ＳＤは、ＮＯＲ回路８１からＮＡＮＤ回路７１及び７２に供給され、信号ＳＥは、ＮＯＲ回路８２からＮＡＮＤ回路７３及び７４に供給される。ＮＡＮＤ回路７１及び７３のもう一方の入力には、バイナリカウンタの出力である信号ＳＦが供給され、ＮＡＮＤ回路７２及び７４のもう一方の入力には、バイナリカウンタの出力である信号ＳＧが供給される。
【００５５】
従って図１１の場合のように、信号ＳＤがＨＩＧＨになる場合には、ＮＡＮＤ回路７１及び７２の出力を反転するインバータ７５及び７６からは、信号ＳＤのＨＩＧＨパルスが交互に出力されることになる。
即ち、図１１に示されるパルスＰ１は、信号ＳＦによって開かれるＮＡＮＤ回路７１及びインバータ７５を通過して出力され、パルスＰ２は、信号ＳＧによって開かれるＮＡＮＤ回路７２及びインバータ７６を通過して出力される。信号ＳＥがＨＩＧＨになる場合も同様であり、ＨＩＧＨパルスがインバータ７７及び７８から交互に出力される。
【００５６】
従って、シフトレジスタ駆動回路２８は、遅延量を大きくするか小さくするかに応じて、インバータ７５及び７６からＨＩＧＨパルスを交互に出力するか、或いはインバータ７７及び７８からＨＩＧＨパルスを交互に出力する。これらのパルス信号が、図３の位相遅延回路１２のシフトレジスタ２６に供給される。
またシフトレジスタ駆動回路２９は、期間Ｔｈｉｇｈを長くするか短くするかに応じて、インバータ７５及び７６からＨＩＧＨパルスを交互に出力するか、或いはインバータ７７及び７８からＨＩＧＨパルスを交互に出力する。これらのパルス信号が、図３の位相調整回路１１のシフトレジスタ２２に供給される。
【００５７】
図１２は、位相調整回路１１のシフトレジスタ２２の回路図を示す。シフトレジスタ２２は、インバータ１０１−１乃至１０１−８、インバータ１０２−１乃至１０２−８、ＮＡＮＤ回路１０３−１乃至１０３−８、ＮＭＯＳトランジスタ１０４−１乃至１０４−８、ＮＭＯＳトランジスタ１０５−１乃至１０５−８、ＮＭＯＳトランジスタ１０６−１乃至１０６−８、及びＮＭＯＳトランジスタ１０７−１乃至１０７−８を含む。リセット信号Ｓ１がＬＯＷにされると、シフトレジスタ２２はリセットされる。即ち、リセット信号Ｓ１がＬＯＷになると、ＮＡＮＤ回路１０３−１乃至１０３−８の出力がＨＩＧＨになり、インバータ１０２−１乃至１０２−８の出力がＬＯＷになる。ＮＡＮＤ回路１０３−１乃至１０３−８とインバータ１０２−１乃至１０２−８との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号Ｓ１で設定された初期状態は、リセット信号Ｓ１がＨＩＧＨに戻っても保持される。
【００５８】
この初期状態では、図１２に示されるように、インバータ１０１−１乃至１０１−４の出力Ｑ１乃至Ｑ４はＨＩＧＨであり、インバータ１０１−５乃至１０１−８の出力Ｑ５乃至Ｑ８はＬＯＷである。
クロック信号ＣＬＫ１の期間Ｔｈｉｇｈを長くする必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。まず信号線ＢにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０４−５がオンになる。このときＮＭＯＳトランジスタ１０６−５がオンであるので、ＮＡＮＤ回路１０３−５の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−５の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−５とインバータ１０２−５からなるラッチに保持される。またこの時出力Ｑ５は、ＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｑ１乃至Ｑ５がＨＩＧＨで、出力Ｑ６乃至Ｑ８がＬＯＷになる。
【００５９】
次に信号線ＡにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０４−６がオンになる。このときＮＭＯＳトランジスタ１０６−６がオンになっているので、ＮＡＮＤ回路１０３−６の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−６の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−６とインバータ１０２−６からなるラッチに保持される。またこの時出力Ｑ６は、ＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｑ１乃至Ｑ６がＨＩＧＨで、出力Ｑ７及びＱ８がＬＯＷになる。
【００６０】
このように信号線Ａ及びＢに交互にＨＩＧＨパルスを供給することで、出力Ｑ１乃至Ｑ８のうちでＨＩＧＨである出力の数を一つずつ増やしていくことが出来る。なお出力Ｑ１乃至Ｑ８のうちでＨＩＧＨである出力は左側に、ＬＯＷである出力は右側に纏まっている。
クロック信号ＣＬＫ１の期間Ｔｈｉｇｈを短くする必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。まず図９に示される初期状態に於て、信号線ＣにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０５−４がオンになる。このときＮＭＯＳトランジスタ１０７−４がオンであるので、ＮＡＮＤ回路１０３−４の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−４の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−４とインバータ１０２−４からなるラッチに保持される。またこの時出力Ｑ４は、ＨＩＧＨからＬＯＷに変化する。従ってこの状態では、出力Ｑ１乃至Ｑ３がＨＩＧＨで、出力Ｑ４乃至Ｑ８がＬＯＷになる。
【００６１】
次に信号線ＤにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０５−３がオンになる。このときＮＭＯＳトランジスタ１０７−３がオンになっているので、ＮＡＮＤ回路１０３−３の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−３の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−３とインバータ１０２−３からなるラッチに保持される。またこの時出力Ｑ３は、ＨＩＧＨからＬＯＷに変化する。従ってこの状態では、出力Ｑ１乃至Ｑ２がＨＩＧＨで、出力Ｑ３及びＱ８がＬＯＷになる。
【００６２】
このように信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給することで、出力Ｑ１乃至Ｑ８のうちでＬＯＷである出力の数を一つずつ増やしていくことが出来る。なお出力Ｑ１乃至Ｑ８のうちでＨＩＧＨである出力は左側に、ＬＯＷである出力は右側に纏まっている。
これらの出力信号Ｑ１乃至Ｑ８を位相調整回路２１に供給することで、クロック信号ＣＬＫ１の位相を調整する。
【００６３】
図１３は、位相調整回路２１の回路図を示す。
位相調整回路２１は、ＰＭＯＳトランジスタ１１１−１乃至１１１−８、ＰＭＯＳトランジスタ１１２−０乃至１１２−８、ＮＭＯＳトランジスタ１１３−０乃至１１３−８、ＮＭＯＳトランジスタ１１４−１乃至１１４−８、及びインバータ１１５を含む。
【００６４】
シフトレジスタ２２からの信号Ｑ１乃至Ｑ８が夫々、ＰＭＯＳトランジスタ１１１−１乃至１１１−８とＮＭＯＳトランジスタ１１４−１乃至１１４−８のゲートに入力される。ＰＭＯＳトランジスタ１１２−０乃至１１２−８とＮＭＯＳトランジスタ１１３−０乃至１１３−８は、クロック信号ＣＬＫをゲート入力として全体で一つのインバータを形成する。従ってインバータ１１５からの出力信号として、入力信号と同位相関係のクロック信号ＣＬＫ１が出力される。
【００６５】
信号Ｑ１乃至Ｑ４がＨＩＧＨで信号Ｑ５乃至Ｑ８がＬＯＷである初期状態に於ては、電源電圧側はＰＭＯＳトランジスタ１１１−１乃至１１１−４がオンであり、グランド電圧側はＮＭＯＳトランジスタ１１４−５乃至１１４−８がオンである。従ってクロック信号ＣＬＫがＨＩＧＨになるとき、これにより駆動されるＮＭＯＳトランジスタは１１３−０乃至１１３−４で計５つである。またクロック信号ＣＬＫがＬＯＷになるとき、これにより駆動されるＰＭＯＳトランジスタは１１２−０及び１１２−５乃至１１２−８で計５つである。従ってクロック信号ＣＬＫの立ち上がりエッジに対応する駆動力と、立ち下がりエッジに対応する駆動力が等しい。
【００６６】
ここで信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が多くなると、駆動されるＮＭＯＳトランジスタの数が多くなり、クロック信号ＣＬＫの立ち上がりエッジに対応する駆動力が大きくなると共に、駆動されるＰＭＯＳトランジスタの数が少なくなり、クロック信号ＣＬＫの立ち下がりエッジに対応する駆動力が小さくなる。従ってクロック信号ＣＬＫの立ち上がりエッジの遷移時間が短くなり、結果としてクロック信号ＣＬＫ１の立ち上がりエッジが進むことになる。またクロック信号ＣＬＫの立ち下がりエッジの遷移時間は長くなるので、結果としてクロック信号ＣＬＫ１の立ち下がりエッジが遅れることになる。
【００６７】
逆に信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が少なくなると、駆動されるＮＭＯＳトランジスタの数が少なくなり、クロック信号ＣＬＫの立ち上がりエッジに対応する駆動力が小さくなると共に、駆動されるＰＭＯＳトランジスタの数が多くなり、クロック信号ＣＬＫの立ち下がりエッジに対応する駆動力が大きくなる。従ってクロック信号ＣＬＫの立ち上がりエッジの遷移時間が長くなり、結果としてクロック信号ＣＬＫ１の立ち上がりエッジが遅れることになる。またクロック信号ＣＬＫの立ち下がりエッジの遷移時間は短くなるので、結果としてクロック信号ＣＬＫ１の立ち下がりエッジが進むことになる。
【００６８】
図１４は、位相遅延回路１２のシフトレジスタ２６の回路図を示す。シフトレジスタ２６は、ＮＯＲ回路２０１−０乃至２０１−ｎ、インバータ２０２−１乃至２０２−ｎ、ＮＡＮＤ回路２０３−１乃至２０３−ｎ、ＮＭＯＳトランジスタ２０４−１乃至２０４−ｎ、ＮＭＯＳトランジスタ２０５−１乃至２０５−ｎ、ＮＭＯＳトランジスタ２０６−１乃至２０６−ｎ、及びＮＭＯＳトランジスタ２０７−１乃至２０７−ｎを含む。リセット信号Ｓ１がＬＯＷにされると、シフトレジスタ２２はリセットされる。即ち、リセット信号Ｓ１がＬＯＷになると、ＮＡＮＤ回路２０３−１乃至２０３−ｎの出力がＨＩＧＨになり、インバータ２０２−１乃至２０２−ｎの出力がＬＯＷになる。ＮＡＮＤ回路２０３−１乃至２０３−ｎとインバータ２０２−１乃至２０２−ｎとの各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号Ｓ１で設定された初期状態は、リセット信号Ｓ１がＨＩＧＨに戻っても保持される。
【００６９】
この初期状態では、図１４に示されるように、ＮＯＲ回路２０１−０の出力Ｐ（０）はＨＩＧＨであり、ＮＯＲ回路２０１−１乃至２０１−ｎの出力Ｐ（１）乃至Ｐ（ｎ）はＬＯＷである。即ち出力Ｐ（０）だけがＨＩＧＨである。
遅延量を大きくする必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。まず信号線ＢにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ２０４−１がオンになる。このときＮＭＯＳトランジスタ２０６−１がオンであるので、ＮＡＮＤ回路２０３−１の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ２０２−１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路２０３−１とインバータ２０２−１からなるラッチに保持される。またこの時出力Ｐ（０）はＨＩＧＨからＬＯＷに変化し、出力Ｐ（１）はＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｐ（１）のみがＨＩＧＨになる。
【００７０】
次に信号線ＡにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ２０４−２がオンになる。このときＮＭＯＳトランジスタ２０６−２がオンになっているので、ＮＡＮＤ回路２０３−２の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ２０２−２の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路２０３−２とインバータ２０２−２からなるラッチに保持される。またこの時出力Ｐ（１）はＨＩＧＨからＬＯＷに変化し、出力Ｐ（２）はＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｐ（２）だけがＨＩＧＨになる。
【００７１】
このように信号線Ａ及びＢに交互にＨＩＧＨパルスを供給することで、出力Ｐ（０）乃至Ｐ（ｎ）のうちで一つだけＨＩＧＨである出力Ｐ（ｘ）を一つずつ右にずらしていくことが出来る。
遅延量を小さくする必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。この場合の動作は、上述の動作と逆であるので、詳細な説明は省略する。
【００７２】
信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給することで、出力Ｐ（０）乃至Ｐ（ｎ）のうちで一つだけＨＩＧＨである出力Ｐ（ｘ）を一つずつ左にずらしていくことが出来る。
これらの出力信号Ｐ（１）乃至Ｐ（ｎ）を遅延ライン２５−１及び２５−２に供給することで、信号の遅延量を調整する。
【００７３】
図１５は、遅延ライン２５の回路図を示す。この遅延ライン２５が、図３の位相遅延回路１２に於て、遅延ライン２５−１及び２５−２の各々として用いられる。
遅延ライン２５は、インバータ２１０、ＮＡＮＤ回路２１１−１乃至２１１−ｎ、ＮＡＮＤ回路２１２−１乃至２１２−ｎ、及びインバータ２１３−１乃至２１３−ｎを含む。ここでＮＡＮＤ回路２１２−１乃至２１２−ｎ及びインバータ２１３−１乃至２１３−ｎが、遅延素子列を構成する。
【００７４】
ＮＡＮＤ回路２１１−１乃至２１１−ｎの一方の入力には、入力信号ＳＩの反転信号がインバータ２１０から供給され、もう一方の入力には信号Ｐ（１）乃至Ｐ（ｎ）が供給される。信号Ｐ（１）乃至Ｐ（ｎ）のうちで、一つだけＨＩＧＨである信号をＰ（ｘ）とする。
ＮＡＮＤ回路２１１−１乃至２１１−ｎうちでＮＡＮＤ回路２１１−ｘ以外のものは、一方の入力がＬＯＷであるから、出力はＨＩＧＨレベルになる。このＨＩＧＨレベルを一方の入力に受け取るＮＡＮＤ回路２１２−１乃至２１２−ｎのうちでＮＡＮＤ回路２１２−ｘ以外のものは、他方の入力に対するインバータとして機能する。
【００７５】
従って、ＮＡＮＤ回路２１２−ｎからインバ−タ２１３−ｘ＋１までの遅延素子列は、ＮＡＮＤ回路２１２−ｎの一方の入力に与えられる固定のＨＩＧＨレベルを伝達する。従って、ＮＡＮＤ回路２１２−ｘの一方の入力はＨＩＧＨである。ＮＡＮＤ回路２１２−ｘのもう一方の入力には、インバータ２１０及びＮＡＮＤ回路２１１−ｘを介して、入力信号ＳＩが供給される。従って、ＮＡＮＤ回路２１２−ｘからインバータ２１３−１までの遅延素子列は、入力信号ＳＩを遅延させながら伝播させ、遅延された信号が出力信号ＳＯとして得られる。この場合の出力信号ＳＯは、入力信号ＳＩに対して、遅延素子ｘ段分の遅延時間だけ遅れることになる。
【００７６】
図１４のシフトレジスタ２６の説明で述べたように、信号Ｐ（１）乃至Ｐ（ｎ）のうちで唯一ＨＩＧＨである信号Ｐ（ｘ）は、１≦ｘ≦ｎの間で位置をシフトすることが出来る。従って、図１５の遅延ライン２５を用いれば、信号の遅延時間を自由に調整することが出来る。
以上説明された各構成要素を用いれば、図３のスキュー低減回路に於て、位相比較回路１３がクロック信号ＣＬＫ１に対応する信号と遅延クロック信号ＣＬＫ２に対応する信号との位相比較を行い、この位相比較結果に基づいて、位相遅延回路１２に於ける遅延量を所定の遅延量（１８０度）に調整すると共に、位相調整回路１１を制御してクロック信号ＣＬＫ１の期間Ｔｈｉｇｈと期間Ｔｌｏｗが等しくなるように調整することが出来る。
【００７７】
図１６は、本発明のスキュー低減回路の実施例の変形例を示す。図１６に於て、図３と同一の構成要素は同一の番号で参照され、その説明は省略する。
図１６のスキュー低減回路は、遅延ライン２５を分周器２４−１乃至２４−４及び相補信号生成器２３の前段に配置したことが、図３のスキュー低減回路とは異なる。各構成要素の構成は前記実施例と同一であり、またスキュー低減回路の動作も同様であるので説明を省略する。
【００７８】
図１７は、本発明によるスキュー低減回路を半導体装置に適用する例を示す。図１７の半導体装置３００は、入力回路３０１、コア回路３０２、及び出力回路３０３を含む。入力回路３０１は外部から入力信号を受信し、受信した入力信号をコア回路３０２に供給する。またコア回路３０２からの出力信号は、出力回路３０３を介して半導体装置３００外部に出力される。
【００７９】
本発明によるスキュー低減回路は、入力回路３０１のような信号入力用の入力インターフェース回路として用いても良いし、出力回路２０３のような信号出力用の出力インターフェース回路として用いてもよい。
図１８は、本発明によるスキュー低減回路を信号入力用の入力インターフェース回路として用いた実施例を示す。図１８に於て、図３と同一の構成要素は同一の番号で参照され、その説明は省略される。
【００８０】
外部から入力バッファ１４を介して入力されるクロック信号ＣＬＫは、位相調整回路２１により位相調整され、クロック信号ＣＬＫ１として内部回路（例えば図１７のコア回路３０２）に供給される。位相遅延回路１２、位相比較回路１３、及びシフトレジスタ２２により、クロック信号ＣＬＫ１の期間Ｔｈｉｇｈ及び期間Ｔｌｏｗが等しくなるように、位相調整回路２１が制御される。シフトレジスタ２２及び位相調整回路２１による同様の位相調整が、他の入力信号ＳＳに対しても施される。これによって、立ち上がり／立ち下がりスキューの低減された入力信号ＳＳ１を得ることが出来る。立ち上がり／立ち下がりスキューの低減された入力信号ＳＳ１は、内部回路（例えば図１７のコア回路３０２）に供給される。
【００８１】
図１９は、本発明によるスキュー低減回路を信号出力用の出力インターフェース回路として用いた実施例を示す。図１９に於て、図１８と同一の構成要素は同一の番号で参照され、その説明は省略される。
図１９のスキュー低減回路は、クロック信号ＣＬＫ及び内部信号ＳＳを、内部回路（例えば図１７のコア回路３０２）から供給される。クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫ及び内部信号ＳＳに含まれる立ち上がり／立ち下がりスキューを低減する。立ち上がり／立ち下がりスキューが低減された信号ＳＳ１は、位相調整回路２１から出力バッファ１５を介して装置外部に出力される。
【００８２】
図２０は、本発明によるスキュー低減回路を出力インターフェース回路として用いた実施例の変形例を示す。図２０に於て、図１９と同一の構成要素は同一の番号で参照され、その説明は省略される。
図２０のスキュー低減回路は、クロック信号ＣＬＫ及び内部信号ＳＳを、内部回路（例えば図１７のコア回路３０２）から供給される。クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫ及び内部信号ＳＳに含まれる立ち上がり／立ち下がりスキューを低減する。立ち上がり／立ち下がりスキューが低減された信号ＳＳ１は、位相調整回路２１から出力バッファ１５−１を介して装置外部に出力される。
【００８３】
また出力バッファ１５−１と同一の出力バッファ１５−２が、クロック信号ＣＬＫ１に接続されている。出力バッファ１５−２からの出力は、入力バッファ１４を介して、位相遅延回路１２及び位相比較回路１３に入力される。
図２０の構成は、出力バッファ１５−１が原因となり出力信号ＳＳ１に立ち上がり／立ち下がりスキューが含まれることを防ぐために、出力バッファ１５−１と同一の出力バッファ１５−２を、位相調整のためのフィードバックループに含めてある。即ち図２０の構成は、出力バッファ１５−２を通過した後のクロック信号ＣＬＫ１に対して、立ち上がり／立ち下がりスキューを低減する。これにより出力バッファ１５−１を通過後の出力信号ＳＳ１に於て、立ち上がり／立ち下がりスキューを低減することが出来る。なお図２０の構成に於ては、入力バッファ１４に於て生成される立ち上がり／立ち下がりスキューは、無視できる程度のものであると仮定している。
【００８４】
以上、本発明は実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形・変更が可能である。
【００８５】
【発明の効果】
請求項１乃至１２の発明に於ては、クロック信号を所定量遅延させた遅延クロック信号とクロック信号とを比較することで、クロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが同一になるように、クロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整し、クロック信号の立ち上がり／立ち下がりスキューを低減することが出来る。またクロック信号に適用する位相調整と同一の位相調整を他の信号に適用することで、他の信号に於ける立ち上がり／立ち下がりスキューを低減することが出来る。立ち上がりエッジ及び立ち下がりエッジの位相調整は、各エッジの遷移時間を調整することで容易に実現可能であり、信号駆動力を変化させることで遷移時間を調整すれば良いので、比較的単純な構成の回路で位相調整機能を実現することが出来る。
【００８６】
請求項１３乃至１５の発明に於ては、半導体装置の入力回路に於て、外部から入力されるクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが同一になるように、クロック信号を所定量遅延させて内部生成した遅延クロック信号とクロック信号との比較に基づいてクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整し、クロック信号の立ち上がり／立ち下がりスキューを低減することが出来る。また更に、クロック信号に適用する位相調整と同一の位相調整を他の入力信号に適用することで、他の入力信号に於ける立ち上がり／立ち下がりスキューを低減することが出来る。
【００８７】
請求項１６乃至１８の発明に於ては、半導体装置の出力回路に於て、内部回路から供給されるクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが同一になるように、クロック信号を所定量遅延させて内部生成した遅延クロック信号とクロック信号との比較に基づいてクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整すると共に、クロック信号に適用する位相調整と同一の位相調整を出力信号に適用することで、出力信号に於ける立ち上がり／立ち下がりスキューを低減することが出来る。
【図面の簡単な説明】
【図１】本発明の原理によるスキュー低減回路の構成図である。
【図２】本発明の原理によるスキュー低減回路をクロック信号以外の他の信号のスキュー低減に適用した場合の構成図である。
【図３】本発明によるスキュー低減回路の実施例の構成図である。
【図４】図３に示される信号Ｓ１乃至Ｓ１５を示すタイミングチャートである。
【図５】信号Ｓ８乃至Ｓ１１の各エッジのタイミングが、クロック信号ＣＬＫ１及び仮想的な遅延クロック信号ＣＬＫ２の何れのエッジに対応するかを説明する図である。
【図６】遅延クロックＣＬＫ２の立ち上がりエッジで判断すると遅延過多であり、遅延クロックＣＬＫ２の立ち下がりエッジで判断すると遅延不足である例を示す図である。
【図７】図３の位相遅延回路の相補信号生成器の構成を示す回路図である。
【図８】図３の位相遅延回路の分周器の構成を示す回路図である。
【図９】図３の位相比較回路の構成を示す回路図である。
【図１０】図３のシフトレジスタ駆動回路の構成を示す回路図である。
【図１１】図１０の信号ＳＡ乃至ＳＧを示すタイミングチャートである。
【図１２】図３の位相調整回路のシフトレジスタの構成を示す回路図である。
【図１３】位相調整回路の構成を示す回路図である。
【図１４】図３の位相遅延回路のシフトレジスタの構成を示す回路図である。
【図１５】図３の位相遅延回路の遅延ラインの構成を示す回路図である。
【図１６】本発明によるスキュー低減回路の実施例の変形例を示す構成図である。
【図１７】本発明によるスキュー低減回路を半導体装置に適用する場合の構成を説明するための図である。
【図１８】本発明によるスキュー低減回路を信号入力用の入力インターフェース回路として用いた場合の構成図である。
【図１９】本発明によるスキュー低減回路を信号出力用の出力インターフェース回路として用いた場合の構成図である。
【図２０】本発明によるスキュー低減回路を出力インターフェース回路として用いた場合の変形例を示す構成図である。
【図２１】（Ａ）及び（Ｂ）は、クロック信号に於ける立ち上がり／立ち下がりスキューを説明するための図である。
【符号の説明】
１１、１１Ａ  位相調整回路
１２  位相遅延回路
１３  位相比較回路
１４  入力バッファ
１５、１５−１、１５−２  出力バッファ
２１  位相調整回路
２２  相補信号生成器
２４−１、２４−２、２４−３、２４−４  分周器
２５−１、２５−２  遅延ライン
２６  シフトレジスタ
２７−１、２７−２  位相比較回路
２８、２９  シフトレジスタ駆動回路
３００  半導体装置
３０１  入力回路
３０２  コア回路
３０３  出力回路
【図１】
0003727753.tif 000002
【図２】
0003727753.tif 000003
【図３】
0003727753.tif 000004
【図４】
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【図５】
0003727753.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0003727753.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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