(57)【特許請求の範囲】
【請求項１】
コレクタ端子に負荷抵抗が接続された差動対の２個のトランジスタを有するクロックトインバータ回路と該クロックトインバータ回路の該差動対の２個のトランジスタのコレクタ出力信号を入力する２個のエミッタフォロアトランジスタを有するエミッタフォロア回路をそれぞれ備えたマスター回路およびスレーブ回路から構成され、且つマスター回路側エミッタフォロア回路の前記エミッタフォロアトランジスタのエミッタ出力信号を前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタに入力させるダイナミック型遅延フリップフロップ回路において、
前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタのそれぞれの負荷抵抗を２個の負荷抵抗の直列接続によりそれぞれ構成し、
前記マスター回路側エミッタフォロア回路の２個のエミッタフォロアトランジスタのそれぞれのコレクタ端子を、前記スレーブ回路側クロックトインバータ回路の前記直列接続の２個の負荷抵抗の共通接続点にそれぞれ接続したことを特徴とするダイナミック型遅延フリップフロップ回路。
【請求項２】
コレクタ端子に負荷抵抗が接続された差動対の２個のトランジスタを有するクロックトインバータ回路と該クロックトインバータ回路の該差動対の２個のトランジスタのコレクタ出力信号を入力する２個のエミッタフォロアトランジスタを有するエミッタフォロア回路をそれぞれ備えたマスター回路及びスレーブ回路と、前記マスター回路の前段に２個のエミッタフォロアトランジスタを有するエミッタフォロア回路からなる入力バッファ回路とから構成され、且つ前記入力バッファ回路のエミッタフォロア回路のエミッタフォロアトランジスタのエミッタ出力信号を前記マスター回路側クロックトインバータ回路の差動対の２個のトランジスタに入力させ、さらにマスター回路側エミッタフォロア回路の前記エミッタフォロアトランジスタのエミッタ出力信号を前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタに入力させるダイナミック型遅延フリップフロップ回路において、
前記マスター回路側のクロックトインバータ回路の差動対の２個のトランジスタのそれぞれの負荷抵抗を２個の負荷抵抗の直列接続によりそれぞれ構成し、前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタのそれぞれの負荷抵抗を２個の負荷抵抗の直列接続によりそれぞれ構成し、
前記入力バッファ回路のエミッタフォロア回路の２個のエミッタフォロアトランジスタのそれぞれのコレクタ端子を前記マスター回路側クロックトインバータ回路の前記直列接続の２個の負荷抵抗の共通接続点にそれぞれ接続し、前記マスター回路側エミッタフォロア回路の２個のエミッタフォロアトランジスタのそれぞれのコレクタ端子を前記スレーブ回路側クロックトインバータ回路の前記直列接続の２個の負荷抵抗の共通接続点にそれぞれ接続したことを特徴とするダイナミック型遅延フリップフロップ回路。
【請求項３】
請求項１又は２に記載のダイナミック型遅延フリップフロップ回路において、
前記直列接続の２個の負荷抵抗の抵抗分割比は、入力データパタンが交番信号の場合と連続信号の場合とで等しい出力振幅が得られる値に設定されていることを特徴とするダイナミック型遅延フリップフロップ回路。
【請求項４】
請求項１又は２に記載のダイナミック型遅延フリップフロップ回路において、
前記直列接続の２個の負荷抵抗の抵抗分割比は、入力データパタンが交番信号の場合に最も大きい出力振幅が得られる値に設定されていることを特徴とするダイナミック型遅延フリップフロップ回路。
【請求項５】
請求項１乃至４のいずれか１つに記載のダイナミック型遅延フリップフロップ回路において、
前記マスター回路側クロックトインバータ回路の差動対の２個のトランジスタ内の一方のトランジスタのベース端子と他方のトランジスタのコレクタ端子との間に第１の容量を、該一方のトランジスタのコレクタ端子と該他方のトランジスタのベース端子との間に第２の容量をそれぞれ接続し、
前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタ内の一方のトランジスタのベース端子と他方のトランジスタのコレクタ端子との間に第３の容量を、該一方のトランジスタのコレクタ端子と該他方のトランジスタのベース端子との間に第４の容量をそれぞれ接続したことを特徴とするダイナミック型遅延フリップフロップ回路。
【請求項６】
コレクタ端子に負荷抵抗が接続された差動対の２個のトランジスタを有するクロックトインバータ回路と該クロックトインバータ回路の該差動対の２個のトランジスタのコレクタ出力信号を入力する２個のエミッタフォロアトランジスタを有するエミッタフォロア回路をそれぞれ備えたマスター回路およびスレーブ回路から構成され、且つマスター回路側エミッタフォロア回路の前記エミッタフォロアトランジスタのエミッタ出力信号を前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタに入力させるダイナミック型遅延フリップフロップ回路において、
前記マスター回路側クロックトインバータ回路の差動対の２個のトランジスタ内の一方のトランジスタのベース端子と他方のトランジスタのコレクタ端子との間に第１の容量を、該一方のトランジスタのコレクタ端子と該他方のトランジスタのベース端子との間に第２の容量をそれぞれ接続し、
前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタ内の一方のトランジスタのベース端子と他方のトランジスタのコレクタ端子との間に第３の容量を、該一方のトランジスタのコレクタ端子と該他方のトランジスタのベース端子との間に第４の容量をそれぞれ接続したことを特徴とするダイナミック型遅延フリップフロップ回路。
【請求項７】
請求項５又は６に記載のダイナミック型遅延フリップフロップ回路において、
前記第１乃至第４の容量は、その各々がコレクタ端子と接続されている前記差動対のそれぞれのトランジスタのべース・コレクタ間容量と等しい値に設定されていることを特徴とするダイナミック型遅延フリップフロップ回路。
【請求項８】
請求項５又は６に記載のダイナミック型遅延フリップフロップ回路において、
前記第１乃至４の容量は、それぞれベース・コレクタ間容量を利用した第１乃至第４のダミートランジスタであることを特徴とするダイナミック型遅延フリップフロップ回路。
【請求項９】
請求項８に記載のダイナミック型遅延フリップフロップ回路において、
前記第１乃至第４の各ダミートランジスタのサイズは、その各々がコレクタ端子同士で接続されている前記第１乃至第４の各トランジスタのサイズと等しいサイズに設定されていることを特徴とするダイナミック型遅延フリップフロップ回路。
【請求項１０】
請求項１乃至９のいずれか１つに記載のダイナミック型遅延フリップフロップ回路において、
前記トランジスタは電界効果トランジスタであることを特徴とするダイナミック型遅延フリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波電子回路に広く用いられるダイナミック型遅延フリップフロップ回路、特に優れたリタイミング特性を有するダイナミック型遅延フリップフロップ回路に関するものである。
【０００２】
【従来の技術】
図２０は、ダイナミック型遅延フリップフロップ回路の従来例である（参考文献：特開平５−４８４３４号）。この回路は、マスター回路ＭＡＳｅとスレーブ回路ＳＬＡｅとで構成され、マスター回路ＭＡＳｅはクロックトインバータ回路ＣＳ１ｅとエミッタフォロア回路ＥＦ１ｅとから構成され、スレーブ回路ＳＬＡｅはクロックトインバータ回路ＣＳ２ｅとエミッタフォロア回路ＥＦ２ｅとから構成されている。
【０００３】
データ入力端子ＤＴ、データ反転入力端子ＤＣは、クロックトインバータ回路ＣＳ１ｅの上段差動対トランジスタＱ１１ｅ，Ｑ１２ｅのベース端子にそれぞれ接続され、クロック入力端子ＣＴ、クロック反転入力端子ＣＣは、それぞれクロックトインバータ回路ＣＳ１ｅ，ＣＳ２ｅの下段のトランジスタＱ１３ｅ，Ｑ３３ｅのベース端子に入力されている。
【０００４】
ここで、トランジスタＱ１３ｅ，Ｑ３３ｅは、トランジスタＱ１４ｅと抵抗Ｒ１３ｅからなる共通の電流源ＩＩｅに接続されており、入力端子ＣＴ，ＣＣのクロック信号を制御信号とする電流スイッチとして機能する。すなわち、入力端子ＣＴ，ＣＣのクロック信号のハイ，ローレベルに応じて、電流スイッチとしてのトランジスタＱ１３ｅ，Ｑ３３ｅのどちらか一方がオン、他方がオフとなる。
【０００５】
クロックトインバータ回路ＣＳ１ｅは、入力端子ＣＴのクロック信号がハイの場合にインバータとして動作し、ローの場合に擬ハイインピーダンスとなる。ここで「擬」としたのは、クロックトインバータ回路ＣＳ１ｅの内部に負荷抵抗Ｒ１１ｅ、Ｒ１２ｅが接続されているため、入力端子ＣＴがローの場合であっても出力インピーダンスの上限がこれらに制限されてしまい、ＣＭＯＳのクロックトインバータ回路で実現されるような理想的なハイインピーダンス状態にはならないからである。
【０００６】
一方、クロックトインバータ回路ＣＳ２ｅは、クロックトインバータ回路ＣＳ１ｅと同様な回路構成であるが、そのクロックトインバータ回路ＣＳ１ｅとは反対に、入力端子ＣＴのクロック信号がローの場合にインバータとして動作し、ハイの場合に擬ハイインピーダンスとなる。
【０００７】
エミッタフォロア回路ＥＦ１ｅは、クロックトインバータ回路ＣＳ１ｅの出力インピーダンスをローインピーダンスに変換するバッファであり、スレーブ回路ＳＬＡｅヘデータを受け渡すレベルシフトの役割も担っている。トランジスタＱ２１ｅ，Ｑ２２ｅはエミッタフォロアトランジスタとして働き、トランジスタＱ２３ｅ，Ｑ２４ｅ，Ｑ２５ｅ，Ｑ２６ｅはレベルシフト用のダイオードとして働き、トランジスタＱ２７ｅと抵抗Ｒ２１ｅの回路、およびトランジスタＱ２８ｅと抵抗Ｒ２２ｅの回路は電流源として働く。
【０００８】
一方、エミッタフォロア回路ＥＦ２ｅも、エミッタフォロア回路ＥＦ１ｅと同様な回路構成であり、同様にクロックトインバータ回路ＣＳ２ｅの出力インピーダンス変換とレベルシフトの機能を持つ。
【０００９】
図２１は、図２０に示した従来例のダイナミック型遅延フリップフロップ回路の機能ブロック図である。クロックトインバータ回路ＣＳ１ｅは、入力端子ＣＴのクロック信号がハイの場合にインバータ（図中の仮想的なスイッチがクローズ）として動作し、ローの場合に擬ハイインピーダンス出力（図中の仮想的なスイッチがオープン）として動作する。また、クロックトインバータ回路ＣＳ２ｅは、これと反対に、入力端子ＣＴのクロック信号がローの場合にインバータ（図中の仮想的なスイッチがクローズ）として動作し、ハイの場合に擬ハイインピーダンス出力（図中の仮想的なスイッチがオープン）として動作する。
【００１０】
ダイナミック型遅延フリップフロップ回路では、スタティック型とは異なり擬ハイインピーダンス状態が存在するため、各ノードの寄生容量が動作に大きな影響を及ぼす。図２１において、容量ＣＣ１ｅ，ＣＣ２ｅ，ＣＣ３ｅ，ＣＣ４ｅ，ＣＣ５ｅ，ＣＣ６ｅ，ＣＣ７ｅ，ＣＣ８ｅは、トランジスタや配線等による寄生容量を表している。
【００１１】
図２２は、図２０，図２１に示した従来例のダイナミック型遅延フリップフロップ回路の動作を示すタイムチャートである。この図２２は実際のデバイスの回路パラメータを用いたシミュレーションを元に描画されている。ここでは、１００ＧＨｚを超える周波数帯の用途に適用することを想定し、クロック周期を各回路の動作時間と同程度にまで短く設定したため、各回路の動作時間が非常に大きく見えている。
【００１２】
クロックトインバータ回路ＣＳ１ｅは、入力端子ＣＴのクロック信号がハイの期間（例えば、図に点線で示した時刻ｔａ〜ｔｂの期間）は、インバータとして動作する。時刻ｔａで入力端子ＣＴのクロック信号がローからハイヘ遷移したため、クロックトインバータ回路ＣＳ１ｅはインバータとして機能を始め、その出力ノードＣＳ１Ｔは、入力端子ＤＴのデータの逆論理（ハイ）へ遷移を始める。続いて、入力端子ＤＴのデータ信号がローからハイヘ遷移すると、この影響により、ノードＣＳ１Ｔはローへ遷移を始める。ここで、クロックトインバータ回路ＣＳ１ｅの動作時間の影響で、実際にノードＣＳ１Ｔがローヘ遷移を始めるのは時刻ｔｂを過ぎてしまっている。
【００１３】
時刻ｔｂ以降、入力端子ＣＴのクロック信号がローとなるため、クロックトインバータ回路ＣＳ１ｅの出力は擬ハイインピーダンス状態となり、ノードＣＳ１Ｔは寄生容量ＣＣ３ｅによりロー状態が保持される（ただし、クロック周期と各回路の動作時間とが同程度である場合、この寄生容量が存在しなくてもノードＣＳ１Ｔは保持されるのと同等な動作となるので、寄生容量は正常動作のために必ずしも必要ではない。）。次に入力端子ＣＴのクロック信号がハイになる期間では入力端子ＤＴのデータ信号はハイであり、ノードＣＳ１Ｔはこの逆論理のロー状態を保つことになる。
【００１４】
エミッタフォロア回路ＥＦ１ｅは、ノードＣＳ１Ｔの波形をそのままレベルシフトしてノードＥＦ１Ｔに出力する。
【００１５】
クロックトインバータ回路ＣＳ２ｅは、ノードＥＦ１Ｔの信号をデータ信号として入力し、入力端子ＣＴのクロック信号がローの期間にインバータとして動作し、ノードＣＳ２Ｔに出力する。ノードＣＳ２Ｔの信号は、エミッタフォロア回路ＥＦ２ｅにより低インピーダンスに変換され、ダイナミック型遅延フリップフロップ回路の出力端子ＱＴに出力される。出力端子ＱＴのデータ信号は、入力端子ＤＴのデータ信号が入力端子ＣＴのクロックによりリタイミングされた波形となっており、遅延フリップフロップ回路としての正常な動作が実現されている。
【００１６】
なお、時刻ｔａ〜ｔｂの期間、ノードＣＳ２Ｔと出力端子ＱＴの信号に波形の盛り上がりが発生している。これは、次のようにして理解することができる。すなわち、クロックトインバータ回路ＣＳ２ｅは、入力端子ＣＴのクロック信号がハイの期間（例えば、図に点線で示した時刻ｔａ〜ｔｂの期間）は、擬ハイインピーダンス状態となり、外部からの影響を受け易い状態にある。この期間にノードＥＦ１Ｔではローからハイヘの遷移が発生するため、寄生容量ＣＣ５ｅがハイパスフィルタ（または微分器）の役割を果たし、その結果がノードＣＳ２Ｔに加算されるからである。
【００１７】
【発明が解決しようとする課題】
このように、従来のダイナミック型遅延フリップフロップ回路においては、ＣＣ５ｅ等の寄生容量の影響により出力波形に盛り上がりが発生する問題がある。
【００１８】
この波形の歪みの形や大きさは、入力位相差（入力端子ＤＴのデータ信号と入力端子ＣＴのクロック信号との位相差）により変化するので、この結果、従来のダイナミック型遅延フリップフロップ回路の遅延時間（入力端子ＣＴの信号の立ち上がりから出力端子ＱＴの信号が遷移するまでの時間）が、入力位相差の影響を受けることになる。
【００１９】
図２３は従来のダイナミック型遅延フリップフロップ回路のリタイミング特性（遅延時間の入力位相差依存性）を示す図である。光受信機の識別器への用途では、入力位相差の変化に対して遅延時間の変化が小さいこと、すなわち良好なリタイミング特性が求められる。図２３に示すように、従来のダイナミック型遅延フリップフロップ回路では、誤動作領域近傍で大きく遅延時間が変化してしまうだけでなく、その他の領域でも負の傾きの特性を持っており、リタイミング特性は良好ではない。
【００２０】
一方、従来のダイナミック型遅延フリップフロップ回路では、上記で述べたように擬ハイインピーダンス状態が存在するために、その動作はデータの履歴に大きな影響を受ける。その結果、入力データパタンによりその出力振幅が変化を受けることになる。光受信機の識別器への用途では、出力振幅がデータパタン依存性を持つと、アイ開口率が悪化する問題を生ずる。
【００２１】
本発明の第１の目的は、上記の寄生容量による波形歪みを抑圧することにより、良好なリタイミング特性を持つダイナミック型遅延フリップフロップ回路を提供することにある。
【００２２】
また、本発明の第２の目的は、データの履歴を補正することにより、入力データパタン無依存のダイナミック型遅延フリップフロップ回路を提供することにある。
【００２３】
【発明が解決しようとする課題】
このため、請求項１の発明は、コレクタ端子に負荷抵抗が接続された差動対の２個のトランジスタを有するクロックトインバータ回路と該クロックトインバータ回路の該差動対の２個のトランジスタのコレクタ出力信号を入力する２個のエミッタフォロアトランジスタを有するエミッタフォロア回路をそれぞれ備えたマスター回路およびスレーブ回路から構成され、且つマスター回路側エミッタフォロア回路の前記エミッタフォロアトランジスタのエミッタ出力信号を前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタに入力させるダイナミック型遅延フリップフロップ回路において、前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタのそれぞれの負荷抵抗を２個の負荷抵抗の直列接続によりそれぞれ構成し、前記マスター回路側エミッタフォロア回路の２個のエミッタフォロアトランジスタのそれぞれのコレクタ端子を、前記スレーブ回路側クロックトインバータ回路の前記直列接続の２個の負荷抵抗の共通接続点にそれぞれ接続したことを特徴とするダイナミック型遅延フリップフロップ回路として構成した。
【００２４】
請求項２の発明は、コレクタ端子に負荷抵抗が接続された差動対の２個のトランジスタを有するクロックトインバータ回路と該クロックトインバータ回路の該差動対の２個のトランジスタのコレクタ出力信号を入力する２個のエミッタフォロアトランジスタを有するエミッタフォロア回路をそれぞれ備えたマスター回路及びスレーブ回路と、前記マスター回路の前段に２個のエミッタフォロアトランジスタを有するエミッタフォロア回路からなる入力バッファ回路とから構成され、且つ前記入力バッファ回路のエミッタフォロア回路のエミッタフォロアトランジスタのエミッタ出力信号を前記マスター回路側クロックトインバータ回路の差動対の２個のトランジスタに入力させ、さらにマスター回路側エミッタフォロア回路の前記エミッタフォロアトランジスタのエミッタ出力信号を前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタに入力させるダイナミック型遅延フリップフロップ回路において、前記マスター回路側のクロックトインバータ回路の差動対の２個のトランジスタのそれぞれの負荷抵抗を２個の負荷抵抗の直列接続によりそれぞれ構成し、前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタのそれぞれの負荷抵抗を２個の負荷抵抗の直列接続によりそれぞれ構成し、前記入力バッファ回路のエミッタフォロア回路の２個のエミッタフォロアトランジスタのそれぞれのコレクタ端子を前記マスター回路側クロックトインバータ回路の前記直列接続の２個の負荷抵抗の共通接続点にそれぞれ接続し、前記マスター回路側エミッタフォロア回路の２個のエミッタフォロアトランジスタのそれぞれのコレクタ端子を前記スレーブ回路側クロックトインバータ回路の前記直列接続の２個の負荷抵抗の共通接続点にそれぞれ接続したことを特徴とするダイナミック型遅延フリップフロップ回路として構成した。
【００２５】
請求項５の発明は、請求項１又は２の発明において、前記直列接続の２個の負荷抵抗の抵抗分割比は、入力データパタンが交番信号の場合と連続信号の場合とで等しい出力振幅が得られる値に設定されていることを特徴とするダイナミック型遅延フリップフロップ回路として構成した。
【００２６】
請求項４の発明は、請求項１又は２の発明において、前記直列接続の２個の負荷抵抗の抵抗分割比は、入力データパタンが交番信号の場合に最も大きい出力振幅が得られる値に設定されていることを特徴とするダイナミック型遅延フリップフロップ回路として構成した。
【００２７】
請求項５の発明は、請求項１乃至４のいずれか１つの発明において、前記マスター回路側クロックトインバータ回路の差動対の２個のトランジスタ内の一方のトランジスタのベース端子と他方のトランジスタのコレクタ端子との間に第１の容量を、該一方のトランジスタのコレクタ端子と該他方のトランジスタのベース端子との間に第２の容量をそれぞれ接続し、前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタ内の一方のトランジスタのベース端子と他方のトランジスタのコレクタ端子との間に第３の容量を、該一方のトランジスタのコレクタ端子と該他方のトランジスタのベース端子との間に第４の容量をそれぞれ接続したことを特徴とするダイナミック型遅延フリップフロップ回路として構成した。
【００２８】
請求項６の発明は、コレクタ端子に負荷抵抗が接続された差動対の２個のトランジスタを有するクロックトインバータ回路と該クロックトインバータ回路の該差動対の２個のトランジスタのコレクタ出力信号を入力する２個のエミッタフォロアトランジスタを有するエミッタフォロア回路をそれぞれ備えたマスター回路およびスレーブ回路から構成され、且つマスター回路側エミッタフォロア回路の前記エミッタフォロアトランジスタのエミッタ出力信号を前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタに入力させるダイナミック型遅延フリップフロップ回路において、前記マスター回路側クロックトインバータ回路の差動対の２個のトランジスタ内の一方のトランジスタのベース端子と他方のトランジスタのコレクタ端子との間に第１の容量を、該一方のトランジスタのコレクタ端子と該他方のトランジスタのベース端子との間に第２の容量をそれぞれ接続し、前記スレーブ回路側クロックトインバータ回路の差動対の２個のトランジスタ内の一方のトランジスタのベース端子と他方のトランジスタのコレクタ端子との間に第３の容量を、該一方のトランジスタのコレクタ端子と該他方のトランジスタのベース端子との間に第４の容量をそれぞれ接続したことを特徴とするダイナミック型遅延フリップフロップ回路として構成した。
【００２９】
請求項７の発明は、請求項５又は６の発明において、前記第１乃至第４の容量は、その各々がコレクタ端子と接続されている前記差動対のそれぞれのトランジスタのべース・コレクタ間容量と等しい値に設定されていることを特徴とするダイナミック型遅延フリップフロップ回路として構成した。
【００３０】
請求項８の発明は、請求項５又は６の発明において、前記第１乃至４の容量は、それぞれベース・コレクタ間容量を利用した第１乃至第４のダミートランジスタであることを特徴とするダイナミック型遅延フリップフロップ回路として構成した。
【００３１】
請求項９の発明は、請求項８の発明において、前記第１乃至第４の各ダミートランジスタのサイズは、その各々がコレクタ端子同士で接続されている前記第１乃至第４の各トランジスタのサイズと等しいサイズに設定されていることを特徴とするダイナミック型遅延フリップフロップ回路として構成した。
【００３２】
請求項１０の発明は、請求項１乃至９のいずれか１つの発明において、前記トランジスタは電界効果トランジスタであることを特徴とするダイナミック型遅延フリップフロップ回路として構成した。
【００３５】
【発明の実施の形態】
［第１の実施の形態］
図１は、本発明の第１の実施形態のダイナミック型遅延フリップフロップ回路回路図である。本実施形態の回路は、マスター回路ＭＡＳａとスレーブ回路ＳＬＡａとで構成され、マスター回路ＭＡＳａはクロックトインバータ回路ＣＳ１ａとエミッタフォロア回路ＥＦ１ａとから構成され、スレーブ回路ＳＬＡａはクロックトインバータ回路ＣＳ２ａとエミッタフォロア回路ＥＦ２ａとから構成されている。
【００３６】
データ入力端子ＤＴ，データ反転入力端子ＤＣは、クロックトインバータ回路ＣＳ１ａの上段差動対トランジスタＱ１１ａ，Ｑ１２ａのベース端子にそれぞれ接続され、クロック入力端子ＣＴ，クロック反転入力端子ＣＣは、それぞれクロックトインバータ回路ＣＳ１ａ，ＣＳ２ａの下段のトランジスタＱ１３ａ，Ｑ３３ａに入力されている。
【００３７】
図２０で説明した従来例では、エミッタフォロア回路ＥＦ１ｅの差動対トランジスタＱ２１ｅ，Ｑ２２ｅのコレクタ端子が接地されているのに対して、本実施形態では、エミッタフォロア回路ＥＦ１ａのトランジスタＱ２１ａ，Ｑ２２ａのコレクタ端子が、クロックトインバータ回路ＣＳ２ａのノードＣＳ２Ｔ，ＣＳ２Ｃに、つまりクロックトインバータ回路ＣＳ２ａの差動対トランジスタＱ３１ａ，Ｑ３２ａのそれぞれのコレクタ端子と負荷抵抗Ｒ３１ａ，Ｒ３２ａとの共通接続点に接続されている点が異なる。なお、その他の図２０で説明した従来例の回路と同じ素子には、同一大文字符号に添字をｅからａに変更して付けている。
【００３８】
図２は、本発明の第１の実施形態のダイナミック型遅延フリップフロップ回路の機能ブロック図である。クロックトインバータ回路ＣＳ１ａは、入力端子ＣＴのクロック信号がハイの場合にインバータ（図中の仮想的なスイッチがクローズ）として動作し、ローの場合に擬ハイインピーダンス出力（図中の仮想的なスイッチがオープン）として動作する。また、クロックトインバータ回路ＣＳ２ａは、これと反対に、入力端子ＣＴのクロック信号がローの場合にインバータ（図中の仮想的なスイッチがクローズ）として動作し、ハイの場合に擬ハイインピーダンス出力（図中の仮想的なスイッチがオープン）として動作する。図２において、容量ＣＣ１ａ，ＣＣ２ａ，ＣＣ３ａ，ＣＣ４ａ，ＣＣ５ａ，ＣＣ６ａ，ＣＣ７ａ，ＣＣ８ａはトランジスタや配線等による寄生容量を表している。
【００３９】
従来例の機能ブロック（図２１）と比較すると、本実施形態の機能ブロック（図２）には、インバータ５１ａ，５２ａ、加算器５３ａ，５４ａが付加されている。これは、本実施形態において、エミッタフォロア回路ＥＦ１ａのトランジスタＱ２１ａ，Ｑ２２ａのコレクタ端子が、クロックトインバータ回路ＣＳ２ａのノードＣＳ２Ｔ，ＣＳ２Ｃに接続されていることを反映したものである。トランジスタＱ２１ａに着目すると、ベース端子電位（ノードＣＳ１Ｔ）がローからハイヘ遷移する場合、トランジスタＱ３１ａのベース端子容量等によりエミッタ電位（ノードＥＦ１Ｔ）のローからハイヘの遷移は僅かに遅れる。このため、トランジスタＱ２１ａのコレクタ電流は一時的に増大し、抵抗Ｒ３１ａの電流を増加させるため、ノードＣＳ２Ｔの電位を下げることになる。
【００４０】
以上のプロセスは実際にはダイナミックに発生するが、各回路遅延と同程度のクロック周期での動作を仮定した場合、あたかもノードＣＳ１Ｔの反転論理がノードＣＳ２Ｔに加算されるとみなすことができる。そこで、図２の機能ブロック図では、インバータ５１ａ，５２ａ、加算器５３ａ，５４ａとして表示した。
【００４１】
図３は、本発明の第１の実施形態の動作を示すタイムチャートである。クロック周期を各回路の動作時間と同程度にまで短く設定したため、各回路の動作時間が非常に大きく見えている。クロックトインバータ回路ＣＳ１ａは、入力端子ＣＴのクロック信号がハイの期間（例えば、図３に点線で示した時刻ｔａ〜ｔｂの期間）は、インバータとして動作し、エミッタフォロア回路ＥＦ１ａは、ノードＣＳ１Ｔの波形をそのままレベルシフトしてノードＥＦ１Ｔに出力する。ここまでは従来例（図２２）と同じである。
【００４２】
クロックトインバータ回路ＣＳ２ａは、ノードＥＦ１Ｔの信号をデータ信号として入力し、入力端子ＣＴのクロック信号がローの期間にインバータとして動作し、ノードＣＳ２Ｔに信号を出力する。従来例で説明したのと同様に、クロックトインバータ回路ＣＳ２ａの出力は入力端子ＣＴのクロック信号がハイの期間（例えば、図３に点線で示した時刻ｔａ〜ｔｂの期間）は、擬ハイインピーダンス状態となり、寄生容量ＣＣ５ａを介してノードＥＦ１Ｔの信号が混入するため、ノードＣＳ２Ｔには図３に点線で示すような波形の盛り上がりが発生する。
【００４３】
しかし、本実施形態においては、インバータ５１ａの出力が、この波形の盛り上がりと逆電圧の波形として加算されるため、加算結果によりノードＣＳ２Ｔは図３に示すように、波形の盛り上がりが補正される。
【００４４】
ノードＣＳ２Ｔの信号は、エミッタフォロア回路ＥＦ２ａにより低インピーダンスに変換され、ダイナミック型遅延フリップフロップ回路の出力端子ＱＴに出力する。出力端子ＱＴのデータ信号は、入力端子ＤＴのデータ信号が入力端子ＣＴのクロック信号によりリタイミングされた波形となっており、遅延フリップフロップ回路としての正常な動作が実現されている。
【００４５】
図４は第１の実施形態のリタイミング特性（遅延時間の入力位相差依存性）を示す図である。この図４は実際のデバイスの回路パラメータを用いたシミュレーションを元に描画されている。図４に示すように、本実施形態のリタイミング特性は、従来例と比較して改善される（入力位相差の変化に対する遅延時間の変化が小さい）。これは、寄生容量による波形歪みが生じる期間が入力位相差に影響を受けるのに対し、インバータ５１ａの出力のパルス幅も同様に入力位相差に影響を受け、打ち消し合う効果が発生するためである。
【００４６】
［第２の実施の形態］
図５は、本発明第２の実施形態のダイナミック型遅延フリップフロップ回路回路図である。本実施形態の回路は、入力バッファ回路ＩＮＰｆとマスター回路ＭＡＳｆとスレーブ回路ＳＬＡｆとで構成され、入力バッファ回路ＩＮＰｆはエミッタフォロア回路ＥＦ０ｆから構成され、マスター回路ＭＡＳｆはクロックトインバータ回路ＣＳ１ｆとエミッタフォロア回路ＥＦ１ｆとから構成され、スレーブ回路ＳＬＡｆはクロックトインバータ回路ＣＳ２ｆとエミッタフォロア回路ＥＦ２ｆとから構成されている。
【００４７】
データ入力端子ＤＴ、データ反転入力端子ＤＣは、入力バッファ回路ＩＮＰｆのエミッタフォロア回路ＥＦ０ｆのエミッタフォロアトランジスタＱ０１ｆ、Ｑ０２ｆのベース端子にそれぞれ入力され、クロック入力端子ＣＴ、クロック反転入力端子ＣＣは、それぞれクロックトインバータ回路ＣＳ１ｆ、ＣＳ２ｆの下段のトランジスタＱ１３ｆ、Ｑ３３ｆに入力されている。
【００４８】
前記した第１の実施形態では、マスター回路ＭＡＳ１ａのエミッタフォロア回路ＥＦ１ａのトランジスタＱ２１ａ、Ｑ２２ａのコレクタ端子がクロックトインバータ回路ＣＳ２ａのノードＣＳ２Ｔ、ＣＳ２Ｃに接続されていた。ここまでは、本実施形態も同じである。本実施形態では、さらに入力バッファ回路ＩＮＰｆを新たに設け、入力バッファ回路ＩＮＰｆのエミッタフォロア回路ＥＦ０ｆのトランジスタＱ０１ｆ、Ｑ０２ｆのコレクタ端子をマスター回路ＭＡＳｆのクロックトインバータ回路ＣＳ１ｆのノードＣＳ１Ｔ、ＣＳ１Ｃに接続する点において異なる。
【００４９】
図６は、本発明第２の実施形態のダイナミック型遅延フリップフロップ回路の機能ブロック図である。すでに図２で説明したように、第１の実施形態は寄生容量ＣＣ５ａによる波形歪みをインバータ５１ａで補正し、寄生容量ＣＣ６ａによる波形歪みをインバータ５２ａで補正する。しかしながら、第１の実施形態では、マスター回路ＭＡＳａの差動対ＣＳ１ａの寄生容量ＣＣ１ａ及びＣＣ２ａによる波形歪みを補正していない。これは、第１の実施形態では、差動対ＣＳ１ａに直接データ入力端子ＤＴ及びデータ反転入力端子ＤＣが接続されるので、補正をするためのインバータが構成不可能だからである。そこで、本実施形態では、エミッタフォロア回路ＥＦ０ｆによる入力バッファ回路ＩＮＰｆを新たに設け、この入力バッファ回路ＩＮＰｆのエミッタフォロア回路ＥＦ０ｆのトランジスタＱ０１ｆ、Ｑ０２ｆのコレクタ端子をマスター回路ＭＡＳｆのクロックトインバータ回路ＣＳ１ｆのノードＣＳ１Ｔ、ＣＳ１Ｃに接続することにより、インバータ６１ｆ、６２ｆの機能を実現し、寄生容量ＣＣ１ｆ、ＣＣ２ｆによる波形歪みを補正する。従って、本実施形態のダイナミック型遅延フリップフロップ回路は、寄生容量ＣＣ１ｆ、ＣＣ２ｆの補正機能を持たない第１の実施形態と比較して、より理想的なりタイミング特性を実現することができる。
【００５０】
［第３の実施の形態］
図７は、本発明の第３の実施形態のダイナミック型遅延フリップフロップ回路の回路図である。本実施形態は、マスター回路ＭＡＳｂとスレーブ回路ＳＬＡｂとで構成され、マスター回路ＭＡＳｂはクロックトインバータ回路ＣＳ１ｂとエミッタフォロア回路ＥＦ１ｂとから構成され、スレーブ回路ＳＬＡｂはクロックトインバータ回路ＣＳ２ｂとエミッタフォロア回路ＥＦ２ｂとから構成されている。
【００５１】
データ入力端子ＤＴ，データ反転入力端子ＤＣは、クロックトインバータ回路ＣＳ１ｂの上段差動対トランジスタＱ１１ｂ，Ｑ１２ｂのベース端子にそれぞれ接続され、クロック入力端子ＣＴ，クロック反転入力端子ＣＣは、それぞれクロックトインバータ回路ＣＳ１ｂ，ＣＳ２ｂの下段のトランジスタＱ１３ｂ，Ｑ３３ｂのベース端子に接続されている。
【００５２】
前記した第１の実施形態では、エミッタフォロア回路ＥＦ１ａのトランジスタＱ２１ａ，Ｑ２２ａのコレクタ端子がクロックトインバータ回路ＣＳ２ａのノードＣＳ２Ｔ，ＣＳ２Ｃに接続されていたのに対して、本実施形態では、エミッタフォロア回路ＥＦ１ｂのトランジスタＱ２１ｂ，Ｑ２２ｂのコレクタ端子がクロックトインバータ回路ＣＳ２ｂの差動対トランジスタＱ３１ｂ，Ｑ３２ｂのそれぞれの負荷抵抗（抵抗Ｒ３１ｂとＲ３３ｂの直列接続，抵抗Ｒ３２ｂとＲ３４ｂの直列接続）の中点に接続されている点において異なる。なお、その他の図１で説明した第１の実施形態の回路と同じ素子には、同一大文字符号に添字をａからｂに変更して付けている。
【００５３】
図８は、本発明の第３の実施形態のダイナミック型遅延フリップフロップ回路の機能ブロック図である。クロックトインバータ回路ＣＳ１ｂは、入力端子ＣＴのクロック信号がハイの場合にインバータ（図中の仮想的なスイッチがクローズ）として動作し、ローの場合に擬ハイインピーダンス出力（図中の仮想的なスイッチがオープン）として動作する。また、クロックトインバータ回路ＣＳ２ｂは、入力端子ＣＴのクロック信号がローの場合にインバータ（図中の仮想的なスイッチがクローズ）として動作し、ハイの場合に擬ハイインピーダンス出力（図中の仮想的なスイッチがオープン）として動作する。図８において、容量ＣＣ１ｂ，ＣＣ２ｂ，ＣＣ３ｂ，ＣＣ４ｂ，ＣＣ５ｂ，ＣＣ６ｂ，ＣＣ７ｂ，ＣＣ８ｂはトランジスタや配線等による寄生容量を表している。
【００５４】
前記した第１の実施形態のダイナミック型遅延フリップフロップ回路の機能ブロック（図２）と比較すると、本実施形態の機能ブロック（図８）では、インバータ５１ｂ、５２ｂの出力が、加算器ではなく、直列接続された抵抗Ｒ３１ｂ，Ｒ３３ｂの共通接続点、直列接続された抵抗Ｒ３２ｂ，Ｒ３４ｂの共通接続点に接続されている点において異なる。これは、本実施形態において、エミッタフォロア回路ＥＦ１ｂのトランジスタＱ２１ｂ，Ｑ２２ｂのコレクタ端子がクロックトインバータ回路ＣＳ２ｂの負荷抵抗Ｒ３１ｂ〜Ｒ３４ｂに接続されていることを反映したものである。この結果、本実施形態では、インバータ５１ｂ，５２ｂによる出力波形の歪みの補正量を、自由に設計できる利点を持つ。
【００５５】
図９は、本発明の第３の実施形態のダイナミック型遅延フリップフロップ回路の動作を示すタイムチャートである。クロックトインバータ回路ＣＳ１ｂは、入力端子ＣＴのクロック信号がハイの期間（例えば、図に点線で示した時刻ｔａ〜ｔｂの期間）は、インバータとして動作し、エミッタフォロア回路ＥＦ１ｂは、ノードＣＳ１Ｔの信号の波形をそのままレベルシフトしてノードＥＦ１Ｔに出力する。ここまでは第１の実施形態（図３）と同じである。
【００５６】
クロックトインバータ回路ＣＳ２ｂは、ノードＥＦ１Ｔの信号をデータ信号として入力し、入力端子ＣＴのクロック信号がローの期間にインバータとして動作し、ノードＣＳ２Ｔに信号を出力する。従来例で説明したように、クロックトインバータ回路ＣＳ２ｂ出力は入力端子ＣＴのクロック信号がハイの期間（例えば、図に点線で示した時刻ｔａ〜ｔｂの期間）は、擬ハイインピーダンス状態となり、寄生容量ＣＣ５ｂを介してノードＥＦ１Ｔの信号がノードＣＳ２Ｔに混入するため、図９に点線で示すような波形の盛り上がりが発生する。
【００５７】
しかし、本実施形態においては、インバータ５１ｂ出力が、この波形の盛り上がりと逆電圧の波形として加算されるため、ノードＣＳ２Ｔでの加算結果は図９に示すように、波形の盛り上がりが補正される。ここで、本実施形態では、第１の実施形態と異なり、この補正量を負荷抵抗の抵抗分割比（Ｒ３１ｂ／（Ｒ３１ｂ＋Ｒ３３ｂ），Ｒ３２ｂ／（Ｒ３２ｂ＋Ｒ３４ｂ））により自由に設計することができる。
【００５８】
図９では、この抵抗分割比を０．６（百分率で６０％）とした場合を例に動作を記載している。従来例は抵抗分割比が０（百分率で０％）である場合に相当し、前記した第１の実施形態は抵抗分割比が１（百分率で１００％）である場合に相当する。第１の実施形態（図３）においては、インバータ５１ａによる補正量が、寄生容量ＣＣ５ａによる波形歪みと比較して大きすぎるため、ノードＣＳ２Ｔの波形に逆方向の歪み（へこみ）が生じていた。本実施形態では、インバータ５１ｂによる補正量を適切な値に設計可能なため、図９に示すようにノードＣＳ２Ｔの波形の歪みをより小さくすることが可能となる。
【００５９】
図１０は第３の実施形態のダイナミック型遅延フリップフロップ回路のリタイミング特性を示す図である。この図１０は実際のデバイスの回路パラメータを用いたシミュレーションを元に描画されており、抵抗分割比は０．６（百分率で６０％）とした。図１０に示すように、本実施形態のリタイミング特性は、従来例と比較して改善されている。
【００６０】
図１１は第３の実施形態のダイナミック型遅延フリップフロップ回路の出力振幅の抵抗分割比依存性を示す図である。計算には実際のデバイスの回路パラメータを用いている。入力データパタンとして、０１０１・・・を繰り返す交番データと、００００・・・または１１１１・・・と同符号が連続する連続データの２種について示した。光受信機の識別器への用途では、出力振幅がデータパタン依存性を持つと、アイ開口率が悪化する問題を生ずる。図１１によれば、計算で用いたデバイスの場合、抵抗分割比を６０％程度に設計すれば出力振幅のデータパタン無依存化が実現できる。なお、図１０で説明したように、同抵抗分割比でリタイミング特性の改善も確認されている。
【００６１】
このように、第３の実施形態のダイナミック型遅延フリップフロップ回路は、本発明の目的であるリタイミング特性の向上と出力振幅のデータパタン無依存化を同時に実現するものである。
【００６２】
なお、抵抗分割比はダイナミック型遅延フリップフロップ回路の用途で要求される各特性を満足するように決定することができる。例えば、デバイスの性能限界に近い高周波数での動作を要求する場合には、遅延時間が最も短くなると計算される抵抗分割比１００％で設計すればよい。また、トグルフリップフロップ回路や分周器へ適用する場合には、交番データ入力の場合に最も出力振幅が大きくなるように抵抗分割比を６０％程度にすればよい。
【００６３】
［第４の実施の形態］
図１２は、本発明第４の実施形態のダイナミック型遅延フリップフロップ回路回路図である。本実施形態の回路は、入力バッファ回路ＩＮＰｇとマスター回路ＭＡＳｇとスレーブ回路ＳＬＡｇとで構成され、入力バッファ回路ＩＮＰｇはエミッタフォロア回路ＥＦ０ｇから構成され、マスター回路ＭＡＳｇはクロックトインバータ回路ＣＳ１ｇとエミッタフォロア回路ＥＦ１ｇとから構成され、スレーブ回路ＳＬＡｇはクロックトインバータ回路ＣＳ２ｇとエミッタフォロア回路ＥＦ２ｇとから構成されている。
【００６４】
データ入力端子ＤＴ、データ反転入力端子ＤＣは、入力バッファ回路ＩＮＰｇのエミッタフォロア回路ＥＦ０ｇのエミッタフォロアトランジスタＱ０１ｇ、Ｑ０２ｇのベース端子にそれぞれ入力され、クロック入力端子ＣＴ、クロック反転入力端子ＣＣは、それぞれクロックトインバータ回路ＣＳ１ｇ、ＣＳ２ｇの下段のトランジスタＱ１３ｇ、Ｑ３３ｇに入力されている。
【００６５】
前記した第３の実施形態では、マスター回路ＭＡＳ１ｂのエミッタフォロア回路ＥＦ１ｂのトランジスタＱ２１ｂ、Ｑ２２ｂのコレクタ端子がクロックトインバータ回路ＣＳ２ｂの抵抗Ｒ３１ｂとＲ３３ｂの間のノード及び、Ｒ３２ｂとＲ３４ｂの間のノードに接続されていた。ここまでは、本実施形態も同じである。本実施形態では、さらに入力バッファ回路ＩＮＰｇを新たに設け、入力バッファ回路ＩＮＰｇのエミッタフォロア回路ＥＦ０ｇのトランジスタＱ０１ｇ、Ｑ０２ｇのコレクタ端子をマスター回路ＭＡＳｇのクロックトインバータ回路ＣＳ１ｇのノードＣＳ１Ｔ、ＣＳ１Ｃに接続する点において異なる。
【００６６】
図１３は、本発明第４の実施形態のダイナミック型遅延フリップフロップ回路の機能ブロック図である。すでに図８で説明したように、第３の実施形態は寄生容量ＣＣ５ｂによる波形歪みをインバータ５１ｂで補正し、寄生容量ＣＣ６ｂによる波形歪みをインバータ５２ｂで補正する。しかしながら、第３の実施形態では、マスター回路ＭＡＳｂの差動対ＣＳ１ｂの寄生容量ＣＣ１ｂ及びＣＣ２ｂによる波形歪みを補正していない。これは、第３の実施形態では、差動対ＣＳ１ｂに直接データ入力端子ＤＴ及びデータ反転入力端子ＤＣが接続されるので、補正をするためのインバータが構成不可能だからである。そこで、本実施形態では、エミッタフォロア回路ＥＦ０ｇによる入力バッファ回路ＩＮＰｇを新たに設け、この入力バッファ回路ＩＮＰｇのエミッタフォロア回路ＥＦ０ｇのトランジスタＱ０１ｇ、Ｑ０２ｇのコレクタ端子をマスター回路ＭＡＳｇのクロックトインバータ回路ＣＳ１ｇの抵抗Ｒ１１ｇとＲ１４ｇの間のノード及びＲ１２ｇとＲ１５ｇの間のノードに接続することにより、インバータ６１ｇ、６２ｇの機能を実現し、寄生容量ＣＣ１ｇ、ＣＣ２ｇによる波形歪みを補正する。従って、本実施形態のダイナミック型遅延フリップフロップ回路は、寄生容量ＣＣ１ｇ、ＣＣ２ｇの補正機能を持たない第３の実施形態と比較して、より理想的なりタイミング特性を実現することができる。
【００６７】
［第５の実施の形態］
図１４は、本発明の第５の実施形態のダイナミック型遅延フリップフロップ回路の回路図である。本実施形態は、マスター回路ＭＡＳｃとスレーブ回路ＳＬＡｃとで構成され、マスター回路ＭＡＳｃはクロックトインバータ回路ＣＳ１ｃとエミッタフォロア回路ＥＦ１ｃとから構成され、スレーブ回路ＳＬＡｃはクロックトインバータ回路ＣＳ２ｃとエミッタフォロア回路ＥＦ２ｃとから構成されている。
【００６８】
データ入力端子ＤＴ，データ反転入力端子ＤＣは、クロックトインバータ回路ＣＳ１ｃの上段差動対トランジスタＱ１１ｃ，Ｑ１２ｃのベース端子にそれぞれ接続され、クロック入力端子ＣＴ，クロック反転入力端子ＣＣは、それぞれクロックトインバータ回路ＣＳ１ｃ，ＣＳ２ｃの下段のトランジスタＱ１３ｃ，Ｑ３３ｃのベース端子に接続されている。
【００６９】
本実施形態は、前記した従来例（図２０）において容量Ｃ１１ｃ，Ｃ１２ｃ，Ｃ３１ｃ，Ｃ３２ｃを付加した構成である。容量Ｃ１１ｃは入力端子ＤＣとノードＣＳ１Ｔの間に接続され、容量Ｃ１２ｃは入力端子ＤＴとノードＣＳ１Ｃの間に接続され、容量Ｃ３１ｃはノードＥＦ１ＣとＣＳ２Ｔの間に接続され、容量Ｃ３２ｃはノードＥＦ１ＴとＣＳ２Ｃの間に接続されている。なお、その他の図２０で説明した従来例の回路と同じ素子には、同一大文字符号に添字をｅからｃに変更して付けている。
【００７０】
図１５は、本発明の第５の実施形態のダイナミック型遅延フリップフロップ回路の機能ブロック図である。容量Ｃ１１ｃ，Ｃ１２ｃ，Ｃ３１ｃ，Ｃ３２ｃは、それぞれ寄生容量ＣＣ１ｃ，ＣＣ２ｃ，ＣＣ５ｃ，ＣＣ６ｃによる波形の歪みを補正するために付加されている。例えば、容量Ｃ３１ｃ，ＣＣ５ｃに着目すると、ノードＥＦ１Ｔの信号の値の遷移が寄生容量ＣＣ５ｃを介してノードＣＳ２Ｔに波形歪みを発生させている。そこで、ノードＥＦ１Ｔの反転論理であるノードＥＦ１ＣとノードＣＳ２Ｔとの間に新しい容量Ｃ３１ｃを付加することで、電圧軸が逆転した波形を持つ歪みレプリカを発生させ、歪みを中和する。
【００７１】
図１６は、本発明の第５の実施形態のダイナミック型遅延フリップフロップ回路の動作を示すタイムチャートである。容量Ｃ１１ｃ，Ｃ１２ｃ，Ｃ３１ｃ，Ｃ３２ｃの値を、それぞれ対応する寄生容量ＣＣ１ｃ，ＣＣ２ｃ，ＣＣ５ｃ，ＣＣ６ｃと等しく選ぶことにより、波形歪みを理想的に除去することができる。
【００７２】
図１７は、第５の実施形態のダイナミック型遅延フリップフロップ回路のリタイミング特性である。図１７は実際のデバイスの回路パラメータを用いたシミュレーションを元に描画されている。本実施形態のリタイミング特性は、従来例や第１、第３の実施形態と比較して大幅に改善されている。
【００７３】
このように、第５の実施形態は、本発明の目的ひとつであるリタイミング特性の著しい向上を実現するものである。
【００７４】
［第６の実施の形態］
図１８は、本発明第６の実施形態のダイナミック型遅延フリップフロップ回路の回路図である。本実施形態は、マスター回路ＭＡＳｄとスレーブ回路ＳＬＡｄとで構成され、マスター回路ＭＡＳｄはクロックトインバータ回路ＣＳ１ｄとエミッタフォロア回路ＥＦ１ｄとから構成され、スレーブ回路ＳＬＡｄはクロックトインバータ回路ＣＳ２ｄとエミッタフォロア回路ＥＦ２ｄとから構成されている。
【００７５】
データ入力端子ＤＴ，データ反転入力端子ＤＣは、クロックトインバータ回路ＣＳ１ｄの上段差動対トランジスタＱ１１ｄ，Ｑ１２ｄのベース端子にそれぞれ接続され、クロック入力端子ＣＴとクロック反転入力端子ＣＣは、それぞれクロックトインバータ回路ＣＳ１ｄ，ＣＳ２ｄの下段のトランジスタＱ１３ｄ，Ｑ３３ｄのベース端子に接続されている。
【００７６】
本実施形態は、第３の実施形態（図７）の構成（抵抗分割比をゼロでない値とした構成）を基としている。すなわち、エミッタフォロア回路ＥＦ１ｄのトランジスタＱ２１ｄ，Ｑ２２ｄのコレクタ端子をクロックトインバータ回路ＣＳ２ｄの負荷抵抗（抵抗Ｒ３１ｄとＲ３３ｄの直列接続，抵抗Ｒ３２ｄとＲ３４ｄの直列接続）の中点に接続した構成としている。
【００７７】
また、本実施形態は、第５の実施形態（図１４）における容量Ｃ１１ｃ，Ｃ１２ｃ，Ｃ３１ｃ，Ｃ３２ｃを、それぞれダミートランジスタＱ１５ｄ，Ｑ１６ｄ，Ｑ３５ｄ，Ｑ３６ｄに置き換えた構成となっている。第５の実施形態の機能ブロック（図１５）における寄生容量ＣＣ１ｃ，ＣＣ２ｃ，ＣＣ５ｃ，ＣＣ６ｃの最も寄与が大きい発生原因は、それぞれトランジスタＱ１１ｃ，Ｑ１２ｃ，Ｑ３１ｃ，Ｑ３２ｃのべース・コレクタ間容量である。
【００７８】
そこで、本実施形態では、トランジスタＱ１１ｄ，Ｑ１２ｄ，Ｑ３１ｄ，Ｑ３２ｄと等しいサイズのダミートランジスタＱ１５ｄ，Ｑ１６ｄ，Ｑ３５ｄ，Ｑ３６ｄを容量として付加することにより、無調整かつ理想的な波形歪み除去を可能とした。ここで、等しいサイズのトランジスタとは、トランジスタのベース幅、エミッタ面積、エミッタ・ベース接合面積などトランジスタ各部の様々な「サイズ」がすべて等しいことを意味する。なお、その他の図１４で説明した第５の実施形態の回路と同じ素子には、同一大文字符号に添字をｃからｄに変更して付けている。
【００７９】
図１９は、本発明の第６の実施形態のダイナミック型遅延フリップフロップ回路の機能ブロック図である。容量Ｃ１１ｄ，Ｃ１２ｄ，Ｃ３１ｄ，Ｃ３２ｄは、それぞれダミートランジスタＱ１５ｄ，Ｑ１６ｄ，Ｑ３５ｄ，Ｑ３６ｄのべース端子・コレクタ端子間容量である。本実施形態では、無調整でＣ１１ｄ＝ＣＣ１ｄ、Ｃ１２ｄ＝ＣＣ２ｄ、Ｃ３１ｄ＝ＣＣ５ｄ、Ｃ３２ｄ＝ＣＣ６ｄが実現されるため、擬ハイインピーダンス状態で発生する波形歪みを理想的に除去することができ、良好なリタイミング特性を得ることができる。一方で、本実施形態では抵抗分割比を最適化設計することにより、出力振幅のデータパタン無依存化が可能である。
【００８０】
このように、第６の実施形態は、本発明の目的であるリタイミング特性の著しい向上と出力振幅のデータパタン無依存化を同時に実現するものである。
【００８１】
【発明の効果】
以上説明したように、本発明のダイナミック型遅延フリップフロップ回路は、従来技術と比較して、リタイミング特性を向上させることができる。また、スレーブ回路のクロックトインバータ回路の負荷抵抗を２つの抵抗の直列接続により構成し、マスター回路のエミッタフォロア回路を構成するトランジスタのコレクタ端子をこの直列接続された負荷抵抗の中点に接続した本発明のダイナミック型遅延フリップフロップ回路においては、出力振幅のデータパタン依存性を抑圧することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態のダイナミック型遅延フリップフロップ回路の回路図である。
【図２】  同第１の実施形態の同回路の機能ブロック図である。
【図３】  同第１の実施形態の同回路の動作を示すタイムチャートである。
【図４】  同第１の実施形態の同回路のリタイミング特性の特性図である。
【図５】  本発明第２の実施形態のダイナミック型遅延フリップフロップ回路の回路図である。
【図６】  同第２の実施形態のダイナミック型遅延フリップフロップ回路の機能ブロック図である。
【図７】  本発明第３の実施形態のダイナミック型遅延フリップフロップ回路の回路図である。
【図８】  同第３の実施形態の同回路の機能ブロック図である。
【図９】  同第３の実施形態の同回路の動作を示すタイムチャートである。
【図１０】  同第３の実施形態の同回路のリタイミング特性の特性図である。
【図１１】  同第３の実施形態の出力振幅の抵抗分割比依存性を示す特性図である。
【図１２】  本発明第４の実施形態のダイナミック型遅延フリップフロップ回路の回路図である。
【図１３】  同第４の実施形態のダイナミック型遅延フリップフロップ回路の機能ブロック図である。
【図１４】  本発明の第５の実施形態のダイナミック型遅延フリップフロップ回路の回路図である。
【図１５】  同第５の実施形態の同回路の機能ブロック図である。
【図１６】  同第５の実施形態の同回路の動作を示すタイムチャートである。
【図１７】  同第５の実施形態の同回路のリタイミング特性の特性図である。
【図１８】  本発明の第６の実施形態のダイナミック型遅延フリップフロップ回路の回路図である。
【図１９】  同第６の実施形態の同回路の機能ブロック図である。
【図２０】  従来例のダイナミック型遅延フリップフロップ回路の回路図である。
【図２１】  同従来例の同回路の機能ブロック図である。
【図２２】  同従来例の同回路の動作を示すタイムチャートである。
【図２３】  同従来例の同回路のリタイミング特性の特性図である。
【符号の説明】
ＭＡＳａ〜ＭＡＳｇ：マスター回路
ＳＬＡａ〜ＳＬＡｇ：スレーブ回路
ＣＳ１ａ〜ＣＳ１ｇ，ＣＳ２ａ〜ＣＳ２ｇ：クロックトインバータ回路
ＥＦ１ａ〜ＥＦ１ｇ，ＥＦ２ａ〜ＥＦ２ｇ：エミッタフォロア回路
ＣＣ１ａ〜ＣＣ８ａ，ＣＣ１ｂ〜ＣＣ８ｂ，ＣＣ１ｃ〜ＣＣ８ｃ，ＣＣ１ｄ〜ＣＣ８ｄ，ＣＣ１ｅ〜ＣＣ８ｅ，ＣＣ１ｆ〜ＣＣ８ｆ，ＣＣ１ｇ〜ＣＣ８ｇ：寄生容量
５１ａ，５２ａ，５１ｂ，５２ｂ，５１ｄ，５２ｄ，５１ｆ，５２ｆ，５１ｇ，５２ｇ，６１ｆ，６２ｆ，６１ｇ，６２ｇ：インバータ
５３ａ，５４ａ，５３ｆ，５４ｆ，６３ｆ，６４ｆ：加算器
Ｃ１１ｃ，Ｃ１２ｃ，Ｃ３１ｃ，Ｃ３２ｃ：容量
Ｑ１５ｄ，Ｑ１６ｄ，Ｑ３５ｄ，Ｑ３６ｄ：ダミートランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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