(57)【特許請求の範囲】
【請求項１】
半導体基板（１）の上にシリサイド膜（４ａ、６ａ、７ａ）を形成する工程と、
前記シリサイド膜の上に層間絶縁膜（９）を形成する工程と、
前記層間絶縁膜及び前記シリサイド膜をエッチングすることでコンタクトホール（１０）を形成する工程と、
この工程の後、前記コンタクトホールの側壁において前記シリサイド膜の表面に形成された酸化膜を除去し前記シリサイド膜を露出させる工程と、
前記コンタクトホールに導体部材（１１、１３）を充填することで前記導体部材と前記シリサイド膜とを前記コンタクトホールの側壁に露出した位置で直接接触させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記層間絶縁膜を形成する工程では、前記層間絶縁膜をＳｉＯ2膜、ＢＰＳＧ膜、ＴＥＯＳ膜及びＰＳＧ膜のうちの少なくとも１つから構成し、前記層間絶縁膜を前記シリサイド膜の上に直接形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリサイド膜を露出させる工程では、ドライエッチング処理によって前記酸化膜を除去することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ドライエッチング処理を、Ａｒイオンエッチング、反応性イオンエッチング及びプラズマエッチングのうちの少なくとも１つにより行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリサイド膜を露出させる工程と前記導体部材と前記シリサイド膜とを接触させる工程とを真空雰囲気で行うことを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、サリサイド構造になっている半導体装置の製造方法に関し、特にＬＳＩを構成している素子と配線とを接続する場合の製造方法に用いて好適である。
【０００２】
【従来の技術】
ＬＳＩでは高集積化及び高速化を達成するため微細化が進められている。しかし、微細化を進めると配線と素子との接続部のコンタクト抵抗が増大する。具体的には、１／（縮小比）2で面積が縮小されるため、縮小比の二乗でコンタクト抵抗が増大する。
【０００３】
そこで、一般に微細化された半導体装置ではサリサイド技術を導入し、コンタクト抵抗を低減している。このサリサイド技術では、例えばＭＯＳトランジスタのゲート電極やソース、ドレインの表面をシリサイド化（例えば、ＴｉＳｉ2、ＣｏＳｉ2等を形成）し、コンタクト抵抗を低減している。
【０００４】
具体的には、まず、Ｓｉからなる半導体基板の表面にゲート酸化膜及びゲート電極を形成する。次に、基板の表層部にソースやドレインを形成した後、基板の表面及びゲート電極上にＴｉ膜を形成して熱処理を施す。これにより、ゲート電極、ソース及びドレインの表面に金属膜としてのシリサイド膜が形成される。
【０００５】
その後、図６の従来のサリサイド構造の半導体装置の部分的な概略断面図に示すように、シリサイド膜１０１の上に層間絶縁膜１０２を形成し、層間絶縁膜１０２の上にレジスト（図示せず）を形成してパターニングし、層間絶縁膜１０２のうちゲート電極、ソース及びドレイン領域の上部に相当する領域にコンタクトホール１０３を形成する。この結果、このコンタクトホール１０３の底部ではシリサイド膜１０１が露出した状態となる。
【０００６】
続いて、コンタクトホール１０３の側壁及び基板の表面にＴｉ膜の上にＴｉＮ膜が形成され層状になっている膜（以下、Ｔｉ／ＴｉＮ膜という）１０４を形成した後、コンタクトホール１０３をＷ部材１０５で充填する。次に、Ｔｉ／ＴｉＮ膜１０６を形成した後、Ａｌ合金配線１０７を形成し、更にＡｌ合金配線１０７の上にＴｉＮ膜１０８を形成する。
【０００７】
【発明が解決しようとする課題】
しかしながら、この様なシリサイド膜１０１は非常に薄い（例えば４０ｎｍ程度）ため、コンタクトホール１０３を形成する際にシリサイド膜１０１までエッチングしてしまい、図７に示すように、コンタクトホール１０３の底部でシリサイド膜１０１が消失してしまう場合がある。そのため、コンタクトホール１０３の底部とシリサイド膜１０１とが電気的に接続されないことから、接続面積が減少してコンタクト抵抗が大きくなってしまう。
【０００８】
この様にコンタクトホール１０３の底部でシリサイド膜１０１が消失する場合、半導体基板におけるコンタクトホール１０３の底部にイオン注入を行い、不純物濃度を上げてコンタクト抵抗を低減する技術もある。
【０００９】
しかしながら、この技術では半導体基板におけるシリサイド膜１０１が消失する部位の導電型により、フォトリソグラフィやイオン注入等を分けて行う必要が有り、製造工程が増加してしまう。また、コンタクト抵抗もサリサイド構造を用いた場合よりも高く（ｎ+型へのコンタクトで約５倍、ｐ+型へのコンタクトで約１０倍）なってしまう。
【００１０】
本発明は、上記問題点に鑑み、コンタクト抵抗を低減することができるサリサイド構造の半導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明者らはコンタクト抵抗を低減するにあたって、図７に示すコンタクトホール１０３の側壁において露出しているシリサイド膜１０１の状態に着目した。その結果、露出しているシリサイド膜１０１の表面に酸化膜１０９が形成されており、この酸化膜１０９を介してコンタクトホール１０３内に充填されている導体部材１０４、１０５とシリサイド膜１０１とが電気的に接続されていることから、コンタクト抵抗が高くなっていることが分かった。
【００１２】
そして、この酸化膜１０９の形成を抑制したり、形成された酸化膜１０９を除去したりすることにより、コンタクトホール１０３の底部でシリサイド膜１０１と電気的に接続することができている半導体装置と同程度にコンタクト抵抗を低減することができることが分かった。
【００１３】
そこで、請求項１に記載の発明では、半導体基板（１）の上にシリサイド膜（４ａ、６ａ、７ａ）を形成する工程と、シリサイド膜の上に層間絶縁膜（９）を形成する工程と、層間絶縁膜及びシリサイド膜をエッチングすることでコンタクトホール（１０）を形成する工程と、この工程の後、コンタクトホールの側壁においてシリサイド膜の表面に形成された酸化膜を除去しシリサイド膜を露出させる工程と、コンタクトホールに導体部材（１１、１３）を充填することで導体部材とシリサイド膜とをコンタクトホールの側壁に露出した位置で直接接触させる工程とを備えることを特徴としている。
【００１４】
本発明では、導体部材とシリサイド膜とを直接接触させているため、コンタクト抵抗を低減することができるサリサイド構造の半導体装置の製造方法を提供することができる。
【００１５】
請求項１の発明の半導体装置の製造方法では、必ずしもコンタクトホールの底部においてシリサイド膜を露出させる必要がないため、シリサイド膜の上にコンタクトホールがシリサイド膜を貫通しない様にするためのストッパ用の絶縁膜等を形成する必要が無い。
【００１６】
従って、請求項２に記載の発明のように、層間絶縁膜を形成する工程では、層間絶縁膜をＳｉＯ2膜、ＢＰＳＧ膜、ＴＥＯＳ膜及びＰＳＧ膜のうちの少なくとも１つから構成し、層間絶縁膜をシリサイド膜の上に直接形成することができる。
【００１８】
また、請求項３の発明のように、シリサイド膜を露出させる工程では、ドライエッチング処理によって酸化膜を除去することができる。
【００１９】
具体的には、請求項４に記載の発明のように、ドライエッチング処理を、Ａｒイオンエッチング、反応性イオンエッチング及びプラズマエッチングのうちの少なくとも１つにより行うことができる。
【００２０】
また、請求項５に記載の発明では、請求項１〜４の発明において、シリサイド膜を露出させる工程と導体部材とシリサイド膜とを接触させる工程とを真空雰囲気で行うことを特徴としている。
【００２１】
これにより、コンタクトホール内において露出したシリサイド膜の表面が酸化されることを防止できる。従って、導体部材とシリサイド膜とを適切に直接接触させることができる。
【００２４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２５】
【発明の実施の形態】
（第１実施形態）
本実施形態では、本発明を適用した半導体装置として、ＬＳＩに形成されたサリサイド構造を有するＰＭＯＳトランジスタについて説明する。図１は本実施形態の半導体装置の概略断面図である。
【００２６】
図１に示すように、シリコンからなる半導体基板（以下、基板という）１の表層部にはｎ-型ウェル領域２が形成され、このｎ-型ウェル領域２上には、ゲート酸化膜３を介してゲート電極４が形成されている。このゲート電極４の側壁には側壁酸化膜５が備えられている。
【００２７】
また、ゲート電極４の両側にはｐ+型拡散層からなるソース６・ドレイン７が形成されており、これらソース６・ドレイン７間をチャネル領域としている。なお、ソース６・ドレイン７のチャネル領域側に形成されたｐ型層は電界緩和層８である。
【００２８】
さらに、ゲート電極４、ソース６・ドレイン７の上部には、コンタクト用の金属膜としてのシリサイド膜４ａ、６ａ、７ａが形成されている。このシリサイド膜４ａ、６ａ、７ａの膜厚は４０ｎｍ程度になっている。また、シリサイド膜４ａ、６ａ、７ａの上にはＳｉＯ2膜等からなる層間絶縁膜９が直接形成されており、層間絶縁膜９に形成されたコンタクトホール１０に埋め込まれたＷ部材１１等を介して、ソース６・ドレイン７等がＡｌ合金配線１２と電気的に接続されている。
【００２９】
次に、シリサイド膜４ａ、６ａ、７ａとＡｌ合金配線１２とを電気的に接続している構成について詳しく説明する。図２は、ＰＭＯＳトランジスタにおけるソース６上のコンタクトホール１０の周辺の概略断面図である。
【００３０】
図２に示すように、コンタクトホール１０はシリサイド膜４ａ、６ａ、７ａまで達するように層間絶縁膜９から延設されており、コンタクトホール１０の側壁においてシリサイド膜４ａ、６ａ、７ａが露出している。そして、コンタクトホール１０の底部はシリサイド膜４ａ、６ａ、７ａを貫通してソース６まで達している。
【００３１】
また、コンタクトホール１０の側壁及び層間絶縁膜９の表面には、Ｔｉ膜の上にＴｉＮ膜が形成されて層状になっている膜（以下、Ｔｉ／ＴｉＮ膜という）１３が形成されている。また、コンタクトホール１０内のＴｉ／ＴｉＮ膜１３で囲まれた部位にはＷ部材１１が充填されている。また、コンタクトホール１０に充填されたＷ部材１１の表面及び層間絶縁膜９上のＴｉ／ＴｉＮ膜１３の上にＴｉ／ＴｉＮ膜１４が形成されている。
【００３２】
更に、Ｔｉ／ＴｉＮ膜１４の上にＡｌ−Ｃｕ膜であるＡｌ合金配線１２が形成されている。そして、Ａｌ合金配線１２の上にＴｉＮ膜１５が形成されている。これら、Ｔｉ／ＴｉＮ膜１３とＷ部材１１とが導体部材に相当する。従って、導体部材とシリサイド膜４ａ、６ａ、７ａとが酸化膜等を介さずに直接接触している。そして、シリサイド膜４ａ、６ａ、７ａとＡｌ合金配線１２とが、Ｔｉ／ＴｉＮ膜１３、１４及びＷ部材１１を介して電気的に接続されている。
【００３３】
次に、本実施形態のＰＭＯＳトランジスタの製造方法について説明する。まず、基板１にｎ-型ウェル領域２を形成した後、熱酸化によってゲート酸化膜３を形成する。そして、ゲート酸化膜３上にポリシリコン膜を成膜したのち、フォトリソグラフィ工程を経て、ゲート電極４をパターニングする。
【００３４】
次に、ＣＶＤ法により基板表面全面にＴＥＯＳ膜等の絶縁膜を堆積した後、ＲＩＥ法による異方性エッチングにて絶縁膜をエッチバックし、ゲート電極４の側壁に側壁酸化膜５を形成する。
【００３５】
その後、ｐ型不純物（例えばボロン）を斜めイオン注入する。これにより、側壁酸化膜５で覆われたゲート電極４をマスクとしたイオン注入が行われ、ゲート電極４の両側に電界緩和層８が、ゲート電極４の内側よりに形成される。さらに、Ｐ型不純物（例えばボロン）を基板法線方向から高濃度にイオン注入する。これにより、側壁酸化膜５で覆われたゲート電極４をマスクとしたイオン注入が行われ、ゲート電極４の両側にソース６・ドレイン７が形成される。
【００３６】
次に、シリサイド膜４ａ、６ａ、７ａを形成する工程（金属膜を形成する工程）を行う。まず、Ｔｉ膜とＴｉＮ膜を順に基板の上全面に形成し、さらにＡｒ雰囲気下で熱処理を行い、シリサイド化反応を起こさせて、ゲート電極４及びソース６・ドレイン７の露出面にチタンシリサイド膜（ＴｉＳｉ2膜）を形成する。
【００３７】
そして、アンモニアと過酸化水素水の混合液で選択エッチングを行い、Ｔｉ膜及びＴｉＮ膜のうちシリサイド化反応を起こさなかった部分を除去する。これにより、シリサイド膜４ａ、６ａ、７ａのみが残る。その後、熱処理を行いシリサイド膜４ａ、６ａ、７ａを低抵抗化する。
【００３８】
次に、基板の表面全体の直上に層間絶縁膜９を形成する（層間絶縁膜を形成する工程）。その後、層間絶縁膜９の上にレジストを形成し（レジストを形成する工程）、フォトリソグラフィ工程を経てレジストをパターニングする。
【００３９】
そして、パターニングされたレジストをマスクとして、ドライエッチングすることで層間絶縁膜９及びシリサイド膜４ａ、６ａ、７ａにコンタクトホール１０を形成する（コンタクトホールを形成する工程）。これにより、コンタクトホール１０の側壁からシリサイド膜４ａ、６ａ、７ａが露出する。そして、この露出したシリサイド膜４ａ、６ａ、７ａが大気に曝されるため、このシリサイド膜４ａ、６ａ、７ａの表面に酸化膜（ＴｉＯ2膜）が形成される。
【００４０】
次に、製造中の半導体装置の周囲を真空雰囲気にする。そして、コンタクトホール１０において露出したシリサイド膜４ａ、６ａ、７ａの表面に形成された酸化膜を除去することで、シリサイド膜４ａ、６ａ、７ａを露出させる（金属膜を露出させる工程）。この酸化膜の除去はドライエッチング処理により行い、具体的には、ＩＣＰ（Inductivety Coupled Plasma）によるＡｒイオンエッチングにより行う。この際、酸化膜が適切に除去できるように、エッチング時間や圧力などを調節する。
【００４１】
その後、アッシングを行うことにより、ドライエッチングにより硬化したレジストの上層部を除去する。ここで、レジストのうち２０００ｎｍ以下の膜厚分を除去する。その後、ウェット洗浄を行うことで残っているレジストを完全に除去する（レジストを除去する工程）。
【００４２】
次に、コンタクトホール１０内に接着層及びバリアメタルとしてＴｉ／ＴｉＮ膜１３を形成し、さらにコンタクトホール１０をＷ部材１１で充填する。これにより、コンタクトホール１０がＴｉ／ＴｉＮ膜１３とＷ部材１１とで充填され、シリサイド膜４ａ、６ａ、７ａとＷ部材１１とがＴｉ／ＴｉＮ膜１３を介して接触し、電気的に接続される（導体部材と金属膜とを接触させる工程）。以上、金属膜を露出させる工程から導体部材と金属膜とを接触させる工程までを真空雰囲気で行う。
【００４３】
その後、Ｗ部材１１をエッチバックして、コンタクトホール１０内にのみＷ部材１１を残す。次に、Ｗ部材１１の表面及び層間絶縁膜９上のＴｉ／ＴｉＮ膜１３上にＴｉ／ＴｉＮ膜１４を形成する。続いて、Ｔｉ／ＴｉＮ膜１４上にＡｌ合金配線１２を形成し、さらにその上にＴｉＮ膜１５を形成する。この様にして、本実施形態のＰＭＯＳトランジスタが完成する。
【００４４】
この様に、本実施形態では、コンタクトホール１０において露出したシリサイド膜４ａ、６ａ、７ａの表面に酸化膜が形成されていない状態にして、コンタクトホール１０にＴｉ／ＴｉＮ膜１３及びＷ部材１１を充填しているため、シリサイド膜４ａ、６ａ、７ａの表面に酸化膜が存在する場合と比較してコンタクト抵抗を低減することができる。
【００４５】
実際、本発明者らがシリサイド膜４ａ、６ａ、７ａの表面の酸化膜を除去した場合と除去しない場合におけるコンタクト抵抗を測定したところ、図３に示すように、酸化膜を除去することによりコンタクト抵抗を大幅に低減できることを確認した。なお、図３ではｎ+型の拡散層にコンタクトホール１０を形成した場合の結果であるが、ｐ+型の拡散層にコンタクトホール１０を形成した場合も、同様に酸化膜を除去することによりコンタクト抵抗を大幅に小さくすることができた。
【００４６】
また、従来技術のように、コンタクトホールの側壁でシリサイド膜の表面に形成された酸化膜を介してＴｉ／ＴｉＮ膜が接触されていると、接触面積が小さいうえに酸化膜が形成されていることでコンタクト抵抗が大幅に大きくなってしまう。
【００４７】
そこで、本発明者らは従来のコンタクト構造にした場合のコンタクト抵抗と本実施形態のコンタクト構造にした場合のコンタクト抵抗とを測定した。その結果を図４のグラフに示す。
【００４８】
図４では、従来のサリサイド構造になっておらずＳｉ基板に形成されたソース等と配線とが電気的に接続されている場合（図中、Ｓｉコンタクト構造と示す）と、従来のコンタクトホールの底部においてシリサイド膜とＡｌ合金配線とが電気的に接続されている場合（図中、ボトムコンタクト構造と示す）と、本実施形態のようにコンタクトホール１０の側壁においてシリサイド膜４ａ、６ａ、７ａとＡｌ合金配線１２とが電気的に接続されている場合（図中、本実施形態の構造と示す）とを示している。
【００４９】
図４に示すように、ボトムコンタクト構造や本実施形態の構造のようにサリサイド構造になっている場合は、Ｓｉコンタクト構造の場合よりも遥かにコンタクト抵抗を低減することができている。また、コンタクトホール１０の側壁においてシリサイド膜４ａ、６ａ、７ａとＡｌ合金配線１２とを電気的に接続しても、本実施形態のように酸化膜を除去することにより、ボトムコンタクト構造の場合と同程度のコンタクト抵抗を実現することができている。
【００５０】
なお、図４ではｐ+型の拡散層にコンタクトホール１０を形成した場合の結果であるが、ｎ+型の拡散層にコンタクトホール１０を形成しても同様の結果を得ることができた。
【００５１】
この様に、コンタクトホール１０の底部でシリサイド膜４ａ、６ａ、７ａと電気的に接続しなくても、コンタクトホール１０の側壁でシリサイド膜４ａ、６ａ、７ａと電気的に接続することで十分にコンタクト抵抗を低くすることができる。そのため、従来の構成のようにコンタクトホールがシリサイド膜を貫通しない様にして、コンタクトホールの底部でシリサイド膜が露出するように正確に設計する必要が無い。従って、設計公差を大きくすることができる。
【００５２】
また、従来は、コンタクトホールがシリサイド膜を貫通することを防止するために、例えば、シリサイド膜の上に窒化膜を形成し、その上に層間絶縁膜を形成することで、コンタクトホールを形成する際のエッチングストッパとして窒化膜を用いていた。しかし、本実施形態ではコンタクトホール１０がシリサイド膜４ａ、６ａ、７ａを貫通しても良いため、シリサイド膜４ａ、６ａ、７ａと層間絶縁膜９との間に窒化膜などを形成する必要が無い。
【００５３】
この様に、コンタクトホール１０がシリサイド膜４ａ、６ａ、７ａを貫通することを防止する特別な工程が必要ないため、製造工程数の増加を防止することができる。
【００５４】
また、本実施形態では、シリサイド膜４ａ、６ａ、７ａの表面に形成されている酸化膜を除去する際に、ＩＣＰにより行っている。このようにＩＣＰによりドライエッチングを行うことにより、コンタクトホール１０に与えるダメージを抑えることができる。
【００５５】
因みに、従来技術で述べたような、コンタクトホールの底部でシリサイド膜と接触させる構成では、シリサイド膜の表面に形成された酸化膜をアンモニアと過酸化水素水によりウェット洗浄して除去する方法もある。但し、本実施形態のようにコンタクトホール１０の底部がゲート電極４やソース６・ドレイン７に達している場合は、上述の様なウェット洗浄を行うとＳｉの除去が大きくなってしまうため、本実施形態で示しているようなドライエッチングにより酸化膜を除去する方法が適切である。
【００５６】
また、金属膜を露出させる工程から導体部材と金属膜とを接触させる工程までを真空雰囲気で行っているため、シリサイド膜４ａ、６ａ、７ａの表面の酸化膜を除去した後、シリサイド膜４ａ、６ａ、７ａの表面に再度酸化膜が形成されることを防止して、シリサイド膜４ａ、６ａ、７ａとＴｉ／ＴｉＮ膜１３とを適切に接触させることができる。なお、真空雰囲気とは、完全に真空の状態を示すものではなく、シリサイド膜４ａ、６ａ、７ａの表面に酸化膜が形成されない程度の真空状態を示すものである。
【００５７】
また、レジストを除去する際に行われるアッシングは、活性な酸素原子や酸化力の強いオゾンを反応性ガスとして用い、レジストと反応させてレジストを除去する。そのため、この反応性ガスはコンタクトホール１０において露出したシリサイド膜４ａ、６ａ、７ａの表面を酸化し、この表面に酸化膜が形成されてしまう。
【００５８】
そこで、本発明者らは、アッシングにより除去するレジストの膜厚（以下、アッシング量という）とコンタクト抵抗との関係を調査した。その結果、図５に示すように、アッシング量が２０００ｎｍよりも大きくなると、急激にコンタクト抵抗が大きくなることが分かった。これは、アッシング量が多くなるとシリサイド膜４ａ、６ａ、７ａの表面に形成される酸化膜の膜厚が厚くなるためであると思われる。
【００５９】
従って、アッシング量を２０００ｎｍ以下、つまり、レジストのうち２０００ｎｍ以下の膜厚分を除去すれば、シリサイド膜４ａ、６ａ、７ａの表面に酸化膜が形成されることを適切に防止することができる。但し、レジストの上層部をアッシングにより除去するのは、コンタクトホール１０を形成する際のドライエッチングにより硬化したレジストの上層部を除去するためであるため、レジストのうちこの硬化した部分はアッシングにより除去すると望ましい。
【００６０】
なお、図５はｐ+型の拡散層にコンタクトホール１０を形成した場合の結果であるが、ｎ+型の拡散層やＰｏｌｙＳｉからなる部位にコンタクトホール１０を形成する場合も、同様にアッシング量の増加に伴いコンタクト抵抗は上昇する。
【００６１】
なお、シリサイド膜４ａ、６ａ、７ａとしてはソース６の上にＴｉを形成してＴｉＳｉ2膜を形成する例について示したが、その他、ＣｏＳｉ2をシリサイド膜４ａ、６ａ、７ａとして用いても良い。
【００６２】
また、金属膜を露出させる工程から導体部材と金属膜とを接触させる工程までを真空雰囲気において行う場合について示したが、コンタクトホール１０にＴｉ／ＴｉＮ膜１３を形成した後であれば大気開放しても良い。
【００６３】
また、層間絶縁膜９をＳｉＯ2膜から構成する場合について説明したが、その他、ＢＰＳＧ膜、ＴＥＯＳ膜及びＰＳＧ膜のうちの少なくとも１つから構成しても良い。
【００６４】
また、コンタクトホール１０において露出したシリサイド膜４ａ、６ａ、７ａの表面に形成された酸化膜を除去する際のドライエッチング処理は、反応性イオンエッチングやプラズマエッチングにより行っても良い。
【００６５】
（他の実施形態）
上記第１実施形態では、金属膜を露出させる工程から導体部材と金属膜とを接触させる工程までを真空雰囲気において行うことで、再度、シリサイド膜４ａ、６ａ、７ａの表面に酸化膜が形成されない様にしているが、金属膜を露出させる工程を行った後、窒素雰囲気でアニールを行う等して、コンタクトホール１０において露出しているシリサイド膜４ａ、６ａ、７ａの表面をＴｉＮ化して、酸化膜が形成されることを防止しても良い。
【００６６】
これにより、金属膜を露出させる工程から導体部材と金属膜とを接触させる工程までを真空雰囲気において行わず大気開放した状態で行っても、シリサイド膜４ａ、６ａ、７ａの表面に酸化膜が形成されることを防止できる。
【００６７】
また、レジストをウェット洗浄のみにより除去することができれば、アッシングを行わなくても良い。
【図面の簡単な説明】
【図１】第１実施形態の半導体装置の概略断面図である。
【図２】第１実施形態の半導体装置のコンタクトホールの周辺の拡大図である。
【図３】シリサイド膜の表面に酸化膜が形成されている場合と形成されていない場合でコンタクト抵抗を比較した図である。
【図４】従来の半導体装置の構造と第１実施形態の半導体装置の構造とでコンタクト抵抗を比較した図である。
【図５】アッシング量とコンタクト抵抗との関係を示す図である。
【図６】従来のサリサイド構造の半導体装置の概略断面図である。
【図７】従来の問題点を示すサリサイド構造の半導体装置の概略断面図である。
【符号の説明】
１…半導体基板、４ａ、６ａ、７ａ…シリサイド膜（金属膜）、
９…層間絶縁膜、１０…コンタクトホール、１１…Ｗ部材（導体部材）、
１３…Ｔｉ／ＴｉＮ膜（導体部材）。
【図１】
0003646667.tif 000002
【図２】
0003646667.tif 000003
【図３】
0003646667.tif 000004
【図４】
0003646667.tif 000005
【図５】
0003646667.tif 000006
【図６】
0003646667.tif 000007
【図７】
0003646667.tif 000008