(57)【特許請求の範囲】
【請求項１】
半導体チップ内に、独立したクロックにより動作する複数のエリアと、各前記エリアのそれぞれにクロックを分配する位相分離手段を備え、
前記位相分離手段は、
各前記エリアのそれぞれに対して、同一の周期のクロックを、当該クロックの周期を半導体チップ内に備えられる前記エリアの個数分に等間隔に分割したそれぞれの時点の位相にずらして、分配することを特徴とする半導体集積回路。
【請求項２】
半導体チップ内に、独立したクロックにより動作する複数のエリアと、各前記エリアのそれぞれにクロックを分配する位相分離手段を備えると共に、
前記半導体チップ内に４個の前記エリアを備え、
前記位相分離手段は、
４個の各前記エリアのそれぞれに対して、同一の周期のクロックを、その位相を各前記エリア毎にそれぞれ"０"、"π／２"、"π"、"３π／２"ずらして分配することを特徴とする半導体集積回路。
【請求項３】
半導体チップ内に、独立したクロックにより動作する複数のエリアと、各前記エリアのそれぞれにクロックを分配する位相分離手段を備えると共に、
前記半導体チップ内に２個の前記エリアを備え、
前記位相分離手段は、
２個の各前記エリアのそれぞれに対して、同一の周期のクロックを、位相が互いに"π／２"ずらして分配することを特徴とする半導体集積回路。
【請求項４】
半導体チップ内に、独立したクロックにより動作する複数のエリアと、各前記エリアのそれぞれにクロックを分配する位相分離手段を備えると共に、
前記半導体チップ内に２個の前記エリアを備え、
前記位相分離手段は、
２個の各前記エリアのそれぞれに対して分配するクロックを、クロックＡと、クロックＢの２種類のクロックとし、前記クロックＢの周期を前記クロックＡの周期の予め定められた整数倍の長さとし、前記クロックＢの各周期の起点を、前記クロックＡの周期の起点から当該クロックＡの周期の"π／２"位相がずれた時点に該当するように、双方の前記クロックの位相を設定して分配することを特徴とする半導体集積回路。
【請求項５】
前記位相分離手段が、
各前記エリアのそれぞれに対して分配するクロックの各周期の起点が、各前記エリア毎に互いに異なる時点となり分散するように、各前記クロックの位相を設定して分配することを特徴とする請求項１から請求項４のいずれか一つに記載の半導体集積回路。
【請求項６】
半導体集積回路のクロック分配方法において、
半導体チップ内に備えられた独立したクロックにより動作する複数のエリアのそれぞれに対して、同一の周期のクロックを、当該クロックの周期を半導体チップ内に備えられる前記エリアの個数分に等間隔に分割したそれぞれの時点の位相にずらして、分配するステップを備えることを特徴とするクロック分配方法。
【請求項７】
半導体集積回路のクロック分配方法において、
前記半導体チップ内に、独立したクロックにより動作する４個の前記エリアを備え、
４個の各前記エリアのそれぞれに対して、同一の周期のクロックを、その位相をそれぞれに"０"、"π／２"、"π"、"３π／２"ずらして分配するステップを備えることを特徴とするクロック分配方法。
【請求項８】
半導体集積回路のクロック分配方法において、
前記半導体チップ内に、独立したクロックにより動作する２個の前記エリアを備え、
２個の各前記エリアのそれぞれに対して、同一の周期のクロックを、位相が互いに"π／２"ずらして分配するステップを備えることを特徴とするクロック分配方法。
【請求項９】
半導体集積回路のクロック分配方法において、
前記半導体チップ内に、独立したクロックにより動作する２個の前記エリアを備え、
２個の各前記エリアのそれぞれに対して分配するクロックを、クロックＡと、クロックＢの２種類のクロックとし、前記クロックＢの周期を前記クロックＡの周期の予め定められた整数倍の長さとし、
前記クロックＢの各周期の起点が、前記クロックＡの周期の起点から当該クロックＡの周期の"π／２"位相がずれた時点に該当するように、双方の前記クロックの位相を設定して分配するステップを備えることを特徴とするクロック分配方法。
【請求項１０】
半導体集積回路の製造方法において、
半導体チップに対して、独立したクロックにより動作する複数のエリアを形成する工程と、
複数の前記エリアのそれぞれに対して、同一の周期のクロックを、当該クロックの周期を半導体チップ内に備えられる前記エリアの個数分に等間隔に分割したそれぞれの時点の位相にずらして、前記クロックを分配する位相分離部を形成する工程を備えることを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特にクロック分配を効果的に制御する半導体集積回路とそのクロック分配方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、大規模集積回路）においては、年々チップサイズが拡大していくと共にクロック周波数が増加していく傾向があり、この傾向は衰えていない。
【０００３】
従来の半導体回路では、一般的にクロック周波数の５〜１０％が、プロセスバラツキやクロック分配等を含むクロックスキューに求められていた。しかし、半導体回路の面積が大きくなるに従いクロック分配によるクロックスキューが増大するため、近年ではこの数字の実現が難しくなってきている。これは、半導体回路の面積が大きくなれば、クロックドライバの段数が増加しクロックドライバ間の配線が長くなる等の、クロックスキューを増大させる要因が多くなるためである。
【０００４】
このため最近では、いかにしてクロックスキューを小さくするかが、ＬＳＩ設計において大きなウェイトを占めるようになっている。また、クロックスキューを小さくする手段の多くは、それに伴ってＬＳＩの消費電力が増大することになる。このため、消費電力等についても十分に注意を払うことが必要であり、ＬＳＩ設計はますます困難を極めるようになっている。
【０００５】
【発明が解決しようとする課題】
上述したように従来の半導体集積回路では、以下に述べるような問題点があった。
【０００６】
第１に、従来の半導体集積回路では、クロックスキューを増大させる要因が多くなり、これを少なく押さえることが困難となっている。更に、クロックスキューを小さくさせた場合には、消費電力が増加することとなり、ＬＳＩの設計が困難を極めるようになっていた。
【０００７】
特に、クロックの立ち上がり及び立ち下がりにおいては、多くの素子が同時に動作して電流が一斉に流れるため、回路内のピーク電流が大きくなり、電源ラインや接地ラインに大きなノイズが乗り、性能を悪化させたり誤動作を引き起こす原因になることがある。
【０００８】
この問題に対する従来の技術としては、例えば、図１０に示される特開平０８−００８７０１号公報に開示されたクロック配給装置がある。図１０の従来技術では、各ブロック間のクロックに遅延素子ＤＬＣ１〜ＤＬＣｎ−１を挿入して遅延をもたせることにより、各ブロックの同時動作を回避している。これにより動作電流のピークを分散させて、瞬間的な電源電圧低下を小さくし回路動作の安定化を図るクロック配給装置が提案されている。なお、この手法はディレイドクロックと呼ばれることもある。
【０００９】
しかし、この従来技術では、クロックラインに遅延素子を備えるために、各ブロック１〜ｎのデータ入力におけるセットアップ／ホールドのタイミング設計が複雑になる。データ側においても、遅延素子ＤＬＩ１１〜ＤＬＩ１ｎ−１、ＤＬＩ２２〜ＤＬＩ２ｎ−１を備える等の方法によりセットアップ／ホールドが違反しないように設計し、また出力側においても、遅延素子ＤＬＯ２２などを備える等の方法により次段の同期回路でのセットアップ／ホールドを保障する等が必要となり、タイミング設計が複雑になる。更に、この手法を適用させる全ての箇所でこの処理を行なうためには、設計コストが大きく増大するという欠点がある。また、遅延素子を挿入するために、回路規模が増大するという欠点がある。
【００１０】
第２に、従来の半導体集積回路では、近年更なる高速化が進む動作クロックに対して、ＲＡＭ等のメモリマクロが、このクロックの高速化の傾向に即した高速化を計れないでいるという問題点がある。
【００１１】
ＬＳＩの高速化は、半導体プロセスの微細化がそれを可能にしているが、素子の微細化に対して配線の微細化は難しく配線容量による遅延分が高速化の妨げとなってきている。ＲＡＭ等のメモリマクロにおいては、この配線による遅延が大きくクロックアップトレンドに即した高速化が実現されていない。
【００１２】
また、クロック周波数が１ＧＨｚを越えた場合には、メモリのアクセスタイムがクロックの１周期（以下、この長さを“１Ｔ”と記す）を越える場合も出てくる。この場合には、メモリを通るパスでは少なくとも“２Ｔ”必要となりレイテンシ（Ｌａｔｅｎｃｙ、遅延時間）が悪化する。
【００１３】
本発明の目的は、クロック分配設計に多くの工数を必要とすることなく、大きなダイサイズの場合においてもそのＬＳＩのクロックスキューの減少を実現し、同時にクロック分配回路によるＬＳＩのピーク電流を押さえることができ、メモリマクロを通るパスのレイテンシを必要以上に落すことのない半導体集積回路とそのクロック分配方法を提供することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体集積回路は、半導体チップ内に、独立したクロックにより動作する複数のエリアと、各前記エリアのそれぞれにクロックを分配する位相分離手段を備え、前記位相分離手段は、各前記エリアのそれぞれに対して、同一の周期のクロックを、当該クロックの周期を半導体チップ内に備えられる前記エリアの個数分に等間隔に分割したそれぞれの時点の位相にずらして、分配することを特徴とする。
【００１５】
請求項２の本発明の半導体集積回路は、半導体チップ内に、独立したクロックにより動作する複数のエリアと、各前記エリアのそれぞれにクロックを分配する位相分離手段を備えると共に、前記半導体チップ内に４個の前記エリアを備え、前記位相分離手段は、４個の各前記エリアのそれぞれに対して、同一の周期のクロックを、その位相を各前記エリア毎にそれぞれ”０”、”π／２”、”π”、”３π／２”ずらして分配することを特徴とする。
【００１６】
請求項３の本発明の半導体集積回路は、半導体チップ内に、独立したクロックにより動作する複数のエリアと、各前記エリアのそれぞれにクロックを分配する位相分離手段を備えると共に、前記半導体チップ内に２個の前記エリアを備え、前記位相分離手段は、２個の各前記エリアのそれぞれに対して、同一の周期のクロックを、位相が互いに”π／２”ずらして分配することを特徴とする。
【００１７】
請求項４の本発明の半導体集積回路は、半導体チップ内に、独立したクロックにより動作する複数のエリアと、各前記エリアのそれぞれにクロックを分配する位相分離手段を備えると共に、前記半導体チップ内に２個の前記エリアを備え、前記位相分離手段は、２個の各前記エリアのそれぞれに対して分配するクロックを、クロックＡと、クロックＢの２種類のクロックとし、前記クロックＢの周期を前記クロックＡの周期の予め定められた整数倍の長さとし、前記クロックＢの各周期の起点を、前記クロックＡの周期の起点から当該クロックＡの周期の”π／２”位相がずれた時点に該当するように、双方の前記クロックの位相を設定して分配することを特徴とする。
【００１８】
請求項５の本発明の半導体集積回路は、前記位相分離手段が、各前記エリアのそれぞれに対して分配するクロックの各周期の起点が、各前記エリア毎に互いに異なる時点となり分散するように、各前記クロックの位相を設定して分配することを特徴とする。
【００１９】
請求項６の本発明のクロック分配方法は、半導体集積回路のクロック分配方法において、半導体チップ内に備えられた独立したクロックにより動作する複数のエリアのそれぞれに対して、同一の周期のクロックを、当該クロックの周期を半導体チップ内に備えられる前記エリアの個数分に等間隔に分割したそれぞれの時点の位相にずらして、分配するステップを備えることを特徴とする。
【００２０】
請求項７の本発明のクロック分配方法は、半導体集積回路のクロック分配方法において、前記半導体チップ内に、独立したクロックにより動作する４個の前記エリアを備え、４個の各前記エリアのそれぞれに対して、同一の周期のクロックを、その位相をそれぞれに"０"、"π／２"、"π"、"３π／２"ずらして分配するステップを備えることを特徴とする。
【００２１】
請求項８の本発明のクロック分配方法は、半導体集積回路のクロック分配方法において、前記半導体チップ内に、独立したクロックにより動作する２個の前記エリアを備え、２個の各前記エリアのそれぞれに対して、同一の周期のクロックを、位相が互いに"π／２"ずらして分配するステップを備えることを特徴とする。
【００２２】
請求項９の本発明のクロック分配方法は、半導体集積回路のクロック分配方法において、前記半導体チップ内に、独立したクロックにより動作する２個の前記エリアを備え、２個の各前記エリアのそれぞれに対して分配するクロックを、クロックＡと、クロックＢの２種類のクロックとし、前記クロックＢの周期を前記クロックＡの周期の予め定められた整数倍の長さとし、前記クロックＢの各周期の起点が、前記クロックＡの周期の起点から当該クロックＡの周期の"π／２"位相がずれた時点に該当するように、双方の前記クロックの位相を設定して分配するステップを備えることを特徴とする。
【００２３】
請求項１０の本発明の半導体集積回路の製造方法は、半導体集積回路の製造方法において、半導体チップに対して、独立したクロックにより動作する複数のエリアを形成する工程と、複数の前記エリアのそれぞれに対して、同一の周期のクロックを、当該クロックの周期を半導体チップ内に備えられる前記エリアの個数分に等間隔に分割したそれぞれの時点の位相にずらして、前記クロックを分配する位相分離部を形成する工程を備えることを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２７】
本発明の半導体集積回路では、半導体チップ（ＬＳＩチップ）を複数のエリアに分割して、それぞれのエリア毎に位相をずらしてクロックを分配することを特徴としている。
【００２８】
図１は、本発明の第１の実施の形態による半導体集積回路の一例を示す図であり、この例では半導体チップ１０を（第１〜第ＮまでのＮ個の）複数のエリアに分割している。また、図２は、図１の半導体集積回路の各エリア（第１〜第Ｎ）に対して分配されるクロックの一例を示すタイミングチャートである。
【００２９】
本実施の形態の半導体集積回路においては、図１、図２の例に示されるように、半導体チップ１０を複数のエリアに分割して構成し、またそのそのそれぞれのエリアに対して、クロックを図２に示されるようにそれぞれに定められた位相で分配する位相分離部１１を備えている。
【００３０】
位相分離部１１は、各エリアのクロックドライバ１２に対してそのエリアのクロックを指示することにより、各エリアにクロックを分配する。図２のタイミングチャートでは、位相分離部１１により各エリアに配分されるクロックの位相が、それぞれにずれている様子を示している。
【００３１】
図３は、本発明の第１の実施の形態による半導体集積回路の一構成例を示す図であり、半導体チップ１０ａをそのチップ中心を境にしての４つのエリアに分割した構成の例を示している。
【００３２】
特に、図３の例においては、正方形状の半導体チップ１０ａを用いて４つのエリアに等割している。以降の説明ではこの４つのエリアを、チップ中心を原点とした２次元座標系に見立てて、第１〜４象限と呼ぶことにする。
【００３３】
各象限のクロック分配は各象限内で閉じており他の象限のクロック分配とは独立させる。ここでは、各象限のエリア内部でのクロック分配は図示せずに、クロックドライバ１２で代表して示している。図３では、第１〜４の各象限のエリアのそれぞれに対して、Ａ、Ｂ、Ｃ、Ｄのクロックが配分されることが示されている。
【００３４】
図４は、本実施例の位相分配部１１が図３の半導体チップ１０ａの各エリアに対して分配する（Ａ〜Ｄの）各クロックの位相を示すタイミングチャートであり、位相分離部１１は、９０°毎に位相をずらしたＡ〜Ｄのクロックを第１〜第４象限のそれぞれのエリアに分配している。
【００３５】
また、位相分離部１１とクロックドライバ１２との配線は、等長／等負荷にする等の方法で、その遅延が同じになるようにする。
【００３６】
次に、図３の本実施例の半導体集積回路のクロック配分の動作について説明する。図３の各象限のエリアには、図４に示されるように、位相分離部１１により９０°毎に位相のずれたＡ〜Ｄのクロック信号が分配される。
【００３７】
ここでは図示していないが、各象限内においては、従来の半導体集積回路のクロック分配方法に基づいてクロック分配を行なうことができる。つまり例えば、各象限内では同期クロックにより回路を動作させることができる。
【００３８】
クロックドライバ１２から分配終端の素子（フリップフロップ等）までの遅延は、全ての象限で同じになるように設計する。このように設計する理由は、位相分離部１１によって取り出された、各エリアのクロックの位相の関係をできるだけ壊さずに分配終端の素子まで分配するためである。
【００３９】
隣り合う象限間のデータのやりとりにはクロックの乗り換えが必要になるが、上記のように設計することにより、非同期設計ではなく同期設計ができる。例えば、第１象限を中心に見てみると、第１象限から第２象限、あるいは第４象限から第１象限へのデータ転送の際は“０．２５Ｔ”か、又は“１．２５Ｔ”のクロックの乗り換えを行なう同期設計をする。
【００４０】
ここで、文字“Ｔ”は、クロックの１周期を示すものとする。
【００４１】
“０．２５Ｔ”の転送では、クロックスキューなどにより設計制約がきついので、実質“１．２５Ｔ”転送を選択するほうが現実的である。反対方向の転送は“０．７５Ｔ”の同期設計になる。
【００４２】
図５は、本実施例の位相分離部１１の回路構成の一例を示す図である。
【００４３】
図５を参照すると本実施例の位相分離部１１は、４個のディレイゲート５１の回路を直列に接続し、信号Ｃｎが信号Ｃ０に対してちょうど“１Ｔ”遅れるように位相比較器５２で比較して、各ディレイゲートの遅延量を調整する。信号Ｃｎと信号Ｃ０とが“１Ｔ”ずれるように各ディレイゲートを調節して、その各ディレイゲート間の信号を取り出すと０°、９０°、１８０°、２７０°との９０°毎に位相のずれた信号を取り出すことができる。ここでの、位相分離部１１をディレイゲート５１や位相比較器５２等を用いて図５のように構成することにより、上記の遅延を実現することは公知の技術である。
【００４４】
以上説明したように、本実施例の半導体集積回路では、このように各象限のクロックを９０°毎にずらして動作させるため、以下のような効果がある。
【００４５】
第１に、重要な点として、半導体チップを複数のエリア分割して、それぞれのエリアにクロック分配をすることができる。分配範囲が小さくなれば、クロック分配によるクロックスキューを減少させることが容易になる。更に、クロックドライバの段数を減少でき、クロックドライバ間の配線を短くできる。また、トランジスタ素子の製造バラツキも小範囲であるほどに小さくなる。このため、クロックスキューを減少させられると共に、クロック分配の設計工数を削減することが可能である。
【００４６】
第２に、各象限のクロック分配遅延を同一に設計することによって、各象限間のデータ転送が、非同期設計ではなく同期設計として設計することが可能となり、クロック乗り換えにレイテンシを悪化させる余計な非同期回路を追加する必要もなく回路規模を増大させずに済む。
【００４７】
第３に、クロックの１周期内“１Ｔ”での転送が厳しい、例えばメモリマクロや大きなハードマクロを含んだクリティカルパスを、各象限を渡って構成し、クロック乗り換えによる“１Ｔ”以上の転送とするように設計することができる。上述の実施例においては、“１．２５Ｔ”でクロック乗り換えをする部分にこれらを構成することにより、本来レイテンシが悪化するクロック乗り換えを有効に活用することができ、メモリや大きなハードマクロの遅延設計を従来よりも遥かに容易にすることができる。
【００４８】
第４に、更に他の重要な点として、一度に動作するクロックドリブンの回路（クロックで動作する回路という意味）数を、時間的に分散することができる。このため、ＬＳＩのピーク電流が減少する。つまり、クロック１サイクル（１Ｔ）内の平均消費電流は、従来方法のクロック分配のＬＳＩと変わらないが、ピーク電流が減少するために電源電圧降下や電流起因による電源ノイズが減少し、回路動作の安定化を図ることができる。更に、ピーク電流の減少により、ラッチアップ現象も引き起こしにくくなり信頼性の向上にも寄与する。また、同時に動作する回路が時間的に分散されるため、動作していないトランジスタが電源−接地間のキャパシタとして働き、ノイズ低減に寄与するという効果もある。
【００４９】
図６、図７を用いてこの説明をする。図６は、クロックドライバであるインバータ回路を示す図であり、図７は、図６の等価回路を示す図である。クロックドライバ回路は基本的にインバータであることが多いのでインバータ回路を用いて説明をする。“Ｃｏ”はインバータの負荷容量を示す。
【００５０】
図６の入力信号“ＩＮ”がＨｉｇｈレベルの場合には、このインバータは、図７のようにＮ型トランジスタはオンとなるので抵抗Ｒを“オン”とし、Ｐ型トランジスタはオフであるためキャパシタＣを“オフ”として等価的に示すことができる。また、入力信号“ＩＮ”がＬｏｗレベルの場合には、ここでのオン／オフの関係が逆になるだけで本質的には変わらないので説明を割愛する。従って、入力信号が動作していないインバータ回路は、疑似的に電源−接地のキャパシタとして働く。
【００５１】
本発明の導体集積回路においては、クロックの位相を意図的にずらして分配する方式であるため、他のクロックが動いているときにキャパシタとして働くクロックドライバが多数存在することになる。図３の例では、チップの約半分のクロックドライバを、互いにこの疑似キャパシタとして働かせることができる。これにより、ノイズ低減に寄与するという効果がある。
【００５２】
なお、上述の本実施の形態の半導体集積回路の効果は、半導体チップ１０ａを４個のエリアに分ける図３の実施例の場合に限定されるものではなく、半導体チップ１０を他の任意の複数のエリアに分割した場合においても、同様にして上記の効果を実現することができる。
【００５３】
次に、本発明の第２の実施の形態の半導体集積回路を説明する。
【００５４】
図８は、本発明の第２の実施の形態の半導体集積回路の一例を示す図であり、２種類の異なるクロック周波数を備える場合の実施例を示している。
【００５５】
図８を参照すると本実施の形態の半導体集積回路では、半導体チップ１０ｂ内に、入出力バッファ部（以下ＩＯ部と称す）７１と、ＬＳＩ内部のロジック部（以下コア部と称す）７２との２つのエリアを備えており、このＩＯ部７１とコア部７２とのクロック周波数が異なるように設計する。
【００５６】
ここでは、コア部７２のクロック（Ｂ）が、ＩＯ部７１のクロック（Ａ）の３倍のクロック周波数により作動させる例を用いて説明する。図９は、本実施の形態の、コア部７２とＩＯ部７１のクロックを示すタイミングチャートである。
【００５７】
この場合においても、図９に示される様に、ＩＯ部７１のクロックエッジをコア部７２のクロック周波数の“π／２”ずらすように分配することができる。これにより、先の第１の実施の形態のにおいて述べた効果を、同様に得ることができる。
【００５８】
ここで、位相のずれが“１８０°”である場合（ＩＯ部のクロックＡのライズエッジとコア部のクロックＢのフォールエッジが、同期するような場合）には、結局は同時動作する回路数は減少しないのでノイズ低減効果が減少してしまう。しかし、エッジが重ならないように設計することにより、本発明のクロック分配による効果を十分に引き出すことができる。
【００５９】
以上好ましい実施の形態及び実施例をあげて本発明を説明したが、本発明は必ずしも上記実施の形態及び実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。
【００６０】
【発明の効果】
以上説明したように本発明の半導体集積回路とそのクロック分配方法によれば、クロック分配設計に多くの工数を必要とすることなく、大きなダイサイズの場合においてもそのＬＳＩのクロックスキューの減少を実現し、同時にクロック分配回路によるＬＳＩのピーク電流を押さえることができ、メモリマクロを通るパスのレイテンシを必要以上に落さないようにすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体集積回路の一例を示す図である。
【図２】本発明の第１の実施の形態による半導体集積回路内の各エリアに対して分配されるクロックの一例を示すタイミングチャートである。
【図３】本発明の第１の実施の形態による半導体集積回路の、チップ中心を境にして４つのエリアに分割した一構成例を示す図である。
【図４】本発明の第１の実施の形態の位相分配部が、図３の半導体チップの各エリアに対して分配する各クロックの位相を示すタイミングチャートである。
【図５】本発明の第１の実施の形態の、図３の実施例の半導体チップの各エリアに対してクロックを分配する位相分離部の回路構成の一例を示す図である。
【図６】クロックドライバであるインバータ回路を示す図である。
【図７】図６の等価回路を示す図である。
【図８】本発明の第２の実施の形態による半導体集積回路の一例を示す図である。
【図９】本発明の第２の実施の形態によるコア部とＩＯ部のクロックの一例を示すタイミングチャートである。
【図１０】従来の半導体集積回路の構成を示す図である。
【符号の説明】
１０  半導体チップ
１１  位相分離部
１２  クロックドライバ
５１  ディレイゲート
５２  位相比較器
７１  入出力バッファ部（ＩＯ部）
７２  ロジック部（コア部）
【図１】
0003620440.tif 000002
【図２】
0003620440.tif 000003
【図３】
0003620440.tif 000004
【図４】
0003620440.tif 000005
【図５】
0003620440.tif 000006
【図６】
0003620440.tif 000007
【図７】
0003620440.tif 000008
【図８】
0003620440.tif 000009
【図９】
0003620440.tif 000010
【図１０】
0003620440.tif 000011