(57)【特許請求の範囲】
【請求項１】
被試験メモリと同一記憶容量を有し、被試験メモリと同一のアドレス信号によってアクセスされ、被試験メモリから不良セルが検出される毎に、その不良セルが存在するアドレスに不良セル情報を書き込んで記憶する不良解析メモリと、
行アドレス信号と列アドレス信号を発生する行アドレス発生器と列アドレス発生器と、
上記行アドレス信号と列アドレス信号をそれぞれ受けて上記不良解析メモリに書き込んだ不良セル数を計数する行カウンタ部と列カウンタ部とを具備して構成されるメモリ試験装置において、
上記不良解析メモリのアドレス領域を複数のメモリブロックに細分化すると共に、各メモリブロックに不良セル情報が書き込まれたことを表わすフラッグを記憶するフラッグメモリと、
上記フラッグメモリに与えるフラッグアドレス信号を発生するフラッグアドレス発生器と、
上記フラッグアドレス信号と上記行アドレス信号をそれぞれ切り出してフォーマット化されたアドレス信号を発生してこれを上記行カウンタ部に与える第１のアドレスフォーマタと、
上記フラッグアドレス信号と上記列アドレス信号をそれぞれ切り出してフォーマット化されたアドレス信号を発生してこれを上記列カウンタ部に与える第２のアドレスフォーマタと、
上記フラッグアドレス信号と上記行アドレス信号と上記列アドレス信号をそれぞれ切り出してフォーマット化されたアドレス信号を発生してこれを上記不良解析メモリに与える第３のアドレスフォーマタとを設けていることを特徴とするメモリ試験装置。
【請求項２】
不良救済解析時は上記フラッグメモリ内のフラッグが立っているメモリブロックに対応する不良解析メモリのブロックだけを読み出して不良セルの数を上記行カウンタ部と列カウンタ部に計数するように構成したことを特徴とする請求項１記載のメモリ試験装置。
【請求項３】
上記フラッグメモリは不良解析メモリに設けたメモリブロックの数と同数の数のアドレス容量を有し、上記不良解析メモリに与えられるアドレス信号の中の上位ビットのアドレス信号によってアクセスされ、上記不良解析メモリに不良セル情報が書き込まれる毎にアクセス中のアドレスにフラッグを表わす論理値を書き込む構成とされることを特徴とする請求項１記載のメモリ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路で構成されるメモリ素子を試験するメモリ試験装置に関する。特に不良メモリセルの数を計数し、救済が可能か否かを判定する不良救済解析器を搭載したメモリ試験装置の改良を提案するものである。
【０００２】
【従来の技術】
図５に不良救済解析器を搭載したメモリ試験装置の概略の構成を示す。メモリ試験装置は周知のようにタイミング発生器１と、パターン発生器２と、波形整形器３と、論理比較器４と、不良解析メモリ５と、不良救済解析器６とによって構成される。
【０００３】
タイミング発生器１は基準となるタイミングクロックを発生し、このタイミングクロックを基にパターン発生器２が動作し、アドレス信号、パターンデータ、制御信号、期待値パターンデータを出力する。アドレス信号、パターンデータ、制御信号は波形整形器３に入力され、波形整形器３から被試験メモリＭＵＴに実波形を持つ試験パターン信号が印加される。
【０００４】
試験パターン信号は被試験メモリＭＵＴに一時記憶され、その読出出力データが論理比較器４に入力される。論理比較器４にはパターン発生器２から期待値パターンデータが与えられ、この部分で被試験メモリＭＵＴから読出した出力データと、期待値パターンデータとを論理比較し、不一致の発生を検出してフェイル信号を出力し不良セルの存在を不良解析メモリ５に記憶させる。
【０００５】
不良解析メモリ５は被試験メモリＭＵＴに与えられるアドレス信号と同一のアドレス信号が与えられ、論理比較器４において不一致が発生する毎に、その不一致が発生したアドレスに不良を表わす例えば「１」論理のフェイル信号を記憶する。
不良救済解析器６は不良解析メモリ５に記憶された不良セルの総数と、各アドレスライン（行アドレスライン及び列アドレスライン）上の不良セルの数を別々にかつ同時に計数し、各被試験メモリＭＵＴに設けられた救済ラインによって救済が可能か否かを解析する。このような救済ラインを設けたメモリは一般にリダンダンシ構成メモリと呼ばれている。
【０００６】
ここでリダンダンシ構成メモリについて簡単に説明する。図６にその構成を示す。被試験メモリＭＵＴはメモリセルアレイＭＣＡに加えて、その周辺に形成された行アドレス救済ラインＳＲと列アドレス救済ラインＳＣとを具備して構成される。これらメモリセルアレイＭＣＡと行アドレス救済ラインＳＲ及び列アドレス救済ラインＳＣは同一の半導体チップ内に形成される。各アドレス救済ラインＳＲとＳＣはこの例では２本ずつ形成した場合を示す。
【０００７】
ここでメモリセルアレイＭＣＡ内の例えば行アドレスラインＲｉに３個の不良セルＸ１  ，Ｘ２  ，Ｘ３  が検出され、また列アドレスラインＣｉに３個の不良セルＹ１  ，Ｙ２  ，Ｙ３  が検出されたとすると、行アドレスラインＲｉを行アドレス救済ラインＳＲの何れか一方に接続変更すれば行アドレスラインＲｉを救済することができる。また列アドレスラインＣｉも列アドレス救済ラインＳＣの何れか一方に接続変更すれば列アドレスラインＣｉを救済することができる。
【０００８】
このようにしてメモリセルアレイＭＣＡ内の不良セルを救済ラインによって救済するものであるから、行アドレスライン毎列アドレスライン毎の不良セル数を計数し救済ラインの本数と比べることにより、メモリセルアレイＭＣＡを救済できるか否かを判定することができる。
このため、従来より不良救済解析器６は図７に示すようにメモリセルアレイＭＣＡ内の行アドレスライン毎及び列アドレスライン毎に不良セルの数をカウンタＲＦＣ，ＣＦＣで計数し、更に不良セルの総数をカウンタＴＦＣで計数し、これらの計数値から救済が可能か否かを判定している。
【０００９】
図８に従来の不良解析メモリ５と不良救済解析器６の構成を示す。不良解析メモリ５は図５に示したパターン発生器２から与えられるＸアドレス信号及びＹアドレス信号（図９参照）の中から必要なビットの信号を取り出し、被試験メモリＭＵＴと不良解析メモリの記憶容量を合致させるためのアドレスフォーマッタＦＯＭ１  と、このアドレスフォーマッタＦＯＭ１  で取り出したアドレス信号によってアクセスされてフェイル信号を記憶するメモリ部ＡＦＭとによって構成される。
【００１０】
フェイル信号は図５に示した論理比較器４から与えられ、ゲートＧ１  において書込タイミング信号ＷＲＩＴＥにより制御し、メモリ部ＡＦＭの書込クロック入力端子ＷＥに入力する。メモリ部ＡＦＭのデータ入力端子Ｄｉには常時「１」論理を与えられている。従ってメモリ部ＡＦＭは論理比較器４から「１」論理のフェイル信号が出力される毎に、そのとき被試験メモリＭＵＴに与えられているアドレスに論理「１」のフェイルデータを書き込む。従って、試験が終了した時点ではメモリ部ＡＦＭに不良が発生したアドレスの全てに「１」論理のフェイルデータが書き込まれる。
【００１１】
不良救済解析器６は行アドレス発生器ＲＡＰと、列アドレス発生器ＣＡＰと、行アドレス発生器ＲＡＰが１行分のアドレスを発生したことを検出して桁上げ信号を出力する桁上検出器ＣＳ１  と、行アドレスライン毎の不良セルの数を計数するカウンタＲＦＣと、列アドレス毎の不良セルの数を計数するカウンタＣＦＣと、不良セルの総数を計数するカウンタＴＦＣと、書き込みを制御するゲートＧ２  とによって構成される。
【００１２】
行アドレス発生器ＲＡＰ及び列アドレス発生器ＣＡＰはクロックＣＬＫに同期して行アドレス信号Ｒ０  〜Ｒ１０（図９に示したＸアドレスに相当する）及び列アドレス信号Ｃ０  〜Ｃ１０（図９に示したＹアドレスに相当する）を出力する。この行アドレス信号Ｒ０  〜Ｒ１０及び列アドレス信号Ｃ０  〜Ｃ１０がカウンタＲＦＣとＣＦＣに入力される。
【００１３】
カウンタＲＦＣとＣＦＣはそれぞれ行アドレス信号と列アドレス信号によってアクセスされるメモリＭＲＦＣ  及びＭＣＦＣ  と、これらの各メモリＭＲＦＣ  及びＭＣＦＣ  から読み出されたフェイル発生回数に１を加算する加算器ＡＤＤ１  及びＡＤＤ２  とによって構成される。尚、カウンタＴＦＣは単に不良セルの総数を同一アドレスに記憶するメモリＭＴＦＣ  と加算器ＡＤＤ３  とによって構成される。
【００１４】
桁上検出器ＣＳ１  は行アドレス発生器ＲＡＰが出力する行アドレスがオール「１」に達する毎に桁上信号を出力し、この桁上信号を列アドレス発生器ＣＡＰに与える。列アドレス発生器ＣＡＰは桁上信号を受け取る毎に、列アドレスを＋１ずつ歩進させる。
メモリＭＲＦＣ  及びＭＣＦＣ  は行アドレス及び列アドレスが与えられる毎に、その与えられたアドレスに記憶している不良セル数を読み出し、その読出した不良セル数を加算器ＡＤＤ１  及びＡＤＤ２  に与える。加算器ＡＤＤ１  及びＡＤＤ２  はメモリＭＲＦＣ  及びＭＣＦＣ  から読み出された値に１を加算し、この加算値をメモリＭＲＦＣ  及びＭＣＦＣ  の入力端子Ｄｉに入力する。
【００１５】
加算器ＡＤＤ１  及びＡＤＤ２  の加算結果が入力端子Ｄｉに入力されている状態で不良解析メモリ５からフェイルデータが読み出されると、そのフェイルデータはゲートＧ２  で書込タイミング信号によって制御されてメモリＭＲＦＣ  とＭＣＦＣ  の書き込みクロック入力端子ＷＥに入力され、加算結果をアクセス中のアドレスに書き戻す。このようにしてカウンタＲＦＣ及びＣＦＣにはそれぞれに、行アドレス毎及び列アドレス毎に不良セル数が積算されて記憶される。
【００１６】
尚、カウンタＴＦＣは不良解析メモリ５からフェイル信号が読み出される毎に、その発生回数を積算し、その積算値を同一アドレスに記憶する。
【００１７】
【発明が解決しようとする課題】
上述したように、不良救済解析器６において行アドレス毎及び列アドレス毎に不良セル数を仕分けして計数する際に従来は不良解析メモリ５を構成するメモリ部ＡＦＭは先頭アドレスから最終アドレスまで全てにわたって読出を行なっている。従って被試験メモリの記憶容量の増大に伴なってその読出に時間が掛り、これに伴なって不良救済処理時間が長くなってしまう不都合が生じる。
【００１８】
この発明の目的は被試験メモリの記憶容量が大きくても、短時間に不良セル数を集計することができる不良救済解析器を搭載したメモリ試験装置を提供しようとするものである。
【００１９】
【課題を解決するための手段】
この発明では不良解析メモリのアドレス領域を複数のメモリブロックに区分化すると共に、試験中に区分化した各メモリブロック内にフェイルデータが書き込まれたか否かを表わすフラッグをフラッグメモリに記憶させる。従ってフラッグメモリの各アドレスは不良解析メモリ内を区分化したメモリブロックに対応付けされる。従ってフラッグメモリの各アドレスに記憶されたフラッグの状態によって各メモリブロック内のフェイル情報の有無を知ることができる。
【００２０】
よって不良救済解析時はフラッグメモリのフラッグが例えば「１」に立っているアドレスを検出し、このアドレスに対応したメモリブロックの内部だけを読み出せばよく、フラッグが立っていないメモリブロックは読み出を行なう必要がないから、読み出すべき領域を大幅に少なくすることができる利点が得られる。
【００２１】
【発明の実施の形態】
図１にこの発明の要部の一実施例を示す。図８と対応する部分には同一符号を付して示す。
この実施例でも不良解析メモリ５を構成するメモリ部ＡＦＭのアドレス信号供給路上にアドレスフォーマッタＦＯＭ１  を介挿し、このアドレスフォーマッタＦＯＭ１  によってＸアドレス信号とＹアドレス信号のビット幅を規定し、メモリ部ＡＦＭのメモリ容量を被試験メモリのメモリ容量に合致させている。
【００２２】
この発明ではメモリ容量が被試験メモリのメモリ容量と合致されたメモリ部ＡＦＭの内部を複数のメモリブロックに区分化する。これと共に、この区分化した各メモリブロックのそれぞれに対応したフラッグを記憶するフラッグメモリＦＬＭを設ける。
メモリ部ＡＦＭのメモリブロックの区分化数と、フラッグメモリＦＬＭ記憶可能なフラッグの数は一致するように構成される。メモリ部ＡＦＭのメモリブロックの区分化数とフラッグメモリＦＬＭにおけるフラッグの記憶数との関係の一例を図２を用いて説明する。図２ＡはアドレスフォーマッタＦＯＭ1 で切り出したＸアドレス信号とＹアドレス信号の一例を示す。図の例ではＸアドレス信号をＸ0 〜Ｘ10の１１ビットの信号として切り出し、またＹアドレス信号もＹ0 〜Ｙ10の１１ビットの信号として切り出した場合を示す。これらＸアドレス信号Ｘ0 〜Ｘ10と、Ｙアドレス信号Ｙ0 〜Ｙ10の合せて２２ビットのアドレス信号によってメモリ部ＡＦＭをアクセスすることによって４Ｍビット（４１９４３０４）のメモリ容量となる。
【００２３】
図２ＢはフラッグメモリＦＬＭに与えるアドレス信号（以下フラッグアドレス信号と称す）の一例を示す。この例ではメモリ部ＡＦＭに与えるＸアドレス信号Ｘ０  〜Ｘ１０とＹアドレス信号Ｙ０  〜Ｙ１０の中から上位６ビットずつをアドレスフォーマッタＦＯＭ２  によって切り出し、Ｘ５  〜Ｘ１０とＹ５  〜Ｙ１０をフラッグメモリＦＬＭのフラッグアドレス信号として与えるように構成した場合を示す。
【００２４】
従ってこの場合には、フラッグメモリＦＬＭのアドレス容量は２１２＝４０９６アドレスとなる。この結果メモリ部ＡＦＭの１個のメモリブロックの容量は４１９４３０４／４０９６＝１０２４アドレスとなる。結局、４Ｍビットのメモリ容量を持つメモリのフェイル情報を４０９６個のフラッグに圧縮して記憶することができることになる。
【００２５】
図３にその様子を示す。図３ＡはフラッグメモリＦＬＭの内部構成を示す。各枡目の一つが１ビットのフラッグメモリセルを示し、フラッグメモリセルはＦＧ0 〜ＦＧ4094の４０９４個が用意される。図３Ｂはメモリ部ＡＦＭの内部構成を示す。メモリ部ＡＦＭの内部は４０９４個のメモリブロックＢ1 〜Ｂ4094に区分化される。各メモリブロックＢ1 ，Ｂ2 ，Ｂ3 ，…は１０２４アドレスのメモリ容量となる。図３Ｂに示す斜線を付した部分はフェイル情報が書き込まれたメモリブロックを示す。この斜線を付したメモリブロックに対応したフラッグメモリＦＬＭのフラッグアドレスに「１」論理のフラッグが書き込まれる。
【００２６】
つまり、メモリ試験時は図１に示すマルチプレクサＭＵＸ−ＡとＭＵＸ−ＢはアドレスフォーマッタＦＯＭ１  とＦＯＭ２  側を選択し、パターン発生器２  （図５参照）から出力されるＸアドレス信号とＹアドレス信号をメモリ部ＡＦＭとフラッグメモリＦＬＭに与える。試験中にフェイルが発生すると、そのフェイル信号はメモリ部ＡＦＭには被試験メモリと同一アドレスに書き込まれ、フラッグメモリＦＬＭにはそのアドレスの上位ビットアドレス信号で決まるフラッグアドレスに「１」論理のフラッグを書き込む。
【００２７】
不良救済解析時にはマルチプレクサＭＵＸ−ＡはアドレスフォーマッタＦＯＭ３  でフォーマットしたアドレス信号を選択してメモリ部ＡＦＭに与えると共に、マルチプレクサＭＵＸ−Ｂはフラッグアドレス発生器ＦＬＭ−ＡＰから出力されるフラッグアドレス信号を選択してフラッグメモリＦＬＭに与える。
フラッグアドレス発生器ＦＬＭ−ＡＰはクロックＣＬＫの供給に同期して先頭アドレス０から最終アドレス４０９５までのフラッグアドレス信号を順に出力する。このフラッグアドレス信号によってフラッグメモリＦＬＭをアクセスしフラッグメモリＦＬＭの読出値が「０」論理の場合はフラッグアドレスを＋１する動作を繰返す。一方、フラッグメモリＦＬＭから「１」論理が読み出されると、この「１」論理のフラッグ信号がインバータＩＮＶを通じてフラッグアドレス発生器ＦＬＭ−ＡＰのイネーブル端子ＥＮに与えられるから、フラッグアドレス発生器ＦＬＭ−ＡＰは動作を停止し、フラッグメモリＦＬＭは「１」論理を出力した状態に維持される。
【００２８】
一方ゲートＧ３  はフラッグメモリＦＬＭから「１」論理が読出されると、このゲートＧ３  の出力は「１」論理に反転する。この「１」論理信号が行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰのイネーブル端子ＥＮに与えられる。従って行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰは動作を開始する。
行アドレス発生器ＲＡＰはクロックＣＬＫに同期して図４Ｃに示すＲ０  〜Ｒ１０の１１ビットの行アドレス信号を発生する。この行アドレス信号はアドレスフォーマッタＦＯＭ４  において下位５ビットＲ０  〜Ｒ４  のアドレス信号とフラッグアドレス発生器ＦＬＭ−ＡＰから出力されるフラッグアドレス信号Ａ０  〜Ａ１１の中のＡ０  〜Ａ５  とを切り出し、図４Ｇに示す１１ビットのアドレス信号にフォーマットしてカウンタＲＦＣに与える。
【００２９】
桁上検出器ＣＳ１  は図４Ｅに示すように設定され行アドレス発生器ＲＡＰから出力される行アドレス信号の中の下位５ビットまでの各ビットが「１」論理に一致する毎に列アドレス発生器ＣＡＰに桁上信号を出力し、列アドレス信号発生器ＣＡＰから出力されるアドレスを＋１ずつ歩進させる。列アドレス信号発生器ＣＡＰは図４Ｄに示すように１１ビットの列アドレス信号Ｃ０  〜Ｃ１０を出力する。アドレスフォーマッタＦＯＭ５  はこのアドレス信号の中の下位５ビットＣ０  〜Ｃ４  の信号と、フラッグアドレス発生器ＦＬＭ−ＡＰから出力されるフラッグアドレス信号Ａ０  〜Ａ１１の中のＡ６  〜Ａ１１を切り出し、Ｃ０  〜Ｃ４  、Ａ６  〜Ａ１１の１１ビットのアドレス信号を生成してカウンタＣＦＣに供給する。
【００３０】
一方、アドレスフォーマッタＦＯＭ３  は図４Ｃに示す行アドレス信号の中のＲ０  〜Ｒ４  と、フラッグアドレス発生器ＦＬＭ−ＡＰから出力されるフラッグアドレス信号Ａ０  〜Ａ１１の中のＡ０  〜Ａ５  と、列アドレス発生器ＣＡＰが出力するアドレス信号Ｃ０  〜Ｃ４  と、更にフラッグアドレス発生器ＦＬＭ−ＡＰが出力するフラッグアドレス信号の中の上位側のアドレス信号Ａ６  〜Ａ１１を切り出してフォーマットし、図４Ａに示すアドレス信号を生成する。このアドレス信号をマルチプレクサＭＵＸ−Ａを通じてメモリ部ＡＦＭに供給する。
【００３１】
フラッグメモリＦＬＭに与えるフラッグアドレスが＋１ずつ歩進する。この歩進動作中に「１」論理のフラッグが読出される毎に、そのフラッグアドレスに対応したメモリブロックの内部が読出される。
その時点でカウンタＲＦＣに与えられているアドレス信号はフェイル発生アドレスと合致している。従ってフェイルデータをメモリＭＲＦＣ  の書込クロック入力端子ＷＥに与えることによって書込指令を与えアクセス中のアドレスにフェイル発生回数を記憶させる。
【００３２】
また、カウンタＣＦＣにもフェイルが発生した列アドレスが与えられ、その列アドレスにフェイル発生回数を記憶する。更にカウンタＴＦＣにはフェイルの発生回数の総数を記憶する。
メモリ部ＡＦＭに設定した各メモリブロック内の最終アドレスが読み出されると、桁上検出器ＣＳ１  と、ＣＳ２  が共に「１」論理を出力する。この結果ゲートＧ４  が「１」論理を出力し、この「１」論理を行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰの各ロード端子ＬＤと、ゲートＧ３  のインバート端子及びアドレス発生器ＦＬＭ−ＡＰのイネーブル端子ＥＮに与えられる。
【００３３】
これにより、行アドレス発生器ＲＡＰ及び列アドレス発生器ＣＡＰは初期状態にリセットされると共に、イネーブル端子ＥＮにゲートＧ３  を通じてＬ論理が与えられるから、これら行アドレス発生器ＲＡＰ及び列アドレス発生器ＣＡＰはアドレスの歩進動作は停止する。これと共に、フラッグアドレス発生器ＦＬＭ−ＡＰのイネーブル端子ＥＮには「１」論理が与えられるため、フラッグアドレス発生器ＦＬＭ−ＡＰは動作を再開し、フラッグアドレスを＋１ずつ歩進させる動作を再開する。
【００３４】
【発明の効果】
以上説明したように、この発明によれば被試験メモリのメモリ容量が大容量であっても、これと同じメモリ容量に設定された不良解析メモリの内部を複数のメモリブロックに区分化すると共に、メモリブロックの数に対応するアドレス容量を持つフラッグメモリを設け、不良解析メモリのメモリブロックにフェイル情報が書込まれる毎にそのフェイル情報を書き込んだメモリブロックに対応するフラッグメモリのアドレスに「１」論理のフラッグを書き込む構成としたから、不良救済解析時は「１」論理が書き込まれたフラッグアドレスに対応したメモリブロックの内部だけを読み出せばよい。
【００３５】
上述の実施例では被試験メモリ及び不良解析メモリの容量が４Ｍビットの場合、フラッグメモリＦＬＭのアドレス容量を４０９６としたから各メモリブロック内のアドレスを１０２４のアドレスに制限することができる。従ってフェイル情報が書き込まれたメモリブロックの数が少なければ少ない程短時間に不良救済のための集計処理を完了することができる。つまり、フェイルの発生が全くなければ、フラッグメモリＦＬＭだけが読み出されるだけで、不良解析メモリ５のメモリブロックは全く読出されないことになり、極めて短時間に処理を終了することができる利点が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック図。
【図２】図１の動作を説明するための図。
【図３】この発明の要部を説明するための図。
【図４】図１の動作を説明するための図。
【図５】不良救済解析器を搭載した従来のメモリ試験装置を説明するためのブロック図。
【図６】不良救済方法を説明するための図。
【図７】不良救済のために必要なデータの集計方法を説明するための図。
【図８】従来の不良救済解析器の構成及びその動作を説明するためのブロック図。
【図９】図８の動作を説明するための図。
【符号の説明】
５    不良解析メモリ
ＡＦＭ    メモリ部
６    不良救済解析器
ＦＬＭ    フラッグメモリ
ＦＬＭ−ＡＰ    フラッグアドレス発生器
ＲＡＰ    行アドレス発生器
ＣＡＰ    列アドレス発生器
ＲＦＣ    行アドレス毎に不良セル数を計数するカウンタ。
ＣＦＣ    列アドレス毎に不良セル数を計数するカウンタ。
ＴＦＣ    フェイル発生回数の総数を求めるカウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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