(57)【特許請求の範囲】
【請求項１】
電気的にフローティング状態とされたゲート電極を有し、このゲート電極に与えられる入力変数の状態量が、設定されているしきい値を越えた時に動作するしきい素子と、
このしきい素子のゲート電極に常誘電体容量を介して結合され、前記入力変数を伝搬する第１〜第ｋ（ｋ＞１）の入力変数用端子と、
前記しきい素子のゲート電極に強誘電体容量と常誘電体容量との直列接続回路を介して結合され、前記しきい値を制御する制御変数を伝搬する１以上の制御変数用端子と
を備えたことを特徴とする可変しきい値しきい素子回路。
【請求項２】
請求項１に記載された可変しきい値しきい素子回路において、
前記直列接続回路における常誘電体容量の一端が前記ゲート電極に接続され、
この常誘電体容量の他端が前記強誘電体容量の一端に接続され、
前記強誘電体容量の一端と他端との間に第１のスイッチが接続され、
前記強誘電体容量の他端と前記制御変数用端子との間に第２のスイッチが接続されている
ことを特徴とする可変しきい値しきい素子回路。
【請求項３】
請求項２に記載された可変しきい値しきい素子回路において、
前記第１のスイッチおよび第２のスイッチが電界効果トランジスタによって構成されている
ことを特徴とする可変しきい値しきい素子回路。
【請求項４】
請求項１〜３の何れか１項に記載された可変しきい値しきい素子回路において、
前記しきい素子が電界効果トランジスタとされ、
この電界効果トランジスタのソース端子およびドレイン端子の何れか一方が電気的に負荷となる素子を構成要素とする回路に接続されている
ことを特徴とする可変しきい値しきい素子回路。
【請求項５】
請求項４に記載された可変しきい値しきい素子回路において、
前記電気的に負荷となる素子が抵抗であることを特徴とする可変しきい値しきい素子回路。
【請求項６】
請求項４に記載された可変しきい値しきい素子回路において、
前記電気的に負荷となる素子が前記電界効果トランジスタとは電気的に逆の極性の電荷を輸送する電界効果トランジスタであることを特徴とする可変しきい値しきい素子回路。
【請求項７】
請求項１〜３の何れか１項に記載された可変しきい値しきい素子回路において、
前記しきい素子が第１の電界効果トランジスタとこの第１の電界効果トランジスタとは電気的に逆の極性の電荷を輸送する第２の電界効果トランジスタとを構成要素とするインバータ回路である
ことを特徴とする可変しきい値しきい素子回路。
【請求項８】
可変しきい値しきい素子回路を多段接続して構成された関数機能再構成可能集積回路において、
多段接続された可変しきい値しきい素子回路の少なくとも１つが請求項１〜７の何れか１項に記載された可変しきい値しきい素子回路とされている
ことを特徴とする関数機能再構成可能集積回路。
【請求項９】
可変しきい値しきい素子回路を多段接続して構成された関数機能再構成可能集積回路において、
複数の可変しきい値しきい素子回路によって初段の可変しきい値しきい素子回路が構成され、
この初段の可変しきい値しきい素子回路の少なくとも１つが請求項１〜７の何れか１項に記載された可変しきい値しきい素子回路とされている
ことを特徴とする関数機能再構成可能集積回路。
【請求項１０】
請求項１に記載された可変しきいしきい素子回路に適用される回路状態保持方法であって、
前記制御変数用端子から制御変数を入力する第１ステップと、
前記入力変数用端子から入力変数を入力する第２ステップと、
この第２ステップの後あるいは前記第１ステップと第２のステップとの間で前記制御変数用端子に入力されている制御変数を取り去る第３ステップと
を備えたことを特徴とする回路状態保持方法。
【請求項１１】
請求項２に記載された可変しきい値しきい素子回路に適用される回路状態保持方法であって、
前記第１のスイッチを遮断状態にし、前記第２のスイッチを導通状態とする第１ステップと、
この第１ステップの後、前記制御変数用端子から制御変数を入力するとともに、前記入力変数用端子から入力変数を入力する第２ステップと、
この第２ステップの後、前記第２のスイッチを遮断状態にし、前記第１のスイッチを導通状態とする第３ステップと
を備えたことを特徴とする回路状態保持方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、しきい値を不揮発的に保持する機能を有する可変しきい値しきい素子回路、この可変しきい値しきい素子回路を用いて構成され回路作製後であっても関数機能を構成することの可能な関数機能再構成可能集積回路および可変しきい値しきい素子回路に適用される回路状態保持方法に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳプロセス技術により作製されるしきい素子（非線形素子）として、例えば文献１（特許第２６６２５５９号：半導体装置）に開示されたニューロンＭＯＳトランジスタ（νＭＯＳトランジスタ）によって構成されたインバータがある。以降、このインバータをνＭＯＳインバータと呼ぶ。
【０００３】
このνＭＯＳインバータのしきい値を可変にする回路と方法については、文献２（特開２００１−４４８２３号：ニューロンＭＯＳ回路における可変閾値生成方法およびその方法を用いたニューロンＭＯＳ回路）によって開示されている。
【０００４】
〔しきい値可変機能を備えたしきい素子回路（可変しきい値しきい素子回路）〕
図２３は、しきい値可変機能を備えたしきい素子回路（可変しきい値しきい素子回路）として、典型的なｋ入力変数のνＭＯＳインバータ回路を示す回路図である。このνＭＯＳインバータ回路２３００においては、しきい値の可変性を持たないνＭＯＳインバータＩＮＶの電気的にフローティング状態とされたゲート電極（以下、フローティングゲートと呼ぶ）ＦＧに、入力変数用の信号入力端子（以下、入力変数用端子と呼ぶ）input1〔１〕〜input1〔ｋ〕、しきい値を制御する制御変数用の入力端子（以下、制御変数用端子と呼ぶ）input2、電源電位Ｖddに接続された固定電位端子Ｐvdd 、グランド電位に接続された固定電位端子Ｐgnd を容量結合している。
【０００５】
νＭＯＳインバータＩＮＶのしきい値は、制御変数用端子input2とフローティングゲートＦＧとの間の容量値Ｃv と、固定電位端子Ｐvdd とフローティングゲートＦＧとの間の容量値Ｃvdd と、固定電位端子Ｐgnd とフローティングゲートＦＧとの間の容量値Ｃgnd と、入力変数用端子input1〔１〕〜input1〔ｋ〕とフローティングゲートＦＧとの間の容量値Ｃ1 〜Ｃk と、制御変数用入力端子input2に印加する電位Ｖv とによって決まる。このνＭＯＳインバータ回路２３００においては、制御変数用端子input2に印加する電位Ｖv を電源電位Ｖdd（論理値「１」）とするかグランド電位（論理値「０」）とするかによって、入力変数の組合せが形成する入力状態上の任意の値に論理しきい値を設定することが可能である。以降、特に他のしきい値と区別する必要のない場合は、論理しきい値をしきい値と略す。
【０００６】
〔回路状態保持機能を備えた可変しきい値しきい素子回路〕
文献３（特開２００１−１９６９２０号：関数機能構成データ保持方法及びその方法を用いた集積回路）には、νＭＯＳインバータ回路固有の構造を利用し、設定されたしきい値を保持する方法とその方法を利用した回路構成が開示されている。図２４は回路状態保持機能を備えたｋ入力変数のνＭＯＳインバータ回路の代表的な回路構成を示す図である。
【０００７】
このνＭＯＳインバータ回路２４００においては、フローティングゲートＦＧとグランド側の固定電位端子Ｐgnd との間に、状態制御端子ctl2からの制御信号によってオン／オフされるＮＭＯＳ型のパストランジスタｓｗｎを付加している。また、制御変数用端子input2とフローティングゲートＦＧに容量結合される端子（以下、この端子を制御変数用入力端子と呼ぶ）input2ａとの間にトランスミッションゲートtginを設け、制御変数用入力端子input2ａと電源側の固定電位端子Ｐvdd との間にＰＭＯＳ型のパストランジスタｓｗｐを設けている。また、状態制御端子ctl1とトランスミッションゲートtginとの間にインバータinv1を設けている。トランスミッションゲートtginおよびパストランジスタｓｗｐは状態制御端子ctl1からの制御信号によってオン／オフされる。
【０００８】
このような回路構成とすることにより、制御変数用端子input2に与えられる電位Ｖv （以下、この電位Ｖv を構成データと呼ぶ）によって選択されるしきい値を設定し、保持することが可能となる。
【０００９】
〔回路状態保持動作〕
図２４におけるしきい値の保持動作について簡単に説明する。先ず、状態制御端子ctl2を論理値「１」である電源電位にし、パストランジスタｓｗｎを導通ささせ、フローティングゲートＦＧの電位をグランド電位にする。次に、状態制御端子ctl1を電源電位にし、パストランジスタｓｗｐを遮断し、トランスミッションゲートtginを導通させる。この時、入力変数用端子input1〔１〕〜input1〔ｋ〕から入力される入力変数は全て論理値「０」であるグランド電位にする。
【００１０】
今、第１の状態制御端子ctl1と第２の状態制御端子ctl2とが論理値「１」である時を初期化時と呼ぶ。また、完全フローティングゲートを持つ図２３のνＭＯＳインバータ回路２３００の制御変数用端子input2から論理値「１」が入力された場合のフローティングゲートＦＧの電位を第１のフローティングゲート電位と呼び、同様に、論理値「０」が入力された場合の電位を第２のフローティングゲート電位と呼ぶ。
【００１１】
初期化時に前記の操作を行い、制御変数用端子input2に論理値「０」を入力し続ける。この時、フローティングゲートＦＧに容量結合する制御変数用入力端子input2ａには制御変数用端子input2の入力と同様に論理値「０」が与えられる。即ち、フローティングゲートＦＧがグランド電位の時に論理値「０」の入力変数と制御変数とが与えられる。この入力状態を保ったままで、第１の状態制御端子ctl1と第２の状態制御端子ctl2との入力を論理値「１」から論理値「０」に切り替える。第１の状態制御端子ctl1と第２の状態制御端子ctl2とが論理値「０」の時を関数実行時と呼ぶ。
【００１２】
関数実行時に、パストランジスタｓｗｎが遮断され、フローティングゲートＦＧは高インピーダンス状態になり、過渡的にはほぼフローティング（電気的に浮遊状態）になる。同時に、トランスミッションゲートtginは遮断され、パストランジスタｓｗｐが導通し、制御変数用入力端子input2ａには論理値「１」である電源電位が印加される。このため、フローティングゲートＦＧ上で電荷の再分配が生じ、フローティングゲートＦＧは第１のフローティングゲート電位になる。
【００１３】
同様に、初期化時に制御変数用端子input2に論理値「１」である電源電位を与えた場合、関数実行時には、初期化時と同じ電源電位が制御変数用入力端子input2ａに与えられるために、入力変数が論理値「０」であれば、第２のフローティングゲート電位となる。
【００１４】
このように、初期化時に制御変数として与える論理値に依存して、関数実行時のフローティングゲート電位が決まる。つまり、初期化時に決定された構成データが関数実行時に保持されることを意味している。この構成データの保持動作とそれに必要な要素を次に述べる。
【００１５】
初期化時にフローティングゲート電位がグランド電位に固定されているために、制御変数である所定の電位が制御変数用入力端子input2ａに与えられた時、フローティングゲートＦＧにグランド側から電荷の注入が起こる。
【００１６】
次に、関数実行時には注入された電荷がフローティングゲートＦＧ中に保持され、入力変数の論理値によって電荷再分配が生じ、フローティングゲート電位が決まる。構成データの保持に必要な要素は２つあり、１つは、フローティングゲートＦＧに接続されたある端子からの電荷の注入であり、他の１つは、フローティングゲートＦＧが高インピーダンスの時に、注入された電荷が保持されることである。
【００１７】
〔関数機能再構成可能集積回路〕
文献４（特開２００１−２２３５７６号：関数機能再構成可能な集積回路）を参考にして、２入力変数に対する関数機能を再構成することができる回路について述べる。図２５は、図２４に示したνＭＯＳインバータ回路２４００を用いた関数機能再構成可能集積回路（２入力変数可変関数回路）を示す図である。この２入力変数可変関数回路は、２段論理フィードフォワード型回路であり、１段目は３つのνＭＯＳインバータ回路ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕によって構成され、２段目は１つのνＭＯＳインバータ回路ＳＴＥによって構成されている。
【００１８】
この２入力変数可変関数回路２５００において、２つの入力変数は、入力変数用端子input1〔１〕，input1〔２〕から１段目のνＭＯＳインバータ回路ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕のフローティングゲートＦＧ〔１〕，ＦＧ〔２〕，ＦＧ〔３〕、および２段目のνＭＯＳインバータ回路ＳＴＥのフローティングゲートＦＧ〔Ｓ〕に与えられ、１段目のνＭＯＳインバータ回路ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕の出力値はバッファＢＦ〔１〕，ＢＦ〔２〕，ＢＦ〔３〕により増幅および波形整形され、２段目のνＭＯＳインバータ回路ＳＴＥのフローティングゲートＦＧ〔Ｓ〕に与えられる。
【００１９】
なお、１段目のνＭＯＳインバータ回路ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕と２段目のνＭＯＳインバータ回路ＳＴＥとの間には、ＳＴＥのフローティングゲートＦＧ〔Ｓ〕を初期化する際に全ての入力信号をグランド電位にするために、トランスミッションゲートtgs1，tgs2，tgs3とパストランジスタswi1，swi2，swi3が挿入されている。
【００２０】
また、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕，ＳＴＥにおいて、各入力変数用端子とフローティングゲートとの間の容量値は等しく設定されている。また、ＳＴＥにおいては、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕の出力値が与えられる端子とフローティングゲートとの間の容量値は、入力変数が与えられる端子とフローティングゲートとの間の容量値と等しく設定されている。この設定によって、ＳＴＥの入力状態、即ち、入力変数と重みとの積和は、「０」，「１」，「２」の３つになる。この入力状態に対応する数を入力変数の状態数（入力状態数）と呼ぶ。また、この入力変数の状態数の上位の言葉として、入力変数の状態量（入力状態量）を用いる。
【００２１】
ＦＴＥ〔１〕を例に取ると、ＦＴＥ〔１〕とＳＴＥとの間には、ＳＴＥのフローティングゲートＦＧ〔Ｓ〕を初期化する際に全ての入力端子の入力信号をグランド電位にするために、トランスミッションゲートtgs1とパストランジスタswi1が挿入されている。ＦＴＥ〔２〕，ＦＴＥ〔３〕についても同様である。ＳＴＥにも、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕と同様に初期化時と関数実行時の２つの期間を用いる。
【００２２】
初期化時には、第１の状態制御用端子ctl1と第２の状態制御用端子ctl2とに論理値「１」を与え、フローティングゲートＦＧ〔Ｓ〕に接続されたパストランジスタｓｗｓを導通させる。同時に、トランスミッションゲートtgs1が遮断され、パストランジスタswi1が導通し、バッファＢＦ〔１〕を介して、論理値「０」であるグランド電位が容量結合されたフローティングゲートＦＧ〔Ｓ〕に与えられる。また、入力変数として論理値「０」を与える場合、全ての入力が論理値「０」である。この状態を保ったままで、第１の状態制御用端子ctl1と第２の状態制御用端子ctl2とに論理値「１」を与えることで、関数実行時の状態を形成できる。
【００２３】
次に、可変しきい値によって任意の関数が実現可能であることをＸＯＲ（Exclusive-OR ）を実現する場合を例に取り、説明する。ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕のしきい値は、各々入力状態数０の前後、１の前後、２の前後の２つのしきい値のいずれか一方を選択できるように設定できる。ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕において、初期化時に制御変数として論理値「０」を与えた場合に小さい方のしきい値を選択でき、逆に論理値「１」を与えた場合に大きい方のしきい値が選択される。
【００２４】
ＦＴＥ〔１〕のしきい値として、入力状態数０より大きく１より小さい値を選択し、ＦＴＥ〔２〕のしきい値として、入力状態数１より小さく０より大きい値を選択し、ＦＴＥ〔３〕のしきい値として、入力状態数２より大きい値を選択する。この時、ＦＴＥ〔１〕の出力の論理値は、入力状態数０，１，２に対して「１」，「０」，「０」であり、ＦＴＥ〔２〕の出力の論理値は、入力状態数０，１，２に対して「１」，「０」，「０」であり、ＦＴＥ〔３〕の出力の論理値は、入力状態数０，１，２に対して「１」，「１」，「１」である。
【００２５】
入力状態数が０，１，２の各々の場合、ＳＴＥの５つの入力端子中、論理値「１」である端子の数は、各々３，２，３となる。ＳＴＥの出力値は入力の多数決の結果の論理反転であるから、入力状態数０，１，２に対して出力値は「０」，「１」，「０」となり、ＸＯＲを実現している。これは、各入力状態数の前後にしきい値を持つＦＴＥ、入力状態数が０であればＦＴＥ〔１〕、入力状態数が１であればＦＴＥ〔２〕、入力状態数が２であればＦＴＥ〔３〕について、初期化時に制御変数として与えた論理値の論理反転が出力されることを意味している。
【００２６】
上述したＸＯＲの実現例で分かるように、図２５に示した２入力変数可変関数回路２５００によれば、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕，ＳＴＥのフローティングゲートＦＧ〔１〕，ＦＧ〔２〕，ＦＧ〔３〕，ＦＧ〔Ｓ〕を初期化する期間に制御変数用端子input2〔１〕〜input2〔３〕に入力されている構成データによって決定される回路の状態を保持することによって、任意の対称関数を実現できる。
【００２７】
但し、対称関数とは、ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯＲ，ＸＯＲ，ＸＮＯＲ，０，１関数に代表されるように、関数値が入力状態数によって規定される論理関数であり、変数を相互に入れ換えても関数値が不変であるという特徴を持つ。
【００２８】
【発明が解決しようとする課題】
〔回路状態保持可能な機能を備えた可変しきい値しきい素子回路の問題点〕
図２４に示されたνＭＯＳインバータ回路２４００において、回路状態を保持するために必要な２つの要素は、すなわちフローティングゲートＦＧへの電荷の注入と注入された電荷の保持は、フローティングゲートＦＧに接続されるスイッチであるパストランジスタｓｗｎを操作することによって達成される。
【００２９】
しかしながら、パストランジスタｓｗｎは状態制御端子ctl2が論理値「０」のグランド電位であっても、サブスレッショレド電流と、ドレイン端子と基板（またはウェル）との間にあるＰＮ接合逆飽和電流という２つのリーク電流を持つ。このため、フローティングゲートＦＧに保持されている電荷量は経時変化する。そして、この変化はしきい値を他の値に変える。即ち、保持される状態は揮発性であり、しきい値も揮発性である。しきい値の揮発性はνＭＯＳインバータＩＮＶの経時的誤動作という問題を引き起こす。
【００３０】
〔関数機能再構成可能集積回路の問題点〕
図２５に示された２入力変数可変関数回路２５００において、実現される関数機能は、初期化時にＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕に入力される制御変数の論理値によって定まるしきい値によって決められている。このしきい値の保持状態は上述したように経時変化を起こす。このために、２入力変数可変関数回路２５００においては、時間経過に伴い実現される関数が変化し、当初実現していた機能の実現ができなくなるという問題、つまり、経時的誤動作の問題が起きる。
【００３１】
本発明はこのような課題を解決するためになされたもので、その目的とするところは、しきい値を不揮発的に保持し、経時的誤動作の問題を解消することの可能な可変しきい値しきい素子回路、この可変しきい値しきい素子回路における回路状態保持方法、この可変しきい値しきい素子回路を用いた関数機能再構成可能集積回路を提供することにある。
【００３２】
【課題を解決するための手段】
このような目的を達成するために、本発明の可変しきい値しきい素子回路は、強誘電体容量と常誘電体容量との直列接続回路を介して、しきい値を制御する制御変数を伝搬する１以上の制御変数用端子をしきい素子のゲート電極に結合したものである（第１発明）。
この場合、回路状態保持方法（第１０発明）として、制御変数用端子から制御変数を入力し（第１ステップ）、入力変数用端子から入力変数を入力し（第２ステップ）、制御変数用端子に入力されている制御変数を取り去る（第３ステップ）。なお、第１のステップと第２のステップとの間で、制御変数用端子に入力されている制御変数を取り去るようにしてもよい。
【００３３】
強誘電体容量は、制御変数が取り去られた後も、すなわち入力電位が消失した後も、自発分極のために電荷量を保持する。これにより、しきい素子のゲート電極に容量結合された各端子の電位に依存して、ゲート電極上の電荷再配分が行われ、ゲート電極の電位が決まり、しきい素子のしきい値が保持される。
例えば、しきい素子を電界効果トランジスタとした場合、入力変数の状態量に対する電界効果トランジスタトランジスタのオン／オフ動作の切替点（トランジスタしきい値）が保持される。また、しきい素子をνＭＯＳインバータとした場合、入力変数の状態量に対するνＭＯＳインバータの論理反転動作の切替点（論理しきい値）が保持される。
【００３４】
また、本発明の可変しきい値しきい素子回路は、上記直列接続回路における常誘電体容量の一端をゲート電極に接続し、常誘電体容量の他端を強誘電体容量の一端に接続し、強誘電体容量の一端と他端との間に第１のスイッチを接続し、強誘電体容量の他端と制御変数用端子との間に第２のスイッチを接続したものである（第２発明）。
この場合、回路状態保持方法（第１１発明）として、第１のスイッチを遮断状態にし、第２のスイッチを導通状態とし（第１ステップ）、この第１ステップの実行後、制御変数用端子から制御変数を入力しするとともに、入力変数用端子から入力変数を入力し（第３ステップ：しきい値設定期間）、この第２ステップの実行後、第２のスイッチを遮断状態にし、第１のスイッチを導通状態とする（第３ステップ：しきい値保持期間）。
【００３５】
強誘電体容量は、第２のスイッチが遮断された後も、すなわち制御変数用入力端子からの強誘電体容量への制御変数が取り去られた後も、自発分極のために電荷量を保持する。しきい値保持期間においては、第１のスイッチが導通状態であり、残留分極による電荷量を不揮発的に保持しする。また、強誘電体容量は常誘電体容量と直列接続されているために、強誘電体容量に保持される電荷量と同等の電荷量が常誘電体容量にも誘起される。これにより、しきい素子のゲート電極に容量結合された各端子の電位に依存して、ゲート電極上の電荷再配分が行われ、ゲート電極の電位が決まり、しきい素子のしきい値が保持される。
【００３６】
また、本発明の関数機能再構成可能集積回路（第８発明）は、多段接続された可変しきい値しきい素子回路の少なくとも１つを本発明の可変しきい値しきい素子回路としたものである。
例えば、可変しきい値しきい素子回路を２段接続して構成し、１段目の可変しきい値しきい素子回路を、その第１〜第ｋの入力変数用端子が共通に接続された複数の可変しきい値しきい素子回路により構成し、２段目の可変しきい値しきい素子回路を、１つの可変しきい値しきい素子回路により構成し、この可変しきい値しきい素子回路の第１〜第ｋの入力変数用端子を１段目の各可変しきい値しきい素子回路の第１〜第ｋの入力変数用端子と共通に接続し、１段目の各可変しきい値しきい素子回路からの出力信号を２段目の可変しきい値しきい素子回路のゲート電極に容量結合された各入力端子に与える構造とする。
このような構造において、例えば初段の可変しきい値しきい素子回路に、上述した本発明の可変しきい値しきい素子回路を用いる（第９発明）。
【００３７】
本発明の可変しきい値しきい素子回路において、しきい素子は、種々のタイプのものが考えられる。例えば、しきい素子として電界効果トランジスタを使用し、この電界効果トランジスタのソース端子およびドレイン端子の何れか一方を電気的に負荷となる素子を構成要素とする回路に接続する（第４発明）。この場合、電気的に負荷となる素子は、抵抗としてもよく（第５発明）、前記電界効果トランジスタとは電気的に逆の極性の電荷を輸送する電界効果トランジスタとしてもよい（第６発明）。また、しきい素子を第１の電界効果トランジスタとこの第１の電界効果トランジスタとは電気的に逆の極性の電荷を輸送する第２の電界効果トランジスタとを構成要素とするインバータ回路としてもよい（第７発明）。第８発明や第９発明の関数機能再構成可能集積回路では、これらの可変しきい値しきい素子回路のうち少なくとも１つが使用されていればよく、またこれらの可変しきい値しきい素子回路を組み合わせて構成されたものでもよい。
【００３８】
【発明の実施の形態】
〔強誘電体メモリ〕
先ず、本発明の実施の形態の説明に入る前に、強誘電体メモリおよびＭＦＩＳ型電界効果トランジスタについて説明する。現在、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、強誘電体メモリ（ＦｅＲＡＭ）などが研究開発されている。ＤＲＡＭは大容量と中程度の速度でのデータの書き換えに特徴があり、ＳＲＡＭは中程度のメモリ容量と高速でのデータの書き換えに特徴があるが、双方共に揮発性である。フラッシュメモリは、書き込みとデータ消去において低速動作であるが、不揮発性である。
【００３９】
一方、強誘電体メモリは、ＰＺＴ（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3 ）やＳＢＴ（ＳｂＢｉ2Ｔａ2Ｏ9 ）に代表される強誘電体材料の持つ分極特性を応用しているため、不揮発性であり、かつ、データの書き換えもＤＲＡＭ相当の速度で可能である。更に、強誘電体メモリは、ＣＭＯＳプロセス技術に強誘電体容量を形成するための層を追加するだけで製造でき、標準ＣＭＯＳプロセスとの整合性も良い。図１は、強誘電体メモリに用いられている強誘電体容量１００を表す回路図である。強誘電体容量１００の一方の端子１０１と他方の端子１０２との間には所定の電圧Ｖが印加され、端子１０２が高電位である時を正の印加電圧とする。
【００４０】
図２は、端子１０１，１０２間に電圧Ｖが印加された時の電圧Ｖと電荷量Ｑの関係を表す図である。図２中のＶｃは抗電圧を表し、Ｑｒは残留分極による電荷量を表している。端子１０１と端子１０２との間の電圧が０であっても、両端子にはＱｒが残る。２値を保持するメモリ機能はこの２つの状態を用いている。この自発分極の双安定性を利用し、データの不揮発性と高速書き換えが可能という特徴を持つ強誘電体メモリの研究開発が近年精力的に進められている。
【００４１】
〔ＭＦＭＩＳ型電界効果トランジスタ〕
強誘電体メモリに使用される強誘電体容量としては、Ｐｔに代表される金属電極または、ＩｒＯ2 やＳｒＲｕＯ3 （ＳＲＯ）  に代表される酸化物電極に、強誘電体材料を挟むプレーナ型やスタック型がある。また、別な構造としては、金属／強誘電体／シリコン（ＭＦＳ）型、金属／強誘電体／絶縁体／シリコン（ＭＦＩＳ）型、金属／強誘電体／金属／絶縁体／シリコン（ＭＦＭＩＳ）型も提案されている。
【００４２】
図３は、文献５（特開平１１−１７７０３８号：ＭＦＭＩＳ型強誘電体記憶素子とその製造方法）に開示されているＭＦＭＩＳ型の強誘電体容量を持つ電界効果トランジスタを表す回路図である。この回路はＭＯＳトランジスタ３００の常誘電体材料で形成されるゲート酸化膜３０１の上方の金属（またはPoly-Si）電極端子３０２にＭＦＭＩＳ型の強誘電体容量３０３を直列接続した構造である。
【００４３】
図４は、文献6（特開２０００−３４９２５１号：半導体装置）に開示されているＭＦＭＩＳ型の強誘電体容量を持つ電界効果トランジスタを表す回路図である。この回路は、標準的な電界効果トランジスタ４００の入力ゲート４０１に、ＭＦＭＩＳ型の強誘電体容量４０２の一方の端子と常誘電体容量４０３の一方の端子とを接続した構造を有する。すなわち、この回路では、入力ゲート４０１に強誘電体容量４０２と常誘電体容量４０３とが並列に接続されている。
【００４４】
図５は、文献７（特開２０００−１３８３５１号：強誘電体不揮発性メモリとその読み出し方法）に開示されているＭＦＭＩＳ型の強誘電体容量を持つ電界効果トランジスタを表す回路図である。この回路は、標準的な電界効果トランジスタ５０１の入力ゲート５０２に、残留分極のほぼ等しいＭＦＭＩＳ型の強誘電体容量５０３と５０４とを並列に接続した構造を有する。
【００４５】
以上、強誘電体容量を有する３つのＭＦＭＩＳ型電界効果トランジスタの回路構造を示したが、後述する本発明の実施の形態では、これらの何れのタイプでもない強誘電体容量を有するＭＦＭＩＳ型電界効果トランジスタを用いる。図６に本発明の実施の形態において用いる強誘電体容量を有するＭＦＭＩＳ型電界効果トランジスタの回路図を示す。この回路は、標準的な電界効果トランジスタ６０１の入力ゲートに、常誘電体容量６０１とＭＦＭＩＳ型の強誘電体容量６０３とを直列に接続した構造を有する。すなわち、常誘電体容量６０１の一方の端子を電界効果トランジスタ６００の入力ゲート６０２に接続し、常誘電体容量６０１の他方の端子と強誘電体容量６０３の一方の端子とを接続した構造としている。
【００４６】
〔実施の形態１：容量結合入力型電界効果トランジスタ〕
図７は本発明に係る可変しきい値しきい素子回路の一実施の形態を示す容量結合入力型電界効果トランジスタの回路図である。この容量結合入力型電界効果トランジスタ７００においては、電界効果トランジスタ７０１のゲート電極７０２に、入力変数用端子input1〔１〕〜input1〔ｋ〕を常誘電体容量７０３1 〜７０３ｋを介して接続し、制御変数用端子input2〔１〕〜input2〔ｍ〕をしきい値データ保持回路７０４1 〜７０４ｍを介して接続している。
【００４７】
しきい値データ保持回路７０４1 は、常誘電体容量７０５1 とＭＦＭＩＳ型の強誘電体容量７０６1 との直列接続回路とされ、常誘電体容量７０５1 の一方の端子が電界効果トランジスタ７０１のゲート電極７０２に接続されており、常誘電体容量７０５1 の他方の端子が強誘電体容量７０６1 の一方の端子に接続され、強誘電体容量７０６1 の他方の端子が制御変数用端子input2〔１〕に接続されている。他のしきい値データ保持回路も同様の構成とされている。
【００４８】
この容量結合入力型電界効果トランジスタ７００では、第１ステップとして、制御変数用端子input2〔１〕〜input2〔ｍ〕から制御変数を入力し、第２ステップとして、入力変数用端子input1〔１〕〜input1〔ｋ〕から入力変数を入力する。第３ステップとして、制御変数用端子input2〔１〕〜input2〔ｍ〕に入力されている制御変数を取り去る。なお、第１ステップと第２ステップとの間で、制御変数用端子input2〔１〕〜input2〔ｍ〕に入力されている制御変数を取り去るようにしてもよい。
【００４９】
しきい値データ保持回路７０４1 〜７０４ｍにおいて、強誘電体容量７０６1 〜７０６ｍは、制御変数が取り去られた後も、すなわち入力電位が消失した後も、自発分極のために電荷量を保持する。これにより、電界効果トランジスタ７０１のゲート電極７０２に容量結合された各端子の電位に依存して、ゲート電極７０２上の電荷再配分が行われ、ゲート電極７０２の電位が決まり、入力変数の状態数（入力変数の状態量）に対する電界効果トランジスタ７０１のオン／オフ動作の切替点（トランジスタしきい値）が保持される。この電界効果トランジスタ７０１のトランジスタしきい値は、制御変数用端子input2〔１〕〜input2〔ｍ〕への制御変数の組合せによって、任意の値に設定することが可能である。
【００５０】
〔実施の形態２：容量結合入力型電界効果トランジスタを用いたνＭＯＳインバータ回路の基本構成〕
図８は図７に示した容量結合入力型電界効果トランジスタ７００を用いたνＭＯＳインバータ回路の基本構成を示す回路構成図である。このνＭＯＳインバータ回路８００においては、νＭＯＳインバータＩＮＶのフローティングゲートＦＧに、入力変数用端子input1〔１〕〜input1〔ｋ〕を常誘電体容量Ｃ1 〜Ｃｋを介して結合し、制御変数用端子input2〔１〕〜input2〔ｍ〕をしきい値データ保持回路ＨＬＤ1 〜ＨＬＤｍを介して結合している。しきい値データ保持回路ＨＬＤ1 は強誘電体容量Ｃp1と常誘電体容量Ｃv1との直列接続回路によって構成されている。他のしきい値データ保持回路も同様に構成されている。
【００５１】
このνＭＯＳインバータ回路８００では、第１ステップとして、制御変数用端子input2〔１〕〜input2〔ｍ〕から制御変数を入力し、第２ステップとして、入力変数用端子input1〔１〕〜input1〔ｋ〕から入力変数を入力する。そして、第３ステップとして、制御変数用端子input2〔１〕〜input2〔ｍ〕に入力されている制御変数を取り去る。なお、第１ステップと第２ステップとの間で、、制御変数用端子input2〔１〕〜input2〔ｍ〕に入力されている制御変数を取り去るようにしてもよい。
【００５２】
しきい値データ保持回路ＨＬＤ1 〜ＨＬＤｍにおいて、強誘電体容量Ｃp1〜Ｃpmは、制御変数が取り去られた後も、すなわち入力電位が消失した後も、自発分極のために電荷量を保持する。これにより、フローティングゲートＦＧに容量結合された各端子の電位に依存して、フローティングゲートＦＧ上の電荷再配分が行われ、フローティングゲートＦＧの電位が決まり、入力変数の状態数（入力変数の状態量）に対するνＭＯＳインバータＩＮＶの論理反転動作の切替点（理しきい値）が保持される。このνＭＯＳインバータＩＮＶの論理しきい値は、制御変数用端子input2〔１〕〜input2〔ｍ〕への制御変数の組合せによって、任意の値に設定することが可能である。
【００５３】
〔実施の形態３：スイッチを有する容量結合入力型電界効果トランジスタ〕
図９はスイッチを有する容量結合入力型電界効果トランジスタの回路図である。図７に示された回路７００とはしきい値データ保持回路９０４1 〜９０４ｍの構成が異なっている。しきい値データ保持回路９０４1 を代表して説明すると、常誘電体容量９０５1 と強誘電体容量９０６1 とが直列接続されている点は同じであるが、強誘電体容量９０６1 の両端子Ｐａ，Ｐｂ間にこの端子Ｐａ，Ｐｂ間を導通または遮断する第１のスイッチ９０８1 が接続されており、制御変数用入力端子input2〔１〕と強誘電体容量９０６1 の端子Ｐｂとの間に第２のスイッチ９０７1 が接続されている点が異なっている。他のしきい値データ保持回路も同様の構成とされている。
【００５４】
この容量結合入力型電界効果トランジスタ９００では、第１ステップとして、第１のスイッチ９０８1 〜９０８ｍを遮断状態にし、第２のスイッチ９０７1 〜９０７ｍを導通状態にする。第２ステップとして、制御変数用端子input2〔１〕〜input2〔ｍ〕から制御変数を入力し、入力変数用端子input1〔１〕〜input1〔ｋ〕から入力変数を入力する。第３ステップとして、第２のスイッチ９０７1 〜９０７ｍを遮断し、第１のスイッチ９０８1 〜９０８ｍを導通状態にする。
【００５５】
しきい値データ保持回路９０４1 〜９０４ｍにおいて、強誘電体容量９０６1 〜９０６ｍは、第２のスイッチ９０７1 〜９０７ｍが遮断された後も、すなわち制御変数用入力端子input2〔１〕〜input2〔ｍ〕からの強誘電体容量９０６1 〜９０６ｍへの制御変数が取り去られた後も、自発分極のために電荷量を保持する。これにより、電界効果トランジスタ９０１のゲート電極９０２に容量結合された各端子の電位に依存して、ゲート電極９０２上の電荷再配分が行われ、ゲート電極９０２の電位が決まり、入力変数の状態数（入力変数の状態量）に対する電界効果トランジスタ９０１のオン／オフ動作の切替点（トランジスタしきい値）が保持される。この電界効果トランジスタ９０１のトランジスタしきい値は、制御変数用端子input2〔１〕〜input2〔ｍ〕への制御変数の組合せによって、任意の値に設定することが可能である。
【００５６】
〔実施の形態４：スイッチを有する容量結合入力型電界効果トランジスタを用いたνＭＯＳインバータ回路の基本構成〕
図１０は図９に示したスイッチを有する容量結合入力型電界効果トランジスタ９００を用いたνＭＯＳインバータ回路の基本構成を示す回路構成図である。このνＭＯＳインバータ回路１０００においては、νＭＯＳインバータＩＮＶのフローティングゲートＦＧに、入力変数用端子input1〔１〕〜input1〔ｋ〕を常誘電体容量Ｃ1 〜Ｃｋを介して結合し、制御変数用端子input2をしきい値データ保持回路ＨＬＤを介して結合している。しきい値データ保持回路ＨＬＤは強誘電体容量Ｃｐと常誘電体容量Ｃｖとの直列接続回路によって構成されている。また、しきい値データ保持回路ＨＬＤにおいて、強誘電体容量Ｃｐの端子Ｐ１，Ｐ２間にこの端子Ｐ１，Ｐ２間を導通または遮断する第１のスイッチＳＷ１を接続しており、制御変数用入力端子input2〔１〕と強誘電体容量Ｃｐの端子Ｐ１との間に第２のスイッチＳＷ２を接続している。
【００５７】
なお、図１０において、νＭＯＳインバータＩＮＶは、可変しきい値しきい素子回路におけるしきい処理を行う非線形回路であり、フローティングゲートＦＧの電位がある論理しきい値より大きくなると論理反転を起こす。この例では、非線形回路としてｐチャネル電界効果トランジスタ（ＰＭＯＳＦＥＴ）Ｑ１とｎチャネル電界効果トランジスタ（ＮＭＯＳＦＥＴ）Ｑ２とからなるνＭＯＳインバータを用いたが、例えば図１１（ａ），（ｂ）や図１２（ａ），（ｂ）に示すような回路構成としてもよい。
【００５８】
図１１（ａ）は、ｎチャネル電界効果トランジスタＱ２に負荷インピーダンス素子Ｚｉを接続した構成であり、図１１（ｂ）は、ｐチャネル電界効果トランジスタＱ１に負荷インピーダンス素子Ｚｉを接続した構成である。図１２（ａ）は、ｎチャネル電界効果トランジスタＱ２に負荷インピーダンスＺｉに代えて抵抗Ｒを接続した構成であり、１２（ｂ）は、ｎチャネル電界効果トランジスタＱ２に負荷インピーダンスＺｉに代えてｐチャネル電界効果トランジスタＱ１を接続した構成である。図１２（ｂ）において、ｐチャネル電界効果トランジスタＱ１とｎチャネル電界効果トランジスタＱ２とを入れ換えてもよい。このような回路構成としても、図１０に示したνＭＯＳインバータ回路ＩＮＶと同様に、しきい処理回路動作をし、しきい素子回路として用いることが可能である。
【００５９】
〔初期設定〕
図１９に示したνＭＯＳインバータ回路１０００において、スイッチＳＷ２が接続状態であり、スイッチＳＷ１が遮断状態である場合、強誘電体容量Ｃｐの電極である一方側の端子Ｐ１に現れる電荷量Ｑfeと、一方の端子Ｐ１の電位Ｖfe1 と他方の端子Ｐ２の電位Ｖfe2 との関係は次のように導かれる。
【００６０】
まず、入力変数用端子input1〔１〕〜input1〔ｋ〕の電位を順にＶ1 ，Ｖ2 ，・・・・，Ｖｋとし、制御変数用端子input2の電位をＶfe1 、端子Ｐ２の電位をＶfe2 とし、フローティングゲートＦＧの電位をＶfgとする。そして、入力変数用端子input1〔１〕〜input1〔ｋ〕とフローティングゲートＦＧとの間の容量の値を順にＣ1 ，Ｃ2 ，・・・・，Ｃｋとする。また、端子Ｐ２とフローティングゲートＦＧとの間の容量値をＣｖとし、フローティングゲートＦＧと電界効果トランジスタＱ１およびＱ２の各端子との間の容量値を総じてＣmos とする。また、Ｃmos はΣＣｉ＝Ｃ1 ＋Ｃ2 ＋・・・・＋Ｃｋに比べて非常に小さく無視でき、また、この仮の容量Ｃmos はフローティングゲートＦＧとグランドとの間に存在すると仮定する。
【００６１】
図１３は、強誘電体容量Ｃｐの一方の端子Ｐ１に現れる電荷量Ｑfeと強誘電体容量Ｃｐを挟む両端の電圧（Ｖfe1 −Ｖfe2 ）との関係を表す図である。また、端子Ｐ２において初期電荷量を０とすると、電荷保存則より、常誘電体容量容量Ｃｖの端子Ｐ２側にもＱfeの電荷量が誘起される。従って、常誘電体容量Ｃｖに関して次式が成り立つ。
【００６２】
【数１】
0003668186.tif 000002
【００６３】
次に、フローティングゲートＦＧの電荷量保存に着目する。前述同様、フローティングゲートＦＧの初期電荷量は０であるとする。
【００６４】
【数２】
0003668186.tif 000003
【００６５】
式（２）に、ΣＣｉ＞＞Ｃmos の関係を適用し、Ｖfgについて解くと次式を得る。
【００６６】
【数３】
0003668186.tif 000004
【００６７】
式（１）と式（３）とから、Ｑfeと（Ｖfe1 −Ｖfe2 ）との関係は次式になる。
【００６８】
【数４】
0003668186.tif 000005
【００６９】
今、電源電位をＶdd、グランド電位を０とする。全ての入力変数用端子input1についてＶｉ＝０、Ｖfe1 ＝０である場合を（Ｉ）とし、全ての入力変数用端子input1についてＶｉ＝０、Ｖfe1 ＝Ｖddである場合を（II）とし、全ての入力変数用端子input1についてＶｉ＝Ｖdd、Ｖfe1 ＝０である場合を（III ）とし、全ての入力変数用端子input1についてＶｉ＝Ｖdd、Ｖfe1 ＝Ｖddである場合を（IV）とする。
【００７０】
図１３において、前述の（Ｉ）と（III ）との場合は、原点を通り、傾きが−ＣｖΣＣｉ／（Ｃｖ＋ΣＣｉ）である直線である。また、（II）の場合は、ヒステリシスループと各容量値との関係で図１３のＡ０点を交点とすることが可能である。また、（IV）の場合は、（II）と同様にＢ０点を交点とすることができる。前記（II）と（IV）との場合を２つの初期設定とする。
【００７１】
〔しきい値の保持方法〕
上述した初期設定の後に、図１０のスイッチＳＷ２を遮断状態にし、スイッチＳＷ１を導通状態にする。これにより、端子Ｐ１と端子Ｐ２とは同電位になり、（Ｖfe1 −Ｖfe2 ）＝０となる。これによって、初期設定でＡ０点であった場合はＡ１点に移行し、Ｂ０点であった場合はＢ１点に移行する。この操作によって、Ａ１点、Ｂ１点で各々残留分極による電荷量ＱA1、ＱB1が不揮発的に保持される。
【００７２】
強誘電体容量Ｃｐの端子Ｐ１にＱA1または、ＱB1の電荷量が現れる時、常誘電体容量Ｃｖの端子Ｐ２には逆極性の同電荷量が現れる。図１４は、図１０中のフローティングゲートＦＧの電位Ｖfgと、入力変数用端子input1〔１〕〜input1〔ｋ〕に入力される電位Ｖｉと容量値Ｃｉとの積和との関係を表す図である。また、図１４中のＣsum はΣＣｉを意味し、Ｖdd／２は電源電位の（１／２）の電位を意味する。
【００７３】
フローティングゲートＦＧからみた場合、後に続くνＭＯＳインバータＩＮＶが論理的に反転するか否かはνＭＯＳインバータＩＮＶを構成するｐチャネル電界効果トランジスタＱ１とｎチャネル電界効果トランジスタＱ２との電気的特性に依存し、図１４ではフローティングゲート電位ＶfgがＶdd／２の時にνＭＯＳインバータＩＮＶの出力電位がＶdd／２になると仮定している。図１０のスイッチＳＷ１が接続状態であり、強誘電体容量Ｃｐの端子Ｐ１にＱA1またはＱB1の電荷が保持されている場合、容量Ｃｖにも同電荷量が保持されるため、各々の保持電荷量について次式が成り立つ。
【００７４】
【数５】
0003668186.tif 000006
【００７５】
式（５）と式（６）と、Ｖdd／２との交点のΣＣｉ・Ｖｉ座標は各々αA とαB となる。式（５）が成立している場合、入力変数の物理的表現であるＶｉの或組合せの時にその積和値が初めてαA を越えた時、図１０のνＭＯＳインバータＩＮＶは論理反転を起こす。また、式（６）が成立している場合は、入力変数の物理的表現であるＶｉの或組合せの時にその積和値が初めてαB を越えた時、図１０のνＭＯＳインバータＩＮＶは論理反転を起こす。このように、入力変数からみたしきい値を可変にし、かつ、そのしきい値を不揮発的に保持することが可能である。
【００７６】
次に、論理回路としての動作を明確にするために、図１４の変数を変更する。まず、簡単化のために図１０のνＭＯＳインバータ回路１０００において、入力変数用端子input1〔１〕〜input1〔ｋ〕とフローティングゲートＦＧとの間の容量値を全て等しくＣにする。しきい素子において入力変数の重みを等しくすることは、入力変数によって形成される状態の数、即ち、入力状態数が（ｋ＋１）個であり、対称関数を表すことを意味する。
【００７７】
対称関数でない論理関数を表現するためには、各入力変数の重みを、文献８（青山一生、澤田宏、名古屋彰、ニューロンＭＯＳによる論理関数回路の一設計手法、第１３回回路とシステム（軽井沢ワークショップ）２０００年）に示される入力ベクトルの識別方法を適用することにより実現可能である。例として、（１≦ｉ≦ｋ）の整数ｉについて、ｉ番目の入力変数用端子とフローティングゲートＦＧとの間の容量値をＣ・２i-1に設定する方法がある。
【００７８】
本実施の形態では簡単化のために、対称関数の場合について説明をする。図１５は、νＭＯＳインバータ回路１０００における入力状態数と規格化フローティングゲート電位との関係を表す図である。今、（Ｖｉ／Ｖdd）＝Ｘｉとし、ΣＸｉ＝Ｘ1 ＋Ｘ2 ＋・・・・＋Ｘｋ＝Ｚ、Ｖfg＝Ｖdd＝Ｕfgとする。Ｘｉは入力変数の論理値に相当する。前述のＵfgを規格化フローティングゲート電位と呼ぶ。また、ＱA1＝（ｋ・Ｃ・Ｖdd）＝ＵA1、ＱB1＝（ｋ・Ｃ・Ｖdd）＝ＵB1とする。この時、式（５）と式（６）とは次式に変更される。
【００７９】
【数６】
0003668186.tif 000007
【００８０】
各々の式と（１／２）との交点のＺ座標は、ＺA ，ＺB によって表される。仮に、１＜ＺA ＜２であり、３＜ＺB ＜４であるとすると、νＭＯＳインバータ回路１０００は入力状態数が１と２との間、または、３と４との間のどちらか一方にしきい値を持つように設定される。
【００８１】
〔実施の形態５：しきい値の調整方法としきい値調整が可能なνＭＯＳインバータ回路の回路構成〕
図１６は、固定電位を供給する端子を付加したνＭＯＳインバータ回路を表す図である。このνＭＯＳインバータ回路１６００は図１０に示したνＭＯＳインバータ回路１０００と同様に、入力変数用端子input1〔１〕〜input1〔ｋ〕を持ち、制御変数用端子input2を持ち、しきい値を不揮発的に保持する強誘電体容量Ｃｐを含むしきい値データ保持回路ＨＬＤを持つ。回路１６００が回路１０００と異なる点は、固定電位に接続された端子を有するところにある。具体的には、電源電位Ｖddに接続された端子Ｐvdd 及び、グランド電位に接続された端子Ｐgnd を有する。固定電位として電源電位とグランド電位を挙げたが、他の電位であってもしきい値の調整に対して同様の効果を得ることができる。
【００８２】
次に、付加した端子Ｐvdd ，Ｐgnd の効果を説明する。図１７は、図１６の回路１６００における入力状態数Ｚと規格化フローティングゲート電位Ｖfg／Ｖdd＝Ｕfgとの関係を表す図である。図１６の端子Ｐvdd とフローティングゲートＦＧとの間の容量値をＣvdd とし、端子Ｐgnd とフローティングゲートとの間ＦＧの容量値をＣgnd とする。この時、Ｃ’sum ＝ｋ・Ｃ＋Ｃvdd ＋Ｃgnd とすると、前記の式（５）と式（６）と同じ式は、各々式（９）と式（１０）とになる。
【００８３】
【数７】
0003668186.tif 000008
【００８４】
式（９）、式（６）を電源電位によって規格化すると次式となる。
【００８５】
【数８】
0003668186.tif 000009
【００８６】
ここで、入力状態数Ｚの定義は前記と同じであり、Ｕvdd ＝（Ｃvdd ／Ｃ’sum ）であり、Ｕ’A1＝ＱA1＝（Ｖdd・Ｃ’sum ）、Ｕ’B1＝ＱB1＝（Ｖdd・Ｃ’sum ）である。Ｃvdd は、式（１１）と式（１２）とのＣ’sum と（Ｕdd＋Ｕ’A1）または（Ｕdd＋Ｕ’B1）に寄与し、一方、Ｃgnd はＣ’sum とＵ’A1またはＵ’B1に寄与する。前記２つの容量値は、図１７中の直線lineＡまたはlineＢの傾きとＵfg軸との切片を変えることができる。このように、固定電位に接続された端子を用いることによって、Ｕfg＝１／２との交点のＺ座標であるしきい値Ｚ’A またはＺ’B を任意のＺの値に設定することが可能となる。
【００８７】
〔しきい値データ保持回路の回路構成〕
図１８は、図１６中のしきい値データ保持回路ＨＬＤの具体的な回路を表す図である。図１６中のスイッチＳＷ２とスイッチＳＷ１とを各々トランスミッションゲートＴＧ１とＴＧ２とで置き換えた回路構成である。端子ctl3はトランスミッションゲートＴＧ１とＴＧ２との接続または遮断を制御するスイッチ制御信号入力端子である。端子ctl3から入力された信号はインバータ回路inv2によって論理反転される。端子ctl3から入力される信号が論理値「１」である時、トランスミッションゲートＴＧ２は接続状態であり、トランスミッションゲートＴＧ１は遮断状態となる。逆に、信号が論理値「０」の場合はトランスミッションゲートＴＧ２が遮断され、トランスミッションゲートＴＧ１が接続され、残留分極による電荷量が強誘電体容量Ｃｐに保持される。
【００８８】
〔実施の形態６〕
実施の形態６では、設定可能な複数のしきい値の中から１つのしきい値を選択し、不揮発的に保持を行うことが可能な回路構成について説明する。実施の形態５では設定可能な２つのしきい値の中から１つのしきい値を選択していた。これに対し、実施の形態６では、設定可能なしきい値の数を２よりも大きくしている。
【００８９】
図１９は、複数の設定可能なしきい値の中から選択された１つのしきい値を不揮発的に保持可能なｋ入力変数のνＭＯＳインバータ回路の構成図である。このνＭＯＳインバータ回路１９００は、図１６のνＭＯＳインバータ回路１６００に、同回路中のしきい値データ保持回路ＨＬＤを複数付加した回路構成である。今、図１９の回路１９００中にしきい値データ保持回路ＨＬＤがｍ個あるとする。しきい値データ保持回路ＨＬＤ1 〜ＨＬＤｍに保持される２つの電荷量Ｑ’A1及びＱ’B1が全てのしきい値データ保持回路ＨＬＤ1 〜ＨＬＤｍにおいて各々等しいとする。即ち、保持される電荷量の総電荷量として、（ｍ・Ｑ’B1）から（ｍ・Ｑ’A1）までの（ｍ＋１）通りの総電荷量を保持することができる。
【００９０】
図２０は、図１９のνＭＯＳインバータ回路１９００における入力状態数Ｚと規格化フローティングゲート電位Ｕfgとの関係を表す図である。図２０中のline〔ｍ〕は総電荷量が（ｍ・Ｑ’A1）の場合のＵfgとＺの関係を表しており、line〔ｍ−１〕は、（（ｍ−１）・Ｑ’A1＋Ｑ’B1）を表し、line〔ｍ−２〕も同様であり、line〔２〕は（２・Ｑ’A1＋（ｍ−２）・Ｑ’B1）を表しており、line〔１〕、line〔０〕も同様である。
【００９１】
この時、line〔ｍ〕、line〔ｍ−１〕、line〔ｍ−２〕、・・・、line〔２〕、line〔１〕、line〔０〕の各々は、Ｕfg＝（１／２）と交わり、その交点のＺ座標は各々、Ｚm 、Ｚm-1 、Ｚm-2 、・・・、Ｚ2 、Ｚ1 、Ｚ0 となる。これらの値の全てが互いに重なることなく、ある整数ＺとＺ＋１との間の値になる時、νＭＯＳインバータ回路１９００は設定可能なしきい値を（ｍ＋１）通り有する。
【００９２】
また、図１９のスイッチＳＷ２1 〜ＳＷ２ｍが接続状態であり、スイッチＳＷ１1 〜ＳＷ１ｍが遮断状態である初期化時に制御変数用端子input2〔１〕〜input2〔ｍ〕までのｍ個の端子から入力される電位に応じて、（ｍ＋１）個の設定可能なしきい値の中から１つのしきい値が選択され、スイッチＳＷ２1 〜ＳＷ２ｍが遮断状態であり、スイッチＳＷ１1 〜ＳＷ１ｍが接続状態である時に前記選択された１つのしきい値が不揮発的に保持される。
【００９３】
（実施の形態７：関数機能再構成可能集積回路）
図２１は、しきい値を不揮発的に保持可能な２入力変数の可変しきい値しきい素子回路を多段構成で用いた任意の２入力変数対称関数を実現可能な関数機能再構成可能集積回路（２入力変数可変関数回路）の構成を表す図である。この２入力変数可変関数回路２１００は、入力変数用端子input1〔１〕とinput1〔２〕を持ち、図１６に示したνＭＯＳインバータ回路１６００と同じ回路構成を有するＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕を持ち、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕に初期化時に入力される制御変数用の端子としてinput2〔１〕，input2〔２〕，input2〔３〕を持ち、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕におけるしきい値データ保持回路ＨＬＤ1 ，ＨＬＤ2 ，ＨＬＤ3 の初期化時（しきい値設定期間）と関数実行時（しきい値保持期間）とを切替える制御端子ctl1を持つ。
【００９４】
なお、νＭＯＳインバータ回路２１００はＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕の後段にバッファ回路ＢＦ〔１〕，ＢＦ〔２〕，ＢＦ〔３〕を持つ。バッファ回路ＢＦ〔１〕，ＢＦ〔２〕，ＢＦ〔３〕によって、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕の出力電位は増幅と波形整形とが行われる。入力変数用端子input1〔１〕，input1〔２〕については、フローティングゲートＦＧ〔Ｓ〕と容量結合する端子の前に遅延時間制御回路ＤＥＬ〔１〕，ＤＥＬ〔２〕を持つ。
【００９５】
遅延時間制御回路ＤＥＬ〔１〕，ＤＥＬ〔２〕を有することによって、入力変数用端子input1〔１〕，input1〔２〕からフローティングゲートＦＧ〔Ｓ〕と容量結合する端子に入力される信号と、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕とバッファー回路ＢＦ〔１〕，ＢＦ〔２〕，ＢＦ〔３〕とを経てフローティングゲートＦＧ〔Ｓ〕と容量結合する端子に入力される信号との信号遅延時間の差を小さくすることが可能となる。信号遅延時間差を小さくすることによって、多入力組合せ回路において同時に複数の信号が変化する際に発生するハザードを回避することができる。
【００９６】
input1〔１〕，input1〔２〕からの入力変数とＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕からの出力信号とが、フローティングゲートＦＧ〔Ｓ〕に常誘電体容量によって容量結合する端子に入力される。フローティングゲートＦＧ〔Ｓ〕の後段には、フローティングゲートＦＧ〔Ｓ〕を入力ゲートとするνＭＯＳインバータＩＮＶ〔Ｓ〕があり、このνＭＯＳインバータ回路ＩＮＶ〔Ｓ〕の出力は、後段のバッファー回路ＢＦ〔Ｓ〕を経て出力される。
【００９７】
〔動作〕
ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕において、しきい値データ保持回路はＨＬＤ1 〜ＨＬＤｍは先に説明した初期設定方法によって、Ｑ’A1とＱ’B1とのいずれか一方の電荷量またはそれに類する電荷量を保持している。また、先に説明したしきい値調整のための回路構成と方法によって、ＦＴＥ〔１〕のしきい値は、入力状態数ＺがＺ＜０の領域、または０＜Ｚ＜１の領域のいずれか一方に設定され、ＦＴＥ〔２〕のしきい値は、０＜Ｚ＜１、または、１＜Ｚ＜２のいずれか一方の領域に設定され、ＦＴＥ〔３〕のしきい値は、１＜Ｚ＜２、または、Ｚ＞２のいずれか一方の領域に設定されている。
【００９８】
また、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕において、入力変数用端子input1〔１〕，input1〔２〕とフローティングゲートＦＧ〔１〕，ＦＧ〔２〕，ＦＧ〔３〕との間の常誘電体容量の容量値は互いに全て等しく、また、フローティングゲートＦＧ〔Ｓ〕に容量結合されている常誘電体容量の容量値も互いに全て等しいとする。
【００９９】
図２２は、図２１に示した２入力変数可変関数回路２１００を論理記述した典型的な可変しきい値しきい素子回路網を表す図である。図２２の可変しきい値しきい素子回路ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕は全て否定出力型の回路であるとする。即ち、入力変数と重み係数との積和がしきい値よりも大きい場合は論理値「０」を、小さい場合は論理値「１」を出力する。また、入力変数に対する重み係数は簡単化のために１とした。
【０１００】
図２２のＦＴＥ〔１〕は制御変数用端子input2〔１〕から入力される信号によって、−０．５または＋０．５のいずれか一方のしきい値を選択保持でき、ＦＴＥ〔２〕は制御変数用端子input2〔２〕から入力される信号によって、０．５または＋１．５のいずれか一方のしきい値を選択保持でき、ＦＴＥ〔３〕は制御変数用端子input2〔３〕から入力される信号によって、１．５または２．５のいずれか一方のしきい値を選択保持でき、ＳＴＥのしきい値は２．５に設定されている。
【０１０１】
また、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕のしきい値として、初期設定時に制御変数用端子input2〔１〕，input2〔２〕，input2〔３〕から論理値「１」が入力された場合に大きい値が、論理値「０」が入力された場合に小さい値が選択される。
【０１０２】
今、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕のしきい値として、各々０．５，０．５，２．５が選択保持されたとする。入力状態数０に対して、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕の出力は論理値「１」，「１」，「１」であり、ＳＴＥの入力の積和値は３であり、出力は論理値「０」となる。入力状態数１に対して、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕の出力は論理値「０」，「０」，「１」であり、ＳＴＥの入力の積和値は２であり、出力は論理値「１」となる。入力状態数２に対して、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕の出力は論理値「０」，「０」，「１」であり、ＳＴＥの入力の積和値は３であり、出力は論理値「０」となる。
【０１０３】
このように、制御変数用端子input2〔１〕，input2〔２〕，input2〔３〕から入力する信号を論理値「１」，「０」，「１」とすることによって、ＸＯＲ（Exclusive-OR）を実現することができる。前記と同様に、制御変数用端子input2〔１〕，input2〔２〕，input2〔３〕から入力する信号の論理値が、（０，０，０）の場合は関数１を、（１，０，０）の場合はＯＲを、（０，１，０）の場合はＸＮＯＲを、（１，１，０）の場合はＡＮＤを、（０，０，１）の場合はＮＡＮＤを、（０，１，１）の場合はＮＯＲを、（１，１，１）の場合は関数０を実現することができる。
【０１０４】
以上説明したように、この２入力変数可変関数回路２１００では、ＦＴＥ〔１〕，〔２〕，〔３〕に保持される制御変数値に対応する電荷量によって、任意の対称関数を実現することが可能になる。この関数は、しきい値データ保持回路ＨＬＤ1 〜ＨＬＤｍに強誘電体容量Ｃｐを使用しているので、不揮発的に保持される。これにより、経時的誤動作の問題が解消され、長期間安定して２入力変数可変関数回路２１００を使用することができる。
【０１０５】
なお、この実施の形態７では、入力変数を２つとしたが、任意の自然数ｋに対しても同様に構成することができる。また、任意の論理関数については、重み係数の値を変更し、２段論理回路の１段目のＦＴＥの数を適宜増加させることによって、実現することができる。
【０１０６】
【発明の効果】
以上説明したことから明らかなように、本発明の可変しきい値しきい素子回路によれば、強誘電体容量と常誘電体容量との直列接続回路を介して、しきい値を制御する制御変数を伝搬する１以上の制御変数用端子をしきい素子のゲート電極に結合したので、強誘電体容量に不揮発的に保持される電荷量によってしきい値を不揮発的に保持させ、経時的誤動作の問題を解消することが可能となる。
【０１０７】
また、本発明の可変しきい値しきい素子回路を用いて関数機能再構成可能集積回路を構成することにより、関数の再構成を高速に行え、また、その関数を不揮発的に保持することができ、安定して長期、間関数機能再構成可能集積回路を使用することができるようになる。
【０１０８】
関数機能再構成可能集積回路の適用領域は、特定用途ＬＳＩのプロトタイプとしてだけでなく、製造後であっても関数機能を入出力信号に応じて適応的に変化させる進化型ハードウェアや、システムが動作中であっても関数機能を切替え、ハードウェア資源を高効率に使用することが可能なリコンフィギュアラブルコンピューティングシステムへの応用など幅広い応用分野がある。このように、システムが動作中に動的に関数機能を変えたり、入出力信号に適応して関数を変化させたりする場合には、できるだけ高速に関数機能の書き換えが行われることが望ましい。また、一度記憶した関数機能は消去または、書き込み命令を受けるまでは保持することが可能であり、電源を切った後であっても状態保持が可能であることが望ましい。本発明の関数機能再構成可能集積回路では、このような要望に応えることができる。
【図面の簡単な説明】
【図１】  強誘電体メモリに用いられている強誘電体容量を表す回路図である。
【図２】  強誘電体容量の端子間に電圧Ｖが印加された時の電圧Ｖと電荷量Ｑの関係を表す図である。
【図３】  文献５に開示されているＭＦＭＩＳ型の強誘電体容量を持つ電界効果トランジスタを表す回路図である。
【図４】  文献６に開示されているＭＦＭＩＳ型の強誘電体容量を持つ電界効果トランジスタを表す回路図である。
【図５】  文献７に開示されているＭＦＭＩＳ型の強誘電体容量を持つ電界効果トランジスタを表す回路図である。
【図６】  本発明の実施の形態で用いるＭＦＭＩＳ型電界効果トランジスタを表す回路図である。
【図７】  本発明の可変しきい値しきい素子回路の一実施の形態を示す容量結合入力型電界効果トランジスタの回路図である。
【図８】  この容量結合入力型電界効果トランジスタを用いたνＭＯＳインバータ回路の基本構成を示す回路構成図である。
【図９】  スイッチを有する容量結合入力型電界効果トランジスタの回路図である。
【図１０】  このスイッチを有する容量結合入力型電界効果トランジスタを用いたνＭＯＳインバータ回路の基本構成を示す回路構成図である。
【図１１】  図１０に示したνＭＯＳインバータ回路においてしきい処理を行う非線形回路の他の構成例を示す回路図である。
【図１２】  図１０に示したνＭＯＳインバータ回路においてしきい処理を行う非線形回路の他の構成例を示す回路図である。
【図１３】  強誘電体容量の一方側の端子に現れる電荷量Ｑfeと強誘電体容量を挟む両端の電圧（Ｖfe1 −Ｖfe2 ）との関係を表す図である。
【図１４】  図１０に示したνＭＯＳインバータ回路におけるフローティングゲートの電位Ｖfgと入力変数用端子に入力される電位Ｖｉと容量値Ｃｉとの積和との関係を表す図である。
【図１５】  図１０に示したνＭＯＳインバータ回路における入力状態数Ｚと規格化フローティングゲート電位との関係を表す図である。
【図１６】  固定電位を供給する端子を付加したνＭＯＳインバータ回路を表す図である。
【図１７】  図１６に示したνＭＯＳインバータ回路における入力状態数Ｚと規格化フローティングゲート電位Ｕfgとの関係を表す図である。
【図１８】  しきい値データ保持回路の具体的な回路を表す図である。
【図１９】  複数の設定可能なしきい値の中から選択された１つのしきい値を不揮発的に保持可能なｋ入力変数のνＭＯＳインバータ回路の構成図である。
【図２０】  図１９に示したνＭＯＳインバータ回路における入力状態数Ｚと規格化フローティングゲート電位Ｕfgとの関係を表す図である。
【図２１】  しきい値を不揮発的に保持可能な２入力変数の可変しきい値しきい素子回路を多段構成で用いた任意の２入力変数対称関数を実現可能な関数機能再構成可能集積回路（２入力変数可変関数回路）の構成を表す図である。
【図２２】  この２入力変数可変関数回路を論理記述した典型的なしきい素子回路網を表す図である。
【図２３】  従来のしきい値可変機能を備えたｋ入力変数のνＭＯＳインバータ回路を示す回路図である。
【図２４】  従来の回路状態保持機能を備えたｋ入力変数のνＭＯＳインバータ回路の代表的な回路構成を示す図である。
【図２５】  図２４に示したνＭＯＳインバータ回路を用いた関数機能再構成可能集積回路の一例（２入力変数可変関数回路）を示す図である。
【符号の説明】
７００…容量結合入力型電界効果トランジスタ、７０１…電界効果トランジスタ、input1〔１〕〜input1〔ｋ〕…入力変数用端子、input2〔１〕〜input2〔ｍ〕…制御変数用端子、７０２…ゲート電極、７０３1 〜７０３ｋ…常誘電体容量、７０４1 〜７０４ｍ…しきい値データ保持回路、７０５1 〜７０５ｍ…常誘電体容量、７０６1 〜７０６ｍ…強誘電体容量、８００…νＭＯＳインバータ回路、ＨＬＤ1 〜ＨＬＤｍ…しきい値データ保持回路、Ｃ1 〜Ｃｋ，Ｃv1〜Ｃvm…常誘電体容量、Ｃp1〜Ｃpm…強誘電体容量、ＦＧ…フローティングゲート、ＩＮＶ…νＭＯＳインバータ、Ｑ１…ｐチャネル電界効果トランジスタ、Ｑ２…ｎチャネル電界効果トランジスタ、９００…νＭＯＳインバータ回路、９０１…電界効果トランジスタ、９０２…ゲート電極、９０３1 〜９０３ｋ…常誘電体容量、９０４1 〜９０４ｍ…しきい値データ保持回路、９０５1 〜９０５ｍ…常誘電体容量、９０６1 〜９０６ｍ…強誘電体容量、９０７1 〜９０７ｍ…第２のスイッチ、９０８1 〜９０８ｍ…第１のスイッチ、２１００…２入力変数可変関数回路、ctl1，ctl2 …状態制御端子、ＦＴＥ〔１〕〜ＦＴＥ〔３〕…１段目のνＭＯＳインバータ回路、ＳＴＥ…２段目のνＭＯＳインバータ回路、ＦＧ〔１〕〜ＦＧ〔３〕，ＦＧ〔Ｓ〕…フローティングゲート、ＢＦ〔１〕〜ＢＦ〔３〕，ＢＦ〔Ｓ〕…バッファ回路、ＤＥＬ〔１〕〜ＤＥＬ〔２〕…遅延制御回路、ＩＮＶ〔１〕〜ＩＮＶ〔３〕，ＩＮＶ〔Ｓ〕…νＭＯＳインバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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