(57)【特許請求の範囲】
【請求項１】
第１の信号振幅を有する第１信号を受け、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号と、上記第１の信号振幅よりも大きな上記第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第１回路と、
第１電圧端子と第２電圧端子との間にそのソース−ドレイン経路が直列をなすように接続された第１ｐチャネル型ＭＯＳトランジスタ、第２ｐチャネル型ＭＯＳトランジスタ、第１ｎチャネル型ＭＯＳトランジスタ、第２ｎチャネル型ＭＯＳトランジスタと、上記第１ｐチャネル型ＭＯＳトランジスタと並列に設けられたプルアップ用の高抵抗素子と、上記第２ｎチャネル型ＭＯＳトランジスタと並列に設けられたプルダウン用の高抵抗素子と、を有し、上記第２ｐチャネル型ＭＯＳトランジスタのドレインおよび上記第１ｎチャネル型ＭＯＳトランジスタのドレインは出力端子に接続され、上記第２の信号振幅を有する第４信号を形成して上記出力端子より出力する第２回路と、
を備え、
上記第２回路は、上記第１回路から出力される上記第２信号と上記第１回路から出力される上記第３信号のうち、上記第２回路の論理しきい値への信号レベルの変化が早い方の信号の信号変化に基づいて上記第４信号を変化させ、上記第１ｐチャネル型ＭＯＳトランジスタと上記第２ｎチャネル型ＭＯＳトランジスタが上記第２ｐチャネル型ＭＯＳトランジスタと上記第１ｎチャネル型ＭＯＳトランジスタよりも遅れて相補的な状態に変化されることにより、上記第４信号が次に変化する際の変化を早くするように上記論理しきい値が変化することを特徴とするレベル変換回路。
【請求項２】
レベル変換回路におけるＭＯＳトランジスタのゲート−ドレイン経路またはゲート−ソース経路を１ＭＯＳトランジスタ段として定義したとき、上記第１回路の入力端子から上記第２信号の出力ノードを経て上記第２回路の出力端子に到達する信号の経由するＭＯＳトランジスタ段数と、上記第１回路の上記入力端子から上記第３信号の出力ノードを経て上記第２回路の上記出力端子に到達する信号の経由するＭＯＳトランジスタ段数とが同一になるように構成されていることを特徴とする請求項１に記載のレベル変換回路。
【請求項３】
上記第２回路は、上記第１回路から出力される上記第２信号または第３信号の変化に応じて上記第２ｐチャネル型ＭＯＳトランジスタまたは第１ｎチャネル型ＭＯＳトランジスタの状態が変化することを特徴とする請求項１に記載のレベル変換回路。
【請求項４】
上記第１回路から出力される上記第２信号と上記第１回路から出力される上記第３信号に基づいて、上記第１ｐチャネル型ＭＯＳトランジスタのゲート端子に印加されて該トランジスタを上記第２ｐチャネル型ＭＯＳトランジスタと相補的な状態に変化させ、上記第２ｎチャネル型ＭＯＳトランジスタのゲート端子に印加されて該トランジスタを上記第１ｎチャネル型ＭＯＳトランジスタと相補的な状態に変化させる制御信号を生成する第３回路を備えることを特徴とする請求項１に記載のレベル変換回路。
【請求項５】
上記第２ｐチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比よりも上記第１ｐチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比の方が大きくなるように設定され、上記第１ｎチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比よりも上記第２ｎチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比の方が大きくなるように設定されていることを特徴とする請求項１または４に記載のレベル変換回路。
【請求項６】
上記第１回路は、
上記第１信号を論理反転する第１インバータと、
上記第１回路の入力端子および上記第１インバータの出力ノードにそれぞれのゲート端子が接続された第３ｎチャネル型ＭＯＳトランジスタおよび第４ｎチャネル型ＭＯＳトランジスタと、
上記第３ｎチャネル型ＭＯＳトランジスタとソース−ドレイン経路が直列に接続されゲート端子に上記第４ｎチャネル型ＭＯＳトランジスタのドレイン端子が接続された第３ｐチャネル型ＭＯＳトランジスタと、
上記第４ｎチャネル型ＭＯＳトランジスタとソース−ドレイン経路が直列に接続されゲート端子に上記第３ｎチャネル型ＭＯＳトランジスタのドレイン端子が接続された第４ｐチャネル型ＭＯＳトランジスタと、
から構成され、
上記第２回路は、上記第１回路より出力される上記第３信号を論理反転する第２インバータを含んで構成されることを特徴とする請求項１に記載のレベル変換回路。
【請求項７】
上記第２回路において、上記第２ｐチャネル型ＭＯＳトランジスタまたは第１ｎチャネル型ＭＯＳトランジスタの状態は、上記第２信号または上記第２インバータの出力信号のうち信号レベルの変化が早い方の信号に応じて変化することを特徴とする請求項６に記載のレベル変換回路。
【請求項８】
上記第１回路から出力される第２信号または上記第２インバータの出力信号のうち変化が遅い方の信号の変化に応じて上記第１ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯＳトランジスタのゲート端子に印加される上記制御信号を生成する第３回路を有することを特徴とする請求項７に記載のレベル変換回路。
【請求項９】
第１の信号振幅を有する第１信号を受け、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号と、上記第１の信号振幅よりも大きな上記第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第１回路と、
第１電圧端子と第２電圧端子との間にそのソース−ドレイン経路が直列をなすように接続された第１ｐチャネル型ＭＯＳトランジスタ、第２ｐチャネル型ＭＯＳトランジスタ、第１ｎチャネル型ＭＯＳトランジスタ、第２ｎチャネル型ＭＯＳトランジスタと、上記第２ｐチャネル型ＭＯＳトランジスタと並列に設けられたプルアップ用の高抵抗素子と、上記第１ｎチャネル型ＭＯＳトランジスタと並列に設けられたプルダウン用の高抵抗素子と、を有し、上記第２ｐチャネル型ＭＯＳトランジスタのドレインおよび上記第１ｎチャネル型ＭＯＳトランジスタのドレインは出力端子に接続され、上記第２の信号振幅を有する第４信号を形成して上記出力端子より出力する第２回路と、
を備え、
上記第２回路は、上記第１回路から出力される上記第２信号と上記第１回路から出力される上記第３信号のうち、上記第２回路の論理しきい値への信号レベルの変化が早い方の信号の信号変化に基づいて上記第４信号を変化させ、上記第２ｐチャネル型ＭＯＳトランジスタと上記第１ｎチャネル型ＭＯＳトランジスタが上記第１ｐチャネル型ＭＯＳトランジスタと上記第２ｎチャネル型ＭＯＳトランジスタよりも遅れて相補的な状態に変化されることにより、上記第４信号が次に変化する際の変化を早くするように上記論理しきい値が変化することを特徴とするレベル変換回路。
【請求項１０】
第１の信号振幅を有する第１信号を受け、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号と、上記第１の信号振幅よりも大きな上記第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第１回路と、
上記第１回路から出力される上記第２信号と上記第１回路から出力される上記第３信号を受けて上記第２の信号振幅を有する第４信号を形成して出力端子より出力する第２回路と、
を備え、
上記第２回路は、上記第１回路から出力される上記第２信号と第３信号のうち、上記第２回路の論理しきい値への信号レベルの変化が早い方の信号の信号変化に基づいて上記出力端子より出力される上記第４信号を変化させ、
レベル変換回路におけるＭＯＳトランジスタのゲート−ドレイン経路またはゲート−ソース経路を１ＭＯＳトランジスタ段として定義したとき、上記第１回路の入力端子から上記第２信号の出力ノードを経て上記第２回路の出力端子に到達する信号の経由するＭＯＳトランジスタ段数と、上記第１回路の上記入力端子から上記第３信号の出力ノードを経て上記第２回路の上記出力端子に到達する信号の経由するＭＯＳトランジスタ段数とが同一になるように構成されていることを特徴とするレベル変換回路。
【請求項１１】
上記第２回路は、第１電圧端子と第２電圧端子との間にそのソース−ドレイン経路が直列に接続された第１ｐチャネル型ＭＯＳトランジスタ、第２ｐチャネル型ＭＯＳトランジスタ、第１ｎチャネル型ＭＯＳトランジスタ、第２ｎチャネル型ＭＯＳトランジスタを有し、上記第１ｐチャネル型ＭＯＳトランジスタのドレインおよび上記１ｎチャネル型ＭＯＳトランジスタのドレインが上記出力端子に接続されるとともに、第２ｐチャネル型ＭＯＳトランジスタと第１ｎチャネル型ＭＯＳトランジスタと並列にそれぞれ高抵抗素子が接続され、上記第１回路から出力される上記第２信号または上記第１回路から出力される上記第３信号を遅延して上記第２ｐチャネル型ＭＯＳトランジスタおよび第１ｎチャネル型ＭＯＳトランジスタ、または第１ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯＳトランジスタのゲート端子に印加される制御信号を生成する遅延手段を備えていることを特徴とする請求項１０に記載のレベル変換回路。
【請求項１２】
上記第１回路の入力端子から上記第２信号の出力ノードを経て上記第２回路の出力端子に到達する信号の経由するＭＯＳトランジスタ段数と、上記第１回路の上記入力端子から上記第３信号の出力ノードを経て上記第２回路の上記出力端子に到達する信号の経由するＭＯＳトランジスタ段数は３段であることを特徴とする請求項１０に記載のレベル変換回路。
【請求項１３】
上記第１回路は、
上記第１信号を論理反転する第１インバータと、
上記第１回路の入力端子および上記第１インバータの出力ノードにそれぞれのゲート端子が接続された第３ｎチャネル型ＭＯＳトランジスタおよび第４ｎチャネル型ＭＯＳトランジスタと、
上記第３ｎチャネル型ＭＯＳトランジスタとソース−ドレイン経路が直列に接続されゲート端子に上記第４ｎチャネル型ＭＯＳトランジスタのドレイン端子が接続された第３ｐチャネル型ＭＯＳトランジスタと、
上記第４ｎチャネル型ＭＯＳトランジスタとソース−ドレイン経路が直列に接続されゲート端子に上記第３ｎチャネル型ＭＯＳトランジスタのドレイン端子が接続された第４ｐチャネル型ＭＯＳトランジスタと、
から構成され、
上記第２回路は、上記第１回路より出力される上記第３信号を論理反転する第２インバータを含んで構成されることを特徴とする請求項１０に記載のレベル変換回路。
【請求項１４】
上記第３ｐチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比よりも上記第４ｎチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比の方が大きくなるように設定され、上記第３ｐチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比よりも上記第４ｎチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比の方が大きくなるように設定され、
上記第２回路は、上記第１回路の第１出力端子から出力される上記第２信号の立下りに応答して上記第３出力端子から出力される上記第４信号を第１の方向へ変化させ、上記第１回路の第２出力端子から出力される上記第３信号の立下りに応答して上記第３出力端子から出力される上記第４信号を第２の方向へ変化させることを特徴とする請求項１３に記載のレベル変換回路。
【請求項１５】
第１のレベル変換回路および第２のレベル変換回路を備えた半導体集積回路であって、
上記第１レベル変換回路および第２のレベル変換回路は、それぞれ、
第１の信号振幅を有する第１信号を受け、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号と、上記第１の信号振幅よりも大きな上記第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第１回路と、
第１電圧端子と第２電圧端子との間にそのソース−ドレイン経路が直列をなすように接続された第１ｐチャネル型ＭＯＳトランジスタ、第２ｐチャネル型ＭＯＳトランジスタ、第１ｎチャネル型ＭＯＳトランジスタ、第２ｎチャネル型ＭＯＳトランジスタと、上記第１ｐチャネル型ＭＯＳトランジスタと並列に設けられたプルアップ用の高抵抗素子と、上記第２ｎチャネル型ＭＯＳトランジスタと並列に設けられたプルダウン用の高抵抗素子と、を有し、上記第２ｐチャネル型ＭＯＳトランジスタのドレインおよび上記第１ｎチャネル型ＭＯＳトランジスタのドレインは出力端子に接続され、上記第２の信号振幅を有する第４信号を形成して上記出力端子より出力する第２回路と、
を有し、
上記第２回路は、上記第１回路から出力される上記第２信号と上記第１回路から出力される上記第３信号のうち、上記第２回路の論理しきい値への信号レベルの変化が早い方の信号の信号変化に基づいて上記第４信号を変化させ、上記第１ｐチャネル型ＭＯＳトランジスタと上記第２ｎチャネル型ＭＯＳトランジスタが上記第２ｐチャネル型ＭＯＳトランジスタと上記第１ｎチャネル型ＭＯＳトランジスタよりも遅れて相補的な状態に変化されることにより、上記第４信号が次に変化する際の変化を早くするように上記論理しきい値が変化することを特徴とする半導体集積回路。
【請求項１６】
上記第１のレベル変換回路は通常の動作信号を伝送する経路に設けられ、上記第２のレベル変換回路はテスト系の信号を伝送する経路に設けられていることを特徴とする請求項１５に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路さらにはレベル変換回路に関し、例えば内部信号の振幅と外部信号の振幅とが異なる半導体集積回路のインタフェース回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
従来、振幅の小さな信号を振幅の大きな信号に変換する回路として、例えば特開平５−３４３９７９号に開示されている図１０に示すようなレベル変換回路がある。図１０の回路は、ＶDD（例えば１．５Ｖ）を電源電圧とし入力信号ＩＮを反転するインバータＩＮＶ０と、ＶDDよりも高いＶDD２（例えば３．３Ｖ）を電源電圧とし上記インバータで反転された信号／ＩＮと反転される前の信号ＩＮとを入力とするラッチ回路ＬＴとからなり、ラッチ回路ＬＴは２個のｐチャネルＭＯＳＦＥＴ Ｑｐ０，Ｑｐ２と１個のｎチャネルＭＯＳＦＥＴ  Ｑｎ１とが直列に接続されたＣＭＯＳインバータＩＮＶ１および２個のＰチャネルＭＯＳＦＥＴＱｐ１，Ｑｐ３と１個のｎチャネルＭＯＳＦＥＴ  Ｑｎ２とが直列に接続されたＣＭＯＳインバータＩＮＶ２の出力端子が互いに他方のインバータのＭＯＳＦＥＴ  Ｑｐ２，Ｑｐ３のゲートに接続されて構成されている。
【０００３】
【発明が解決しようとする課題】
図１０のレベル変換回路は、０〜１．５Ｖの振幅の入力信号ＩＮがロウレベルからハイレベルに変化するとＭＯＳＦＥＴ  Ｑｎ１がオフ状態からオン状態へ直ちに移行するため出力信号ＯＵＴは３．３ＶのようなＶDD２から接地電位（０Ｖ）へ変化するが、入力信号ＩＮがハイレベルからロウレベルに変化するときは反転信号／ＩＮによりＭＯＳＦＥＴ  Ｑｎ２がオンされてインバータＩＮＶ２の出力がロウレベルに変化し、ＭＯＳＦＥＴ  Ｑｐ２がオフ状態からオン状態へ移行されて初めて出力信号ＯＵＴが接地電位（０Ｖ）から３．３ＶのようなＶDD２へ変化する。
【０００４】
そのため、従来のレベル変換回路は、出力信号のロウレベルからハイレベルへの変化がハイレベルからロウレベルへの変化に比べて遅くなる。その結果、このようなレベル変換回路からの信号を受ける側の回路においては、遅い方の信号のタイミングに合わせて信号を取り込まなくてはならないため、タイミングの設計が面倒であるとともに、信号の伝達に時間がかかりシステムの高速化が妨げられるという問題点がある。
【０００５】
この発明の目的は、出力信号のロウレベルからハイレベルへの変化がハイレベルからロウレベルへの変化がほぼ等しいレベル変換回路を提供することにある。
【０００６】
この発明の他の目的は、内部に振幅の異なる２種類の信号伝送経路を有する半導体集積回路における信号伝送速度の高速化を可能にする半導体集積回路技術を提供することにある。
【０００７】
この発明のさらに他の目的は、レベル変換回路を入出力部に有し振幅の小さな内部信号に基づいて振幅の大きな信号を形成して出力する半導体集積回路を用いたシステムの高速化を可能にすることにある。
【０００８】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１０】
すなわち、入力信号と同相のレベル変換された信号とそれ逆相の信号を出力するレベルシフト回路と、該レベルシフト回路の出力信号のうち早い方に応答して出力信号を生成する後段回路とによりレベル変換回路を構成し、後段回路には、第１電圧端子と第２電圧端子との間に２個のｐチャネル型ＭＯＳトランジスタと２個のｎチャネル型ＭＯＳトランジスタが直列に接続されたインバータ回路を用い、このうち１組を入力用トランジスタとして残る１組のトランジスタにはレベルシフト回路の出力信号に基づいて制御をかけて、次の変化にすばやく応答できるように構成したものである。
【００１１】
本出願の第１の発明に係るレベル変換回路は、第１の信号振幅を有する第１信号を受ける第１入力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号を出力する第１出力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第２出力端子とを含む第１回路と、第１電圧端子と第２電圧端子との間にそのソース−ドレイン経路が直列に接続された第１ｐチャネル型ＭＯＳトランジスタ、第２ｐチャネル型ＭＯＳトランジスタ、第１ｎチャネル型ＭＯＳトランジスタ、第２ｎチャネル型ＭＯＳトランジスタを有し、上記第１ｐチャネル型ＭＯＳトランジスタのドレイン及び上記１ｎチャネル型ＭＯＳトランジスタのドレインが第３出力端子に接続された第２回路とを備え、上記第２回路は、上記第１回路の第１出力端子から出力される第２信号と上記第1回路の第２出力端子から出力される第３信号のうち、信号レベルの変化が早い方の信号の信号変化に基づいて上記第２の信号振幅を有する第４信号を形成して上記第３出力端子より出力するようにしたものである。
【００１２】
上記した手段によれば、第１回路から出力される相補信号のうち信号レベルの変化が早い方の信号の信号変化に基づいて第２回路が出力信号を形成して出力するため、入力信号の立上がりの際はもちろんのこと立下がりの際にも出力信号がすばやく変化するようになり、信号の伝送速度を落とすことなく小さな振幅の信号を大きな振幅の信号に変換して伝送することができる。
【００１３】
また、望ましくは、上記第１回路の第１出力端子から出力される第２信号または上記第1回路の第２出力端子から出力される第３信号を遅延して上記第２ｐチャネル型ＭＯＳトランジスタおよび第１ｎチャネル型ＭＯＳトランジスタ、または第１ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯＳトランジスタに制御をかける遅延手段を設ける。これにより、第２回路を次の信号変化にすばやく応答できる状態に移行させて信号の伝送速度を高速化することができる。
【００１４】
さらに、ＭＯＳトランジスタのゲート端子に入力された信号に応じて当該ＭＯＳトランジスタのソースもしくはドレイン端子から上記ゲート入力信号に応じた信号が出力される回路を１段と定義したとき、上記第１回路の上記第１入力端子から上記第２出力端子を経て上記第２回路の第３出力端子に到達する信号の経由する回路段数と、上記第１回路の上記第１入力端子から上記第３出力端子を経て上記第２回路の第３出力端子に到達する信号の経由する回路段数とが同一になるように構成する。これにより、入力信号と同相の信号と逆相の信号が第２回路に到達する時間がほぼ等しくなり、入力信号の立上がりの際はもちろんのこと立下がりの際にも出力信号がすばやく変化するようになり、異なる振幅の信号の伝送速度を高速化することができる。
【００１５】
また、上記第２回路は、上記第１回路から出力される上記第２信号または第３信号の変化に応じて上記第２ｐチャネル型ＭＯＳトランジスタまたは第１ｎチャネル型ＭＯＳトランジスタの状態が変化するように構成する。これにより、第２ｐチャネル型ＭＯＳトランジスタまたは第１ｎチャネル型ＭＯＳトランジスタのゲートサイズを小さくして前段の回路に対する負荷容量を小さくすることができ、第２信号および第３信号の変化を早くすることができる。
【００１６】
さらに、上記第１ｐチャネル型ＭＯＳトランジスタと第２ｎチャネル型ＭＯＳトランジスタとそれぞれ並列に、プルアップ用の高抵抗素子とプルダウン用の高抵抗素子を接続する。これにより、第２回路が２つの論理しきい値を有し、入力信号がロウレベルからハイレベルに変化するときは論理しきい値が低くなるとともに入力信号がハイレベルからロウレベルに変化するときは論理しきい値が高くなって、出力信号の変化が一層速くなる。
【００１７】
また、上記第２ｐチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比よりも上記第１ｐチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比の方が大きくなるように設定され、上記第１ｎチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比よりも上記第２ｎチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比の方が大きくなるように設定する。これにより、第２ｐチャネル型ＭＯＳトランジスタと第１ｎチャネル型ＭＯＳトランジスタに対して抵抗性負荷として作用する第１ｐチャネル型ＭＯＳトランジスタと第２ｎチャネル型ＭＯＳトランジスタのオン抵抗を下げることができ、出力信号の変化が一層速くなる。
【００１８】
さらに、上記第１信号を論理反転する第１インバータを備えると共に、上記第１回路は上記第１インバータの出力信号を受ける第２入力端子を有し、上記第１入力端子および第２入力端子に各々ゲート端子が接続された第３ｎチャネル型ＭＯＳトランジスタおよび第４ｎチャネル型ＭＯＳトランジスタと、上記第３ｎチャネル型ＭＯＳトランジスタとソース−ドレイン経路が直列に接続されゲート端子に上記第４ｎチャネル型ＭＯＳトランジスタのドレイン端子が接続された第３ｐチャネル型ＭＯＳトランジスタと、上記第４ｎチャネル型ＭＯＳトランジスタとソース−ドレイン経路が直列に接続されゲート端子に上記第３ｎチャネル型ＭＯＳトランジスタのドレイン端子が接続された第４ｐチャネル型ＭＯＳトランジスタとから構成され、上記第４ｎチャネル型ＭＯＳトランジスタのドレイン端子に上記第１出力端子が接続され、上記第３ｎチャネル型ＭＯＳトランジスタのドレイン端子に上記第２出力端子が接続され、上記第１出力端子には上記第２信号を論理反転する第２インバータが接続されるようにする。これにより、第１回路はｎチャネル型ＭＯＳトランジスタで第１信号とその反転信号を受けて出力である第２信号と第３信号を高速にロウレベルへ変化させるように動作することとなるので、第１回路から第２回路への信号の変化の伝達が速くなる。
【００１９】
さらに、上記第２回路は、上記第２ｐチャネル型ＭＯＳトランジスタまたは第１ｎチャネル型ＭＯＳトランジスタが上記第１回路から出力される上記第２信号または第３信号の変化に応じて状態が変化するように構成する。これにより、第２ｐチャネル型ＭＯＳトランジスタまたは第１ｎチャネル型ＭＯＳトランジスタのゲートサイズを小さくして前段の回路に対する負荷容量を小さくすることができ、第２信号および第３信号の変化を早くすることができる。
【００２０】
また、上記第１回路の第１出力端子から出力される第２信号または上記第２インバータの出力信号のうち変化が遅い方の信号変化に応じて上記第１ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯＳトランジスタに制御をかける第３インバータを設ける。これにより、第２回路から出力される第４信号が変化した後に第１ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯＳトランジスタが速やかにオンまたはオフ状態に移行されて、次の信号変化に対する準備を行なうことができる。
【００２１】
また、上記第１回路の第１出力端子から出力される第２信号または上記第1回路の第２出力端子から出力される第３信号のうち変化が遅い方の信号変化に応じて上記第２ｐチャネル型ＭＯＳトランジスタおよび第１ｎチャネル型ＭＯＳトランジスタまたは上記第１ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯＳトランジスタを制御する信号を生成する遅延手段を設ける。これにより、第２回路から出力される第４信号が変化した後に第２ｐチャネル型ＭＯＳトランジスタおよび第１ｎチャネル型ＭＯＳトランジスタまたは上記第１ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯＳトランジスタが速やかにオンまたはオフ状態に移行されて、次の信号変化に対する準備を行なうことができる。
【００２２】
さらに、上記第２回路は、上記第１回路から出力される上記第２信号または第３信号のうち変化が早い方の信号の変化に応答して上記第１ｐチャネル型ＭＯＳトランジスタまたは第２ｎチャネル型ＭＯＳトランジスタの状態が変化するように構成してもよい。これにより、第１ｐチャネル型ＭＯＳトランジスタと第２ｎチャネル型ＭＯＳトランジスタが基板バイアス効果でしきい値が変化して出力信号の変化が遅くなるのを回避することができる。
【００２３】
本願の第２の発明に係るレベル変換回路は、第１の信号振幅を有する第１信号を受ける第１入力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号を出力する第１出力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第２出力端子とを含む第１回路と、上記第１回路の第１出力端子から出力される第２信号と上記第1回路の第２出力端子から出力される第３信号のうち、信号レベルの変化が早い方の信号の信号変化に基づいて上記第２の信号振幅を有する第４信号を形成して上記第３出力端子より出力する第２回路とを備え、上記第２回路は、上記第１回路から出力される上記第２信号または第３信号とその逆相の信号をそれぞれ受け、信号の変化の方向に応じて上記第４信号の変化が速くなるように論理しきい値が変化するようにしたものである。
【００２４】
上記した手段によれば、信号の変化の方向に応じて上記第４信号の変化が速くなるように論理しきい値が変化するため、入力信号の立上がりの際はもちろんのこと立下がりの際にも出力信号がすばやく変化するようになり、信号の伝送速度を落とすことなく小さな振幅の信号を大きな振幅の信号に変換して伝送することができる。
【００２５】
また、望ましくは、上記第２回路は、第１電圧端子と第２電圧端子との間にそのソース−ドレイン経路が直列に接続された第１ｐチャネル型ＭＯＳトランジスタ、第２ｐチャネル型ＭＯＳトランジスタ、第１ｎチャネル型ＭＯＳトランジスタ、第２ｎチャネル型ＭＯＳトランジスタを有し、上記第１ｐチャネル型ＭＯＳトランジスタのドレイン及び上記１ｎチャネル型ＭＯＳトランジスタのドレインが第３出力端子に接続されるとともに、第２ｐチャネル型ＭＯＳトランジスタと第１ｎチャネル型ＭＯＳトランジスタと並列にそれぞれ高抵抗素子が接続され、上記第１回路の第１出力端子から出力される第２信号または上記第1回路の第２出力端子から出力される第３信号を遅延して上記第２ｐチャネル型ＭＯＳトランジスタおよび第１ｎチャネル型ＭＯＳトランジスタ、または第１ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯＳトランジスタに制御をかける遅延手段を備えるようにする。
【００２６】
これにより、第２ｐチャネル型ＭＯＳトランジスタまたは第１ｎチャネル型ＭＯＳトランジスタのゲートサイズを小さくして前段の回路に対する負荷容量を小さくすることができ、第２信号および第３信号の変化を早くすることができるとともに、第２回路から出力される第４信号が変化した後に第１ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯＳトランジスタが速やかにオンまたはオフ状態に移行されて、次の信号変化に対する準備を行なうことができる。
【００２７】
本願の第３の発明に係るレベル変換回路は、第１の信号振幅を有する第１信号を受ける第１入力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号を出力する第１出力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第２出力端子とを含む第１回路と、上記第１回路の第１出力端子から出力される第２信号と上記第1回路の第２出力端子から出力される第３信号のうち、信号レベルの変化が早い方の信号の信号変化に基づいて上記第２の信号振幅を有する第４信号を形成して上記第３出力端子より出力する第２回路とを備え、ＭＯＳトランジスタのゲート端子に入力された信号に応じて当該ＭＯＳトランジスタのソースもしくはドレイン端子から上記ゲート入力信号に応じた信号が出力される回路を１段と定義したとき、上記第１回路の上記第１入力端子から上記第２出力端子を経て上記第２回路の第３出力端子に到達する信号の経由する回路段数と、上記第１回路の上記第１入力端子から上記第３出力端子を経て上記第２回路の第３出力端子に到達する信号の経由する回路段数がそれぞれ４段以下となるように構成したものである。
【００２８】
上記した手段によれば、第１回路から出力される相補信号のうち信号レベルの変化が早い方の信号の信号変化に基づいて第２回路が出力信号を形成して出力するため、入力信号の立上がりの際はもちろんのこと立下がりの際にも出力信号がすばやく変化するようになり、信号の伝送速度を落とすことなく小さな振幅の信号を大きな振幅の信号に変換して伝送することができるとともに、上記第１回路の上記第１入力端子から上記第２出力端子を経て上記第２回路の第３出力端子に到達する信号の経由する回路段数と、上記第１回路の上記第１入力端子から上記第３出力端子を経て上記第２回路の第３出力端子に到達する信号の経由する回路段数がそれぞれ４段以下であるため、信号の伝達が高速に行なわれる。
【００２９】
本願の第４の発明に係るレベル変換回路は、第１の信号振幅を有する第１信号を受ける第１入力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号を出力する第１出力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第２出力端子とを含む第１回路と、上記第１回路の第１出力端子から出力される第２信号と上記第1回路の第２出力端子から出力される第３信号のうち、信号レベルの変化が早い方の信号の信号変化に基づいて上記第２の信号振幅を有する第４信号を形成して上記第３出力端子より出力する第２回路とを備え、ＭＯＳトランジスタのゲート端子に入力された信号に応じて当該ＭＯＳトランジスタのソースもしくはドレイン端子から上記ゲート入力信号に応じた信号が出力される回路を１段と定義したとき、上記第１回路の上記第１入力端子から上記第２出力端子を経て上記第２回路の第３出力端子に到達する信号の経由する回路段数と、上記第１回路の上記第１入力端子から上記第３出力端子を経て上記第２回路の第３出力端子に到達する信号の経由する回路段数がそれぞれ３段となるように構成したものである。
【００３０】
上記した手段によれば、第１回路から出力される相補信号のうち信号レベルの変化が早い方の信号の信号変化に基づいて第２回路が出力信号を形成して出力するため、入力信号の立上がりの際はもちろんのこと立下がりの際にも出力信号がすばやく変化するようになり、信号の伝送速度を落とすことなく小さな振幅の信号を大きな振幅の信号に変換して伝送することができるとともに、上記第１回路の上記第１入力端子から上記第２出力端子を経て上記第２回路の第３出力端子に到達する信号の経由する回路段数と、上記第１回路の上記第１入力端子から上記第３出力端子を経て上記第２回路の第３出力端子に到達する信号の経由する回路段数がそれぞれ３段であるため、信号の伝達がより一層高速に行なわれる。
【００３１】
本願の第５の発明は、内部回路では第１の振幅で信号が伝送され、外部の他の装置との間では上記第１の振幅よりも大きな第２の振幅で信号の送受信が行なわれる半導体集積回路において、上記第２の振幅の信号が出力される外部端子に接続された入出力回路に上述したような構成を有するレベル変換回路を設けたものである。これにより、内部信号は振幅の小さな信号で高速動作し、他の装置との間は振幅の大きな信号でデータの送受信を行なう半導体集積回路を用いたシステムの高速化が可能となる。
【００３２】
また、望ましくは、第２の振幅の信号が入力される外部端子に接続された入出力回路に、第２の振幅の信号を第１の振幅の信号に変換する逆レベル変換回路を設ける。これにより、他の装置から供給される振幅の大きな信号を内部回路に適した振幅の小さな信号に変換して内部回路に供給することができる。
【００３３】
本願の第６の発明は、第１の信号振幅を有する第１信号を受ける第１入力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号を出力する第１出力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第２出力端子とを含む第１回路と、上記第１回路の第１出力端子から出力される第２信号と上記第1回路の第２出力端子から出力される第３信号のうち、信号レベルの変化が早い方の信号の信号変化に基づいて上記第２の信号振幅を有する第４信号を形成して上記第３出力端子より出力する第２回路とを備えた第１のレベル変換回路と、上記第１回路と同一形式の回路からなる第２のレベル変換回路とを設けたものである。第２のレベル変換回路は第１のレベル変換回路よりも構成素子数が少ないので、要求される信号の伝送速度に応じて第１のレベル変換回路と第２のレベル変換回路とを使い分けることによって、高速性と占有面積の低減の両方を同時に達成することができる。
【００３４】
また、望ましくは、上記第１のレベル変換回路は通常の動作信号を伝送する経路に設け、上記第２のレベル変換回路はテスト系の信号を伝送する経路に設けるようにする。テスト系の信号は伝送速度の高速性が要求されないので、上記第２のレベル変換回路をテスト系の信号を伝送する経路に設けることにより、占有面積の低減を図ることができる。
【００３５】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００３６】
図１は、本発明に係るレベル変換回路の第１の実施例を示す。図１において、ＭＯＳＦＥＴを表わす記号のゲート端子に丸印が付されているのはｐチャネルＭＯＳＦＥＴであり、丸印が付されていないのはｎチャネルＭＯＳＦＥＴである。
【００３７】
図１のレベル変換回路は、入力信号ＩＮを反転する初段のインバータ１１と、上記インバータ１１で反転された信号／ＩＮと反転される前の信号ＩＮとを入力とするラッチ回路型のレベルシフト段１２と、該レベルシフト段１２の反転出力ノードｎ１側の信号を反転するインバータ１３と、該インバータ１３の出力信号と上記レベルシフト段１２の非反転出力ノードｎ２側の信号とを入力とするインバータ型の出力段１４と、該出力段１４の入力信号を遅延して出力段１４に制御をかける遅延段１５とから構成されている。
【００３８】
上記インバータ１１はＶDD（例えば１．５Ｖ）を電源電圧とし、上記レベルシフト段１２はＶDDよりも高いＶDD２（例えば３．３Ｖ）を電源電圧としている。レベルシフト段１２よりも後段にあるインバータ１３と出力段１４と遅延段１５も、レベルシフト段１２と同じＶDD２（例えば３．３Ｖ）を電源電圧としている。
【００３９】
レベルシフト段１２は、ｐチャネルＭＯＳＦＥＴ Ｑｐ２とｎチャネルＭＯＳＦＥＴ  Ｑｎ２とが直列に接続されたＰ−ＭＯＳ負荷型のインバータＩＮＶ１、および、ＰチャネルＭＯＳＦＥＴ Ｑｐ３とｎチャネルＭＯＳＦＥＴ  Ｑｎ３とが直列に接続されたＰ−ＭＯＳ負荷型のインバータＩＮＶ２からなり、インバータＩＮＶ１，ＩＮＶ２の出力ノードｎ１，ｎ２が互いに他方のインバータのｐチャネルＭＯＳＦＥＴ  Ｑｐ３，Ｑｐ２のゲート端子に接続され、ｎチャネルＭＯＳＦＥＴ  Ｑｎ２とＱｎ３のゲート端子には入力信号ＩＮとそれをインバータ１１で反転した信号／ＩＮが印加されている。
【００４０】
そして、本実施例においては、レベルシフト段１２を構成するＭＯＳＦＥＴ  Ｑｐ２，Ｑｎ２，Ｑｐ３，Ｑｎ３は、ｐチャネルＭＯＳＦＥＴ  Ｑｐ２，Ｑｐ３のゲート幅Ｗｐ２とｎチャネルＭＯＳＦＥＴ  Ｑｎ２，Ｑｎ３のゲート幅Ｗｎ２との比Ｗｐ２：Ｗｎ２およびＷｐ３：Ｗｎ３がそれぞれ１：１５のように、Ｗｎ２，Ｗｎ３の方がＷｐ２，Ｗｐ３よりもそれぞれ大きくなるように設計されている。これにより、レベルシフト段１２は、その出力ノードｎ１，ｎ２の電位の立ち下がりは立ち上がりよりも高速に行なわれるようにされる。
【００４１】
なお、この実施例では、ＭＯＳＦＥＴ  Ｑｐ２，Ｑｎ２，Ｑｐ３，Ｑｎ３はゲート長が互いに同一であるため、ｐチャネルＭＯＳＦＥＴ  Ｑｐ２，Ｑｐ３のゲート幅Ｗｐ２とｎチャネルＭＯＳＦＥＴ  Ｑｎ２とＱｎ３のゲート幅Ｗｎ２との比Ｗｐ２：Ｗｎ２およびＷｐ３：Ｗｎ３で素子特性の関係を表わしたが、本来、素子特性はゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌで表わされる。従って、Ｑｐ２，Ｑｐ３とＱｎ２，Ｑｎ３のＷ／Ｌ比が１：１５となるように設定しても良い。以下の説明においてもゲート長が同一であるためゲート幅Ｗの比で説明するが、Ｗ／Ｌの比で表わしても良い。
【００４２】
ところで、本実施例において、レベルシフト段１２のｐ−ＭＯＳとｎ−ＭＯＳのＷ／Ｌ比を１：１５のようにｎ−ＭＯＳの方が極端に大きくなるように設計している理由は、レベルシフト段１２の直流動作マージンを確保するためである。すなわち、実際の回路設計では、動作マージンを考慮して電源電圧が変動した場合にも回路が安定して動作することが重要である。このような回路の安定動作を考慮して、図１のようなレベルシフト段１２で電源電圧ＶDD２が高くＶDDが低くなった条件下でも安定した動作を確保するためｐ−ＭＯＳとｎ−ＭＯＳのＷ／Ｌ比を１：１５のようにしたものである。
【００４３】
より具体的に説明すると、ｐ−ＭＯＳを駆動する電源電圧ＶDD２が高く、ｎ−ＭＯＳを駆動する電源電圧ＶDDが低いという条件下では、ｐ−ＭＯＳのオン抵抗は小さく、逆にｎ−ＭＯＳのオン抵抗は大きくなる。仮にｐ−ＭＯＳとｎ−ＭＯＳのオン抵抗が同程度になるとすると、レベルシフト段１２の出力ＶDD２／２までしか下がらないことになる。これでは、次段の回路のｎ−ＭＯＳをオフさせるのに不充分である。よって、ｎ−ＭＯＳのオン抵抗＜＜ｐ−ＭＯＳのオン抵抗が直流動作の必須条件となる。この条件が満たされないときは、最悪のケースでは回路の出力が反転しないことになったり、遅延時間が非常に大きなものとなってしまう。
【００４４】
本実施例においては、ＶDD＝１．５Ｖ，ＶDD２＝３．３Ｖを前提として上記のようにＷ／Ｌ比を１：１５のように設計したが、次世代のプロセスでは、ＶDDは１．５Ｖよりも下がると予想される。しかし、ＶDD２＝３．３Ｖは、一般的なシステムで用いられているＬＶ−ＴＴＬやＰＣＩ等の標準インタフェースと接続することが前提であるので、ＶDD２はプロセスが進んでも変更されないと考えられる。よって、今後はＶDD２とＶDDとの差が大きくなると考えられる。従って、本発明はそのような場合にも有効である。
【００４５】
上記レベルシフト段１２の反転出力ノードｎ１側の信号を反転するインバータ１３はｐチャネルＭＯＳＦＥＴ  Ｑｐ４とｎチャネルＭＯＳＦＥＴＱｎ４とから構成されており、ｐチャネルＭＯＳＦＥＴ  Ｑｐ４のゲート幅Ｗｐ４とｎチャネルＭＯＳＦＥＴ  Ｑｎ４のゲート幅Ｗｎ４との比Ｗｐ４：Ｗｎ４が８：１のように、Ｗｐ４の方がＷｎ４よりも大きくなるように設計されている。つまり、インバータ１３は、出力の立ち下がりよりも立ち上がりの方が高速に行なわれるように構成されている。
【００４６】
出力段１４は２個のｐチャネルＭＯＳＦＥＴ Ｑｐ５，Ｑｐ６と２個のｎチャネルＭＯＳＦＥＴ  Ｑｎ５，Ｑｎ６のソース−ドレイン経路が直列形態に接続されてなり、Ｑｐ６とＱｎ５のゲート端子に上記レベルシフト段１２の非反転出力ノードｎ２側の信号と反転出力ノードｎ１側の信号をインバータ１３で反転した信号が印加されている。つまり、ＭＯＳＦＥＴ  Ｑｐ６とＱｎ５のゲート端子に入力される信号は同相の信号であり、これによりＭＯＳＦＥＴ  Ｑｐ６とＱｎ５は相補的にオン、オフ制御される。そして、この出力段１４の出力ノードｎ４に回路の出力端子ＯＵＴが接続されている。
【００４７】
また、ＭＯＳＦＥＴ  Ｑｐ５とＱｎ６のゲート端子には遅延段１５の出力信号が印加されており、Ｑｐ５はＱｐ６よりも少し遅れてＱｐ６と逆のオン、オフ状態つまりＱｐ６がオンのときはオフ、Ｑｐ６がオフのときはオンに、またＱｎ６はＱｎ５よりも少し遅れてＱｎ５と逆のオン、オフ状態にそれぞれ移行されるようになっている。さらに、ＭＯＳＦＥＴ  Ｑｐ５とＱｎ６と並列にそれぞれＭＯＳＦＥＴ  Ｑｐ１１とＱｎ１１が接続されており、Ｑｐ１１，Ｑｎ１１はそれぞれゲート端子が電源電圧ＶDD2と接地電位ＶSSに接続されて常時オン状態にされてＱｐ５，Ｑｎ６よりも高い抵抗を有する高抵抗素子として機能するようにされている。
【００４８】
特に制限されるものでないが、出力段１４を構成するｐチャネルＭＯＳＦＥＴＱｐ６のゲート幅Ｗｐ６は、レベルシフト段１２のｐチャネルＭＯＳＦＥＴ  Ｑｐ２やＱｐ３のゲート幅Ｗｐ２との比Ｗｐ６：Ｗｐ２が約１０：１となるように設計されている。一方、出力段１４を構成するｎチャネルＭＯＳＦＥＴ  Ｑｎ５のゲート幅Ｗｎ５は、レベルシフト段１２のｎチャネルＭＯＳＦＥＴ  Ｑｎ２やＱｎ３のゲート幅Ｗｎ２との比Ｗｎ５：Ｗｎ２は約１：３とされる。
【００４９】
また、高抵抗用ＭＯＳＦＥＴ  Ｑｐ１１のゲート幅Ｗｐ１１とＱｐ５のゲート幅Ｗｐ５との比Ｗｐ１１：Ｗｐ５は約１：１０に、高抵抗用ＭＯＳＦＥＴ  Ｑｎ１１のゲート幅Ｗｎ１１とＱｎ６のゲート幅Ｗｎ５との比Ｗｎ１１：Ｗｎ６は約１：１０に設計されている。さらに、Ｑｐ１１と並列のＭＯＳＦＥＴ  Ｑｐ５のゲート幅Ｗｐ５と直列のＱｐ６のゲート幅Ｗｐ６との比Ｗｐ５：Ｗｐ６は約２：１、Ｑｎ１１と並列のＭＯＳＦＥＴ  Ｑｎ６のゲート幅Ｗｎ６と直列のＱｎ５のゲート幅Ｗｎ５との比Ｗｎ６：Ｗｎ５は約２：１に設計されている。
【００５０】
遅延段１５は、２つのｐチャネルＭＯＳＦＥＴ Ｑｐ９，Ｑｐ１０と２つのｎチャネルＭＯＳＦＥＴ  Ｑｎ９，Ｑｎ１０のソース−ドレイン経路が直列に接続されてなり、このうちＱｐ１０，Ｑｎ９のゲート端子には出力段１４のＭＯＳＦＥＴ  Ｑｎ５のゲート端子に入力される信号と同一の信号が入力され、Ｑｐ９，Ｑｎ１０のゲート端子には出力段１４のＭＯＳＦＥＴ  Ｑｐ６のゲート端子に入力される信号と同一の信号が入力され、いずれか遅い方の信号を反転して、出力段１４のＭＯＳＦＥＴ  Ｑｐ５，Ｑｎ６のゲート端子に制御をかける。
【００５１】
これによって、出力段１４を構成するｐチャネルＭＯＳＦＥＴ Ｑｐ５とｎチャネルＭＯＳＦＥＴ  Ｑｎ６は相補的にオン、オフ制御される。また、出力段１４の入力信号がハイレベルに変化してＭＯＳＦＥＴ  Ｑｎ５がオンされて出力がハイレベルからロウレベルに変化すると少し遅れてｐチャネルＭＯＳＦＥＴ Ｑｐ５がオンされ、ｎチャネルＭＯＳＦＥＴ  Ｑｎ６がオフされて、出力端子ＯＵＴはＱｎ５とＱｎ１１を介して接地電位に固定される。一方、出力段１４の入力信号がロウレベルに変化してＭＯＳＦＥＴ  Ｑｐ６がオンされて出力がハイレベルからロウレベルに変化すると少し遅れてｐチャネルＭＯＳＦＥＴ Ｑｐ５がオフされ、ｎチャネルＭＯＳＦＥＴ  Ｑｎ６がオンされて、出力端子ＯＵＴはＱｐ６とＱｐ１１を介して電源電圧ＶDD2に固定される。
【００５２】
このように、実施例のレベル変換回路は、出力段１４のＭＯＳＦＥＴ  Ｑｐ６，Ｑｎ５のオン、オフに応じて出力端子ＯＵＴの電位が確定すると、遅延段１５により速やかに出力段１４のＭＯＳＦＥＴ Ｑｐ５とＱｎ６がそれぞれＱｐ６，Ｑｎ５と逆のオン、オフ状態に移行されるため、出力段１４を次の入力信号変化に対して直ちに応答可能な準備状態にさせることができる。
【００５３】
なお、図１の実施例においては、遅延段１５が、図２に示すように、出力段１４のＭＯＳＦＥＴ  Ｑｐ６，Ｑｎ５のゲート端子に入力される信号ａ，ｃのうちいずれか変化の遅い方の信号に応じて出力ｄが変化され、出力段１４のＭＯＳＦＥＴ  Ｑｐ５，Ｑｎ６のゲート端子に制御をかけるようにするため、直列形態の４つのＭＯＳＦＥＴ  Ｑｐ９，Ｑｐ１０，Ｑｎ９，Ｑｎ１０により構成されている。しかし、出力段１４のＭＯＳＦＥＴ  Ｑｐ６，Ｑｎ５のいずれか一方、例えばＱｎ５のゲート端子に入力される信号の方がロウレベルへの変化が遅い場合あるいはロウレベルへの変化タイミングの差が小さい場合には、Ｑｐ９またはＱｐ１０を省略してレイアウト面積を少なくするようにしても良い。同様に、タイミングによってはＱｎ９またはＱｎ１０を省略しても良い。
【００５４】
次に、図１の実施例のレベル変換回路の動作を説明する。
【００５５】
先ず、入力信号ＩＮがロウレベルからハイレベルへ変化する場合を考える。このとき、入力信号の前の状態がロウレベルであるため、出力段１４のｎチャネルＭＯＳＦＥＴ  Ｑｎ５はオフ状態に、またｐチャネルＭＯＳＦＥＴ  Ｑｐ６はオン状態にされているとともに、遅延段１５はその出力がハイレベルとなって出力段１４のｎチャネルＭＯＳＦＥＴ  Ｑｎ６をオン状態に、またｐチャネルＭＯＳＦＥＴ  Ｑｐ５をオフ状態にさせている。そのため、出力段１４はオン状態のｐチャネルＭＯＳＦＥＴ  Ｑｐ１１，Ｑｐ６を介してハイレベルを出力している状態にある。
【００５６】
この状態で、入力信号ＩＮがロウレベルからハイレベルへ変化すると、レベルシフト段１２はｎチャネルＭＯＳＦＥＴ  Ｑｎ２の方がｐチャネルＭＯＳＦＥＴＱｐ２よりもゲート幅が広いため、出力ノードｎ１がハイレベルからロウレベルへ速やかに変化する。そして、この電位変化はインバータ１３を介して若干遅れたタイミングで出力段１４のＭＯＳＦＥＴ  Ｑｎ５のゲート端子に伝達され、Ｑｎ５をオフ状態からオン状態へ移行させる。しかし、このときインバータ１３はｎチャネルＭＯＳＦＥＴ  Ｑｎ４よりもｐチャネルＭＯＳＦＥＴ  Ｑｐ４の方のゲート幅が広いため、論理しきい値はＶDD2に近く、ロウレベルからハイレベルへの変化は速やかに行なわれるので、このときのインバータ１３での遅延時間はかなり小さい。その結果、出力は速やかにハイレベルからロウレベルへ変化することとなる。
【００５７】
一方、レベルシフト段１２のｎチャネルＭＯＳＦＥＴ  Ｑｎ３は入力信号ＩＮを反転するインバータ１１の出力信号によりＱｎ２のオンよりも少し遅れてオフされる。このときｐチャネルＭＯＳＦＥＴ  Ｑｐ３は出力ノードｎ１のロウレベルへの電位変化により比較的速やかにオフ状態からオン状態への移行が開始される。しかし、ｐチャネルＭＯＳＦＥＴ  Ｑｐ３はｎチャネルＭＯＳＦＥＴ  Ｑｎ３よりもゲート幅が狭いため、出力ノードｎ２のロウレベルからハイレベルへの変化は、出力ノードｎ１のハイレベルからロウレベルへの変化よりも少し遅くなる。そして、この電位変化は出力段１４のＭＯＳＦＥＴ  Ｑｐ６のゲート端子に直ちに伝達され、Ｑｐ６をオン状態からオフ状態へ移行させる。
【００５８】
上記のように、レベルシフト段１２の正相側を伝達する信号はレベルシフト段１２およびインバータ１３を介して出力段１４のＮ−ＭＯＳに伝達され、レベルシフト段１２の逆相側を伝達する信号はインバータ１１およびレベルシフト段１２を介して出力段１４のＰ−ＭＯＳに伝達されるため、それぞれインバータ２段分の遅延がもたらされるので、ほぼ同時に到達することとなる。つまり、論理動作的には、インバータ１３はレベルシフト段１２の正相側でなく逆相側に入れることも可能であるが、そのようにするとレベルシフト段１２の正相側を伝達する信号はインバータ３段分の遅延がもたらされ、レベルシフト段１２の逆相側を伝達する信号はインバータ１段分の遅延がもたらされることとなり、遅延時間がアンバランスになって遅延段１４のＰ−ＭＯＳ側とＮ−ＭＯＳ側がほぼ同一の負荷駆動力を有する場合には、回路の動作速度は遅い方の信号によって規制されることとなるが、本実施例ではそのようなことがない。
【００５９】
さらに、この実施例のレベル変換回路は、ｎチャネルＭＯＳＦＥＴ  Ｑｎ２とｐチャネルＭＯＳＦＥＴ  Ｑｐ２のゲート幅の比Ｗｐ２：Ｗｎ２が１：１５のように、Ｗｎ２の方がＷｐ２よりも大きく設計されているため、図１０に示されている従来のレベル変換回路に比べてノードｎ１のハイレベルからロウレベルへの信号変化は速いので、インバータ１３が設けられていても、出力のロウレベルへの立ち下がりは従来のレベル変換回路に遜色のない速度で行なわれる。しかも、インバータ１３はその論理しきい値が高く設定されているので、インバータ１３での遅延時間は極めて小さなものとなる。
【００６０】
さらに、出力段１４の入力がハイレベルからロウレベルに変化して出力信号がロウレベルからハイレベルに切り替わる際には、図３（Ａ）に示すようにゲート幅の大きなｐチャネルＭＯＳＦＥＴ  Ｑｐ５がオンされ、ｎチャネルＭＯＳＦＥＴ  Ｑｎ６がオフされており、高抵抗用ＭＯＳＦＥＴ  Ｑｎ１１はゲート幅が小さいため、出力段１４全体としての論理しきい値はＱｐ５，Ｑｎ６が共にオンしている場合に比べて高い方へシフトしている。その結果、出力のロウレベルからハイレベルへの切替わりが速くなる。
【００６１】
次に、入力信号ＩＮがハイレベルからロウレベルへ変化する場合を考える。このとき、入力信号の前の状態がハイレベルであるため、出力段１４のｎチャネルＭＯＳＦＥＴ  Ｑｎ５はオン状態に、またｐチャネルＭＯＳＦＥＴ  Ｑｐ６はオフ状態にされているとともに、遅延段１５はその出力がロウレベルとなって出力段１４のｎチャネルＭＯＳＦＥＴ  Ｑｎ６をオフ状態に、またｐチャネルＭＯＳＦＥＴ  Ｑｐ５をオン状態にさせている。そのため、出力段１４はオン状態のｎチャネルＭＯＳＦＥＴ  Ｑｎ５，Ｑｎ１１を介してロウレベルを出力している状態にある。
【００６２】
この状態で、入力信号ＩＮがハイレベルからロウレベルへ変化すると、インバータ１１により反転された信号／ＩＮがゲート端子に入力されているｎチャネルＭＯＳＦＥＴ  Ｑｎ３がオフからオン状態にされる。このときレベルシフト段１２はｎチャネルＭＯＳＦＥＴ  Ｑｎ３の方がｐチャネルＭＯＳＦＥＴ  Ｑｐ３よりもゲート幅が広いため、出力ノードｎ２がハイレベルからロウレベルへ速やかに変化する。ただし、出力ノードｎ２のハイレベルからロウレベルへの変化は、出力ノードｎ１がハイレベルからロウレベルへ変化する場合に比べてインバータ１１の遅延分遅くなる。しかし、出力ノードｎ１のハイレベルからロウレベルへの変化はインバータ１３を介して出力段１４に伝達されていたのに対し、この出力ノードｎ２のハイレベルからロウレベルへ変化は直ちに出力段１４に伝達されるため、両者の伝達時間はほぼ同程度になる。
【００６３】
一方、レベルシフト段１２のｎチャネルＭＯＳＦＥＴ  Ｑｎ２は入力信号ＩＮがハイレベルからロウレベルへ変化するとオン状態からオフ状態に移行される。また、ｐチャネルＭＯＳＦＥＴ  Ｑｐ２は上記反転入力信号／ＩＮによるｎチャネルＭＯＳＦＥＴ  Ｑｎ３のオフからオン状態への移行によって出力ノードｎ２がロウレベルに変化されるのに応じてオフ状態からオン状態に移行される。このとき、ｎチャネルＭＯＳＦＥＴ  Ｑｎ２よりもｐチャネルＭＯＳＦＥＴ  Ｑｐ２の方がゲート幅は狭いため、出力ノードｎ１のロウレベルからハイレベルへの変化は比較的ゆっくりと行なわれるが、出力ノードｎ２のハイレベルからロウレベルへ変化は上述のように比較的急速に行なわれるので、それほど遅くなることはない。そして、出力ノードｎ１の電位変化はインバータ１３を介して若干遅れたタイミングで出力段１４のＭＯＳＦＥＴ  Ｑｎ５のゲート端子に伝達され、Ｑｎ５をオン状態からオフ状態へ移行させる。
【００６４】
また、上記のように出力がロウレベルからハイレベルへ変化すると遅延段１５により少し遅れて出力段１４のｐチャネルＭＯＳＦＥＴ  Ｑｐ５をオフ状態に、またｎチャネルＭＯＳＦＥＴ  Ｑｎ６をオン状態にさせ、出力段１４は入力信号の次のロウレベルからハイレベルへの変化に直ちに応答できる状態になる。つまり、入力信号のロウレベルからハイレベルへの変化の初期段階では、前の信号でオンされているｎチャネルＭＯＳＦＥＴ  Ｑｎ６を通して電流が流れて出力電位が速やかに接地電位に向かって変化し、ある程度まで変化するとＱｎ６がオフされてその後は抵抗として機能するＭＯＳＦＥＴ  Ｑｎ１１を通して出力電位が固定される。逆の動作の場合も同様である。
【００６５】
しかも、上記のように、この実施例のレベル変換回路は、レベルシフト段１２の非反転出力ノードｎ２側の信号を生成するｐチャネルＭＯＳＦＥＴ  Ｑｐ３とｎチャネルＭＯＳＦＥＴ  Ｑｎ３のゲート幅の比Ｗｐ３：Ｗｎ３が１：１５のように、Ｗｎ３の方がＷｐ３よりも大きく設計されているため、図１０に示されている従来のレベル変換回路に比べてノードｎ２のハイレベルからロウレベルへの信号変化は速くなる。これとともに、出力段１４の入力がロウレベルからハイレベルに変化して出力信号がハイレベルからロウレベルに切り替わる際には、図３（Ｂ）に示すようにゲート幅の大きなｐチャネルＭＯＳＦＥＴ  Ｑｐ５がオフされ、ｎチャネルＭＯＳＦＥＴ  Ｑｎ６がオンされており、高抵抗用ＭＯＳＦＥＴＱｐ１１はゲート幅が小さいため、出力段１４全体としての論理しきい値はＱｐ５，Ｑｎ６が共にオンしている場合に比べて低い方へシフトしている。その結果、出力のハイレベルからロウレベルへの切替わりが速くなる。
【００６６】
なお、レベルシフト段１２の反転出力ノードｎ１から出力段１４への信号の伝達はインバータ１３を介していてもこのインバータ１３における遅延は、レベルシフト段１２の逆相側の信号伝達経路上にあるインバータ１１の遅延と同程度である。従って、図１１に破線Ｂで示すように本実施例のレベル変換回路の出力のハイレベルへの立ち上がりは従来のレベル変換回路に比べて速く行なわれるようになる。なお、図１１に示されている波形は、本実施例のレベル変換回路および従来のレベル変換回路をシミュレーションした結果得られた波形である。
【００６７】
図４には、図１のレベル変換回路の変形例が示されている。図４のレベル変換回路は、図１の実施例における出力段１４のｐチャネルＭＯＳＦＥＴ  Ｑｐ５，Ｑｐ１１とＱｐ６との接続関係を逆にし、ｎチャネルＭＯＳＦＥＴ  Ｑｎ６，Ｑｎ１１とＱｎ５との接続関係を逆にしたものである。
【００６８】
図１の実施例の回路では、ＭＯＳＦＥＴのソース・ドレイン領域とウェル領域との間のＰＮ接合が順方向にバイアスされてリーク電流が流れるのを防止するために、ｐチャネルＭＯＳＦＥＴ  Ｑｐ５とＱｐ６のｎ型ウェル領域の電位はチップ内で最も高いＶDD２にされ、ｎチャネルＭＯＳＦＥＴ  Ｑｎ５とＱｎ６のｐ型ウェル領域の電位はチップ内で最も低い接地電位にされる。そのため、駆動用ＭＯＳＦＥＴであるＱｐ６はＱｐ５のオン抵抗による電位降下でソース電位が下がってソース電位よりもウェル電位の方が高くなり、またＱｎ５は逆にソース電位よりもウェル電位の方が低くなる。
【００６９】
その結果、ウェル電位のバックバイアス効果によりＱｐ５，Ｑｎ６のしきい値が高くなるので、ｐチャネルＭＯＳＦＥＴ  Ｑｐ５とＱｐ６のサイズ（ゲート幅）が同一で、ｎチャネルＭＯＳＦＥＴ  Ｑｎ６とＱｎ５のサイズが同一の場合には、図４のようにＱｐ５，Ｑｐ１１とＱｐ６との接続関係およびＱｎ６，Ｑｎ１１とＱｎ５との接続関係を図１と逆にして、駆動用ＭＯＳＦＥＴ  Ｑｐ６のソースを電源電圧ＶDD２に接続し、Ｑｎ５のソースを接地点に接続するのが望ましい。
【００７０】
ただし、図１の実施例の回路では、Ｑｐ５のゲート幅Ｗｐ５をＱｐ６のゲート幅Ｗｐ６よりも大きくしＱｎ６のゲート幅Ｗｎ６をＱｎ５のゲート幅Ｗｎ５よりも大きくしているので、図１のような接続が望ましい。仮にこのようなサイズ関係でＱｐ５，Ｑｐ１１とＱｐ６との接続関係を逆にし、Ｑｎ６，Ｑｎ１１とＱｎ５との接続関係を逆にすると、ソース・ドレインとウェル間の寄生容量はサイズの大きなＱｐ５，Ｑｎ６の方が大きい。そのため、駆動用ＭＯＳＦＥＴ  Ｑｐ６，Ｑｎ５の負荷容量としてＱｐ５，Ｑｎ６のソース−ウェル間寄生容量とドレイン−ウェル間寄生容量の両方が見えてしまい、信号の変化が遅くなるためである。
【００７１】
なお、Ｑｐ５，Ｑｐ１１とＱｐ６との接続関係およびＱｎ６，Ｑｎ１１とＱｎ５との接続関係が図１のような場合には、Ｑｐ５，Ｑｎ６のソースは電源電圧に接続されるため、駆動用ＭＯＳＦＥＴ  Ｑｐ６，Ｑｎ５の負荷容量としてはＱｐ５，Ｑｎ６のドレイン−ウェル間寄生容量しか見えないので、接続が逆の場合よりも信号の変化は速くなる。また、図１の実施例で説明したように、駆動用ＭＯＳＦＥＴ  Ｑｐ６，Ｑｎ５の（ゲート幅）を小さくした方が、ゲート容量が小さくなるので前段の回路にとって負荷容量が小さくなる一方、Ｑｐ５，Ｑｎ６の（ゲート幅）を大きくした方がオン抵抗は小さくなるので高速動作が可能である。
【００７２】
図５は、本発明に係るレベル変換回路の第２の実施例を示す。図５のレベル変換回路は、入力信号ＩＮを反転するインバータ１１と、上記インバータ１１で反転された信号／ＩＮと反転される前の信号ＩＮとを入力とするラッチ回路型のレベルシフト段１２と、該レベルシフト段１２の反転出力ノードｎ１側の信号を反転するインバータ１３と、該インバータ１３の出力信号と上記レベルシフト段１２の非反転出力ノードｎ２側の信号とを入力とするプッシュプル型の出力段１４と、該出力段１４の出力信号を遅延して出力段１４にフィードバックをかける遅延段１５と、上記出力段１４の出力ノードｎ４の信号をラッチする出力ラッチ段１６とから構成されている。上記インバータ１１とレベルシフト段１２とインバータ１３は、図１の実施例と同様の構成を有するので、詳しい説明は省略する。
【００７３】
出力段１４は２個のｐチャネルＭＯＳＦＥＴ Ｑｐ５，Ｑｐ６と２個のｎチャネルＭＯＳＦＥＴ  Ｑｎ５，Ｑｎ６とが直列形態に接続されてなり、Ｑｐ６とＱｎ５のゲート端子に上記レベルシフト段１２の非反転出力ノードｎ２側の信号と反転出力ノードｎ１側の信号をインバータ１３で反転した信号が印加されている。そして、この出力段１４の出力ノードｎ４に回路の出力端子ＯＵＴが接続されており、出力段１４の出力ノードｎ４の電位が変化されるとそれが直ちに出力端子ＯＵＴに反映される。また、ＭＯＳＦＥＴ  Ｑｐ５とＱｎ６のゲート端子には遅延段１５の出力信号が印加されており、Ｑｐ５はＱｐ６よりも少し遅れてＱｐ６と逆のオン、オフ状態に、またＱｎ６はＱｎ５よりも少し遅れてＱｎ５と逆のオン、オフ状態にそれぞれ移行されるようになっている。
【００７４】
出力段１４を構成するｐチャネルＭＯＳＦＥＴ  Ｑｐ６のゲート幅Ｗｐ６は、レベルシフト段１２のｐチャネルＭＯＳＦＥＴ  Ｑｐ２やＱｐ３のゲート幅Ｗｐ２との比Ｗｐ６：Ｗｐ２が約１０：１となるように設計されている。一方、出力段１４を構成するｎチャネルＭＯＳＦＥＴ  Ｑｎ５のゲート幅Ｗｎ５は、レベルシフト段１２のｎチャネルＭＯＳＦＥＴ  Ｑｎ２やＱｎ３のゲート幅Ｗｎ２との比Ｗｎ６：Ｗｎ２は約１：３とされる。
【００７５】
遅延段１５は、２つのインバータＩＮＶ４，ＩＮＶ５が縦続接続されてなり、出力段１４の出力を遅延して出力段１４を構成するｐチャネルＭＯＳＦＥＴ Ｑｐ５とｎチャネルＭＯＳＦＥＴ  Ｑｎ６のゲート端子に出力段１４の出力信号と同相の信号でフィードバックをかける。従って、出力段１４を構成するｐチャネルＭＯＳＦＥＴ Ｑｐ５とｎチャネルＭＯＳＦＥＴ  Ｑｎ６は相補的にオン、オフ制御される。これにより、出力段１４の出力信号がハイレベルに変化すると少し遅れてｎチャネルＭＯＳＦＥＴ  Ｑｎ６がオンされ、ｐチャネルＭＯＳＦＥＴＱｐ５がオフされる。また、出力段１４の出力信号がロウレベルに変化すると少し遅れてｎチャネルＭＯＳＦＥＴ  Ｑｎ６がオフされ、ｐチャネルＭＯＳＦＥＴ Ｑｐ５がオンされる。
【００７６】
つまり、出力段１４の入力信号がハイレベルに変化してｐチャネルＭＯＳＦＥＴ Ｑｐ６がオフしｎチャネルＭＯＳＦＥＴ  Ｑｎ５がオンされると、出力がロウレベルに変化して少し遅れてＱｎ６がオフされ、出力ノードｎ４がハイインピーダンスにされる。また、出力段１４の入力信号がロウレベルに変化してｐチャネルＭＯＳＦＥＴ Ｑｐ６がオンしｎチャネルＭＯＳＦＥＴ  Ｑｎ５がオフされると、出力がハイレベルに変化して少し遅れてＱｐ５がオフされ、出力ノードｎ４がハイインピーダンスにされる。
【００７７】
そして、このように出力段１４の出力ノードｎ４がハイインピーダンスにされても、その前に出力ラッチ段１６が出力段１４の出力電位をラッチすることにより、出力端子ＯＵＴの電位は直前の状態のまま保持されることとなる。しかも、出力段１４の出力電位が確定すると遅延段１５により速やかに出力段１４のＭＯＳＦＥＴ Ｑｐ５とＱｎ６がそれぞれＱｐ６，Ｑｎ５と逆のオン、オフ状態に移行されるため、出力段１４を次の入力信号変化に対して直ちに応答可能な準備状態にさせることができる。
【００７８】
出力ラッチ段１６は、出力段１４の出力信号を反転するＣＭＯＳインバータＩＮＶ６と該インバータの出力をさらに反転するＣＭＯＳインバータＩＮＶ５とから構成され、インバータＩＮＶ５の出力ノードｎ５が回路の出力端子ＯＵＴに接続されることにより、出力段１４と同相の信号を出力するとともに、出力段１４の出力ノードｎ４がハイインピーダンス状態にされても直前の出力電位を保持する。また、前段のインバータＩＮＶ６を構成するＭＯＳＦＥＴ  Ｑｐ８，Ｑｎ８は、出力段１４を構成するＭＯＳＦＥＴ  Ｑｐ５，Ｑｎ５よりも駆動力すなわちゲート幅が小さくなるように形成されることにより、出力段１４の出力ノードｎ４の電位が反転するように出力段１４が駆動されると出力ラッチ段１６の出力ノードｎ５の電位も反転するように構成されている。
【００７９】
次に、図５の実施例のレベル変換回路の動作を説明する。
【００８０】
先ず、入力信号ＩＮがロウレベルからハイレベルへ変化する場合を考える。このとき、入力信号の前の状態がロウレベルであるため、出力段１４のｎチャネルＭＯＳＦＥＴ  Ｑｎ５はオフ状態に、またｐチャネルＭＯＳＦＥＴ  Ｑｐ６はオン状態にされるとともに、遅延段１５はその出力がハイレベルとなって出力段１４のｎチャネルＭＯＳＦＥＴ  Ｑｎ６をオン状態に、またｐチャネルＭＯＳＦＥＴ  Ｑｐ５をオフ状態にする。そのため、出力段１４はハイインピーダンス状態にあるが、出力ノードｎ４がハイレベルに変化した直後の出力状態は、出力ラッチ回路１５によりラッチされているため、出力はハイレベルに保持されている。
【００８１】
この状態で、入力信号ＩＮがロウレベルからハイレベルへ変化すると、レベルシフト段１２はｎチャネルＭＯＳＦＥＴ  Ｑｎ２の方がｐチャネルＭＯＳＦＥＴＱｐ２よりもゲート幅が広いため、出力ノードｎ１がハイレベルからロウレベルへ速やかに変化する。そして、この電位変化はインバータ１３を介して若干遅れたタイミングで出力段１４のＭＯＳＦＥＴ  Ｑｎ５のゲート端子に伝達され、Ｑｎ５をオフ状態からオン状態へ移行させる。
【００８２】
一方、レベルシフト段１２のｎチャネルＭＯＳＦＥＴ  Ｑｎ３は入力信号ＩＮを反転するインバータ１１の出力信号によりＱｎ２のオンよりも少し遅れてオフされる。このときｐチャネルＭＯＳＦＥＴ  Ｑｐ３は出力ノードｎ１のロウレベルへの電位変化により比較的速やかにオフ状態からオン状態への移行が開始される。しかし、ｐチャネルＭＯＳＦＥＴ  Ｑｐ３はｎチャネルＭＯＳＦＥＴ  Ｑｎ３よりもゲート幅が狭いため、出力ノードｎ２のロウレベルからハイレベルへの変化は、出力ノードｎ１のハイレベルからロウレベルへの変化よりも少し遅くなる。そして、この電位変化は出力段１４のＭＯＳＦＥＴ  Ｑｐ６のゲート端子に直ちに伝達され、Ｑｐ６をオン状態からオフ状態へ移行させる。その結果、出力は速やかにハイレベルからロウレベルへ変化することとなる。
【００８３】
上記のように、レベルシフト段１２の正相側を伝達する信号はインバータ１３を介して出力段１４のＮ−ＭＯＳに伝達され、レベルシフト段１２の逆相側を伝達する信号はインバータ１１を介して出力段１４のＰ−ＭＯＳに伝達されるため、それぞれインバータ１段分の遅延がもたらされるので、ほぼ同時に到達することとなる。しかも、この実施例のレベル変換回路は、インバータ１３が設けられていても、ｎチャネルＭＯＳＦＥＴ  Ｑｎ２とｐチャネルＭＯＳＦＥＴ  Ｑｐ２のゲート幅の比Ｗｐ２：Ｗｎ２が１：１５のように、Ｗｎ２の方がＷｐ２よりも大きく設計されているため、図１０に示されている従来のレベル変換回路に比べて信号変化が速いので、出力のロウレベルへの立ち下がりは従来のレベル変換回路に遜色のない速度で行なわれる。
【００８４】
次に、入力信号ＩＮがハイレベルからロウレベルへ変化する場合を考える。このとき、入力信号の前の状態がハイレベルであるため、出力段１４のｎチャネルＭＯＳＦＥＴ  Ｑｎ５はオン状態に、またｐチャネルＭＯＳＦＥＴ  Ｑｐ６はオフ状態にされるとともに、遅延段１５はその出力がロウレベルとなって出力段１４のｎチャネルＭＯＳＦＥＴ  Ｑｎ６をオフ状態に、またｐチャネルＭＯＳＦＥＴ  Ｑｐ５をオン状態にしている。そのため、出力段１４はハイインピーダンス状態にあるが、出力ノードｎ４がロウレベルに変化した直後の出力状態は、出力ラッチ回路１５によりラッチされているため、出力はロウレベルに保持されている。
【００８５】
この状態で、入力信号ＩＮがハイレベルからロウレベルへ変化すると、インバータ１１により反転された信号／ＩＮがゲート端子に入力されているｎチャネルＭＯＳＦＥＴ  Ｑｎ３がオフからオン状態にされる。このときレベルシフト段１２はｎチャネルＭＯＳＦＥＴ  Ｑｎ３の方がｐチャネルＭＯＳＦＥＴ  Ｑｐ３よりもゲート幅が広いため、出力ノードｎ２がハイレベルからロウレベルへ速やかに変化する。ただし、出力ノードｎ２のハイレベルからロウレベルへの変化は、出力ノードｎ１がハイレベルからロウレベルへ変化する場合に比べてインバータ１１の遅延分遅くなる。しかし、出力ノードｎ１のハイレベルからロウレベルへの変化はインバータ１３を介して出力段１４に伝達されていたのに対し、この出力ノードｎ２のハイレベルからロウレベルへ変化は直ちに、出力段１４に伝達されるため、両者の伝達時間はほぼ同程度になる。
【００８６】
一方、レベルシフト段１２のｎチャネルＭＯＳＦＥＴ  Ｑｎ２は入力信号ＩＮがハイレベルからロウレベルへ変化するとオン状態からオフ状態に移行される。また、ｐチャネルＭＯＳＦＥＴ  Ｑｐ２は上記反転入力信号／ＩＮによるｎチャネルＭＯＳＦＥＴ  Ｑｎ３のオフからオン状態への移行によって出力ノードｎ２がロウレベルに変化されるのに応じてオフ状態からオン状態に移行される。このとき、ｎチャネルＭＯＳＦＥＴ  Ｑｎ２よりもｐチャネルＭＯＳＦＥＴ  Ｑｐ２の方がゲート幅は狭いため、出力ノードｎ１のハイレベルからロウレベルへの変化は比較的ゆっくりと行なわれるが、出力ノードｎ２のハイレベルからロウレベルへ変化は上述のように比較的急速に行なわれるので、それほど遅くなることはない。
【００８７】
そして、出力ノードｎ１の電位変化はインバータ１３を介して若干遅れたタイミングで出力段１４のＭＯＳＦＥＴ  Ｑｎ５のゲート端子に伝達され、Ｑｎ５をオン状態からオフ状態へ移行させる。しかし、インバータ１３は、ｐチャネルＭＯＳＦＥＴ  Ｑｐ４の方がｎチャネルＭＯＳＦＥＴ  Ｑｎ４よりもゲート幅が広く設計されているため出力の変化は比較的速く、出力ノードｎ１から出力段１４のＭＯＳＦＥＴ  Ｑｎ５のゲート端子への信号伝達は速やかに行なわれる。その結果、出力段１４の出力ノードｎ３の電位すなわち出力電圧が速やかにロウレベルからハイレベルへ変化される。
【００８８】
また、上記のように出力がロウレベルからハイレベルへ変化すると遅延段１５により少し遅れて出力段１４のｐチャネルＭＯＳＦＥＴ  Ｑｐ５をオフ状態に、またｎチャネルＭＯＳＦＥＴ  Ｑｎ６をオン状態にさせ、出力段１４はハイインピーダンス状態になるが、その間に出力段１４の出力ノードｎ３の電位は出力ラッチ回路１５によりラッチされて、出力のハイレベル状態が保持される。
【００８９】
上記のように、この実施例のレベル変換回路は、レベルシフト段１２の非反転出力ノードｎ２側の信号を生成するｐチャネルＭＯＳＦＥＴ  Ｑｐ３とｎチャネルＭＯＳＦＥＴ  Ｑｎ３のゲート幅の比Ｗｐ２：Ｗｎ２が１：１５のように、Ｗｎ３の方がＷｐ３よりも大きく設計されているため、図１０に示されている従来のレベル変換回路に比べて信号変化が速くなる。これとともに、レベルシフト段１２の反転出力ノードｎ１から出力段１４への信号の伝達はインバータ１３を介していてもこのインバータ１３における遅延は、レベルシフト段１２の逆相側の信号伝達経路上にあるインバータ１１の遅延と同程度であるので、本実施例のレベル変換回路の出力のハイレベルへの立ち上がりは従来のレベル変換回路に比べて速く行なわれるようになる。
【００９０】
図６には、図５の実施例のレベル変換回路の変形例を示す。図６の回路は、図５の回路における出力段１４を構成するｐチャネルＭＯＳＦＥＴ  Ｑｐ５，Ｑｐ６の代わりにｎチャネルＭＯＳＦＥＴ  Ｑｎ５’，Ｑｎ６’を使用するとともに、これを駆動するためにレベルシフト段１２の非反転出力ノードｎ２と出力段１２との間にもインバータ１７を設けるようにしたものである。また、ｎチャネルＭＯＳＦＥＴ  Ｑｎ５’，Ｑｎ６’で生成された信号により、出力ラッチ段１６をＱｎ５，Ｑｎ６による論理（出力ロウレベル）と逆の論理状態に反転できるようにするため、ＭＯＳＦＥＴ  Ｑｎ５’のドレイン端子が出力ラッチ段１６のＣＭＯＳインバータＩＮＶ５の入力端子に接続されている。その他の構成は図３と同様である。この実施例のレベル変換回路においても従来のレベル変換回路に比べて出力信号の立上がりが速くなるとという利点がある。
【００９１】
図７には、本発明に係るレベル変換回路を双方向バッファ回路に応用した場合の構成例が示されている。なお、図７に示されている双方向バッファ回路は、例えば内部回路が１．５Ｖのような電源電圧で動作し、他のＬＳＩとは０Ｖ〜３．３ＶのようなＬＶ−ＴＴＬレベルのインタフェースで信号の送受信を行なうように設計される半導体集積回路に好適な回路である。
【００９２】
図７において、２１ａ，２１ｂは内部論理回路、２２ａ，２２ｂが前記実施例で説明した昇圧型のレベル変換回路、２３は外部端子、２４ａ，２４ｂは電源電圧はＶDD２と接地点との間に直列に接続された出力用ＭＯＳＦＥＴ、２５ａ〜２５ｄは出力用ＭＯＳＦＥＴ２４ａ，２４ｂのゲートを制御する信号を生成する論理ゲート回路であり、レベル変換回路２２ａ，２２ｂと出力用ＭＯＳＦＥＴ２４ａ，２４ｂと論理ゲート回路２５ａ〜２５ｄとによりトライステートの出力バッファ回路が構成される。また、３０は降圧型のレベル変換回路からなる入力バッファ回路、２１ｃは内部回路である。
【００９３】
上記レベル変換回路２２ａ，２２ｂのうち２２ａには内部回路２１ｂから出力すべきデータ信号が入力され、２２ｂには内部回路から供給されるデータイネーブル信号ＥＮと図示しない外部端子等から供給されるテスト系のイネーブル信号ＴＥＮとの論理和をとるＮＯＲゲート２５ａの出力信号が入力されている。内部回路２１ａ，２１ｂおよびＮＯＲゲート２５ａの電源電圧はＶDD（例えば１．５Ｖ）であり、その出力信号は０Ｖ−ＶDDの振幅を有する。
【００９４】
レベル変換回路２２ａ，２２ｂの電源電圧はＶDD２（例えば３．３Ｖ）であり、内部回路２１ａ，２１ｂおよびＮＯＲゲート２５ａの０Ｖ−ＶDD振幅の出力信号を受けてこれを０Ｖ−ＶDD２の振幅の信号に変換する。論理ゲート２５ｂ，２５ｃ，２５ｄの電源電圧もＶDD２である。
【００９５】
この実施例の出力バッファは、データイネーブル信号ＥＮまたはテスト系イネーブル信号ＴＥＮのいずれかがロウレベルされると、内部回路２１ｂからのデータ信号ＤＴのいかんにかかわらず出力用ＭＯＳＦＥＴ２４ａ，２４ｂのゲート端子にこれらをオフ状態にさせるように制御信号が印加され、これによって外部端子２３がハイインピーダンス状態にされるようになっている。一方、データイネーブル信号ＥＮとテスト系イネーブル信号ＴＥＮの両方がハイレベルにされると、内部回路２１ｂからのデータ信号ＤＴに応じて出力用ＭＯＳＦＥＴ２４ａ，２４ｂのいずれか一方がオン状態、他方がオフ状態にされることにより、外部端子２３にＶDD2または接地電位（０Ｖ）を出力する。
【００９６】
テスト系イネーブル信号ＴＥＮは、例えばこの実施例の双方向バッファが接続されている外部端子が外部のバスなどに接続されていて、その外部バスに接続されている他の半導体集積回路に信号を入力する場合に実施例の出力バッファ回路をハイインピーダンス状態にするのに利用される。なお、図７の実施例においては、レベル変換回路２２ａ，２２ｂを論理ゲート２５ｃ，２５ｄと出力用ＭＯＳＦＥＴ２４ａ，２４ｂのゲート端子との間に設けることも可能である。ただし、出力用ＭＯＳＦＥＴ２４ａ，２４ｂは素子サイズが大きいためそのゲートを駆動する前段の回路の構成素子もサイズを大きくする必要があるので、構成素子数の多いレベル変換回路２２ａ，２２ｂを出力用ＭＯＳＦＥＴ２４ａ，２４ｂの直前に設けるよりも、図７のように論理ゲート２５ｂ〜２５ｄを出力用ＭＯＳＦＥＴ２４ａ，２４ｂの直前に設けた方が占有面積は小さくて済むという利点がある。
【００９７】
図８には、本発明に係るレベル変換回路を出力バッファ回路に応用した場合の構成例が示されている。図７の回路が双方向バッファであるのに対し、図８の回路は単方向の出力バッファであり、データ信号ＤＴの出力を許可したり禁止したりするためのイネーブル信号ＥＮはなく、内部回路２１から供給されるデータ信号は、出力用ＭＯＳＦＥＴ２４ａと２４ｂにそれぞれ対応して設けられているレベル変換回路２２ａ，２２ｂに共通に入力されている。
【００９８】
また、レベル変換回路２２ａ，２２ｂと出力用ＭＯＳＦＥＴ２４ａ，２４ｂのゲート端子との間には、テスト系のイネーブル信号ＴＥＮによってレベル変換回路２２ａ，２２ｂの出力信号を出力用ＭＯＳＦＥＴ２４ａ，２４ｂのゲート端子に供給したり遮断したりする論理ゲート２５ｃ，２５ｄが設けられている。さらに、テスト系のイネーブル信号ＴＥＮが内部信号と同じ低振幅の信号である場合にこれを振幅の大きな信号に変換して論理ゲート２５ｃ，２５ｄに入力させるための第３のレベル変換回路２２ｃが設けられている。ただし、この第３のレベル変換回路２２ｃは高速である必要はないため、図１に示されているレベル変換回路の前段部分のみ使用した回路とされている。なお、この第３のレベル変換回路２２ｃの出力信号は、図示しない他の外部端子に接続されている同様な出力バッファ回路にも共通に供給され、同じような制御が行なわれるように構成される。また、レベル変換回路２２ａと２２ｂは構成素子のサイズを大きくするなどして１つにまとめることも可能である。さらに、この実施例においても、レベル変換回路２２ａ，２２ｂを論理ゲート２５ｃ，２５ｄと出力用ＭＯＳＦＥＴ２４ａ，２４ｂのゲート端子との間に設けることが可能である。
【００９９】
図９には、図７の双方向バッファ回路に設けられている降圧型のレベル変換回路からなる入力バッファ３０の具体的な回路例が示されている。同図に示されているように、入力バッファ３０は、外部端子２３から入力された入力信号ＩＮを受ける初段のＣＭＯＳインバータ３１と、その出力を反転する２段目のＣＭＯＳインバータ３２と、インバータ３１と３２の出力をゲート端子に受ける２個の直列形態のｎチャネルＭＯＳＦＥＴ  Ｑｎ３１，Ｑｎ３２からなるインバータ３３とにより構成されている。インバータ３１と３２は外部インタフェースレベルに合わせて３．３Ｖのような電源電圧ＶDD2で、また３段目のインバータ３３は内部電源電圧と同じ１．５Ｖのような電源電圧ＶDDで動作され、外部から入力される０−３．３Ｖの振幅の信号を０−１．５Ｖの振幅の信号に変換して内部回路２１ｃへ供給する。
【０１００】
図１２には、図７の双方向バッファ回路を構成する各論理ゲートや素子の半導体チップ上へのレイアウトの一例を示す。図１２において、図７と同一の符号が付されているブロックは、同一の論理ゲートおよび素子を表わす。図１２に示されているようなレイアウトを行なうことにより、複数の入出力パッド２３が並んで設けられている場合にも、パッドの幅に合わせて双方向バッファ回路を配置できるため、無駄なスペースを生じさせることがない。
【０１０１】
図１３には、図１２に示されているブロックのうち本発明を適用したレベル変換回路２２ａ，２２ｂを構成する素子のレイアウト構成例を示す。図１３において、実線で示されているのはアルミニウムなどのメタル層からなる配線、一点鎖線で示されているのはポリシリコン層などからなるゲート電極、破線で示されているのはＭＯＳＦＥＴのソース・ドレイン領域となる拡散層である。
【０１０２】
また、中央の素子の不在部分は配線領域であり、ここに電源ライン（図示省略）やｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを接続する配線等が多層配線技術を用いて形成される。図１３において中央の配線領域に表示されている配線は一部であってすべてではない。図１３に表示されている各符号は、図１の回路を構成する素子に付されている符号と同一の素子が形成されている部分を表わす。ただし、図１３には図１におけるＭＯＳＦＥＴ  Ｑｐ９は省略されている。
【０１０３】
図１の実施例において説明したように、ＭＯＳＦＥＴ  Ｑｎ２，Ｑｎ３，Ｑｐ５，Ｑｐ６，Ｑｎ６は他の素子に比べて比較的ゲート幅が大きく設計されている。このようなゲート幅の大きなＭＯＳＦＥＴを半導体基板上にレイアウトする場合、ゲート電極を直線的に配置しようとすると素子の形状が一方向に極端に長くなってしまい、内部回路がゲートアレイなどで構成される場合、ゲートアレイ部分のウェル領域との整合性が悪くなり、入出力バッファ回路部分の素子のウェル領域をゲートアレイ部分とは別個に設計しなくてはならなくなる。
【０１０４】
そこで、この実施例においては、ＭＯＳＦＥＴ  Ｑｎ２，Ｑｎ３，Ｑｐ５，Ｑｐ６，Ｑｎ６等のゲート幅の大きな素子のゲート電極は分割して平行に配置することにより、入出力バッファ回路部分の素子のウェル領域をゲートアレイ部分と共通に設計して整合を取り易くしている。また、ゲート電極を分割する場合、それぞれの分割ゲート電極毎にソース・ドレイン領域の拡散層も分割することが考えられるが、拡散層も分割すると面積効率が低下する。そこで、この実施例においては、ＭＯＳＦＥＴ  Ｑｎ２，Ｑｎ３，Ｑｐ５，Ｑｐ６，Ｑｎ６等のゲート幅の大きな素子は、そのゲート電極は分割されても拡散層は分割されないように設計されている。
【０１０５】
また、この実施例においては、比較的ゲート幅の小さなＭＯＳＦＥＴ  Ｑｐ２，Ｑｐ４，Ｑｎ４，Ｑｎ１１，Ｑｐ１１に関しては、それぞれそれらの素子の近傍にゲート電極が分割された予備のＭＯＳＦＥＴ  Ｑｐ２’，Ｑｐ４’，Ｑｎ４’，Ｑｎ１１’，Ｑｐ１１’が設けられている。ＭＯＳＦＥＴ  Ｑｐ２，Ｑｐ４，Ｑｎ４，Ｑｎ１１，Ｑｐ１１のうち、Ｑｐ２とＱｐ４は、そのゲート幅Ｗｐ２がこれらと対をなすＭＯＳＦＥＴ  Ｑｎ２，Ｑｎ３のゲート幅Ｗｎ２に対して１：１５のような比率で小さくされており、そのゲート幅比が大きいほど直流的に安定な動作が可能であるが、比が大きすぎると出力ノードｎ１，ｎ２の立上がりが遅くなる。つまり、図１の実施例では、レベルシフト段１２のゲート幅Ｗｐ２とＷｎ２の比は直流動作マージンと動作周波数とのトレードオフで決定される。
【０１０６】
従って、上記のように予備のＭＯＳＦＥＴ  Ｑｐ２’，Ｑｐ４’が設けられていると、例えばマスタスライス法による配線形成時に選択的にこれらの素子を接続したりしなかったりすることにより、目標とする回路の動作周波数に応じて回路の定数を調整することが可能となる。
【０１０７】
一方、ＭＯＳＦＥＴ  Ｑｎ４，Ｑｎ１１，Ｑｐ１１は、これらと対をなすＭＯＳＦＥＴ  Ｑｐ４，Ｑｐ６，Ｑｎ５とのゲート幅の比によって、インバータ１３や出力段１４の論理しきい値が決定される。従って、上記のように予備のＭＯＳＦＥＴ  Ｑｎ４’，Ｑｎ１１’，Ｑｐ１１’が設けられていると、例えばマスタスライス法による配線形成時に選択的にこれらの素子を接続したりしなかったりすることにより、論理しきい値を調整し信号の立上がりまたは立ち下がり速度を微調整することが可能となる。
【０１０８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば図１や図４の実施例では、レベルシフト段１２の正相側にインバータ１３を設けているが、図９のように、このインバータ１３はレベルシフト段１２の逆相側を設けても良い。ただし、そのようにするとレベルシフト段１２の正相側を伝達する信号はインバータ３段分の遅延がもたらされ、レベルシフト段１２の逆相側を伝達する信号はインバータ１段分の遅延がもたらされアンバランスになるので、遅延段１４のＰ−ＭＯＳ側の負荷駆動力をＮ−ＭＯＳ側の負荷駆動力よりも大きくするなどの工夫が必要となる。
【０１０９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるレベル変換機能を有する入出力バッファ回路に適用した場合について説明したが、本発明はそれに限定されるものでなく、半導体集積回路内部におけるレベル変換回路にも適用することができる。
【０１１０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【０１１１】
すなわち、本発明に従うと、出力信号のロウレベルからハイレベルへの変化がハイレベルからロウレベルへの変化がほぼ等しいレベル変換回路を実現できるとともに、レベル変換回路をインタフェース回路とする半導体集積回路を用いたシステムの高速化が可能になる。
【図面の簡単な説明】
【図１】本発明に係る昇圧型のレベル変換回路の第１の実施例を示す回路図である。
【図２】図１のレベル変換回路内の信号のタイミングを示すタイミングチャートである。
【図３】図１のレベル変換回路の出力段の動作状態を示す回路説明図である。
【図４】本発明に係るレベル変換回路の第１の実施例の変形例を示す回路図である。
【図５】本発明に係る昇圧型のレベル変換回路の第２の実施例を示す回路図である。
【図６】本発明に係るレベル変換回路の第２の実施例の変形例を示す回路図である。
【図７】本発明に係るレベル変換回路を双方向バッファ回路に応用した場合の構成例を示す論理構成図である。
【図８】本発明に係るレベル変換回路を出力バッファ回路に応用した場合の構成例を示す論理構成図である。
【図９】入力バッファ回路を構成する降圧型のレベル変換回路の例を示す回路図である。
【図１０】従来の昇圧型レベル変換回路の一例を示す回路図である。
【図１１】実施例のレベル変換回路および従来のレベル変換回路をシミュレーションした結果得られた入出力信号の波形図である。
【図１２】図７の双方向バッファ回路を構成する各論理ゲートや素子の半導体チップ上へのレイアウトの一例を示すレイアウト構成図である。
【図１３】本発明を適用したレベル変換回路を構成する素子のレイアウトの一例を示すレイアウト構成図である。
【符号の説明】
１１  初段インバータ
１２  レベルシフト段
１３  インバータ
１４  出力段
１５  遅延段
１６  出力ラッチ段
２１ａ〜２１ｃ  内部回路
２２ａ，２２ｂ  レベル変換回路
２３  外部端子（入出力パッド）
２４ａ，２４ｂ  出力用ＭＯＳＦＥＴ
２５ａ〜２５ｄ  論理ゲート回路
３０  入力バッファ（降圧型レベル変換回路）
【図１】
0003717781.tif 000002
【図２】
0003717781.tif 000003
【図３】
0003717781.tif 000004
【図４】
0003717781.tif 000005
【図５】
0003717781.tif 000006
【図６】
0003717781.tif 000007
【図７】
0003717781.tif 000008
【図８】
0003717781.tif 000009
【図９】
0003717781.tif 000010
【図１０】
0003717781.tif 000011
【図１１】
0003717781.tif 000012
【図１２】
0003717781.tif 000013
【図１３】
0003717781.tif 000014