(57)【特許請求の範囲】
【請求項１】
第１強誘電体キャパシタおよび第１選択トランジスタを有する第１メモリセルと、第１ビット線と、第１プレート線と、第１ワード線と、第２強誘電体キャパシタおよび第２選択トランジスタを有する第２メモリセルと、第２ビット線と、第２プレート線と、第２ワード線と、第１相補ビット線と、第２相補ビット線と、第１スイッチと、第２スイッチと、第３スイッチと、第４スイッチと、センスアンプとを具え、
前記第１選択トランジスタの主電流路の一端は、前記第１強誘電体キャパシタの一方の電極に接続され、
前記第１選択トランジスタの主電流路の他端は、前記第１ビット線に接続され、
前記第１選択トランジスタの制御電極は、前記第１ワード線に接続され、
前記第１強誘電体キャパシタの他方の電極は、前記第１プレート線に接続され、
前記第２選択トランジスタの主電流路の一端は、前記第２強誘電体キャパシタの一方の電極に接続され、
前記第２選択トランジスタの主電流路の他端は、前記第２ビット線に接続され、
前記第２選択トランジスタの制御電極は、前記第２ワード線に接続され、
前記第２強誘電体キャパシタの他方の電極は、前記第２プレート線に接続され、
前記第１スイッチは、前記第１ビット線と前記第１相補ビット線の一端との間に設けられ、
前記第２スイッチは、前記第１ビット線と前記第２相補ビット線との間に設けられ、
前記第３スイッチは、前記第２ビット線と前記第２相補ビット線の一端との間に設けられ、
前記第４スイッチは、前記第２ビット線と前記第１相補ビット線との間に設けられ、
前記第１相補ビット線の他端および前記第２相補ビット線の他端は、それぞれ前記センスアンプに接続されている
ことを特徴とする強誘電体メモリ装置。
【請求項２】
請求項１に記載の強誘電体メモリ装置の第１メモリセルに書き込まれたデータを読み出すにあたり、
予め、前記第１〜第４スイッチを全てオンにしておくことにより、第１ビット線、第２ビット線、第１相補ビット線および第２相補ビット線を電気的に接続させておき、該第１ビット線、第２ビット線、第１相補ビット線および第２相補ビット線を接地電位にした後、これらの線を電気的に浮遊にさせる工程と、
前記第１ワード線を能動にして、前記第１選択トランジスタを導通状態にした後、前記第１プレート線を能動にして、前記第１および第２ビット線ならびに第１および第２相補ビット線に、前記第１メモリセルに書き込まれたデータに起因する第１電位を発生させる工程と、
前記第１スイッチをオフにして、前記第１ビット線および前記第１相補ビット線を絶縁状態にし、かつ前記第１相補ビット線を、前記第１電位で保持して電気的に浮遊させる工程と、
前記第２スイッチをオフにして、前記第１ビット線および前記第２相補ビット線を絶縁状態にした後、前記第１ビット線と、前記第２ビット線および第２相補ビット線とを、それぞれ接地電位にする工程と、
前記第１プレート線を非能動にした後、前記第２スイッチをオンにし、前記第３スイッチをオフにすることにより、第１ビット線および第２相補ビット線を電気的に接続して、第２ビット線および第２相補ビット線を絶縁状態にし、さらに当該第１ビット線および第２相補ビット線を接地電位で電気的に浮遊させる工程と、
前記第１プレート線を再び能動にして、第１ビット線および第２相補ビット線に前記第１強誘電体キャパシタの非反転分極に起因する第２電位を発生させる工程と、
前記第２スイッチをオフにした後、前記センスアンプを活性化することによって、前記第１相補ビット線の第１電位と前記第２相補ビット線の第２電位とを比較する工程と、
前記第１スイッチをオンにして、前記第１ビット線および第１相補ビット線を電気的に接続する工程と、
前記第１プレート線を非能動にする工程と、
前記センスアンプを不活性化する工程と
を含んでいる
ことを特徴とする強誘電体メモリ装置の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリ装置、特に強誘電体薄膜を用いた不揮発性メモリの回路構成に関する。また、強誘電体メモリ装置の動作方法、特に強誘電体メモリ装置からのデータ読み出し方法に関する。
【０００２】
【従来の技術】
従来、強誘電体メモリ装置は、２つのトランジスタと２つのキャパシタとを具えて１つのビットを構成する２Ｔ２Ｃタイプと、１つのトランジスタと１つのキャパシタとを具えて１つのビットを構成する１Ｔ１Ｃタイプが知られている。
【０００３】
一方、１Ｔ１Ｃタイプの強誘電体メモリ装置の構造は、１つのビットを構成するメモリセルは１つで済むためにメモリの高密度化を図るには適した構造である。
【０００４】
この１Ｔ１Ｃタイプの装置は、通常、ビット線電位と比較するための参照電位を発生させる参照電位発生用セル（参照セルと称する。）を用いて読み出し動作を行う構成となっている。この参照セルを、強誘電体キャパシタを用いて形成すると、読み出し回数の多さに起因して、参照セル中の強誘電体キャパシタの劣化が他のメモリセル中のキャパシタよりも早く、装置の寿命が、大幅に短くなってしまう。
【０００５】
このため、参照セルを使用しないで読み出し動作を行うことができる１Ｔ１Ｃタイプの強誘電体メモリ装置が、例えば文献１（文献１：特開平１１−２６００６６号公報）に提案されている。
【０００６】
【発明が解決しようとする課題】
文献１に開示された強誘電体メモリ装置によれば、参照セルを用いず、書き込みが行われていないビット線を基準に用いて検知（比較）を行うように構成されている。そして、データの読み出し動作は、駆動線に２つの反対極性のパルスを印加する。第１のパルスは、選択されたビット線にデータ依存信号を与える。第２のパルスは、ビット線のレベルを、選択されないビット線のＤＣバイアス電圧が最適の基準を与えるようなレベルに復帰させる。
【０００７】
この発明の目的は、参照セルを用いない１Ｔ１Ｃタイプの強誘電体メモリ装置であるが、文献１の強誘電体メモリ装置よりも、低消費電力化が図れる強誘電体メモリ装置およびその動作方法を提供することにある。
【０００８】
【課題を解決するための手段】
このため、この発明の強誘電体メモリ装置は、強誘電体キャパシタおよび選択トランジスタを有する少なくとも１つのメモリセルと、それぞれのメモリセルに接続されたワード線、ビット線およびプレート線と、プレート線ドライバと、センスアンプと、第１プリチャージ回路と、第２プリチャージ回路とを具えている。
【０００９】
選択トランジスタの制御電極は、ワード線に接続されていて、選択トランジスタの主電流路の一端は強誘電体キャパシタの一方の電極に接続され、主電流路の他端はビット線に接続されている。また、強誘電体キャパシタの他方の電極は、プレート線に接続されている。プレート線は、プレート線ドライバに接続されている。また、第１プリチャージ回路は、ビット線にスイッチを介して接続されており、このビット線はセンスアンプの一方の端子に接続されている。そして、センスアンプの他方の端子に第２プリチャージ回路の出力端子が接続されている。
【００１０】
上述のプレート線ドライバはプレート線に電位を発生させるための電圧発生回路であり、接地電位を発生させるための基準電圧、参照電位を発生させるための第１電圧、およびこの第１電圧より高い第２電圧のうちの各電圧を選択的にプレート線に印加することができる。
【００１１】
また、第１プリチャージ回路は、ビット線に電位を発生させるための電圧発生回路であり、基準電圧および上述の第１電圧のうちのいずれかの電圧を選択的にビット線に印加することができる。
【００１２】
また、第２プリチャージ回路は、センスアンプに参照電位を発生させるための第１電圧を発生させる電圧発生回路である。このセンスアンプは、ビット線にも接続している。よって、このセンスアンプでは、メモリセルに書き込まれたデータを反映する、ビット線に発生させた電位と、第２プリチャージ回路から発生した参照電位とが比較される。
【００１３】
このような強誘電体メモリ装置は、１Ｔ１Ｃタイプであるため、メモリの高密度化が図れる。また、ビット線電位と比較するための参照電位を発生させるのに、キャパシタを具えた参照セルは使用しない。そのかわりに、センスアンプに、参照電位を発生させるプリチャージ回路が直接接続されている。したがって、このプリチャージ回路はビット線とは独立させて設計することができるので、参照電位はビット線の容量に依存しない。したがって、従来よりも参照電位の発生に寄与する容量を小さくすることができるので、この装置の動作の低消費電力化が図れる。
【００１４】
また、上述したような強誘電体メモリ装置からメモリセルに書き込まれたデータを読み出す動作は、以下の▲１▼〜▲８▼の工程を含んで行われる。
【００１５】
▲１▼プレート線およびビット線に、それぞれ第１電圧を印加しておく。
【００１６】
▲２▼スイッチをオフにして、第１プリチャージ回路とビット線とを絶縁させることによりビット線を電気的に浮遊させる。
【００１７】
▲３▼ワード線を能動にして選択トランジスタを導通状態にする。
【００１８】
▲４▼プレート線に、第２電圧、基準電圧および第１電圧を、この順に印加する。
【００１９】
▲５▼センスアンプを活性化し、同時に、プレート線ドライバからプレート線に第２電圧を印加する
▲６▼プレート線に、基準電圧を印加する。
【００２０】
▲７▼ワード線を非能動にする。
【００２１】
▲８▼センスアンプを不活性化し、同時にスイッチをオンにする。
【００２２】
まず、上記▲２▼工程を経ることによって、ビット線は第１電圧を印加したときの電位（第１の電位と称する。）で浮遊する。また、同じ時点でプレート線も第１の電位となっている。次に、▲３▼工程で、ワード線を能動にすることによって、選択トランジスタが導通状態となる。その後、▲４▼工程において、プレート線に第１電圧よりも高い第２電圧を印加した後、基準電圧を印加する。その後、再び第１電圧を印加する。この動作により、強誘電体キャパシタは部分分極する。強誘電体キャパシタに書き込まれたデータ、すなわち強誘電体の読み出し動作前の分極方向に応じて、第２電圧を印加したときおよび基準電圧を印加したときの分極量が異なる。したがって、基準電圧を印加した後に第１電圧を印加すると、ビット線に誘起される電位は、第１の電位よりも高い電位あるいは低い電位のいずれかの電位となる。その後、センスアンプを活性化して、ビット線の電位と、第２プリチャージ回路から第１電圧が印加されて得られる第１の電位とが比較される。センスアンプの活性化と同時にプレート線に第２電圧を印加することによって、ビット線の電位が第１の電位よりも高い電位である場合は、ビット線の電位は高電位にラッチされる。一方、ビット線の電位が第１の電位よりも低い電位である場合には、ビット線の電位は低電位（０Ｖ）にラッチされる。その後、▲６▼工程でプレート線に基準電圧を印加することによって、強誘電体キャパシタには、読み出し動作によって破壊されたデータが再書き込みされる。そして、▲７▼工程でワード線を非能動にし、▲８▼工程でセンスアンプを不活性にし、さらにスイッチをオンにすることによって、一連の読み出し動作が終了する。
【００２３】
したがって、この発明の強誘電体メモリ装置の動作方法によれば、データが書き込まれたメモリセルからそのデータを読み出すときに、プレート線の電位を予め参照電位にしておいた後、このプレート線の電位を参照電位より高い電位にし、次に接地電位にして、最後に再び参照電位に戻すことによって、強誘電体キャパシタを部分分極させる。この部分分極によって、ビット線には、書き込まれたデータに応じて、参照電位よりも高い電位かあるいは低い電位が現れる。よって、センスアンプでは、キャパシタを使わない参照電位発生回路（第２プリチャージ回路）から発生させた参照電位と、ビット線に現れた電位とを比較することによって読み出し動作を行うことができる。
【００２４】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態につき説明する。なお、各図は発明を理解できる程度に各構成成分の形状、大きさおよび配置関係を概略的に示してあるに過ぎず、したがってこの発明を図示例に限定するものではない。
【００２５】
＜第１の実施の形態＞
図１〜図４を参照して、第１の実施の形態の強誘電体メモリ装置の構造およびデータ読み出し方法について説明する。図１は、この実施の形態の強誘電体メモリ装置の構成を示す概略的な回路図である。また、図２は、図１のプレート線ドライバ、第１プリチャージ回路および第２プリチャージ回路の一構成例を示す回路図である。
【００２６】
図１に示す構成例によれば、１つのメモリセル１２は、１つの強誘電体キャパシタ１４と、この強誘電体キャパシタ１４の一方の電極１４ａに主電流路の一端１６ａが接続された選択トランジスタ１６とを具えている。この選択トランジスタ１６を電界効果トランジスタ（ＦＥＴ）とするとき、その主電流路の一端１６ａは、第１主電極、例えばドレイン電極である。
【００２７】
そして、この強誘電体メモリ装置（装置）１０は、少なくとも１つのメモリセル１２と、ワード線ＷＬと、ビット線ＢＬと、プレート線ＰＬと、プレート線ドライバ１８と、センスアンプ２０と、第１プリチャージ回路２２と、第２プリチャージ回路２４とを具えている。
【００２８】
また、これらの接続関係については、以下の通りである。
【００２９】
メモリセル１２中の選択トランジスタ１６の制御電極（ゲート）１６ｃは、ワード線ＷＬに接続されていて、主電流路の他端１６ｂはビット線ＢＬに接続されている。この主電流路の他端１６ｂは、第２主電極、例えばソース電極である。また、強誘電体キャパシタ１４の他方の電極１４ｂは、プレート線ＰＬに接続されている。このプレート線ＰＬの一端は、プレート線ドライバ１８の出力端子に接続されている。また、第１プリチャージ回路２２の出力端子は、ビット線ＢＬに接続されている。さらに詳細には、この出力端子はトランジスタ１６の第２主電極１６ｂにスイッチ２６を介して接続されている。
【００３０】
スイッチ２６は、インバータ２７とＣＭＯＳトランスファゲート２８とで構成されている。このスイッチ２６の入力端２６ａが、トランスファゲート２８のＰＭＯＳトランジスタのゲート電極２８ａと、インバータ２７の入力２７ａとに接続されている。また、インバータ２７の出力２７ｂが、トランスファゲート２８のＮＭＯＳトランジスタのゲート電極２８ｂに接続されている。スイッチ２６の入力端２６ａは、この入力端２６ａに入力するハイレベルまたはローレベルの信号のタイミングを制御する図示しない制御回路に接続されている。
【００３１】
また、ビット線ＢＬは、センスアンプ２０の一方の端子２０ａに接続され、センスアンプ２０の他方の端子２０ｂには、参照電位線ＲＬで第２プリチャージ回路２４の出力端子が接続されている。
【００３２】
ここで、プレート線ドライバ１８は、プレート線ＰＬに所望の電位を発生すなわち確立させる電圧発生回路である。この装置では、このドライバ１８を、プレート線ＰＬを接地電位にする基準電圧、参照電位にする第１電圧、およびこの第１電圧よりも高い第２電圧を選択的に発生させる回路とする。
【００３３】
また、第１プリチャージ回路２２は、ビット線ＢＬに電位を発生すなわち確立させる電圧発生回路である。この装置では、この第１プリチャージ回路２２を、これら基準電圧および第１電圧を選択的に発生させる回路とする。
【００３４】
また、第２プリチャージ回路２４は、読み出し動作時にセンスアンプ２０につながる参照電位線ＲＬを参照電位にするための電圧発生回路である。この装置では、この第２プリチャージ回路２４を、第１電圧を発生させる回路とする。
【００３５】
なお、これらプレート線ドライバ１８、第１プリチャージ回路２２および第２プリチャージ回路２４は、例えば、図２に示すような、同じ構成の回路としてもよい。
【００３６】
センスアンプ２０を活性化させると、このセンスアンプ２０の一方の端子２０ａにメモリセル１２に書き込まれたデータ、すなわち、強誘電体キャパシタ１４の分極状態に応じてビット線ＢＬに確立された電位が与えられる。また、他方の端子２０ｂには、第２プリチャージ回路２４から参照電位線ＲＬに確立させた参照電位が与えられる。よって、このセンスアンプ２０では、一方の端子２０ａの電位および他方の端子２０ｂの参照電位のいずれの電位が高いか、もしくは低いかを検出する動作が行われる。
【００３７】
参照電位を確立させるための第１電圧は、基準電圧よりも高く電源電圧よりも低い電圧とする。プレート線ＰＬに印加する電圧は、基準電圧、第１電圧および第２電圧である。第２電圧は第１電圧よりも高い電圧である。よって、プレート線ドライバ１８の回路構成を簡単にするために、第２電圧は、少なくとも電源電圧以下の電圧とした方がよい。さらに、第２電圧を電源電圧とすれば、プレート線ドライバ１８の回路構成はさらに簡単になる。
【００３８】
よって、この実施の形態では、第２電圧を電源電圧（Ｖｃｃ）とし、第１電圧を電源電圧の半分の電圧（１／２Ｖｃｃ）とし、基準電圧を０Ｖとする。
【００３９】
これにより、図２（Ａ）に示す構成例において、プレート線ドライバ１８、第１プリチャージ回路２２および第２プリチャージ回路２４は、０Ｖ、１／２ＶｃｃおよびＶｃｃのうちのいずれかの電圧を選択的に発生させることができる。
【００４０】
図２（Ａ）の回路は、電源Ｖｃｃから接地電位点まで接続されている配線２９と、この配線２９に直列に接続された第１スイッチ（ＲＳＷ１）および第２スイッチ（ＲＳＷ２）と、この配線２９の第１スイッチ（ＲＳＷ１）と第２スイッチ（ＲＳＷ２）との間に設けられた出力とで構成されている。第１スイッチ（ＲＳＷ１）および第２スイッチ（ＲＳＷ２）は、いずれも同様の構成のスイッチ回路である。このスイッチ回路は、インバータ（ＩＶ１，ＩＶ２）とＣＭＯＳトランスファゲート（ＴＧ１，ＴＧ２）とで構成されている。そして、スイッチ（ＲＳＷ１，ＲＳＷ２）の入力端Ｉｎ１およびＩｎ２側は、それぞれトランスファゲート（ＴＧ１，ＴＧ２）のＮＭＯＳトランジスタのゲート電極（３１ａ，３３ａ）と、インバータ（ＩＶ１，ＩＶ２）の入力側（３５ａ，３７ａ）とに接続されている。また、インバータ（ＩＶ１，ＩＶ２）の出力側（３５ｂ，３７ｂ）は、トランスファゲート（ＴＧ１，ＴＧ２）のＰＭＯＳトランジスタのゲート電極（３１ｂ，３３ｂ）に接続されている。
【００４１】
このような回路において、第１スイッチ（ＲＳＷ１）の入力端Ｉｎ１にハイレベルの信号を入力し、かつ第２スイッチ（ＲＳＷ２）の入力端Ｉｎ２にローレベルの信号を入力すると、第１スイッチ（ＲＳＷ１）はオンとなり、第２スイッチ（ＲＳＷ２）はオフとなるので、この回路からの出力電圧Ｖoutは０Ｖとなる。また、第１スイッチ（ＲＳＷ１）の入力端Ｉｎ１にローレベルの信号を入力し、かつ第２スイッチ（ＲＳＷ２）の入力端Ｉｎ２にハイレベルの信号を入力すると、第１スイッチ（ＲＳＷ１）がオフとなり第２スイッチ（ＲＳＷ２）がオンとなるので、回路からの出力電圧ＶoutはＶｃｃとなる。また、第１スイッチ（ＲＳＷ１）および第２スイッチ（ＲＳＷ２）のいずれの入力端にもハイレベルの信号を入力することによって、第１スイッチ（ＲＳＷ１）および第２スイッチ（ＲＳＷ２）はいずれもオンとなる。よって、回路からの出力電圧Ｖoutを１／２Ｖｃｃにすることができる。これにより、第１スイッチ（ＲＳＷ１）および第２スイッチ（ＲＳＷ２）を制御することによって、プレート線ドライバ１８から０Ｖ、１／２ＶｃｃおよびＶｃｃのうちのいずれかの電圧を選択的に発生させることができる。この回路は、第１プリチャージ回路２２および第２プリチャージ回路２４としても用いることができる。
【００４２】
また、図２（Ａ）の回路を、第２プリチャージ回路２４として使用する場合には、図２（Ｂ）に示すように、第１スイッチ（ＲＳＷ１）および第２スイッチ（ＲＳＷ２）の入力端Ｉｎ１およびＩｎ２同士を短絡した回路を用いることもできる。この短絡部分３９にハイレベルの信号を入力することによって、１／２Ｖｃｃの電圧を出力させることができる。
【００４３】
次に、この装置１０のメモリセル１２に書き込まれたデータの読み出し機構について、図３および図４を参照して説明する。図３は、強誘電体キャパシタの分極状態を説明するための特性図であり、横軸に電位（Ｖ）をとり縦軸に電荷量をとって示してある。図４は、この実施の形態の強誘電体メモリ装置の読み出し動作の説明に供するタイミングチャートであり、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬおよび参照電位線ＲＬの各々の電位変化を時間軸上に示している。また、スイッチをオンまたはオフにするタイミングおよびセンスアンプを活性または不活性にするタイミングも、上記時間軸に合わせて示してある。
【００４４】
まず、時刻ｔ＝０ではプレート線ＰＬ、ビット線ＢＬおよびワード線ＷＬの電位を同一電位にしておく。同一電位として、ここでは接地電位（０Ｖ）とする。このとき、強誘電体キャパシタの分極状態は、書き込まれたデータに応じて、図３の点Ａ１または点Ｂ１の電荷量の状態となっている。
【００４５】
次に、時刻ｔ＝１では、プレート線ＰＬおよびビット線ＢＬに第１電圧（１／２Ｖｃｃ）を印加して、これらの線ＰＬおよびＢＬの電位を第１電位（１／２Ｖｃｃ）にする。この実施の形態では、プレート線ドライバ１８からプレート線ＰＬに第１電圧を印加し、第１プリチャージ回路２２からビット線ＢＬに第１電圧を印加する。
【００４６】
続いて、時刻ｔ＝２で、ビット線ＢＬを電気的に浮遊（フローティング）にさせる。ここでは、スイッチ２６をオフにすることによって、ビット線ＢＬと第１プリチャージ回路２２との電気的接続を切断する。スイッチ２６は、スイッチの入力端にハイレベルの信号を入力することによって、オフとなる。
【００４７】
次に、時刻ｔ＝３で、ワード線ＷＬを能動にして、選択トランジスタ１６をオンすなわち導通状態にする。このとき、選択トランジスタ１６のソース１６ｂ側に接続されているビット線ＢＬの電位と、選択トランジスタ１６のドレイン１６ａ側に強誘電体キャパシタ１４を介して接続されているプレート線ＰＬの電位とは、同じ電位（１／２Ｖｃｃ）であるため、強誘電体キャパシタ１４からビット線ＢＬへの電荷の移動はない。
【００４８】
次に、時刻ｔ＝４で、プレート線ＰＬに第２電圧を印加する。ここでは、プレート線ドライバ１８からプレート線ＰＬに第２電圧として電源電圧（Ｖｃｃ）を印加する。これにより、強誘電体キャパシタ１４の電荷量の状態は図３に示すように変化する。
【００４９】
すなわち、強誘電体キャパシタが点Ａ１の状態にあった場合に、プレート線ＰＬが電源電位（Ｖｃｃ）となると、強誘電体キャパシタ１４の電荷量の状態は点Ａ２に変化する。また、強誘電体キャパシタ１４が点Ｂ１の状態にあった場合には、点Ｂ１から点Ｂ２に変化する。よって、強誘電体キャパシタ１４の分極方向によって電荷の変化量は異なってる。なお、図３において、プレート線電位を示す縦線と、点Ａ１および点Ｂ１での電荷量を示す横線との交点から各点に向かう一点鎖線は、ビット線容量を表している。
【００５０】
時刻ｔ＝４において、強誘電体キャパシタ１４の電荷量は、点Ａ１から点Ａ２に、または点Ｂ１から点Ｂ２に、変化している。点Ａ１から点Ａ２への電荷量の変化は、点Ｂ１から点Ｂ２への電荷量の変化よりも小さい。したがって、ビット線に移動する電荷の量も点Ｂ１から点Ｂ２への変化の場合の方が多い。よって、ビット線電位は、点Ｂ１から点Ｂ２へ変化したときの方が高くなる。図４において、時刻ｔ＝４では、図３の点Ａ１から点Ａ２への変化に伴うビット線電位の変化を実線で示し、点Ｂ１から点Ｂへの変化に伴うビット線電位の変化を点線で示している。
【００５１】
次に、時刻ｔ＝５で、プレート線ＰＬを接地電位（０Ｖ）にする。このため、プレート線ドライバ１８から０Ｖをプレート線ＰＬに印加する。これにより、強誘電体キャパシタ１４は、時刻ｔ＝４で点Ａ２の状態にある場合には、点Ａ２から点Ａ３の状態に変化する。また、強誘電体キャパシタ１４が時刻ｔ＝４で、点Ｂ２の状態にある場合には、点Ｂ２から点Ｂ３の状態に変化する（図３）。これに応じて、ビット線電位はいずれの場合も低下する（図４）。
【００５２】
次に、時刻ｔ＝６で、プレート線ＰＬを再び第１電位（１／２Ｖｃｃ）にする。このため、プレート線ドライバからプレート線に第１電圧（１／２Ｖｃｃ）を印加する。これにより、強誘電体キャパシタは、点Ａ３の状態から点Ａ４の状態に変化する。あるいは、点Ｂ３の状態から点Ｂ４の状態に変化する（図３）。これに応じて、ビット線ＢＬに現れる電位は、もともとの強誘電体キャパシタ１４の電荷量によって１／２Ｖｃｃよりも高くなるか、あるいは１／２Ｖｃｃよりも低くなるかのいずれかの電位となる。
【００５３】
この結果、プレート線ＰＬに第１電圧、第２電圧、０電圧および第１電圧を、この順に印加することによって、強誘電体キャパシタ１４を部分分極させることができる。
【００５４】
図３において、読み出し動作前に、強誘電体キャパシタ１４の電荷量が点Ａ１の状態である場合は、プレート線ＰＬに電源電圧（Ｖｃｃ）、次に０Ｖ、次に第１電圧（１／２Ｖｃｃ）をこの順に印加することによって、強誘電体キャパシタ１４の電荷量は、Ａ１→Ａ２→Ａ３→Ａ４のように変化する。この結果、時間ｔ＝６で、強誘電体キャパシタ１４の電荷量は、点Ａ１よりもΔＱだけ少ない電荷量となる。したがって、時刻ｔ６でビット線ＢＬに現れる電位は、１／２Ｖｃｃ−ΔＱ／Ｃｂ（Ｃｂ：ビット線容量）となる。よって、この電位は、第１電位（１／２Ｖｃｃ）よりも低い電位となる（図４）。
【００５５】
また、読み出し動作前に、強誘電体キャパシタ１４の電荷量が点Ｂ１の状態である場合は、プレート線ＰＬにＶｃｃ→０Ｖ→１／２Ｖｃｃという順に電圧を印加することによって、強誘電体キャパシタ１４の電荷量は、点Ｂ１→Ｂ２→Ｂ３→Ｂ４のように変化する。この結果、時間ｔ＝６では、強誘電体キャパシタ１４の電荷量は、点Ｂ１よりもΔｑだけ多い電荷量となる。したがって、時刻ｔ＝６でビット線ＢＬに現れる電位は１／２Ｖｃｃ＋Δｑ／Ｃｂとなる。よって、この電位は、第１電位（１／２Ｖｃｃ）よりも高い電位となる（図４参照。）。
【００５６】
その後、時刻ｔ＝７で、プレート線ＰＬに第２電圧（Ｖｃｃ）を印加する。これと同時に、センスアンプ２０を活性化し、さらに第２プリチャージ回路２４から参照電位線ＲＬに第１電位（１／２Ｖｃｃ）を発生させて、センスアンプ２０に提供する。これにより、ビット線ＢＬの電位と第２プリチャージ回路２４からの第１電位とがセンスアンプ２０で比較される。センスアンプ２０の活性化は、センスアンプ活性化信号をセンスアンプに供給することによって行われる。この信号の発生のタイミングを制御する制御回路は、図示していないがセンスアンプ２０に接続されている。
【００５７】
ビット線ＢＬの電位は、メモリセル１２に書き込まれたデータ（図３では、点Ａ１または点Ｂ１）に応じて、上述したように、必ず第１電位よりもΔｑ／Ｃｂだけ高い電位か、あるいはΔＱ／Ｃｂだけ低い電位となっている。
【００５８】
したがって、ビット線ＢＬの電位が第１電位よりも高い場合には、このビット線ＢＬの電位が、センスアンプ２０により増幅されて電源電位として検出される。また、ビット線ＢＬの電位が第１電位よりも低い場合には、このビット線ＢＬの電位は、接地電位（０Ｖ）として検出される。
【００５９】
次に、時刻ｔ＝８で、プレート線ＰＬに０Ｖの電圧を印加する。時刻ｔ＝７において、センスアンプ２０からの出力をビット線ＢＬに戻し、さらに時刻ｔ＝８で、プレート線ＰＬを０Ｖにすることによって、強誘電体キャパシタ１４の分極方向を読み出し前の方向と同じ方向にリストアすることができる。すなわちデータの再書き込みを行うことができる。
【００６０】
以上により、この実施の形態の強誘電体メモリ装置１０によれば、参照セルを用いることなく１Ｔ１Ｃタイプの装置を構成することができる。そして、この装置では参照電位を、ビット線ＢＬに発生させるのではなく、第２プリチャージ回路２４とセンスアンプ２０との間の別の線（参照電位線ＲＬ）に発生させている。よって、この参照電位はビット線ＢＬの容量に依存することはない。したがって、参照電位に寄与する容量の低減が図れる。そして、この容量の低減は、強誘電体メモリ装置１０の動作の低消費電力化につながる。
【００６１】
また、この装置１０は、プレート線ＰＬの電位が０Ｖ、０Ｖよりも高い第１電位、および第１電位よりも高い第２電位のうちのいずれかの電位を発生させるプレート線ドライバ１８を具えている。これは、強誘電体メモリ装置１０からのデータの読み出し動作時に、プレート線ＰＬの電位を、第１電位→第２電位→０Ｖ→第１電位の順に変化させて、強誘電体キャパシタ１４を部分分極させるためである。この第１電位および第２電位の設定を、例えば、第２電位を電源電位（Ｖｃｃ）として、第１電位を１／２Ｖｃｃとすれば、プレート線ドライバ１８の回路構成は非常に単純な構成となる。また、これにより、ビット線ＢＬを第１電位にするための第１プリチャージ回路２２の構成も単純な構成でよい。
【００６２】
また、この装置１０において、参照電位は第１電位とすればよいので、第１電位を１／２Ｖｃｃとすれば、第２プリチャージ回路２４の構成も単純な構成でよく、したがって、参照電位をより安定した状態で発生させることができる。
【００６３】
＜第２の実施の形態＞
次に、図５〜図７を参照して、第２の実施の形態の強誘電体メモリ装置の構造およびデータ読み出し方法について説明する。図５は、この実施の形態の強誘電体メモリ装置の構成を示す概略的な回路図である。また、図６は、図５に示す装置からのデータ読み出し動作の説明に供するタイミングチャートである。図６には、プレート線、ワード線、第１ビット線、第１相補ビット線、第２ビット線、第２相補ビット線の各々の電位変化を時間軸上に示してある。また、第１〜第６スイッチそれぞれのオン・オフのタイミングおよびセンスアンプを活性または不活性にするタイミングも、上記時間軸に合わせて示してある。
【００６４】
図５に示す構成例によれば、第２の実施の形態の強誘電体メモリ装置（装置）３０は、少なくとも第１メモリセル３２と第２メモリセル３４とを具えている。
【００６５】
第１メモリセル３２は、第１強誘電体キャパシタ３６および第１選択トランジスタ３８、例えばＦＥＴを有している。そして、この第１メモリセル３２は、第１ビット線ＢＬ１、第１プレート線ＰＬ１および第１ワード線ＷＬ１に接続されている。
【００６６】
詳しくは、第１選択トランジスタ３８の主電流路の一端３８ａ、すなわち第１主電極、例えばドレイン電極が、第１強誘電体キャパシタ３６の一方の電極３６ａに接続されている。また、第１選択トランジスタ３８の主電流路の他端３８ｂ、すなわち第２主電極、例えばソース電極は、第１ビット線ＢＬ１に接続されている。また、第１選択トランジスタ３８の制御電極（ゲート）３８ｃは第１ワード線ＷＬ１に接続され、第１強誘電体キャパシタ３６の他方の電極３６ｂは第１プレート線ＰＬ１に接続されている。
【００６７】
また、第２メモリセル３４は、第２強誘電体キャパシタ４０および第２選択トランジスタ４２、例えばＦＥＴを有している。そして、この第２メモリセル３４には、第２ビット線ＢＬ２、第２プレート線ＰＬ２および第２ワード線ＷＬ２が接続されている。
【００６８】
第２メモリセル３４と各線との接続は、第１メモリセル３２の場合と同様である。すなわち、第２選択トランジスタ４２の主電流路の一端（第１主電極、ドレイン電極）４２ａは、第２強誘電体キャパシタ４０の一方の電極４０ａに接続されている。また、第２選択トランジスタ４２の主電流路の他端（第２主電極、ソース電極）４２ｂは第２ビット線ＢＬ２に接続されている。また、第２選択トランジスタ４２の制御電極（ゲート）４２ｃは第２ワード線ＷＬ２に接続され、第２強誘電体キャパシタ４０の他方の電極４０ｂは、第２プレート線ＰＬ２に接続されている。
【００６９】
また、第１ビット線ＢＬ１には、第１スイッチＳＷ１を介して第１相補ビット線／ＢＬ１の一端が接続されている。また、第１ビット線ＢＬ１は、スイッチＳＷ２を介して第２相補ビット線／ＢＬ２とも接続している。また、第２ビット線ＢＬ２には、第３スイッチＳＷ３を介して第２相補ビット線／ＢＬ２の一端が接続されている。また、第２ビット線ＢＬ２は、第４スイッチＳＷ４を介して第１相補ビット線／ＢＬ１とも接続している。そして、第１相補ビット線／ ＢＬ１の他端と第２相補ビット線／ＢＬ２の他端との間にセンスアンプ４４が接続されている。
【００７０】
また、この実施の形態の強誘電体メモリ装置３０では、第１ビット線ＢＬ１の第１スイッチＳＷ１とは反対の側に第５スイッチＳＷ５が設けられている。この第５スイッチＳＷ５をオンにすることにより、第１ビット線ＢＬ１に電圧が印加される。そして、第５スイッチＳＷ５をオフにすることにより、第１ビット線ＢＬ１をフローティングの状態にすることができる。また、この装置３０においては、第２ビット線ＢＬ２の第３スイッチＳＷ３とは反対の側に第６スイッチＳＷ６が設けられている。この第６スイッチＳＷ６をオンにすることにより、第２ビット線ＢＬ２に電圧が印加される。そして、第６スイッチＳＷ６をオフにすることにより、第２ビット線ＢＬ２をフローティングの状態にすることができる。
【００７１】
第１スイッチＳＷ１は、インバータとＣＭＯＳトランスファゲートとで構成されている。第１スイッチＳＷ１の入力端がトランスファゲートのＰＭＯＳトランジスタのゲート電極とインバータの入力とに接続されている。また、インバータの出力はトランスファゲートのＮＭＯＳトランジスタのゲート電極に接続している。この第１スイッチＳＷ１と同様の構成のスイッチが第３スイッチＳＷ３、第５スイッチＳＷ５および第６スイッチＳＷ６である。これらのスイッチは、入力端にハイレベルの信号を入力することによって、オフとなり、入力端にローレベルの信号を入力することによってオンとなる。
【００７２】
また、第２スイッチＳＷ２および第４スイッチＳＷ４も、インバータとＣＭＯＳトランスファゲートとで構成されている。そして、入力端がトランスファゲートのＮＭＯＳトランジスタのゲート電極およびインバータの入力に接続されている。また、インバータの出力がトランスファゲートのＰＭＯＳトランジスタのゲート電極に接続されている。よって、これらのスイッチＳＷ２およびＳＷ４においては、入力端にハイレベルの信号を入力することによってオンとなり、入力端にローレベルの信号を入力することによってオフになる。
【００７３】
第１〜第６スイッチの、各入力端への信号の入力のタイミングは、図示していない外部の制御回路によって制御されている。
【００７４】
この装置３０の第１メモリセル３２に書き込まれたデータの読み出し機構について、図６を参照して説明する。
【００７５】
まず、時刻ｔ＝０で、第１〜第６スイッチ（ＳＷ１〜ＳＷ６）はオンにしてある。よって、第１ビット線ＢＬ１、第２ビット線ＢＬ２、第１相補ビット線／ＢＬ１および第２相補ビット線／ＢＬ２は全て電気的に接続されている。また、これらの線には、０Ｖの電位となるように電圧が印加される。
【００７６】
次に、時刻ｔ＝１で、第５スイッチＳＷ５および第６スイッチＳＷ６をオフにする。これにより、第１ビット線ＢＬ１、第２ビット線ＢＬ２、第１相補ビット線／ＢＬ１および第２相補ビット線／ＢＬ２は、０Ｖの電位（接地電位）で電気的に浮遊となる。
【００７７】
次に、時刻ｔ＝２で、第１ワード線ＷＬ１を能動にして、第１選択トランジスタ３８を導通状態にする。
【００７８】
その後、時刻ｔ＝３で、第１プレート線ＰＬ１を能動にする。これにより、第１強誘電体キャパシタ３６に電圧が印加され、第１ビット線ＢＬ１、第２ビット線ＢＬ２、第１相補ビット線／ＢＬ１および第２相補ビット線／ＢＬ２に、第１強誘電体キャパシタ３６の分極状態に応じた電位が生じる。この電位を第１電位（Ｖ1BL）とする。また、第１強誘電体キャパシタの分極状態は、予め第１強誘電体キャパシタに書き込まれたデータに対応している。よって、第１電位（Ｖ1BL）は２つの高さの電位をとりうる。ここでは、高い第１電位（Ｖ1BL）をＶ1BLHとし、及び低い第１電位をＶ1BLLとする。図６では、点線で示された電位がＶ1BLHであり、実線で示された電位がＶ1BLLである。
【００７９】
次に、時刻ｔ＝４で、第１スイッチＳＷ１をオフにする。これにより、第１ビット線ＢＬ１と第１相補ビット線／ＢＬ１とは絶縁される。また、第１相補ビット線／ＢＬ１は、第１電位（Ｖ1BL：Ｖ1BLHあるいはＶ1BLL）を保持した状態で電気的にフローティングの状態となる。なお、この時点で第４のスイッチＳＷ４もオフとなる。
【００８０】
次に、時刻ｔ＝５で、第２スイッチＳＷ２をオフにした後、第５および第６スイッチＳＷ５、ＳＷ６をオンにする。これにより、第１ビット線ＢＬ１と第２相補ビット線／ＢＬ２とは絶縁される。また、第１ビット線ＢＬ１、第２ビット線ＢＬ２および第２相補ビット線／ＢＬ２の電位は０Ｖとなる。
【００８１】
その後、時刻ｔ＝６で、第１プレート線ＰＬ１を非能動にする。
【００８２】
次に、時刻ｔ＝７で、第２スイッチＳＷ２をオンにして、第３スイッチＳＷ３およびＳＷ５をオフにする。これにより、第２ビット線ＢＬ２と第２相補ビット線／ＢＬ２とを絶縁し、第１ビット線ＢＬ１と第２相補ビット線／ＢＬ２とを電気的に接続する。そして、この第１ビット線ＢＬ１と第２相補ビット線／ＢＬ２は、０Ｖの電位で電気的に浮遊する。
【００８３】
次に、時刻ｔ＝８で、第１プレート線ＰＬ１を再び能動にする。これにより、第１強誘電体キャパシタ３８には、時刻ｔ＝３の時点と同じ方向の電圧が印加される。したがって、第１強誘電体キャパシタ３８は非反転分極する。そして、これに伴う第２電位（Ｖ2BL）が、第１ビット線ＢＬ１および第２相補ビット線／ＢＬ２に発生する。図６では、第２電位（Ｖ2BL）を実線で示している。
【００８４】
次に、時刻ｔ＝９で、第２スイッチＳＷ２をオフにすることによって、第１ビット線ＢＬ１と第２相補ビット線／ＢＬ２とを電気的に切断する。また、この時刻ｔ＝９で、センスアンプ４４を活性化させる。これにより、センスアンプ４４に接続されている第１相補ビット線／ＢＬ１の電位（Ｖ1BLHあるいはＶ1BLL）と第２相補ビット線／ＢＬ２の電位（Ｖ2BL）とが比較される。この時点で、第１相補ビット線／ＢＬ１の電位は、第１電位（Ｖ1BL）がそのまま保持されている状態である。また、第２相補ビット線／ＢＬ２は、時刻ｔ＝８で発生した第２電位（Ｖ2BL）を保持している。したがって、センスアンプ４４ではこの第１電位（Ｖ1BL）と第２電位（Ｖ2BL）とが比較される。
【００８５】
この実施の形態では、第１メモリセル３２に書き込まれたデータに応じて、第１電位（Ｖ1BL）は、必ず第２電位（Ｖ2BL）よりも高い電位（Ｖ1BLH）か、あるいは低い電位（Ｖ1BLL）となる。第１相補ビット線の第１電位（Ｖ1BL）が第２相補ビット線の第２電位（Ｖ2BL）よりも高い電位（Ｖ1BLH）のときには、時刻ｔ＝９において、この第１電位（Ｖ1BLH）がセンスアンプ４４によって増幅されて、図６に点線で示されているように、電源電位（Ｖｃｃ）となって検出される。これに対して、第２電位（Ｖ2BL）は、時刻ｔ＝９において点線で示されているように、接地電位（０Ｖ）として検出される。また、第１電位（Ｖ1BL）が第２電位（Ｖ2BL）よりも低い電位（Ｖ1BLL）のときには、図６に実線で示しているように、第２電位（Ｖ2BL）が増幅されて電源電位（Ｖｃｃ）となって検出され、第１電位（Ｖ1BLL）が接地電位（０Ｖ）として検出される。
【００８６】
次に、時刻ｔ＝１０で、第１スイッチＳＷ１をオンにする。これにより、第１ビット線ＢＬ１および第１相補ビット線／ＢＬ１は電気的に接続されるので、第１ビット線ＢＬ１の電位は電源電位（Ｖｃｃ）あるいは接地電位（０Ｖ）となる。
【００８７】
次に、時刻ｔ＝１１で、第１プレート線ＰＬ１を非能動とする。
【００８８】
その後、時刻ｔ＝１２で、センスアンプ４４を不活性にする。これにより、第１強誘電体キャパシタ３６にはデータの書き込み時と同じ方向の電圧が印加される。これにより、データの読み出しによって分極方向が反転した強誘電体キャパシタ３６を書き込み時の分極状態に戻すことができる。よって、データのリストアを行うことができる。
【００８９】
つぎに、時刻ｔ＝１３で、第５スイッチＳＷ５をオンにし、第３スイッチＳＷ３をオンにする。
【００９０】
その後、時刻ｔ＝１４で、第１ワード線ＷＬ１を非能動にして、第１選択トランジスタ３８を非導通状態にする。これにより、一連の読み出し動作が終了する。
【００９１】
この実施の形態では、読み出すべき第１メモリセル３２に書き込まれたデータに由来する電位が、時刻ｔ＝３で発生した第１電位（Ｖ1BL）である。時刻ｔ＝３の時点では、第１ビット線ＢＬ１、第２ビット線ＢＬ２、第１相補ビット線／ＢＬ１および第２相補ビット線／ＢＬ２が全て電気的に接続されている。このため、発生する第１電位（Ｖ1BL）に寄与するビット線容量（ＣBL）は、次式（１）で表される。なお、第１相補ビット線／ＢＬ１の容量は、第１ビット線ＢＬ１の容量の１／１００程度である。また、同様に第２相補ビット線／ＢＬ２の容量は第２ビット線ＢＬ２の容量の１／１００である。したがって、これら相補ビット線の容量は無視して考えることができる。
【００９２】
ＣBL＝ＣBL1＋ＣBL2＋Ｃ/BL1＋Ｃ/BL2≒ＣBL1＋ＣBL2＝２ＣBL1・・・（１）
よって、第１電位（Ｖ1BL）は、次式（２）で表すことができる。
【００９３】
Ｖ1BL＝Ｑ／（２ＣBL1＋Ｃｓ）・・・（２）
ただし、Ｑは、強誘電体キャパシタから第１ビット線および第１相補ビット線に移動した電荷量であり、Ｃｓは、蓄積容量とする。また、Ｑは、第１強誘電体キャパシタ３６に書き込まれたデータによって大きい値か、あるいは小さい値となる。
【００９４】
一方、この第１電位（Ｖ1BL）と比較される第２電位（Ｖ2BL）は、時刻ｔ＝８で発生した電位である。このときは、第１ビット線ＢＬ１および第２相補ビット線／ＢＬ２のみが電気的に接続されており、第１ビット線ＢＬ１と第１相補ビット線／ＢＬ１とは絶縁状態である。また、第２ビット線ＢＬ２と第２相補ビット線／ＢＬ２との間も絶縁状態である。さらに、第２ビット線ＢＬ２と第１相補ビット線／ＢＬ１との間も絶縁状態である。よって、このときのビット線容量（ＣBL）は、次式（３）で表される。
【００９５】
ＣBL＝ＣBL1＋Ｃ/BL2≒ＣBL1・・・（３）
したがって、時刻ｔ＝３の時点と比較すると約半分のビット線容量となる。
【００９６】
よって、第２電位（Ｖ2BL）は、次式（４）で表すことができる。
【００９７】
Ｖ2BL＝ｑ／（ＣBL1＋Ｃｓ）・・・（４）
ただし、ｑは、強誘電体キャパシタから第１ビット線および第２ビット線に移動した電荷量である。ここで、時刻ｔ＝８で、第１プレート線ＰＬ１を能動にすると、第１強誘電体キャパシタ３６は非反転動作となる。これは、時刻ｔ＝５で第１ビット線ＢＬ１を接地電位にしたときに、第１強誘電体キャパシタ３６は特定の方向に分極されており、時刻ｔ＝８では、これと同じ方向の電圧が第１強誘電体キャパシタ３６に印加されることによる。非反転動作となるということは、すなわち移動する電荷量が少ない動作であることを意味する。
【００９８】
したがって、Ｖ2BLが、Ｑの値が小さいときのＶ1BLとＱの値が大きいときのＶ1BLとの間の電位となるように、ビット線容量（ＣBL）を設定することによって、第１電位（Ｖ1BL）が、必ず第２電位（Ｖ2BL）よりも高い電位（Ｖ1BLH）か、あるいは低い電位（Ｖ1BLL）となるようにすることができる。
【００９９】
ここで図７を参照する。
【０１００】
図７は、この実施の形態の強誘電体メモリ装置３０の一構成例の装置における、ビット線容量（ＣBL）に対するビット線電位（Ｖ1BLまたはＶ2BL）の変化特性曲線図である。図７中、実線で示した曲線が第１強誘電体キャパシタが反転動作するときの電位変化特性曲線であり、また、点線で示した曲線が非反転動作するときの電位変化特性曲線である。
【０１０１】
これらの曲線を得るための具体的な測定条件は以下のとおりとする。
【０１０２】
強誘電体キャパシタの強誘電体膜として、例えば、厚さ１５０ｎｍのＳｒＢｉ2Ｔａ2Ｏ9膜を用いる。そして、その残留分極値を７．０μＣ／ｃｍ2とする。また、キャパシタ面積を６．６７μｍ2とし、電源電圧Ｖｃｃを６．０Ｖとする。
【０１０３】
この図７の特性から、次のようなことがわかる。例えば、第１ビット線容量（ＣBL1）および第２ビット線容量（ＣBL2）をそれぞれ、１．０×１０-12Ｆにする。その場合、時刻ｔ＝３において、第１プレート線ＰＬ１を能動にすると、第１相補ビット線／ＢＬ１の電位（第１電位：Ｖ1BL）は、第１強誘電体キャパシタ３６の移動電荷量が多いとき、すなわち第１強誘電体キャパシタ３６が反転動作するときは約１Ｖとなる（図７の実線で示される曲線の上側の黒丸で示されている。）。一方、第１強誘電体キャパシタ３６の移動電荷量が少ないとき、すなわち第１強誘電体キャパシタ３６が非反転動作をするときには、第１電位（Ｖ1BL）は、約０．４Ｖとなる（図７の実線で示される曲線の下側の黒丸で示されている。）。また、時刻ｔ＝８において、第１プレート線ＰＬ１を能動にすると、第２相補ビット線／ＢＬ２の電位（第２電位：Ｖ2BL）は、約０．７Ｖとなる（図７の点線で示される曲線の白丸で示されている。）。
【０１０４】
したがって、この装置３０の第１メモリセル３２に書き込まれたデータを読み出すときに、時刻ｔ＝９で、センスアンプ４４を活性化して第１電位（Ｖ1BL）と第２電位（Ｖ2BL）とを比較すると、第１電位（Ｖ1BL）が一方のデータを反映する値として約１Ｖである場合は、第１電位（Ｖ1BL）が第２電位（Ｖ2BL：約０．７Ｖ）よりも高い電位（Ｖ1BLH）となる。また、第１電位（Ｖ1BL）が他方のデータを反映する値として約０．４Ｖである場合には、第１電位（Ｖ1BL）は第２電位（Ｖ2BL：約０．７Ｖ）よりも低い電位（Ｖ1BLL）となる。
【０１０５】
この事実により、第２電位（Ｖ2BL）は、第１電位（Ｖ1BL）がとり得る２つの電位（Ｖ1BLHおよびＶ1BLL）の間の電位となる。よって、第１電位（Ｖ1BL）と第２電位（Ｖ2BL）とを比較することによって、正確な読み出し動作を行うことができる。
【０１０６】
また、この実施の形態では、参照電位を発生させるキャパシタは必要なく、さらに参照電位を発生させる発生回路自体も必要ないので、１Ｔ１Ｃタイプの強誘電体メモリ装置を極めて単純な回路構成で実現することができる。
【０１０７】
【発明の効果】
上述した説明から明らかなように、この発明の強誘電体メモリ装置によれば、参照セルを必要としない１Ｔ１Ｃタイプの装置である。よって、メモリの高密度化が図れる。また、センスアンプに直接接続されたプリチャージ回路で参照電位を発生させる。よって、このプリチャージ回路はビット線と独立させて設計することができるので、参照電位はビット線の容量には依存しない。したがって、従来よりも参照電位の発生に寄与する容量の低減が図れる。そして、容量の低減は装置の動作の低消費電力化につながる。
【０１０８】
また、この装置からのデータの読み出し動作では、予めビット線およびプレート線を０Ｖよりも高い第１電位にしておく。そして、後に、プレート線の電位を、第１電位→第１電位よりも高い第２電位→０Ｖ→第１電位と、この順に変化させる工程がある。これにより、強誘電体キャパシタを部分分極させることができる。この部分分極によって、プレート線の電位が再び第１電位になった時には、最初の第１電位の時に比べて、強誘電体キャパシタの電荷量が変化している。この変化は、書き込まれたデータに対応している。したがって、ビット線に現れる電位も、変化した電荷量に応じて当初の第１電位から変化する。したがって、第１電位を参照電位として別に発生させておけば、この第１電位とビット線に発生した電位とを比較することによって、データを読み出すことができる。
【０１０９】
また、第２電位を電源電位とし、第１電位を電源電位の半分の電位とすれば、これらの電位を発生させる回路の構成を単純にすることができる。よって、参照電位を安定させて発生させることができるので、読み出し動作の安定化も図れる。
【図面の簡単な説明】
【図１】第１の実施の形態の強誘電体メモリ装置の構成を示す概略的な回路図である。
【図２】（Ａ）は、プレート線ドライバ、第１プリチャージ回路および第２プリチャージ回路の構成図であり、（Ｂ）は、第２プリチャージ回路の構成例を示す図である。
【図３】強誘電体キャパシタの分極状態の説明図である。
【図４】第１の実施の形態の強誘電体メモリ装置からの読み出し動作の説明に供するタイミングチャートである。
【図５】第２の実施の形態の強誘電体メモリ装置の構成を示す概略的な回路図である。
【図６】第２の実施の形態の強誘電体メモリ装置からの読み出し動作の説明に供するタイミングチャートである。
【図７】第２の実施の形態の１構成例の強誘電体メモリ装置のビット線容量に対するビット線電位の変化特性図である。
【符号の説明】
１０，３０：強誘電体メモリ装置（装置）
１２：メモリセル
１４：強誘電体キャパシタ
１４ａ，３６ａ，４０ａ：一方の電極
１４ｂ，３６ｂ，４０ｂ：他方の電極
１６：選択トランジスタ
１６ａ，３８ａ，４２ａ：主電流路の一端（第１主電極、ドレイン電極）
１６ｂ，３８ｂ，４２ｂ：主電流路の他端（第２主電極、ソース電極）
１６ｃ，３８ｃ，４２ｃ：制御電極（ゲート）
１８：プレート線ドライバ
２０，４４：センスアンプ
２０ａ：一方の端子
２０ｂ：他方の端子
２２：第１プリチャージ回路
２４：第２プリチャージ回路
２６：スイッチ
２６ａ：入力端
２７：インバータ
２７ａ：入力
２７ｂ：出力
２８：ＣＭＯＳトランスファゲート
２８ａ，３１ｂ，３３ｂ：ＰＭＯＳトランジスタのゲート電極
２８ｂ，３１ａ，３３ａ：ＮＭＯＳトランジスタのゲート電極
２９：配線
３２：第１メモリセル
３４：第２メモリセル
３５ａ，３７ａ：入力側
３５ｂ，３７ｂ：出力側
３６：第１強誘電体キャパシタ
３８：第１選択トランジスタ
３９：短絡部分
４０：第２強誘電体キャパシタ
４２：第２選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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