(57)【特許請求の範囲】
【請求項１】
複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータと、上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、上記フェイルビットデータに基づき追加不良領域を示す不良モード別限定条件データを作成するとともに、上記フェイルビットデータに基づく不良の位置を示す物理的位置座標データに上記不良モード別限定条件データを加味した補正物理的位置座標データを作成し、この補正物理的位置座標データと上記欠陥位置座標を含むデータに基づく欠陥位置座標データとを照合してその照合結果を出力する解析装置を備えた半導体ウェハの不良解析装置。
【請求項２】
複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータを受け、このデータに基づいた欠陥位置座標データとして記憶する第１の記憶手段と、
上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、このフェイルビットデータに基づいた不良の位置を示す物理的位置座標データとして記憶する第２の記憶手段と、
上記受けたフェイルビットデータに基づき追加不良領域を示す不良モード別限定条件データを作成する追加不良領域推定手段と、
この追加不良領域推定手段からの不良モード別限定条件データを記憶する第３の記憶手段と、
上記第１の記憶手段に記憶された欠陥位置座標データと上記第２の記憶手段に記憶された物理的位置座標データと第３の記憶手段に記憶された不良モード別限定条件データとを受け、受けた物理的位置座標データに受けた不良モード別限定条件データを加味した補正物理的位置座標データを作成し、この補正物理的位置座標データと受けた欠陥位置座標データとを照合する照合手段とを有した解析装置を備えた半導体ウェハの不良解析装置。
【請求項３】
複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータと、上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、上記欠陥位置座標を含むデータに基づき所定単位毎の所定単位欠陥個数データを作成するとともに上記フェイルビットデータに基づき上記所定単位毎の所定単位不良数データを作成し、所定単位欠陥個数データと所定単位不良数データを照合する解析装置を備えた半導体ウェハの不良解析装置。
【請求項４】
複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータを受け、この欠陥位置座標を含むデータに基づき所定単位毎の欠陥個数を算出し、所定単位欠陥個数データとして出力する欠陥個数算出手段と、
この欠陥個数算出手段からの所定単位欠陥個数データを記憶する第５の記憶手段と、
上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、上記フェイルビットデータに基づき上記所定単位毎の不良数を算出し、所定単位不良数データを出力する不良数算出手段と、
この不良数算出手段からの所定単位不良数データを記憶する第６の記憶手段と、
上記第５の記憶手段に記憶された所定単位欠陥個数データと上記第６の記憶手段に記憶された所定単位不良数データとを受け、これら両データの照合を行い、演算処理して両データ間の相関係数を算出する相関係数算出手段とを有した解析装置を備えた半導体ウェハの不良解析装置。
【請求項５】
複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥サイズを含むデータと、上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、上記欠陥位置座標及び欠陥サイズを含むデータに基づき所定単位毎の異物、欠陥等のサイズ別の所定単位サイズ別欠陥個数データを作成するとともに上記フェイルビットデータに基づき所定単位毎の所定単位不良数データを作成し、所定単位サイズ別欠陥個数データと所定単位不良数データを照合する解析装置を備えた半導体ウェハの不良解析装置。
【請求項６】
複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥サイズを含むデータを受け、この欠陥位置座標及び欠陥サイズを含むデータに基づき所定単位毎の異物、欠陥等のサイズ別の欠陥個数を算出し、所定単位サイズ別欠陥個数データとして出力するサイズ別欠陥個数算出手段と、
このサイズ別欠陥個数算出手段からの所定単位サイズ別欠陥個数データを記憶する第８の記憶手段と、
上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、上記フェイルビットデータに基づき上記所定単位毎の不良数を算出し、所定単位不良数データを出力する不良数算出手段と、
この不良数算出手段からの所定単位不良数データを記憶する第６の記憶手段と、
上記第８の記憶手段に記憶された所定単位サイズ別欠陥個数データと上記第６の記憶手段に記憶された所定単位不良数データとを受け、これら両データの照合を行い、演算処理して両データ間の相関係数を算出する相関係数算出手段とを有した解析装置を備えた半導体ウェハの不良解析装置。
【請求項７】
複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥形状別のカテゴリーを含むデータと、上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、上記欠陥位置座標及びカテゴリーを含むデータに基づき所定単位毎の異物、欠陥等のカテゴリー別の所定単位カテゴリー別欠陥個数データを作成するとともに上記フェイルビットデータに基づき所定単位毎の所定単位不良数データを作成し、所定単位カテゴリー別欠陥個数データと所定単位不良数データを照合する解析装置を備えた半導体ウェハの不良解析装置。
【請求項８】
複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥形状のカテゴリーを含むデータを受け、この欠陥位置座標及びカテゴリーを含むデータに基づき所定単位毎の異物、欠陥等のカテゴリー別の欠陥個数を算出し、所定単位カテゴリー別欠陥個数データとして出力するカテゴリー別欠陥個数算出手段と、
このカテゴリー別欠陥個数算出手段からの所定単位カテゴリー別欠陥個数データを記憶する第９の記憶手段と、
上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、上記フェイルビットデータに基づき上記所定単位毎の不良数を算出し、所定単位不良数データを出力する不良数算出手段と、
この不良数算出手段からの所定単位不良数データを記憶する第６の記憶手段と、
上記第９の記憶手段に記憶された所定単位カテゴリー別欠陥個数データと上記第６の記憶手段に記憶された所定単位不良数データとを受け、これら両データの照合を行い、演算処理して両データ間の相関係数を算出する相関係数算出手段とを有した解析装置を備えた半導体ウェハの不良解析装置。
【請求項９】
複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータを取り込むステップ、
上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータを取り込むステップ、
このフェイルビットデータに基づいた不良の位置を示す物理的位置座標データとするステップ、
上記フェイルビットデータに基づき追加不良領域を示す不良モード別限定条件データを作成するステップ、
上記物理的位置座標データに上記不良モード別限定条件データを加味した補正物理的位置座標データを作成し、この補正物理的位置座標データと上記欠陥位置座標データとを照合するステップを備えた半導体ウェハの不良解析方法。
【請求項１０】
複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータを取り込むステップ、
この欠陥位置座標を含むデータに基づき所定単位毎の欠陥個数を算出し、所定単位欠陥個数データを得るステップ、
上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータを取り込むステップ、
上記フェイルビットデータに基づき上記所定単位毎の不良数を算出し、所定単位不良数データを得るステップ、
上記所定単位欠陥個数データと上記所定単位不良数データとの照合を行い、両データ間の相関係数を算出するステップを備えた半導体ウェハの不良解析方法。
【請求項１１】
複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥サイズを含むデータを取り込むステップ、
この欠陥位置座標及び欠陥サイズを含むデータに基づき所定単位毎の異物、欠陥等のサイズ別の欠陥個数を算出し、所定単位サイズ別欠陥個数データを得るステップ、
上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータを取り込むステップ、
上記フェイルビットデータに基づき上記所定単位毎の不良数を算出し、所定単位不良数データを得るステップ、
上記所定単位サイズ別欠陥個数データと上記所定単位不良数データとの照合を行い、両データ間の相関係数を算出するステップを備えた半導体ウェハの不良解析方法。
【請求項１２】
複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥形状のカテゴリーを含むデータを取り込むステップ、
この欠陥位置座標及びカテゴリーを含むデータに基づき所定単位毎の異物、欠陥等のカテゴリー別の欠陥個数を算出し、所定単位カテゴリー別欠陥個数データを得るステップ、
上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータを取り込むステップ、
上記フェイルビットデータに基づき上記所定単位毎の不良数を算出し、所定単位不良数データを得るステップ、
上記所定単位カテゴリー別欠陥個数データと上記所定単位不良数データとの照合を行い、両データ間の相関係数を算出するステップを備えた半導体ウェハの不良解析方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は複数のメモリセルを有するチップが複数形成される半導体ウェハの不良解析装置及び不良解析方法に関するものである。
【０００２】
【従来の技術】
複数のメモリセル（一般に行及び列のマトリクスに配置されている）を有するチップが複数形成される半導体ウェハの不良解析方法として、テスタによってメモリセルすべてについての電気的特性をテストし、そのテスト結果をＸ（行）、Ｙ（列）の座標空間で表示して不良の原因に応じた不良のパターン（一般にフェイルビットマップ（以下、ＦＢＭと称す）と呼ばれている）を得、このＦＢＭをを用いて不良原因を推定する方法がある。
【０００３】
しかるに、ＦＢＭで得られる推定原因は、不良の三次元位置とそこでの電気的異常現象、つまりどこで何が起きているか（リーク／オープン／ショート等）という不良現象の推定に過ぎない。
実際に、不良の改善を行うためには、これだけでは不十分であり、不良現象を引き起こす製造プロセス上の原因を明確にする必要がある。
【０００４】
このような考えに基づいたものとして特開平６−２７５６８８号公報に提案されている。
すなわち、この提案例は、欠陥検査装置によって、複数の工程を有した製造ラインの各工程毎の、半導体ウェハの表面における異物、欠陥等の物理的な検査結果を得るとともに、テスタにて製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータ（ＦＢＭ）を得、異物、欠陥等の物理的な検査結果とＦＢＭとを照合し、不良原因が製造工程中で発生した異物、欠陥に起因するものか否かを推定する方法である。
【０００５】
【発明が解決しようとする課題】
しかるに、テスト結果における不良を示す位置にその不良原因が必ずしもあるとは限らず、不良を示す位置以外に不良原因がある場合もかなりある。
また、製造工程中で発生した異物、欠陥がすべて不良の原因になるわけでもなく、異物、欠陥の存在する位置、大きさ等によって不良に起因する場合としない場合とがある。
したがって、上記した提案例に示されたものにあっては、テスタによるテスト結果における不良を示す位置と、異物、欠陥等の位置とを照合しているだけであるため、十分に不良解析が行えないという課題を奏していた。
【０００６】
この発明は、上記した点に鑑みてなされたものであり、テスタから得られた不良アドレスに対する欠陥による不良原因がなく、その不良アドレスに位置するものと関係するものに欠陥による不良原因があった場合でも、その不良を解析することができ、テスタから得られた不良の原因となる欠陥を見つけることができるとともに、テスタから得られた不良に影響のない欠陥を誤認識することもない半導体ウェハの不良解析装置及び不良解析方法を得ることを目的とするものである。
【０００７】
【課題を解決するための手段】
この発明の第１の発明に係る半導体ウェハの不良解析装置は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、フェイルビットデータに基づき追加不良領域を示す不良モード別限定条件データを作成するとともに、フェイルビットデータに基づく不良の位置を示す物理的位置座標データに不良モード別限定条件データを加味した補正物理的位置座標データを作成し、この補正物理的位置座標データと欠陥位置座標を含むデータに基づく欠陥位置座標データとを照合してその照合結果を出力する解析装置を設けたものである。
【０００８】
この発明の第２の発明に係る半導体ウェハの不良解析装置は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、欠陥位置座標を含むデータに基づき所定単位毎の所定単位欠陥個数データを作成するとともにフェイルビットデータに基づき所定単位毎の所定単位不良数データを作成し、所定単位欠陥個数データと所定単位不良数データを照合する解析装置を設けたものである。
【０００９】
この発明の第３の発明に係る半導体ウェハの不良解析装置は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥サイズを含むデータと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、欠陥位置座標及び欠陥サイズを含むデータに基づき所定単位毎の異物、欠陥等のサイズ別の所定単位サイズ別欠陥個数データを作成するとともにフェイルビットデータに基づき所定単位毎の所定単位不良数データを作成し、所定単位サイズ別欠陥個数データと所定単位不良数データを照合する解析装置を設けたものである。
【００１０】
この発明の第４の発明に係る半導体ウェハの不良解析装置は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥形状別のカテゴリーを含むデータと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、欠陥位置座標及びカテゴリーを含むデータに基づき所定単位毎の異物、欠陥等のカテゴリー別の所定単位カテゴリー別欠陥個数データを作成するとともにフェイルビットデータに基づき所定単位毎の所定単位不良数データを作成し、所定単位カテゴリー別欠陥個数データと所定単位不良数データを照合する解析装置を設けたものである。
【００１１】
この発明の第５の発明に係る半導体ウェハの不良解析方法は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータを取り込むステップと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータを取り込むステップと、このフェイルビットデータに基づいた不良の位置を示す物理的位置座標データとするステップと、フェイルビットデータに基づき追加不良領域を示す不良モード別限定条件データを作成するステップと、物理的位置座標データに上記不良モード別限定条件データを加味した補正物理的位置座標データを作成し、この補正物理的位置座標データと欠陥位置座標データとを照合するステップと設けたものである。
【００１２】
この発明の第６の発明に係る不良解析方法は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータを取り込むステップと、この欠陥位置座標を含むデータに基づき所定単位毎の欠陥個数を算出し、所定単位欠陥個数データを得るステップと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータを取り込むステップと、フェイルビットデータに基づき上記所定単位毎の不良数を算出し、所定単位不良数データを得るステップと、所定単位欠陥個数データと所定単位不良数データとの照合を行い、両データ間の相関係数を算出するステップとを設けたものである。
【００１３】
この発明の第７の発明に係る半導体ウェハの不良解析方法は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥サイズを含むデータを取り込むステップと、この欠陥位置座標及び欠陥サイズを含むデータに基づき所定単位毎の異物、欠陥等のサイズ別の欠陥個数を算出し、所定単位サイズ別欠陥個数データを得るステップと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータを取り込むステップと、フェイルビットデータに基づき所定単位毎の不良数を算出し、所定単位不良数データを得るステップと、所定単位サイズ別欠陥個数データと所定単位不良数データとの照合を行い、両データ間の相関係数を算出するステップとを設けたものである。
【００１４】
この発明の第８の発明に係る半導体ウェハの不良解析方法は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥形状のカテゴリーを含むデータを取り込むステップと、この欠陥位置座標及びカテゴリーを含むデータに基づき所定単位毎の異物、欠陥等のカテゴリー別の欠陥個数を算出し、所定単位カテゴリー別欠陥個数データを得るステップと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータを取り込むステップと、フェイルビットデータに基づき所定単位毎の不良数を算出し、所定単位不良数データを得るステップと、所定単位カテゴリー別欠陥個数データと所定単位不良数データとの照合を行い、両データ間の相関係数を算出するステップとを設けたものである。
【００１５】
【作用】
この発明の第１の発明にあっては、解析装置が物理的位置座標データに不良モード別限定条件データを加味し、この加味された補正物理的位置座標データと欠陥位置座標データとを照合して照合の精度を上げる。
【００１６】
この発明の第２の発明にあっては、解析装置が所定単位毎の所定単位欠陥個数データと所定単位不良数データを照合して分布として照合できるようにし、領域をもつ不良の原因工程の推定を容易にせしめる。
【００１７】
この発明の第３の発明にあっては、解析装置が所定単位毎の所定単位サイズ別欠陥個数データと所定単位不良数データを照合して分布として照合できるようにし、領域をもつ不良の原因工程の推定を容易にせしめる。
【００１８】
この発明の第４の発明にあっては、解析装置が所定単位毎の所定単位カテゴリー別欠陥個数データと所定単位不良数データを照合して分布として照合できるようにし、領域をもつ不良の原因工程の推定を容易にせしめる。
【００１９】
この発明の第５の発明にあっては、物理的位置座標データに不良モード別限定条件データを加味し、この加味された補正物理的位置座標データと欠陥位置座標データとを照合して照合の精度を上げる。
【００２０】
この発明の第６の発明にあっては、所定単位毎の所定単位欠陥個数データと所定単位不良数データを照合して両データ間の相関係数を算出し、分布として照合でき、領域をもつ不良の原因工程の推定を容易にせしめる。
【００２１】
この発明の第７の発明にあっては、所定単位毎の所定単位サイズ別欠陥個数データと所定単位不良数データを照合して両データ間の相関係数を算出し、分布として照合でき、領域をもつ不良の原因工程の推定を容易にせしめる。
【００２２】
この発明の第８の発明にあっては、解析装置が所定単位毎の所定単位カテゴリー別欠陥個数データと所定単位不良数データを照合して両データ間の相関係数を算出し、分布として照合でき、領域をもつ不良の原因工程の推定を容易にせしめる。
【００２３】
【実施例】
実施例１．
図１はこの発明の実施例１である半導体ウェハの不良解析装置１を示すブロック図であり、図１において、２は工程Ａ、工程Ｂ、工程Ｃ……を有した半導体装置の製造ラインで、各工程毎に半導体製造装置が配された集合体によって構成されている。なお、この実施例１において、製造ライン１にて製造される半導体装置はＸ／Ｙのマトリクス状に配置された複数のメモリセルが形成されるメモリ領域を有する半導体記憶装置、例えばＤＲＡＭを対象とし、半導体ウェハはこの半導体記憶装置のチップが複数形成されるものを対象としているものである。
【００２４】
３は上記製造ライン１の各工程Ａ、Ｂ、Ｃ…毎に半導体ウェハの表面における異物及び欠陥等（以下、総称して欠陥と称し、欠陥と表現した場合は、異物だけの場合、欠陥だけの場合、両者を含む場合すべてを含むものである。）を検出、つまり、物理的な外観検査（光学的検査）により検出する欠陥検査装置で、欠陥検査を行う検査部及び検査部からの検査結果を演算処理する演算部とを有する本体４と、この本体４にて演算処理され出力された欠陥位置座標（検査された半導体ウェハの識別情報（ＩＤ）、検査された工程、及び半導体ウェハの表面における欠陥の位置を示す欠陥位置座標を少なくとも含み、これらを含んだものを一義的に欠陥座標と総称する。）、欠陥サイズ及びカテゴリ等を蓄積（記憶）するデータベース（Ｄ／Ｂ）５とを備えているものであり、各工程毎にこの装置を配置したものでもよく、また、共通に１台の装置を配置したものでもよく、例えばＫＬＡ２１＊＊（ＫＬＡ社製）、サーフスキャン７＊＊＊（ＴＥＮＣＯＮ社製）、ＷＩ８８０（日立社製）などが用いられるものである。
【００２５】
なお、上記異物は例えば製造工程中に発生した装置異物、プロセス残留物、エッチング残渣、環境からのごみ、人系異物等種々のものがあり、大きさは０．１μｍ〜数百μｍである。また、上記欠陥は写真製版やエッチング、シミ（薄い酸化膜）、変色等によって生じたパターン欠陥やコンタクト不良等のものである。
【００２６】
６は上記製造ライン１にて製造された半導体ウェハの各チップのメモリセル全てについて電気的特性を計測するテスト（電気的試験）、例えば、メモリセルに対してデータの書き込みを行い、その書き込みが正しく書き込まれ、読み出されるかの確認をするテスト等を行い、そのテスト結果をＸ／Ｙの座標空間に不良の原因に応じた不良パターンとして現すフェイルビットマップ（以下、ＦＢＭと称す。）を得るためのテスタで、電気的試験を行うとともに試験結果を演算処理する本体７と、この本体７にて得られたＦＢＭを表示するための表示部及びＦＢＭのデータ（テスト方法、不良アドレス（メモリの配線のマトリクスにて指定）等）を蓄積（記憶）するデータベース（Ｄ／Ｂ）などを有した制御用コンピュータ・ワークステーション（以下、制御用ＥＷＳと称す）８を有しているものであり、例えばＪ９３７（テラダイン社製）、Ｔ５３６５Ｐ（アドバンテスト社製）などが用いられるものである。
【００２７】
９は上記欠陥検査装置３にて検査され演算処理されたデータ（工程毎における欠陥位置座標、欠陥サイズ及びカテゴリ等のデータで、一旦データベース５に記憶されたデータであってもよく、欠陥位置座標は半導体ウェハ内のどのチップであるかを示すとともにチップ内にてあらかじめ設定された原点からの距離Ｘ１及びＹ１（単位は例えばμｍにて示される物理的位置座標として表現されており、Ｘ１は原点からの横方向の距離、Ｙ１は原点からの縦方向の距離を示し、１つまたは複数の物理的位置座標を総称している。）及び上記テスタ６にてテストされ演算処理されたデータ（テスト方法及び不良アドレス等のデータで、不良アドレスは半導体ウェハのチップにおける論理的アドレス（ｘ２及びｙ２（単位なし）として表現されている。ｘ２はアドレス原点からの行方向、ｙ２はアドレス原点からの列方向のアドレスを示し、１つまたは複数の論理アドレスを総称している。）を受け、それぞれのデータを所定のフォーマットに基づいてデータ変換するデータフォーマット変換手段である。
【００２８】
１０は上記欠陥検査装置３からのデータを上記データフォーマット変換手段９にてデータ変換されたデータ（以下、説明の都合上、欠陥位置座標データと略称する。この欠陥位置座標データの欠陥位置座標を示すデータは半導体ウェハ内のどのチップであるかを示すとともにチップ内にてあらかじめ設定された原点からの距離Ｘ１及びＹ１（単位は例えばμｍ）にて示される物理的位置座標として表現されており、１つまたは複数の物理的位置座標を総称している。）を工程別に蓄積（記憶）するデータベースである第１の記憶手段である。
【００２９】
１１は上記テスタ６からのデータを上記データフォーマット変換手段９にてデータ変換されたデータ（以下、説明の都合上、ＦＢＭデータと略称する。）を受け、このＦＢＭデータを基にして不良パターンの認識及び分類処理し、その処理結果を不良パターンの認識、分類、位置座標データ（以下、不良パターン認識結果データと略称する。なお、位置座標データは半導体ウェハのチップにおける論理的アドレスとして表現されている。）として出力する不良パターン認識手段で、不良パターンの認識及び分類処理を行う演算処理部１１ａと、演算処理部１１ａからの演算処理結果を不良パターン認識結果データとし、そのデータを出力するための出力部１１ｂとを有しているものである。なお、不良パターンの認識及び分類処理は、配線マトリクスのクロスポイントで表される点情報である上記テスタ６からのデータにおける不良アドレスにより、半導体ウェハのチップそれぞれにおけるすべての不良アドレスに基づきチップ毎に、例えば、単一のメモリセルの不良である点状不良（図２の（ａ）を参照）なのか、直線上に並んだ複数のメモリセルの不良であるライン不良（線状不良、図２の（ｂ）を参照）なのか、マトリクス状に配置された複数のメモリセルの不良であるブロック不良（面状不良）なのか、また線不良であればどれくらいの長さのものが何本不良であるかを認識し、例えば点状不良、線状不良、面状不良等に分類するものである。図２において１００は不良パターンのＦＢＭイメージ、２００は欠陥位置座標データと照合するための照合領域で、ＦＢＭイメージ１００の中心からから距離ｒ（欠陥検査装置３での欠陥検査における欠陥座標精度（ステージ精度）及びチップにおける配線パターン寸法精度に基づいた値）で規定される領域である。
【００３０】
１２はこの不良パターン認識手段１１からの不良パターン認識結果データの位置座標データ（半導体ウェハのチップにおける論理的アドレス（ｘ１及びｙ１）として表現されており、１つまたは複数の論理的アドレスを総称している。）を、半導体ウェハ内のどのチップであるかを示すとともにチップ内にてあらかじめ設定された原点からの距離Ｘ２及びＹ２（単位は例えばμｍであり、Ｘ２は原点からの横方向の距離、Ｙ２は原点からの縦方向の距離を示している。）にて示される物理的位置座標（１つまたは複数の物理的位置座標を総称している。）に変換する位置座標変換手段である。
１３はこの位置座標変換手段からの物理的位置座標データ（１つまたは複数の物理的位置座標データを総称している。）を蓄積（記憶）するデータベースである第２の記憶手段である。
【００３１】
１４は上記不良パターン認識手段１１からの不良パターン認識結果データを受けるとともに、経験及び統計等に基づきあらかじめ技術者によって作成された条件が設定されており、この設定条件に従い入力された不良パターン認識結果データから不良の発生工程（不良を起こしたレイヤがどこであるかに基づく）、不良の位置、不良サイズの推定（推論）を行なうとともに、不良パターン認識結果データから得られ、不良の存在位置（回路上の位置）により生じる不良モードに対する追加不良領域を推定（推論）し、この追加不良領域を不良モード（不良状態）別限定条件データとして出力する追加不良領域推定手段である。不良モード別限定条件データは、半導体ウェハ内のどのチップであるかを示すとともにチップ内にてあらかじめ設定された原点からの距離Ｘ３及びＹ３（単位は例えばμｍにて示される物理的位置座標として表現されており、Ｘ３は原点からの横方向の距離、Ｙ３は原点からの縦方向の距離を示し、１つまたは複数の物理的位置座標を総称している。）にて特定される追加不良領域としてのデータである。
【００３２】
なお、設定条件はテスタ６から得られた種々のテストによる結果に基づいて経験及び統計等によって得られたものである。
また、追加不良領域は各不良モード毎に不良の存在位置（回路上の位置）に対する経験及び統計等に基づいて得られた欠陥（不良）発生可能位置である。例えば、テスタ６からのテスタ結果（配線（ビット線）が不良）に基づいた不良パターン認識結果データがパターンショートからなる配線（ビット線）不良（不良の存在位置）と推定されると、ショートになり得る不良条件として配線をコントロールしている回路（周辺回路における配線（ビット線）制御回路、テスタ６からのテスタ結果は周辺回路が不良とはなっていない）を追加不良領域となすものである。具体的には、図３に示すように、チップ内のメモリセル領域１７における符号３００Ａとして示すビット線の位置が、テスタ６から得られた種々のテストによる結果に基づいて不良として認識、推定されたとすると、ビット線３００Ａを制御する、またはビット線３００Ａに接続された周辺回路領域４００に設けられた複数の周辺回路のうちの符号４００Ａとして示す周辺回路を追加不良領域となすものである。
【００３３】
１５はこの追加不良領域推定手段からの不良モード別限定条件データを蓄積（記憶）するデータベースである第３の記憶手段である。
１６は上記第１の記憶手段１０に記憶された工程別の欠陥位置座標データと上記第２の記憶手段１３に記憶された物理的位置座標データと第３の記憶手段１５に記憶された不良モード別限定条件データとを受け、上記物理的位置座標データに上記不良モード別限定条件データを加味し、つまり、テスタ６からのテスト結果に基づいた不良の存在位置を示す物理的位置座標データに不良モード別限定条件データによる追加不良領域を示す物理的位置座標データを加えて条件入り物理的位置座標データとし、この条件入り物理的位置座標データに上記欠陥検査装置３での欠陥検査における欠陥座標精度（ステージ精度）及びチップにおける配線パターン寸法精度に基づいた値ｒを加味して一定の誤差を範囲指定した補正物理的位置座標データを得、この補正物理的位置座標データと工程別の欠陥位置座標データとを照合し、半導体ウェハ別、チップ別、工程別、不良パターン別の照合結果を得る照合手段である。
【００３４】
１７はこの照合手段からの照合結果を蓄積（記憶）するデータベースである第４の記憶手段で、要望に応じて記憶された照合結果を表示手段（図示せず）に直接出力するものである。なお、この第４の記憶手段１７に記憶された照合結果を直接出力しないものでもよいものである。
１８はこの第４の記憶手段１７に記憶された照合結果を半導体ウェハ別、チップ別、工程別、不良パターン別に統計処理して出力する統計処理手段で、統計処理され表示される一例として例えば図４に示す。図４は日毎あるいはロット毎にある層（Ｌａｙｅｒ  Ａ）、メモリセル（ＢＩＴ）、ビット線（ＢＬ）の不良数を示した図である。
【００３５】
１９は上記データフォーマット変換手段９、第１の記憶手段１０、不良パターン認識手段１１、位置座標変換手段１２、第２の記憶手段１３、追加不良領域推定手段１４、第３の記憶手段１５、照合手段１６、第４の記憶手段１７及び統計処理手段１８によって構成されるコンピュータ・ワークスティションからなる解析装置で、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータと、上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、上記フェイルビットデータに基づき追加不良領域を示す不良モード別限定条件データを作成するとともに、上記フェイルビットデータに基づく不良の位置を示す物理的位置座標データに上記不良モード別限定条件データを加味した補正物理的位置座標データを作成し、この補正物理的位置座標データと上記欠陥位置座標を含むデータに基づく欠陥位置座標データとを照合してその照合結果を出力するものである。
【００３６】
次に、このように構成された半導体ウェハの不良解析装置による不良解析方法を、主として図５に示したフローチャートに基づいて説明する。
まず、ステップＳ１に示すように、欠陥検査装置３によって製造ライン１の各工程Ａ、Ｂ、Ｃ…毎に半導体ウェハの表面における欠陥を物理的な外観検査（光学的検査）により検出して欠陥位置座標を得、この欠陥位置座標を一旦工程別等にしてデータベース５に記憶する。
そして、ステップＳ２に示すように、欠陥検査装置３によって得られた欠陥位置座標はデータフォーマット変換手段９によって所定のフォーマットに基づいてデータ変換され、このデータ変換されたデータを欠陥位置座標データとして第１の記憶手段１０に工程別等にして記憶する。
【００３７】
一方、ステップＳ３に示すようにテスタ６によって製造ライン１にて製造された半導体ウェハの各チップのメモリセル全てについて電気的特性が行なわれ、そのテスト結果をＦＢＭとして得、ステップＳ４に示すように、このＦＢＭのデータをデータベース８に一旦記憶する。
そして、ステップＳ５に示すように、テスタ６によって得られたＦＢＭのデータはデータフォーマット変換手段９によって所定のフォーマットに基づいてデータ変換され、データ変換されたＦＢＭデータは不良パターン認識手段１１によって不良パターンの認識及び分類処理され、ステップＳ６に示すように不良パターン認識結果データとして記憶される。
【００３８】
この時の不良パターンの認識及び分類処理は、配線マトリクスのクロスポイントで表される点情報であるテスタ６からのデータにおける不良アドレスにより、半導体ウェハのチップそれぞれにおけるすべての不良アドレスに基づきチップ毎に、点状不良、線状不良、面状不良なのかを認識し、点状不良、線状不良、面状不良等に分類するものである。
【００３９】
次に、ステップＳ７に示すように、位置座標変換手段１２によって、不良パターン認識手段１１からの不良パターン認識結果データの位置座標データ（論理的アドレスとして表現されている。）を物理的位置座標データに変換する。この変換された物理的位置座標データは、ステップＳ８に示すように第２の記憶手段１３によって記憶される。
【００４０】
一方、ステップＳ９に示すように、追加不良領域推定手段１４によってあらかじめ設定された設定条件に従い不良パターン認識手段１１からの不良パターン認識結果データから不良の存在位置（回路上の位置）により生じる不良モードに対する追加不良領域を推定して不良状態別限定条件データを得る。この得られた不良状態別限定条件データは、ステップＳ１０に示すように第３の記憶手段１５によって記憶される。
【００４１】
次に、ステップＳ１１に示すように、照合手段１６によって、第２の記憶手段１３に記憶された物理的位置座標データに第３の記憶手段１５に記憶された不良モード別限定条件データを加味して条件入り物理的位置座標データを得、この得られた条件入り物理的位置座標データから一定の誤差を範囲指定した補正物理的位置座標データを得、さらに、この得られた補正物理的位置座標データと第１の記憶手段１０に記憶された工程別の欠陥位置座標データとを照合し、半導体ウェハ別、チップ別、工程別、不良パターン別の照合結果を得る。この得られた照合結果データは、ステップＳ１２に示すように第４の記憶手段１７によって記憶される。
【００４２】
そして、ステップＳ１３に示すように、統計処理手段１８によって第４の記憶手段１７に記憶された照合結果データが半導体ウェハ別、チップ別、工程別、不良パターン別に統計処理され、ステップＳ１４に示すように、照合結果として表やグラフ等にして出力されるものである。
【００４３】
このように構成された半導体ウェハの不良解析装置にあっては、テスタ６から得られた不良アドレスに対する欠陥による不良原因がなく、その不良アドレスに位置するものと関係するものに欠陥による不良原因があった場合でも、その不良を解析することができ、テスタ６から得られた不良の原因となる欠陥を見つけることができるとともに、テスタ６から得られた不良に影響のない欠陥を誤認識することもないものである。
【００４４】
実施例２．
図６はこの発明の実施例２である半導体ウェハの不良解析装置１を示すブロック図であり、図６において図１と同一符号である１〜９及び１１は実施例１と同一または相当部分を示すものであり、２０は上記欠陥検査装置３からのデータを上記データフォーマット変換手段９にてデータ変換されたデータ（以下、説明の都合上、欠陥位置座標データと略称する。この欠陥位置座標データの欠陥位置座標を示すデータは半導体ウェハ内のどのチップであるかを示すとともにチップ内にてあらかじめ設定された原点からの距離Ｘ１及びＹ１（単位は例えばμｍ）にて示される物理的位置座標として表現されており、１つまたは複数の物理的位置座標を総称している。）を受け、このデータに基づき工程別にかつチップ別にチップ単位毎の欠陥個数を算出し、工程別のチップ単位欠陥個数データとして出力する欠陥個数算出手段である。
【００４５】
２１はこの欠陥個数算出手段からの工程別のチップ単位欠陥個数データを工程別に蓄積（記憶）するデータベースである第５の記憶手段である。
２２は上記不良パターン認識手段１１からの不良パターン認識結果データを受け、不良パターン別にチップ単位の不良数を算出し、不良パターン別のチップ単位不良数データとして出力する不良数算出手段で、例えば、不良パターン認識手段１１にて認識、分類された例えば点状不良、線状不良、面状不良等の不良パターン認識結果データにより、チップ単位毎の点状不良数、チップ単位毎の線状不良数、チップ単位毎の面状不良数を算出しているものである。
２３はこの不良数算出手段からの不良パターン別のチップ単位不良数データを蓄積（記憶）するデータベースである第６の記憶手段である。
【００４６】
２４は上記第５の記憶手段２１に記憶された工程別のチップ単位欠陥個数データと上記第６の記憶手段２３に記憶された不良パターン別のチップ単位不良数データとを受け、これら両データの照合を行い、演算処理して工程別、不良パターン別の両データ間の相関係数を算出する相関係数算出手段である。
【００４７】
なお、両データの照合は、同一の半導体ウェハのチップ毎にチップ単位欠陥個数データとチップ単位不良数データとの照合、もしくは、チップ単位欠陥個数データをチップ面積で割ったチップ単位欠陥密度データとチップ単位不良数データをチップ面積で割ったチップ単位不良密度データとの照合、チップ単位欠陥個数データまたはチップ単位欠陥密度データにより作成した欠陥分布図とチップ単位不良数データまたはチップ単位不良密度データにより作成した不良分布図との照合を言う。チップ単位欠陥密度データとチップ単位不良密度データを用いた場合は、チップサイズが異なる他の品種、デバイスに対してもノーマライズでき、比較しやすくなるものである。
【００４８】
また、相関係数算出手段２４にて算出される相関係数は、例えば以下のようにして算出されるものである。すなわち、いま、半導体ウェハに３×３の９つのチップが形成されたものを想定し、ある工程Ｎにおいて欠陥検査装置３で検出される欠陥の分布が図７の（ａ）に示すようになっており、テスタ６によって得られるテスト結果に基づいて得られたワード線の不良パターンの分布（物理的位置に変更されている）が図７の（ｂ）に示すようになっているものとする。図７の（ａ）に示した大文字のアルファベットＡ〜Ｉと図７の（ｂ）に示した小文字のアルファベットａ〜ｉは、Ａがａ、Ｂがｂと言うように同じチップを意味している。
【００４９】
すると、第５の記憶手段２１に記憶された工程別のチップ単位欠陥個数データは、工程ＮにおいてチップＡの欠陥個数が３、チップＢの欠陥個数が１、…というデータを意味していることになる。また、第６の記憶手段２３に記憶された不良パターン別のチップ単位不良数データは、ワード線の不良パターンにおいてチップａ（チップＡに相当）のワード線不良数が４、チップｂのワード不良数が０、…というデータを意味していることになる。
これらデータを相関係数算出手段２４は図７の（ｃ）に示す欠陥数と不良数の散布図を作成し、この散布図から欠陥数と不良数との相関関数を求めているものである。
【００５０】
２５はこの相関係数算出手段２４にて算出される相関係数を工程別、不良パターン別に蓄積（記憶）するデータベースである第７の記憶手段で、要望に応じて記憶された照合結果を表示手段（図示せず）に直接出力するものである。なお、この第７の記憶手段２５に記憶された照合結果を直接出力しないものでもよいものである。
【００５１】
２６はこの第７の記憶手段２５に記憶された相関係数を半導体ウェハ別、チップ別、工程別、不良パターン別に統計処理して出力する統計処理手段で、統計処理され表示される一例として例えば図８に示す。図８は欠陥サイズ（または欠陥カテゴリ）に対するある層（Ｌａｙｅｒ  Ａ、Ｌａｙｅｒ  Ｂ、Ｌａｙｅｒ  Ｃ、工程別を示している）毎の相関係数を示した図であり、相関係数が１に近いほど相関があり、欠陥が不良の原因になっていることがわかる。また、任意に設定された管理値以上であるか否かによって欠陥が不良の原因か否かを判断できるものである。
【００５２】
２７は上記データフォーマット変換手段９、不良パターン認識手段１１、欠陥個数算出手段２０、第５の記憶手段２１、不良数算出手段２２、第６の記憶手段２３、相関係数算出手段２４、第７の記憶手段２５及び統計処理手段２６によって構成されるコンピュータ・ワークスティションからなる解析装置で、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータと、上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、上記欠陥位置座標を含むデータに基づきチップ毎のチップ単位欠陥個数データを作成するとともに上記フェイルビットデータに基づきチップ毎のチップ単位不良数データを作成し、チップ単位欠陥個数データとチップ単位不良数データを照合して相関係数を得、出力するものである。
【００５３】
次に、このように構成された半導体ウェハの不良解析装置による不良解析方法を、主として図９に示したフローチャートに基づいて説明する。
まず、ステップＳ１０１に示すように、欠陥検査装置３によって製造ライン１の各工程Ａ、Ｂ、Ｃ…毎に半導体ウェハの表面における欠陥を物理的な外観検査（光学的検査）により検出して欠陥位置座標を得、ステップＳ１０２に示すように、この欠陥位置座標を一旦工程別等にしてデータベース５に記憶する。
【００５４】
そして、欠陥検査装置３によって得られた欠陥位置座標はデータフォーマット変換手段９によって所定のフォーマットに基づいてデータ変換され、このデータ変換された欠陥位置座標データを受けた欠陥個数算出手段２０は、ステップＳ１０３に示すように、欠陥位置座標データに基づき工程別にかつチップ別にチップ単位毎の欠陥個数を算出し、工程別のチップ単位欠陥個数データを作成する。
この欠陥個数算出手段２０にて算出されたチップ単位欠陥個数データは、ステップＳ１０４に示すように、第５の記憶手段２１に記憶される。
【００５５】
一方、ステップＳ１０５に示すようにテスタ６によって製造ライン１にて製造された半導体ウェハの各チップのメモリセル全てについて電気的特性が行なわれ、そのテスト結果をＦＢＭとして得、ステップＳ１０６に示すように、このＦＢＭのデータをデータベース８に一旦記憶する。
そして、ステップＳ１０７に示すように、テスタ６によって得られたＦＢＭのデータはデータフォーマット変換手段９によって所定のフォーマットに基づいてデータ変換され、データ変換されたＦＢＭデータは不良パターン認識手段１１によって不良パターンの認識及び分類処理され、ステップＳ１０８に示すように不良パターン認識結果データとして記憶される。
【００５６】
この時の不良パターンの認識及び分類処理は、配線マトリクスのクロスポイントで表される点情報であるテスタ６からのデータにおける不良アドレスにより、半導体ウェハのチップそれぞれにおけるすべての不良アドレスに基づきチップ毎に、点状不良、線状不良、面状不良なのかを認識し、点状不良、線状不良、面状不良等に分類するものである。
【００５７】
次に、ステップＳ１０９に示すように、不良数算出手段２１によって、不良パターン認識手段１１からの不良パターン認識結果データに基づき、不良パターン別にチップ単位の不良数を算出、例えば、不良パターン認識手段１１にて認識、分類された例えば点状不良、線状不良、面状不良等の不良パターン認識結果データにより、チップ単位毎の点状不良数、チップ単位毎の線状不良数、チップ単位毎の面状不良数を算出し、不良パターン別のチップ単位不良数データを作成する。この不良数算出手段２２によって算出されたチップ単位不良数データは、ステップＳ１１０に示すように第６の記憶手段２３に記憶される。
【００５８】
次に、ステップＳ１１１に示すように、相関係数算出手段２３によって、第５の記憶手段２１に記憶された工程別のチップ単位欠陥個数データと第６の記憶手段２３に記憶された不良パターン別のチップ単位不良数データの照合を行い、演算処理して工程別、不良パターン別の両データ間の相関係数を算出する。
例えば、相関係数算出手段２４は第５の記憶手段２３に記憶された工程別のチップ単位欠陥個数データを用いて図１０の（ｂ）（ｄ）（ｆ）に示すような工程Ａ、工程Ｂ、工程Ｃの欠陥分布を得る。
なお、図１０の（ｂ）（ｄ）（ｆ）において、Ａ１、Ｂ１、Ｃ１はそれぞれチップ単位欠陥個数データに基づいて得られた工程Ａ、Ｂ、Ｃ毎の欠陥マップを示し、Ａ２、Ｂ２、Ｃ２はそれぞれ欠陥マップ上に現れた工程Ａ、Ｂ、Ｃ毎の欠陥分布領域を示す。また、図１０の（ｂ）（ｄ）（ｆ）は図７の（ａ）に示したものに相当しているものである。
【００５９】
一方、相関係数算出手段２４は第６の記憶手段２３に記憶された不良パターン別のチップ単位不良数データを用いて図１０の（ａ）に示すような不良パターンに基づいた不良分布を得る。
なお、図１０の（ａ）において、Ｆ１はある不良パターンにおけるフェイルビットマップを示し、Ｆ２はフェイルビットマップ上に現れたある不良パターンの不良分布領域を示す。また、図１０の（ａ）は図７の（ｂ）に示したものに相当しているものである。
【００６０】
そして、相関係数算出手段２４は工程Ａ、Ｂ、Ｃ毎の欠陥マップＡ１、Ｂ１、Ｃ１とフェイルビットマップＦ１とを照合し、つまり、工程Ａ、Ｂ、Ｃ毎の欠陥分布領域Ａ２、Ｂ２、Ｃ２と不良分布領域Ｆ２との関係を求め、図１０の（ｃ）（ｅ）（ｇ）に示すような工程Ａ、工程Ｂ、工程Ｃの散布図を得る。
なお、図１０の（ｃ）（ｅ）（ｇ）において、横軸は欠陥密度を、縦軸は不良密度をそれぞれ示し、Ａ３、Ｂ３、Ｃ３は散布状態を示し、Ａ４、Ｂ４、Ｃ４はこの散布状態Ａ３、Ｂ３、Ｃ３から得られる、相関係数の基となる直線を示す。また、図１０の（ｃ）（ｅ）（ｇ）は図７の（ｂ）に示したものに相当しているものである。
【００６１】
このようにして得られた工程Ａ、工程Ｂ、工程Ｃ毎の散布図の散布状態Ａ３、Ｂ３、Ｃ３を用いて相関係数算出手段２４は相関係数を求める。例えば図１０の（ｃ）（ｅ）（ｇ）に示される直線Ａ４、Ｂ４、Ｃ４を得、この直線Ａ４、Ｂ４、Ｃ４の傾きに基づいて相関係数を得るものである。
図１０の（ｃ）（ｅ）（ｇ）に示した例では、（ｃ）が相関係数０．８〜０．９を示し、（ｅ）（ｇ）はほぼ０を示しいるので、工程Ａでの欠陥がこの不良原因になっており、工程Ｂ及びＣはこの不良原因にはなっていないことが分かる。
【００６２】
すなわち、テスタ６によるテスト結果におけるある不良パターンに対して、欠陥検査装置３により検出された工程毎の欠陥と照合し、各工程毎の照合結果である相関係数を比較することにより、ある不良パターンに対する不良原因を引き起こす工程が容易に判断できることになるものである。
なお、各工程毎の相関係数を比較して不良原因を引き起こす工程を見いだすのではなく、前もってある不良パターンに対する相関係数の管理値を設定しておき、各工程毎の相関係数と管理値とを比較することによって、不良原因を引き起こす工程か引き起こさない工程かを判断させるものであってもよい。
【００６３】
この得られた相関係数データは、ステップＳ１１２に示すように第７の記憶手段２５によって記憶される。
そして、ステップＳ１１３に示すように、統計処理手段２６によって第７の記憶手段２５に記憶された相関係数データが半導体ウェハ別、工程別、不良パターン別に統計処理され、ステップＳ１１４に示すように、結果として表やグラフ等にして出力されるものである。
【００６４】
このように構成された半導体ウェハの不良解析装置にあっては、テスタ６から得られた不良パターンに対する欠陥による不良原因が、どの工程の欠陥に基づくものか容易に解析でき、テスタ６から得られた不良パターンの原因となる欠陥を見つけることができるとともに、テスタ６から得られた不良パターンに影響のない工程の欠陥を誤認識することもなく判断できるものである。
【００６５】
なお、上記実施例２においては、チップ単位欠陥個数データとチップ単位不良数データともに、チップ単位毎のデータとしたが、チップ単位毎に限られるものではなく、チップ内の所定領域単位毎における欠陥個数、不良数に対するデータであってもよいものである。
また、上記実施例２においては、相関係数算出手段２４による相関係数の算出に際して散布図を得、その散布図に基づいて得ていたが、この例に限らず、他の統計的手法を用いて両データの照合を行って相関係数を求めても何ら問題ないものである。
【００６６】
実施例３．
図１１はこの発明の実施例３を示すものであり、実施例２のものが工程別にかつチップ別にチップ単位毎の欠陥個数を算出し、工程別のチップ単位欠陥個数データと、チップ単位不良数データとに基づき相関係数を得て、不良解析するものであるのに対して、この実施例３にあっては、工程別にかつチップ別にチップ単位毎の欠陥のサイズ別、つまり粒径別に欠陥個数を算出し、工程別のチップ単位サイズ別欠陥個数データと、チップ単位不良数データとに基づき相関係数を得て、不良解析するものである点で相違するだけであり、その他の点においては、実施例２と同様である。
【００６７】
図１１において実施例２を示す図６と同一符号である１〜９、１１及び２１〜２６は実施例２と同一または相当部分を示すものであり、２８は上記欠陥検査装置３からのデータを上記データフォーマット変換手段９にてデータ変換されたデータ（以下、説明の都合上、欠陥位置座標データと略称するものの、欠陥サイズ（粒径）情報も含まれているものである。また、欠陥位置座標データの欠陥位置座標を示すデータは半導体ウェハ内のどのチップであるかを示すとともにチップ内にてあらかじめ設定された原点からの距離Ｘ１及びＹ１（単位は例えばμｍ）にて示される物理的位置座標として表現されており、１つまたは複数の物理的位置座標を総称している。）を受け、このデータに基づき工程別にかつチップ別に欠陥サイズ（粒径）別のチップ単位毎の欠陥サイズ別の欠陥個数を算出し、工程別のチップ単位サイズ別欠陥個数データとして出力するサイズ別欠陥個数算出手段で、例えば、工程Ａにおけるあるチップの粒径Ｘ１μｍ〜Ｘ２μｍ（以下、サイズIと称す）、粒径Ｘ２μｍ〜Ｘ３μｍ（以下、サイズIIと称す）、粒径Ｘ３μｍ〜Ｘ４μｍ（以下、サイズIIIと称す）…毎の欠陥個数を算出するものである。
【００６８】
２９はこのサイズ別欠陥個数算出手段からの工程別のチップ単位サイズ別欠陥個数データを工程別、サイズ別に蓄積（記憶）するデータベースである第８の記憶手段である。
２４は上記第８の記憶手段２９に記憶された工程別のチップ単位サイズ別欠陥個数データと上記第６の記憶手段２３に記憶された不良パターン別のチップ単位不良数データとを受け、これら両データの照合を行い、演算処理して工程別、サイズ別、不良パターン別の両データ間の相関係数を算出する相関係数算出手段である。
【００６９】
なお、両データの照合は、同一の半導体ウェハのチップ単位でサイズ別にチップ単位サイズ別欠陥個数データとチップ単位不良数データとの照合、もしくは、チップ単位サイズ別欠陥個数データをチップ面積で割ったチップ単位サイズ別欠陥密度データとチップ単位不良数データをチップ面積で割ったチップ単位不良密度データとの照合、チップ単位サイズ別欠陥個数データまたはチップ単位サイズ別欠陥密度データにより作成したサイズ別欠陥分布図とチップ単位不良数データまたはチップ単位不良密度データにより作成した不良分布図との照合を言う。チップ単位サイズ別欠陥密度データとチップ単位不良密度データを用いた場合は、チップサイズが異なる他の品種、デバイスに対してもノーマライズでき、比較しやすくなるものである。
【００７０】
３０は上記データフォーマット変換手段９、不良パターン認識手段１１、サイズ別欠陥個数算出手段２８、第８の記憶手段２９、不良数算出手段２２、第６の記憶手段２３、相関係数算出手段２４、第７の記憶手段２５及び統計処理手段２６によって構成されるコンピュータ・ワークスティションからなる解析装置で、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥サイズを含むデータと、上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、上記欠陥位置座標及び欠陥サイズを含むデータに基づきチップ毎のサイズ別のチップ単位サイズ別欠陥個数データを作成するとともに上記フェイルビットデータに基づきチップ毎のチップ単位不良数データを作成し、チップ単位サイズ別欠陥個数データとチップ単位不良数データを照合して相関係数を得、出力するものである。
【００７１】
次に、このように構成された半導体ウェハの不良解析装置による不良解析方法を、主として図１２に示したフローチャートに基づいて説明する。
まず、ステップＳ２０１に示すように、欠陥検査装置３によって製造ライン１の各工程Ａ、Ｂ、Ｃ…毎に半導体ウェハの表面における欠陥を物理的な外観検査（光学的検査）により検出して欠陥位置座標及び欠陥サイズを得、ステップＳ２０２に示すように、この欠陥位置座標及び欠陥サイズを一旦工程別等にしてデータベース５に記憶する。
【００７２】
そして、欠陥検査装置３によって得られた欠陥位置座標及び欠陥サイズはデータフォーマット変換手段９によって所定のフォーマットに基づいてデータ変換され、このデータ変換された欠陥サイズの情報を含む欠陥位置座標データを受けたサイズ別欠陥個数算出手段２７は、ステップＳ２０３に示すように、欠陥サイズの情報を含む欠陥位置座標データに基づき工程別にかつチップ別にサイズ別にチップ単位毎のサイズ別の欠陥個数を算出し、工程別のサイズ別のチップ単位サイズ別欠陥個数データを作成する。
このサイズ別欠陥個数算出手段２８にて算出されたチップ単位サイズ別欠陥個数データは、ステップＳ２０４に示すように、第８の記憶手段２９に記憶される。
【００７３】
一方、ステップＳ２０５に示すようにテスタ６によって製造ライン１にて製造された半導体ウェハの各チップのメモリセル全てについて電気的特性が行なわれ、そのテスト結果をＦＢＭとして得、ステップＳ２０６に示すように、このＦＢＭのデータをデータベース８に一旦記憶する。
そして、ステップＳ２０７に示すように、テスタ６によって得られたＦＢＭのデータはデータフォーマット変換手段９によって所定のフォーマットに基づいてデータ変換され、データ変換されたＦＢＭデータは不良パターン認識手段１１によって不良パターンの認識及び分類処理され、ステップＳ２０８に示すように不良パターン認識結果データとして記憶される。
【００７４】
この時の不良パターンの認識及び分類処理は、配線マトリクスのクロスポイントで表される点情報であるテスタ６からのデータにおける不良アドレスにより、半導体ウェハのチップそれぞれにおけるすべての不良アドレスに基づきチップ毎に、点状不良、線状不良、面状不良なのかを認識し、点状不良、線状不良、面状不良等に分類するものである。
【００７５】
次に、ステップＳ２０９に示すように、不良数算出手段２２によって、不良パターン認識手段１１からの不良パターン認識結果データに基づき、不良パターン別にチップ単位の不良数を算出、例えば、不良パターン認識手段１１にて認識、分類された例えば点状不良、線状不良、面状不良等の不良パターン認識結果データにより、チップ単位毎の点状不良数、チップ単位毎の線状不良数、チップ単位毎の面状不良数を算出し、不良パターン別のチップ単位不良数データを作成する。この不良数算出手段２２によって算出されたチップ単位不良数データは、ステップＳ２１０に示すように第６の記憶手段２３に記憶される。
【００７６】
次に、ステップＳ２１１に示すように、相関係数算出手段２４によって、第８の記憶手段２９に記憶された工程別のサイズ別のチップ単位サイズ別欠陥個数データと第６の記憶手段２３に記憶された不良パターン別のチップ単位不良数データの照合を行い、演算処理して工程別、サイズ別、不良パターン別の両データ間の相関係数を算出する。
例えば、相関係数算出手段２４は第８の記憶手段２１に記憶された工程別のサイズ別のチップ単位サイズ別欠陥個数データを用いて図１３の（ｂ）（ｄ）（ｆ）に示すようなある工程、例えば工程ＡにおけるサイズI、サイズII、サイズIIIの欠陥分布を得る。
なお、図１３の（ｂ）（ｄ）（ｆ）において、I１、II１、III１はそれぞれチップ単位サイズ別欠陥個数データに基づいて得られたサイズI、II、III毎の欠陥マップを示し、I２、II２、III２はそれぞれ欠陥マップ上に現れたサイズI、II、III毎の欠陥分布領域を示す。
【００７７】
一方、相関係数算出手段２４は第６の記憶手段２３に記憶された不良パターン別のチップ単位不良数データを用いて図１３の（ａ）に示すような不良パターンに基づいた不良分布を得る。
なお、図１３の（ａ）において、Ｆ１はある不良パターンにおけるフェイルビットマップを示し、Ｆ２はフェイルビットマップ上に現れたある不良パターンの不良分布領域を示す。
【００７８】
そして、相関係数算出手段２４はサイズI、II、III毎の欠陥マップI１、II１、III１とフェイルビットマップＦ１とを照合し、つまり、サイズI、II、III毎の欠陥分布領域I２、II２、III２と不良分布領域Ｆ２との関係を求め、図１３の（ｃ）（ｅ）（ｇ）に示すようなサイズI、サイズII、サイズIIIの散布図を得る。
なお、図１３の（ｃ）（ｅ）（ｇ）において、横軸は欠陥密度を、縦軸は不良密度をそれぞれ示し、I３、II３、III３は散布状態を示し、I４、II４、III４はこの散布状態I３、II３、III３から得られる、相関係数の基となる直線を示す。
【００７９】
このようにして得られたサイズI、サイズII、サイズIII毎の散布図の散布状態I３、II３、III３を用いて相関係数算出手段２４は相関係数を求める。例えば図１３の（ｃ）（ｅ）（ｇ）に示される直線I４、II４、III４を得、この直線I４、II４、III４の傾きに基づいて相関係数を得るものである。
図１３の（ｃ）（ｅ）（ｇ）に示した例では、（ｇ）が相関係数０．８〜０．９を示し、（ｃ）（ｅ）はほぼ０を示しいるので、サイズIIIでの欠陥がこの不良原因になっており、サイズI及びIIはこの不良原因にはなっていないことが分かる。
【００８０】
すなわち、テスタ６によるテスト結果におけるある不良パターンに対して、欠陥検査装置３により検出された工程毎のサイズ別の欠陥と照合し、各工程毎のサイズ別の照合結果である相関係数を比較することにより、ある不良パターンに対する不良原因を引き起こすサイズが容易に判断できることになるものである。その結果、不良パターンに対して欠陥サイズの影響度を抽出でき、管理すべき欠陥サイズ及び不良対策を打つべき欠陥サイズが明確になり、管理及び対策が容易になるものである。
なお、各サイズ毎の相関係数を比較して不良原因を引き起こすサイズを見いだすのではなく、前もってある不良パターンに対する相関係数の管理値を設定しておき、各サイズ毎の相関係数と管理値とを比較することによって、不良原因を引き起こすサイズか引き起こさないサイズかを判断させるものであってもよい。
【００８１】
この得られた相関係数データは、ステップＳ２１２に示すように第７の記憶手段２５によって記憶される。
そして、ステップＳ２１３に示すように、統計処理手段２６によって第７の記憶手段２５に記憶された相関係数データが半導体ウェハ別、工程別、、サイズ別、不良パターン別に統計処理され、ステップＳ２１４に示すように、結果として表やグラフ等にして出力されるものである。
【００８２】
このように構成された半導体ウェハの不良解析装置にあっては、テスタ６から得られた不良パターンに対する欠陥による不良原因が、どのサイズの欠陥に基づくものか容易に解析でき、テスタ６から得られた不良パターンの原因となる欠陥を見つけることができるとともに、テスタ６から得られた不良パターンに影響のないサイズの欠陥を誤認識することもなく判断できるものである。
【００８３】
なお、上記実施例３においては、チップ単位サイズ別欠陥個数データとチップ単位不良数データともに、チップ単位毎のデータとしたが、チップ単位毎に限られるものではなく、チップ内の所定領域単位毎におけるサイズ別の欠陥個数、不良数に対するデータであってもよいものである。
また、上記実施例３においては、相関係数算出手段２４による相関係数の算出に際して散布図を得、その散布図に基づいて得ていたが、この例に限らず、他の統計的手法を用いて両データの照合を行って相関係数を求めても何ら問題ないものである。
【００８４】
実施例４．
図１４はこの発明の実施例４を示すものであり、実施例２のものが工程別にかつチップ別にチップ単位毎の欠陥個数を算出し、工程別のチップ単位欠陥個数データと、チップ単位不良数データとに基づき相関係数を得て、不良解析するものであるのに対して、この実施例４にあっては、工程別にかつチップ別にチップ単位毎の欠陥形状別にカテゴリー分類、例えばパターン欠陥か異物か、凹か凸か、表面が平面か粗面か等に分類し、カテゴリー別に欠陥個数を算出し、工程別のチップ単位カテゴリー別欠陥個数データと、チップ単位不良数データとに基づき相関係数を得て、不良解析するものである点で相違するだけであり、その他の点においては、実施例２と同様である。
【００８５】
図１４において実施例２を示す図６と同一符号である１〜９、１１及び２１〜２６は実施例２と同一または相当部分を示すものであり、３１は上記欠陥検査装置３（光学顕微鏡やＳＥＭの観察装置を含む）からのデータを上記データフォーマット変換手段９にてデータ変換されたデータ（以下、説明の都合上、欠陥位置座標データと略称するものの、上記したカテゴリーサイズ情報も含まれているものである。また、欠陥位置座標データの欠陥位置座標を示すデータは半導体ウェハ内のどのチップであるかを示すとともにチップ内にてあらかじめ設定された原点からの距離Ｘ１及びＹ１（単位は例えばμｍ）にて示される物理的位置座標として表現されており、１つまたは複数の物理的位置座標を総称している。）を受け、このデータに基づき工程別にかつチップ別にカテゴリー別のチップ単位毎のカテゴリー別の欠陥個数を算出し、工程別のチップ単位カテゴリー別欠陥個数データとして出力するカテゴリー別欠陥個数算出手段で、例えば、工程Ａにおけるある凹からなる欠陥個数、凸からなる欠陥個数、粗面における欠陥個数を算出するものである。
【００８６】
３２はこのカテゴリー別欠陥個数算出手段からの工程別のチップ単位カテゴリー別欠陥個数データを工程別、カテゴリー別に蓄積（記憶）するデータベースである第９の記憶手段である。
２４は上記第９の記憶手段３２に記憶された工程別のチップ単位カテゴリー別欠陥個数データと上記第６の記憶手段２３に記憶された不良パターン別のチップ単位不良数データとを受け、これら両データの照合を行い、演算処理して工程別、カテゴリー別、不良パターン別の両データ間の相関係数を算出する相関係数算出手段である。
【００８７】
なお、両データの照合は、同一の半導体ウェハのチップ単位でカテゴリー別にチップ単位カテゴリー別欠陥個数データとチップ単位不良数データとの照合、もしくは、チップ単位カテゴリー別欠陥個数データをチップ面積で割ったチップ単位カテゴリー別欠陥密度データとチップ単位不良数データをチップ面積で割ったチップ単位不良密度データとの照合、チップ単位カテゴリー別欠陥個数データまたはチップ単位カテゴリー別欠陥密度データにより作成したカテゴリー別欠陥分布図とチップ単位不良数データまたはチップ単位不良密度データにより作成した不良分布図との照合を言う。チップ単位カテゴリー別欠陥密度データとチップ単位不良密度データを用いた場合は、チップサイズが異なる他の品種、デバイスに対してもノーマライズでき、比較しやすくなるものである。
【００８８】
３３は上記データフォーマット変換手段９、不良パターン認識手段１１、カテゴリー別欠陥個数算出手段３１、第９の記憶手段３２、不良数算出手段２２、第６の記憶手段２３、相関係数算出手段２４、第７の記憶手段２５及び統計処理手段２６によって構成されるコンピュータ・ワークスティションからなる解析装置で、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及びカテゴリーを含むデータと、上記製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、上記欠陥位置座標及びカテゴリーを含むデータに基づきチップ毎のカテゴリー別のチップ単位カテゴリー別欠陥個数データを作成するとともに上記フェイルビットデータに基づきチップ毎のチップ単位不良数データを作成し、チップ単位カテゴリー別欠陥個数データとチップ単位不良数データを照合して相関係数を得、出力するものである。
【００８９】
次に、このように構成された半導体ウェハの不良解析装置による不良解析方法を、主として図１５に示したフローチャートに基づいて説明する。
まず、ステップＳ３０１に示すように、欠陥検査装置３によって製造ライン１の各工程Ａ、Ｂ、Ｃ…毎に半導体ウェハの表面における欠陥を物理的な外観検査（光学的検査）により検出して欠陥位置座標及び欠陥形状のカテゴリーを得、ステップＳ３０２に示すように、この欠陥位置座標及びカテゴリーを一旦工程別等にしてデータベース５に記憶する。
【００９０】
そして、欠陥検査装置３によって得られた欠陥位置座標及びカテゴリーはデータフォーマット変換手段９によって所定のフォーマットに基づいてデータ変換され、このデータ変換された欠陥形状のカテゴリーの情報を含む欠陥位置座標データを受けたカテゴリー別欠陥個数算出手段３１は、ステップＳ３０３に示すように、カテゴリーの情報を含む欠陥位置座標データに基づき工程別にかつチップ別にカテゴリー別にチップ単位毎のカテゴリー別の欠陥個数を算出し、工程別のカテゴリー別のチップ単位カテゴリー別欠陥個数データを作成する。
このカテゴリー別欠陥個数算出手段３１にて算出されたチップ単位カテゴリー別欠陥個数データは、ステップＳ３０４に示すように、第９の記憶手段３２に記憶される。
【００９１】
一方、ステップＳ３０５に示すようにテスタ６によって製造ライン１にて製造された半導体ウェハの各チップのメモリセル全てについて電気的特性が行なわれ、そのテスト結果をＦＢＭとして得、ステップＳ３０６に示すように、このＦＢＭのデータをデータベース８に一旦記憶する。
そして、ステップＳ３０７に示すように、テスタ６によって得られたＦＢＭのデータはデータフォーマット変換手段９によって所定のフォーマットに基づいてデータ変換され、データ変換されたＦＢＭデータは不良パターン認識手段１１によって不良パターンの認識及び分類処理され、ステップＳ３０８に示すように不良パターン認識結果データとして記憶される。
【００９２】
この時の不良パターンの認識及び分類処理は、配線マトリクスのクロスポイントで表される点情報であるテスタ６からのデータにおける不良アドレスにより、半導体ウェハのチップそれぞれにおけるすべての不良アドレスに基づきチップ毎に、点状不良、線状不良、面状不良なのかを認識し、点状不良、線状不良、面状不良等に分類するものである。
【００９３】
次に、ステップＳ３０９に示すように、不良数算出手段２２によって、不良パターン認識手段１１からの不良パターン認識結果データに基づき、不良パターン別にチップ単位の不良数を算出、例えば、不良パターン認識手段１１にて認識、分類された例えば点状不良、線状不良、面状不良等の不良パターン認識結果データにより、チップ単位毎の点状不良数、チップ単位毎の線状不良数、チップ単位毎の面状不良数を算出し、不良パターン別のチップ単位不良数データを作成する。この不良数算出手段２１によって算出されたチップ単位不良数データは、ステップＳ３１０に示すように第６の記憶手段２３に記憶される。
【００９４】
次に、ステップＳ３１１に示すように、相関係数算出手段２４によって、第９の記憶手段３２に記憶された工程別のカテゴリー別のチップ単位カテゴリー別欠陥個数データと第６の記憶手段２３に記憶された不良パターン別のチップ単位不良数データの照合を行い、演算処理して工程別、カテゴリー別、不良パターン別の両データ間の相関係数を算出する。
例えば、相関係数算出手段２４は第９の記憶手段３２に記憶された工程別のカテゴリー別のチップ単位カテゴリー別欠陥個数データを用いてある工程の欠陥分布を得る。
【００９５】
一方、相関係数算出手段２４は第６の記憶手段２３に記憶された不良パターン別のチップ単位不良数データを用いて不良パターンに基づいた不良分布を得る。そして、相関係数算出手段２４はカテゴリー別の欠陥分布と不良分布とを照合し、カテゴリー別の散布図を得る。
このようにして得られたカテゴリー別の散布図の散布状態を用いて相関係数算出手段２４は相関係数を求める。
【００９６】
すなわち、テスタ６によるテスト結果におけるある不良パターンに対して、欠陥検査装置３により検出された工程毎の欠陥形状のカテゴリー別の欠陥と照合し、各工程毎のカテゴリー別の照合結果である相関係数を比較することにより、ある不良パターンに対する不良原因を引き起こすカテゴリーが容易に判断できることになるものである。その結果、不良パターンに対してカテゴリー毎の影響度を抽出でき、管理すべきカテゴリー及び不良対策を打つべきカテゴリーが明確になり、管理及び対策が容易になるものである。
なお、各カテゴリー毎の相関係数を比較して不良原因を引き起こすカテゴリーを見いだすのではなく、前もってある不良パターンに対する相関係数の管理値を設定しておき、各カテゴリー毎の相関係数と管理値とを比較することによって、不良原因を引き起こすカテゴリーか引き起こさないカテゴリーかを判断させるものであってもよい。
【００９７】
この得られた相関係数データは、ステップＳ３１２に示すように第７の記憶手段２５によって記憶される。
そして、ステップＳ３１３に示すように、統計処理手段２６によって第７の記憶手段２５に記憶された相関係数データが半導体ウェハ別、工程別、カテゴリー別、不良パターン別に統計処理され、ステップＳ３１４に示すように、結果として表やグラフ等にして出力されるものである。
【００９８】
このように構成された半導体ウェハの不良解析装置にあっては、テスタ６から得られた不良パターンに対する欠陥による不良原因が、どのカテゴリーの欠陥に基づくものか容易に解析でき、テスタ６から得られた不良パターンの原因となる欠陥を見つけることができるとともに、テスタ６から得られた不良パターンに影響のないカテゴリーの欠陥を誤認識することもなく判断できるものである。
【００９９】
なお、上記実施例４においては、チップ単位カテゴリー別欠陥個数データとチップ単位不良数データともに、チップ単位毎のデータとしたが、チップ単位毎に限られるものではなく、チップ内の所定領域単位毎におけるカテゴリー別の欠陥個数、不良数に対するデータであってもよいものである。
また、上記実施例４においては、相関係数算出手段２４による相関係数の算出に際して散布図を得、その散布図に基づいて得ていたが、この例に限らず、他の統計的手法を用いて両データの照合を行って相関係数を求めても何ら問題ないものである。
【０１００】
なお、上記実施例１ないし４について、個々の不良解析装置として示したが、一体構成にしてすべての実施例１ないし４の機能を切り替えて行えるようにしてもよいものである。
すなわち、各実施例の解析装置１９、２７、３０、３３の機能をすべて兼ね備え、不良解析に応じて機能を切り替えられるコンピュータ・ワークスティションからなる解析装置とし、各実施例における機能をすべて行えるように欠陥検査装置３、テスタ６からのデータをすべて取り込み記憶しておけばよいものである。また、すべての機能を兼ね備えた解析装置は、各実施例で共通に使えるものは１つでよく、また、同等の機能をもつもの、例えば、記憶手段１０、２１、２９、３２は一体構成にすればよいものである。
【０１０１】
【発明の効果】
この発明の第１の発明は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、フェイルビットデータに基づき追加不良領域を示す不良モード別限定条件データを作成するとともに、フェイルビットデータに基づく不良の位置を示す物理的位置座標データに不良モード別限定条件データを加味した補正物理的位置座標データを作成し、この補正物理的位置座標データと欠陥位置座標を含むデータに基づく欠陥位置座標データとを照合してその照合結果を出力する解析装置を設けたので、照合の精度が上がり、フェイルビットデータにて得られた不良アドレスに対する欠陥による不良原因がなく、その不良アドレスに位置するものと関係するものに欠陥による不良原因があった場合でも、その不良を解析することができ、推定精度が向上するという効果を有するものである。
【０１０２】
この発明の第２の発明は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、欠陥位置座標を含むデータに基づき所定単位毎の所定単位欠陥個数データを作成するとともにフェイルビットデータに基づき所定単位毎の所定単位不良数データを作成し、所定単位欠陥個数データと所定単位不良数データを照合する解析装置を設けたので、分布として照合でき、領域をもつ不良の原因工程の推定を容易にできるという効果を有するものである。
【０１０３】
この発明の第３の発明は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥サイズを含むデータと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、欠陥位置座標及び欠陥サイズを含むデータに基づき所定単位毎の異物、欠陥等のサイズ別の所定単位サイズ別欠陥個数データを作成するとともにフェイルビットデータに基づき所定単位毎の所定単位不良数データを作成し、所定単位サイズ別欠陥個数データと所定単位不良数データを照合する解析装置を設けたので、分布として照合でき、領域をもつ不良の原因工程の推定を容易にできるという効果を有するものである。
【０１０４】
この発明の第４の発明は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥形状別のカテゴリーを含むデータと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータとを受け、欠陥位置座標及びカテゴリーを含むデータに基づき所定単位毎の異物、欠陥等のカテゴリー別の所定単位カテゴリー別欠陥個数データを作成するとともにフェイルビットデータに基づき所定単位毎の所定単位不良数データを作成し、所定単位カテゴリー別欠陥個数データと所定単位不良数データを照合する解析装置を設けたので、分布として照合でき、領域をもつ不良の原因工程の推定を容易にできるという効果を有するものである。
【０１０５】
この発明の第５の発明は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータを取り込むステップと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータを取り込むステップと、このフェイルビットデータに基づいた不良の位置を示す物理的位置座標データとするステップと、フェイルビットデータに基づき追加不良領域を示す不良モード別限定条件データを作成するステップと、物理的位置座標データに上記不良モード別限定条件データを加味した補正物理的位置座標データを作成し、この補正物理的位置座標データと欠陥位置座標データとを照合するステップと設けたので、照合の精度が上がり、フェイルビットデータにて得られた不良アドレスに対する欠陥による不良原因がなく、その不良アドレスに位置するものと関係するものに欠陥による不良原因があった場合でも、その不良を解析することができ、推定精度が向上するという効果を有するものである。
【０１０６】
この発明の第６の発明は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標を含むデータを取り込むステップと、この欠陥位置座標を含むデータに基づき所定単位毎の欠陥個数を算出し、所定単位欠陥個数データを得るステップと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータを取り込むステップと、フェイルビットデータに基づき上記所定単位毎の不良数を算出し、所定単位不良数データを得るステップと、所定単位欠陥個数データと所定単位不良数データとの照合を行い、両データ間の相関係数を算出するステップとを設けたので、分布として照合でき、領域をもつ不良の原因工程の推定を容易にできるという効果を有するものである。
【０１０７】
この発明の第７の発明は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥サイズを含むデータを取り込むステップと、この欠陥位置座標及び欠陥サイズを含むデータに基づき所定単位毎の異物、欠陥等のサイズ別の欠陥個数を算出し、所定単位サイズ別欠陥個数データを得るステップと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータを取り込むステップと、フェイルビットデータに基づき所定単位毎の不良数を算出し、所定単位不良数データを得るステップと、所定単位サイズ別欠陥個数データと所定単位不良数データとの照合を行い、両データ間の相関係数を算出するステップとを設けたので、分布として照合でき、領域をもつ不良の原因工程の推定を容易にできるという効果を有するものである。
【０１０８】
この発明の第８の発明は、複数の工程を有した製造ラインの各工程毎に半導体ウェハの表面における異物、欠陥等の物理的な検査結果に基づく欠陥位置座標及び欠陥形状のカテゴリーを含むデータを取り込むステップと、この欠陥位置座標及びカテゴリーを含むデータに基づき所定単位毎の異物、欠陥等のカテゴリー別の欠陥個数を算出し、所定単位カテゴリー別欠陥個数データを得るステップと、製造ラインにて製造された半導体ウェハの各チップのメモリセルについての電気的特性のテスト結果に基づくフェイルビットデータを取り込むステップと、フェイルビットデータに基づき所定単位毎の不良数を算出し、所定単位不良数データを得るステップと、所定単位カテゴリー別欠陥個数データと所定単位不良数データとの照合を行い、両データ間の相関係数を算出するステップとを設けたので、分布として照合でき、領域をもつ不良の原因工程の推定を容易にできるという効果を有するものである。
【図面の簡単な説明】
【図１】    この発明の実施例１を示すブロック図。
【図２】    この発明の実施例１におけるＦＢＭデータによる欠陥位置座標データとの照合領域を示すための図。
【図３】    この発明の実施例１における追加不良領域を説明するための図。
【図４】    この発明の実施例１の統計処理手段１８から出力される一例を示す図。
【図５】    この発明の実施例１の解析装置１９における処理手順を示すためのフローチャート。
【図６】    この発明の実施例２を示すブロック図。
【図７】    この発明の実施例２の相関係数算出手段２３による相関係数の算出の仕方を説明するための概略図。
【図８】    この発明の実施例２の統計処理手段２５から出力される一例を示す図。
【図９】    この発明の実施例２の解析装置２６における処理手順を示すためのフローチャート。
【図１０】  この発明の実施例２の相関係数算出手段２３による相関係数の算出の仕方を説明するための模式図。
【図１１】  この発明の実施例３を示すブロック図。
【図１２】  この発明の実施例３の解析装置２９における処理手順を示すためのフローチャート。
【図１３】  この発明の実施例３の相関係数算出手段２３による相関係数の算出の仕方を説明するための模式図。
【図１４】  この発明の実施例４を示すブロック図。
【図１５】  この発明の実施例４の解析装置２９における処理手順を示すためのフローチャート。
【符号の説明】
１  不良解析装置、２  製造ライン、３  欠陥検査装置、６  テスタ、１０  第１の記憶手段、１１  不良パターン認識手段、１２  位置座標変換手段、１３第２の記憶手段、１４  追加不良領域推定手段、１５  第３の記憶手段、１６照合手段、１７  第４の記憶手段、１９、２７、３０、３３  解析装置、２０欠陥個数算出手段、２１  第５の記憶手段、２２  不良数算出手段、２３  第６の記憶手段、２４  相関係数算出手段、２５  第７の記憶手段、２８  サイズ別欠陥個数算出手段、２９  第８の記憶手段、３１  カテゴリ別欠陥個数算出手段、３２  第９の記憶手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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