(57)【特許請求の範囲】
【請求項１】
半導体基板１上に、引き線１１により規則正しく分離された集積回路２を単一構造的に製造し試験する方法において、
前記集積回路２のそれぞれは、
制御回路３であって、前記制御回路に電源を供給するための制御回路電源供給パッド６を備える制御回路３と、
電源回路４であって、前記電源回路に電源を供給するための電源回路電源供給パッド７を備える電源回路４と
を備え、
前記方法は、前記引き線１１内に、電気的電源接続ライン１２を形成するステップを含み、
前記方法は、前記集積回路のそれぞれについて、さらに、
第１および第２単向性保護素子Ｄを形成するステップと、
前記第１および第２単向性保護素子Ｄを、前記集積回路に隣接する電気的電源接続ライン１２に電気的に接続するステップと、
第１抵抗性素子Ｒを形成し、これを前記集積回路２の第１単向性保護素子Ｄと前記制御回路電源供給パッド６との間に電気的に接続するステップと、
第２抵抗性素子Ｒを形成し、これを前記集積回路２の第２単向性保護素子Ｄと前記電源回路電源供給パッド７との間に電気的に接続するステップと、
電源を供給するステップであって、
複数の前記集積回路２の電気的検査試験のために、
前記各集積回路の、前記制御回路電源供給パッド６および前記電源回路電源供給パッド７に、それぞれの前記単向性保護素子および前記抵抗性素子を介して、電圧を供給し、
これによってすべての前記集積回路２を並列的に活動化するように前記ライン１２に電源を供給する、
電源を供給するステップと
を含むことを特徴とする、集積回路を製造し試験する方法。
【請求項２】
請求項１の集積回路を製造し試験する方法において、前記電気的電源接続ライン１２は、前記引き線１１内に設けられる金属帯１３であることを特徴とする集積回路を製造し試験する方法。
【請求項３】
請求項１の集積回路を製造し試験する方法において、前記第１抵抗性素子Ｒは１０ｋオームの抵抗であることを特徴とする集積回路を製造し試験する方法。
【請求項４】
請求項１の集積回路を製造し試験する方法において、前記第１抵抗性素子は電流発生器であることを特徴とする集積回路を製造し試験する方法。
【請求項５】
請求項３の集積回路を製造し試験する方法において、前記抵抗Ｒは前記電子回路２内に拡散により設けられることを特徴とする集積回路を製造し試験する方法。
【請求項６】
請求項１の集積回路を製造し試験する方法において、前記単向性保護素子は保護ダイオードＤであることを特徴とする集積回路を製造し試験する方法。
【請求項７】
請求項６の集積回路を製造し試験する方法において、前記保護ダイオードＤは、前記集積回路２内に拡散により設けられることを特徴とする集積回路を製造し試験する方法。
【請求項８】
請求項２の集積回路を製造し試験する方法において、前記金属帯１３を保護絶縁層１４によって覆うステップをさらに含むことを特徴とする集積回路を製造し試験する方法。
【請求項９】
請求項１の集積回路を製造し試験する方法において、
第１及び第２診断操作を可能にするために、前記集積回路２の第１追加パッド９および第２追加パッド１０を、それぞれ同期パルスおよびイネーブル信号に接続するステップと、
前記集積回路２を、所定周期の間に、初期状態から無効状態に周期的に切り替えるステップと、
回路を最初に使用するまで生じない欠陥状態を探すステップと
をさらに含み、
これによって、ストレスをかけてウエハーをならし、長い使用寿命を持たない全ての回路を欠陥状態に導くことを可能にする
ことを特徴とする集積回路を製造し試験する方法。
【請求項１０】
引き線１１によって規則正しく分離された複数の電子回路２を単一構造的に集積した半導体材料ウエハーにおいて、
前記引き線１１内に配置された電気的接続ライン１２を備え、
前記集積回路２のそれぞれは、
制御回路３であって、前記制御回路に電源を供給するための制御回路電源供給パッド６を備える制御回路３と、
電源回路４であって、前記電源回路に電源を供給するための電源回路電源供給パッド７を備える電源回路４と
を備え、
前記集積回路２のそれぞれは、さらに、
第１および第２単向性保護素子Ｄであって、前記集積回路に隣接する電気的電源接続ライン１２に、それぞれ電気的に接続された、第１および第２単向性保護素子Ｄと、
第１および第２抵抗性素子Ｒであって、前記第１抵抗性素子Ｒは、前記集積回路２の第１単向性保護素子Ｄと前記制御回路電源供給パッド６との間に電気的に接続され、前記第２抵抗性素子Ｒは、前記集積回路２の第２単向性保護素子Ｄと前記電源回路電源供給パッド７との間に電気的に接続された、第１および第２抵抗性素子Ｒと
を備え、これによって、
前記電気的電源接続ライン１２に電源を供給することで、
前記制御回路電源供給パッド６および前記電源回路電源供給パッド７に、それぞれの前記単向性保護素子および前記抵抗性素子を介して、電圧を供給でき、
これによってすべての前記集積回路２を並列的に活動化するようになっている
ことを特徴とする半導体材料ウエハー。
【請求項１１】
請求項１０の半導体材料ウエハーにおいて、
前記電気的接続ライン１２は前記引き線１１内に設けられた金属帯１３であることを特徴とする半導体材料ウエハー。
【請求項１２】
請求項１０の半導体材料ウエハーにおいて、
前記単向性保護素子Ｄは、ダイオードであることを特徴とする半導体材料ウエハー。
【請求項１３】
請求項１０の半導体材料ウエハーにおいて、
前記単向性保護素子Ｄは、電気的接続ライン１２を直接極とすることを特徴とする半導体材料ウエハー。
【請求項１４】
請求項１０の半導体材料ウエハーにおいて、
前記抵抗Ｒは少なくとも１０ｋオームであることを特徴とする半導体材料ウエハー。
【請求項１５】
請求項１１の半導体材料ウエハーにおいて、
前記金属帯１３は保護絶縁層１４によって覆われていることを特徴とする半導体材料ウエハー。
【請求項１６】
請求項１０の半導体材料ウエハーにおいて、
第１及び第２診断操作を可能にするために、前記集積回路２の第１追加パッド９および第２追加パッド１０は、それぞれ同期パルスおよびイネーブル信号に接続されており、
前記集積回路２は、所定周期の間に、オンおよびオフに周期的に切り替えられ、
回路を最初に使用するまで生じない欠陥状態を探し、
これによって、ストレスをかけてウエハーをならし、長い使用寿命を持たない全ての回路を欠陥状態に導くことを可能にする
ことを特徴とする半導体材料ウエハー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体基板上に単一構造的に集積された電子回路の製造方法であって、前記電子回路が分割溝により半導体基板上に分離されて規則正しく並んでいる電子回路の製造方法に関する。この発明はまた、複数の前記電子回路を形成する半導体ウエハーに関する。
【０００２】
【従来の技術】
集積回路を大規模に供給するための製造工程には、半導体の薄いウエハー上、例えば単結晶シリコンウエハー上において、複数の工程がとられる。このウエハーは複数の化学的処理または物理的処理を受け、また、集積回路を得る三次元微細構成を形成する写真製版処理を受ける。
【０００３】
単一のウエハーは、一般にチップと呼ばれる、引き線により分離されて、規則正しく並んだ１００の同一の集積回路を含むことができる。図１はいわゆるチップマトリクスを構成するためのウエハーの平面図である。ウエハーの処理工程は電気テストにより終了する。各回路は、ウエハーを区画して回路が分離される前にそれが正しく動作するかどうかのチェックを受ける。
【０００４】
実際、ウエハーに欠陥が生じるのを避けることは不可能なため、ある比率の回路がそれらの正しい動作を損なうような欠陥を有する。一つの欠陥があるだけでも、回路全体が壊滅する。例えば、数マイクロメータの傷やたった一つのダストの粒があってもその配線が壊れ得る。
【０００５】
半導体チップにおいて最もよく起こる欠陥状態は、集積構造内で回路が短絡されることである。電気的なテストは、コンピュータにより管理されるテスト機械により自動的に実行される。このテスト機械は、次々と素早く回路をチェックし、拒否されるような欠陥が検出された回路にマークを付ける。
【０００６】
拒否されるような回路の欠陥を修復することはできず、他方、そのような回路は組み立てコスト、パッケージングコストを無駄にしている。この観点から、これらの問題の他の重要な局面を考慮に入れる必要がある。幾つかのチップは所謂“初期的致命傷（ｉｎｆａｎｔ  ｍｏｒｔａｌｉｔｙ）”現象を有し、すなわち、動作テストを通過しても、使用状態に置かれた後直ぐに動作をやめてしまうのである。
【０００７】
このタイプの欠陥、すなわち、回路の最初の使用後直ぐに生じる欠陥は、特に有害であり、製造業者において重大な欠点となる。これは、追加的な検査とパッケージングがしばしば他の製造コストを上回るからである。
【０００８】
この発明の基礎となる課題は、電気検査行程において、簡単で、経済的で、かつ速く欠陥回路を認識でき、さらに従来技術において制限を受けていた欠陥を克服できる特性を有する集積回路の新規な製造方法を提案することである。さらには、この技術的課題は、“初期的致命傷”を受けるこれらの回路の判別と拒否ができ、ひいては、全体の最終生産物の質を増大することができる製造方法を提案することである。
【０００９】
【課題を解決するための手段】
この問題点を解決するため、この発明は、回路が構成された半導体材料ウエハーを診断するため、電気的に接続されたラインのネットワークが提供される。こうして、同一ウエハー上にある全ての回路の電気的検査を同時に行うことができるようになる。この技術的問題は、上述したタイプの、そして請求項１の方法によって解決される。
【００１０】
技術的問題は、また、請求項１０に係る半導体材料ウエハーによって解決される。この発明に係る方法の特徴と効果は以下に述べられる。
【００１１】
【発明の実施の形態】
以下にこの発明の実施形態を図を参照して説明する。１は半導体材料の薄いウエハー、例えば複数の集積回路２がその上に構成されたシリコンウエハーを全体的に示している。この集積回路２は一片が数ミリメータの正方形または長方形をなし、ディジタル、アナログ、または電力タイプとなる。
【００１２】
この集積回路２は、溝１１、すなわち、“引き線（ｓｃｒｉｂｉｎｇ  ｌｉｎｅ）”と呼ばれ、あるチップと隣のチップの間を表わす略２００μｍの分割ラインによって互いに分離されている。この溝１１は、各チップ（集積回路）２を完全に包囲している。集積回路２を製造し、テストに至る製造工程の最後に、そのウエハーは非常に薄いダイアモンド刃により引き線１１に沿って切断される。このダイアモンド刃は図４の１５で示された、カッティング通路の略真ん中に沿ってウエハーを切る。
【００１３】
こうして、個々の集積回路２が分離され、その後所謂パッケージングにおいて組み立てが行われる。ここに示された例において、各集積回路２は、全体が符号３で示され、低い低電圧Ｖｃｃで動作するよう設計された第１制御回路部分を備える。
【００１４】
電源と呼ぶ第２回路部分４は順に回路２内に集積され上述した第１制御回路部分３と接続される。この第２回路部分は、より高い供給電圧Ｖｄで動作するよう設計される。説明を簡単にするため、電源回路部分４は、第１制御回路部分３の出力端子に接続された制御端子Ｇを有する一つの電力トランジスタＭ１とともに図３に示されている。もちろん、この第２回路部分４はもっと複雑に構成されることができる。
【００１５】
このトランジスタＭ１は例えばＤＭＯＳタイプが使用でき、集積回路２にはＢＣＤ技術を提供できる。全ての集積回路２は、以後“パッド（ｐａｄ）”と呼ばれる複数の端子５を備える。この端子５は、回路がウエハーから切り出され、支持パッケージに組み立てられる間に、接続ピンにこの回路を電気的接続できるようにするためのものである。
【００１６】
第１パッド６は、制御端子３の低い電源電圧Ｖｃｃを受けるために供給される。第２パッド７は電源回路部分４の電源電圧Ｖｄを受けるために供給される。第３パッド８は他の基準電圧、例えば接地ＧＮＤに接続するために設計される。
【００１７】
パッド６、７及び８は、回路が動作状態に置かれたときのみ異なる電圧を有する電力が供給される。ケースの大部分において、パッド６、７は集積回路２の一方側近くに設けられ、その反対側近くにパッド８が設けられる。
【００１８】
さらにパッド９、１０が、この発明に従い、そして以下に説明される診断動作、すなわちテスト１、テスト２を行えるように設けられている。パッド１０は、多くの集積回路に現れる端子の“３つの状態（ｔｒｉｓｔａｔｅ）”に一致することができ、そして一般に、回路のパッド６、７、８が設けられる側とは異なる回路の側に設けられる。
【００１９】
この発明によれば、効果的にも、引き線１１に沿って、その内側に接続導電ライン（電気的接続ライン）１２が設けられている。特に、この接続導電ライン１２は保護絶縁層１４、例えば窒化物またはシリコン酸化物によりＰ−Ｖａｐｏｘ処理により覆われた金属帯（金属被覆法よりなる）１３からなる。保護絶縁層１４は、半導体基板１６の表面からも金属帯１３を絶縁する。金属帯１３は引き線の長さ方向の軸ｘと平行に、その軸に関し中心位置から僅かにずれて、引き線の内側で伸びている。この長さ方向の軸ｘは集積回路２を分離するために使用されるダイヤモンド刃のカッティング通路１５を表している。
【００２０】
低い供給電圧Ｖｃｃの第１パッド６は、電流規制素子１７によって接続導電ライン１２のすぐ隣に接続される。この電流規制素子１７は抵抗Ｒとこの抵抗Ｒに直列に接続された保護ダイオードＤとを備えている。電流規制素子１７として、例えば１０ｋオームの抵抗Ｒ、または適当な値の電流発生回路のみを使用するようにしても良い。通常、保護ダイオードＤのアノードは、接続導電ライン１２に接続される。しかしながら、低い供給電圧＋Ｖｃｃで支持される半導体基板のＣＭＯＳ回路においては、前述の接続は負とされなければならない。
【００２１】
供給電圧Ｖｄの第２パッド７は、また、抵抗Ｒと保護ダイオードＤとの直列回路によって、電気的に前記接続導電ライン１２に接続される。この抵抗Ｒは例えばおよそ１０ｋオームとすることができる。
【００２２】
ウエハー１の集積回路２の全てのパッド６、７は、上述した方法によって、それらの近くに設けられた接続導電ライン１２、即ち、それらの隣の引き線の接続導電ライン１２に接続される。保護ダイオードＤと抵抗Ｒの双方は、各集積回路内での拡散によって構成される。接地接続パッド８は対応する接続導電ライン１２に接続される。しかしこの接続は直接行われ、保護ダイオードを必要としない。通常、パッド８に接続される接続導電ライン１２は、パッド６、７に接続される接続導電ライン１２と対抗し、引き線１１と平行に設けられる。
【００２３】
この発明により半導体材料よりなるウエハー１の特別の構成が、後述する効果的な診断手続きを可能にする。この診断手続きの目的は、欠陥を有する集積回路２を確認することにある。この目的のため、接続導電ライン１２は、全ての集積回路２を並列に活性化させるように電力供給がなされる。こうして、ジュール効果により数百の回路を含むウエハーは、電力を消費して熱に変え、温度を上昇させる。この動作ステップは窒素を含む不活性雰囲気の中で行われるのがよい。
【００２４】
さらに、３つの状態パッド１０を使用することにより、欠陥を有する回路のみが電力を吸収し、即ち、内部に短絡回路を有するものとして、その回路を無効とすることができる。この欠陥チップの電流吸収値は、１ｍＡ程度である。
【００２５】
ここで、集積回路が欠陥を有する場合は、おそらく集積回路内に短絡回路があることとなる。これは、電力供給パッド６に接続される接続導電ライン１２を接地パッド８に接続される他の接続導電ライン１２に接続したものと考えられる。
【００２６】
しかしながら、この発明によれば、電圧の危険は、パッド６、７と接続導電ライン１２の間に接続された抵抗Ｒにより回避することができる。この抵抗Ｒは短絡された集積回路２を流れる電流を規制する。欠陥状態が抵抗Ｒに影響を及ぼす可能性は抵抗Ｒが接続されている集積回路２の欠陥状態による影響よりもはるかに低い。
【００２７】
さらに、抵抗Ｒに直列に接続されたダイオードＤは、接地させる動作の間、回路を保護する。この保護ダイオードＤは、集積回路２がウエハー１から切り取られた時も引き続き保護を行う。引き線１１に沿って切断された金属帯１３の垂直断面を示す図５を見ると、近接可能な金属帯１３の端は、基板への電気的導通路を構成する可能性がある。
【００２８】
また、集積回路２に保護ダイオードＤを設けることにより、グランドへの漏れ電流から保護される。この発明の特徴によれば、また、時間をかけずに欠陥状態を判定することができるため、既に組み立てられた回路の“初期的致命傷”を徹底的に削減することができる。この目的は、集積回路２内に設けられたＣＭＯＳまたはＤＭＯＳ素子のゲート酸化物に高温ストレスを加えることにより達成できる。ＤＭＯＳの質は、薄いゲート酸化物内で重大である。
【００２９】
ＣＭＯＳ素子は、禁止状態にあるとき電力を吸収しないので、通常３つの状態があると考えられる。それにもかかわらず、導通状態になると吸収ピークを表わす。これに関連して、パッド９、１０は、スタート時にパッド１０にイネーブル信号を印加することができ、また、パッド９に比較的遅い同期信号（クロック）を印加することができるので、この目的を高めることができる。こうして、集積回路２を、所定周期の間に、初期状態から無効状態に周期的に切換え、回路を最初に使用するまで生じない欠陥状態を探すことができるようになる。
【００３０】
以上より明らかなように、この発明は従来の技術的問題を効果的に解決し、多くの効果を奏する。その第１は、この発明による製造方法は、ストレスをかけてウエハーをならし、長い使用寿命を持たない全ての回路を欠陥状態に導けるということである。
【図面の簡単な説明】
【図１】  複数の集積電気回路を構成する半導体材料ウエハーを示す平面図である。
【図２】  この発明の方法に従って、図１のウエハー上に構成された大規模なグループの集積回路を示す図である。
【図３】  図２の集積電気回路の１つを詳細に示す電気回路図である。
【図４】  図２の集積電気回路のグループを拡大して示す図である。
【図５】  図２のV−V線垂直断面図である。
【符号の説明】
２  電子回路、６、７、８  パッド、１１  引き線、１２  接続導電ライン（接続電気的接続ライン）、１３  金属帯、Ｒ  抵抗、Ｄ  ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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