(57)【特許請求の範囲】
【請求項１】
半導体記憶素子のテスト装置であって、
複数個のメモリセルアレイを具備し、入力されるデータを並列に各メモリセルアレイに貯蔵するメモリ部と、
該メモリ部に前記データが書入れられる間、それらデータをラッチさせる制御信号を出力するラッチ制御部と、
前記入力するデータを反転させるインバータと、該インバータの出力信号と入力したデータとをラッチ制御部の出力信号により入力される論理ゲートと、順次接続され、前記論理ゲートを通過したデータがラッチされる２つのＳＲフリップフロップと、リードイネーブル信号が高電位状態で入力すると、該ＳＲフリップフロップから出力するデータが１ビットずつ再びＳＲフリップフロップにフィードバックされるＮＭＯＳトランジスタとを含み、前記入力されるデータが前記メモリ部に書入れられる間、前記ラッチ制御部の出力信号により該データをラッチさせる期待データラッチ部と、
内部カラムアドレス信号およびテストフラグ信号によりクロックを発生させるクロック発生部と、
前記期待データラッチ部にラッチされた期待データを出力させる期待データ発生部と、
前記メモリ部で読入れられたデータと期待データとが一致するか否かを判定するデータ判定部と、
該データ判定部の出力信号により発生された不良信号を出力するデータ出力部と、
を備えた半導体記憶素子のテスト装置。
【請求項２】
前記ラッチ制御部は、
ライトイネーブル信号とアドレス信号とを論理合わせるＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号を反転させるインバータと、
を備えた請求項１記載の半導体記憶素子のテスト装置。
【請求項３】
前記クロック発生部は、
テストフラグ信号と内部カラムアドレス選択信号とを論理合わせ、クロックを発生するＮＡＮＤゲートを備えた、請求項１記載の半導体記憶素子のテスト装置。
【請求項４】
前記論理ゲートは、ＡＮＤゲートであることを特徴とする、請求項１記載の半導体記憶素子のテスト装置。
【請求項５】
前記テストフラグ信号が低電位状態であると、前記入力データのラッチが中止され、期待データがメモリセルアレイから出力するデータに出力されるデータ伝送部を包含して構成された、請求項１記載の半導体記憶素子のテスト装置。
【請求項６】
前記データ伝送部は、
テストフラグ信号により期待データラッチ部に入力するデータの伝送を防止するＮＭＯＳトランジスタと、
前記テストフラグ信号を反転させるインバータと、
該インバータの出力信号によりオン／オフが制御され、メモリ部のメモリセルアレイから出力するデータを期待データに出力させるＮＭＯＳトランジスタと、
を備えた請求項５記載の半導体記憶素子のテスト装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体記憶素子のテスト装置に関するものであり、詳しくは、メモリセルアレイに書かれるデータと貯蔵されたデータとを比較し、メモリセルアレイの不良を正確にチェックし得るようにした、半導体記憶素子のテスト装置に関するものである。
【０００２】
【従来の技術】
従来、半導体記憶素子のテスト装置においては、図３に示したように、複数個のメモリセルアレイＭ１１〜Ｍ１４を有し、入力したデータＤinを貯蔵するメモリ部１と、該メモリ部１に貯蔵されたデータをチェックし、メモリセルアレイＭ１１〜Ｍ１４の不良をチェックするデータ判定部２と、該データ判定部２の判定結果により不良信号Ｄout を出力する出力部３と、を備えていた。
【０００３】
かつ、前記データ判定部２においては、前記メモリ部１のメモリセルアレイＭ１１〜Ｍ１４から出力したデータＡＩ０〜ＡＩ３を調合するＮＡＮＤゲートＮＤ１およびＯＲゲートＯＲ１と、該メモリ部１のメモリセルアレイＭ１１〜Ｍ１４に貯蔵されたデータＡＩ０〜ＡＩ３の反転されたデータＢＩ０〜ＢＩ３を調合するＮＡＮＤゲートＮＤ２およびＯＲゲートＯＲ２と、前記ＮＡＮＤゲートＮＤ１およびＯＲゲートＯＲ１の出力データを調合するＮＡＮＤゲートＮＤ３と、前記ＮＡＮＤゲートＮＤ２およびＯＲゲートＯＲ２の出力データを調合するＡＮＤゲートＡＮＤ１と、を備えていた。
【０００４】
また、前記出力部３は、前記データ判定部２のＮＡＮＤゲートＮＤ３の出力データによりオン／オフが制御されるＮＭＯＳトランジスタＭＮ１と、前記ＡＮＤゲートＡＮＤ１の出力データによりオン／オフが制御されるＮＭＯＳトランジスタＭＮ２と、を備えていた。
【０００５】
そして、このように構成された従来の半導体記憶素子のテスト装置の作用を説明すると、次のようであった。
【０００６】
すなわち、入力したデータＤinが低電位状態であると、該低電位状態のデータはメモリ部１の各メモリセルアレイＭ１１〜Ｍ１４に書かれ、それらメモリセルアレイＭ１１〜Ｍ１４に書かれたデータＡＩ０〜ＡＩ３，ＢＩ０〜ＢＩ３は、図５に示したように、出力される。この場合、前記メモリセルアレイＭ１１〜Ｍ１４から出力したデータＡＩ０〜ＡＩ３がすべて低電位状態であると、データ判定部２のＮＡＮＤゲートＮＤ１により論理合わされて高電位状態のデータに出力すると同時に、ＯＲゲートＯＲ１により論理合わされて低電位状態のデータが出力される。
【０００７】
次いで、それらＮＡＮＤゲートＮＤ１およびＯＲゲートＯＲ１の高電位状態データと低電位状態データとは、ＮＡＮＤゲートＮＤ３により論理合わされて高電位状態のデータに
出力される。かつ、前記メモリセルアレイＭ１１〜Ｍ１４に書かれたデータＡＩ０〜ＡＩ３の反転されたデータＢＩ０〜ＢＩ３は、すべて高電位状態になってデータ判定部２のＮＡＮＤゲートＮＤ２に印加し、低電位状態データに出力されると同時に、ＯＲゲートＯＲ２により論理合わされて高電位状態のデータに出力される。このとき、それらＮＡＮＤゲートＮＤ２およびＯＲゲートＯＲ２の出力データは、ＡＮＤゲートＡＮＤ１により論理合わされて低電位状態のデータに出力される。
【０００８】
次いで、該データ判定部２のＮＡＮＤゲートＮＤ３の高電位状態データは、出力部３のＮＭＯＳトランジスタＭＮ１に印加して該ＮＭＯＳトランジスタＭＮ１がターンオンされ、前記ＡＮＤゲートＡＮＤ１の低電位状態データにより前記ＮＭＯＳトランジスタＭＮ２がターンオフされて、不良信号Ｄout が高電位状態データに出力される。
【０００９】
また、入力したデータＤinが高電位状態である場合、メモリ部１から出力するデータＡＩ０〜ＡＩ３がすべて高電位状態であると、前記データ判定部２の出力データは低電位状態になり、メモリ部１から出力するデータの反転されたデータＢＩ０〜ＢＩ３は低電位状態を維持した後高電位状態に変換され、データ判定部２の出力データは高電位状態になる。
【００１０】
したがって、前記出力部３の出力データＤout は、各ＮＭＯＳトランジスタＭＮ１，ＭＮ２に印加するデータがそれぞれ低電位状態および高電位状態になるので、それらＮＭＯＳトランジスタＭＮ１，ＭＮ２がそれぞれターンオフおよびターンオンされ、低電位状態になる。
【００１１】
そして、図４に示したように、メモリ部１の出力データとデータ判定部２の出力データとに従い、出力データＤout が高電位状態であると、メモリセルアレイは正常な動作に判定され、低電位状態であると不良に判定される。
【００１２】
【発明が解決しようとする課題】
しかしながら、このように従来の半導体記憶素子のテスト装置においては、メモリセルアレイに書かれたデータと該メモリセルアレイから読入れられたデータとが一致しない場合は、ただその読入れられたデータが一致すると正常な動作であると判定され、よって、誤判が発生するという不都合な点があった。
【００１３】
本発明の目的は上述の問題点を解決し、メモリセルアレイに書かれたデータと該メモリセルアレイから読入れたデータとが一致するかを判定し、メモリセルアレイの誤判を防止し得る、半導体記憶素子のテスト装置を提供することにある。
【００１４】
【課題を解決するための手段】
請求項１の発明による半導体記憶素子のテスト装置は、複数個のメモリセルアレイを具備し、入力されるデータを並列に各メモリセルアレイに貯蔵するメモリ部と、該メモリ部にデータが書入れられる間、それらデータをラッチさせる制御信号を出力するラッチ制御部と、入力するデータを反転させるインバータと、該インバータの出力信号と入力したデータとをラッチ制御部の出力信号により入力される論理ゲートと、順次接続され、論理ゲートを通過したデータがラッチされる２つのＳＲフリップフロップと、リードイネーブル信号が高電位状態で入力すると、該ＳＲフリップフロップから出力するデータが１ビットずつ再びＳＲフリップフロップにフィードバックされるＮＭＯＳトランジスタとを含み、入力されるデータがメモリ部に書入れられる間、ラッチ制御部の出力信号により該データをラッチさせる期待データラッチ部と、内部カラムアドレス信号およびテストフラグ信号によりクロックを発生させるクロック発生部と、期待データラッチ部にラッチされた期待データを出力させる期待データ発生部と、メモリ部で読入れられたデータと期待データとが一致するか否かを判定するデータ判定部と、該データ判定部の出力信号により発生された不良信号を出力するデータ出力部とを備えている。
【００１５】
請求項２の発明による半導体記憶素子のテスト装置は、請求項１の発明において、ラッチ制御部は、ライトイネーブル信号とアドレス信号とを論理合わせるＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号を反転させるインバータとを備えている。
【００１６】
請求項３の発明による半導体記憶素子のテスト装置は、請求項１の発明において、クロック発生部は、テストフラグ信号と内部カラムアドレス選択信号とを論理合わせ、クロックを発生するＮＡＮＤゲートを備えている。
【００１７】
請求項４の発明による半導体記憶素子のテスト装置は、請求項１の発明において、論理ゲートは、ＡＮＤゲートであることを特徴とする。
【００１８】
請求項５の発明による半導体記憶素子のテスト装置は、請求項１の発明において、テストフラグ信号が低電位状態であると、入力データのラッチが中止され、期待データがメモリセルアレイから出力するデータに出力されるデータ伝送部を包含して構成されている。
【００１９】
請求項６の発明による半導体記憶素子のテスト装置は、請求項５の発明において、データ伝送部は、テストフラグ信号により期待データラッチ部に入力するデータの伝送を防止するＮＭＯＳトランジスタと、テストフラグ信号を反転させるインバータと、該インバータの出力信号によりオン／オフが制御され、メモリ部のメモリセルアレイから出力するデータを期待データに出力させるＮＭＯＳトランジスタとを備えている。
【００２０】
【実施例】
以下、本発明の実施例に対し、図面を用いて詳細に説明する。
【００２１】
図１に示したように、本発明に係る半導体記憶素子のテスト装置においては、複数個のメモリセルアレイＭ１１〜Ｍ１４を具備し、入力データＤinをそれぞれ並列にメモリセルアレイに貯蔵するメモリ部１０と、ＮＡＮＤゲートＮＤ１１およびインバータＩ１１を具備し、前記入力データＤinが前記メモリ部１０に書かれる間該デーＤinをラッチさせる制御信号を出力するラッチ制御部と、インバータＩ２１、ＡＮＤゲートＡＮＤ２１，ＡＮＤ２２、ＳＲフリップフロップＳＲＦＦ２１，ＳＲＦＦ２２およびＮＭＯＳトランジスタＭＮ２１，ＭＮ２２を具備し、前記ラッチ制御部１１の制御信号により前記入力データＤinが前記メモリ部１０に書かれる間そのデータＤinをラッチさせる期待データラッチ部１２と、ＮＡＮＤゲートＮＤ３１を具備し、前記リード信号ＲＤおよびテストフラグ信号ＴＦによりクロック信号を発生するクロック発生部１３と、ＮＡＮＤゲートＮＤ４１，ＮＤ４２およびＮＯＲゲートＮＯＲ４１，ＮＯＲ４２を具備し、前記期待データラッチ部１２にラッチされた期待データＥＩ０，ＦＩ０を出力させる期待データ発生部１４と、ＮＭＯＳトランジスタＭＮ５１〜ＭＮ５３、ＰＭＯＳトランジスタＭＰ５１〜ＭＰ５２およびインバータＩ５１を具備し、前記テストフラグ信号ＴＦが低電位状態であると前記入力データＤinのラッチを中止し、期待データＥＩ０，ＦＩ０をデータＡＩ３，ＢＩ３として出力するデータ伝送部１５と、ＮＡＮＤゲートＮＤ６１〜ＮＤ６３およびＯＲゲートＯＲ６１，ＯＲ６２を具備し、前記メモリ部１０から読入れたデータＡＩ０〜ＡＩ３，ＢＩ０〜ＢＩ３と期待データＥＩ０，ＦＩ０またはデータＡＩ３，ＢＩ３とが一致するか判定するデータ判定部１６と、ＮＭＯＳトランジスタＭＮ７１，ＭＮ７２をそれぞれ具備し、前記データ判定部１６の出力データにより発生した不良信号Ｄout を出力するデータ出力部１７と、を備えている。
【００２２】
このように構成された本発明に係る半導体記憶素子のテスト装置の作用を説明すると、
次のようである。
【００２３】
図１および図２に示したように、まず、テストフラグ信号ＴＦは、既存のライトイネーブル信号ＷＥに使用されず、アドレス信号ＡＹ０の高電位状態を検出する信号に用いられる。前記テストフラグ信号ＴＦが高電位状態になると、データ伝送部１５のＮＭＯＳトランジスタＭＮ５１がターンオンされ、入力データＤinは並列データとしてメモリ部１０のメモリセルアレイＭ１１〜Ｍ１４にそれぞれ書入れられると同時に、期待データラッチ部１２のインバータＩ２１を通ってＡＮＤゲートＡＮＤ２１，ＡＮＤ２２にそれぞれ印加される。
【００２４】
この場合、前記外部から入力する高電位状態のライトイネーブル信号ＷＥおよびアドレス信号ＡＹ０がラッチ制御部１１に印加すると、ＮＡＮＤゲートＮＤ１１により論理合わされて低電位信号が出力され、該低電位信号はインバータＩ１１に印加して反転され、高電位信号が期待データラッチ部１２のＡＮＤゲートＡＮＤ２１，ＡＮＤ２２に印加される。かつ、前記ラッチ制御部１１から出力する高電位状態の信号により前記データ伝送部１５から出力するデータＤinは、外部から入力するクロックＣＬＫに同期され、ＳＲフリップフロップＳＲＦＦ２１，ＳＲＦＦ２２にラッチされる。
【００２５】
ここで、前記クロックＣＬＫは、クロック発生部１３のＮＡＮＤゲートＮＤ３１に印加するテストフラグ信号ＴＦとクロッキング（ｃｌｏｋｉｎｇ）を行なう内部カラムアドレス選択信号ＣＡＳとが論理合わされた信号である。また、前記期待データラッチ部１２でＳＲフリップフロップＳＲＦＦ２１，ＳＲＦＦ２２を２つ使用するのは、ソレノイド（ｓｏｌｉｄ）データのみならず、チェッカーボード（ｃｈｅｃｋｅｒ ｂｏａｒｄ）データパターンにも使用し得るようにするためである。
【００２６】
そして、リードイネーブル信号ＲＤが高電位状態になると、ライトイネーブル信号ＷＥは低電位状態であるので、入力データＤinは期待データラッチ部１２にラッチされなくなる。前記リードイネーブル信号ＲＤがイネーブルされ、内部カラムアドレス選択信号ＣＡＳがクロッキングされ、テストフラグ信号ＴＦが高電位状態信号に入力すると、それら信号により期待データラッチ部１２のＳＲフリップフロップＳＲＦＦ２１，ＳＲＦＦ２２にラッチされたデータは、期待データ発生部１４を経てデータ判定部１６に印加される。
【００２７】
この場合、前記期待データ発生部１４に出力する期待データは、期待データラッチ部１２のＮＭＯＳトランジスタＭＮ２１，ＭＮ２２により１ビットずつ再びＳＲフリップフロップＳＲＦＦ２１，ＳＲＦＦ２２にフィードバックされ、該フィードバックの動作はリードイネーブル信号ＲＤが高電位の場合にのみ行なわれる。
【００２８】
該期待データ発生部１４から出力する期待データＥＩ０，ＦＩ０および前記メモリ部の各メモリセルアレイＭ１１〜Ｍ１４から出力するデータＡＩ０〜ＡＩ３，ＢＩ０〜ＢＩ３は、データ判定部１６のＮＡＮＤゲートＮＤ６１，ＮＤ６２とＯＲゲートＯＲ６１，ＯＲ６２とにそれぞれ印加して論理合わされ、それらＮＡＮＤゲートＮＤ６１，ＮＤ６２およびＯＲゲートＯＲ６１，ＯＲ６２の出力信号はＮＡＮＤゲートＮＤ６３およびＡＮＤゲートＡＮＤ６１に印加して論理合わされ、それらＮＡＮＤゲート６３およびＡＮＤゲートＡＮＤ６１の出力信号はデータ出力部１７に印加して、メモリセルアレイの不良を表わす不良信号Ｄout が出力される。
【００２９】
ここで、前記期待データＦＩ０は、反転された期待データＥＩ０である。すなわち、図２に示したように、メモリ部１０の各メモリセルアレイからデータＡＩ０〜ＡＩ３が出力すると、図示されたような不良信号Ｄout が出力される。
【００３０】
さらに、テストフラグ信号ＴＦが低電位状態でデータ伝送部に入力すると、該低電位状態のテストフラグ信号ＴＦはインバータＩ５１により高電位信号に反転され、該反転された高電位信号によりＮＭＯＳトランジスタＭＮ５１〜ＭＮ５３がターンオンされ、メモリ部１０に印加するデータＤinが期待データラッチ部１２に印加されることが防止される。この場合、前記メモリ部１０から出力するデータＡＩ３，ＢＩ３は、期待データとしてデータ判定部１６に印加される。
【００３１】
【発明の効果】
以上説明したように、本発明に係る半導体記憶素子のテスト装置においては、入力するデータとメモリセルアレイに貯蔵されたデータとを比較し、正確な不良信号の検出をして、不良の検出を高度化させ、テストの信頼性を向上し得る効果がある。
【図面の簡単な説明】
【図１】  本発明に係る半導体記憶素子のテスト装置のブロックを示した回路図である。
【図２】  本発明に係るメモリセルアレイから読入れられたデータおよび期待データと不良信号とを示した図である。
【図３】  従来の半導体記憶素子のテスト装置のブロックを示した回路図である。
【図４】  従来のメモリセルアレイから読入れたデータと不良信号とを示した図である。
【符号の説明】
１０  メモリ部
１１  ラッチ制御部
１２  期待データラッチ部
１３  クロック発生部
１４  期待データ発生部
１５  データ伝送部
１６  データ判定部
１７  データ出力部
ＮＤ１１，ＮＤ３１，ＮＤ４２，ＮＤ６１〜ＮＤ６３ ＮＡＮＤゲート
Ｉ１１，Ｉ２１，Ｉ５１ インバータ
ＡＮＤ２１，ＡＮＤ２２，ＡＮＤ６１ ＡＮＤゲート
ＳＲＦＦ２１，ＳＲＦＦ２２ フリップフロップ
ＮＯＲ４１，ＮＯＲ４２ ＮＯＲゲート
ＭＮ２１，ＭＮ２２，ＭＮ５１〜ＭＮ５３，ＭＮ７１，ＭＮ７２ ＮＭＯＳトランジスタ
ＭＰ５１，ＭＰ５２ ＰＭＯＳトランジスタ
ＯＲ６１，ＯＲ６２ ＯＲゲート
なお、各図中、同一符号は同一または相当部分を示す。
【図１】
0003639612.tif 000002
【図２】
0003639612.tif 000003
【図３】
0003639612.tif 000004
【図４】
0003639612.tif 000005