(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたドレイン領域と、
前記ドレイン領域上に設けられ、前記ドレイン領域とｐｎ接合を形成するベース領域と、
前記ベース領域上に形成されたソース領域と、
前記ベース領域及び前記ソース領域を貫通して、ゲート絶縁膜を介して設けられたトレンチゲート電極と、
前記トレンチゲート電極の両側に、前記トレンチゲート電極と隔離して前記ベース領域及び前記ソース領域とを貫通して形成されたトレンチと、
前記トレンチ内壁の底部、及び側壁部の少なくとも一部に形成された誘電体膜と、
前記誘電体膜を介して前記トレンチ内に導電性部材を充填して形成されたソース電極と
を具備したことを特徴とする半導体装置。
【請求項２】
半導体基板に形成された第１ベース領域と、
前記第１ベース領域内の表面一部領域に各々隔離して設けられ、前記第１ベース領域とｐｎ接合を形成する第２ベース領域と、
前記第２ベース領域の各々表面一部領域に前記第１ベース領域と隔離して形成されたエミッタ領域と、
前記第１ベース領域の裏面に形成されたコレクタ領域と、
隣接する前記第２ベース領域間にわたって、前記第１ベース領域の表面上、前記第２ベース領域の表面上及び前記エミッタ領域の一部表面上をそれぞれ覆うように、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と隔離して、前記第２ベース領域及び前記エミッタ領域とを貫通して形成されたトレンチと、
前記トレンチ内壁の底部、及び側壁部の少なくとも一部に形成された誘電体膜と、
前記誘電体膜を介して前記トレンチ内に導電性部材を充填して形成されたエミッタ電極と
を具備したことを特徴とする半導体装置。
【請求項３】
前記誘電体膜は、前記トレンチ内壁の底部、及び底部から前記ベース領域の一部にわたる側壁部に形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記誘電体膜は、前記トレンチ内壁の底部、及び底部から前記第２ベース領域の一部にわたる側壁部に形成されることを特徴とする請求項２記載の半導体装置。
【請求項５】
半導体基板に形成されたカソード領域と、
前記カソード領域内の表面一部領域に設けられ、前記カソード領域とｐｎ接合を形成するアノード領域と、
前記アノード領域の両側に前記アノード領域と隔離して形成されたトレンチと、
前記トレンチ内壁の内壁全面に形成された誘電体膜と、
前記誘電体膜を介して前記トレンチ内に充填された導電性部材と
を具備したことを特徴とする半導体装置。
【請求項６】
前記トレンチ内に埋め込まれた前記導電性部材は、アノード電極と同電位であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記トレンチ内に埋め込まれた前記導電性部材は、不純物が添加された低抵抗の多結晶シリコンであることを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
【請求項８】
第１導電型の第１半導体領域にゲート絶縁膜を介してトレンチゲート電極を形成する工程と、
前記トレンチゲート電極の両側に前記トレンチゲート電極に離隔してトレンチを形成する工程と、
前記第１半導体領域上、前記トレンチゲート電極上、及び前記トレンチ内壁全面に渡って誘電体膜を形成する工程と、
前記トレンチ内を導電性部材により埋め込む工程と、
前記トレンチゲート電極及び前記第１半導体領域上の前記誘電体膜と、前記トレンチ内の表面領域の前記誘電体膜と前記導電性部材とを除去する工程と、
前記第１半導体領域の表面に、前記誘電体膜に達する深さの第２導電型の第２半導体領域を形成する工程と、
前記第２半導体領域の表面に前記誘電体膜に達しない深さの第１導電型の第３半導体領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
第１導電型の第１半導体領域上に第２導電型の第２半導体領域を形成する工程と、
前記第２半導体領域に、互いに離隔して複数のトレンチを形成する工程と、
前記第２半導体領域上、及び前記トレンチ内壁全面に渡って誘電体膜を形成する工程と、
前記トレンチ内を導電性部材により埋め込む工程と、
前記第２半導体領域上の前記誘電体膜と、前記トレンチ内の表面領域の前記誘電体膜と前記導電性部材とを除去する工程と、
前記トレンチ開口部の角部領域に、それぞれが離隔し且つ前記誘電体膜に達する深さの第１導電型の第３半導体領域を形成する工程と、
前記第３半導体領域内に、前記誘電体膜に達しない深さの第２導電型の第４半導体領域を形成する工程と、
隣接する前記第３半導体領域間の、第２半導体領域の表面上、第３半導体領域の表面上、及び第４半導体領域の一部表面上をそれぞれ覆うように、ゲート絶縁膜を介してゲート電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
第１導電型の第１半導体領域に、互いに離隔して複数のトレンチを形成する工程と、
前記第１半導体領域上及び前記トレンチ内壁全面に渡って誘電体膜を形成する工程と、
前記トレンチ内を導電性部材により埋め込む工程と、
前記第１半導体領域上の前記誘電体膜を除去する工程と、
隣接する前記トレンチ間の前記第１半導体領域の一部表面領域に、前記トレンチと離隔して第２導電型の第２半導体領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記トレンチ内を埋め込む前記導電性部材は、不純物が添加された低抵抗の多結晶シリコンであることを特徴とする請求項８乃至１０いずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関するもので、特に高耐圧型半導体装置の耐圧維持とオン抵抗低減のための構造とその形成方法に係る。
【０００２】
【従来の技術】
大容量（高耐圧、大電流）のシリコンデバイスにおいては、その出現の当初より、シリコン内部の接合電界強度に比較して、誘電率の異なる物質に接する接合表面の電界強度をいかに緩和して設計通りの耐圧を安定して実現するかが重要な課題である。
【０００３】
従来のパワーデバイスについて、ＭＯＳトランジスタを例にとって、図３５を用いて説明する。図３５はＤＭＯＳ（Double-Diffusion-MOS）型のｎチャネルパワーＭＯＳトランジスタの断面図である。
【０００４】
図示するように、ＤＭＯＳトランジスタの構造は、ドレイン領域としてのｎ型シリコン基板１０上にゲート絶縁膜１１を介してゲート電極１２が設けられ、シリコン基板１０中にはベース領域としてのｐ型不純物拡散層１３がゲート絶縁膜に接するように、ソース領域としてのｎ＋型不純物拡散層１４が一部がゲート絶縁膜に接するようにそれぞれ設けられている。また、シリコン基板１０の裏面にはｎ＋型不純物拡散層１５が全面に渡って設けられ、このｎ＋型不純物拡散層１５の下面にはドレイン電極１６が、ｎ＋型不純物拡散層１４上及びｐ型不純物拡散層１３の一部領域上にはソース電極１７がそれぞれ設けられている。
【０００５】
このＤＭＯＳトランジスタは、ゲート電極１２を利用したＤＳＡ（Diffusion Self-Alignment ; 自己拡散整合）技術により形成されるのが一般的である。即ち、ゲート電極１２を共通のマスクとして、ｐ型及びｎ型の不純物を自己整合的にイオン注入した後、拡散させて、ｐ型不純物拡散層１３とｎ＋型不純物拡散層１４を形成する方法であり、それらの拡散長の差がチャネル長に相当する。
【０００６】
さて、パワーＭＯＳトランジスタにおいて必要とされる特性の代表的なものとして、高ソース−ドレイン間耐圧と低オン抵抗の２つが挙げられる。
【０００７】
ソース−ドレイン間耐圧ＢＶＤＳＳは、図３５におけるｎ型シリコン基板１０とｐ型不純物拡散層１３との間、即ちベース−ドレイン間のｐｎ接合のアバランシェ降伏によってほぼ決まる。ε０を真空中の誘電率、εＳｉをシリコンの比誘電率、εＣｒｉｔをシリコンの臨界電界、Ｎｄを基板の不純物濃度、ｑを電荷素量とすると、ＢＶＤＳＳ＝ε０εＳｉεＣｒｉｔ／２ｑＮｄとなる。また、ソース−ドレイン間耐圧ＢＶＤＳＳが、リーチスルーにより決まる場合もあり、この場合は、基板の厚さをＷＢとすると、ＢＶＤＳＳ＝εＣｒｉｔＷＢ−（ｑＮｄＷＢ２／２εＳｉ）となる。これらは理想的なＭＯＳトランジスタにおける理論式ではあるが、ソース−ドレイン間耐圧（≒ベース−ドレイン間耐圧）ＢＶＤＳＳが、基板の不純物濃度Ｎｄに反比例することが分かる。
【０００８】
また、オン抵抗ＲＯＮは、キャリアがソースからドレインまでドリフトによって移動するため、この移動経路の抵抗の総和で表される。そのため、キャリアの移動経路の最も長いドレイン領域の比抵抗を下げること、すなわち基板の不純物濃度Ｎｄを大きくすることによりオン抵抗ＲＯＮの低減を図ることが出来る。
【０００９】
しかし、基板の不純物濃度Ｎｄを大きくしてオン抵抗ＲＯＮを低減させようとすると、前述したようにソース−ドレイン間耐圧ＢＶＤＳＳが低下してしまう。即ち低オン抵抗ＲＯＮと高ソース−ドレイン間耐圧ＢＶＤＳＳとはトレードオフの関係にある。図３５に示したように、ＤＭＯＳトランジスタにおいてはｎ型シリコン基板１０とｐ型不純物拡散層１３とのｐｎ接合により空乏層１８がシリコン基板１０中に形成されるが、この空乏層１８はｐ型不純物拡散層１３の形状に従って湾曲している（空乏層１８ａ〜ｄ）。この空乏層１８の湾曲部１８ａ〜ｄでの電界集中による降伏を、シリコン基板１０の不純物濃度の増加が誘因することが、耐圧低下の大きな原因の１つとなっている。
【００１０】
この問題はＭＯＳトランジスタに限らず、ＩＧＢＴやダイオード等のｐｎ接合を有し、そのｐｎ接合に逆バイアスが印加されることによって空乏層の湾曲部に電界集中が発生する他の半導体装置でも同様である。
【００１１】
【発明が解決しようとする課題】
上記説明したように、従来のパワーＭＯＳトランジスタ、パワーダイオード、そしてＩＧＢＴなどの高耐圧型半導体装置においては、耐圧維持とオン抵抗の低減とがトレードオフの関係にあった。即ち、オン抵抗低減のために基板（ＩＧＢＴの場合はベース領域）の不純物濃度を増加させると耐圧が低下するという問題があった。
【００１２】
この発明は、上記事情に鑑みてなされたもので、その目的は、オン抵抗を低減しつつ高耐圧を維持できる半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、半導体基板に形成されたドレイン領域と、前記ドレイン領域上に設けられ、前記ドレイン領域とｐｎ接合を形成するベース領域と、前記ベース領域上に形成されたソース領域と、前記ベース領域及び前記ソース領域とを貫通して、ゲート絶縁膜を介して設けられたトレンチゲート電極と、前記トレンチゲート電極の両側に、前記トレンチゲート電極と隔離して、前記ベース領域及び前記ソース領域とを貫通して形成されたトレンチと、前記トレンチ内壁の底部、及び側壁部の少なくとも一部に形成された誘電体膜と、前記誘電体膜を介して前記トレンチ内に導電性部材を充填して形成されたソース電極とを具備する。
【００２２】
また、この発明の一態様に係る半導体装置の製造方法は、第１導電型の第１半導体領域にゲート絶縁膜を介してトレンチゲート電極を形成する工程と、前記トレンチゲート電極の両側に前記トレンチゲート電極に離隔してトレンチを形成する工程と、前記第１半導体領域上、前記トレンチゲート電極上、及び前記トレンチ内壁全面に渡って誘電体膜を形成する工程と、前記トレンチ内を導電性部材により埋め込む工程と、前記トレンチゲート電極及び前記第１半導体領域上の前記誘電体膜と、前記トレンチ内の表面領域の前記誘電体膜と前記導電性部材とを除去する工程と、前記第１半導体領域の表面に、前記誘電体膜に達する深さの第２導電型の第２半導体領域を形成する工程と、前記第２半導体領域の表面に前記誘電体膜に達しない深さの第１導電型の第３半導体領域を形成する工程とを備える。
【００３９】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００４０】
この発明に係る第１の実施形態に係る半導体装置及びその製造方法ついて、図１乃至７を用いて説明する。
【００４１】
図１は、ＤＭＯＳトランジスタの断面図を示している。図示するように、ドレイン領域としてのｎ型シリコン基板（第１半導体領域）２０上にゲート絶縁膜２１を介してゲート電極２２が設けられている。シリコン基板２０中には、ベース領域としてのｐ型不純物拡散層（第２半導体領域）２３と、ソース領域としてのｎ＋型不純物拡散層（第３半導体領域）２４とが、ｐ型不純物拡散層２３はその表面がゲート絶縁膜２１に接するように、ｎ＋型不純物拡散層２４はその一部表面がゲート絶縁膜２１に接するように設けられている。そして、ゲート電極２２の両側には、ｐ型不純物拡散層２３とｎ＋型不純物拡散層２４とを貫通するようにトレンチ２５が設けられ、そのトレンチ２５内には誘電体膜、例えばシリコン酸化膜２６を介して導電性部材、例えば多結晶シリコン膜２７が埋め込まれている。この多結晶シリコン膜２７上には、ソース電極２８が設けられている。また、シリコン基板２０の裏面側にはｎ＋型不純物拡散層２９と、ドレイン電極３０が設けられ、ＤＭＯＳトランジスタを形成している。
【００４２】
次に、このＤＭＯＳトランジスタの製造方法について説明する。図２乃至７は、ＤＭＯＳトランジスタの製造工程の断面図を順次示している。
【００４３】
まず、図２に示すように、ｎ型シリコン基板２０にＲＩＥ（Reactive Ion Etching）法等の技術によりトレンチ２５を形成する。隣接するトレンチ２５間の距離は、例えば５〜１００μｍである。その後、ウェット酸化法等により、シリコン基板２０の表面、及びトレンチ２５の内壁を酸化することにより４〜１０μｍ程度の膜厚のシリコン酸化膜２６を形成する。
【００４４】
そして、図３に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、不純物を添加した低抵抗の多結晶シリコン膜２７を形成し、トレンチ２５を埋め込む。
【００４５】
次に、エッチバックによりシリコン基板２０表面、及びトレンチ２５内の表面の多結晶シリコン膜２７とシリコン酸化膜２６を、図４のようにエッチングする。
【００４６】
その後、ｐ型不純物である例えばボロン等を選択的にイオン注入することにより、ｐ型不純物拡散層２３を図５のように形成する。
【００４７】
そして図６のように、再びＣＶＤ法等により、全面にシリコン酸化膜２１、多結晶シリコン膜２２を形成した後、多結晶シリコン膜２２を所望のパターンにパターニングして、ゲート電極２２を形成する。
【００４８】
その後、図７に示すように、ゲート電極２２の下部以外のシリコン酸化膜２１をエッチングにより除去し、ｎ型不純物である例えば砒素等をゲート電極２２をマスクにしてイオン注入することにより、ｎ＋型不純物拡散層２４を形成する。この際、砒素等はゲート電極２２にも注入され、ゲート電極２２の低抵抗化が図られる。
【００４９】
そして、トレンチ２５の表面にソース電極２８としての金属膜を形成し、シリコン基板２０の裏面にリーチスルーの防止並びに電極とのオーミック接触性の向上のためのｎ＋型不純物拡散層２９、及びドレイン電極３０をそれぞれ形成し、図１に示したようなＤＭＯＳトランジスタを形成する。
【００５０】
上述のような製造方法によって形成されたＤＭＯＳトランジスタにおいて、ベース−ドレイン間に形成される空乏層の様子を図８乃至１０を用いて説明する。
【００５１】
図８に示すように、ゲート電位ＶＧをＶＴ（ ＶＴ：反転領域を形成するためのしきい値電圧）に、ソース電位ＶＳ、ドレイン電位ＶＤをそれぞれ０Ｖに設定した時、従来のＤＭＯＳトランジスタ同様に、シリコン基板２０中には、ｐ型不純物拡散層２３との接合部に沿って湾曲した形状の空乏層３１が形成される。また、ｐ型不純物拡散層２３のゲート絶縁膜２１と接合する領域にはチャネルとなる反転領域が形成される（図示せず）。
【００５２】
次に図９に示すように、ゲート電位ＶＧ、ソース電位ＶＳをそのままにドレイン電位ＶＤを高くしていくと、ｐ型不純物拡散層２３との接合部に形成された空乏層３１の幅が拡大していくと共に、シリコン基板２０のゲート絶縁膜２１に接合する領域にも空乏層３１が形成される。更に、トレンチ２９内の多結晶シリコン膜２７はソース電位同様０Ｖであるため、シリコン酸化膜２６を介した多結晶シリコン膜２７とシリコン基板２０の接合によって、シリコン基板２０中のトレンチ２５の周辺領域にも空乏層３２が形成される。この空乏層３２は、トレンチ２５の側面に沿って拡がっていくことにより、空乏層３１と繋がって、空乏層３１の湾曲部を緩和するように機能する。即ち、空乏層３２は、空乏層３１の曲率を抑える働きがある。これにより、従来問題となっていた空乏層３１の湾曲部での電界集中を抑え、ベース−ドレイン間耐圧を向上できる。
【００５３】
そして図１０に示すように、更にドレイン電位ＶＤを高くしていくと、トレンチ２５の底部領域に形成される空乏層３２はシリコン基板２０中の深くへ伸びていき、またトレンチ２５の側面領域の空乏層３２は横へ拡がっていく。そして、あるドレイン電位ＶＤにて、隣接するトレンチ２５の側面領域の空乏層３２が接合し、このトレンチ２５間のシリコン基板２０の全領域が空乏化（空乏層３３）することになる。これにより、トレンチ２５の周辺部に形成される空乏層３２の形状も滑らかになり電界の集中を回避でき、ベース−ドレイン間、即ちソース−ドレイン間耐圧を向上できる。
【００５４】
上記のような構成並びに製造方法によれば、ゲート電極２２の両側に形成したトレンチ２５内にシリコン酸化膜２６を介して多結晶シリコン膜２７を埋め込み、この多結晶シリコン膜２７とドレイン領域２０との間に電位差を設けることにより、２つのトレンチ２５から空乏層３２を横方向に形成し、隣接するトレンチ間のシリコン基板２０の全領域を空乏化出来る。
【００５５】
これにより、ドレイン領域２０とベース領域２３との間の接合で形成される空乏層３１の湾曲部での電界集中を回避出来るので、シリコン基板２０を、十分に低いオン電圧を実現するための低オン抵抗化に必要な高い不純物濃度にしても高耐圧を維持できる。
【００５６】
次にこの発明に係る第２の実施形態について、図１１乃至１５を用いて説明する。
【００５７】
図１１は、ＵＭＯＳトランジスタの断面図を示している。図示するように、ドレイン領域としてのｎ型シリコン基板（第１半導体領域）４０の表面領域にベース領域としてのｐ型不純物拡散層（第２半導体領域）４１、ソース領域としてのｎ＋型不純物拡散層（第３半導体領域）４２が設けられている。これらの不純物拡散層４１、４２を貫通するように設けられたトレンチ４３内には、ゲート絶縁膜４４を介してゲート電極４５が埋め込み形成されている。ゲート電極４５の両側には、このゲート電極４５（トレンチゲート電極）と同様に、ｐ型不純物拡散層４１とｎ＋型不純物拡散層４２とを貫通するトレンチ４６が設けられている。このトレンチ４６内には誘電体膜、例えばシリコン酸化膜４７を介して導電性部材、例えば多結晶シリコン膜４８が埋め込まれ、この多結晶シリコン膜４８上にはソース電極４９が設けられている。また、シリコン基板４０の裏面側にはｎ＋型不純物拡散層５０と、ドレイン電極５１が設けられ、ＵＭＯＳトランジスタを形成している。
【００５８】
次に、このＵＭＯＳトランジスタの製造方法について説明する。図１２乃至１５は、ＵＭＯＳトランジスタの製造工程の断面図を順次示している。
【００５９】
まず、図１２に示すように、ｎ型シリコン基板４０上にトレンチゲート形成のためのトレンチ４３がＲＩＥ法などにより形成される。そして、ウェット酸化法等によりこのトレンチ４３の内壁を酸化してゲート絶縁膜４４を形成し、多結晶シリコン膜等によりこのトレンチ４３を埋め込んでゲート電極４５を形成する。
【００６０】
次に、図１３に示すように、シリコン基板４０にＲＩＥ法等の技術によりトレンチ４６を形成する。隣接するトレンチ４６間の距離は、例えば５〜１００μｍである。そして、ＣＶＤ法等により、シリコン基板４０の表面及びトレンチ４６の内壁に４〜１０μｍ程度の膜厚のシリコン酸化膜４７を形成する。
【００６１】
そして、再びＣＶＤ法等により、不純物を添加した低抵抗の多結晶シリコン膜４８を形成してトレンチ４６内を埋め込み、エッチバックによりシリコン基板４０表面及びトレンチ４６内表面の多結晶シリコン膜４８とシリコン酸化膜４７を、図１４のようにエッチングする。
【００６２】
次に、図１５に示すように、ｐ型不純物である例えばボロン等をイオン注入することにより、ｐ型不純物拡散層４１を、そしてｐ型不純物拡散層４１の表面にはｎ型不純物である例えば砒素等をイオン注入してｎ＋型不純物拡散層４２をそれぞれ形成する。
【００６３】
そして、トレンチ４６の表面にはソース電極４９としての金属膜を形成し、シリコン基板４０の裏面側にリーチスルーの防止並びに電極とのオーミック接触性の向上のためのｎ＋型不純物拡散層５０、そしてドレイン電極５１をそれぞれ形成し、図１０に示したようなＵＭＯＳトランジスタを形成する。
【００６４】
上述のような製造方法によって形成されたＵＭＯＳトランジスタにおいて、ベース−ドレイン間に形成される空乏層の様子を図１６乃至１８を用いて説明する。
【００６５】
図１６に示すように、ゲート電位ＶＧをしきい値電圧ＶＴに、ソース電位ＶＳ、ドレイン電位ＶＤをそれぞれ０Ｖに設定すると、従来のＵＭＯＳトランジスタ同様に、シリコン基板４０中には、ｐ型不純物拡散層２３との接合部に沿って空乏層５２が形成される。また、ｐ型不純物拡散層４１のゲート絶縁膜４４と接合する領域にはチャネルとなる反転領域が形成される（図示せず）。
【００６６】
次に図１７に示すように、ゲート電位ＶＧ、ソース電位ＶＳをそのままにドレイン電位ＶＤを高くしていくと、ｐ型不純物拡散層２３との接合部に形成された空乏層５２幅が拡大していくと共に、シリコン基板４０のゲート絶縁膜４３に接合する領域にも空乏層５２が形成される。更に、トレンチ４６内の多結晶シリコン膜４８がソース電位同様０Ｖであるため、シリコン基板４０中におけるトレンチ４６の周辺領域にも空乏層５３が形成される。この空乏層５３は、トレンチ４６の側面に沿って拡がっていくことにより、ゲート電極４５の側面の空乏層５２と繋がり、空乏層５２の湾曲部を緩和するように機能する。即ち、空乏層５３は空乏層５２の曲率を抑える働きがある。これにより、従来問題であった空乏層５２の湾曲部での電界集中を抑え、ゲート−ドレイン間耐圧を向上できる。
【００６７】
そして図１８に示すように、更にＶＤを大きくしていくと、シリコン基板４０中におけるトレンチ４６の底部領域に形成される空乏層５３はシリコン基板４０中の深くへ伸びていき、またトレンチ４６の側面領域の空乏層５３は横へ拡がっていく。そして、あるドレイン電位ＶＤにて、隣接するトレンチ４６の側面領域の空乏層５２が接合し、このトレンチ４６間のシリコン基板４０の全領域が空乏化（空乏層５４）することになる。これにより、トレンチ４６の周辺部に形成される空乏層５３の形状も滑らかになり電界の集中を回避でき、ゲート−ドレイン間耐圧を向上できる。
【００６８】
上記のような構成並びに製造方法によれば、ゲート電極４５の両側に形成したトレンチ４６内に誘電体膜４７を介して多結晶シリコン膜４８を埋め込み、この多結晶シリコン膜４８とドレイン領域４０との間に電位差を設けることにより、２つのトレンチ４６から空乏層５３を横方向に形成し、隣接するトレンチ４６間のシリコン基板４０の全領域を空乏化することが出来る。
【００６９】
これにより、ゲート電極４５とドレイン領域４０との間の接合で形成される空乏層の５２湾曲部での電界集中を回避することが出来る。そのためシリコン基板４０を、十分に低いオン電圧を実現するための低オン抵抗化に必要な高い不純物濃度にしても高耐圧を維持できる。
【００７０】
次にこの発明の第３の実施形態について、図１９乃至２５を用いて説明する。
【００７１】
図１９は、ＰＴ（Punch-Through）タイプＩＧＢＴの断面図である。図示するように、コレクタ領域としてのｐ＋型シリコン基板（第１半導体領域）６０上に、パンチスルーを介するためのｎ＋型半導体層６１がバッファ層として設けられ、このｎ＋型半導体層６１上に第１ベース領域としてのｎ−型半導体層（第２半導体領域）６２が設けられている。ｎ−型半導体層６２内の表面領域には、第２ベース領域としてのｐ＋型不純物拡散層（第３半導体領域）６３が設けられ、このｐ＋型不純物拡散層６３内にはエミッタ領域としてのｎ＋型不純物拡散層（第４半導体領域）６４が設けられている。そして、ゲート絶縁膜６５、ゲート電極６６を設けることで、ｎ＋型不純物拡散層６４をソース領域、ｎ−型半導体層６２をドレイン領域、ｐ＋型不純物拡散層６３の表面近傍をチャネル領域とするＭＯＳトランジスタが形成されている。そして、ｐ＋型不純物拡散層６３及びｎ＋型不純物拡散層６４とを貫通するように、トレンチ６７が設けられ、このトレンチ６７内には誘電体膜、例えばシリコン酸化膜６８を介して導電性部材、例えば多結晶シリコン膜６９が埋め込まれ、この多結晶シリコン膜６９上にはエミッタ電極７０が設けられている。また、シリコン基板６０の裏面側にはコレクタ電極７１を設けることでＩＧＢＴが形成されている。
【００７２】
次に、このＩＧＢＴの製造方法について説明する。図２０乃至２５は、ＩＧＢＴの製造工程の断面図を順次示している。なお、この図１９に示したＩＧＢＴは、図１のＤＭＯＳトランジスタのｎ＋型半導体領域３０の裏面にｐ＋型半導体領域を設け、ｎ型半導体領域２０とｐ型半導体領域２３の不純物濃度をそれぞれｎ＋型、ｐ＋型にした構造とみることが出来る。そのため、製造方法も、ｐ＋型シリコン基板６０上に図１のＤＭＯＳトランジスタを形成すると考えればよい。
【００７３】
即ち、まず図２０に示すように、コレクタ領域としてのｐ＋型シリコン基板６０上にＣＶＤ法等によりバッファ層としてのｎ＋型半導体層６１と第１ベース領域としてのｎ−型半導体層６２を形成する。そして、このｎ−型半導体層６２にＲＩＥなどによりトレンチ６７を形成する。その後は第１の実施形態で説明した工程とほぼ同様であり、ｎ−型半導体層６２の表面、及びトレンチ６７の内壁を酸化してシリコン酸化膜６８を形成する。
【００７４】
そして、図２１に示すように、ＣＶＤ等により不純物を添加した低抵抗の多結晶シリコン膜６９を形成し、トレンチ６７を埋め込む。
【００７５】
次に、ｎ−型半導体層６２の表面、及びトレンチ６７内の表面の多結晶シリコン膜６９とシリコン酸化膜６８を、図２２のようにエッチングする。
【００７６】
その後、ｐ型不純物である例えばボロン等を選択的にイオン注入することにより、第２ベース領域としてのｐ＋型不純物拡散層６３を図２３のように形成する。
【００７７】
そして図２４のように、再びＣＶＤ法等により、全面にシリコン酸化膜６５、多結晶シリコン膜６６を形成した後、多結晶シリコン膜６６を所望のパターンにパターニングして、ゲート電極６６を形成する。
【００７８】
その後、図２５に示すように、ゲート電極６６の下部以外のシリコン酸化膜６５をエッチングにより除去し、ｎ型不純物である例えば砒素等をゲート電極６６をマスクにしてイオン注入することにより、エミッタ領域としてのｎ＋型不純物拡散層６４を形成する。この際、砒素等はゲート電極６６にも注入され、ゲート電極６６の低抵抗化が図られる。
【００７９】
そして、トレンチ６７の表面にエミッタ電極７０としての金属膜を、シリコン基板６０の裏面にはコレクタ電極７１をそれぞれ形成し、図１９に示したようなＩＧＢＴを形成する。
【００８０】
上述のような製造方法によって形成されたＩＧＢＴにおいて、ｎ−型半導体層６２とｐ＋型不純物拡散層６３とのｐｎ接合に発生し電界の集中する空乏層の様子は、第１の実施形態で用いた図８乃至図１０と同様であるため説明は省略する。
【００８１】
上記のような構成並びに製造方法によれば、ゲート電極６６の両側に形成したトレンチ６７内に誘電体膜６８を介して多結晶シリコン膜６９を埋め込み、この多結晶シリコン膜６９とベース領域６２との間に電位差を設けることにより、２つのトレンチ６７から空乏層を横方向に形成し、隣接するトレンチ５７間のベース領域６２の全領域を空乏化出来る。
【００８２】
これにより、第１ベース領域のｎ−型半導体層６２と第２ベース領域のｐ＋型不純物拡散層６３との間の接合で形成される空乏層の湾曲部での電界集中を回避出来る。そのため第１ベース領域６２を、十分に低いオン電圧を実現するための低オン抵抗化に必要な高い不純物濃度にしても高耐圧を維持できる。
【００８３】
なお、本実施形態ではＰＴタイプＩＧＢＴを例に挙げて説明したが、ＮＰＴ（Non-Punch-Through）タイプＩＧＢＴやトレンチ型ＩＧＢＴにも適用できるのは言うまでもない。
【００８４】
次にこの発明の第４の実施形態に係る半導体装置及びその製造方法について、図２６乃至３０を用いて説明する。
【００８５】
図２６は、ダイオードの断面図を示している。図示するように、カソード領域としてのｎ型シリコン基板（第１半導体領域）８０上の表面領域に、アノード領域としてのｐ＋型不純物拡散層８１（第２半導体領域）が設けられた構造となっている。このｐ＋型不純物拡散層８１上にはアノード電極８２が設けられている。ｐ＋型不純物拡散層８１の両側にはトレンチ８５が設けられ、このトレンチ８５内には誘電体膜、例えばシリコン酸化膜８６を介して導電性部材、例えば多結晶シリコン膜８７が埋め込まれ、その表面には電極９１が設けられている。そして、ｎ型半導体基板８０の裏面側にはｎ＋型不純物拡散層８３が設けられ、この裏面にカソード電極８４が設けることでダイオードを形成している。トレンチ８５中の多結晶シリコン膜８７は、例えばアノード電極と同電位にされている。
【００８６】
次に、このダイオードの製造方法について説明する。図２７乃至３０はダイオードの製造方法の断面図を順次示している。
【００８７】
まず図２７に示すように、ｎ型シリコン基板８０にＲＩＥ法等によりトレンチ８５を形成する。その後、酸化によりシリコン基板８０表面及びトレンチ８５の内壁を酸化することにより、シリコン酸化膜８６を形成する。
【００８８】
そして、図２８のように、ＣＶＤ法等により不純物を添加した低抵抗の多結晶シリコン膜８７を形成し、トレンチ８５を埋め込む。
【００８９】
次に、エッチバックによりシリコン基板８０の表面の多結晶シリコン膜８７とシリコン酸化膜８６とを図２９に示すようにエッチングする。
【００９０】
そして、ｐ型不純物である例えばボロン等を選択的にイオン注入することにより、ｐ＋型不純物拡散層８１を図３０のように形成する。
【００９１】
その後は、ｐ＋型不純物拡散層８１上にアノード電極８２を形成する。また、シリコン基板８０の裏面にリーチスルーの防止並びに電極とのオーミック接触性の向上のためのｎ＋型不純物拡散層８３、及びカソード電極８４をそれぞれ形成する。そしてトレンチ８５上に電極９１を形成することで、図２６に示したようなダイオードを形成する。
【００９２】
上述のような製造方法によって形成されたダイオードのｐｎ接合に形成される空乏層の様子を図３１乃至３３を用いて説明する。
【００９３】
図３１に示すように、アノード電位ＶＡ、カソード電位ＶＣを共に０Ｖに設定したとき、ｎ型シリコン基板８０とｐ＋型半導体層８１との間のｐｎ接合は熱平衡状態にあり、空乏層が形成される。すなわち、シリコン基板８０中に、ｐ＋型不純物拡散層８１との接合部に沿って湾曲した形状の空乏層８８が形成される。
【００９４】
次に図３２に示すように、このｐｎ接合に逆バイアスを印加していくとｐ＋型不純物拡散層８１との接合部に形成されたシリコン基板８０中の空乏層８８の幅が拡大していく。また、トレンチ８５内の多結晶シリコンは８７はアノード電位同様０Ｖであるため、このトレンチ８５の周辺にも空乏層８９が形成される。この空乏層８９は、トレンチ８５の側面に沿って拡がっていくことにより、空乏層８８と繋がって、空乏層８８の湾曲部を緩和するように機能する。即ち、空乏層８９は、空乏層８８の曲率を抑える働きがある。これにより、従来問題となっていた空乏層８８の湾曲部での電界集中を抑え、ダイオードの耐圧を向上できる。
【００９５】
そして、図３３に示すように、更にカソード電位ＶＣを高くしていくと、トレンチ８５の底部領域に形成される空乏層８９はシリコン基板８０中の深くへ伸びていき、またトレンチ８５の側面領域の空乏層８９は横へ拡がっていく。そして、あるカソード電圧ＶＣにて、隣接するトレンチ８５の側面領域の空乏層８９が接合し、このトレンチ８４間のシリコン基板８０の全領域が空乏化（空乏層９０）する事になる。これにより、トレンチ８５の周辺部に形成される空乏層８９の形状も滑らかになり電界の集中を回避でき、ダイオードの耐圧を向上できる。
【００９６】
上記のような構成ならびに製造方法によれば、ｐ＋型半導体領域８１の両側に形成したトレンチ８５内にシリコン酸化膜８６を介して多結晶シリコン膜８７を埋め込み、この多結晶シリコン膜８６とｎ型シリコン基板８０との間に電位差を設けることにより、２つのトレンチ８５から空乏層８９を横方向に形成し、シリコン基板８０の隣接するトレンチ間８５の全域を空乏化できる。
【００９７】
これにより、ｐｎ接合で形成される空乏層８８の湾曲部での電界集中を回避できる。そのためシリコン基板８０を、十分に低いオン電圧を実現するための低オン抵抗化に必要な高い不純物濃度にしても高耐圧を維持できる。
【００９８】
なお、ＭＩＳ構造により形成するためのトレンチは、上記第１乃至第４の実施形態で示したような位置に限られるものではない。図３４には本発明の第１の実施形態の変形例として、ＤＭＯＳトランジスタの断面図を示している。図示するように、この構造は従来のＤＭＯＳトランジスタにおいてゲート電極２２下部にトレンチ２５を形成し、トレンチ２５の底部及び側壁全面に誘電体膜２６を形成し、導電性部材２７で埋め込んだものである。導電性部材２７はゲート、またはソース電位と同電位にされることによりドレイン領域２０内に空乏層を形成する。この空乏層によって、ベース領域２３とドレイン領域２０との間に発生する、湾曲した空乏層の曲率を抑制することが出来、耐圧を向上することが出来る。無論、この変形例は第１の実施形態に限られるものではなく、第３の実施形態についても適用できるのは明らかである。またトレンチは、位置だけでなくその断面形状についても、第１乃至第４の実施形態で図示したような形状に限られるものではなく、例えば底部断面が半円形など様々な形状のものを用いてもよい。
【００９９】
更に、第１乃至第４の実施形態においては、ＭＯＳトランジスタ、ＩＧＢＴ、ダイオードを例にとって説明したが、これら以外の特にパワー素子にも適用できる。また、トレンチを埋め込む材料としては、シリコン酸化膜以外の誘電体を用いても同様の効果が得られ、本発明の主旨を逸脱しない範囲で適宜変形して実施することが出来る。
【０１００】
【発明の効果】
以上説明したように、この発明によれば、オン抵抗を低減しつつ高耐圧を維持できる半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置について説明するためのもので、ＤＭＯＳトランジスタの断面図。
【図２】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、ＤＭＯＳトランジスタの第１の製造工程を示す断面図。
【図３】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、ＤＭＯＳトランジスタの第２の製造工程を示す断面図。
【図４】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、ＤＭＯＳトランジスタの第３の製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、ＤＭＯＳトランジスタの第４の製造工程を示す断面図。
【図６】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、ＤＭＯＳトランジスタの第５の製造工程を示す断面図。
【図７】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、ＤＭＯＳトランジスタの第６の製造工程を示す断面図。
【図８】この発明の第１の実施形態に係る半導体装置において、ドレイン電位が０Ｖの時のベース−ドレイン間に形成される空乏層の様子を示す図。
【図９】この発明の第１の実施形態に係る半導体装置において、ドレイン電位に正の電位を与えた時のベース−ドレイン間に形成される空乏層の様子を示す図。
【図１０】この発明の第１の実施形態に係る半導体装置において、ドレイン電位に大きな正の電位を与えた時のベース−ドレイン間に形成される空乏層の様子を示す図。
【図１１】この発明の第２の実施形態に係る半導体装置について説明するためのもので、ＵＭＯＳトランジスタの断面図。
【図１２】この発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、ＵＭＯＳトランジスタの第１の製造工程を示す断面図。
【図１３】この発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、ＵＭＯＳトランジスタの第２の製造工程を示す断面図。
【図１４】この発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、ＵＭＯＳトランジスタの第３の製造工程を示す断面図。
【図１５】この発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、ＵＭＯＳトランジスタの第４の製造工程を示す断面図。
【図１６】この発明の第２の実施形態に係る半導体装置において、ドレイン電位が０Ｖの時のベース−ドレイン間に形成される空乏層の様子を示す図。
【図１７】この発明の第２の実施形態に係る半導体装置において、ドレイン電位に正の電位を与えた時のベース−ドレイン間に形成される空乏層の様子を示す図。
【図１８】この発明の第２の実施形態に係る半導体装置において、ドレイン電位に大きな正の電位を与えた時のベース−ドレイン間に形成される空乏層の様子を示す図。
【図１９】この発明の第３の実施形態に係る半導体装置について説明するためのもので、ＩＧＢＴの断面図。
【図２０】この発明の第３の実施形態に係る半導体装置の製造方法について説明するためのもので、ＩＧＢＴの第１の製造工程を示す断面図。
【図２１】この発明の第３の実施形態に係る半導体装置の製造方法について説明するためのもので、ＩＧＢＴの第２の製造工程を示す断面図。
【図２２】この発明の第３の実施形態に係る半導体装置の製造方法について説明するためのもので、ＩＧＢＴの第３の製造工程を示す断面図。
【図２３】この発明の第３の実施形態に係る半導体装置の製造方法について説明するためのもので、ＩＧＢＴの第４の製造工程を示す断面図。
【図２４】この発明の第３の実施形態に係る半導体装置の製造方法について説明するためのもので、ＩＧＢＴの第５の製造工程を示す断面図。
【図２５】この発明の第３の実施形態に係る半導体装置の製造方法について説明するためのもので、ＩＧＢＴの第６の製造工程を示す断面図。
【図２６】この発明の第４の実施形態に係る半導体装置について説明するためのもので、ダイオードの断面図。
【図２７】この発明の第４の実施形態に係る半導体装置の製造方法について説明するためのもので、ダイオードの第１の製造工程を示す断面図。
【図２８】この発明の第４の実施形態に係る半導体装置の製造方法について説明するためのもので、ダイオードの第２製造工程を示す断面図。
【図２９】この発明の第４の実施形態に係る半導体装置の製造方法について説明するためのもので、ダイオードの第３の製造工程を示す断面図。
【図３０】この発明の第４の実施形態に係る半導体装置の製造方法について説明するためのもので、ダイオードの第４の製造工程を示す断面図。
【図３１】この発明の第４の実施形態に係る半導体装置において、カソード電位が０Ｖの時のｐｎ接合に形成される空乏層の様子を示す図。
【図３２】この発明の第４の実施形態に係る半導体装置において、カソード電位に正の電位を与えたの時のｐｎ接合に形成される空乏層の様子を示す図。
【図３３】この発明の第４の実施形態に係る半導体装置において、カソード電位に大きな正の電位を与えたの時のｐｎ接合に形成される空乏層の様子を示す図。
【図３４】この発明の第１の実施形態の変形例に係る半導体装置について説明するためのもので、ＤＭＯＳトランジスタの断面図。
【図３５】従来の半導体装置について説明するためのもので、ＤＭＯＳトランジスタの断面図。
【符号の説明】
１０、２０、４０…ｎ型半導体（シリコン）基板（ドレイン領域）
１１、２１、４４、６５…ゲート絶縁膜
１２、２２、４５、６６…ゲート電極
１３、２３、４１…ｐ型不純物拡散層（ベース領域）
１４、２４、４２…ｎ＋型不純物拡散層（ソース領域）
１５、２９、５０、８３…ｎ＋型不純物拡散層
１６、３０、５１…ドレイン電極
１７、２８、４９…ソース電極
２５、４３、４６、６７、８５…トレンチ
２６、４７、６８、８６…誘電体膜（シリコン酸化膜）
２７、４８、６９、８７…導電性部材（多結晶シリコン）
１８、１８ａ〜ｃ、３１、３２、３３、５２、５３、５４、８８、８９、９０…空乏層
６０…ｐ＋型半導体基板
６１…ｎ＋型半導体層
６２…ｎ−型半導体層（第１ベース領域）
６３…ｐ＋型不純物拡散層（第２ベース領域）
６４…ｎ＋型不純物拡散層（エミッタ領域）
７０…エミッタ電極
７１…コレクタ電極
８０…ｎ型半導体（シリコン）基板（カソード領域）
８１…ｐ＋型不純物拡散層（アノード領域）
８２…アノード電極
８４…カソード電極
９１…電極
【図１】
0003704007.tif 000002
【図２】
0003704007.tif 000003
【図３】
0003704007.tif 000004
【図４】
0003704007.tif 000005
【図５】
0003704007.tif 000006
【図６】
0003704007.tif 000007
【図７】
0003704007.tif 000008
【図８】
0003704007.tif 000009
【図９】
0003704007.tif 000010
【図１０】
0003704007.tif 000011
【図１１】
0003704007.tif 000012
【図１２】
0003704007.tif 000013
【図１３】
0003704007.tif 000014
【図１４】
0003704007.tif 000015
【図１５】
0003704007.tif 000016
【図１６】
0003704007.tif 000017
【図１７】
0003704007.tif 000018
【図１８】
0003704007.tif 000019
【図１９】
0003704007.tif 000020
【図２０】
0003704007.tif 000021
【図２１】
0003704007.tif 000022
【図２２】
0003704007.tif 000023
【図２３】
0003704007.tif 000024
【図２４】
0003704007.tif 000025
【図２５】
0003704007.tif 000026
【図２６】
0003704007.tif 000027
【図２７】
0003704007.tif 000028
【図２８】
0003704007.tif 000029
【図２９】
0003704007.tif 000030
【図３０】
0003704007.tif 000031
【図３１】
0003704007.tif 000032
【図３２】
0003704007.tif 000033
【図３３】
0003704007.tif 000034
【図３４】
0003704007.tif 000035
【図３５】
0003704007.tif 000036