(57)【特許請求の範囲】
【請求項１】
絶縁膜上に形成された高抵抗の第１導電型半導体層と、
この第１導電型半導体層に形成された素子分離溝によって囲まれた領域の前記第１導電型半導体層の表面に選択的に形成された第２導電型ソース層と、
この第２導電型ソース層に設けられたソース電極と、
前記領域の前記第１導電型半導体層の表面に前記第２導電型ソース層とは別に選択的に形成された高抵抗の第２導電型オフセット層と、
この第２導電型オフセット層に選択的に形成され、かつ前記第２導電型オフセット層よりも高不純物濃度の第２導電型ドレイン層と、
この第２導電型ドレイン層に設けられたドレイン電極と、
前記第２導電型ソース層と前記第２導電型オフセット層とで挟まれた前記領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記第２導電型ソース層および前記第２導電型オフセット層を囲むように前記領域の前記第１導電型半導体層の表面に形成され、かつ前記第１導電型半導体層よりも高不純物濃度の第１導電型拡散層と、
この第１導電型拡散層の表面に形成され、かつ前記第１導電型拡散層よりも高不純物濃度の第１導電型ガードリング層と
を具備してなることを特徴とする高耐圧半導体装置。
【請求項２】
絶縁膜上に形成された高抵抗の第１導電型半導体層と、
この第１導電型半導体層に形成された素子分離溝によって領域の前記第１導電型半導体層の表面に選択的に形成された第２導電型ソース層と、
この第２導電型ソース層に設けられたソース電極と、
前記領域の前記第１導電型半導体層の表面に前記第２導電型ソース層とは別に選択的に形成された高抵抗の第２導電型オフセット層と、
この第２導電型オフセット層に選択的に形成され、かつ前記第２導電型オフセット層よりも高不純物濃度の第２導電型ドレイン層と、
この第２導電型ドレイン層に設けられたドレイン電極と、
前記第２導電型ソース層と前記第２導電型オフセットとで挟まれた前記領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記第２導電型ソース層および前記第２導電型オフセット層を囲むように前記領域の前記第１導電型半導体層の表面に形成され、かつ前記第１導電型半導体層よりも高不純物濃度の第１導電型拡散層と、
この第１導電型拡散層の表面に形成され、かつ前記第１導電型拡散層よりも高不純物濃度の第１導電型ガードリング層と、
前記第１導電型拡散層を囲むように前記領域の前記第１導電型半導体層の表面に形成された高不純物濃度の第２導電型拡散層と
を具備してなることを特徴とする高耐圧半導体装置。
【請求項３】
前記第２導電型拡散層の電位が固定されていないことを特徴とする請求項２に記載の高耐圧半導体装置。
【請求項４】
前記第１導電型半導体層の表面に、前記第１導電型半導体層よりも高不純物濃度の第１導電型ボディ層を選択的に形成し、この第１導電型ボディ層の表面に前記第２導電型ソース層を選択的に形成したことを特徴とする請求項１ないし請求項３のいずれかに記載の高耐圧半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ基板を用いた高耐圧半導体装置に関する。
【０００２】
【従来の技術】
近年、コンピュ−タ−や通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した集積回路（ＩＣ）が多用されている。このようなＩＣのうち高耐圧の素子を含むものはパワーＩＣと呼ばれている。
【０００３】
この種のＩＣには、ＳＯＩ基板が用いられることが多い。その理由は、ＳＯＩ基板には、高耐圧素子部と低耐圧素子部を誘電体分離できるという利点があるからである。
【０００４】
図８に、従来のＳＯＩ基板に作成したｎチャネルの高耐圧ＭＯＳＦＥＴの平面図を示す。また、図９、図１０に、それぞれ図８の高耐圧ＭＯＳＦＥＴのＡ−Ａ´断面図、Ｂ−Ｂ´断面図を示す。
【０００５】
図中、７１は支持基板としてのシリコン基板を示しており、このシリコン基板７１上には、埋込み酸化膜７２を介して、高抵抗のｐ- 型シリコン層（ＳＯＩ）７３が設けられている。
【０００６】
ｐ- 型シリコン層７３には、素子分離のためのトレンチ７４が形成されている。このトレンチ７４は、その側面に形成された酸化膜７５を介して、ポリシリコン膜７６により埋め込まれている。
【０００７】
トレンチ７４で囲まれた領域のｐ- 型シリコン層７３の表面には、ｐ型ボディ層７７が櫛の歯のように複数形成されている。これらのｎ型ボディ層７７の表面には、ｎ+ 型ソース拡散層７８およびｐ+ 型コンタクト層７９がそれぞれ選択的に形成されている。
【０００８】
また、ｎ+ 型ソース拡散層７８およびｐ+ 型コンタクト層７９にコンタクトするようにソース電極８０が設けられ、このソース電極８０はソース配線８１によりトレンチ７４外に引き出されている。ソース配線８１は後述するｐ型ガードリング８８を跨がるように配設されている。
【０００９】
ｐ型ボディ層７７の外側のｐ- 型シリコン層７３の表面には、ｐ型ボディ層７７と噛み合うように、ｎ- 型オフセット層８２が櫛の歯のように複数形成されている。これらのｎ- 型オフセット層８２には、それぞれｎ+ 型ドレイン拡散層８３が選択的に形成されている。
【００１０】
また、ｎ+ 型ドレイン拡散層８３にコンタクトするようにドレイン電極８４が設けられ、このドレイン電極８４はドレイン配線８５によりトレンチ７４外に引き出されている。このドレイン配線８５は後述するｐ型ガードリング８８を跨がるように配設されている。なお、図中、ドレイン配線８５とｐ- 型シリコン層７３との間の層間絶縁膜は省略してある。
【００１１】
ｎ+ 型ソース拡散層７８とｎ- 型オフセット層８２とで挟まれたｐ型領域上には、図示しないゲート酸化膜を介して、ゲート電極８６が設けられている。このゲート電極８６はゲート配線８７によりトレンチ７４外に引き出されている。
【００１２】
また、トレンチ７４で囲まれた領域のｐ- 型シリコン層７３の表面には、ｐ型ボディ層７７およびｎ- 型オフセット層８２を囲むように、ｐ+ 型ガードリング８８が選択的に形成されている。
【００１３】
ところで、トレンチ７４の側壁には一般に欠陥が多数存在する。このため、高電位のドレイン配線８５下に形成された反転層が、ｎ- 型オフセット層８２からトレンチ７４の側壁まで延びると、耐圧を保つことが困難になる。
【００１４】
ここで、本素子の場合は、ｐ+ 型ガードリング８８により反転層が分断され、反転層がｎ- 型オフセット層８２からトレンチ７４の側壁まで延びずに済むので、トレンチ７４の側壁に存在する欠陥に起因する耐圧劣化を防止できる。
【００１５】
このようにｐ+ 型ガードリング８８を設けたことにより、トレンチ７４の側壁における耐圧劣化を防止できるようになったが、今度はｐ+ 型ガードリング８８に起因する問題が生じた。すなわち、ドレイン配線下のｐ+ 型ガードリング８８とｎ- 型オフセット層８２との間の耐圧が低い（例えば１３９Ｖ）という問題があった。
【００１６】
この種の問題を招かずに、耐圧を高める手段としては、フィールドプレートと一体形成されたゲート電極を用いることが考えれる。しかし、この場合、フィールドプレートとドレイン配線との間に寄生容量が生じ、高周波特性が劣化するという問題が起こる。
【００１７】
【発明が解決しようとする課題】
上述の如く、従来の高耐圧ＭＯＳＦＥＴは、ｐ+ 型ガードリングにより、トレンチの側壁の存在する欠陥に起因する耐圧劣化を防止できるようになったが、ｐ+ 型ガードリングとｎ- 型オフセット層との間の耐圧が低くなるという問題があった。また、この種の問題を招かずに、耐圧を高める手段としては、フィールドプレートと一体形成されたゲート電極を用いることが考えられるが、この手段では高周波特性が劣化するという問題が起こる。
【００１８】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、高周波特性の劣化を招かずに、耐圧の改善を図れる高耐圧ＭＯＳＦＥＴを提供することにある。
【００１９】
【課題を解決するための手段】
［構成］
上記目的を達成するために、本発明に係る高耐圧ＭＯＳＦＥＴ（請求項１）は、絶縁膜上に形成された高抵抗の第１導電型半導体層と、この第１導電型半導体層に形成された素子分離溝によって囲まれた領域の前記第１導電型半導体層の表面に選択的に形成された第２導電型ソース層と、この第２導電型ソース層に設けられたソース電極と、前記領域の前記第１導電型半導体層の表面に前記第２導電型ソース層とは別に選択的に形成された高抵抗の第２導電型オフセット層と、この第２導電型オフセット層に選択的に形成され、かつ前記第２導電型オフセット層よりも高不純物濃度の第２導電型ドレイン層と、この第２導電型ドレイン層に設けられたドレイン電極と、前記第２導電型ソース層と前記第２導電型オフセット層とで挟まれた前記領域上にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ソース層および前記第２導電型オフセット層を囲むように前記領域の前記第１導電型半導体層の表面に形成され、かつ前記第１導電型半導体層よりも高不純物濃度の第１導電型拡散層と、この第１導電型拡散層の表面に形成され、かつ前記第１導電型拡散層よりも高不純物濃度の第１導電型ガードリング層とを備えていることを特徴とする。
【００２０】
ここで、前記ドレイン電極をドレイン配線により前記素子分離溝外に引き出す場合には、前記第１導電型ガードリングを跨ぐようにドレイン配線を配設することが好ましい。
【００２３】
また、本発明に係る他の高耐圧ＭＯＳＦＥＴ（請求項２）は、絶縁膜上に形成された高抵抗の第１導電型半導体層と、この第１導電型半導体層に形成された素子分離溝によって領域の前記第１導電型半導体層の表面に選択的に形成された第２導電型ソース層と、この第２導電型ソース層に設けられたソース電極と、前記領域の前記第１導電型半導体層の表面に前記第２導電型ソース層とは別に選択的に形成された高抵抗の第２導電型オフセット層と、この第２導電型オフセット層に選択的に形成され、かつ前記第２導電型オフセット層よりも高不純物濃度の第２導電型ドレイン層と、この第２導電型ドレイン層に設けられたドレイン電極と、前記第２導電型ソース層と前記第２導電型オフセットとで挟まれた前記領域上にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ソース層および前記第２導電型オフセット層を囲むように前記領域の前記第１導電型半導体層の表面に形成され、かつ前記第１導電型半導体層よりも高不純物濃度の第１導電型拡散層と、この第１導電型拡散層の表面に形成され、かつ前記第１導電型拡散層よりも高不純物濃度の第１導電型ガードリング層と、前記第１導電型拡散層を囲むように前記領域の前記第１導電型半導体層の表面に形成された高不純物濃度の第２導電型拡散層とを備えていることを特徴とする。
【００２４】
なお、本発明（請求項２）において、第２導電型拡散層の電位は固定しないことが好ましい（請求項３）。また、本発明（請求項１〜３）において、高抵抗の第１導電型半導体層の表面に、該第１導電型半導体層よりも高不純物濃度の第１導電型ボディ層を形成し、この第１導電型ボディ層の表面に第２導電型ソース層を選択的に形成することが好ましい（請求項４）。
【００２５】
［作用］
本発明（請求項１）では、第１導電型ガードリング層がこれよりも低不純物濃度の第１導電型拡散層の表面に形成されているので、第１導電型半導体層に反転層が形成されるような電位が与えられても、反転層を介して第１導電型ガードリングが第２導電型オフセット層につながることを防止できる。
【００２６】
これにより、第１導電型ガードリングと第２導電型オフセット層との間の耐圧を改善できるようになる。また、フィールドプレートを用いていないので、高周波特性が劣化することもない。したがって、本発明によれば、高周波特性の劣化を招かずに耐圧の改善を図れるようになる。
【００２７】
また、本発明（請求項２）では、第２導電型ソース層および第２導電型オフセットを囲むように、前記素子分離溝で囲まれた領域の第１導電型半導体層の表面に高不純物濃度の第２導電型拡散層を形成しているので、第１導電型半導体層にキャリアの蓄積層が形成されるような電位が与えられても、キャリアの蓄積層は第２導電型拡散層で分断され、キャリアの蓄積層が素子分離溝の側壁につながるのを防止できる。
【００２８】
これにより、素子分離溝の側壁に存在する欠陥に起因する耐圧の劣化を防止でき、耐圧の改善を図れるようになる。また、フィールドプレートを用いていないので、高周波特性が劣化することもない。したがって、本発明によれば、高周波特性の劣化を招かずに耐圧の改善を図れるようになる。
【００２９】
また、本発明（請求項２）によれば、上記請求項１の作用効果も同時に奏することができ、耐圧をさらに改善できるようになる。
また、本発明（請求項３）では、第２導電型拡散層の電位を固定していない。したがって、第２導電型拡散層を跨ぐようにゲート配線を配置しても、高周波特性の劣化の原因となる寄生容量は生じない。
【００３０】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るｎチャネルの高耐圧ＭＯＳＦＥＴの平面図である。また、図２、図３は、それぞれ図１の高耐圧ＭＯＳＦＥＴのＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００３１】
図中、１は支持基板としてのシリコン基板を示しており、このシリコン基板１上には、埋込み酸化膜２を介して、高抵抗のｐ- 型シリコン層（ＳＯＩ）３が設けられている。これらのシリコン基板１、埋込み酸化膜２、ｐ- 型シリコン層３はＳＯＩ基板を構成している。このようなＳＯＩ基板は、例えば直接接着法を用いて形成する。
【００３２】
ｐ- 型シリコン層３には、素子分離のためのトレンチ４が形成されている。このトレンチ４は、その側面に形成された酸化膜５を介して、ポリシリコン膜６により埋め込まれている。トレンチ４は、埋込み酸化膜２に達している。
【００３３】
トレンチ４で囲まれた領域（素子領域）のｐ- 型シリコン層３の表面には、ｐ型ボディ層７が櫛の歯のように複数形成されている。これらのｎ型ボディ層７の表面には、ｎ+ 型ソース拡散層８およびｐ+ 型コンタクト層９がそれぞれ選択的に形成されている。
【００３４】
また、ｎ+ 型ソース拡散層８およびｐ+ 型コンタクト層９にコンタクトするようにソース電極１０が設けられ、このソース電極１０はソース配線１１によりトレンチ４外に引き出されている。ソース配線１１は後述するｐ+ 型ガードリング１９を跨ぐように配設されている。
【００３５】
ｐ型ボディ層７の外側の素子領域のｐ- 型シリコン層３の表面には、ｐ型ボディ層７と噛み合うように、ｎ- 型オフセット層１２が櫛の歯のように複数形成されている。これらのｎ- 型オフセット層１２には、ｎ+ 型ドレイン拡散層１３がそれぞれ選択的に形成されている。
【００３６】
また、ｎ+ 型ドレイン拡散層１３にコンタクトするようにドレイン電極１４が設けられ、このドレイン電極１４はドレイン配線１５によりトレンチ４外に引き出されている。ドレイン配線１５は後述するｐ+ 型ガードリング１９を跨ぐように配設されている。なお、図中、ドレイン配線１５とｐ- 型シリコン層３との間の層間絶縁膜は省略してある。
【００３７】
ｎ+ 型ソース拡散層８とｎ- 型オフセット層１２とで挟まれたｐ型領域（ｐ型ボディ層７、ｎ+ 型ソース拡散層８）上には、図示しないゲート酸化膜を介して、ゲート電極１６が設けられている。このゲート電極１６はゲート配線１７によりトレンチ４外に引き出されている。
【００３８】
また、トレンチ４で囲まれた領域のｐ- 型シリコン層３の表面には、ｐ型ボディ層７およびｎ- 型オフセット層１２を囲むように、ｐ型拡散層１８が選択的に形成されている。このｐ型拡散層１８の表面には、ｐ型ボディ層７およびｎ- 型オフセット層１２を囲むように、ｐ+ 型ガードリング１９が選択的に形成されている。
【００３９】
本実施形態では、ｐ+ 型ガードリング１９がｐ型拡散層１８の表面に形成されている。このため、正の高電位のドレイン配線１５下のｐ- 型シリコン層３の表面に形成された反転層を介して、ｐ+ 型ガードリング１９がｎ- 型オフセット層１２とつながることを防止できる。
【００４０】
これにより、ｐ+ 型ガードリング１９とｎ- 型オフセット層１２との間の耐圧を改善できる。具体的には、図８〜図１０の従来の素子構造では１３９Ｖであったドレイン配線１５下の耐圧を２３６Ｖまで高くできる。また、フィールドプレートを用いていないので、高周波特性が劣化するという問題もない。
【００４１】
かくして本実施形態によれば、ｐ型拡散層１８の表面にｐ+ 型ガードリング１９を形成することにより、高周波特性の劣化を招かずに、耐圧の向上を図ることができるようになる。
（第２の実施形態）
図４は、本発明の第２の実施形態に係るｐチャネルの高耐圧ＭＯＳＦＥＴの平面図である。また、図５、図６、図７は、それぞれ図４の高耐圧ＭＯＳＦＥＴのＡ−Ａ´断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図である。
【００４２】
図中、２１は支持基板としてのシリコン基板を示しており、このシリコン基板１上には、埋込み酸化膜２２を介して、高抵抗のｎ- 型シリコン層（ＳＯＩ）２３が設けられている。これらのシリコン基板２１、埋込み酸化膜２２、ｐ- 型シリコン層）２３はＳＯＩ基板を構成している。このようなＳＯＩ基板は、例えば直接接着法を用いて形成する。
【００４３】
ｎ- 型シリコン層２３には、素子分離のためのトレンチ２４が形成されている。このトレンチ２４は、その側面に形成された酸化膜２５を介して、ポリシリコン膜２６により埋め込まれている。トレンチ２４は、埋込み酸化膜２２に達している。
【００４４】
トレンチ２４で囲まれた領域のｎ- 型シリコン層２３の表面には、ｎ型ボディ層２７が櫛の歯のように複数形成されている。これらのｐ型ボディ層２７の表面には、ｐ+ 型ソース拡散層２８およびｎ+ 型コンタクト層２９がそれぞれ選択的に形成されている。
【００４５】
また、ｐ+ 型ソース拡散層２８およびｎ+ 型コンタクト層２９にコンタクトするようにソース電極３０が設けられ、このソース電極３０はソース配線３１によりトレンチ２４外に引き出されている。ソース配線３１は後述するｎ+ 型ガードリング３９およびｐ+ 型拡散層４０を跨ぐように配設されている。なお、図中、ソース配線３１とｎ- 型シリコン層２３との間の層間絶縁膜は省略してある。
【００４６】
ｎ型ボディ層２７の外側のｎ- 型シリコン層２３の表面には、ｎ型ボディ層２７と噛み合うように、ｐ- 型オフセット層３２が櫛の歯のように複数形成されている。これらのｐ- 型オフセット層３２には、ｐ+ 型ドレイン拡散層３３がそれぞれ選択的に形成されている。
【００４７】
また、ｐ+ 型ドレイン拡散層３３にコンタクトするようにドレイン電極３４が設けられ、このドレイン電極３４はドレイン配線３５によりトレンチ２４外に引き出されている。ドレイン配線３５は後述するｎ+ 型ガードリング３９およびｐ+ 型拡散層４０を跨ぐように配設されている。なお、図中、ドレイン配線３５とｎ- 型シリコン層２３との間の層間絶縁膜は省略してある。
【００４８】
ｐ+ 型ソース拡散層２８とｐ- 型オフセット層３２とで挟まれたｎ型領域（ｎ- 型シリコン層２３、ｎ型ボディ層２７）上には、図示しないゲート酸化膜を介して、ゲート電極３６が設けられている。このゲート電極３６はゲート配線３７によりトレンチ２４外に引き出されている。
【００４９】
トレンチ２４で囲まれた領域のｎ- 型シリコン層２３の表面には、ｎ型ボディ層２７およびｐ- 型オフセット層３２を囲むようにｎ型拡散層３８が形成されている。このｎ型拡散層３８の表面にはｎ+ 型ガードリング３９が選択的に形成されている。
【００５０】
さらに、トレンチ２４で囲まれた領域のｎ- 型シリコン層２３の表面には、ｎ型拡散層３８を囲むように、電位の固定されてないｐ+ 型拡散層４０が形成されている。ｐ+ 型拡散層４０は電位が固定されていなので、ｐ+ 型ガードリング４０とゲート配線３７との間に、高周波特性の劣化の原因となる寄生容量は生じない。
【００５１】
本実施形態では、ｎ+ 型ガードリング３９がｎ型拡散層３８の表面に形成されている。このため、負の高電位のドレイン配線３５下のｎ- 型シリコン層２３の表面に形成された反転層を介して、ｎ+ 型ガードリング３９がｐ- 型オフセット層３２とつながることを防止できる。これにより、ｎ+ 型ガードリング３９とｐ- 型オフセット層３２との間の耐圧を改善できるようになる。
【００５２】
また、本実施形態では、ｎ型拡散層３８を囲むように、電位の固定されていないｐ+ 型拡散層がｎ- 型シリコン層２３の表面に形成されている。このため、正の高電位のソース配線３１下のｎ- 型シリコン層２３の表面に形成された電子蓄積層は、ｐ+ 型拡散層４０で分断されることになる。
【００５３】
したがって、ｎ型拡散層３８およびｎ+ 型ガードリング３９が、電子蓄積層を介して、トレンチ溝２４につながることを防止できる。これにより、高電位のソース配線３１下のトレンチ７４の側壁に存在する欠陥に起因する耐圧劣化を防止できる。具体的には、ｎ+ 型ガードリング４０が無い素子構造では１４６Ｖであったソース電極配線３０下の耐圧を２５２Ｖにまで高くできる。また、フィールドプレートを用いていないので、高周波特性が劣化するという問題もない。
【００５４】
かくして本実施形態によれば、ｎ型拡散層３８の表面にｎ+ 型ガードリング３９を形成し、ｎ型拡散層３８を囲むようにｐ+ 型拡散層４０を形成することにより、高周波特性の劣化を招かずに、耐圧の向上を図ることができるようになる。
【００５５】
【発明の効果】
以上詳述したように本発明によれば、高抵抗の第１導電型半導体層の表面に形成された第１導電型拡散層の表面に第１導電型ガードリングを形成したり、または第２導電型ソース層および第２導電型オフセットを囲むように、第１導電型半導体層の表面に高不純物濃度の第２導電型拡散層を形成したり、またはこれらの第２導電型拡散層および第１導電型ガードリングを形成することにより、高周波特性の劣化を招かずに耐圧の改善を図れるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る高耐圧ＭＯＳＦＥＴの平面図
【図２】図１の高耐圧ＭＯＳＦＥＴのＡ−Ａ´断面図
【図３】図１の高耐圧ＭＯＳＦＥＴのＢ−Ｂ´断面図
【図４】本発明の第２の実施形態に係る高耐圧ＭＯＳＦＥＴの平面図
【図５】図４の高耐圧ＭＯＳＦＥＴのＡ−Ａ´断面図
【図６】図４の高耐圧ＭＯＳＦＥＴのＢ−Ｂ´断面図
【図７】図４の高耐圧ＭＯＳＦＥＴのＣ−Ｃ´断面図
【図８】従来の高耐圧ＭＯＳＦＥＴの平面図
【図９】図８の高耐圧ＭＯＳＦＥＴのＡ−Ａ´断面図
【図１０】図８の高耐圧ＭＯＳＦＥＴのＢ−Ｂ´断面図
【符号の説明】
１…シリコン基板
２…埋込み酸化膜
３…ｐ- 型シリコン層（第１導電型半導体層）
４…トレンチ
５…酸化膜
６…ポリシリコン膜
７…ｐ型ボディ層
８…ｎ+ 型ソース拡散層
９…ｐ+ 型コンタクト層
１０…ソース電極
１１…ソース配線
１２…ｎ- 型オフセット層
１３…ｎ+ 型ドレイン拡散層
１４…ドレイン電極
１５…ドレイン配線
１６…ゲート電極
１７…ゲート配線
１８…ｐ型拡散層（第１導電型拡散層）
１９…ｐ+ 型ガードリング
２１…シリコン基板
２２…埋込み酸化膜
２３…ｎ- 型シリコン層（第１導電型半導体層）
２４…トレンチ
２５…酸化膜
２６…ポリシリコン膜
２７…ｐ型ボディ層
２８…ｐ+ 型ソース拡散層
２９…ｎ+ 型コンタクト層
３０…ソース電極
３１…ソース配線
３２…ｐ- 型オフセット層
３３…ｐ+ 型ドレイン拡散層
３４…ドレイン電極
３５…ドレイン配線
３６…ゲート電極
３７…ゲート配線
３８…ｎ型拡散層（第１導電型拡散層）
３９…ｎ+ 型ガードリング
４０…ｐ+ 型拡散層（第２導電型拡散層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003691943.tif 000008
【図８】
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【図９】
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【図１０】
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