(57)【特許請求の範囲】
【請求項１】
半導体基板に絶縁膜を介してトランジスタのゲート電極およびキャパシタの上部電極を形成する半導体装置の製造方法であって、
半導体基板に前記キャパシタの下部電極を形成する工程と、
前記トランジスタおよび前記キャパシタの形成領域における前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に不純物を含有する電極用層を形成する工程と、
前記トランジスタの形成領域における前記電極用層に、不純物を導入する工程と、
前記電極用層を加工して、不純物濃度が互いに異なる前記ゲート電極および前記上部電極を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記下部電極を形成する工程は、
前記半導体基板に犠牲膜を形成する工程と、
前記キャパシタを形成する領域における前記半導体基板に、前記犠牲膜を介して不純物を導入して下部電極を形成する工程と、
前記犠牲膜を除去する工程と
を有する請求項１記載の半導体装置の製造方法。
【請求項３】
前記電極用層を形成する工程は、
前記絶縁膜上にアモルファス状のシリコン層を形成する工程と、
前記アモルファス状のシリコン層に不純物を導入する工程と
を有する請求項１記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜を形成する工程の後、前記電極用層を形成する工程の前に、
前記トランジスタの形成領域における前記絶縁膜を除去する工程と、
前記トランジスタおよび前記キャパシタの形成領域における前記半導体基板上に絶縁膜を再度形成して、前記トランジスタの形成領域および前記キャパシタの形成領域とで異なる膜厚をもつ前記絶縁膜を形成する工程と
を有する請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、電源電圧の異なるＭＯＳトランジスタやキャパシタ等の異種タイプのデバイスが同一基板上に形成された半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、一般にＬＳＩプロセスにおいては、回路の高集積化、デバイスの微細化が進んでいる。それに伴って、電源電圧の異なるタイプのＭＯＳトランジスタや、キャパシタ、抵抗素子などの異種タイプのデバイスを、工程数をなるべく増加させることなく、同一基板上に同時に作り込むことが、必要になってきている。
【０００３】
また、ＭＯＳトランジスタの高性能化のために、さらなる微細化が求められ、これによる電源電圧の低下に伴い、ゲート酸化膜厚も薄膜化されるようになってきている。メインとなるＭＯＳトランジスタは薄膜で形成されても、Ｉ／Ｏ部分やアナログ回路などに用いられる高電圧が印加されるＭＯＳトランジスタには、その電源電圧に対応したもっと厚膜の酸化膜が必要となる。
【０００４】
こうした異種電源電圧のＭＯＳトランジスタに対しては、物理的にゲート酸化膜の作り分けをするのが一般的である。
その作成方法の一例としては、例えば、半導体基板の上に熱酸化膜を形成し、厚膜のゲート酸化膜を用いたいデバイスを作る領域にのみフォトレジスト等のマスクを施して、その他の部分の酸化膜は弗化水素液などを用いてウェットエッチングを行うことにより除去する。レジストを除去した後、第２の熱酸化を行い熱酸化膜を形成することにより、膜厚の異なるゲート酸化膜が形成される。
【０００５】
上記の方法では、フォトレジストパターニング工程と、ウェットエッチング工程と、それに続く熱酸化工程を繰り返すことにより、何種類でも、異なる熱酸化膜厚を得ることができる。
【０００６】
また従来、ＭＯＳトランジスタの形成時に、同時にキャパシターを作り込む技術が用いられている。
その作成方法としては、例えば、半導体基板の上に、適当な犠牲酸化膜を介して高濃度のイオン注入を施し、シリコン基板をｎ+ 化またはｐ+ 化し、キャパシタの一方の電極を形成する。犠牲膜を除去した後に、熱酸化によりＭＯＳトランジスタのゲート酸化膜と同時に、所望の酸化膜厚を有するキャパシタの容量酸化膜を形成する。上記の酸化工程において、先に高濃度で打ち込まれたイオンが基板内に形成した結晶欠陥によって、酸化処理が通常より速い速度で進み（増速酸化）、結果的にキャパシタの容量酸化膜はゲート酸化膜に比べて厚くなる。以降の工程としては、ポリシリコンを堆積しパターニングすることにより、ＭＯＳトランジスタのゲート電極と同時に、キャパシタのもう片方の電極を形成する。
【０００７】
上記の方法では、ＭＯＳトランジスタと同時に、工程数を大きく増やすことなく、同一基板上にキャパシタを効率よく形成することができる。
【０００８】
ところで、ゲート電極中の不純物濃度を高濃度化することにより、ゲート電極下の空乏化を防ぐことができることが知られている（特許文献１参照。）。
【０００９】
【特許文献１】
特開２０００−２７７６２６号公報
【００１０】
【発明が解決しようとする課題】
上記した物理的な酸化膜の作り分け方法を用いた場合には、第１に、酸化膜厚種に応じて、工程数が多くなるという問題がある。また、ウェットエッチングを施す際に、マスクしてある酸化膜の端に当たる部分において弗化水素液などがしみ込み、残すべき酸化膜にダメージを与えてしまい、デバイスに影響を与え信頼性を落としてしまう可能性がある。従って、この方法を多用することは好ましくない。
【００１１】
また、キャパシタ形成方法の場合、Ｓｉ基板に電極を形成するために高濃度のイオン注入を行うが、所望のキャパシタ容量を得るためには、増速酸化を促して、結果的に高電圧に耐えうる厚い酸化膜厚を得ることが考えられる。しかしながら増速酸化を促すために特に高濃度でイオン注入を行うと、Ｓｉ基板に与えるダメージが大きくなるため、酸化膜質を低下させて信頼性を落としてしまうことになる。また、増速酸化による質の悪い膜の割合が増えることになり、信頼性低下の原因になる。
【００１２】
先にも述べたように、ＬＳＩのメインとなるＭＯＳトランジスタの高性能化には、ゲート酸化膜厚として物理的に薄い酸化膜厚が必須であり、その酸化膜はトランジスタ動作時の、電気的な実効酸化膜厚も、薄膜のまま保たれていなければならない。従って、薄膜トランジスタと、異種電源のトランジスタ、キャパシタなどの異なる酸化膜厚を必要とするデバイスの、それぞれの要求を満たすことが必要である。
【００１３】
本発明の目的は、物理的に膜厚の異なる絶縁膜の作り分けを行うことによる工程数の増加を抑制しつつ、トランジスタのゲート絶縁膜やキャパシタの容量絶縁膜に要求される電気的な実効膜厚を確保することができる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板に絶縁膜を介してトランジスタのゲート電極およびキャパシタの上部電極を形成する半導体装置の製造方法であって、半導体基板に前記キャパシタの下部電極を形成する工程と、前記トランジスタおよび前記キャパシタの形成領域における前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に不純物を含有する電極用層を形成する工程と、前記トランジスタの形成領域における前記電極用層に、不純物を導入する工程と、前記電極用層を加工して、不純物濃度が互いに異なる前記ゲート電極および前記上部電極を形成する工程とを有する。
【００１５】
上記の本発明の半導体装置の製造方法によれば、電極用層のうち、キャパシタに比して絶縁膜に要求される電気的な実効膜厚が薄いトランジスタの領域に不純物を導入している。
従って、このときの不純物が導入されなかった領域における電極用層が加工されたキャパシタの上部電極は、不純物濃度が相対的に小さくなることから、キャパシタ電極の空乏化により容量絶縁膜の電気的な実効膜厚が大きくなる。
一方、上記の不純物が導入されたゲート電極は、不純物濃度が相対的に大きくなることから、ゲート電極の空乏化が防止されて、電気的な実効膜厚も薄膜のまま保たれる。
【００２２】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００２３】
第１実施形態
図１は、本実施形態に係る半導体装置の断面図である。
図１に示すように、例えばシリコンからなる半導体基板１に形成された酸化シリコン等からなる素子分離絶縁膜２により活性領域が規定されており、活性領域における半導体基板１に異なる電源電圧が印加される２つのトランジスタＴｒ１，Ｔｒ２が形成されている。トランジスタＴｒ１は、高電源電圧が印加されるトランジスタとし、トランジスタＴｒ２は高速かつ大きな駆動電流をもつ高性能なトランジスタとする。
【００２４】
すなわち、ゲート絶縁膜３を介して各トランジスタＴｒ１，Ｔｒ２のゲート電極４ａ，４ｂがそれぞれ形成されており、各ゲート電極４ａ，４ｂの側部には酸化シリコン等からなるサイドウォール絶縁膜５が形成されている。本実施形態では、各トランジスタＴｒ１，Ｔｒ２のゲート絶縁膜３の物理的な膜厚は実質的に同一となっている。ゲート電極４ａは、相対的に低濃度に不純物を含有したポリシリコン層により形成され、ゲート電極４ｂは相対的に高濃度に不純物を含有したポリシリコン層により形成されている。
【００２５】
各トランジスタＴｒ１，Ｔｒ２のサイドウォール絶縁膜５直下の半導体基板１には、低濃度に不純物が導入されたｎ- 半導体領域６ａが形成されており、当該ｎ- 半導体領域６ａの外側における半導体基板１には高濃度に不純物が導入されたｎ+ 半導体領域６ｂが形成されている。このようにｎ- 半導体領域６ａおよびｎ+ 半導体領域６ｂからなるＬＤＤ（Lightly Doped Drain)構造のソース・ドレイン領域６が形成されている。
【００２６】
上記の本実施形態に係る半導体装置では、高電源電圧が印加される高耐圧使用のトランジスタＴｒ１のゲート電極４ａは、相対的に低濃度に不純物を含有していることから、ゲート電圧印加時にゲート電極４ａの空乏化が起こりやすい構造となっている。このゲート電極４ａの空乏化は、ゲート絶縁膜３の膜厚を厚くすることと等価である。高耐圧使用のトランジスタＴｒ１には、大きなゲート絶縁膜３の膜厚が要求されるが、このゲート電極４ａの空乏化を利用することにより、ゲート絶縁膜３に要求される電気的な実効膜厚を大きくすることができる。
【００２７】
一方で、高速かつ大きな駆動電流が要求される高性能なトランジスタＴｒ２のゲート電極４ｂは、ゲート電極４ｂの空乏化が起こらないように高濃度に不純物が含有されていることから、ゲート絶縁膜３の電気的な実効膜厚も薄膜に保たれている。従って、ゲート電極の空乏化に起因する高速動作への障害を防止することができ、高速かつ大きな駆動電流を実現することができる。
【００２８】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図４を参照して説明する。
【００２９】
まず、図２（ａ）に示すように、ＬＯＣＯＳ（Local Oxidation of Silicon）法あるいはＳＴＩ（Shallow Trench Isolation) 法により形成された素子分離絶縁膜２により活性領域が規定された半導体基板１に、熱酸化法により例えば２ｎｍ程度のゲート絶縁膜３を形成する。このときの酸化条件は、酸化膜厚が最も高性能化を求められているデバイスに合わせた薄膜となるようにする。
【００３０】
次に、図２（ｂ）に示すように、アモルファス状のシリコン膜４−１を形成する。このシリコン膜４−１の膜厚は例えば約５０〜２００ｎｍとする。続いて、ｎ+ 電極を形成するためのゲートイオン注入を施す。このゲートイオン注入は、例えばＰを注入エネルギー２０ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入する。このときのドーズ量は、高電源電圧対応のトランジスタＴｒ１のような電気的に厚いゲート絶縁膜の膜厚が要求されるデバイスに対応して、よりゲート空乏化をおこしやすくするような低濃度にしておく。
【００３１】
次に、図３（ｃ）に示すように、最も高性能化を求められているトランジスタＴｒ２のゲート電極を含む領域を開口するレジストＲ１をパターニング形成し、当該レジストＲ１をマスクとして、さらに追加ゲートイオン注入を行う。これにより、高濃度に不純物を含有するシリコン膜４−２が形成される。この追加ゲートイオン注入は、例えばＰを注入エネルギー２０ｋｅＶ、ドーズ量３×１０15ｃｍ-2でイオン注入する。このときのドーズ量は、最も高性能化が求められているトランジスタＴｒ２に要求されるゲート絶縁膜の電気的な実効膜厚を厚膜化させないように、ゲート空乏化の起きにくい程度に十分高濃度のドーズ量にしておく。
レジストＲ１を除去した後、熱処理により導入された不純物を活性化させる。この熱処理により、アモルファス状のシリコン膜４−１，４−２はポリシリコン化する。
【００３２】
次に、図３（ｄ）に示すように、各トランジスタＴｒ１，Ｔｒ２のゲート電極となる部分をレジストＲ２でマスクした後、図４（ｅ）に示すように、当該レジストＲ２をマスクとしてシリコン膜４−１，４−２をドライエッチングする。その後、レジストＲ２を除去する。これにより、低濃度に不純物を含有するシリコン膜４−１からなるゲート電極４ａと、２回のイオン注入により高濃度に不純物を含有するシリコン膜４−２からなるゲート電極４ｂが形成される。
【００３３】
次に、図４（ｆ）に示すように、ゲート電極４ａ，４ｂをマスクとしてｎ型不純物の例えばリンを低濃度にイオン注入することによりｎ- 半導体領域６ａを形成し、例えば酸化シリコン膜を堆積させてエッチバックすることにより、ゲート電極４ａ，４ｂの側部にサイドウォール絶縁膜５を形成する。
【００３４】
以降の工程としては、ゲート電極４ａ，４ｂおよびサイドウォール絶縁膜５をマスクとしてｎ型不純物の例えばリンを高濃度にイオン注入することによりｎ+半導体領域６ｂを形成する。これにより、ＬＤＤ構造をもつソース・ドレイン領域６が形成され、ソース・ドレイン領域６上のゲート絶縁膜３を除去することにより図１に示す半導体装置が製造される。
【００３５】
本実施形態に係る半導体装置の製造方法によれば、高耐圧使用のトランジスタＴｒ１のゲート電極４ａには、一回目の低濃度のゲートイオン注入により形成されたシリコン膜４−１を用いるため、ゲート電極の空乏化が起こりやすくなり、電気的な実効膜厚がより厚いゲート絶縁膜３を得ることができる。
また、高性能な能力が要求されるトランジスタのゲート電極４ｂには、２回目の高濃度に追加イオン注入がさらに行われたシリコン膜４−２を用いることにより、ゲート絶縁膜３の電気的な実効膜厚を薄いまま保つことができる。
従って、トランジスタの能力を維持したまま、同一基板上に異なるタイプのトランジスタＴｒ１，Ｔｒ２を、効率良く同時に作製することができる。
【００３６】
第２実施形態
本実施形態では、同一基板上にトランジスタとキャパシタが形成された半導体装置について説明する。なお、第１実施形態と同一の構成要素には、同一の符号を付しておりその説明は省略する。図５は、本実施形態に係る半導体装置の断面図である。
【００３７】
図５に示すように、半導体基板１の一つの活性領域には、高速かつ大きな駆動電流をもつ高性能なトランジスタＴｒ２が形成され、他の活性領域には、キャパシタＣａが形成されている。
キャパシタＣａは、半導体基板１に形成された例えばｎ型不純物を高濃度に含有する下部電極７と、下部電極７上に形成された容量絶縁膜３ｃと、容量絶縁膜３ｃ上に形成された上部電極（キャパシタ電極）４ｃにより構成されている。
【００３８】
本実施形態では、トランジスタＴｒ２のゲート絶縁膜３ｂと、キャパシタＣａの容量絶縁膜３ｃとは同時形成されたものであり、その物理的な膜厚は実質的に同一となっている。
また、トランジスタＴｒ２のゲート電極４ｂは相対的に高濃度に不純物を含有したポリシリコン層により形成され、キャパシタＣａの上部電極４ｃは、相対的に低濃度に不純物を含有したポリシリコン層により形成されている。ゲート電極４ｂおよび上部電極４ｃは同時形成されたものである。
【００３９】
上記の本実施形態に係る半導体装置では、キャパシタ電圧に応じた高耐圧使用のキャパシタＣａの上部電極４ｃは、相対的に低濃度に不純物を含有していることから、電圧印加時に上部電極４ｃの空乏化が起こりやすい構造となっている。この上部電極４ｃの空乏化は、容量絶縁膜３ｃの膜厚を厚くすることと等価である。キャパシタＣａには、高電圧に耐えうる程度に厚い容量絶縁膜の膜厚が要求されるが、この上部電極４ｃの空乏化を利用することにより、容量絶縁膜３ｃに要求される電気的な実効膜厚を大きくすることができる。
【００４０】
一方で、高速かつ大きな駆動電流が要求される高性能なトランジスタＴｒ２のゲート電極４ｂは、ゲート電極４ｂの空乏化が起こらないように高濃度に不純物が含有されていることから、ゲート絶縁膜３ｂの電気的な実効膜厚も薄膜に保たれている。従って、ゲート電極の空乏化に起因する高速動作への障害を防止することができ、高速かつ大きな駆動電流を実現することができる。
【００４１】
次に、上記の本実施形態に係る半導体装置の製造方法について、図６〜図９を参照して説明する。
【００４２】
まず、図６（ａ）に示すように、ＬＯＣＯＳ法あるいはＳＴＩ法により形成された素子分離絶縁膜２により活性領域が規定された半導体基板１に、熱酸化法により酸化シリコンからなる犠牲膜８を形成する。犠牲膜８の膜厚は、例えば８ｎｍ程度とする。続いてキャパシタ形成領域を開口するレジストＲ３をパターニング形成し、当該レジストＲ３をマスクとしてイオン注入することにより、下部電極７を形成する。このときのドーズ量は、十分にｎ+ 化またはｐ+ 化しようとする量ではあるが、ゲートリーク電流を増やしたり、結晶欠陥を増やして信頼性を落とすものでない程度の量にしておく。例えば、Ａｓを注入エネルギー７０ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入する。
【００４３】
次に、図６（ｂ）に示すように、レジストＲ３を除去し、犠牲膜８も弗化水素液などで除去したあと、後に形成されるトランジスタＴｒ２のゲート絶縁膜となりキャパシタＣａの容量絶縁膜となる絶縁膜３を熱酸化法により形成する。このときの酸化条件は、酸化膜厚が最も高性能化を求められているトランジスタＴｒ２に合わせた薄膜となるようにする。
続いて、アモルファス状のシリコン膜４−１を形成する。このシリコン膜４−１の膜厚は例えば約５０〜２００ｎｍとする。さらに、ｎ+ 電極を形成するためのイオン注入を施す。このイオン注入は、例えばＰを注入エネルギー２０ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入する。このときのドーズ量は、高電源電圧対応のキャパシタＣａのような電気的に厚い容量絶縁膜の膜厚が要求されるデバイスに対応して、よりゲート空乏化をおこしやすくするような低濃度にしておく。
【００４４】
以降の工程としては、第１実施形態において説明した図３（ｃ）以降の工程と同様である。
すなわち、図７（ｃ）に示すように、高性能化を求められているトランジスタＴｒ２のゲート電極を含む領域を開口するレジストＲ４をパターニング形成し、当該レジストＲ４をマスクとして、さらに追加ゲートイオン注入を行う。これにより、高濃度に不純物を含有するシリコン膜４−２が形成される。この追加ゲートイオン注入の詳細な条件については、第１実施形態の追加ゲートイオン注入と同様である。
レジストＲ４を除去した後、熱処理により導入された不純物を活性化させる。この熱処理により、アモルファス状のシリコン膜４−１，４−２はポリシリコン化する。
【００４５】
次に、図７（ｄ）に示すように、トランジスタＴｒ２のゲート電極となる部分、およびキャパシタＣａの上部電極となる部分をレジストＲ５でマスクした後、図８（ｅ）に示すように、当該レジストＲ５をマスクとしてシリコン膜４−１，４−２をドライエッチングする。その後、レジストＲ５を除去する。これにより、低濃度に不純物を含有するシリコン膜４−１からなる上部電極４ｃと、２回のイオン注入により高濃度に不純物を含有するシリコン膜４−２からなるゲート電極４ｂが形成される。
【００４６】
次に、図８（ｆ）に示すように、レジストによりキャパシタの形成領域をマスクした状態で、トランジスタの形成領域にゲート電極４ｂをマスクとしてｎ型不純物の例えばリンを低濃度にイオン注入することによりｎ- 半導体領域６ａを形成する。さらに、レジストを除去した後、例えば酸化シリコン膜を堆積させてエッチバックすることにより、ゲート電極４ｂの側部にサイドウォール絶縁膜５を形成する。
【００４７】
以降の工程としては、レジストによりキャパシタの形成領域をマスクした状態で、トランジスタの形成領域にゲート電極４ｂおよびサイドウォール絶縁膜５をマスクとしてｎ型不純物の例えばリンを高濃度にイオン注入することによりｎ+半導体領域６ｂを形成する。これにより、ＬＤＤ構造をもつソース・ドレイン領域６が形成される。そして、露出した部分における絶縁膜３を除去して、トランジスタＴｒ２のゲート絶縁膜３ｂおよびキャパシタＣａの容量絶縁膜３ｃとすることにより、図５に示す半導体装置が製造される。
【００４８】
本実施形態に係る半導体装置の製造方法によれば、一回目の低濃度のゲートイオン注入が行われたシリコン膜４−１により形成された上部電極４ｃをもつキャパシタを形成することにより、上部電極の空乏化が起こりやすくなり、電気的な実効膜厚が厚い容量絶縁膜３ｃを得ることができる。
また、高性能な能力が要求されるトランジスタのゲート電極４ｂには、２回目の高濃度に追加イオン注入がさらに行われたシリコン膜４−２を用いることにより、ゲート絶縁膜３の電気的な実効膜厚を薄いまま保つことができる。
従って、高性能なトランジスタＴｒ２の能力を維持しつつ、同一基板上に異なる電源電圧が使用されるキャパシタを効率良く同時に作製することができる。
【００４９】
第３実施形態
図９は、本実施形態に係る半導体装置の断面図である。なお、第１実施形態と同一の構成要素には、同一の符号を付しておりその説明は省略する。
【００５０】
第１実施形態では、トランジスタＴｒ１，Ｔｒ２のゲート絶縁膜の膜厚が同一の例について説明した。本実施形態では、図９に示すように、ゲート絶縁膜の作り分けを併用して、高耐圧使用のトランジスタＴｒ１のゲート絶縁膜３−１の物理的な膜厚が、高性能なトランジスタＴｒ２のゲート絶縁膜３−２の膜厚に比して厚く形成されている。
【００５１】
上記の本実施形態に係る半導体装置では、高電源電圧が印加される高耐圧使用のトランジスタＴｒ１のゲート絶縁膜３−１の物理的膜厚が、トランジスタＴｒＴｒ２のゲート絶縁膜３−２の膜厚に比して厚く形成されている。従って、ゲート電極４ａの空乏化の利用も相まって、ゲート絶縁膜に要求される電気的な実効膜厚をさらに大きくすることができる。また、ゲート絶縁膜の作り分けにより２種類の物理的な膜厚の異なるゲート絶縁膜を形成し、さらに、ゲート電極４ａの空乏化を利用することにより、３種類の電気的な実効膜厚をもつゲート絶縁膜を形成することができる。その他については、第１実施形態と同様の効果を奏する。
【００５２】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１０〜図１３を参照して説明する。本実施形態では、第１実施形態における図２（ａ）に示す工程の前に、ゲート絶縁膜の作り分けの工程を行う。
【００５３】
すなわち、図１０（ａ）に示すように、ＬＯＣＯＳ法あるいはＳＴＩ法により形成された素子分離絶縁膜２により活性領域が規定された半導体基板１に、熱酸化法により酸化シリコンからなるゲート絶縁膜３−１を形成する。
【００５４】
次に、図１０（ｂ）に示すように、厚膜のゲート絶縁膜が要求されるトランジスタ領域にのみレジストＲ６を用いてマスクを施し、図１０（ｃ）に示すように、さらに弗化水素液などを用いてウェットエッチを行い、レジストのない部分のゲート絶縁膜３−１をすべて除去する。その後、レジストＲ６を除去する。
【００５５】
次に、図１１（ｄ）に示すように、第２の熱酸化を行う。これにより、ゲート絶縁膜３−１が除去された半導体基板１には、第２の熱酸化によるゲート絶縁膜３−２が形成され、既にあるゲート絶縁膜３−１は厚膜化される。なお、２回の熱酸化による酸化膜厚の合計はそのままの足し算にはならないので、１回目の熱酸化はトータルとして所望の膜厚を得られるような膜厚を逆算して、適当な熱酸化を施すことになる。すなわち、１回目の熱酸化により、例えば４ｎｍのゲート絶縁膜３−１が形成され、２回目の熱酸化により２ｎｍのゲート絶縁膜３−２が形成された場合には、２回の熱酸化によりゲート絶縁膜３−１の膜厚は、例えば５ｎｍ程度となる。
【００５６】
以降の工程としては、第１実施形態において説明した図２（ｂ）以降の工程と同様である。
すなわち、図１１（ｅ）に示すように、ゲート絶縁膜３−１，３−２上に、アモルファス状のシリコン膜４−１を形成する。このシリコン膜４−１の膜厚は例えば約５０〜２００ｎｍとする。続いて、ｎ+ 電極を形成するためのゲートイオン注入を施す。このゲートイオン注入は、例えばＰを注入エネルギー２０ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入する。このときのドーズ量は、高電源電圧対応のトランジスタＴｒ１のような電気的に厚いゲート絶縁膜の膜厚が要求されるデバイスに対応して、よりゲート空乏化をおこしやすくするような低濃度にしておく。
【００５７】
次に、図１２（ｆ）に示すように、最も高性能化を求められているトランジスタＴｒ２のゲート電極を含む領域を開口するレジストＲ７をパターニング形成し、当該レジストＲ７をマスクとして、さらに追加ゲートイオン注入を行う。これにより、高濃度に不純物を含有するシリコン膜４−２が形成される。この追加ゲートイオン注入は、例えばＰを注入エネルギー２０ｋｅＶ、ドーズ量３×１０15ｃｍ-2でイオン注入する。このときのドーズ量は、最も高性能化が求められているトランジスタＴｒ２に要求されるゲート絶縁膜の電気的な実効膜厚を厚膜化させないように、ゲート空乏化の起きにくい程度に十分高濃度のドーズ量にしておく。
レジストＲ７を除去した後、熱処理により導入された不純物を活性化させる。この熱処理により、アモルファス状のシリコン膜４−１，４−２はポリシリコン化する。
【００５８】
次に、図１２（ｇ）に示すように、各トランジスタＴｒ１，Ｔｒ２のゲート電極となる部分をレジストＲ８でマスクした後、図１３（ｈ）に示すように、当該レジストＲ８をマスクとしてシリコン膜４−１，４−２をドライエッチングする。その後、レジストＲ８を除去する。これにより、低濃度に不純物を含有するシリコン膜４−１からなるゲート電極４ａと、２回のイオン注入により高濃度に不純物を含有するシリコン膜４−２からなるゲート電極４ｂが形成される。
【００５９】
次に、図１３（ｉ）に示すように、ゲート電極４ａ，４ｂをマスクとしてｎ型不純物の例えばリンを低濃度にイオン注入することによりｎ- 半導体領域６ａを形成し、例えば酸化シリコン膜を堆積させてエッチバックすることにより、ゲート電極４ａ，４ｂの側部にサイドウォール絶縁膜５を形成する。
【００６０】
以降の工程としては、ゲート電極４ａ，４ｂおよびサイドウォール絶縁膜５をマスクとしてｎ型不純物の例えばリンを高濃度にイオン注入することによりｎ+半導体領域６ｂを形成する。これにより、ＬＤＤ構造をもつソース・ドレイン領域６が形成され、ソース・ドレイン領域６上のゲート絶縁膜３−１，３−２を除去することにより図１に示す半導体装置が製造される。
【００６１】
本実施形態に係る半導体装置の製造方法によれば、高耐圧使用のトランジスタＴｒ１のゲート電極４ａには、一回目の低濃度のゲートイオン注入により形成されたシリコン膜４−１を用いることに加え、ゲート絶縁膜の作り分けにより形成された厚膜のゲート絶縁膜３−１を用いることから、ゲート絶縁膜に要求される電気的な実効膜厚を第１実施形態よりも大きくすることができる。従って、トランジスタの信頼性を高めることができる。
また、例えばゲート絶縁膜の作り分けにより２種類の物理的な膜厚の異なるゲート絶縁膜を形成し、さらに、ゲート電極４ａの空乏化を利用することにより、トランジスタの能力を維持したまま、同一基板上に３種類のタイプのトランジスタを、効率良く同時に作製することができる。その他、第１実施形態と同様の効果を得ることができる。
【００６２】
第４実施形態
図１４は、本実施形態に係る半導体装置の断面図である。なお、第２実施形態と同一の構成要素には、同一の符号を付しておりその説明は省略する。
【００６３】
第２実施形態では、トランジスタＴｒ２のゲート絶縁膜およびキャパシタＣａの容量絶縁膜の膜厚が同一の例について説明した。本実施形態では、図１４に示すように、ゲート絶縁膜の作り分けを併用して、高耐圧使用のキャパシタＣａの容量絶縁膜３−１ｃの物理的な膜厚が、高性能なトランジスタＴｒ２のゲート絶縁膜３−２ｂの膜厚に比して厚く形成されている。
【００６４】
上記の本実施形態に係る半導体装置では、高電源電圧が印加される高耐圧使用のキャパシタＣａの容量絶縁膜３−１ｃの物理的膜厚が、トランジスタＴｒ２のゲート絶縁膜３−２ｂの膜厚に比して厚く形成されている。従って、キャパシタの上部電極４ｃの空乏化の利用も相まって、容量絶縁膜３−１ｃに要求される電気的な実効膜厚をさらに大きくすることができる。その他については、第１実施形態と同様の効果を奏する。
【００６５】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１５〜図１９を参照して説明する。本実施形態では、第２実施形態における図６（ａ）と図６（ｂ）に示す工程の間に、ゲート絶縁膜の作り分けの工程を行う。
【００６６】
すなわち、図１５（ａ）に示すように、ＬＯＣＯＳ法あるいはＳＴＩ法により形成された素子分離絶縁膜２により活性領域が規定された半導体基板１に、熱酸化法により酸化シリコンからなる犠牲膜８を形成する。犠牲膜８の膜厚は、例えば８ｎｍ程度とする。続いてキャパシタ形成領域を開口するレジストＲ９をパターニング形成し、当該レジストＲ９をマスクとしてイオン注入することにより、下部電極７を形成する。このときのドーズ量は、十分にｎ+ 化またはｐ+ 化しようとする量ではあるが、ゲートリーク電流を増やしたり、結晶欠陥を増やして信頼性を落とすものでない程度の量にしておく。例えば、Ａｓを注入エネルギー７０ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入する。
【００６７】
次に、図１５（ｂ）に示すように、レジストＲ９を除去し、犠牲膜８も弗化水素液などで除去した後、キャパシタＣａの容量絶縁膜となる絶縁膜３−１ｃを熱酸化法により形成する。
【００６８】
次に、図１６（ｃ）に示すように、厚膜の容量絶縁膜が要求されるキャパシタ領域にのみレジストＲ１０を用いてマスクを施し、図１６（ｄ）に示すように、さらに弗化水素液などを用いてウェットエッチングを行い、レジストのない部分の絶縁膜３−１ｃをすべて除去する。その後、レジストＲ１０を除去する。
【００６９】
次に、図１７（ｅ）に示すように、第２の熱酸化を行う。これにより、絶縁膜３−１が除去された半導体基板１には、第２の熱酸化によるゲート絶縁膜３−２が形成され、既にある絶縁膜３−１ｃは厚膜化された容量絶縁膜となる。なお、第３実施形態で述べたように、２回の熱酸化による酸化膜厚の合計はそのままの足し算にはならないので、１回目の熱酸化はトータルとして所望の膜厚を得られるような膜厚を逆算して、適当な熱酸化を施すことになる。
【００７０】
以降の工程としては、第２実施形態において説明した図６（ｂ）以降の工程と同様である。
すなわち、図１７（ｆ）に示すように、ゲート絶縁膜３−２ｂおよび容量絶縁膜３−１ｃ上に、アモルファス状のシリコン膜４−１を形成する。このシリコン膜４−１の膜厚は例えば約５０〜２００ｎｍとする。さらに、ｎ+ 電極を形成するためのイオン注入を施す。このイオン注入は、例えばＰを注入エネルギー２０ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入する。このときのドーズ量は、高電源電圧対応のキャパシタＣａのような電気的に厚い容量絶縁膜の膜厚が要求されるデバイスに対応して、よりゲート空乏化をおこしやすくするような低濃度にしておく。
【００７１】
次に、図１８（ｇ）に示すように、高性能化を求められているトランジスタＴｒ２のゲート電極を含む領域を開口するレジストＲ１１をパターニング形成し、当該レジストＲ１１をマスクとして、さらに追加ゲートイオン注入を行う。これにより、高濃度に不純物を含有するシリコン膜４−２が形成される。この追加ゲートイオン注入の詳細な条件については、第１実施形態の追加ゲートイオン注入と同様である。
レジストＲ１１を除去した後、熱処理により導入された不純物を活性化させる。この熱処理により、アモルファス状のシリコン膜４−１，４−２はポリシリコン化する。
【００７２】
次に、図１８（ｈ）に示すように、トランジスタＴｒ２のゲート電極となる部分、およびキャパシタＣａの上部電極となる部分をレジストＲ１２でマスクした後、図１９（ｉ）に示すように、当該レジストＲ１２をマスクとしてシリコン膜４−１，４−２をドライエッチングする。その後、レジストＲ１２を除去する。これにより、低濃度に不純物を含有するシリコン膜４−１からなる上部電極４ｃと、２回のイオン注入により高濃度に不純物を含有するシリコン膜４−２からなるゲート電極４ｂが形成される。
【００７３】
次に、図１９（ｊ）に示すように、レジストによりキャパシタの形成領域をマスクした状態で、トランジスタの形成領域にゲート電極４ｂをマスクとしてｎ型不純物の例えばリンを低濃度にイオン注入することによりｎ- 半導体領域６ａを形成する。さらに、レジストを除去した後、例えば酸化シリコン膜を堆積させてエッチバックすることにより、ゲート電極４ｂの側部にサイドウォール絶縁膜５を形成する。
【００７４】
以降の工程としては、レジストによりキャパシタの形成領域をマスクした状態で、トランジスタの形成領域にゲート電極４ｂおよびサイドウォール絶縁膜５をマスクとしてｎ型不純物の例えばリンを高濃度にイオン注入することによりｎ+半導体領域６ｂを形成する。これにより、ＬＤＤ構造をもつソース・ドレイン領域６が形成される。そして、露出した部分における絶縁膜３−２ｂ，３−１ｃを除去して、トランジスタＴｒ２のゲート絶縁膜３−２ｂおよびキャパシタＣａの容量絶縁膜３−１ｃとすることにより、図１４に示す半導体装置が製造される。
【００７５】
本実施形態に係る半導体装置の製造方法によれば、ゲート絶縁膜あるいは容量絶縁膜となる絶縁膜の作り分けを行い、さらに上部電極の空乏化を利用することにより、第２実施形態に比してキャパシタの容量絶縁膜の電気的な実効膜厚をさらに厚膜化することができる。
従って、下部電極形成のための高濃度のイオン注入時に受けるダメージによる結晶欠陥に起因するリーク電流を増やすことなく、信頼性を落とさずに所望の容量値をもつキャパシタを形成することができる。
【００７６】
本発明は、上記の実施形態の説明に限定されない。
本実施形態では、ゲート絶縁膜に要求される電気的な実効膜厚が異なるトランジスタＴｒ１とトランジスタＴｒ２を同時に形成する例、およびトランジスタＴｒ２とキャパシタを同時に形成する例について説明したが、トランジスタＴｒ１，Ｔｒ２とキャパシタＣａの３つの電子素子を同時に形成してもよい。
また、トランジスタやキャパシタの構成例について説明したが、これに限られるものでなく、サイドウォール絶縁膜等は省略可能である。
また、本実施形態であげた数値や材料は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７７】
【発明の効果】
本発明の半導体装置の製造方法によれば、物理的に膜厚の異なる絶縁膜の作り分けを行うことによる工程数の増加を抑制しつつ、トランジスタのゲート絶縁膜やキャパシタの容量絶縁膜に要求される電気的な実効膜厚を確保することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の一例を示す断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第２実施形態に係る半導体装置の一例を示す断面図である。
【図６】第２実施形態に係る半導体装置の製造における工程断面図である。
【図７】第２実施形態に係る半導体装置の製造における工程断面図である。
【図８】第２実施形態に係る半導体装置の製造における工程断面図である。
【図９】第３実施形態に係る半導体装置の一例を示す断面図である。
【図１０】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１２】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１３】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１４】第４実施形態に係る半導体装置の一例を示す断面図である。
【図１５】第４実施形態に係る半導体装置の製造における工程断面図である。
【図１６】第４実施形態に係る半導体装置の製造における工程断面図である。
【図１７】第４実施形態に係る半導体装置の製造における工程断面図である。
【図１８】第４実施形態に係る半導体装置の製造における工程断面図である。
【図１９】第４実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
１…半導体基板、２…素子分離絶縁膜、３，３ｂ，３−１，３−２，３−２ｂ…ゲート絶縁膜、３ｃ，３−１ｃ…容量絶縁膜、４ａ，４ｂ…ゲート電極、４ｃ…上部電極、４−１，４−２…シリコン膜、５…サイドウォール絶縁膜、６…ソース・ドレイン領域、６ａ…ｎ- 半導体領域、６ｂ…ｎ+ 半導体領域、７…下部電極、８…犠牲膜、Ｔｒ１，Ｔｒ２…トランジスタ、Ｃａ…キャパシタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２…レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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