(57)【特許請求の範囲】
【請求項１】
フォトダイオードからの信号電流が入力され、広帯域化のために入力段のトランジスタにデバイス内の他の回路素子とは独立した電源電極配線を有する広帯域増幅回路において、
上記信号電流が入力される入力用トランジスタ、並びに、該入力用トランジスタのエミッタ電圧を増幅する定電流源および電圧増幅用トランジスタを備え、
上記入力用トランジスタのコレクタ電極が、そのコレクタ・ベース間のＰＮ接合による寄生容量およびコレクタ・基板間のＰＮ接合による寄生容量とともにローパスフィルタを構成する静電気対策用抵抗を介して電源電極配線に直結され、かつ、上記定電流源に用いられるバーティカルＰＮＰトランジスタにおける素子分離のためのＮ型エピタキシャル層に電位を与えるエピ電極が、該Ｎ型エピタキシャル層・基板間の接合による寄生容量とともにローパスフィルタを構成する静電気対策用抵抗を介して電源電極配線に直結されていることを特徴とする広帯域増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルビデオディスク（ＤＶＤ）や、コンパクトディスク（ＣＤ）の再生装置等において、フォトダイオードからの信号電流を電流電圧変換する増幅回路などとして好適に実施される広帯域な増幅回路に関し、特にその静電気対策に関する。
【０００２】
【従来の技術】
前記の光ディスクや光磁気ディスクの中でも、現在のＤＶＤ−ＲＯＭ市場においては、数社のピックアップメーカーが、１６倍速の装置の開発を進めており、ＣＤ−Ｒ／ＲＷ市場においては、１６〜２４倍速の装置の開発が進んでいる。今後もディスクを媒体とするピックアップ市場は、ディスクの高密度化および短波長レーザの開発に伴って、さらに高速化の方向に進むとものと予想される。このため、基幹センサである受光増幅回路における電流電圧変換素子の一層の高速化が必要である。
【０００３】
図７は、一般的な光ピックアップ用受光増幅回路１の電気的構成を示すブロック図である。この受光増幅回路１は、大略的に、フォトダイオード２と、それに接続される電流電圧変換増幅回路３と、前記電流電圧変換増幅回路３と同様に構成される基準電圧発生回路４と、それらの回路３，４からの電圧の差分を増幅する差動増幅回路５とを備えて構成されている。一方、前記フォトダイオード２は、たとえば図８で示すように、参照符Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆで示す６分割で構成されており、フォトダイオードＡ，Ｂ，Ｃ，Ｄは、前記電流電圧変換増幅回路３、基準電圧発生回路４および差動増幅回路５から成る相互に同一構成の増幅回路６にそれぞれ接続される。
【０００４】
ここで入射信号光Ｐ１；Ｐ２，Ｐ３は、フォトダイオードＡ，Ｂ，Ｃ，Ｄの分割線の中心およびフォトダイオードＥ，Ｆの３箇所にそれぞれ照射される。したがって、フォトダイオードＡ，Ｂ，Ｃ，Ｄにおいては、１／４分割された信号光量が各フォトダイオードＡ，Ｂ，Ｃ，Ｄの信号成分となり、各フォトダイオードＡ，Ｂ，Ｃ，Ｄに対応した電流電圧変換増幅回路３および差動増幅回路５によって、電流−電圧変換増幅される。同様にフォトダイオードＥ，Ｆについても、各フォトダイオードＥ，Ｆに対応した電流電圧変換増幅回路３および差動増幅回路５によって電流−電圧変換増幅されるけれども、このフォトダイオードＥ，Ｆに入射する信号光Ｐ２，Ｐ３およびそれに接続される電流電圧変換増幅回路３は低速であるので、以降はフォトダイオードＡ，Ｂ，Ｃ，Ｄ、特にフォトダイオードＡに関する構成について説明する。
【０００５】
図９は従来の電流電圧変換増幅回路３の一例を示す電気回路図であり、図１０は差動増幅回路５の一例を示す電気回路図である。フォトダイオードＡに照射された前記信号光Ｐ１によるフォトダイオードＡからの信号電流Ｉｐｄは、電流電圧変換増幅回路３において電圧変換され、さらに後段の差動増幅回路５において増幅され、出力電極９に信号電圧Ｖｏを得る。
【０００６】
前記電流電圧変換増幅回路３は、前記信号電流Ｉｐｄを電流電圧変換するＮＰＮ型のトランジスタＱ１および定電流発生用の抵抗Ｒ１と、トランジスタＱ１のエミッタ電圧を増幅する定電流源Ｆ１およびＮＰＮ型のトランジスタＱ２とで構成される入力回路７と、前記トランジスタＱ２のコレクタ電圧を増幅して、出力電圧Ｖｐを導出するＮＰＮ型のトランジスタＱ３および定電流源Ｆ２と、前記出力電圧Ｖｐを前記トランジスタＱ１のベースに与える帰還抵抗をＲ２とで構成される出力回路８とを備えて構成される。
【０００７】
前記差動増幅回路５は、差動対を構成するＮＰＮ型のトランジスタＱ４，Ｑ５と、前記電流電圧変換増幅回路３からの出力電圧Ｖｐおよび前記基準電圧発生回路４からの基準電圧Ｖｒｅｆを前記トランジスタＱ４，Ｑ５のベースにそれぞれ与える入力抵抗Ｒ３，Ｒ４と、前記トランジスタＱ４のベースに外部基準電源から供給される直流の基準電圧Ｖｓを与える抵抗Ｒ５と、前記トランジスタＱ５のベースを出力端子９に接続する抵抗Ｒ６とを備えて構成される。Ｒ３＝Ｒ４であり、Ｒ５＝Ｒ６である。
【０００８】
一方、無信号光時における出力端子９の電圧Ｖｏｄは、前記基準電圧Ｖｓおよび該差動増幅回路５内の素子の不整合によって発生するオフセット電圧Ｖｏｆｆによって、
Ｖｏｄ＝Ｖｓ＋Ｖｏｆｆ                                      …（１）
のように表される。
【０００９】
これに対して、電流電圧変換増幅回路３のゲイン抵抗をＲ２、差動増幅回路５の増幅率をＲ５／Ｒ３とすると、前記信号電流Ｉｐｄ入力時の出力電圧Ｖｏｎは、
Ｖｏｎ＝Ｉｐｄ×Ｒ２×Ｒ５／Ｒ３＋Ｖｓ＋Ｖｏｆｆ            …（２）
となり、この信号光が入射した時における前記基準電圧Ｖｓとの差△Ｖｏｎは、
△Ｖｏｎ＝Ｉｐｄ×Ｒ２×Ｒ５／Ｒ３＋Ｖｏｆｆ                …（３）
となる。
【００１０】
受光増幅回路１では前記差△Ｖｏｎを信号電圧として出力しており、該受光増幅回路１内の素子不整合によって生じる前記オフセット電圧Ｖｏｆｆが大きい場合、信号光による信号電圧△Ｖｏｎも誤差を生じることになる。
【００１１】
一方、ピックアップ用受光増幅回路１において、前記信号電圧△Ｖｏｎは、データ信号とフォーカス信号として使用される。前記各フォトダイオードＡ，Ｂ，Ｃ，Ｄからの信号電流Ｉｐｄを前記増幅回路６によって電流電圧変換増幅した前記信号電圧△Ｖｏｎを出力電圧信号Ｖａ，Ｖｂ，Ｖｃ，Ｖｄとすると、
データ信号＝Ｖａ＋Ｖｂ＋Ｖｃ＋Ｖｄ                          …（４）
フォーカス信号１＝Ｖａ＋Ｖｃ−（Ｖｂ＋Ｖｄ）                …（５）
フオーカス信号２＝Ｖａ−Ｖｃ                                …（６）
フォーカス信号３＝Ｖｂ−Ｖｄ                                …（７）
で表され、上記演算処理は受光増幅回路１の後段に設けられる外部接続ＩＣの演算処理回路で行われる。ここで、データ信号とは、前記ＣＤ−ＲＯＭやＤＶＤ等の記録媒体に記録された音楽、映像、プログラム情報などの信号を意味する。また、フォーカス信号とは、前記記録媒体に照射されるレーザ光の焦点を調整するための信号であり、前記式５，６，７の各フオーカス信号電圧がゼロになるように調整することでフオーカス調整が行われる。
【００１２】
したがって、無信号時における前記式５，６，７は極力ゼロである必要があり、受光増幅回路１の後段に接続される前記演算処理回路との整合性を得るためには、無信号時の各フォトダイオードＡ，Ｂ，Ｃ，Ｄに対応する増幅回路６の出力電圧をそれぞれＶａｄ，Ｖｂｄ，Ｖｃｄ，Ｖｄｄとする場合、以下に示される関係が求められる。
【００１３】
Ｖａｄ＝Ｖｂｄ＝Ｖｃｄ＝Ｖｄｄ＝Ｖｓ                        …（８）
すなわち、前記オフセット電圧Ｖｏｆｆの低減が重要な特性項目となる。
【００１４】
前記のオフセット電圧Ｖｏｆｆの低減は、差動増幅回路５のもう一方の入力部に電流電圧変換増幅回路３と同一回路構成を有する基準電圧発生回路４を接続することで実現しており、電流電圧変換増幅回路３と基準電圧発生回路４との素子整合性が得られている場合、差動増幅回路５の出力端子９では、Ｖｏｆｆ＝０となる。
【００１５】
図１１には、従来の基準電圧発生回路４の一例を示す。基準電圧発生回路４は、前述の電流電圧変換増幅回路３と同様に構成され、ＮＰＮ型のトランジスタＱ６および抵抗Ｒ７と、トランジスタＱ６のエミッタ電圧を増幅する定電流源Ｆ３およびＮＰＮ型のトランジスタＱ７と、前記トランジスタＱ７のコレクタ電圧を増幅して、前記基準電圧Ｖｒｅｆを導出するＮＰＮ型のトランジスタＱ８および定電流源Ｆ４と、前記基準電圧Ｖｒｅｆを前記トランジスタＱ６のベースに与える帰還抵抗Ｒ８とを備えて構成され、トランジスタＱ６のベースには前記信号電流Ｉｐｄは与えられない。
【００１６】
ここで、トランジスタＱ１，Ｑ２，Ｑ６，Ｑ７のベース−エミッタ間電圧をＶＢＥ１，ＶＢＥ２，ＶＢＥ６，ＶＢＥ７、トランジスタＱ１，Ｑ６のベース電流をＩＢ１，ＩＢ６とするとき、フォトダイオード２への光信号が無信号状態において、
Ｖｐ＝ＶＢＥ１＋ＶＢＥ２＋Ｒ２×ＩＢ１                      …（９）
Ｖｒｅｆ＝ＶＢＥ６＋ＶＢＥ７＋Ｒ８×ＩＢ６                …（１０）
となる。前述のように電流電圧変換増幅回路３と基準電圧発生回路４とは同一回路構成であるので、素子間の整合性が保たれている場合、つまり、
ＶＢＥ１＝ＶＢＥ２＝ＶＢＥ６＝ＶＢＥ７                    …（１１）
Ｒ２＝Ｒ８                                                …（１２）
ＩＢ１＝ＩＢ６                                            …（１３）
において、Ｖｐ＝Ｖｒｅｆとなり、後段の差動増幅回路５の２つの入力には、同一の電圧が印加され、該差動増幅回路５の出力端子９では、オフセット電圧Ｖｏｆｆは発生しない。このため、オフセット電圧Ｖｏｆｆの発生を抑制するためには、これらの電流電圧変換増幅回路３と基準電圧発生回路４との回路素子の直流特性の整合性が重要であり、中でもトランジスタＱ１，Ｑ２，Ｑ６，Ｑ７のベース−エミッタ間電圧ＶＢＥ１，ＶＢＥ２，ＶＢＥ６，ＶＢＥの整合性が重要であることが理解される。
【００１７】
また、受光増幅回路１のもう１つの重要な特性項目として、増幅回路６の広帯域化が挙げられるが、従来では、製造プロセスの改良による素子縮小化と、図７に示すように、増幅回路６の構成を電流電圧変換回路３と差動増幅回路５とから成る２段の負帰還の増幅回路構成とし、ゲイン抵抗を低減することで該増幅回路６の広帯域化を図っている。
【００１８】
さらにまた、前記広帯域化、特に高域での特性安定化を目的として、従来回路においては、電流電圧変換増幅回路３におけるＶｃｃ電極およびＧＮＤ電極への配線を、図９で示すように、入力回路７と出力回路８とでそれぞれ分離独立配線としている。前記分離独立配線は、チップ内のワイヤーボンディングパッドからトランジスタの電極までの配線を分離したり、チップ内のトランジスタの電極に接続される配線とワイヤーボンディングパッドとを分離することで実現される。
【００１９】
図１２に、電流電圧変換増幅回路３の出力回路８と入力回路７とのＶｃｃ，ＧＮＤ電極配線を共通化（非分離）した場合の配線ブロック図を示す。このように電源電極配線を共通化した場合、ボンディングワイヤなどの電源配線のインダクタンス成分Ｌ１，Ｌ２の影響で、出力回路８から入力回路７への帰還ループが発生する。
【００２０】
そこで、Ｖｃｃ電極配線およびＧＮＤ電極配線による帰還ループの伝達関数をそれぞれｆｖｃｃ，ｆｇｎｄとすると、これらの電源電極配線を共通化した場合の帰還伝達関数ｆは、これらｆｖｃｃ，ｆｇｎｄと帰還抵抗Ｒ２との並列関数、すなわち、
ｆ＝ｆｖｃｃ×ｆｇｎｄ×Ｒ２
／（ｆｇｎｄ×Ｒ２＋ｆｖｃｃ×Ｒ２＋ｆｖｃｃ×ｆｇｎｄ）…（１４）
となり、電流電圧変換増幅回路３が理想的な場合は、電源からの帰還はなく、ｆｖｃｃ＝ｆｇｎｄ＝∞となるけれども、そうでない場合は設計段階で意図していない帰還ループが発生し、高域の特性が不安定になる場合がある。よって、従来回路においては、上記のように出力回路８と入力回路７との電源電極配線の分離を行っている。図９に示す電流電圧変換増幅回路３のような具体的な回路においては、ダーリントン接続されたＮＰＮトランジスタＱ１，Ｑ２および定電流源Ｆ１のＶｃｃ電極配線およびＧＮＤ電極配線を出力回路８とは分離配線とし、その配線形状は配線のインピーダンス成分を低減するために、６μｍ程度の太く、極力短い配線としている。これに対して、通常信号伝達系の配線は最小寸法幅を使用しており、たとえば３μｍである。
【００２１】
この点、基準発生回路４においては、前記オフセット電圧Ｖｏｆｆを打消すための直流電圧のみが必要であり、電源電極配線の分離は必要としない。
【００２２】
【発明が解決しようとする課題】
上述のように構成される受光増幅回路１では、電流電圧変換増幅回路３において、前述した入力回路７と出力回路８との電源電極配線の分離によって、高速帯域での特性の安定化は得られている。しかしながら、図１１に示す基準電圧発生回路４のように電源電極配線が非分離である場合は、配線長が長くなり、配線奇生抵抗、配線奇生容量および配線に接続される多くのトランジスタや抵抗の奇生成分によって、トランジスタＱ６，Ｑ７に印加される静電気が抑制されることになり、静電気破壊の耐圧の低下が起こりにくいのに対して、図９に示す電流電圧変換増幅回路３では、電極配線が前述した形状で他の回路部を介さず、直接電源電極から配線されるので、入力回路７のトランジスタＱ１，Ｑ２および定電流源Ｆ１の静電気耐圧の低下が間題となる。
【００２３】
前記静電気は、デバイスを組込むための装置や人体から発生し、前記デバイスの出力ピンから侵入して、チップ内のワイヤーボンディングパッドを経由して、該パッドとメタルで接続されたトランジスタの各電極などに印加されて破壊を引起こす。前述のように同一の配線に多くの素子が接続される程、静電気は分散され、破壊は抑制される。
【００２４】
ここで、静電気による破壊プロセスの一例を図１３に示す。図１３は、典型的なＮＰＮ型のトランジスタの断面図であり、参照符α１，α２，α３で示す３箇所のＰ−Ｎ半導体接合を有する。一般的に静電気破壊は、Ｐ−Ｎ接合に逆方向電圧が印加されたとき、その逆方向電圧がＰ−Ｎ接合の逆耐圧よりも高いときに接合が破壊し、それによって流れる電流が接合の一部に集中し、熱で溶解して接合が短絡することで発生する。
【００２５】
図１３に示すＮＰＮ型のトランジスタでは、コレクタに静電気が印加された場合、点α１のベース−エミッタ間のＰ−Ｎ接合が破壊され、図中の矢印方向に電流が流れる。このようにエミッタ−ベース間のＰ−Ｎ接合は、コレクタ−ベース間のＰ−Ｎ接合より接合面積が小さいために電流集中が起こり易く、破壊され易い。よって、ベース−エミッタ間の静電気破壊を抑制するためには、ベース−エミッタ間の接合面積を大きくしたり、出力端子にファントムトランジスタや抵抗を付加する方法が一般的に用いられる。また、増幅回路の広帯域化のためのプロセス改善に伴い、回路素子の高集積化が進んでおり、前記ＮＰＮ型のトランジスタの一般的静電気破壊プロセスで説明した点α１以外のＰＮ接合の静電気破壊も問題となっている。前記ファントムトランジスタとは、出力端子（ワイヤーボンディングパッド）と、ＶｃｃおよびＧＮＤ電源との間に主に接続され、出力端子に静電気電圧が入力された場合のみ動作し、静電気による過渡電流のトランジスタ回路への流入を抑制するものである。
【００２６】
具体的な回路において、上記の静電気対策方法を以下に説明する。図１４は、差動増幅回路５における静電気対策方法を説明するための図であり、その出力段の一例を示す等価回路図である。一般的に高速回路では、出力トランジスタＱ１１，Ｑ１２から出力電極９への配線が最小幅最短で配線されるので、該出力トランジスタＱ１１，Ｑ１２は静電気の印加によって破壊され易くなる。図１４はプッシュプル構成の出力回路であり、トランジスタＱ１１，Ｑ１２のエミッタ結合部１０と前記出力電極９との間で、出力電極９近傍に静電気対策用抵抗Ｒ１１を設けることで静電気耐圧の改善を実現している。
【００２７】
前記静電気対策用抵抗Ｒ１１の効果を以下に説明する。静電気対策手段として静電気対策用抵抗Ｒ１１を付加した場合、出力トランジスタＱ１１，Ｑ１２のエミッタ−ベース間寄生容量をそれぞれＣＪＥＮ，ＣＪＥＰ、配線寄生抵抗をＲｐａ、配線寄生容量をＣｐａ、出力信号電圧Ｖｏに印加された静電気入力電圧をＶｉとすると、前記トランジスタＱ１１，Ｑ１２のエミッタ結合部１０の電圧ＶＯＳは、
ＶＯＳ＝１／（１＋ω（ＣＪＥＮ＋ＣＪＥＰ＋Ｃｐａ）
×（Ｒ１１＋Ｒｐａ））×Ｖｉ                    …（１５）
となり、出力トランジスタＱ１１，Ｑ１２の奇生容量ＣＪＥＮ，ＣＪＥＰと静電気対策用抵抗Ｒ１１および配線寄生素子とによってローパスフィルタを形成することで、出力トランジスタＱ１１，Ｑ１２のエミッタ−ベース間に加わる静電気電圧を低下させ、静電破壊を抑制することが可能となる。
【００２８】
製品ベースでは、静電気耐圧２００Ｖ以上であれば問題はないが、実績のある静電気対策用抵抗値およびローパスフィルタの極周波数を以下に示す。Ｒ１１＝５０Ω、ＣＪＥＮ＝３０ｆＦ、ＣＪＥＰ＝３３ｆＦ、Ｒｐａ＝２Ω（３μｍ幅、２００μｍ長、３０ｍΩ／□）およびＣｐａ＝３４ｆＦ（３μｍ幅、２００μｍ長、０．０５６ｆＦ／□）とした場合、ローパスフィルタのカットオフ周波数ｆは、
ｆ＝１／（２π×（ＣＪＥＮ＋ＣＪＥＰ＋Ｃｐａ）×（Ｒ１１＋Ｒｐａ））
＝３１ＧＨｚ                                                …（１６）
である。製造プロセスによっても異なるけれども、上記周波数を以下で説明する、静電気対策手法の基準とする。前記出力電極９およびエミッタ結合部１０での静電気波形を図１５に示す。図１５において、実線は出力電極９の静電気波形を示し、破線はエミッタ結合部１０での静電気波形を示し、出力電極９側からの静電気がエミッタ結合部１０では抑制されている。
【００２９】
このようにして、出力端子（エミッタ結合部１０）と出力電極９（ワイヤーボンディングパッド）との間に静電気対策素子（Ｒ１１）を設け、前記出力端子に印加される静電気を抑制することができる。図１４の差動増幅回路５では、プロセス上、出力トランジスタＱ１１，Ｑ１２のエミッタ電極が該出力トランジスタＱ１１，Ｑ１２の３つの電極の中で最小で、静電破壊され易いので、静電気対策が行われている。また、この出力トランジスタＱ１１，Ｑ１２の静電破壊を抑制する方法として、前記静電気対策素子（Ｒ１１）を設ける以外に、該出力トランジスタＱ１１，Ｑ１２をそれぞれ複数個の素子を並列に接続して構成し、前記エミッタ電極の面積を大きくし、静電気電流を分散する手法も用いられている。
【００３０】
ところが、トランジスタの微細化に伴い、前記エミッタ電極以外にも対策が必要となり、コレクタ電極、すなわちＶｃｃやＧＮＤなどの電源電極からの静電気対策も必要となっている。また、前述のように広帯域安定化のために、出力回路８と、入力回路７とで電源電極配線を分離し、入力回路７のトランジスタＱ１，Ｑ２は他の素子から独立した構成であり、前記電源電極からの静電気で破壊され易く、しかも信号入力部のトランジスタは、信号増幅用のトランジスタであり、特性上、電極面積を大きくするための前述のような並列素子構成を採用することができないという問題がある。
【００３１】
本発明の目的は、広帯域化のために入力段のトランジスタにデバイス内の他の回路素子とは独立した電源電極配線を有する広帯域増幅回路において、静電気破壊を抑制することができる広帯域増幅回路を提供することである。
【００３２】
【課題を解決するための手段】
本発明の広帯域増幅回路は、フォトダイオードからの信号電流が入力され、広帯域化のために入力段のトランジスタにデバイス内の他の回路素子とは独立した電源電極配線を有する広帯域増幅回路において、前記電源電極配線に直結されるトランジスタの電極に関して、静電気対策手段を備えており、上記信号電流が入力されるトランジスタの一電極が、上記静電気対策手段たる静電気対策用抵抗を介して上記電源電極配線に直結されていることを特徴とする。また、上記信号電流が入力されるトランジスタはベース電極に上記信号電流が入力されるＮＰＮ型の電流電圧変換用トランジスタであり、該電流電圧変換用トランジスタのコレクタ電極は、上記静電気対策用抵抗を介してVｃｃ電極配線に直結されていても良い。また、上記電流電圧変換用トランジスタのエミッタ電極と、ベース電極にて接続するＮＰＮ型の電圧増幅用トランジスタのエミッタ電極が、上記静電気対策手段たる静電気対策用抵抗を介してＧＮＤ電極配線に直結されていても良い。また、上記電圧増幅用トランジスタのコレクタ電極と、コレクタ電極にて接続するバーティカルＰＮＰトランジスタのエピ電極が、上記静電気対策手段たる静電気対策用抵抗を介してＶｃｃ電極配線に直結されていても良い。
【００３３】
上記の構成によれば、フォトダイオードからの信号電流を電流電圧変換する増幅回路などとして好適に実施され、入力段のトランジスタにデバイス内の他の回路素子とは独立した最短距離の電源電極配線を設けることで、該電源電極配線を介する前記他の回路素子からの帰還ループの形成を抑え、高域での特性を安定化させることで広帯域化した広帯域増幅回路において、ベース電極、コレクタ電極、エミッタ電極、シリコンエピ電極等のトランジスタの各電極の内、電源電極配線に、インピーダンス素子を介在することなく、直結される電極に関して、静電気対策手段を設ける。
【００３４】
したがって、電極が電源電極に直接接続されることになる入力段のトランジスタの静電気耐圧を向上することができる。
【００３５】
また、本発明の広帯域増幅回路は、フォトダイオードからの信号電流が入力され、広帯域化のために入力段のトランジスタにデバイス内の他の回路素子とは独立した電源電極配線を有する広帯域増幅回路において、前記電源電極配線に直結されるトランジスタの電極に関して、静電気対策手段を備えており、上記信号電流が入力されるトランジスタの一電極と前記電源電極配線との間に、上記静電気対策手段として、２層構造を有する金属配線を備えることを特徴としている。また、本広帯域増幅回路は、上記信号電流が入力されるトランジスタがベース電極に上記信号電流が入力されるＮＰＮ型の電流電圧変換用トランジスタであり、該電流電圧変換用トランジスタのコレクタ電極とＶｃｃ電極配線との間に２層構造を有する金属配線を備えても良い。また、本広帯域増幅回路は、上記電流電圧変換用トランジスタのエミッタ電極と、ベース電極にて接続するＮＰＮ型の電圧増幅用トランジスタを有しており、該電圧増幅用トランジスタのエミッタ電極とＧＮＤ電極配線との間に２層構造を有する金属配線を備えても良い。また、本広帯域増幅回路は、上記電圧増幅用トランジスタのコレクタ電極と、コレクタ電極にて接続するバーティカルＰＮＰトランジスタを有しており、該バーティカルＰＮＰトランジスタのエピ電極とＶｃｃ電極配線との間に２層構造を有する金属配線を備えても良い。また、上記２層構造を有する金属配線においては、２層目の配線幅が、本来の電源電極配線である１層目の配線幅より広いことが好ましい。
【００３６】
上記の構成によれば、金属配線−シリコンエピ間には、奇生容量が存在し、さらに配線金属には奇生抵抗が存在するので、１層目の本来の電源電極配線の上部に２層目の金属配線（被覆金属層）を設けることで、前記奇生抵抗を増大させることなく、すなわち前記入力段のトランジスタの直流特性を損なうこと無く、また損失を増大させることなく、奇生容量だけで、該奇生容量および前記奇生抵抗から成るローパスフィルタの時定数の調整を行うことができる。
【００３７】
したがって、電源電極配線に前記被覆金属層を設けるだけで、特別な素子を用いることなく、入力段のトランジスタの静電気耐圧を向上することができる。
【００３８】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図３ならびに前記図９および図７に基づいて説明すれば、以下のとおりである。
【００３９】
図１は、本発明の実施の一形態の入力回路２１の電気回路図である。この入力回路２１は、前述の図７で示す光ピックアップ用受光増幅回路１における図９で示す電流電圧変換増幅回路３において入力回路７に代えて用いられ、入力回路７に対応する構成には、同一の参照符号を付して示し、その説明を省略する。注目すべきは、この入力回路２１では、前述のようにデバイス内の他の回路素子である前記出力回路８とは独立し、最短直接配線した電源電極配線を設けることで、該電源電極配線を介する前記図１２で示すような出力回路８からの帰還ループの形成を抑え、高域での特性を安定化させることで広帯域化するようにした構成において、Ｖｃｃ電極配線に直結されるトランジスタＱ１のコレクタ電極およびトランジスタＱ２１のエピ電極２２ならびにＧＮＤ電極配線に直結されるトランジスタＱ２のエミッタ電極に関して、その近傍に、静電気対策用抵抗Ｚ１，Ｚ２，Ｚ３をそれぞれ介在することである。
【００４０】
すなわち、ベース電極に与えられるフォトダイオード２からの信号電流Ｉｐｄを電流電圧変換するＮＰＮ型のトランジスタＱ１において、エミッタ電極は前記定電流用の抵抗Ｒ１を介して前記ＧＮＤ電極配線に接続されるので、該トランジスタＱ１において前記Ｖｃｃ電極配線に唯一直接に接続されるコレクタ電極は、その近傍に設けられる前記静電気対策用抵抗Ｚ１を介して前記Ｖｃｃ電極配線に接続される。また、前記定電流源Ｆ１を構成するバーティカルＰＮＰトランジスタＱ２１と抵抗Ｒ２１との直列回路において、トランジスタＱ２１のエミッタ電極は前記抵抗Ｒ２１を介して前記Ｖｃｃ電極配線に接続され、コレクタ電極は前記トランジスタＱ２のコレクタ電極とともに前記出力回路８のトランジスタＱ３のベース電極に接続され、ベース電極は図示しない基準電流を作成する素子などに接続されるので、該トランジスタＱ２１において前記Ｖｃｃ電極配線に唯一直接に接続される前記エピ電極２２は、その近傍に設けられる前記静電気対策用抵抗Ｚ２を介して前記Ｖｃｃ電極配線に接続される。さらにまた、電圧増幅用の前記ＮＰＮ型のトランジスタＱ２のベース電極は前記トランジスタＱ１のエミッタ電極に接続され、コレクタ電極は前述のようにトランジスタＱ２１のコレクタ電極に接続されるので、該トランジスタＱ２において前記ＧＮＤ電極配線に唯一直接に接続されるエミッタ電極は、その近傍に設けられる前記静電気対策用抵抗Ｚ３を介して前記ＧＮＤ電極配線に接続される。
【００４１】
一方、図２は前記ＮＰＮ型のトランジスタＱ１，Ｑ２の断面構造を示す図であり、図３は前記ＰＮＰ型のトランジスタＱ２１の断面構造を示す図である。したがって、先ずトランジスタＱ１のコレクタ電極に関しては、そのコレクタ−ベース間のＰＮ接合による奇生容量ＣＪＣＮおよびコレクタ−シリコン基板間のＰＮ接合による奇生容量ＣＪＳＮと前記静電気対策用抵抗Ｚ１とによって、ローパスフィルタＬＰＦ１が形成されることになる。
【００４２】
同様に、トランジスタＱ２のエミッタ電極に関しては、そのエミッタ−ベース間のＰＮ接合による奇生容量ＣＪＥＮと前記静電気対策用抵抗Ｚ３とによって、ローパスフィルタＬＰＦ２が形成されることになる。また、トランジスタＱ２１のエピ電極２２に関しては、素子分離のためのＮ型エピタキシャル層−シリコン基板間の接合による奇生容量ＣＪｅｐｉと前記静電気対策用抵抗Ｚ２とによって、ローパスフィルタＬＰＦ３が形成されることになる。
【００４３】
さらにまた、前記Ｖｃｃ電極配線に関しては、その金属配線の奇生抵抗Ｒｖと、金属配線−シリコン基板間の奇生容量ＣｖとによってローパスフィルタＬＰＦ４が形成され、前記ＧＮＤ電極配線に関しては、その配線の奇生抵抗Ｒｇと奇生容量ＣｇとによってローパスフィルタＬＰＦ５が形成される。
【００４４】
たとえば、ＣＪＳＮ＝１８０ｆＦ、ＣＪＣＮ＝３８ｆＦ、ＣＪＥＮ＝３０ｆＦ、ＣＪＳＰ＝２００ｆＦ、ＣＪＣＰ＝５７ｆＦ、ＣＪＥＰ＝３３ｆＦ、ＣＪｅｐｉ＝３００ｆＦである。また、たとえばＶｃｃ電極配線およびＧＮＤ電極配線の単位面積当りの抵抗ρｒ＝３０ｍΩ／□、容量ρｃ＝０．０５６ｆＦ／□とし、Ｖｃｃ電極−トランジスタＱ１のコレクタ間の配線長Ｌ＝１０００μｍ、配線幅Ｗ＝６μｍとすると、
Ｒｖ＝Ｒｇ＝３０×１０００／６＝５Ω                      …（１７）
Ｃｖ＝Ｃｇ＝０．０５６ｘ１０００ｘ６＝３３６ｆＦ          …（１８）
となる。
【００４５】
したがって、奇生抵抗Ｒｖおよび奇生容量Ｃｖから成るＶｃｃ電極配線側のローパスフィルタＬＰＦ４ならびに奇生抵抗Ｒｇおよび奇生容量Ｃｇから成るＧＮＤ電極配線側のローパスフィルタＬＰＦ５のカットオフ周波数ｆは、
ｆ＝１／（２×π×５Ω×３３６ｆＦ）＝９５ＧＨｚ          …（１９）
となり、高周波での極を持つので、印加された静電気電圧の抑制効果は小さい。
【００４６】
したがって、配線奇生素子によるローパスフィルタＬＰＦ４，ＬＰＦ５を無視して、先ず前記静電対策用抵抗Ｚ１とトランジスタＱ１の接合容量ＣＪＳＮ、ＣＪＣＮとから成るローパスフィルタＬＰＦ１において、従来例で説明したカットオフ周波数が３１ＧＨｚ以下になるよう設定すると、
３１ＧＨｚ＝１／（２×π×Ｚ１×（ＣＪＳＮ＋ＣＪＣＮ））  …（２０）
から、Ｚ１＝２４Ωとなり、静電気対策用抵抗Ｚ１の抵抗値を２４Ω以上にすることで、トランジスタＱ１のコレクタ電極への静電気電圧の印加量を抑制することが可能となる。
【００４７】
同様に、前記静電対策用抵抗Ｚ３とトランジスタＱ２の接合容量ＣＪＥＮとから成るローパスフィルタＬＰＦ２において、カットオフ周波数が３１ＧＨｚ以下になるよう設定すると、
３１ＧＨｚ＝１／（２×π×Ｚ３×ＣＪＥＮ）                …（２１）
から、Ｚ３＝１７１Ωとなり、静電気対策用抵抗Ｚ３の抵抗値を１７１Ω以上にすることで、トランジスタＱ２のエミッタ電極への静電気電圧の印加量を抑制することが可能となる。
【００４８】
さらにまた、前記静電気対策用抵抗Ｚ２とトランジスタＱ２１のエピ電極２２−シリコン基板間の奇生容量ＣＪｅｐｉとから成るローパスフィルタＬＰＦ３において、カットオフ周波数が３１ＧＨｚ以下になるよう設定すると、
３１ＧＨｚ＝１／（２×π×Ｚ２×ＣＪｅｐｉ）              …（２２）
から、Ｚ２＝１７Ωとなり、静電気対策用抵抗Ｚ２の抵抗値を１７Ω以上にすることで、トランジスタＱ２１のエピ電極２２への静電気電圧の印加量を抑制することが可能となる。
【００４９】
このように広帯域化のためにデバイス内の出力回路８とは独立した最短距離の電源電極配線を有する入力回路２１において、ベース電極、コレクタ電極、エミッタ電極、シリコンエピ電極等のトランジスタの各電極の内、電源電極配線に、インピーダンス素子を介在することなく、直結される電極に関して、静電気対策手段を設けるので、電極が電源電極に直接接続されることになる入力段のトランジスタの静電気耐圧を向上することができる。
【００５０】
ただし、前記説明のとおり、前記図１１で示される基準電圧発生回路４はオフセット電圧の抑制を目的とした電圧参照回路であり、直流電圧特性のみが問題となることから、高域での特性安定性は不要であり、電流電圧変換増幅回路３のように、前記出力回路８と入力回路７との電源電極配線の分離は行っておらず、静電耐圧の低下は発生しないけれども、この入力回路２１のように前記静電気対策用抵抗Ｚ１〜Ｚ３を設ける場合、受光増幅回路１において重要特性項目であるオフセット電圧が悪化するので、該基準電圧発生回路４は、電源電極配線を共用にするだけで、この入力回路２１と整合性を得るために、同一形状、同一配置に前記静電気対策用抵抗Ｚ１〜Ｚ３が設けられ、回路素子は同一の配列構成とされる。
【００５１】
本発明の実施の他の形態について、図４〜図６に基づいて説明すれば、以下のとおりである。
【００５２】
図４は、本発明の実施の他の形態の入力回路３１の電気回路図である。この入力回路３１において、前述の入力回路２１に対応する構成には、同一の参照符号を付して示し、その説明を省略する。前述の入力回路２１は、各トランジスタＱ１，Ｑ２，Ｑ２１の接合容量ＣＪＣＮ，ＣＪＳＮ；ＣＪＥＮ；ＣＪｅｐｉと静電気対策用抵抗Ｚ１，Ｚ２，Ｚ３とによって形成したローパスフィルタＬＰＦ１，ＬＰＦ２，ＬＰＦ３によって静電気耐圧の向上を図っているのに対して、注目すべきは、この入力回路３１では、前記式１９で示すように静電気耐圧の向上に寄与していなかったローパスフィルタＬＰＦ４，ＬＰＦ５に対して、前記Ｖｃｃ電極配線の奇生容量Ｃｖを増加することで、該奇生容量Ｃｖと奇生抵抗Ｒｖとによって形成されるローパスフィルタＬＰＦ４ａのカットオフ周波数を低くし、前記ＧＮＤ電極配線の奇生容量Ｃｇを増加することで、該奇生容量Ｃｇと奇生抵抗Ｒｇとによって形成されるローパスフィルタＬＰＦ５ａのカットオフ周波数を低くし、静電気耐圧の向上を図るようにしたことである。
【００５３】
このため、前記Ｖｃｃ電極配線およびＧＮＤ電極配線は、図５で示すように、２層構造を有する金属配線Ｓ１，Ｓ２から形成される。図５はその金属配線Ｓ１，Ｓ２の断面図であり、図６はその金属配線Ｓ１，Ｓ２の部分をチップ表面側から見た正面図である。絶縁層Ｂ１，Ｂ２間に金属配線Ｓ１が形成され、絶縁層Ｂ２に対して金属配線Ｓ１とは反対側のチップ表面に金属配線Ｓ２が形成される。金属配線Ｓ１は、たとえば前述のようにρｒ＝３０ｍΩ／□、ρｃ＝０．０５６ｆＦ／□で、Ｌ＝１０００μｍ、Ｗ＝６μｍである。したがって、Ｒｖ＝Ｒｇ＝５Ω、金属配線Ｓ１−シリコン基板間の容量Ｃｖ１，Ｃｇ１は、Ｃｖ１＝Ｃｇ１＝３３６ｆＦとなっている。
【００５４】
ここで、
Ｒｖ，Ｒｇ＝ρｒ×Ｌ／Ｗ                                  …（２３）
Ｃｖ１，Ｃｇ１＝ρｃ×Ｌ×Ｗ                              …（２４）
ｆ＝Ｒｖ×Ｃｖ１，Ｒｇ×Ｃｇ１＝ρｒ×ρｃ×Ｌ2           …（２５）
で表すことができるから、配線の奇生容量によるカットオフ周波数ｆは配線幅Ｗに依存せず、配線長Ｌの変更によって調整する必要がある。
【００５５】
しかしながら、Ｖｃｃ電極配線およびＧＮＤ電極配線は電源供給のための配線であり、前述したように配線長Ｌを長くした場合、上記式２３から、奇生抵抗Ｒｖ，Ｒｇが増加することになり、金属配線形成時のエッチングばらつきによる該奇生抵抗Ｒｖ，Ｒｇのばらつきが入力回路３１内のトランジスタＱ１，Ｑ２，Ｑ２１の直流特性に大きく影響を与えるようになり、好ましくない。また、電流電圧変換回路３と基準電圧発生回路４とで、静電気対策用抵抗Ｚ１〜Ｚ３の整合性を得られる配置とすることは可能であるけれども、配線の奇生抵抗Ｒｖ，Ｒｇは隣接配置でもばらつきは大きく、整合性は得難い。これによってもまた、配線の奇生抵抗Ｒｖ，Ｒｇは極力低減する必要がある。
【００５６】
このため、直流電源安定化のためには、前記奇生抵抗Ｒｖ，Ｒｇをむやみに増加することはできないので、この入力回路３１では、金属配線Ｓ１はそのままとし、すなわち金属配線Ｓ１−シリコン基板間の寄生容量Ｃｖ１，Ｃｇ１および前記奇生抵抗Ｒｖ，Ｒｇはそのままとし、金属配線Ｓ１，Ｓ２間で新たに寄生容量Ｃｖ２，Ｃｇ２を作成するようにする。
【００５７】
したがって、
0003647773.tif 000002
から、Ｃｖ２＝Ｃｇ２＝６９１ｆＦとなる。したがって、寄生容量Ｃｖ２，Ｃｇ２を６９１ｆＦ以上とすることで、入力回路３１における各トランジスタＱ１，Ｑ２，Ｑ２１の直流特性を損なうこと無しに、静電気電圧の印加量を抑制することが可能となる。
【００５８】
前記寄生容量Ｃｖ２，Ｃｇ２は、１層目の金属配線Ｓ１を充分な幅で被覆する２層目の金属配線Ｓ２との間の奇生容量であり、２層目の配線幅を１層目より充分広くすることで、２層目の配線幅ばらつきによる寄生容量Ｃｖ２，Ｃｇ２のばらつきの影響は小さくなる。この金属配線Ｓ２は、絶縁層Ｂ２内のトランジスタや抵抗素子等を被覆するように配置することが可能チップスペースの増大を招くことはない。
【００５９】
また、生産プロセス上、シリコン基板−１層目の金属配線Ｓ１間の絶縁層Ｂ１は、１層目の金属配線Ｓ１−２層目の金属配線Ｓ２間の絶縁層Ｂ２に対して厚く、約２倍程度になる。このため、寄生容量Ｃｖ１，Ｃｇ１と寄生容量Ｃｖ２，Ｃｇ２との関係は、
Ｃｖ２，Ｃｇ２≒Ｃｖ１，Ｃｇ１×２                        …（２７）
となり、前記式２６で求めた値もこれを略満足している。
【００６０】
【発明の効果】
本発明の広帯域増幅回路は、以上のように、入力段のトランジスタにデバイス内の他の回路素子とは独立した最短距離の電源電極配線を設けることで、該電源電極配線を介する前記他の回路素子からの帰還ループの形成を抑え、高域での特性を安定化させることで広帯域化した広帯域増幅回路において、ベース電極、コレクタ電極、エミッタ電極、シリコンエピ電極等のトランジスタの各電極の内、電源電極配線に、インピーダンス素子を介在することなく、直結される電極に関して、静電気対策手段を設ける。
【００６１】
それゆえ、前記入力段のトランジスタの静電気耐圧を向上することができる。
【００６２】
また、本発明の広帯域増幅回路は、以上のように、前記静電気対策手段を、２層構造を有する金属配線として、１層目の本来の電源電極配線の上部に２層目の金属配線を設けることで、奇生抵抗を増大させることなく、奇生容量および前記奇生抵抗から成るローパスフィルタの時定数の調整を行う。
【００６３】
それゆえ、電源電極配線に前記被覆金属層を設けるだけで、特別な素子を用いることなく、入力段のトランジスタの静電気耐圧を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の広帯域増幅回路である光ピックアップ用受光増幅回路における電流電圧変換増幅回路内の入力回路の電気回路図である。
【図２】ＮＰＮ型のトランジスタの断面構造を示す図である。
【図３】ＰＮＰ型のトランジスタの断面構造を示す図である。
【図４】本発明の実施の他の形態の入力回路の電気回路図である。
【図５】図４で示す入力回路における金属配線の断面図である。
【図６】前記金属配線の正面図である。
【図７】一般的な光ピックアップ用受光増幅回路の電気的構成を示すブロック図である。
【図８】フォトダイオードの構成を示す図である。
【図９】図７で示す受光増幅回路における従来の電流電圧変換増幅回路の一例を示す電気回路図である。
【図１０】図７で示す受光増幅回路における差動増幅回路の一例を示す電気回路図である。
【図１１】図７で示す受光増幅回路における従来の基準電圧発生回路の一例を示す図である。
【図１２】前記電流電圧変換増幅回路の出力回路と入力回路との電源電極配線を共通化した場合の配線ブロック図である。
【図１３】典型的なＮＰＮ型のトランジスタにおける静電気による破壊プロセスの一例を説明するための断面図である。
【図１４】差動増幅回路における静電気対策方法を説明するための図であり、出力段の一例を示す等価回路図である。
【図１５】静電気波形を示す図である。
【符号の説明】
１    光ピックアップ用受光増幅回路
２    フォトダイオード
３    電流電圧変換増幅回路
４    基準電圧発生回路
５    差動増幅回路
６    増幅回路
８    出力回路（デバイス内の他の回路素子）
２１，３１    入力回路
２２    エピ電極
Ａ，Ｂ，Ｃ，Ｄ；Ｅ，Ｆ    フォトダイオード
Ｂ１，Ｂ２    絶縁層
Ｃｖ，Ｃｇ    奇生容量
Ｃｖ１，Ｃｇ１；Ｃｖ２，Ｃｇ２    寄生容量
ＣＪＳＮ、ＣＪＣＮ，ＣＪＥＮ    接合容量
ＣＪｅｐｉ    奇生容量
Ｃｐａ    配線寄生容量
Ｆ１〜Ｆ４    定電流源
ＬＰＦ１〜ＬＰＦ３    ローパスフィルタ
ＬＰＦ４，ＬＰＦ５；ＬＰＦ４ａ，ＬＰＦ５ａ    ローパスフィルタ
Ｐ１；Ｐ２，Ｐ３    入射信号光
Ｑ１〜Ｑ８，Ｑ２１    トランジスタ
Ｑ１１，Ｑ１２    出力トランジスタ
Ｒ１，Ｒ５，Ｒ６，Ｒ７，Ｒ２１    抵抗
Ｒ２，Ｒ８    帰還抵抗
Ｒ３，Ｒ４    入力抵抗
Ｒ１１    静電気対策用抵抗
Ｒｖ，Ｒｇ    奇生抵抗
Ｒｐａ    配線寄生抵抗
Ｓ１，Ｓ２    金属配線
Ｚ１，Ｚ２，Ｚ３    静電気対策用抵抗（静電気対策手段）
【図１】
0003647773.tif 000003
【図２】
0003647773.tif 000004
【図３】
0003647773.tif 000005
【図４】
0003647773.tif 000006
【図５】
0003647773.tif 000007
【図６】
0003647773.tif 000008
【図７】
0003647773.tif 000009
【図８】
0003647773.tif 000010
【図９】
0003647773.tif 000011
【図１０】
0003647773.tif 000012
【図１１】
0003647773.tif 000013
【図１２】
0003647773.tif 000014
【図１３】
0003647773.tif 000015
【図１４】
0003647773.tif 000016
【図１５】
0003647773.tif 000017