(57)【特許請求の範囲】
【請求項１】
入力電圧と、第１トランジスタと第２トランジスタの間のノードにコモン端子を有する接地との間の半ブリッジ構成に配置された第１トランジスタおよび第２トランジスタであって、第１トランジスタが、前記入力電圧と前記ノードの間に配置され、第２トランジスタが、前記ノードと接地の間に配置され、適切な駆動信号によって交互にゲートオンおよびゲートオフして、ろ過され、かつ出力電圧として供給される方形波の電圧出力を生成し、電流を負荷に提供する第１トランジスタおよび第２トランジスタと、
前記第２トランジスタをアクロスする電圧をサンプリングし、かつ前記出力電圧と共に、サンプリングした電圧を使用して、前記電流の通路に感知抵抗器を有さずに、ｄｃ電流レベルと、前記負荷に供給されたリプル電流とを表す電圧の波形を構築する負荷電流シンセサイザ回路とを備えることを特徴とする電流モード電源。
【請求項２】
電圧を切り換えて出力電圧の負荷に供給される電流の流れを制御するトランジスタと、
前記トランジスタをアクロスする前記電圧をサンプリングし、かつ前記出力電圧と共に、サンプリングした電圧を使用して、負荷電流の通路に感知抵抗器を有さずに、ｄｃ電流レベルと、前記負荷に供給されたリプル電流とを表す電圧の波形を構築する負荷電流シンセサイザ回路とを備えることを特徴とする、電流を負荷に送達するための電源。
【請求項３】
前記負荷電流シンセサイザ回路が、
前記第１トランジスタと前記第２トランジスタの間の前記ノードに接続され、前記第２トランジスタをアクロスする前記電圧を感知するｄｃ負荷情報コンバータと、
前記入力電圧と前記出力電圧に接続され、前記負荷に送達されたリプル電流を感知するリプル電流シンセサイザとを備えることを特徴とする、請求項１に記載の電流モード電源。
【請求項４】
前記ｄｃ負荷情報コンバータが、第１サンプル期間中に、前記第２トランジスタをアクロスする前記電圧をサンプリングする第１サンプルアンドホールド回路と利得を有する反転増幅器とを備えることを特徴とする、請求項３に記載の電流モード電源。
【請求項５】
前記ｄｃ負荷情報コンバータが、第２サンプルアンドホールド回路をさらに備え、前記リプル電流シンセサイザが、前記負荷に供給されたリプル電流に対応する電圧を保有するためのキャパシタを備え、前記キャパシタが、第２サンプル期間中に、前記第２サンプルアンドホールド回路を駆動することによって、前記第２トランジスタをアクロスする前記電圧で更新されることを特徴とする、請求項４に記載の電流モード電源。
【請求項６】
前記リプル電流シンセサイザが、前記出力電圧に従って、第２時間期間中に、前記キャパシタを放電させ、かつ、前記第２トランジスタがターンオフされ、前記第１トランジスタがターンオンされている第３時間期間中に、前記入力電圧と前記出力電圧の差に従って、前記キャパシタを充電する相互コンダクタンス増幅器と制御スイッチとをさらに備えることを特徴とする、請求項５に記載の電流モード電源。
【請求項７】
第４時間期間を提供して前記ノードを整定し、前記第１トランジスタのターンオフおよび回復と、前記第２トランジスタのターンオンとを可能にすることを特徴とする、請求項６に記載の電流モード電源。
【請求項８】
前記第２トランジスタをアクロスする前記電圧と、前記入力電圧と、前記出力電圧とをデジタルフォーマットに変換する複数のＡ／Ｄコンバータをさらに備え、前記ｄｃ負荷情報コンバータと電流リプル推定器が、デジタル構成要素を使用して実施されることを特徴とする、請求項３に記載の電流モード電源。
【請求項９】
前記デジタル構成要素が、デジタルラインセレクタと、加算器と、スケーラとを備えることを特徴とする、請求項８に記載の電流モード電源。
【請求項１０】
電流モード電源のインダクタを通って流れる電流を表す電圧の波形を構築する方法であって、前記電流モード電源が、入力電圧と、第１トランジスタと第２トランジスタの間のノードにコモン端子を有する接地との間の半ブリッジ構成に配置された第１トランジスタおよび第２トランジスタを備え、前記第１トランジスタが、前記入力電圧と前記ノードとの間に配置され、前記第２トランジスタが、前記ノードと接地との間に配置され、前記第１トランジスタおよび前記第２トランジスタが、適切な駆動信号によって交互にゲートオンおよびゲートオフして、ろ過され、かつ負荷へ出力電圧として供給される方形波の電圧出力を生成し、前記方法が、前記第２トランジスタをアクロスする前記電圧をサンプリングし、前記出力電圧と共にサンプリングした電圧を使用して、前記電流の通路に感知抵抗器を有さずに、ｄｃ電流レベルと、前記負荷に供給されたリプル電流とを表す電圧の波形を構築することを備えることを特徴とする方法。
【請求項１１】
電源から負荷に流れる電流を表す電圧の波形を構築する方法であって、前記電源は、電圧を切り換えて負荷に供給される電流の流れを制御するトランジスタを備え、前記方法が、前記トランジスタをアクロスする前記電圧をサンプリングし、前記出力電圧と共に、サンプリングした電圧を使用して前記電流の通路に感知抵抗器を有さずに、ｄｃ電流レベルと、前記負荷に供給されたリプル電流とを表す電圧の波形を構築することを備えることを特徴とする方法。
【請求項１２】
前記第２トランジスタをアクロスする前記電圧が、前記第２トランジスタをアクロスして接続された切換え電源ｄｃ負荷情報コンバータによって感知され、前記負荷に供給されたリプル電流が、前記入力電圧および前記出力電圧に接続されたリプル電流シンセサイザによって合成されることを特徴とする、請求項１０に記載の方法。
【請求項１３】
前記第２トランジスタをアクロスする前記電圧が、第１サンプル期間中に感知されることを特徴とする、請求項１２に記載の方法。
【請求項１４】
前記負荷に供給されたリプル電流に対応する電圧が、キャパシタに蓄えられ、第２サンプル期間中、前記キャパシタの電圧が、前記第１サンプル期間中に感知された前記第２トランジスタをアクロスする前記電圧で更新されることを特徴とする、請求項１３に記載の方法。
【請求項１５】
前記キャパシタが、前記入力電圧と前記出力電圧の差に従って、第３時間期間中に充電されることを特徴とする、請求項１４に記載の方法。
【請求項１６】
前記第２トランジスタをアクロスする前記電圧と、前記入力電圧と、前記出力電圧とが、アナログからデジタルフォーマットに変換され、ｄｃ電流レベルと、前記負荷に供給されたリプル電流とを表す前記電圧の波形が、デジタル構成要素を使用して生成されることを特徴とする、請求項１４に記載の方法。
【請求項１７】
前記デジタル構成要素が、デジタルラインセレクタと、加算器と、スケーラとを備えることを特徴とする、請求項１６に記載の方法。
【請求項１８】
前記トランジスタが、ブーストコンバータ電源、フライバックコンバータ、または順方向コンバータ回路の一部であることを特徴とする、請求項２に記載の電流モード電源。
【請求項１９】
前記トランジスタが、ブーストコンバータ電源、フライバックコンバータ、または順方向コンバータ回路の一部であることを特徴とする、請求項１１に記載の方法。
【発明の詳細な説明】
【０００１】
（発明の背景）
１．発明の分野
本発明は、切換え電源の電流モード制御に関し、具体的には、低電圧電源に関する。
【０００２】
２．関連分野の説明
図１に示した同期バックコンバータなどの、電流モード電源は、通常、抵抗要素を使用して、電流を感知する。この方法は、追加の回路損失を生じるという欠点を有し、また、感知抵抗器は、スペースをとる。したがって、インダクタの電流を感知するための抵抗要素を必要としない電流モード電源を提供することが望ましい。
【０００３】
（発明の概要）
本発明は、抵抗器でインダクタ電流を直接感知する代わりに、半ブリッジの同期ＭＯＳＦＥＴをアクロスする（ａｃｒｏｓｓ）電圧降下を感知することによって、インダクタの電流を導出し、サンプルアンドホールド技術を使用して、電流を再構築する。リプル電流シンセサイザを使用して、サンプルアンドホールドウィンドウの外部に、インダクタ電流を再構築する。サンプリングした積ＩＬｏａｄ×ＲＤＳｏｎを使用して、切換えサイクルごとに、ｄｃ情報でリプル電流シンセサイザを更新する。結果として得られる電圧の波形は、インダクタの電流に正比例する。
【０００４】
電力コンバータは、望ましい場合、一定の切換え周波数で動作することが可能である。同期ＭＯＳＦＥＴは、望ましい場合、短いサンプル期間の後、ターンオフすることが可能である。本発明のインダクタ電流シンセサイザは、同期バックコンバータ電源においてだけでなく、ブーストコンバータ、フライバックコンバータ、および順方向（ｆｏｒｗａｒｄ）コンバータのトポロジと共に使用することができる。
【０００５】
本発明の他の特徴と利点は、添付の図面を参照する、本発明の以下の記述から、明らかになるであろう。
【０００６】
（好ましい実施形態の詳細な説明）
図１を参照すると、本発明のインダクタ電流シンセサイザが、参照符号２によって全体的に表されており、これは、２つの主要回路ブロック、すなわち、切換え電源ｄｃ負荷情報コンバータ４とインダクタリプル電流推定器（ｅｓｔｉｍａｔｏｒ）６とを備える。
【０００７】
切換え電源負荷ｄｃ情報コンバータ４は、反転増幅器１０とサンプルアンドホールドスイッチ１２および１４とを備える。インダクタリプル電流推定器６は、相互コンダクタンス増幅器１６と、電流勾配シンセサイザＣｓｌｏｐｅと、制御スイッチ１８とを備える。
【０００８】
図１の同期バックパワーステージは、パワーＭＯＳＦＥＴ Ｑ１およびＱ２と、ＭＯＳＦＥＴドライバ２４と、インダクタＬ１と、出力キャパシタＣ１と、Ｒｌｏａｄとからなり、本発明の電流シンセサイザ回路の動作を示すために使用される。図４ａ−４ｃに示したように、本発明の電流シンセサイザ回路は、ブーストコンバータ、フライバックコンバータ、および順方向コンバータのトポロジにおいても使用することができる。
【０００９】
図１に示した従来のバックコンバータでは、ＵＧ（アッパー（ｕｐｐｅｒ）ゲートドライバ）の高駆動パルスが、ＭＯＳＦＥＴ Ｑ１をターンオンし、ＬＧ（ロワー（ｌｏｗｅｒ）ゲートドライバ）の高駆動パルスが、ＭＯＳＦＥＴ Ｑ２をターンオンする。駆動パルスＵＧおよびＬＧは、図２に示したように、相補的な波形２および３である。
【００１０】
図２を参照すると、本発明のインダクタ電流シンセサイザの動作は、以下のとおりである。
【００１１】
・期間１：サンプル期間１（ＳＨ１）
サンプル期間１（ＳＨ１）は、反転増幅器１０の整定（ｓｅｔｔｌｉｎｇ）時間期間であり、式（１）に表したスイッチノード負電圧Ｖｓｗ情報を反転増幅器１０に転送することを可能にする。
【００１２】
Ｖｓｗ＝−（Ｉｌｏａｄ）×（ＲｄｓｏｎＱ２）                （１）
【００１３】
サンプル期間ＳＨ１は、反転増幅器装置１０が、サンプル期間２の前に整定することを可能にするのに十分である。反転増幅器１０は、Ｖｓｗのサンプリングした部分を、電流モード制御システムループが必要とするファクタだけ増幅し、図２に波形６として示したＩｄｃによって表記される。反転増幅器１０の出力Ｉｄｃは、式（２）によって表され、−Ｋ１０は、反転増幅器１０の利得である。
【００１４】
Ｉｄｃ＝−Ｋ１０×Ｖｓｗ                        （２）
【００１５】
・期間２：サンプル期間２（ＳＨ２）
ＳＨ１の適用から適切な遅延の後、サンプル期間２は、図２の波形５に示したｄｃ更新信号ＳＨ２によるスイッチ１４の閉鎖を通して開始される。スイッチ１４の閉鎖は、ｄｃ情報のサイクルごとの更新をＣｓｌｏｐｅに提供する。
【００１６】
図２の波形７に示したＩＬｓｙｎｔｈは、スイッチ１４の閉鎖を通して、Ｉｄｃレベルに較正されたＩＬｓｙｎｔｈ信号を示す、ランプ電圧のわずかな訂正を受ける。実際には、Ｉｌｓｙｎｔｈの訂正は、正、負、またはほぼゼロである可能性がある。ＤＣ更新信号ＳＨ２は、時間期間のＱ２を通して、高く維持される。
【００１７】
図２の波形８は、式（３）に従って計算することができる、インダクタ電圧ＶＬ１を示す。
【００１８】
ＶＬ１Ｑ２＝Ｖｏｕｔ＋ＩＬ１×Ｒｄｓｏｎ                    （３）
【００１９】
・期間３：リプル充電期間
ＵＧが高くなるにつれ、Ｑ２は、ターンオフされ、Ｑ１は、ターンオンされ、Ｖｓｗは、入力電圧に近づき、インダクタ電圧は、式（４）に表し、かつ図２の波形８に示したＶＬ１Ｑ１になる。相互コンダクタンス増幅器１６の出力は、式（４）から（９）から導出することができる充電電流をＣｓｌｏｐｅを充電するために提供する。
【００２０】
ＶＬ１Ｑ１＝Ｖｉｎ−Ｖｏｕｔ                          （４）
インダクタ電流リプルｄｉＬ１は、式（５）によって表される。
【００２１】
【数１】
0003619494.tif 000002
【００２２】
ｉＣｓｌｏｐｅキャパシタ充電電流は、増幅器１６の相互コンダクタンスＧｍ１６によって、インダクタ電圧ＶＬ１Ｑ１に関係付けられ、式（６）によって表される。
【００２３】
ｉＣｓｌｏｐｅ＝Ｇｍ１６×ＶＬ１Ｑ１                    （６）
【００２４】
キャパシタ充電電流ｉＣｓｌｏｐｅも、式（７）によって表される充電電圧ｄｖを展開する。
【００２５】
【数２】
0003619494.tif 000003
【００２６】
インダクタ電流ｄｉＬ１の変化は、スケーリングファクタＫによって、キャパシタ電圧ｄｖＣｓｌｏｐｅの変化に関係付けられ、式（８）に表される。
【００２７】
ｄｉＬ１＝Ｋ×ｄｖＣｓｌｏｐｅ                      （８）
【００２８】
適切な代入によって、Ｋファクタと相互コンダクタンスＧｍ１６の関係が確立され、式（９）によって表される。
【００２９】
【数３】
0003619494.tif 000004
【００３０】
・期間４：スイッチノード整定期間
スイッチノード整定期間は、Ｑ１のターンオフと回復が行われ、かつ、Ｑ２がターンオンプロセスにある期間である。これにより、期間１が開始される前に、適切なスイッチノード整定期間が提供される。
【００３１】
図３に表したインダクタ電流シンセサイザは、本発明のインダクタ電流シンセサイザ回路のデジタル実施形態である。
【００３２】
図１に示したアナログ対応物と同様に、デジタル実施形態は、２つの主要な構築ブロックからなる。
【００３３】
１．ｎビットのアナログツーデジタルコンバータ３２と、２ｔｏ１（ｔｗｏ  ｔｏ  ｏｎｅ）ラインセレクタ３４と、電流アキュムレータ３６とを備える、切換え電源ｄｃ負荷および累積エラー情報コンバータ３０
２．ｎビットのアナログツーデジタルコンバータ４０および４２と、トゥーツーワンラインセレクタ４４と、加算器４６と、スケーリングステージ４８とを備えるインダクタリプル電流推定器３８。
【００３４】
両方のステージからの入力は、加算器５０において追加され、スケーラ５２においてスケーリングされ、その出力は、デジタル方式で同期化されたインダクタ電流である。
【００３５】
パワーステージは、本発明の第１実施形態に関して記述したものと同様である。これは、Ｑ１パワーＭＯＳＦＥＴおよびＱ２パワーＭＯＳＦＥＴと、インダクタＬ１と、出力キャパシタＣ１と、負荷Ｒｌｏａｄとからなる。
【００３６】
従来のバックコンバータのように、高出力ＵＧは、Ｑ１をターンオンし、高出力ＬＧは、Ｑ２をターンオンする。ＵＧとＬＧは、相補的な駆動パルスである。
【００３７】
インダクタ電流デジタルシンセサイザの状態を、以下の表に記述する。
【００３８】
【表１】
0003619494.tif 000005
【００３９】
インダクタ電流デジタルシンセサイザの動作を、以下の段落で記述する。
【００４０】
以下の段落では、式で使用する表記を、以下のように規定する。
【００４１】
Ｖｏｕｔ：同期レギュレータの出力電圧、ボルトで表す
Ｖｉｎ：同期レギュレータの入力電圧、ボルトで表す
Ｖｓｗ：同期レギュレータの切換えノード電圧、ボルトで表す
ΔＣｏｕｎｔｄｉｓ：放電期間中の増分カウント、単位なし
ΔＣｏｕｎｔｃｈ：充電期間中の増分カウント、単位なし
ＨＦ：ＭＨｚで表した高周波数クロックの周波数
ＦＳ：フルスケール電圧範囲、ボルトで表す
Ｌ１：Ｌ１インダクタのインダクタンス、ヘンリーで表す
Ｋ１：スケーリングファクタ、単位なし
Ｋ２：スケーリングファクタ、単位なし
ｎ：アナログツーデジタルコンバータのビット数
【００４２】
・サンプル期間ＳＨ１
サンプル期間ＳＨ１は、Ａ／Ｄコンバータ３２の出力を整定することが可能である期間である。これには、アナログ情報の量子化の期間と、量子化した入力の２進コード化が含まれる。
【００４３】
この期間中、時間変動入力スイッチノード電圧Ｖｓｗ（ｔ）は、アナログツーデジタルコンバータ３２によって、ｎビットにデジタル化される。
【００４４】
【数４】
0003619494.tif 000006
【００４５】
・サンプル期間ＳＨ２
この期間中、アナログツーデジタルコンバータ３２の出力を使用して、電流アキュムレータ３６において、同期化したインダクタ電流情報を再較正する。
【００４６】
ＳＨ２は、刻時信号であり、Ｑ２のオンタイム中、Ａ／Ｄコンバータ３２の出力を、セレクタ３４の出力に転送することを可能にする。したがって、デジタル化した電流情報は、ＳＨ２中に、セレクタ３４セレクタを介して、電流アキュムレータ３６に供給される。
【００４７】
・リプル放電期間
Ｑ２がターンオンされているとき、セレクタ４４のロジックロー入力が選択される。したがって、加算器４６の出力は、出力電圧の相補値である。
【００４８】
Ａ／Ｄコンバータ４２の出力は、ｎビットに変換され、
【００４９】
【数５】
0003619494.tif 000007
【００５０】
であり、インバータ４５において補完されるが、その理由は、この期間中、インダクタ電圧が、−Ｖｏｕｔであるからである。
【００５１】
セレクタ４４の出力は、ロジックロー入力を加算器４６に向ける。
【００５２】
放電中、各クロックサイクルにおける増分カウントΔＣｏｕｎｔｄｌｓは、次式に従って計算される。
【００５３】
【数６】
0003619494.tif 000008
【００５４】
また、
【００５５】
【数７】
0003619494.tif 000009
【００５６】
上式で、Ｋ１は、式（１０）と（１１）から計算されるスケーリングファクタである。
【００５７】
【数８】
0003619494.tif 000010
【００５８】
Ｋ１の表現は、これが、入力電圧および出力電圧とは関係なく、かつ、インダクタのインダクタンス、高周波数クロック、およびＡ／Ｄコンバータのビット数の変化によって生じるエラーのために変更されることを意味する。
【００５９】
この期間中、セレクタ３４の出力の選択されたデータは、高周波数クロックＨＦの各出現時に、電流アキュムレータ３６にロードされる。累積データは、加算器５０に供給される。
【００６０】
・リプル充電期間
Ｑ１がターンオンされているとき、ｎビットＡ／Ｄコンバータ４０の出力における量子化した入力電圧Ｖｉｎは、トゥーツーワンラインセレクタ４４によって選択される。セレクタ４４の出力は、加算器４６の入力の１つに提供される。加算器４６の出力のデータは、Ｖｉｎ−Ｖｏｕｔのデジタル表記である。
【００６１】
Ａ／Ｄコンバータ４０の出力は、ｎビットに変換されたＶｉｎである。
【００６２】
【数９】
0003619494.tif 000011
【００６３】
セレクタ４４の出力は、デジタル化したＶｉｎ入力を加算器４６に向ける。この期間中、インダクタの電圧は、Ｖｉｎ−Ｖｏｕｔである。
【００６４】
充電中、各クロックサイクルの増分カウントは、次のようになる。
【００６５】
【数１０】
0003619494.tif 000012
【００６６】
同様の実行を通して、リプル充電期間のＫ１に対して獲得された表現は、ＶｉｎおよびＶｏｕｔに無関係であり、リプル放電期間に獲得したものと同一であることを実証することができる。
【００６７】
インダクタ電流のアップスロープ情報とダウンスロープ情報は、スケーラ４８によってスケーリングされた後、加算器５０に供給される。
【００６８】
この期間中、セレクタ３４の出力の選択されたデータは、高周波数クロックＨＦの各出現時に、電流アキュムレータ３６にロードされる。累積データは、加算器５０に供給される。
【００６９】
スケーラ５２におけるスケーリングファクタＫ２は、変化の訂正を、同期ＭＯＳＦＥＴ Ｑ２ Ｒｄｓｏｎプロセスの変形形態とＲｄｓｏｎ温度の変形形態に提供する。
【００７０】
例：
Ａ／Ｄコンバータ３２が、１０ビットであると仮定する。Ａ／Ｄコンバータ４０および４２は、８ビットである。
切換え周波数ｆｓ：３００ＫＨｚ
切換え期間Ｔｓ：３．３３マイクロ秒
インダクタＬ１：８００ｎＨ
ＨＦクロック：１０ＭＨｚ
抵抗Ｒｄｓｏｎ上のＱ２：６ミリオーム
入力電圧Ｖｉｎ：２０ボルト
出力電圧Ｖｏｕｔ：１．３ボルト
ＩＬ１＝２０Ａ
インダクタリプル電流：５Ａ
ｎ：Ａ／Ｄコンバータ３２は１０ビット、Ａ／Ｄコンバータ４０および４２は８ビット、
Ａ／Ｄコンバータ３２の入力は、Ｑ２が導電しているとき、
Ｖｓｗ＝Ｒｄｓｏｎ×ＩＬ１                              （１）
Ｖｓｗ＝０．００６＊２０Ａ＝１２０ｍＶ
電流スケーリングの電圧は、１００ｍＶ／Ａ
Ａ／Ｄコンバータ３２は、１．０２４ｖフルスケールで、１２０カウントを出力する。
【００７１】
【数１１】
0003619494.tif 000013
【００７２】
リプル生成装置において、８ビットＡ／Ｄに対し、２５．５ボルトフルスケール。
５Ａピークツーピークリプルを維持するためのカウント数：
Ｃｒｉｐｐｌｅ＝５Ａ×６カウント／Ａ＝３０カウント          （２）
各クロックサイクルは、Ｃｃｌｋカウントを提供する。
【００７３】
【数１２】
0003619494.tif 000014
【００７４】
５Ａのリプルを生成するために必要なカウント数
Ｃｃｌｋ＝カウント／Ａｘカウントｃｈ
Ｃｃｌｋ＝６×２．３４＝１４．０４カウント
Ｋファクタは、次のように計算される。
【００７５】
【数１３】
0003619494.tif 000015
【００７６】
本発明を、その特定の実施形態について記述したが、当業者には、多くの他の変更および修正と、他の使用法が明らかになるであろう。したがって、本発明は、本明細書の特有の開示によってではなく、添付の請求項によってのみ限定されることが好ましい。
【図面の簡単な説明】
【図１】本発明のインダクタ電流シンセサイザ回路の概略的な回路図である。
【図２】概略図を図１に提供した回路の動作を示す１組のタイミングと制御波形の図である。
【図３】本発明のインダクタ電流シンセサイザのデジタル実施形態の図である。
【図４ａ】本発明のインダクタ電流シンセサイザを使用することができる、一般的な電力回路トポロジの図である。
【図４ｂ】本発明のインダクタ電流シンセサイザを使用することができる、一般的な電力回路トポロジの図である。
【図４ｃ】本発明のインダクタ電流シンセサイザを使用することができる、一般的な電力回路トポロジの図である。
【図１】
0003619494.tif 000016
【図２】
0003619494.tif 000017
【図３】
0003619494.tif 000018
【図４ａ】
0003619494.tif 000019
【図４ｂ】
0003619494.tif 000020
【図４ｃ】
0003619494.tif 000021