(57)【特許請求の範囲】
【請求項１】
ディジタル同期網における伝送装置であって、
該伝送装置は複数のユニットを有し、
一のユニットが他のユニットにシリアルデータから変換された複数のパラレルデータを伝送する構成において、
前記一のユニットは、前記複数のパラレルデータのうち、１伝送線路上を連続して伝送されるデータに、フレームの先頭位置を示すバイトをマスクするマスク手段と、前記マスクした部分のうちの１ビットにパルスを挿入する挿入手段とを有し、
前記他のユニットは、前記挿入されたパルスを検出するフレーム位置検出手段を有することを特徴とする伝送装置。
【請求項２】
前記フレーム位置検出手段は、前記検出されたパルスにより前記フレームに同期したタイミングパルスを発生させるタイミング生成手段を含み、
該検出されたパルスと、該タイミング生成手段から出力される信号が入力されることにより前記フレームのタイミングのずれを検出してエラー信号を出力するエラー検出手段を含む請求項１に記載の伝送装置。
【請求項３】
前記フレームのタイミングのずれが所定の回数発生した場合にのみ前記タイミング生成手段の生成するタイミングパルスの位相を変更する手段を更に含む請求項２に記載の伝送装置。
【請求項４】
ディジタル同期網を構成し、複数のユニットを有する伝送装置における該ユニット間のインタフェース方法であって、
前記伝送装置は、一のユニットが他のユニットにシリアルデータから変換された複数のパラレルデータを伝送する構成を有し、前記インタフェース方法は、
前記一のユニットが、前記複数のパラレルデータのうち、１伝送線路上を連続して伝送されるデータに、フレームの先頭位置を示すバイトをマスクするマスクステップと、
前記一のユニットが、前記マスクした部分のうちの１ビットにパルスを挿入する挿入ステップと、
前記他のユニットが、前記挿入されたパルスを検出するフレーム位置検出ステップとを有することを特徴とするインタフェース方法。
【請求項５】
前記フレーム位置検出ステップは、
前記検出されたパルスにより前記フレームに同期したタイミングパルスを発生させるタイミング生成ステップと、
該検出されたパルスと、該タイミング生成ステップにおいて生成される信号とから、前記フレームのタイミングのずれを検出してエラー信号を出力するエラー検出ステップとを含む請求項４に記載のインタフェース方法。
【請求項６】
前記フレームのタイミングのずれが所定の回数発生した場合にのみ前記タイミング生成ステップにおいて生成されるタイミングパルスの位相を変更するステップを含む請求項５に記載のインタフェース方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル同期綱における伝送装置、インタフェース方法及びタイミング供給方法に関し、特に、装置内各ユニット間のインタフェース数の削減、供給タイミングを回路毎に任意に設定することによる開発規模の縮小を可能とする伝送装置及びインタフェース方法及びタイミング供給方法に関する。
【０００２】
【従来の技術】
図１４は本発明が適用される一例としてのディジタル同期網のリングネットワークを示す図である。本図において、ｒｎ１は高速リングネットワークであり、このリングに沿って複数のノードｎｄ３（ＬＯＷＥＲ側ノード）が挿入され、全体としてＡｄｄ  Ｄｒｏｐ  Ｍｕｌｔｉｐｌｅｘｅｒ（ＡＤＭ）リングを構成する。ここに高速リングネットワークｒｎ１は、例えば２．４Ｇｂｐｓのディジタルデータ伝送ネットワークである。
【０００３】
最近マルチメディア化が急速に進展しており、これに伴い、上記高速リングネットワークｒｎ１を複数集めてさらにリングネットワークの大形化を図ることが要求されている。このために導入されたものが超高速リングネットワークＲＮ５であり、伝送装置７を介して高速リングネットワークｒｎ１と結合する。
超高速リングネットワークＲＮ側（ＵＰＰＥＲ側）のノードＮＤ９は、現用系（ＷＯＲＫ）の伝送データ（上り及び下り共に１０Ｇｂｐｓ）と、予備系（ＰＴＣＴ：ｐｒｏｔｅｃｔ）の伝送データ（上り及び下り共に１０Ｇｂｐｓ）の挿入（ＡＤＤ）／転送（ＤＲＯＰ）／通過（ＴＨＲＯＵＧＨ）を行なう。
【０００４】
同図に示す伝送装置７は、超高速ネットワークＲＮと高速ネットワークｒｎとを結合し、ディジタル多重レベル上でのタイム・スロットのアサインメント（割付け）を行なうことによって、時間的に回線設定（タイム・スロット列内でのチャネル位置の入れ替え）を行なっており、例えば８０Ｇｂｐｓの速度で処理を行なう。
【０００５】
図１５は従来技術による伝送装置７の一構成例を概念的に示した図である。同図に示すように、伝送装置７は、外部とのデータ入出力やポインタ処理等を行なうインターフェース（ＩＦ）ユニット１１と、前述した回線設定を行なうスイッチ（ＳＷ）ユニット１３から構成されており、各ユニット内は特定の機能を有する複数の機能部（ＬＳＩ等）から構成されている。
【０００６】
ＳＯＮＥＴ等のデジタル同期網における伝送装置においては、ポインタ処理によって主信号フレームの位相が合わせが行われる。しかし、装置内で微妙な位相差が発生するため、タイミングの乗せ換えを行なって位相差を吸収するメモリが、必要に応じて伝送装置の各部位に設けられている。
図１５においては、インタフェースユニットとスイッチユニットを接続するＡ部１５及びＢ部１７が示され、Ａ部１５及びＢ部１７に上記のメモリ１９及び２１が搭載されている。ここで、インタフェースユニット１１からスイッチユニット１３に主信号フレームが伝送される場合、Ｂ部１７において主信号フレームの先頭位置を検出するために、主信号フレームの先頭位置と同期しているフレームパルスが主信号とは別に伝送される。スイッチユニット１３からインタフェースユニット１１へ信号が伝送される場合も同様である。
【０００７】
また、ＬＳＩ等からなる各部位はタイミングコントロール部２３、２５からタイミングパルスを受けて動作するが、各部位が信号を処理する際のビット遅延は一般的に各部位毎によって異なる。従って、タイミングコントロール部は、マスタタイミングから、各部位の遅延に適合するタイミングを生成し、各部位毎に異なるタイミングを送信している。このタイミングコントロール部２３、２５が作成するタイミングにより装置内のタイミングが規定される。
【０００８】
【発明が解決しようとする課題】
近年、伝送装置の信号伝送速度については高速化・大容量化が要求されてきている反面、事業者間の競争の激化等から装置の小型化及び開発期間の短縮が要求されてきている。従って、伝送装置を実現する為の回路規模や各機能（ＬＳＩ等）間を結ぶインタフェース信号数、開発量及び設計量、開発期間は開発において重要な事項となってきている。
【０００９】
しかしながら、上述した従来の技術においては、伝送装置のユニット間に主信号のみならずフレームの先頭位置を示すためのフレームパルスを主信号とは別のラインで伝送しなければならないので、ユニット間を結ぶために主信号とフレームパルス用のインターフェース線をそれぞれ必要とし、装置の大型化をしなければ高速・大容量の伝送装置を実現することができないという問題点があった。
【００１０】
例えば、図１４に示すような１０ＧＲＩＮＧにおいて８０Ｇｂｐｓの回線設定速度でＷＯＲＫ／ＰＴＣＴ二重化を実現する為には、ユニット間を主信号のみ３１１ＭＨｚ速度で約５０００本インタフェースさせなければならない。
また、従来の技術のようにタイミングコントロール部から各部毎に固定的にタイミングを供給する方法によると、各部のタイミングは各部の設計が決定した後でないと決定しなために各部の入出力タイミングが全て決定してからでないとタイミングコントロール部の開発作業に着手することができず、開発期間の短縮が困難であるという問題点があった。また、ＬＳＩの改版があれば、その改版されたＬＳＩのビット遅延は改版前のビット遅延とは異なるので、タイミングコントロール部をそのＬＳＩのタイミングに合わせるように変更しなければならないが、そのためにはタイミングコントロール部を新たに開発して交換しなければならず、コストが増大してしまうという問題点があった。
【００１１】
本発明は上記の点に鑑みなされたものであり、装置の小型化、及び開発工程の削減が可能な伝送装置、インターフェース方法及びタイミング供給方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために本発明は次のように構成される。
本願発明は、ディジタル同期網における伝送装置であって、該伝送装置は複数のユニットを有し、一のユニットが他のユニットにシリアルデータから変換された複数のパラレルデータを伝送する構成において、前記一のユニットは、前記複数のパラレルデータのうち、１伝送線路上を連続して伝送されるデータに、フレームの先頭位置を示すバイトをマスクするマスク手段と、前記マスクした部分のうちの１ビットにパルスを挿入する挿入手段とを有し、前記他のユニットは、前記挿入されたパルスを検出するフレーム位置検出手段を有する。
【００１３】
本発明によれば、伝送装置のユニット間に同期のためのパルスを伝送する必要がなくなり、ユニット間のインターフェース線の本数を削減することが可能となる。
【００１５】
また、本発明によれば、装置内の同期したパラレルデータのうちの 1パラレル分のみに上記手段を設ければよいので、回路規模を増大させることなく、上述のインターフェース線削減を実現させることが可能となる。また、前記フレーム位置検出手段を次のような構成にしてもよい。
前記フレーム位置検出手段は、前記検出されたパルスにより前記フレームに同期したタイミングパルスを発生させるタイミング生成手段を含み、該検出されたパルスと、該タイミング生成手段から出力される信号が入力されることにより前記フレームのタイミングのずれを検出してエラー信号を出力するエラー検出手段を含む。
【００１６】
本発明によれば、フレーム位相のずれが発生したことを伝送装置の外部から認識することが可能となるため、伝送路品質の監視が可能となり、高品質の伝送路の提供に効果がある。
更に、前記フレームのタイミングのずれが所定の回数発生した場合にのみ前記タイミング生成手段の生成するタイミングパルスの位相を変更する手段を含んでもよい。
【００１７】
本発明によれば、一時的なフレーム位相のずれでタイミングが変更されないので、フレームデータのばたつきを防止することができ、安定した品質の伝送路を提供することが可能となる。また、本発明は上記の伝送装置における処理に対応する方法として構成することもできる。
【００２９】
【発明の実施の形態】
本発明の実施の形態を説明するにあたり、本発明が適用され得る伝送装置２７の構成例を図１６を用いて説明する。伝送装置２７は図１４で示した伝送装置７と同一の目的で使用される。なお、伝送装置２７におけるユニット間インタフェース及び各部へのタイミング供給に関しては従来技術を使用している。
【００３０】
同図に示すように伝送装置２７は光信号の入出力を行なうインターフェースユニット２９（図における名称はＩＦＵＮＩＴ）、タイムスロット列内でのチャネル位置の入れ替え、すなわち、回線設定を行なうスイッチユニット３１（ＳＷＵＮＩＴ）を有する。インターフェースユニット２９は、光／電気変換部３３（Ｏ／Ｅ）、シリアル／パラレル変換部３５（Ｓ／Ｐ）、ＯＣ４８ポインタ部３７（ＯＣ４８ＰＴＲ）及びポインタ処理部３９（ＰＴＲ）、分離部４１（ＨＳ−ＤＩＳ）及びメモリ部４３（ＭＥＭ）、選択部４５（ＨＳ−ＳＥＬ）及びメモリ部４７（ＭＥＭ）、パラレル／シリアル変換部４９（Ｐ／Ｓ）、電気／光変換部５１（Ｅ／Ｏ）、各部毎に調整されたタイミングを供給するタイミングコントロール部５３（ＴＩＭＩＮＧ  ＣＯＮＴＲＯＬ）を有する。なお、本構成例において、ＯＣ４８ポインタ部３７は２．４Ｇｂｐｓの信号を処理するので、１０Ｇｂｐｓの信号処理を行うためにＯＣ４８ポインタ部が４つ必要であるが、図１６ではそのうちの１つを記載している。
【００３１】
スイッチユニット３１は選択部５５（ＨＳ−ＳＥＬ）及びメモリ部５７（ＭＥＭ）、ＴＳＡ部５９（ＴＳＡ７６８）及びメモリ部６１、分離部６３（ＨＳ−ＤＩＳ）及びメモリ部６５、タイミングコントロール部６７を有する。次に動作を説明する。
伝送装置２７に主信号が光信号として入力されると、光／電気変換部３３において電気信号に変換され、シリアル／パラレル変換部３５においてシリアルからパラレルへの変換がされ、ＯＣ４８ポインタ処理部３７において位相調整等のポインタ処理が行なわる。続いて、主信号フレームととも、主信号フレームの先頭位置を示すフレームパルス（以下、適宜ＦＰと称する）が分離部４１に送られる。
【００３２】
ここで、分離部４１及び選択部５５について説明する。分離部４１及び選択部５５は回線の救済用に設けられており、分離部４１で１回線分のデータを２回線分のデータに分けて送信し、選択部５５には２回線分の容量のデータが入力され、どちらかの回線にアラーム等が発生した場合に回線の切り換えを行なう。
分離部４１に入力された主信号フレームはポインタ処理により位相調整は行なわれているが、各部位に信号が伝送される際に微妙なビット位相の差異が発生するので、その位相差がメモリ部４３で吸収される。なお、位相差の吸収は信号の書き込みタイミングを読み出しタイミングに乗せ換えることにより行なわれる。
【００３３】
分離部４１からは主信号フレームとフレームパルスがユニット間インターフェース線を介して選択部５５に送信され、選択部５５におけるメモリ部５７でタイミングの乗せ換えが行われて、ＴＳＡ部５９に入力される。ＴＳＡ部５９でもメモリ部６１による位相調整が行なわれ、信号のタイムスロット割付を行うことによって回線設定が行われ、主信号フレーム及びフレームパルスは分離部６３に入力される。メモリ部６５から出力された主信号及びフレームパルスは再びユニット間インターフェース線を介して選択部４５に入力されて、ＯＣ４８ポインタ部３７、パラレル／シリアル変換部４９、電気／光変換部５１を介して光信号として外部に出力される。この例ではタイミングコントロール部５３、６７が各部毎に設定されたタイミングを供給することによって装置内のタイミングを規定している。
【００３４】
なお、図１６では主要な部位のみを示しており、伝送装置２７は図示されていない構成要素も有している。例えば、回路動作速度の関係からシリアル／パラレル変換部及びパラレル／シリアル変換部等が必要に応じて備えられている。
図１は本発明の実施の形態である伝送装置６９を示す図である。本実施の形態の伝送装置６９は、図１６で示した構成に、ＶＴＰ（Variable  Timing  Puls) シフト部７１〜７９、ＦＰ  ＤＥＴ（Frame Puls  Detect) 部８１、８５、ＴＰＤＥＴ（Timing  Puls  Detect) 部８３、８７、ＴＰ  ＩＮＳ（Timing  Puls  Insert) 部８９、９１、フレームミスマッチＤＥＴ部（Frame Mismatch DET）が付加された構成をとる。なお、同図中、ＦＰ／ＴＰ  ＤＥＴ部は、ＦＰ  ＤＥＴ部又はＴＰ  ＤＥＴ部を意味しており、ＦＰ  ＤＥＴ部が使用される場合には、ＴＰ  ＩＮＳ部は無くても良い。ＶＴＰシフト部はマイクロコンピュータ９３、９５に接続され、マスタタイミング９７の供給を受けている。
【００３５】
ＶＴＰシフト部は、各部位のビット遅延を基にした値（プロビジョニング値）がマイクロコンピュータから設定され、プロビジョニング値に基き調整されたタイミングを各部に供給する機能を有し、ＴＰ  ＩＮＳ部は主信号フレームのオーバヘッドにあるフレーム同期バイト（ＳＯＮＥＴではＡ１バイト）の位置に、タイミングパルスを挿入する機能を有する。ＦＰ  ＤＥＴ部は、主信号フレームの先頭位置を検出する機能を有し、ＴＰ  ＤＥＴ部は、ＴＰ  ＩＮＳ部で挿入されたタイミングパルスを検出する機能を有する。また、フレームミスマッチＤＥＴ部８２、８６は、主信号フレームにおいて位相ずれが発生した場合に、エラーを発生する等の機能を有している。なお、各部の詳細については後述する。
【００３６】
これらの付加された部位を中心にして、伝送装置６９の動作を次に説明する。ＦＰ  ＤＥＴ部８１が使用される場合、分離部９９から選択部１０１へはフレームパルスは送出されず、主信号フレームのみが送出される。従って、インターフェースユニット１０３とスイッチユニット１０５の間には主信号用のみのインターフェース線が存在する。スイッチユニット１０５に入力された主信号フレームは、ＦＰ  ＤＥＴ部にて先頭位置が検出され、その先頭位置を表すタイミングパルスがＦＰ  ＤＥＴ部８１から送出されることによりメモリ部における主信号書き込みのタイミングが提供される。ＦＰ  ＤＥＴ部８５の側でも同様の動作がなされる。
【００３７】
ＴＰ  ＤＥＴ部が使用される場合、ＴＰ  ＩＮＳ部８９には分離部９９のメモリ部１０９からの主信号フレーム及び主信号フレームの先頭位置を示すフレームパルスが入力され、ＴＰ  ＩＮＳ部において、主信号フレームのオーバヘッド部にあるフレーム同期バイトが０マスクされて、そこにタイミングパルスが挿入される。タイミングパルスの挿入された主信号データは、ＴＰ  ＤＥＴ部８３においてタイミングパルスが検出され、それによって先頭位置を検出し、メモリ部１０７の書き込み動作の基準となるタイミングパルスを送出する。ＴＰ  ＤＥＴ部８７の側でも同様の動作がなされる。
【００３８】
以上の動作の中で主信号フレームの位相に異常等が発生した場合には、フレームミスマッチＤＥＴ部８２、８６からエラーが発生される。
ＶＴＰシフト部はマイクロコンピュータから設定されたプロビジョニング値に従って、各部位にタイミングパルスを供給しており、ＶＴＰシフト部からのタイミングパルスにより伝送装置６９内のタイミングが規定されている。
【００３９】
以下、各部について詳細に説明する。図２は、本発明の伝送装置６９におけるユニット間のインターフェース部分の構成例を示す図である。すなわち、図２で示す送信側の構成が分離部９９の一部の構成であり、受信側の構成が選択部１０１の一部の構成を示す。なお、選択部１１３の側でも、以下の説明と同様の構成である。本構成例は、送信側から受信側に向けて３１１．０４Ｍｂｐｓ×８パラレル（すなわち２．４Ｇｂｐｓ）主信号でユニット間がインターフェースしている形態を示しており、例えば１０Ｇｂｐｓの信号を処理する伝送装置であれば図２に示す構成が４系統存在する。但し、１０Ｇｂｐｓ信号の位相の状態によっては、ＦＰ ＤＥＴ部１１５及びフレームミスマッチＤＥＴ部１１７は１つであり得る。本構成例では、要部として、送信側にパラレル／シリアル変換部１１９、受信側にシリアル／パラレル変換部１２１、メモリ部１２３、ＦＰ ＤＥＴ部１１５、フレームミスマッチＤＥＴ部１１７を有している。
【００４０】
送信側のパラレル／シリアル変換部１１９から３１１．０４Ｍｂｐｓ×８パラレルの主信号フレームが受信側のシリアル／パラレル変換部１２１に入力され、それぞれのシリアルデータはシリアル／パラレル変換部１２１において７８Ｍ×４パラレルに変換されてメモリ部１２３に入力され、タイミング乗り換えの後にメモリ部１２３から出力される。
【００４１】
ＦＰ  ＤＥＴ部１１５はフレームの先頭位置を検出する検出部１２５と１：４シリアル／パラレル変換のためのタイミングを送信する４分周カウンタ１２７を有し、パラレル／シリアル変換部１１９から出力されたパラレルデータがＦＰ  ＤＥＴ部１１５に入力され、検出部１２５においてフレームの先頭を表すフレーム同期バイト（ＳＯＮＥＴではＡ１、Ａ２バイト）を検出すると、検出部１２５は４分周カウンタ１２７へロードパルスを送出する。４分周カウンタ１２７はそのロードパルスにより決定されたタイミングパルスをシリアル／パラレル変換部１２１に送出し、そのタイミングでシリアル／パラレル変換部１２１はシリアル／パラレル変換を行う。また、４分周カウンタ１２７はメモリ部１２３にクロック及びタイミングパルスを送出する。ここで、検出部１２５は８パラレルデータにおけるフレーム同期バイト（Ａ１バイトとＡ２バイトとで１６ビット、パラレルで見て８ビット＋ 8ビット）を検出すればよいので、比較的簡単な回路で実現可能である。
【００４２】
従来の技術では、フレームの先頭に同期したフレームパルスを、主信号とは別に、送信側から受信側の４分周カウンタに送信していたが、本発明のようにフレーム中の同期バイトを検出することによりフレームパルスを別に送信する必要が無くなり、インターフェース線を削減することができる。
フレームミスマッチＤＥＴ部１１７は、フリップフロップ１２９及びエラー出力のためのコントロール部１３１からなり、フレームの周期異常が発生した場合にエラーを出力する機能を有する。検出部１２５はフレーム１周期に１回だけフレーム同期バイト（ＳＯＮＥＴの場合、具体的には１６ビットF628) の検出を行うため、フレームにおける実際のデータ領域（ＳＯＮＥＴのＳＰＥ領域）にもフレーム同期バイトと同一のビットパターンが発生する可能性があり、そのような場合にもエラーを発生させる。
【００４３】
フレームミスマッチＤＥＴ部の動作は次の通りである。フリップフロップ１２９のＥ（イネーブル）端子は検出部１２５から１フレームに１回だけフレームの先頭位置を示すパルスを受信し、Ｄ（データ）端子は４分周カウンタ１２７から主信号の１／４周期のパルスを受信する。図３はフレームミスマッチＤＥＴ部の動作を示すタイムチャートであり、以下、図３を用いてミスマッチ部の動作を説明する。
【００４４】
図３の（ａ）は検出部１２５で検出されたパルスＡにより1/4 カウンタ１２７がロードされる場合を示す。1/4 カウンタ１２７は０、１、２、３のカウントを行ない、本実施の形態では３のとき（網掛け部）にタイミングが出力される。すなわち、フレームミスマッチＤＥＴ部１１７のフリップフロップ１２９のＤ端子には４分周カウンタ１２７の値が３のときにＨ（Ｈレベル信号）が入力される。
【００４５】
検出部１２５にて検出されたフレーム同期タイミング（フレーム先頭位置のタイミング）がＥ端子に入力されると同時にＤ端子にＨが入力されていれば正常であり、ＸＱ端子からは正常であることを示すＬ（Ｌレベル信号）が出力され、４分周カウンタ１２７の値が３以外のときにＥ端子にＨが入力された場合にはＸＱ端子からはエラーがあることを示すＨが出力され、コントロール部１１７を介してエラーが出力される。図３の（ｂ）及び（ｃ）に示すように、本来あるべきフレームタイミングからビットのずれ（（ｄ）の場合を除く）が発生すると、４分周カウンタ１２７からのＨ信号がＤ端子に入力された後にエラーが発生する。但し、（ｄ）に示すように、本来のフレームタイミングのずれが３１１Ｍで４ｎビット（ｎ＝±１、２、３・・・）であるとき、すなわち、４分周カウンタ１２７が３のときにフレームタイミングが入力される場合にはエラーは発生されない。本実施の形態におけるフレームミスマッチＤＥＴ部１１７はエラーの履歴を取ることにより、品質管理を行い、品質向上を図るためのものである。
【００４６】
図４は、図２と同様に、図１で示した伝送装置６９におけるユニット間のインターフェース部分の構成例を示し、送信側から受信側に向けて３１１．０４Ｍｂｐｓ×８パラレル（すなわち２．４Ｇｂｐｓ）主信号でユニット間がインターフェースしている形態を示している。本構成例では、主要部として、送信側にパラレル／シリアル変換部１３３、ＴＰ  ＩＮＳ部１３５、パルス生成部１３７を有し、受信側にシリアル／パラレル変換部１３９、メモリ部１４１、ＴＰ  ＤＥＴ部１４３、フレームミスマッチＤＥＴ部１４５、ＶＴＰシフト部１４７を有している。以下、図２で説明した部分の説明は略す。
【００４７】
図４において、ＴＰ  ＩＮＳ部１３５は、主信号フレーム中のオーバヘッドの 1バイト部分（ＳＯＮＥＴのＡ１バイト部分）を０にマスクするマスク部１４９と、パルス生成部１３７（ＰＧ）からのパルスを挿入するＴＰ挿入部１５１を有する。なお、マスク部１４９及びＴＰ挿入部１５１は８パラレルデータのうちのＭＳＢの部分（図４ではＤＴ００１）にあればよい。また、パルス生成部１３７はフレームの先頭に同期したパルスを受けて動作するが、そのパルスは装置内ですでに生成されたものである。
【００４８】
マスク部１４９はパルス生成部１３７からのタイミングに従ってフレームの先頭位置を検出してＡ１バイトにあたる部分を０でマスクし、ＴＰ挿入部はそのマスクした部分のうちの１ビットにＨを挿入して受信側に送信する。
図５はＴＰＩＮＳ部１３５の動作を示すタイムチャートである。同図を用いて動作を詳細に説明する。
【００４９】
図５における３１１Ｍデータ(a）は、図４のＤＴ００１にあたり、本実施の形態においてはＳＴＳ−４８（２．４Ｇ）信号を３１１×８パラレルにした内のＭＳＢの部分を示す。すなわち、図５のＡ１部分にはＡ１バイトのＭＳＢのみが４８ビット分存在する。Ａ２部分も同様である。
図５の（ｂ）は（ａ）のＡ１部分を中心にして示したものであり、Ａ１部分の４８ビットがマスクされ、Ａ１部分の先頭から２４ビット空けた次の１ビットにタイミングパルスが挿入されることが示されている。図４において、ＤＴ００１〜ＤＴ００８の信号は同期しているので、タイミングパルスをＤＴ００１〜ＤＴ００８のどこか１箇所に挿入すれば十分である。
【００５０】
図４の受信側において、ＴＰ  ＤＥＴ部１４３が、ＤＴ００１に挿入されたタイミングパルスを検出する。ＴＰ  ＤＥＴ部１４３はタイミングパルス検出部１５３及び４分周カウンタ１５５からなり、タイミングパルス検出部１５３がＤＴ００１におけるフレーム中のタイミングパルスを検出して、４分周カウンタ１５５にロードパルスを送出する。４分周カウンタ１５５の動作は図２で説明した通りである。
【００５１】
また、タイミングパルス検出部１５３にはＶＴＰシフト部１４７からＷｉｎｄｏｗパルスが入力される。このＷｉｎｄｏｗパルスとＤＴ００１中に挿入されたタイミングパルスのＡＮＤ（論理和）が取られることにより、タイミングパルス検出部１５３はロードパルスを発生する。なお、ＶＴＰシフト部の詳細については後述する。
【００５２】
図６はタイミングパルス検出部１５３の動作を示すタイムチャートである。同図に示すように、８パラレルの３１１Ｍ信号のうちのＭＳＢの部分の３１１Ｍ信号以外（ａ）には通常のＡ１バイトの該当ビットデータがあり、ＭＳＢの部分（ｂ）は前述のとおりマスクされた後に１ビットのタイミングパルスが挿入されている。また、Ｗｉｎｄｏｗパルスは１６ビット幅、３１１Ｍクロックとは非同期であり、その発生タイミングはＶＴＰシフト部１４７に設定されるプロビジョニング値により決定される。詳細については後述する。
【００５３】
本実施の形態においてＷｉｎｄｏｗが１６ビット幅である理由は、例えば図４で示すメモリ部１４１のメモリ段数が７８M レベルで４ビット、すなわち３１１M で１６ビットだからである。その幅内のビット位相のずれであればメモリ部１４１において吸収できるが、その幅以上のずれ、すなわちタイミングパルスの１ビットがウィンドウにかからなかった場合、そのずれはメモリ部１４１で吸収できない。
【００５４】
また、図６に示すように、Ａ１バイトの先頭位置よりも２４バイト後にタイミングパルスを挿入しているので、ここで検出されたタイミングより２４ビット前が本来の先頭位置として伝送装置内で認識される。
本構成例では、図２に示した構成例で用いられる検出部１２５は必要ない。
図７は、図５に示す構成の受信側に連続ミスマッチＤＥＴ部１５７が付加され、ＴＰ  ＤＥＴ部にロードマスク部１５９が付加された構成例を示す図である。４分周カウンタは自走するので、１度タイミングが決定すればそのタイミングで動作するが、前述した図４に示す構成においては、フレームの同期エラーが発生するたびにロードがされ、データのばたつき等が発生する可能性がある。そのような場合でも実際の動作には全く問題はないが、更なる品質の向上を図るために、本構成においてはロードマスク部１５９が４分周カウンタへのロードをマスクし、４分周カウンタのロードを止め、通常はロードタイミングを変えないこととしている。連続ミスマッチＤＥＴ部１５７にはフレームミスマッチＤＥＴ部１６１からの出力が入力されており、フレームに連続して所定回数（本実施の形態では３回）のミスマッチが発生した場合に、連続ミスマッチＤＥＴ部がロードマスクを解除する信号をロードマスク部１５９に送信し、ロードマスクを解除して、タイミングを変える。したがって、ノイズ等で一時的にフレーム同期エラーが発生しても、４分周カウンタのタイミングは変わらない。
【００５５】
図８は上記の動作を示すタイムチャートである。（ａ）は、切り替え等によりフレーム位置が変更された場合を示す。同図に示すように、入力フレームタイミングのエラーが２回発生した場合でも、ロードマスク部は変わらず、３回目でロードマスク部が解除され、カウンタへのロードが実行される。（ｂ）は、ノイズ等により一時的にフレーム位置にエラーが発生した場合を示しており、１度だけエラーが発生してもロードマスクは変更されないことを示している。なお、ロードマスク部は保護回路とも称している。
【００５６】
図９は、本発明の実施の形態におけるＶＴＰシフト部１６６の詳細な構成を示す図である。前述した通り、ＶＴＰシフト部は図２で示す伝送装置６９における各部位にタイミングを供給するために使用される。
図９にはＶＴＰシフト部に関係する要部が示されており、本実施の形態においては、同図の構成において、シリアル／パラレル変換部１６３が１５５Ｍの信号をシリアル／パラレル変換し、フレームの先頭位置を示すフレームパルスとともに７８Ｍ信号がメモリ部１６５に入力され、メモリ部１６５はＶＴＰシフト部１６６からの内部７８Ｍクロックにより信号のタイミング乗せ換えを行い、パラレル／シリアル変換部１６７で４：１のパラレル／シリアル変換が行なわれて３１１Ｍ信号が出力される。
【００５７】
同図に示すように、ＶＴＰシフト部１６６は、ＦＰ生成カウンタ部１６９（ＦＰ  ＧＥＮ  ＣＯＵＮＴＥＲ）とデコーダ１７１（Ｄｅｃｏｄｅ）を有する。ＦＰ生成カウンタ部１６９はクロック生成カウンタ１７３（ＣＬＫ  ＧＥＮ  ＣＯＵＮＴＥＲ４）とＶＴＰシフトダウンカウンタ１７５（ＶＴＰ  ＳＨＩＦＴ  ＤＯＷＮＣＯＵＮＴＥＲ）を有する。両カウンタは内部７８Ｍのタイミングを任意に設定する機能を有する。同図に示すようにプロビジョニング値（Ｐｒｏｖｉｓｉｏｎｉｎｇ）がマイコンから両カウンタのＤ（データ）端子に入力され、マスタＴＰ（ＭａｓｔｅｒＴＰ）が入力されることによりロード（Ｌ）される。ロードにより決定されたタイミングで出力される値がＶＴＰシフトによるタイミングの値である。
【００５８】
クロック生成カウンタ１７３は４分周カウンタであり、プロビジョニング値としてＤ端子には１０、１１、００、０１の４種類の２ビットのデータが入力され得る。そのプロビジョニング値に応じて 4種類の内部７８M クロックやパラレル／シリアル変換のためのタイミングが生成される。
ＶＴＰシフトダウンカウンタ１７５は、３８８７９から０まで（すあわち３８８８０回であり、１フレームのビットの数と同一の回数である）をカウントするフレームカウンタであり、タイミングパルスの出力タイミングを決定する。ＶＴＰシフトダウンカウンタ１７５にマスタＴＰが入力されると、ロードのタイミングに従って、カウンタ値を出力し、デコード部１７１において、所定のカウンタ値のときにタイミングパルス、すなわち内部７８ＭＦＰを出力する。本実施の形態では、３１１Ｍの１／４周期（７８Ｍ）でパルスを発生させるため、デコード部はカウンタ値が０、１、２、３のときにパルスを発生することとしている。
【００５９】
ＶＴＰシフトダウンカウンタ１７５のＤ端子にはＤ０〜Ｄ１５の１６ビットの値がプロビジョニング値として設定され得る。このプロビジョニング値により３８８８０通りのタイミング設定をマスタＴＰに対して行なうことが可能である。図１０はＶＴＰシフト部の別の構成例を示す図である。図１０に示す構成は、図９に示した構成において３１１Ｍクロックで動作するＶＴＰシフトダウンカウンタ１７５に換えて、７８Ｍクロックで動作するＶＴＰシフトダウンカウンタ１７７を有し、更にロード信号位相調整部１７９を有する。
【００６０】
ＶＴＰシフトダウンカウンタ１７７は３８８８０の１／４の９７２０回のフレームカウンタであり、Ｄ端子から入力されるプロビジョニング値により９７２０通りのタイミングで内部７８ＭＦＰを出力することが可能である。また、Ｄ端子へは最大でも９７２０通りのビットが入力されればよいので、プロビジョニング値としてＤ２〜Ｄ１５の１４ビットがＤ端子に入力される。それぞれのプロビジョニング値に応じてマスタＴＰによりロードされて出力タイミングが決定し、例えばカウンタ値が０の時だけ、内部７８ＭＦＰを表すＨが出力される。
【００６１】
本構成例においては、ロード信号位相調整部１７９がＶＴＰシフトダウンカウンタ１７７へのロードパルスを作成する。ロード信号位相調整部１７９は、フリップフロップ１８１〜１９０、ＯＲ回路１９１〜１９７、セレクタ１９９（ＳＥＬ）を有する。セレクタ１９９にはプロビジョニング値であるＤ１、Ｄ０ビットが入力される。フリップフロップ１８１〜１９０にてマスタＴＰが順次シフトし、セレクタ１９９においてマスタＴＰのうちの１つがプロビジョニング値に応じて選択されてＶＴＰシフトダウンカウンタ１７７のＬ端子に入力されるロードパルスを出力する。このロードパルスはクロック生成カウンタ２０１で作成された内部７８Ｍクロックのエッジが中央に位置付けられるような２ビットの位置に発生する。
【００６２】
本構成例の動作を図１１のタイムチャートを用いてより詳細に説明する。同図中、Provisioning［  ］の値はＶＴＰシフトダウンカウンタ１７７へのプロビジョニング値を示し、ＰＧ１COUNTER 値はクロック生成カウンタ２０１のカウンタ値、ＰＧ２COUNTER 値はＶＴＰシフトダウンカウンタ１７７のカウンタ値を示す。また、（ａ）〜（ｅ）はそれぞれプロビジョニング値が異なる場合を示している。
【００６３】
例えば（ａ）に示されるように、マスタＴＰ（ＭＴＰ）の次のビット位置でクロック生成カウンタ２０１にロードパルス（ＬＯＡＤ１）が入力され、そのロードパルスによりＰＧ１の初期値が決定される。内部７８M クロックはＰＧ１カウンタにより決定され、本実施の形態においては４分周カウンタが３と２のときにＨレベル、１と０のときＬレベルとしている。また、本実施の形態ではＰＧ２カウンタ値が１の位置に出力フレーム先頭位置が置かれるようにしている。
【００６４】
また、ＶＴＰシフトダウンカウンタ１７７のデータ端子に入力されるプロビジョニング値が０の場合は、出力先頭位置とマスタＴＰとのずれは０ビットであることを意味するので、（ｂ）に示すように、マスタＴＰのタイミングで出力され、（ｂ）〜（ｅ）に示すように、プロビジョニング値のビット数分だけマスタＴＰからずれたタイミングで信号の先頭が出力される。このようにプロビジョニング値によりマスタＴＰに対する出力先頭位置を調節することが可能である。
【００６５】
次に、タイミングチャートにおけるＬＯＡＤ２について説明する。ＬＯＡＤ２は図１０のロード信号位相調整部１７９からＶＴＰシフトダウンカウンタ１７７に入力されるロードパルスである。前述したように、ＬＯＡＤ２の出力タイミングは、セレクタ１９９に入力されるＤ１、Ｄ０の値により決定され、Ｄ１、Ｄ０の値は、主信号のメモリへの書き込み及び読み出し時のマージンが確保できるように決定される。
【００６６】
すなわち、図１０において、メモリ部２０３の入力側では１５５M クロックを２分周した７８M クロックがライトタイミングとなってデータの書き込みが行なわれ、読み出し側では内部７８Ｍクロックにて読み出しが行なわれるのであるが、この内部７８Ｍクロックは、３１１Ｍクロックの４分周により作成される。その際、プロビジョニング値Ｄ１、Ｄ０に応じて４種類の内部７８Ｍクロックの位相が作成でき、メモリのリード側において書き込み読み出しのマージンが確保できる最適な位相を決定することが可能である。７８Ｍの速度の読み書きの位相を３１１Ｍレベルで調整ができるのである。これによりマージンを十分に確保したメモリへの書き込み読み出しを行なうことが可能となり、スリップ等が防止され、安定した動作がなされる。
【００６７】
図１２は、図１０で示した構成に設定保護部２０５を付加した構成を示す。設定保護部２０５はＶＴＰシフトダウンカウンタ部２０７を０〜９７１９以外の値が入力されることから保護する機能を有する。すなわち、ＶＴＰシフトダウンカウンタ部２０７のＤ端子にはＤ２〜Ｄ１５の１４ビットの値が入力されるために９７１９を超える値が入力され得る。このような場合には正常な動作が保証されないので、設定保護部２０５が保護を行なう。
【００６８】
設定保護部２０５は判定部２０９、セレクタ２１１、前状態保持部２１３を有する。設定保護部２０５にプロビジョニング値が入力されると、判定部２０９にてその値が正常な範囲内の値かどうかを判定する。正常であれば通常どおりの設定が行なわれ、その値は前状態保持部２１３に記憶される。異常値が入力されると、セレクタ２１１で正常値である前状態の値を選択する。
【００６９】
図１３は上述してきたＶＴＰシフト部の全体動作を示すタイムチャートである。（ａ）に示すようにプロビジョニング値によりマスタＴＰと出力データの先頭位置との位相差が設定され、その位相差で主信号フレームの先頭位置の読み出しが行なわれる。（ｂ）及び（ｃ）に示すように、メモリへのデータの書き込みタイミング（ＭＥＭ  ＷＲＩＴＥ  ＴＩＭＥ）は外部からの７８Ｍクロックにより決まり、メモリからの読み出しのタイミング（ＭＥＭ  ＲＥＡＤ  ＴＩＭＥ）は、ＶＴＰシフト部が供給する内部７８Ｍクロックにより、書き込みの中央でデータ読み出しが行なわれるようなタイミングに調整される。この調整は、３１１Ｍにおける１ビット単位に行なうことが可能である。図１３における設計値固定ｎビットは回路の開発により回路毎に決定されるものであり、設計値固定ｎビットの値が決定すれば出力データの先頭位置が決定され、その位置と各回路に共通なマスタＴＰとのビット位相差をプロビジョニング値として回路毎に設定することにより、装置内のタイミングが規定される。従来であれば各回路の設計値固定ｎビットが決定した後に、各回路に個別のタイミングを供給するタイミングコントロール部を開発しなければならなかったが、本発明の実施の形態におけるＶＴＰシフト部を用いることにより、各回路へのタイミング供給はプロビジョニング値の設定のみを行なえばよくなり、開発期間の短縮が実現可能となる。
【００７０】
本発明は、図１４で説明した伝送装置７のみでなく、ディジタル同期網を構成する伝送装置であれば、他の伝送装置へも適用が可能である。
なお、本発明は、上記の実施例に限定されることなく、特許請求の範囲内で種々変更・応用が可能である。
【００７１】
【発明の効果】
上述したように、本発明によれば、ユニット間をフレームパルスなしでインターフェースさせることとしたので、ユニット間のインターフェース線数の削減が可能となり、装置のバックボード等の制限の下においても大容量の伝送装置を実現することが可能となる。
【００７２】
また、本発明によれば、マイクロコンピュータからプロビジョニング値を設定するだけでＶＴＰシフト部が各機能部位の特性に適合したタイミングパルスを提供することが可能となるので、従来のように各部の設計を待ってタイミングコントロール部の開発を行なう必要がなくなり、開発期間を短縮することができ、伝送装置のタイムリーな提供が可能となる。また、特定の機能の改版等でその機能部分の遅延量が変更された場合でも、プロビジョニング値の変更のみでその機能部分に適合したタイミングを供給することができるので、開発期間及びコストの削減が可能となる。また、タイミングに依存しない柔軟な回路構成をとることが可能となる。更に、ＶＴＰシフト部によって、クロックの位相調整を読み出しクロックの１／４の幅で行なうことができるので、安定したメモリ動作が実現され、動作品質の高い伝送装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態における伝送装置の構成を示す図である。
【図２】本発明の実施の形態におけるＦＰ  ＤＥＴ部の構成を示す図である。
【図３】図２に示す構成の動作を示すタイムチャートである。
【図４】本発明の実施の形態におけるＴＰ  ＤＥＴ部の構成を示す図である。
【図５】図４に示す構成の動作を示すタイムチャートである。（ＴＰ挿入）
【図６】図４に示す構成の動作を示すタイムチャートである。（ＴＰ検出）
【図７】図４に示す構成に連続ミスマッチＤＥＴ部及びロードマスク部が付加された構成を示す図である。
【図８】図７に示す構成の動作を示すタイムチャートである。
【図９】本発明の実施の形態におけるＶＴＰシフト部の構成を示す図である。
【図１０】図９に示す構成にロード信号位相調整部を付加した構成を示す図である。
【図１１】図１０に示す構成の動作を示すタイムチャートである。
【図１２】図１０に示す構成に設定保護部を付加した構成を示す図である。
【図１３】ＶＴＰシフト部のタイミング規定を示す図である。
【図１４】本発明の伝送装置が適用され得るネットワーク構成を示す図である。
【図１５】従来の技術による伝送装置の概略構成図である。
【図１６】本発明が適用され得る伝送装置の構成を示す図である。
【符号の説明】
１  高速リングネットワーク
３  ＬＯＷＥＲ側ノード
５  超高速リングネットワーク
７、２７、６９  伝送装置
９  ＵＰＰＥＲ側ノード
１１、２９、１０３  インターフェースユニット
１３、３１、１０５  スイッチユニット
１５  Ａ部
１７  Ｂ部
１９、２１、４３、４７、５７、６５、１０７、１２３、１４１、１６５、
２０３  メモリ部
２３、２５、５３、６７  タイミングコントロール部
３３  光／電気変換部（Ｏ／Ｅ）
３５、１２１、１３９、１６３  シリアル／パラレル変換部（Ｓ／Ｐ）
３７  ＯＣ４８ポインタ部（ＯＣ４８ＰＴＲ）
３９  ポインタ処理部（ＰＴＲ）
４１、６３  分離部（ＨＳ−ＤＩＳ）
４５、５５  選択部（ＨＳ−ＳＥＬ）
４９、１１９、１３３、１６７  パラレル／シリアル変換部（Ｐ／Ｓ）
５１  電気／光変換部（Ｅ／Ｏ）
７１〜７９、１４７、１６６  ＶＴＰシフト部
８１、８５、１１５  ＦＰ  ＤＥＴ部
８３、８７、１４３  ＴＰ  ＤＥＴ部
８９、９１、１３５  ＴＰ  ＩＮＳ部
８２、８６、１１７、１４５、１６１  フレームミスマッチＤＥＴ部
９３、９５  マイクロコンピュータ
９７  マスタタイミング
１２５  検出部
１２７、１５５  ４分周カウンタ
１２９、１８１〜１９０  フリップフロップ
１３１  コントロール部
１３７  パルス生成部
１４９  マスク部
１５１  ＴＰ挿入部
１５３  タイミングパルス検出部
１５７  連続ミスマッチＤＥＴ部
１５９  ロードマスク部
１６９  ＦＰ生成カウンタ部
１７１  デコーダ
１７３、２０１  クロック生成カウンタ
１７５、１７７、２０７  ＶＴＰシフトダウンカウンタ
１９１〜１９７  ＯＲ回路
１９９  セレクタ
２０５  設定保護部
２０９  判定部
２１１  セレクタ
２１３  前状態保持部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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