(57)【特許請求の範囲】
【請求項１】
走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
単位表示期間をＮ個の分割表示期間に分割し、前記分割表示期間の各々において、入力映像信号に多階調化処理を施して得たＮビットの表示駆動画素データに応じて前記放電セルの各々を非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応した発光回数だけ発光させる発光維持行程とを実行する発光駆動シーケンスを有し、
前記発光駆動シーケンスは、前記Ｎ個の前記分割表示期間各々の前記維持発光行程での前記発光回数の比が互いに異なる第１及び第２発光駆動シーケンス各々を前記単位表示期間毎に交互に切り換えて実行する第１駆動パターンと、前記Ｎ個の前記分割表示期間各々の前記維持発光行程での前記発光回数の比が互いに異なる第３及び第４発光駆動シーケンス各々を前記単位表示期間毎に交互に切り換えて実行する第２駆動パターンとからなり、
前記第１発光駆動シーケンスにおける前記Ｎ個の前記分割表示期間各々に割り当てられている前記発光回数の内でｋ番目（ｋ：１以上Ｎ未満の整数）及び（ｋ＋１）番目に小なる発光回数を夫々Ｔ１（ｋ）及びＴ１（ｋ＋１）とし、前記第２発光駆動シーケンスにおける前記Ｎ個の前記分割表示期間各々に割り当てられている前記発光回数の内でｋ番目及び（ｋ＋１）番目に小なる発光回数を夫々Ｔ２（ｋ）及びＴ２（ｋ＋１）とした場合、
Ｔ１（ｋ）＜Ｔ２（ｋ）＜Ｔ１（ｋ＋１）＜Ｔ２（ｋ＋１）
なる大小関係を有し、
前記第３発光駆動シーケンスにおける前記Ｎ個の前記分割表示期間各々に割り当てられている前記発光回数の内でｋ番目及び（ｋ＋１）番目に小なる発光回数を夫々Ｔ３（ｋ）及びＴ３（ｋ＋１）とし、前記第４発光駆動シーケンスにおける前記Ｎ個の前記分割表示期間各々に割り当てられている前記発光回数の内でｋ番目及び（ｋ＋１）番目に小なる発光回数を夫々Ｔ４（ｋ）及びＴ４（ｋ＋１）とした場合、
Ｔ３（ｋ）＜Ｔ４（ｋ）＜Ｔ３（ｋ＋１）＜Ｔ４（ｋ＋１）
なる大小関係を有し、
前記入力映像信号の種別に応じて前記第１駆動パターン及び前記第２駆動パターンを択一的に実行することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記入力映像信号はパーソナルコンピュータからの映像信号又はテレビジョン信号であることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記単位表示期間とは前記入力映像信号の１フィールド又は１フレーム表示期間であることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記第１発光駆動シーケンスの実行によって得られる各階調輝度点の輝度レベルと、前記第２発光駆動シーケンスの実行時に前記多階調化処理によって得られる各階調輝度点での輝度レベルとを一致させ、
前記第３発光駆動シーケンスの実行によって得られる各階調輝度点の輝度レベルと、前記第４発光駆動シーケンスの実行時に前記多階調化処理によって得られる各階調輝度点での輝度レベルとを互いに異ならせることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
単位表示期間をＮ個の分割表示期間に分割し、前記分割表示期間の各々において、入力映像信号に多階調化処理を施して得たＮビットの表示駆動画素データに応じて前記放電セルの各々を非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応した発光回数だけ発光させる発光維持行程とを実行する発光駆動シーケンスを有し、
前記発光駆動シーケンスは、前記Ｎ個の前記分割表示期間各々の前記維持発光行程での前記発光回数の比が互いに異なる第１及び第２発光駆動シーケンスからなり、
前記第１発光駆動シーケンス及び前記第２発光駆動シーケンスを交互に実行し、
前記第１発光駆動シーケンスの実行によって得られる各階調輝度点の輝度レベルと、前記第２発光駆動シーケンスの実行時に前記多階調化処理によって得られる各階調輝度点での輝度レベルとを一致させることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項６】
前記入力映像信号はテレビジョン信号であることを特徴とする請求項５記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記単位表示期間とは前記入力映像信号の１フィールド又は１フレーム表示期間であることを特徴とする請求項５記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
単位表示期間をＮ個の分割表示期間に分割し、前記分割表示期間の各々において、入力映像信号に多階調化処理を施して得たＮビットの表示駆動画素データに応じて前記放電セルの各々を非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応した発光回数だけ発光させる発光維持行程とを実行する発光駆動シーケンスを有し、
前記発光駆動シーケンスは、前記Ｎ個の前記分割表示期間各々の前記維持発光行程での前記発光回数の比が互いに異なる第１及び第２発光駆動シーケンスからなり、
前記第１発光駆動シーケンス及び前記第２発光駆動シーケンスを交互に実行し、
前記第１発光駆動シーケンスの実行によって得られる各階調輝度点の輝度レベルと、前記第２発光駆動シーケンスの実行時に前記多階調化処理によって得られる各階調輝度点での輝度レベルとを互いに異ならせることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項９】
前記入力映像信号はパーソナルコンピュータからの映像信号であることを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記単位表示期間とは前記入力映像信号の１フィールド又は１フレーム表示期間であることを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記分割表示期間各々の前記発光維持行程での前記発光回数の比を非線形に設定することにより、前記入力映像信号の非線形表示特性を補正することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記非線形表示特性は、ガンマ特性であることを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記入力映像信号の前記非線形表示特性を補正する前に前記多階調化処理を実行することを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１４】
前記多階調化処理はディザ処理を含み、前記ディザ処理でのディザ係数を前記単位表示期間毎に変更することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項１５】
前記多階調化処理を施す前に前記入力映像信号に対応した画素データを前記多階調化処理に必要な上位ビット群と下位ビット群とのビット境界で分離することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項１６】
前記単位表示期間における先頭部の前記分割表示期間においてのみで全ての前記放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、
前記分割表示期間の内のいずれか１の前記画素データ書込行程においてのみで前記放電セルを前記表示駆動画素データに応じて非発光セル又は発光セルの一方に設定することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項１７】
前記単位表示期間における先頭部の前記分割表示期間においてのみで全ての前記放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、
前記分割表示期間の内のいずれか１の前記画素データ書込行程において前記放電セルを前記表示駆動画素データに応じて前記非発光セル又は前記発光セルの一方に設定する放電を生起させる第１の画素データパルスを前記列電極に印加し、その直後に存在する前記分割表示期間での前記画素データ書込行程において前記第１の画素データパルスと同一の第２の画素データパルスを前記列電極に印加することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項１８】
前記単位表示期間における最後尾の前記分割表示期間においてのみで全ての前記放電セルを非発光セルの状態にする消去行程を設けたことを特徴とする請求項１６又は１７記載のプラズマディスプレイパネルの駆動方法。
【請求項１９】
前記リセット行程では全ての前記放電セルを前記発光セルの状態に初期化し、
前記画素データ書込行程では前記表示駆動画素データに応じて前記放電セルを選択的に消去放電せしめることにより前記放電セルを前記非発光セルに設定することを特徴とする請求項１、１６、１７のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項２０】
前記リセット行程では全ての前記放電セルを前記非発光セルの状態に初期化し、
前記画素データ書込行程では前記表示駆動画素データに応じて前記放電セルを選択的に書込放電せしめることにより前記放電セルを前記発光セルに設定することを特徴とする請求項１、１６、１７のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項２１】
前記単位表示期間の先頭から連続したｎ個（ｎは０〜Ｎ）の前記分割表示期間各々での前記発光維持行程においてのみで前記発光セルを発光せしめることによりＮ＋１階調駆動を行うことを特徴とする請求項１又は１９に記載のプラズマディスプレイパネルの駆動方法。
【請求項２２】
前記単位表示期間の最後尾から連続したｎ個（ｎは０〜Ｎ）の前記分割表示期間各々での前記発光維持行程においてのみで前記発光セルを発光せしめることによりＮ＋１階調駆動を行うことを特徴とする請求項１又は２０記載のプラズマディスプレイパネルの駆動方法。
【請求項２３】
前記単位表示期間内に配列された前記分割表示期間各々の内で、所定回数よりも小なる発光回数が割り当てられている分割表示期間の数が、前記所定回数よりも大なる発光回数が割り当てられている分割表示期間の数よりも多いことを特徴とする請求項２１又は２２記載のプラズマディスプレイパネルの駆動方法。
【請求項２４】
走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
単位表示期間をＮ個の分割表示期間に分割し、前記分割表示期間の各々において、入力映像信号に多階調化処理を施して得たＮビットの表示駆動画素データに応じて前記放電セルの各々を非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応した発光回数だけ発光させる発光維持行程とを実行する発光駆動シーケンスを有し、
前記発光駆動シーケンスは、前記Ｎ個の前記分割表示期間各々の前記維持発光行程での前記発光回数の比が互いに異なる第１及び第２発光駆動シーケンス各々を前記単位表示期間毎に交互に切り換えて実行する第１駆動パターンと、前記Ｎ個の前記分割表示期間各々の前記維持発光行程での前記発光回数の比が互いに異なる第３及び第４発光駆動シーケンス各々を前記単位表示期間毎に交互に切り換えて実行する第２駆動パターンとからなり、
前記第１発光駆動シーケンスの実行によって得られる第ｋ階調（ｋ：１以上Ｎ未満の整数）及び第（ｋ＋１）階調の輝度レベルを夫々Ｙ１（ｋ）及びＹ１（ｋ＋１）とし、前記第２発光駆動シーケンスの実行によって得られる第ｋ階調及び第（ｋ＋１）階調の輝度レベルを夫々Ｙ２（ｋ）及びＹ２（ｋ＋１）とした場合、
Ｙ１（ｋ）＜Ｙ２（ｋ）＜Ｙ１（ｋ＋１）＜Ｙ２（ｋ＋１）
なる大小関係を有し、
前記第３発光駆動シーケンスの実行によって得られる第ｋ階調及び第（ｋ＋１）階調の輝度レベルを夫々Ｙ３（ｋ）及びＹ３（ｋ＋１）とし、前記第４発光駆動シーケンスの実行によって得られる第ｋ階調及び第（ｋ＋１）階調の輝度レベルを夫々Ｙ４（ｋ）及びＹ４（ｋ＋１）とした場合、
Ｙ３（ｋ）＜Ｙ４（ｋ）＜Ｙ１（ｋ＋１）＜Ｙ２（ｋ＋１）
なる大小関係を有し、
前記入力映像信号の種別に応じて前記第１駆動パターン及び前記第２駆動パターンを択一的に実行することを特徴とするプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【０００２】
【従来の技術】
かかるマトリクス表示方式のＰＤＰの一つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１走査ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００３】
この際、ＰＤＰは放電現象を利用している為、上記放電セルは、"発光"及び"非発光"の２つの状態しかもたない。そこで、かかるＰＤＰにより中間調の輝度表示を実現させる為にサブフィールド法を用いる。サブフィールド法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールド毎に、画素データ(Ｎビット)の各ビット桁の重み付けに対応した期間長を有する発光期間を夫々割り当てて発光駆動を行う。
【０００４】
例えば、図１に示されるように１フィールド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割した場合には、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
ＳＦ５：１６
ＳＦ６：３２
なる発光期間比にて発光駆動を実施する。
【０００５】
ここで、放電セルを輝度"３２"で発光させる場合には、図１に示されるが如く、サブフィールドＳＦ１〜ＳＦ６の内のＳＦ６のみで発光を実施させる。又、輝度"３１"で発光させる場合には、サブフィールドＳＦ６を除く他のサブフィールドＳＦ１〜ＳＦ５において発光を実施させるのである。これにより、６４段階での中間調の輝度表現が可能となる。
【０００６】
図１のシーケンスから明らかなように階調数を増加するためにはサブフィールド数を増やせばよい。
しかしながら、１つのサブフィールド内では、発光セルを選択するための画素データ書込み行程が必要となるため、サブフィールド数の増加に伴い、１フィールド内において実施すべき画素データ書込み行程の回数も増える。これにより、１フィールド期間内で発光期間（発光維持行程の長さ）に割り当てられる時間が相対的に短くなり、輝度の低下を招いてしまう。
【０００７】
従って、ＰＤＰによる映像表示を実現するためには、映像信号自体に何らかの多階調化処理を行う必要がある。多階調化の手法としては、例えば誤差拡散処理が知られている。誤差拡散処理は、ある画素（放電セル）に対応した画素データと所定閾値との誤差を周辺画素に対応した画素データに加算することで、擬似的に階調数を増やす方法である。
【０００８】
しかしながら、元の階調数が少ないと誤差拡散のパターンが目立つようになり、Ｓ／Ｎが劣化するという問題があった。
【０００９】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、表示品質を向上させつつも階調表現力を向上させることができるプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、単位表示期間をＮ個の分割表示期間に分割し、前記分割表示期間の各々において、入力映像信号に多階調化処理を施して得たＮビットの表示駆動画素データに応じて前記放電セルの各々を非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応した発光回数だけ発光させる発光維持行程とを実行する発光駆動シーケンスを有し、前記発光駆動シーケンスは、前記Ｎ個の前記分割表示期間各々の前記維持発光行程での前記発光回数の比が互いに異なる第１及び第２発光駆動シーケンス各々を前記単位表示期間毎に交互に切り換えて実行する第１駆動パターンと、前記Ｎ個の前記分割表示期間各々の前記維持発光行程での前記発光回数の比が互いに異なる第３及び第４発光駆動シーケンス各々を前記単位表示期間毎に交互に切り換えて実行する第２駆動パターンとからなり、前記第１発光駆動シーケンスにおける前記Ｎ個の前記分割表示期間各々に割り当てられている前記発光回数の内でｋ番目（ｋ：１以上Ｎ未満の整数）及び（ｋ＋１）番目に小なる発光回数を夫々Ｔ１（ｋ）及びＴ１（ｋ＋１）とし、前記第２発光駆動シーケンスにおける前記Ｎ個の前記分割表示期間各々に割り当てられている前記発光回数の内でｋ番目及び（ｋ＋１）番目に小なる発光回数を夫々Ｔ２（ｋ）及びＴ２（ｋ＋１）とした場合、
Ｔ１（ｋ）＜Ｔ２（ｋ）＜Ｔ１（ｋ＋１）＜Ｔ２（ｋ＋１）
なる大小関係を有し、
前記第３発光駆動シーケンスにおける前記Ｎ個の前記分割表示期間各々に割り当てられている前記発光回数の内でｋ番目及び（ｋ＋１）番目に小なる発光回数を夫々Ｔ３（ｋ）及びＴ３（ｋ＋１）とし、前記第４発光駆動シーケンスにおける前記Ｎ個の前記分割表示期間各々に割り当てられている前記発光回数の内でｋ番目及び（ｋ＋１）番目に小なる発光回数を夫々Ｔ４（ｋ）及びＴ４（ｋ＋１）とした場合、
Ｔ３（ｋ）＜Ｔ４（ｋ）＜Ｔ３（ｋ＋１）＜Ｔ４（ｋ＋１）
なる大小関係を有し、
前記入力映像信号の種別に応じて前記第１駆動パターン及び前記第２駆動パターンを択一的に実行する。
又、請求項５記載によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、単位表示期間をＮ個の分割表示期間に分割し、前記分割表示期間の各々において、入力映像信号に多階調化処理を施して得たＮビットの表示駆動画素データに応じて前記放電セルの各々を非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応した発光回数だけ発光させる発光維持行程とを実行する発光駆動シーケンスを有し、前記発光駆動シーケンスは、前記Ｎ個の前記分割表示期間各々の前記維持発光行程での前記発光回数の比が互いに異なる第１及び第２発光駆動シーケンスからなり、前記第１発光駆動シーケンス及び前記第２発光駆動シーケンスを交互に実行し、前記第１発光駆動シーケンスの実行によって得られる各階調輝度点の輝度レベルと、前記第２発光駆動シーケンスの実行時に前記多階調化処理によって得られる各階調輝度点での輝度レベルとを一致させる。
又、請求項８記載によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、単位表示期間をＮ個の分割表示期間に分割し、前記分割表示期間の各々において、入力映像信号に多階調化処理を施して得たＮビットの表示駆動画素データに応じて前記放電セルの各々を非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応した発光回数だけ発光させる発光維持行程とを実行する発光駆動シーケンスを有し、前記発光駆動シーケンスは、前記Ｎ個の前記分割表示期間各々の前記維持発光行程での前記発光回数の比が互いに異なる第１及び第２発光駆動シーケンスからなり、前記第１発光駆動シーケンス及び前記第２発光駆動シーケンスを交互に実行し、 前記第１発光駆動シーケンスの実行によって得られる各階調輝度点の輝度レベルと、前記第２発光駆動シーケンスの実行時に前記多階調化処理によって得られる各階調輝度点での輝度レベルとを互いに異ならせる。
又、請求項２４記載によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、単位表示期間をＮ個の分割表示期間に分割し、前記分割表示期間の各々において、入力映像信号に多階調化処理を施して得たＮビットの表示駆動画素データに応じて前記放電セルの各々を非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応した発光回数だけ発光させる発光維持行程とを実行する発光駆動シーケンスを有し、前記発光駆動シーケンスは、前記Ｎ個の前記分割表示期間各々の前記維持発光行程での前記発光回数の比が互いに異なる第１及び第２発光駆動シーケンス各々を前記単位表示期間毎に交互に切り換えて実行する第１駆動パターンと、前記Ｎ個の前記分割表示期間各々の前記維持発光行程での前記発光回数の比が互いに異なる第３及び第４発光駆動シーケンス各々を前記単位表示期間毎に交互に切り換えて実行する第２駆動パターンとからなり、前記第１発光駆動シーケンスの実行によって得られる第ｋ階調（ｋ：１以上Ｎ未満の整数）及び第（ｋ＋１）階調の輝度レベルを夫々Ｙ１（ｋ）及びＹ１（ｋ＋１）とし、前記第２発光駆動シーケンスの実行によって得られる第ｋ階調及び第（ｋ＋１）階調の輝度レベルを夫々Ｙ２（ｋ）及びＹ２（ｋ＋１）とした場合、
Ｙ１（ｋ）＜Ｙ２（ｋ）＜Ｙ１（ｋ＋１）＜Ｙ２（ｋ＋１）
なる大小関係を有し、
前記第３発光駆動シーケンスの実行によって得られる第ｋ階調及び第（ｋ＋１）階調の輝度レベルを夫々Ｙ３（ｋ）及びＹ３（ｋ＋１）とし、前記第４発光駆動シーケンスの実行によって得られる第ｋ階調及び第（ｋ＋１）階調の輝度レベルを夫々Ｙ４（ｋ）及びＹ４（ｋ＋１）とした場合、
Ｙ３（ｋ）＜Ｙ４（ｋ）＜Ｙ１（ｋ＋１）＜Ｙ２（ｋ＋１）
なる大小関係を有し、
前記入力映像信号の種別に応じて前記第１駆動パターン及び前記第２駆動パターンを択一的に実行する。
【００１１】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図２は、本発明による駆動方法に基づいてプラズマディスプレイパネルを発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
かかるプラズマディスプレイ装置は、操作装置１、駆動制御回路２、入力セレクタ３、Ａ／Ｄ変換器４、データ変換回路３０、メモリ５、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８からなる駆動部と、プラズマディスプレイパネルとしてのＰＤＰ１０と、から構成される。
【００１２】
尚、このプラズマディスプレイ装置は、ＮＴＳＣ方式の如きテレビジョン信号の他に、パーソナルコンピュータからの映像信号であるＰＣ映像信号にも対応したものであり、これら方式の異なる映像信号各々を入力する為の専用の入力端子(図示せぬ)を個別に備えている。
図２において、操作装置１は、使用者によって入力指定された映像信号に対応した入力映像指定信号ＳVを生成し、これを駆動制御回路２、入力セレクタ３及びデータ変換回路３０の各々に供給する。例えば、操作装置１は、使用者がその表示対象とすべき映像信号として上記ＰＣ映像信号を指定した場合には論理レベル"０"、カラーテレビジョン信号(以下、ＴＶ信号と称する)を指定した場合には論理レベル"１"の入力映像指定信号ＳVを生成する。
【００１３】
入力セレクタ３は、上記入力端子を介して供給されたＰＣ映像信号、及びＴＶ信号各々の内から、上記入力映像指定信号ＳVに応じた方を択一的に選択し、これを入力映像信号としてＡ／Ｄ変換器４に供給する。尚、ＰＣ映像信号、及びＴＶ信号の各々は予めガンマ補正処理が施されたものである。
Ａ／Ｄ変換器４は、上記入力セレクタ３から供給された入力映像信号を駆動制御回路２から供給されたクロック信号に応じてサンプリングしてこれを各画素毎の例えば８ビットの画素データＤに変換する。すなわち、Ａ／Ｄ変換器４は、入力セレクタ３から供給されたアナログの入力映像信号を、２５６階調にて輝度を表現し得る８ビットの画素データに変換するのである。
【００１４】
データ変換回路３０は、かかる８ビットの画素データＤに対して、輝度調整、多階調化処理各々を施して得たデータを、ＰＤＰ１０の各画素を実際に発光駆動させる為の表示駆動画素データＧＤに変換してメモリ５に供給する。
図３は、かかるデータ変換回路３０の内部構成を示す図である。
図３に示されるように、データ変換回路３０は、ＡＢＬ(自動輝度制御)回路３１、第１データ変換回路３２、多階調化処理回路３３及び第２データ変換回路３４で構成される。
【００１５】
ＡＢＬ回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が適切な輝度範囲内に収まるように、Ａ／Ｄ変換器４から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤBLを第１データ変換回路３２に供給する。
図４は、かかるＡＢＬ回路３１の内部構成を示す図である。
【００１６】
図４において、レベル調整回路３１０は、後述する平均輝度検出回路３１１にて求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤBLを出力する。データ変換回路３１２は、かかる輝度調整画素データＤBLを図５に示されるが如き非線形特性からなる逆ガンマ特性(Y=X2.2）に変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、輝度調整画素データＤBLに逆ガンマ補正処理を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。平均輝度検出回路３１１は、先ず、かかる逆ガンマ変換画素データＤｒの平均輝度を求める。ここで、平均輝度検出回路３１１は、かかる平均輝度が、最高輝度〜最低輝度なる範囲を４段階に分類した輝度モード１〜４の内のいずれに該当するのかを判別し、この該当する輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給しつつ、上述した如く求めた平均輝度を上記レベル調整回路３１０に供給する。つまり、レベル調整回路３１０は、かかる平均輝度に応じて画素データＤのレベルを調整したものを上記輝度調整画素データＤBLとして上記データ変換回路３１２、及び次段の第１データ変換回路３２に供給するのである。
【００１７】
図６は、かかる第１データ変換回路３２の内部構成を示す図である。
図６において、データ変換回路３２１は、上記輝度調整画素データＤBLを図７(Ａ)に示されるが如き変換特性に基づいて"０"〜"１９２"までの８ビットの変換画素データＡ1に変換してこれをセレクタ３２２に供給する。データ変換回路３２３は、上記輝度調整画素データＤBLを図７(Ｂ)に示されるが如き変換特性に基づいて"０"〜"１９２"までの８ビットの変換画素データＢ1に変換してこれをセレクタ３２２に供給する。セレクタ３２２は、これら変換画素データＡ1及びＢ1の内から、変換特性選択信号の論理レベルに応じた方を択一的に選択し、これをセレクタ３２４に供給する。尚、上記変換特性選択信号は、上記駆動制御回路２から供給されるもので、入力映像信号の垂直同期タイミングに応じて論理レベル"１"から"０"、又は"０"から"１"へと推移する信号である。データ変換回路３２５は、上記輝度調整画素データＤBLを図８(Ａ)に示されるが如き変換特性に基づいて"０"〜"３８４"までの９ビットの変換画素データＡ2に変換してこれをセレクタ３２６に供給する。データ変換回路３２７は、上記輝度調整画素データＤBLを図８(Ｂ)に示されるが如き変換特性に基づいて"０"〜"３８４"までの９ビットの変換画素データＢ2に変換してこれをセレクタ３２６に供給する。セレクタ３２６は、これら変換画素データＡ2及びＢ2の内から、上記変換特性選択信号の論理レベルに応じた方を択一的に選択し、これをセレクタ３２４に供給する。セレクタ３２４は、セレクタ３２２から供給された変換画素データＡ1(又はＢ1)、及びセレクタ３２６から供給された変換画素データＡ2(又はＢ2)の内から、入力映像指定信号ＳVの論理レベルに応じた方を択一的に選択し、これを第１変換画素データＤHとして次段の多階調化処理回路３３に供給する。
【００１８】
図６に示される構成により、第１データ変換回路３２は、操作装置１においてＴＶ信号が入力指定された場合には、図７に示される変換特性に基づいて、"０"〜"２５５"なる８ビットの輝度調整画素データＤBLを"０"〜"１９２"なる８ビットの第１変換画素データＤHに変換して多階調化処理回路３３に供給する。一方、ＰＣ映像信号が入力指定された場合には、図８に示される変換特性に基づいて、"０"〜"２５５"なる８ビットの輝度調整画素データＤBLを"０"〜"３８４"なる９ビットの第１変換画素データＤHに変換して多階調化処理回路３３に供給するのである。尚、図７(Ａ)及び図８(Ａ)は奇数フィールド(奇数フレーム)の表示、図７(Ｂ)及び図８(Ｂ)は偶数フィールド(偶数フレーム)の表示時に用いられる変換特性である。すなわち、第１データ変換回路３２は、ＴＶ信号が入力指定された場合には、その変換時に用いる変換特性を各フィールド(フレーム)毎に図７(Ａ)及び図７(Ｂ)の如く切り換え、ＰＣ映像信号が入力指定された場合には、各フィールド毎に図８(Ａ)及び図８(Ｂ)の如くその変換特性を切り換えるのである。
【００１９】
このように、後述する多階調化処理回路３３の前段に第１データ変換回路３２を設けて、表示階調数、多階調化による圧縮ビット数に合わせたデータ変換を施すことにより、多階調化処理による輝度飽和及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止する。
図９は、多階調化処理回路３３の内部構成を示す図である。
【００２０】
図９に示されるが如く、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８又は９ビットの第１変換画素データＤH中の上位６ビット分を表示データ、下位２又は３ビット分を誤差データとして夫々分離する。加算器３３２は、かかる誤差データとしての第１変換画素データＤH中の下位２又は３ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ(第１変換画素データＤH中の下位２又は３ビット)と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、この際、桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生して加算器３３３に供給する。加算器３３３は、上記表示データ(第１変換画素データＤH中の上位６ビット分)に、上記キャリアウト信号ＣOを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００２１】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
例えば、図１０に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々に対して、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重み付け加算を実施する。次に、この加算結果に、第１変換画素データＤH中の下位２又は３ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣOを第１変換画素データＤH中の上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００２２】
すなわち、誤差拡散処理回路３３０は、第１変換画素データＤH中の上位６ビット分を表示データ、残りの下位ビットを誤差データとして捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。かかる動作により、原画素｛Ｇ(j,k)｝における下位ビットに対応した輝度成分が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００２３】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド(フレーム)毎に変更するようにしても良い。
【００２４】
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットの誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＤSを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００２５】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００２６】
図１１は、かかるディザ処理回路３５０の内部構成を示す図である。
図１１において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。尚、ディザ係数発生回路３５２は、上記入力映像指定信号ＳVによって示される入力指定映像信号に応じて、発生すべきディザ係数ａ〜ｄの値を異ならせている。
【００２７】
すなわち、入力映像指定信号ＳVにて入力指定された映像信号がＴＶ信号である場合には、図１２に示されるが如く、
ディザ係数ａ：０
ディザ係数ｂ：１
ディザ係数ｃ：２
ディザ係数ｄ：３
なる各々２ビットからなるディザ係数ａ〜ｄを発生する一方、入力指定された映像信号がＰＣ映像信号である場合には、図１２に示されるが如く、
ディザ係数ａ：０(又は１)
ディザ係数ｂ：２(又は３)
ディザ係数ｃ：４(又は５)
ディザ係数ｄ：６(又は７)
なる各々３ビットからなるディザ係数ａ〜ｄを発生する。
【００２８】
これらディザ係数ａ〜ｄ各々は、例えば、図１３に示されるように、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)なる互いに隣接した４つの画素各々に割り当てられる。ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１３に示されるように１フィールド毎に変更して行く。
【００２９】
すなわち、ディザ係数発生回路３５２は、最初の第１フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ａ
画素Ｇ(j,k+1)  ：ディザ係数ｂ
画素Ｇ(j+1,k)  ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｂ
画素Ｇ(j,k+1)  ：ディザ係数ａ
画素Ｇ(j+1,k)  ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｄ
画素Ｇ(j,k+1)  ：ディザ係数ｃ
画素Ｇ(j+1,k)  ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｃ
画素Ｇ(j,k+1)  ：ディザ係数ｄ
画素Ｇ(j+1,k)  ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００３０】
例えば、図１７に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤSとして出力する。
【００３１】
以上の如く、図９に示されるディザ処理回路３５０は、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更して行くことにより、ディザパターンによる視覚的ノイズを低減させつつも視覚的に多階調化した４ビットの多階調化画素データＤSを求め、これを第２データ変換回路３４に供給するのである。
【００３２】
第２データ変換回路３４は、かかる４ビットの多階調化画素データＤSを図１４に示されるが如き変換テーブルに従って第１〜第１２ビットからなる表示駆動画素データＧＤに変換する。尚、これら第１〜第１２ビットの各々は、後述するサブフィールドＳＦ１〜ＳＦ１２各々に対応したものである。
以上の如く、ＡＢＬ回路３１、第１データ変換回路３２、多階調化処理回路３３及び第２データ変換回路３４からなるデータ変換回路３０によれば、８ビットで２５６階調を表現し得る画素データＤは、図１４に示されるが如き、全部で１３パターンからなる１２ビットの表示駆動画素データＧＤに変換されるのである。
【００３３】
図２のメモリ５は、駆動制御回路２から供給されてくる書込信号に従って上記表示駆動画素データＧＤを順次書き込んで記憶する。かかる書込動作により、１画面（ｎ行、ｍ列）分の表示駆動画素データＧＤ11-nmの書き込みが終了すると、メモリ５は、駆動制御回路２から供給されてくる読出信号に応じて、表示駆動画素データＧＤ11-nmを同一ビット桁同士にて１行分毎に順次読み出し、アドレスドライバ６に供給する。すなわち、メモリ５は、各々が１２ビットからなる１画面分の駆表示駆動画素データＧＤ11-nmを各ビット桁毎に、
ＤＢ１11-nm：表示駆動画素データＧＤ11-nmの第１ビット目
ＤＢ２11-nm：表示駆動画素データＧＤ11-nmの第２ビット目
ＤＢ３11-nm：表示駆動画素データＧＤ11-nmの第３ビット目
ＤＢ４11-nm：表示駆動画素データＧＤ11-nmの第４ビット目
ＤＢ５11-nm：表示駆動画素データＧＤ11-nmの第５ビット目
ＤＢ６11-nm：表示駆動画素データＧＤ11-nmの第６ビット目
ＤＢ７11-nm：表示駆動画素データＧＤ11-nmの第７ビット目
ＤＢ８11-nm：表示駆動画素データＧＤ11-nmの第８ビット目
ＤＢ９11-nm：表示駆動画素データＧＤ11-nmの第９ビット目
ＤＢ1011-nm：表示駆動画素データＧＤ11-nmの第10ビット目
ＤＢ1111-nm：表示駆動画素データＧＤ11-nmの第11ビット目
ＤＢ1211-nm：表示駆動画素データＧＤ11-nmの第12ビット目
の如く１２分割した表示駆動画素データビットＤＢ１11-nm〜ＤＢ１２11-nmとして捉え、これらＤＢ１11-nm、ＤＢ２11-nm、・・・・、ＤＢ１２11-nm各々を、駆動制御回路２から供給された読出信号に従って１行分毎に順次読み出してアドレスドライバ６に供給するのである。
【００３４】
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器４に対するクロック信号、及びメモリ５に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００３５】
アドレスドライバ６は、駆動制御回路２から供給されたタイミング信号に応じて、かかるメモリ５から読み出された１行分の表示駆動画素データビットＤＢ各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに夫々印加する。
ＰＤＰ１０は、アドレス電極としての上記列電極Ｄ1〜Ｄmと、これら列電極と直交して配列されている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。すなわち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及びＹnである。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて画素に対応した放電セルが形成される構造となっている。
【００３６】
第１サスティンドライバ７及び第２サスティンドライバ８各々は、駆動制御回路２から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。図１５は、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する各種駆動パルスの印加タイミングの一例を示す図である。
【００３７】
尚、図１５に示される一例においては、１フィールドの表示期間を１２個のサブフィールドＳＦ１〜ＳＦ１２に分割してＰＤＰ１０に対する階調駆動を行うものである。この際、各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って"発光セル"及び"非発光セル"の設定を行う画素データ書込行程Ｗｃと、上記"発光セル"のみを各サブフィールドの重み付けに対応した期間(回数)だけ発光維持させる発光維持行程Ｉｃとを実施する。ただし、先頭のサブフィールドＳＦ１においてのみで、ＰＤＰ１０の全放電セルを初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１２のみで消去行程Ｅを実行する。
【００３８】
先ず、上記一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に対して図１５に示されるが如きリセットパルスＲＰx及びＲＰYを同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電して、各放電セル内には一様に所定の壁電荷が形成される。これにより、全放電セルは一旦、上記"発光セル"に設定される。
【００３９】
次に、画素データ書込行程Ｗｃでは、アドレスドライバ６が、上記メモリ５から供給された表示駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを生成し、これを１行分毎に順次列電極Ｄ1-mに印加して行く。すなわち、先ず、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、上記表示駆動画素データビットＤＢ１11-nmの内から第１行目に対応した分、つまりＤＢ１11-1mを抽出し、これらＤＢ１11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１1を生成して列電極Ｄ1-mに印加する。次に、かかる表示駆動画素データビットＤＢ１11-nmの内の第２行目に対応した分であるＤＢ１21-2mを抽出し、これらＤＢ１21-2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１2を生成して列電極Ｄ1-mに印加する。以下、同様にして、サブフィールドＳＦ１の画素データ書込行程Ｗｃ内では、１行分毎の画素データパルス群ＤＰ１3〜ＤＰ１nを順次列電極Ｄ1-mに印加して行く。引き続き、サブフィールドＳＦ２の画素データ書込行程Ｗｃ内では、先ず、上記表示駆動画素データビットＤＢ２11-nmの内から第１行目に対応した分、つまりＤＢ２11-1mを抽出し、これらＤＢ２11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２1を生成して列電極Ｄ1-mに印加する。次に、かかる表示駆動画素データビットＤＢ２11-nmの内の第２行目に対応した分であるＤＢ２21-2mを抽出し、これらＤＢ２21-2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２2を生成して列電極Ｄ1-mに印加する。以下、同様にして、サブフィールドＳＦ２の画素データ書込行程Ｗｃ内では、１行分毎の画素データパルス群ＤＰ２3〜ＤＰ２nを順次列電極Ｄ1-mに印加して行く。以下、サブフィールドＳＦ３〜ＳＦ１２各々での画素データ書込行程Ｗｃにおいても同様に、アドレスドライバ６は、表示駆動画素データビットＤＢ３11-nm〜ＤＢ１２11-nm各々に基づいて生成した画素データパルス群ＤＰ３1-n〜ＤＰ１２1-n各々をサブフィールドＳＦ３〜ＳＦ１２各々に割り当て、これらを列電極Ｄ1-mに印加して行くのである。尚、アドレスドライバ６は、表示駆動画素データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成するものとする。
【００４０】
更に、画素データ書込行程Ｗｃでは、第２サスティンドライバ８が、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図１５に示されるが如き負極性の走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。すなわち、表示駆動画素データＧＤにおける第１ビット〜第１２ビット各々が、サブフィールドＳＦ１〜ＳＦ１２各々での画素データ書込行程Ｗｃにおいて選択消去放電を生起させるか否かを決定しているのである。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、低電圧の画素データパルスが印加された"列"に形成されている放電セルには放電が生起されず、現状が保持される。つまり、"非発光セル"の放電セルは"非発光セル"のまま、"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。このように、各サブフィールド毎の画素データ書込行程Ｗｃにより、その直後の発光維持行程Ｉｃにて維持放電が生起される"発光セル"と、維持放電が生起されない"非発光セル"とが設定される。
【００４１】
次に、各サブフィールドの発光維持行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図１５に示されるように交互に正極性の維持パルスＩＰX及びＩＰYを印加する。
ここで、発光維持行程Ｉｃにおいて印加される維持パルスＩＰの回数は、各サブフィールド毎にその重み付けに応じて設定されており、更に、図２に示されるデータ変換回路３０から供給された輝度モード信号ＬＣ、及び上記入力セレクタ３において入力映像信号として選択された映像信号の種別に応じて異なる。
【００４２】
図１６は、入力映像信号としてＴＶ信号が選択された場合にサブフィールドＳＦ１〜ＳＦ１２各々の発光維持行程Ｉｃにおいて印加する維持パルスＩＰの回数を示す図である。尚、図１６(Ａ)は奇数フィールド(奇数フレーム)の表示時、図１６(Ｂ)は偶数フィールド(偶数フレーム)の表示時において印加する維持パルスＩＰの回数を、輝度モード信号ＬＣに応じた各モード毎に夫々示すものである。
【００４３】
一方、図１７は、入力映像信号としてＰＣ映像信号が選択された場合にサブフィールドＳＦ１〜ＳＦ１２各々の発光維持行程Ｉｃにおいて印加すべき維持パルスＩＰの回数を示す図である。尚、図１７(Ａ)は奇数フィールド(奇数フレーム)の表示時、図１７(Ｂ)は偶数フィールド(偶数フレーム)の表示時において印加する維持パルスＩＰの回数を、輝度モード信号ＬＣに応じた各モード毎に夫々示すものである。
【００４４】
例えば、駆動制御回路２は、入力映像信号としてＴＶ信号を指定する入力映像指定信号ＳV、及び輝度モード１を示す輝度モード信号ＬＣの各々が供給された場合には、図１８に示されるが如き発光駆動シーケンスに従った動作を実施させるべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
【００４５】
尚、図１８(Ａ)は奇数フィールド(奇数フレーム)の表示、図１８(Ｂ)は偶数フィールド(偶数フレーム)の表示時において実施する発光駆動シーケンスを夫々示している。
つまり、入力指定された映像信号がＴＶ信号であり、かつ輝度モード１である場合、各サブフィールドＳＦ１〜ＳＦ１２各々の発光維持行程Ｉｃで印加する維持パルスＩＰの回数比は、
奇数フィールド(奇数フレーム)の表示時には、図１８(Ａ)に示されるが如く、
ＳＦ１：２
ＳＦ２：２
ＳＦ３：６
ＳＦ４：８
ＳＦ５：１１
ＳＦ６：１７
ＳＦ７：２２
ＳＦ８：２８
ＳＦ９：３５
ＳＦ10：４３
ＳＦ11：５１
ＳＦ12：３０
となり、偶数フィールド(偶数フレーム)の表示時には、図１８(Ｂ)に示されるが如く、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：６
ＳＦ５：１０
ＳＦ６：１４
ＳＦ７：１９
ＳＦ８：２５
ＳＦ９：３１
ＳＦ10：３９
ＳＦ11：４７
ＳＦ12：５７
となる。
【００４６】
一方、入力映像信号としてＰＣ映像信号を指定する入力映像指定信号ＳV、及び輝度モード１を示す輝度モード信号ＬＣの各々が供給された場合、駆動制御回路２は、図１９に示されるが如き発光駆動シーケンスに従った動作を実施させるべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
【００４７】
尚、図１９(Ａ)は奇数フィールド(奇数フレーム)の表示、図１９(Ｂ)は偶数フィールド(偶数フレーム)の表示時において実施する発光駆動シーケンスを夫々示している。
つまり、入力映像信号がＰＣ映像信号であり、かつ輝度モード１である場合、各サブフィールドＳＦ１〜ＳＦ１２各々の発光維持行程Ｉｃで印加する維持パルスＩＰの回数比は、
奇数フィールド(奇数フレーム)の表示時には、図１９(Ａ)に示されるが如く、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：７
ＳＦ５：１１
ＳＦ６：１４
ＳＦ７：２０
ＳＦ８：２５
ＳＦ９：３３
ＳＦ10：４０
ＳＦ11：４８
ＳＦ12：５０
となり、偶数フィールド(偶数フレーム)の表示時には、図１９(Ｂ)に示されるが如く、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：６
ＳＦ５：１０
ＳＦ６：１４
ＳＦ７：１９
ＳＦ８：２５
ＳＦ９：３１
ＳＦ10：３９
ＳＦ11：４７
ＳＦ12：５７
となる。
【００４８】
この際、上記サブフィールドＳＦ１〜ＳＦ１２各々で印加される維持パルスＩＰの回数比は、非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ2、2）であり、これにより入力映像信号に予め施されている非線形特性（ガンマ特性）を補正するようにしている。尚、上記サブフィールドＳＦ１〜ＳＦ１２各々の内、低輝度発光を担うサブフィールドの数を、高輝度発光を担うサブフィールドの数よりも多くしてある。つまり、維持パルスＩＰの印加回数が２５回以下となる比較的低輝度発光を担うサブフィールドの数はＳＦ１〜ＳＦ８までの８個であり、高輝度発光を担うサブフィールドＳＦ９〜ＳＦ１２の個数よりも多い。
【００４９】
そして、最後尾のサブフィールドＳＦ１２のみで消去行程Ｅを実行する。
かかる消去行程Ｅにおいては、アドレスドライバ６が、図１５に示されるが如き正極性の消去パルスＡＰを発生してこれを列電極Ｄ1-mに印加する。更に、第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に図１５に示されるが如き負極性の消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが"非発光セル"になるのである。
【００５０】
ここで、図１８又は図１９に示される各サブフィールド内において、画素データ書込行程Ｗｃで"発光セル"に設定された放電セルのみが、その直後に実施される発光維持行程Ｉcにおいて、上述した如き回数比に従った回数だけ維持放電を繰り返してその発光状態を維持する。
この際、各放電セルが各サブフィールド毎に、"発光セル"、"非発光セル"のいずれに設定されるのかは、図１４に示されるが如き表示駆動画素データＧＤによって決まる。すなわち、表示駆動画素データＧＤの第１ビット〜第１２ビット各々はサブフィールドＳＦ１〜ＳＦ１２各々に対応しており、そのビットの論理レベルが例えば論理レベル"１"である場合に限り、そのビット桁に対応したサブフィールドの画素データ書込行程Ｗｃにおいて選択消去放電が生起され、放電セルは"非発光セル"に設定される。一方、そのビットの論理レベルが論理レベル"０"である場合には、上記選択消去放電は生起されないので、現状を維持する。つまり、"非発光セル"の放電セルは"非発光セル"のまま、"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。この際、サブフィールドＳＦ１〜ＳＦ１２の内で、放電セルを"非発光セル"の状態から"発光セル"に推移させることが出来る機会は、先頭のサブフィールドＳＦ１でのリセット行程Ｒcのみである。よって、このリセット行程Ｒcの終了後、サブフィールドＳＦ１〜ＳＦ１２のいずれか１の画素データ書込行程Ｗｃにおいて選択消去放電が生起されて、一旦"非発光セル"に推移してしまった放電セルは、このフィールド内において再び"発光セル"に推移することはない。従って、図１４に示されるが如き表示駆動画素データＧＤのデータパターンによれば、各放電セルは図１４の黒丸に示されるサブフィールドにて選択消去放電が生起されるまでの間だけ"発光セル"となり、その間に存在する白丸にて示されるサブフィールド各々の発光維持行程Ｉｃにて上述した如き回数だけ維持放電を行う。
【００５１】
これにより、入力映像信号がＴＶ信号であり、かつ輝度モード１である場合には、図１４に示されるように、
奇数フィールド(奇数フレーム)表示時には、
｛0：2：4：10：18：29：46：68：96：131：174：225：255｝
なる１３階調分の輝度表現を有する階調駆動が為され、
偶数フィールド(偶数フレーム)表示時には、
｛0：1：3：7：13：23：37：56：81：112：151：198：255｝
なる１３階調分の輝度表現を有する階調駆動が為される。
【００５２】
図２０は、入力映像信号がＴＶ信号である場合に、この入力映像信号と、かかる入力映像信号に応じて実際にＰＤＰ１０上に表示される画像の表示輝度との対応関係を示す図である。
図２０において、"□"は、図１８(Ａ)に示されるが如き発光駆動シーケンスに従った階調駆動によって得られる階調輝度点、"◇"は、図１８(Ｂ)に示されるが如き発光駆動シーケンスに従った階調駆動によって得られる階調輝度点を夫々示している。
【００５３】
図２０に示されるように、入力映像信号がＴＶ信号である場合には、図１８(Ａ)及び図１８(Ｂ)に示されるが如き発光駆動シーケンスを１フィールド（１フレーム）毎に交互に切り換えて実施する。かかる駆動によれば、一方の発光駆動シーケンスで得られる２つの階調輝度点の中間に、他方の発光駆動シーケンスで得られる階調輝度点が付加されることになる。
【００５４】
尚、図２０において、互いに隣接する階調輝度点、すなわち、"□"と"◇"との間の輝度は、上述した如き誤差拡散処理、及びディザ処理等の多階調化処理によって得られる。
図２１は、図２０中における領域Ｅ１内において、図１８(Ａ)に示される発光駆動シーケンスで得られる階調輝度点("□")と、図１８(Ｂ)に示される発光駆動シーケンスで得られる階調輝度点("◇")と、誤差拡散処理で得られる階調輝度点("●")と、ディザ処理で得られる階調輝度点("■")との位置関係を示す図である。
【００５５】
この際、図２１に示されるように、上記ディザ処理によって擬似的に得られる階調輝度点の各々の一部（"■"）は、図１８(Ａ)及び図１８(Ｂ)に示される発光駆動シーケンスの実施によって得られる階調輝度点（"□"）と同一輝度レベルになっている。
従って、ＴＶ信号の如き比較的Ｓ／Ｎの悪い入力映像信号に対しては、時間方向の積分効果によりフリッカを抑え、かつディザノイズを軽減しつつ上記誤差拡散処理及びディザ処理による擬似的な階調数増加が図られるのである。
【００５６】
一方、入力映像信号が、比較的Ｓ／Ｎの良いＰＣ映像信号である場合には、図１４に示されるように、
奇数フィールド(奇数フレーム)表示時には、
｛0：1：3：7：14：25：39：59：84：117：157：205：255｝
なる１３階調分の輝度表現を有する階調駆動が為され、
偶数フィールド(偶数フレーム)表示時には、
｛0：1：3：7：13：23：37：56：81：112：151：198：255｝
なる１３階調分の輝度表現を有する階調駆動が為される。
【００５７】
図２２は、入力映像信号が上記ＰＣ映像信号である場合に、この入力映像信号と、かかる入力映像信号に応じてＰＤＰ１０上に表示される画像の表示輝度との対応関係を示す図である。
図２２において、"□"は、図１９(Ａ)に示されるが如き発光駆動シーケンスに従った階調駆動によって得られる階調輝度点、"◇"は、図１９(Ｂ)に示されるが如き発光駆動シーケンスに従った階調駆動によって得られる階調輝度点を夫々示している。
【００５８】
図２２に示されるように、入力映像信号がＰＣ映像信号である場合には、１フィールド（１フレーム）毎に図１９(Ａ)及び図１９(Ｂ)に示されるが如き、互いに階調輝度点が僅かにずれている発光駆動シーケンスを交互に切り換えて実施する。かかる駆動によれば、一方の発光駆動シーケンスで得られる２つの階調輝度点の間で一方の階調輝度点に近い位置に、他方の発光駆動シーケンスで得られる階調輝度点が付加されることになる。
【００５９】
尚、図２２において、"□"及び"◇"なる階調輝度点によって示される輝度以外の輝度は、上述した如き誤差拡散処理、ディザ処理等の多階調化処理によって得られる。
図２３は、図２２中における領域Ｅ２内において、図１９(Ａ)に示される発光駆動シーケンスで得られる階調輝度点("□")と、図１９(Ｂ)に示される発光駆動シーケンスで得られる階調輝度点("◇")と、誤差拡散処理で得られる階調輝度点("●")と、ディザ処理で得られる階調輝度点("■")との位置関係を示す図である。
【００６０】
このように、ＰＣ映像信号が入力指定された場合には、そのディザ処理時において、図１２に示されるが如き３ビットのディザ係数ａ〜ｄ(a=0、b=2、c=4、d=6)が用いられる為、図２３に示されるように、誤差拡散処理によって得られる階調輝度点各々による分布には粗密が生じる。
よって、図２３に示されるように、上記誤差拡散処理及びディザ処理によって擬似的に得られる階調輝度点の各々と、図１９(Ａ)及び図１９(Ｂ)に示されるが如き発光駆動シーケンスの実施によって得られる階調輝度点の各々とは互いに異なる輝度レベルとなる。
【００６１】
従って、時間方向の積分効果により、視覚上における表示階調数は、図１８に示される発光駆動シーケンス (すなわち、入力映像信号としてＴＶ信号が指定された場合に用いられる発光駆動シーケンス)を採用した場合に比して略２倍に増加する。
すなわち、ＰＣ映像信号の如き比較的Ｓ／Ｎの良い映像信号が入力指定された場合には、誤差拡散処理及びディザ処理によって得られる擬似的な階調輝度点を、図１９(Ａ)及び図１９(Ｂ)に示されるが如き発光駆動シーケンスの実施によって得られる階調輝度点に対してずらすことにより、擬似的に表現される階調数を大幅に増加するのである。
【００６２】
尚、上記実施例においては、画素データの書込方法として、予め各放電セルに壁電荷を形成させて全放電セルを発光セルに設定しておき、それから画素データに応じて選択的にその壁電荷を消去することにより画素データの書込を為すという、いわゆる選択消去アドレス法を採用した場合について述べた。
しかしながら、本発明は、画素データの書込方法として、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
【００６３】
図２４は、この選択書込アドレス法を採用した場合に、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する各種駆動パルスの印加タイミングの一例を示す図である。
又、図２５は、選択書込アドレス法を採用した場合に、入力映像信号としてＴＶ信号が指定された時に実施される発光駆動シーケンスを示す図であり、図２６は、ＰＣ映像信号が指定された時に実施されるを発光駆動シーケンスを示す図である。尚、図２５(Ａ)及び図２６(Ａ)各々は奇数フィールド(奇数フレーム)の表示、図２５(Ｂ)及び図２６(Ｂ)各々は偶数フィールド(偶数フレーム)の表示時において実施する発光駆動シーケンスを夫々示している。
【００６４】
更に、図２７は、かかる選択書込アドレス法を採用した場合に、図６に示される第２データ変換回路３４において用いられる変換テーブル、並びに１フィールド期間内で実施される発光駆動の全パターンを示す図である。
ここで、上記図２４に示されるように、選択書込アドレス法を採用した場合には、先ず、先頭のサブフィールドＳＦ１２での一斉リセット行程Ｒｃにおいて、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰx及びＲＰYを同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる（Ｒ1）。その直後に、第１サスティンドライバ７は、消去パルスＥＰをＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる（Ｒ2）。すなわち、図２４に示されるが如き一斉リセット行程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電セルは、一旦、"非発光セル"の状態に初期化されるのである。
【００６５】
次に、画素データ書込行程Ｗｃでは、アドレスドライバ６が、上記メモリ５から供給された表示駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを生成し、これを１行分毎に順次列電極Ｄ1-mに印加して行く。すなわち、先ず、サブフィールドＳＦ１２の画素データ書込行程Ｗｃでは、上記表示駆動画素データビットＤＢ１２11-nmの内から第１行目に対応した分、つまりＤＢ１２11-1mを抽出し、これらＤＢ１２11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１２1を生成して列電極Ｄ1-mに印加する。次に、かかる表示駆動画素データビットＤＢ１２11-nmの内の第２行目に対応した分であるＤＢ１２21-2mを抽出し、これらＤＢ１２21-2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１２2を生成して列電極Ｄ1-mに印加する。以下、同様にして、サブフィールドＳＦ１２の画素データ書込行程Ｗｃ内では、１行分毎の画素データパルス群ＤＰ１２3〜ＤＰ１２nを順次列電極Ｄ1-mに印加して行く。引き続き、サブフィールドＳＦ１１の画素データ書込行程Ｗｃ内では、先ず、上記表示駆動画素データビットＤＢ１１11-nmの内から第１行目に対応した分、つまりＤＢ１１11-1mを抽出し、これらＤＢ１１11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１１1を生成して列電極Ｄ1-mに印加する。次に、かかる表示駆動画素データビットＤＢ１１11-nmの内の第２行目に対応した分であるＤＢ１１21-2mを抽出し、これらＤＢ１１21-2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１１2を生成して列電極Ｄ1-mに印加する。以下、同様にして、サブフィールドＳＦ１１の画素データ書込行程Ｗｃ内では、１行分毎の画素データパルス群ＤＰ１１3〜ＤＰ１１nを順次列電極Ｄ1-mに印加して行く。以下、サブフィールドＳＦ１０〜ＳＦ１各々での画素データ書込行程Ｗｃにおいても同様に、アドレスドライバ６は、表示駆動画素データビットＤＢ１０11-nm〜ＤＢ１11-nm各々に基づいて生成した画素データパルス群ＤＰ１０1-n〜ＤＰ１1-n各々をサブフィールドＳＦ１０〜ＳＦ１各々に割り当て、これらを列電極Ｄ1-mに印加して行くのである。尚、アドレスドライバ６は、表示駆動画素データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成するものとする。
【００６６】
更に、画素データ書込行程Ｗｃでは、第２サスティンドライバ８が、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図２４６に示されるが如き負極性の走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択書込放電）が生じ、その放電セル内に選択的に壁電荷が形成される。かかる選択書込放電により、上記一斉リセット行程Ｒｃにて"非発光セル"の状態に初期化された放電セルは、"発光セル"に推移する。一方、低電圧の画素データパルスが印加された"列"に形成されている放電セルには上記選択書込放電は生起されず、現状が保持される。つまり、"非発光セル"の放電セルは"非発光セル"のまま、"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。このように、各サブフィールド毎の画素データ書込行程Ｗｃにより、その直後の発光維持行程Ｉｃにて維持放電が生起される"発光セル"と、維持放電が生起されない"非発光セル"とが設定される。
【００６７】
次に、各サブフィールドの発光維持行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図２４に示されるように交互に正極性の維持パルスＩＰX及びＩＰYを印加する。この際、各サブフィールドの発光維持行程Ｉｃにおいて印加すべき維持パルスＩＰの回数は、図２５又は図２６に示されるが如く、入力映像信号として選択された映像信号の種別に応じて異なる。
【００６８】
そして、図２４に示されるように、選択書込アドレス法を採用した場合には、最後尾のサブフィールドＳＦ１のみで消去行程Ｅを実行する。
かかる消去行程Ｅにおいては、アドレスドライバ６が、図２４に示されるが如き負極性の消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に同時に印加する。かかる消去パルスＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが"非発光セル"になるのである。
【００６９】
ここで、図２５又は図２６に示される各サブフィールド内の画素データ書込行程Ｗｃにおいて、"発光セル"に設定された放電セルのみが、その直後に実施される発光維持行程Ｉcにて、図中に記述されている回数だけ維持放電を繰り返し、その発光状態を維持する。
この際、放電セルがサブフィールド各々のデータ書込行程Ｗｃにおいて、"発光セル"、"非発光セル"のいずれに設定されるのかは、図２７に示されるが如き表示駆動画素データＧＤによって決まる。すなわち、表示駆動画素データＧＤの第１ビット〜第１２ビット各々はサブフィールドＳＦ１〜ＳＦ１２各々に対応しており、そのビットの論理レベルが例えば論理レベル"１"である場合に限りそのビット桁に対応したサブフィールドの画素データ書込行程Ｗｃにおいて上述した如き選択書込放電が生起されて、放電セルは"発光セル"に設定される。一方、そのビットの論理レベルが論理レベル"０"である場合には、上述した如き選択書込放電は生起されないので、現状を維持する。つまり、"非発光セル"の放電セルは"非発光セル"のまま、"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。この際、サブフィールドＳＦ１２〜ＳＦ１の内で、放電セルを"発光セル"の状態から"非発光セル"に推移させることが出来る機会は、先頭のサブフィールドＳＦ１２でのリセット行程Ｒcのみである。よって、このリセット行程Ｒcの終了後、サブフィールドＳＦ１２〜ＳＦ１のいずれか１の画素データ書込行程Ｗｃにおいて選択書込放電が生起されて、一旦"発光セル"に推移してしまった放電セルは、このフィールド内において再び"非発光セル"に推移することはない。
従って、図２７に示される表示駆動画素データＧＤによれば、各放電セルは図２７の黒丸に示されるサブフィールドにおいて選択書込放電が生起されるまでの間は"非発光セル"の状態を維持し、黒丸以降のサブフィールド各々の発光維持行程Ｉｃにて、図２５又は図２６中に記述されている回数だけ維持放電を繰り返し、その放電発光状態を維持する。
【００７０】
これにより、入力映像信号がＴＶ信号であり、かつ輝度モード１である場合には、図２７に示されるように、
奇数フィールド(奇数フレーム)表示時には、
｛0：2：4：10：18：29：46：68：96：131：174：225：255｝
なる１３階調分の輝度表現を有する階調駆動が為され、
偶数フィールド(偶数フレーム)表示時には、
｛0：1：3：7：13：23：37：56：81：112：151：198：255｝
なる１３階調分の輝度表現を有する階調駆動が為される。
【００７１】
一方、入力映像信号がＰＣ映像信号である場合には、図２７に示されるように、
奇数フィールド(奇数フレーム)表示時には、
｛0：1：3：7：14：25：39：59：84：117：157：205：255｝
なる１３階調分の輝度表現を有する階調駆動が為され、
偶数フィールド(偶数フレーム)表示時には、
｛0：1：3：7：13：23：37：56：81：112：151：198：255｝
なる１３階調分の輝度表現を有する階調駆動が為される。
【００７２】
この際、かかる階調駆動による輝度表現は、画素データ書き込み方法として前述した如き選択消去アドレス法を採用した場合と同一である。
従って、選択書込アドレス法を採用した場合にも上記選択消去アドレス法を採用した場合と同様に、入力指定された映像信号の種別に応じて適切な疑似階調数の増大が図られるのである。
【００７３】
又、上記実施例においては、サブフィールドＳＦ１〜ＳＦ１２の内のいずれか１の画素データ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の画素データパルスとの同時印加により選択消去(書込)放電を生起させるようにしているが、放電セル内に残留する荷電粒子の量が少ないと、この選択消去(書込)放電が正常に生起されず、放電セル内の壁電荷を正常に消去(形成)できない場合がある。この際、例えＡ／Ｄ変換後の画素データＤが低輝度を示すデータであっても、最高輝度に対応した発光が為されてしまい、画像品質を著しく低下させるという問題が生じる。
【００７４】
そこで、第２データ変換回路３４において用いる変換テーブルを、上記図１４及び図２７に示されるものから図２８及び図２９に示されるものに変更して階調駆動を実施する。尚、図２８は、選択消去アドレス法を採用した場合に第２データ変換回路３４で用いる変換テーブル、並びに１フィールド期間内で実施される発光駆動パターンを示す図であり、図２９は、選択書込アドレス法を採用した場合での上記変換テーブル及び発光駆動パターンを示す図である。ここで、これら図２８及び図２９に示されている"＊"は、論理レベル"１"又は"０"のいずれでも良いことを示し、三角印は、かかる"＊"が論理レベル"１"である場合に限り選択消去(書込)放電が生起されることを示している。
【００７５】
これら図２８及び図２９に示される表示駆動画素データＧＤによれば、少なくとも連続して２回分の"選択消去(書込)放電"が実施される。要するに、初回の選択消去(書込)放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの内の少なくとも１つで、再度、選択消去(書込)放電を行うことにより、画素データの書込を確実にし、誤った発光動作を防止しているのである。
【００７６】
【発明の効果】
以上詳述した如く、本発明によるプラズマディスプレイパネルの駆動方法においては、入力映像信号の種別に応じて、１フィールド(１フレーム)期間中の発光維持行程各々で実施される発光回数の比が互いに異なる第１及び第２発光駆動シーケンスを１フィールド(１フレーム)毎に交互に切り換えて実行する第１駆動パターン、及び上記発光維持行程各々で実施される発光回数の比が互いに異なる第３及び第４発光駆動シーケンスを１フィールド(１フレーム)毎に交互に切り換えて実行する第２駆動パターンの内から一方を選択的に実行するようにしている。
【００７７】
この際、入力映像信号の種別がＴＶ信号である場合には、上記第１駆動パターンを選択的に実行することにより、上記第１発光駆動シーケンスによって得られる階調輝度点と、上記第２発光駆動シーケンスの実行時に誤差拡散及びディザ処理等の多階調化処理によって擬似的に得られる階調輝度点とを同一輝度レベルにする。一方、入力映像信号の種別がＰＣ映像信号である場合には、上記第２駆動パターンを選択的に実行することにより、上記第３発光駆動シーケンスによって得られる階調輝度点と、上記第４発光駆動シーケンスの実行時に上記誤差拡散及びディザ処理等の多階調化処理によって擬似的に得られる階調輝度点とを互いに異なる輝度レベルにしている。
【００７８】
よって、ＴＶ信号の如き比較的Ｓ／Ｎの悪い映像信号に基づく表示を実施する場合には、フリッカの発生及びディザによるノイズの発生を抑制しつつも誤差拡散及びディザ処理等の多階調化処理による擬似的な階調数増加が図れるようになる。一方、ＰＣ映像信号の如き比較的Ｓ／Ｎが良い映像信号に基づく表示を実施する場合には、上記誤差拡散及びディザ処理等の多階調化処理によって擬似的に得られる階調数を略２倍に増加させることが出来る。
【図面の簡単な説明】
【図１】６４階調の中間調表示を実施する為の発光駆動シーケンスを示す図である。
【図２】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】データ変換回路３０の内部構成を示す図である。
【図４】ＡＢＬ回路３１の内部構成を示す図である。
【図５】データ変換回路３１２における変換特性を示す図である。
【図６】第１データ変換回路３２の内部構成を示す図である。
【図７】ＴＶ信号が入力指定された場合に第１データ変換回路３２において用いられるデータ変換特性を示す図である。
【図８】ＰＣ映像信号が入力指定された場合に第１データ変換回路３２において用いられるデータ変換特性を示す図である。
【図９】多階調化処理回路３３の内部構成を示す図である。
【図１０】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１１】ディザ処理回路３５０の内部構成を示す図である。
【図１２】入力映像信号の種別毎のディザ係数ａ〜ｄ各々の値を示す図である。
【図１３】ディザ処理回路３５０の動作を説明する為の図である。
【図１４】第２データ変換回路３４の変換テーブル、及びこの変換テーブルによって得られた表示駆動画素データＧＤによる発光駆動パターンと表示輝度とを示す図である。
【図１５】選択消去アドレス法を採用した際に、１フィールド表示期間内においてＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図１６】ＴＶ信号が入力指定された場合における、各輝度モードと、サブフィールドＳＦ１〜ＳＦ１２各々の発光維持行程Ｉcでの維持パルスＩＰの印加回数との対応関係を示す図である。
【図１７】ＰＣ映像信号が入力指定された場合における、輝度モードと、サブフィールドＳＦ１〜ＳＦ１２各々の発光維持行程Ｉcでの維持パルスＩＰの印加回数との対応関係を示す図である。
【図１８】ＴＶ信号が入力指定された場合に実施される発光駆動シーケンスの一例を示す図である。
【図１９】ＰＣ映像信号が入力指定された場合に実施される発光駆動シーケンスの一例を示す図である。
【図２０】ＴＶ信号が入力指定された場合における、入力映像信号に対する表示輝度特性を示す図である。
【図２１】図２０中における領域Ｅ１内において、図１８に示される発光駆動シーケンスで得られる各階調輝度点と、誤差拡散処理及びディザ処理で得られる各階調輝度点との位置関係を示す図である。
【図２２】ＰＣ映像信号が入力指定された場合における、入力映像信号に対する表示輝度特性を示す図である。
【図２３】図２２中における領域Ｅ２内において、図１９に示される発光駆動シーケンスで得られる各階調輝度点と、誤差拡散処理及びディザ処理で得られる各階調輝度点との位置関係を示す図である。
【図２４】選択書込アドレス法を採用した際に、１フィールド表示期間内においてＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図２５】入力指定された映像信号がＴＶ信号である場合に実施される発光駆動シーケンス(選択書込アドレス法を採用)を示す図である。
【図２６】入力指定された映像信号がＰＣ映像信号である場合に実施される発光駆動シーケンス(選択書込アドレス法を採用)を示す図である。
【図２７】選択書込アドレス法を採用した場合に用いられる第２データ変換回路３４の変換テーブル、及びこの変換テーブルによって得られた表示駆動画素データＧＤに応じた発光駆動パターンと表示輝度とを示す図である。
【図２８】選択消去アドレス法を採用した場合に用いられる第２データ変換回路３４の変換テーブルの他の一例、及びこの変換テーブルによって得られた表示駆動画素データＧＤに応じた発光駆動パターンと表示輝度とを示す図である。
【図２９】選択書込アドレス法を採用した場合に用いられる第２データ変換回路３４の変換テーブルの他の一例、及びこの変換テーブルによって得られた表示駆動画素データＧＤに応じた発光駆動パターンと表示輝度とを示す図である。
【主要部分の符号の説明】
１    操作装置
２    駆動制御回路
３    入力セレクタ
６    アドレスドライバ
７    第１サスティンドライバ
８    第２サスティンドライバ
１０  ＰＤＰ
３０  データ変換回路
３１  ＡＢＬ回路３１
３２  第１データ変換回路
３３  多階調化処理回路
３４  第２データ変換回路
330   誤差拡散処理回路
350   ディザ処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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