(57)【特許請求の範囲】
【請求項１】
フィールド酸化膜上に第１の多結晶シリコン層を形成する工程と、
前記第１の多結晶シリコン層上に絶縁膜を形成する工程と、
前記絶縁膜上に第２の多結晶シリコン層を形成する工程と、
前記第２の多結晶シリコン層上であって容量素子の一方の電極と抵抗素子を作る領域に第１のフォトレジストを形成する工程と、
前記第２の多結晶シリコン層と前記絶縁膜とをエッチングし、前記第２の多結晶シリコン層からなる容量素子の一方の電極と抵抗素子とをそれぞれ形成する工程と、
前記第１のフォトレジストを除去した後、前記第１の多結晶シリコン層上に前記容量素子の一方の電極と前記抵抗素子を別々に覆うように第２のフォトレジストを形成する工程と、
前記第１の多結晶シリコン層をエッチングし、前記第１の多結晶シリコン層からなる前記容量素子の他方の電極を形成するとともに、前記抵抗素子と前記容量素子とを電気的に分離する工程と、
を備えたことを特徴とする集積回路用の受動素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路に使用される抵抗素子やコンデンサ素子などの集積回路用の受動素子の製造方法に関する。
【０００２】
【従来の技術】
従来からの集積回路用の受動素子の製造方法の一例について、図５を参照して説明する。
【０００３】
まず、図５（Ａ）に示すように、シリコン基板１の上に、フィールド酸化膜２と酸化膜３とをそれぞれ形成させる。次いで、このフィールド酸化膜２と酸化膜３の上に、図５（Ａ）に示すように、多結晶シリコン層４、層間絶縁膜５、および多結晶シリコン層６を順次形成させる。次に、多結晶シリコン層６の上にフォトレジストを塗布したのち、容量素子（コンデンサ）の上部電極を作る領域にその電極に応じたフォトレジスト７のみを形成させ、他の部分は除去する。
【０００４】
その後、多結晶シリコン層６と層間絶縁膜５のエッチングを行うと、フォトレジスト７の部分以外の多結晶シリコン層６と層間絶縁膜５が除去され、さらにフォトレジスト７を除去させる。この結果、図５（Ｂ）に示すように、容量素子の上部電極として機能する多結晶シリコン層６と、容量素子の絶縁物として機能する層間絶縁膜５が形成される。
【０００５】
次いで、多結晶シリコン層４の上、および上部電極となる多結晶シリコン層６の上にフォトレジストを塗布させる。その後、図５（Ｃ）に示すように、多結晶シリコン層６をフォトレジスト８で被覆するとともに、抵抗素子を作る領域にその抵抗素子に応じたフォトレジスト８を形成させる。
【０００６】
次に、多結晶シリコン層４のエッチングを行うと、フォトレジスト８の部分以外の多結晶シリコン層４が除去され、さらにフォトレジスト８を除去させる。この結果、図５（Ｄ）に示すように、フィールド酸化膜２上には、多結晶シリコン層４、層間絶縁物５、および多結晶シリコン層６からなる容量素子９と、多結晶シリコン層４からなる抵抗素子１０とが形成される。
【０００７】
このようなＬＳＩプロセスにおいて、抵抗素子や容量素子についてその抵抗値や容量値を絶対的な値に絶対値制御することは困難であるが、複数の素子の間でその比のばらつきを少なくする制御ができるという利点がある。特に、１００μ□（ｓｑｕａｒｅ）以下では、かなりの精度でそのばらつきの比を少なくすることができる。
【０００８】
また、上記のように、通常、抵抗素子１０は、厚く平坦なフィールド酸化膜２上に形成される多結晶シリコン層４をエッチングして形成され、多結晶シリコン層４の幅と長さで抵抗値が規定される。
【０００９】
【発明が解決しようとする課題】
ところで、多結晶シリコン層４により抵抗素子１０を形成するに先立って、多結晶シリコン層４の上、および容量素子９の上部電極となる多結晶シリコン層６の上に、フォトレジストを塗布させる。
【００１０】
しかし、多結晶シリコン層４と多結晶シリコン層６とでは、図６（Ａ）に示すように、その上面の高さが異なるので、そのフォトレジスト８の膜厚は、図６（Ａ）の一点鎖線で示すように、容量素子９の上部電極となる多結晶シリコン層６の周辺領域ａでは厚く、その周辺領域ａに続く領域ｂではそれよりも薄く所望の厚みになってしまう。このようなフォトレジストの膜厚の不均一のために、フォトレジストを露光して抵抗素子１０に応じたレジストパターンを形成する際に、定在波効果の影響により、周辺領域ａでは領域ｂに比べてレジストパターンの幅が変化してしまう。
【００１１】
この結果、図６（Ｂ）および図７に示すように、容量素子９の周辺領域ａから離れた領域ｂでは抵抗素子１０の幅Ｗ１、Ｗ２は狙いの寸法になるが、その周辺領域ａでは抵抗素子１０の幅Ｗ３、Ｗ４は狙いの寸法よりも太くなるので、抵抗素子１０は周辺領域ａと領域ｂとではその抵抗比が異なってしまうという不都合がある。
【００１２】
このような不都合は、抵抗素子１０が容量素子９に隣接しすぎているために起こるので、これを回避するには、抵抗素子１０を容量素子９から離れた位置に設ければ良いが、これでは集積化に反してしまう。
【００１３】
そこで、本発明の目的は、集積化を損なわずに、抵抗素子の単位長さあたりの抵抗値のばらつきをなくすようにした集積回路用の受動素子の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、  請求項１記載の発明は、フィールド酸化膜上に第１の多結晶シリコン層を形成する工程と、前記第１の多結晶シリコン層上に絶縁膜を形成する工程と、前記絶縁膜上に第２の多結晶シリコン層を形成する工程と、前記第２の多結晶シリコン層上であって容量素子の一方の電極と抵抗素子を作る領域に第１のフォトレジストを形成する工程と、前記第２の多結晶シリコン層と前記絶縁膜とをエッチングし、前記第２の多結晶シリコン層からなる容量素子の一方の電極と抵抗素子とをそれぞれ形成する工程と、前記第１のフォトレジストを除去した後、前記第１の多結晶シリコン層上に前記容量素子の一方の電極と前記抵抗素子を別々に覆うように第２のフォトレジストを形成する工程と、前記第１の多結晶シリコン層をエッチングし、前記第１の多結晶シリコン層からなる前記容量素子の他方の電極を形成するとともに、前記抵抗素子と前記容量素子とを電気的に分離する工程と、を備えたものである。
【００１７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。
【００１８】
まず、本発明の集積回路用の受動素子の実施形態について、図１および図２を参照して説明する。図１は、本発明の集積回路用の受動素子の実施形態の断面図である。図２は、その実施形態の平面図である。
【００１９】
この集積回路用の受動素子の実施形態は、図１および図２に示すように、図示しないシリコン基板上に形成されたフィールド酸化膜２上に、容量素子２１と抵抗素子２２とを隣接して形成させるとともに、この両者を電気的に分離させたものである。
【００２０】
容量素子２１は、図１に示すように、フィールド酸化膜２上に形成させ層厚が３５００Å（オングストローム）程度からなる多結晶シリコン層４と、この多結晶シリコン層４上に形成させ膜厚が３００Å程度からなる層間絶縁膜５と、この層間絶縁膜５上に形成させ層厚が３５００Å程度からなる多結晶シリコン層６とから構成されている。従って、この容量素子２１は、多結晶シリコン層４を下部電極、層間絶縁膜５を絶縁物、および多結晶シリコン層６を上部電極とするものである。
【００２１】
抵抗素子２２は、図１に示すように、フィールド酸化膜２上に多結晶シリコン層４上を形成させ、この多結晶シリコン層４上に層間絶縁膜５を介在して形成させた多結晶シリコン層６を形成させ、この最上部の多結晶シリコン層６を図示のように所定の形状にエッチングさせて所望の抵抗素子とするものである。従って、この抵抗素子２２は、層間絶縁膜５により多結晶シリコン層６から電気的に絶縁されている。また、多結晶シリコン４層は、容量素子２１と電気的に分離するために、例えばグランド電位に接続されている。
【００２２】
以上説明したように、この実施形態によれば、最上部の多結晶シリコン層６によって容量素子２１の上部電極を形成するのみならず、その多結晶シリコン層６を使用して抵抗素子２２を作成するようにした。
【００２３】
このため、後述のような製造方法によって作成する場合には、抵抗素子２２はその太さを均一にできるので、単位長さ当たりの抵抗値のばらつきを防止でき、もって抵抗比のばらつきを防止できる。
【００２４】
次に、本発明の集積回路用の受動素子の製造方法の一例について、図３および図４を参照して説明する。
【００２５】
図３は、図１および図２に示す集積回路用の受動素子の製造方法の一例を示す工程図である。図４は、図３の（Ａ）〜（Ｄ）のうち、（Ａ）と（Ｂ）の要部を拡大した図である。
【００２６】
まず、図３（Ａ）に示すように、シリコン基板１の上に、受動素子を作るためのフィールド酸化膜２と、ＣＭＯＳなどの能動素子を作るためのゲート酸化膜３とをそれぞれ形成させる。
【００２７】
次いで、このフィールド酸化膜２とゲート酸化膜３の上に、多結晶シリコン層４、層間絶縁膜５、および多結晶シリコン層６を順次形成させる。ここで、多結晶シリコン層４の層厚は３５００Å程度とし、層間絶縁膜５の膜厚は３００Å程度とし、多結晶シリコン層６の層厚は３５００Å程度とする。
【００２８】
次に、多結晶シリコン層６の上にフォトレジストを塗布したのち、図３（Ａ）に示すように、容量素子の上部電極を作る領域にその上部電極の形成用のフォトレジスト７を形成させ、この際に、抵抗素子を作る領域に抵抗素子の形成用のフォトレジスト７を形成させる。
【００２９】
その後、多結晶シリコン層６と層間絶縁膜５のエッチングを行うと、フォトレジスト７の部分以外の多結晶シリコン層６と層間絶縁膜５が除去され、さらにフォトレジスト７を除去する。この結果、図３（Ｂ）に示すように、容量素子の上部電極として機能する多結晶シリコン層６と、容量素子の絶縁物として機能する層間絶縁膜５が形成されるとともに、多結晶シリコン層６からなる抵抗素子２２とその絶縁のための層間絶縁膜５が形成される。
【００３０】
次に、多結晶シリコン層４の上などに、フォトレジストを塗布させる。そして、図３（Ｃ）に示すように、ＣＭＯＳのゲート電極となる部分にフォトレジスト８を形成させるが、この際に、容量素子２１と抗素子２２とを電気的に分離するためのフォトレジスト８を作成させる。
【００３１】
引き続き、多結晶シリコン層４のエッチングを行うと、フォトレジスト８の部分以外の多結晶シリコン層４が除去され、さらにフォトレジスト８を除去する。この結果、図３（Ｄ）に示すように、フィールド酸化膜２上には、多結晶シリコン層４、層間絶縁物５、および多結晶シリコン層６からなる容量素子２１が形成されるとともに、抵抗素子２２が容量素子２１から電気的に分離された状態になる。また、図３（Ｄ）の右側に示すように、ＣＭＯＳが形成される領域には、多結晶シリコン層４からなるゲート電極が形成される。
【００３２】
その後、ＣＭＯＳが形成される領域には、ＣＭＯＳの形成のための通常の各処理がなされるが、これらは本発明と直接関係がないので、ここではその説明は省略する。
【００３３】
以上説明したように、この実施形態では、最上部の多結晶シリコン層６によって容量素子２１の上部電極を形成するのみならず、その多結晶シリコン層６を使用して抵抗素子２２を作成するようにした。
【００３４】
このため、図４（Ａ）に示すように、抵抗素子２２の形成に先立って多結晶シリコン層６の上面にフォトレジストを塗布させるが、多結晶シリコン層６の上面は平坦でフォトレジストの膜厚を均一にできるので、フォトレジスト７を露光して抵抗素子２２に応じたレジストパターンを形成させる際に、定在波効果の影響が均一になり、レジストパターンの幅を均一にできる。
【００３５】
この結果、図４（Ｂ）に示すように、抵抗素子２２と容量素子２１とを隣接させて設けて集積化を図る場合でも、抵抗素子２２はその太さを均一にできるので、単位長さ当たりの抵抗値のばらつきを防止でき、もって抵抗比のばらつきを防止できる。
【００３６】
なお、この実施形態にかかる抵抗素子２２は、層間絶縁膜５を介して多結晶シリコン層４と容量結合されるので、例えば中間電位などの直流電圧を生成するものに適用されるのが好ましい。
【００３７】
また、下部電極として機能する多結晶シリコン層４の寸法精度はそれほど良くないが、容量素子２１の容量値は上部電極の寸法により決まっており（上部電極が下部電極に対して小さいため）、抵抗素子２２の下方の多結晶シリコン層４の寸法は抵抗素子２２の抵抗値に影響しない。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、最上部の多結晶シリコン層を利用して抵抗素子を作成するようにしたので、抵抗素子と容量素子とを隣接させて設けて集積化を図るような場合でも、抵抗素子の太さを均一にでき、もって抵抗比のばらつきを防止できる。
【図面の簡単な説明】
【図１】本発明の実施形態の構成の一例を示す断面図である。
【図２】同実施形態の平面図である。
【図３】本発明の製造方法の一例を示す工程図である。
【図４】図３の（Ａ）、（Ｂ）に対応する要部の拡大図である。
【図５】従来からの製造方法の一例を示す工程図である。
【図６】図５の（Ａ）、（Ｂ）に対応する要部の拡大図である。
【図７】従来技術の平面図である。
【符号の説明】
１  シリコン基板
２  フィールド酸化膜
４  多結晶シリコン層（第１の多結晶シリコン層）
５  層間絶縁膜
６  多結晶シリコン層（第２の多結晶シリコン層）
７、８  フォトレジスト
２１  容量素子（コンデンサ）
２２  抵抗素子
【図１】
0003730031.tif 000002
【図２】
0003730031.tif 000003
【図３】
0003730031.tif 000004
【図４】
0003730031.tif 000005
【図５】
0003730031.tif 000006
【図６】
0003730031.tif 000007
【図７】
0003730031.tif 000008