(57)【特許請求の範囲】
【請求項１】
複数のプロセッサ素子を含む主要な部品を搭載したメイン基板を筺体内に実装してなる情報処理装置における前記メイン基板上の部品配置方法であって、前記複数のプロセッサ素子を前記メイン基板の第１の縁部と平行に一列に配置し、I/Oインタフェースを搭載する拡張ボードが装着される拡張ボードスロットおよびメモリを搭載するメモリボードが装着されるメモリボードコネクタを、前記複数のプロセッサ素子が配置された領域に対し、前記第１の縁部と反対側の領域に配置するとともに、前記拡張ボードスロット及び前記メモリボードコネクタの向きを、その長辺が前記第１の縁部と平行になるように合わせ、前記拡張ボードスロット及び前記メモリボードコネクタの長辺の延長方向であって、前記拡張ボードスロット及び前記メモリボードコネクタが配置された領域、及び前記複数のプロセッサ素子が配置された領域の双方に隣接する領域に、前記複数のプロセッサ素子間を接続するプロセッサバスと前記拡張ボードI/Oインタフェースを接続するI/Oバスとの間のプロトコル変換を行なうブリッジLSI及びメモリボード上のメモリへのアクセスを制御するメモリコントローラを配置することを特徴とする部品配置方法。
【請求項２】
請求の範囲第１項記載の部品配置方法において、前記ブリッジLSIを、それに接続する拡張ボードスロットに近接するように配置し、前記メモリコントローラを、前記メモリボードコネクタに近接するように配置することを特徴とする部品配置方法。
【請求項３】
請求の範囲第２項記載の部品配置方法において、少なくとも前記ブリッジLSIは、前記拡張ボードスロットに挿入される拡張ボードの直下となる領域に配置されることを特徴とする部品配置方法。
【請求項４】
請求の範囲第１項記載の部品配置方法において、前記プロセッサバスを、前記複数のプロセッサ素子、前記ブリッジLSI、及び前記メモリコントローラの間を実質的な分岐が生じないように順々に接続し、かつ、前記ブリッジLSI及び前記メモリコントローラが、前記プロセッサバス上で前記複数のプロセッサ素子のほぼ中程に位置するように布設することを特徴とする部品配置方法。
【請求項５】
複数のプロセッサ素子を含む主要な部品を搭載したメイン基板を筺体内に実装してなる情報処理装置において、
前記メイン基板上に前記メイン基板の第１の縁部と平行に一列に配置された複数のプロセッサ素子と、
前記メイン基板上の前記プロセッサ素子からみて前記第１の縁部と反対側の前記基板上の領域に配置され、その長辺が前記第１の縁部と平行となるように向きを合わせて前記第１の縁部と垂直方向に複数並べられた拡張ボードスロットと、
前記拡張ボードスロットが配置された領域、及び、前記プロセッサ素子が配置された領域の双方に隣接する前記メイン基板上の領域に配置され、前記複数のプロセッサ素子間を接続するプロセッサバスと前記拡張ボードスロットを接続するI/Oバスとの間のプロトコル変換を行なうブリッジLSIと、
前記ブリッジLSIに近接して前記メイン基板上に配置されたメモリコントロール素子と、
前記メモリコントロール素子に近接し、その長辺が前記第１の縁部と平行となるように前記メイン基板上に配置されたメモリボードコネクタと、
前記複数のプロセッサ素子、前記ブリッジLSI、及び前記メモリコントローラの間を実質的な分岐が生じないように、かつ、前記ブリッジLSI及び前記メモリコントローラが、前記複数のプロセッサ素子のほぼ中程に位置するよう、順々に接続して前記メイン基板に布設された前記プロセッサバス、
前記複数の拡張ボードスロットと前記ブリッジLSIとを接続すべく前記メイン基板に布設された前記I/Oバスと、
前記メモリコントロール素子と前記メモリボードコネクタを接続すべく前記メイン基板に設けられたメモリバスと
を有することを特徴とする情報処理装置。
【請求項６】
請求の範囲第５項記載の情報処理装置において、少なくとも前記ブリッジLSIが配置される領域の一部は、前記複数の拡張ボードスロットに挿入される拡張ボードの下に位置する領域であることを特徴とする情報処理装置。
【請求項７】
請求の範囲第５項記載の情報処理装置において、前記複数のプロセッサを結ぶ直線の延長上にあたる前記筺体部分に設けられ、前記筺体内に外部の空気を取り込む冷却用のファンを有することを特徴とする情報処理装置。
【請求項８】
請求の範囲第５項記載の情報処理装置において、前記プロセッサバスをその両端において整合終端する終端回路を有することを特徴とする情報処理装置。
【請求項９】
請求の範囲第８項記載の情報処理装置において、前記I/Oバス及び前記メモリバスは、非終端型のバスであることを特徴とする情報処理装置。
【請求項１０】
請求の範囲第５項記載の情報処理装置において、前記メモリボードコネクタは、装着されるメモリボードが、前記拡張ボードスロットに装着される拡張ボードと接触しないように配置位置が調整されることを特徴とする情報処理装置。
【発明の詳細な説明】
技術分野
この発明は、複数個のプロセッサを搭載可能なパーソナルコンピュータ、ワークステーションなどの情報処理装置に関し、特に、これらの情報処理装置に適した基板上の部品配置方法に関する。
背景技術
近年、ダウンサイジングにより、パーソナルコンピュータ（PC）を用いたクライアント・サーバシステムが普及してきている。クライアント・サーバシステムにおいて、サーバは、複数のクライアントからの依頼に応じて、例えば、データベース検索といった処理を行うため、高いデータ処理能力が必要とされる。このため、サーバとして使用されるPC（以下では、この種のPCを特にPCサーバと呼ぶ）に複数のプロセッサを搭載し、オペレーティングシステム（OS）として、これらのプロセッサに処理を分散するマルチプロセッサ用OSを用いる構成が主流となっている。
１台のPC上に複数のプロセッサを搭載するための方式として、プロセッサボードを用いた方式がある。これは、従来、比較的大規模なワークステーションやパーソナルコンピュータで使用されてきた方式である。この方式は、１〜２個のプロセッサおよびキャッシュシステムを搭載した基板（プロセッサボード）をコネクタを介して共有バスと呼ばれるメイン基板上のシステムバスに接続して使用する。メイン基板上には、メモリインタフェースや、メモリモジュール、I/Oバスブリッジ、I/Oインタフェースボード等が配置される。この方式の詳細については、例えば、PRENTICE HALL社より出版されている"MULTIPROCESSOR SYSTEM ARCHITECTURES"（Ｐ−269）に記載されている。
上述のような、プロセッサボードを用いた方法では、プロセッサボード毎にコネクタ、共有バス用のインタフェースLSIが必要となる。更に、プロセッサボード上には、性能向上のためキャッシュシステムを搭載したり、ローカルなクロック発生回路を搭載するなど、システム全体の部品数が多くなってしまう。また、高速な共有バス信号をコネクタを介して接続するため、信号の歪みの少ない、電気的な特性の優れたコネクタを使用したり、複数のボードを固定するために筐体構造が複雑なるなどの要因により、システムの価格が比較的高価になる。
このため、近年ではLSIの集積率の向上に伴い、マルチプロセッサ構築用のバスインタフェースやキャッシュを内蔵するプロセッサも販売されている。このようなプロセッサを用いて、１つのメイン基板上に複数のプロセッサ、メモリ、I/Oインタフェースを配置することが行われている。
ところで、PCサーバではI/Oインタフェースの互換性が極めて重要である。PC用のI/Oインタフェースは拡張ボードの形で販売されており、ユーザーがサーバシステムに必要な性能と導入コストを基に選択、購入することが行われている。また、ユーザ自身が拡張ボードの脱着を行うことも、広く行われている。このように、I/Oインタフェースを共通化し、動作するハードウェアを限定しないことにより、I/O拡張ボードメーカの自由な価格競争を助け、ユーザは常に最新かつ高性能な製品を用いて価格性能比の良いシステムを構築することができる。
現在、PCサーバでは、PCIと呼ばれるI/Oバス仕様が広く用いられている。PCIバスは米インテル社を中心とした標準化団体、PCI Special Interest Groupによって規格化が行われているローカルバスであり、この仕様に準拠した拡張ボードは、共通の寸法、接続コネクタ形状、バスプロトコルを持つ。詳細については同団体により出版されている"PCI LOCAL BUS SPECIFICATION REV.2.1,JUNE1,1955"に記載されている。PCI拡張ボードには、フルサイズと呼ばれる基板寸法と、ハーフサイズと呼ばれる基板寸法、また、その間の寸法を持つボードが販売されている。高速なネットワークI/Fや、ディスクアレイI/FといったI/O処理性能の高い拡張ボードはフルサイズのものが多いため、PCサーバではなるべくフルサイズの拡張ボードを使用できるものが望ましい。このPCIバスは最高33.3・・MHzで動作する非終端のバスであり、バスおよびI/Oインタフェースを最高の周波数で用いるためには、PCIバスの線路長や電気的な特性に配慮する必要がある。
複数のプロセッサを同一のメイン基板上に配置し、価格性能比の良いPCサーバを設計するためには、さまざまな課題を解決する必要がある。近年のプロセッサは100MHz以上で動作するものが多数販売されており、特にPCサーバで使用されるハイエンドのプロセッサでは、その消費電力も10〜30W程度と大きい。このため、プロセッサ冷却のためにヒートシンクを装着することが不可欠となっている。ヒートシンクの放熱特性は、筐体内温度やヒートシンクのフィンを流れる風速によって異なるが、一般的に30W程度の放熱を冷却するためには、部品高さが30mm以上のヒートシンクを用いる必要がある。この部品高さは、拡張スロットに挿入されるPCI拡張ボードの、挿入用エッジが配置されるボード底辺とメイン基板の最小距離（クリアランス）より大きいため、プロセッサの位置によってはPCI拡張ボードとヒートシンクが接触し、PCI拡張ボード上のプリント回路がショートしたり、PCI拡張スロットにフルサイズのボードが挿入できないという問題が発生する。
一方、PCサーバでは価格性能比が重要であるため、メイン基板の面積をなるべく小さくすることで、基板や筐体の製造コストを低減することが重要となる。このため、PCI拡張ボードおよびコネクタと、プロセッサをいかに干渉せずに配置するかが重要な設計基準となる。また、ヒートシンクを通過する空気の流れを確保し、プロセッサからの大きな発熱を、いかに冷却するかが筐体設計上の問題である。
一般に、プロセッサバスには、複数のプロセッサやLSIが接続されるため、線路端での反射を抑えることで、同一クロックに対して比較的長いバス線路長が実現可能な終端型のバスが用いられる。これに対して、メモリバスやPCIバスは非終端型バスであり、信号波形の歪みを抑えるため線路長をなるべく短く配線することが望ましい。また、PCサーバに接続される、ハードディスクインタフェースやネットワークインタフェースといったPCIバス拡張ボードは、様々なボードメーカにより製造されており、仕様で規定されているとはいっても、電気的な特性には大きなばらつきがある。メイン基板上に配線したPCIバスが、これらボードの任意の組み合わせによらず、PCIバスの最高動作周波数である33.3・・Mhzで動作するためには、PCIバスのタイミングマージンをできるだけ大きくすることが望ましい。従って、プロセッサバス、メモリバス、PCIバスの線路長のトレードオフが大きな課題である。
更に、高性能なプロセッサは100MHzといった高速なクロック周波数で動作するため、最新の半導体プロセスにより製造され、チップを収容するパッケージもピン・グリット・アレイ（PGA）といった電気的特性にすぐれたものが用いられる。これに対して、メモリコントローラ、PCIブリッジといったLSIは、一般的なプロセスを用いて、価格を低下することが望ましい。しかし、安価なプロセスやパッケージを使用することで、LSIのクロックから電気信号が出力されるまでのゲート遅延時間や、セットアップタイムがプロセッサよりも大きな値となり、その分タイミングマージンが小さくなってしまう。
発明の開示
本発明の第１の目的は、すべてのPCI拡張ボードスロットに対して、フルサイズの拡張ボードが挿入できるとともに、メイン基板の面積をなるべく小さくすることが可能な部品の配置方法を提供することにある。
また、本発明の第２の目的は、プロセッサバスの動作周波数をプロセッサにより規定される最高動作周波数にするとともに、PCIバス及びメモリバスのタイミングマージンをできるだけ大きくすることのできる部品配置およびタイミング設計手順を提供することにある。
さらに、本発明の第３の目的は、発熱量の大きいプロセッサを一括して空冷することの可能な部品配置方法および筐体構造を提供することである。
さらにまた、本発明の第４の目的は、プロセッサとメモリコントローラ間、およびプロセッサとPCIバスブリッジ間のタイミングマージンを増加することにある。
本発明によれば、上記目的を達成するために、メイン基板上に、複数のプロセッサが、メイン基板の第１の縁部と平行に一列に配置される。I/Oインタフェースを搭載する拡張ボードが装着される拡張ボードスロットおよびメモリを搭載するメモリボードが装着されるメモリボードコネクタは、プロセッサが配置された領域に対し、メイン基板の第１の縁部と反対側の領域に配置される。また、拡張ボードスロット及びメモリボードコネクタの向きは、その長辺がメイン基板の第１の縁部と平行になるように合わせられる。プロセッサ間を接続するプロセッサバスとI/Oインタフェースを接続するI/Oバスとの間のプロトコル変換を行なうブリッジLSI及びメモリボード上のメモリへのアクセスを制御するメモリコントローラは、拡張ボードスロットの長辺の延長方向にあり、拡張ボードスロットの配置された領域と隣接する領域に配置される。より好ましい態様においては、ブリッジLSIが、それに接続する拡張ボードスロットに近接するように配置されるとともに、メモリコントローラが、メモリボードコネクタに近接するように配置される。プロセッサバスは、実質的に分岐が生じないように、かつ、ブリッジLSI及びメモリコントローラが、複数のプロセッサのほぼ中程となるように、プロセッサ、ブリッジLSI、及び、メモリコントローラを結ぶ。
また、本発明による情報処理装置は、上述したメインボードを筺体内に実装して構成される。好ましい態様においては、実装されたメイン基板上のプロセッサの列の延長線上にあたる筺体面に、筺体内に空気を送るために取り付けられたファン有する。また、ファンが取り付けられた筺体面と対向する筺体面には、ファンにより送り込まれた空気を外部に排出するための開口部が設けられる。
【図面の簡単な説明】
第１図は、本発明に係る情報処理装置の部品配置を示す内部側面図、第２図は、第１図の部品配置において、部品間の空間的干渉を説明する鳥瞰図、第３図は、本発明の第２の実施例であるPCサーバシステムのメイン基板を説明する部品配置図、第４図は、第２の実施例のPCサーバの構成を示すブロック図、第５図は、プロセッサ間の最大線路長の制限について説明を行なうためのタイミングチャート、第６図は、各素子間の最大配線長の条件を示す一覧表、第７図は、素子間の最少線路長を説明するためのタイミングチャート、第８図は、各素子間の最小線路長の条件を示す一覧表、第９図は、メモリボード用スロット付近のバイパスコンデンサの配置を示す部分拡大図、第10図は、本発明の第２の実施例におけるPCサーバシステムの筺体内における部品間の空間的干渉を説明する上面図、第11図は、PCサーバのメモリボードの上面図、第12図は、第10図に示す部品配置において、部品間の空間的干渉を説明するための側面図である。
発明を実施するための最良の形態
以下、本発明について、情報処理装置として、PCサーバを例に用い説明する。
第１図は、本発明の一実施例におけるPCサーバ内部の部品配置を示す内部側面図、第２図は、同じくPCサーバ内部の部品配置を示す鳥瞰図である。本実施例のPCサーバは、筺体500の内部に、主要な回路部品を搭載したメイン基板71が実装されて構成される。本実施例におけるメイン基板71のサイズは、フルATと呼ばれる一般的な基板寸法を有しており、Ｘ方向（図において横方向）の長さLx＝約300mm、Ｙ方向（図において縦方向）の長さLy＝約330mmの寸法を持つ。また、筺体500の上部には空間59が設けられており、この空間59に、ハードディスク、電源などが搭載される。フルATサイズの基板では、メイン基板71を筺体500に取り付けるためのネジ穴の位置や、PCI拡張ボードスロット311〜316に対する筺体背面の取付け穴502の相対位置に、広く業界で用いられている共通仕様が存在し、この基板サイズに対応した筺体を製造するメーカも多数存在する。本実施例におけるメイン基板71もこの仕様に準じている。筺体開口部502は、PCI拡張ボード610を固定し、また、PCI拡張ボード610上のコネクタを外部に露出するために使用される。本実施例のPCサーバには、６つのPCI拡張ボードスロット311〜316が設けられており、PCI拡張ボードを６枚収容できる。
メイン基板71上には、プロセッサ11、12、13が直接、あるいは、ソケットを介して搭載される。プロセッサ11〜13は、GTLなどの終端型のバスインタフェースを内蔵しており、図中、一点鎖線21で示される経路に沿ってメイン基板に形成される終端型のプロセッサバスに接続される。なお、以下では、便宜上、一点鎖線21をプロセッサバスとして説明する。終端型のバスでは、バス端での信号反射が小さいため、一定のバス動作周波数に対して非終端型のバスより長いバス線路長を実現できる。終端型のバスインタフェースを有するプロセッサには、例えば、インテル社製のペンティアムプロ（PentiumPro）プロセッサがある。プロセッサバス21には、さらに、終端回路91、92、ブリッジ16、17、メモリコントローラ15が接続される。
111はプロセッサ11に装着されたヒートシンク、112はプロセッサ12に装着されたヒートシンク、113はプロセッサ13に装着されたヒートシンクである。個々のプロセッサからの発熱を十分に冷却するため、ヒートシンク111〜113には、30mm以上の部品高さを有するものを用いる。
メモリコントローラ15とメモリボード・コネクタ321との間は、破線22に沿って布設されるメモリバスにより接続されている。メモリスロット321には、メモリモジュール621を搭載した、メモリボード620が挿入される。ブリッジ16、17はプロセッサバス21のプロトコル及び信号レベルを、破線23、24に沿って布設されるPCIバスのプロトコルおよび信号レベルに変換する機能を有するLSIである。ブリッジ16、17及びメモリコントローラ15はフラットパッケージタイプLSIの形状を持つ。なお、以下では、プロセッサバス21と同様に、破線22をメモリバス、破線23、24をPCIバスとして説明する。
ブリッジ16、17と各PCI拡張ボードスロットを接続するPCIバス23、24は、バス端での反射を用いたバスであり、バス線路の特性インピーダンスにより遅延時間が変化する。通常用いられる33.3…MHzの動作では、ブリッジ１個に対してPCI拡張ボードスロットは４個までしか使用できない。本実施例ではメイン基板71の縦方向の寸法に制限があるため、PCI拡張ボードスロットの数を６個にするとともに、６個のPCI拡張ボードスロットを２つの組に分けている。そして、ブリッジ16に接続するPCIバス23上にはPCI拡張ボードスロット311、312、313を、ブリッジ17に接続するPCIバス24上にはPCI拡張ボードスロット314、315、316を接続している。
第２図は、PCI拡張ボードスロット316にフルサイズのPCI拡張ボード610を挿入した様子を示している。なお、第２図では、メイン基板71が実装される筺体内の空間のみを図示している。PCI拡張ボード610をメイン基板71に装着したとき、メイン基板71の基板面からPCI拡張ボード610の底辺までの高さ（クリアランス）L3は、15mm程度となる。フルサイズのPCI拡張ボード610のＸ方向の長さL1は約314mmであり、メイン基板71のＸ方向寸法Lxより大きい。このため、メイン基板71上でフルサイズのPCI拡張ボード610の下に位置する領域には、クリアランスL3以上の高さを持つ部品を配置することはできない。ヒートシンクを含めたプロセッサの部品高さをL2とすると、L2はクリアランスL3よりも大きくなる。したがって、PCI拡張ボードの下となる領域にプロセッサを配置することはできない。本実施例では、６つのPCI拡張ボードスロット311〜316にフルサイズのPCI拡張ボードが挿入できるようにするため、各部品を以下のように配置する。まず、プロセッサ11〜13は、メイン基板71の上部領域に、Ｘ方向の一辺と平行になるように、向きを合わせて配置する。このように各プロセッサを配置することで、プロセッサ11とプロセッサ12の間の配線長を最短とすることもできる。PCI拡張ボードスロット311〜316は、プロセッサ11〜13が配置される領域の下部領域に、PCI拡張ボードを装着したときにその基板面がプロセッサ11〜13の並びと平行になるように配置される。メモリコントローラ15、ブリッジ16、17は、プロセッサが配置される領域の下方、PCI拡張ボードスロット311〜316が配置される領域と隣接する領域に配置される。特に、ブリッジ16をPCI拡張ボードスロット311〜313の横、ブリッジ17をPCI拡張ボードスロット314〜316の横となるように配置する。ブリッジ16、17をこのような位置に配置することで、PCIバス23、24の配線長を極力短くすることができる。この結果、PCIバス23、24上での信号の伝搬遅延時間が小さくなり、タイミングのマージンを十分に確保することができる。また、メイン基板71上でPCIバス23、24の占める面積を少なくできるため、より多くの部品を、PCIバス23、24と干渉せずに配置できる。なお、PCI拡張ボードスロット311〜316、ブリッジ16、17を上述のような位置関係で配置すると、フルサイズのPCI拡張ボードを装着したときに、ブリッジ16、17は、PCI拡張ボードの下に位置することになる。しかし、ブリッジ16、17は、発熱量が比較的少なく、一般に、ヒートシンクの装着が不要である。したがって、これらの部品は、問題なくPCI拡張ボードの下に位置する領域に配置できる。
プロセッサ11〜13が配置される領域とPCI拡張ボードスロット311〜316が配置される領域の間には、メモリボードコネクタ321がPCI拡張ボードスロット311〜316と平行に配置される。PCサーバの最大メモリ容量は、128MB以上であるのが一般的である。したがって、メモリモジュール621として、標準規格品の72ピンシングル・インライン・メモリモジュール（SIMM）で現在主流となっている16MBメモリモジュールを使用した場合、８枚以上のメモリモジュールを搭載できるようにする必要がある。例えば、８枚のメモリモジュールを実装するには、約70mm×120mmの大きな実装面積が必要となる。このため、メイン基板71上にメモリモジュールを配置しようとすると、フルATサイズの基板面積内に必要な部品数を収めることが難しくなる。そこで、本実施例では、メモリモジュール621をメモリボード620に搭載し、メイン基板71上に設けたメモリボードコネクタ321に装着するようにしている。
プロセッサバス21は、スタブが５〜8mm以内となるように終端回路91、プロセッサ11、プロセッサ12、ブリッジ16、ブリッジ17、メモリコントローラ15、プロセッサ13、終端回路92をこの順で順々に接続するように布設される。つまり、プロセッサバス21は、プロセッサ11とプロセッサ12を結んだ後、プロセッサ12とプロセッサ13の間の区間で、メイン基盤71のＹ方向に向きを変えて布線される。そして、プロセッサ12からブリッジ16、17を結んだ後、折り返され、メモリコントローラ15を経てプロセッサ13、終端抵抗92に至る。このようにプロセッサバスを布設することで、実質的なプロセッサバスの分岐をなくし、スタブによる信号反射などに起因するプロセッサバス上の信号の歪みを低減する。データバス幅が64ビットであるような最新のプロセッサでは、信号線数は150本近く、そのパッケージの大きさも50mm×50mm以上になるものが多い。また、メモリコントローラやブリッジLSIにおいても、チップの大きさや配線領域を配慮すると、チップとチップの間の線路長は、およそ30mm〜50mm以上となる。このため、第１図において、プロセッサ12と13の間にメモリコントローラ15、及びブリッジ16、17を配置し、すべての素子を直線上に配置したとすると、プロセッサ12とプロセッサ13との間の距離は少なくとも120mm以上離さなければならなくなる。したがって、プロセッサの大きさを考慮すると、本実施例で用いるフルATサイズの基板上に収めることが難しくなる。しかし、プロセッサ11〜13、メモリコントローラ15、及びブリッジ16、17を上述のように配置し、プロセッサバス21をプロセッサ12と13の間の区間で凸状に折り畳めば、プロセッサバスがメイン基板上で占有するＸ方向の距離は70〜100mm程度減少する。このため、フルATサイズの基板上に十分に収めることができ、面積として考えるとLy×100mm程度の基板面積を削減することができる。
筺体500の前面には、メイン基板71上に一列に配置されたプロセッサ11、12、13を一括して冷却するために、筺体500内に空気を送るファン51が取り付けられる。ファン51から送られる空気の流れを第２図中に矢印58で示す。ファン51により取り込まれた空気は、プロセッサ13の上部に配置されたヒートシンク113、プロセッサ12の上部に配置されたヒートシンク112、プロセッサ11の上部に配置されたヒートシンク111を通過し、筺体背面に設けられた通気孔501から筺体外部へ流出する。個々のプロセッサの上に装着されたヒートシンク111〜113のフィンが空気の乱流を発生しないようにするため、隣接するヒートシンクの位置を合わせ、各ヒートシンクのフィンが空気の流れに対して平行となるようにする。通気孔501は、メモリコントローラ15、ブリッジ16、17、PCI拡張ボードなどにより暖められた筺体内空気を外部に放出する働きも備える。
次に、本発明による他の実施例について説明する。
第３図は、第２の実施例におけるPCサーバのメイン基板上の部品配置、及び各バスの配線順を説明するための部品配置図、第４図は、本実施例のPCサーバの構成を示すブロック図である。本実施例では、システム構成に合わせて、メイン基板710上に最大４つのプロセッサ31、32、33、34が搭載される。各プロセッサは、メイン基板上に設けられたロー・インサーション・フォース・ソケット（LIFソケット）に着脱可能に取り付けられる。プロセッサの中には、チップを高集積化し、また動作時の消費電力を低下するため、従来標準的であった5V単一電圧を使用せず、より低い3.3V、2.9V等で動作するプロセッサも販売されている。本実施例では、そのようなプロセッサにも対応できるよう、各LIFソケットに隣接して、各プロセッサに電源を供給するDC−DCコンバータを取り付けるためのコネクタが設けられる。例えば、DC−DCコンバータ用コネクタ810に取り付けられるDC−DCコンバータは、メイン基板710に外部から与えられる5Vの電圧から、LIFソケット121に取り付けられるプロセッサ11に必要な動作電圧を発生する。同様にDC−DCコンバータ用コネクタ820、830、840に取り付けられるDC−DCコンバータは、それぞれLIFソケット122、123、124に取り付けられるプロセッサに電源を供給する。なお、各プロセッサに対し供給される電圧はプロセッサ毎に異なっても構わない。
以下、メイン基板710上の部品配置について具体的に説明する。なお、以下では便宜上、メイン基板710上での位置について上下左右をいうときには、第３図中での上下左右をいうものとする。
本実施例において、LIFソケット121、122、123、124は、メイン基板710の下側の縁部（図中、基板を表わす図形の一辺に相当する部分を本明細書では“縁部”と呼ぶことにする。）に沿って、その縁部と平行に並ぶよう配置される。各LFIソケットは、それぞれに取り付けられるプロセッサの向きが揃うように方向が合わせられる。本実施例では、LIFソケットとして、60mm×60mm程度の大きさを有するものを用いている。また、LIFソケット121と122の間、及びLIFソケット123と124間の間隔は約20mm、LIFソケット122と123の間隔は約35mmとしている。各LIFソケットとメイン基板710の下側縁部との間には、30mmほどの間隔が設けられており、この領域にDC−DCコンバータ用コネクタ810、820、830、840が配置される。
メイン基板710でLIFソケット121の上側の領域には、LFIソケット121に近い側から順にPCI拡張ボードスロット331、332、333、334、335、336が配置される。各PCI拡張ボードスロットの方向は、装着されるPCI拡張ボードがプロセッサ上に装着されるヒートシンクと接触しないように、その長辺をメイン基板710の下側の縁部と平行にする。本実施例では、LIFソケット121とPCI拡張ボードスロット311の間隔は、ほぼ20mmである。PCI拡張ボードスロット311〜316は、PCI拡張ボードスロット311〜313と314〜316の２組に分けて配置されている。PCI拡張ボードスロット313と314の間は、間隔が開けられており、この領域には、PCIバス230を二次PCIバス231に接続するPCI−PCIブリッジ180と、PCIバスとEISAバスのプロトコル変換を行なうPCI−EISAブリッジ190が配置される。なお、EISAバスとは、BCPR Services,Inc.により規格化が行われているローカルバスの呼称である。詳細については、例えば、MINDSHARE PRESS社の“EISA System Architecture"に記載されている。
メイン基板710上でLIFソケット122の上側、PCI拡張ボードスロット311〜313が配置された領域に隣接する領域には、PCIブリッジ160が配置される。本実施例では、PCIブリッジ160とLIFソケット122との間隔はほぼ20mm、PCIブリッジ160とPCI拡張ボードスロット311〜313との間隔はほぼ40mmである。
PCIブリッジ160のさらに右隣、LIFソケット123の上側の領域には、メモリコントローラが配置される。本実施例では、メモリコントローラとして２つのLSI、メモリコントローラ151、152を用いる。メモリコントローラ151は、メイン基板710上でLIFソケット123の上部の領域に、LIFソケット123からおよそ10mmの間隔を開けて配置される。また、PCIブリッジ160とメモリコントローラ151との間隔は、およそ40〜50mmとして、PCIブリッジ160とメモリコントローラ151の間にメモリコントローラ152が配置できるようにする。メモリボードコネクタ341は、メイン基板710上でメモリコントローラ151、152が配置される領域の上側に、長辺をメイン基板710の下側の縁部と平行になるように配置される。また、メイン基板上での縦方向の位置は、後述するように、挿入されるメモリボードが、PCI拡張ボードスロット333、及び334に装着されるPCI拡張ボードスロットと接触しないよう調整される。本実施例では、メイン基板710の下側の縁部より190mm〜220mm離れた位置となる。メモリコントローラ152は、なるべくメモリボードコネクタ341に近くなるように配置する。
一番左側のLIFソケット121とメイン基板710の左側の縁部との間隔は、50mmほど開けられる。この一番左側のLIFソケット121とメイン基板710の左側縁部との間の領域に、プロセッサバス210の一方の端を終端する終端回路910が配置される。プロセッサバス210の他方の端を終端する終端回路920は、LIFソケット124の上側の領域に配置される。終端回路910、920は、プロセッサバスを整合終端する終端抵抗と、終端電圧の変動を抑えるバイパスコンデンサ、および終端電圧発生回路から構成される。コンデンサには寄生インダクタンスが存在し、材質や容量により、容量性リアクタンスとして動作する周波数帯域が異なるため、バイパスコンデンサには積層セラミックコンデンサ、タンタルコンデンサ、電解コンデンサを組み合わせて使用する。これらのコンデンサとして表面実装部品を使用したり、部品寸法を配慮することで、これら部品高さをPCIバス拡張ボードと接触しないように15mm以下とすれば、PCI拡張ボードスロットにPCI拡張ボードを装着した際に、PCI拡張ボードの下に位置することになるメイン基板上の領域に配置することができる。
以上のようにして配置された部品相互の間は、プロセッサバス210、211、212、PCIバス230、231、あるいは、メモリバス221、222によって接続される。これらのバスは、第３図中では一本の破線により示されるが、実際には、これらの線にほぼ沿って布設される複数の配線により形成される。
プロセッサバス210は終端型のバスであり、本実施例では、線路インピーダンスが50Ω〜60Ωの値を持つ内層の信号線を使用する。プロセッサバス210は、終端回路910、LIFソケット121、122、PCIブリッジ160、メモリコントローラ151、152、LIFソケット123、124、及び終端回路920を、スタブが５〜8mm以内となるように順々に接続していく。具体的には、プロセッサバス210は、終端抵抗910から横方向に布設され、LIFソケット121、122の順に接続する。その後、上方向に向きを変え、PCIブリッジ160に接続する。プロセッサバスのうち、データ線及び制御線の一部からなるプロセッサバス211は、PCIブリッジ160からメモリコントローラ151を経てLIFソケット123に至る。また、アドレス線及び制御線の一部からなるプロセッサバス212は、PCIブリッジ160からメモリコントローラ152を経てLIFソケット123に至る。LIFソケット123に接続した後、プロセッサバス210は、LIFソケット124、終端抵抗920を結ぶように布設される。このように、プロセッサバス終端型のバスであり、通常、線路インピーダンスが50Ω〜60Ωの値を持つ内層の信号線を使用する。
プロセッサバス210（プロセッサバス211、212を含む）は、同期式のバスであり、プロセッサ31〜34、メモリコントローラ151、152、及びPCIブリッジ160は、クロック信号に同期してデータの授受を行なう。データ信号がある動作周波数fcで動作するためには、送信点から出力されたプロセッサバス上の電気信号が、バスクロック信号の１周期Tc（＝1/fc）内で、バス線路上を伝搬して受信点に到達し、受信する素子に必要なセットアップ、ホールドタイムを満足する必要がある。以下、プロセッサバス上の素子の配置を制限する要因となるプロセッサバスの配線長の制限について説明する。なお、以下ではメモリコントローラ151、152、及びPCIブリッジ160を特に区別しない場合には、インタフェースLSIと呼ぶことにする。また、説明中で用いる各種の値は、次の通り定義されるものとし、各値の最大値、最小値を示す場合には、以下の値に対して、“_max",“_min"の添字を付加する。
Lb1…LIFソケット121と122の間の線路長；
Lb2…LIFソケット122とPCIブリッジ160の間の線路長；
Lb31…PCIブリッジ160とメモリコントローラ151の間の線路長；
Lb32…PCIブリッジ160とメモリコントローラ152の間の線路長；
Lb41…メモリコントローラ151とLIFソケット123との間の線路長；
Lb42…メモリコントローラ151とLIFソケット123との間の線路長；
Lb5…LIFソケット123と124の間の線路長；
ｔsq…クロック・スキューとジッタの合計；
ｔo1…プロセッサがクロックに同期してデータを送出し、出力ピンにおける信号レベルが変化するまでの時間；
ｔsu1…プロセッサがプロセッサバス上の信号波形を取り込む際に必要なセットアップ時間；
ｔh1…プロセッサがプロセッサバス上の信号波形を取り込む際に必要なホールド時間；
ｔo2…インタフェースLSIがクロックに同期してデータを送出し、出力ピンにおける信号レベルが変化するまでの時間；
ｔsu2…インタフェースLSIがプロセッサバス上の信号波形を取り込む際に必要なセットアップ時間；
ｔh2…インタフェースLSIがプロセッサバス上の信号波形を取り込む際に必要なホールド時間；
vp…信号がプロセッサバス上を伝搬する速度。
まず、プロセッサ間を結ぶプロセッサバスの最大線路長について、プロセッサ31から送信したデータをプロセッサ34が受信する動作を例に説明する。第５図は、プロセッサ31と34の間でのデータ通信時のタイミングを示すタイミングチャートである。図において、CLK1は、プロセッサ31に供給される（プロセッサ31のクロック入力ピンにおける）クロック信号のタイミング、CLK4は、プロセッサ34に供給されるクロック信号のタイミングを示す。また、上から２番目の波形は、プロセッサ31からプロセッサバス210に出力されるデータのタイミング、一番下の波形は、プロセッサバス210からプロセッサ34に入力されるデータのタイミングを示す。各プロセッサは、供給されるクロック信号の立ち上がり（クロック信号が“L"レベルから“H"レベルに変化するタイミング）に同期してデータの入出力を行う。プロセッサ31は、CLK1の立ち上がり（時点411）に同期してデータの出力を開始する。プロセッサ31の内部での回路遅延により、データ出力ピンにおけるデータの信号レベルが確定するのは、時点411から最大でtol_max経過した時点412である。プロセッサ31から出力されたデータ（データとしてプロセッサバス210上に出力された電気信号）は、終端回路91および92において整合終端される。また、このデータは、プロセッサバス210上を伝搬速度vpで進行し、時点412からｔpd1経過した後プロセッサ34のデータ入力ピンに到達する（時点413）。プロセッサ31の出力データが確定してからプロセッサ34への入力データが確定するまでのデータの伝搬時間ｔpd1は、次式で表すことができる。
ｔpd1＝（Lb1＋Lb2＋Lb31＋Lb41＋Lb5）/vp …（１）
プロセッサ34は、CLK4の立ち上がり（時点414）に同期してプロセッサバス210上のデータを取り込む。プロセッサ14がデータを取り込むためには、時点414からtsu1_min以前に信号レベルが確定している必要がある。このため、クロック周期Tc内にデータを授受するためには、伝搬時間ｔpd1に以下の関係が必要である。
ｔpd1≦Tc−（ｔo1_max＋ｔsu1_min＋ｔsq）…（２）
したがって、プロセッサ11と14を接続する信号線の最大線路長Lpp_maxは以下の式で表すことができる。
Lpp_max＝（Tc−ｔo1_max−ｔsu1_min−ｔsq）×vp…（３）
以上は、プロセッサバス210上のデータ信号について説明を行なったが、アドレス信号についても、同様に信号線の最大線路長を、Lpp_max以内とする必要がある。プロセッサ31と34との間のプロセッサバスの線路長が上記条件を満足していれば、これ以外のプロセッサの組み合わせについて、プロセッサ間のプロセッサバスの線路長は、プロセッサ31と34間の線路長よりも短いため検討する必要はない。
一方、各プロセッサとインタフェースLSIとの間のプロセッサバスの線路長については、プロセッサが出力となる場合と、インタフェースLSIが出力となる場合に分けて考える。プロセッサが出力となる場合、プロセッサとインタフェースLSIとの間のプロセッサバスの最大線路長をLip1_maxとすると、プロセッサ間の線路長と同様にして、
Lip1_max＝（Tc−ｔo1_max−ｔsu2_min−ｔsq）×vp …（４）
となる。また、インタフェースLSIが出力となる場合の最大線路長Lip2_maxは、同様に、
Lip2_max＝（Tc−ｔo2_max−ｔsu1_min−ｔsq）×vp …（５）
となる。この２式より、プロセッサとインタフェースLSIとの間のプロセッサバスが満たすべき線路長の最大値Lip_maxは、
Lip_max＝Min（Lip1_max,Lip2_max）       …（６）
として求められる。ここで、Min（A,B）は、ＡとＢのうちで小さい方の値をとる関数である。
また、メモリコントローラ151とPCIブリッジ160、メモリコントローラ152とPCIブリッジ160の間の最大線路長Lbm_maxについても同様にして、次の式で表すことができる。
Lbm_max＝（Tc−ｔo2_max−ｔsu2_min−ｔsq）×vp…（７）
以上示した式に基づいて求められる各素子間の最大線路長の条件は、第６図に示す表として求められる。第６図の表中、空白の部分は、素子間の線路長が、他の組み合わせより短いため、別途最大線路長の条件を考慮しないで良いことを示している。各素子間のプロセッサバスの配線長が第６図に示される条件を全て満たしていれば、プロセッサバスは周波数fcで動作可能である。
ここで、プロセッサバスの動作周波数を66.6…Mhz（Tc＝15nsec）、プロセッサバス上の信号の伝搬速度vp＝110mm/nsec、クロックスキューｔsqの最大値を0.9nsecとして、プロセッサにｔsu1_min＝3nsec、ｔo1max＝4nsecのものを用いるとすれば、Lpp_max＝781mmとなる。本実施例では、インタフェースLSIは、プロセッサバスの中央付近に配置される。そこで、線路長の配分として、プロセッサ32からプロセッサ33に至るプロセッサバスの線路長、Lb2＋Lb31＋Lb41、あるいはLb2＋Lb32＋Lb42をプロセッサ31からプロセッサ34に至るプロセッサバスの線路長Lppの1/3程度となるようにする。すると、インタフェースLSIとプロセッサとの間の線路長Lipは、Lppの2/3程度となる。したがって、プロセッサ31と34の間の線路長を許容される最大の781mmにしたとすれば、Lipは、約520mmとなる。そこで、このLip＝520mmが、Lip1_max、Lip2_maxとなるようなインタフェースLSIタイミング特性ｔsu2_min、ｔo2_maxについて検討する。まず、先に説明したLip1_maxについての（４）式に基づけば、ｔsu2_minは、
ｔsu2_min＝Tc−ｔo1_max−ｔsq−Lip1_max/vp
＝5.4nsec                             …（８）
となる。つぎに、一般的な同期式回路の入力バッファでは、セットアップタイムとデータ出力までの時間との比が、およそ1:1〜1:3である。そこで、ｔsu2＝3/4×ｔo2として、Lip2_maxについての（５）式からｔsu2_minを求めると次のようになる。
ｔsu2_min＝３・ｔo2_max/4
＝３（Tc−ｔsu1_min−ｔsq−Lip2_max/vp）/4
＝4.8nsec                             …（９）
したがって、要求されるインタフェースLSIのｔsu2_minは、より条件の強いLip2_maxの式から求められる4.8nsecとなる。また、ｔos2_maxは、6.3nsecとして求められる。このように、本実施例によれば、インタフェースLSIに要求される特性はプロセッサよりも緩くなる。したがって、インタフェースLSIには、プロセッサに比べて製造コストの低い低速なものを使用することが可能となる。
次に、第７図を用いて、素子間の最小線路長について説明する。第７図は、プロセッサ間の最小線路長を説明するための一例として、プロセッサ31から送信したデータ信号218をプロセッサ32が受信するときの動作タイミングを示している。図にいおて、CLK1は、プロセッサ31に入力するクロック信号、CLK2は、プロセッサ32に入力するクロック信号の波形である。プロセッサ31は、CLK1の立ち上がり（時点421）に同期してデータ291の出力を開始する。出力ピンにおけるデータ信号のレベルは時点422で確定する。データ291は、プロセッサバス上を伝搬速度vpで進行し、時点423にプロセッサ32の入力端子に到達する。プロセッサ32は、CLK2の立ち上がり（時点424）に同期して、プロセッサバス上のデータ291を取り込む。同様にして、プロセッサ31が時点421の次のCLK1の立ち上がり（時点431）に同期して出力するデータ292は、時点432において確定する。時点431と時点432の間の時間差は、最も短い場合でｔo1_minである。そして、データ292は、時点433にプロセッサ32の入力端子に到達する。ここで、プロセッサ32が、データ291を取り込むためには、時点424からｔh1_min以降まで信号レベルが確定している必要がある。このため、クロック周期Tc内にデータ信号291を授受するためには、伝搬時間ｔpd1に以下の関係が必要である。
ｔpd1≧（ｔh1_min−ｔo1_min＋ｔsq）     …（10）
このことから、プロセッサ31と32の間のプロセッサバスの最小線路長Lpp_minは、以下の式で表すことができる。
Lpp_min＝（ｔh1_min−ｔo1_min＋ｔsq）×vp  …（11）
一方、プロセッサとインタフェースLSIとの間でプロセッサバスが満たすべき最短線路長は、プロセッサが出力側となる場合とインタフェースLSIが出力側となる場合とで異なる。プロセッサが出力側となる場合に満たすべき最小線路長Lip1_min、インタフェースLSI側が出力となる場合の最小線路長Lip2_minは、プロセッサ間についての場合と同様にして次のように求められる。
Lip1_min＝（ｔh2_min−ｔo1_min＋ｔsq）×vp …（12）
Lip2_min＝（ｔh1_min−ｔo2_min＋ｔsq）×vp …（13）
したがって、実際にプロセッサバスが満たさなければならない最小線路長Lip_minは、
Lip_min＝Max（Lip1_min,Lip2_min）       …（14）
となる。ここで、Max（A,B）は、ＡとＢのうち大きい方の値をとる関数である。
また、メモリコントローラ151とPCIブリッジ160の間、メモリコントローラ152とPCIブリッジ160の間の最小線路長Lbm_minは次式で表すことができる。
Lbm_min＝（ｔh2_min−ｔo2_min＋ｔsq）×vp  …（15）
以上示した式に基づいて求められる各素子間の最小線路長の条件は、第８図の表のように求められる。第８図の表中、空白の部分は、素子間の最短線路長についての条件を考慮しないで良いことを示している。通常、これら最小線路長は、80mm程度以下の値となる。
近年のプロセッサは64ビット以上のデータバス幅を持ち、グランドや電源を入れたピン数が200本を越えるものが少なくない。これに伴い、LIFソケット間の配線密度も高くなり、３〜４の配線層を使用する。このため、LIFソケットの間を縦断するような信号線を配線することは難しい。また、このような配線を設けることはLIFソケットの間隔を広げなければならない要因ともなって、基板面を有効に使用する上でも好ましくない。本実施例では、LIFソケットを基板の縁部近傍に配置し、LIFソケットの基板縁部側には、DC−DCコンバータが配置される程度であるので、LIFソケットの間を縦断する配線はほとんどなくすことができる。このため、LIFソケット同士の間隔をその間のプロセッサバスが上述した最小線路長Lpp_min以上とした上で極力狭めることができ、メイン基板上でLIFソケットを配置するために必要な面積の増大を抑えることができる。
PCIバス230には、PCIバス拡張スロット331〜333、PCIブリッジ160、PCI−PCIブリッジ180、PCI−EISAブリッジ190が接続される。また、二次PCIバス231上には、PCI−PCIブリッジ180、PCI拡張ボードスロット334〜336が接続される。本実施例では、PCIブリッジ160をPCIバス230に接続するPCI拡張ボードスロット331〜333の右隣の領域、装着されるPCI拡張ボードの下になる領域に配置している。また、PCI−PCIブリッジ180、PCI−EISAブリッジ190をPCIブリッジ333と334の間の領域に配置している。この結果、PCIバス230、二次PCIバス231の配線長を極力短くして、PCIバス上のタイミング設計におけるマージンを大きくできる。さらに、PCIバスの配線に必要な基板面積の増大を抑えることができ、より多くの部品をPCIバスに干渉せずに配置できる。
第９図は、メイン基板710上のメモリボードコネクタ341近傍の拡大図である。第３図を参照して説明したように、メモリコントローラ151、152に接続するプロセッサバス211、212は、内層の配線エリアを使用している。そこで、本実施例では、メモリコントローラ151、152とメモリボードコネクタ341を結ぶ信号線（メモリバス221、222）は、主に表面層を使用して配線する。は、メモリボードに供給する電圧の変動を少なくするために、表面実装タイプのコンデンサ97をコネクタ341の周囲に配置する。メモリバス221、222の配線密度を低下させず、その配線長をできる限り短くするために、バイパスコンデンサ97は、主にメモリボードコネクタ341を挟んでメモリコントローラ151、152とは反対側のメイン基板上に実装される。バイパスコンデンサ97を取り付ける基板面には、はんだ付けのためのパッドを配置し、内層にはコンデンサ97を電源層およびグランド層に接続するためのビアホールを設ける。
第10図は、第３図メイン基板710を筐体内に実装した状態を示す上メンズである。以下、第10図を参照して本実施例における部品間の空間的干渉を説明する。
筐体510に実装されるメイン基板710は、メモリボード620、フルサイズPCI拡張ボード610、EISA−I/O基板720が接続される。EISA−I/O基板720は、コネクタ350を介してメイン基板710に接続される。EISA−I/O基板720上の領域952には、EISAバス上のバッファ等の論理回路が配置される。EISA−I/O基板720とメイン基板710は、コネクタ341により接続される。801、802、803、804は、それぞれプロセッサ31、32、33、34に取り付けられたヒートシンクである。351、352、353はEISA拡張ボードスロットである。筐体510には、プロセッサ、PCI拡張ボード610、メモリボード620を冷却するファン53、55が取り付けられる。512および513はPCIバス拡張ボードを取り付けるために筐体510に設けられた開口部、514はEISAバス拡張ボードを取り付けるために筐体510に設けられた開口部である。
メモリボード620は、32MBのメモリモジュールを使用した場合には512MBの主記憶容量が得られるように、第11図に示すように16枚のメモリモジュール330をスロット332に装着することができる。メモリボード620上には、その他、アドレスバッファ333や、メモリバスのデータ線をメモリモジュールの構成に合った信号に変換するマルチプレクサ334などが搭載される。339は、メイン基板710上のメモリボードコネクタ341に挿入されるコネクタ部である。
第12図は、部品間の空間的干渉を説明するための側面図である。PCI拡張ボード311〜313の下の空間には、フラットパッケージのLSIであるブリッジ160などのインタフェースLSIや、終端回路920が配置されている。これらの部品は、PCI拡張ボードの下のクリアランスよりも部品高さが低く、PCI拡張ボードに接触することはない。また、PCI拡張ボードスロット314〜316に装着されたPCI拡張ボードの下の空間には、組み合わせ論理など、部品高さの低いTTL−IC、LSIを用いて一般配線を行う領域951を設けることができる。領域951に配置できるようなものとしては、例えば、電源制御回路、割り込み制御回路、診断回路などがある。
メモリボード620上のメモリモジュール330と、PCI拡張ボードスロット316に装着されたPCI拡張ボードが接触しないように、メモリボード620とコネクタ316間は、メモリモジュール330の高さ約30mmと、PCI拡張ボードの厚み約15mmを加えた45mm以上の間隔が設けられる。
DC−DCコンバータは、パワートランジスタ、電解コンデンサやトランスを搭載しているため、部品形状が比較的大きく、第10図、第12図に示すように縦方向に装着する形状のものでは部品高さが30mm以上のものが一般的である。また、通常電圧変換の損失により、数ワットの発熱がある。このためDC−DCコンバータ81〜84を基板の中央に配置すると、PCI拡張ボード等で暖められた筺体内空気が通気孔501へ向かう流れを妨げてしまう。また、プロセッサとブリッジLSI16間に配置すると、プロセッサバスはDC−DCコンバータ取り付け用のスルーホールを迂回して配線しなければならず、配線密度が著しく低下する。本実施例では、DC−DCコンバータ81〜84はメイン基板710の基板縁部に寄せて配置することでこのような問題を回避している。
また、第10図における矢印580は、筐体510に取り付けたファン53により筐体内に送り込まれる空気の流れを示している。本実施例においても、メイン基板上にプロセッサを一列に並べているため、ファン53により効率よくプロセッサの冷却を行なうことができる。
以上説明したように、本実施例によれば、基板上にプロセッサ、インタフェースLSI、PCI拡張ボードスロットなどの部品をメイン基板上に効率よく配置することができる。これにより、メイン基板のサイズをそれほど大きくすることなく一枚のメイン基板上に比較的外形寸法の大きな高性能のプロセッサを複数搭載することが可能になる。また、発熱量の大きいプロセッサを１個のファンで効率よく一括して冷却することができる。これらの結果、複雑な筐体構造を不要とし、筐体寸法もある程度小さくすることができるので、製造コストを抑えることもできる。
さらに、PCIバスや、メモリバスの線路長を短くでき、メモリバスやPCIバス信号の電気的な歪みを抑えることができる。また、信号の伝搬遅延時間も短くできるので、PCIバスのタイミングマージンを大きくすることができ、各社から販売されている様々なPCI拡張ボードを装着した場合でも、PCIバスを仕様上の最高動作周波数33.3・・Mhzで用いることが容易になる。この結果、PCIバス信号の電気的な劣化に起因するPCサーバシステムの障害を回避できるため、信頼性のあるPCサーバシステムを構築することができる。
さらにまた、いずれのプロセッサに対しても、プロセッサとメモリコントローラ間の電気信号の伝搬遅延時間、あるいは、プロセッサとPCIブリッジ間の電気信号の伝搬遅延時間を、最も離れたプロセッサとの間の伝搬遅延時間より短くすることができる。このため、最新の半導体プロセスを用いたプロセッサに対して、メモリコントローラ、PCIブリッジなどの周辺LSIに、よりプロセッサバス・インタフェースのゲート遅延時間が比較的大きいものでも使用できる。この結果、これら周辺LSIに、比較的製造コストの低い半導体プロセスを用いて製造されたものを用いることができる。
なお、以上説明した実施例では、プロセッサをメイン基板の縁部近傍に一列に並べているが、メイン基板中央に、プロセッサを配置することも可能である。この場合には、プロセッサの列の両側にPCI拡張ボードスロットを配置し、それぞれの側にPCIブリッジを配置する。そして、それぞれのPCIブリッジから配線されるPCIバスがプロセッサ間の領域を縦断しないようにする。例えばプロセッサが４個の場合には、中央に位置する第２のプロセッサと第３のプロセッサの間隔にプロセッサ配置部を縦断する信号やプロセッサバスを布設する。そして、この場合にも、PCIブリッジとPCI拡張ボードスロットは、互いに近づけて配置ればよい。
産業上の利用可能性
以上のように、本発明に係る基板レイアウト方法によれば、複数のプロセッサ素子を搭載可能な情報処理装置において、搭載される複数のプロセッサ素子を基板面積の増大を押さえつつ、１つのメイン基板上に他の部品との干渉を避けて配置することができる。また、メイン基板に布設される複数種のバスを、それぞれの特性に合わせて適切に布設することができ、高速動作時においても、十分なタイミングマージンを確保できる。これにより、信頼性を低下させることなく、周辺LSIとして、比較的製造コストの低いプロセスで製造されたものを用いることができる。以上の結果、製造コストを押さえた小型、高性能の情報処理装置を提供することができる。
【図４】
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【図１】
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【図２】
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【図８】
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【図３】
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【図１１】
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【図５】
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【図１２】
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【図６】
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【図７】
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【図９】
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【図１０】
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