(57)【特許請求の範囲】
【請求項１】
入力される垂直同期信号の周波数に応じて、前記垂直同期信号の遅延量を可変制御して映像の表示位置の縦ゆれを抑制するパルス位相遅延回路であって、前記垂直同期信号と標準となる周波数を有するクロックを入力とし、前記垂直同期信号の前記クロックとの同期の差分が所定値を超える場合に一定値に制限して、補正データとして出力する補正回路と、前記補正データに基づき前記垂直同期信号の遅延量を可変する可変遅延回路を有し、前記差分が所定値を越えた場合にも映像の表示位置の変動や表示不能を回避することを特徴とするパルス位相遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、実時間で周期が変動する入力パルス信号に対して出力パルス信号が一定の位相関係を保持する補正方法及び補正回路を有するパルス位相遅延回路に関し、特にアスペクト比１６：９等の従来より横長のテレビジョン受像機において、映像を垂直方向に拡大する際に、垂直偏向の振幅を拡大する場合に用いて良好な垂直同期信号を出力する回路、及び補正方法を提供するものである。
【０００２】
【従来の技術】
従来、パルス位相遅延回路は、公開特許公報  平２−２３１８７６号に記載されたものが知られている。
【０００３】
図４１に従来のパルス遅延回路の構成を示しており、可変遅延回路、ブランキングパルス発生回路、アナログ乗算器より構成されている。可変遅延回路に入力された垂直同期信号は１フィールド遅延を標準遅延とし外部データにより標準遅延より前方、或いは後方に位相をシフトされ、受像機の垂直の偏向回路に対する垂直同期パルス信号として出力される。この動作により、映像信号に対する垂直同期信号の位相を変化させ画面上の映像の表示位置を垂直方向に移動できる。
【０００４】
【発明が解決しようとする課題】
このように、遅延した垂直同期信号を垂直偏向用パルスとして使用する状態を有するテレビジョン受像機において、垂直同期信号を遅延して使用した場合、画面上の任意の垂直位置に出力映像を移動することはできるが、一度表示位置を決定した後は固定遅延となり、実時間で変動する垂直同期信号の周期には反応できず、例えばＶＴＲの特殊再生信号入力において、早送り、巻き戻し、静止時には垂直同期信号の周期がそれぞれ短く、長く、長短交互となる場合には画面に出力される映像は図１(b),(c),(d)に示す様に不必要な映像の縦位置移動や縦揺れが生じており、これらの移動、揺れを抑える技術が要求されている。
【０００５】
また、垂直同期信号を遅延させて使用するのは映像信号を垂直拡大した状態で画面に表示する場合であり、映像信号を垂直拡大しない状態では垂直同期信号を遅延させる必要はない。従って、映像信号の表示状態によって、垂直同期信号の処理を切り替える必要がある。
【０００６】
また、上記垂直同期信号遅延回路では、水平同期パルスに同期した水平同期パルスの２倍の周波数を有するサンプリングパルスで垂直同期パルスをサンプリングして遅延するが、水平パルスと垂直パルスの位相関係は入力映像信号によって異なる為に、固定の位相関係で垂直パルスを水平パルスに同期した周波数が２倍のサンプリングルスでサンプリングするとラッチミスが発生し１ラインの縦揺れの発生頻度が高くなる場合があり、これを抑える必要があった。
【０００７】
また、少なくとも２種類の標準の異なるテレビジョン信号の入力に対し、その種類を判別し、各種標準信号に合わせた処理を行う必要があった。
【０００８】
【課題を解決するための手段】
この課題を解決するために、本発明のパルス位相遅延回路は、可変遅延回路と周期検出回路とパルス遅延補正回路と位相検出補正回路と同期処理切り替え回路とクロック発生回路により入力信号の垂直周期を実時間で検出し、その変動量を垂直同期信号の遅延量に加減し、垂直拡大時の非標準信号入力に対しても入出力パルスが一定な位相関係を保つように構成したものである。
【０００９】
これにより、垂直同期信号が実時間で変化する時でも映像が不必要に上下移動や、縦揺れを起こさない垂直同期信号を発生するパルス位相遅延回路が得られる。
【００１０】
また、垂直拡大時以外は通常のテレビジョンと同様の同期性能が得られる。
また、水平パルスと垂直パルスの位相関係によらず、縦揺れの無い同期性能が得られる。
【００１１】
また、標準が異なる２種類の映像を判別することで自動的に処理を変えることが可能である。
【００１２】
【発明の実施の形態】
本発明記載の第１の発明は、入力パルス信号の周波数の変動量に応じて遅延量を可変に制御する補正回路を有することを特徴とするパルス位相遅延回路であり、入力パルス信号に対して出力パルス位相を一定に保つ作用を有する。
【００１３】
本発明記載の第２の発明は、複数種類の標準パルス信号の各パルス周期に対して、入力パルス信号に含まれるパルス周期を比較するパルス周期比較手段と、前記パルス周期比較手段の比較結果により入力パルス信号に対応する標準パルス周期を判別する判別手段とを備え、前記判別結果に応じたパルス遅延量を設定するようにしたことを特徴とするパルス位相遅延回路であり、入力パルス信号に対する出力パルス位相遅延を各周期に対して別々にする作用を有する。
【００１４】
本発明記載の第３の発明は、複数種類の標準パルス信号の各パルス周期に対して、入力パルス信号に含まれるパルス周期を比較して入力パルス信号の周期に対応する固定遅延回路を選択し、入力パルス信号の周波数の変動量を検出する検出手段と、前記検出結果に応じて遅延量を可変する遅延回路を接続したことを特徴とする本発明記載の第１の発明のパルス位相遅延回路であり、入力パルス信号に対する出力パルスの位相遅延を各周期に対して別々に選択し、入力パルスの周波数の変動によらず入出力パルス信号の位相関係を一定に保つ作用を有する。
【００１５】
本発明記載の第４の発明は、それぞれの遅延回路が入力パルス信号の周波数の変動量に応じて遅延量を可変する、少なくとも２つ以上の遅延回路を接続したことを特徴とする本発明記載の第１の発明のパルス位相遅延回路であり、入力パルス信号に対して、少なくとも２周期以上の遅延を有し、周波数の変動によらず入出力パルス信号の位相関係を一定に保つ作用を有する。
【００１６】
本発明記載の第５の発明は、少なくとも２つ以上の遅延回路を有し、それぞれの遅延回路が入力パルス信号の周波数の変動量に応じて遅延量を可変するようにしたことを特徴とするパルス位相遅延回路であり、少なくとも２種類以上の位相関係を有する出力パルスを周波数の変動によらず一定に保つ作用を有する。
【００１７】
本発明記載の第６の発明は、それぞれの遅延回路が入力パルス信号の周波数の変動量に応じて遅延量を可変に制御する、少なくとも２つ以上の遅延回路を接続し、それぞれの出力パルス信号を出力することを特徴とするパルス位相遅延回路であり、各遅延回路の出力パルスが、入力パルスの周波数変動によらず入力パルスに対して一定の位相関係を保持する作用を有する。
【００１８】
本発明記載の第７の発明は、複数種類の標準パルス信号のパルス周期に対して、入力信号に含まれるパルス周期を比較して入力信号の周期に対応する固定遅延回路を選択し、入力パルス信号の周波数の変動量に応じて遅延量を可変する遅延回路を接続し、更に、前記可変遅延回路の出力パルスを入力とし、その周期に対する固定遅延回路を選択し、入力パルス信号の周波数の変動量に応じて遅延量を可変する遅延回路を接続したことを特徴とする本発明記載の第６の発明のパルス位相遅延回路であり、入力パルス信号の標準周期に対応した遅延量を有する出力パルスを出力し、入力パルスの周波数変動に関わらず入出力パルスの位相を一定に保つ作用を有する。
【００１９】
本発明記載の第８の発明は、入力パルス信号の周波数が標準値から変動する場合、実時間でその変動値を検出し、遅延量を補正する遅延量補正方法であり、入力パルスと少なくとも１周期の遅延がある出力パルスの位相関係を一定に保つ為の補正量を出力する作用を有する。
【００２０】
本発明記載の第９の発明は、入力パルス信号の標準周波数をＡ、１周期前の入力パルス信号の周波数をＡ１、２周期前の入力パルス信号の周波数をＡ２とした時に、補正量＝Ａ＋ｆ（Ａ１−Ａ，Ａ２−Ａ）で表される補正量を算出する本発明記載の第８の発明の遅延量補正方法であり、入力パルスと少なくとも１周期の遅延がある出力パルスの位相関係を一定に保つ為の補正量を出力する作用を有する。
【００２１】
但し、ｆ（Ｘ，Ｙ）はＸ，Ｙに関する関数を意味する。本発明記載の第１０の発明に記載の発明は、入力パルス信号の標準周波数をＡ、１周期前の入力パルス信号の周波数をＡ１とした時に、補正量＝Ａ＋ｆ（Ａ１−Ａ）で表される補正量を算出する本発明記載の第８の発明の遅延量補正方法であり、入力パルスと少なくとも１周期の遅延がある出力パルスの位相関係を一定に保つ為の補正量を出力する作用を有する。但し、ｆ（Ｘ）はＸに関する関数を意味する。
【００２２】
本発明記載の第１１の発明は、入力パルス信号の標準周波数をＡ、１周期前の入力パルス信号の周波数をＡ１、２周期前の入力パルス信号の周波数をＡ２とした時に、補正量１＝Ａ＋ｆ（Ａ１−Ａ），補正量２＝Ａ＋ｆ（Ａ２−Ａ）で表される２つの補正量を算出する本発明記載の第８の発明の遅延量補正方法であり、入力パルスと少なくとも１周期の遅延がある出力パルスの位相関係を一定に保つ為の補正量を出力する作用を有する。但し、ｆ（Ｘ）はＸに関する関数を意味する。
【００２３】
本発明記載の第１２の発明は、入力パルス信号の標準周波数をＡ、１周期前の入力パルス信号の周波数をＡ１、２周期前の入力パルス信号の周波数をＡ２とした時に、Ａ１−ＡとＡ２−Ａの値があるパターンの場合に、補正量＝Ａ＋ｆ（Ａ１−Ａ，Ａ２−Ａ）で表される補正量とは異なる補正量を算出する本発明記載の第８の発明の遅延量補正方法であり、入力パルスと少なくとも１周期の遅延がある出力パルスの位相関係を一定に保つ為の補正量を出力する作用を有する。但し、ｆ（Ｘ，Ｙ）はＸ，Ｙに関する関数を意味する。
【００２４】
本発明記載の第１３の発明は、入力パルス信号の標準周波数をＡ、１周期前の入力パルス信号の周波数をＡ１、２周期前の入力パルス信号の周波数をＡ２とした時に、Ａ１−ＡとＡ２−Ａの値が次式、（（Ａ１−Ａ）＝０ ＡＮＤ （Ａ２−Ａ）≠０）ＯＲ（（Ａ１−Ａ）≠０ ＡＮＤ （Ａ２−Ａ）＝０）を満たす場合に、補正量＝Ａ＋ｆ（Ａ１−Ａ，Ａ２−Ａ）で表される補正量とは異なる補正量を算出する本発明記載の第１２の発明の遅延量補正方法であり、入力パルスと少なくとも１周期の遅延がある出力パルスの位相関係を一定に保つ為の補正量を出力する作用を有する。但し、ｆ（Ｘ，Ｙ）はＸ，Ｙに関する関数を意味する。
【００２５】
本発明記載の第１４の発明は、入力パルス信号の標準周波数をＡ、１周期前の入力パルス信号の周波数をＡ１、２周期前の入力パルス信号の周波数をＡ２とした時に、補正量＝１／Ａ＋ｆ（１／（（Ａ１−Ａ）＊Ｓ），１／（（Ａ２−Ａ）＊Ｓ））で表される補正量を算出する本発明記載の第８の発明の遅延量補正方法であり、入力パルスと少なくとも１周期の遅延がある出力パルスの位相関係を一定に保つ為の補正量を出力する作用を有する。但し、ｆ（Ｘ，Ｙ）はＸ，Ｙに関する関数、Ｓはサンプリング周波数を意味する。
【００２６】
本発明記載の第１５の発明は、入力パルス信号の標準周波数をＡ、１周期前の入力パルス信号の周波数をＡ１とした時に、補正量＝１／Ａ＋ｆ（１／（（Ａ１−Ａ）＊Ｓ））で表される補正量を算出する本発明記載の第８の発明の遅延量補正方法であり、入力パルスと少なくとも１周期の遅延がある出力パルスの位相関係を一定に保つ為の補正量を出力する作用を有する。但し、ｆ（Ｘ）はＸに関する関数、Ｓはサンプリング周波数を意味する。
【００２７】
本発明記載の第１６の発明は、入力パルス信号の標準周波数をＡ、１周期前の入力パルス信号の周波数をＡ１、２周期前の入力パルス信号の周波数をＡ２とした時に、補正量１＝１／Ａ＋ｆ（１／（（Ａ１−Ａ）＊Ｓ）），補正量２＝１／Ａ＋ｆ（（Ａ２−Ａ）＊Ｓ））で表される２つの補正量を算出する本発明記載の第８の発明の遅延量補正方法であり、入力パルスと少なくとも１周期の遅延がある出力パルスの位相関係を一定に保つ為の補正量を出力する作用を有する。但し、ｆ（Ｘ）はＸに関する関数、Ｓはサンプリング周波数を意味する。
【００２８】
本発明記載の第１７の発明は、入力パルス信号の標準周波数をＡ、１周期前の入力パルス信号の周波数をＡ１、２周期前の入力パルス信号の周波数をＡ２とした時に、Ａ１−ＡとＡ２−Ａの値があるパターンの場合に、補正量＝１／Ａ＋ｆ（１／（（Ａ１−Ａ）＊Ｓ），１／（（Ａ２−Ａ）＊Ｓ））で表される補正量とは異なる補正量を算出する本発明記載の第８の発明の遅延量補正方法であり、入力パルスと少なくとも１周期の遅延がある出力パルスの位相関係を一定に保つ為の補正量を出力する作用を有する。但し、ｆ（Ｘ，Ｙ）はＸ，Ｙに関する関数、Ｓはサンプリング周波数を意味する。
【００２９】
本発明記載の第１８の発明は、入パルス信号の標準周波数をＡ、１周期前の入力パルス信号の周波数をＡ１、２周期前の入力パルス信号の周波数をＡ２とした時に、Ａ１−ＡとＡ２−Ａの値が次式、（１／（（Ａ１−Ａ）＊Ｓ）＝０ ＡＮＤ １／（（Ａ２−Ａ）＊Ｓ）≠０）ＯＲ（１／（（Ａ１−Ａ）＊Ｓ）≠０ ＡＮＤ １／（（Ａ２−Ａ）＊Ｓ）＝０）を満たす場合に、補正量＝１／Ａ＋ｆ（１／（（Ａ１−Ａ）＊Ｓ），１／（（Ａ２−Ａ）＊Ｓ））で表される補正量とは異なる補正量を算出する本発明記載の第１２の発明の遅延量補正方法であり、入力パルスと少なくとも１周期の遅延がある出力パルスの位相関係を一定に保つ為の補正量を出力する作用を有する。但し、ｆ（Ｘ，Ｙ）はＸ，Ｙに関する関数、Ｓはサンプリング周波数を意味する。
【００３０】
本発明記載の第１９の発明はテレビジョン信号の垂直同期信号の位相を遅延して回路の垂直同期信号として使用するテレビジョン受像機において、垂直同期信号の周波数が標準値から変動した状態、及び変動状態から標準状態に移る過渡状態で発生する画像の縦方向の位置移動、縦揺れを抑圧する様に構成したパルス位相遅延回路であり、不要な画面の縦揺れを抑えるという作用を有する。
【００３１】
本発明記載の第２０の発明は、テレビジョン信号の垂直同期信号の位相を遅延して回路の垂直同期信号として使用するテレビジョン受像機において、垂直同期信号の周波数の標準値を検出し、標準信号の垂直周波数に応じて同期信号の処理系を変える様に構成したパルス位相遅延回路であり、自動的に入力信号の規格種類を判別するという作用を有する。
【００３２】
本発明記載の第２１の発明は、テレビジョン信号の垂直同期信号の周波数が標準値から変動する場合、実時間でその変動値を検出し、本発明記載の第１９の発明の動作となる様に遅延量を補正する遅延量補正方法であり、出力映像信号の不要な縦方向の位置移動、縦揺れを抑圧する作用を有する。
【００３３】
本発明記載の第２２の発明は、テレビジョン信号の垂直同期信号の位相を遅延して回路の垂直同期信号として使用するテレビジョン受信機において、垂直同期信号の位相と水平同期信号の位相を検出し、水平同期信号に同期した２倍の水平パルスの変化点と垂直同期信号の変化点の位相が一致することで生じるラッチミスを防ぐものであり、１ライン単位の縦揺れ頻度が減少するいう作用を有する。
【００３４】
本発明記載の第２３の発明は、垂直同期パルスを遅延する遅延回路と、映像の非表示期間を規定するブランキングパルス発生回路と、垂直同期信号の周期を検出する同期周期検出回路と、検出した同期周期の変動量を遅延量に加減算する補正回路と、テレビジョン信号の水平周波数の２倍のクロックパルスを発生するクロック発生回路とを有する本発明記載の第１９の発明のパルス位相遅延回路であり、自動的に標準の走査線数を判別し、垂直同期信号の周波数変動に追従する垂直同期信号を発生するという作用を有する。
【００３５】
本発明記載の第２４の発明は、クロック発生回路が水平同期パルスを微分する微分回路と、微分回路の出力をリセットパルスとし、カウントする量を外部より制御されるカウンタと、カウンタの出力を微分する微分回路と、微分回路の出力をリセットパルスとするカウンタと、カウンタの出力をクロックとするカウンタと、カウンタの出力と、その反転出力を入力とするセレクタからなる本発明記載の第５の発明のパルス位相遅延回路であり、水平パルスの２倍の周波数を持つパルスを発生するという作用を有する。
【００３６】
本発明記載の第２５の発明は、垂直パルスをクロックで微分する微分回路と、微分回路の出力を１クロック分遅らせるラッチとラッチの出力をリセットパルスとするカウンタと、カウンタの出力を垂直パルスで保持するラッチとラッチ出力をある定数で減算する減算回路と、その出力を変換する変換回路と、変換出力から入力信号の基準を判定し出力する判定回路からなり、入力信号がNTSCかPALかを自動的に判別する作用を有する。
【００３７】
本発明記載の第２６の発明は、テレビジョン信号の垂直同期信号周期の１フィールド前と２フィールド前の標準値からの差の絶対値を使用、演算して補正量を算出する本発明記載の第３の発明の補正方法であり、垂直同期信号の周波数変動による出力画面の縦揺れ、移動を抑えるデータを発生するという作用を有する。
【００３８】
本発明載の第２７の発明は、テレビジョン信号の垂直同期信号周期の２フィールド前の標準値からの差を使用して補正量を出力する本発明記載の第３の発明の補正方法であり、垂直同期信号の周波数変動による出力画面の縦揺れ、移動を抑えるデータを発生するという作用を有する。
【００３９】
本発明記載の第２８の発明は、テレビジョン信号の垂直同期信号周期の１フィールド前と２フィールド前の標準値からの差を使用して補正量を出力する本発明記載の第３の発明の補正方法であり、垂直同期信号の周波数変動による出力画面の縦揺れ、移動を抑えるデータを発生するという作用を有する。
【００４０】
本発明記載する第２９の発明は、テレビジョン信号の垂直同期信号周期の１フィールド前と２フィールド前の標準値からの差の絶対値を使用、演算して補正量を算出する本発明記載の第８の発明の補正回路であり、垂直同期信号の周波数変動による出力画面の縦揺れ、移動を抑えるデータを出力するという作用を有する。
【００４１】
本発明記載の第３０の発明は、テレビジョン信号の垂直同期信号周期の１フィールド前と２フィールド前の標準値からの差を使用して補正量を出力する本発明記載の第９の発明の補正回路であり、垂直同期信号の周波数変動による出力画面の縦揺れ、移動を抑えるデータを出力するという作用を有する。
【００４２】
本発明記載の第３１の発明は、テレビジョン信号の垂直同期信号周期の１フィールド前と２フィールド前の標準値からの差を使用して補正量を出力する本発明記載の第１０の発明の補正回路であり、垂直同期信号の周波数変動による出力画面の縦揺れ、移動を抑えるデータを出力するという作用を有する。
【００４３】
以下、本発明の実施の形態について、図１から図２６を用いて説明する。
（実施の形態１）
図２６はパルス位相遅延回路を示し、ＤＬ３０１は可変遅延回路、ＣＲ１は補正回路である。入力パルス信号ＰＩ(d281)は可変遅延回路ＤＬ３０１及び補正回路ＣＲに入力される。補正回路ＣＲ１は遅延量データＤＩ１(d282)と入力パルスd281を入力とし、入力パルスd282の周波数変動量を検出して、一周期前の入力パルス信号ＰＩ(d281)と可変遅延回路ＤＬ３０１の出力パルス信号ＰＯ(d284)の位相関係が一定になる様に遅延量データd282を周波数変動量で補正し可変遅延回路ＤＬ３０１に対する遅延量d283を出力する。
【００４４】
（実施の形態２）
図２７はパルス位相遅延回路を示し、ＤＬ３００は可変遅延回路、ＯＰは演算回路、ＤＴは判別回路、ＳＬはセレクタである。
【００４５】
入力パルス信号ＰＩは可変遅延回路ＤＬ３００に入力され、演算回路ＯＰの出力値(d297)の量だけ、遅延されたパルスＰＯ(d298)を出力する。判別回路ＤＴは入力パルスd291を入力とし、入力パルスの標準周期を判別し、その結果（ｄ293）をセレクタＳＬに出力する。セレクタＳＬは少なくとも２つ以上の入力をもち、図２７の構成では、異なる標準周期に対応する固定データＤ１(d294)とＤ２(d295)を入力とし判別回路ＤＴの出力d293によって、一つの入力信号を出力(d296)する。演算回路ＯＰはセレクタＳＬの出力d296と入力データＤＩ(d292)を入力とし、例えば両者の加算結果を遅延量として出力(d297)する。
【００４６】
（実施の形態３）
図２８はパルス位相遅延回路を示し、ＤＬ３００は可変遅延回路、Ｄ３０１は可変遅延回路、ＤＴは判別回路、ＯＰは演算回路、ＳＬはセレクタ、ＣＲは補正回路である。
【００４７】
入力パルス信号ＰＩ(d291)は可変遅延回路ＤＬ３００に入力され図２７に示された処理を受けパルス(d308)として可変遅延回路ＤＬ３００から出力される。パルス(d308)は可変遅延回路ＤＬ３０１に入力され図２６に示された処理を受け、出力パルスＰＯ(d284)として出力される。
【００４８】
（実施の形態４）
図２９はパルス位相遅延回路を示し、ＤＬ３１０は可変遅延回路、Ｄ３１１は可変遅延回路、ＣＲ３１は補正回路である。
【００４９】
入力パルス信号ＰＩ(d311)は可変遅延回路ＤＬ３１０に入力され、補正回路ＣＲ３１で補正された遅延量d312だけ遅延されて出力(d314)される。パルスd314は可変遅延回路ＤＬ３１１に入力され、補正回路ＣＲ３１の出力d313だけ遅延されて出力ＰＯ(d315)される。補正回路ＣＲ３１は入力パルス信号ＰＩ(d311)と遅延量データＤＩ(d316)を入力とし、入力パルス信号ＰＩの周波数変動に対して、それぞれ異なる量の補正を受けた遅延量d312,d313を、遅延量データＤＩ（d316）に加算した後、それぞれ可変遅延回路ＤＬ３１０、ＤＬ３１１に対して出力する。
【００５０】
（実施の形態５）
図３０はパルス位相遅延回路を示し、ＤＬ３２１は可変遅延回路、ＤＬ３２２は可変遅延回路、ＣＲ３１は補正回路である。
【００５１】
入力パルス信号ＰＩ(d321)は可変遅延回路ＤＬ３２１に入力され、補正回路ＣＲ３１で遅延量補正されたデータd323だけ遅延されて出力パルス信号ＰＯ(d325)として出力される。また、他の入力パルス信号ＰＩ２(d322)は可変遅延回路ＤＬ３２２に入力され補正回路ＣＲ３１で遅延補正されたデータd324だけ遅延されて出力パルス信号ＰＯ２(d326)として出力される。
【００５２】
補正回路ＣＲ３１は入力パルス信号ＰＩ(d321)と遅延量データＤＩ(d326)を入力とし、その周波数変動に対して、それぞれ異なる量の補正を受けた遅延量d323,d324を、遅延量データd326に加算した後、それぞれ可変遅延回路ＤＬ３２１、ＤＬ３２２に対して出力する。
【００５３】
（実施の形態６）
図３１はパルス位相遅延回路を示し、ＤＬ３３０は可変遅延回路、ＤＬ３３１は可変量遅延回路、ＣＲ３１は補正回路である。
【００５４】
入力パルス信号ＰＩ(d330)は可変遅延回路ＤＬ３３０に入力され、補正回路ＣＲ３１にて補正された遅延量d331だけ遅延されて出力パルス信号ＰＯ２(d333)としとして出力される。パルスd333は可変遅延回路ＤＬ３３１に入力され、補正回路ＣＲ３１の出力d332だけ遅延されて出力パルス信号ＰＯ１(d334)として出力される。補正回路ＣＲ３１は入力パルス信号ＰＩ(d330)と遅延量データＤＩ(d335)を入力とし、d330の周波数変動に対して、それぞれ異なる量の補正を施された遅延量d331,d332を、遅延量データd335に加算した後、それぞれ可変遅延回路ＤＬ３３０、ＤＬ３３１に対して出力する。
【００５５】
（実施の形態７）
図３２はパルス位相遅延回路を示し、ＤＬ３４０は可変遅延回路、ＤＬ３４１は可変遅延回路、ＤＬ３４２は可変遅延回路、ＤＬ３４３は可変遅延回路、ＣＲ３１は補正回路、ＳＬ３４０はセレクタ、ＳＬ３４１はセレクタである。
【００５６】
入力パルス信号ＰＩ(d340)は可変遅延回路ＤＬ３４０に入力されセレクタＳＬ３４０の出力データ(d350)だけ遅延されて出力パルスd341として出力される。パルス信号d341は可変遅延回路ＤＬ３４１に入力され、補正回路ＣＲ３１の出力d353だけ遅延されて出力パルスＰＯ１(d342)として出力される。パルスd342は可変遅延回路ＤＬ３４２に入力され、セレクタＳＬ３４１の出力データd351だけ遅延されて出力パルスd343として出力される。パルスd343は可変遅延回路ＤＬ３４３に入力され補正回路ＣＲ３１の出力データd354だけ遅延されて出力パルスＰＯ２(d344)として出力される。
【００５７】
セレクタＳＬ３４０は、異なる固定データＤ１(d345)とＤ２(d346)を入力とし、切り替え信号ＳＩ(d353)によって、その内の一方を出力データ(d350)として出力する。セレクタＳＬ３４１は、異なる固定データＤ３(d348)とＤ４(d349)を入力とし、切り替え信号ＳＩ(d353)によって、その内の一方を出力データ(d351)として出力する。補正回路ＣＲ３１は入力パルス信号ＰＩ(d340)と遅延量データＤＩ(d352)を入力とし、入力パルス信号（d340）の周波数変動に対して、それぞれ異なる量の補正を施された遅延量d353,d354を、遅延量データd352に加算した後、それぞれ可変遅延回路ＤＬ３４１、ＤＬ３４３に対して出力する。
【００５８】
（実施の形態８）
図３３は遅延量補正方法のフローチャートである。ｐを入力パルス信号の周期、Ａを標準周期とする。Ａとｐの差分をｐ１とする。ｐ１は入力パルス周期の変動量を表す。ｐ１は絶対値をとった後、例えば図１１に示すような入出力特性を有するリミッタを通り入力パルスの一周期間保持される。図１１はリミッタの入出力特性であり、入力データ（ｄ915）がある値ＬＤ１までは出力データ（ｄ916）は線形に変化するが、入力がＬＤ１以上の場合、出力はＬＤ１となる。リミッタ出力データと一周期間保持されたデータは加算された後に１／２倍され、更に符号を付加されて補正値の出力となる。ｐ１が＋か−を表す符号はｐ１が絶対値をとる前に独立し、入力パルスの一周期間保持された後、符号付加用のデータとなる。
【００５９】
（実施の形態９）
図３４は遅延量補正方法のフローチャートである。ｐを入力パルス信号の周期、Ａを標準周期とする。Ａとｐの差分をｐ１とする。ｐ１は入力パルス周期の変動量を表す。ｐ１は例えば図１３に示すような入出力特性を有するリミッタを通り入力パルスの一周期間保持された後、補正値として出力される。図１３にリミッタの入出力特性を示す。データ（ｄ1201）は符号を有する為、リミッタ特性も正負の特性を要する。入力データ（ｄ1201）が、ある一定値ーFL2から+FL2まで変化する時、出力データ（ｄ1202）は線形に変化する。又、入力データ（ｄ1201）がーFL2以下、+FL2以上の場合、出力データはそれぞれーFL2、+FL2となる。
【００６０】
（実施の形態１０）
図３５は遅延量補正方法のフローチャートである。ｐを入力パルス信号の周期、Ａを標準周期とする。Ａとｐの差分をｐ１とする。ｐ１は入力パルス周期の変動量を表す。ｐ１は例えば図１３に示すような入出力特性を有するリミッタを通った後に補正値１として出力される。また、リミッタ出力信号は更に入力パルスの一周期間保持された後、補正値２として出力される。
【００６１】
（実施の形態１１）
図３６は遅延量補正方法のフローチャートである。ｐを入力パルス信号の周期、Ａを標準周期とする。Ａとｐの差分をｐ１とする。ｐ１は入力パルス周期の変動量を表す。ｐ１は絶対値をとった後、例えば図１１に示すような入出力特性を有するリミッタを通り入力パルスの一周期間保持される。リミッタ出力データと一周期間保持されたデータは加算された後に１／２倍され、セレクタに入力される。セレクタの他の入力には一周期期間保持されたデータが入力される。セレクタの出力を制御する信号はパターン検出部より出力される。パターン検出はリミッタ出力信号（Ａ１）と、その出力信号を一周期間保持した信号（Ａ２）を入力とし次式に示すパターンを検出する。
【００６２】
（（Ａ１−Ａ）＝０  ＡＮＤ  （Ａ２−Ａ）≠０）
ＯＲ
（（Ａ１−Ａ）≠０  ＡＮＤ  （Ａ２−Ａ）＝０）
このパターンを検出した場合、セレクタに対してＡ２を出力する信号を出力する。セレクタの出力は符号を付加されて補正値の出力となる。ｐ１が＋か−を表す符号はｐ１が絶対値をとる前に独立し、入力パルスの一周期間保持された後、符号付加用のデータとなる。
【００６３】
（実施の形態１２）
図３７は遅延量補正方法のフローチャートである。ｃを入力パルス信号の周期＊ｓ、ｓをサンプリング周波数、Ａを標準周期とする。Ａ＊ｓとｃの差分をｃ１とする。ｃ１は入力パルス周期の変動量を表す。ｃ１は絶対値をとった後、例えば図１１に示すような入出力特性を有するリミッタを通り入力パルスの一周期間保持される。リミッタ出力データと一周期間保持されたデータは加算された後に１／２倍され、更に符号を付加されて補正値の出力となる。ｃ１が＋か−を表す符号はｐ１が絶対値をとる前に独立し、入力パルスの一周期間保持された後、符号付加用のデータとなる。
【００６４】
（実施の形態１３）
図３８は遅延量補正方法のフローチャートである。ｃを入力パルス信号の周期＊ｓ、ｓをサンプリング周波数、Ａを標準周期とする。Ａ＊ｓとｃの差分をｃ１とする。ｃ１は入力パルス周期の変動量を表す。ｃ１は例えば図１３に示すような入出力特性を有するリミッタを通り入力パルスの一周期間保持された後、補正値として出力される。
【００６５】
（実施の形態１４）
図３９は遅延量補正方法のフローチャートである。ｃを入力パルス信号の周期＊ｓ、ｓをサンプリング周波数、Ａを標準周期とする。Ａ＊ｓとｃの差分をｃ１とする。ｃ１は入力パルス周期の変動量を表す。ｃ１は例えば図１３に示すような入出力特性を有するリミッタを通った後に補正値１として出力される。また、リミッタ出力信号は更に入力パルスの一周期間保持された後、補正値２として出力される。
【００６６】
（実施の形態１５）
図４０は遅延量補正方法のフローチャートである。ｃを入力パルス信号の周期＊ｓ、ｓをサンプリング周波数、Ａを標準周期とする。Ａ＊ｓとｃの差分をｃ１とする。ｃ１は入力パルス周期の変動量を表す。ｃ１は絶対値をとった後、例えば図１１に示すような入出力特性を有するリミッタを通り入力パルスの一周期間保持される。リミッタ出力データと一周期間保持されたデータは加算された後に１／２倍され、セレクタに入力される。セレクタの他の入力には一周期期間保持されたデータが入力される。セレクタの出力を制御する信号はパターン検出部より出力される。パターン検出はリミッタ出力信号（Ｂ１）と、その出力信号を一周期間保持した信号（Ｂ２）を入力とし次式に示すパターンを検出する。
【００６７】
（（Ｂ１−Ｂ）＝０  ＡＮＤ  （Ｂ２−Ｂ）≠０）
ＯＲ
（（Ｂ１−Ｂ）≠０  ＡＮＤ  （Ｂ２−Ｂ）＝０）
このパターンを検出した場合、セレクタに対してＢ２を出力する信号を出力する。セレクタの出力は符号を付加されて補正値の出力となる。セレクタの出力は符号を付加されて補正値の出力となる。ｃ１が＋か−を表す符号はｃ１が絶対値をとる前に独立し、入力パルスの一周期間保持された後、符号付加用のデータとなる。
【００６８】
（実施の形態１６）
図５は垂直パルス位相遅延回路を示し、ＤＬは可変遅延回路、ＢＬはブランキングパルス発生回路、ＤＴは周期検出回路、ＣＲ１は補正回路、ＣＫはクロック発生回路である。
【００６９】
同期分離された水平同期信号ＨＰと少なくともＨＰの４倍以上の周波数をもつクロックＭＣＫはクロック発生回路ＣＫに入力されＨＰの２倍の周波数を有するクロックd506を出力する。
【００７０】
同期分離された垂直同期信号ＶＰＩは可変遅延回路ＤＬに入力される。可変遅延回路ＤＬは入力されたデータdata2と補正回路ＣＲ１の出力d508を加算した量だけ遅延され、垂直パルス出力信号d507を出力する。周期検出回路ＤＴは垂直同期信号ＶＰＩ(d503)とクロック(d506)を入力として現在のテレビジョン信号がNTSCかPALかを判別し補正回路ＣＲ１に判断結果(d510)を出力する。
【００７１】
垂直同期信号d503とクロックd506はブランキングパルス発生回路ＢＬに入力される。ブランキングパルスの位相は入力データdata１と補正回路ＣＲ１の出力d508で制御され、又、幅は入力データdata1で制御されブランキングパルスd509として出力される。
【００７２】
周期検出回路ＤＴについては本発明の実施形態２３に示す。
なお、本実施形態において外部からNTSC/PALの判別信号が供給される場合、周期検出回路ＤＴを省略する構成であっても良い。
【００７３】
補正回路ＣＲ１については本発明の実施形態２１に示す。
なお、補正回路は本発明の実施形態２２でも良い。
【００７４】
図１８にブランキングパルス発生回路ＢＫを示す。
垂直パルスＶＰＩ(d503)を入力基準信号としてクロック信号ＣＬＫ(d506)で遅延カウント動作する遅延回路ＢＬ１の遅延出力(d188)はクロック(d506)でカウント動作する幅可変回路ＢＬ２に入力され、設定された幅を持ったパルス(d509)として出力される。
【００７５】
遅延回路ＢＬ１の遅延量を制御する信号(d187)は標準切り替え端子ＰＮにより選択されたセレクタＢＬ３の出力(d191)と、外部からのデータdata1(d501)の上位半分を割り振ったデータ(d181)を加算回路ＢＬ４で加算し、その出力(d192)と補正回路からの補正値ＣＲ(d508)を加算回路ＢＬ５で加算した出力(d187)で得られる。
【００７６】
幅可変回路ＢＬ２の幅量を制御する信号(d190)は、標準切り替え端子ＰＮにより選択されたセレクタＢＬ６の出力(d189)と外部からのデータdata1(d501)の下位半分を割り振ったデータ(d182)を加算回路ＢＬ７で加算して得られる。
【００７７】
セレクタＢＬ３及びセレクタＢＬ６の入力d183、d184、d185、d186はある固定値を有する。
【００７８】
図７にクロック発生回路ＣＫの構成を示す。ＤＦ７１は微分回路、ＣＴ７１はカウンタ、ＣＴ７２はカウンタ、ＳＬ７１はセレクタ、Ｇ７１は反転回路である。
【００７９】
水平パルスＨＰ(d701)は微分回路ＤＦ７１に入力されカウンタＣＴ７１のリセットパルス信号d702を出力する。カウンタＣＴ７１は信号d702でリセットされるまでカウンタＣＴ７２のクロックとなる水平パルスＨＰの４倍の周波数パルスd703を出力する。カウンタＣＴ７２は水平パルスＨＰの変動に対する誤動作を抑える為に４カウント後カウント動作を停止する構成をとり、リセット信号d702でリセットされる。カウンタＣＴ７２の出力d704は水平パルスの２倍の周波数を有し反転回路Ｇ７１を通った信号d705と共にセレクタＳＬ７１に入力されセレクト信号ＣＳＬ(d706)により、d706＝Ｈの場合d707が、Ｌの時はd704がクロックd707として出力される。なお、ＣＳＬの対応は逆でもよい。
【００８０】
（実施の形態１７）
図６は垂直パルス位相遅延回路を示し、ＤＬは可変遅延回路、ＢＬはブランキングパルス発生回路、ＤＴは周期検出回路、ＣＲ１は補正回路、ＣＫはクロック発生回路、ＶＨＤは位相検出回路である。
【００８１】
水平パルスＨＰと垂直同期信号ＶＰＩとメインクロックＭＣＫは位相検出補正回路ＶＨＤに入力される。このメインクロックＭＣＫの周波数は、少なくとも水平パルスＨＰの周波数の４倍以上とする。位相検出補正回路ＶＨＤは水平パルスＨＰと垂直パルスＶＰＩとの位相差を検出する回路であり、その一構成例を図１９に示す。水平パルスＨＰ(d504)は微分回路ＶＨＤ１に入力されメインクロックＭＣＫ(d505)によって微分されメインクロック(d505)で動作するカウンタＶＨＤ２のリセットパルスd201を出力する。図２０に本回路の動作説明を示す。カウンタＶＨＤ２は図２０に示す如く水平パルスＨＰのたち下がりでリセットされカウントアップしていく。カウンタ出力値d202は垂直同期パルスＶＰＩ(d503)の立ち下がりでラッチＶＨＤ３に保持される。ラッチＶＨＤ３の出力(ｄ203)はラッチＶＨＤ４に垂直同期パルスＶＰＩ(d503)の立ち下がりで保持される。ラッチＶＨＤ４の出力(d204)はラッチＶＨＤ５にＶＰＩ(d503)の立ち下がりで保持される。ラッチＶＨＤ５の出力(d205)はラッチＶＨＤ６にＶＰＩ(d503)の立ち下がりで保持される。標準のテレビジョン信号はインタレース方式でありフィールド毎に垂直同期信号に対する水平同期の位相を水平の１／２周期ずらす為、各ラッチの出力は(d203、d205)と(d204、d206)の組となり、片方は図２０におけるaの値を取り、他方はｂの値を取る。誤検出を防ぐ為にデータd203とd205は加算回路ＶＨＤ７に入力され、加算後１／２されてデータd207として出力される。同様に加算回路ＶＨＤ８にはデータd204、d206が入力され、加算後１／２されてデータd208として出力される。加算回路ＶＨＤ９にはデータd207とd208が入力され、加算後１／２されてデータd209を出力する。データd209は(a+b)/2となり、セレクタＶＨＤ１４に入力され標準時はこのデータ遅延量１（d209）が出力データd601として出力される。
【００８２】
このデータd601は図６のクロック発生回路ＣＫ２の出力クロック(d506)の入力水平パルスＨＰに対する位相差を提示している。図２０における基準クロック(d506)の立ち上がり位相は、データ遅延量１の場合を示している。
【００８３】
非標準のテレビジョン信号として、インタレースしないノンインターレース信号が存在する。ノンインタレース信号であることを検出し補正する回路構成を以下に示す。図１９において減算回路ＶＨＤ１０は加算回路ＶＨＤ７、ＶＨＤ８の出力d207、d208を入力とし、符号付き差分信号d211を出力する。符号付き差分信号d211は絶対値回路ＶＨＤ１８に入力され正の値d220として出力される。信号d220はコアリング回路ＶＨＤ１１に入力される。コアリング回路ＶＨＤ１１は、例えば図２１(a)に示す様な多入力ＯＲ回路とし、信号d220が８ビットの場合、例えば下位３ビットを切り捨て上位５ビットのＯＲを取る構成とする。このＯＲ回路の入出力特性を図２１(b)に示す。しきい値ＴＨ１（下位３ビットを切り捨てる為ここでは７）未満の場合０を、ＴＨ１以上の場合は１を出力信号d212とする。ここで、信号d212が１の場合はインタレース信号、０の場合はノンインタレース信号として判断する。
【００８４】
ノンインタレース状態において、図６中のクロック発生回路ＣＫ２の出力クロック(d506)の入力水平パルスＨＰに対する遅延量を決定する回路について説明する。図２０において、値ｄは標準信号の水平パルスが入力された場合の、カウンタ値d202の最大値である。減算回路ＶＨＤ１６に信号d209と値ｄ／２を有する信号d214を入力し、信号d209がｄ／２より大きければ"1"を、小さければ"0"を出力し、セレクタＶＨＤ１７の切り替え信号d217とする。セレクタＶＨＤ１７は切り替え信号d217が"1"の場合、例えば信号d209の値が図２０のｂの時、１／２シフタＶＨＤ１３の出力値d215（図２０における遅延量２）を出力する、又、切り替え信号d217が"0"の場合、例えば信号d209の値が図２０のａの時、加算回路ＶＨＤ１５で信号d209と値ｄを有するd213を加算後１／２されたデータd216（図２０における遅延量３）をセレクタＶＨＤ１７の出力d218として出力する。セレクタＶＨＤ１４の出力d601はクロック発生回路ＣＫが出力するＨＰの２倍の周波数を有するクロックの立ち上がりと垂直パルスの立ち下がり位相が一致しない位相関係を規定するデータである。
【００８５】
図２２(a)にクロック発生回路ＣＫ２の構成、(b)にタイミングチャートを示す。ＤＦ７１は微分回路、ＣＴ２２１はカウンタ、ＤＦ２２１は微分回路、ＣＴ７１はカウンタ、ＣＴ７２はカウンタ、ＳＬ７１はセレクタ、Ｇ７１は反転回路である。
【００８６】
水平パルスＨＰ(d701)は微分回路ＤＦ７１に入力されカウンタＣＴ２２１のリセットパルス信号d702を出力する。カウンタＣＴ２２１はリセットがかかるとdata5(d601)を読み込み、データ(d601)回カウントするまで"L"を、その後は"H"を出力(d2202)する。カウンタＣＴ２２１の出力(d2202)は微分回路ＤＦ２２１でＭＣＫ(d700)単位で微分され、カウンタＣＴ７１のリセット信号(d2203)となる。ＣＴ７１は信号d2203でリセットされるまで水平パルスＨＰの４倍の周波数でカウンタＣＴ７２へのクロックとなる信号d703を出力する。カウンタＣＴ７２は水平パルスＨＰの変動に対する誤動作を抑える為に４カウント後カウント動作を停止する構成をとり、リセット信号d2203でリセットされる。カウンタＣＴ７２の出力d704は水平パルスの２倍の周波数を有し反転回路Ｇ７１を通った信号d705と共にセレクタＳＬ７１に入力されセレクト信号ＣＳＬ(d706)により、d706＝Ｈの場合d707が、Ｌの時はd704がクロックd707として出力される。なお、ＣＳＬの対応は逆でもよい。
【００８７】
ブランキング回路は実施形態１６と同様である。
（実施の形態１８）
図２４は垂直パルス位相遅延回路を示し、ＦＤＬ１は１フィールド遅延回路、ＦＬＤ２は１フィールド遅延回路、ＣＲ３は補正回路、ＣＫはクロック発生回路である。
【００８８】
同期分離された水平同期信号ＨＰと少なくともＨＰの４倍以上の周波数をもつクロックＭＣＫはクロック発生回路ＣＫに入力されＨＰの２倍の周波数を有するクロックd506を出力する。
【００８９】
同期分離された垂直同期信号ＶＰＩは１フィールド遅延回路ＦＤＬ１に入力される。１フィールド遅延回路ＦＤＬ１は少なくとも２つのカウンタ回路が接続されており補正回路ＣＲ３の出力d261の量で遅延量を可変する。１フィールド遅延回路ＦＤＬ１の出力パルス(d264)は１フィールド遅延回路ＦＤＬ２に入力される。１フィールド遅延回路ＦＤＬ２はすくなくとも２つのカウンタ回路が接続されており入力されたデータdata3の量と補正回路ＣＲ３の出力d262の量で遅延量を可変し、垂直パルス出力信号d507を出力する。
【００９０】
補正回路ＣＲ３の構成は本発明の実施形態７に示す。
クロック発生回路ＣＫの構成、動作は実施形態１と同様である。
【００９１】
（実施の形態１９）
図８は映像信号の垂直拡大時と、それ以外の場合における切り替え回路を含んだ垂直パルス遅延回路を示している。ＤＬは遅延回路、ＢＬはブランキング回路、ＳＬ１、ＳＬ２は制御信号ＯＳＬにより、それぞれブランキングパルスと垂直同期パルス出力を選択するセレクタである。
【００９２】
図２３は図８の回路動作を説明するチャートである。
垂直同期パルスd503は遅延回路ＤＬに入力されクロック信号d506でラッチされデータd502だけ遅延したパルスd507として出力される。遅延回路ＤＬの出力d507はブランキング発生回路ＢＬに入力され、クロックd506でラッチ、カウントされデータd501だけ遅延したブランキングパルスd509を発生する。
【００９３】
遅延回路ＤＬの出力d507とブランキング発生回路ＢＬの出力d509はそれぞれセレクタＳＬ２、ＳＬ１に入力される。セレクタＳＬ２のもう一方の入力は遅延される前の垂直同期パルスd503であり、セレクタＳＬ１のもう一方の入力d802は”Ｌ”である。セレクタＳＬ１、ＳＬ２は出力制御信号d804によって切り替えられる。この場合、出力制御信号d804が”Ｈ”の時、遅延されたパルスd507,d509を、”Ｌ”の時は信号d802,d503を出力d801,d803として出力する。尚、出力制御信号の”Ｌ”、”Ｈ”の対応は逆でも良い。
【００９４】
（実施の形態２０）
図２は、垂直周波数の変動を検出し、可変遅延量に対して補正値を算出する一過程を示した図である。
【００９５】
標準垂直同期信号の周期をＡとする。非標準信号、例えばＶＴＲのスチル再生時の垂直同期信号の周期はＮフィールドでは標準値よりｃN短く、Ｎ＋１フィールドではｄN+1長く、Ｎ＋２フィールドではｃN+2短くなる。ここで映像信号（映像Ｎ、映像Ｎ＋１、映像Ｎ＋２）は垂直同期信号の位相に対して一定とする。画面アスペクト比１６：９のテレビジョンで垂直方向に映像を拡大して表示する場合、画像の中心から上下までの映像を出力できる様にする為、垂直同期信号を１フィールド遅延て偏向回路への垂直パルスとする方式がある。１フィールド遅延させる方式では、上記ＶＴＲのスチル再生の場合、すなわち垂直周期が標準値から変動する場合でも標準値Ａの遅延を行うと、図２の対スチル無補正時１フィールド遅延信号に示す様に映像信号（映像Ｎ＋１、Ｎ＋２）と偏向回路への垂直パルス信号との位相ずれが発生し、図１の(d)に示す垂直方向の揺れとして確認される。
【００９６】
又、ＶＴＲの早送り再生時の垂直同期信号の周期は、図２のＶＴＲ早送り時の垂直同期信号に示す様に標準値よりＮフィールドではｅN、Ｎ＋１フィールドではｅN+1短くなる。ここで映像信号（映像Ｎ’、映像Ｎ＋１’）は垂直同期信号の位相に対して一定である為、図２の対早送り無補正１フィールド遅延信号を用いた偏向用垂直パルスと映像Ｎ’、Ｎ＋１’間に位相ずれが発生し、図１の(b)に示す垂直上方向の画面移動となる。
【００９７】
又、ＶＴＲの巻戻し再生時の垂直同期信号の周期は、図２のＶＴＲ巻戻し時の垂直同期信号に示す様に標準値よりＮフィールドではｆN、Ｎ＋１フィールドではｆN+1長くなる。ここで映像信号（映像Ｎ”、映像Ｎ＋１”）は垂直同期信号の位相に対して一定である為、図２の対巻戻し無補正１フィールド遅延信号を用いた偏向用垂直パルスと映像Ｎ”、Ｎ＋１”間に位相ずれが発生し、図１の(c)に示す垂直下方向の画面移動となる。
【００９８】
これらのずれを補正する為に、１フィールド及び２フィールド前の標準値からの差を使用する。
【００９９】
１フィールド前の標準値からのずれをＥ１、２フィールド前の標準値からのずれをＥ２とする。補正量CRDを次のように表す。CRD=(絶対値(E1)+絶対値(E2))/2CRDの符号はＥ２の符号を使用する。
【０１００】
この補正式を使用した場合、図２における対スチル補正時１フィールド遅延信号量はＮフィールドでAー(ｄN-1＋ｃN-2)/2、Ｎ＋１フィールドでA+(ｃN＋ｄN-1)/2となる。同様に早送り再生時のＮフィールド遅延量はAー(ｅN-1＋ｅN-2)/2、Ｎ＋１フィールド遅延量はA-(ｅN＋ｅN-1)/2となる。同様に巻戻し再生時のＮフィールド遅延量はA+(ｆN-1＋ｆN-2)/2、Ｎ＋１フィールド遅延量はA+(ｆN＋ｆN-1)/2となる。
【０１０１】
但し、ｃN、ｄN+1、ｅN、ｅN+1、ｆN、ｆN+1  ＞  ０  とする。
この補正により、垂直同期信号と映像との位相差が補正されて図１(b)、(c)、(d)に示す画像の垂直移動及び縦揺れが抑えられる。
【０１０２】
このアルゴリズムの一実施例を図９に示す。
垂直パルスＶＰＩ(d503)を入力信号とする微分回路ＤＴ９０１は水平パルスの２倍の周波数を持つクロックＣＬＫ(d506)で微分動作しパルス(d901)を出力する。パルス(d901)はラッチＤＴ９０２に入力され１クロックの遅延を受けカウンタＤＴ９０３のリセットパルス(d902)として出力される。カウンタＤＴ９０３はクロック(d506)でカウントアップされカウンタ値は垂直パルスの周期を表すデータ(d903)としてラッチＤＴ９０４に入力される。ラッチＤＴ９０４はパルス(d901)をクロックとしてデータ(d903)の値を１垂直パルス期間、データ(d904)として保持出力する。減算回路ＤＴ９０５はラッチＤＴ９０４の出力(d904)とセレクタＤＴ９０６の出力(d905)を入力とし、垂直信号ＶＰＩの周期の標準からの誤差量として演算結果(d908)を出力する。セレクタＤＴ９０６は切り替え信号ＰＮ(d918)の"1"、"0"で入力データ(d906)と入力データ(d907)のいずれかを出力する(d905)。減算回路出力(d908)は符号を有する為、絶対値回路ＤＴ９０８に入力して正のデータ(d909)とする。この時、符号(d910)も出力する。絶対値出力(d909)及び符号(d910)はそれぞれ垂直微分パルス(d901)をクロックとするラッチＤＴ９０９，ＤＴ９０８に入力される。ラッチＤＴ９０９の入力データ(d909)及び出力データ(d912)は加算回路ＤＴ９１０に入力される。加算回路ＤＴ９１０は２つのデータを加算した後に１／２倍したデータ(d913)を出力する。セレクタＤＴ９１２は加算回路ＤＴ９１０の入力データ(d912)と出力データ(d913)を入力とし、パターン検出回路ＤＴ９１１の出力(d914)が"0"の場合はデータd913を、"1の場合はデータd912を出力(d915)とする。
【０１０３】
パターン検出回路ＤＴ９１１の一構成例を図１０に示す。ＯＲ回路１に対する入力信号ＰＴ１(d909)が"0"の場合のみＯＲ回路１の出力(d1001)は"0"となり、その他の入力に対しては"1"を出力する。同様にＯＲ回路２に対する入力信号ＰＴ２(d912)が"0"の場合のみＯＲ回路２の出力(d1002)は"0"となり、その他の入力に対しては"1"を出力する。ＯＲ回路１の出力(d1001)とＯＲ回路２の出力(d1002)はＸＯＲ回路に入力され、両入力が同一の場合"0"を、それ以外は"1"を判定結果ＰＴ３(d1003)として出力する。
【０１０４】
セレクタＤＴ９１２の出力(d915)はリミット回路ＤＴ９１３に入力され制限を受けたデータ(d916)として出力される。
【０１０５】
図１１にリミット回路の入出力特性を示す。
リミット回路ＤＴ９１３の出力信号(d916)とラッチＤＴ９０８の出力(d911)は符号付加回路ＤＴ９１４に入力され符号付きデータＣＲＯ(d917)として出力される。
【０１０６】
（実施の形態２１）
図３は、垂直周波数の変動を検出し、可変遅延量に対して補正値を算出する一過程を示した図である。
【０１０７】
標準垂直周期、ＶＴＲスチル時、早送り時、巻戻し時のずれは図２と同様とする。
【０１０８】
ずれを補正する値として２フィールド前の標準値との差を使用する。
この補正値を使用した場合、図３における対スチル補正時１フィールド遅延信号量はＮフィールドでAーｃN-2、Ｎ＋１フィールドでA+ｄN-1となる。同様に早送り再生時のＮフィールド遅延量はAーｅN-2、Ｎ＋１フィールド遅延量はA-ｅN-1となる。同様に巻戻し再生時のＮフィールド遅延量はA+ｆN-2、Ｎ＋１フィールド遅延量はA+ｆN-1となる。
【０１０９】
この補正により、垂直同期信号と映像との位相差が補正されて図１(b)、(c)、(d)に示す画像の垂直移動及び縦揺れが抑えられる。
【０１１０】
このアルゴリズムの一実施例を図１２に示す。
垂直パルスＶＰＩ(d503)を入力信号とする微分回路ＤＴ９０１は水平パルスの２倍の周波数を持つクロックＣＬＫ(d506)で微分動作しパルス(d901)を出力する。パルス(d901)はラッチＤＴ９０２に入力され１クロックの遅延を受けカウンタＤＴ９０３のリセットパルス(d902)として出力される。カウンタＤＴ９０３はクロック(d506)でカウントアップされカウンタ値は垂直パルスの周期を表すデータ(d903)としてラッチＤＴ９０４に入力される。ラッチＤＴ９０４はパルス(d901)をクロックとしてデータ(d903)の値を１垂直パルス期間、データ(d904)として保持出力する。減算回路ＤＴ９０５はラッチＤＴ９０４の出力(d904)とセレクタＤＴ９０６の出力(d905)を入力とし、垂直信号ＶＰＩの周期の標準からの誤差量として演算結果(d908)を出力する。セレクタＤＴ９０６は切り替え信号ＰＮ(d918)の"1"、"0"で入力データ(d906)と入力データ(d907)のいずれかを出力する(d908)。減算回路出力(d908)は垂直微分パルス(d901)をクロックとするラッチＤＴ１２０１に入力され、１垂直パルス期間、データ(d1201)として保持出力する。データ(d1201)はリミッタ回路ＤＴ１２０２で制限を受けて補正用データＣＲＯ(d1202)として出力される。
【０１１１】
リミッタ回路の入出力特性を図１３に示す。
（実施の形態２２）
図４は、垂直周波数の変動を検出し、可変遅延量に対して補正量を算出する一過程を示した図である。
【０１１２】
標準垂直周期、ＶＴＲスチル時、早送り時、巻戻し時のずれは図２と同様とする。
【０１１３】
ずれを補正する値として１フィールド前、２フィールド前の標準値との差を使用し、垂直同期信号を２フィールド（１フレーム）遅延して偏向回路への垂直パルス出力とする。
【０１１４】
この補正値を使用した場合、図４における対スチル補正時１フレーム遅延信号量はＮフィールドを始めとすれば(A−ｃN-2)+(A＋ｄN-1)、Ｎ＋１フィールドを始めとすれば(A＋ｄN-1)+(A−ｃN)となる。同様に早送り再生時のＮフィールドからの１フレーム遅延量は(A−ｅN-2)+(A−ｅN-1)、Ｎ＋１フィールドからの１フレーム遅延量は(A−ｅN-1)+(A−ｅN)となる。同様に巻戻し再生時のＮフィールドからのフレーム遅延量は(A＋ｆN-2)+(A＋ｆN-1)となる。
【０１１５】
この補正により、垂直同期信号と映像との位相差が補正されて図１(b)、(c)、(d)に示す画像の垂直移動及び縦揺れが抑えられる。
【０１１６】
この補正方法回路の一実施例を図２５に示す。
垂直パルスＶＰＩ(d503)を入力信号とする微分回路ＤＴ９０１は水平パルスの２倍の周波数を持つクロックＣＬＫ(d506)で微分動作しパルス(d901)を出力する。パルス(d901)はラッチＤＴ９０２に入力され１クロックの遅延を受けカウンタＤＴ９０３のリセットパルス(d902)として出力される。カウンタＤＴ９０３はクロック(d506)でカウントアップされカウンタ値は垂直パルスの周期を表すデータ(d903)としてラッチＤＴ９０４に入力される。ラッチＤＴ９０４はパルス(d901)をクロックとしてデータ(d903)の値を１垂直パルス期間、データ(d904)として保持出力する。減算回路ＤＴ９０５はラッチＤＴ９０４の出力(d904)とセレクタＤＴ９０６の出力(d905)を入力とし、垂直信号ＶＰＩの周期の標準からの誤差量として演算結果(d908)を出力する。セレクタＤＴ９０６は切り替え信号ＰＮ(d918)の"1"、"0"で入力データ(d906)と入力データ(d907)のいずれかを出力する(d908)。減算回路出力(d908)はリミッタ回路ＤＴ１２０１に入力され制限を受けて出力される。このリミッタ回路出力(d261)は補正信号ＣＲ０４(d262)として、又ラッチＤＴ２７２の入力として出力される。パルス(d901)をクロックとするラッチＤＴ２７２は、１垂直パルス間、データ(d261)を補正値として出力保持する。
【０１１７】
リミッタ回路の入出力特性は実施形態６と同様である。
（実施の形態２３）
図１４にＮＴＳＣ信号とＰＡＬ信号の判別回路を示す。
【０１１８】
垂直同期信号ＶＰＩ(d503)は微分回路ＰＮ１に入力され水平同期信号と同一の周波数を持つクロックＣＬＫ(d1411)によって微分され１Ｈ幅のパルス(d1403)となる。
【０１１９】
垂直パルス(d1403)はd1411をクロックとするラッチＰＮ２に入力されカウンタＰＮ３のリセットパルス(d1405)として出力される。カウンタＰＮ３はd1411をクロックとしてカウンタ値(d1405)を出力する。カウンタ値(d1406)は垂直パルス(d1403)をクロックとするラッチＰＮ４に入力され１フィールド期間データ(d1406)を保持する。
【０１２０】
減算回路ＰＮ５はラッチＰＮ４の出力(d1406)から、定数512(d1407)を減算した結果(d1408)を出力する。出力データ(d1408)は変換回路ＰＮ６に入力される。変換回路ＰＮ６の構成を図１７に示す。図においてＬＭ１−ＬＭ１０は２入力ＡＮＤ回路、ＬＭ１１は反転回路である。入力信号ＬＭＴＩ(d1408)のMSBが"1"であれば"000"が、MSBが"0"であれば入力信号ＬＭＴＩが出力(d1409)される。即ち、入力データ(d1408)が511以下であれば出力(d1409)は"000"となる。尚、図１４の構成案では10bit演算を仮定している。  NTSC/PAL判定回路ＰＮ７はＰＮ６の出力信号(d1409)を入力とし、垂直パルス(d1403)で動作することで判定結果ＰＮＯ(d1410)を出力する。
【０１２１】
図１５にＮＴＳＣ信号とＰＡＬ信号の判定基準の一例を示す。本構成案では減算結果(d1408)が"01FH"以下の場合をＮＴＳＣ、"060H"以上の場合をＰＡＬと判断している。NTSC/PAL判定回路ＰＮ７の一回路構成案を図１６に示す。変換回路ＰＮ６の出力ＬＭＴＯ(d1409)を入力とし、その上位５ｂｉｔを５入力ＮＯＲ回路へ入力する。ＮＯＲ回路は信号d1409が01FH以下の場合に"1"を出力する。ＮＯＲ回路の出力はＶＰＩＤ(d1403)をクロックとし直列に接続されたラッチ群ＰＮ８−ＰＮ１４の初段であるＰＮ８に入力される。ラッチＰＮ８の入力及びＰＮ８−ＰＮ１４の出力は全て８入力ＡＮＤ回路１の入力となり、NTSCとしての判定が８フィールド連続したときに８入力ＡＮＤ回路１から"1"が出力される。他方、信号d1409の上位５bit中の上位３bitは４入力ＯＲ回路に、信号d1409上位5bit中の下位２bitは２入力ＡＮＤ回路１に入力され、ＡＮＤ回路１の出力は上記４入力ＯＲ回路に接続される。上記４入力ＯＲ回路は信号d1409が060H以上の場合に"1"を出力する。ＯＲ回路の出力はＶＰＩＤ(d1403)をクロックとし直列に接続されたラッチ群ＰＮ１５−ＰＮ２１の初段であるＰＮ１５に入力される。ラッチ１５の入力及びＰＮ１５−ＰＮ２１の出力は全て８入力ＡＮＤ回路２の入力となり、PALとしての判定が８フィールド連続したときに８入力ＡＮＤ回路２から"1"が出力される。
【０１２２】
８入力ＡＮＤ回路１、２の出力は２入力ＸＯＲ回路に入力され、そのＸＯＲ回路出力は、８入力ＡＮＤ回路１出力と共にＡＮＤ回路２に入力される。ＡＮＤ回路２は８入力ＡＮＤ回路１、２の出力が互いに異なり８入力ＡＮＤ回路１の出力が"1"の時のみ"1"を出力する。ＡＮＤ回路２の出力が"1"ならばＮＴＳＣ、"0"ならばＰＡＬと判断する。
【０１２３】
【発明の効果】
以上のように本発明によれば、入力パルス信号の周期変動に関わらず、一周期前の入力パルス信号と出力パルス信号との位相関係を一定に保持することができる。特にアスペクト比１６：９のテレビジョン受像機の映像信号の垂直拡大時に自動的に標準走査線数を検出し、垂直同期信号の周波数変動に追従して遅延量を変化させることで映像の不要な縦揺れを抑えるという有利な効果が得られる。
【図面の簡単な説明】
【図１】垂直同期周波数が変化する場合のアスペクト比１６：９のテレビジョン受像機での垂直拡大画像を示す図
【図２】垂直同期信号周波数が非標準時の垂直同期信号補正動作の例を示すタイミングチャート
【図３】垂直同期信号周波数が非標準時の垂直同期信号補正動作の他の例を示すタイミングチャート
【図４】垂直同期信号周波巣が非標準時の垂直同期信号補正動作の他の例を示すタイミングチャート
【図５】本発明の一実施の形態による垂直同期パルス位相補正回路を示す図
【図６】本発明の一実施の形態による垂直同期パルス位相補正回路を示す図
【図７】本発明の一実施の形態による垂直同期パルス位相補正回路内のクロック発生回路の一実施例を示す図
【図８】本発明の一実施の形態において出画状態によって出力を切替える垂直パルス切り替え回路を示す図
【図９】本発明の一実施例の形態による垂直同期パルス位相補正回路の補正動作を行う回路の一実施例を示す図
【図１０】図９におけるパターン検出回路の一実施例を示す図
【図１１】図９におけるリミッタ回路の入出力特性を示す図
【図１２】本発明の一実施例の形態による垂直同期パルス位相補正回路の補正動作を行う回路の一実施例を示す図
【図１３】図１２におけるリミッタ回路の入出力特性を示す図
【図１４】本発明の一実施例の形態による垂直同期パルス位相補正回路のＮＴＳＣ信号とＰＡＬ信号の判別回路の一実施例を示す図
【図１５】図１４の動作を説明する判別基準を示す図
【図１６】図１４のＮＴＳＣ／ＰＡＬ判定回路の一実施例を示す図
【図１７】図１４の変換回路の一実施例を示す図
【図１８】本発明の一実施例の形態による垂直同期パルス位相補正回路のブランキングパルスを発生する回路の一実施例を示す図
【図１９】本発明の一実施例の形態による垂直同期パルス位相補正回路における、水平入力パルスと垂直入力パルスの位相を検出する回路の一実施例を示す図
【図２０】図１９の回路動作を説明するタイミングチャート
【図２１】図１９のコア回路の一実施例を示す図
【図２２】図６におけるクロック発生回路の一実施例を示す図
【図２３】図８に回路の動作を説明するタイミングチャート
【図２４】本発明の一実施の形態による垂直同期パルス位相補正回路を示す図
【図２５】本発明の一実施例の形態による垂直同期パルス位相補正回路の補正動作を行う回路の一実施例を示す図
【図２６】本発明の一実施の形態によるパルス位相遅延回路を示す図
【図２７】本発明の一実施の形態によるパルス位相遅延回路を示す図
【図２８】本発明の一実施の形態によるパルス位相遅延回路を示す図
【図２９】本発明の一実施の形態によるパルス位相遅延回路を示す図
【図３０】本発明の一実施の形態によるパルス位相遅延回路を示す図
【図３１】本発明の一実施の形態によるパルス位相遅延回路を示す図
【図３２】本発明の一実施の形態によるパルス位相遅延回路を示す図
【図３３】本発明の一実施の形態による補正方式を示す図
【図３４】本発明の一実施の形態による補正方式を示す図
【図３５】本発明の一実施の形態による補正方式を示す図
【図３６】本発明の一実施の形態による補正方式を示す図
【図３７】本発明の一実施の形態による補正方式を示す図
【図３８】本発明の一実施の形態による補正方式を示す図
【図３９】本発明の一実施の形態による補正方式を示す図
【図４０】本発明の一実施の形態による補正方式を示す図
【図４１】従来の回路構成図
【符号の説明】
ＤＬ  遅延回路
ＤＴ  周期検出回路
ＣＲ１  補正回路
ＣＫ  クロック発生回路
ＢＬ  ブランキング発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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