(57)【特許請求の範囲】
【請求項１】
基板の表面側に形成されたコレクタ層と、当該コレクタ層に接合する状態で前記基板上に配置されたベース層と、当該ベース層上に配置されたエミッタ層と、を備えてなるメサ型のバイポーラトランジスタであって、
前記エミッタ層の側方下部における前記ベース層の外部ベース領域上面には、前記エミッタ層と絶縁された状態で金属シリサイドからなる補助ベース層が配置され、
前記エミッタ層の側方下部における前記ベース層の外部ベース領域下面には、前記基板表面に形成された段差の凹部を埋め込むように形成された不純物を含有するポリシリコン層、および前記基板表面に形成された不純物拡散層のうちの少なくとも一つからなる補助ベース層が配置され、
前記外部ベース領域の下面に配置された前記補助ベース層は、その端部が前記エミッタ層の下方に配置されていること、
を特徴とするバイポーラトランジスタ。
【請求項２】
請求項１記載のバイポーラトランジスタにおいて、
前記外部ベース領域の上面に配置された補助ベース層は、その端部が前記ベース層の下面に配置される前記コレクタ層部分の上方に配置されていること、
を特徴とするバイポーラトランジスタ。
【請求項３】
請求項１記載のバイポーラトランジスタにおいて、
前記外部ベース領域の下面に配置された前記補助ベース層は、ポリシリコン層と、前記エミッタ層とオーバーラップするように当該ポリシリコン層から拡散させた拡散層とで構成されていること、
を特徴とするバイポーラトランジスタ。
【請求項４】
請求項１記載のバイポーラトランジスタにおいて、
前記ベース層は、シリコンとゲルマニウムとの化合物半導体からなること、
を特徴とするバイポーラトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタに関し、特にはエピタキシャル成長によっ積層形成された半導体層をパターニングしてなるベース層とエミッタ層とを有するメサ型のバイポーラトランジスタに関する。
【０００２】
【従来の技術】
バイポーラトランジスタの動作速度をより高めるためには、ベース幅を狭くすることによって最高遮断周波数（以下、fTmax と記す）を上昇させる必要がある。しかし、ベース幅を狭くするとエミッタ−コレクタ間の耐圧が劣化してパンチスルーが発生し易くなることから、バイポーラトランジスタのfTmax を上昇させるためには浅くしかも不純物濃度が濃いベース層を設ける必要がある。一般的には、上記ベース層にはイオン注入によって不純物を導入してなる不純物拡散層が用いられてきた。しかし、イオン注入による不純物導入では、チャネリングの問題から上記不純物拡散層の深さを浅くするには限界があり、これによって形成されたベース層を有するバイポーラトランジスタでは、fTmax ＝３０〜４０ＧＨｚが上限であった。
【０００３】
そこで、エピタキシャル成長によって形成した半導体層をベース層として用いたバイポーラトランジスタが提案された。このバイポーラトランジスタは以下のようにして形成する。
先ず、図１５（１）に示すように、表面側にＮ型のコレクタ層１１ａが形成された基板１１上に、Ｐ型の不純物を含有するシリコン膜を第１半導体層１２としてエピタキシャル成長させる。次に、第１半導体層１２の上面に、Ｎ型の不純物を含有するシリコン膜を第２半導体層１３としてエピタキシャル成長させる。次に、図１３（２）に示すように、レジストパターン９０１をマスクにして第２半導体層１３をエッチングし、当該第２半導体層１３からなるエミッタ層１３ａを形成する。レジストパターン９０１を除去した後、図１３（３）に示すように、レジストパターン９０２をマスクにして第１半導体層１２をエッチングし、エミッタ層１３ａの下に当該第１半導体層１２からなるベース層１２ａを形成する。次いで、図１３（４）に示すように、エミッタ層１３ａ及びベース層１２ａを覆う状態で基板１１上に絶縁膜１８を成膜する。その後、絶縁膜１８にコレクタ層１１ａ，ベース層１２ａ及びエミッタ層１３ａに達するコンタクトホール１８ａをそれぞれ形成し、さらに上記各層に接続する配線１９を形成する。
【０００４】
上記のようにして形成されたバイポーラトランジスタ９は、イオン注入によって形成されたベース層と比較して浅くかつ不純物濃度の濃いベース層１２ａを有するものになり、fTmax が５０ＧＨｚ程度にまで達することが報告されている。また、上記ベース層１２ａは、不純物を含有するＳｉ−Ｇｅ（シリコン−ゲルマニウム：ＳｉＧｅｘ）膜からならる第１半導体層をパターニングしてなるものでも良い。このようなベース層１２ａを有するヘテロバイポーラトランジスタは、シリコンのみで形成されたバイポーラトランジスタと比較してベースのバンドギャップが狭いためにエミッタ濃度を低く設定できる。このため、バンドギャップナロウイングに起因するｈＦＥの低下やエミッタ−ベース間の耐圧の低下が防止される。このような構成のヘテロバイポーラトランジスタでは、fTmax が１００ＧＨｚ程度にまで達することが報告されている。
【０００５】
近年、半導体装置の高集積化及び高機能化が進展しており、情報通信分野においても通信機器の小型化及び通信速度の高速化が求められている。これを達成するためには、現在Ｇａ−Ａｓ（ガリウム−ヒ素）を用いて形成された素子と同程度に高速動作が可能（fTmax ＝１２０ＧＨｚ）な素子をシリコン基板上に形成して上記素子のＩＣ化を図ることが必須であり、上記各バイポーラトランジスタの実用化が求められている。
【０００６】
【発明が解決しようとする課題】
しかし、上記バイポーラトランジスタを実用化するうえでは、以下のような課題があった。
すなわち、図１５（２）に示したように、上記エミッタ層１３ａは、ベース層になる第１半導体層１２上においてパターニングされたものである。このため、上記パターニングの際にはエミッタ層１３ａから露出するベース層（第１半導体層１２）部分がオーバーエッチングされることはさけられない。したがって、図１５（３）に示したように、上記ベース層１２ａは、エミッタ層１３ａ下部の真性ベース領域Ｂよりもその他のベース層部分すなわち外部ベース領域Ａの膜厚が薄いものになり、ベース抵抗が高くなるという問題がある。
そして、このオーバーエッチングによるベース抵抗の増加は、ベース層を薄くすればするほど顕著になり、これが素子の高速化を阻害する要因になっている。
【０００７】
【課題を解決するための手段】
そこで本発明のバイポーラトランジスタは、コレクタ層が形成された基板上に配置されるベース層と、このベース層上に配置されるエミッタ層とを備えたメサ型のバイポーラトランジスタにおいて、上記エミッタ層の側方下部における上記ベース層の外部ベース領域下面や上面に、上記エミッタ層と絶縁された状態で補助ベース層を配置したことを上記課題を解決するための手段としている。
また、上記外部ベース領域下面の補助ベース層の端部はエミッタ層の下部に配置され、上記外部ベース領域上面の補助ベース層の端部はベース層の下面のコレクタ層部分の上部に配置される。
【０００８】
上記バイポーラトランジスタでは、外部ベース領域の上面や下面に補助ベース層が配置されていることから、上記外部ベース領域の実質的な膜厚は当該外部ベース領域と補助ベース領域との膜厚を合わせた厚さになる。このため、ベース層全体が薄膜化して外部ベース領域のベース抵抗が上昇しても、当該外部ベース領域の上面や下面に配置された補助ベース層によってベース抵抗の上昇が抑えられる。
そして、外部ベース領域下面の補助ベース層の端部はエミッタ層の下方に配置されることから、エミッタ層下の真性ベース領域から外部ベース領域にかけて切れ目なく上記補助ベース層が配置され、さらにベース抵抗の上昇が抑えられる。
また、外部ベース領域上面の補助ベースはベース層下のコレクタ層部分の上方に配置されることから、コレクタ層上におけるベース層の単結晶部分と当該補助ベース層とが接続された状態になり、さらにベース抵抗が低く抑えられる。
【０００９】
【発明の実施の形態】
以下、本発明のバイポーラトランジスタの第１〜第８実施形態を順次説明する。
なお、各実施形態の説明において同一の構成部分には同一の符号を付し、重複する説明は省略する。また、以下の各実施形態では、ＮＰＮバイポーラトランジスタを例に取って説明を行うが、本発明はＰＮＰバイポーラトランジスタにも適用可能である。ただし、この場合説明中における導電型を逆にすることとする。
【００１０】
図１は、本発明の第１実施形態のバイポーラトランジスタを説明するための図である。このバイポーラトランジスタ１はメサ型であり、基板１１の＜１００＞面側に形成されたＮ型のコレクタ層１１ａと、このコレクタ層１１ａに接合する状態で基板１１上に配置されたＰ型のベース層１２ａと、ベース層１２ａ上に配置されたＮ型のエミッタ層１３ａとが備えられている。そして、エミッタ層１３ａの側方下部におけるベース層１２ａの外部ベース領域Ａの下面に、補助ベース層１４ａが配置されている。この補助ベース層１４ａは、ポリシリコン層１１３ａと拡散層１１４ａとで構成されている。上記ポリシリコン層１１３ａは、１０19〜１０21個／ｃｍ3 程度の高濃度でポリシリコンにＰ型不純物を含有させてなり、また、拡散層１１４ａは、１０19〜１０21個／ｃｍ3 程度の高濃度でシリコン単結晶にＰ型不純物を含有させてなる。
【００１１】
以下に、図２（１）〜（５）及び図３（６）〜（１０）を用いて当該バイポーラトランジスタ１の製造手順を説明する。
先ず、図２（１）に示すように、Ｐ型のシリコン基板１０１表面に、熱酸化によって３００ｎｍ程度の膜厚の酸化シリコン膜１０２を成膜する。
次に、ここでは図示しないレジストパターンをマスクに用いて、上記バイポーラトランジスタを形成する部分の酸化シリコン膜１０２をエッチング除去する。次に、酸化アンチモン（Ｓｂ2 Ｏ3 ）を固体拡散源に用いた気相拡散によって、酸化シリコン膜１０２を除去した部分におけるシリコン基板１０１の表層にアンチモンを拡散させてＮ型の埋め込みコレクタ層１０３を形成する。ここでは、埋め込みコレクタ層１０３のシート抵抗ρｓ＝２０〜５０Ω／□，深さＸｊ＝１〜２μｍ程度になるように拡散を行う。
【００１２】
次に、図２（２）に示すように、酸化シリコン膜（１０２）を除去した後、エピタキシャル技術によって、抵抗率＝０．３〜５．０Ωｃｍ，厚さ＝０．７〜２．０μｍ程度のＮ型の半導体層１０４をシリコン基板１０１上に成膜する。
【００１３】
その後、図２（３）に示すように、Ｎ型の半導体層１０４の表面を酸化させてバッファ酸化膜１０５を成膜し、減圧ＣＶＤ（Chemical Vapor Deposition)法によってこのバッファ酸化膜１０５の上面に窒化シリコン膜１０６を成膜する。これらの膜の膜厚は、後に形成するＬＯＣＯＳ（Local Oxidation of Silicon) 酸化膜のバーズビークの長さ、及びＬＯＣＯＳ酸化に伴う応力や欠陥発生の制御性で決定され、一例としてバッファ酸化膜１０５は２０〜５０ｎｍ，窒化シリコン膜１０６は５０〜１００ｎｍ程度に設定される。次に、ここでは図示しないレジストパターンをマスクに用いたエッチングによって、ＬＯＣＯＳ酸化を行う領域上における窒化シリコン膜１０６及びバッファ酸化膜１０５を除去し、さらにＮ型の半導体層１０４をＬＯＣＯＳ酸化膜の膜厚の１／２程度になるまでエッチングする。これによって、ＬＯＣＯＳ酸化膜を形成した後の基板表面が平坦になるようにする。
【００１４】
次いでに、図２（４）に示すように、１０００〜１０５０℃で２〜６時間のスチーム酸化を行うことによって、窒化シリコン膜１０６から露出する半導体層１０４表面に０．８〜１．５μｍの膜厚のＬＯＣＯＳ酸化膜１０７を成長させる。この工程でＬＯＣＯＳ酸化されずに残った半導体層１０４部分と、埋め込みコレクタ層１０３とでＮ型のコレクタ層１１ａが形成される。そして、シリコン基板１０１とコレクタ層１１ａとＬＯＣＯＳ酸化膜１０７とからなる基板１１が形成される。
その後、熱リン酸を用いたウェットエッチングによって、窒化シリコン膜１０６）を除去し、次いで、基板１１上に、コレクタ層１１ａの取り出し領域上を開口する形状のレジストパターン１０８を形成する。そして、このレジストパターン１０８をマスクに用いたイオン注入によって、コレクタ層１１ａの表面部分に取り出し領域を形成するためのＮ型不純物を導入する。ここでは、Ｎ型不純物としてリンを用い、４０〜１００ｋｅＶの注入エネルギーで１０15〜１０16個／ｃｍ2 程度導入する。
【００１５】
次いで、レジストパターン１０８を除去した後、ＣＶＤ法によってここでは図示しない酸化シリコン膜を１００〜６００ｎｍ程度の膜厚で成膜する。その後、上記イオン注入によって基板１１の表面部分に導入されたリンの活性化アニールを行う。次に、ここでは図示しないレジスト膜を上記酸化シリコン膜上に塗布する。その後、ＲＩＥ（Reactive Ion Etching) 法によって上記レジスト膜及び酸化シリコン膜をコレクタ層１１ａが露出するまで全面エッチバックし、基板１１表面を平坦化する。
【００１６】
次に、図２（５）に示すように、９００℃程度の熱酸化処理を行うことによって、基板１１の表面側に形成されたコレクタ層１１ａの露出面に１０〜３０ｎｍ程度の膜厚の酸化膜１１０を成長させる。次いで、基板１１上にレジストパターン１０９を形成した後、このレジストパターン１０９をマスクに用いたイオン注入によってバイポーラトランジスタの素子間分離領域１１１を形成するためのＰ型の不純物を導入する。その後、レジストパターン１０９を除去する。
以上までの工程は、従来と同様の手順で行う。
【００１７】
そして、以下の工程からが、第１実施形態で示したバイポーラトランジスタ製造において特徴的な工程であり、次のような手順で行う。
先ず、図３（６）に示すように、基板１１上にレジストパターン１１２を形成する。このレジストパターン１１２は、後に形成するベース層の外部ベース領域形成部分のほぼ全域を露出する開口部を有する形状に形成する。その後、このレジストパターン１１２をマスクに用いたＲＩＥ法によって、酸化膜１１０，ＬＯＣＯＳ酸化膜１０７及びコレクタ層１１ａの一部を２００〜３００ｎｍの深さにエッチング除去する。
【００１８】
次に、図３（７）に示すように、上記レジストパターン（１１２）を除去した後、ＣＶＤ法によって、基板１１上にポリシリコン膜１１３を成膜する。このポリシリコン膜１１３は、Ｐ型不純物を高濃度で含有するものであり、上記エッチングによって基板１１表面に形成された段差の凹部が埋め込まれる程度の厚さ、ここでは２００〜３００ｎｍの膜厚で成膜される。
その後、酸化膜１１０をストッパにしたＣＭＰ（Chemical Mechanical Polishing)法によってポリシリコン膜１１３を表面側から研磨し、基板１１の表面を平坦化する。これによって、上記段差の凹部をポリシリコン層１１３ａで埋め込む。
【００１９】
次いで、ポリシリコン層１１３ａからの熱拡散によって基板１１中にＰ型不純物を拡散させ、ポリシリコン層１１３ａの側周に沿ってＰ型の拡散層１１４ａを形成する。そして、このポリシリコン層１１３ａと拡散層１１４ａとで、補助ベース１４ａが構成される。
なお、次に行う成膜工程を高温で行う場合には、この熱拡散工程を特に行うことなく拡散層１１４ａが形成される。
【００２０】
次に、図３（８）に示すように、基板１１表面を清浄化した後、ＭＢＥ（Molecular Beam Epitaxy) ，ガスソースＭＢＥ，ＵＨＶ（Ultra High Vacuum)−ＣＶＤまたはＬＰ（Low Pressure) −ＣＶＤ法等によって、基板１１上に第１半導体層１２をエピタキシャル成長させる。この第１半導体層１２はＰ型の不純物を含有するＳｉ−Ｇｅ（シリコン−ゲルマニウム）層またはＳｉ（シリコン）層とする。その後、表面の清浄化を保つために、上記第１半導体層１２の成長に連続させて第２半導体層１３をエピタキシャル成長させる。この第２半導体層１３はＮ型の不純物を含有するＳｉ層とする。上記成膜においては、第１半導体層１２の成膜下地に単結晶シリコンが露出している部分上では、当該第１半導体層１２及び第２半導体層１３は単結晶層になる。これに対して、上記成膜下地が酸化膜（ＬＯＣＯＳ酸化膜１０７）やポリシリコン層１１３ａである部分上では、上記第１半導体層１２及び上記第２半導体層１３は微結晶層になる。
【００２１】
上記の後、図３（９）に示すように、第２半導体層１３上にレジストパターン１１５を形成し、このレジストパターン１１５をマスクに用いて第２半導体層１３をエッチングする。これによって、第２半導体層１３からなるエミッタ層１３ａを形成する。このエッチングでは、レジストパターン１１５から露出している部分の第１半導体層１２がオーバーエッチングされて薄くなる。
【００２２】
次に、図３（１０）に示すように、上記レジストパターン（１１５）を除去した後、エミッタ層１３ａ及び補助ベース１４ａ上を覆う形状のレジストパターン１１６を形成する。次いで、このレジストパターン１１６をマスクに用いて第１半導体層１２をエッチングすることによって、第１半導体層１２からなるベース層１２ａを形成する。
【００２３】
上記のようにして、コレクタ層１１ａ，ベース層１２ａ及びエミッタ層１３ａを形成した後、上記レジストパターン１１６を除去する。次いで、図１に示すように、ＣＶＤ法によって、エミッタ層１３ａ及びベース層１２ａを覆う状態で基板１１上に３００ｎｍ程度の膜厚の絶縁膜１８を成膜する。しかる後、絶縁膜１８上にここでは図示しないレジストパターンを形成し、これをマスクに用いたＲＩＥによってコレクタ層１１ａ，ベース層１２ａ及びエミッタ層１３ａにそれぞれ達するコンタクトホール１８ａを形成する。
【００２４】
次に、上記レジストパターンを除去した後、バリアメタル（図示せず）に続いてアルミニウムをスパッタ成膜する。その後、ここでは図示しないレジストパターンをマスクに用いたＲＩＥによって、アルミニウム及びバリアメタルをＲＩＥし、コレクタ層１１ａ，ベース層１２ａ及びエミッタ層１３ａにそれぞれ接続する配線１９を形成する。その後、上記レジストパターンを除去し、以降は、多層配線の工程を行う。
【００２５】
以上のようにして、外部ベース領域Ａの下面に補助ベース１４ａが配置されたバイポーラトランジスタ１が形成される。
このバイポーラトランジスタ１は、外部ベース領域Ａの実質的な膜厚は外部ベース領域Ａと補助ベース層１４ａとの膜厚を合わせた厚さになる。このため、図３（９）で示したエミッタ層１３ａを形成する際のエッチングでベース層１２ａの外部ベース領域Ａになる第１半導体層１２部分がオーバーエッチングされても、この外部ベース領域Ａの下面に配置されている補助ベース１４ａによってベース抵抗の上昇が抑えられる。さらに、補助ベース１４ａを構成する拡散層１１４ａがエミッタ層１３ａとオーバーラップするように配置されるため、外部ベース領域Ａの全域で切れ目なくベース抵抗を低く抑えることができる。
【００２６】
次に、図４は、第２実施形態のバイポーラトランジスタを説明するための図である。このバイポーラトランジスタ２と上記図１で示した第１実施形態のバイポーラトランジスタとの異なる点は、補助ベース層２４ａがポリシリコン層のみからなる点にある。そして、基板１１の表面側に埋め込まれたポリシリコン層からなる補助ベース層２４ａは、エミッタ層１３ａとオーバーラップするように配置される。
【００２７】
このような構成のバイポーラトランジスタ２も、上記第１実施形態のバイポーラトランジスタと同様の効果を有するものになる。
なお、上記バイポーラトランジスタ２は、第１実施形態のバイポーラトランジスタの製造工程において、図３（７）に示したポリシリコン層１１３ａからの不純物の拡散を行うことなく形成される。
【００２８】
次に、図５は、第３実施形態のバイポーラトランジスタを説明するための図である。このバイポーラトランジスタ３と上記図１及び図４を用いて説明したバイポーラトランジスタとの異なる点は、ベース層１２ａの外部ベース領域Ａ下面に配置される補助ベース３４ａが、基板１１の上面に配置されている点にある。以下に、上記バイポーラトランジスタ３の製造手順を説明する。
【００２９】
先ず、上記第１実施形態のバイポーラトランジスタの形成方法と同様に、図２（１）〜（５）に示す手順で、基板１１の表面側にコレクタ層１１ａを形成する。
上記の後、図６（６）に示すように、コレクタ層１１ａ上の酸化膜１１０を除去し、次いでＣＶＤ法によって基板１１上にポリシリコン膜３０１を成膜する。このポリシリコン膜３０１は、Ｐ型不純物を高濃度で含有するもので、２００〜３００ｎｍの膜厚に成膜される。その後、コレクタ層１１ａと後に形成するベース層との接合部上を開口する形状のレジストパターン３０２を、ポリシリコン膜３０１上に形成する。次いで、このレジストパターン３０２をマスクに用いてポリシリコン膜３０１をエッチングする。
【００３０】
次に、図６（７）に示すように、レジストパターン（３０２）を除去した後、上記第１実施形態で説明したと同様にして基板１１及びポリシリコン膜３０１の上面に第１半導体層１２及び第２半導体層１３を成膜する。
【００３１】
その後、図６（８）に示すように、第２半導体層１３上にレジストパターン３０３を形成し、このレジストパターン３０３をマスクに用いて第２半導体層１３をエッチングする。これによって、当該第２半導体層１３からなるエミッタ層１３ａを形成する。このエッチングでは、レジストパターン３０３から露出している部分の第１半導体層１２がオーバーエッチングされて薄くなる。
【００３２】
次に、図６（９）に示すように、レジストパターン（３０３）を除去し、次いで、ベース層の形成部分上を覆う形状のレジストパターン３０４を形成する。次いでこのレジストパターン３０４をマスクに用いて第１半導体層１２及びポリシリコン膜３０１をエッチングし、これによって第１半導体層１２からなるベース層１２ａとポリシリコン膜３０１からなる補助ベース層３４ａを形成する。
【００３３】
その後の工程は、上記第１実施形態と同様に行うことによって、図５に示したバイポーラトランジスタ３が形成される。
このように構成されたバイポーラトランジスタ３も、上記第１及び第２実施形態で示したバイポーラトランジスタと同様の効果を有するものになる。
尚、上記第１，第２及び第３実施形態で示したバイポーラトランジスタは、コレクタ層１１ａの幅に関わりなく補助ベース層を形成できることから、セルサイズを広げることなく形成可能である。さらに、このような構成の各バイポーラトランジスタでは、ポリシリコン層からなる補助ベース層または補助ベース層部分を金属シリサイドからなるものにして良い。
【００３４】
次に、図７は、第４実施形態のバイポーラトランジスタを説明するための図である。ここで示すバイポーラトランジスタ４と上記第１，第２及び第３実施形態のバイポーラトランジスタ（図１，図４，図５）との異なる点は、補助ベース層４４ａが拡散層のみからなる点にある。以下に、上記バイポーラトランジスタ４の製造手順を説明する。
【００３５】
先ず、上記第１実施形態のバイポーラトランジスタの形成方法と同様に、図２（１）〜（５）に示す手順で、基板１１の表面側にコレクタ層１１ａを形成する。ただし、コレクタ層１１ａは、後に形成するベース層の外部ベース領域の下方にまで配置される程度の幅で形成する。
【００３６】
上記の後、図８（６）に示すように、コレクタ層１１ａ上の酸化膜１１０を除去し、次いで、基板１１上に第１半導体層１２及び第２半導体層１３を成膜する。この第１半導体層１２及び第２半導体層１３は、上記第１実施形態で示したと同様にして成膜する。次いで、ＣＶＤ法によって、上記第２半導体層１３の上面に酸化膜４０１を２００〜４００ｎｍ程度の膜厚で成膜する。
【００３７】
その後、図８（７）に示すように、酸化膜４０１上にレジストパターン４０２を形成し、このレジストパターン４０２をマスクに用いて酸化膜４０１及び第２半導体層１３をエッチングする。これによって、当該第２半導体層１３からなるエミッタ層１３ａを形成する。また、このエミッタ層１３ａの上面には、次で行うイオン注入の保護膜になる酸化膜４０１部分がオフセット酸化膜４０１ａとして残る。このエッチングでは、レジストパターン４０２から露出している部分の第１半導体層１２がオーバーエッチングされて薄くなる。
【００３８】
次に、図８（８）に示すように、上記レジストパターン（４０２）を除去した後、オフセット酸化膜４０１ａ，エミッタ層１３ａ及び第１半導体層１２の側壁にサイドウォール４０３を形成する。このサイドウォール４０３は、ＣＶＤ法によって成膜した２００〜４００ｎｍの膜厚の酸化膜（図示せず）をＲＩＥすることによって形成する。
次に、基板１１上に、少なくとも後に形成されるベース層の外部ベース領域が配置される部分を露出する開口部を有し、かつコレクタ層１１ａの取り出し部分を覆う形状のレジストパターン４０４を形成する。そして、このレジストパターン４０４をマスクに用いたイオン注入によって、第１半導体層１２及び基板１１の表面層にＰ型の不純物を導入する。そして、基板１１の表面層に導入された上記不純物は、当該表面層部分に補助ベース層４４ａを形成するものになる。この際、例えば、ホウ素イオンを、５〜５０ＫｅＶの注入エネルギーで１０15〜１０16個／ｃｍ2 程度導入する。
【００３９】
その後、図８（９）に示すように、レジストパターン（４０４）を除去し、次いで、ベース層の形成部分上を覆う形状のレジストパターン４０５を形成する。次いで、このレジストパターン４０５をマスクに用いて第１半導体層１２をエッチングし、これによって第１半導体層１２からなるベース層１２ａを形成する。
【００４０】
その後の工程は、上記第１実施形態と同様に行うことによって、図７に示したバイポーラトランジスタ４が形成される。
このように構成されたバイポーラトランジスタ４も、上記第１，第２及び第３実施形態で示したバイポーラトランジスタと同様の効果を有するものになる。
【００４１】
次に、図９は、本発明の第５実施形態のバイポーラトランジスタを説明するための図である。ここで示すバイポーラトランジスタ５と上記第１〜第４実施形態のバイポーラトランジスタとの異なる点は、補助ベース層５４ａが外部ベース領域Ａの上面に配置されている点にある。以下に、上記バイポーラトランジスタ５の製造手順を説明する。
【００４２】
先ず、上記第１〜第４実施形態のバイポーラトランジスタの形成方法と同様に、図２（１）〜（５）に示す手順で、基板１１の表面側にコレクタ層１１ａを形成する。ただし、コレクタ層１１ａの幅は、以下で形成される補助ベース層とオーバーラップする程度の幅に設定する。
次に、図１０（６）に示すように、上記第１実施形態で示したと同様にして、コレクタ層１１ａ上の酸化膜１１０を除去した後、基板１１上に第１半導体層１２及び第２半導体層１３を形成する。
【００４３】
次いで、図１０（７）に示すように、第２半導体層１３上にレジストパターン５０１を形成し、次いでこのレジストパターン５０１をマスクに用いて第２半導体層１３をエッチングする。これによって、当該第２半導体層１３からなるエミッタ層１３ａを形成する。このエッチングでは、レジストパターン５０１から露出した部分の第１半導体層１２がオーバーエッチングされて薄くなる。
【００４４】
次いで、図１０（８）に示すように、レジストパターン（５０１）を除去した後、ベース層の形成部分上を覆う形状のレジストパターン５０２を形成する。次いで、このレジストパターン５０２をマスクに用いて第１半導体層１２をエッチングし、これによって第１半導体層１２からなるベース層１２ａを形成する。
【００４５】
その後、図１０（９）に示すように、レジストパターン（５０２）を除去した後、エミッタ層１３ａ及びベース層１２ａの側壁にサイドウォール５０３を形成する。このサイドウォール５０３は、ＣＶＤ法によって成膜した２００〜４００ｎｍの膜厚の酸化膜（図示せず）をＲＩＥすることによって形成する。
尚、サイドウォール５０３を形成した状態では、ベース層１２ａの単結晶部分（すなわちコレクタ層１１ａ上の部分）の一部がエミッタ層１３ａ及びサイドウォール５０３から露出するようにする。
【００４６】
次いで、図１０（１０）に示すように、セルフアラインシリサイドプロセスによって、酸化膜すなわちＬＯＣＯＳ酸化膜１０７及びサイドウォール５０３から露出する部分に金属シリサイド５０４を成長させる。そして、この金属シリサイド５０４のうち、外部ベース領域Ａの表面に成長した金属シリサイドが補助ベース層５４ａになる。この補助ベース層５４ａの端部は、ベース層１２ａ下方のコレクタ層１１ａ上、すなわちベース層１２ａの単結晶部分上に重ねて配置される。
【００４７】
また、上記金属シリサイド５０４は、例えばＴｉ（チタン），Ｎｉ（ニッケル），Ｐｔ（プラチナ），Ｍｏ（モリブデン），Ｃｏ（コバルト）またはＰｄ（パラジウム）のような高融点金属膜を基板１１上に成膜した後、４００℃〜８００℃の温度でアニールすることで、ＳｉまたはＳｉ−Ｇｅ表面に選択的にシリサイドを成長させて形成したものであり、当該金属シリサイド５０４を形成した後には、不要部分（シリサイド化されなかった部分）の金属膜をエッチング除去する。上記セルフアラインシリサイドプロセスによれば、エミッタ層１３ａの表面にも金属シリサイド５０４が成長する。しかし、サイドウォール５０３によってエミッタ層１３ａ表面の金属シリサイド５０４部分と上記補助ベース層５４ａとの間の絶縁状態が確保される。
【００４８】
その後の工程は、上記第１〜第４実施形態と同様に行うことによって、図９に示したバイポーラトランジスタ５が形成される。
なお、ベース層１２ａに接続する配線１９は、補助ベース層５４ａに接続するように形成する。
このように構成されたバイポーラトランジスタ５は、外部ベース領域Ａの上面に極めて低抵抗な金属シリサイドからなる補助ベース層５４ａが配置されていることから、上記第１〜第４実施形態のバイポーラトランジスタと同様の効果を有するものになる。さらに、補助ベース層５４ａの端部がベース層１２ａの下面に配置されるコレクタ層１１ａ部分の上方に配置されるため、コレクタ層１１ａ上のベース層１２ａにおける単結晶部分と補助ベース層５４ａとが接続された状態になり、さらにベース抵抗を低く抑える効果を奏している。
【００４９】
次に、図１１は、本発明の第６実施形態のバイポーラトランジスタを説明するための図である。ここで示すバイポーラトランジスタ６と上記第５実施形態バイポーラトランジスタとの異なる点は、その一部が補助ベース層６４ａとなる金属シリサイドが、エミッタ層１３ａの表面に配置されていない点にある。以下に、上記バイポーラトランジスタ６の製造手順を説明する。
【００５０】
先ず、上記第５実施形態のバイポーラトランジスタの形成方法と同様に、図２（１）〜（５）に示す手順で、基板１１の表面側にエミッタ層１３ａを形成する。
その後、図１２（６）に示すように、第５実施形態のバイポーラトランジスタの形成手順と同様にして、酸化膜１１０を除去した後、基板１１上に第１半導体層１２と第２半導体層１３とを積層させて成膜する。次いで、ＣＶＤ法によって第２半導体層１３の上面に酸化膜６０１を２００〜４００ｎｍ程度の膜厚で成膜する。
【００５１】
その後、図１２（７）〜（１０）に示す工程を上記第５実施形態のバイポーラトランジスタの形成手順における図１０（７）〜（１０）で示した工程と同様に行う。これによって、図１２（１０）で示したセルフアラインシリサイドの工程では、上記酸化膜６０１からなるオフセット酸化膜６０１ａがマスクになって、エミッタ層１３ａの表面には金属シリサイド６０５は成膜されない。
【００５２】
以下の工程は、上記第１〜第５実施形態と同様に行うことによって、図１１に示したバイポーラトランジスタ６が形成される。
このように構成されたバイポーラトランジスタ６は、エミッタ層１３ａの表面で金属シリサイドが成長する際にエミッタ層１３ａを構成しているシリコンが当該エミッタ層１３ａ下のベース層１２ａに拡散することが防止される。このため、エミッタ層１３ａ及びその下方において、上記シリコンの拡散に誘発される不純物の拡散を防止でき、ベース層１２ａ及びエミッタ層１３ａの浅さが確保される。
【００５３】
次に、図１３は、第７実施形態のバイポーラトランジスタを説明するための図である。ここで示すバイポーラトランジスタ７と上記各実施形態のバイポーラトランジスタとの異なる点は、ベース層１２ａにおける外部ベース領域Ａの下面に補助ベース層７４ａが配置され、さらに当該外部ベース領域Ａの上面に補助ベース層７４ｂが配置されている点にある。
【００５４】
上記バイポーラトランジスタ７を形成する場合には、例えば以下のようにする。先ず、第４実施形態のバイポーラトランジスタの製造工程における図８（６）〜（９）で示した手順にしたがって、外部ベース領域Ａの下面に拡散層からなる補助ベース層７４ａを形成する。その後、例えば第６実施例で示したセルフアラインシリサイドプロセスによって、外部ベース領域Ａの上面に金属シリサイドからなる補助ベース層７４ｂを形成する。
【００５５】
上記バイポーラトランジスタ７では、外部ベース層１２ａの上面及び下面に補助ベース層７４ａ，７４ｂが配置されていることから、上記第１〜第６実施形態で説明したバイポーラトランジスタよりもさらにベース抵抗を低く抑えることが可能である。
【００５６】
さらに、図１４には、上記第７実施形態の変形例として、第８実施形態のバイポーラトランジスタ８を示す。
このバイポーラトランジスタ８を形成する場合には、第４実施形態のバイポーラトランジスタの製造工程における図８（６）〜（９）で示した手順にしたがって、外部ベース領域Ａの下面に拡散層からなる補助ベース層８４ａを形成する。次いで、基板１１上に絶縁膜１８を成膜し、当該絶縁膜にコンタクトホール１８ａを形成する。このコンタクトホール１８ａは、その端部がベース層１２ａ下方のコレクタ層１１ａ上に配置されるように形成する。その後、第５，第６実施例で示したセルフアラインシリサイドプロセスによって、外部ベース領域Ａの上面に金属シリサイドからなる補助ベース層８４ｂを形成する。これによって、コンタクトホール１８ａ内に形成された補助ベース層８４ｂをベース層１２ａの単結晶部分上に重ねる。
【００５７】
上記のようにして形成されたバイポーラトランジスタ８も、上記第７実施形態のバイポーラトランジスタと同様の効果が得られる。
【００５８】
また、外部ベース領域Ａの上面及び下面に補助ベース層が配置されているバイポーラトランジスタは、上記の他も、第１，第２または第３実施形態のバイポーラトランジスタと第５実施形態または第６実施形態のバイポーラトランジスタとを組み合わせたものでも良い。このような各バイポーラトランジスタは、各実施形態のバイポーラトランジスタの形成方法を適切に組合わせることによって形成される。
【００５９】
【発明の効果】
以上説明したように本発明のバイポーラトランジスタによれば、メサ型バイポーラトランジスタのベース層における外部ベース領域の上面や下面に補助ベース層を配置することによって、真性ベース領域の接合を浅くするためにベース層を薄膜化しても外部ベース領域の実質的な膜厚を厚くしてベース抵抗の上昇を抑えることができる。したがって、バイポーラトランジスタの高速化を達成することが可能になる。
【図面の簡単な説明】
【図１】第１実施形態のバイポーラトランジスタを示す断面図である。
【図２】バイポーラトランジスタの製造工程を示す工程図である。
【図３】第１実施形態のバイポーラトランジスタの製造工程を示す図である。
【図４】第２実施形態のバイポーラトランジスタを示す断面図である。
【図５】第３実施形態のバイポーラトランジスタを示す断面図である。
【図６】第３実施形態のバイポーラトランジスタの製造工程を示す図である。
【図７】第４実施形態のバイポーラトランジスタを示す断面図である。
【図８】第４実施形態のバイポーラトランジスタの製造工程を示す図である。
【図９】第５実施形態のバイポーラトランジスタを示す断面図である。
【図１０】第５実施形態のバイポーラトランジスタの製造工程を示す図である。
【図１１】第６実施形態のバイポーラトランジスタを示す断面図である。
【図１２】第６実施形態のバイポーラトランジスタの製造工程を示す図である。
【図１３】第７実施形態のバイポーラトランジスタを示す断面図である。
【図１４】第８実施形態のバイポーラトランジスタを示す断面図である。
【図１５】従来のバイポーラトランジスタの製造工程を示す図である。
【符号の説明】
１，２，３，４，５，６，７，８  バイポーラトランジスタ    １１  基板
１１ａ  コレクタ層    １２ａ  ベース層    １３ａ  エミッタ層
１４ａ，２４ａ，３４ａ，４４ａ，５４ａ，６４ａ，７４ａ，７４ｂ，８４ａ，８４ｂ  補助ベース層    Ａ  外部ベース領域
【図１】
0003646387.tif 000002
【図２】
0003646387.tif 000003
【図３】
0003646387.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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