(57)【特許請求の範囲】
【請求項１】
複数の入力端子における論理信号の状態の遷移を検出するための回路において、
上記複数の入力端子の各入力端子に接続され、その入力端子における論理信号の遷移の際にパルスを発生するパルス発生手段と、
上記パルス発生手段に接続されて、上記パルス発生手段のパルスから合成論理信号を発生するための合成論理信号発生手段と、
第１及び第２入力ノードと出力ノードとを有する双安定論理ユニットであって、上記第１入力ノードは上記合成論理信号発生手段に接続され、そして上記出力ノードは上記第１入力ノードにおける上記合成論理信号に応答して第２論理状態から第１論理状態へ切り換わるような双安定論理ユニットと、
上記合成論理信号発生手段と上記双安定論理ユニットの上記第２入力ノードとに接続されていて、上記第２入力ノードへの上記合成論理信号を遅延するための遅延ユニットとを具備し、
上記双安定論理ユニットの上記出力ノードは、上記第２入力ノードにおける上記合成論理信号に応答して上記第２論理状態に戻るように切り換わり、
これにより、上記複数の入力端子における論理信号の遷移に応答して上記双安定論理ユニットの上記出力ノードにパルスが発生され、このパルスは、上記遅延ユニットにより制御されるパルス巾を有し、
上記パルス発生手段は、
２つの電源のうちの第１の電源に弱く結合されたパルス発生出力ノードと、
入力端子に接続された第１回路ブランチであって、該第１回路ブランチは第１ブランチ出力ノードを有し、該第１ブランチ出力ノードは、上記入力端子における信号の第１論理状態に応答して上記第１電源に接続されそして上記入力端子における上記信号の第２論理状態に応答して第２電源に接続されるような第１回路ブランチと、
上記入力端子に接続された第２回路ブランチであって、該第２回路ブランチは第２ブランチ出力ノードを有し、該第２ブランチ出力ノードは、上記入力端子における上記信号の上記第１論理状態に応答して上記第２電源に接続されると共に上記入力端子における上記信号の第２論理状態に応答して上記第１電源に接続されるような第２回路ブランチと、
各々ゲートを有する第１及び第２のＭＯＳトランジスタであって、上記パルス発生出力ノードと上記第２電源との間に直列に接続され、上記第１ＭＯＳトランジスタのゲートは上記第１ブランチ出力ノードに接続され、上記第２ＭＯＳトランジスタのゲートは上記第２ブランチ出力ノードに接続され、上記入力端子における上記第１論理状態への遷移の際に同時にオンにされるような第１及び第２のＭＯＳトランジスタとを具備し、
上記第１及び第２ブランチ出力ノードの一方は、上記入力端子における上記第１論理状態への遷移に応答して上記第１及び第２のブランチ出力ノードの他方よりも所定量だけゆっくりとその各々の電源に接続されるようになっており、
これにより、上記パルス発生出力ノードは、上記第１論理状態への遷移の際に一時的に上記第２電源に向かって引っ張られて、パルスを発生し、
上記遅延ユニットは、第１のスイッチングサブ回路と、第２のスイッチングサブ回路とを備え、
上記第１のスイッチングサブ回路は、第１スイッチングサブ入力ノード及び第１スイッチングサブ出力ノードと、上記第１スイッチングサブ入力ノードに接続されたゲートを各々有する複数のスイッチングトランジスタとを有し、これらのスイッチングトランジスタは第１電源と第２電源との間にキャパシタエレメントをもつ直列路に接続され、第１のスイッチングトランジスタは、そのソースが上記第２電源に接続されそしてそのドレインが上記第１スイッチングサブ出力ノードに接続され、残りのスイッチングトランジスタのうちの少なくとも１つは、上記第１のスイッチングトランジスタに対し相補的にオンにされたときに高い抵抗となり、上記第１スイッチングサブ出力ノードがＲＣ時定数をもって上記第１電源に接続され、
上記第２のスイッチングサブ回路は、
第２スイッチングサブ入力ノードと、
第２スイッチングサブ出力ノードと、
第１対の相補的なスイッチングトランジスタであって、各スイッチングトランジスタが、そのソースが第１及び第２の電源の１つに各々接続されると共に、そのドレインが抵抗エレメント及びキャパシタエレメントとの直列路において互いに他のスイッチングトランジスタのドレインに接続され、そしてそのゲートが上記第２スイッチングサブ入力ノードに接続されるような第１対の相補的なスイッチングトランジスタと、
第１電源と第２電源との間に上記第２スイッチングサブ出力ノード及び結合エレメントをもつ直列路に接続された第２対のスイッチングトランジスタであって、上記結合エレメントは上記第２スイッチングサブ出力ノードを上記第１電源に弱く結合し、これらスイッチングトランジスタの一方のゲートは、上記相補的なスイッチングトランジスタの一方のゲートに接続され、これらスイッチングトランジスタの他方のゲートは、上記相補的なスイッチングトランジスタの上記ドレインに接続されるような第２対のスイッチングトランジスタとを備え、
これにより、上記第２スイッチングサブ入力ノードにおける第１論理状態への遷移の際に、上記第２対のスイッチングトランジスタの両方が同時にオンにされ、上記第２スイッチングサブ出力ノードが一時的に上記第２電源に向かって接続されて、パルスを発生する、
ことを特徴とする遷移検出回路
【請求項２】
上記双安定論理ユニットは、セット−リセットラッチより成る請求項１に記載の遷移検出回路。
【請求項３】
各々の回路ブランチは、上記第１電源と上記第２電源との間に抵抗エレメント及びキャパシタエレメントをもつ直列路に接続された一対のスイッチングトランジスタを備えており、これらスイッチングトランジスタの各々はそのゲートが上記入力端子に接続され、各々のブランチ出力ノードは上記直列路に接続される請求項１に記載の遷移検出回路。
【請求項４】
上記一対のスイッチングトランジスタは、上記第１電源にソースが接続されたＰＭＯＳトランジスタと、上記第２電源にソースが接続されたＮＭＯＳトランジスタとを備えている請求項３に記載の遷移検出回路。
【請求項５】
上記抵抗エレメントは少なくとも１つのＭＯＳトランジスタを備え、そのソース及びドレインは上記直列路に接続されそしてそのゲートは該ＭＯＳトランジスタをオンにするように電圧源に接続されている請求項３に記載の遷移検出回路。
【請求項６】
上記キャパシタエレメントは少なくとも１つのＭＯＳトランジスタを備え、そのソース及びドレインは上記第２電源に接続されそしてそのゲートは上記直列路に接続される請求項３に記載の遷移検出回路。
【請求項７】
上記第１スイッチングサブ回路の残りのスイッチングトランジスタの全てが、上記第１スイッチングトランジスタに対し相補的にオンにされたときに高い抵抗となる請求項１に記載の遷移検出回路。
【請求項８】
上記第１スイッチングトランジスタはＮＭＯＳトランジスタであり、上記残りのスイッチングトランジスタはＰＭＯＳトランジスタである請求項７に記載の遷移検出回路。
【請求項９】
上記第２スイッチングサブ回路の相補的なスイッチングトランジスタの対は、上記第１電源にソースが接続されたＰＭＯＳトランジスタと、上記第２電源にソースが接続されたＮＭＯＳトランジスタとを含む請求項１に記載の遷移検出回路。
【請求項１０】
上記抵抗エレメントは少なくとも１つのＭＯＳトランジスタを備え、そのソース及びドレインは上記直列路に接続され、そしてそのゲートは、該ＭＯＳトランジスタをオンにするように電圧源に接続される請求項９に記載の遷移検出回路。
【請求項１１】
上記キャパシタエレメントは少なくとも１つのＭＯＳトランジスタを備え、そのソース及びドレインは上記第２電源に接続されそしてそのゲートは上記直列路に接続される請求項９に記載の遷移検出回路。
【請求項１２】
上記第２対のスイッチングトランジスタは、ＮＭＯＳトランジスタを含む請求項９に記載の遷移検出回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、デジタル論理回路に係り、より詳細には、ＭＯＳ入力遷移検出回路に係る。
【０００２】
【従来の技術】
アドレス遷移とも称する入力遷移の検出器は、集積回路において広く使用されている。これらの検出器は、回路の入力端子に信号の遷移が生じた際にパルスを発生する。このような回路は種々の形式があるが、機能的には図１に示すように排他的オア論理ゲート及び遅延ブロックを有する回路に過ぎない。排他的オアゲートとは、その定義により、その入力端子の１つに１つのそして１つのみの論理「１」信号があるときに、論理「１」信号を発生するものである。別の言い方をすれば、２つの入力信号が異なるときに論理１が生じる。従って、図１の回路は入力端子に論理１から論理０又は論理０から論理１への遷移があるときに出力に論理１を発生する。このとき、排他的オアゲートへの２つの入力端子は異なる。遅延ブロックは時間遅延τを導入し、その後に排他的オアゲートの入力端子は同じ入力状態となり、出力端子を０状態に復帰させる。それにより、パルスが発生される。
【０００３】
【発明が解決しようとする課題】
この形式の回路に伴う問題は、遅延パルス巾を制御することが困難なことである。製造プロセス及び動作条件にはばらつきがあるために、遅延パルス巾は大巾に変化する。多くの用途においては、遅延パルス巾のこのような変化を許容することができる。しかし、他の場合には、パルス巾を制御しなければならない。
【０００４】
【課題を解決するための手段】
本発明は、複数の入力端子における入力遷移を検出しそして正確に制御できる時間遅延をもつ単一のパルスを発生する回路を提供するものである。貴重な集積回路空間を節約するという利益を得るために、少数のトランジスタ及び他の集積回路デバイスエレメントのみを使用してこの回路が実施される。更に、本発明による回路では、発生されたパルスが集積回路全体にわたりネットワークに分配される。
【０００５】
本発明は、複数の入力端子における論理信号の状態遷移を検出する回路を提供する。この回路は、各入力端子に接続されていてその入力端子における論理信号の遷移の際にパルスを発生する遷移検出ブロックと、各遷移検出ブロックに接続されていて遷移検出ブロックから合成論理信号を発生するオア論理ブロックと、セット及びリセット入力ノードと出力ノードとを有するラッチとを備えている。セット入力ノードはオア論理ブロックに接続され、そして出力ノードは、セット入力ノードの合成論理信号に応答して第２論理状態から第１論理状態へ切り換わるようになっている。又、この回路は、上記オア論理ブロックと、上記ラッチのリセット入力ノードとに接続された遅延ユニットであって、上記リセット入力ノードへの合成論理信号を正確に遅延して上記ラッチの出力ノードを第２論理状態へ復帰させる遅延ユニットも備えている。これにより、入力端子の論理信号遷移に応答して出力ノードにパルスが発生される。このパルスは上記遅延ユニットによって制御されるパルス巾を有している。
【０００６】
又、本発明は、パルス検出ブロック及び遅延ユニットにおける新規な回路も提供する。
【０００７】
【実施例】
図２は、本発明の実施例の基本的な回路ブロックを示す図である。図２に示す回路は複数の入力端子を有し、その各々にはＩ１  ないしＩｎ  と各々示された入力信号が送られる。各端子はエッジ検出ブロック１０に接続されそしてその各々はパルス発生ブロック１１に接続される。これらブロック１１の出力ノードに現れる信号はＮ１  ないしＮｎ  と示されており、これらノードはオア論理ブロック１４に接続される。この論理ブロック１４の出力ノードは、セット／リセットラッチブロック１５のセット入力ノードに直結され、該ブロック１５は出力端子１７を有する。又、オア論理ブロック１４の出力ノードは、接続ノード３０によりパルスエレメントブロック１６の入力ノードにも接続される。このパルスエレメントブロック１６の出力ノード３１は、ラッチ１５のリセット入力ノードに接続されている。
【０００８】
動作については、エッジ検出ブロック１０は、入力信号Ｉ１  ないしＩｎ  の遷移を検出する。この検出に応答して、ブロック１０に接続されたパルス発生ブロック１１がパルスを発生する。種々のブロック１１からの複数のパルスがオア論理ブロック１４によって合成され、セット及びリセット信号がラッチブロック１５へ発生される。パルスエレメントブロック１６は、ブロック１５から発せられるパルスの巾をセットするように正確な量だけリセット信号を遅延する。論理ブロック１４の動作により、１つ以上の入力端子における遷移によって出力パルスが発生される。
【０００９】
図３は、図２に示されたブロック１０及び１１の機能を結合したエッジ検出・パルス発生の複合ブロック１２を示す詳細な回路図である。各ブロックは、入力信号Ｉ１  と共に示された入力端子を有し、これは２つの並列な回路ブランチに接続されている。一方の回路ブランチは、一対のスイッチングトランジスタであるＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２３のゲートに接続されている。ＰＭＯＳトランジスタ２０のソースは電圧源ＶＣＣに接続され、これは典型的にグランドである第２の電圧源に対して正である。トランジスタ２０のドレインはＮＭＯＳトランジスタ２１のドレインを経て接続され、該トランジスタ２１のソースはＮＭＯＳトランジスタ２２に接続されている。該トランジスタ２２のソースは第２のスイッチングトランジスタ２３のドレインに接続されている。トランジスタ２１及び２２のゲートは、これらのトランジスタを抵抗性のオン状態に維持するために正の電圧源に接続されている。トランジスタ２１のソース及びトランジスタ２２のドレインは、ＮＭＯＳトランジスタ２４のゲートに共通接続され、該トランジスタはキャパシタ形態で接続されている。ＮＭＯＳトランジスタ２４のソース及びドレインは両方とも接地されている。ＰＭＯＳスイッチングトランジスタ２０のドレイン及びＮＭＯＳトランジスタ２１のドレインは、ＮＭＯＳトランジスタ２６のゲートに共通接続されている。
【００１０】
同様に、第２のブランチ回路も同じ構成を有し、同様に機能するトランジスタが同じ参照番号で示されている。更に、この第２のブランチ回路は、ブロック１２の入力端子と、スイッチングトランジスタ２０及び２３の共通接続されたゲートとの間にインバータ２５を有し、この第２の回路ブランチは第１の回路ブランチに対して相補的な形態で動作するようになっている。更に、ＰＭＯＳトランジスタ２０のドレイン及びＮＭＯＳトランジスタ２１のドレインは、ＮＭＯＳトランジスタ２７のゲートに共通接続されている。
【００１１】
ＮＭＯＳトランジスタ２６及び２７は、２つの並列な回路ブランチによって動作される直列接続スイッチを形成する。ＮＭＯＳトランジスタ２７のソースは接地され、そしてそのドレインはＮＭＯＳトランジスタ２６のソースに接続され、該トランジスタ２６のドレインはブロック１２の出力ノードを形成する。
【００１２】
オア論理ゲートブロック１４は複数の入力ノードを有し、その各々は、プルアップトランジスタとして動作するＰＭＯＳトランジスタ４３及び４４を有している。ＰＭＯＳトランジスタ４３のソースは電源ＶＣＣに接続され、そしてそのドレインはＰＭＯＳトランジスタ４４のソースに接続され、次いで、該トランジスタのドレインはオア論理ブロック１４の入力ノードに接続されている。トランジスタ４３及び４４のゲートは接地されており、これらトランジスタは入力ノードを高論理状態に弱く引っ張るようにオンに維持される。これは、ＮＭＯＳトランジスタ２６及び２７がオンに切り換えられて入力ノードを低レベルに引っ張るまでそうである。
【００１３】
各入力ノードはワイヤドオア構成で一対のブロック１２に接続される。各入力ノードはナンド論理ブロック４１の入力ノードに接続され、その出力はノア論理ゲート４０の入力ノードに接続されている。ノア論理ゲート４０の出力ノードはノア論理ブロック１４の出力ノード３０を形成する。図３に示す構成では、各ナンドゲート４１は３つの入力ノードを受け取りそしてノア論理ゲート４０は２つの入力ノードを受け取る。これらの数は、状態に応じて変更できる。
【００１４】
オア論理ブロック１４の各入力ノードにおけるＰＭＯＳトランジスタ４３及び４４のプルアップ動作とあいまって、ブロック１２は入力信号Ｉ１  ないしＩｎ  の遷移の際に負のパルスを発生する。各ブロック１２からの各出力ノード信号Ｎ１  ないしＮｎ  は、ＮＭＯＳトランジスタ２６及び２７の両方がオンになったときだけ低レベルに引っ張られる。各ＮＭＯＳトランジスタ２６及び２７は、ブロック１２の回路ブランチの１つに接続されている。インバータ２５により、２つの回路ブランチにおける各対のスイッチングトランジスタ２０及び２３は互いに逆の状態になるはずである。しかしながら、入力信号が状態を切り換えるときには、一方の回路ブランチのＰＭＯＳトランジスタ２０がオンに切り換えられる。他方の回路ブランチのＰＭＯＳトランジスタ２０はオフであり、そのＮＭＯＳトランジスタ２３はオンである。しかしながら、ＮＭＯＳトランジスタ２６又は２７のゲートに接続されたノードは放電されねばならない。これは、抵抗性ＮＭＯＳトランジスタ２１及び２２を介して行われる。集積回路設計者に良く知られたように、所望の抵抗を選択するために調整すべきトランジスタのパラメータは多数ある。例えば、抵抗を増加するようにトランジスタ２１及び２２のサイズを減少することができる。
【００１５】
キャパシタを形成するトランジスタ２４の電荷も放電されねばならない。従って、２つのＮＭＯＳトランジスタ２６及び２７がオンとなって出力ノードを低レベルに引っ張るように放電が低速化される。放電が完了すると、出力ノード信号Ｎ１  ないしＮｎ  が再び高レベルに引っ張られる。負のパルスが発生される。
【００１６】
このパルスは、入力信号に遷移があるときに発生される。更に、パルスの巾はＲＣ時定数であるτ１  によって決定される。Ｒは実質的に２つのトランジスタ２１及び２２の抵抗であり、Ｃはトランジスタ２４のキャパシタンスである。このブロック１２は、それ自体入力遷移検出回路であることに注意されたい。しかしながら、同等の性能の従来のＩＴＤ回路に比べると、ブロック１２は僅かな空間しか占有せず、集積回路の設計において効果を奏する。更に、従来のＩＴＤ回路に勝る性能効果も発揮する。
【００１７】
図４に示すように、オア論理ゲートブロック１４の出力ノード３０はセット／リセットラッチブロック１５に接続される。このブロック１５は、ナンドゲート５０及び５１の典型的な交差結合対である。ナンドゲート５０の入力ノードは、出力ノード３０を受け取る。ナンドゲート５１は、パルス遅延エレメント１６の出力ノードに接続され、該エレメントの入力ノードはインバータ７９により出力ノード３０に接続される。
【００１８】
インバータ７９の出力ノードは、ＶＣＣとグランドとの間に直列に接続されたトランジスタ６０ないし６３のゲートに接続される。ＰＭＯＳトランジスタ６０はそのソースがＶＣＣに接続されそしてそのドレインがＰＭＯＳトランジスタ６１のソースに接続される。ＰＭＯＳトランジスタ６１のドレインはＰＭＯＳトランジスタ６２のソースに接続され、該トランジスタのドレインはＮＭＯＳトランジスタ６３のドレインに接続される。ＮＭＯＳトランジスタ６３のソースは接地される。ＮＭＯＳトランジスタ６３のドレイン及びＰＭＯＳトランジスタ６２のドレインはＮＭＯＳトランジスタ６４のゲートに共通接続される。トランジスタ６４はキャパシタ形態で接続され、該トランジスタ６４のソース及びドレインは接地される。トランジスタ６３及び６２のドレインは、インバータ７３及び７４の直列接続対の第１のインバータに接続される。
【００１９】
インバータ７４の出力ノードは、別の新規なＩＴＤ回路及びブロック１２内の変形回路の入力端子に接続される。入力端子は、一対のスイッチングトランジスタ６５及び６８のゲートによって形成される。ＰＭＯＳトランジスタ６５のソースはＶＣＣに接続され、そしてそのドレインはＮＭＯＳトランジスタ６６のドレインに接続される。トランジスタ６６のソースは、ＮＭＯＳトランジスタ６７のドレインに接続される。トランジスタ６７のソースは、ＮＭＯＳスイッチングトランジスタ６８のドレインに接続され、該トランジスタのソースは接地される。トランジスタ６６及び６７の両方のゲートはＶＣＣに接続され、これらトランジスタは抵抗状態においてオンに維持される。トランジスタ６６及び６７のソースは、キャパシタ形態のＮＭＯＳトランジスタ６９のゲートに共通接続され、そのソース及びドレインの両方は接地される。
【００２０】
直列接続されたＮＭＯＳトランジスタ７１及び７２は、各々、そのゲートがＰＭＯＳトランジスタ６５のゲートに接続されていると共に、そのゲートがトランジスタ６５及び６６のドレインに接続されている。ＮＭＯＳトランジスタ７２のソースは接地され、そしてそのドレインはＮＭＯＳトランジスタ７１のソースに接続されている。ＮＭＯＳトランジスタ７１のドレインは、弱くプルアップするＰＭＯＳトランジスタ７０のドレインに接続されており、該トランジスタ７０のソースはＶＣＣに接続されそしてそのゲートは接地されて、該トランジスタがオンに維持されるようになっている。
【００２１】
変形回路の出力端子を形成するために、ＮＭＯＳトランジスタ７１のドレイン（及びＰＭＯＳトランジスタ７０のドレイン）は、直列接続されたインバータ７５及び７６に接続される。第２のインバータ７６の出力ノードは、パルス遅延エレメント１６の出力ノード３１を形成する。この出力ノードは、キャパシタ形態で接続されたＮＭＯＳトランジスタ７８のゲートに接続され、該トランジスタのソース及びドレインは両方とも接地される。
【００２２】
動作に際し、オア論理ブロック１４から出力ノード３０を経て送られる負のパルスはラッチブロック１５をセットする。パルス遅延エレメント１６からはリセット信号が到着し、該遅延エレメントは、出力ノード３０からインバータ７９を経て負のパルスを先ず反転する。その新たな正のパルスはＰＭＯＳトランジスタ６０ないし６２をオンにし、ＮＭＯＳトランジスタ６３をオフにする。抵抗を与える目的で適当なサイズとされたこれらの直列接続トランジスタ６０ないし６２の抵抗と、トランジスタ６４のキャパシタンスとにより、この入力ノードはインバータ７３に対してゆっくりと上昇する。所定の点において、インバータ７３は状態を変える。
【００２３】
反転バッファである第２のインバータ７４は、正の信号を引き出して、スイッチングＰＭＯＳトランジスタ６５をオフにすると共に、スイッチングＮＭＯＳトランジスタ６８をオンにする。ＰＭＯＳトランジスタ６５及びＮＭＯＳトランジスタ６６のドレインは、トランジスタ６６のソース及びトランジスタ６７のドレインと共にグランドに引っ張られる。抵抗性トランジスタ６６及び６７と、キャパシタ接続トランジスタ６９とのＲＣ作用により、ＮＭＯＳトランジスタ７２のゲートに接続されたノードの放電に遅延が生じる。
【００２４】
この遅延は、２つのスイッチングＮＭＯＳトランジスタ７１及び７２の動作によりパルスを発生させる。ＰＭＯＳトランジスタ７０のプルアップ動作により、トランジスタ７０のドレイン及びトランジスタ７１のドレインは典型的に高レベルとなる。トランジスタ７２のゲートを低レベルに引っ張るのに遅延が生じるために、両トランジスタ７１及び７２がオンになる。インバータ７５の入力ノードは、トランジスタ７２のゲートが低レベルに引っ張られてトランジスタ７２をオフにするまで、低レベルである。
【００２５】
負のパルスは、２つのインバータ７５及び７６を経て伝播し、キャパシタ接続トランジスタ７８によって低速化される。負のパルスは最終的にリセットノード３１に現れ、セット／リセットラッチ１５をその元の状態に復帰させる。ラッチ１５の出力端子にパルスが発生される。
【００２６】
２つの負の信号がセット及びリセット入力ノードに到達する時間の差がラッチ１５のパルス巾を決定する。信号パルス遅延エレメント１６は、この差を正確に制御する。ラッチ１５の出力端子１７から発生される出力信号は、集積回路の信号路のネットワークを駆動するのに使用できる。パルス巾は正確であり、ラッチから駆動される信号は確実である。
【００２７】
図５は本発明の動作を説明する上で助けとなる。入力信号Ｉ１  ないしＩｎ  のいずれかに遷移が生じた際に、巾τ１  のパルスが次のように発生される。例えば、最初に信号Ｉ１  が論理１であると仮定すると、上部ブランチのＰＭＯＳスイッチングトランジスタ２０はオフであり、ＮＭＯＳトランジスタ２３はオンである。従って、トランジスタ２６のゲート端子の電圧は低レベルであり、該トランジスタはオフである。
【００２８】
以上、本発明の好ましい実施例を詳細に説明したが、本発明の範囲内で種々の変更、修正及び等効物が明らかであろう。又、上記実施例に適宜修正を施すことにより本発明を等しく適用できることも明らかであろう。従って、上記説明は、本発明を何ら限定するものではなく、本発明は、特許請求の範囲のみによって限定されるものとする。
【図面の簡単な説明】
【図１】公知の一般的な入力遷移検出器を示す図である。
【図２】本発明の実施例を示すブロック図である。
【図３】図２のブロック図の中のエッジ検出・パルス発生ブロックと、オアゲートブロックとを詳細に示す回路図である。
【図４】図２のブロック図の中のパルス遅延エレメントブロックと、ＲＳラッチブロックとを詳細に示す回路図である。
【図５】図２ないし４に示された回路の種々のノード及び端子に現れる信号のタイミング図である。
【符号の説明】
１０  エッジ検出ブロック
１１  パルス発生ブロック
１２  エッジ検出・パルス発生複合ブロック
１４  オア論理ブロック
１５  セット／リセットラッチブロック
１６  パルス遅延エレメントブロック
１７  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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