(57)【特許請求の範囲】
【請求項１】
第１の相補信号が入力される第１の相補入力端子と、第２の相補信号が入力される第２の相補入力端子と、前記第１および第２の相補信号のいずれか一方を遅延選択信号の論理により選択して遅延させた第３の相補信号を出力する相補出力端子と、をそれぞれ有する、縦続接続された複数の遅延ブロックを備え、
最終段以外の前記遅延ブロックの前記相補出力端子は、次段の前記遅延ブロックの前記第２の相補入力端子にそれぞれ接続され、
最終段の前記遅延ブロックの前記相補出力端子から、前記遅延選択信号の論理に応じて前記第１の相補信号を遅延させた相補遅延信号が出力され、
前記複数の遅延ブロックそれぞれの前記第１の相補入力端子には、いずれも共通の前記第１の相補信号が入力され、
前記遅延選択信号の論理に応じて、前記縦続接続された複数の遅延ブロックのうちいずれか一つが選択され、選択された前記遅延ブロックは前記第１の相補信号を遅延させた前記第３の相補信号を出力し、選択されなかった前記遅延ブロックは前記第２の相補信号を遅延させた前記第３の相補信号を出力し、前記遅延選択信号の論理によらず前記第３の相補信号の論理は不変であることを特徴とする遅延回路。
【請求項２】
前記縦続接続された複数の遅延ブロックは、ゲート１段の遅延量を単位として遅延時間を調整可能であることを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記縦続接続された複数の遅延ブロックのうち奇数段目の遅延ブロックは、複数のゲートからなる第1のゲート群で構成され、
前記縦続接続された複数の遅延ブロックのうち偶数段目の遅延ブロックは、複数のゲートからなり前記第1のゲート群とは異なる回路構成の第２のゲート群で構成されることを特徴とする請求項１または２に記載の遅延回路。
【請求項４】
前記第１および第２のゲート群のうち一方は、
前記第１の相補入力端子の一方に入力された信号と前記遅延選択信号との間でNAND演算を行う第1のNANDゲートと、
前記第１の相補入力端子の他方に入力された信号と前記遅延選択信号との間でNAND演算を行う第２のNANDゲートと、
前記第２の相補入力端子の一方と前記第1のNANDゲートの出力端子との間でNAND演算を行う第3のNANDゲートと、
前記第２の相補入力端子の他方と前記第２のNANDゲートの出力端子との間でNAND演算を行う第4のNANDゲートと、を有し、
前記第１および第２のゲート群のうち他方は、
前記第１の相補入力端子の一方に入力された信号と前記遅延選択信号との間でＮＯＲ演算を行う第1のＮＯＲゲートと、
前記第１の相補入力端子の他方に入力された信号と前記遅延選択信号との間でＮＯＲ演算を行う第２のＮＯＲゲートと、
前記第２の相補入力端子の一方と前記第1のＮＯＲゲートの出力端子との間でＮＯＲ演算を行う第3のＮＯＲゲートと、
前記第２の相補入力端子の他方と前記第２のＮＯＲゲートの出力端子との間でＮＯＲ演算を行う第4のＮＯＲゲートと、を有し、
前記第３および第４のNANDゲートの出力端子と、前記第３および第４のＮＯＲゲートの出力端子とは、対応する前記遅延ブロックの前記相補出力端子に接続されることを特徴とする請求項３に記載の遅延回路。
【請求項５】
前記縦続接続された複数の遅延ブロックは、一つのトランジスタの入出力遅延量を単位として遅延時間を調整することを特徴とする請求項１及至４のいずれかに記載の遅延回路。
【請求項６】
前記縦続接続された複数の遅延ブロックは、前記第1の相補信号の一方が伝播する遅延パスと前記第1の相補信号の他方が伝播する遅延パスとが相互作用するように構成されることを特徴とする請求項５に記載の遅延回路。
【請求項７】
前記相補出力端子の一方と第1の基準電圧端子との間に直列接続された第１および第２のトランジスタと、
前記相補出力端子の一方と前記第1の基準電圧端子との間に直列接続された第３および第４のトランジスタと、
前記相補出力端子の他方と前記第1の基準電圧端子との間に直列接続された第5および第６のトランジスタと、
前記相補出力端子の他方と前記第1の基準電圧端子との間に直列接続された第７および第８のトランジスタと、
前記相補出力端子の一方と第２の基準電圧端子との間に接続された第９のトランジスタと、
前記相補出力端子の他方と前記第２の基準電圧端子との間に接続された第１０のトランジスタと、を備え、
前記第１のトランジスタのゲート端子には、前記第１の相補入力端子の一方が接続され、
前記第２のトランジスタのゲート端子には、前記遅延選択信号に相関する相補遅延選択信号の一方が入力され、
前記第3のトランジスタのゲート端子には、前記第２の相補入力端子の一方が接続され、
前記第４のトランジスタのゲート端子には、前記相補遅延選択信号の他方が入力され、
前記第5のトランジスタのゲート端子には、前記第１の相補入力端子の他方が接続され、
前記第６のトランジスタのゲート端子には、前記第２の相補入力端子の他方が接続され、
前記第７のトランジスタのゲート端子には、前記相補遅延選択信号の他方が入力され、
前記第８のトランジスタのゲート端子には、前記相補遅延選択信号の一方が入力され、
前記第９のトランジスタのゲート端子には、前記相補出力端子の他方が接続され、
前記第１０のトランジスタのゲート端子には、前記相補出力端子の一方が接続され、
前記第５および第６のトランジスタの接続ノードと、前記第７および第８のトランジスタの接続ノードとは互いに接続されることを特徴とする請求項５または６に記載の遅延回路。
【請求項８】
前記縦続接続された複数の遅延ブロックのうち初段の遅延ブロックの前記第２の相補入力端子には、予め定めた論理の信号が入力されることを特徴とする請求項１及至７のいずれかに記載の遅延回路。
【請求項９】
入力クロック信号が入力される入力バッファと、
前記入力バッファの出力端子に接続された遅延モニタ回路と、
前記遅延モニタ回路の出力端子に接続された複数の遅延素子からなる第1の遅延素子群と、
前記第１の遅延素子群の出力端子に接続された複数の遅延素子からなる第２の遅延素子群と、
前記第２の遅延素子群の出力端子に接続された出力バッファと、
前記第1および第２の遅延素子群の遅延時間を制御する制御回路と、を備え、
前記遅延モニタ回路は、前記第１および第２の遅延素子群での遅延量に相関する遅延量をもち、
前記第１および第２の遅延素子群を構成する各遅延素子は、
第1の相補信号が入力される第１の相補入力端子と、第２の相補信号が入力される第２の相補入力端子と、前記第１および第２の相補信号のいずれか一方を遅延選択信号の論理により選択して遅延させた第３の相補信号を出力する相補出力端子と、をそれぞれ有する、縦続接続された複数の遅延ブロックを有し、
最終段以外の前記遅延ブロックの前記相補出力端子は、次段の前記遅延ブロックの前記第２の相補入力端子にそれぞれ接続され、
最終段の前記遅延ブロックの前記相補出力端子から、前記遅延選択信号の論理に応じて前記第１の相補信号を遅延させた相補遅延信号が出力され、
前記複数の遅延ブロックそれぞれの前記第１の相補入力端子には、いずれも共通の前記第1の相補信号が入力され、
前記遅延選択信号の論理に応じて、前記縦続接続された複数の遅延ブロックのうちいずれか一つが選択され、選択された前記遅延ブロックは前記第１の相補信号を遅延させた前記第３の相補信号を出力し、選択されなかった前記遅延ブロックは前記第２の相補信号を遅延させた前記第３の相補信号を出力することを特徴とする同期型遅延装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延回路に関し、特に、半導体集積回路に実装される遅延回路に関する。
【０００２】
【従来の技術】
半導体集積回路上の遅延回路は、インバータや他の論理ゲートを用いて構成される。図９は遅延量を調整可能な従来の可変遅延回路の回路図である。図９の可変遅延回路は、入力信号ＩＮがNANDゲートとインバータとを通過する段数により遅延時間を調整する。縦続接続されたNANDゲートＧ11，Ｇ12，Ｇ13の一方の入力端には、それぞれNANDゲートＧ14，Ｇ15，Ｇ16が接続されている。これらNANDゲートＧ14，Ｇ15，Ｇ16の一方の入力端には共通の入力信号ＩＮが入力され、NANDゲートＧ14，Ｇ15，Ｇ16の他方の入力端にはそれぞれ遅延選択信号SEL<0>、SEL<1>、SEL<2>が入力される。
【０００３】
図９の可変遅延回路において、遅延選択信号SEL<0>、SEL<1>、SEL<2>をそれぞれロー、ハイ、ローに設定すると、入力信号は図９（ａ）の矢印に沿って伝播する。また、遅延選択信号SEL<0>、SEL<1>、SEL<2>をそれぞれロー、ロー、ハイに設定すると、入力信号は図９（ｂ）の矢印に沿って伝播する。
【０００４】
このように、遅延選択信号SEL<0>、SEL<1>、SEL<2>を一つだけハイレベルにすると、それに応じて入力ＩＮから出力ＯＵＴに至るまでの信号伝播パス上のゲート段数が変わり、結果として、入力ＩＮから出力ＯＵＴまでの遅延時間の調整が可能になる。
【０００５】
【発明が解決しようとする課題】
しかしながら、図９の可変遅延回路は、図示のように、遅延選択信号を切り替えたときに、入力信号ＩＮが通過するゲート段数が最低でも２段変化する。すなわち、図９の可変遅延回路は、ゲート２段単位でしか遅延時間を調整できない。
【０００６】
最近、ＣＰＵを初めとする各種の半導体集積回路の動作周波数は高速化しており、それに伴い、微小な単位で各種信号の遅延時間を調整できるのが望ましいが、ゲート２段単位でしか遅延時間を調整できないのでは、遅延時間の精度向上は図れない。
【０００７】
本発明は、このような点に鑑みてなされたものであり、その目的は、簡易な回路構成で遅延精度を向上できる遅延回路を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の一態様によれば、第１の相補信号が入力される第１の相補入力端子と、第２の相補信号が入力される第２の相補入力端子と、前記第１および第２の相補信号のいずれか一方を遅延選択信号の論理により選択して遅延させた第３の相補信号を出力する相補出力端子と、をそれぞれ有する、縦続接続された複数の遅延ブロックを備え、最終段以外の前記遅延ブロックの前記相補出力端子は、次段の前記遅延ブロックの前記第２の相補入力端子にそれぞれ接続され、最終段の前記遅延ブロックの前記相補出力端子から、前記遅延選択信号の論理に応じて前記第１の相補信号を遅延させた相補遅延信号が出力され、前記複数の遅延ブロックそれぞれの前記第１の相補入力端子には、いずれも共通の前記第１の相補信号が入力され、前記遅延選択信号の論理に応じて、前記縦続接続された複数の遅延ブロックのうちいずれか一つが選択され、選択された前記遅延ブロックは前記第１の相補信号を遅延させた前記第３の相補信号を出力し、選択されなかった前記遅延ブロックは前記第２の相補信号を遅延させた前記第３の相補信号を出力し、前記遅延選択信号の論理によらず前記第３の相補信号の論理は不変であることを特徴とする遅延回路が提供される。
【０００９】
【発明の実施の形態】
以下、本発明に係る遅延回路について、図面を参照しながら具体的に説明する。
【００１０】
（第1の実施形態)
図１は本発明に係る遅延回路の第1の実施形態の概略構成を示すブロック図である。図１の遅延回路は、縦続接続された３つの遅延ブロック１ａ，１ｂ，１ｃを備えている。各遅延ブロックは、第1の相補信号（相補入力信号）ＩＮ，ＩＮＢが入力される第1の相補入力端子Ａ，ＡＢと、第２の相補信号が入力される第２の相補入力端子Ｂ，ＢＢと、第１または第２の相補信号を遅延させた第3の相補信号が出力される相補出力端子Ｏ，ＯＢと、遅延選択信号SEL<0:2>のいずれか一つが相補的に入力される相補相補遅延選択信号入力端子Ｃ，ＣＢと、を有する。
【００１１】
最終段以外の遅延ブロック１ａ，１ｂの相補出力端子Ｏ，ＯＢは、次段の遅延ブロック１ｂ，１ｃの第２の相補入力端子Ｂ，ＢＢにそれぞれ接続される。最終段の遅延ブロック１ｃの相補出力端子Ｏ，ＯＢは、遅延選択信号SEL<0:2>の論理に応じて相補入力信号ＩＮ，ＩＮＢ（相補入力信号）を遅延させた相補遅延出力信号を出力する。各遅延ブロックの第1の相補入力端子Ａ，ＡＢには、いずれも共通の相補入力信号ＩＮ，ＩＮＢが入力される。初段の遅延ブロック１ａの相補遅延選択信号入力端子Ｃ，ＣＢには遅延選択信号SEL<0>が入力され、二段目の遅延ブロック１ｂの相補遅延選択信号入力端子Ｃ，ＣＢには遅延選択信号SEL<1>が入力され、最終段の遅延ブロック１ｃの相補遅延選択信号入力端子Ｃ，ＣＢには遅延選択信号SEL<2>が入力される。初段の遅延ブロック１ａの第２の相補入力端子Ｂ，ＢＢは接地されている。
【００１２】
奇数段目に接続された遅延ブロック１ａ，１ｃは図２（ａ）のような回路で構成され、偶数段目に接続された遅延ブロック１ｂは図２（ｂ）のような回路で構成されている。
【００１３】
図２（ａ）に示す奇数段目の遅延ブロック１ａ，１ｃは、４つのNANDゲートＧ１〜Ｇ４を有する。NANDゲートＧ１は相補入力信号ＩＮ，ＩＮＢの一方ＩＮと遅延選択信号との間でNAND演算を行い、NANDゲートＧ２は相補入力信号ＩＮ，ＩＮＢの他方ＩＮＢと遅延選択信号との間でNAND演算を行い、NANDゲートＧ３は第２の相補信号の一方とNANDゲートＧ１の出力信号との間でNAND演算を行い、NANDゲートＧ４は第２の相補信号の他方とNANDゲートＧ２の出力信号との間でNAND演算を行う。
【００１４】
図２（ｂ）に示す偶数段目の遅延ブロック１ｂは、４つのＮＯＲゲートＧ５〜Ｇ８を有する。ＮＯＲゲートＧ５は相補入力信号ＩＮ，ＩＮＢの一方ＩＮと遅延選択信号との間でＮＯＲ演算を行い、ＮＯＲゲートＧ６は相補入力信号ＩＮ，ＩＮＢの他方ＩＮＢと遅延選択信号との間でＮＯＲ演算を行い、ＮＯＲゲートＧ７は第２の相補信号の一方とＮＯＲゲートＧ５の出力信号との間でＮＯＲ演算を行い、ＮＯＲゲートＧ８は第２の相補信号の他方とＮＯＲゲートＧ６の出力信号との間でＮＯＲ演算を行う。
【００１５】
図３は図１の遅延回路の回路図である。以下、図３に基づいて、本実施形態の動作を説明する。まず、遅延選択信号SEL<0>、SEL<1>、SEL<2>がハイ、ハイ、ローの場合、初段の遅延ブロック１ａ内のNANDゲートＧ１，Ｇ２を介して相補入力信号ＩＮ，ＩＮＢが入力される。この相補入力信号ＩＮ，ＩＮＢは、図３（ａ）の矢印に沿って伝播する。図３（ａ）からわかるように、相補入力信号ＩＮ，ＩＮＢが入力されてから、その遅延信号が最終段の遅延ブロック１ｃから出力されるまでのゲートの通過段数は４段である。
【００１６】
次に、遅延選択信号SEL<0>、SEL<1>、SEL<2>がすべてローの場合、二段目の遅延ブロック１ｂ内のNＯＲゲートＧ５，Ｇ６を介して相補入力信号ＩＮ，ＩＮＢが入力される。この相補入力信号ＩＮ，ＩＮＢは、図３（ｂ）の矢印に沿って伝播する。図３（ｂ）からわかるように、相補入力信号ＩＮ，ＩＮＢが入力されてから、その遅延信号が最終段の遅延ブロック１ｃから出力されるまでのゲートの通過段数は３段である。
【００１７】
このように、図１の遅延回路では、遅延選択信号SEL<0:2>の論理により、相補入力信号ＩＮ，ＩＮＢを取り込む遅延ブロックを選択し、選択された遅延ブロックから取り込まれた相補入力信号ＩＮ，ＩＮＢを遅延させて出力するため、相補入力信号ＩＮ，ＩＮＢを取り込む遅延ブロックが変わっても、相補出力端子Ｏ，ＯＢから出力される相補遅延信号の論理は変化せず、遅延量だけを変化させることができる。すなわち、論理を合わせるゲートが不要になるため、その分、ゲート段数を減らせる。より具体的には、本実施形態によれば、ゲート１段分を単位として遅延量を調整できるため、従来よりも遅延精度を向上できる。
【００１８】
（第２の実施形態）
図１の遅延回路は、相補入力信号ＩＮ，ＩＮＢの一方が伝播する遅延パスと他方が伝播する遅延パスとが独立であるため、素子のばらつき等により、一方の遅延パスを伝播した遅延信号と他方の遅延パスを伝播した遅延信号とは、通過するゲート段数は同じでも、位相がずれるおそれがある。
【００１９】
そこで、第２の実施形態は、相補入力信号ＩＮ，ＩＮＢの一方が伝播する遅延パスと他方が伝播する遅延パスとの位相差をなくすものである。
【００２０】
図４は本発明に係る遅延回路の第２の実施形態の概略構成を示すブロック図である。図４の遅延回路は、図１と同様に、縦続接続された３つの遅延ブロック１ｄ，１ｅ，１ｆを備えており、各遅延ブロックの入出力端子の接続関係も図１と同様である。ただし、初段の遅延ブロック１ｄの第２の相補入力端子Ｂ，ＢＢの一方には電源電圧端子が接続され、他方は接地されている。
【００２１】
図５は各遅延ブロック１ｄ〜１ｆの内部構成を示す回路図である。図示のように、遅延ブロックは、DCVSL(Differential Cascade Voltage Switch Logic)で構成されており、相補入力信号ＩＮ，ＩＮＢを遅延選択信号SEL<0:2>の論理に応じた遅延量だけ遅延させた相補出力信号を出力する。
【００２２】
図５の遅延ブロックは、相補出力端子Ｏ，ＯＢの一方ＯＢと接地端子との間に直列接続された第１及び第２のトランジスタＱ１，Ｑ２と、相補出力端子Ｏ，ＯＢの一方ＯＢと接地端子との間に直列接続された第３および第４のトランジスタＱ３，Ｑ４と、相補出力端子Ｏ，ＯＢの他方Ｏと接地端子との間に直列接続された第5および第６のトランジスタＱ５，Ｑ６と、相補出力端子Ｏ，ＯＢの他方Ｏと接地端子との間に直列接続された第７および第８のトランジスタＱ７，Ｑ８と、相補出力端子Ｏ，ＯＢの一方ＯＢと電源端子との間に接続された第９のトランジスタＱ９と、相補出力端子Ｏ，ＯＢの他方と電源端子との間に接続された第１０のトランジスタＱ１０と、を有する。
【００２３】
第１のトランジスタＱ１のゲート端子には第1の相補入力端子Ａ，ＡＢの一方Ａが接続され、第２のトランジスタＱ２のゲート端子には相補遅延選択信号の一方が入力され、第3のトランジスタＱ３のゲート端子には第２の相補入力端子Ｂ，ＢＢの一方Ｂが接続され、第４のトランジスタＱ４のゲート端子には相補遅延選択信号の他方が入力され、第5のトランジスタＱ５のゲート端子には第1の相補入力端子Ａ，ＡＢの他方ＡＢが接続され、第６のトランジスタＱ６のゲート端子には第２の相補入力端子Ｂ，ＢＢの他方ＢＢが接続され、第７のトランジスタＱ７のゲート端子には相補遅延選択信号の他方が入力され、第８のトランジスタＱ８のゲート端子には相補遅延選択信号の一方が入力され、第９のトランジスタＱ９のゲート端子には相補出力端子Ｏ，ＯＢの他方Ｏが接続され、第１０のトランジスタＱ１０のゲート端子には相補出力端子Ｏ，ＯＢの一方ＯＢが接続されている。
【００２４】
図４の遅延回路も、図１の遅延回路と同様に、遅延選択信号SEL<0:2>の論理に応じて、相補入力信号ＩＮ，ＩＮＢを入力する遅延ブロックを切り替えて遅延時間を調整する。また、遅延選択信号SEL<0:2>の論理を変えても、各遅延ブロックの出力論理は変化しない。
【００２５】
図６は遅延選択信号がハイの場合の電流の流れる方向を矢印で示した図である。相補入力信号ＩＮ，ＩＮＢの一方ＩＮがハイのときは、図６（ａ）の矢印の向きに電流が流れる。また、相補入力信号ＩＮ，ＩＮＢの一方ＩＮがローのときは、図６(ｂ)の矢印の向きに電流が流れる。
【００２６】
図７（ａ）は遅延選択信号がローの場合の電流の流れる方向を矢印で示した図である。第２の相補信号の一方Ｂがハイのときは、図７（ａ）の矢印の向きに電流が流れる。また、第２の相補信号の一方Ｂがローのときは、図７（ｂ）の矢印の向きに電流が流れる。
【００２７】
これらの図から明らかなように、相補入力信号ＩＮ，ＩＮＢの論理が変化してから遅延ブロックの出力論理が変化するまでの遅延は、トランジスタ１段分である。このように、本実施形態は、トランジスタ１段分ずつ遅延量を調整できる。
【００２８】
また、図５の遅延ブロック１ｄ〜１ｆは、相補入力信号ＩＮ，ＩＮＢの一方の遅延パスと他方の遅延パスが相互作用しながら信号伝播を行うため、第１の実施形態で問題となった位相のずれは生じない。したがって、図４の遅延回路は、ＳＭＤ(Synchronous Mirror Delay)回路やＳＡＤ(Synchronous Asynchronous Delay)回路等の多数の遅延素子を必要とする回路に適している。
【００２９】
図８はＳＡＤ回路の一例を示すブロック図である。図８のＳＡＤ回路は、入力クロック信号ＣＫが入力される入力バッファ２と、入力バッファ２の出力端子に接続される遅延モニタ回路３と、遅延モニタ回路３の出力端子に接続される複数の遅延素子からなる第1の遅延素子群４と、第1の遅延素子群４の出力端子に接続される複数の遅延素子からなる第２の遅延素子群５と、第２の遅延素子群５の出力端子に接続される出力バッファ６と、第1および第２の遅延素子群４，５の遅延時間を制御する制御回路７と、を有する。
【００３０】
図８のＳＡＤ回路は、入力バッファ２と出力バッファ６での遅延量を第１および第２の遅延素子群４，５と遅延モニタ回路３とで相殺することにより、出力バッファ６から出力される出力クロック信号を入力クロック信号に同期させている。出力クロック信号は、入力クロック信号から２周期分遅れて出力される。
【００３１】
第１および第２の遅延素子群４，５は、多数の遅延素子を縦続接続して構成される可能性があるが、そのような場合でも、図４の遅延回路を遅延素子として用いれば、相補入力信号ＩＮ，ＩＮＢが２つの遅延パスを相互作用しながら伝播するので、位相のずれが生じず、遅延精度の向上が図れる。
【００３２】
上述した実施形態では、３つの遅延ブロックを縦続接続する例を開示したが、縦続接続する遅延ブロックの数は特に問わない。また、図２では、遅延ブロック１ａ〜１ｃをNANDゲートやＮＯＲゲートで構成する例を説明したが、他の種類のゲートで構成してもよい。また、図５では、遅延ブロック１ｄ〜１ｆをNMOS型のトランジスタとPMOS型のトランジスタを用いてDCVSLで構成する例を説明したが、これらトランジスタの導電型やロジックの構成手段を変更してもよい。
【００３３】
【発明の効果】
以上詳細に説明したように、本発明によれば、遅延選択信号の論理に応じて、縦続接続された複数の遅延ブロックのいずれか一つで相補入力信号を取り込んで遅延させるため、従来よりも短い時間単位で遅延時間を調整できる。
【図面の簡単な説明】
【図１】本発明に係る遅延回路の第1の実施形態の概略構成を示すブロック図。
【図２】図１の各遅延ブロックの内部構成を示す回路図。
【図３】図１の遅延回路の回路図。
【図４】本発明に係る遅延回路の第２の実施形態の概略構成を示すブロック図。
【図５】図４の各遅延ブロックの内部構成を示す回路図。
【図６】遅延選択信号がハイの場合の電流の流れる方向を矢印で示した図。
【図７】遅延選択信号がローの場合の電流の流れる方向を矢印で示した図
【図８】ＳＡＤ回路の一例を示すブロック図。
【図９】遅延量を調整可能な従来の可変遅延回路の回路図。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ  遅延ブロック
２  入力バッファ
３  遅延モニタ回路
４  第1の遅延素子群
５  第２の遅延素子群
６  出力バッファ
７  制御回路
【図１】
0003699920.tif 000002
【図２】
0003699920.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003699920.tif 000008
【図８】
0003699920.tif 000009
【図９】
0003699920.tif 000010