(57)【特許請求の範囲】
【請求項１】
強誘電体膜を用いたキャパシタと選択トランジスタとを有するメモリーセルと、
前記選択トランジスタのソースまたはドレインに接続された第１のデータ線と、
前記第１データ線に対応して設けられた第２データ線と、
前記選択トランジスタのゲートに接続され、前記第１及び第２データ線に交差するように配置されたワード線と、
前記第１データ線と前記第２データ線との間の電圧を増幅する増幅回路と、
前記増幅回路を駆動する第１電圧又は前記第１電圧よりも小さい第２電圧を供給するための内部電源発生回路とを具備し、
前記キャパシタは第１電位に接続された第１電極と前記選択トランジスタのドレインまたはソースに接続された第２電極とを有し、
前記第１電圧は第２電位と第３電位との電位差であり、
前記第２電圧は第４電位と第５電位との電位差であり、
前記第１から第５電位は、第２電位＜第４電位＜第１電位＜第５電位＜第３電位の関係が成り立つことを特徴とする半導体記憶装置。
【請求項２】
強誘電体膜を用いたキャパシタと選択トランジスタとを有するメモリーセルと、
前記選択トランジスタのソースまたはドレインに接続された第１のデータ線と、
前記第１データ線に対応して設けられた第２データ線と、
前記選択トランジスタのゲートに接続され、前記第１及び第２データ線に交差するように配置されたワード線と、
前記第１データ線と前記第２データ線との間の電圧を増幅する増幅回路と、
前記増幅回路を駆動する第１電圧又は前記第１電圧よりも小さい第２電圧を供給するための内部電源発生回路とを具備し、
前記キャパシタは第１電位に接続された第１電極と前記選択トランジスタのドレインまたはソースに接続された第２電極とを有し、
前記第１電圧は第２電位と第３電位との電位差であり、
前記第２電圧は第４電位と第５電位との電位差であり、
前記第１から第５電位は、第２電位＜第４電位＜第５電位＜第１電位＜第３電位、または、第２電位＜第１電位＜第４電位＜第５電位＜第３電位の関係が成り立つことを特徴とする半導体記憶装置。
【請求項３】
強誘電体膜を用いたキャパシタと選択トランジスタとを有するメモリーセルと、
前記選択トランジスタのソースまたはドレインに接続された第１のデータ線と、
前記第１データ線に対応して設けられた第２データ線と、
前記選択トランジスタのゲートに接続され、前記第１及び第２データ線に交差するように配置されたワード線と、
前記第１データ線と前記第２データ線との間の電圧を増幅する増幅回路と、
前記増幅回路を駆動する第１電圧又は前記第１電圧よりも小さい第２電圧を供給するための内部電源発生回路とを具備し、
前記キャパシタは第１電位に接続された第１電極と前記選択トランジスタのドレインまたはソースに接続された第２電極とを有し、
前記第１電圧は第２電位と第３電位との電位差であり、
前記第２電圧は第４電位と第５電位との電位差であり、
前記キャパシタの分極を反転させるために前記キャパシタの両端に印加する必要がある最小電圧を抗電圧と定義した場合において、
前記第１から第５電位は、第２電位＜第１電位−抗電圧＜第４電位＜第１電位＜第５電位＜第１電位＋抗電圧＜第３電位の関係が成り立つことを特徴とする半導体記憶装置。
【請求項４】
請求項１から３の何れか一つにおいて、
前記半導体記憶装置には外部から第１外部電源電位と第２外部電源電位とが接続され、前記第３電位は前記第１外部電源電位と第２外部電源電位を受けて発生することを特徴とする半導体記憶装置。
【請求項５】
請求項１から３の何れか一つにおいて、
前記半導体記憶装置には外部から第１外部電源電位と第２外部電源電位とが接続され、前記第３電位は第１外部電源電位に等しいことを特徴とする半導体記憶装置。
【請求項６】
請求項１から３の何れか一つにおいて、
前記半導体記憶装置には外部から第１外部電源電位と第２外部電源電位とが接続され、前記第３電位は前記第１外部電源電位と第２外部電源電位を受けて発生し、前記第５電位は第１外部電源電位に等しいことを特徴とする半導体記憶装置。
【請求項７】
請求項１から３の何れか一つにおいて、
前記半導体記憶装置には外部から第１外部電源電位と第２外部電源電位とが接続され、前記第２電位は前記第２外部電源電位に等しく、前記第４電位は前記第１外部電源電位と第２外部電源電位を受けて発生することを特徴とする半導体記憶装置。
【請求項８】
請求項１から３の何れか一つにおいて、
前記半導体記憶装置には外部から第１外部電源電位と第２外部電源電位とが接続され、前記第２電位は前記第１外部電源電位と前記第２外部電源電位とが接続された負電圧発生回路により発生され、前記第４電位は前記第２外部電源電位に等しいことを特徴とする半導体記憶装置。
【請求項９】
請求項１から８の何れか一つにおいて、
前記増幅回路に前記第１電圧を供給する前に前記第１及び第２データ線を前記第２電位以下若しくは前記第３電位以上の第６電位に接続してプリチャージし、
前記増幅回路に前記第２電圧を供給する前に前記第１及び第２データ線を前記第４電位と前記第５電位との間の第７電位に接続してプリチャージするプリチャージ手段をさらに具備することを特徴とする半導体記憶装置。
【請求項１０】
請求項１から９の何れか一つにおいて、
前記第１及び第２データ線に接続されたYゲート回路と、前記Yゲート回路を介して前記第１及び第２データ線に接続されたIO線と、前記IO線に接続されたライトバッファ回路とをさらに具備し、
前記ライトバッファ回路は、外部から入力される情報にしたがって前記第４または第５電位をIO線上に出力することを特徴とする半導体記憶装置。
【請求項１１】
請求項１から１０の何れか一つおいて、前記強誘電体膜はPZTの絶縁膜を含んでなり、
前記キャパシタの少なくとも一方の電極はPtを含んでなることを特徴とする半導体記憶装置。
【請求項１２】
請求項１から１１のいずれか一つにおいて、前記第１電圧が供給された前記増幅回路によって前記キャパシタに書き込まれた情報は、外部から電源の供給を停止しても残留分極として前記強誘電体膜に記憶されていることを特徴とする半導体記憶装置。
【請求項１３】
請求項１から１２のいずれか一つにおいて、
前記半導体記憶装置は１つの半導体チップからなり、
前記半導体チップへの電源の供給が開始された後に、前記増幅回路に前記第１電圧を供給することにより前記メモリーセルに記憶された情報を読みだし、その後、前記増幅回路に供給する電圧を前記第１電圧から前記第２電圧に切り換え、
前記半導体チップへの電源の供給が停止される前に、前記増幅回路に前記第２電圧を供給することにより前記メモリーセルに記憶された情報を読みだし、その後、前記増幅回路に供給する電圧を前記第２電圧から前記第１電圧に切り換えて前記メモリーセルに前記強誘電体膜の残留分極として情報を書き込むように制御する制御回路をさらに具備することを特徴とする半導体記憶装置。
【請求項１４】
強誘電体膜を用いたキャパシタと選択トランジスタとを有するメモリーセルを具備し、
前記メモリーセルは、前記キャパシタに蓄積された電荷の正負により揮発情報を記憶するとともに前記キャパシタの強誘電体膜に分極方向により不揮発情報を記憶し、
前記揮発情報は、電荷の正負により第１又は第２情報とされ、
前記分極情報は、分極方向により第３又は第４情報とされ、
前記メモリーセルは、前記揮発情報が第１情報であり前記不揮発情報が第３情報である第１状態、前記揮発情報が第２情報であり前記不揮発情報が第３情報である第２状態、前記揮発情報が第１情報であり前記不揮発情報が第４情報である第３状態、前記揮発情報が第２情報であり前記不揮発情報が第４情報である第４状態をし、
前記キャパシタは、前記選択トランジスタに接続される第１電極とプレート電位に接続される第２電極を有し、
前記揮発情報を書き込む際の前記第１電極と前記第２電極との間の電圧は、前記不揮発情報を記憶する際の前記第１電極と前記第２電極との間の電圧より小さいことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関する。
【０００２】
【従来の技術】
強誘電体メモリは、半導体素子と強誘電体キャパシタを集積した、ランダムアクセスと不揮発記憶を同時に実現したメモリである。また、構造、動作原理がＤＲＡＭと類似しているため、ＤＲＡＭと同程度の集積度、動作速度が実現可能であると考えられる。
【０００３】
強誘電体メモリでは強誘電体キャパシタの残留分極の方向で情報の記憶を行っている。このため、強誘電体キャパシタの疲労の問題がある。強誘電体キャパシタは分極反転を１０の１０乗回から１０の１２乗回程度繰り返すと、残留分極の大きさが減少してくる。これに伴い、情報の読みだし時の信号量が減少し、メモリを安定に動作することが困難になる。したがって、強誘電体メモリの寿命は強誘電体キャパシタの分極反転回数で制限される。
【０００４】
この疲労の程度は、強誘電体膜および電極の材料によって異なる。例えば「Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  Ｖｏｌ．  ３４  （１９９５）  ｐｐ．  ５２３３  −５２３９」に示されているように、強誘電体膜ではＰＺＴとＳｒＢｉ２Ｔａ２Ｏ９を比較すると、残留分極の値は前者が大きいが、疲労は後者が小さい。また、例えば「Ｉｎｔｅｇｒａｔｅｄ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ，  Ｖｏｌ．  ３  （１９９３）  ｐｐ．  ３６５  −  ３７６」に示されているように、ＰＺＴを用いた場合でも電極にＰｔを用いた場合と、ルテニウム酸化物を用いた場合とで比較すると後者の方が疲労が少ない。
【０００５】
疲労による寿命の劣化を解決するために、これまでにシャドーＲＡＭと呼ばれる強誘電体メモリが提案されている。シャドーＲＡＭでは通常動作時にはＤＲＡＭと同様にキャパシタに蓄積される電荷の正負（揮発情報）を記憶し、電源をオフするときに、これを一斉に分極の方向（不揮発情報）に変換する（退避動作）。電源オンする際には、不揮発情報から揮発情報への変換を行う（リコール動作）。揮発情報の読みだし・書き込みは分極反転を起こさずに行うことが可能であるために、この方式では強誘電体キャパシタの分極反転の回数を低減し、寿命を伸ばすことができる。
【０００６】
シャドーＲＡＭの従来例１は特開平３−２８３１７６に示されている。図２１（ａ）はこのシャドーＲＡＭのメモリーセルを示している。シャドーＲＡＭはこのメモリーセルをアレー状に複数配置して構成される。強誘電体キャパシタＣの一方の電極ＰＬは他のメモリーセルの強誘電体キャパシタと共通に接続される。Ｃの他方の電極ＳＮはＭＯＳトランジスタＭＮのソース電極と接続される。ＭＮのドレインはデータ線ＤＬに接続される。ＭＮのゲート電極はワード線ＷＬに接続される。
【０００７】
揮発モードではＰＬをＶｓｓにする。情報を書き込むにはＷＬをＶｃｈにしてＭＮをオンし、記憶する情報の”１”、”０”に従ってＤＬをＶｃｃまたはＶｓｓにした状態でＷＬをＶｓｓに下げてＣに電荷を蓄積する。ここでＶｓｓは接地電位、Ｖｃｃは電源電位、ＶｃｈはＶｃｃよりも高い電位である。情報を読みだすときには、ＤＬをＶｃｃ／２にプリチャージ後ＷＬをＶｃｈまであげて、キャパシタからデータ線へ流れ込む電荷の正負をセンスアンプで検知する。
【０００８】
図２１（ｂ）の強誘電体キャパシタの状態を表わすヒステリシス曲線上でこれらの状態を示す。ＳＮの電位をＶ（ＳＮ）、ＰＬの電位をＶ（ＰＬ）で表わし、横軸には強誘電体キャパシタの印加電圧Ｖ（ＳＮ）  −  Ｖ（ＰＬ）をとり、縦軸にキャパシタの分極に面積をかけた値である電荷Ｑをとる。強誘電体キャパシタの分極を反転させるために、キャパシタの両端に印可する必要がある最小電圧Ｖｃと定義し、ＶｃがＶｃｃ／２より小さくなるよう設計する。ＰＬがＶｓｓなので、揮発情報の”１”を記憶しているときはＤ１の位置に、揮発情報の”０”を記憶しているときはＤ０の位置にあり、揮発動作中はキャパシタに正方向の電圧しかかからないため分極が反転しない。
【０００９】
不揮発モードではＰＬをＶｃｃ／２にする。情報を書き込むには、ＷＬをＶｃｈにあげ、記憶する情報の”１”、”０”に従ってＤＬをＶｃｃまたはＶｓｓにする。この段階でのヒステリシス曲線上の状態は、Ｂ１、Ｂ０にある。最後にＤＬをＶｃｃ／２に戻してからＷＬをＶｓｓに下げる。キャパシタの状態はＢ１からはＦ１へ移り、Ｂ０からはＦ０へ移る。すなわち、不揮発モードではキャパシタに正負の電圧がかかるため分極の反転が起こる。分極の方向を読み出すにはＤＬをＶｓｓにプリチャージし、ＷＬをＶｃｈにあげて分極反転電流の有無をセンスアンプで検知する。従って、読みだし時にも分極が反転する。
【００１０】
続いて特開平３−５９９６に示されているシャドーＲＡＭの従来例２を示す。図２２（ａ）はこのシャドーＲＡＭのメモリーセルを示し、（ｂ）にヒステリシスループ上の状態を示している。本例ではＶｃはＶｃｃ／２  ＜  Ｖｃ  ＜  Ｖｃｃを満たすよう設計する。
【００１１】
揮発モードではＰＬをＶｃｃ／２にする。情報を書き込むにはＷＬをＶｃｈにしてＭＮをオンし、ＤＬをＶｃｃまたはＶｓｓにした状態でＷＬをＶｓｓに下げて、Ｃに電荷を蓄積する。ヒステリシス曲線上ではＰＬがＶｃｃ／２なので、揮発情報の”１”を記憶しているときはＤ１の位置に、揮発情報の”０”を記憶しているときはＤ０の位置にある。書き込み、読みだし動作中にキャパシタには正負の電圧がかかるが、ＶｃがＶｃｃ／２より大きいので、理想的には分極は反転しない。しかし、通常は図に示すように小さな分極反転が生ずる。
【００１２】
不揮発モードではＰＬを駆動して情報の書き込みを行う。書き込む情報の”１”、”０”にしたがってＤＬをＶｃｃまたはＶｓｓにした後、ＷＬをＶｃｈにあげる。そして、ＰＬをＶｓｓからＶｃｃへ上げ、再びＶｓｓに戻し、分極反転を生じさせる。最後にＤＬをＶｓｓに戻してからＷＬをＶｓｓに落とす。この動作によりヒステリシス曲線上の状態は、Ｂ１を通ってＦ１に移るか、またはＢ０を通ってＦ０に移る。すなわちＰＬを駆動することにより、キャパシタに十分大きい正負の電圧がかかるため分極反転が生ずる。読み出し時にはＰＬをＶｓｓに落とし、ＤＬをＶｃｃにプリチャージし、ＷＬをＶｃｈにあげて分極反転電流の有無をセンスアンプで検知する。従って、読みだし時にも分極が反転する。
【００１３】
最後に、特開平７−２１７８４に示されているシャドーＲＡＭの従来例３を示す。図２３  （ａ）はこのシャドーＲＡＭのメモリーセルを示し、（ｂ）にヒステリシスループ上の状態を示している。本例ではＶｃをＶｃ  ＜  Ｖｃｃ／２を満たすよう設計する。
【００１４】
本例では揮発モード、不揮発モードともにＰＬをＶｃｃ／２にする。揮発情報を書き込むにはＷＬをＶｃｈにしてＭＮをオンし、ＤＬをＶｃｃまたはＶｓｓにした状態でＷＬをＶｓｓに下げて、Ｃに電荷を蓄積する。ヒステリシス曲線上ではＰＬがＶｃｃ／２なので、揮発情報の”１”を記憶しているときはＤ１の位置に、揮発情報の”０”を記憶しているときはＤ０の位置にある。キャパシタには正負の電圧がかかり、臨界電圧ＶｃがＶｃｃ／２より小さいので、分極反転が生ずる。すなわち、揮発書き込みは不揮発書き込みも兼ねており、電荷の正負と分極の方向は常に対応している。揮発読みだし時には電荷のみを読みだす。ＤＬをＶｃｃ／２にプリチャージ後ＷＬをＶｃｈまであげて、キャパシタからデータ線へ流れ込む電荷の正負をセンスアンプで検知する。従って、読みだし時には分極反転は生じない。
【００１５】
不揮発モードでは分極を読みだす。ＤＬをＶｓｓにプリチャージした後、ＷＬをＶｃｈにあげ、分極反転電流の有無をセンスアンプで検知する。従って、不揮発読みだし時には分極が反転する。
【００１６】
【発明が解決しようとする課題】
従来例１では揮発動作時と不揮発動作時とでプレート電極ＰＬの電位を変化している。したがって、電源をオフする際の退避動作中にプレート電位を変化する必要がある。はじめに、揮発情報を読みだす際にはＰＬをＶｓｓにしておき、信号のセンス後にＰＬをＶｃｃ／２に上げて不揮発情報として書き込みを行う。この退避動作は１本のワード線につながるメモリーセルについて同時に行われるので、全メモリーセルの退避動作を行うには全てのワード線を順に選択していき、その都度プレート電位を変化する動作を繰り返す必要がある。リコール動作でも同様なＰＬの制御が必要である。ＰＬは全てのメモリーセルで共通になっているためその寄生容量は大きい。したがって、退避動作、リコール動作を高速に行うことが困難であり、また消費電力が大きくなる。
【００１７】
従来例２においては不揮発動作時にＰＬをパルス駆動している。このために、ワード線方向にＰＬを分割しており、メモリーセルの面積が大きくなる問題が有る。動作速度についても、ＰＬの寄生容量は従来例１よりは小さくなるものの、ＰＬを駆動するタイミングが必要であるため、高速化が難しい。
【００１８】
従って、揮発動作モードと不揮発動作モードをプレートの電位あるいは駆動法で切り換える方法は、チップ面積の増加、退避・リコール動作速度の低下、消費電力の増加の問題を有している。従来例３においては、ＰＬを不揮発動作時、揮発動作時ともにＶｃｃ／２とすることでこの問題を解決している。しかしながら、従来例３では揮発書き込み時に分極反転が生ずるため、書き込み回数に制限があるという問題がある。本発明の第一の課題は揮発動作時と不揮発動作時でプレート電極ＰＬの電位を変えずに、揮発動作時の分極反転が起こらないシャドーＲＡＭを実現することである。
【００１９】
また、従来例１、２では退避動作が複雑であるため、強誘電体メモリを実装しているシステムの異常等の原因で不意に電源がオフしたときには、退避動作を完全に行うのが困難である。従って、従来例１、２では揮発動作時には残留分極が一定の方向にそろっており、不揮発情報が記憶されていないために、退避動作なしで電源がオフした場合、情報が失われてしまうことになる。一方、従来例３では揮発情報と不揮発情報を同時に書き込むため、退避動作なしで電源がオフした場合、電源がオフした時点での情報が不揮発情報として残されることになり、この問題の一つの解決法を実現している。本発明の第二の課題は不揮発情報を変化させずに揮発情報の読みだし・書き込みを行うことで、揮発情報と独立な不揮発情報を記憶することである。
【００２０】
また、本発明の第三の課題は、強誘電体膜にＰＺＴ、電極にＰｔを用いたキャパシタを使用した場合でも、動作法を工夫して疲労を低減することにより、このキャパシタが大きな残留分極を有するという利点を活かすことである。
【００２１】
【課題を解決するための手段】
以上の課題を解決するため本発明の不揮発性記憶装置は、書き込み時のデータ線振幅により不揮発情報の書き込み（データ線振幅が第１の電圧）と揮発情報の書き込み（データ線振幅が第１の電圧より小さい第２の電圧）を切換える。このとき、プレート電位（第一の電位）はつねに一定にしている。すなわち、不揮発情報を書き込む場合には、データ線の振幅を大きくし、強誘電体キャパシタを十分に分極させる。一方、揮発情報を書き込む際にはデータ線の振幅を小さくし、分極反転を小さく抑える。本不揮発性記憶装置を使用する際、通常動作時には揮発書き込み、揮発読みだしを行い、疲労を低減する。電源をオフするときに不揮発書き込み、電源をオンするときに不揮発読みだしを行うことにより、電源がオフしている間だけ不揮発記憶を行う。これにより、第一及び第三の課題を解決する。
【００２２】
第二の課題に対しては、強誘電体キャパシタの分極を反転させるためにキャパシタの両端に印可する必要がある最小電圧を抗電圧Ｖｃと定義すると、揮発情報の書き込み、読みだし時にキャパシタに印可される電圧をＶｃよりも小さくする。すなわち、揮発情報の書き込み、読みだし時に分極反転を起こさず、不揮発情報を変化しない。さらに、定期的に揮発情報を読みだして大振幅で書き込む動作を行い、揮発情報を不揮発情報へコピーする。
【００２３】
【発明の実施の形態】
（実施例１）
以下、本発明をその実施例を示す図面を用いて説明する。
【００２４】
図１は実施例１の強誘電体シャドーＲＡＭの動作を示している。図１（ａ）はこのシャドーＲＡＭのメモリーセルを示している。シャドーＲＡＭはこのメモリーセルをアレー状に複数配置して構成される。強誘電体キャパシタＣ１の一方の電極ＰＬ１は他のメモリーセルと共通に接続される。Ｃ１の他方の電極ＳＮ１はＭＯＳトランジスタＭＮ１を介してデータ線ＤＬ１に接続される。ＭＮ１のゲート電極はワード線ＷＬ１に接続される。この強誘電体キャパシタは、例えば強誘電体膜がＰＺＴまたはＳｒＢｉ２Ｔａ２Ｏ９からなる。前者は疲労は大きいが、残留分極の値が大きいという利点を持つ。後者は残留分極の値が小さいが、疲労が小さいという利点をもつ。また、電極がＰｔやルテニウム酸化物からなる。後者は疲労が小さいという利点をもつ。しかし、強誘電体キャパシタに用いる材料はこれらに限定されない。
【００２５】
図１（ｂ）には強誘電体キャパシタの動作を表わすヒステリシスループを示す。縦軸には強誘電体キャパシタの分極にキャパシタ面積をかけた値である電荷Ｑをとる。ＳＮ１の電位をＶ（ＳＮ１）、  ＰＬ１の電位をＶ（ＰＬ１）で表わすと、横軸には強誘電体キャパシタに印加される電圧Ｖ（ＳＮ１）  −  Ｖ（ＰＬ１）をとる。本シャドーＲＡＭではＰＬ１は他のメモリーセルと共通に接続しており、揮発モードおよび不揮発モードにおいて常に電位をＶｐｌに固定している。  ここで、Ｖｌｆ（第二の電位）  ＜  Ｖｌｄ（第四の電位）  ＜  Ｖｐｌ（第一の電位）  ＜  Ｖｈｄ（第五の電位）  ＜  Ｖｈｆ（第三の電位）の関係がある。
【００２６】
本実施例においては、不揮発モードでは、データ線ＤＬ１を低レベルＶｌｆ、高レベルＶｈｆとして大振幅動作させる。ヒステリシスループ上の状態は、Ｆ１とＦ０を通る外側のループに沿って動く。したがって、このモードでは残留分極を大きくして、不揮発情報を記憶する。揮発モードではデータ線ＤＬ１を低レベルＶｌｄ、高レベルＶｈｄとして小振幅動作させる。ヒステリシスループ上の状態は、Ｄ１とＤ０を通る内側のループに沿って変化する。このモードでは揮発情報である電荷を用いて記憶を行うが、記憶データを反転する際の分極反転が小さいため強誘電体キャパシタの疲労が小さい。
【００２７】
本シャドーＲＡＭを使用する際には、通常は揮発モードで動作させて強誘電体キャパシタの疲労を低減し、電源オン−オフ時に不揮発モードで動作させる。このとき、揮発モードと不揮発モードでプレートＰＬ１の電位はＶｐｌで一定としており、データ線の振幅の大小でこれらを切り換えているため、本シャドーＲＡＭは不揮発情報から揮発情報への変換（リコール動作）、及び揮発情報から不揮発情報への変換（退避動作）が非常に簡単化されるとともに、プレートを駆動しない分、低消費電力化されるという利点を有している。また、強誘電体膜にＰＺＴ、電極にＰｔを用いたキャパシタを使用した場合でも、疲労が低減できるため、このキャパシタが大きな残留分極を有するという利点を活かすことができる。
【００２８】
〔ブロック図〕
図２は、本発明の強誘電体シャドーＲＡＭのブロック図である。図１においてメモリアレーは、メモリセル、ワード線、データ線、センスアンプ、プリチャージ回路、Ｙゲート回路等を含むメモリセルアレーである。行デコーダ、列デコーダには各々、アドレスバッファから出力されたアドレス信号が入力され、アドレス信号に基づき行デコーダで所定のワード線が、また、列デコーダで所定のＹスイッチ回路が選択される。なお、前記アドレス信号の出力タイミングは、クロック発生回路から出力された信号によって制御される。
【００２９】
本発明の不揮発性メモリは、通常のメモリ動作である揮発モードと、不揮発モードを持つシャドーＲＡＭであるが、この不揮発モードは、不揮発データを揮発データに変換するリコール動作と、逆に揮発データを不揮発データに変換する退避動作のときに用いられる。このリコール動作、退避動作を行うには、例えば、図２に示すように、外部入力ピンＲｅｃａｌｌ、Ｓｔｏｒｅを用いて、チップ外部からリコール命令、退避命令を発行する。Ｒｅｃａｌｌ、Ｓｔｏｒｅ信号はＲＡＳ、ＣＡＳ、アドレスＡｎの組み合わせにより発生することもできる。この場合、ピン数を低減できる利点が有る。または、チップ内部で外部電源電位をモニターして、これが下がり始めたら自動的にＳｔｏｒｅ信号を発生し、電源が立上がったら自動的にＲｅｃａｌｌ信号を発生することもできる。この場合、本メモリのユーザーがこれらの命令を発行する必要が無くなる。
【００３０】
これらの命令を受けて、チップ内部では内部アドレスカウンタ、モード切換え回路を用いて全ビットのリコール動作、退避動作を実行するが、その間はチップ外部からのメモリアクセスは禁止される。
【００３１】
〔アレー回路構成〕
図３は、図２における強誘電体メモリのアレー構成を示す図である。メモリーセルは１個の強誘電体キャパシタＣ１とＭＯＳトランジスタＭＮ１からなる。強誘電体キャパシタのプレートＰＬ１は全てのセル間で共通に接続され、電位は常にＶｐｌに固定される。メモリーセルＭＣ（ｉ，ｊ）のストレージノードＳＮ１はＭＮ１を介して、データ線ＤＬ１（ｊ）に接続され、ＭＮ１のゲート電極はワード線ＷＬ１（ｉ）に接続されている。メモリーアレーはこのメモリーセルを複数格子状に配置して構成される。データ線対ＤＬ１（ｊ）  ／  ＤＬ１（ｊ）ＢにはダミーセルＤＣ１（ｊ）  ／  ＤＣ１（ｊ）Ｂ、プリチャージ回路、センスアンプが接続されており、Ｙゲート回路を介して、Ｉ／Ｏ線対ＩＯ１  ／  ＩＯ１Ｂと接続されている。
【００３２】
図４に内部電源発生回路のブロック図を示す。本発明ではデータ線の振幅を変化して、揮発モードと不揮発モードを切り換える。このために、本回路はチップ外部から外部電源電圧Ｖｃｃと外部接地電圧Ｖｓｓの供給を受け、８種類の電圧を発生する。プレート電圧をＶｐｌとする。不揮発書き込み用低レベル電圧をＶｌｆ、高レベル電圧をＶｈｆとする。揮発書き込み用低レベル電圧をＶｌｄ、高レベル電圧をＶｈｄとする。不揮発読み出し用データ線プリチャージ電圧をＶｐｆ（第六の電位）、揮発読み出し用データ線プリチャージ電圧をＶｐｄ（第七の電位）とする。Ｖｃｈはワード線の高レベル電圧である。これらの電圧の間には、Ｖｌｆ  ＜  Ｖｌｄ  ＜  Ｖｈｄ  ＜  Ｖｈｆ  ＜  Ｖｃｈ、の関係がある。ここで、Ｖｐｌを（Ｖｈｆ  ＋  Ｖｌｆ）  ／  ２近傍の値とすると、不揮発書き込み時に強誘電体キャパシタに印可される電圧の絶対値が最小となり、キャパシタ疲労を低減するのに有効である。また、Ｖｐｄは（Ｖｈｄ  ＋  Ｖｌｄ）  ／  ２近傍の値とすると、揮発読みだしの際、ダミーセルを使わなくてもすむ他に、信号電圧が”０”読み出しと、”１”読み出しでほぼ等しくなり、読みだしのマージンを大きくするのに有効である。また、ＶｐｌとＶｐｄを共通に用いてもよく、この場合電源の数を減らすことができる。Ｖｐｆは読みだし電圧を大きくするためには、ＶｌｆまたはＶｈｆと共用することが有効である。以下の動作例では、Ｖｐｄ  ＝  Ｖｐｌ、Ｖｐｆ  ＝  Ｖｌｆの場合を説明する。
【００３３】
図５に示すように、ＶｃｈはＶｃｃを昇圧回路で昇圧して発生する。ＶｐｄとＶｐｌは降圧回路で降圧して発生する。Ｖｈｆ、Ｖｈｄの発生法としては、例えば、図６に示す３種類の方法がある。（ａ）ではＶｈｆ、ＶｈｄともにＶｃｃを降圧して発生する。Ｖｃｃがメモリーセル及び周辺回路のトランジスタの耐圧よりも高い場合は、信頼性を確保するために、この方法が有効である。（ｂ）ではＶｈｆをＶｃｃと等しくし、Ｖｈｄを降圧して発生する。メモリーセルにＶｈｆが印加されるのは、不揮発モードで動作する短い時間に限られるため、ＶｈｆとしてＶｃｃをそのまま印加しても信頼性が許容できる場合がある。この場合、降圧回路が１個不必要となり、チップ面積、消費電力を小さくできるメリットがある。（ｃ）ではＶｈｆを昇圧して発生し、ＶｈｄをＶｃｃと等しくする。昇圧したＶｈｆがトランジスタの耐圧より低い場合には、この方法を用いることができ、不揮発モード時の信号量を増加できるメリットがある。
【００３４】
Ｖｌｄ、Ｖｌｆの発生法は図７に示す２種類の方法ある。（ａ）ではＶｌｄをＶｃｃを降圧して発生し、ＶｌｆをＶｓｓに等しくする。この場合、降圧回路が必要になるだけであり、通常はこの方法が有効である。（ｂ）ではＶｌｄをＶｓｓに等しくし、Ｖｌｆを負電源発生回路で発生する。この場合、負電圧発生回路が必要になる他に、基板電圧ＶｂｂをＶｌｆよりさらに低く設定する必要があるが、不揮発モード時の信号量を増加できるメリットがある。
【００３５】
ＶｐｆはＶｈｆと共用する場合は、Ｖｃｃと等しくするか、これを昇圧して発生する。Ｖｌｆと共用する場合は、Ｖｓｓと等しくするか、負電圧発生回路で発生する。Ｖｐｆを昇圧して発生した場合、あるいは負電圧発生回路で発生した場合、不揮発モード時の信号量を増加できるメリットがある。ＶｓｓあるいはＶｃｃと共用した場合は、降圧回路を減らすことができるメリットがある。
【００３６】
〔モード切り替え回路〕
図８は、図２におけるモード切換え回路であり、ＶＰレベル切換え回路、ＶＮレベル切換え回路、ＶＰＣレベル切換え回路を含む。本回路はチップ外部からＲｅｃａｌｌ、Ｓｔｏｒｅ信号を受け、ＶＰ１、ＶＮ１、ＶＰＣ１のレベルを切換える。Ｒｅｃａｌｌ、Ｓｔｏｒｅ信号は高レベルＶｃｃ、低レベルＶｓｓなので、レベル変換回路により、高レベルＶｈｆ、低レベルＶｌｆの信号Ｉｒｅ、Ｉｓｔに変換し、モード切換え回路に入力する。また、モード切換え回路中のインバータ回路ＩＮＶ１１、ＩＮＶ１２の高レベル側の電源をＶｈｆ、低レベル側の電源をＶｌｆとする。これは、Ｖｃｃ／Ｖｓｓレベルの信号をＭＰ１２、ＭＰ１３、ＭＮ１２、ＭＮ１３に入力した場合、これらを完全にオフできないためである。
【００３７】
ＶＰレベル切換え回路は、一端が電源Ｖｈｄと接続され、他端がコモンソースレベル供給線ＶＰ１と接続されたｐチャネルトランジスタＭＰ１２及び、一端が電源Ｖｈｆと接続され、他端がＶＰ１と接続されたｐチャネルトランジスタＭＰ１３から構成されている。ＭＰ１２、ＭＰ１３のゲートには、信号Ｓｔｏｒｅをレベル変換した信号Ｉｓｔと、その反転信号がそれぞれ与えられている。Ｓｔｏｒｅが低レベルである場合、ＭＰ１２がオンし、ＶＰ１のレベルはＶｈｄとなる。一方、Ｓｔｏｒｅが高レベルである場合、ＭＰ１３がオンし、ＶＰ１のレベルはＶｈｆとなる。
【００３８】
一方、図中のＶＮレベル切換え回路は、一端が電源Ｖｌｄと接続され、他端がコモンソースレベル供給線ＶＮ１と接続されたｎチャネルトランジスタＭＮ１２及び、一端が電源Ｖｌｆと接続され、他端がＶＮ１と接続されたｎチャネルトランジスタＭＮ１３から構成されている。ＭＮ１２、ＭＮ１３のゲートには、Ｉｓｔと、その反転信号がそれぞれ与えられている。Ｓｔｏｒｅが低レベルである場合、ＭＮ１２がオンし、  ＶＮ１のレベルはＶｌｄとなる。一方、Ｓｔｏｒｅが高レベルである場合、ＭＮ１３がオンし、ＶＮ１のレベルはＶｌｆとなる。
【００３９】
ＶＰＣレベル切換え回路は、ｐチャネルのトランジスタＭＰ１１、ｎチャネルトランジスタＭＮ１１により構成される。ＭＰ１１及びＭＮ１１のゲートにはＲｅｃａｌｌ信号をレベル変換した信号Ｉｒｅが与えられる。Ｒｅｃａｌｌが低レベルである場合、ＭＰ１１がオンし、ＶＰＣ１のレベルがＶｐｄとなる。一方、Ｒｅｃａｌｌが高レベルである場合、ＭＮ１１がオンし、ＶＰＣ１のレベルはＶｐｆとなる。
【００４０】
本実施例では、図３のメモリーアレー構成に示すようにセンスアンプ駆動ＭＯＳをアレー内に分散配置しており、コモンソースレベル供給線ＶＮ１、ＶＰ１と制御線ＳＡＮ１、ＳＡＰ１を分離している。したがって、モード切換え回路では、ＶＮ１、ＶＰ１の直流レベルを切換えるだけでよい。しかし、センスアンプ駆動ＭＯＳを一括配置して、コモンソース線を配線してもよく、この場合、駆動ＭＯＳの電源を切換える。
【００４１】
図９にライトバッファの回路図を示す。本回路は制御部、バッファ１、バッファ２からなり、制御部はＮＡＮＤ回路、ＮＯＲ回路を含む。  ＮＡＮＤ回路、ＮＯＲ回路の電源はＶｈｆ及び、Ｖｌｆであるが、バッファの電源はＶｈｄ及びＶｌｄであり、Ｉ／Ｏ線へのデータ書き込み動作は小振幅で行われる。データの書き込み時にはＷＥをＶｈｆとして、バッファ１、バッファ２を活性化し、ＤＩＮのデータをＩ／Ｏ線対に出力する。それ以外のときにはＷＥをＶｌｆとして、バッファ１、バッファ２を高インピーダンス状態にしておく。本発明のシャドーＲＡＭでは、チップ外から情報を書き込む場合は、必ず揮発書き込みになるのでバッファの出力は常に小振幅でよい。
【００４２】
〔実施例１のヒステリシスループ〕
〔実施例１のリコール動作〕
図１０に不揮発モード時のリコール動作のタイミングを示す。本メモリーは電源がオフしている間は不揮発情報のみを記憶している。本メモリーの使用を開始する際には、電源をオンした後、全てのメモリーセルの不揮発情報（分極の向き）を読み出し、これを揮発情報（電荷の正負）として再び書き込む動作を行う。この動作を行うと、メモリーセルの揮発情報は前回の使用終了時の不揮発情報に等しくなる。
【００４３】
電源をオンした直後は、強誘電体キャパシタは図１のＦ０またはＦ１の状態にある。これは、電源がオフの間はＳＮ１とＰＬ１がともにＶｓｓにあり、電源をオンしてＷＬ１をＶｌｆに下げたままＰＬ１の電位をＶｐｌまで上昇したときに強誘電体キャパシタのカップリングでＳＮ１もＶｐｌまで上昇するからである。
【００４４】
Ｒｅｃａｌｌ信号が高レベルになると、ＶＰＣレベル切換え回路によりプリチャージレベルがＶｐｆに設定されるため、ＰＣＬ１がＶｈｆの期間中、リコール動作を行なう全てのデータ線はＶＰＣ１と等しいレベルＶｐｆにプリチャージされる。また、この期間中は、ダミーセルのリセット信号ＤＣＲ１もＶｈｆになっており、ダミーセルのストレージノードの電位をＶｐｌにリセットする。この状態で、ＰＣＬ１をＶｌｆに下げて、データ線をフローティングにした後、ワード線ＷＬ１（ｊ）及びダミーワード線ＤＬ１（ｊ）ＢをＶｃｈまで上げる。
【００４５】
メモリーセルＭＣ（ｉ，ｊ）及びＭＣ（ｉ，ｊ＋１）では、強誘電体キャパシタにＶ（ＳＮ１）  −  Ｖ（ＰＬ１）が負になるような電圧が印加されることになる。したがって、初期状態がＦ０であった場合は分極反転が起こらず、Ｆ１であった場合には分極反転が起こる。この分極反転の有無により、データ線ＤＬ１（ｊ）、ＤＬ１（ｊ＋１）に向かって流出する電荷量が異なる。この電荷量を強誘電体キャパシタ容量とデータ線の寄生容量とで分割した結果、データ線に生ずる電圧が決まる。従って、分極が反転か非反転かでデータ線の電位は異なる。強誘電体キャパシタの初期状態が図１（ｂ）のＦ０であった場合はデータ線にはＶ０が生じ、Ｆ１であった場合はＶ１が生ずる。このときに一旦残留分極の方向がそろい、不揮発情報が破壊される。
【００４６】
一方、ダミーセルＤＣ（ｊ）Ｂ及びＤＣ（ｊ＋１）ＢではＶｐｌにリセットされた常誘電体キャパシタからデータ線ＤＬ１（ｊ）Ｂ、ＤＬ１（ｊ＋１）Ｂに向かって電荷が流出する。このときにデータ線に生ずる電圧ＶｒｅｆをＶ０とＶ１との中間にくるように、常誘電体キャパシタを設計する。従って、データ線対には不揮発データの”０”、”１”に対応した向きの電位差が生ずる。ここで、ダミーセルとしては、強誘電体キャパシタの面積を変えて上記の中間電位を出すこともできる。この場合は、メモリーセルと同時に作製可能であることや、特性が類似しているため、設計が容易になる利点が有る。この他にも、特開平２−１１０８９３に開示されているような、分極反転が起るセルと、起らないセルを短絡して中間電位を発生する方法もある。この場合中間電位の精度を容易に高めることができる。
【００４７】
ここでは、一つのメモリーセルで１ビットの情報を記憶する方式を示したが、２つのメモリーセルで１ビットを記憶する方法もある。この場合、図３とは異なり、ＭＣ１（ｉ，ｊ）と対になるセルＭＣ１（ｉ，ｊ）ＢがＷＬ１（ｉ）とＤＬ１（ｊ）Ｂの交点に接続され、互いに方向の異なる分極を書き込む。この場合、以上の読みだしを行うと、データ線ＤＬ１（ｊ）Ｂ、ＤＬ１（ｊ＋１）Ｂの電位はＶ０またはＶ１となる。この場合、１ビットを記憶するセル面積が大きくなる欠点があるが、読みだし信号を大きくできる利点が有る。
【００４８】
ダミーセルを用いる方法および、２つのメモリーセルを用いる方法、どちらの場合でもデータ線対に記憶情報に対応した方向の電位差が生ずる。この電位差をセンスアンプで増幅する。ＳＡＮ１をＶｌｆからＶｈｆへ、ＳＡＰ１をＶｈｆからＶｌｆへ駆動する。データ線対のうち電位が高い方のデータ線はＶＰ１と等しい電位Ｖｈｄまで増幅され、低いほうのデータ線はＶＮ１に等しい電位Ｖｌｄまで増幅される。その後、ワード線をＶｌｆにする。これにより強誘電体キャパシタでは、分極方向に対応した電荷が蓄積される。すなわち、不揮発情報が揮発情報に変換される。この時、強誘電体キャパシタの状態は、図１（ｂ）のヒステリシス上でＤ０とＤ１で表される点に移るが、残留分極が小さくなり、不揮発情報は破壊される。
【００４９】
最後に、ＳＡＮ１をＶｈｆからＶｌｆへ、ＳＡＰ１をＶｌｆからＶｈｆへ駆動して、センスアンプをオフした後、ＰＣＬ１をＶｈｆへ上げて、データ線をＶｌｆにプリチャージして、次のメモリセルのリコール動作に移る。また、ＤＣＲ１もＶｈｆにあげて、ダミーセルのリセットを行う。一本のワード線に接続されているメモリーセルは同時にリコールされるため、以上の動作を全てのワード線について順次行い、全てのメモリーセルで不揮発情報から揮発情報へ変換する。リコール動作中は、メモリアクセスは禁止され、全ビットリコール動作が終わると、Ｒｅｃａｌｌ信号をローレベルに戻して不揮発性動作モードを終了し、通常のメモリアクセスが可能となる。
【００５０】
本実施例では、図１（ｂ）のＦ１の状態に有る強誘電体キャパシタをリコールする場合、動作中に分極反転が生ずる。しかし、信号をセンスアンプで増幅してデータを書き込む際の電圧は、従来例３に比較して小さくなっており、キャパシタの疲労が低減できる。また、リコール動作時には強誘電体キャパシタのプレートＰＬ１の電位は常にＶｐｌに固定されており、従来例１、２に比較して、非常に簡単なリコール動作が可能である。
【００５１】
〔実施例１の揮発読出し動作〕
図１１に揮発情報の読みだし動作のタイミングを示す。通常のメモリアクセス時のデータの読みだしは揮発モードで行なう。ＰＣＬ１がＶｈｆの期間中、全てのデータ線はＶＰＣ１と等しいレベルＶｐｄにプリチャージされる。この状態で、ＰＣＬ１をＶｌｆに下げて、データ線をフローティングにした後、選択されたワード線ＷＬ１（ｉ）をＶｃｈまで上げる。揮発読み出しでは、ダミーセルを用いないのでＤＣＲ１、ＤＷＬ１（ｉ）ＢはＶｌｆのままである。
【００５２】
メモリーセルＭＣ（ｉ，ｊ）及びＭＣ（ｉ，ｊ＋１）では強誘電体キャパシタからデータ線ＤＬ１（ｊ）、ＤＬ１（ｊ＋１）に向かって電荷が流出する。始めに揮発情報が”０”であった場合、すなわち強誘電体キャパシタの初期状態が図１  （ｂ）のＤ０であった場合は、データ線にはＶ０ｄの電圧が生ずるが、この電圧はＶｐｄより低い。始めに揮発情報が”１”であった場合、すなわち強誘電体キャパシタの初期状態が図１（ｂ）のＤ１であった場合は、データ線にはＶ１ｄの電圧が生ずるが、この電圧はＶｐｄより高い。
【００５３】
一方、データ線対の他方ＤＬ１（ｊ）Ｂ、ＤＬ１（ｊ＋１）ＢはＶｐｄのままである。従って、データ線対には揮発データの”０”、”１”に対応した電位差が生ずる。この電位差をセンスアンプで増幅する。ＳＡＮ１をＶｌｆからＶｈｆへ、ＳＡＰ１をＶｈｆからＶｌｆへ駆動する。データ線対のうち電位が高い方のデータ線はＶＰ１と等しい電位Ｖｈｄまで増幅され、低いほうのデータ線はＶＮ１に等しい電位Ｖｌｄまで増幅される。その後、選択されたデータ線対に対応したＹＳ１（ｊ）をＶｈｆまで上げてＹゲート回路を開きＩ／Ｏ線対にデータを読みだす。その後、ワード線を落とし、ＳＡＮ１をＶｈｆからＶｌｆへ、ＳＡＰ１をＶｌｆからＶｈｆへ駆動して、センスアンプをオフした後、ＰＣＬ１をＶｈｆへ上げて、データ線をＶｐｄにプリチャージする。
【００５４】
従って、揮発読み出し動作時は、強誘電体キャパシタのプレートＰＬ１の電位は常にＶｐｌに固定される。また、強誘電体キャパシタの分極反転は起こらず、膜疲労は起こらない。
【００５５】
〔実施例１の揮発書込み動作〕
図１２に揮発情報の書き込み動作のタイミング例を示す。選択された行では書き込みに先立って揮発読みだし、再書き込みが行われ、選択されたセルのみに新しいデータが書き込まれる。上記読出し動作において、センスアンプで増幅した後、選択されたデータ線対に対応したＹＳ１（ｊ）をＶｈｆまで上げてＹゲート回路を開き、また、ライトバッファを動作させてメモリーセルＭＣ（ｉ，ｊ）にデータを書き込む。その後、ＷＬ１（ｉ）をＶｌｆに落として、ＳＡＮ１をＶｈｆからＶｌｆへ、ＳＡＰ１をＶｌｆからＶｈｆへ駆動して、センスアンプをオフした後、ＰＣＬ１をＶｈｆへ上げて、データ線をＶｐｄにプリチャージして、揮発書込み動作を終了する。
【００５６】
従って、揮発書込み動作時にも、強誘電体キャパシタのプレートＰＬ１の電位は常にＶｐｌに固定される。本実施例の揮発書き込み時には、元のデータと反対のデータを書き込む際に強誘電体キャパシタへの印加電圧の方向が反転されるため、分極反転が生ずる可能性が有る。しかし、本実施例の揮発書き込み動作では、印可電圧の絶対値を不揮発性書き込み動作よりも小さくしているため、分極反転量が小さく、従来例３の揮発書き込み動作よりも膜疲労を低減することが可能である。
【００５７】
〔実施例１のリフレッシュ動作〕
揮発情報は強誘電体キャパシタに蓄積された電荷により記憶されているため、ｐｎ接合リーク電流、トランジスタのサブスレッショルド電流等により時間とともに失われていく。従って情報破壊を防ぐために定期的にリフレッシュ動作を行う。これは、全てのメモリーセルについて図１１の揮発読みだしを行い、強誘電体キャパシタの状態を元の状態へ回復する動作である。ただし、Ｙゲート回路は動作させる必要はない。一本のワード線に接続されるメモリーセルは同時にリフレッシュされるため、全てのワード線を順次選択していく。一本のワード線をリフレッシュする間隔の最大値である最大リフレッシュ時間は、蓄積電荷がリーク電流で減少し、読みだし信号量が減少しても、信頼性の高い信号の読みだしが可能になるような時間である必要がある。
【００５８】
リフレッシュ動作時にも、強誘電体キャパシタのプレートＰＬ１の電位は常にＶｐｌに固定される。また、強誘電体キャパシタの分極は反転しないため、膜疲労は起こらない。
【００５９】
〔実施例１のストア動作〕
実施例１では、揮発モードに入った時点で、不揮発情報は破壊されるため、電源をオフする前に揮発情報を不揮発情報へ変換する必要がある（退避動作）。図１３に退避動作のタイミングを示す。Ｓｔｏｒｅ信号がハイレベルになると、図８のＶＰレベル切換え回路、及びＶＮレベル切換え回路によりＶＮ１，ＶＰ１の電位がそれぞれＶｌｆ、Ｖｈｆに設定される。
【００６０】
揮発読みだしと同様の動作を行い、データ線上に生じた信号電圧をセンスアンプで増幅する。ＳＡＮ１をＶｌｆからＶｈｆへ、ＳＡＰ１をＶｈｆからＶｌｆへ駆動する。データ線対のうち電位が高い方のデータ線はＶＰ１と等しい電位Ｖｈｆまで増幅され、低いほうのデータ線はＶＮ１に等しい電位Ｖｌｆまで増幅される。その後、ワード線をＶｌｆにする。この動作により揮発情報が不揮発情報に変換される。すなわち、始めに揮発情報が”０”であった場合（図１（ｂ）のＤ０）、不揮発情報の”０”（Ｂ０）に変換され、揮発情報が”１”であった場合（Ｄ１）、不揮発情報の”１”（Ｂ１）に変換される。
【００６１】
最後に、ＳＡＮ１をＶｈｆからＶｌｆへ、ＳＡＰ１をＶｌｆからＶｈｆへ駆動して、センスアンプをオフした後、ＰＣＬ１をＶｈｆへ上げて、データ線をＶｐｄにプリチャージする。一本のワード線に接続されているメモリーセルは同時に退避動作が行われるため、この動作を全てのワード線について順次行い、全てのメモリーセルの揮発情報を不揮発情報に変換する。全ビット退避動作が終わると、Ｓｔｏｒｅ信号を低レベルに戻して不揮発性動作モードを終了し、電源をオフできる。  Ｂ０、Ｂ１の状態は電源をオフした後、Ｆ０、Ｆ１へと移るが、不揮発情報が記憶されることになる。
【００６２】
この退避動作中は、強誘電体キャパシタのプレートＰＬ１の電位は常にＶｐｌに固定される。また、分極反転は生じない。本動作は、揮発モードのリフレッシュ動作と同程度の時間で、従来例１、２に比較して非常に高速に行なうことが可能である。
【００６３】
（実施例２）
続いて、本発明の第二の実施例を説明する。図１４（ａ）は本実施例に用いるメモリーセルを示している。実施例１と同様に、本強誘電体キャパシタの一方の電極（プレート電極）ＰＬ１は他のメモリーセルと共通に接続して、常に電位をＶｐｌに固定している。本実施例のシャドーＲＡＭのメモリーセル、ブロック図、アレー構成、また内部電源の機能、モード切換え回路、ライトバッファは実施例１に用いたものと同じものでよい。実施例１との違いは、内部電源電圧の大小関係である。図４に示した内部電源の間にＶｌｆ  ＜  Ｖｌｄ  ＜  Ｖｈｄ  ＜  Ｖｐｌ  ＜  Ｖｈｆ  ＜  ＶｃｈまたはＶｌｆ  ＜  Ｖｐｌ  ＜  Ｖｌｄ  ＜  Ｖｈｄ  ＜  Ｖｈｆ  ＜  Ｖｃｈ  Ｖｐｌ＜Ｖｌｄが成り立つとする。  以下では、Ｖｌｆ  ＜  Ｖｌｄ  ＜  Ｖｈｄ  ＜  Ｖｐｌ  ＜  Ｖｈｆ  ＜  Ｖｃｈ、Ｖｐｆ  ＝  Ｖｌｆ、  Ｖｌｄ  ＜  Ｖｐｄ  ＜  Ｖｈｄの場合を説明する  。
【００６４】
以上の大小関係を設定した場合のヒステリシスループを図１４（ｂ）に示す。不揮発モード時のリコール動作及び退避動作時には、強誘電体キャパシタの状態は図１４（ｂ）のＦ１とＦ０を通るヒステリシスループ上を動き、揮発モード時の状態は、Ｄ１とＤ０の間を動く。従って、揮発モード時には強誘電体キャパシタには一方向の電圧しか印加されず、分極反転が生じない。このため、揮発モード時に疲労が起こらないという利点を有する。
【００６５】
〔実施例２のリコール動作〕
図１５にリコール動作のタイミング図を示す。本実施例のリコール動作は、実施例１のリコール動作と同様の制御で行われる。実施例１と異なる点は、センスアンプで不揮発読みだし信号を増幅したときに、データ線対の電位Ｖｌｄ、ＶｈｄがともにＶｐｌよりも小さいと言う点である。したがって、実施例１と違い、読み出したデータを再書き込みする際に、分極反転が起こらず、疲労が生じない利点がある。
【００６６】
〔実施例２の揮発読出し動作〕
図１６、図１７に揮発情報の読みだし動作、書き込み動作のタイミング図をそれぞれ示す。本実施例の揮発読み出し動作、書き込み動作、リフレッシュ動作は実施例１の揮発読み出し動作と同様の制御で行われる。実施例１と異なる点は、センスアンプで不揮発読みだし信号を増幅したとき、及びＩＯ線からデータを書き込んだときのデータ線対の電位Ｖｌｄ、ＶｈｄがともにＶｐｌよりも小さいという点である。従って、本実施例においては実施例１と違い、データの揮発読み出し時、及び揮発書き込み時には、強誘電体キャパシタには一方向の電圧しか印加されず、分極が反転しないため、膜疲労は起こらないという利点が有る。
【００６７】
〔実施例２のストア動作〕
図１８に本実施例の退避動作のタイミング図を示す。本実施例の退避動作は実施例１の退避動作と同様の制御で行われる。実施例１と異なる点は、実施例１においては退避動作中には分極反転が起こらないが、本実施例では図１４（ｂ）のＤ１の状態のキャパシタに対して退避動作を行うと、Ｂ１に移り、分極反転が起こることである。
【００６８】
（実施例３）
続いて、本発明の第三の実施例を説明する。図１９（ａ）は本実施例に用いるメモリーセルを示している。実施例１と同様に、本強誘電体キャパシタの一方の電極（プレート電極）ＰＬ１は他のメモリーセルと共通に接続して、常に電位をＶｐｌに固定している。本実施例のシャドーＲＡＭのメモリーセル、ブロック図、アレー構成、また内部電源の機能、モード切換え回路、ライトバッファは実施例１に用いたものと同じものでよい。実施例１との違いは揮発書き込み時のデータ線振幅をさらに制限することである。すなわち、内部電源電圧にＶｌｆ  ＜  Ｖｐｌ  −  Ｖｃ  ＜  Ｖｌｄ  ＜  Ｖｐｌ  ＜  Ｖｈｄ  ＜  Ｖｐｌ  ＋  Ｖｃ  ＜  Ｖｈｆ  ＜  Ｖｃｈ、Ｖｌｄ  ＜  Ｖｐｄ  ＜  Ｖｈｄ、の関係があり、ＶｐｆはＶｐｌと異なる電圧である。ここで、Ｖｃは強誘電体キャパシタの分極を反転させるために、キャパシタの両端に印可する必要がある最小電圧である。
【００６９】
図１９（ｂ）は本実施例における強誘電体キャパシタのヒステリシスループを示している。強誘電体キャパシタの両端ＳＮ１、ＰＬ１の電位が等しいときには、残留電荷ＱはＦ１および、Ｆ０の二つの状態をとることができる。これらの二つの状態はキャパシタの残留分極の向きによって決まっており、電源がオフしても消えない不揮発情報を表わしている。したがって、強誘電体キャパシタにＦ０またはＦ１の状態に対応した”０”、”１”の２値の不揮発情報を書き込むことができる。
【００７０】
本実施例ではこれに加えて、さらに二値の揮発情報の記憶を行う。ヒステリシスループにおいてＦ０の状態にあるときに、ＳＮ１の電位Ｖ（ＳＮ１）をＶｌｄあるいはＶｈｄとすると、状態はＤ００またはＤ０１に移る。状態がＤ００にあるときには、強誘電体キャパシタには負の電荷が蓄積されており、Ｄ０１にあるときには正の電荷が蓄積されている。同様にして、ヒステリシスループにおいてＦ１の状態にあるときに、ＶをＶｌｄあるいはＶｈｄとすると、状態はＤ１０またはＤ１１に移る。状態がＤ１０にあるときには、強誘電体キャパシタには負の電荷が蓄積されており、Ｄ１１あるときには正の電荷が蓄積されている。したがって、強誘電体キャパシタに蓄積される電荷の正負に従って二値の情報を記憶できる。電荷は電源をオフすると消えてしまうため、これは揮発情報である。
【００７１】
上記の不揮発情報と揮発情報は独立に記憶することが可能である。揮発情報の読みだし及び書き込みを行うと、Ｖ（ＳＮ１）はＶｌｄとＶｈｄの間を動く。このとき、｜Ｖｌｄ  −  Ｖｐｌ｜  ＜  Ｖｃ、｜Ｖｈｄ  −  Ｖｐｌ｜  ＜  Ｖｃが成り立っているため、キャパシタ両端には分極を反転するのに十分な電圧が印可されず、この動作によって残留分極の向きは影響を受けない。すなわち、不揮発情報が”０”である場合には、揮発情報が”０”であるか”１”であるかに従って、状態はＤ００、Ｄ０１となるが、Ｖ（ＳＮ）をＶｐｌに戻した場合、状態はＦ０に戻る。同様に、不揮発情報が”１”である場合には、揮発情報が”０”であるか”１”であるかに従って、状態はＤ１０、Ｄ１１となるが、Ｖ（ＳＮ）をＶｐｌに戻した場合、状態はＦ１に戻る。したがって、揮発情報の読み書きによって、不揮発情報は破壊されないため、両者は独立に記憶可能である。
【００７２】
図２０に本実施例の強誘電体メモリーのリコール動作を示す。本実施例のリコール動作においては、Ｒｅｃａｌｌ信号、Ｓｔｏｒｅ信号をともに高レベルとする。これにより、ＶＰＣ１をＶｌｆへ、ＶＰ１をＶｈｆへ、ＶＮ１をＶｌｆに設定する。その後、実施例１のリコール動作と同様に信号が読みだされた後、センスアンプで増幅を行うが、このときに実施例１と異なり、高電位側がＶｈｆまで、低電位側がＶｌｆまで増幅される。これにより、図１９（ｂ）のＦ０またはＦ１にある状態が、Ｂ０、Ｂ１に移る。
【００７３】
最後に、  ＳＡＮ１をＶｈｆからＶｌｆへ、ＳＡＰ１をＶｌｆからＶｈｆへ駆動して、センスアンプをオフした後、ＰＣＬ１をＶｈｆへ上げて、データ線をＶｌｆにプリチャージし、次のメモリセルのリコール動作に移る。全ビットリコール動作が終わると、Ｒｅｃａｌｌ信号とＳｔｏｒｅ信号を低レベルに戻してリコール動作を終了し、通常のメモリアクセスが可能となる。
【００７４】
ここで、Ｂ０、Ｂ１の状態は、不揮発情報と、揮発情報を両方持っており、それらが一致している状態である。すなわち、Ｂ１の状態に対して、揮発読みだしを行うと、Ｄ１１にある状態と同じく、データ”１”が読み出される。電源をオフしたとすると、Ｂ１の状態はＦ１に移り、Ｆ１の状態に対して不揮発読みだしを行うとデータ”１”が読みだされる。Ｂ０については、どちらの方法で読みだしても”０”データが読みだされる。したがって、本実施例のリコール動作後には、前回電源をオフした時点での不揮発情報に等しい揮発情報と、不揮発情報が記憶されている。
【００７５】
本実施例の揮発情報の読みだし、書き込み動作は実施例１と同様である。ただし、これらの動作中には、｜Ｖｌｄ  −  Ｖｐｌ｜  ＜  Ｖｃ、｜Ｖｈｄ  −  Ｖｐｌ｜  ＜  Ｖｃが成り立っているため、キャパシタ両端には分極を反転するのに十分な電圧が印可されず、残留分極の向きは影響を受けない。すなわち、揮発情報の読み書きによって、不揮発情報は破壊されない。
【００７６】
また、リフレッシュも実施例１と同様に行う。
【００７７】
リコール動作直後では不揮発情報と揮発情報は一致しているが、揮発書き込みをおこなっていくと、不揮発情報と揮発情報が異なるメモリーセルが生じてくる。すなわち、状態がＤ０１（不揮発情報が”０”で揮発情報が”１”）またはＤ１０（不揮発情報が”１”で揮発情報が”０”）にあるセルである。これらのセルでは、不揮発情報は前回電源をオフした時点での古いデータ、揮発情報は最新のデータである。
【００７８】
そこで、本実施例では電源をオフする前に揮発情報を不揮発情報へと変換し、不揮発情報を更新する退避動作を行う。本実施例の退避動作は、実施例１の退避動作と同様の制御で行う。
【００７９】
始めに揮発情報が”０”であった場合、すなわち強誘電体キャパシタの初期状態が図１９（ｂ）のＤ００、Ｄ１０であった場合は退避動作後Ｂ０に戻る。始めに揮発情報が”１”であった場合、すなわち初期状態が図１９（ｂ）のＤ０１、Ｄ１１の場合は退避動作後Ｂ１に戻る。先に述べたように、Ｂ０、Ｂ１は不揮発情報と、揮発情報を両方持っており、それらが一致している状態である。すなわち、揮発情報が不揮発情報へ退避されることになる。
【００８０】
この退避動作に必要な時間は全ビットをリフレッシュするのに必要とする時間と同程度であるため、従来例１、２に比較して短時間に行うことが可能である。そこで、退避動作を、電源をオフする直前だけでなく、通常の動作中に定期的に行ってもよい。本メモリーを使用中に電源が不意にオフしたときを想定すると、揮発データは失われてしまうが、最後に退避動作を行った時点での不揮発データは残っている。したがって、失われるデータは最後に退避動作を行ってから書き換えられた揮発情報だけである。このため、頻繁に退避動作を行うほど、不意の電源オフ時のダメージを低減できるわけであるが、一方で退避動作は不揮発書き込みであり強誘電体キャパシタの分極反転を伴う。そこで、強誘電体キャパシタの疲労による寿命を考慮して退避動作の周期を決定する。一例として、キャパシタの書き換え回数の限度が１０の９乗回の場合、０．３秒に１度、退避動作を行えば、寿命は３×１０の８乗秒すなわち約１０年になる。
【００８１】
【発明の効果】
本発明による強誘電体シャドーＲＡＭは第一に、プレート電位を固定したままリコール動作、退避動作が可能であるため、これらの動作が高速で消費電力が小さい。また、揮発書き込みを行う際の強誘電体キャパシタの疲労が小さく、書き換えの制限回数が大きい。
【００８２】
第二に、揮発情報と独立な不揮発情報を記憶でき、揮発動作中の任意の時点での揮発情報のコピーを不揮発情報として記憶しておくことが可能である。
【００８３】
第三に、強誘電体膜にＰＺＴ、電極にＰｔを用いたキャパシタを使用した場合でも、動作法を工夫して疲労を低減することにより、このキャパシタが大きな残留分極を有するという利点を活かすことができる。
【図面の簡単な説明】
【図１】実施例１の動作を示す図である。
【図２】強誘電体シャドーＲＡＭのブロック図である。
【図３】メモリーアレー構成を示す図である。
【図４】内部電源を示す図である。
【図５】内部電源を示す第二の図である。
【図６】内部電源を示す第三の図である。
【図７】内部電源を示す第四の図である。
【図８】モード切換え回路を示す図である。
【図９】ライトバッファの回路図である。
【図１０】実施例１のリコール動作のタイミング図である。
【図１１】実施例１の揮発読みだし動作のタイミング図である。
【図１２】実施例１の揮発書き込み動作のタイミング図である。
【図１３】実施例１の退避動作のタイミング図である。
【図１４】実施例２の動作を示す図である。
【図１５】実施例２のリコール動作のタイミング図である。
【図１６】実施例２の揮発読みだし動作のタイミング図である。
【図１７】実施例２の揮発書き込み動作のタイミング図である。
【図１８】実施例２の退避動作のタイミング図である。
【図１９】実施例３の動作を示す図である。
【図２０】実施例３のリコール動作のタイミング図である。
【図２１】従来例１の動作を示す図である。
【図２２】従来例２の動作を示す図である。
【図２３】従来例３の動作を示す図である。
【符号の説明】
ＭＣ、ＭＣ１…メモリーセル
Ｃ、Ｃ１…強誘電体キャパシタ
ＭＮ、ＭＮ１…ＭＯＳトランジスタ
ＰＬ、ＰＬ１…プレート電極
ＳＮ、ＳＮ１…ストレージノード
ＷＬ、ＷＬ１…ワード線
ＢＬ、ＢＬ１…ビット線
ＤＣ１…ダミーセル
ＤＷＬ１…ダミーワード線
ＶＰＣ１…プリチャージ回路電源
ＰＣＬ１…プリチャージ制御信号
ＶＰ１、ＶＮ１…コモンソースレベル供給線
ＳＡＰ１、ＳＡＮ１…センスアンプ制御信号
ＩＯ１…ＩＯ線
ＹＳ１…Ｙゲート選択線
ｉ…行アドレス
ｊ…列アドレス
Ｖｓｓ…外部接地電位
Ｖｃｃ…外部電源電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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