(57)【特許請求の範囲】
【請求項１】
外部クロックを基準に第１の内部クロックを駆動する第１の遅延同期ループと、
前記第１の内部クロックを基準に第２の内部クロックを駆動する第２の遅延同期ループとを備え、
前記第１の遅延同期ループにおける前記外部クロックに対する前記第１の内部クロックの位相合わせ誤差と、前記第２の遅延同期ループにおける前記第１の内部クロックに対する前記第２の内部クロックの位相合わせ誤差とは、正負を逆とし、
前記第１の遅延同期ループの位相合わせ誤差は、位相合わせ誤差を負とする第１の位相比較器を備えることにより実現し、
前記第２の遅延同期ループの位相合わせ誤差は、位相合わせ誤差を正とする第２の位相比較器を備えることにより実現する電子装置において、
前記第１の位相比較器は、前記第１の位相比較器に参照クロックとして入力されるクロックと、前記第１の位相比較器に比較対象クロックとして入力されるクロックとの位相比較を行う第１の位相比較回路と、前記第１の位相比較器に比較対象クロックとして入力されるクロックを遅延する第１の遅延回路と、前記第１の位相比較器に参照クロックとして入力されるクロックと、前記第１の遅延回路の出力クロックとの位相比較を行う第２の位相比較回路とを備えて構成され、
前記第２の位相比較器は、前記第２の位相比較器に参照クロックとして入力されるクロックと、前記第２の位相比較器に比較対象クロックとして入力されるクロックとの位相比較を行う第３の位相比較回路と、前記第２の位相比較器に参照クロックとして入力されるクロックを遅延する第２の遅延回路と、該第２の遅延回路の出力クロックと、前記第２の位相比較器に比較対象クロックとして入力されるクロックとの位相比較を行う第４の位相比較回路とを備えて構成されていることを特徴とする電子装置。
【請求項２】
外部クロックを基準に第１の内部クロックを駆動する第１の遅延同期ループと、
前記第１の内部クロックを基準に第２の内部クロックを駆動する第２の遅延同期ループとを備え、
前記第１の遅延同期ループにおける前記外部クロックに対する前記第１の内部クロックの位相合わせ誤差と、前記第２の遅延同期ループにおける前記第１の内部クロックに対する前記第２の内部クロックの位相合わせ誤差とは、正負を逆とし、
前記第１の遅延同期ループの位相合わせ誤差は、位相合わせ誤差を正とする第１の位相比較器を備えることにより実現し、
前記第２の遅延同期ループの位相合わせ誤差は、位相合わせ誤差を負とする第２の位相比較器を備えることにより実現する電子装置において、
前記第１の位相比較器は、前記第１の位相比較器に参照クロックとして入力されるクロックと、前記第１の位相比較器に比較対象クロックとして入力されるクロックとの位相比較を行う第１の位相比較回路と、前記第１の位相比較器に参照クロックとして入力されるクロックを遅延する第１の遅延回路と、該第１の遅延回路の出力クロックと、前記第１の位相比較器に比較対象クロックとして入力されるクロックとの位相比較を行う第２の位相比較回路とを備えて構成され、
前記第２の位相比較器は、前記第２の位相比較器に参照クロックとして入力されるクロックと、前記第２の位相比較器に比較対象クロックとして入力されるクロックとの位相比較を行う第３の位相比較回路と、前記第２の位相比較器に比較対象クロックとして入力されるクロックを遅延する第２の遅延回路と、前記第２の位相比較器に参照クロックとして入力されるクロックと、前記第２の遅延回路の出力クロックとの位相比較を行う第４の位相比較回路とを備えて構成されていることを特徴とする電子装置。
【請求項３】
前記第１の遅延同期ループの位相合わせ誤差と、前記第２の遅延同期ループの位相合わせ誤差とは、絶対値を同一としていることを特徴とする請求項１又は２記載の電子装置。
【請求項４】
前記第１の遅延同期ループは、遅延素子の縦列接続段数を変化させることにより前記第１の内部クロックの位相を制御するように構成され、
前記第２の遅延同期ループは、遅延素子の縦列接続段数を変化させることにより前記第２の内部クロックの位相を遅延制御するように構成されていることを特徴とする請求項１又は２記載の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延同期ループ（以下、ＤＬＬという）を階層化してなるクロック供給装置のように、第１の基準量を基準に第２の基準量を駆動する第１の駆動手段と、第２の基準量を基準に第３の基準量を駆動する第２の駆動手段とを備える電子装置に関する。
【０００２】
【従来の技術】
図１６はＤＬＬを階層化してなる従来のクロック供給装置の一例の要部を示す回路図である。図１６中、１は外部クロックＥ−ＣＬＫを入力するための外部クロック入力端子、２は外部クロックＥ−ＣＬＫを遅延してなる内部クロックＩ−ＣＬＫを出力するメインＤＬＬ（Ｍ−ＤＬＬ）である。
【０００３】
また、３はメインＤＬＬ２から出力される内部クロックＩ−ＣＬＫを伝送する往復配線からなる内部クロック線であり、ＮＡ１は折り返し点、ＮＡ２、ＮＡ３は折り返し点ＮＡ１から等距離にあるノードである。
【０００４】
この例では、メインＤＬＬ２は、外部クロックＥ−ＣＬＫを参照クロックとして、内部クロック線３の折り返し点ＮＡ１における内部クロックＩ−ＣＬＫ−ＮＡ１が外部クロックＥ−ＣＬＫと同期するように内部クロックＩ−ＣＬＫを駆動するものであり、外部クロックＥ−ＣＬＫに対する内部クロックＩ−ＣＬＫ−ＮＡ１の位相合わせ誤差を−ｔｄとするものである。
【０００５】
ここで、位相合わせ誤差とは、ＤＬＬを構成する位相比較器が参照クロックの位相と比較対象クロックの位相が合致しているとみなしたときの参照クロックに対する比較対象クロックの時間的ずれをいう。
【０００６】
また、４はノードＮＡ２における内部クロックＩ−ＣＬＫ−ＮＡ２と、ノードＮＡ３における内部クロックＩ−ＣＬＫ−ＮＡ３との位相比較を行うことにより、折り返し点ＮＡ１における内部クロックＩ−ＣＬＫ−ＮＡ１に同期した、即ち、外部クロックＥ−ＣＬＫに同期したローカル・クロックＬ−ＣＬＫを出力するローカルＤＬＬ（Ｌ−ＤＬＬ）である。
【０００７】
このローカルＤＬＬ４は、回路的には、内部クロックＩ−ＣＬＫ−ＮＡ３を参照クロック、内部クロックＩ−ＣＬＫ−ＮＡ２を比較対象クロックとするものであるが、実質的には、内部クロックＩ−ＣＬＫ−ＮＡ１を参照クロック、ローカル・クロックＬ−ＣＬＫを比較対象クロックとして、ローカル・クロックＬ−ＣＬＫを駆動するものであり、内部クロックＩ−ＣＬＫ−ＮＡ１に対するローカル・クロックＬ−ＣＬＫの位相合わせ誤差を−ｔｄとするものである。
【０００８】
即ち、図１６に示す従来のクロック供給装置は、ＤＬＬ２、４を階層化して、外部クロックＥ−ＣＬＫに同期したローカル・クロックＬ−ＣＬＫを出力し、このローカル・クロックＬ−ＣＬＫを外部クロックＥ−ＣＬＫに同期したクロックを必要とする回路に供給するというものである。
【０００９】
【発明が解決しようとする課題】
図１７は図１６に示す従来のクロック供給装置が有する問題点を説明するためのタイミングチャートであり、図１７ＡはメインＤＬＬ２における外部クロックＥ−ＣＬＫに対する内部クロックＩ−ＣＬＫ−ＮＡ１の位相合わせ誤差、図１７ＢはローカルＤＬＬ４における内部クロックＩ−ＣＬＫ−ＮＡ１に対するローカル・クロックＬ−ＣＬＫの位相合わせ誤差、図１７ＣはメインＤＬＬ２とローカルＤＬＬ４の位相合わせ誤差の累積値、即ち、外部クロックＥ−ＣＬＫに対するローカル・クロックＬ−ＣＬＫの位相合わせ誤差を示している。
【００１０】
即ち、メインＤＬＬ２は、外部クロックＥ−ＣＬＫに対する内部クロックＩ−ＣＬＫ−ＮＡ１の位相合わせ誤差を−ｔｄとしているので、内部クロックＩ−ＣＬＫ−ＮＡ１は、図１７Ａに示すように、内部クロックＩ−ＣＬＫ−ＮＡ１の立ち上がりエッジが外部クロックＥ−ＣＬＫの立ち上がりエッジに対して、−ｔｄ〜０の範囲にあるように遅延制御されることになる。
【００１１】
また、ローカルＤＬＬ４は、内部クロックＩ−ＣＬＫ−ＮＡ１に対するローカル・クロックＬ−ＣＬＫの位相合わせ誤差を−ｔｄとしているので、ローカル・クロックＬ−ＣＬＫは、図１７Ｂに示すように、ローカル・クロックＬ−ＣＬＫの立ち上がりエッジが内部クロックＩ−ＣＬＫ−ＮＡ１の立ち上がりエッジに対して、−ｔｄ〜０の範囲にあるように遅延制御されることになる。
【００１２】
この結果、メインＤＬＬ２とローカルＤＬＬ４の位相合わせ誤差の累積値、即ち、外部クロックＥ−ＣＬＫに対するローカル・クロックＬ−ＣＬＫの位相合わせ誤差は、図１７Ｃに示すように、−２ｔｄとなってしまう。
【００１３】
このようなクロック供給装置を、例えば、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に搭載し、ローカル・クロックＬ−ＣＬＫをデータ出力回路に供給するように構成する場合には、外部クロックＥ−ＣＬＫに対するローカル・クロックＬ−ＣＬＫの同期精度を高める必要がある。
【００１４】
本発明は、かかる点に鑑み、ＤＬＬを階層化してなるクロック供給装置のように、第１の基準量を基準に第２の基準量を駆動する第１の駆動手段と、第２の基準量を基準に第３の基準量を駆動する第２の駆動手段とを備える電子装置であって、第１の基準量に対する第３の基準量の合わせ精度を高め、これを使用するシステム全体の精度を高めることができるようにした電子装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明中、第１の発明は、外部クロックを基準に第１の内部クロックを駆動する第１の遅延同期ループと、前記第１の内部クロックを基準に第２の内部クロックを駆動する第２の遅延同期ループとを備え、前記第１の遅延同期ループにおける前記外部クロックに対する前記第１の内部クロックの位相合わせ誤差と、前記第２の遅延同期ループにおける前記第１の内部クロックに対する前記第２の内部クロックの位相合わせ誤差とは、正負を逆とし、前記第１の遅延同期ループの位相合わせ誤差は、位相合わせ誤差を負とする第１の位相比較器を備えることにより実現し、前記第２の遅延同期ループの位相合わせ誤差は、位相合わせ誤差を正とする第２の位相比較器を備えることにより実現する電子装置において、前記第１の位相比較器は、前記第１の位相比較器に参照クロックとして入力されるクロックと、前記第１の位相比較器に比較対象クロックとして入力されるクロックとの位相比較を行う第１の位相比較回路と、前記第１の位相比較器に比較対象クロックとして入力されるクロックを遅延する第１の遅延回路と、前記第１の位相比較器に参照クロックとして入力されるクロックと、前記第１の遅延回路の出力クロックとの位相比較を行う第２の位相比較回路とを備えて構成され、前記第２の位相比較器は、前記第２の位相比較器に参照クロックとして入力されるクロックと、前記第２の位相比較器に比較対象クロックとして入力されるクロックとの位相比較を行う第３の位相比較回路と、前記第２の位相比較器に参照クロックとして入力されるクロックを遅延する第２の遅延回路と、該第２の遅延回路の出力クロックと、前記第２の位相比較器に比較対象クロックとして入力されるクロックとの位相比較を行う第４の位相比較回路とを備えて構成されているというものである。
【００１６】
本発明中、第２の発明は、外部クロックを基準に第１の内部クロックを駆動する第１の遅延同期ループと、前記第１の内部クロックを基準に第２の内部クロックを駆動する第２の遅延同期ループとを備え、前記第１の遅延同期ループにおける前記外部クロックに対する前記第１の内部クロックの位相合わせ誤差と、前記第２の遅延同期ループにおける前記第１の内部クロックに対する前記第２の内部クロックの位相合わせ誤差とは、正負を逆とし、前記第１の遅延同期ループの位相合わせ誤差は、位相合わせ誤差を正とする第１の位相比較器を備えることにより実現し、前記第２の遅延同期ループの位相合わせ誤差は、位相合わせ誤差を負とする第２の位相比較器を備えることにより実現する電子装置において、前記第１の位相比較器は、前記第１の位相比較器に参照クロックとして入力されるクロックと、前記第１の位相比較器に比較対象クロックとして入力されるクロックとの位相比較を行う第１の位相比較回路と、前記第１の位相比較器に参照クロックとして入力されるクロックを遅延する第１の遅延回路と、該第１の遅延回路の出力クロックと、前記第１の位相比較器に比較対象クロックとして入力されるクロックとの位相比較を行う第２の位相比較回路とを備えて構成され、前記第２の位相比較器は、前記第２の位相比較器に参照クロックとして入力されるクロックと、前記第２の位相比較器に比較対象クロックとして入力されるクロックとの位相比較を行う第３の位相比較回路と、前記第２の位相比較器に比較対象クロックとして入力されるクロックを遅延する第２の遅延回路と、前記第２の位相比較器に参照クロックとして入力されるクロックと、前記第２の遅延回路の出力クロックとの位相比較を行う第４の位相比較回路とを備えて構成されているというものである。
【００１７】
本発明によれば、外部クロックを基準に第１の内部クロックを駆動する第１の遅延同期ループと、第１の内部クロックを基準に第２の内部クロックを駆動する第２の遅延同期ループとを備える電子装置において、外部クロックに対する第２の内部クロックの位相合わせ精度を高めることができる。
【００１８】
【発明の実施の形態】
図１は本発明の一実施形態の要部を示す回路図であり、本発明の一実施形態は、本発明をクロック供給装置に適用したものである。
【００１９】
図１中、６は外部クロックＥ−ＣＬＫを入力するための外部クロック入力端子、７は外部クロックＥ−ＣＬＫを遅延制御してなる内部クロックＩ−ＣＬＫと、内部クロックＩ−ＣＬＫを分周してなる分周クロックＢ−ＣＬＫ１を出力するメインＤＬＬ（Ｍ−ＤＬＬ）であり、ＮＢ１は内部クロックＩ−ＣＬＫの出力端、ＮＣ１は分周クロックＢ−ＣＬＫ１の出力端である。
【００２０】
また、８はメインＤＬＬ７から出力される内部クロックＩ−ＣＬＫを伝送するための往路配線からなる内部クロック線、９はメインＤＬＬ７から出力される分周クロックＢ−ＣＬＫ１を伝送するための往復配線からなる分周クロック線である。
【００２１】
また、ＮＣ２は分周クロック線９の折り返し点、ＮＣ３、ＮＣ４は折り返し点ＮＣ２から等距離にある分周クロック線９上のノード、ＮＢ２は折り返し点ＮＣ２に対応する内部クロック線８上のノード、ＮＢ３はノードＮＣ３に対応する内部クロック線８上のノードである。
【００２２】
即ち、メインＤＬＬ７の内部クロックＩ−ＣＬＫの出力端ＮＢ１とノードＮＢ２との間の配線距離と、メインＤＬＬ７の分周クロックＢ−ＣＬＫ１の出力端ＮＣ１と折り返し点ＮＣ２との間の配線距離は等しく、ノードＮＢ２とノードＮＢ３との間の配線距離と、折り返し点ＮＣ２とノードＮＣ３との間の配線距離とは等しい関係にある。
【００２３】
この例では、メインＤＬＬ７は、分周クロック線９の折り返し点ＮＣ２における分周クロックＢ−ＣＬＫ１−ＮＣ２が外部クロックＥ−ＣＬＫと同期するように、内部クロックＩ−ＣＬＫ及び分周クロックＢ−ＣＬＫ１を駆動するものである。
【００２４】
また、１０はノードＮＣ３における分周クロックＢ−ＣＬＫ１−ＮＣ３と、ノードＮＣ４における分周クロックＢ−ＣＬＫ１−ＮＣ４との位相比較を行うことにより、折り返し点ＮＣ２における分周クロックＢ−ＣＬＫ１−ＮＣ２に同期した、即ち、ノードＮＢ２における内部クロックＩ−ＣＬＫ−ＮＢ２に同期したローカル・クロックＬ−ＣＬＫを出力するローカルＤＬＬ（Ｌ−ＤＬＬ）である。
【００２５】
図２はメインＤＬＬ７の構成を示す回路図である。図２中、１４は外部クロックＥ−ＣＬＫを遅延して内部クロックＩ−ＣＬＫを出力する、遅延時間を可変とされたディレイラインである。
【００２６】
また、１５は外部クロックＥ−ＣＬＫの周波数を１／８に分周して相補関係にある分周クロックＢ−ＣＬＫ２、／Ｂ−ＣＬＫ２を出力する分周器、１６は分周クロック／Ｂ−ＣＬＫ２を遅延する、ディレイライン１４と同一の回路構成とされ、遅延時間をディレイライン１４と同一に制御されるディレイラインである。
【００２７】
また、１７はメインＤＬＬ７の分周クロックＢ−ＣＬＫ１の出力端ＮＣ１から分周クロック線９の折り返し点ＮＣ２までの配線遅延を擬制する遅延時間を固定とされたダミーディレイラインであり、ディレイライン１６の出力クロックを遅延して、分周クロック線９の折り返し点ＮＣ２における分周クロックＢ−ＣＬＫ１−ＮＣ２と同期したダミークロックＤ−ＣＬＫを出力するものである。
【００２８】
また、１８は分周器１５から出力される分周クロックＢ−ＣＬＫ２とダミーディレイライン１７から出力されるダミークロックＤ−ＣＬＫとの位相比較を行う位相比較器である。
【００２９】
また、１９は位相比較器１８から出力される位相比較検出信号φ１、φ２、φ３、φ４に基づいてディレイライン１４、１６の遅延時間を制御する遅延時間制御回路をなすシフトレジスタである。
【００３０】
また、２０はディレイライン１４から出力される内部クロックＩ−ＣＬＫを分周して分周クロックＢ−ＣＬＫ１を出力する、分周器１５と同一の回路構成とされた分周器である。
【００３１】
図３はディレイライン１４の構成を示す回路図である。図３中、２２、２３−ｎ〜２３−１はインバータ、２４−ｎ〜２４−１、２５−ｎ〜２５−１はＮＡＮＤ回路、Ｐ−ｎ〜Ｐ−１はシフトレジスタ１９から出力される遅延時間制御信号である。
【００３２】
ここに、遅延時間制御信号Ｐ−ｎ〜Ｐ−１は、いずれか１個がＨレベル、その他はＬレベルとされるが、ディレイライン１４の遅延時間は、遅延時間制御信号Ｐ−ｎ＝Ｈレベルとされる場合には最大値、遅延時間制御信号Ｐ−１＝Ｈレベルとされる場合には最小値となる。
【００３３】
図４は分周器１５の構成を示す回路図である。分周器１５は、３個の２分周器を縦列接続したものであり、図４中、２７〜３０はインバータ、３１〜５４はＮＡＮＤ回路である。
【００３４】
図５及び図６は位相比較器１８の構成を分図して示す回路図である。図５中、５６〜７０はＮＡＮＤ回路、７１〜７６はインバータ、７７、７８はＭＯＳキャパシタ、７９はＮＯＲ回路であり、図６中、８０〜８２はインバータ、８３〜９６はＮＡＮＤ回路、９７〜１０２はインバータを縦列接続してなるバッファ回路である。
【００３５】
図７はシフトレジスタ１９の構成を示す回路図である。図７中、１０４〜１２３はｎＭＯＳトランジスタ、１２４〜１２８はインバータ、１２９〜１３３はＮＡＮＤ回路、１３４〜１３８はＮＯＲ回路、Ｐ−（ｊ＋４）〜Ｐ−ｊは遅延時間制御信号、Ｒesetはリセット信号である。
【００３６】
図８はローカルＤＬＬ１０の構成を示す回路図である。図８中、１４０は内部クロック線８のノードＮＢ３における内部クロックＩ−ＣＬＫ−ＮＢ２を遅延してローカル・クロックＬ−ＣＬＫを出力する、ディレイライン１４と同一の回路構成とされたディレイラインである。
【００３７】
また、１４１は分周クロック線９のノードＮＣ３における分周クロックＢ−ＣＬＫ１−ＮＣ３を遅延する、ディレイライン１４０と同一構成とされ、遅延時間をディレイライン１４０と同一に制御されるディレイラインである。
【００３８】
また、１４２はディレイライン１４１の出力クロックＣ１４１を遅延する、ディレイライン１４０と同一構成とされ、遅延時間をディレイライン１４０と同一に制御されるディレイラインである。
【００３９】
この例では、分周クロック線９のノードＮＣ３における分周クロックＢ−ＣＬＫ１−ＮＣ３は、ディレイライン１４１、１４２により、ディレイライン１４０の遅延時間の２倍の遅延を受けることになる。
【００４０】
また、１４３は分周クロック線９のノードＮＣ４における分周クロックＢ−ＣＬＫ１−ＮＣ４と、ディレイライン１４２の出力クロックＣ１４２との位相比較を行う、位相比較器１８と同一の回路構成とされた位相比較器である。
【００４１】
また、１４４は位相比較器１４３から出力される位相比較検出信号φ５、φ６、φ７、φ８に基づいてディレイライン１４０、１４１、１４２の遅延時間を制御する遅延時間制御回路をなす、シフトレジスタ１９と同一の回路構成とされたシフトレジスタである。
【００４２】
図９及び図１０は位相比較器１４３の構成を分図して示す回路図である。図９中、１４６〜１６０はＮＡＮＤ回路、１６１〜１６６はインバータ、１６７、１６８はＭＯＳキャパシタ、１６９はＮＯＲ回路であり、図１０中、１７０〜１７２はインバータ、１７３〜１８６はＮＡＮＤ回路、１８７〜１９２はインバータを縦列接続してなるバッファ回路である。
【００４３】
図１１はメインＤＬＬ７が備える位相比較器１８の要部を示す回路図であり、位相比較器１８は、分周クロックＢ−ＣＬＫ２を参照クロック、ダミークロックＤ−ＣＬＫを比較対象クロックとして位相比較を行うＮＡＮＤ回路５７、５８からなる位相比較回路１９４と、ダミークロックＤ−ＣＬＫを遅延するＮＡＮＤ回路５９及びインバータ７４からなる遅延回路１９５と、分周クロックＢ−ＣＬＫ２と遅延回路１９５の出力とを位相比較するＮＡＮＤ回路６０、６１からなる位相比較回路１９６とを備えている。
【００４４】
この結果、位相比較器１８の位相合わせ誤差、即ち、分周クロックＢ−ＣＬＫ２に対するダミークロックＤ−ＣＬＫの位相合わせ誤差は負となり、ＮＡＮＤ回路及びインバータの縦列回路からなる遅延回路、即ち、遅延回路１９５の遅延時間をｔｄとすると、分周クロックＢ−ＣＬＫ２に対するダミークロックＤ−ＣＬＫの位相合わせ誤差は−ｔｄとなる。
【００４５】
図１２は位相比較器１８の動作を示すタイミングチャートである。即ち、分周クロックＢ−ＣＬＫ２とダミークロックＤ−ＣＬＫとの間の時間差が−ｔｄ〜０の範囲にある場合には、位相比較検出信号φ１、φ２、φ３、φ４はＬレベルを維持し、シフトレジスタ１９は、遅延時間制御信号Ｐ−ｎ〜Ｐ−１の値を現状維持とし、ディレイライン１４、１６の遅延時間を現状維持とする。
【００４６】
これに対して、ダミークロックＤ−ＣＬＫが分周クロックＢ−ＣＬＫ２に対してｔｄ以上進んでいる場合には、位相比較検出信号φ１、φ２は、ＨレベルとＬレベルとを交互に繰り返し、位相比較検出信号φ３、φ４は、Ｌレベルを維持する。
【００４７】
この結果、シフトレジスタ１９は、ディレイライン１４、１６の遅延時間が長くなるように、遅延時間制御信号Ｐ−ｎ〜Ｐ−１の値を可変させ、ダミークロックＤ−ＣＬＫが分周クロックＢ−ＣＬＫ２に対してｔｄ以上進まないように制御する。
【００４８】
また、ダミークロックＤ−ＣＬＫが分周クロックＢ−ＣＬＫ２よりも遅れている場合には、位相比較検出信号φ３、φ４は、ＨレベルとＬレベルとを交互に繰り返し、位相比較検出信号φ１、φ２は、Ｌレベルを維持する。
【００４９】
この結果、シフトレジスタ１９は、ディレイライン１４、１６の遅延時間が短くなるように、遅延時間制御信号Ｐ−ｎ〜Ｐ−１の値を可変させ、ダミークロックＤ−ＣＬＫが分周クロックＢ−ＣＬＫ２よりも遅れないように制御する。
【００５０】
図１３はローカルＤＬＬ１０が備える位相比較器１４３の要部を示す回路図であり、位相比較器１４３は、分周クロックＢ−ＣＬＫ１を参照クロック、ディレイライン１４２の出力クロックＣ１４２を比較対象クロックとして位相比較を行うＮＡＮＤ回路１４７、１４８からなる位相比較回路１９８と、分周クロックＢ−ＣＬＫ１を遅延するＮＡＮＤ回路１４９及びインバータ１６４からなる遅延回路１９９と、遅延回路１９９の出力クロックとディレイライン１４２の出力クロックＣ１４２とを位相比較するＮＡＮＤ回路１５０、１５１からなる位相比較回路２００とを備えている。
【００５１】
この結果、位相比較器１４３の位相合わせ誤差、即ち、分周クロックＢ−ＣＬＫ１−ＮＣ４に対するディレイライン１４２の出力クロックＣ１４２の位相合わせ誤差は正となり、前述のように、ＮＡＮＤ回路とインバータの縦列回路からなる遅延回路の遅延時間をｔｄとすると、即ち、遅延回路１９９の遅延時間をｔｄとすると、分周クロックＢ−ＣＬＫ１−ＮＣ４に対するディレイライン１４２の出力クロックＣ１４２の位相合わせ誤差は＋ｔｄとなる。
【００５２】
図１４は位相比較器１４３の動作を示すタイミングチャートである。即ち、分周クロックＢ−ＣＬＫ１−ＮＣ４とディレイライン１４２の出力クロックＣ１４２との間の時間差が０〜＋ｔｄの範囲にある場合には、位相比較検出信号φ５、φ６、φ７、φ８はＬレベルを維持する。
【００５３】
この結果、シフトレジスタ１４４は、遅延時間制御信号Ｐ−ｎ〜Ｐ−１の値を現状維持とし、ディレイライン１４０、１４１、１４２の遅延時間を現状維持とする。
【００５４】
これに対して、ディレイライン１４２の出力クロックＣ１４２が分周クロックＢ−ＣＬＫ１−ＮＣ４よりも進んでいる場合には、位相比較検出信号φ５、φ６は、ＨレベルとＬレベルとを交互に繰り返し、位相比較検出信号φ７、φ８はＬレベルを維持する。
【００５５】
この結果、シフトレジスタ１４４は、ディレイライン１４０、１４１、１４２の遅延時間が長くなるように、遅延時間制御信号Ｐ−ｎ〜Ｐ−１の値を可変させ、ディレイライン１４２の出力クロックＣ１４２が分周クロックＢ−ＣＬＫ１−ＮＣ４よりも遅れるように制御する。
【００５６】
また、ディレイライン１４２の出力クロックＣ１４２が分周クロックＢ−ＣＬＫ１−ＮＣ４に対してｔｄ以上遅れている場合には、位相比較検出信号φ７、φ８は、ＨレベルとＬレベルとを交互に繰り返し、位相比較検出信号φ５、φ６はＬレベルを維持する。
【００５７】
この結果、シフトレジスタ１４４は、ディレイライン１４０、１４１、１４２の遅延時間が短くなるように、遅延時間制御信号Ｐ−ｎ〜Ｐ−１の値を可変させ、ディレイライン１４２の出力クロックＣ１４２が分周クロックＢ−ＣＬＫ１−ＮＣ４に対してｔｄ以上遅れないように制御する。
【００５８】
そこで、本発明の一実施形態においては、メインＤＬＬ７は、ダミーディレイライン１７から出力されるダミークロックＤ−ＣＬＫが分周器１５から出力される分周クロックＢ−ＣＬＫ２に同期するように動作する。
【００５９】
ここに、ダミークロックＤ−ＣＬＫが分周クロックＢ−ＣＬＫ２に同期すると、分周クロック線９の折り返し点ＮＣ２における分周クロックＢ−ＣＬＫ１−ＮＣ２は、分周クロックＢ−ＣＬＫ２に同期することになる。
【００６０】
したがって、また、分周クロックＢ−ＣＬＫ１−ＮＣ２と同期している内部クロック線８のノードＮＢ２における内部クロックＩ−ＣＬＫ−ＮＢ２は、分周クロックＢ−ＣＬＫ２に同期し、外部クロックＥ−ＣＬＫにも同期することになる。
【００６１】
このように、メインＤＬＬ７は、回路的には、分周クロックＢ−ＣＬＫ２を参照クロック、ダミークロックＤ−ＣＬＫを比較対象クロックとしているが、実質的には、分周クロックＢ−ＣＬＫ２を参照クロック、分周クロックＢ−ＣＬＫ１−ＮＣ２を比較対象クロックとして、分周クロックＢ−ＣＬＫ１−ＮＣ２の分周クロックＢ−ＣＬＫ２に対する同期化を図ることにより、内部クロックＩ−ＣＬＫ−ＮＢ２の外部クロックＥ−ＣＬＫに対する同期化を図ることになる。
【００６２】
また、ローカルＤＬＬ１０は、ディレイライン１４２の出力クロックＣ１４２が分周クロック線９のノードＮＣ４の分周クロックＢ−ＣＬＫ１−ＮＣ４に同期するように動作する。
【００６３】
ここに、メインＤＬＬ７の出力端ＮＣ１からノードＮＣ３までの遅延時間をα、ノードＮＣ３から折り返し点ＮＣ２までの遅延時間、即ち、折り返し点ＮＣ２からノードＮＣ４までの遅延時間をβとすると、分周クロックＢ−ＣＬＫ１−ＮＣ３は、出力端ＮＣ１における分周クロックＢ−ＣＬＫ１−ＮＣ１に対してαだけ遅延し、分周クロックＢ−ＣＬＫ１−ＮＣ４は、分周クロックＢ−ＣＬＫ１−ＮＣ１に対してα＋２βだけ遅延したものとなる。
【００６４】
そこで、ローカルＤＬＬ１０において、ディレイライン１４２の出力クロックＣ１４２が分周クロックＢ−ＣＬＫ１−ＮＣ４に同期した場合において、ディレイライン１４１、１４２の遅延時間をそれぞれＴＸとすると、α＋２ＴＸ＝α＋２βとなり、ＴＸ＝β、即ち、ディレイライン１４１の出力Ｃ１４１は、分周クロックＢ−ＣＬＫ１−ＮＣ２に同期することになる。
【００６５】
したがって、また、ディレイライン１４１の出力クロックＣ１４１に同期しているローカル・クロックＬ−ＣＬＫは、分周クロックＢ−ＣＬＫ１−ＮＣ２に同期すると共に、内部クロックＩ−ＣＬＫ−ＮＢ２に同期することになり、外部クロックＥ−ＣＬＫにも同期することになる。
【００６６】
このように、ローカルＤＬＬ１０は、回路的には、分周クロックＢ−ＣＬＫ１−ＮＣ４を参照クロック、分周クロックＢ−ＣＬＫ１−ＮＣ３を比較対象クロックとしているが、実質的には、分周クロックＢ−ＣＬＫ１−ＮＣ２を参照クロック、ディレイライン１４２の出力クロックＣ１４２を比較対象クロックとして、ディレイライン１４２の出力クロックＣ１４２の分周クロックＢ−ＣＬＫ１−ＮＣ２に対する同期化を図ることにより、ローカル・クロックＬ−ＣＬＫの内部クロックＩ−ＣＬＫ−ＮＢ２に対する同期化を図ることになる。
【００６７】
ここに、本発明の一実施形態においては、外部クロックＥ−ＣＬＫに対する内部クロックＩ−ＣＬＫ−ＮＢ２の同期動作は、メインＤＬＬ７において、分周クロックＢ−ＣＬＫ２に対するダミークロックＤ−ＣＬＫの同期動作により行われるので、外部クロックＥ−ＣＬＫに対する内部クロックＩ−ＣＬＫ−ＮＢ２の位相合わせ誤差は、図１５Ａに示すように、分周クロックＢ−ＣＬＫ２に対するダミークロックＤ−ＣＬＫの位相合わせ誤差と同一の−ｔｄとなる。
【００６８】
また、内部クロックＩ−ＣＬＫ−ＮＢ２に対するローカル・クロックＬ−ＣＬＫの同期動作は、ローカルＤＬＬ１０において、分周クロックＢ−ＣＬＫ１−ＮＣ４に対するディレイライン１４２の出力クロックＣ１４２の同期動作により行われるので、内部クロックＩ−ＣＬＫ−ＮＢ２に対するローカル・クロックＬ−ＣＬＫの位相合わせ誤差は、図１５Ｂに示すように、分周クロックＢ−ＣＬＫ１−ＮＣ４に対するディレイライン１４２の出力クロックＣ１４２の位相合わせ誤差と同一の＋ｔｄとなる。
【００６９】
したがって、本発明の一実施形態においては、外部クロックＥ−ＣＬＫに対するローカル・クロックＬ−ＣＬＫの位相合わせ誤差は、図１５Ｃに示すように、±ｔｄとなる。
【００７０】
このように、本発明の一実施形態によれば、実質的には、分周クロックＢ−ＣＬＫ２を参照クロック、分周クロックＢ−ＣＬＫ１−ＮＣ２を比較対象クロックとして、分周クロックＢ−ＣＬＫ２と分周クロックＢ−ＣＬＫ１−ＮＣ２との同期化を図ることにより、外部クロックＥ−ＣＬＫと内部クロックＩ−ＣＬＫ−ＮＢ２との同期化を図る、位相合わせ誤差を−ｔｄとするメインＤＬＬ７と、実質的には、分周クロックＢ−ＣＬＫ１−ＮＣ２を参照クロック、ディレイライン１４２の出力クロックＣ１４２を比較対象クロックとして、分周クロックＢ−ＣＬＫ１−ＮＣ２とディレイライン１４２の出力クロックＣ１４２との同期化を図ることにより、内部クロックＩ−ＣＬＫ−ＮＣ２とローカル・クロックＬ−ＣＬＫとの同期化を図る、位相合わせ誤差を＋ｔｄとするローカルＤＬＬ１０を備えているので、外部クロックＥ−ＣＬＫに対するローカル・クロックＬ−ＣＬＫの位相合わせ誤差を±ｔｄと小さくすることができる。
【００７１】
なお、本発明の一実施形態においては、メインＤＬＬ７の位相合わせ誤差を−ｔｄ、ローカルＤＬＬ１０の位相合わせ誤差を＋ｔｄとした場合について説明したが、この代わりに、メインＤＬＬ７の位相合わせ誤差を＋ｔｄ、ローカルＤＬＬ１０の位相合わせ誤差を−ｔｄとするようにしても、同様の効果を得ることができる。
【００７２】
【発明の効果】
本発明によれば、外部クロックを基準に第１の内部クロックを駆動する第１の遅延同期ループと、第１の内部クロックを基準に第２の内部クロックを駆動する第２の遅延同期ループとを備える電子装置において、外部クロックに対する第２の内部クロックの位相合わせ精度を高めることができ、これを使用するシステムの精度を高めることができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態の要部を示す回路図である。
【図２】  本発明の一実施形態が備えるメインＤＬＬの構成を示す回路図である。
【図３】  本発明の一実施形態が備えるメインＤＬＬが備えるディレイラインの構成を示す回路図である。
【図４】  本発明の一実施形態が備えるメインＤＬＬが備える分周器の構成を示す回路図である。
【図５】  本発明の一実施形態が備えるメインＤＬＬが備える位相比較器の構成を分図して示す回路図である。
【図６】  本発明の一実施形態が備えるメインＤＬＬが備える位相比較器の構成を分図して示す回路図である。
【図７】  本発明の一実施形態が備えるメインＤＬＬが備えるシフトレジスタの構成を示す回路図である。
【図８】  本発明の一実施形態が備えるローカルＤＬＬの構成を示す回路図である。
【図９】  本発明の一実施形態が備えるローカルＤＬＬが備える位相比較器の構成を分図して示す回路図である。
【図１０】  本発明の一実施形態が備えるローカルＤＬＬが備える位相比較器の構成を分図して示す回路図である。
【図１１】  本発明の一実施形態が備えるメインＤＬＬが備える位相比較器の要部を示す回路図である。
【図１２】  本発明の一実施形態が備えるメインＤＬＬが備える位相比較器の動作を示すタイミングチャートである。
【図１３】  本発明の一実施形態が備えるローカルＤＬＬが備える位相比較器の要部を示す回路図である。
【図１４】  本発明の一実施形態が備えるローカルＤＬＬが備える位相比較器の動作を示すタイミングチャートである。
【図１５】  本発明の一実施形態における外部クロックに対するローカル・クロックの位置合わせ誤差を説明するためのタイミングチャートである。
【図１６】  従来のクロック供給装置の一例の要部を示す回路図である。
【図１７】  図１６に示す従来のクロック供給装置が有する問題点を説明するためのタイミングチャートである。
【符号の説明】
Ｍ−ＤＬＬ  メイン遅延同期ループ
Ｌ−ＤＬＬ  ローカル遅延同期ループ
Ｅ−ＣＬＫ  外部クロック
Ｉ−ＣＬＫ  内部クロック
Ｂ−ＣＬＫ１  分周クロック
Ｌ−ＣＬＫ  ローカル・クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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