(57)【特許請求の範囲】
【請求項１】
単結晶の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶導電膜からなるゲート電極を形成する工程と、
前記ゲート電極に隣接した前記半導体基板の表面層中に第１の不純物を注入する工程と、
１００ｍｓ以下でアニール処理を行ない前記第１の不純物を活性化し、前記半導体基板中にエクステンション領域を形成する工程と、
前記ゲート電極中及び前記ゲート電極から離間する領域の前記半導体基板の表面層に第２の不純物を注入する工程と、
６００℃以上９５０℃以下で第１熱処理を行ない、前記ゲート電極中に注入された前記第２の不純物を拡散させるとともに前記半導体基板の表面層中に注入された前記第１の不純物の拡散を抑制する工程と、
前記第１熱処理と同一のチャンバー内で連続的に、前記半導体基板を２００〜６００℃の範囲で予備加熱し、前記第１熱処理より高温で、且つ、１００ｍｓ以下で第２熱処理を行い、前記半導体基板中に注入された前記第２の不純物を活性化し、ソース／ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記多結晶導電膜は、多結晶Ｓｉ膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２熱処理は、１１００℃以上の温度でおこなうことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に不純物の拡散および活性化工程に必要な熱処理に関する。
【０００２】
【従来の技術】
近年、ＬＳＩ（Large Scale Integrated Circuit）の性能向上は、集積度を高めること、すなわちＬＳＩを構成する素子の微細化により達成されてきている。しかし、素子の微細化に伴い、寄生抵抗やショートチャネル効果が発生しやすくなるため、これらの発生を防止するため、低抵抗で浅いｐｎ接合を形成することが重要になっている。
【０００３】
浅いｐｎ接合、すなわちウエルに浅い不純物拡散層（ソース/ドレイン領域）を形成する方法としては、低加速エネルギーでイオン注入を行い、その後のアニール処理（熱処理）を短時間化することで、拡散深さを浅く調整する方法が一般に使用されている。例えば、短時間のアニール処理方法としては、ハロゲンランプを用いた秒単位の短時間熱処理（ＲＴＡ：Rapid Thermal Anneal）が使用されている。
【０００４】
しかし、微細化の要請とともに、ｐｎ接合の深さもさらなるシャロー化が求められており、２０ｎｍ未満の極めて浅い接合の形成が求められるようになってきている。現在、ｐ型不純物としてはボロン（Ｂ）、ｎ型不純物としてはリン（Ｐ）あるいは砒素（Ａｓ）が主として用いられているが、Ｂ、ＰあるいはＡｓといった不純物のシリコン（Ｓｉ）基板中での拡散係数は比較的大きいため、ＲＴＡを使用しても、２０ｎｍ未満の深さの極めて浅いｐｎ接合の形成は困難である。
【０００５】
また、ハロゲンランプを使用する場合は、発光時間を数百ｍｓ以下に調整することは困難であり、アニール処理の短時間化に限界がある。一方、不純物拡散を抑制するためにアニール温度、すなわち発光エネルギー強度を下げると、不純物の活性化率が大きく低下し、不純物拡散層の抵抗が上昇してしまう。従って、ハロゲンランプを用いたＲＴＡ処理では、低抵抗でしかも深さ２０ｎｍ以下の浅い不純物拡散層を形成することは困難である。
【０００６】
最近、本件発明者等は、従来のハロゲンランプを使用したＲＴＡ処理方法にかえて、キセノン（Ｘｅ）フラッシュランプを用いたフラッシュランプアニール法の採用を検討している。Ｘｅフラッシュランプは、可視域から近赤外線域に至る広い範囲に発光波長を有する白色光であり、しかも数１００μｓ〜１０ｍｓという極めて短時間の発光が可能な光源である。このＸｅフラッシュランプによるフラッシュランプアニール法を採用することで、高温での瞬時アニールが可能となり、その結果、イオン注入された不純物の拡散を伴わずに、不純物を活性化させることができ、浅くかつ低抵抗のｐｎ接合の形成が可能になる。
【０００７】
【発明が解決しようとする課題】
一般に、多結晶シリコンゲート（ポリＳｉゲート）電極を用いたＭＯＳトランジスタの製造工程では、ゲート電極を低抵抗化するため、半導体基板に不純物をイオン注入するとき、あわせてゲート電極にも不純物をイオン注入し、アニール工程で半導体基板中に注入された不純物を活性化させるとともに、ゲート電極層中の不純物をゲート電極全体に拡散させ、活性化させることで低抵抗化を図っている。
【０００８】
Ｘｅフラッシュランプを用いたアニール方法は、ランプの発光時間が極めて短いため、極短時間アニール処理が可能であり、半導体基板中の不純物を拡散させることなく活性化することができるので、浅いソース／ドレイン領域の形成が可能である。しかし、その一方でアニール時間が極端に短いため、ゲート電極内に注入された不純物がゲート電極全体に拡散できず、ゲート電極中に不純物拡散が不足する領域が残ってしまう。この不純物不足領域が空乏化し、容量の低下を引き起こし、結果的にトランジスタの駆動力の低下を招く。
【０００９】
このように、Ｘｅフラッシュランプを用いたアニール方法は、低抵抗かつ浅い接合をもつ不純物拡散層（ソース/ドレイン領域）を形成することはできるが、ゲート電極中に空乏層を残すため、微細なトランジスタを形成しても、微細化に伴う高性能のトランジスタ特性を得ることができない。
【００１０】
本発明の目的は、上述する従来の課題に鑑み、低抵抗かつ浅い接合をもつ不純物拡散層と、良好な駆動力を備えたトランジスタを作製できる半導体装置の製造方法とこの製造方法に使用するアニール装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の製造方法の特徴は、単結晶の半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に多結晶導電膜からなるゲート電極を形成する工程と、ゲート電極中及びゲート電極に隣接あるいは離間した半導体基板の表面層中に不純物を注入する工程と、主にゲート電極中に注入された不純物を拡散させるとともに半導体基板の表面層中に注入された不純物の拡散を抑制する温度で、熱処理を行う第１熱処理工程と、半導体基板中に注入された不純物を活性化する温度で、第１熱処理より高温短時間で熱処理を行う第２熱処理工程とを有することである。
【００１２】
上記本発明の特徴によれば、単結晶の半導体基板中より多結晶のゲート電極中で、不純物がより低温で拡散しやすい性質を利用し、まず、第１熱処理工程によって、半導体基板中の不純物拡散は抑制されるので、ゲート電極中の不純物を選択的に拡散させ、ゲート電極全体に不純物を拡散させ、拡散不足によるゲート電極底部の空乏化を防止する。次に、第２熱処理工程の高温短時間熱処理によって、半導体基板中およびゲート電極中の不純物を活性化する。この第２熱処理は高温短時間で行うので不純物をほとんど拡散させることなく活性化できる。従って、半導体基板中に形成される不純物拡散層は、この二段階の熱処理によっても接合深さが浅い状態を維持できる。より微細で、より浅い接合を有するトランジスタ等の半導体装置を、ゲート電極の空乏化の問題を伴わずに作製できる。
【００１３】
上記半導体装置の製造方法において、不純物を注入する工程は、ゲート電極に隣接する領域の半導体基板の表面層にイオン注入を行い、第１不純物イオン注入領域を形成する第１イオン注入工程と、ゲート電極に離間する領域の半導体基板の表面層にイオン注入を行い、第１不純物イオン注入領域より深い第２不純物イオン注入領域を形成する第２イオン注入工程とを有していてもよい。
【００１４】
この場合は、より浅い不純物拡散領域、すなわちエクステンション領域をゲート電極に隣接する半導体基板の表面層に形成できる。従って、より微細なトランジスタを作製する場合に発生する短チャネル効果を抑制できる。
【００１５】
また、第１イオン注入工程後、第２イオン注入工程前に、上記第２熱処理工程と同一条件の、第３熱処理工程を有してもよい。
【００１６】
この場合は、第１イオン注入工程後に行う第３熱処理工程において、第２熱処理工程と同様、高温短時間熱処理を行うので浅い接合を持つエクステンション領域を得ることができる。
【００１７】
上記多結晶導電膜としては、多結晶Ｓｉ膜が挙げられる。
【００１８】
上記第１熱処理工程は、アニール温度が６００℃以上９５０℃以下、および温度条件に応じてアニール時間が１時間から５秒間の条件で行うことが好ましい。
【００１９】
また、上記第１熱処理工程は、赤外ランプあるいはホットプレートを用いて実施することができる。ここで、赤外ランプとしては、ハロゲンランプを挙げることができる。
【００２０】
上記第２熱処理工程は、熱処理時間が１００ｍｓ以下であることが望ましい。また、上記第２熱処理工程は、照射時間が１００ｍｓ以下に調整可能な光源を使用して実施できる。また、この光源は、照射エネルギー密度が１０〜６０Ｊ/ｃｍ２である光源を使用することが望ましい。例えば、この光源としては、Ｘｅフラッシュランプを挙げることができる。また、Ｘｅフラッシュランプの照射時間は１０ｍｓ以下であることがさらに望ましい。また、Ｘｅフラッシュランプ以外にも、エキシマレーザもしくはＹＡＧレーザ等を用いることもできる。
【００２１】
上記第２熱処理工程は、予め、半導体基板を第１熱処理工程での熱処理温度より低い温度で、予備加熱した状態で行うことが望ましい。
【００２２】
予備加熱を行うことにより、短時間高温熱処理による急激な基板温度上昇に伴う基板へのダメージの発生を防止できる。
【００２３】
上記予備加熱温度は、２００〜６００℃であることが望ましい。また、上記予備加熱は、赤外ランプ、あるいはホットプレートを使用して実施することができる。
【００２４】
上記第１の熱処理工程と、第２の熱処理工程とは、単一のアニール装置を用いて、同一のチャンバー内で連続に実行してもよい。
【００２５】
この場合は、第１の熱処理工程と第２の熱処理工程との間の基板の出し入れや前処理による手間を省くことができ、二段階の熱処理によりスループットを犠牲にすることがない。
【００２６】
上記アニール装置としては、基板を密閉収納するチャンバーと、チャンバー内に備えられた、照射時間が１００ｍｓ以下、照射エネルギー密度が１０〜６０Ｊ/ｃｍ２である光源を持つ第１の加熱源と、ハロゲンランプあるいはホットプレートからなる第２の加熱源とを有するものを使用できる。なお、第１の加熱源は、Ｘｅフラッシュランプであることが望ましい。
【００２７】
本発明のアニール装置の特徴は、基板を密閉収納するチャンバーと、チャンバー内に備えられた、照射時間が１００ｍｓ以下、照射エネルギー密度が１０〜６０Ｊ/ｃｍ２である光源を持つ第１の加熱源と、ハロゲンランプあるいはホットプレートからなる第２の加熱源とを有することである。なお、上記第１の加熱源は、Ｘｅフラッシュランプであることがより望ましい。
【００２８】
上記本発明のアニール装置によれば、上記本発明の半導体装置の製造方法における第１熱処理工程と第２熱処理工程からなる二段階熱処理を同一チャンバー内で連続して行うことができるので、スループットを犠牲にせず、上記本発明の半導体装置の製造方法を実施できる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３０】
（実施の形態）
図１（ａ）〜図１（ｆ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。ここでは、ＬＯＧＩＣ回路やメモリ領域に形成される微細なｐ型ＭＯＳトランジスタの製造工程を例に取り、説明する。
【００３１】
本実施の形態における製造方法の主な特徴は、ソース/ドレイン領域形成のために行っていた、イオン注入工程後のアニール処理を、プレアニール工程（第１熱処理工程）とフラッシュランプアニール工程（第２熱処理工程）の二段階で行うことである。以下、図面を参照しながら、具体的にこの製造方法について説明する。
【００３２】
まず、図１（ａ）に示すように、通常のｐ型ＭＯＳトランジスタの製造方法に従って、活性化領域を画定するためｎ型単結晶、あるいはｐ型単結晶の表面領域にｎ型不純物をドーピングしたシリコン（Ｓｉ）基板１に素子分離領域２を形成する。この素子分離領域２は、図示するように、ＳＴＩ（Shallow Trench Isolation）とすることが好ましい。ＳＴＩ構造は、シリコン基板１に溝を形成し、この溝をＳｉＯ２膜等の絶縁膜で埋め込み、表面を平坦化することで得られる。この後、ゲート絶縁膜３として、約３ｎｍ未満の薄い絶縁膜、例えばＳｉＯ２膜を形成し、さらにゲート絶縁膜３上に、厚さ約１７５ｎｍの多結晶Ｓｉ膜を形成し、選択的なエッチングにより、多結晶Ｓｉ膜からなるゲート電極４を形成する。
【００３３】
次に、図１（ｂ）に示すように、ソース/ドレインのエクステンション領域を形成するため、ゲート電極４をイオン注入マスクとして用い、Ｓｉ基板１の表面層に、ボロン（Ｂ＋）をイオン注入する。イオン注入の条件は、例えば加速エネルギー０．２ｋｅＶ、ドーズ量１×１０15ｃｍ-2とする。このイオン注入により、ゲート電極４に隣接したＳｉ基板１の表面層に浅い不純物イオン注入領域５が形成される。
【００３４】
次に、この不純物イオン注入領域５中の不純物イオンを活性化すべく、アニール処理を行う。このアニール処理は、従来のハロゲンランプを用いたＲＴＡ処理でも良いが、好ましくはキセノン（Ｘｅ）フラッシュランプを用いた高温短時間のフラッシュランプアニール処理を行う。なお、このフラッシュランプアニール処理は、後述するソース/ドレイン領域形成のための第２熱処理工程条件と同様な条件で行う。
【００３５】
図２は、このフラッシュランプアニール処理条件を示すグラフである。同図に示すように、フラッシュランプアニール処理では、予めＳｉ基板１をホットプレートやその他のヒータを用いて、４００℃程度の温度に加熱した後、Ｘｅフラッシュランプの光を、極めて短時間、例えば約１ｍｓ、Ｓｉ基板１全面に照射する。このときＸｅフラッシュランプの照射エネルギー密度は、例えば約３５Ｊ/ｃｍ2とする。Ｓｉ基板１表面は、この短時間のＸｅフラッシュランプの照射により、イオン注入された不純物元素が十分に活性化される温度、例えば１１００℃以上に達する。
【００３６】
Ｘｅフラッシュランプを用いたフラッシュランプアニール処理では、従来のハロゲンランプを用いたＲＴＡよりさらに短い極短時間のアニール処理を行うため、不純物イオン注入領域の結晶欠陥を回復し、活性化できるとともに、注入された不純物イオンは、深さ方向にほとんど拡散することがない。この結果、図１（ｃ）に示すように、深さ約１０ｎｍ程度の極めて浅く、しかも低抵抗のエクステンション領域６が形成される。
【００３７】
なお、フラッシュランプアニール処理の代わりに、ハロゲンランプを用いたＲＴＡを行う場合は、基板温度は８００℃以下、加熱時間は１０秒程度が望ましい。このＲＴＡによっても、不純物が基板深くまで拡散されることなく、不純物元素が活性化されるとともに、不純物イオン注入領域５の結晶欠陥を回復させ、ソース/ドレインのエクステンション領域６を形成することができる。
【００３８】
次に、図１（ｄ）に示すように、ゲート電極４の側壁に多層構造の側壁スペーサを形成する。シリコン窒化膜（ＳｉＮ膜）７及びシリコン酸化膜（ＳｉＯ2膜）８をＣＶＤ法を用いて、順次堆積し、続いて、ＲＩＥ（Reactive  Ion  Etching）法により、異方性エッチングを行うことで、ゲート電極４の側壁のみにＳｉＮ膜７及びＳｉＯ2膜８を選択的に残置し、同図に示すような、多層構造の側壁スペーサを得ることができる。
【００３９】
図１（ｅ）に示すように、ゲート電極４及びＳｉＮ膜７及びＳｉＯ2膜８からなる側壁スペーサをイオン注入マスクとして用いて、ｐ型不純物であるＢ＋を再びイオン注入する。イオン注入条件は、例えば加速エネルギー５ｋｅＶ、ドーズ量３×１０15ｃｍ-2とする。このイオン注入により、ゲート電極４の端部から離間した、Ｓｉ基板１の表面層に深い不純物イオン注入領域９が形成される。このとき多結晶Ｓｉからなるゲート電極４中にも相当量の不純物イオンＢ＋が注入される。
【００４０】
次に、不純物イオン注入領域９の活性化およびゲート電極中に注入したイオンの拡散を図るため、アニール処理を行う。ここで、本実施の形態では、このアニール処理を、従来とは異なり、第１熱処理工程と第２熱処理工程の二段階で行う。
【００４１】
まず、ハロゲンランプを用いたＲＴＡによって第１熱処理（プレアニール）を行う。図３に、プレアニール条件を示す。同図に示すように、プレアニール条件としては、例えば、基板温度９００℃、アニール時間を２０秒とする。
【００４２】
一般に、多結晶材料に注入された不純物と単結晶材料中に注入された不純物とを比較すると、多結晶材料に注入された不純物のほうがより低温で拡散しやすい。これは、多結晶材料には、不純物が拡散しやすい結晶粒界が存在するためである。この不純物拡散の特性に基づき、上記プレアニール温度条件のように、多結晶ゲート電極中の不純物は拡散するが、単結晶半導体基板中の不純物の拡散は抑制される温度条件とする。多結晶Ｓｉからなるゲート電極４中に注入されたＢは濃度勾配に従い、深さ方向に拡散し、厚み約１７５ｎｍのゲート電極４の層全体に行き渡るが、単結晶であるＳｉ基板１に注入されたＢは、ほとんど拡散することなくイオン注入領域９内に留まる。こうして、ゲート電極４中のＢの拡散のみを促進するとともに、すでに形成されているエクステンション領域６の不純物Ｂについては、拡散することなく浅い接合深さを維持できる。
【００４３】
続けて、Ｘｅフラッシュランプを用いて、第２熱処理を行う。この第２熱処理、即ち不純物拡散領域の活性化のためのフラッシュランプアニール条件は、先にエクステンション領域６の形成のために行ったフラッシュランプアニール条件とほぼ同様の条件を用いることができる。図２に示すように、基板を予め例えば４００℃程度の温度に加熱した状態で、Ｘｅフラッシュランプの光を基板全面に照射する。照射時間、照射エネルギー密度は、例えば約１ｍｓ、３５Ｊ/ｃｍ2とし、瞬間的に基板表面層の温度を不純物イオンが注入された領域の結晶欠陥を回復し、注入イオンが活性化する、このときの基板到達温度は１１００℃以上となる。
【００４４】
このフラッシュランプアニールにより、図１（ｆ）に示すように、イオン注入された不純物が活性化されるとともに、不純物イオン注入領域９の結晶欠陥が回復し、ゲート電極４の端部から離間した深いソース/ドレイン領域１０が得られる。また、極めて短時間のアニール処理であるため、エクステンション領域６の不純物の拡散は抑制され、接合深さを浅く維持できる。
【００４５】
この後の工程は図示しないが、一般的なＭＯＳトランジスタの製造方法に従って、例えば常圧ＣＶＤ法により成膜温度４００℃で、全面に層間絶縁膜としてＳｉＯ２膜を形成する。その後、層間絶縁膜にコンタクトホールを開口し、ソース/ドレイン領域１０及びゲート電極４それぞれに、必要な引出し配線を形成する。
【００４６】
このように、本実施の形態に係る半導体装置の製造方法では、ソース/ドレイン領域の形成に用いるアニール処理工程が、単結晶のＳｉ基板１中に注入された不純物の拡散を抑制するとともに、多結晶Ｓｉからなるゲート電極４中に注入された不純物の拡散を促進できる温度条件でプレアニールする工程（第１熱処理工程）と、単結晶のＳｉ基板１中に注入された不純物を活性化できる条件で、極めて短時間のフラッシュランプアニールを行う工程（第２熱処理工程）とを有するため、トランジスタの特性の改善と２０ｎｍ以下の極めて浅い接合の形成を両立させることができる。
【００４７】
（検討１）
本実施の形態の製造方法を用いて得られたゲート電極の特性を調べるため、上述した実施の形態に示す製造方法と同じ条件を用いて、図４（ａ）に示す構造を持つＭＯＳキャパシタ（以下、実施例のキャパシタという。）を作製し、Ｃ−Ｖ特性を測定した。また、第１の比較例として、プレアニール（第１熱処理工程）を行わず、フラッシュランプアニール（第２熱処理工程）のみを行い、他の条件は実施の形態に係る製造方法と同じ条件を用いて、同様なＭＯＳキャパシタ（以下、比較例１のキャパシタという）を作製した。また、第２の比較例として、従来方法である１０１５℃、１０秒の条件でＲＴＡのみを行い、他の条件は実施例と同様の条件でＭＯＳキャパシタ（以下、比較例２のキャパシタという）を作製した。各ＭＯＳキャパシタのＣ−Ｖ特性を測定し、結果を図４（ｂ）に示した。
【００４８】
実施例のＭＯＳキャパシタでは、ゲート容量はゲート電圧２．５Ｖ、周波数１００ｋＨｚにて約６×１０-7Ｆ/ｃｍ2が得られた。この値は、ハロゲンランプを用いたＲＴＡ処理のみを行った比較例２（従来例）によって得られるＭＯＳキャパシタのゲート容量値と等しく、またＣ−Ｖ特性もほぼ一致していた。これに対し、フラッシュランプアニールのみを行った比較例１の場合には、ＭＯＳキャパシタのゲート容量は同ゲート電圧、同周波数条件下で約２．６×１０-7Ｆ/ｃｍ2であった。
【００４９】
フラッシュランプアニールのみを行った比較例１のＭＯＳキャパシタではゲート容量が低下しており、ゲート電極下の絶縁膜が見かけ上、厚く形成されているのと同様な結果であった。すなわち、Ｘｅフラッシュランプアニールのみでは、アニール処理時間が極めて短いため、ゲート電極中の不純物であるＢがゲート電極深くまで拡散せず、ゲート電極底部に不純物濃度が不十分な領域が残り、空乏層を形成しているためと考えられる。ゲート容量値から算出したこの空乏層の厚みは、ゲート電極の全厚みが１７５ｎｍの場合、約２３ｎｍにも及んでいた。
【００５０】
この結果より、本実施の形態に係るソース/ドレイン領域の形成のために行うプレアニール工程（第１熱処理工程）により、ゲート電極中の不純物の拡散が進行し、空乏層の発生が防止できることが確認できた。
【００５１】
ゲート電極底部に空乏層が残ると、トランジスタの駆動力を低下させるだけでなく、そもそものトランジスタとしての機能を発揮できない場合が生じる。ゲート電極の空乏化を防止する方法としては、アニール前に行うイオン注入工程で、より深く不純物イオンを注入するため、加速エネルギーを上げる方法があるが、この場合は、同時にＳｉ基板１の表面層に注入された不純物の深さ方向および横方向の拡散が進行するので、ショートチャネル効果を誘発する虞れが高い。また、ゲート絶縁膜に不純物が侵入することによって、トランジスタの閾値電圧を変動させる。その点、上述する本実施の形態に示すプレアニール（第１熱処理）とＸｅフラッシュランプアニール（第２熱処理）からなる二段階アニール方法を採用すれば、第１熱処理では主に多結晶ゲート電極中の不純物の拡散のみを促進し、第２熱処理では、ソース/ドレイン領域およびエクステンション領域の深さにほとんど影響を与えないで、各不純物を活性化できるので、ショートチャネル効果の発生を抑制できる。
【００５２】
（検討２）
次に、アニール条件とゲート電極中の不純物Ｂの拡散状態との関係を調べるため、上述する実施の形態の製造条件で作製した実施例のＭＯＳトランジスタと、アニール処理条件のみを変えた条件で作製した比較例のＭＯＳトランジスタとの各ＭＯＳトランジスタにおけるゲート電極中の不純物（Ｂ）の深さ方向の濃度分布を測定した。この比較例のＭＯＳトランジスタの製造方法は、プレアニール（第１熱処理工程）を行わず、フラッシュランプアニール（第２熱処理工程）のみを行い、他の条件は実施の形態に係る製造方法で作製した実施例のＭＯＳトランジスタと同一条件を用いたものである。
【００５３】
図５は、実施例と比較例の各トランジスタにおけるゲート電極中の不純物（Ｂ）の深さ方向の濃度分布を測定した結果を示すグラフである。同グラフに示すように、実施例のトランジスタのゲート電極では、Ｂがゲート電極全体に、深さ方向にほぼ均一に分布しており、約１０２０ｃｍ−３の高い不純物濃度が得られていることが確認できた。一方、比較例のトランジスタのゲート電極では、浅い領域では高い不純物濃度を示すが、深くなるほどＢ濃度は減少しており、深い領域へのＢの拡散が不十分になっており、Ｂ濃度が１０1９ｃｍ-3以下の領域では空乏化が生じていると予想される。
【００５４】
（検討３）
図６は、実施の形態に係る製造方法によって得られたソース/ドレインのエクステンション領域６内の不純物であるＢの濃度分布を示したものである。濃度が１０18ｃｍ-3となる深さ、すなわち実質的な接合深さは約１４ｎｍであり、拡散層抵抗は７７０Ω/□であった。浅く且つ低抵抗の不純物拡散層が形成できていることが確認できた。この結果より、本実施の形態に係る二段階アニール法により、エクステンション領域６の接合深さを２０ｎｍ以下に維持できることが確認できた。
【００５５】
なお、フラッシュランプアニールを用いずに、ハロゲンランプによるＲＴＡのみでゲート電極の空乏化を抑制し、かつ不純物拡散層を所望の抵抗値とするためには、１０００℃以上のアニール温度で、１０秒以上の加熱温度が必要になる。このアニール条件では、エクステンション領域及びソース・ドレイン領域の不純物は周囲に拡散し、浅い接合を維持できないため、ショートチャネル効果を引き起こし、トランジスタとしての機能を失う。
【００５６】
（その他の実施の形態）
上述する実施の形態においては、ゲート電極として多結晶Ｓｉ電極を使用する例について説明したが、ゲート電極と配線間のコンタクト抵抗を下げるため、ゲート電極の表層部分をシリサイド化した構造を採用する場合にも、ソース/ドレイン領域の形成のため上述した二段階アニール法を採用することができる。
【００５７】
通常、このようなシリサイド層の形成は、ゲート電極の表層およびソース/ドレイン領域の表層部分をコバルト（Ｃｏ）、チタン（Ｔｉ）あるいはニッケル（Ｎｉ）等をスパッタ成膜し、フィールド絶縁膜と自己整合的にシリサイド化してＣｏサリサイド、Ｔｉサリサイド、Ｎｉサリサイド構造等を形成する。なお、シリサイド層の厚さは、３０ｎｍ程度が望ましい。シリサイド層が厚くなったり、実質的な多結晶Ｓｉゲート電極の厚さが薄くなると、シリサイドになりきれなかった上記コバルト等の３ｄ遷移金属原子は、Ｓｉ中やＳｉＯ２中の拡散係数が大きいために、ゲート電極からゲート絶縁膜へと拡散し、ゲート電極からＳｉ基板へのリーク電流が増大するからである。しかしながら、上記現象を抑制しようと、シリサイド層の厚みを３０ｎｍより薄く設定してしまうと、今度はコンタクト抵抗が上昇し、トランジスタの駆動力は低下してしまう。従って、ゲート電極は少なくとも１００ｎｍ以上の厚さは必要となる。好ましくは１５０ｎｍ以上の厚さが望ましい。
【００５８】
また、上記本実施の形態では、多結晶Ｓｉゲート電極を作製する場合について説明したが、多結晶Ｓｉに限らず、半導体基板が単結晶からなりゲート電極が多結晶からなる場合に上記二段階アニール法を有効に適用できる。
【００５９】
上記実施の形態では、二段階アニール工程のうち、プレアニール（第１熱処理）条件を９００℃、２０秒に設定しているが、プレアニール条件はこれに限定されない。図７に、プレアニール条件例を示す。多結晶Ｓｉゲート電極の厚みが約１７５ｎｍで、プレアニール前のイオン注入工程の条件が、不純物であるＢを加速エネルギー０．２ｋｅＶ, ドーズ量：１×１０15ｃｍ-2でイオン注入する場合には、同図に示すように、多結晶Ｓｉゲート電極内の空乏化を抑制でき、かつすでに形成されているソース/ドレインのエクステンション領域の接合深さを２０ｎｍ以下に維持できる斜線部に示す条件であればよい。
【００６０】
Ｓｉ基板中のエクステンション領域内の不純物（Ｂ）の接合深さを２０ｎｍ未満に抑えるためには、好ましくは９５０℃以下であることが望ましい。必要なプレアニール時間はアニール温度条件に依存する。例えば、アニール温度が８００℃のときは１２分、８５０℃では３分、９００℃であれば４０秒以下であれば加熱を続けても、Ｓｉ基板中のエクステンション領域内の不純物（Ｂ）の接合深さを２０ｎｍ以下に抑えることができるとともに、多結晶Ｓｉゲート電極に注入された不純物はゲート電極底部まで拡散し、空乏化を抑制できる。
【００６１】
なお、多結晶Ｓｉゲート電極の厚みを１７５ｎｍとしているが、１００ｎｍ〜２００ｎｍ程度でもよく、膜厚に応じて、プレアニール時間を可変することが好ましく、ゲート電極層の厚みがより薄い場合は、プレアニール時間をより短くすることが望まれる。
【００６２】
また、本実施の形態では、フラッシュランプアニール（第２熱処理）を、予め基板を４００℃に予備加熱を行った上で、Ｘｅフラッシュランプの照射エネルギー密度を３５Ｊ/ｃｍ2、照射時間１ｍｓとしているが、この条件に限定されるものではない。照射時間は、１００ｍｓ以下であれば実用可能であるが、不純物の拡散を抑制するためにはできるだけ短い方が望ましく、好ましくは１０ｍｓ以下とする。照射時間が１ｍｓの場合、予備加熱温度を２００〜６００℃、照射エネルギー密度を１０〜６０Ｊ/ｃｍ2の範囲で変更可能である。
【００６３】
照射エネルギー密度６０Ｊ/ｃｍ2が超えると過剰かつ急激な照射エネルギーに伴う熱応力の増加により、Ｓｉ基板内にスリップやクラック等のダメージが入る。予備加熱は、必要なフラッシュランプの照射エネルギー密度を抑制し、急激な温度上昇に伴う基板への熱応力の発生を抑制できる効果がある。また、フラッシュランプだけでＳｉ基板表面を加熱しようとすると、ランプに投入されるエネルギーは大きくなり、ランプの寿命を縮める。よって、予備加熱は必要なランプの照射エネルギー密度を抑制し、ランプ寿命を延ばす効果もある。
【００６４】
不純物を高濃度に活性化するためにランプの照射エネルギーを６０Ｊ/ｃｍ2以下にするには、予備加熱温度を２００℃以上にすることが望ましい。
【００６５】
一方、予備加熱温度を６００℃より高温にすると、フラッシュランプの点灯によりトータルのエネルギー量が過剰となり、フラッシュランプ消灯後も余熱により、Ｓｉ基板温度が高温を維持し、不純物の拡散が継続して生じるため、浅い接合状態を得ることが困難となる。また、予備加熱温度をあまり高くしすぎると、基板がもろくなり、ダメージを受けやすくなるため、基板のダメージ防止のためには、適度な温度範囲が望ましい。従って、予備加熱温度は、２００〜６００℃が望ましい。
【００６６】
予備加熱手段は、基板を２００〜６００℃に加熱できる手段であればよく、ハロゲンランプによるランプ加熱の他に、ホットプレート等によるヒータ加熱を用いても良い。
【００６７】
また、実施の形態に係るフラッシュランプアニールの光源として、Ｘｅフラッシュランプを用いたが、使用するランプの種類はこれに限定されない。必要な照射エネルギーを供給でき、かつ発光時間を極短時間に調整できる光源であればよい。発光時間、すなわち照射時間は１００ｍｓ以下、より望ましくは１０ｍｓ以下、さらに好ましくは数ｍｓ以下で調整できることが望ましい。例えば、パルス発振可能なエキシマレーザやＹＡＧレーザ等のレーザを用いることも可能である。なお、Ｘｅフラッシュランプは、Ｓｉ単結晶基板が高い吸収率を示す可視域〜近赤外域に発光波長を有するため、効率良く、基板加熱を行うことができるが、他の光源を使用する場合も、Ｓｉ単結晶基板が高い吸収率を示す１１００ｎｍ未満の波長を持つ光源を使用すれば、照射エネルギーの利用効率を高めることができる。
【００６８】
上述した本実施の形態の二段階アニール法は、ハロゲンランプを備えた第１のアニール装置と、Ｘｅフラッシュランプを備えた第２のアニール装置を使用して、プレアニール（第１熱処理）とフラッシュランプアニール（第２熱処理）をそれぞれ独立に行うことができるが、同一チャンバー内にプレアニール用の加熱源とフラッシュランプアニール用の加熱源の両方を備えたアニール装置を用いれば、一台のアニール装置を用いて、連続的に二段階アニールを行うことができる。
【００６９】
図８は、プレアニールとフラッシュランプアニールを連続して行う場合の、温度プロファイル例を示すグラフである。同図に示すように、例えば加熱温度９００℃、加熱時間２０秒で、プレアニール（第１熱処理）を行った後、連続してフラッシュランプアニール（第２熱処理）を行う。即ち、基板温度を予備加熱温度、例えば４００℃まで下げ、温度が一定となったところで、Ｘｅフラッシュランプを１ｍｓ点灯する。
【００７０】
一台のアニール装置を用いて連続的に二段階アニールを行う場合は、途中で、基板温度を室温まで下げる必要がなく、チャンバーから基板を出し入れする手間が省けるので、スループットを高めることができるとともに、装置スペースや生産設備の無駄を省くことができる。
【００７１】
図９は、プレアニール用加熱源とフラッシュランプアニール用加熱源を備えたアニール装置の概略構成を示す図である。上方にＸｅフラッシュランプ１３、下方にハロゲンランプ１４を備え、その間に基板１２を載置する基板台１１を備える。プレアニール（第１熱処理）には、下方のハロゲンランプ１４のみを使用し、フラッシュランプアニール（第２熱処理）には、ハロゲンランプ１４とＸｅフラッシュランプ１３とを使用し、ハロゲンランプ１４で基板１２の予備加熱を行うとともに、Ｘｅフラッシュランプでフラッシュランプアニールを行う。なお、ハロゲンランプ１４、とＸｅフラッシュランプ１３とが、それぞれ複数本の棒状のランプ群で構成される場合は、ハロゲンランプ１４のランプ配置方向とＸｅフラッシュランプ１３が互いに交差するよう配置することが好ましい。
【００７２】
なお、ハロゲンランプ１４のかわりに、基板台と一体型のホットプレートを使用してもよい。また、Ｘｅフラッシュランプの代わりに、極短時間のパルス発光が可能なエキシマレーザやＹＡＧレーザを使用してもよい。
【００７３】
以上に説明するように、本実施の形態に係る半導体装置の製造方法によれば、低抵抗かつ浅い不純物拡散層が形成できる上に、ゲート電極の空乏化を抑制することができ、不純物のプロファイルを精度良く制御することが可能になる。また、図８に示すアニール装置を用いれば、工程数の増加も発生しないため、スループットを下げることなく、低コスト且つ容易に微細化に対応した高性能なＭＯＳトランジスタを製造することができる。
【００７４】
以上、本実施の形態に沿って本発明内容を説明したが、さらに種々の変形や改変が可能なことは当業者には自明である。例えば、本実施の形態ではｐ型不純物としてＢを使用しているが、代わりにアクセプターとなりうるその他のIII族元素を使用することもできる。また、上述の例ではｐ型ＭＯＳトランジスタについて説明したが、導電型を逆にしたｎ型ＭＯＳトランジスタについても上述した半導体製造方法を同様に適用することができる。この場合は、ソース／ドレイン領域の形成のため、不純物としてドナーなりうるリン（Ｐ）あるいは砒素（Ａｓ）等をイオン注入すればよい。
【００７５】
【発明の効果】
上述するように、本発明の半導体装置の製造方法の特徴によれば、低抵抗かつ浅い不純物拡散層が形成できる上に、ゲート電極の不純物領域を十分に活性化することができ、ゲート電極の空乏化を抑制することができる等、不純物のプロファイルを精度良く制御することが可能になる。従って、微細化に対応した浅い接合を有する高性能なＭＯＳトランジスタを製造することができる。
【００７６】
また、本発明のアニール装置の特徴によれば、上記本発明の半導体装置の製造方法における二段階アニール工程を同一チャンバー内で連続に行うことができるので、スループットを下げることなく、低コスト且つ容易に微細化に対応した高性能なＭＯＳトランジスタを製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体製造方法を示す各工程の半導体装置の断面図である。
【図２】本発明の実施の形態におけるフラッシュランプアニール工程での温度プロファイルを示す図である。
【図３】本発明の実施の形態におけるプレアニール工程での温度プロファイルを示す図である。
【図４】本発明の実施形態に係る二段階アニール法を用いて作製した実施例のＭＯＳゲートと、二段階アニールのかわりにフラッシュランプアニールのみを用いた比較例１および従来のアニール方法を用いた比較例２の各ＭＯＳゲートのゲート容量とゲート電圧の関係を示す図である。
【図５】本発明の実施の形態に係る二段階アニール法を用いて作製した実施例のゲート電極と二段階アニールのかわりにフラッシュランプアニール法のみを用いて作製した比較例のゲート電極のボロン（Ｂ）の濃度分布を示した図である。
【図６】本発明の実施の形態に係る製造方法で得られたソース／ドレインのエクステンション領域内のボロン（Ｂ）の濃度分布を示した図である。
【図７】本発明の実施の形態に係るプレアニール条件を示す図である。
【図８】本発明のその他の実施の形態に係る、プレアニール（第１熱処理）とフラッシュランプアニール（第２熱処理）とを連続に行う場合の温度プロファイルを示す図である。
【図９】Ｘｅフラッシュランプとハロゲンランプとを同一チャンバー内に備えたアニール装置の概略構成を示す図である。
【符号の説明】
１  シリコン基板
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極
５、９  不純物イオン注入領域
６  エクステンション領域
７  シリコン窒化膜
８  シリコン酸化膜
１０  ソース／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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