(57)【特許請求の範囲】
【請求項１】
入力信号と基準電圧に応答して、出力ノードに前記入力信号と位相が反対の出力信号を発生する差動増幅部と、
前記差動増幅部の一端と接地との間に接続される電流源と、
前記差動増幅部の出力信号を遅延させバッファリングするバッファと、
前記入力信号と前記バッファの出力信号に応答して、前記差動増幅部の前記出力ノードに電流を供給する電流供給手段とを具備することを特徴とする入力バッファ回路。
【請求項２】
前記入力信号と前記バッファの出力信号に応答して、前記差動増幅部の前記一端の電流を排出する電流排出手段をさらに具備することを特徴とする請求項１に記載の入力バッファ回路。
【請求項３】
前記入力信号と前記バッファの出力信号に応答して、前記差動増幅部の前記出力ノードの電流を排出する電流排出手段をさらに具備することを特徴とする請求項１に記載の入力バッファ回路。
【請求項４】
前記電流供給手段は、
電源電圧と前記差動増幅部の前記出力ノードとの間に直列接続される第１及び第２ＰＭＯＳトランジスタを具備し、
前記第１ＰＭＯＳトランジスタのゲートには前記バッファの出力信号が印加され、前記第２ＰＭＯＳトランジスタのゲートには前記入力信号が印加されることを特徴とする請求項１に記載の入力バッファ回路。
【請求項５】
前記電流排出手段は、
前記差動増幅部の前記一端と接地との間に直列接続される第１及び第２ＮＭＯＳトランジスタを具備し、
前記第１ＮＭＯＳトランジスタのゲートには前記入力信号が印加され、前記第２ＮＭＯＳトランジスタのゲートには前記バッファの出力信号が印加されることを特徴とする請求項２に記載の入力バッファ回路。
【請求項６】
前記電流排出手段は、
前記差動増幅部の前記出力ノードと接地との間に直列接続される第１及び第２ＮＭＯＳトランジスタを具備し、
前記第１ＮＭＯＳトランジスタのゲートには前記入力信号が印加されて前記第２ＮＭＯＳトランジスタのゲートには前記バッファの出力信号が印加されることを特徴とする請求項３に記載の入力バッファ回路。
【請求項７】
入力信号と基準電圧に応答して、出力ノードに前記入力信号と位相が反対の出力信号を発生する差動増幅部と、
前記差動増幅部の一端と接地との間に接続される電流源と、
前記差動増幅部の出力信号を遅延させバッファリングするバッファと、
前記入力信号と前記バッファの出力信号に応答して、前記差動増幅部の前記一端の電流を排出する電流排出手段とを具備することを特徴とする入力バッファ回路。
【請求項８】
前記入力信号と前記バッファの出力信号に応答して、前記差動増幅部の前記出力ノードに電流を供給する電流供給手段をさらに具備することを特徴とする請求項７に記載の入力バッファ回路。
【請求項９】
前記電流供給手段は、
電源電圧と前記差動増幅部の前記出力ノードとの間に直列接続される第１及び第２ＰＭＯＳトランジスタを具備し、
前記第１ＰＭＯＳトランジスタのゲートには前記バッファの出力信号が印加され、前記第２ＰＭＯＳトランジスタのゲートには前記入力信号が印加されることを特徴とする請求項８に記載の入力バッファ回路。
【請求項１０】
前記電流排出手段は、
前記差動増幅部の前記一端と接地との間に直列接続される第１及び第２ＮＭＯＳトランジスタを具備し、
前記第１ＮＭＯＳトランジスタのゲートには前記入力信号が印加され、前記第２ＮＭＯＳトランジスタのゲートには前記バッファの出力信号が印加されることを特徴とする請求項７に記載の入力バッファ回路。
【請求項１１】
入力信号と基準電圧に応答して、出力ノードに前記入力信号と位相が反対の出力信号を発生する差動増幅器と、
前記差動増幅器の出力信号を遅延させバッファリングするバッファと、
前記入力信号と前記バッファの出力信号に応答して、前記差動増幅部の前記出力ノードの電流を排出する電流排出手段とを具備することを特徴とする入力バッファ回路。
【請求項１２】
前記入力信号と前記バッファの出力信号に応答して、前記差動増幅部の前記出力ノードに電流を供給する電流供給手段をさらに具備することを特徴とする請求項１１に記載の入力バッファ回路。
【請求項１３】
前記電流供給手段は、
電源電圧と前記差動増幅部の前記出力ノードとの間に直列接続される第１及び第２ＰＭＯＳトランジスタを具備し、
前記第１ＰＭＯＳトランジスタのゲートには前記バッファの出力信号が印加され、前記第２ＰＭＯＳトランジスタのゲートには前記入力信号が印加されることを特徴とする請求項１２に記載の入力バッファ回路。
【請求項１４】
前記電流排出手段は、
前記差動増幅部の前記出力ノードと接地との間に直列接続される第１及び第２ＮＭＯＳトランジスタを具備し、
前記第１ＮＭＯＳトランジスタのゲートには前記入力信号が印加され、前記第２ＮＭＯＳトランジスタのゲートには前記バッファの出力信号が印加されることを特徴とする請求項１１に記載の入力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に半導体装置の入力バッファ回路に関する。
【０００２】
【従来の技術】
外部から半導体装置に入力される信号中動作周波数が一番高い信号はクロック信号であって、システムの動作速度が速くなるにつれて前記クロック信号の動作周波数が益々高くなっている。従って半導体装置が動作周波数の高いクロック信号を正常的に受け入れるためには速い入力バッファ回路が必要である。
【０００３】
図１はクロック信号を受け入れる従来の入力バッファ回路の回路図である。
図１を参照すれば、前記従来の入力バッファ回路は、基準電圧ＶＲＥＦと外部から入力されるクロック信号ＣＬＫに応答して、出力ノードＡに前記クロック信号ＣＬＫと位相が反対の出力信号ＯＵＴＢを発生する差動増幅器１１と、前記差動増幅器１１の出力信号ＯＵＴＢをバッファリングしてＣＭＯＳレベルに変わった信号ＤＣＬＫＢを出力するバッファ１３とを具備する。
【０００４】
ところが、前記従来の入力バッファ回路を速い周波数で動作させるためには、前記差動増幅器１１の電流源の抵抗Ｒの値を減らしてＤＣ電流を増加させるべきである。しかしＤＣ電流が増加すれば電力消耗が増加する短所がある。またショートチャンネルトランジスタのトランスコンダクタンス値は電流の大きさとは関係なくチャンネル幅に比例する傾向があるため、前記従来の入力バッファ回路で抵抗Ｒの値を減らし続けてもある限界点以上では動作速度が増加しなくなる。
【０００５】
【発明が解決しようとする課題】
従って本発明の目的は、電力消耗が少なくて動作速度が速い入力バッファ回路を提供することにある。
【０００６】
【課題を解決するための手段】
前記の目的を達成するための本発明に係る入力バッファ回路は、入力信号と基準電圧に応答して、出力ノードに前記入力信号と位相が反対の出力信号を発生する差動増幅器と、前記差動増幅器の出力信号の立上り時間を縮めるための電流供給手段と、前記差動増幅器の出力信号の立下り時間を縮めるための電流排出手段とを具備することを特徴とする。
【０００７】
前記入力バッファ回路は、前記電流供給手段と前記電流排出手段中何れか一つだけ具備できる。また前記入力バッファ回路は前記差動増幅器の出力ノードに接続され、前記差動増幅器の出力信号を遅延させバッファリングするバッファをさらに具備する。
前記差動増幅器は、前記入力信号と前記基準電圧に応答して前記出力信号を発生する差動増幅部と、前記差動増幅部の一端と接地との間に接続される電流源とを含む。
【０００８】
望ましい第１実施形態によれば、前記電流供給手段は電源電圧と前記差動増幅器の出力ノードとの間に接続され、前記入力信号と前記バッファの出力信号に応答して前記入力信号の立下りエッジから所定の短時間内に前記出力ノードに電流を供給する。また前記電流排出手段は前記差動増幅部の一端と接地との間に前記電流源と並列で接続され、前記入力信号と前記バッファの出力信号に応答して前記入力信号の立上りエッジから前記所定の短時間内に前記差動増幅部の前記一端の電流を接地に排出する。
【０００９】
望ましい第２実施形態によれば、前記電流供給手段は、前記第１実施形態と同じように電源電圧と前記差動増幅器の出力ノードに接続される。前記電流排出手段は、前記差動増幅器の出力ノードと接地との間に接続され、前記入力信号と前記バッファの出力信号に応答して前記入力信号の立上りエッジから前記所定の短時間内に前記差動増幅器の出力ノードの電流を接地に排出する。
前記第１及び第２実施形態の前記電流供給手段は、電源電圧と前記差動増幅器の前記出力ノードとの間に直列接続される第１及び第２ＰＭＯＳトランジスタを具備し、前記第１ＰＭＯＳトランジスタのゲートには前記バッファの出力信号が印加され、前記第２ＰＭＯＳトランジスタのゲートには前記入力信号が印加される。
【００１０】
前記第１実施形態の前記電流排出手段は、前記差動増幅器の前記一端と接地との間に直列接続される第１及び第２ＮＭＯＳトランジスタを具備し、前記第１ＮＭＯＳトランジスタのゲートには前記入力信号が印加され、前記第２ＮＭＯＳトランジスタのゲートには前記バッファの出力信号が印加される。
前記第２実施形態の前記電流排出手段は、前記第１実施形態の電流排出手段と同じ構成を有し、ただ前記第１及び第２ＮＭＯＳトランジスタが前記差動増幅器の前記出力ノードと接地との間に直列接続される点だけ違う。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明の実施形態は多様な形態に変形でき、本発明の範囲が後述する実施形態に限定されることと解釈されてはいけない。本発明の実施形態は、当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面上で同じ符号及び番号は同じ要素を示す。
【００１２】
図２を参照すれば、前記本発明の第１実施形態に係る入力バッファ回路は、差動増幅器２１とバッファ２７を具備し、特に前記差動増幅器２１の出力信号ＯＵＴＢの立上り時間、即ち、論理“ロー”から論理“ハイ”に遷移する時間を縮めるための電流供給手段２３と、前記差動増幅器２１の出力信号ＯＵＴＢの立下り時間、即ち、論理“ハイ”から論理“ロー”に遷移する時間を縮めるための電流排出手段２５とを具備する。図２には、前記電流供給手段２３と前記電流排出手段２５が全て備わった場合が示されているが、必要によって前記電流供給手段２３と前記電流排出手段２５中何れか一つだけ備わる場合もある。
【００１３】
前記差動増幅器２１は、基準電圧ＶＲＥＦと外部から入力される入力信号、即ち、クロック信号ＣＬＫに応答して出力ノードＣに前記クロック信号ＣＬＫと位相が反対の前記出力信号ＯＵＴＢを発生する。前記差動増幅器２１は通常の差動増幅器であって、ＰＭＯＳトランジスタＰ２１、Ｐ２２及びＮＭＯＳトランジスタＮ２１、Ｎ２２を含んで構成される差動増幅部と、抵抗Ｒ１、Ｒ２を含んで構成される電流源とを具備する。
【００１４】
より詳細には、前記ＰＭＯＳトランジスタＰ２１のソースには電源電圧ＶＤＤが印加され、このゲート及びドレインは共通接続される。前記ＰＭＯＳトランジスタＰ２２のソースには電源電圧ＶＤＤが印加され、このゲートは前記ＰＭＯＳトランジスタＰ２１のゲートに接続され、このドレインは前記出力ノードＣに接続される。
また前記ＮＭＯＳトランジスタＮ２１のドレインは前記ＰＭＯＳトランジスタＰ２１のドレインに接続され、このゲートには前記基準電圧ＶＲＥＦが印加される。前記ＮＭＯＳトランジスタＮ２２のドレインは前記出力ノードＣに接続され、このゲートには前記クロック信号ＣＬＫが印加される。前記ＮＭＯＳトランジスタＮ２１のソース及び前記ＮＭＯＳトランジスタＮ２２のソースはノードＤに共通接続される。
【００１５】
前記抵抗Ｒ１、Ｒ２は前記差動増幅器２１の電流源であって、前記ノードＤと接地電圧ＶＳＳとの間に直列接続される。
前記差動増幅器２１は他のいろいろな形態で構成されることができ、これは当業界で通常の知識を有する者に明らかである。
前記バッファ２７は前記差動増幅器２１の出力信号ＯＵＴＢを遅延させ、バッファリングしてＣＭＯＳレベルに変わった信号ＤＣＬＫＢを出力する。ここで前記バッファ２７は直列連結された二つのインバータＩ１、Ｉ２を含んで構成された場合が示されているが、前記バッファ２７はシュミットトリガ型論理ゲートを含む他の論理ゲートで構成されうることはやはり明らかである。
【００１６】
前記電流供給手段２３は、前述したように前記差動増幅器２１の出力信号ＯＵＴＢが論理“ロー”から論理“ハイ”に遷移する時間を縮めるためのものであって、前記クロック信号ＣＬＫと前記バッファ２７の出力信号ＤＣＬＫＢに応答して前記差動増幅器２１の前記出力ノードＣに電流を供給する。前記電流供給手段２３は、電源電圧ＶＤＤと前記差動増幅器の前記出力ノードＣとの間に直列接続される第１及び第２ＰＭＯＳトランジスタＰ２３、Ｐ２４を含んで構成され、前記第１ＰＭＯＳトランジスタＰ２３のゲートには前記バッファの出力信号ＤＣＬＫＢが印加され、前記第２ＰＭＯＳトランジスタＰ２４のゲートには前記クロック信号ＣＬＫが印加される。
【００１７】
また前記電流排出手段２５は、前述したように前記差動増幅器２１の出力信号ＯＵＴＢが論理“ハイ”から論理“ロー”に遷移する時間を縮めるためのものであって、前記クロック信号ＣＬＫと前記バッファの出力信号ＤＣＬＫＢに応答して前記差動増幅器２１のノードＤの電流を排出する。前記電流排出手段２５は、前記ノードＤと接地ＶＳＳとの間に直列接続される第１及び第２ＮＭＯＳトランジスタＮ２３、Ｎ２４を含んで構成され、前記第１ＮＭＯＳトランジスタＮ２３のゲートには前記クロック信号ＣＬＫが印加され、前記第２ＮＭＯＳトランジスタＮ２４のゲートには前記バッファの出力信号ＤＣＬＫＢが印加される。前記電流排出手段２５は、前記抵抗Ｒ１と抵抗Ｒ２の接続点と接地ＶＳＳとの間に直列接続されうる。
【００１８】
図３は、図２に示した本発明の第１実施形態に係る入力バッファ回路の動作を説明するためのタイミング図である。図３に示したように、前記クロック信号ＣＬＫの位相と前記バッファの出力信号ＤＣＬＫＢの位相は常に反対で、この二つの信号間には所定の時間ｔだけの位相差が存在する。
【００１９】
以下、図３のタイミング図を参照して図２に示した本発明の第１実施形態に係る入力バッファ回路の動作を説明する。
まず、前記クロック信号ＣＬＫが論理“ロー”の時は（Ｓ１区間）、前記バッファの出力信号ＤＣＬＫＢが論理“ハイ”であるので前記電流排出手段２５の前記第２ＮＭＯＳトランジスタＮ２４はターンオンされるが、前記電流排出手段２５の前記第１ＮＭＯＳトランジスタＮ２３はターンオフ状態であるので前記電流排出手段２５を通して電流が流れない。また前記電流供給手段２３の前記第２ＰＭＯＳトランジスタＰ２４はターンオンされるが、前記電流供給手段２３の前記第１ＰＭＯＳトランジスタＰ２３はターンオフ状態であるので前記電流供給手段２３を通して電流が流れない。即ち、前記Ｓ１区間では前記電流排出手段２５及び前記電流供給手段２３を通して電流が流れない。
【００２０】
次に、前記クロック信号ＣＬＫの立上りエッジ、即ち、論理“ロー”から論理“ハイ”に遷移する瞬間から（Ｓ２区間）、前記電流排出手段２５の前記第１ＮＭＯＳトランジスタＮ２３がターンオンされて前記電流排出手段２５を通して電流が流れる。即ち、前記差動増幅器２１のノードＤの電流が前記電流排出手段２５を通して接地ＶＳＳに排出される。これにより前記差動増幅器２１の出力ノードＣの電圧レベルが速く落ちて、前記差動増幅器２１の出力信号ＯＵＴＢが論理“ハイ”から論理“ロー”に遷移する時間が縮まる。一方、前記Ｓ２区間、即ち、前記クロック信号ＣＬＫが論理“ハイ”で、前記バッファの出力信号ＤＣＬＫＢが論理“ハイ”の区間の間前記電流供給手段２３の前記第１及び第２ＰＭＯＳトランジスタＰ２３、Ｐ２４は全てターンオフされるので、前記電流供給手段２３を通じては電流が流れない。
【００２１】
次に、前記バッファ２７の遅延時間、即ち、前記所定の時間ｔ後に（Ｓ３区間）、前記バッファの出力信号ＤＣＬＫＢは論理“ロー”になって前記電流排出手段２５の前記第２ＮＭＯＳトランジスタＮ２４がターンオフされ、従って前記電流排出手段２５を通して再び電流が流れなくなる。また前記Ｓ３区間、即ち、前記クロック信号ＣＬＫが論理“ハイ”で前記バッファの出力信号ＤＣＬＫＢが論理“ロー”の区間の間には、前記電流供給手段２３の前記第１ＰＭＯＳトランジスタＰ２３はターンオンされるが、前記電流供給手段２３の前記第２ＰＭＯＳトランジスタＰ２４はターンオフ状態であるので、前記電流供給手段２３を通じても電流が流れない。即ち、前記Ｓ３区間では前記電流排出手段２５及び前記電流供給手段２３を通して電流が流れない。
【００２２】
次に、前記クロック信号ＣＬＫの立下りエッジ、即ち、論理“ハイ”から論理“ロー”に遷移する瞬間から（Ｓ４区間）、前記電流供給手段２３の前記第２ＰＭＯＳトランジスタＰ２４がターンオンされて前記電流供給手段２３を通して電流が流れる。即ち、前記電流供給手段２３を通して電源電圧ＶＤＤから前記差動増幅器２１の出力ノードＣに電流が供給される。これにより前記差動増幅器２１の出力ノードＣの電圧レベルが速く増加して、前記差動増幅器２１の出力信号ＯＵＴＢが論理“ロー”から論理“ハイ”に遷移する時間が縮まる。
【００２３】
次に、前記バッファ２７の遅延時間、即ち、前記所定時間ｔ後に（Ｓ５区間）、前記バッファの出力信号ＤＣＬＫＢは論理“ハイ”になって前記電流供給手段２３の前記第１ＰＭＯＳトランジスタＰ２３がターンオフされ、従って前記電流供給手段２３を通して再び電流が流れなくなる。また前記Ｓ５区間、即ち、前記クロック信号（ＣＬＫ）が論理“ロー”で前記バッファの出力信号ＤＣＬＫＢが論理“ハイ”の区間の間には、前記電流排出手段２５の前記第２ＮＭＯＳトランジスタＮ２４はターンオンされるが、前記電流排出手段２５の前記第１ＮＭＯＳトランジスタＮ２３はターンオフ状態であるので、前記電流排出手段２５を通じても電流が流れない。即ち、前記Ｓ５区間では前記電流排出手段２５及び前記電流供給手段２３を通して電流が流れない。
【００２４】
結論的に前記本発明に係る入力バッファ回路では、前記クロック信号ＣＬＫの立上りエッジ、即ち、論理“ロー”から論理“ハイ”に遷移する瞬間から短時間ｔの間に前記電流排出手段２５を通して前記差動増幅器２１のノードＤの電流が速く接地ＶＳＳに排出されることによって、前記差動増幅器２１の出力信号ＯＵＴＢが論理“ハイ”から論理“ロー”に遷移する時間が縮まる。また前記クロック信号ＣＬＫの立下りエッジ、即ち、論理“ハイ”から論理“ロー”に遷移する瞬間から短時間ｔの間に前記電流供給手段２３を通して電源電圧ＶＤＤから前記差動増幅器２１の出力ノードＣに速く電流が供給されることによって、前記差動増幅器２１の出力信号ＯＵＴＢが論理“ロー”から論理“ハイ”に遷移する時間が縮まる。
【００２５】
図４は、本発明の第２実施形態に係る入力バッファ回路の回路図である。
図４を参照すれば、前記本発明の第２実施形態に係る入力バッファ回路は、電流排出手段４５の接続関係が前記第１実施形態の入力バッファ回路とは違い、残りの構成要素は前記第１実施形態の入力バッファ回路と同一である。前記第２実施形態に係る入力バッファ回路では、前記電流排出手段４５が前記差動増幅器２１の出力ノードＣに接続されている。また図４には電流供給手段２３と電流排出手段４５が全て備わった場合が示されているが、必要に応じて前記電流供給手段２３と前記電流排出手段４５中何れか一つだけ備わる場合もある。
【００２６】
前記第２実施形態に係る入力バッファ回路の動作は前記第１実施形態に係る入力バッファ回路の動作とほとんど同一であり、前記差動増幅器２１の出力ノードＣの電流が前記電流排出手段４５を通して接地ＶＳＳに排出される点だけ違う。従ってここで前記第２実施形態に係る入力バッファ回路の詳細な動作説明は省略する。
一方、前述した電流供給手段及び電流排出手段は、第１及び第２実施形態のような差動増幅型入力バッファだけでなく高速動作を必要とする一般的な入力バッファ及び内部回路に採用されうる。
【００２７】
図５Ａ乃至図５Ｃは、図１に示した従来の入力バッファ回路及び図２に示した本発明の第１実施形態に係る入力バッファ回路に対するシミュレーション結果を示す波形図である。図５Ａは入力信号、即ち、クロック信号ＣＬＫの波形図で、図５Ｂは前記差動増幅器２１の出力信号ＯＵＴＢの波形図で、図５Ｃは最終出力信号、即ち、前記バッファ２７の出力信号ＤＣＬＫＢの波形図である。
実験条件は電源電圧ＶＤＤが２．４ボルト、基準電圧ＶＲＥＦが１．４ボルト、抵抗Ｒ１が１．５ＫΩ、抵抗Ｒ２が３．５ＫΩ、クロック信号ＣＬＫのレベル範囲は０．７ボルト乃至２．１ボルトである。
【００２８】
またＮＭＯＳトランジスタＮ２１乃至Ｎ２４のチャンネル長さは０．７μｍ、ＰＭＯＳトランジスタＰ２１乃至Ｐ２４のチャンネル長さは０．８μｍで、各トランジスタ別チャンネル幅は表１と同じである。
【００２９】
【表１】
0003691344.tif 000002
【００３０】
図５Ｂを参照すれば、従来の技術Ｂ２に比べて本発明Ｂ１で前記差動増幅器の出力信号ＯＵＴＢが論理“ハイ”から論理“ロー”に遷移する時間が短く、また論理“ロー”から論理“ハイ”に遷移する時間が短いことが分かる。図５Ｃを参照すれば、従来の技術Ｃ２に比べて本発明Ｃ１で前記バッファの出力信号ＤＣＬＫＢが論理“ハイ”から論理“ロー”に遷移する時間が短く、また論理“ロー”から論理“ハイ”に遷移する時間が短いことが分かる。即ち、本発明に係る入力バッファ回路が従来の入力バッファ回路に比べて動作速度が速いことが分かる。
【００３１】
図６は、図１に示した従来の入力バッファ回路及び図２に示した本発明の第１実施形態に係る入力バッファ回路の電源電圧ＶＤＤ変化対遅延時間の変化を示すグラフである。
【００３２】
Ｄ１は、従来の入力バッファ回路で前記クロック信号ＣＬＫの立上りエッジから前記バッファの出力信号ＤＣＬＫＢの立下りエッジまでの遅延時間を示し、Ｄ２は、本発明に係る入力バッファ回路で前記クロック信号ＣＬＫの立上りエッジから前記バッファの出力信号ＤＣＬＫＢの立下りエッジまでの遅延時間を示す。またＤ３は、従来の入力バッファ回路で前記クロック信号ＣＬＫの立下りエッジから前記バッファの出力信号ＤＣＬＫＢの立上りエッジまでの遅延時間を示し、Ｄ４は、本発明に係る入力バッファ回路で前記クロック信号ＣＬＫの立下りエッジから前記バッファの出力信号ＤＣＬＫＢの立上りエッジまでの遅延時間を示す。
【００３３】
図６を参照すれば、従来の入力バッファ回路に比べて本発明に係る入力バッファ回路の遅延時間が短いことが分かる。即ち、本発明に係る入力バッファ回路が従来の入力バッファ回路に比べて動作速度が速いことが分かる。
【００３４】
【発明の効果】
前述したように本発明に係る入力バッファ回路では、前記クロック信号ＣＬＫの立上りエッジから短時間内に前記電流排出手段を通じて電流が速く接地ＶＳＳに排出されることによって、前記出力信号ＯＵＴＢの立下り時間、即ち、論理“ハイ”から論理“ロー”に遷移する時間が縮まる。また前記クロック信号ＣＬＫの立下りエッジから短時間内に前記電流供給手段を通じて電源電圧ＶＤＤから電流が供給されることによって前記出力信号ＯＵＴＢの立上り時間、即ち、論理“ロー”から論理“ハイ”に遷移する時間が縮まる。即ち、本発明に係る入力バッファ回路は、前記電流排出手段及び電流供給手段により動作速度が速くなる長所がある。また前記電流排出手段及び電流供給手段はＤＣ電流を流さないので、本発明に係る入力バッファ回路は同じ動作速度で従来の技術に比べて電力消耗が少ないという長所がある。
以上のように、本発明を実施形態を挙げて限定的に説明したが、これに限られず本発明の思想の範囲内で当該分野の通常の知識を有する者により本発明に対する各種変形が可能である。
【図面の簡単な説明】
【図１】  クロック信号を受け入れる従来の入力バッファ回路の回路図である。
【図２】  本発明の第１実施形態に係る入力バッファ回路の回路図である。
【図３】  図２に示した本発明の第１実施形態に係る入力バッファ回路の動作を説明するためのタイミング図である。
【図４】  本発明の第２実施形態に係る入力バッファ回路の回路図である。
【図５】  図５Ａ乃至図５Ｃは、図１に示した従来の入力バッファ回路及び図２に示した本発明の第１実施形態に係る入力バッファ回路に対するシミュレーション結果を示す波形図である。
【図６】  図１に示した従来の入力バッファ回路及び、図２に示した本発明の第１実施形態に係る入力バッファ回路の電源電圧（ＶＤＤ）変化対遅延時間の変化を示すグラフである。
【符号の説明】
２１  差動増幅器
２３  電流供給手段
２５  電流排出手段
２７  バッファ
Ｒ１、Ｒ２  抵抗
Ｉ１、Ｉ２  インバータ
Ｃ   出力ノード
Ｄ   ノード
Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４  ＰＭＯＳトランジスタ
Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４  ＮＭＯＳトランジスタ
【図１】
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【図２】
0003691344.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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