(57)【特許請求の範囲】
【請求項１】
ＦＣＳ（フレームチェックシーケンス）を含む受信データより、該ＦＣＳを用いて該受信データに含まれる識別情報及び任意情報の誤り符号を検出して訂正を行う符号訂正装置において、
前記受信データは所定ビット長を当初の第１ビット長の単位で分割されたものを各単位ごとに第２ビット長に変換されたものであり、
前記受信データの所定情報を指示される変換パターンに従って第１ビット長のデータに変換する第１のビット変換手段と、
前記第１のビット変換手段で変換された前記第１ビット長のデータを用いて巡回符号を計算させて、誤りパターンテーブルに基づいてＦＣＳを含む前記第１ビット長のデータを生成するＦＣＳ演算手段と、
前記ＦＣＳ演算手段で生成されたＦＣＳを含む前記第１ビット長のデータを前記第２ビット長に変換する第２のビット変換手段と、
前記第２ビット長の前記受信データと前記第２のビット変換手段で変換された前記第２ビット長のデータとを比較して、ハミング距離を演算するハミング距離演算手段と、
前記ハミング距離演算手段で演算されたハミング距離値が予め設定された範囲内の受信データを有効情報として出力する制御手段とを有し、
前記ＦＣＳ演算手段の誤り訂正に用いられる前記誤りパターンテーブルは前記第２ビット長に応じた組み合わせで設定されたことを特徴とする符号訂正装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、転送されてきたデータの符号誤りを訂正する符号訂正装置に関する。
【０００２】
【従来の技術】
近年、データ通信において、送信データのフレームにＦＣＳ演算部（フレームチェックシーケンス）のデータを加えて誤り訂正することが行われており、効率よく高速に誤り訂正が行われることが要求される。
【０００３】
ここで、図５に、従来の転送データフォーマットの説明図を示す。図５はハイレベルデータリンク制御手順における転送データ１１の一フレームを示したもので、最先端と最後尾のフィールド１２ａ，１２ｂはフラグシーケンス（Ｆ）で示される。また、先端部分からアドレス及び制御のＩＤＣ（ＩＤコード）を示すフィールド１３と、情報（Ｉ）を示すフィールド１４と、ＦＣＳを示すフィールド１５とにより構成される。例えば、ＩＤＣ１３のアドレス及び制御をそれぞれ８ビット、情報（Ｉ）１４を任意ビット長、ＦＣＳ１５を１６ビットで示す。
【０００４】
ＦＣＳ１５は、フレームの伝送誤り検出用の１６ビットのシーケンスであり、生成多項式Ｘ１６＋Ｘ１２＋Ｘ５  ＋１による演算結果を示すもので、ＩＤＣ１３及びＩ１４を演算対象とするものである。
すなわち、送信側では、ＩＤＣ１３とＩ１４とにより巡回符号計算によりＦＣＳ１５を生成して転送する。そして、受信側では、受信した受信データのうちＩＤＣ１３と受信したＦＣＳ１５とが一致するように、後述のビット訂正テーブルを用いて各ビット番目ずつ誤り符号信号訂正を行うものである。
【０００５】
このように、受信データに対して、従前は誤り検出を行って誤り検出されたものを無効データとしていたが、上記ＦＣＳ１５を用いて訂正を行うことにより、周期的なノイズ信号によってフレームの一部が破壊される確率が高い場合や、数ビットの訂正処理を行った場合に受信安定性の大幅な向上を期待できるものである。
【０００６】
ところで、ＦＣＳで誤り訂正を行う場合、総てのｎビット誤りパターンに対するフレーム全体の巡回符号計算値をテーブルとして用意し、受信データの誤りビットをテーブルを参照して修正後のデータを得るものである。また、別の方法として、受信データの各ビットを順次変更してハミング距離の短い順番に上記ＦＣＳの検証を行う方法がある。
【０００７】
ここで、ハミング距離とは、同じ長さの二つのビット列において対応するビット列中で互いに異なるビットの数をいう。従って、所定のビット数のＦＣＳによる訂正処理を行う場合に、異なるビットの数（ハミング距離）が当該所定のビット数の範囲のときに対して誤り訂正を行うもので、異なるビットの数が所定のビット数を越えたときにはエラー終了となるものである。
【０００８】
【発明が解決しようとする課題】
しかし、ＦＣＳによる誤り訂正を行うことは、総てのｎビット数の誤りパターンのテーブルを必要とし、該総ての誤りパターンは上記ハミング距離ごとに対しても必要となってテーブルへの設定数が膨大となりメモリ容量が大になるという問題があると共に、訂正処理に時間を要して処理速度に制限がある中で実現が困難であるという問題がある。
【０００９】
そこで、本発明は上記課題に鑑みなされたもので、テーブル容量の縮小化、処理時間の短縮を図る符号訂正装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１では、ＦＣＳ（フレームチェックシーケンス）を含む受信データより、該ＦＣＳを用いて該受信データに含まれる識別情報及び任意情報の誤り符号を検出して訂正を行う符号訂正装置において、前記受信データは所定ビット長を当初の第１ビット長の単位で分割されたものを各単位ごとに第２ビット長に変換されたものであり、前記受信データの所定情報を指示される変換パターンに従って第１ビット長のデータに変換する第１のビット変換手段と、前記第１のビット変換手段で変換された前記第１ビット長のデータを用いて巡回符号を計算させて、誤りパターンテーブルに基づいてＦＣＳを含む前記第１ビット長のデータを生成するＦＣＳ演算手段と、前記ＦＣＳ演算手段で生成されたＦＣＳを含む前記第１ビット長のデータを前記第２ビット長に変換する第２のビット変換手段と、前記第２ビット長の前記受信データと前記第２のビット変換手段で変換された前記第２ビット長のデータとを比較して、ハミング距離を演算するハミング距離演算手段と、前記ハミング距離演算手段で演算されたハミング距離値が予め設定された範囲内の受信データを有効情報として出力する制御手段とを有し、前記ＦＣＳ演算手段の誤り訂正に用いられる前記誤りパターンテーブルは前記第２ビット長に応じた組み合わせで設定されたことを特徴とする。
【００１１】
上述のように、請求項１の発明では、ＦＣＳ演算手段の誤り訂正に用いられる誤りパターンテーブルを第２ビット長に応じた組み合わせで設定することにより、誤りパターンテーブルを第２ビット長に応じた組み合わせで設定することが可能となってテーブル容量の縮小化が図られると共に、誤り訂正に要する処理時間を短縮させることが可能となる。
【００１２】
【発明の実施の形態】
図１に、本発明の一実施例のブロック構成図を示す。図１は符号訂正装置２１のブロック図であり、受信されるデータは前述の図５に示すフォーマットのそれぞれ第１ビット長である例えば４ビット長単位の識別情報である固定データとしてのＩＤＣ（ＩＤコード）、任意情報である情報（Ｉ）、及びＦＣＳ（フレームチェックシーケンス）を第２ビット長である５ビット長単位に変換して送信されたＩＤＣ１  ，Ｉ１  ，ＦＣＳ１  である。そして、受信された識別情報であるＩＤＣ１  、任意情報である情報Ｉ１  及びＦＣＳ１  は後述するＳ／Ｐ返還部２２ａを介して受信バッファ２２に一旦格納され、ハミング距離演算手段であるハミング距離演算部２３に送出される。また、受信バッファ２２に格納されたもののうち、Ｉ１  のみが第１のビット変換手段である５−４ビット符号変換部２４（後述する）に送出される。
【００１３】
５−４ビット符号変換部２４は制御手段である制御部２５からの変換パターンについてのビット変換指示（後述のハミング距離の短い手順１，２，・・・による指示）に従ってＩ１  を４ビットのＩに変換して受信テーブル２６に送出する。また、受信テーブル２６は、４ビットのＩＤＣを固定データとして、当該ＩＤＣと受け取ったＩを巡回符号演算手段である巡回符号計算部２８に送出して巡回符号計算を行わせ、この結果を受け取る。この受信テーブル２６及び巡回符号計算部２８でＦＣＳ演算手段を構成する。
【００１４】
そして、受信テーブル２６では、受け取った巡回符号計算値をＦＣＳに置き換え、訂正受信データであるテーブルデータ（ＩＤＣ、Ｉ及びＦＣＳ）を第２の変換手段である４−５ビット符号変換部２９に送出して５ビットに変換させる。４−５ビット符号変換部２９では、供給されたテーブルデータを５ビットの符号に変換して上記ハミング距離演算部２３に送出する。
【００１５】
ハミング距離演算部２３では、上記受信バッファ２２に格納されて送られてくる５ビットの受信したときの受信データとしてのバッファデータと、受信テーブル２６から送られてくるテーブルデータとを比較してハミング距離を演算してその値を制御部２５に送出する。制御部２５では、予め設定される許容ビット数と、ハミング距離演算部２３より送られてくる結果とを比較し、比較結果が許容範囲でなければ、５−４ビット符号変換部２４に次のパターンについて受信バッファ２２のＩをビット変換するように指示を与えて繰り返す。
【００１６】
また、上記比較結果が許容範囲内であれば、符号訂正できたものとして、該受信テーブル２６内の４ビットのＩとＦＣＳを有効データテーブル２７に送出して一旦格納させ、該有効データテーブル２７より制御部２５にＩＤＣ、符号訂正されたＩ及びＦＣＳを送出される。そして、制御部より訂正された４ビットの受信データが出力されるものである。
【００１７】
ここで、図２に本発明におけるビット変換の説明図を示すと共に、図３に図２のビット変換テーブルの説明図を示す。図２は送信側における４−５ビット変換のブロック図である。
図２において送信側では、当初の送信データ（例えば１６ビット）を４ビット単位で分割し、これをビット変換テーブル３１に４ビットパラレルデータとして入力することで５ビットパラレルデータに変換してＰ／Ｓ（パラレル／シリアル）変換部３２に出力する。Ｐ／Ｓ変換部３２では５ビットパラレルデータを５ビットシリアルデータに変換して送信する。受信側では、受信した５ビットシリアルデータがＳ／Ｐ（シリアル／パラレル）返還部２２ａでパラレルデータに返還されて受信バッファ２２に格納される。
【００１８】
このときのビット変換テーブル３１は、図３に示すように４ビットの入力データとしての１６進の４ビット符号を１６進の５ビットの変調符号（変換データ）に変換する対応を示している。この対応関係は、Ｈ／Ｌ（“１”／“０”）の比率を２：３又は３：２とし、変極点を２〜４個有するように適宜設定される。この図３に示す変換テーブル３１は図１の５−４ビット変換テーブル２４２  及び４−５ビット変換テーブル２９２  でもある。
【００１９】
また、５−４ビット符号変換部２４では受信バッファ２２より送られてくる５ビットデータＩが、５−４ビット変換テーブル２４で４ビットに変換され、この４ビットデータが受信テーブル２６に送出される。
そして、４−５ビット変換部２９では、受信テーブル２６より送られてくる４ビットのテーブルデータを４−５ビット変換テーブルで５ビットに変換し、この５ビットテーブルデータがハミング距離演算部２３に送出されるものである。
【００２０】
従って、図１に戻り、制御部２５で設定されるハミング距離の許容値を、例えば２とした場合、受信テーブル２６の備える誤りパターンテーブルは、ハミング距離演算部２３が対象とする５ビットの復調符号に対して８通しか存在しないことになり、これのみのテーブル容量で十分となる。因みに、４ビットの復調符号の場合には、ハミング距離１で４通り、ハミング距離２で１０通りの合計１４通りの誤りパターンが存在することになり、５ビットによる方がテーブル容量を縮小させることができるものである。
【００２１】
そこで、図４に、図１の誤り訂正のフローチャートを示す。図４において、また、符号訂正装置２１は、送信側からの送信データの受信待機状態であり（ステップ（Ｓ）１）、受信されると受信バッファ２２に格納する。そのうち、５ビットＩ１  が５−４ビット符号変換部２４で制御部２５から指示される変換パターンに従って４ビット変換して受信テーブル２６に送出するもので（Ｓ２）、後述のハミング距離が許容値の範囲内になるまで総ての変換パターンでＩの４ビット変換が行われる（Ｓ３）。
【００２２】
受信テーブル２６では５−４ビット変換部２４からのＩと固定データとしてのＩＤＣを巡回符号計算部２８に送出して巡回符号計算を行わせ（Ｓ４）、その結果をＦＣＳに置き換えてこのＦＣＳを含むテーブルデータを４−５ビット変換部２９で５ビットに変換させる（Ｓ５）。５ビットに変換されたテーブルデータと受信バッファ２２からのバッファデータとをハミング距離演算部２３が比較してハミング距離を計算し、その結果を制御部２５に送出する（Ｓ６）。
【００２３】
制御部２５では、ハミング距離演算部２３からのハミング距離が設定された許容値範囲内か否かを判断し（Ｓ７）、範囲内であれば、受信テーブル２６からＩとＦＣＳを送らせて出力を終了する。また、ハミング距離が許容値の範囲外であれば、５−４ビット符号変換部２４に対してハミング距離の短い順に次の変換パターンでのＩの４ビット変換を支持して繰り返す（Ｓ２〜Ｓ７）。
【００２４】
そして、総ての変換パターンでの変換においてもハミング距離が許容値の範囲外であれば（Ｓ３）、エラー終了となるものである。
このように、受信テーブル２６による誤り訂正を上述のようにテーブル容量の小さな誤りパターンテーブルを用いて高速に行うことができるものである。
【００２５】
【発明の効果】
以上のように、請求項１の発明によれば、ＦＣＳ演算手段の誤り訂正に用いられる誤りパターンテーブルを第２ビット長に応じた組み合わせで設定することにより、誤りパターンテーブルを第２ビット長に応じた組み合わせで設定することが可能となってテーブル容量の縮小化が図られると共に、誤り訂正に要する処理時間を短縮させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック構成図である。
【図２】本発明におけるビット変換の説明図である。
【図３】図２のビット変換テーブルの説明図である。
【図４】図１の符号訂正のフローチャートである。
【図５】従来の転送データフォーマットの説明図である。
【符号の説明】
２１  符号訂正装置
２２  ５−４ビット変換テーブル
２３  ハミング距離演算部
２４  ＦＣＳ演算部
２５  メモリ
２６  制御部
２７  誤りパターンテーブル
３１  ビット変換テーブル
３２  Ｐ／Ｓ変換部
３３  Ｓ／Ｐ変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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