(57)【特許請求の範囲】
【請求項１】
それぞれ１つ以上のパルスよりなる水平駆動信号及び垂直駆動信号を有する複合映像信号で映像信号を処理するためのディジタル映像信号処理用の映像制御信号発生装置であって、
前記水平駆動信号及び垂直駆動信号のそれぞれ１つ以上の前記パルスを計数するためのカウンタ部と、
前記カウンタ部と結合されて前記計数結果に基づいてブランキング信号を発生させるフリップフロップ部とを備え、
前記カウンタ部は、
前記水平駆動信号のパルスを計数する水平駆動信号用カウンタ部及び前記垂直駆動信号のパルスを計数する垂直駆動信号用カウンタを備え、
前記フリップフロップ部は、
前記水平駆動信号用カウンタ部と結合されて前記水平駆動信号のパルスの計数結果に基づいて水平ブランキング信号を発生させる第１フリップフロップと、前記垂直駆動信号用カウンタと結合されて前記垂直駆動信号のパルスの計数結果に基づいて垂直ブランキング信号を発生させる第２フリップフロップとを備えてなることを特徴とするディシタル映像信号処理用の映像制御信号発生装置。
【請求項２】
それぞれ１つ以上のパルスよりなる水平駆動信号及び垂直駆動信号を有する複合映像信号で映像信号を処理するためのディジタル映像信号処理用の映像制御信号発生装置であって、
前記水平駆動信号及び垂直駆動信号のそれぞれ１つ以上の前記パルスを計数するためのカウンタ部と、
前記カウンタ部と結合されて前記計数結果に基づいてブランキング信号を発生させるフリップフロップ部と、
前記水平駆動信号及び垂直駆動信号のうち１つ、あるいは２つの信号の位相を反転させて反転された駆動信号を発生させるためのインバータ部とを備え、
前記インバータ部は、
前記水平駆動信号の位相を反転するための第１インバータと、
前記垂直駆動信号の位相を反転するための第２インバータとを備え、
前記フリップフロップ部は、
前記第１インバータに結合されて水平ブランキング信号を発生するための第１フリップフロップと、
前記第２インバータに結合されて垂直ブランキング信号を発生するための第２フリップフロップとを備えてなることを特徴とするディジタル映像信号処理用の映像制御信号発生装置。
【請求項３】
前記水平駆動信号用カウンタ部は２個のカウンタより構成されており、
印加される映像信号がＮＴＳＣ標準であり、前記水平駆動信号のパルス幅が６．３５マイクロ秒でない場合、ＴHDがマイクロ秒単位の水平駆動信号のパルス幅であり、Ｎ１は商であり、該商に１の加えられた値Ｎ１＋１が前記水平駆動信号用カウンタ部の一方のカウンタの初期値として設定され、Ｎ２を前記水平駆動信号用カウンタ部の他方のカウンタの初期値として設定される余りとするとき、
前記水平駆動信号用カウンタ部の２個のカウンタの初期値の関係は次式、
｛（１０−ＴHD）／（１／１４．３１８１８０）｝／１６
＝Ｎ１＊Ｎ２
（ここで、演算記号「＊」は、Ａ＊Ｂ＝Ａ＋Ｂ／１６を意味する。）
で示されることを特徴とする請求項１に記載のディジタル映像信号処理用の映像制御信号発生装置。
【請求項４】
ＴVDを水平駆動信号のパルス幅の時間単位で印加される垂直駆動信号のパルス幅とし、Ｎ５を前記垂直駆動信号用カウンタに設定されるＴHD単位の初期値とするとき、前記垂直駆動信号用カウンタの初期値は次式、
２０−ＴVD＝Ｎ５
により示されることを特徴とする請求項１に記載のディジタル映像信号処理用の映像制御信号発生装置。
【請求項５】
前記水平駆動信号用カウンタ部は２個のカウンタより構成されており、
印加される映像信号がＰＡＬ信号であり、前記水平駆動信号のパルス幅が６．３５マイクロ秒でない場合、ＴHDがマイクロ秒単位の水平駆動信号のパルス幅であり、Ｎ１は商であり、該商に１の加えられた値Ｎ１＋１が前記水平駆動信号用カウンタ部の一方のカウンタの初期値として設定され、Ｎ２を前記水平駆動信号用カウンタ部の他方のカウンタの初期値として設定される余りとするとき、前記水平駆動信号用カウンタ部の２個のカウンタの初期値の関係は数式、
｛（１０−ＴHD）／（１／１７．７３４０００）｝／１６
＝Ｎ１＊Ｎ２
（ここで、演算記号「＊」は、Ａ＊Ｂ＝Ａ＋Ｂ／１６を意味する。）
で示されることを特徴とする請求項１に記載のディジタル映像信号処理用の映像制御信号発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は映像制御信号発生装置に係り、詳細には温度の変化により発生するエラーを防止しうるディジタル映像信号処理用の映像制御信号発生装置に関する。
【０００２】
【従来の技術】
図１は一般の映像信号処理回路のブロック図である。図示したように、一般の映像信号処理回路はアナログ映像回路部１００、制御信号変換部２００及びディジタル映像回路部３００よりなる。ここで、制御信号変換部２００はアナログ映像回路部１００から出力される制御信号、即ち、水平及び垂直駆動信号ＨＤ、ＶＤをディジタル映像回路部３００で行われるディジタル映像信号処理のために水平及び垂直ブランキング信号ＨＢＬＫ、ＶＢＬＫに変換し、アナログ映像回路部１００から出力される画素クロックＰＣＫ（pixel clock）をディジタル映像回路部３００におけるディジタル映像信号処理に適するように遅延させる役割を果している。
【０００３】
このような変換理由を添付した図面に基づいて説明すれば次の通りである。
【０００４】
図２Ａは図１に示したような一般の映像処理信号で処理される複合映像信号の波形図であり、図２Ｂ〜図２Ｄはそれぞれ複合映像信号から前記映像処理回路により生成される映像信号、水平同期信号ＨＳＹＮＣ、水平駆動信号ＨＤの波形図であり、図３Ａ〜図３Ｃは水平同期信号ＶＳＹＮＣ、垂直駆動信号ＶＤ及びフィールド信号の波形図である。
【０００５】
図２Ａに示したようなアナログ映像回路部１００から出力された複合映像信号において、水平帰線期間ｔ（１０マイクロ秒）には図２Ｃに示した水平同期信号ＨＳＹＮＣ及びその前後にポーチ期間（前ポーチ期間ｔ１、後ポーチ期間ｔ２）があり、垂直帰線期間には図３Ｂに示したようにパルス幅９ｈｄ（以下、ｈｄを水平駆動信号の一周期として用いることもある（図２Ｄ参照））の垂直駆動信号ＶＤの他にも映像信号のない１１ｈｄ期間（図５Ｂ参照）がある。該ポーチ期間及び１１ｈｄ期間はディジタル映像信号処理に不要なので、ディジタル映像信号処理のための別途の制御信号であるブランキング信号ＨＢＬＫ、ＶＢＬＫが必要である。
【０００６】
即ち、図１のディジタル映像回路部３００では図２Ａに示したような複合映像信号に含まれた信号のうち映像信号部分のみが用いられるので、複合映像信号で映像信号部分のみを入力して処理するための映像制御信号、即ち水平ブランキング信号ＨＢＬＫ及び垂直ブランキング信号ＶＢＬＫが必要になる。
【０００７】
しかしながら、前記のような映像信号処理回路のアナログ映像回路部１００はブランキング信号を生成することができない。このようなブランキング信号を生成するために、制御信号変換部２００は図４に示したような第１及び２単安定マルチバイブレータ５０及び５４を用いる。
【０００８】
第１単安定マルチバイブレータ５０は、図５Ａに示したように第１単安定マルチバイブレータ５０と接続された抵抗器５１とキャパシタ５２の充電／放電時間に応じて入力される水平駆動信号ＨＤのパルス幅を調整して１０マイクロ秒パルス幅の所望のディジタル映像信号処理用の水平ブランキング信号ＨＢＬＫを生成する。そして、第２単安定マルチバイブレータ５４は、図５Ｂに示したように該第２単安定マルチバイブレータ５４に接続された抵抗器５５とキャパシタ５６の充電／放電時間に応じて入力される垂直駆動信号ＶＤのパルス幅を調整して２０ｈｄの幅を有する垂直ブランキング信号ＶＢＬＫを生成する。
【０００９】
このように従来の映像信号処理回路ではディジタル映像回路部（図１の３００）で複合映像信号（図２Ａ）に含まれた映像信号（図２Ｂ）部分のみを処理するために、映像制御信号（水平及び垂直ブランキング信号）を生成するための第１及び第２単安定マルチバイブレータ５０、５４を備えた制御信号変換部（図１の２００）が求められる。
【００１０】
しかしながら、このような映像信号処理回路では抵抗器及びキャパシタなどの部品の特性が温度の変化により激変して抵抗器とキャパシタの充電／放電時間が変化することにより、出力される映像制御信号のパルス幅が変わり、正確な映像制御信号の発生が困難になる。
【００１１】
また、各抵抗器とキャパシタり些かの特性差により、使用される各抵抗器及びキャパシタの特性を予め調整する作業が求められるという問題点があった。
【００１２】
【発明が解決しようとする課題】
本発明は前記のような問題点を改善しようとして創案したものであり、単安定マルチバイブレータ、抵抗器及びキャパシタを使用せず正確な映像制御信号を生成しうるディジタル映像信号処理用の映像制御信号発生装置を提供することにその目的がある。
【００１３】
【課題を解決すめための手段】
前記のような目的を達成するために本発明によるディジタル映像信号処理用映像制御信号発生装置は、それぞれ１つ以上のパルスよりなる水平駆動信号及び垂直駆動信号を有する複合映像信号で映像信号を処理するためのディジタル映像信号処理用の映像制御信号発生装置であって、前記水平駆動信号及び垂直駆動信号のそれぞれ１つ以上の前記パルスを計数するためのカウンタ部と、前記カウンタ部と結合されて前記計数結果に基づいてブランキング信号を発生させるフリップフロップ部とを備えてなることを特徴とする。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づき本発明によるディジタル映像信号処理用の映像制御信号発生装置を詳細に説明する。
【００１５】
図６に示したように、映像制御信号発生装置は第１，２カウンタ１，２、位相反転器４及びフリップフロップ３を備える水平ブランキング信号発生部２０１と、第３カウンタ５、位相反転器７及びフリップフロップ６を備える垂直ブランキング信号発生部２０２とを含む。
【００１６】
このように構成された映像信号処理用の映像制御信号発生装置は、図７Ａ及び図７Ｂに示したような水平及び垂直ブランキング信号ＨＢＬＫ、ＶＢＬＫを生成する動作を行うが、これを図８Ａ及び図８Ｂを参照して説明する。
【００１７】
図８Ａは図６の回路で水平駆動信号ＨＤから水平ブランキング信号ＨＢＬＫを生成する過程のタイミング図であり、図８Ｂは図６の回路で垂直駆動信号ＶＤから垂直ブランキング信号ＶＢＬＫを生成する過程のタイミング図である。ここで、水平ブランキング信号ＨＢＬＫでは図７Ａに示したように１０マイクロ秒期間の負パルスを水平同期信号ＨＳＹＮＣのパルスに合わせて出力すべきであり、垂直ブランキング信号ＶＢＬＫでは図７Ｂに示したように２０個の水平駆動信号の発生する期間ほどの負パルスを垂直同期信号ＶＳＹＮＣのパルスに合わせて出力しなければならない。
【００１８】
図６で画素クロックＰＣＫ、水平駆動信号ＨＤ及び垂直駆動信号ＶＤは図１のアナログ映像回路部１００から出力される信号であり、信号Ｄ４は第１及び第２カウンタ１及び２の初期値を設定してその入力端子Ｄの入力値を４に設定する。かつ、信号Ｄ１１は第３カウンタ５の初期値を設定してその入力端子の入力値を１１に設定する。
【００１９】
図８Ａの入力信号（水平駆動信号ＨＤ）が第１及び第２カウンタ１及び２の各ロード端子ＬＤに入力されるとき、入力信号ＨＤが論理的に“ロー”ならば、カウンタ１及び２には前記設定値“４”が初期値として入力される。
【００２０】
一方、水平駆動信号ＨＤが論理的に“ハイ”ならば、第１カウンタ１が動作して４−３−２−１−０のようにカウントダウンし、第１カウンタ１の値が０となるとき、該第１カウンタ１の出力端子で出力信号パルスが１つ発生する。この出力信号パルスは第２カウンタ２のクロック端子ＣＬＫに入力される。その後、前記第１カウンタ１の値は再び“１５”に設定され、入力画素クロックＰＣＫに同期されて１ずつカウントダウンして０になると出力信号パルスを発生し、該出力信号パルスが第２カウンタ２のクロック端子ＣＬＫに入力される。
【００２１】
第２カウンタ２は入力されるクロックパルスが始めて４つになるとき、第１カウンタ１のように出力信号パルスを１つ発生し、その後は１６個のクロックパルスごとに出力信号パルスを発生する。この際、第２カウンタ２の最初の出力信号パルスの１つのみが映像制御信号発生用として用いられる。この最初の出力信号パルスはフリップフロップ３のクリア端子ＣＬＲに入力される。
【００２２】
また、フリップフロップ３は位相反転器４を通して位相反転された水平駆動信号ＨＤをクロック端子ＣＬＫに入力される。フリップフロップ３のデータ入力端子に“ロー”信号が入力されて出力端子に出力されている途中に位相反転器４から出力されるロジック“ハイ”信号がフリップフロップ３のクロック端子に入力されれば、第２カウンタ２の出力信号に応じてフリップフロップ３はクリアされてその出力信号は“ハイ”になる。
【００２３】
次の水平駆動信号ＨＤに対しても前記動作を行って水平ブランキング信号ＨＢＬＫを連続的に出力する。
【００２４】
一方、図６の第３カウンタ５に入力される垂直駆動信号ＶＤの“ロー”期間は、図８Ｂに示したように９ｈｄである。該垂直駆動信号ＶＤが第３カウンタ５のロード端子ＬＤに入力されれば、第３カウンタ５の初期値が信号Ｄ１１により１１に設定される。
【００２５】
かつ、この際の垂直駆動信号ＶＤが“ロー”の場合、第３カウンタ５の出力信号２３は“ロー”状態なのでフリップフロップ６をクリアさせず、位相反転器７により反転されたロジック“ハイ”の垂直駆動信号ＶＤがフリップフロップ６のクロック端子に印加されるので、フリップフロップ６は入力端子から入力される“ロー”信号を出力端子に出力する。一方、垂直駆動信号ＶＤが“ハイ”ならば、位相反転器７は反転された“ロー”信号をフリップフロップ６のクロック端子に出力するので、フリップフロップ６は続けて“ロー”垂直ブランキング信号ＶＢＬＫを出力する。
【００２６】
垂直駆動信号ＶＤが“ロー”から“ハイ”になると、第３カウンタ５は１１→１０→９，．．，→１→０のようにカウントダウンしてカウント値が０になるとき、出力信号パルス１つ（“ロー”図８Ｂ参照）を発生させる。該出力信号パルスはフリップフロップ６のクリア端子ＣＬＲに入力される。
【００２７】
このように垂直駆動信号ＶＤが“ハイ”となった後、第３カウンタ５で１１カウントごとに発生される“ロー”パルスがフリップフロップ６のクリア端子ＣＬＲに入力されるとき、フリップフロップ６はクリアされて出力端子に“ハイ”信号を出力する。
【００２８】
次の垂直駆動信号ＶＤに対して前記動作を行い、垂直ブランキング信号ＶＢＬＫが続けて出力される。
【００２９】
以上のようなブランキング信号処理動作は基本的にアナログ映像回路部（図１の１００）の水平及び垂直駆動信号ＨＤ、ＶＤと画素クロックＰＣＫに同期されて行われるので、位相外れやパルス幅の変動などのない正確な映像制御信号、即ち水平ブランキング信号ＨＢＬＫと垂直ブランキング信号ＶＢＬＫを出力しうる。
【００３０】
ここで、画素クロックＰＣＫはＮＴＳＣ方式の場合、１４．３１８１８ＭＨｚのパルス波である。
【００３１】
一方、本発明による他の実施例を説明する。今までの説明はＮＴＳＣ方式に基づいた。即ち、入力される水平駆動信号ＨＤ及び垂直駆動信号ＶＤのパルス幅がそれぞれ６．３５マイクロ秒と９ｈｄであることに基づいて、カウンタ１、２及び５の値を設定して説明した。しかしながら、水平駆動信号ＨＤのパスル幅が６．３５マイクロ秒でない場合には次の式により第１及び２カウンタ１及び２の値を設定する。
【００３２】
｛（１０−ＴHD）／（１／１４．３１８１８０）｝／１６＝Ｎ１＊Ｎ２    （式１）
（演算記号「＊」は、Ａ＊Ｂ＝Ａ＋Ｂ／１６を意味する。）
ここで、ＴHDはＨＤのパルス幅であり、その単位はマイクロ秒であり、
Ｎ１は商であり、これに１を加えた値、即ちＮ１＋１が第２カウンタ２の値として設定され、
Ｎ２は余りであり、第１カウンタ１の値として設定される。
【００３３】
また、第３カウンタ５の初期値は垂直駆動信号ＶＤのパルス幅（期間）に応じて設定され、次の式により求められる。
２０−ＴVD＝Ｎ５  （式２）
【００３４】
ここで、ＴVDは入力される垂直駆動信号ＶＤのパルス幅（期間）であり、その単位はＴHD（水平駆動信号のパルス幅）であり、Ｎ５は第３カウンタ５に設定される値であり、その単位はＴHDである。
【００３５】
更に他の実施例において、ＮＴＳＣ方式の前記（式１）の１／１４．３１８１８０の代わりに、１／１７．７３４０００を入れると、ＰＡＬ方式の映像制御信号発生装置にも適用できる。
【００３６】
【発明の効果】
以上説明したように、本発明によるディジタル映像信号処理用の映像制御信号発生装置は単安定マルチバイブレータ、抵抗器及びキャパシタを使用せずにカウンタ、位相反転器及びフリップフロップを用いることにより、温度変化による発振周波数の変動を防止して正確なタイミングの映像制御信号を発生しうるだけでなく、部品間の特性の違いによる調整作業が不要になる。かつ、アナログ映像回路部から提供される画素クロック、水平駆動信号及び垂直駆動信号のパルスを計数することにより正確な映像制御信号を発生しうる。
【図面の簡単な説明】
【図１】一般の映像信号処理回路のブロック図。
【図２】Ａ乃至Ｄからなり、図１の回路で処理される信号のタイミング図。
【図３】Ａ乃至Ｃからなり、図１の回路で処理される信号のタイミング図。
【図４】従来の単安定マルチバイブレータを用いた映像制御信号発生装置の回路図。
【図５】Ａ及Ｂからなり、図４の回路のＨＢＬＫ信号及びＶＢＬＫ信号の波形図。
【図６】本発明による映像制御信号発生装置の回路図。
【図７】Ａ及びＢからなり、図１の一般のディジタル映像信号処理装置に求められる映像制御信号の波形図。
【図８】Ａ及びＢからなり、それぞれ図６の回路のＨＤ信号、ＶＤ信号からＨＢＬＫ信号、ＶＢＬＫ信号を形成する過程のタイミング図。
【符号の説明】
１  第１カウンタ
２  第２カウンタ
３  フリップフロップ
４  位相反転器
５  第３カウンタ
６  フリップフロップ
７  位相反転器
５０  単安定マルチバイブレータ
５１  抵抗器
５２  キャパシタ
５４  単安定マルチバイブレータ
５５  抵抗器
５６  キャパシタ
１００  アナログ映像回路部
２００  制御信号変換部
２０１  水平ブランキング信号発生部
２０２  垂直ブランキング信号発生部
３００  ディジタル映像回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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