(57)【特許請求の範囲】
【請求項１】
第１の導電型のシリコンウェハと、
前記ウェハの上部表面に形成される間隔があいた所定の深さの複数のトレンチと、
前記トレンチの側壁と底部とを覆う絶縁コーティングと、
各々の前記トレンチの内部を満たす導電性ゲート本体と、
前記ウェハの上部において前記所定の深さよりも浅い第１の深さの第２の導電型のチャネル領域と、
前記ウェハの上部から第２の深さまでの前記チャネル領域において、前記第１の深さと第２の深さとの間の前記チャネル領域における前記トレンチの側面に沿った反転可能なチャネルを区画する前記第１の導電型のソース領域と、
前記ウェハの上部表面上に形成され、前記ソースおよびチャネル領域に接続されるソース電極と、
前記ウェハの底部に接続されるドレイン電極と、
各々の前記トレンチの底部を囲む第２の導電型の拡散部と
からなり、
前記拡散部は、前記チャネル領域の濃度よりも実質的に低い濃度を有し、周囲にある第１の導電型材料の前記ウェハに対する接合部において、固有の接合電圧により、常に空乏化されるトレンチ型ＭＯＳゲートパワー半導体素子。
【請求項２】
前記第１の導電型がＮ型であり、前記第２の導電型がＰ型である請求項１に記載の素子。
【請求項３】
前記ウェハが、前記ウェハの上部から延びる前記第１の導電型のエピタキシャル堆積層を備え、
前記エピタキシャル堆積層は、前記ウェハにおいて、前記トレンチ、前記チャネル領域、および、前記ソース領域の下部に存在する請求項１に記載の素子。
【請求項４】
前記絶縁コーティングが二酸化シリコンである請求項１に記載の素子。
【請求項５】
前記側壁における前記絶縁コーティングが３２０Åの膜厚を有し、前記トレンチの底部の前記絶縁コーティングが１０００Åよりも厚い膜厚を有し、湾曲した角を有する請求項１に記載の素子。
【請求項６】
前記導電性ゲート本体が導電性ポリシリコンである請求項１に記載の素子。
【請求項７】
前記第１の導電型がＮ型であり、前記第２の導電型がＰ型である請求項３に記載の素子。
【請求項８】
前記第１の導電型がＮ型であり、前記第２の導電型がＰ型である請求項４に記載の素子。
【請求項９】
前記第１の導電型がＮ型であり、前記第２の導電型がＰ型である請求項５に記載の素子。
【請求項１０】
前記第１の導電型がＮ型であり、前記第２の導電型がＰ型である請求項６に記載の素子。
【請求項１１】
前記絶縁コーティングが二酸化シリコンである請求項７に記載の素子。
【請求項１２】
前記側壁における前記絶縁コーティングが３２０Åの膜厚を有し、前記トレンチの底部の前記絶縁コーティングが１０００Åよりも厚い膜厚を有し、湾曲した角を有する請求項１１に記載の素子。
【請求項１３】
前記導電性ゲート本体が導電性ポリシリコンである請求項１２に記載の素子。
【請求項１４】
前記第１の深さと前記第２の深さとの間の垂直距離が０．７ミクロンである請求項１に記載の素子。
【請求項１５】
前記ソース領域が、第３の深さまで注入損傷を生じさせる注入および続いて起こる拡散処理によって形成され、前記ソース領域の第２の深さは、前記の第３の深さよりも深く、それ故、前記反転可能なチャネル領域の全体の長さが未損傷シリコンに形成される請求項１４に記載の素子。
【請求項１６】
第１の導電型のシリコンウェハと、
前記ウェハの上部表面に形成される間隔があいた所定の深さの複数のトレンチと、
前記トレンチの側壁と底部とを覆う絶縁コーティングと、
各々の前記トレンチの内部を満たす導電性ゲート本体と、
前記ウェハの上部において前記所定の深さよりも浅い第１の深さの第２の導電型のチャネル領域と、
前記ウェハの上部から第１の深さまでの前記チャネル領域において、前記第１の深さと第２の深さとの間の前記チャネル領域における前記トレンチの側面に沿った反転可能なチャネルを区画する前記第１の導電型のソース領域と、
前記ウェハの上部表面上に形成され、前記ソースおよびチャネル領域に接続されるソース電極と、
前記ウェハの底部に接続されるドレイン電極と
からなり、
前記第１および第２の深さが垂直方向に０．７ミクロン離れており、前記反転可能なチャネルは、注入損傷を被らないトレンチ型ＭＯＳゲートパワー半導体素子。
【請求項１７】
前記ソース領域が、第３の深さまで注入損傷を生じさせる注入および続いて起こる拡散処理によって形成され、前記ソース領域の第２の深さは、前記の第３の深さよりも深く、それ故、前記反転可能なチャネル領域の全体の長さが未損傷シリコンに形成される請求項１６に記載の素子。
【請求項１８】
前記トレンチの底部の前記絶縁コーティングが１０００Åよりも厚い膜厚を有し、湾曲した角を有する請求項１６に記載の素子。
【請求項１９】
前記第１の導電型がＮ型であり、前記第２の導電型がＰ型である請求項１６に記載の素子。
【請求項２０】
前記ウェハが、前記ウェハの上部から延びる前記第１の導電型のエピタキシャル堆積層を備え、
前記エピタキシャル堆積層は、前記トレンチ、前記チャネル領域、および、前記ソース領域の下部に存在する請求項１６に記載の素子。
【請求項２１】
前記絶縁コーティングが二酸化シリコンである請求項１６に記載の素子。
【請求項２２】
前記導電性ゲート本体が導電性ポリシリコンである請求項１６に記載の素子。
【請求項２３】
第１の導電型のシリコンウェハと、
前記ウェハの上部表面に形成される間隔があいた所定の深さの複数のトレンチと、
前記トレンチの側壁と底部とを覆う絶縁コーティングと、
各々の前記トレンチの内部を満たす導電性ゲート本体と、
前記ウェハの上部において前記所定の深さよりも浅い第１の深さの第２の導電型のチャネル領域と、
前記ウェハの上部から第１の深さまでの前記チャネル領域において、前記第１の深さと第２の深さとの間の前記チャネル領域における前記トレンチの側面に沿った反転可能なチャネル領域を区画する前記第１の導電型のソース領域と、
前記ウェハの上部表面上に形成され、前記ソースおよびチャネル領域に接続されるソース電極と、
前記ウェハの底部に接続されるドレイン電極と
からなり、
前記ソース領域が、前記チャネル領域における注入損傷を含む領域よりも深いところまで存在し、それ故、前記反転可能なチャネル領域の全体の長さが未損傷シリコンに形成されるトレンチ型ＭＯＳゲートパワー半導体素子。
【請求項２４】
前記第１の導電型がＮ型であり、前記第２の導電型がＰ型である請求項２３に記載の素子。
【請求項２５】
前記ウェハが、前記ウェハの上部から延びる前記第１の導電型のエピタキシャル堆積層を備え、
前記エピタキシャル堆積層は、前記ウェハにおいて、前記トレンチ、前記チャネル領域、および、前記ソース領域の下部に存在する請求項２３に記載の素子。
【請求項２６】
前記絶縁コーティングが二酸化シリコンである請求項２３に記載の素子。
【請求項２７】
前記側壁における前記絶縁コーティングが３２０Åの膜厚を有し、前記トレンチの底部の前記絶縁コーティングが１０００Åよりも厚い膜厚を有し、湾曲した角を有する請求項２３に記載の素子。
【請求項２８】
前記導電性ゲート本体が導電性ポリシリコンである請求項２３に記載の素子。
【請求項２９】
前記第１の深さと前記第２の深さとの間の垂直距離が０．７ミクロンである請求項２３に記載の素子。
【請求項３０】
シリコンウェハにおいて鋭い角をなす間隔のあいた側壁と底部表面とを有するトレンチをエッチするステップと、
前記側壁と前記底部表面に窒化シリコン層を形成するステップと、
前記底部表面からのみ前記窒化シリコン層を除去するステップと、
前記鋭い角が丸みをおびるまで前記底部表面を酸化して、前記トレンチ底部に、前記底部表面上に１０００Åよりも厚い膜厚を有する二酸化シリコン層を形成するステップと、
その後、前記壁上の窒化シリコン層を除去し、前記側壁上に１０００Åよりも薄い膜厚を有する二酸化シリコン層を形成するステップと
からなるトレンチ型ＭＯＳゲート素子の形成方法。
【請求項３１】
前記壁上の前記二酸化シリコン層が、３２０Åの膜厚を有する請求項３０に記載の形成方法。
【請求項３２】
一方の導電型のドレイン導電体領域、前記導電型のソース導電体領域、および、他方の導電型のチャネル導電体領域からなるＭＯＳゲートパワー半導体素子において、
ゲート酸化物層が、前記ソース導電体領域から前記チャネル導電体領域を横切って前記ドレイン導電体領域まであり、
導電性ゲート電極が、前記ゲート酸化物の表面上に位置され、かつ、前記ソース領域と前記ドレイン領域との間の伝導を可能にする前記チャネル領域における反転層を生成するために使用可能であり、
前記ゲート酸化物に隣接した前記ドレイン導電体領域において前記他方の導電型の少量ドープの拡散部を備え、
前記拡散部は、前記拡散部と前記ドレイン領域との間の接合の固有の接合電圧によって空乏化される程度にのみドープされることを特徴とするＭＯＳゲートパワー半導体素子。
【請求項３３】
前記拡散部が２０００Åよりも浅い深さを有する請求項３２に記載の素子。
【請求項３４】
前記拡散部が、前記チャネル領域の濃度よりも低い濃度を有する請求項３２に記載の素子。
【請求項３５】
前記拡散部が、前記チャネル領域の濃度よりも低い濃度を有する請求項３３に記載の素子。
【請求項３６】
前記拡散部が、１×１０１２ａｔｏｍｓ／ｃｍ２の注入ドーズによって形成される請求項３４に記載の素子。
【請求項３７】
前記素子がトレンチ型ＭＯＳＦＥＴであり、前記拡散部が、前記ゲート酸化物が形成されるトレンチの底部の周囲に形成される請求項３２に記載の素子。
【請求項３８】
第１の導電型の高ドープの基板と、前記基板上に形成された前記第１の導電型の少量ドープの半導体層とを備える半導体本体においてトレンチ型ＭＯＳゲート素子を形成する形成方法であって、
前記半導体層において間隔のあいた側壁と底部表面とを有するトレンチをエッチするステップであって、前記トレンチは、前記半導体層に終端を有し、前記側壁と底部表面は鋭い角を形成するステップと、
トレンチの側壁ではなく底部表面をアモルファス化するステップと、
その後、トレンチの側壁および底部上に、同時に二酸化シリコン層を成長させるステップであって、前記二酸化シリコン層は、前記トレンチの側壁よりも底部上において厚く、前記鋭い角を丸くするステップと
を備える形成方法。
【請求項３９】
前記底部のシリコンオキサイドのコーティングが１０００Åよりも厚い膜厚を有する請求項３８に記載の形成方法。
【請求項４０】
前記トレンチの底部のシリコンをアモルファス化するステップが、前記トレンチの底部に対する中性粒子のイオン注入によって実行される請求項３８に記載の形成方法。
【請求項４１】
前記イオン注入が１×１０１６ａｔｏｍｓ／ｃｍ２よりも多い多ドーズである請求項４０に記載の形成方法。
【請求項４２】
前記底部のシリコンオキサイドのコーティングが１０００Åよりも厚い膜厚を有する請求項４１に記載の形成方法。
【請求項４３】
第１の導電型の基板を提供するステップと、
前記基板上に第１の導電型のエピタキシャル半導体層を形成するステップであって、前記エピタキシャル半導体層は、第１の濃度の前記第１の導電型のドーパントを有するステップと、
前記エピタキシャル半導体層において第２の導電型のチャネル領域を形成するステップと、
前記エピタキシャル半導体層において複数の垂直方向のトレンチを形成するステップであって、前記トレンチは、前記チャネル領域を通って前記チャネル領域の下方の半導体領域まで延びるステップと、
前記各トレンチの下方の前記エピタキシャル層において第１の導電型又は第２の導電型の自己空乏領域を形成するステップであって、前記自己空乏領域は、その自己空乏領域が、その自己空乏領域とそれらの周囲の領域との間の固有接合電圧によって空乏化されるように選択されたドーパント濃度と厚さとを有するステップと、
前記各トレンチにおいてゲート構造を形成するステップと
を備える半導体装置の製造方法。
【請求項４４】
前記自己空乏領域は、１０００Åから２０００Åの深さである請求項４３に記載の製造方法。
【請求項４５】
前記自己空乏領域は注入によって形成される請求項４３に記載の製造方法。
【請求項４６】
前記各自己空乏領域は、１×１０１２ａｔｏｍ／ｃｍ３のドーパント濃度を有する請求項４３に記載の製造方法。
【請求項４７】
第１の導電型の基板を提供するステップと、
前記基板上に第１の導電型のエピタキシャル半導体層を形成するステップであって、前記エピタキシャル半導体層は、前記第１の濃度の第１の導電型のドーパントを有するステップと、
前記エピタキシャル半導体層において第１の導電型の領域を形成するステップであって、前記第１の導電型の領域は、その領域が、その領域とそれらの周囲の領域との間の固有接合電圧によって空乏化されるように選択されたドーパント濃度を有するステップと、
前記エピタキシャル半導体層において第２の導電型のチャネル領域を形成するステップと、
前記エピタキシャル半導体層において複数の垂直方向のトレンチを形成するステップであって、前記トレンチは、前記第１の導電型の領域で終端するステップと、
前記各トレンチにおいてゲート構造を形成するステップと
を備える半導体装置の製造方法。
【請求項４８】
前記第１の導電型の領域は、３μｍの深さである請求項４７に記載の製造方法。
【請求項４９】
前記第１の導電型の領域は、１×１０１４ａｔｏｍ／ｃｍ３のドーパント濃度を有する請求項４７に記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワーＭＯＳＦＥＴ素子およびその製造方法に関し、より詳細には、ＲＤＳＯＮおよびゲート容量が小さく、かつ、ゲート絶縁耐圧が大きいパワーＭＯＳＦＥＴ素子に関する。
【０００２】
【従来の技術】
現在のトレンチ型パワーＭＯＳＦＥＴ素子において、垂直ゲート酸化物は、トレンチの垂直壁内とトレンチ底部とに同時に形成される。ＲＤＳＯＮを小さくするために、垂直酸化物は比較的薄いほうがよい。しかし、ゲート−ドレイン容量は、トレンチ底部のゲート酸化物の厚さによって決まり、ゲート絶縁耐圧ＶＧＳＭＡＸは、トレンチ底部の角における酸化物の曲がりによって限定される。従って、小さいＲＤＳＯＮを実現するための薄い垂直ゲート酸化物に対する要望は、ＶＧＳＭＡＸを改良し、かつ、小さいゲート−ドレイン容量を実現するトレンチ底部の厚い酸化物の必要性と矛盾する。これらの同時に満たしえない条件を調和させることが望まれる。
【０００３】
現在のトレンチ型パワーＭＯＳＦＥＴにおいて、従来のチャネルおよびソース拡散層の形成によるさらなる課題が存在する。従って、これらの領域は、大抵、次に拡散を伴う注入によって形成される。注入は、処理の変化に依存する特定深さの表面損傷を引き起こすことが知られている。それ故、ソースがトレンチ壁に交わる点からチャネル拡散層の底部までの縦型チャネルは、初期の注入によって引き起こされる損傷を受けたシリコンを含む。従って、これは、閾値電圧を増大させ、チャネル抵抗を増大させる。素子の伝導チャネルにおける注入損傷の影響を避けることが望まれる。
【０００４】
構造の本来のミラー容量が素子のゲート電荷ＱＧを増大させ、従って、スイッチング損失を増大させるという点で、現在のパワーＭＯＳＦＥＴにおいてさらなる課題が存在する。スイッチング損失を減ずるために、ミラー容量を減ずることが望まれる。
【０００５】
【発明の概要】
本発明の第１の側面によると、トレンチ底部の厚いゲート酸化物の作製、および、トレンチの垂直壁に沿った十分に薄いゲート酸化物の作製につながる新規の構造と処理が提供される。従って、トレンチは、まず、ソース拡散層およびチャネル拡散層を通して従来の方法でエッチされ、トレンチの壁および底部が、その上に堆積された窒化シリコンコーティングを有する。熱的に成長したパッド酸化物は、その窒化シリコンを堆積する前に形成されてもよい。トレンチ底部表面の窒化シリコンは、反応してエッチ除去される。その後、トレンチ底部の露出したシリコンの上に、二酸化シリコン層が成長する。その底部の酸化物層は、従来の素子の側壁ゲート酸化物に使用される通常の約３２０Åの酸化物厚と比較して、例えば１０００Åから１４００Åの任意の望まれる厚さに成長させることができる。その成長の間、トレンチの角の酸化物とシリコンは丸みがつき、そうでなければ鋭いトレンチ底部の角を滑らかにするか又は丸くする。
【０００６】
本発明のもう１つの実施の形態において、トレンチエッチの後、例えばアルゴンのような中性粒子イオンの多ドーズイオン注入（例えば１×１０１６ａｔｏｍｓ／ｃｍ２）を使用してトレンチ底部をアモルファス化することにより、より厚い底部酸化物が形成される。この処理は、アモルファスシリコンが垂直トレンチ壁に沿った単結晶シリコン表面よりも３倍または４倍早く酸化するという事実を利用している。
【０００７】
その後、トレンチ壁に残留する窒化物シリコン層は、厚い底部酸化物層をそのままに保つウェットエッチによって除去される。その後、露出した側壁に、薄いゲート酸化物（例えば３２０Å）が成長する。
【０００８】
結果として得られる構造は、大きいＶＤＳＭＡＸとＶＧＳＭＡＸを実現する所望の厚い底部酸化物、丸みをおびたシリコン底部、小さいミラー容量、および、小さいＲＤＳＯＮを実現するトレンチ壁上の薄いゲート酸化物を有する。
【０００９】
また、新しい素子のチャネル長は、（従来技術における同じ電圧に対する１．２ミクロンから）約０．７ミクロンまで減じられる。
【００１０】
ソースおよびチャネル拡散部を形成する場合、トレンチの形成前に、シリコンに不純物原子が注入されて拡散される。拡散が浅いとき、チャネル長が減じられた（例えば、０．５ミクロンの）低電圧素子に関して、一部のブロッキング電圧はそのチャネルによるのみで防止できる。しかし、そのチャネルは、注入処理の間に損傷を受けたトレンチ壁に沿ったシリコンを含みうる。本発明のさらなる特徴によると、短チャネル低電圧ＭＯＳＦＥＴにおけるソース拡散部は、注入損傷深さよりも故意に深く作られる。このように、閾値電圧およびＲＤＳＯＮ特性がシリコン結晶注入損傷によって影響を受けないように、チャネル長全体が未損傷のシリコンに沿っている。
【００１１】
本発明の更なる特徴として、ミラー容量をさらに減じるために、約１０００Åから約２０００Åの深さのかなり少量ドープのＰ‐‐／Ｎ‐‐拡散部がトレンチの底部周囲に形成される。Ｐ‐‐拡散部は、固有の接合電圧によって常に空乏化される。従って、ミラー容量やスイッチング損失を減じる。この概念は、トレンチ素子と同様にプレーナ素子にも応用できる。
【００１２】
【発明の詳細な説明】
以下に、添付の図面を参照して、本発明の実施の形態を説明する。
まず、図１Ａを参照する。図１Ａは、初期の製造段階におけるトレンチＭＯＳＦＥＴのかなり小さい部分を断面図で示す。従って、まず、単結晶シリコンのＮ＋チップ１０が準備され、その上に、エピタキシャル成長されたシリコンのＮ−層１１が形成される。その後、Ｐ−チャネル拡散部１２を形成するために層１１の上部に所定の深さまでＰ−ドーパントが注入され、拡散される。その後、また所定の深さに拡散されるソース領域１３のような間隔をおいて配置されたＮ＋ソース領域を形成するために、Ｎ＋ソース不純物が、適当なマスクを通して注入される。ソース領域１３は、任意の所望の形状をとることができ、ストライプ、セル、または、それに類するものであってよい。
【００１３】
その後、シリコンにおいてトレンチ２０のようなトレンチがエッチされる。約３２０Åの厚さを有する二酸化シリコンゲート層２１は、トレンチ２０の壁および底に沿って成長する。導電性ポリシリコンゲート２２はトレンチ２０内で形成され、ポリシリコン２２の上部は酸化物キャップ２３で覆われる。
【００１４】
その後、ソース電極２４が素子の上部表面全体に形成され、ソース領域１３とチャネル領域１２に接触する。また、ドレイン金属２５が、本体１０の底部に付けられる。
【００１５】
また、図１Ａ、図１Ｂ、および、図２から図５において、同じ要素には同じ符号が付されている。
【００１６】
この点について述べられる構造は、周知のトレンチＭＯＳＦＴ構造である。本発明の第１の特徴によると、高速化のためにミラー容量（ゲートとドレインとの間の容量）、従って、ＱＧを減じるように、ポリシリコン２２形成の前であって、ゲート酸化物ステップの前または後に、トレンチ壁において、かなり少量ドープのＰ‐‐／Ｎ‐‐拡散部３０が形成される。拡散深さは、好ましくは、１０００Åから２０００Åである。このＰ‐‐拡散部３０は、基板１１に対する固有の接合電圧によって常に空乏化されるほど十分に低い濃度を有している。それ故、ミラー容量を減少させる。
【００１７】
図２は、同じ拡散部３０が、ゲート酸化物４０、ポリシリコン３１、ＬＴＯ層４２、および、ソース金属２４を有するその他の従来のプレーナＭＯＳＦＥＴ構造において使用できることを示す。
【００１８】
図１Ｂは、図１ＡのＰ‐‐拡散部が、トレンチ２０を受け入れてかなり薄いＮ型空乏層のように動作する３ミクロン深さのＮ‐‐領域５０によって置きかえられる。Ｎ‐‐領域５０は、約１×１０１４ａｔｏｍｓ／ｃｍ３の濃度を有し、固有の接合電荷によって十分に空乏化される。
【００１９】
図１Ａおよび図２のＰ‐‐領域３０のドーピング濃度は、約１×１０１２ａｔｏｍｓ／ｃｍ２の注入ドーズによって生じる。比較によると、Ｎ‐‐領域５０は５０Ωであり、Ｎ＋領域１１は０．００３Ωｃｍ材料である。
【００２０】
図３および図４は、トレンチにおいて厚い底部酸化物および薄い側壁酸化物を使用することによって、素子のゲート‐ドレイン容量を減ずる、従って、低いオン抵抗を保つ新規の構造および処理を示す。より詳細には、従来のトレンチ素子において、底部酸化物の厚さは、約３２０Åである側壁の酸化物の厚さであった。本発明によると、底部酸化物層は、１０００Åから１４００Åの厚さまで増大し、トレンチは、トレンチの角で丸みをおびており、これらの角でドレイン／ソース絶縁耐圧およびゲート‐ドレイン絶縁耐圧を増大させる。
【００２１】
従って、図３においてトレンチ２０が形成された後、その壁および底部は、従来のＳｉ３Ｎ４堆積処理のとおりに、窒化シリコンで覆われる。その後、トレンチ底部の窒化物は、図３の窒化物層６０に示されるようなトレンチ壁上の窒化物をそのままに保って、適当な反応性エッチ処理を用いて除去される。その後、トレンチ２０の露出したシリコン底部に酸化物が成長され、図３の厚い酸化物層６１を形成する。層６１は、（一例として）１０００Åから１４００Åの厚さを有し、偶発的に、丸みをおびたエッジ６２、６３（または、もしそのトレンチの断面が多角形なら丸みをおびたトレンチ底部周囲）を形成する。その後、図３の窒化物６０は、適当な窒化物エッチ、例えば、酸化物６１をそのままに保つＨ３ＰＯ４によって除去される。その後、トレンチ２０の露出した側壁に、薄いゲート酸化物６２（図４）が３００Åから３２０Åの厚さまで成長できる。
【００２２】
本発明によるもう１つの実施の形態において、トレンチ２０が形成された後、中性粒子（例えば、アルゴン）の多ドーズ注入（例えば、１×１０１６ａｔｏｍｓ／ｃｍ２）がトレンチの底部のみに適用され、トレンチ底部の単結晶シリコンをアモルファスシリコンに変換する。その後、酸化物成長ステップは、単結晶トレンチ壁およびアモルファス化された底部トレンチ表面に酸化物を成長する。アモルファスシリコン上の酸化物は、トレンチ壁上の酸化物の約３倍から４倍早く成長する。従って、トレンチに所望の厚い底部を提供する。
【００２３】
その後、ポリシリコンゲート、ソース電極、および、ドレイン電極の形成により、周知の方法で素子が完成される。
【００２４】
結果として得られる素子は、ゲート‐ドレイン容量が小さい。また、厚い酸化物６１、および、従来技術のより鋭いトレンチエッジよりも丸みをおびたトレンチ底部エッジのために、耐圧能力が改良される。
【００２５】
図４のような素子は、チャネルにおいてのみ逆電圧を防止する、より短いチャネル長を有することが望ましい。従って、低電圧トレンチＭＯＳＦＥＴは、約１．３ミクロンのトレンチ壁に沿ったチャネル長を使用することが通常であった。図５に示されるように、例えば０．７ミクロンの減じられたチャネル長が使用できることがわかった。そのような素子を作製するために、Ｐ‐領域１２とＮ＋ソース領域１３の注入中に引き起こされるかなり長い注入誘導損傷を含んでもよいと考える必要がある。本発明のもう１つの側面により、ソース領域１３は注入損傷の深さよりも深いところまで故意に拡散される。このようにして、減じられた長さの全チャネルが非損傷のシリコンにある。故に、それは、全ソース‐ドレイン電圧をよく防止できる。
【００２６】
本発明は、特定の実施の形態に関して述べられたけれども、多くの変形や改良、および、他の用途が、当業者に明らかになる。故に、本発明は、本明細書の特定の開示によって限定されず、添付の請求項によってのみ限定されることが好ましい。
【図面の簡単な説明】
【図１Ａ】  ミラー容量を減じるためにＰ‐‐／Ｎ‐‐注入部を有するトレンチの断面図。
【図１Ｂ】  図１Ａの構造に対する別の実施の形態。
【図２】  新規のＰ‐‐／Ｎ‐‐注入部を有するプレーナ形態チップのセル部品の断面図。
【図３】  トレンチがその底部に薄い二酸化シリコン層を有し、その壁に窒化シリコン層を有する処理段階におけるトレンチを備えたシリコンチップを示す図。
【図４】  壁から窒化物層が除去され、厚い酸化物によって置きかえられた後の図３の構造を示す図。
【図５】  ソース拡散層が注入損傷の深さよりも深い減じられたチャネル長が使用される図４のトレンチ構造を示す図。
【符号の説明】
１０  シリコンのＮ＋チップ
１１  シリコンのＮ−層
１２  チャネル領域
１３  ソース領域
２０  トレンチ
２１  二酸化シリコンゲート層
２２  導電性ポリシリコンゲート
２３  酸化物キャップ
２４  ソース電極
２５  ドレイン電極
３０  Ｐ‐‐／Ｎ‐‐拡散部
【図１Ａ】
0003699907.tif 000002
【図１Ｂ】
0003699907.tif 000003
【図２】
0003699907.tif 000004
【図３】
0003699907.tif 000005
【図４】
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【図５】
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