(57)【特許請求の範囲】
【請求項１】
３本の走査電極を同時選択するマルチライン駆動法により、走査電極及び信号電極を有する電気光学装置を駆動する表示駆動回路であって、
同時選択される３本の走査電極の走査パターンに対応するｍ（ｍは、２以上の整数）ビットの第１〜第３の階調データのビット単位に設けられ、前記第１〜第３の階調データの各ビットとフィールド信号とに基づいてデコード出力信号を出力する第１〜第ｍのデコード回路と、
前記第１〜第ｍのデコード回路によって出力されたｍビットのデコード出力信号に対応したパルス幅を有するパルス幅変調信号を生成するパルス幅変調信号変換回路と、
前記パルス幅変調信号に基づいて信号電極を駆動する信号電極駆動回路とを含み、
前記第ｉ（１≦ｉ≦ｍ、ｉは整数）のデコード回路は、
同時選択される３本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとを規定する直交関数に基づいて、前記第１〜第３の階調データの第ｉビットのデータである表示パターンと該表示パターンに対応するダミーパターンとに対して行った所与の演算の結果を用いて、前記フィールド信号に対応したデコード出力信号を出力し、
前記信号電極駆動回路が、
前記パルス幅変調信号に基づいて、２値の電圧レベルのいずれかを用いて前記信号電極を駆動することを特徴とする表示駆動回路。
【請求項２】
３本の走査電極を同時選択するマルチライン駆動法により、走査電極及び信号電極を有する電気光学装置を駆動する表示駆動回路であって、
同時選択される３本の走査電極の走査パターンに対応するｍ（ｍは、２以上の整数）ビットの第１〜第３の階調データを（ｍ＋ｐ）（ｐは自然数）ビットの第１〜第３の変換階調データに変換する階調データ変換回路と、
第１〜第３の変換階調データのビット単位に設けられ、前記第１〜第３の変換階調データの各ビットとフィールド信号とに基づいてデコード出力信号を出力する第１〜第（ｍ＋ｐ）のデコード回路と、
前記第１〜第（ｍ＋ｐ）のデコード回路によって出力された（ｍ＋ｐ）ビットのデコード出力信号に対応したパルス幅を有するパルス幅変調信号を生成するパルス幅変調信号変換回路と、
前記パルス幅変調信号に基づいて信号電極を駆動する信号電極駆動回路とを含み、
前記第ｊ（１≦ｊ≦ｍ＋ｐ、ｊは整数）のデコード回路は、
同時選択される３本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとを規定する直交関数に基づいて、前記第１〜第３の変換階調データの第ｊビットのデータである表示パターンと該表示パターンに対応するダミーパターンとに対して行った所与の演算の結果を用いて、前記フィールド信号に対応したデコード出力信号を出力し、
前記信号電極駆動回路が、
前記パルス幅変調信号に基づいて、２値の電圧レベルのいずれかを用いて前記信号電極を駆動することを特徴とする表示駆動回路。
【請求項３】
３本の走査電極を同時選択するマルチライン駆動法により駆動される電気光学装置であって、
互いに交差する複数の走査電極及び複数の信号電極により特定される画素と、
信号電極を駆動する請求項１又は２記載の表示駆動回路と、
走査電極を駆動する走査ドライバと、
を含むことを特徴とする電気光学装置。
【請求項４】
３本の走査電極を同時選択するマルチライン駆動法により駆動される電気光学装置であって、
互いに交差する複数の走査電極及び複数の信号電極により特定される画素を有する表示パネルと、
信号電極を駆動する請求項１又は２記載の表示駆動回路と、
走査電極を駆動する走査ドライバと、
を含むことを特徴とする電気光学装置。
【請求項５】
３本の走査電極を同時選択するマルチライン駆動法により、走査電極及び信号電極を有する電気光学装置を駆動する表示駆動方法であって、
同時選択される３本の走査電極の走査パターンに対応するｍ（ｍは、２以上の整数）ビットの第１〜第３の階調データのビット単位に、前記第１〜第３の階調データの第ｉ（１≦ｉ≦ｍ、ｉは整数）ビットのデータとフィールド信号とに基づいてデコード出力信号を出力し、
ｍビットの前記デコード出力信号に対応したパルス幅を有するパルス幅変調信号に基づいて、２値の電圧レベルのいずれかを用いて信号電極を駆動し、
前記デコード出力信号の第ｉのビットは、
同時選択される３本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとを規定する直交関数に基づいて、前記第１〜第３の階調データの第ｉビットのデータである表示パターンと該表示パターンに対応するダミーパターンとに対して行った所与の演算の結果を用いて、前記フィールド信号に対応して出力されることを特徴とする表示駆動方法。
【請求項６】
３本の走査電極を同時選択するマルチライン駆動法により、走査電極及び信号電極を有する電気光学装置を駆動する表示駆動方法であって、
同時選択される３本の走査電極の走査パターンに対応するｍ（ｍは、２以上の整数）ビットの第１〜第３の階調データを、（ｍ＋ｐ）（ｐは自然数）ビットの第１〜第３の変換階調データに変換し、
前記第１〜第３の変換諧調データのビット単位に、第１〜第３の変換階調データの第ｊ（１≦ｊ≦ｍ＋ｐ、ｊは整数）ビットのデータとフィールド信号とに基づいてデコード出力信号を出力し、
（ｍ＋ｐ）ビットの前記デコード出力信号に対応したパルス幅を有するパルス幅変調信号に基づいて、２値の電圧レベルのいずれかを用いて信号電極を駆動し、
前記デコード出力信号の第ｊのビットは、
同時選択される３本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとを規定する直交関数に基づいて、前記第１〜第３の変換階調データの第ｊビットのデータである表示パターンと該表示パターンに対応するダミーパターンとに対して行った所与の演算の結果を用いて、前記フィールド信号に対応して出力されることを特徴とする表示駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示駆動回路、電気光学装置及び表示駆動方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
単純マトリックス型の液晶パネルを有する電気光学装置では、複数の走査電極を同時選択するマルチライン駆動法（ＭＬＳ）により応答速度の向上と高コントラスト化が実現されている。ＭＬＳにより階調表示を行う場合、例えばフレーム間引き法（Ｆｒａｍｅ  Ｒａｔｅ  Ｃｏｎｔｒｏｌ：以下、ＦＲＣと略す。）やパルス幅変調法（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ：以下、ＰＷＭと略す。）が行われる。
【０００３】
ところが、フレーム周波数が低い場合、ＦＲＣではフリッカが目立つという問題がある。このため、ＦＲＣで階調表示を行う場合、フレーム周波数を高くする必要がある。また、近年の液晶パネルに対する動画表示のニーズの高まりにより、高速応答の液晶材を用いる必要が生じている。高速応答の液晶材を用いると、液晶のオン・オフの切り替えが高速になって動画表示に適している反面、その切り替えがより一層目立ち易くなる。したがって、さらにフレーム周波数を高くしなければならず、消費電力の増大を招く。
【０００４】
これに対して、ＰＷＭでは、上述のフリッカの問題が生じない。ところが、ＰＷＭでは、クロストークの影響が問題となる。すなわち、ＭＬＳによる駆動を行う場合、実効値が液晶層に印加されることになるが、信号電極の電圧レベルの変化が走査電極の電圧レベルを変動させ、その結果実効値が低下し、コントラストを劣化させる。このクロストークの影響は、信号電極に印加される電圧の駆動波形を工夫することで低減することができる。例えば、駆動波形をラインやフレームごとにシフト（右寄せや左寄せ）させることで、実効値を変化させることなくクロストークの影響を低減することができる。また、例えば駆動波形の変化点を減らすことで、信号電極の電圧レベル変化に起因した走査電極の電圧レベル変動を減少させ、クロストークの影響を低減することができる。
【０００５】
しかしながら、４ライン同時選択のＭＬＳの場合、信号電極に印加される電圧の駆動波形は、例えば図１８に示すように電圧レベル数が「５」（２Ｖｘ、Ｖｘ、０、−Ｖｘ、−２Ｖｘ）となり、非常に複雑な波形となる。すなわち、駆動波形をシフト処理する回路が複雑化し、電圧レベルの変化点（Ｃ１〜Ｃ７）が多くなってしまう。電圧レベル数を削減することで、駆動波形を単純化するとともに電圧変化点を少なくすることができるが、電圧レベル数を削減することは、コントラスト比を劣化させることになる。例えば、３ライン同時選択によるＭＬＳの場合、電圧レベル数が「４」となるが、４ライン同時選択によるＭＬＳに比べてコントラスト比が悪くなってしまう。
【０００６】
このようなコントラスト比の劣化を抑えて、電圧レベル数の削減を実現する駆動方法として、仮想電極を用いたものが提案されている（例えば特開平１０−３０１５４５号公報）。しかしながら、この技術では、階調データから仮想データを発生するためのＭＬＳ演算を行う複雑な演算回路が必要となり、回路規模の増大を招くという問題がある。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ＭＬＳによる表示駆動を行う場合に、電圧レベル数を削減する簡素な構成で、コントラスト比の劣化を抑えることができる表示駆動回路、電気光学装置及び表示駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、３本の走査電極を同時選択するマルチライン駆動法により、走査電極及び信号電極を有する電気光学装置を駆動する表示駆動回路であって、同時選択される３本の走査電極の走査パターンに対応するｍ（ｍは、自然数）ビットの第１〜第３の階調データのビット単位に設けられ、前記第１〜第３の階調データの各ビットとフィールド信号とに基づいてデコード出力信号を出力する第１〜第ｍのデコード回路と、前記第１〜第ｍのデコード回路によって出力されたデコード出力信号に基づいて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第ｍのデコード回路は、同時選択される３本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとを規定する直交関数に基づいて、表示パターンと該表示パターンに対応するダミーパターンとに対して行った所与の演算の結果を用いて、前記フィールド信号に対応したデコード出力信号を出力することを特徴とする。
【０００９】
本発明においては、第１〜第ｍのデコード回路が、ｍビットの階調データのビット単位に設けられる。そして、同時選択される３本の走査電極に対応した第１〜第３の階調データの各ビットがそれぞれ、第１〜第ｍのデコード回路に入力される。すなわち、第ｋ（１≦ｋ≦ｍ、ｋは自然数）のデコード回路には、第１〜第３の階調データの第ｋビット目がそれぞれ入力される。
【００１０】
第１〜第ｍのデコード回路は、直交関数（同時選択される３本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとにより規定される）に基づいて、表示パターンと該表示パターンとに対応するダミーパターンとに対して行った所与の演算の結果を用いて、フィールド信号に対応したデコード出力信号を出力する。
【００１１】
本発明によれば、３ライン同時選択のＭＬＳにおいて、仮想電極の走査パターンとダミーパターンとを用いて、電圧レベル数を「２」とすることができ、信号電極の電圧レベルの変化点を減らして単純な駆動波形を生成し、非常に簡素な構成でＭＬＳを実現できる。さらに、第１〜第ｍのデコード回路により、３ライン同時選択のＭＬＳにおいて、４ライン同時選択のＭＬＳ演算結果を用いて信号電極を駆動することができるので、同時選択本数の削減によるコントラスト低下を抑えることができる。さらにまた、同時選択される走査電極の走査パターンに対応するダミーの走査パターンと、表示パターンに対応するダミーパターンとを演算により求める必要がないので、構成の簡素化を図ることができる。
【００１２】
第１〜第ｍのデコード回路は、例えばあらかじめ直交関数を用いてフィールド毎にＭＬＳ演算の結果を求めておき、ＲＯＭに記憶させたり、組み合わせ回路で論理回路を組むことにより、フィールドに応じたデコード出力信号を出力させるようにしてもよい。
【００１３】
また、表示パターンに対応するダミーパターンは、例えば表示パターンとダミーパターンの各要素の表示オン若しくは表示オフの数が、偶数（０を含む）個になるように決めることができる。
【００１４】
また本発明は、前記第１〜第ｍのデコード回路によって出力されたｍビットのデコード出力信号をパルス幅変調するパルス幅変調信号変換回路を含み、前記信号電極駆動回路は、前記パルス幅変調信号変換回路によってパルス幅変調された信号に基づき、信号電極を駆動することができる。
【００１５】
本発明によれば、信号電極の電圧レベルの変化点が減少して駆動波形が単純化しているため、パルス幅変調に伴うクロストークの影響を軽減することができる。したがって、ＭＬＳで階調表示を行う場合に、ＦＲＣを用いることなく、ＰＷＭにより、低消費、かつ高コントラストな階調表現を実現させることができるようになる。
【００１６】
また本発明は、３本の走査電極を同時選択するマルチライン駆動法により、走査電極及び信号電極を有する電気光学装置を駆動する表示駆動回路であって、同時選択される３本の走査電極の走査パターンに対応するｍ（ｍは自然数）ビットの第１〜第３の階調データを（ｍ＋ｐ）（ｐは自然数）ビットの第１〜第３の変換階調データに変換する階調データ変換回路と、第１〜第３の変換階調データのビット単位に設けられ、前記第１〜第３の変換階調データの各ビットとフィールド信号とに基づいてデコード出力信号を出力する第１〜第（ｍ＋ｐ）のデコード回路と、前記第１〜第（ｍ＋ｐ）のデコード回路によって出力されたデコード出力信号に基づいて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第（ｍ＋ｐ）のデコード回路は、同時選択される３本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとを規定する直交関数に基づいて、表示パターンと該表示パターンに対応するダミーパターンとに対して行った所与の演算の結果を用いて、前記フィールド信号に対応したデコード出力信号を出力する。
【００１７】
本発明においては、ｍビットの階調データを（ｍ＋ｐ）ビットの階調データに変換する階調データ変換回路が設けられる。そして、該階調データ変換回路によってビット数が変換された階調データが、第１〜第（ｍ＋ｐ）のデコード回路に入力される。第１〜第（ｍ＋ｐ）のデコード回路は、（ｍ＋ｐ）ビットの階調データのビット単位に設けられる。そして、同時選択される３本の走査電極に対応した第１〜第３の階調データの各ビットがそれぞれ、第１〜第（ｍ＋ｐ）のデコード回路に入力される。すなわち、第ｊ（１≦ｊ≦（ｍ＋ｐ）、ｊは自然数）のデコード回路には、第１〜第３の階調データの第ｊビット目がそれぞれ入力される。
【００１８】
第１〜第（ｍ＋ｐ）のデコード回路は、直交関数（同時選択される３本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとにより規定される）に基づいて、表示パターンと該表示パターンとに対応するダミーパターンとに対して行った所与の演算の結果を用いて、フィールド信号に対応したデコード出力信号を出力する。
【００１９】
本発明によれば、階調データ変換回路によってビット数を変換することができるので、階調表現をより細かく設定することができる。また、階調データ変換回路によって、例えば特定の階調データを補正階調データに切り替えて出力させることで、表示パネルの観者の眼の特性に応じた階調表現が可能となる。
【００２０】
さらに、３ライン同時選択のＭＬＳにおいて、仮想電極の走査パターンとダミーパターンとを用いて、電圧レベル数を削減することができ、非常に簡素な構成でＭＬＳを実現できる。さらにまた、第１〜第（ｍ＋ｐ）のデコード回路により、３ライン同時選択のＭＬＳにおいて、これよりコントラストの向上を図ることができる同時選択数のＭＬＳ演算結果を用いて信号電極を駆動することができるので、コントラスト低下を抑えることができる。さらにまた、同時選択される走査電極の走査パターンに対応するダミーの走査パターンと、表示パターンに対応するダミーパターンとを演算により求める必要がないので、構成の簡素化を図ることができる。
【００２１】
第１〜第（ｍ＋ｐ）のデコード回路は、例えばあらかじめ直交関数を用いてフィールド毎にＭＬＳ演算の結果を求めておき、ＲＯＭに記憶させたり、組み合わせ回路で論理回路を組むことにより、フィールドに応じたデコード出力信号を出力させるようにしてもよい。
【００２２】
また、表示パターンに対応するダミーパターンは、例えば表示パターンとダミーパターンの各要素の表示オン若しくは表示オフの数が、偶数（０を含む）個になるように決めることができる。
【００２３】
また本発明は、前記第１〜第（ｍ＋ｐ）のデコード回路によって出力された（ｍ＋ｐ）ビットのデコード出力信号をパルス幅変調するパルス幅変調信号変換回路を含み、前記信号電極駆動回路は、前記パルス幅変調信号変換回路によってパルス幅変調された信号に基づき、信号電極を駆動することができる。
【００２４】
本発明によれば、信号電極の電圧レベルの変化点が減少して駆動波形が単純化しているため、パルス幅変調に伴うクロストークの影響を軽減することができる。したがって、ＭＬＳで階調表示を行う場合に、ＦＲＣを用いることなく、ＰＷＭにより、低消費、かつ高コントラストな階調表現を実現させることができるようになる。しかも、階調データのビット数が変換されるため、任意に調整可能な階調特性を実現することができる。
【００２５】
また本発明は、３本の走査電極を同時選択するマルチライン駆動法により駆動される電気光学装置であって、互いに交差する複数の走査電極及び複数の信号電極により特定される画素と、信号電極を駆動する上記いずれか記載の表示駆動回路と、走査電極を駆動する走査ドライバとを含むことを特徴としている。
【００２６】
本発明によれば、コントラスト比の劣化を抑え、電圧レベル数の削減による簡素な構成の電気光学装置を提供することができる。
【００２７】
また本発明は、３本の走査電極を同時選択するマルチライン駆動法により駆動される電気光学装置であって、互いに交差する複数の走査電極及び複数の信号電極により特定される画素を有する表示パネルと、信号電極を駆動する上記いずれか記載の表示駆動回路と、走査電極を駆動する走査ドライバとを含むことを特徴としている。
【００２８】
本発明によれば、コントラスト比の劣化を抑え、電圧レベル数の削減による簡素な構成の電気光学装置を提供することができる。
【００２９】
また本発明は、３本の走査電極を同時選択するマルチライン駆動法により、走査電極及び信号電極を有する電気光学装置を駆動する表示駆動方法であって、同時選択される３本の走査電極の走査パターンに対応するｍ（ｍは自然数）ビットの第１〜第３の階調データのビット単位に、前記第１〜第３の階調データの各ビットとフィールド信号とに基づいてデコード出力信号を出力し、前記デコード出力信号に基づいて信号電極を駆動し、前記デコード出力信号は、同時選択される３本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとを規定する直交関数に基づいて、表示パターンと該表示パターンに対応するダミーパターンとに対して行った所与の演算の結果を用いて、前記フィールド信号に対応して出力されることを特徴とする。
【００３０】
本発明においては、同時選択される３本の走査電極に対応した第１〜第３の階調データのビット単位に、直交関数（同時選択される３本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとにより規定される）に基づいて、表示パターンと該表示パターンとに対応するダミーパターンとに対して行った所与の演算の結果を用いて、フィールド信号に対応したデコード出力信号を出力し、該デコード出力信号に基づいて信号電極を駆動する。
【００３１】
本発明によれば、３ライン同時選択のＭＬＳにおいて、仮想電極の走査パターンとダミーパターンとを用いて、電圧レベル数を「２」とすることができ、信号電極の電圧レベルの変化点を減らして単純な駆動波形を生成し、非常に簡素な構成でＭＬＳを実現できる。さらに、３ライン同時選択のＭＬＳにおいて、階調データのビット単位に、４ライン同時選択のＭＬＳ演算結果を用いてデコード出力信号を出力させ、該デコード出力信号に基づき信号電極を駆動することができるので、同時選択本数の削減によるコントラスト低下を抑えることができる。さらにまた、同時選択される走査電極の走査パターンに対応するダミーの走査パターンと、表示パターンに対応するダミーパターンとを演算により求める必要がないので、構成の簡素化を図ることができる。
【００３２】
なお表示パターンに対応するダミーパターンは、例えば表示パターンとダミーパターンの各要素の表示オン若しくは表示オフの数が、偶数（０を含む）個になるように決めることができる。
【００３３】
また本発明は、３本の走査電極を同時選択するマルチライン駆動法により、走査電極及び信号電極を有する電気光学装置を駆動する表示駆動方法であって、同時選択される３本の走査電極の走査パターンに対応するｍ（ｍは自然数）ビットの第１〜第３の階調データを、（ｍ＋ｐ）（ｐは自然数）ビットの第１〜第３の変換階調データに変換し、前記第１〜第３の変換諧調データのビット単位に、第１〜第３の変換階調データの各ビットとフィールド信号とに基づいてデコード出力信号を出力し、前記デコード出力信号に基づいて信号電極を駆動し、前記デコード出力信号は、同時選択される３本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとを規定する直交関数に基づいて、表示パターンと該表示パターンに対応するダミーパターンとに対して行った所与の演算の結果を用いて、前記フィールド信号に対応して出力されることを特徴とする。
【００３４】
本発明においては、同時選択される３本の走査電極の走査パターンに対応したｍビットの階調データを（ｍ＋ｐ）ビットの階調データに変換した後、（ｍ＋ｐ）ビットの階調データのビット単位に、直交関数（同時選択される３本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとにより規定される）に基づいて、表示パターンと該表示パターンとに対応するダミーパターンとに対して行った所与の演算の結果を用いて、フィールド信号に対応したデコード出力信号を出力する。
【００３５】
こうすることで、階調データのビット数を変換することができるので、階調表現をより細かく設定することができる。また、例えば特定の階調データを補正階調データに切り替えて出力させることで、表示パネルの観者の眼の特性に応じた階調表現が可能となる。
【００３６】
さらに、３ライン同時選択のＭＬＳにおいて、仮想電極の走査パターンとダミーパターンとを用いて、電圧レベル数を削減することができ、非常に簡素な構成でＭＬＳを実現できる。さらにまた、３ライン同時選択のＭＬＳにおいて、これよりコントラストの向上を図ることができる同時選択数のＭＬＳ演算結果を用いて信号電極を駆動することができるので、コントラスト低下を抑えることができる。
【００３７】
また、表示パターンに対応するダミーパターンは、例えば表示パターンとダミーパターンの各要素の表示オン若しくは表示オフの数が、偶数（０を含む）個になるように決めることができる。
【００３８】
また本発明は、前記デコード出力信号をパルス幅変調した信号に基づき、信号電極を駆動することができる。
【００３９】
本発明によれば、信号電極の電圧レベルの変化点が減少して駆動波形が単純化しているため、パルス幅変調に伴うクロストークの影響を軽減することができる。したがって、ＭＬＳで階調表示を行う場合に、ＦＲＣを用いることなく、ＰＷＭにより、低消費、かつ高コントラストな階調表現を実現させることができるようになる。しかも、階調データのビット数が変換されるため、任意に調整可能な階調特性を実現することができる。
【００４０】
なお本発明に係る表示駆動回路は、以下のように構成することもできる。
【００４１】
すなわち、ｎ（ｎは自然数）本の走査電極を同時選択するマルチライン駆動法により、走査電極及び信号電極を有する電気光学装置を駆動する表示駆動回路であって、同時選択されるｎ本の走査電極の走査パターンに対応するｍ（ｍは自然数）ビットの第１〜第ｎの階調データのビット単位に設けられ、前記第１〜第ｎの階調データの各ビットとフィールド信号とに基づいてデコード出力信号を出力する第１〜第ｍのデコード回路と、前記第１〜第ｍのデコード回路によって出力されたデコード出力信号に基づいて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第ｍのデコード回路は、同時選択されるｎ本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとを規定する直交関数に基づいて、表示パターンと該表示パターンに対応するダミーパターンとに対して行った所与の演算の結果を用いて、前記フィールド信号に対応したデコード出力信号を出力する。
【００４２】
この場合、第１〜第ｍのデコード回路が、ｍビットの階調データのビット単位に設けられる。そして、同時選択されるｎ本の走査電極に対応した第１〜第ｎの階調データの各ビットがそれぞれ、第１〜第ｍのデコード回路に入力される。すなわち、第ｋ（１≦ｋ≦ｍ、ｋは自然数）のデコード回路には、第１〜第ｎの階調データの第ｋビット目がそれぞれ入力される。
【００４３】
第１〜第ｍのデコード回路は、直交関数（同時選択されるｎ本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとにより規定される）に基づいて、表示パターンと該表示パターンとに対応するダミーパターンとに対して行った所与の演算の結果を用いて、フィールド信号に対応したデコード出力信号を出力する。
【００４４】
こうすることで、ｎライン同時選択のＭＬＳにおいて、仮想電極の走査パターンとダミーパターンとを用いて、電圧レベル数を削減することができ、非常に簡素な構成でＭＬＳを実現できる。さらに、第１〜第ｍのデコード回路により、ｎライン同時選択のＭＬＳにおいて、これよりコントラストの向上を図ることができる同時選択数のＭＬＳ演算結果を用いて信号電極を駆動することができるので、コントラスト低下を抑えることができる。さらにまた、同時選択される走査電極の走査パターンに対応するダミーの走査パターンと、表示パターンに対応するダミーパターンとを演算により求める必要がないので、構成の簡素化を図ることができる。
【００４５】
第１〜第ｍのデコード回路は、例えばあらかじめ直交関数を用いてフィールド毎にＭＬＳ演算の結果を求めておき、ＲＯＭに記憶させたり、組み合わせ回路で論理回路を組むことにより、フィールドに応じたデコード出力信号を出力させるようにしてもよい。
【００４６】
また、表示パターンに対応するダミーパターンは、例えば表示パターンとダミーパターンの各要素の表示オン若しくは表示オフの数が、偶数（０を含む）個になるように決めることができる。
【００４７】
さらに本発明に係る表示駆動方法は、以下のように行うことができる。
【００４８】
すなわち、ｎ（ｎは自然数）本の走査電極を同時選択するマルチライン駆動法により、走査電極及び信号電極を有する電気光学装置を駆動する表示駆動方法であって、同時選択されるｎ本の走査電極の走査パターンに対応するｍ（ｍは自然数）ビットの第１〜第ｎの階調データのビット単位に、前記第１〜第ｎの階調データの各ビットとフィールド信号とに基づいてデコード出力信号を出力し、前記デコード出力信号に基づいて信号電極を駆動し、前記デコード出力信号は、同時選択されるｎ本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとを規定する直交関数に基づいて、表示パターンと該表示パターンに対応するダミーパターンとに対して行った所与の演算の結果を用いて、前記フィールド信号に対応して出力される。
【００４９】
この場合、同時選択されるｎ本の走査電極に対応した第１〜第ｎの階調データのビット単位に、直交関数（同時選択されるｎ本の走査電極のフィールドごとの走査パターンと該走査パターンに対応する仮想走査電極の走査パターンとにより規定される）に基づいて、表示パターンと該表示パターンとに対応するダミーパターンとに対して行った所与の演算の結果を用いて、フィールド信号に対応したデコード出力信号を出力し、該デコード出力信号に基づいて信号電極を駆動する。
【００５０】
こうすることで、ｎライン同時選択のＭＬＳにおいて、仮想電極の走査パターンとダミーパターンとを用いて、電圧レベル数を削減することができ、信号電極の電圧レベルの変化点を減らして単純な駆動波形を生成し、非常に簡素な構成でＭＬＳを実現できる。さらに、ｎライン同時選択のＭＬＳにおいて、階調データのビット単位に、これよりコントラストが向上する同時選択数のＭＬＳ演算結果を用いてデコード出力信号を出力させ、該デコード出力信号に基づき信号電極を駆動することができるので、同時選択本数の削減によるコントラスト低下を抑えることができる。さらにまた、同時選択される走査電極の走査パターンに対応するダミーの走査パターンと、表示パターンに対応するダミーパターンとを演算により求める必要がないので、構成の簡素化を図ることができる。
【００５１】
なお表示パターンに対応するダミーパターンは、例えば表示パターンとダミーパターンの各要素の表示オン若しくは表示オフの数が、偶数（０を含む）個になるように決めることができる。
【００５２】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００５３】
なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００５４】
１．  電気光学装置
図１に、本実施形態における電気光学装置の構成の一例を示す。
【００５５】
電気光学装置２００は、液晶パネル（広義には、表示パネル）２０２を含む。
【００５６】
電気光学装置２００は、液晶パネル２０２を駆動する信号ドライバ（セグメントドライバ）２０４を含むことができる。さらに電気光学装置２００は、液晶パネル２０２を駆動する走査ドライバ（コモンドライバ）２０６を含むことができる。
【００５７】
液晶パネル２０２は、複数の画素を有しており、画素は複数の走査電極及び複数の信号電極を用いて特定される。画素に対応した領域には、電気光学素子が設けられている。液晶パネル２０２は、電圧印加によって光学特性が変化する液晶その他の電気光学素子を用いたものであればよい。液晶パネル２０２としては、例えば単純マトリクスパネルにより構成することができる。この場合、信号（セグメント）電極（第１の電極）が形成された第１基板と、走査（コモン）電極（第２の電極）が形成された第２基板との間に、液晶が封入される。第１基板では、方向Ｘに複数の信号電極が配列される。第２基板では、方向Ｙに複数の走査電極が配列される。複数の信号電極は、信号ドライバ２０４により駆動される。複数の走査電極は、走査ドライバ２０６により駆動される。
【００５８】
なお、液晶パネル２０２を例えばガラス基板上に実装し、該ガラス基板上に信号ドライバ２０４及び走査ドライバ２０６を設けるようにしてもよい。
【００５９】
電気光学装置２００は、信号ドライバ２０４及び走査ドライバ２０６に電圧を供給する電源回路２０８を含むことができる。なお、電源回路２０８は、電気光学装置２００の外部に設けてもよいし、信号ドライバ２０４又は走査ドライバ２０６に内蔵させるようにしてもよい。
【００６０】
液晶パネル２０２は、複数の走査電極を同時選択するマルチライン駆動法（ＭＬＳ）により表示駆動される。同時選択数がｍ（ｍは自然数で、例えばｍ＝４）の場合、走査ドライバは、ｍ本単位に走査電極を走査し、信号ドライバはｎ（ｎは自然数で、例えばｍ＝４のときｎ＝４）本単位の表示パターンに基づくセグメント波形（信号電極駆動波形、ＳＥＧ波形）の電圧を信号電極に出力する。このセグメント波形は、走査電極の走査パターンに対応した直交関数を用いて、表示パターンに対して行列演算を行ったＭＬＳ演算結果により特定される。
【００６１】
一般に、ｍライン同時選択のＭＬＳの場合、走査電極の駆動に必要な電圧レベル数は「３」で、信号電極の駆動に必要な電圧レベル数は（ｍ＋１）である。この場合、電源回路により、走査電極の駆動に必要な３値の電圧レベルと、信号電極の駆動に必要な（ｍ＋１）値の電圧レベルとが生成され、それぞれ走査ドライバ及び信号ドライバに供給されることになる。本実施形態では、信号ドライバにおいて電圧レベル数をできるだけ少なくするため、仮想電極の概念を用いて、３ライン同時選択のＭＬＳを２値の電圧レベルで駆動し、かつ４ライン同時選択のＭＬＳと同等のコントラストを実現する。より具体的には、本実施形態における信号ドライバでは、同時選択する３ラインの走査電極の走査パターンに対応した仮想電極のダミーの走査パターンと、該走査パターンに基づく表示パターンに対応したダミーの表示パターン（ダミーパターン）とにより、４ライン同時選択のＭＬＳと同様の演算を行った演算結果のうち３ライン分について信号電極に出力する。
【００６２】
また本実施形態では、複雑な４ライン同時選択のＭＬＳ演算をその都度行うことなく、あらかじめ求めておいたＭＬＳ演算結果からデコード出力させることで、回路構成を大幅に簡素化させることができることを特徴とする。より具体的には、同時選択される走査電極３ライン分の走査パターンと該走査パターンに対応するダミーの走査パターンとの組み合わせにより規定される直交関数を用いて、３ライン分の表示パターンと該表示パターンに対応するダミーの表示パターンとに対して予めＭＬＳ演算を行っておく。そして、このＭＬＳ演算結果を、フィールド信号に応じてデコード出力させるデコード回路を設ける。このようにすれば、デコード回路を、階調データのビットごとに設けることができ、従来のような複雑なＭＬＳ演算回路が不要となる。
【００６３】
２．  表示駆動回路
以下では、上述のように同時選択される３ラインの走査パターンと、該走査パターンに対応した３ライン分の表示パターンにより４ライン同時選択ＭＬＳのＭＬＳ演算結果をデコード出力するＭＬＳデコーダ（広義には、デコード回路）について説明する。このＭＬＳデコーダは、表示駆動回路に含まれる。
【００６４】
２．１  ＭＬＳデコーダ
図２に、ＭＬＳデコーダを含む表示駆動回路の構成の要部を示す。
【００６５】
ここでは、表示駆動回路は、信号電極を駆動する信号ドライバとして機能するものとし、１信号電極（セグメント）単位の構成を示している。また階調データのビット数ｍが「４」（２４＝１６階調）であるものとする。
【００６６】
ＭＬＳデコーダは、階調データのビットごとに設けられた１又は複数の読み出し専用回路（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：以下、ＲＯＭと略す。）により構成することができ、４ビットの階調データの場合４つのＲＯＭにより構成することができる。
【００６７】
表示駆動回路は、階調データのビット単位に、ＭＬＳデコーダとしてのＲＯＭ（広義には、第１〜第４（ｍ）のデコード回路）３００、３０２、３０４、３０６を含む。ＲＯＭ３００、３０２、３０４、３０６は、同時選択される３ラインの走査電極の走査パターンに対応した表示パターンがビット単位で供給されている。したがって、第ｋ（１≦ｋ≦ｍ、ｋは自然数）のデコード回路は、同時選択される３ライン分の走査電極の走査パターンに対応した階調データの第ｋビットが、３ライン分入力される。より具体的には、４ビットの階調データが第１〜第４ビットからなるものとすると、ＲＯＭ３００には、３ライン分の表示パターンに対応した階調データの第１ビット（１Ｌ１ｂ〜３Ｌ１ｂの計３ビット）が供給されている。ＲＯＭ３０２には、３ライン分の表示パターンに対応した階調データの第２ビット（１Ｌ２ｂ〜３Ｌ２ｂの計３ビット）が供給されている。ＲＯＭ３０４には、３ライン分の表示パターンに対応した階調データの第３ビット（１Ｌ３ｂ〜３Ｌ３ｂの計３ビット）が供給されている。ＲＯＭ３０６には、３ライン分の表示パターンに対応した階調データの第４ビット（１Ｌ４ｂ〜３Ｌ４ｂの計３ビット）が供給されている。ＲＯＭ３００、３０２、３０４、３０６は、フィールド信号ｆ１〜ｆ４に応じて、フィールド単位で求められたＭＬＳ演算結果を用いて、２値化された信号（デコード出力信号）を出力する。
【００６８】
表示駆動回路は、同時選択される走査電極の走査パターンに対応した各信号電極の階調データを保持する第１〜第３のラインメモリ３１０、３１２、３１４を含むことができる。この場合、第１のラインメモリ３１０は、保持する第１の階調データの各ビットをＲＯＭ３００、３０２、３０４、３０６に供給する。同様に、第２及び第３のラインメモリ３１２、３１４は、それぞれ保持する第２及び第３の階調データの各ビットをＲＯＭ３００、３０２、３０４、３０６に供給する。なお、表示駆動回路が、階調データを記憶する表示データＲＡＭを内蔵する場合、該表示データＲＡＭにより第１〜第３のラインメモリ３１０、３１２、３１４と同様の機能をもたせることができる。
【００６９】
表示駆動回路は、ＲＯＭ３００、３０２、３０４、３０６からビット単位で出力されたデコード結果を保持する第４のラインメモリ３１６を含むことができる。
【００７０】
ＲＯＭ３００、３０２、３０４、３０６からデコード出力されたＭＬＳ演算結果は、パルス幅変調が行われて信号電極に出力される。図２では、ＲＯＭ３００、３０２、３０４、３０６からデコード出力されたＭＬＳ演算結果を、第４のラインメモリ３１６で一旦ラッチした後、一致検出回路（広義には、パルス幅変調（ＰＷＭ）信号変換回路）３１８によりパルス幅変調を行う。
【００７１】
一致検出回路３１８は、パルス幅刻み用のクロックによりカウントアップされるカウント値と、デコード出力されたＭＬＳ演算結果との一致検出結果に基づいて一致検出結果の信号レベルを変化させてＰＷＭ信号として出力する。
【００７２】
ＰＷＭ信号は、信号電極ごとに設けられた信号電極駆動回路（図示せず）により、信号電極に出力される。
【００７３】
なお、階調データのビット単位にデコード回路としてのＲＯＭを設けるだけでよいので、階調データが３ビットの場合には図３に示す構成となり、本実施形態により開示される技術的な範囲が階調データのビット数に限定されるものではない。
【００７４】
以下では、このような表示駆動回路に含まれるＭＬＳデコーダについて、具体的に説明する。
【００７５】
２．１．１  ３ライン同時選択のＭＬＳ
本実施形態では、同時選択される３ラインの走査電極の走査パターンについて、ダミーの走査電極（仮想電極）の概念を採用し、４ライン分の走査電極の走査パターンによる４ライン同時選択のＭＬＳ演算結果を用いて信号電極に出力する。
【００７６】
図４に、走査電極に出力される走査パターンの一例を示す。
【００７７】
同時選択される３ラインの走査電極に出力される走査パターンを、コモン波形（走査電極駆動波形、ＣＯＭ波形）として、フィールド毎に示している。走査ドライバは、フィールドごとに、センター電圧レベルＶＣを基準に同一振幅（＝Ｖｙ）で極性が異なる電圧レベルＶ３（＝ＶＣ＋Ｖｙ）、ＭＶ３（＝ＶＣ−Ｖｙ）のいずれかを走査電極に出力する。
【００７８】
ここで、電圧レベルＶ３を「１」、電圧レベルＭＶ３を「−１」とする。同時選択される各走査電極について１ｆ（フィールド）〜３ｆのいずれかで「−１」となっている場合、ダミーの走査電極（ダミーライン）には４ｆで「−１」となるように走査パターンを規定する。
【００７９】
走査ドライバは、図５に示したように、２ビットのフィールド設定信号Ｆ１、Ｆ２で表される４状態に対応したフィールド信号ｆ１〜ｆ４に基づき、各走査電極に「１」に対応した電圧レベルＶ３又は「−１」に対応した電圧レベルＭＶ３を供給することで、図４に示す各走査パターンを走査電極に出力することができる。
【００８０】
同時選択される３ラインの走査電極に供給される走査パターンは、各ラインにおける１ｆ〜４ｆの走査パターンを各行の要素とすることで、図４に示すように４次の直交関数として表すことができる。この直交関数は、フィールド毎に、同時選択される３本の走査電極の走査パターン３７０と、該走査パターン３７０に対応する仮想走査電極（ダミーライン）の走査パターン３７２とにより規定される。これにより、第４行には、ダミーの走査電極の走査パターン３７４が表される。なお、走査電極の同時選択数がｎ本の場合も同様に直交関数を表すことができる。
【００８１】
次に、このような走査パターンによる４ライン同時選択のＭＬＳの場合のセグメント波形を考える。
【００８２】
図６（Ａ）〜（Ｈ）及び図７（Ａ）〜（Ｈ）に、４ライン同時選択のＭＬＳを行う場合のセグメント波形を模式的に示す。
【００８３】
ここでは、上述の走査パターンに対応する全表示パターンについて、それぞれセグメント波形を示している。
【００８４】
４ライン同時選択のＭＬＳの場合、一般に信号電極の駆動に必要な電圧レベル数が「５」となる。各フィールドの電圧レベルを、「−２」、「−１」、「０」、「１」、「２」で表し、各電圧レベルをＶ２、Ｖ１、ＶＣ、ＭＶ１、ＭＶ２とする。ここで、走査ドライバと共用可能な共通電圧レベルＶＣを「０」、電圧レベルＶ２を「２」、電圧レベルＶ１を「１」、電圧レベルＭＶ１を「−１」、電圧レベルＭＶ２を「−２」とする。また、５値の電圧レベルＶ２、Ｖ１、ＶＣ、ＭＶ１、ＭＶ２は、以下の関係式が成り立つものとする。
【００８５】
Ｖ２＝ＶＣ＋２Ｖｘ      ・・・（１）
Ｖ１＝ＶＣ＋  Ｖｘ      ・・・（２）
ＭＶ１＝ＶＣ−  Ｖｘ      ・・・（３）
ＭＶ２＝ＶＣ−２Ｖｘ      ・・・（４）
この場合において、各表示パターンについて、各ライン及び各フィールドごとに、液晶層へ印加される電圧を示す。液晶層へ印加される電圧は、走査電極の電圧レベルと信号電極の電圧レベルとの差である。したがって、例えば図６（Ｄ）に示す表示パターン（０，０，１，１）の場合、１ライン目の１ｆにおいて、図４に示すように走査電極は電圧レベルＶ３、当該信号電極は電圧レベルＭＶ１であるため、液晶層への印加電圧は（Ｖ３−ＭＶ１）（＝ＶＣ＋Ｖｙ−（ＶＣ−Ｖｘ）＝Ｖｙ＋Ｖｘ）となる。同様に、１ライン目の２ｆにおいて、走査電極は電圧レベルＶ３、当該信号電極は電圧レベルＶ１であるため、同様に液晶層への印加電圧はＶｙ−Ｖｘとなる。また、例えば図７（Ｆ）に示す表示パターン（１，１，０，１）の場合、１ライン目の１ｆにおいて、液晶層への印加電圧はＶＣとなる。また１ライン目の２ｆにおいて、液晶層への印加電圧はＶｙ＋２Ｖｘとなる。
【００８６】
また各ラインについて、選択期間のみを考慮した液晶層への印加電圧の実効値に対応した評価値を示す。この評価値は、各ラインについて、各フィールドの印加電圧を２乗したものの合計である。結果的に、評価値はＶｏｆｆ２若しくはＶｏｎ２で表される２値であることがわかる。
【００８７】
そこで、図６（Ａ）〜（Ｈ）及び図７（Ａ）〜（Ｈ）に示す各表示パターンに着目すると、表示パターンの１ライン〜３ラインが同じパターンのものが２つずつある。例えば図６（Ａ）に示す表示パターンと、図６（Ｂ）に示す表示パターンとは、１ライン〜３ラインが同じである。さらに、図６（Ｃ）と図６（Ｄ）、図６（Ｅ）と図６（Ｆ）、・・・、図７（Ａ）と図７（Ｂ）、・・・、図７（Ｇ）と図７（Ｈ）も同様である。例えば図６（Ａ）と図６（Ｂ）とを比較すると、その評価値は１ライン〜３ラインが同じで、４ラインのみが異なる。これは、図６（Ｃ）と図６（Ｄ）、図６（Ｅ）と図６（Ｆ）、・・・、図７（Ａ）と図７（Ｂ）、・・・、図７（Ｇ）と図７（Ｈ）も同様である。
【００８８】
各組み合わせについては、セグメント波形が電圧レベルＶ１、ＭＶ１の２値のみを用いるものが１つずつある。したがって、これらを選択すると、表示パターン（０，０，０，０）（図６（Ａ））、（０，０，１，１）（図６（Ｄ））、（０，１，０，１）（図６（Ｆ））、（０，１，１，０）（図６（Ｇ））、（１，０，０，１）（図７（Ｂ））、（１，０，１，０）（図７（Ｃ））、（１，１，０，０）（図７（Ｅ））、（１，１，１，１）（図７（Ｈ））の計８パターンとなる。したがって、これら８パターンにより、１ライン〜３ラインについて４ライン同時選択のＭＬＳと同等のコントラストを実現し、かつ各表示パターンに対応したセグメント波形の電圧レベルを２値で表現することができることになる。
【００８９】
２．１．２  デコード
図８（Ａ）〜（Ｈ）に、本実施形態における３ライン同時選択のＭＬＳによるセグメント波形を模式的に示す。
【００９０】
各表示パターンは、図６（Ａ）〜（Ｈ）及び図７（Ａ）〜（Ｈ）の中から、上述したように選び出されたセグメント波形である。
【００９１】
３ライン同時選択のＭＬＳによりこのようなセグメント波形を出力させる場合、まず１ライン〜３ラインの表示パターンに対し、これに対応する４ラインの表示パターンをダミーの表示パターン（ダミーパターン）として決める。例えば図８（Ａ）〜（Ｈ）では、各ラインの表示パターンの「１」の数が偶数個（０個、２個、４個）のいずれかになるようにダミーパターンを選択すればよい。
【００９２】
そして、計４ライン分の表示パターンに対して、図４に示す直交関数を用いた４ライン同時選択のＭＬＳと同様のＭＬＳ演算を行うことにより、図８（Ａ）〜（Ｈ）に示すように電圧レベルが２値化されたセグメント波形に対応したＭＬＳ演算結果を得ることができる。したがって、得られたＭＬＳ演算結果を用いて、フィールドごとに電圧レベルＶ１又はＭＶ１を出力することで、電圧レベル数が「２」で、かつ４ライン同時選択のＭＬＳと同等のコントラストを実現することができる。
【００９３】
図９に、本実施形態における表示パターンとＭＬＳ演算結果との関係を示す。
【００９４】
ここで、表示パターンは、オンを「−１」、オフを「１」に対応付けている。ダミーパターンは、「１」又は「−１」の個数が偶数（０，２，４）個になるように、「１」又は「−１」のいずれかを選択している。
【００９５】
図９に示すように、図８（Ａ）〜（Ｈ）の計８パターンのみで、４ライン同時選択のＭＬＳによる各表示パターンを網羅することができる。したがって、図９に示す各表示パターンについてＭＬＳ演算を行うと、４ライン同時選択のＭＬＳ演算結果を得ることができる。例えば、表示パターン４００について、該表示パターン４００に対応するダミーパターン４０２として、表示パターン４００及びダミーパターン４０２の各要素の「１」又は「−１」の個数が偶数（０，２，４）個になるように、「−１」が選ばれる。そして、表示パターン４００及びダミーパターン４０２に対し、図４に示す直交関数に基づいて行列演算（ＭＬＳ演算、所与の演算）を行うとＭＬＳ演算結果（所与の演算の結果）４０４が得られる。ここで、ＭＬＳ演算結果４０４は、４ライン同時選択のＭＬＳ演算結果であり、しかもフィールドごとに「２」又は「−２」が得られる。「２」を電圧レベルＶ１、「−２」を電圧レベルＭＶ１に対応付けることで、図８（Ｂ）に示すセグメント波形を表現することができる。
【００９６】
以上より、フィールドごとにデコード出力するＭＬＳデコーダについては、以下に示す真理値表を得ることができる。
【００９７】
図１０に、本実施形態におけるＭＬＳデコーダの真理値表の一例を示す。
【００９８】
ここで、表示パターンＤ１〜Ｄ３において、「１」はオン、「０」はオフに対応する。デコード出力ＯＵＴは、「Ｈ」のとき電圧レベルＶ１、「Ｌ」のとき電圧レベルＭＶ１となる。１ｆは、フィールド信号ｆ１が論理レベル「Ｈ」となることにより規定される。２ｆは、フィールド信号ｆ２が論理レベル「Ｈ」となることにより規定される。３ｆは、フィールド信号ｆ３が論理レベル「Ｈ」となることにより規定される。４ｆは、フィールド信号ｆ４が論理レベル「Ｈ」となることにより規定される。
【００９９】
Ｄ１は、同時選択される３ラインの走査電極に対応する１ライン目の表示パターンを示す。Ｄ２は、同時選択される３ラインの走査電極に対応する２ライン目の表示パターンを示す。Ｄ３は、同時選択される３ラインの走査電極に対応する３ライン目の表示パターンを示す。
【０１００】
この真理値表によれば、次のようなデコード機能を実現することができる。例えばフィールド信号ｆ１が「Ｈ」の場合、表示パターンＤ１〜Ｄ３が（１，０，０）のとき、図９において表示パターン（オン（−１）、オフ（１）、オフ（１））に対応する「オン（−１）」のダミーパターン４１０を用いて、図４に示す直交関数によるＭＬＳ演算結果４１２を得る。したがって、１ｆにおいては、図９に示す電圧レベル「−２」に対応する電圧レベルＭＶ１を出力するように、デコード出力ＯＵＴに論理レベル「Ｌ」を出力する。
【０１０１】
なお、階調データのビット単位に同様のデコード機能を有するデコード回路を設けることで、階調表示を実現することができる。本実施形態では、ＲＯＭ３００、３０２、３０４、３０６は、それぞれ上述の真理値表にしたがってデコード出力する。
【０１０２】
このように、同時選択される３ラインの走査電極の走査パターンと３ラインの信号電極の表示パターンとに基づいて、４ライン同時選択のＭＬＳ演算結果からフィールドに対応したデコード出力信号を出力するデコード回路を、ビット単位で設けるようにしている。したがって、仮想電極に対応したダミーの表示パターン等を生成することなく、３ライン同時選択のＭＬＳが可能となる。また３ライン同時選択のＭＬＳにおいて、信号電極の駆動に必要な電圧レベルを２値化することができ、かつ４ライン同時選択のＭＬＳと同等のコントラストを実現することができる。さらにＭＬＳ演算自体を行う必要がないので、構成を非常に簡素化することができる。
【０１０３】
２．２  パルス幅変調
上述したように本実施形態における表示駆動回路は、ＲＯＭ３００、３０２、３０４、３０６からデコード出力されたＭＬＳ演算結果を、第４のラインメモリ３１６で一旦ラッチした後、パルス幅変調して信号電極に出力する。
【０１０４】
本実施形態では、デコード出力されたＭＬＳ演算結果の信号を、一致検出回路３１８を用いてパルス幅変調する。一致検出回路３１８は、デコード出力されたＭＬＳ演算結果の信号と、パルス幅刻み用のクロックによりカウントアップされるカウント値との一致検出結果に基づいて、パルス幅を変化させる。ＭＬＳ演算結果の信号は、ＰＷＭ変化点設定信号として一致検出回路３１８に供給される。
【０１０５】
図１１に、一致検出回路３１８の構成の一例を示す。
【０１０６】
一致検出回路３１８は、パルス幅刻み用のクロックＧＣＰによりカウントアップされるカウント値の各ビットＣＡ０〜ＣＡ３（ＣＡ０がＬＳＢ）と、ＭＬＳ演算結果の各ビットＧ１〜Ｇ４とが入力され、一致検出結果に基づいてＰＷＭ信号が変化する。
【０１０７】
一致検出回路３１８は、ソース端子に電源電圧レベルＶＣＣが接続されるｐ型ＭＯＳトランジスタ（広義には、スイッチ素子）５００を含む。ｐ型ＭＯＳトランジスタ５００は、ゲート電極にプリチャージ信号としてのリセット信号ＧＲＥＳが印加（供給）され、ドレイン端子に出力ノードＮＤが接続される。なお、リセット信号ＧＲＥＳは、例えば一水平走査期間に対応して変化するラッチパルスＬＰを用いることができる。
【０１０８】
一致検出回路３１８は、ソース端子に接地電圧レベルＧＮＤが接続されるｎ型ＭＯＳトランジスタ５０２を含む。ｎ型ＭＯＳトランジスタ５０２は、ゲート電極にリセット信号ＧＲＥＳが印加され、ドレイン端子にノードＮＤ１が接続される。
【０１０９】
出力ノードＮＤとノードＮＤ１との間に、直列接続された第１〜第４のｎ型ＭＯＳトランジスタ（Ｔｒｎ１〜Ｔｒｎ４）と、直列接続された第５〜第８のｎ型ＭＯＳトランジスタ（Ｔｒｎ５〜Ｔｒｎ８）とが挿入されている。Ｔｒｎ１のドレイン端子及びソース端子は、Ｔｒｎ５のドレイン端子及びソース端子に接続される。Ｔｒｎ２のドレイン端子及びソース端子は、Ｔｒｎ６のドレイン端子及びソース端子に接続される。Ｔｒｎ３のドレイン端子及びソース端子は、Ｔｒｎ７のドレイン端子及びソース端子に接続される。Ｔｒｎ４のドレイン端子及びソース端子は、Ｔｒｎ８のドレイン端子及びソース端子に接続される。
【０１１０】
Ｔｒｎ１〜Ｔｒｎ４のゲート電極には、カウント値の各ビットＣＡ０〜ＣＡ３の信号が印加される。Ｔｒｎ５〜Ｔｒｎ８のゲート電極には、ＭＬＳ演算結果（広義には、デコード出力信号）の各ビットＧ１〜Ｇ４が反転されて印加される。
【０１１１】
出力ノードＮＤには、ラッチ回路５０４が接続される。ラッチ回路５０４は、出力ノードＮＤの論理レベルに対応したＰＷＭ信号を出力する。
【０１１２】
図１２に、一致検出回路３１８のタイミングチャートの一例を示す。
【０１１３】
リセット信号ＧＲＥＳは、例えばフィールド周期で論理レベル「Ｌ」に変化するパルスである。リセット信号ＧＲＥＳの論理レベルが「Ｌ」のとき、ｐ型ＭＯＳトランジスタ５００を介して、出力ノードＮＤが電源電圧レベルＶＣＣとなって、ラッチ回路５０４で出力ノードＮＤの論理レベルが保持される。このとき、ＰＷＭ信号の論理レベルが「Ｈ」となる。また、ｎ型ＭＯＳトランジスタ５０２は、オフとなる。なお、図示しないカウンタは、リセット信号ＧＲＥＳにより、出力ノードＮＤがプリチャージされる期間に、リセットされてカウント値が「０」になるものとする。このカウンタは、クロックＧＣＰに同期して、４ビットのカウンタがカウントアップする。そのカウント値は、ＣＡ０〜ＣＡ３の各信号としてＴｒｎ１〜Ｔｒｎ４のゲート電極に印加される。
【０１１４】
リセット信号ＧＲＥＳの論理レベルが「Ｈ」となると、ｐ型ＭＯＳトランジスタ５００がオフとなり、ｎ型ＭＯＳトランジスタ５０２がオンとなる。したがって、ノードＮＤ１が接地電圧レベルとなる。一方、出力ノードＮＤは、論理レベル「Ｈ」の状態が保持されている。
【０１１５】
この状態で、Ｔｒｎ１とＴｒｎ５のいずれか一方がオン、かつＴｒｎ２とＴｒｎ６のいずれか一方がオン、かつＴｒｎ３とＴｒｎ７のいずれか一方がオン、かつＴｒｎ４とＴｒｎ８のいずれか一方がオンのとき、出力ノードＮＤとノードＮＤ１とが電気的に接続されることになる。
【０１１６】
ここで、例えば階調データが「８」（（Ｇ１，Ｇ２，Ｇ３，Ｇ４）＝（０，０，０，１））の場合、Ｔｒｎ５〜Ｔｒｎ７がオンとなって、Ｔｒｎ８のみがオフとなる。カウント値の各ビットＣＡ０〜ＣＡ３について、ＬＳＢ側がＣＡ０であるとすると、カウント値が「１」のとき（Ｔ１）、ビットＣＡ１が「１」となるため、Ｔｒｎ１のみがオン、Ｔｒｎ２〜Ｔｒｎ４がオフとなる。カウント値が「２」になると（Ｔ２）、ビットＣＡ２のみが「１」となるため、Ｔｒｎ２のみがオン、Ｔｒｎ１、Ｔｒｎ３、Ｔｒｎ４がオフとなる。このようにしてカウントアップされたビットＣＡ３が「１」になったとき（Ｔ３）に初めて、Ｔｒｎ４がオンとなるため、出力ノードＮＤとノードＮＤ１とが電気的に接続される。すなわち、クロックＧＣＰが８個目で、出力ノードＮＤとノードＮＤ１とが電気的に接続される。これにより、出力ノードＮＤは接地電圧レベルとなり、ＰＷＭ信号が変化して論理レベル「Ｌ」となる（Ｔ４）。これ以降、カウントアップが続いても、出力ノードＮＤがプリチャージされるまで、ラッチ回路５０４によりその状態が保持される。
【０１１７】
図１３（Ａ）〜（Ｆ）に、本実施形態の表示駆動回路における１６階調表示をＰＷＭで実現する場合のセグメント波形例を示す。
【０１１８】
ここで、表示パターンは、オンを「１」、オフを「０」として表す。また、セグメント波形については、「１」をＶ１、「−１」をＭＶ１として表す。
【０１１９】
例えば、図１３（Ｂ）に示す表示パターンについては、１ｆにおいてＭＬＳ演算結果が（１，１，−１，−１）（＝１２）となったときは、１２区分目でＰＷＭ信号の論理レベルが「Ｌ」に変化することを示している。また、図１３（Ｅ）において、４ｆにおいてＭＬＳ演算結果が（−１，−１，１，１）（＝３）のとき、３区分目でＰＷＭ信号の論理レベルが「Ｌ」に変化することを示している。
【０１２０】
このように一致検出回路３１８は、階調データの各ビットとカウンタアップされるカウント値の一致検出を行う。ここで一致検出は、両者の各ビットの一致を検出するのみならず、両者の各ビットが相補的な状態であるか否かを検出するようにしてもよく、一致検出回路３１８の構成は図１１に示したものに限定されるものではない。
【０１２１】
また上述したようにセグメント波形の電圧レベルが２値化されるので、セグメント波形の右寄せや左寄せといったシフトなどを容易に実現でき、液晶にＤＣ成分が印加されることによる劣化を防ぎ、かつクロストークの影響を容易に低減することができるようになる。
【０１２２】
２．３  表示駆動回路の詳細な構成例
次に、上述したＭＬＳデコーダ及び一致検出回路を含む表示駆動回路の詳細な構成例について説明する。
【０１２３】
図１４に、本実施形態における表示駆動回路の詳細な構成例を示す。
【０１２４】
表示駆動回路６００は、図１に示す電気光学装置２００の信号ドライバ２０４として適用することができる。ここでは、説明を簡略化するために、出力１ビット分に対応するブロック図のみを示す。
【０１２５】
表示駆動回路６００は、例えば１フレーム分の階調データを記憶するＲＡＭ６０２を含む。
【０１２６】
表示駆動回路６００は、ラッチ６０４を含む。ラッチ６０４は、階調データをＲＡＭ６０２に書き込むためのデータ取り込み回路としての機能とラインラッチとしての機能を有する。ラッチ６０４は、階調データ取り込み用のクロックＣＫ、階調データであるＤＡＴＡ、ラッチパルスＬＰが入力される。
【０１２７】
ＲＡＭ６０２は、アドレス制御回路６０６によってラッチ６０４から出力される階調データの書き込み制御や、デコード回路への読み出し制御が行われる。
【０１２８】
ＲＡＭ６０２から読み出された階調データは、デコード回路６０８に供給される。デコード回路６０８は、例えば図２に示した回路を採用することができる。この場合、デコード回路６０８は、第１〜第４のラインメモリＬＭ１〜ＬＭ４と、階調データのビット単位に設けられ図１０に示す真理値表にしたがってデコード出力するＲＯＭ１〜ＲＯＭ４とを含む。デコード回路６０８は、デコード制御回路６１０によってデコード制御される。より具体的には、デコード制御回路６１０は、フィールド表示タイミングに応じて、図２に示すフィールド信号を供給する。
【０１２９】
なお、デコード回路６０８において、第１〜第３のラインメモリＬＭ１〜ＬＭ３の機能を、ＲＡＭ６０２に行わせることで、第１〜第３のラインメモリＬＭ１〜ＬＭ３は不要とすることができる。また、第４のラインメモリＬＭ４についても、ＰＷＭ変調時の各ビット遅延が無視できる場合には、不要とすることができる。ただし、ＰＷＭ変調時の各ビット遅延が無視できない場合には、カウントアップされるカウント値と比較されることで規定されるパルス幅の一致検出が本来のタイミングと合わない場合があるため、第４のラインメモリＬＭ４でデコード出力をラッチして各ビット間の遅延を揃えるようにすることが望ましい。
【０１３０】
アドレス制御回路６０６とデコード制御回路６１０とは、タイミング発生回路６１２によって制御される。タイミング発生回路６１２は、クロックＣＫとリセット信号ＲＥＳにより、階調データの書き込み制御や読み出し制御に必要なタイミング、表示タイミングに対応したフィールド信号ｆ１〜ｆ４（又はフィールド設定信号Ｆ１、Ｆ２）によりＲＡＭ６０２から読み出された階調データのデコード制御タイミングを規定する。
【０１３１】
デコード回路６０８のデコード出力は、ＰＷＭ信号変換回路６１４に供給される。ＰＷＭ信号変換回路６１４は、図１１に示す一致検出回路を採用することができる。ＰＷＭ信号変換回路６１４は、ＰＷＭ制御回路６１６により制御される。ＰＷＭ制御回路６１６は、パルス幅刻み用のクロックＧＣＰを用いて、カウンタのカウント値ＣＡ０〜ＣＡ３を生成し、例えば水平走査周期に対応したラッチパルスＬＰをリセット信号ＧＲＥＳとして、上述の一致検出制御を行う。
【０１３２】
このような構成により、例えば図１３（Ａ）〜（Ｆ）に示すセグメント波形のＰＷＭ信号を生成することができる。
【０１３３】
３．  変形例
上述したＰＷＭ信号変換回路によるＰＷＭ信号は、パルス幅刻み用クロックＧＣＰにより均等な幅で刻まれたパルス信号となる。
【０１３４】
図１５に、階調表示特性を決定する液晶層の光透過率と、ＰＷＭのパルス幅との関係の一例を示す。
【０１３５】
縦軸に液晶層の光透過率、横軸にＰＷＭ信号のパルス幅を示す。パルス幅が大きいほど、該液晶層への印加電圧（実効値）が大きくなる。
【０１３６】
液晶層の光透過率は、パルス幅「０／１５」に対応する印加電圧から、パルス幅「１５／１５」に対応する印加電圧にかけて、その範囲の中心値付近において最も変化率が大きく、両端部において変化率が小さいという特性を有している。したがって、パルス幅「１／１５」だけ異なるパルス幅「７／１５」とパルス幅「８／１５」における光透過率の変化Δｔ０は、同じパルス幅「１／１５」だけ異なる例えばパルス幅「０／１５」とパルス幅「１／１５」における光透過率の変化Δｔ１より大きい。このことは、液晶パネルの観者の眼にとって最適な階調表示を行うための調整が困難であることを意味する。
【０１３７】
そこで、本変形例においては、まずＰＷＭの刻み幅をより細かく（例えば３１等分）して、各所における光透過率の変化の差をできるだけ小さくする。また本変形例では、上述のｍビット（例えば４ビット）の階調データを（ｍ＋ｐ）（ｐは自然数）ビット（例えば５ビット）の階調データに変換する。その際、特定の階調データを検出して、観者の眼に最適な光透過率となるように補正した階調データに変換する。
【０１３８】
例えば、パルス幅「０／１５」に対応する４ビットの階調データを、パルス幅「０／３１」に対応する５ビットの階調データに変換したり、パルス幅「１／１５」に対応する４ビットの階調データをパルス幅「６／３１」に対応する５ビットの階調データに変換したりする。このようにビット数を変えて任意の階調データに変換することができるので、光透過率の変化の差（Δｔ２、Δｔ３）を小さくして、最適な階調表現を行うことができるようになる。ＰＷＭの刻み幅を細かくすると、パルス幅変調対象の階調データのビット数を増加させることになるが、本変形例によれば、回路規模の増加を抑え、観者の眼にとって最適な光透過率が容易に得られるようになる。
【０１３９】
図１６に、本変形例におけるＭＬＳデコーダを含む表示駆動回路の構成の要部を示す。
【０１４０】
本変形例における表示駆動回路７００は、デコードされるｍ（図２ではｍ＝４）ビットの階調データを、例えば（ｍ＋ｐ）ビットの階調データに変換する階調データ変換回路７０２を含む。上述のＭＬＳデコーダは、階調データのビット単位にデコード回路を含むように構成されるため、この階調データ変換回路によって変換された階調データの増加ビット数分（ｐビット分）だけ、同様の構成のデコード回路を設けるだけでよい。
【０１４１】
以下では、４（ｍ＝４）ビットの階調データを５（ｐ＝１）ビットの階調データに変換する場合について説明する。
【０１４２】
本変形例における表示駆動回路７００は、図２に示す表示駆動回路とほぼ同様の構成で実現することができるが、以下の点で異なる。
【０１４３】
第１に、第１〜第４のラインメモリ７０４、７０６、７０８、７１０が５ビット幅になる点である。第１〜第３のラインメモリ７０４、７０６、７０８には、階調データ変換回路７０２によって５ビット幅に変換された階調データが保持される。
【０１４４】
第２に、追加された１ビット分のＲＯＭ７１２を含む点である。これにより、５ビットの階調データについてＭＬＳ演算結果をデコード出力させることができる。５ビットのＭＬＳ演算結果は、第４のラインメモリ７１０にラッチされる。ＲＯＭ７１２は、ＲＯＭ３００、３０２、３０４、３０６と同様の構成である。
【０１４５】
第３に、ＰＷＭ信号変換回路７１４が５ビットの階調データをパルス幅変調する点である。ＰＷＭ信号変換回路７１４は、図１１に示す一致検出回路を採用することができる。その場合、出力ノードＮＤとノードＮＤ１との間に直列接続されるｎ型ＭＯＳトランジスタが５個ずつとなって、それぞれ５ビットのカウント値と５ビットの階調データが供給される。
【０１４６】
なお、表示駆動回路が、階調データを記憶する表示データＲＡＭを内蔵する場合、該表示データＲＡＭにより第１〜第３のラインメモリ７０４、７０６、７０８と同様の機能をもたせることができる。
【０１４７】
図１７に、階調データ変換回路７０２の構成の概要を示す。
【０１４８】
階調データ変換回路７０２は、階調データ検出回路７２０、階調データ発生回路７２２を含む。
【０１４９】
階調データ検出回路７２０は、階調表現を最適化するための補正対象の４ビット（ｍビット）の階調データを検出する。階調データ発生回路７２２は、階調データ検出回路７２０によって検出された補正対象の階調データに代えて、あらかじめ表示特性の評価結果を反映させた５ビット（（ｍ＋ｐ）ビット）の階調データを発生する。
【０１５０】
例えば４ビットの階調データ（ｇ１，ｇ２，ｇ３，ｇ４）が入力されたとき、階調データ検出回路７２０は、ある特定の階調データ（ＧＧ１，ＧＧ２，ＧＧ３，ＧＧ４）であるか否かを検出する。そして、その検出結果に応じて、複数の５ビットの階調データ（ｎｇ１１，ｎｇ２１，ｎｇ３１，ｎｇ４１，ｎｇ５１）〜（ｎｇ１Ｘ，ｎｇ２Ｘ，ｎｇ３Ｘ，ｎｇ４Ｘ，ｎｇ５Ｘ）のいずれか１つを、５ビットの変換階調データ（ｎｇ１，ｎｇ２，ｎｇ３，ｎｇ４，ｎｇ５）として出力させる。例えばパルス幅が「７／１５」となる特定の階調データが検出されたときは、階調特性を補正するようにパルス幅が「１３／３１」となる５ビットの階調データを出力し、該特定の階調データが検出されなかったときは、パルス幅が「１４／３１」となる５ビットの階調データを出力する。
【０１５１】
このような機能を有する階調データ変換回路７０２は、組み合わせ回路で実現することができる。
【０１５２】
以上のように、階調データ変換回路を設けて階調データのビット数を増やすことで、観者の眼にとって最適な階調表示を非常に簡素な構成で実現することができる。
【０１５３】
なお、本変形例を、図１４に示す表示駆動回路に適用する場合、階調データ変換回路をラッチ６０４とＲＡＭ６０２の間に設けるようにしてもよいし、図１６に示した構成をデコード回路６０８の部分に設けるようにしてもよい。ＲＡＭ６０２から読み出された階調データのビット数を階調データ変換回路により増加させる場合、ＲＡＭ６０２の容量を増加させずに済む。
【０１５４】
また、本変形例を適用した表示駆動回路は、図１に示す電気光学装置の信号ドライバとして採用することができる。
【０１５５】
なお本発明は、上記実施形態で説明したものに限らず、種々の変形実施が可能である。
【０１５６】
なお、上述の電気光学装置を適用する電子機器としては、低消費電力化の要求の強い機器、例えば上述した携帯電話の他、ページャ、時計、ＰＤＡなどが好適である。ただし、この他に、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを供えた機器等にも適用可能である。
【０１５７】
また、本実施形態及び本変形例では、３ライン同時選択のＭＬＳについて説明したが、同時選択ライン数に限定されるものではない。
【０１５８】
さらに、本実施形態及び本変形例では、主に４ビットの階調データを例に説明したが、階調ビット数に限定されるものではない。さらに、本変形例では、追加ビット数を１ビットとしたが、追加ビット数に限定されるものではない。
【図面の簡単な説明】
【図１】本実施形態における電気光学装置の構成の一例を示すブロック図である。
【図２】階調データが４ビットの場合のＭＬＳデコーダを含む表示駆動回路の構成の要部を示すブロック図である。
【図３】階調データが３ビットの場合のＭＬＳデコーダを含む表示駆動回路の構成の要部を示すブロック図である。
【図４】走査電極に出力される走査パターンの一例を示す波形図である。
【図５】フィールドとコモン波形との関係を示す説明図である。
【図６】図６（Ａ）〜（Ｈ）は、４ライン同時選択のＭＬＳを行う場合のセグメント波形、液晶層への印加電圧及び評価値を示す説明図である。
【図７】図７（Ａ）〜（Ｈ）は、４ライン同時選択のＭＬＳを行う場合のセグメント波形、液晶層への印加電圧及び評価値を示す説明図である。
【図８】図８（Ａ）〜（Ｈ）は、本実施形態における３ライン同時選択のＭＬＳを行う場合のセグメント波形、液晶層への印加電圧及び評価値を示す説明図である。
【図９】本実施形態における表示パターンとＭＬＳ演算結果との関係を示す説明図である。
【図１０】本実施形態におけるＭＬＳデコーダの真理値表の一例を示す説明図である。
【図１１】一致検出回路の構成を示す回路図である。
【図１２】一致検出回路の動作タイミングを示すタイミングチャートである。
【図１３】図１３（Ａ）〜（Ｆ）は、本実施形態の表示駆動回路における１６階調表示をＰＷＭで実現する場合のセグメント波形例を示す波形図である。
【図１４】本実施形態における表示駆動回路の詳細な構成例を示すブロック図である。
【図１５】階調表示特性を決定する液晶層の光透過率と、ＰＷＭのパルス幅との関係の一例を示す説明図である。
【図１６】本変形例におけるＭＬＳデコーダを含む表示駆動回路の構成の要部を示すブロック図である。
【図１７】本変形例における階調データ変換回路の構成の概要を示すブロック図である。
【図１８】４ライン同時選択のＭＬＳの場合のセグメント波形の一例を示す波形図である。
【符号の説明】
２００  電気光学装置
２０２  液晶パネル
２０４  信号ドライバ
２０６  走査ドライバ
２０８  電源回路
３００、３０２、３０４、３０６  ＲＯＭ（デコード回路）
３１０、３５０、７０４  第１のラインメモリ
３１２、３５２、７０６  第２のラインメモリ
３１４、３５４、７０８  第３のラインメモリ
３１６、３５６、７１０  第４のラインメモリ
３１８、３５８、６１４、７１４  一致検出回路（ＰＷＭ信号変換回路）
５００  ｐ型ＭＯＳトランジスタ
５０２  ｎ型ＭＯＳトランジスタ
５０４  ラッチ回路
６００、７００  表示駆動回路（信号ドライバ）
６０２  ＲＡＭ（メモリ）
６０４  ラッチ
６０６  アドレス制御回路
６０８  デコード回路
６１０  デコード制御回路
６１２  タイミング発生回路
６１６  ＰＷＭ制御回路
７０２  階調データ変換回路
７２０  階調データ検出回路
７２２  階調データ発生回路
【図１】
0003622722.tif 000002
【図２】
0003622722.tif 000003
【図３】
0003622722.tif 000004
【図４】
0003622722.tif 000005
【図５】
0003622722.tif 000006
【図６】
0003622722.tif 000007
【図７】
0003622722.tif 000008
【図８】
0003622722.tif 000009
【図９】
0003622722.tif 000010
【図１０】
0003622722.tif 000011
【図１１】
0003622722.tif 000012
【図１２】
0003622722.tif 000013
【図１３】
0003622722.tif 000014
【図１４】
0003622722.tif 000015
【図１５】
0003622722.tif 000016
【図１６】
0003622722.tif 000017
【図１７】
0003622722.tif 000018
【図１８】
0003622722.tif 000019