(57)【特許請求の範囲】
【請求項１】
デジタル信号を受取る入力端（ＩＤ）及び前記デジタル信号における上昇エッジ及び下降エッジに夫々応答してパルスを発生する第１出力端（ＯＲ）と第２出力端（ＯＳ）を具備しているパルス発生器において、
各々がデータ入力端とクロック入力端とリセット入力端と状態出力端とを有している第１及び第２順序論理回路ブロック（ＦＦ１，ＤＴ１；ＦＦ２,ＤＴ２）が設けられており、各順序論理回路ブロックは、前記上昇及び下降エッジによってトリガーされると、所定期間のパルスを発生し且つ前記リセット入力端の活性化に応答して前記パルスをすぐさま終了させ、前記クロック入力は相互に反転されており、
第１論理回路（Ｇ３）の一対の入力端が本パルス発生器の前記入力端（ＩＤ）及び前記第１出力端（ＯＲ）へ夫々結合されており、且つ、前記第１論理回路の出力端が前記順序論理回路ブロックの両方のクロック入力端へ結合されており、前記第１論理回路（Ｇ３）は本パルス発生器の前記第１出力端（ＯＲ）におけるパルスに応答して本パルス発生器の出力端（ＯＲ，ＯＳ）における前記出力パルスを終了させ、
第２論理回路（Ｇ４）が少なくとも前記第１順序論理回路ブロックの状態出力端へ結合している入力端を具備しており、且つ、前記第２論理回路の出力端が前記第２順序論理回路ブロックのリセット入力端へ結合しており、前記第２論理回路（Ｇ４）は本パルス発生器の前記第１出力端（ＯＲ）におけるパルスに応答して本パルス発生器の第２出力端（ＯＳ）における前記出力パルスを終了させ、前記第２順序論理回路ブロックの前記リセット入力がその論理状態を所定の値へ復帰させる、
ことを特徴とするパルス発生器。
【請求項２】
請求項１において、前記順序論理回路ブロックの内の少なくとも一つが、
前記エッジに応答し、且つ、所定の論理値を受取るデータ入力端（Ｄ１，Ｄ２）と、クロック入力端（ＣＫ１，ＣＫ２）と、非同期リセット入力端（Ｒ１，Ｒ２）と、少なくとも一つの状態出力端（Ｑ１，ＱＮ１，Ｑ２，ＱＮ２）とを具備しているＤ型フリップフロップ（ＦＦ１，ＦＦ２）、及び
二つのタイプのエッジに対するものであり且つ入力端が前記フリップフロップ（ＦＦ１，ＦＦ２）の状態出力端（Ｑ１，Ｑ２）へ結合されており且つ出力端が前記非同期リセット入力端（Ｒ１，Ｒ２）へ結合されている非対称遅延回路網（ＤＴ１，ＤＴ２）、
を有していることを特徴とするパルス発生器。
【請求項３】
請求項２において、前記非対称遅延回路網（ＤＴ１，ＤＴ２）が、
前記非対称遅延回路網（ＤＴ１，ＤＴ２）の出力端（Ｂ）へ結合されているコンデンサ（Ｃ）、
制御端子が非対称遅延回路網入力端（Ａ）へ結合しており且つ第１導通端子が前記コンデンサ（Ｃ）へ結合している第１スイッチ（Ｐ１）、
制御端子が前記非対称遅延回路網入力端（Ａ）へ結合しており且つ第１導通端子が前記コンデンサ（Ｃ）へ結合しており且つ第２導通端子が基準電圧（ＧＮＤ）へ結合している第２スイッチ（Ｎ１）、
前記コンデンサが前記第１スイッチ（Ｐ１）を介して電流発生器（Ｉ１）により充電及び放電され且つ前記第２スイッチ（Ｎ１）を介して前記基準電圧（ＧＮＤ）に対して放電及び充電されるように前記第１スイッチ（Ｐ１）の第２導通端子へ結合されている電流発生器（Ｉ１）、
を有していることを特徴とするパルス発生器。
【請求項４】
制御入力端（ＩＮ）と駆動出力端（ＯＵＴ）とを具備する電子装置駆動回路において、
本電子装置駆動回路の前記制御入力端（ＩＮ）へ結合されている入力端（ＩＤ）と前記入力端（ＩＤ）における信号の上昇エッジ及び下降エッジに応答して夫々パルスを発生する第１出力端（ＯＲ）及び第２出力端（ＯＳ）とを具備しているパルス発生器（ＧＥＮ）、
前記パルス発生器（ＧＥＮ）の前記第１出力端（ＯＲ）及び第２出力端（ＯＳ）に存在する信号によって夫々駆動される第１トランジスタ（ＭＲ）及び第２トランジスタ（ＭＳ）、
前記第１トランジスタ（ＭＲ）の導通端子の内の一つへ結合されているリセット入力端（ＩＲ）と、前記第２トランジスタ（ＭＳ）の導通端子の内の一つへ結合されているリセット入力端（ＩＳ）と、本電子装置駆動回路の駆動出力（ＯＵＴ）へ結合されている状態出力端（ＱＱ）とを具備しているフリップフロップ（ＦＦＤ）、
を有しており、前記パルス発生器（ＧＥＮ）が請求項１乃至３の内のいずれか１項に基づくパルス発生器であることを特徴とする電子装置駆動回路。
【請求項５】
請求項４において、更に、
活性化を制御するために夫々の入力端が前記第１出力端（ＯＲ）及び第２出力端（ＯＳ）へ夫々接続されており且つ駆動するために夫々の出力端が前記第１トランジスタ（ＭＲ）及び第２トランジスタ（ＭＳ）へ夫々接続されている第１及び第２駆動段、
を有しており、前記駆動段の各々が、
出力端を具備している電流発生器、及び
入力端を前記電流発生器の出力端へ結合しており且つ少なくとも一つの出力端を前記二つのトランジスタ（ＭＲ，ＭＳ）の内の一つに対応するトランジスタの導通端子へ結合しているカレントミラー、
を有していることを特徴とする電子装置駆動回路。
【請求項６】
第１トランジスタ（ＭＲ）、第２トランジスタ（ＭＳ）、前記第１トランジスタ（ＭＲ）の導通端子の内の一つへ結合されているリセット入力端（ＩＲ）と前記第２トランジスタ（ＭＳ）の導通端子の内の一つへ結合されているセット入力端（ＩＳ）と電子装置を駆動するための状態出力端（ＯＱ）とを具備しているタイプのフリップフロップ（ＦＦＤ）、を有している少なくとも１個の電子装置を駆動する方法において、
請求項１乃至３の内の一つに基づくパルス発生器（ＧＥＮ）によって発生される所定期間の第１及び第２駆動パルス信号によって前記トランジスタ（ＭＲ，ＭＳ）を駆動する、
ことを特徴とする方法。
【請求項７】
請求項６において、前記トランジスタ（ＭＲ，ＭＳ）の駆動が電流で実施されることを特徴とする方法。
【請求項８】
請求項４又は５の内の一つに基づく駆動回路、及びその制御端子を前記駆動回路の出力端へ結合している少なくとも１個の高電圧電子装置、を有していることを特徴とする集積回路。
【請求項９】
請求項４又は５の内の一つに基づく少なくとも１個の駆動回路、及びその制御端子を前記駆動回路の出力端へ結合しており且つ電気モータの少なくとも１個の巻線に電力を付与すべく構成されている少なくとも１個の電子装置、を有していることを特徴とする電気モータ制御システム。
【請求項１０】
請求項４又は５の内の一つに基づ駆動回路、及びその制御端子を前記駆動回路の出力端へ結合しており且つ調整要素として動作すべく構成されている少なくとも１個の電子装置を有しているスイッチングタイプの電源。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大略、電子装置に関するものであって、更に詳細には、入力信号を受取り且つ第一出力端において入力信号の第一エッジに応答して第一パルスを発生し且つ第二出力端子上において入力信号の第二エッジに応答して第二パルスを発生するパルス発生器に関するものである。
【０００２】
【従来の技術】
電子装置の場合、特に、高電圧で動作すべく設計されているタイプの電子装置の場合には、それらの駆動回路の研究に多くの注意が払われるべきである。なぜならば、これらの回路は一方においては非常に低い電圧、例えば論理回路からやってくる５Ｖを受取り、且つ他方においては非常に高い電圧、例えば５００Ｖを受取ることがあるからである。この問題は、論理回路、駆動回路、高電圧電子装置が同一のチップに集積化される場合には更に重要なものとなる。
【０００３】
従来のアーキテクチャを図１に示してある。この駆動回路は制御入力端ＩＮ及び駆動出力端ＯＵＴを有しており、且つ入力端ＩＮへ接続している入力端ＩＤ及び第一出力端ＯＲ及び入力端ＩＤにおける異なるタイプのエッジに関連してパルス発生器ＧＥＮがそれぞれパルスを発生する第二出力端ＯＳを具備するパルス発生器ＧＥＮを有している。この駆動回路は、更に、第一トランジスタＭＲ及び及び第二トランジスタＭＳを有しており、これらは両方共ＮチャンネルＭＯＳ型のトランジスタであり且つ出力端ＯＲ及び出力端ＯＳへそれぞれ接続した制御端子を具備すると共に接地ＧＮＤへ接続したソース端子を具備している。この駆動回路は、更に、レベルシフト回路ＬＳを有しており、それはトランジスタＭＲ及びＭＳのドレイン端子へそれぞれ接続した二つの入力端を具備すると共に二つの対応する出力端を具備している。この駆動回路は、更に、その入力端におけるパルスに感応するフリップフロップＦＦＤを有しており、そのリセット入力端ＩＲはトランジスタＭＲに対応してレベルシフト回路ＬＳの出力端へ接続しており且つそのセット入力端ＩＳはトランジスタＭＳに対応してレベルシフト回路ＬＳの出力端へ接続しており且つその状態出力端ＯＱは出力端ＯＵＴへ接続している。出力端ＯＱと出力端ＯＵＴとの間に出力増幅器又はバッファがしばしば配置されるが、図１においては図面の簡単化のために省略してある。注意すべきことであるが、図１においては、トランジスタＭＲ及びＭＳのそれぞれの内在するダイオードＤＲ及びＤＳが示されている。レベルシフト回路ＬＳは、しばしば、単にＭＯＳトランジスタのドレイン端子と基準電圧との間に接続した適宜の値の等しい一対の抵抗から構成され、且つ入力端ＩＲ及びＩＳは、それぞれ且つ直接的に、トランジスタＭＲ及びＭＳのドレイン端子へ接続されている。
【０００４】
パルス発生器ＧＥＮに対する可能な簡単且つ一般的な電気的構成を図２に示してある。パルス発生器ＧＥＮは、入力端ＩＤへ接続した第一端子を具備する抵抗ＲＥＳ、接地ＧＮＤへ接続した第一端子及び抵抗ＲＥＳの第二端子へ接続した第二端子を具備するコンデンサＣＡＰ、抵抗ＲＥＳの第二端子及びコンデンサＣＡＰの第二端子へ接続した入力端を具備するインバータＩＮＶを有している。ＮＡＮＤ型の論理ゲートＧ２は、インバータＩＮＶの出力端へ接続している第一入力端、入力端ＩＤへ接続している第二入力端、出力端ＯＳへ接続している出力端を具備している。ＯＲ型の論理ゲートＧ１は、入力端ＩＤへ接続している第一入力端、インバータＩＮＶの出力端へ接続している第二入力端、出力端ＯＲへ接続している出力端を具備している。
【０００５】
パルス発生器ＧＥＮはレベルに感応し、且つ出力パルスの期間に対応する遅延を発生するために抵抗ＲＥＳ及びコンデンサＣＡＰの組立体に対応する単一の要素を有している。それは、入力端ＩＤにおける信号周波数の増加及び／又は入力端ＩＤにおいて延長された期間の偶発的なパルスが発生すると、出力端ＯＲ及びＯＳにおけるパルスは、例えば下流側の回路を正確に駆動するために、期間及び時間における相互の位置に関し特性を有することがなくなる。最悪の場合には、入力端ＩＤにおいてコマンドを認識することが不可能となる場合があり、駆動される電子装置をターンオフさせるコマンドの場合には深刻な結果が発生する場合がある。
【０００６】
【発明が解決しようとする課題】
本発明は、上述した如き従来技術の欠点を解消することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の１側面によれば、入力端子及び第一及び第二出力端子を具備するパルス発生器が提供される。第一バイステーブル回路は、入力端子へ結合されているクロック入力端、第一出力端子へ結合している出力端、リセット入力端を有している。第一遅延回路が第一バイステーブル回路の出力端とリセット入力端との間に結合されている。第二バイステーブル回路は、入力端子へ結合されているクロック入力端、第二出力端子へ結合している出力端、リセット入力端を具備している。第二遅延回路が、第二バイステーブル回路の出力端とリセット入力端との間に結合されている。
【０００８】
本発明の関連する側面によれば、第一及び第二バイステーブル回路と入力端子との間にイネーブル回路が介在されている。このイネーブル回路は、第一バイステーブル回路の出力端へ結合される第一入力端、入力端子へ結合されている第二入力端、第一及び第二バイステーブル回路の両方のクロック入力端へ結合されている出力端を具備している。
【０００９】
本発明の別の関連した側面によれば、第二遅延回路と第二バイステーブル回路のリセット入力端との間にイネーブル回路が介在されている。このイネーブル回路は、第一バイステーブル回路の出力端へ結合している第一入力端、第二遅延回路へ結合している第二入力端、第二バイステーブル回路のリセット入力端へ結合している出力端を具備している。
【００１０】
本発明は、更に、電子モータ制御システム及びスイッチングフィーダを有する集積回路に関するものであって、その場合に、本発明に基づく駆動回路を効果的に適用することが可能である。
【００１１】
二つの出力端ＯＲ及びＯＳにおけるパルスを発生させるために、二つの別個の順序論理回路ブロック従って相互に独立的なものを使用する場合には、パルスの特性を容易に制御することが可能である。
【００１２】
更に、これら二つのブロックが適宜の且つ簡単な論理回路網によって接続されている場合には、簡単な態様で且つ自由度を持ってこれら二つの出力端におけるパルスの間において発生相において条件を付加することが可能である。
【００１３】
【発明の実施の形態】
図３の発生器は、デジタル信号を受取るべく構成された入力端ＩＤ及び入力端ＩＤにおけるデジタル信号においてのエッジに関連してそれぞれパルスを発生させる第一出力端ＯＲ及び第二出力端ＯＳを有している。例えば、図３において、出力端ＯＲ及びＯＳは通常高論理状態にあり、且つ入力端ＩＤにおける信号が高論理状態から低論理状態へ変化すると出力端ＯＲにおいて負のパルスが発生され、且つ入力端ＩＤにおける信号が低論理状態から高論理状態へ変化すると出力端ＯＳにおいて負のパルスが発生される。この挙動は、図４のタイミングチャートに図示してあり、それは入力端ＩＤ及び出力端ＯＳ及びＯＲにおける信号の時間における同時的挙動を示している。
【００１４】
図３の発生器は、各々がそれ自身の入力端と出力端とを具備する二つの別個の順序論理回路ブロックを有している。入力端は両方共ＡＮＤ論理ゲートＧ３を介して入力端ＩＤへ接続しており、出力端はそれぞれ出力端ＯＲ及びＯＳへ接続している。これら二つのブロックは互いに独立的であるので、発生されるパルスの特性を制御することは容易である。
【００１５】
これら二つのブロックは基本的に同一である。第一ブロックは第一Ｄ型フリップフロップＦＦ１を有しており、それは入力信号のエッジに応答する。フリップフロップＦＦ１は、所定の論理値、本実施例においては高即ち「１」を受取るデータ入力端Ｄ１、ブロック入力端へ接続しているクロック入力端ＣＫ１、本実施例においてはアクティブ「高」である非同期リセット入力端Ｒ１、通常形態における第一状態出力端Ｑ１、該ブロックの出力端へ接続している負の形態の第二状態出力端ＱＮ１、第一出力端Ｑ１へ接続している入力端を具備し且つリセット入力端Ｒ１へ接続している出力端を具備する二つのタイプのエッジに対する第一非対称的遅延回路網ＤＴ１を有している。同様に、第二ブロックは第二Ｄ型フリップフロップＦＦ２を有しており、それは入力信号のエッジに応答し、且つ所定の論理値、本実施例においては高即ち「１」を受取るデータ入力端Ｄ２、ブロック入力端へ接続しているクロック入力端ＣＫ２、本実施例においてはアクティブ「高」である非同期リセット入力端Ｒ２、通常形態における第一状態出力端Ｑ２、ブロック出力端へ接続されている負の形態の第二状態出力端ＱＮ２、第一出力端Ｑ２へ接続している入力端及びリセット入力端Ｒ２と結合している出力端を具備する二つのタイプのエッジに対する第二非対称的遅延回路網ＤＴ２を有している。
【００１６】
これら二つのフリップフロップがエッジ反応型タイプであるという事実は、回路網ＤＴ１及びＤＴ２の特性遅延によってのみ第一近似において入力端ＩＤにおける信号を周波数制限されたものとすることを可能としている。
【００１７】
図３から理解されるように、フリップフロップＦＦ１及びフリップフロップＦＦ２は異なるものである。なぜならば、フリップフロップＦＦ１は下降エッジに応答するクロック入力端ＣＫ１を有しており、且つフリップフロップＦＦ２は上昇エッジに応答する入力端ＣＫ２を有しているからである。更に、第二ブロックにおいては、回路網ＤＴ２の出力端はＯＲ型の論理ゲートＧ４を介して入力端Ｒ２へ接続している。一方、二つの同一のブロックを使用し且つフリップフロップＦＦ１の端子ＣＫ１とゲートＧ３の出力端との間にインバータを接続させることも可能である。
【００１８】
図３の実施例においては、遅延回路網ＤＴ１及びＤＴ２の各々は、その入力端における上昇エッジが所定の遅延でもってその出力端において発生され、一方その入力端における下降エッジは回路網における信号の伝搬遅延を除いて、実際的に瞬間的にその出力において発生される。このことは、パルスが出力端において発生されるや否や本発生器が入力端における新たなエッジを処理する準備がなされるために重要なことである。
【００１９】
これら二つのブロックが適宜の且つ簡単な論理回路網によって接続される場合には、簡単に且つある自由度を持って二つの出力端ＯＲ及びＯＳにおけるパルスの間に位相条件を課すことが可能である。
【００２０】
多くの電子装置駆動回路の場合には、第一条件は、出力端ＯＲにパルスが既に存在する場合には、出力端ＯＲにおいてパルスを発生させないということである。このことは、第一入力端が入力端ＩＤへ接続しており第二入力端が出力端ＯＲへ接続しており出力端がこれら二つのブロックの入力端の両方に接続している第一論理回路網Ｇ３によって達成される。図３の実施例においては、回路網Ｇ３は、単に、出力端ＯＲが低論理状態にある場合にはこれら二つのブロックの入力端においてエッジが到達することを防止するＡＮＤ論理ゲートから構成されている。
【００２１】
駆動回路の多くの場合には、出力端ＯＲにおいてパルスが発生される場合には出力端ＯＳにおいてパルスが存在しないという第二条件が存在している。このことは、入力端が出力端Ｑ１及び回路網ＤＴ２の出力端へそれぞれ接続しており且つ出力端が入力端Ｒ２へ接続している第二論理回路網Ｇ４によって達成されている。図３の実施例においては、第二論理回路網Ｇ４は、単に、出力端ＯＲが低論理状態にある場合にフリップフロップＦＦ２をリセット状態に維持するＯＲ型論理ゲートから構成されている。
【００２２】
遅延回路網ＤＴ１及びＤＴ２の実施例を図５Ａに示してある。この遅延回路網は入力端Ａ及び出力端Ｂを有しており、且つ出力端Ｂへ間接的に結合された第一端子及び接地ＧＮＤへ接続した第二端子を具備するコンデンサＣを有している。従来のＣＭＯＳインバータＩｎｖ1は入力端Ａへ結合している入力端及び出力端Ｏ1を有している。ＰチャンネルＭＯＳトランジスタＰ１は、その制御端子を出力端Ｏ1へ接続しており、且つそのドレイン端子をコンデンサＣの第一端子へ接続している。ＮチャンネルＭＯＳトランジスタＮ１は、その制御端子を出力端Ｏ1へ接続しており、そのソース端子を接地ＧＮＤへ接続しており、且つそのドレイン端子をコンデンサＣの第一端子へ接続している。電流発生器Ｉ1は、その入力端を基準電圧、本実施例においては電源電圧ＶＤＤへ接続しており、且つその出力端をトランジスタＰ１のソース端子へ接続している。この様に、入力端Ａが高論理状態にある場合には、コンデンサＣはアクティブトランジスタＰ１を介して発生器Ｉ1によって定電流で充電され、且つ入力端Ａが低論理状態にある場合には、コンデンサＣはアクティブトランジスタＮ１によって接地ＧＮＤへ放電される。この充電相はコンデンサＣの容量に対する発生器Ｉ1の電流の比によって決定される有限の時間継続するが、放電相はほとんど瞬間的である。
【００２３】
図５Ａを再度参照すると、コンデンサＣの第一端子は従来のＣＭＯＳインバータＩｎｖ2を介して出力端子Ｂへ接続しており、インバータＩｎｖ2はバッファ及び論理反転の機能を達成する第二ＣＭＯＳインバータへ結合されている。この第二ＣＭＯＳインバータは、従来の態様で電源電圧ＶＤＤと接地ＧＮＤとの間に接続されている別のＰチャンネルＭＯＳトランジスタＰ２及び別のＮチャンネルＭＯＳトランジスタＮ２を有している。
【００２４】
図５Ｂは図３の遅延回路網ＤＴ１及びＤＴ２の別の実施例を示した概略回路図である。図５Ｂの回路は、それが従来のインバータＩｎｖ1及びＩｎｖ2を欠如しており且つ電流発生器Ｉ1がトランジスタＮ１のソースと接地との間に結合されているという点を除いて、図５Ａの回路と類似している。従って、入力端Ａにおける信号が高論理レベルへ遷移すると、トランジスタＮ１はターンオンし且つ電流源Ｉ１が定電流でコンデンサＣを放電することを可能とする。コンデンサＣが所定のスレッシュホールド電圧レベルへ放電すると、ＰチャンネルトランジスタＰ２がターンオンし、且つＮチャンネルトランジスタＮ２がターンオフする。従って、トランジスタＰ２は出力端Ｂにおける信号を低論理レベルから高論理レベルへ遷移させ、且つ入力端Ａにおける信号の上昇エッジは、それが出力端Ｂを介して伝搬する前に所定時間遅延される。入力端Ａにおける信号が論理高から論理低へ遷移する場合には、コンデンサＣはアクティブトランジスタＰ１を介して電源電圧ＶＤＤから直接充電される。コンデンサＣが所定のスレッシュホールド電圧へ充電すると、トランジスタＰ２はターンオフし且つトランジスタＮ２がターンオンし、従って端子Ｂにおける信号を論理高から論理低へ遷移させる。コンデンサＣを充電する電流は電流発生器又はその他の手段によって制限されるものではないので、コンデンサＣは比較的迅速に充電し、従って入力端Ａにおける信号の下降エッジは、上昇エッジの遅延と比較してほとんど遅延されることはない。特定の条件の場合における回路網ＤＴ１及びＤＴ２の特性遅延は、ターンオフパルスのものとは異なる期間の電子装置に対するターンオンパルスを得るために異なるものとすることが可能である。
【００２５】
遅延回路網を寸法決定する場合に、駆動されるべく電子装置の動的特性、相次ぐ段の正しいスイッチングのためのパルスの最小期間、及び入力端における偶発的パルスのタイプ及び期間を考慮することが必要である。
【００２６】
本発明に基づく発生器、例えば上述したような発生器は、図１に示した従来技術のような電子装置用駆動回路に効果的に組込むことが可能なものであり、それにより上述したような効果を発揮することが可能である。
【００２７】
図１の従来技術の回路と比較して、トランジスタＭＲ及びＭＳの駆動は以下の如く異なった態様で行われる。駆動パルスは決して時間的に重なり合うことがなく、且つ固定且つ予め定めた期間のものであり、トランジスタＭＲへのパルスは何れの場合にも中断することは不可能であり、且つ該パルスは全て厳格に予め定めた期間のものであり、トランジスタＭＳへのパルスは、トランジスタＭＲへパルスを送る必要がある場合には、中断可能なものである。フリップフロップＦＦＤがＪＫ型のものであったとしても、出力端ＯＲ及びＯＳにおいて同時に二つのパルスが存在することは何ら利点を与えるものではなくむしろ動作に不安定性を与える。
【００２８】
図４において、入力端ＩＤ上の下降エッジに続く偶発的なパルスが出力端ＯＲ及びＯＳに何ら影響を与えるものでないことを理解することが可能である。更に、孤立した偶発的なパルスは損傷を発生することがないような態様で電子装置をオフ状態とさせる効果を有するものであることを理解することが可能である。最後に、二つの迅速に相次ぐエッジは本発生器によって正確に読取られ且つ出力端ＯＲにおけるパルス及び出力端ＯＳにおけるパルスを発生させることを理解することが可能である。
【００２９】
レベルシフタへのパワーの散逸を制限するために、図１に示したように、電圧の代わりに電流でトランジスタＭＲ及びＭＳを駆動することが有用な場合がある。勿論、電圧駆動の場合には、トランジスタＭＲ又はＭＳの制御端子上に作用する電圧パルスが高電流ピークを発生させる場合があり、それは、散逸を増加させるのみならず、このタイプの制御システムにおいて通常使用されるブートストラップコンデンサのより高い放電を起こさせる。
【００３０】
この目的のために、出力端ＯＲ及びＯＳの下流側は、図６に示したように、駆動段のように接続させることが可能である。図６は、出力端ＯＲ又はＯＳへ接続させることの可能な入力端Ｅ及びフリップフロップＦＦＤの入力端ＩＲ又はＩＳへ結合させることの可能な出力端Ｆを示している。注意すべきことであるが、ＮチャンネルＭＯＳトランジスタＭ３は図１のトランジスタＭＲ又はＭＳに機能的に対応している。
【００３１】
図６の段は概念的に電流発生器及びカレントミラーを有している。入力端Ｅは二つのＭＯＳトランジスタを介して図６の例における段の活性化又は脱活性化を行うことを可能としている。
【００３２】
より詳細に説明すると、この段は、制御端子を入力端Ｅへ接続しており且つソース端子を基準電圧Ｖ１へ接続しているＰチャンネルＭＯＳトランジスタＭ１、及び第一端子をトランジスタＭ１のドレイン端子へ接続しており且つ第二端子をカレントミラーの入力端子へ接続している抵抗Ｒを有している。このカレントミラーの出力端子はトランジスタＭ３のソース端子へ接続している。トランジスタＭ３の制御端子は基準電圧Ｖ２へ接続している。
【００３３】
基準電圧Ｖ１及びＶ２は駆動回路の残部と関連して適宜選択されねばならない。特に、入力端Ｅへデジタル信号が供給される場合には、基準電圧Ｖ１の値は、入力信号が高電圧を有する場合にはトランジスタＭ１がオフであり、一方入力信号が低電圧を有する場合には、トランジスタＭ１がターンオンされるように選択されねばならない。
【００３４】
このカレントミラーは簡単な態様で実現されており、例えば、図６においては、コレクタ端子をカレントミラー入力端へ接続しており、エミッタ端子を接地ＧＮＤへ接続しており且つベース端子をコレクタ端子へ接続しているＮＰＮ接合トランジスタＴ１によって構成されている。ＮＰＮ接合トランジスタＴ２は、そのエミッタ端子を接地ＧＮＤへ接続しており、そのベース端子をトランジスタＴ１のベース端子へ接続しており、且つそのコレクタ端子をカレントミラー出力端へ接続している。
【００３５】
最後に、図６の段は、トランジスタＴ２のコレクタと基準電圧Ｖ２との間に直列接続されている２個のダイオードＤ１及びＤ２から構成される保護回路網を有している。これらのダイオードの機能は、ターンオフ遷移期間中にトランジスタＴ２を保護することである。トランジスタＴ２がオフされる場合には、そのコレクタの電圧は非常に高い値に到達する場合があり、且つ電圧ＶＣＥはブレークダウンスレッシュホールドを超える場合がある。これら二つのダイオードが存在するために、コレクタ電圧はＶ２より僅かに高い程度に制限される。
【００３６】
トランジスタＴ２がオフであり、従ってトランジスタＭ１がオフである場合にカレントミラーの出力端へ電流を供給することがないことを確保するために、トランジスタＴ２のベース端子と接地ＧＮＤとの間にＮチャンネルＭＯＳトランジスタＭ２を挿入し且つその制御端子を入力端Ｅへ接続することが好適である。この様に、入力信号が低電圧を有する場合には、トランジスタＭ１が付勢され且つトランジスタＭ２がオフであり、従って、トランジスタＴ２に対しても又カレントミラーに対してもそれはあたかもそこに存在しないかのようである。入力信号が高電圧を有する場合には、トランジスタＭ１がオフであり且つトランジスタＭ２がターンオンされ、従ってトランジスタＴ２のベースとエミッタとを短絡させ、トランジスタＴ２はオフ状態に維持される。
【００３７】
上述した駆動回路は、適宜の絶縁を確保する製造プロセスを使用することによってチップ内に効果的に集積化させることが可能である。又、制御端子を駆動回路の出力端へ結合させた少なくとも１個の高電圧電子装置をチップ内に組込むことも可能である。この様に、低電圧論理信号による問題なしに駆動することの可能な新規な高電圧電子装置を得ることが可能である。更に、駆動回路を駆動する付加的な論理回路をチップ内に組込むことも可能である。
【００３８】
本発明の典型的な適用例は、電気モータ及びスイッチング電圧調整器用の制御システムである。最大で５００ｋＨｚまでの非常に高い周波数の入力信号に対して動作し且つ限界値間でデューティサイクルを変化させる能力は両方の適用例において非常に高い効率を達成することを可能としている。
【００３９】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  従来技術に基づく駆動回路を示した概略図。
【図２】  従来技術に基づくパルス発生器を示した概略図。
【図３】  本発明に基づくパルス発生器の１実施形態を示した概略図。
【図４】  図３のパルス発生器の入力信号及び出力信号を示したタイミングチャート。
【図５】  （Ａ）及び（Ｂ）は図３のパルス発生器において使用可能な遅延回路の具体例を示した各回路図。
【図６】  本発明に基づく駆動回路において使用可能な駆動段を示した概略回路図。
【符号の説明】
ＩＤ  入力端
ＯＲ第一出力端
ＯＳ  第二出力端
Ｇ３ＡＮＤ論理ゲート
ＦＦ１  第一Ｄ型フリップフロップ
Ｄ１  データ入力端
ＣＫ１  クロック入力端
Ｒ１  非同期リセット入力端
Ｑ１  第一状態出力端
ＱＮ１  第二状態出力端
ＤＴ１  第一非同期遅延回路網
ＦＦ２  第二Ｄ型フリップフロップ
Ｄ２  データ入力端
ＣＫ２  クロック入力端
Ｒ２  非同期リセット入力端
Ｑ２  第一状態出力端
ＱＮ２  第二状態出力端
ＤＴ２  第二非同期遅延回路網
Ｇ４  第二論理回路網
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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