(57)【特許請求の範囲】
【請求項１】
ソース電極およびドレイン電極のいずれか一方が電源に接続され、他方が負荷に接続された第１のＭＯＳ型半導体素子と、前記負荷に接続されたソース電極またはドレイン電極と接地電位との間に接続され前記負荷の電圧を検出する負荷電圧検出手段と、前記負荷電圧検出手段に並列に接続されたコンデンサと、基準となる基準電圧信号を発生する基準電圧発生手段と、前記負荷電圧検出手段からの信号と前記基準電圧信号との差異を検出する誤差検出手段とを具備し、前記誤差検出手段からの信号に応じて前記第１のＭＯＳ型半導体素子のゲート電極を制御して、前記第１のＭＯＳ型半導体素子の負荷が接続された側の電極の電圧を一定に保持する電圧レギュレータにおいて、
前記基準電圧信号と前記負荷電圧検出手段からの信号との差異を検出する第１の演算増幅器と、
前記第１の演算増幅器の出力を１つの入力としかつ前記第１のＭＯＳ型半導体素子のゲート電極に出力が接続された第２の演算増幅器と、
前記第２の演算増幅器の出力信号と前記第１のＭＯＳ型半導体素子の電源に接続された側のソース電極またはドレイン電極の電圧信号とを入力するように接続されかつ出力が前記第２の演算増幅器の別の入力に接続された第３の演算増幅器と、
を備えていることを特徴とする電圧レギュレータ回路。
【請求項２】
前記第１の演算増幅器の増幅率を前記第２の演算増幅器の増幅率より大きくし、かつ、前記第３の演算増幅器の増幅率を１以下となるようにしたことを特徴とする請求項１記載の電圧レギュレータ回路。
【請求項３】
前記第２の演算増幅器は、第１のポールの周波数が出力に接続された容量と自身の出力抵抗とにより決まる周波数になる演算増幅器としたことを特徴とする請求項１記載の電圧レギュレータ回路。
【請求項４】
前記第３の演算増幅器は、ゲート電極を前記第２の演算増幅器の出力に接続し、ソース電極を前記第１のＭＯＳ型半導体素子の電源が接続された側に接続し、ドレイン電極を前記第２の演算増幅器の入力に接続した単一の第２のＭＯＳ型半導体素子としたことを特徴とする請求項１記載の電圧レギュレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電圧レギュレータ回路に関し、特に変動する可能性のある電圧を入力として受け、これを制御して、出力に接続された負荷に一定電圧に安定化された電圧を供給する、電圧レギュレータ回路に関する。
【０００２】
【従来の技術】
電源電圧を制御して一定の電圧を負荷に供給する電源回路としては、大きく分類して次の２つの方法が知られている。第１の方法は、電源と負荷との間に半導体素子を介挿し、この半導体素子を電圧もしくは電流制御型抵抗素子として作用させて、その半導体素子に流れる電流とその抵抗成分により生じる電圧降下の値を制御することにより負荷に供給する電圧が一定になるようにする方法である。第２の方法は、電源と負荷との間に半導体素子とコイルおよびまたはコンデンサを介挿し、その半導体素子をスイッチング素子として作用させて、電気エネルギからコイルの磁気エネルギまたはコンデンサの静電エネルギへの変換およびその逆の変換過程を通して、その変換比率をスイッチング素子により制御することにより負荷に供給する電圧が一定になるようにする方法である。通常、前者はリニアレギュレータ、後者はスイッチングレギュレータと称される。
【０００３】
スイッチングレギュレータは、よく知られるように、電源変換効率が高くかつ元の電源電圧より高い電圧でも低い電圧でも得ることができる上、逆極性の電圧を得ることもできる。一方、リニアレギュレータは、その動作原理から元の電源電圧より低い電圧しか出力できないこと、および変換効率がスイッチングレギュレータより低いなど、スイッチングレギュレータに比べて欠点がある。
【０００４】
しかしながら、リニアレギュレータでは電気的なスイッチングを行わないことから、いわゆるスイッチングノイズが発生することがなく、低ノイズを要求される電子機器へ電源を供給する回路として多用されている。とりわけ、無線を扱う電子機器、映像信号を扱う電子機器など、比較的高周波の信号を扱う電子機器においては、信号帯域への電源からのノイズ混入を防止するため、リニアレギュレータがよく使用されるとともに、電源からのノイズの混入を他の電子機器以上に防止することが要求される。
【０００５】
図５は一般的なリニアレギュレータの構成例を示す図である。図５において、リニアレギュレータは、電源端子１にソース電極が接続されドレイン電極に出力端子２が接続された第１のＭＯＳ（Metal-Oxide Semiconductor）型半導体素子３と、出力端子２と接地電位との間に接続された分圧用抵抗Ｒa，Ｒb、出力コンデンサＣおよび抵抗Ｒeと、基準電圧源４と、分圧用抵抗Ｒa，Ｒbからの信号と基準電圧源４からの基準電圧信号とを入力とし、出力を第１のＭＯＳ型半導体素子３のゲート電極に接続された誤差増幅器５とから構成され、出力端子２には負荷ＲLが接続されている。ここで、出力コンデンサＣは、第１のＭＯＳ型半導体素子３、分圧用抵抗Ｒa，Ｒb、誤差増幅器５で構成される、いわゆる制御ループを安定にするために必要な容量成分である。また、抵抗Ｒeは実際の回路素子として実装されるものではないが、出力コンデンサＣの等価直列抵抗成分を表す抵抗である。
【０００６】
電源端子１と出力端子２との間に介挿された第１のＭＯＳ型半導体素子３は前述の電圧制御型抵抗素子として動作し、分圧用抵抗Ｒa，Ｒbにより分圧して検出された出力電圧信号と基準電圧信号との差異を誤差増幅器５によって増幅し、その誤差増幅器５の出力信号により第１のＭＯＳ型半導体素子３を制御してその抵抗値を変えることにより、その抵抗成分による電圧降下の値を制御することで、結果として出力電圧が一定に保持される。
【０００７】
上述の回路構成において、電源端子１に交流的なノイズが重畳した場合に出力端子２に生じる電圧変動の割合を示す特性値として、通常、電源電圧変動除去比（以下、ＰＳＲＲと表記）が用いられる。
【０００８】
上述したように、特に無線用途などにおいては、このＰＳＲＲとしては、より高い周波数まで大きなＰＳＲＲが得られることが要求され、また、回路全体としての消費電流についても、特に携帯用途においては低消費電流化が必須の要求となっている。
【０００９】
しかしながら、実際の回路においては、このＰＳＲＲ値は、周波数とともに小さくなる特性を示し、かつ、特定の周波数以上でその減少は急激に大きくなる傾向を示す。
【００１０】
一方、電圧制御型抵抗素子となる第１のＭＯＳ型半導体素子３のサイズは負荷ＲLに供給すべき電流の大きさで決まるが、この第１のＭＯＳ型半導体素子３のサイズが大きくなると、ＰＳＲＲの小さくなる周波数が低くなる特性を示す。
【００１１】
さらに、回路全体のサイズを小さくする上では、回路部品のサイズを小さくすることが必要になるが、第１のＭＯＳ型半導体素子３、誤差増幅器５、分圧用抵抗Ｒa，Ｒbは、集積回路として単一のシリコン半導体とすることも可能であるのに対し、出力コンデンサＣは集積化が困難で個別部品とせざるを得ない。回路としての安定な動作を実現する上で、この出力コンデンサＣの値は大きい方がよいが、コンデンサの形状が大きくなってしまう欠点がある。外形サイズの小さなコンデンサとしてはセラミック型コンデンサがよく知られており、他のたとえばタンタル型コンデンサなどに比べ同一の容量でもその外形サイズが小さいという利点があるが、等価直列抵抗である抵抗Ｒeの値も小さい。この抵抗Ｒeの値が小さいと、図５に示した回路では安定性が損なわれる傾向を示す。
【００１２】
これらの課題に対処するには、誤差増幅器５の特性を極力向上させることが有効な手段の１つになるが、一般に、誤差増幅器５として用いるいわゆる演算増幅器は、その増幅率や周波数特性を向上させようとすると消費電流が増加する傾向があり、低消費電力化の要求に応えられない。
【００１３】
上述のように、電源に重畳するノイズをより高い周波数でも抑圧でき、かつ小型のシリーズレギュレータが望まれているのに対し、従来の回路構成では、限界がある。
【００１４】
ここで、図５に示した従来の回路構成によるＰＳＲＲ特性の限界を解析的に説明する。
図６はＭＯＳ型半導体素子の等価回路を示す図である。ただし、図６においては、誤差増幅器５の出力抵抗Ｒop、分圧用抵抗Ｒa，Ｒb、負荷ＲL、出力コンデンサＣ、出力コンデンサＣの等価直列抵抗である抵抗Ｒeも同時に示してある。電圧制御型抵抗である第１のＭＯＳ型半導体素子３は、図６に示すような等価回路で表すことができることはよく知られている。ここで、Ｖgは第１のＭＯＳ型半導体素子３のゲート電圧、Ｖg1は誤差増幅器５の出力電圧、Ｖsはソース電圧、Ｖoはドレイン電圧、ｇmは伝達コンダクタンス、Ｖgsはゲート・ソース間電圧、Ｃgsはゲート容量、ｒdsはソースドレイン抵抗を表している。この等価回路より各部の電圧の伝達関数を求めることにより、シグナルフロー図を描くことができる。
【００１５】
図７は従来の回路をシグナルフロー図として示した図である。図７において、破線で囲った部分が第１のＭＯＳ型半導体素子３を表し、各箱は伝達関数を表している。すなわち、第１のＭＯＳ型半導体素子３の出力側への信号伝達要素３ａは伝達関数Ｔdを表し、第１のＭＯＳ型半導体素子３のゲート側の信号伝達要素３ｂは伝達関数Ｔgを表し、第１のＭＯＳ型半導体素子３のゲート容量とそれを駆動する誤差増幅器５の出力抵抗とによる信号伝達要素３ｃは伝達関数Ｔg1を表している。各伝達関数Ｔd，Ｔg，Ｔg1はそれぞれ以下の式で表される。
【００１６】
伝達関数Ｔdは、
【００１７】
【数１】
0003684963.tif 000002
【００１８】
伝達関数Ｔgは、
【００１９】
【数２】
0003684963.tif 000003
【００２０】
伝達関数Ｔg1は、
【００２１】
【数３】
0003684963.tif 000004
【００２２】
ここで、ｓは複素周波数である。また、式（１）におけるＺLは、
【００２３】
【数４】
0003684963.tif 000005
【００２４】
である。ただし、Ｒは、
【００２５】
【数５】
0003684963.tif 000006
【００２６】
である。
また、一般的に誤差増幅器としてはいわゆる演算増幅器が用いられるが、その周波数的な応答特性は、演算増幅器の第１ポール周波数１／ａ1、第２ポール周波数１／ａ2、開ループゲインＡ0とすると、演算増幅器の増幅率Ａは次の式で近似的に表される。
【００２７】
【数６】
0003684963.tif 000007
【００２８】
以上の式を用いると、図７のシグナルフロー図より、ＰＳＲＲは次の式で表すことができる。
【００２９】
【数７】
0003684963.tif 000008
【００３０】
通常、第１のＭＯＳ型半導体素子３がその飽和領域で動作している場合は、ｒds≫１とみなすことができる。また、演算増幅器の増幅率Ａも十分大きいと考えてよい場合には、Ｔg1Ａ≫１とみなすことができるので、式（７）は次式のように近似できる。
【００３１】
【数８】
0003684963.tif 000009
【００３２】
式（８）で表されるＰＳＲＲの周波数に対する特性は、式（６）で表される演算増幅器の特性を合わせると、図８に示すような特性となる。
図８は従来の回路のＰＳＲＲ特性を説明する図である。このＰＳＲＲ特性は、計算上から求められた特性であるが、実際の回路においてもこの特性とほぼ近い特性を示す。
【００３３】
以上の解析から、より高い周波数まで大きなＰＳＲＲを得ようとするには以下の手段が有効となる。
すなわち、演算増幅器の開ループゲインＡ0をできるだけ大きくし、演算増幅器の第１ポール周波数をできるだけ高い周波数にし、第１のＭＯＳ型半導体素子３のゲート容量はできるだけ小さく、かつ演算増幅器の出力抵抗もできるだけ低くすることで、より高い周波数まで大きなＰＳＲＲを得ることができる。
【００３４】
しかしながら、開ループゲインを大きくすること、および第１ポール周波数を高くする手段として、演算増幅器の消費電流を大きくすることがあるが、この手段は低消費電流化の要請に応えられない。
【００３５】
一方、シリーズレギュレータ回路としての動作の安定性については以下のように説明できる。図７のシグナルフロー図に示すとおり、シリーズレギュレータは第１のＭＯＳ型半導体素子３、負荷回路、誤差増幅器５で構成されるいわゆる帰還増幅器の構成になっている。したがって、シリーズレギュレータの安定性はこの帰還増幅器の安定性そのものになる。帰還増幅器が安定に動作するには、よく知られたとおり、回路の開ループゲイン特性において、位相が１８０度遅れるまでにゲインが０以下になることである。
【００３６】
ここで、図６より従来回路構成の開ループゲイン特性を求めると以下のようになる。
【００３７】
【数９】
0003684963.tif 000010
【００３８】
ＰＳＲＲの場合と同様に、第１のＭＯＳ型半導体が飽和領域で動作している場合、ｒds≫１とみなせるので、式（９）は以下のように近似できる。
【００３９】
【数１０】
0003684963.tif 000011
【００４０】
この式（１０）により表される開ループ特性の周波数依存性を図９に示す。
図９は従来回路の開ループ特性を説明する図である。この開ループ特性から、安定性を確保する手段としては以下のことがわかる。すなわち、演算増幅器の開ループゲインＡ0は大きくない方が安定性には有利である。また、演算増幅器の第１ポール周波数、第２ポール周波数はできるだけ高い周波数がよく、第１のＭＯＳ型半導体素子のゲート容量はできるだけ小さく、かつ演算増幅器の出力抵抗もできるだけ低くするのがよい。そして、出力コンデンサの等価直列抵抗は位相遅れを戻すように作用し、安定性には有利に作用する。
【００４１】
【発明が解決しようとする課題】
したがって、ＰＳＲＲ特性を向上させる手段の１つである演算増幅器の開ループゲインを大きくすることは、回路としての安定性を損なうことになり、この手段のみでは不十分であることがわかる。
【００４２】
また、演算増幅器の出力抵抗を低くすることは、ＰＳＲＲ特性・安定性の向上の両方に寄与するが、演算増幅器の出力抵抗を下げることは、消費電流の増大および出力回路用のデバイスサイズの増大を起こし、低消費電力化に不利になるとともに、集積化回路の場合にはシリコン面積が増加してしまう。
【００４３】
さらに、出力コンデンサの等価直列抵抗はある程度の大きさが期待されるが、前述のセラミック型コンデンサによる外形サイズの縮小要求に対し、安定性を犠牲にせざるを得なくなるという問題点があった。
【００４４】
本発明はこのような点に鑑みてなされたものであり、上述の従来回路における限界を改善し、より高い周波数領域まで大きなＰＳＲＲ特性が得られ、かつ、低い等価直列抵抗で容量の小さな出力コンデンサを用いる場合にも安定した動作が実現できる電圧レギュレータ回路を提供することを目的とする。
【００４５】
【課題を解決するための手段】
本発明では上記問題を解決するために、ソース電極およびドレイン電極のいずれか一方が電源に接続され、他方が負荷に接続された第１のＭＯＳ型半導体素子と、前記負荷に接続されたソース電極またはドレイン電極と接地電位との間に接続され前記負荷の電圧を検出する負荷電圧検出手段と、前記負荷電圧検出手段に並列に接続されたコンデンサと、基準となる基準電圧信号を発生する基準電圧発生手段と、前記負荷電圧検出手段からの信号と前記基準電圧信号との差異を検出する誤差検出手段とを具備し、前記誤差検出手段からの信号に応じて前記第１のＭＯＳ型半導体素子のゲート電極を制御して、前記第１のＭＯＳ型半導体素子の負荷が接続された側の電極の電圧を一定に保持する電圧レギュレータにおいて、前記基準電圧信号と前記負荷電圧検出手段からの信号との差異を検出する第１の演算増幅器と、前記第１の演算増幅器の出力を１つの入力としかつ前記第１のＭＯＳ型半導体素子のゲート電極に出力が接続された第２の演算増幅器と、前記第２の演算増幅器の出力信号と前記第１のＭＯＳ型半導体素子の電源に接続された側のソース電極またはドレイン電極の電圧信号とを入力するように接続されかつ出力が前記第２の演算増幅器の別の入力に接続された第３の演算増幅器と、を備えていることを特徴とする電圧レギュレータ回路が提供される。
【００４６】
このような電圧レギュレータ回路によれば、帰還制御ループを２段構成とすることにより、第１および第２の演算増幅器に異なる特性を付与することが可能となり、増幅率および出力抵抗をそれぞれ独立して最適な性能に設定することができる。これにより、ＰＳＲＲ特性が改善され、消費電力の低減が可能になり、回路動作の安定性を高めることができる。
【００４７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は本発明の第１の実施の様態における電圧レギュレータ回路の具体的な電子回路の構成例を示す図である。図１において、電圧レギュレータ回路は、ソース電極が電源端子１１に接続され、ドレイン電極が出力端子１２に接続された第１のＭＯＳ型半導体素子１３と、出力端子１２と接地電位との間に接続されて負荷ＲLの電圧を検出する手段を構成する分圧用抵抗Ｒa，Ｒb、出力コンデンサＣおよび抵抗Ｒeと、基準電圧源１４と、分圧用抵抗Ｒa，Ｒbからの負荷電圧検出信号と基準電圧源１４からの基準電圧信号とを入力とする第１の演算増幅器１５と、第１の演算増幅器１５の出力を１つの入力としかつ第１のＭＯＳ型半導体素子１３のゲート電極に出力が接続された第２の演算増幅器１６と、第２の演算増幅器１６の出力信号と電源端子１１の電圧信号とを入力するように接続されかつ出力が第２の演算増幅器１６の別の入力に接続された第３の演算増幅器１７とを備えている。なお、第１ないし第３の演算増幅器１５，１６，１７は、一般的な演算増幅器をはじめとして、各種演算増幅回路を用いることができる。なお、第１の演算増幅器１５の増幅率は「Ａ」、第２の演算増幅器１６の増幅率は「Ｂ」、第３の演算増幅器１７の増幅率は「Ｐ」で示している。
【００４８】
以上の構成によれば、第１のＭＯＳ型半導体素子１３への帰還回路を第１の演算増幅器１５および第２の演算増幅器１６の２段構成にしたことにより、増幅率を容易に大きくすることができるため、ＰＳＲＲを改善することができ、それぞれの増幅率を大きくする必要がないため、消費電力の低減が可能になる。また、第２の演算増幅器１６の帰還回路として、第３の演算増幅器１７を設けたことにより、第２の演算増幅器１６による開ループゲインの増大が抑制され、回路動作の安定性を高めることができる。以下、その理由につき詳細に説明する。
【００４９】
図２は本発明の第１の実施の様態における電圧レギュレータ回路の制御ループの構造をシグナルフロー図の形で示した図である。図２において、破線で囲った部分が電源電圧をレギュレートして出力する第１のＭＯＳ型半導体素子１３に相当する。信号伝達要素１３ａ、１３ｂは、負荷ＲL、出力コンデンサＣとその等価直列抵抗成分の抵抗Ｒe、分圧用抵抗Ｒa，Ｒbを含めた第１のＭＯＳ型半導体素子１３を表す制御ブロックであり、それぞれ伝達関数Ｔd，Ｔgによって表している。信号伝達要素１３ｃは、第２の演算増幅器１６の出力抵抗と第１のＭＯＳ型半導体素子１３のゲート容量とにより決まる伝達関数Ｔg1をもつ制御ブロックを表す。第１のＭＯＳ型半導体素子１３のドレイン電極は、第１の演算増幅器１５の信号伝達要素１５ａに接続され、これが基準電圧源１４の基準電圧Ｖrefとの誤差を検出する誤差増幅器として作用する。ここの構成までは、基本的には図７に示した従来回路の構成とほぼ同等である。
【００５０】
次に、図２における信号伝達要素１６ａは、第２の演算増幅器１６であって、第３の演算増幅器１７の出力信号と第１の演算増幅器１５の出力信号との差を増幅し、その出力は第１のＭＯＳ型半導体素子１３のゲートを駆動する。さらに、図２の信号伝達要素１７ａは、第３の演算増幅器１７であって、第１のＭＯＳ型半導体素子１３のソース電極から得た信号と第２の演算増幅器１６の出力信号との差を増幅して出力する。第３の演算増幅器１７の出力は、第２の演算増幅器１６の入力に接続され、これにより、新たな制御ループを追加した構造となっている。以下に、本発明の構成によるＰＳＲＲ特性および動作安定性について解析的に説明する。
【００５１】
信号伝達要素１３ａ，１３ｂ，１３ｃは、前述のとおり、負荷ＲL、出力コンデンサＣとその等価直列抵抗成分の抵抗Ｒe、分圧用抵抗Ｒa，Ｒbを含めた第１のＭＯＳ型半導体素子１３、第２の演算増幅器１６の出力抵抗と第１のＭＯＳ型半導体素子１３のゲート容量とにより決まる伝達関数Ｔd，Ｔg，Ｔg1で表される。これらの伝達関数Ｔd，Ｔg，Ｔg1は、基本的に、用いる第１のＭＯＳ型半導体素子１３、負荷ＲL、出力コンデンサＣ、分圧用抵抗Ｒa，Ｒbで決まる関数であり、前述の従来回路で用いた式と同一の式となる。すなわち、
【００５２】
【数１１】
0003684963.tif 000012
【００５３】
【数１２】
0003684963.tif 000013
【００５４】
【数１３】
0003684963.tif 000014
【００５５】
となる。また、式（１１）におけるＺLは、
【００５６】
【数１４】
0003684963.tif 000015
【００５７】
である。ただし、Ｒは、
【００５８】
【数１５】
0003684963.tif 000016
【００５９】
である。
第１の演算増幅器１５は、従来回路における誤差増幅器５と同等であって、その増幅率Ａは次式で示される。
【００６０】
【数１６】
0003684963.tif 000017
【００６１】
ここで、Ａ0は第１の演算増幅器１５の開ループゲインである。
さらに、第２の演算増幅器１６についても、第１の演算増幅器１５と同様に、その増幅率Ｂを下式で表すことができる。
【００６２】
【数１７】
0003684963.tif 000018
【００６３】
ここで、Ｂ0は第２の演算増幅器１６の開ループゲインである。
第３の演算増幅器１７については、周波数特性のない単一の増幅率を持った特性とすることとし、下式で表すことができる構成をとるものとする。
【００６４】
【数１８】
Ｐ＝Ｐ0  ・・・（１８）
ここで、Ｐは第３の演算増幅器１７の増幅率、Ｐ0は第３の演算増幅器１７の開ループゲインである。
【００６５】
以上の式からＰＳＲＲ特性および開ループゲイン特性を求めると下式が得られる。
【００６６】
【数１９】
0003684963.tif 000019
【００６７】
【数２０】
0003684963.tif 000020
【００６８】
従来回路の解析の場合と同様に、第１のＭＯＳ型半導体素子１３が飽和領域で動作している場合には、ｒds≫１とみなせるので、上式は下式で近似することができる。
【００６９】
【数２１】
0003684963.tif 000021
【００７０】
【数２２】
0003684963.tif 000022
【００７１】
上式より本発明の効果として次のことがわかる。
ＰＳＲＲ特性については、第１の演算増幅器１５および第２の演算増幅器１６の２段構成にしたことにより、それぞれの増幅率は大きくなくても、式（２１）の分母の第３項として第１の演算増幅器１５の増幅率「Ａ」と第２の演算増幅器１６の増幅率「Ｂ」との積項が入ることになり、ＰＳＲＲが改善できる。すなわち、それぞれの演算増幅器の増幅率は従来回路より低くすることができ、従来回路のように１つの演算増幅器に高増幅率を求めることに比べ、結果として消費電流低減が可能となる上、演算増幅器の回路設計が容易になる。
【００７２】
さらに、安定性については、第２の演算増幅器１６は、第３の演算増幅器１７を帰還回路として持つ帰還増幅回路の構成となることになり、式（２２）の第１項は第２の演算増幅器１６に十分なゲインがある間はほぼ１となり、第２の演算増幅器１６による開ループゲインの増大は生じさせない。したがって、開ループゲイン特性はほぼ第１の演算増幅器１５によって決まるが、上述のとおり、第１の演算増幅器１５の開ループゲインを低くしてもＰＳＲＲは大きくできることから、結果として回路全体の開ループゲインを低く押さえることができ、安定化に寄与できる。
【００７３】
また、第１のＭＯＳ型半導体素子１３のゲートを駆動するのは第２の演算増幅器１６であり、第１の演算増幅器１５は第２の演算増幅器１６の入力のみに繋いていることにより、第１の演算増幅器１５の出力抵抗はＰＳＲＲおよび回路全体の開ループ特性に影響を与えることはなく、第１の演算増幅器１５の設計を容易化できる。
【００７４】
これらにより、本発明の構成は従来回路に比べ、ＰＳＲＲを容易に大きくすることができる上、安定性を確保することができる。また、演算増幅器の１つ１つに要求される特性も従来回路に比べ緩くなり、設計の容易化が可能となる。
【００７５】
次に、本発明の第２の実施の形態について説明する。
本実施の形態においては、第１の実施の形態において述べた制御構成において、各ブロックの接続関係はそのままにして、第１の演算増幅器１５の開ループゲインＡ0は第２の演算増幅器１６の開ループゲインＢ0より大きくするとともに、第３の演算増幅器１７のゲインを１以下となるように構成した。
【００７６】
第２の演算増幅器１６は、第３の演算増幅器１７を帰還回路として持つ帰還増幅器の構成となることは第１の実施の形態で説明したとおりであるが、回路全体が安定に動作する上では、この第２の演算増幅器１６と第３の演算増幅器１７とで構成される帰還増幅回路が安定である必要がある。この回路部分だけについての伝達特性は次式で示される。
【００７７】
【数２３】
0003684963.tif 000023
【００７８】
この伝達特性を模式的に表すと図３のようになる。
図３は本発明の第２の実施の形態における電圧レギュレータ回路の動作を説明する図である。図３において、ｆb1，ｆb2はそれぞれ第２の演算増幅器１６の第１ポールおよび第２ポールの周波数であり、ｆcは第２の演算増幅器１６の出力抵抗と第１のＭＯＳ型半導体素子１３のゲート容量とでできるポールの周波数である。図３に示すように、通常の演算増幅器などを第２の演算増幅器１６として用いる場合、上記のポール周波数は低い方から、第２の演算増幅器１６の第１のポールの周波数ｆb1、第２の演算増幅器１６の出力抵抗と第１のＭＯＳ型半導体素子１３のゲート容量とでできるポールの周波数ｆc、第２の演算増幅器１６の第２のポールの周波数ｆb2の順になる。したがって、この伝達特性が安定であるためには、位相が１８０度遅れる、ｆcより低い周波数で、ゲインが１以下になることが必要になる。これを実現する上では、第２の演算増幅器１６のゲインを低くしておき、かつ第３の演算増幅器１７のゲインを１以下にしておくことが有利になる。この場合、第１の演算増幅器１５のゲインを高く設定することで、所望のＰＳＲＲを容易に得ることができる。
【００７９】
次に、本発明の第３の実施の形態について説明する。
本実施の形態においては、第１の実施の形態において述べた制御構成において、各ブロックの接続関係はそのままにし、第２の演算増幅器１６として、その第１のポールが、当該演算増幅器の負荷に繋がる容量と当該演算増幅器の出力抵抗とで決まる演算増幅器を用いる構成にした。
【００８０】
第２の実施の形態で述べたとおり、第２の演算増幅器１６と第３の演算増幅器１７とで構成される帰還増幅回路の周波数特性は、第２の演算増幅器１６の第１のポールおよび第２のポール、および第２の演算増幅器１６の出力抵抗と第１のＭＯＳ型半導体素子１３のゲート容量とで決まるポールの、３つの周波数で特徴付けられる。
【００８１】
当然これらの周波数が高いほど、回路としては高い周波数まで安定な動作が可能となる。
通常、演算増幅器を安定化させる手法として、その内部に位相補償容量を負荷して、第１のポールと第２のポールの周波数の間隔を広げる手法が一般的によく採用される。しかし、この手法は、第１のポールの周波数が低くなるように作用するので、本発明の第２の演算増幅器１６の設計が困難になる。
【００８２】
しかるに、本実施の形態のように、第２の演算増幅器１６の第１ポールが、当該演算増幅器の負荷に繋がる容量と当該演算増幅器の出力抵抗とで決まる演算増幅器を用いることにより、上述した３つの周波数のうち、最も低い周波数を決定する第２の演算増幅器１６の第１のポールがなくなることになり、より高周波まで安定な回路を構成することが可能となる。
【００８３】
その第１のポールが、当該演算増幅器の負荷に繋がる容量と当該演算増幅器の出力抵抗とで決まる演算増幅器の実際の構成方法としては、各種の方法が知られているが、最も簡単には、いわゆる電流制御型演算増幅器と呼ばれる演算増幅器回路を用いることもできる。
【００８４】
次に、本発明の第４の実施の形態について説明する。
図４は第４の実施の形態における電圧レギュレータ回路の構成例を示す図である。本実施の形態においては、第１の実施形態において述べた制御構成において、各ブロックの接続関係はそのままにして、第３の演算増幅器１７として単一の第２のＭＯＳ型半導体素子１８を用いている。すなわち、第２のＭＯＳ型半導体素子１８のゲート電極およびソース電極を第１のＭＯＳ型半導体素子１３のゲート電極およびソース電極に接続し、ドレイン電極を第２の演算増幅器１６の非反転入力に接続した構成にしている。
【００８５】
ＭＯＳ型半導体素子は、よく知られた通り、そのゲートとソースとの電圧差に比例した電流がドレインに流れる。したがって、ゲートとソースとを入力とするとその差を演算増幅することになり、第３の演算増幅器１７として機能することができる。
【００８６】
このように、第３の演算増幅器１７を単一の第２のＭＯＳ型半導体素子１８で実現することにより、当該演算増幅器の回路面積を大幅に小さくすることができ、従来回路では１つの演算増幅器のみで構成していたことに対し、本発明では３つの演算増幅器を用いることによる、集積化時のシリコン面積増大の欠点をなくすことが可能となる。
【００８７】
また、単一の第２のＭＯＳ型半導体素子１８を用いることは、第１のＭＯＳ型半導体素子１３と同一導電型のＭＯＳ型半導体、たとえば両方ともＰチャンネルＭＯＳＦＥＴを用いることも可能とし、この場合、第１のＭＯＳ型半導体素子１３のドレインの一部を当該第２のＭＯＳ型半導体素子１８とすることができるなど、実際の回路構成上有利な点が多い。
【００８８】
【発明の効果】
以上説明したように、本発明では、第１の演算増幅器および第２の演算増幅器の２段の増幅器を介して負荷での信号をＭＯＳ型半導体素子のゲートにフィードバックして制御する構成にした。これにより、電源電圧変動除去比、すなわちＰＳＲＲ特性は、これら２つの演算増幅器の増幅率の積で決まる値をもつことになり、１段の演算増幅器のみのフィードバックによる制御方法に比べて、大きくすることができる。
【００８９】
また、２段構成にするこのことは、１つの演算増幅器に要求される増幅率あるいは出力抵抗に対する性能を緩和することができ、結果として、それぞれの演算増幅器の消費電流を少なく抑えることが可能になるとともに、集積化を図る場合、必要なデバイスのサイズを小さくすることができ、シリコン面積を少なく抑えることが可能になる。
【００９０】
第２の演算増幅器に対して、第３の演算増幅器が帰還回路となる構成としたことにより、第２の演算増幅器は、電圧レギュレータ回路全体としての開ループゲインの増加を引き起こすことがなく、第１の演算増幅器と第２の演算増幅器とが直列接続されているにも拘らず、安定な動作が可能となる。
【００９１】
ＭＯＳ型半導体素子のゲートを駆動するのは第２の演算増幅器のみとなる構成としたことにより、第１の演算増幅器および第３の演算増幅器の出力抵抗はそれほど低くなくてもよくなり、結果として、第１の演算増幅器および第３の演算増幅器の消費電流を小さくすることができるとともに、デバイスサイズを小さくできて、集積化時により少ないシリコン面積で実装可能となる。
【００９２】
第２の演算増幅器の構成を、その第１のポールが負荷の容量で決まる構成としたことにより、等価的に第２の演算増幅器の第１のポールがなくなることになり、より高い周波数領域まで、大きなＰＳＲＲを得ることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の様態における電圧レギュレータ回路の具体的な電子回路の構成例を示す図である。
【図２】本発明の第１の実施の様態における電圧レギュレータ回路の制御ループの構造をシグナルフロー図の形で示した図である。
【図３】本発明の第２の実施の形態における電圧レギュレータ回路の動作を説明する図である。
【図４】第４の実施の形態における電圧レギュレータ回路の構成例を示す図である。
【図５】一般的なリニアレギュレータの構成例を示す図である。
【図６】ＭＯＳ型半導体素子の等価回路を示す図である。
【図７】従来の回路をシグナルフロー図として示した図である。
【図８】従来の回路のＰＳＲＲ特性を説明する図である。
【図９】従来回路の開ループ特性を説明する図である。
【符号の説明】
１１  電源端子
１２  出力端子
１３  第１のＭＯＳ型半導体素子
１３ａ，１３ｂ，１３ｃ  信号伝達要素
１４  基準電圧源
１５  第１の演算増幅器
１５ａ  信号伝達要素
１６  第２の演算増幅器
１６ａ  信号伝達要素
１７  第３の演算増幅器
１７ａ  信号伝達要素
１８  第２のＭＯＳ型半導体素子
Ｒa，Ｒb  分圧用抵抗
Ｃ  出力コンデンサ
Ｒe  出力コンデンサの等価直列抵抗成分の抵抗
ＲL  負荷
Ｔd，Ｔg，Ｔg1  伝達関数
Ｖref  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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