(57)【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
情報の読出または書込を行なう第１の記憶装置と、
情報の読出または書込を行なう第２の記憶装置とを備え、
前記第１の記憶装置は、
複数の第１の信号の授受を行なうための複数の第１のバッファを含む第１のバッファブロックと、
第２の信号の授受を行なうための第２のバッファを含む第２のバッファブロックと、
前記複数の第１のバッファに接続され、外部に対して、前記複数の第１の信号の授受を行なうための複数の第１のパッドを含む第１のパッドブロックと、
前記第２のバッファに接続され、外部に対して、前記第２の信号の授受を行なうための第２のパッドを含む第２のパッドブロックとを含み、
前記第２の記憶装置は、
複数の第３の信号の授受を行なうための複数の第３のバッファを含む第３のバッファブロックと、
第４の信号の授受を行なうための第４のバッファを含む第４のバッファブロックと、
前記複数の第３のバッファに接続され、外部に対して、前記複数の第３の信号の授受を行なうための複数の第３のパッドを含む第３のパッドブロックと、
前記第４のバッファに接続され、外部に対して、前記第４の信号の授受を行なうための第４のパッドを含む第４のパッドブロックとを含み、
第１および第２の記憶装置を別々の記憶装置としてアセンブリを行なう場合は、前記第１の記憶装置と、前記第２の記憶装置との間を切断し、
前記第１および第２の記憶装置を１つの記憶装置としてアセンブリを行ない、使用する場合は、前記第２のバッファおよび前記第４のバッファは、対応する前記第３のパッドに接続され、前記対応する第３のパッドは、前記第２の信号および前記第４の信号の授受に用いられ、前記複数の第１の信号および前記複数の第３の信号の授受には、前記複数の第１のバッファおよび前記複数の第１のパッドが用いられ、
前記半導体記憶装置は、前記第３のパッドを、前記第２の信号または前記第４の信号のいずれのために用いるかを選択する選択手段をさらに備え、
前記第１および第２の記憶装置を１つの記憶装置として、アセンブリを行ない、使用する場合に、前記選択手段は用いられ、
前記第１および第２の記憶装置を１つの記憶装置としてアセンブリを行ない、使用する場合において、外部からの選択信号により、前記第１の記憶装置が選択されたときには、前記複数の第１のパッドは、前記複数の第１の信号の授受のために用いられ、前記選択信号により前記第２の記憶装置が選択されたときには、前記複数の第１のパッドは、前記複数の第３の信号の授受のために用いられる、半導体記憶装置。
【請求項２】
半導体記憶装置であって、
情報の読出または書込を行なう第１の記憶装置と、
情報の読出または書込を行なう第２の記憶装置とを備え、
前記第１の記憶装置は、
複数の第１の信号の授受を行なうための複数の第１のバッファを含む第１のバッファブロックと、
第２の信号の授受を行なうための第２のバッファを含む第２のバッファブロックと、
前記複数の第１のバッファに接続され、外部に対して、前記複数の第１の信号の授受を行なうための複数の第１のパッドを含む第１のパッドブロックと、
前記第２のバッファに接続され、外部に対して、前記第２の信号の授受を行なうための第２のパッドを含む第２のパッドブロックとを含み、
前記第２の記憶装置は、
複数の第３の信号の授受を行なうための複数の第３のバッファを含む第３のバッファブロックと、
第４の信号の授受を行なうための第４のバッファを含む第４のバッファブロックと、
前記複数の第３のバッファに接続され、外部に対して、前記複数の第３の信号の授受を行なうための複数の第３のパッドを含む第３のパッドブロックと、
前記第４のバッファに接続され、外部に対して、前記第４の信号の授受を行なうための第４のパッドを含む第４のパッドブロックとを含み、
前記半導体記憶装置は、第５のパッドをさらに備え、
前記第２のパッドおよび前記第４のパッドは、前記第５のパッドに接続され、
前記第１および第２の記憶装置を別々の記憶装置としてアセンブリを行なう場合は、前記第１の記憶装置と、前記第２の記憶装置との間を切断し、前記第５のパッドは、用いられず、
前記第１および第２の記憶装置を１つの記憶装置としてアセンブリを行ない、使用する場合は、前記第５のパッドは、前記第２の信号および前記第４の信号の授受のために用いられ、
前記半導体記憶装置は、前記第５のパッドを、前記第２の信号または前記第４の信号のいずれのために用いるかを選択する選択手段をさらに備え、
前記第１および第２の記憶装置を１つの記憶装置としてアセンブリを行ない、使用する場合に、前記選択手段は用いられ、
前記複数の第１のパッド、前記複数の第３のパッド、前記複数の第１のバッファおよび前記複数の第３のバッファは、所定の方向に配置され、
前記第１のパッドブロックと、前記第１のバッファブロックとは近接し、
前記第２のパッドブロックと、前記第２のバッファブロックとは近接し、
前記第３のパッドブロックと、前記第３のバッファブロックとは近接し、
前記第４のパッドブロックと、前記第４のバッファブロックとは近接する、半導体記憶装置。
【請求項３】
半導体記憶装置であって、
情報の読出または書込を行なう第１の記憶装置と、
情報の読出または書込を行なう第２の記憶装置とを備え、
前記第１の記憶装置は、
複数の第１の信号の授受を行なうための複数の第１のバッファを含む第１のバッファブロックと、
第２の信号の授受を行なうための第２のバッファを含む第２のバッファブロックと、
前記複数の第１のバッファに接続され、外部に対して、前記複数の第１の信号の授受を行なうための複数の第１のパッドを含む第１のパッドブロックと、
前記第２のバッファに接続され、外部に対して、前記第２の信号の授受を行なうための第２のパッドを含む第２のパッドブロックとを含み、
前記第２の記憶装置は、
複数の第３の信号の授受を行なうための複数の第３のバッファを含む第３のバッファブロックと、
第４の信号の授受を行なうための第４のバッファを含む第４のバッファブロックと、
前記複数の第３のバッファに接続され、外部に対して、前記複数の第３の信号の授受を行なうための複数の第３のパッドを含む第３のパッドブロックと、
前記第４のバッファに接続され、外部に対して、前記第４の信号の授受を行なうための第４のパッドを含む第４のパッドブロックとを含み、
前記半導体記憶装置は、第５のパッドをさらに備え、
前記第２のバッファ、前記第２のパッド、前記第４のバッファおよび前記第４のパッドは、前記第５のパッドに接続され、
前記第１および第２の記憶装置を別々の記憶装置としてアセンブリを行なう場合は、前記第１の記憶装置と、前記第２の記憶装置との間を切断し、前記第５のパッドは、用いられず、
前記第１および第２の記憶装置を１つの記憶装置としてアセンブリを行ない、使用する場合は、前記第２のパッドと前記第２のバッファとの接続は断たれ、前記第４のパッドと前記第４のバッファとの接続は断たれ、前記第５のパッドは、前記第２の信号および前記第４の信号の授受のために用いられ、
前記半導体記憶装置は、前記第５のパッドを、前記第２の信号または前記第４の信号のいずれのために用いるかを選択する選択手段をさらに備え、
前記第１および第２の記憶装置を１つの記憶装置としてアセンブリを行ない、使用する場合に、前記選択手段は用いられ、
前記複数の第１のパッド、前記複数の第３のパッド、前記複数の第１のバッファおよび前記複数の第３のバッファは、所定の方向に配置され、
前記第１のパッドブロックと、前記第１のバッファブロックとは近接し、
前記第２のパッドブロックと、前記第２のバッファブロックとは近接し、
前記第３のパッドブロックと、前記第３のバッファブロックとは近接し、
前記第４のパッドブロックと、前記第４のバッファブロックとは近接する、半導体記憶装置。
【請求項４】
半導体記憶装置であって、
情報の読出または書込を行なう第１の記憶装置と、
情報の読出または書込を行なう第２の記憶装置とを備え、
前記第１の記憶装置は、
複数の第１の信号の授受を行なうための複数の第１のバッファを含む第１のバッファブロックと、
第２の信号の授受を行なうための第２のバッファを含む第２のバッファブロックと、
前記複数の第１のバッファに接続され、外部に対して、前記複数の第１の信号の授受を行なうための複数の第１のパッドを含む第１のパッドブロックと、
前記第２のバッファに接続され、外部に対して、前記第２の信号の授受を行なうための第２のパッドを含む第２のパッドブロックとを含み、
前記第２の記憶装置は、
複数の第３の信号の授受を行なうための複数の第３のバッファを含む第３のバッファブロックと、
第４の信号の授受を行なうための第４のバッファを含む第４のバッファブロックと、
前記複数の第３のバッファに接続され、外部に対して、前記複数の第３の信号の授受を行なうための複数の第３のパッドを含む第３のパッドブロックと、
前記第４のバッファに接続され、外部に対して、前記第４の信号の授受を行なうための第４のパッドを含む第４のパッドブロックとを含み、
前記第２のパッドと、前記第４のパッドとは接続され、
前記第１および第２の記憶装置を別々の記憶装置としてアセンブリを行なう場合は、前記第１の記憶装置と、前記第２の記憶装置との間を切断し、
前記第１および第２の記憶装置を１つの記憶装置としてアセンブリを行ない、使用する場合は、前記第１の信号および前記第２の信号の授受に、前記第２のパッドまたは前記第４のパッドのいずれをも用いることができ、
前記半導体記憶装置は、前記第２のパッドおよび前記第４のパッドを、前記第２の信号または前記第４の信号のいずれのために用いるかを選択する選択手段をさらに備え、
前記第１および第２の記憶装置を１つの記憶装置としてアセンブリを行ない、使用する場合に、前記選択手段は用いられ、
前記複数の第１のパッド、前記複数の第３のパッド、前記複数の第１のバッファおよび前記複数の第３のバッファは、所定の方向に配置され、
前記第１のパッドブロックと、前記第１のバッファブロックとは近接し、
前記第２のパッドブロックと、前記第２のバッファブロックとは近接し、
前記第３のパッドブロックと、前記第３のバッファブロックとは近接し、
前記第４のパッドブロックと、前記第４のバッファブロックとは近接する、半導体記憶装置。
【請求項５】
半導体記憶装置であって、
情報の読出または書込を行なう第１の記憶装置と、
情報の読出または書込を行なう第２の記憶装置とを備え、
前記第１の記憶装置は、
複数の第１の信号の授受を行なうための複数の第１のバッファを含む第１のバッファブロックと、
第２の信号の授受を行なうための第２のバッファを含む第２のバッファブロックと、
前記複数の第１のバッファに接続され、外部に対して、前記複数の第１の信号の授受を行なうための複数の第１のパッドを含む第１のパッドブロックと、
前記第２のバッファに接続され、外部に対して、前記第２の信号の授受を行なうための第２のパッドを含む第２のパッドブロックとを含み、
前記第２の記憶装置は、
複数の第３の信号の授受を行なうための複数の第３のバッファを含む第３のバッファブロックと、
第４の信号の授受を行なうための第４のバッファを含む第４のバッファブロックと、
前記複数の第３のバッファに接続され、外部に対して、前記複数の第３の信号の授受を行なうための複数の第３のパッドを含む第３のパッドブロックと、
前記第４のバッファに接続され、外部に対して、前記第４の信号の授受を行なうための第４のパッドを含む第４のパッドブロックと、
前記第２のバッファと、第４のバッファとは接続され、
前記第１および第２の記憶装置を別々の記憶装置としてアセンブリを行なう場合は、前記第１の記憶装置と、前記第２の記憶装置との間を切断し、
前記第１および第２の記憶装置を１つの記憶装置としてアセンブリを行なう場合は、前記第２のバッファと前記第２のパッドとの間の接続または前記第４のバッファと前記第４のパッドとの間の接続のいずれかを断ち、前記第２のバッファと前記第２のパッドとの接続が断たれた場合は、前記第４のパッドが前記第２の信号および前記第４の信号の授受に用いられ、前記第４のバッファと前記第４のパッドとの接続が断たれた場合は、前記第２のパッドが前記第２の信号および前記第４の信号の授受に用いられ、
前記半導体記憶装置は、前記第２のパッドおよび前記第４のパッドを、前記第２の信号または前記第４の信号のいずれのために用いるかを選択する選択手段をさらに備え、
前記第１および第２の記憶装置を１つの記憶装置としてアセンブリを行ない、使用する場合に、前記選択手段は用いられ、
前記複数の第１のパッド、前記複数の第３のパッド、前記複数の第１のバッファおよび前記複数の第３のバッファは、所定の方向に配置され、
前記第１のパッドブロックと、前記第１のバッファブロックとは近接し、
前記第２のパッドブロックと、前記第２のバッファブロックとは近接し、
前記第３のパッドブロックと、前記第３のバッファブロックとは近接し、
前記第４のパッドブロックと、前記第４のバッファブロックとは近接する、半導体記憶装置。
【請求項６】
半導体記憶装置であって、
情報の読出または書込を行なう第１の記憶装置と、
情報の読出または書込を行なう第２の記憶装置とを備え、
前記第１の記憶装置は、
複数の第１の信号の授受を行なうための複数の第１のバッファを含む第１のバッファブロックと、
第２の信号の授受を行なうための第２のバッファを含む第２のバッファブロックと、
前記複数の第１のバッファに接続され、外部に対して、前記複数の第１の信号の授受を行なうための複数の第１のパッドを含む第１のパッドブロックと、
前記第２のバッファに接続され、外部に対して、前記第２の信号の授受を行なうための第２のパッドを含む第２のパッドブロックとを含み、
前記第２の記憶装置は、
複数の第３の信号の授受を行なうための複数の第３のバッファを含む第３のバッファブロックと、
第４の信号の授受を行なうための第４のバッファを含む第４のバッファブロックと、
前記複数の第３のバッファに接続され、外部に対して、前記複数の第３の信号の授受を行なうための複数の第３のパッドを含む第３のパッドブロックと、
前記第４のバッファに接続され、外部に対して、前記第４の信号の授受を行なうための第４のパッドを含む第４のパッドブロックとを含み、
前記第１および第２の記憶装置を別々の記憶装置としてアセンブリを行なう場合は、前記第１の記憶装置と、前記第２の記憶装置との間を切断し、
前記第１および第２の記憶装置を１つの記憶装置としてアセンブリを行ない、使用する場合は、前記第２のバッファは、前記第３のパッドに接続され、前記第４のバッファは、前記第２のバッファが接続される前記第３のパッドとは異なる前記第３のパッドに接続され、前記第２のバッファが接続される前記第３のパッドは、前記第２の信号の授受に用いられ、前記第４のバッファに接続される前記第３のパッドは、前記第４の信号の授受に用いられ、前記複数の第１の信号および前記複数の第３の信号の授受には、前記複数の第１のバッファおよび前記複数の第１のパッドが用いられ、前記第２のパッドは、前記第２の信号の授受のためには用いられず、前記第４のパッドは、前記第４の信号の授受には用いられず、前記第３のバッファブロックは、前記複数の第３の信号の授受には用いられず、
前記第１のパッドブロックは、前記第１の記憶装置または前記第２の記憶装置を選択するための選択信号の授受のための第５のパッドをさらに含み、
前記第１のバッファブロックは、前記選択信号の授受のための第５のバッファをさらに含み、
前記第１および第２の記憶装置を１つの記憶装置としてアセンブリを行ない、使用する場合に、前記第５のパッドおよび前記第５のバッファが用いられ、前記選択信号により、前記第１の記憶装置が選択されたときには、前記複数の第１のパッドは、前記複数の第１の信号の授受のために用いられ、前記選択信号により前記第２の記憶装置が選択されたときには、前記複数の第１のパッドは、前記複数の第３の信号の授受のために用いられ、
前記複数の第１のパッド、前記複数の第３のパッド、前記第５のパッド、前記複数の第１のバッファ、前記複数の第３のバッファおよび前記第５のバッファは、所定の方向に配置され、
前記第１のパッドブロックと、前記第１のバッファブロックとは近接し、
前記第２のパッドブロックと、前記第２のバッファブロックとは近接し、
前記第３のパッドブロックと、前記第３のバッファブロックとは近接し、
前記第４のパッドブロックと、前記第４のバッファブロックとは近接する、半導体記憶装置。
【請求項７】
前記第１の記憶装置と、前記第２の記憶装置とは、ダイシングラインを介して配置され、
前記第１の記憶装置と前記第２の記憶装置とを接続する配線が、前記ダイシングライン上を通っている場合において、前記ダイシングラインに沿った切断を行なうときには、その切断の前に、前記配線のうち、前記ダイシングラインの両側にある部分を切断する、請求項１から６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記配線のうち、前記切断を行なう部分は、他の部分より細くなっている、請求項７に記載の半導体記憶装置。
【請求項９】
前記配線のうち、前記切断を行なう部分は、ポリシリコンである、請求項７に記載の半導体記憶装置。
【請求項１０】
前記第１の記憶装置と、前記第２の記憶装置との間に、前記第１および第２の記憶装置で共用できる回路またはパッドが配置され、
前記第１または第２の記憶装置のいずれかが不要の場合は、必要な方の第１または第２の記憶装置の一部として、前記共用できる回路またはパッドを含めて、アセンブリを行なう、請求項１から６のいずれか１項に記載の半導体記憶装置。
【請求項１１】
前記共用できる回路またはパッドと、前記第１および第２の記憶装置とはヒューズによって接続され、
不要な方の前記第１または第２の記憶装置と、前記共用できる回路またはパッドとの間のヒューズを切断してアセンブリを行なう、請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第１の記憶装置と、前記第２の記憶装置とは、ダイシングラインを介して配置され、
前記ダイシングライン上に、前記第１および第２の記憶装置を１つの記憶装置として、アセンブリを行ない、使用するときのみ用いる回路またはパッドが配置される、請求項１から６のいずれか１項に記載の半導体記憶装置。
【請求項１３】
前記第１の記憶装置と、前記第２の記憶装置とは、ダイシングラインの対応する区分を介して配置され、
前記第１の記憶装置は、
そこに電源電位を供給するための第１の電源パッドをさらに含み、
前記第２の記憶装置は、
そこに電源電位を供給するための第２の電源パッドをさらに含み、
前記第１および第２の電源パッドは、前記ダイシングラインの対応する区分の一方の端点近傍に配置される、請求項１から６のいずれか１項に記載の半導体記憶装置。
【請求項１４】
前記第１の記憶装置は、
前記第１の電源パッドに接続される第３の電源パッドをさらに含み、
前記第２の記憶装置は、
前記第２の電源パッドに接続される第４の電源パッドをさらに含む、請求項１３に記載の半導体記憶装置。
【請求項１５】
前記第１および第２の記憶装置を１つの記憶装置として用いる場合は、前記第１の電源パッドと、前記第２の電源パッドとを接続し、
前記第２または第４の電源パッドのいずれかを用いて、外部から前記電源電位を供給する、請求項１４に記載の半導体記憶装置。
【請求項１６】
前記第２の信号は、前記第１の記憶装置から外部へ出力または前記第１の記憶装置へ外部から入力される第１のデータであり、
前記第４の信号は、前記第２の記憶装置から外部へ出力または前記第２の記憶装置へ外部から入力される第２のデータであり、
前記第１の記憶装置は、前記第１のデータの入出力を行なう第１のデータ入出力線対をさらに含み、
前記第２の記憶装置は、前記第２のデータの入出力を行なう第２のデータ入出力線対をさらに含む、請求項１から６のいずれか１項に記載の半導体記憶装置。
【請求項１７】
前記第２のバッファ、前記第２のパッド、前記第４のバッファおよび前記第４のパッドは、各々、複数設けられ、
前記第２の信号および第４の信号は、各々、複数であり、
前記複数の第２の信号は、前記第１の記憶装置から外部へ出力または前記第１の記憶装置へ外部から入力される複数の第１のデータであり、
前記複数の第４の信号は、前記第２の記憶装置から外部へ出力または前記第２の記憶装置へ外部から入力される複数の第２のデータであり、
前記第１の記憶装置は、前記複数の第１のデータの入出力を行なう複数の第１のデータ入出力線対をさらに含み、
前記第２の記憶装置は、前記複数の第２のデータの入出力を行なう複数の第２のデータ入出力線対をさらに含む、請求項１、４、５、または６のいずれか１項に記載の半導体記憶装置。
【請求項１８】
前記第２のバッファ、前記第２のパッド、前記第４のバッファ、前記第４のパッドおよび前記第５のパッドは、各々、複数設けられ、
前記複数の第２のバッファ、前記複数の第２のパッド、前記複数の第４のバッファ、前記複数の第４のパッドおよび前記複数の第５のパッドは、前記所定の方向に配置され、
前記第２の信号および第４の信号は、各々、複数であり、
前記複数の第２の信号は、前記第１の記憶装置から外部へ出力または前記第１の記憶装置へ外部から入力される複数の第１のデータであり、
前記複数の第４の信号は、前記第２の記憶装置から外部へ出力または前記第２の記憶装置へ外部から入力される複数の第２のデータであり、
前記第１の記憶装置は、前記複数の第１のデータの入出力を行なう複数の第１のデータ入出力線対をさらに含み、
前記第２の記憶装置は、前記複数の第２のデータの入出力を行なう複数の第２のデータ入出力線対をさらに含む、請求項２または３に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ウエハプロセス完了後にメモリ容量を変えることのできる半導体記憶装置に関する。
【０００２】
【従来の技術】
図２８は、ウエハ上に形成された従来の半導体記憶装置を示す概略図である。
【０００３】
図２８を参照して、ダイシングライン６９７に囲まれた四角の領域が、４Ｍビットの容量を持つ半導体記憶装置６９９である。図２８からもわかるように、ウエハ６９５には、複数の４Ｍビットの半導体記憶装置６９９が形成されている。
【０００４】
図２９は、図２８のウエハ６９５上に形成された従来の複数の半導体記憶装置６９９のうちの１つを拡大した図である。なお、図２８と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０００５】
図２９を参照して、従来の半導体記憶装置６９９は、ダイシングライン６９７に囲まれた領域に形成されている。この従来の半導体記憶装置６９９は、複数のパッド７０１、アドレスバッファブロック７０５、デコーダ７１１、センスアンプブロック７０７、出力バッファブロック７０９、複数のパッド７０３および１ＭビットのメモリセルマトリックスＭ１，Ｍ２，Ｍ３，Ｍ４を含んでいる。
【０００６】
アドレスバッファブロック７０５は、図示しないが、複数のパッド７０１に対応した複数のアドレスバッファを含んでいる。出力バッファブロック７０９は、図示しないが、複数のパッド７０３に対応した複数の出力バッファを含んでいる。センスアンプブロック７０７は、図示しないが、複数の出力バッファに対応した複数のセンスアンプを含む。
【０００７】
複数のパッド７０１は、外部からの複数のアドレス信号を受ける。アドレスバッファブロック７０５は、複数のパッド７０１からの複数のアドレス信号を受ける。メモリセルマトリックスＭ１，Ｍ２，Ｍ３，Ｍ４は、各々、情報を記憶するための複数のメモリセルを含む。デコーダ７１１は、アドレスバッファ７０５からのアドレス信号を受けて、複数のメモリセルの中から１つのメモリセルを選択するためのものである。
【０００８】
センスアンプブロック７０７に含まれるセンスアンプは、メモリセルからの微小な信号を増幅するためのものである。出力バッファブロック７０９に含まれる出力バッファは、センスアンプによって増幅された信号を受け、外部に出力するためのものである。出力バッファからの信号は、パッド７０３を介して、外部に出力される。
【０００９】
製品に組立てる際に、すなわち、アセンブリの際に、図２８のウエハ６９５を、ダイシングライン６９７に沿って切断する。ここで、図２９の半導体記憶装置を切断後の半導体記憶装置とする。図２９の切断後の半導体記憶装置のパッドと、図示しないリードフレームとをワイヤで接続する。このようにして、１Ｍビット×４＝４Ｍビットで動作する製品が複数作られることになる。
【００１０】
このように、ウエハプロセスの完了後、ウエハ６９５のダイシングライン６９７を切断してできる製品は、１種類の製品だけである。すなわち、１つのウエハ６９５からは、１種類の製品が作られる。
【００１１】
また、従来は、製品の種類ごとに（半導体記憶装置の種類ごとに）設計を行ない、マスクを作製して、ウエハプロセスを行なう。
【００１２】
【発明が解決しようとする課題】
半導体記憶装置の構成を図２９のようにする限り、１つのウエハ６９５からは１種類の製品しか得ることができず、メモリ容量や機能が異なる複数種類の製品を作るときには、独立した設計およびウエハプロセスが必要となる。
【００１３】
このため、半導体記憶装置の設計期間や試作期間が長くなるとともに、開発コストが大きくなるという問題点があった。
【００１４】
また、半導体記憶装置の構成を図２９のようにする限り、冗長機能（リダンダンシー）で救済できないメモリセルが出てきた半導体記憶装置（製品）については、不良品として捨てることになる。この不良品として捨てることになる確率は、大容量の半導体記憶装置（製品）になるほど大きくなり、１枚のウエハで数個の良品しかとれない場合もある。すなわち、１枚のウエハに対応する製品が１種類のため、不良メモリセルが多く救済できない半導体記憶装置（製品）は捨てることになる。
【００１５】
このため、製造コストが高くなるという問題点があった。
また、救済できない不良メモリセルを有する半導体記憶装置（製品）であっても、たとえば、半導体記憶装置（製品）が４Ｍビットであった場合、そのうちの１Ｍビットや２Ｍビットは動作する場合もある。
【００１６】
このため、正常なメモリセルがたくさんあるにもかかわらず、不良品として、捨てるのは、経済的効率が悪いという問題点があった。
【００１７】
なお、冗長機能（リダンダンシー）とは、不良メモリセルを、予備のメモリセルに置換える機能のことをいう。
【００１８】
この発明は、以上のような問題を解決するためになされたもので、半導体記憶装置の設計期間および試作期間を短縮することができるとともに、開発コストを小さくすることのできる半導体記憶装置を提供することを目的とする。
【００１９】
この発明の他の目的は、製造コストを小さくすることのできる半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、第１の記憶装置、第２の記憶装置および選択手段を備える。第１および第２の記憶装置は、情報の読出または書込を行なう。
【００２１】
第１の記憶装置は、第１のバッファブロック、第２のバッファブロック、第１のパッドブロックおよび第２のパッドブロックを含む。第１のバッファブロックは、複数の第１の信号の授受を行なうための複数の第１のバッファを含む。第２のバッファブロックは、第２の信号の授受を行なうための第２のバッファを含む。
【００２２】
第１のパッドブロックは、複数の第１のバッファに接続され、外部に対して、複数の第１の信号の授受を行なうための複数の第１のパッドを含む。第２のパッドブロックは、第２のバッファに接続され、外部に対して、第２の信号の授受を行なうための第２のパッドを含む。
【００２３】
第２の記憶装置は、第３のバッファブロック、第４のバッファブロック、第３のパッドブロックおよび第４のパッドブロックを含む。第３のバッファブロックは、複数の第３の信号の授受を行なうための複数の第３のバッファを含む。第４のバッファブロックは、第４の信号の授受を行なうための第４のバッファを含む。
【００２４】
第３のパッドブロックは、複数の第３のバッファに接続され、外部に対して、複数の第３の信号の授受を行なうための複数の第３のパッドを含む。第４のパッドブロックは、第４のバッファに接続され、外部に対して、第４の信号の授受を行なうための第４のパッドを含む。
【００２５】
第１および第２の記憶装置を別々の記憶装置としてアセンブリを行なう場合は（以下、「第１の態様」という）、第１の記憶装置と、第２の記憶装置との間を切断する。
【００２６】
第１および第２の記憶装置を１つの記憶装置としてアセンブリを行ない、使用する場合は（以下、「第２の態様」という）、第２のバッファおよび第４のバッファは、対応する第３のパッドに接続される。第２の態様の場合には、対応する第３のパッドは、第２の信号および第４の信号の授受に用いられる。第２の態様の場合には、複数の第１の信号および複数の第３の信号の授受には、複数の第１のバッファおよび複数の第１のパッドが用いられる。
【００２７】
選択手段は、第３のパッドを、第２の信号または第４の信号のいずれのために用いるかを選択する。この選択手段は、第２の態様の場合に用いられる。
【００２８】
第２の態様の場合に、外部からの選択信号により、第１の記憶装置が選択されたときには、複数の第１のパッドは、複数の第１の信号の授受のために用いられる。選択信号により第２の記憶装置が選択されたときには、複数の第１のパッドは、複数の第３の信号の授受のために用いられる。
【００２９】
以上のように、この発明に係る半導体記憶装置においては、第１の記憶装置と第２の記憶装置とを別々の記憶装置としてアセンブリを行なうこともできるし、第１の記憶装置と第２の記憶装置とを１つの記憶装置としてアセンブリを行なうこともできる。すなわち、この発明に係る半導体記憶装置をウエハ上に形成する場合には、アセンブリの際に、記憶容量を可変にできる。
【００３０】
このため、この発明に係る半導体記憶装置においては、１枚のウエハから、複数の製品を製造することができ、設計期間および試作期間の短縮を図ることができるとともに、開発コストを小さくすることができる。
【００３１】
また、半導体記憶装置が全体として不良品であっても、第１の記憶装置あるいは第２の記憶装置のいずれかが良品の場合は、良品である第１の記憶装置あるいは第２の記憶装置のいずれかを製品化することができる。このため、半導体記憶装置全体を不良品であるとして捨てる必要はなく、製造コストを小さくすることができる。
【００３２】
【発明の実施の形態】
以下、本発明による半導体記憶装置について、図面を参照しながら説明する。
【００３３】
（実施の形態１）
図１は、本発明の実施の形態１による半導体記憶装置を示す概略ブロック図である。なお、図１の半導体記憶装置は、ウエハ上に形成されており、ウエハをダイシングラインに沿って切断する前のものである。すなわち、図１の半導体記憶装置は、アセンブリ前のものである。このような図１に示す半導体記憶装置を、「基礎チップ」と呼ぶこともある。
【００３４】
図１を参照して、実施の形態１による半導体記憶装置は、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００を含む。第１の記憶装置１００は、ダイシングライン１，１７，２３，１５に囲まれた領域に形成される。第１の記憶装置１００は、複数のパッド１０１、２つのパッド１０３、アドレスバッファブロック１０５、１ＭビットのメモリセルマトリックスＭ１、デコーダ１０７、センスアンプブロック１０９、出力バッファブロック１１１、複数のヒューズ１１５および複数のパッド１１３を含む。
【００３５】
アドレスバッファブロック１０５には、図示しない複数のアドレスバッファが含まれている。この複数のアドレスバッファは、複数のパッド１０１および２つのパッド１０３に接続される。出力バッファブロック１１１は、図示しない複数の出力バッファを含む。この複数の出力バッファは、複数のヒューズ１１５を介して、複数のパッド１１３と接続される。センスアンプブロック１０９は、複数のセンスアンプ（差動増幅器）を含む。
【００３６】
なお、複数のパッド１０１，１０３、アドレスバッファブロック１０５に含まれる複数のアドレスバッファ、複数のパッド１１３および出力バッファブロック１１１に含まれる複数の出力バッファは、すべて、同じ方向に配置される。さらに、複数のパッド１０１，１０３と、アドレスバッファブロック１０５に含まれる複数のアドレスバッファとは近接している。複数のパッド１１３と、アドレスバッファブロック１１１に含まれる複数の出力バッファとは近接している。
【００３７】
第２の記憶装置２００は、ダイシングライン２３、１９、１１、１３に囲まれた領域に形成される。第２の記憶装置２００が、第１の記憶装置１００と異なるのは以下の点である。
【００３８】
第２の記憶装置２００には、第１の記憶装置１００の２つのパッド１０３およびそれに対応する２つのアドレスバッファに対応するパッドおよびアドレスバッファがない。また、第２の記憶装置２００のパッド２０１は、ヒューズ２１７を介してアドレスバッファブロック２０５に接続されているのに対し、パッド２０１に対応する第１の記憶装置のパッド１０１はアドレスバッファブロック１０５と直接接続されている点で異なっている。また、第２の記憶装置２００のパッド２０１にはヒューズ２１９が接続されているのに対し、パッド２０１に対応する第１の記憶装置１００のパッド１０１にはヒューズが接続されていない点で異なっている。
【００３９】
また、出力バッファブロック１１１の１つの出力バッファ、出力バッファブロック２１１の１つの出力バッファ、出力バッファブロック３１１の１つの出力バッファおよび出力バッファブロック４１１の１つの出力バッファが、第２の記憶装置２００の１つのヒューズ２１９を介して１つのパッド２０１に接続されているのに対し、パッド２０１に対応する第１の記憶装置１００のパッド１０１に対してはこのような接続がされていない点で異なっている。この接続について、例を挙げて、詳しく説明する。
【００４０】
まず、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の各々が、４つのデータ入出力線対を備えているとする。この場合には、センスアンプブロック１０９，２０９，３０９，４０９の各々に含まれるセンスアンプは４つである。出力バッファブロック１１１，２１１，３１１，４１１の各々に含まれる出力バッファも４つである。ヒューズ１１５，２１５，３１５，４１５の各々も４つある。また、パッド１１３，２１３，３１３，４１３の各々も４つある。
【００４１】
出力バッファブロック１１１の一番左の出力バッファ、出力バッファブロック２１１の一番左の出力バッファ、出力バッファブロック３１１の一番左の出力バッファおよび出力バッファブロック４１１の一番左の出力バッファは、一番左のパッド２０１にヒューズ２１９を介して接続される。
【００４２】
出力バッファブロック１１１の左から２番目の出力バッファ、出力バッファブロック２１１の左から２番目の出力バッファ、出力バッファブロック３１１の左から２番目の出力バッファおよび出力バッファブロック４１１の左から２番目の出力バッファは、左から２番目のパッド２０１にヒューズ２１９を介して接続される。
【００４３】
出力バッファブロック１１１の左から３番目の出力バッファ、出力バッファブロック２１１の左から３番目の出力バッファ、出力バッファブロック３１１の左から３番目の出力バッファおよび出力バッファブロック４１１の左から３番目の出力バッファは、左から３番目のパッド２０１にヒューズ２１９を介して接続される。
【００４４】
出力バッファブロック１１１の左から４番目の出力バッファ、出力バッファブロック２１１の左から４番目の出力バッファ、出力バッファブロック３１１の左から４番目の出力バッファおよび出力バッファブロック４１１の左から４番目の出力バッファは、左から４番目のパッド２０１にヒューズ２１９を介して接続される。
【００４５】
第３の記憶装置３００は、ダイシングライン３、５、２１、１７に囲まれた領域に形成される。第３の記憶装置３００が、第１の記憶装置１００と異なるのは以下の点である。第３の記憶装置３００には、第１の記憶装置１００の２つのパッド１０３に相当するパッドがない。これ以外の点については、第３の記憶装置３００は、第１の記憶装置１００と同様である。
【００４６】
第４の記憶装置４００は、ダイシングライン２１、７、９、１９に囲まれた領域に形成される。第４の記憶装置４００が、第２の記憶装置２００と同様である。
【００４７】
矢印Ａ１，Ａ２，Ａ３，Ａ４は、出力バッファブロック１１１，２１１，３１１，４１１に含まれる複数の出力バッファが、複数のヒューズ２１９または複数のヒューズ４１９に接続されることを示している。上述の例では、複数の出力バッファは、複数のヒューズ２１９に接続されたが、複数の出力バッファを、複数のヒューズ４１９に接続することもできる。
【００４８】
次に、この半導体記憶装置の用い方および動作について説明する。
本実施の形態による半導体記憶装置は、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００を分割して別々に製品化することもできるし、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００を分割せずに製品化することもできる。
【００４９】
ここで、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００を分割して別々に製品化する場合の、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の各々を「分割チップ」と呼ぶことにする。
【００５０】
第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００を分割せずに製品化する場合の半導体記憶装置を元チップ（ダイシングライン１〜１５で囲まれた部分）と呼ぶすることにする。なお、元チップの場合において、第１の記憶装置に対応する部分（ダイシングライン１，１７，２３，１５に囲まれた部分）を単位チップ１００と呼ぶ場合もある。同様に、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の各々に対応する部分を、単位チップ２００、単位チップ３００および単位チップ４００と呼ぶこともある。
【００５１】
実施の形態１による半導体記憶装置に含まれる第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００を分割チップとする場合について説明する。すなわち、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００を別々の記憶装置としてアセンブリ（組立作業）を行なう場合について説明する。
【００５２】
基礎チップを、ダイシングライン１〜２３に沿って切断する。こうすることで、基礎チップでは、基礎チップの中ほどに位置していたデコーダ１０７，２０７，３０７，４０７、センスアンプブロック１０９，２０９，３０９，４０９およびパッド１１３，２１３，３１３，４１３が、分割チップでは分割チップの端部に位置することになる。
【００５３】
複数のヒューズ２１９および複数のヒューズ４１９は切断する。つまり、出力バッファブロック１１１，２１１，３１１，４１１は、複数のパッド２０１，４０１と接続されない。一方、出力バッファブロック１１１，２１１，３１１，４１１は、複数のパッド１１３，２１３，３１３，４１３と、ヒューズ１１５，２１５，３１５，４１５を介して接続されたままの状態である。アドレスバッファブロック２０５，４０５と複数のパッド２０１，４０１も、複数のヒューズ２１７，４１７を介して接続されたままである。また、２つのパッド１０３は、分割チップの場合は用いられない。
【００５４】
第１の記憶装置１００に対応する分割チップの動作について説明する。
アドレスバッファブロック１０５に含まれる複数のアドレスバッファは、複数のパッド１０１を介して、外部からアドレス信号を受ける。メモリセルマトリックスＭ１は、情報を記憶する複数のメモリセルを含む。デコーダ１０７は、アドレスバッファブロック１０５から、アドレス信号を受ける。そして、そのアドレス信号に基づいて、メモリセルマトリックスＭ１に含まれるメモリセルを選択する。
【００５５】
センスアンプブロック１０９は、選択されたメモリセルからの微小な信号を増幅する。出力バッファブロック１１１は、センスアンプブロック１０９で増幅された信号を受け、複数のパッド１１３を介して外部に出力する。第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の各々に対応する分割チップの動作も、第１の記憶装置１００に対応する分割チップの動作と同様である。
【００５６】
このように、分割チップ（第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の各々）には、分割チップが、記憶装置（メモリ）として機能するのに必要なすべての回路が含まれている。
【００５７】
図１の基礎チップを元チップとする場合について説明する。すなわち、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００を１つの記憶装置（メモリ）としてアセンブリを行なう場合について説明する。
【００５８】
ダイシングライン１〜１５に沿って、切断する。複数のヒューズ１１５、複数のヒューズ２１５、複数のヒューズ３１５および複数のヒューズ４１５を切断する。これにより、元チップの場合には、複数のパッド１１３，２１３，３１３，４１３は用いられない。一方、出力バッファブロック１１１，２１１，３１１，４１１は、複数のパッド２０１，４０１に、複数のヒューズ２１９，４１９を介して接続されたままである。
【００５９】
このように、元チップでは用いられず、分割チップでのみ用いられるパッド１１３，２１３，３１３，４１３は、基礎チップの中央部に配置されている。一方、元チップおよび分割チップの双方で用いられるパッド１０１，２０１，３０１，４０１は、基礎チップの端部に配置されている。
【００６０】
複数のヒューズ２１７および複数のヒューズ４１７は切断される。すなわち、元チップの場合には、アドレスバッファブロック２０５，４０５は用いられない。複数のパッド１０１，アドレスバッファブロック１０５は、４つの単位チップ１００，２００，３００，４００で共用されることになる。
【００６１】
なお、複数のパッド１０１およびアドレスバッファブロック１０５を共用するのではなく、複数のパッド３０１およびアドレスバッファブロック３０５を共用してもよい。この場合に、選択信号のためのパッドおよびバッファとして、パッド１０３およびそれに接続されたバッファを用いてもよいし、単位チップ３００に、２つのパッド１０３およびそれに接続された２つのバッファに対応する２つのパッドおよびそれに接続されたバッファを設けてもよい。
【００６２】
図１の基礎チップを元チップとした場合の動作について説明する。
複数のパッド１０１には、メモリセルマトリックスＭ１〜Ｍ４の各々の中のメモリセルを選択するためのアドレス信号が入力される。２つのパッド１０３には、複数のパッド１０１に入力するアドレス信号を、メモリセルマトリックスＭ１〜Ｍ４のうちのどのメモリセルマトリックスに入力するかを選択するための選択信号が入力される。たとえば、選択信号により、メモリセルマトリックスＭ１が選択された場合には、アドレスバッファブロック１０５に入力されたアドレス信号は、デコーダ１０７に入力される。
【００６３】
出力バッファブロック１１１，２１１，３１１，４１１からの信号は、複数のパッド２０１，４０１を介して外部に出力されることになる。この場合、出力バッファブロック１１１の中の１つの出力バッファ、出力バッファブロック２１１の中の１つの出力バッファ、出力バッファブロック３１１の中の１つの出力バッファおよび出力バッファブロック４１１の中の１つの出力バッファは、１つのヒューズ２１９を介して１つのパッド２０１に接続されている。
【００６４】
このため、１つのパッド２０１から、４つのうちのどのメモリセルマトリックスからの信号を出力するかを選択する必要がある。この選択を担う回路が、選択回路である。この選択回路は図示しないが元チップ内部に配置されている。選択回路は、信号ＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４を発生する。たとえば、この信号ＢＳ１は、デコーダ１０７および出力バッファブロック１１１を活性または非活性にするための信号である。
【００６５】
このような信号ＢＳ１〜ＢＳ４によって活性化された出力バッファブロックからの複数の信号が複数のパッド２０１，４０１を介して外部に出力されることになる。なお、出力バッファブロック１１１，２１１，３１１，４１１の各々に含まれる出力バッファは、ヒューズ２１９またはヒューズ４１９のいずれに接続しても構わない。また、選択回路については後で詳しく説明する。
【００６６】
以上は、元チップの特徴的な動作について説明したが、デコーダ１０７，２０７，３０７，４０７、センスアンプブロック１０９，２０９，３０９，４０９、出力バッファブロック１１１，２１１，３１１，４１１については、分割チップの場合の動作と同様である。
【００６７】
図２は、図１の半導体記憶装置を詳細に説明するための図である。なお、図１と同様の部分について同一の参照符号を付しその説明を適宜省略する。
【００６８】
図１の説明においては、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の各々に設けられるデータ入出力線対の数については規定していなかったが、図２においては、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の各々に設けられるデータ入出力線対の数は４つである。
【００６９】
このため、メモリセルマトリックスＭ１は、４つのメモリセルブロックＩＯ１、ＩＯ２、ＩＯ３、ＩＯ４に分かれている。これに対応して、センスアンプブロック１０９には４つのセンスアンプ１１６が設けられ、出力バッファブロック１１１には４つの出力バッファ１１８が設けられ、ヒューズ１１５は４つ設けられ、パッド１１３は４つ設けられる。
【００７０】
また、図１においては図示していないが、第１の記憶装置１００は、図２に示すように列選択回路ブロック１２３およびデータ入出力線部１２１を含んでいる。列選択ブロック１２３は、４つの列選択回路１２６を含む。列選択回路ブロック１２３は、デコーダ１０７からの列選択信号Ｓを受けて、メモリセルマトリックスＭ１の列を選択する。この列選択信号Ｓにより選択された列（ビット線対）からの信号が、データ入出力線部１２１を介してセンスアンプブロック１０９に入力される。なお、列選択回路ブロック１２３の動作については、分割チップの場合でも元チップの場合でも同様である。
【００７１】
また、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の構成および動作も第１の記憶装置１００の構成および動作と同様である。
【００７２】
出力バッファブロック１１１の一番左側の出力バッファ１１８、出力バッファブロック２１１の一番左側の出力バッファ２１８、出力バッファブロック３１１の一番左側の出力バッファ３１８および出力バッファブロック４１１の一番左側の出力バッファ４１８は、一番左のヒューズ２１９に接続される。
【００７３】
出力バッファブロック１１１，２１１，３１１，４１１の左から２番目の出力バッファ１１８，２１８，３１８，４１８は、左から２番目のヒューズ２１９に接続される。出力バッファブロック１１１，２１１，３１１，４１１の左から３番目の出力バッファ１１８，２１８，３１８，４１８は、左から３番目のヒューズ２１９に接続される。
【００７４】
出力バッファブロック１１１，２１１，３１１，４１１の左から４番目の出力バッファ１１８，２１８，３１８，４１８は、左から４番目のヒューズ２１９に接続される。なお、出力バッファ１１８，２１８，３１８，４１８は、ヒューズ２１９ではなく、ヒューズ４１９に接続しても構わない。
【００７５】
図２の基礎チップを分割チップとする場合においては、各分割チップで、データ入出力線対も４つで、メモリセルブロックＩＯ１〜ＩＯ４からの４つの信号も４つのパッド１１３から外部に出力されることになる。すなわち、分割チップは、メモリ容量が１Ｍで、４ビット構成になる。つまり分割チップは、２５６ｋ×４ビットの記憶装置（メモリ）ということになる。
【００７６】
一方、元チップの場合には、図示しない選択回路によって選択された単位チップのメモリセルブロックＩＯ１〜ＩＯ４から出力される４つの信号は、４つのパッド２０１から出力される。すなわち、元チップは、メモリ容量が４Ｍで、４ビット構成のメモリになる。つまり、１Ｍ×４ビットのメモリである。
【００７７】
このように、図２の半導体記憶装置においては、元チップにおいても、分割チップにおいても、４ビット構成となる。ただし、分割チップのメモリ容量は、元チップのメモリ容量の４分の１になる。
【００７８】
図３は、図２の半導体記憶装置の一部の詳細を示す回路図である。なお、図２と同様の部分については同一の参照符号を付しその説明は適宜省略する。
【００７９】
図３には、図２の半導体記憶装置の一部、すなわち、メモリセルブロックＩＯ１、列選択回路１２６、データ入出力線部１２１、センスアンプ１１６および出力バッファ１１８が示されている。図３を参照して、メモリセルブロックＩＯ１には、複数のビット線対Ｂ，／Ｂが含まれる。そして、そのビット線対Ｂ，／Ｂには、複数のメモリセル１２４が接続される。複数のメモリセル１２４には、複数のワード線１２５が接続される。活性化されたワード線１２５に接続されるメモリセル１２４から、信号がビット線対Ｂ，／Ｂに読出される。
【００８０】
列選択回路１２６は、ＮＭＯＳトランジスタ１２９およびＮＭＯＳトランジスタ１３１からなる複数のスイッチングゲートから構成される。ＮＭＯＳトランジスタ１２９の一方ソース／ドレイン電極はビット線Ｂに接続され、他方ソース／ドレイン電極は、データ入出力線ＩＯ１に接続される。ＮＭＯＳトランジスタ１３１の一方ソース／ドレイン電極はビット線／Ｂに接続され、他方ソース／ドレイン電極はデータ入出力線／ＩＯ１に接続される。
【００８１】
ＮＭＯＳトランジスタ１２９のゲート電極とＮＭＯＳトランジスタ１３１のゲート電極とは、列選択線１２７に接続される。複数の列選択線１２７には、列選択信号Ｓ１〜Ｓｎが入力される。「Ｈ」レベルの列選択信号が入力されたＮＭＯＳトランジスタ１２９，１３１はオンになる。したがって、オンになったＮＭＯＳトランジスタ１２９，１３１を介して、ビット線対Ｂ，／Ｂと、データ入出力線ＩＯ１，／ＩＯ１とは接続されることになる。
【００８２】
このため、ビット線対Ｂ，／Ｂに読出されているメモリセル１２４からの信号は、センスアンプ１１６に入力されることになる。そして、センスアンプ１１６に入力されたビット線対Ｂ，／Ｂからの信号は増幅され、出力バッファ１１８に入力される。
【００８３】
なお、図３には、図２のメモリセルブロックＩＯ１に対応する列選択回路１２６、データ入出力線部１２１、センスアンプ１１６、出力バッファ１１１を示したが、メモリセルブロックＩＯ２〜ＩＯ４に対応する列選択回路１２６、データ入出力線部１２１、センスアンプ１１６および出力バッファ１１１も、図３と同様である。
【００８４】
図４は、図２の半導体記憶装置を元チップとする場合に用いられる選択回路の一部を示す概略ブロック図である。列選択回路は、上述したように、元チップの場合に、単位チップ１００，２００，３００，４００に含まれるデコーダ１０７，２０７，３０７，４０７および出力バッファブロック１１１，２１１，３１１，４１１の活性／非活性を制御するための回路である。この列選択回路によって活性化された単位チップからの信号がパッド２０１から外部へ出力されることになる。
【００８５】
図４を参照して、選択回路は、ヒューズ２７，３３およびバッファ２９，３５を含む。パッド２５とバッファ２９とはヒューズ２７を介して接続される。パッド３１とバッファ３５とはヒューズ３３を介して接続される。基礎チップを分割チップとする場合には、ヒューズ２７，３３は切断される。すなわち、分割チップの場合には、選択回路は用いられない。
【００８６】
基礎チップを元チップとする場合について説明する。
バッファ２９とパッド２５およびバッファ３５とパッド３１とは接続されたままの状態である。パッド２５には信号Ｚ０が入力される。そしてバッファ２９は信号Ｚ０を受けて、信号Ｚ０および信号／Ｚ０を出力する。なお、信号／Ｚ０は、信号Ｚ０の反転信号であることを示している。たとえば、「Ｌ」レベルの信号Ｚ０が入力された場合には、「Ｈ」レベルの信号／Ｚ０と、「Ｌ」レベルの信号Ｚ０が、バッファ２９から出力されることになる。
【００８７】
パッド３１には信号Ｚ１が入力される。バッファ３５は、信号Ｚ１を受けて、信号Ｚ１および信号／Ｚ１を出力する。なお、信号／Ｚ１は、信号Ｚ１の反転信号であることを示す。
【００８８】
図５は、図２の選択回路の他の一部を詳細に示す回路図である。なお、図４と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００８９】
図５を参照して、選択回路の他の一部は、ＮＡＮＤ回路３７，４１，４５，４９およびインバータ３９，４３，４７，５１を含む。ＮＡＮＤ回路３７には、信号／Ｚ０および信号／Ｚ１が入力される。信号／Ｚ０および信号／Ｚ１に応じて、インバータ３９からは信号ＢＳ１が出力される。信号ＢＳ１は、図２のデコーダ１０７および出力バッファブロック１１１に入力される。
【００９０】
ＮＡＮＤ回路４１には、信号Ｚ０および信号／Ｚ１が入力される。信号Ｚ０および信号／Ｚ１に応じて、インバータ４３から信号ＢＳ２が出力される。信号ＢＳ２は、図２のデコーダ２０７および出力バッファブロック２１１に入力される。
【００９１】
ＮＡＮＤ回路４５には、信号／Ｚ０および信号Ｚ１が入力される。信号／Ｚ０および信号Ｚ１に応じて、インバータ４７から信号ＢＳ３が出力される。信号ＢＳ３は、図２のデコーダ３０７および出力バッファブロック３１１に入力される。
【００９２】
ＮＡＮＤ回路４９には、信号Ｚ０および信号Ｚ１が入力される。信号Ｚ０および信号Ｚ１に応じて、インバータ５１から信号ＢＳ４が出力される。信号ＢＳ４は、図２のデコーダ４０７および出力バッファブロック４１１に入力される。
【００９３】
たとえば、デコーダ１０７および出力バッファブロック１１１を活性化させる場合、すなわち、単位チップ１００を選択する場合について説明する。
【００９４】
この場合には、図４のパッド２５には、「Ｌ」レベルの信号Ｚ０を入力し、パッド３１には「Ｌ」レベルの信号Ｚ１を入力する。そして、バッファ２９から出力される信号Ｚ０は「Ｌ」レベルであり、信号／Ｚ０は「Ｈ」レベルである。バッファ３５から出力される信号Ｚ１は、「Ｌ」レベルであり、信号／Ｚ１は、「Ｈ」レベルである。図５のＮＡＮＤ回路３７には、「Ｈ」レベルの信号／Ｚ０および信号／Ｚ１が入力される。このため、信号ＢＳ１は、「Ｈ」レベルとなる。
【００９５】
したがって、図５のＮＡＮＤ回路４１には、「Ｌ」レベルの信号Ｚ０および「Ｈ」レベルの信号／Ｚ１が入力される。このため、信号ＢＳ２は、「Ｌ」レベルになる。ＮＡＮＤ回路４５には、「Ｈ」レベルの信号／Ｚ０および「Ｌ」レベルの信号Ｚ１が入力される。このため信号ＢＳ３は、「Ｌ」レベルとなる。ＮＡＮＤ回路４９には、「Ｌ」レベルの信号Ｚ０および信号Ｚ１が入力される。このため、信号ＢＳ４は、「Ｌ」レベルになる。
【００９６】
以上のように、信号ＢＳ１のみが「Ｈ」レベルになる。この「Ｈ」レベルの信号ＢＳ１により、デコーダ１０７および出力バッファブロック１１１が活性化される。そして、４つのパッド２０１からは、４つの出力バッファ１１８に対応した信号が出力されることになる。
【００９７】
ここで、「Ｌ」レベルの信号ＢＳ２，ＢＳ３，ＢＳ４が入力されるデコーダ２０７，３０７，４０７および出力バッファブロック２１１，３１１，４１１は非活性となっている。なお、単位チップ２００，単位チップ３００および単位チップ４００を選択する場合も同様に行なう。
【００９８】
以上のように、実施の形態１による半導体記憶装置においては、元チップを製品化することもできるし、分割チップを製品化することもできる。すなわち、アセンブリを行なう際に、製品のメモリ容量を可変にできる。このため、１つのウエハから複数の種類の製品を製造することができ、製品の種類ごとの設計およびウエハプロセスが不要になる。したがって、設計期間および試作期間を短縮することができるとともに、開発コストを小さくすることができる。
【００９９】
また、メモリセルマトリックスＭ１〜Ｍ４のいずれかに、冗長機能（リダンダンシー）で救済できないメモリセルが存在する場合には、救済できないメモリセルが存在するメモリセルマトリックスは使用することができず、元チップとしては製品化することができない。しかし、メモリセルマトリックスＭ１〜Ｍ４のうち冗長機能（リダンダンシー）で救済できるメモリセルマトリックスや正常なメモリセルマトリックスについては、分割チップとして製品化することができる。このため、元チップ全体を捨てる必要はなく、救済できないメモリセルを含むメモリセルマトリックスを備える分割チップのみを捨てればよいため、製造コストを小さくすることができる。
【０１００】
また、実施の形態１による半導体記憶装置においては、第１の記憶装置１００の複数のパッド１０１，１０３，１１３は、すべて同じ方向に配置されている。このため、パッドが異なる方向に配置されている場合に比し、面積を小さくすることができる。パッドが、異なる方向に配置されているとは、たとえば、パッド１０１がダイシングライン１５およびダイシングライン１に沿って配置されているような場合である。以上のことは、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００においても同様に言える。したがって、実施の形態１による半導体記憶装置を、元チップとする場合においても分割チップとする場合においてもチップ面積を小さくすることができる。
【０１０１】
また、実施の形態１による半導体記憶装置においては、第１の記憶装置の複数のパッド１０１，１０３とアドレスバッファブロック１０５とは近接しており、複数のパッド１１３と出力バッファブロック１１１とは近接している。このため、パッドがアドレスバッファや出力バッファに近接していない場合に比し、パッドとアドレスバッファや出力バッファとの距離を短くすることができるため、信号の遅延を軽減することができる。
【０１０２】
パッドと、アドレスバッファや出力バッファが離れている場合とは、たとえば、アドレスバッファブロック１０５のための複数のパッド１０１がダイシングライン１５に沿って配置されているような場合である。このときは、半導体記憶装置の上側のパッド１０１はアドレスバッファブロック１０５と近接することになるが、半導体記憶装置の下側のパッド１０１についてはアドレスバッファブロック１０５と距離が離れてしまう。したがって、アドレスバッファブロック１０５から離れたパッドから入力されるアドレス信号は、アドレスバッファブロック１０５に近接しているパッドから入力されるアドレス信号に対して遅延することになる。
【０１０３】
なお、図１や図２においては、出力バッファブロック１１１，２１１，３１１，４１１について説明しているが、信号が入力される入力バッファを含む入力バッファブロックに対しても、同様であり、この場合にも、上述した効果を奏する。
【０１０４】
また、図１および図２の半導体記憶装置においては、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の各々が、複数のデータ入出力線対を備えている場合について説明したが、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の各々が１つのデータ入出力線対を備えていてもよい。この場合にも上述したと同様の効果を奏する。
【０１０５】
図６は、実施の形態１による半導体記憶装置の変形例を示す概略ブロック図である。なお、図２と同様の部分については同一の参照符号を付しその説明を適宜省略する。したがって、主に特徴部分を説明する。
【０１０６】
図２の半導体記憶装置において、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の各々は、４つのデータ入出力線対を備えていたのに対し、図６の半導体記憶装置においては、第１の記憶装置１００、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の各々は、１つのデータ入出力線対を備えている。
【０１０７】
したがって、図６を参照して、第１の記憶装置１００においては、列選択回路ブロック１２３は、１つの列選択回路１２６からなり、センスアンプブロック１０９は１つのセンスアンプ１１６からなり、出力バッファブロック１１１は１つの出力バッファ１１８からなり、ヒューズ１１５は１つであり、パッド１１３は１つである。メモリセルマトリックスＭ１は、メモリセルブロックに分かれていない。第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００の構成も、第１の記憶装置１００の構成と同様である。
【０１０８】
出力バッファ１１８は、ノードＢ１と接続される。出力バッファ２１８は、ノードＢ２に接続される。このように、出力バッファ１１８，２１８は、ヒューズ２１９を介してパッド２０１に接続されることになる。出力バッファ３１８はノードＢ３に接続される。出力バッファ４１８はノードＢ４に接続される。このように、出力バッファ３１８，４１８は、ヒューズ４１９を介してパッド４０１に接続される。
【０１０９】
なお、出力バッファ１１８，２１８，３１８，４１８を接続するヒューズは、複数のヒューズ２１９および複数のヒューズ４１９のいずれかであればよい。ただし、４つの出力バッファ１１８，２１８，３１８，４１８は、異なるヒューズに接続される必要がある。
【０１１０】
基礎チップを分割チップとする場合の操作は、図２において、基礎チップを分割する場合の操作と同様である。ただし、図６の半導体記憶装置においては、分割チップのメモリ容量は１Ｍであり、１ビット構成となる。つまり、分割チップは、１Ｍ×１ビットのメモリとなる。
【０１１１】
基礎チップを元チップとする場合について説明する。
図６の基礎チップを元チップとする場合の操作については、図２の基礎チップを元チップとする場合の操作と同様である。ただし、図２の半導体記憶装置において設けられていた選択回路は、図６の半導体記憶装置には設けられていない。これは、４つの出力バッファ１１８，２１８，３１８，４１８が、異なるヒューズ２１９，４１９に接続されているからである。すなわち、元チップのメモリ容量は、４Ｍであり、４ビット構成となる。つまり、元チップは、１Ｍ×４ビットのメモリとなる。
【０１１２】
以上のように、実施の形態１による半導体記憶装置の変形例においては、分割チップの場合には１ビット構成になり、元チップの場合には４ビット構成になる点で、分割チップの場合も、元チップの場合も４ビット構成となる実施の形態１による半導体記憶装置（図２）とは異なる。
【０１１３】
上記のように、実施の形態１による半導体記憶装置の変更例においては、基礎チップを、元チップとすることもできるし、分割チップとすることもできる。さらに、実施の形態１による半導体記憶装置の変形例においては、パッド、アドレスバッファブロック、出力バッファブロックの配置は、実施の形態１による半導体記憶装置のパッド、アドレスバッファブロックおよび出力バッファブロックの配置と同様である。したがって、実施の形態１による半導体記憶装置の変形例においても、実施の形態１による半導体記憶装置と同様の効果を奏する。
【０１１４】
図７は、実施の形態１による半導体記憶装置の他の変形例を示す概略ブロック図である。なお、図１と同様の部分については同一の参照符号を付しその説明は適宜省略する。
【０１１５】
図７の半導体記憶装置は、図１の半導体記憶装置の第１の記憶装置１００および第２の記憶装置２００を基礎チップとしたものである。したがって、元チップの場合には、メモリ容量が２Ｍである。分割チップの場合にはメモリ容量が１Ｍである。
【０１１６】
基礎チップを分割チップとする場合について説明する。
この場合には、ダイシングライン１，１７，１９，１１，１３，１５，２３に沿って切断する。その他の操作については、図１の場合と同様である。
【０１１７】
基礎チップを元チップとする場合について説明する。
この場合には、ダイシングライン１，１７，１９，１１，１３，１５に沿って切断する。その他の操作については、図１と同様である。なお、単位チップ１００，２００が２つであるため、選択信号を入力するパッド１０３およびそれに接続されるバッファは１つでよい。また、選択回路は、図４および図５の選択回路と同様のものを用いる。
【０１１８】
以上のように、実施の形態１による半導体記憶装置の他の変更例においても、基礎チップを元チップとすることもできるし、分割チップとすることができる。さらに、実施の形態１による半導体記憶装置の他の変形例のパッド、アドレスバッファブロックおよび出力バッファブロックの配置は、実施の形態１による半導体記憶装置のパッド、アドレスバッファブロックおよび出力バッファブロックの配置と同様である。したがって、実施の形態１による半導体記憶装置の他の変形例においても、実施の形態１による半導体記憶装置と同様の効果を奏する。
【０１１９】
（実施の形態２）
図８は、本発明の実施の形態２による半導体記憶装置を示す概略ブロック図である。なお、図８の半導体記憶装置は、ウエハ上に形成されており、ウエハをダイシングラインに沿って切断する前のものである。すなわち、図８の半導体記憶装置は、アセンブリ前のものである。図８に示すようなアセンブリ前の半導体記憶装置を、「基礎チップ」と呼ぶこともある。
【０１２０】
実施の形態２による半導体記憶装置は、第１の記憶装置５２５および第２の記憶装置５２７を含む。第１の記憶装置５２５は、ダイシングライン５０１，５１３，５０９，５１１に囲まれた領域に形成される。第２の記憶装置５２７は、ダイシングライン５０３，５０５，５０７，５１３に囲まれた領域に形成される。
【０１２１】
第１の記憶装置５２５は、出力バッファ５１５およびパッド５１７，５２３を含む。なお、第１の記憶装置５２５は、第１の記憶装置５２５だけでメモリとして機能するのに必要なすべての回路を備えている。たとえば、パッド、アドレスバッファ、デコーダ、メモリセルマトリックス、センスアンプおよび出力バッファなどである。
【０１２２】
第２の記憶装置５２７は、出力バッファ５１９およびパッド５２１を含む。なお図示しないが、第２の記憶装置５２７は、第２の記憶装置５２７だけでメモリとして機能するのに必要なすべての回路を備えている。
【０１２３】
出力バッファ５１５は、パッド５１７に接続される。出力バッファ５１９はパッド５２１に接続される。パッド５１７およびパッド５２１は、パッド５２３に接続される。
【０１２４】
実施の形態２による半導体記憶装置の用い方について説明する。
本実施の形態による半導体記憶装置は、第１の記憶装置５２５および第２の記憶装置５２７を分割して別々に製品化することもできるし、第１の記憶装置５２５および第２の記憶装置５２７を分割せずに製品化することもできる。ここで、第１の記憶装置５２５および第２の記憶装置５２７を分割して別々に製品化する場合の、第１の記憶装置５２５および第２の記憶装置５２７の各々を「分割チップ」と呼ぶことにする。
【０１２５】
第１の記憶装置５２５および第２の記憶装置５２７を分割せずに製品化する場合の図８の半導体記憶装置を元チップと呼ぶことにする。また、元チップの場合において、第１の記憶装置５２５を単位チップ５２５と呼び、第２の記憶装置５２７を単位チップ５２７と呼ぶ場合もある。
【０１２６】
図８の半導体記憶装置の第１の記憶装置５２５および第２の記憶装置５２７を分割チップとする場合について説明する。すなわち、第１の記憶装置５２５および第２の記憶装置５２７を別々の記憶装置としてアセンブリ（組立作業）を行なう場合について説明する。
【０１２７】
基礎チップを、ダイシングライン５０１，５０３，５０５，５０７，５０９，５１１，５１３に沿って切断する。第１の記憶装置５２５に相当する分割チップでは、出力バッファ５１５からの信号はパッド５１７から外部へ出力される。なお出力バッファ５１５は、図２の出力バッファ１１８と同様のものである。また、第２の記憶装置５２７に相当する分割チップでは、出力バッファ５１９からの信号はパッド５２１から外部へ出力される。
【０１２８】
実施の形態２による半導体記憶装置を元チップとする場合について説明する。すなわち、第１の記憶装置５２５および第２の記憶装置５２７を１つの記憶装置としてアセンブリを行なう場合について説明する。
【０１２９】
基礎チップを、ダイシングライン５０１，５０３，５０５，５０７，５０９，５１１に沿って切断する。この場合には、パッド５２３を用い、パッド５２３から、出力バッファ５１５または出力バッファ５１９からの信号が外部に出力されることになる。また、元チップは、図示しないが、図４および図５に示した選択回路と同様の選択回路を備えている。したがって、信号ＢＳ１および信号ＢＳ２は、図２の信号ＢＳ１および信号ＢＳ２と同様である。
【０１３０】
以上のように、実施の形態２による半導体記憶装置においては、分割チップとして製品化することもできるし、元チップとして製品化することもできる。このため、実施の形態１による半導体記憶装置と同様の効果を奏する。
【０１３１】
また、図８において、図示しないが、複数のパッドは、図２と同様にすべて同じ方向に配置されている。さらに、図８において、図示しないが、複数のアドレスバッファおよび複数のアドレスバッファに接続される複数のパッドは近接して配置されている。このため、実施の形態２による半導体記憶装置は、実施の形態１による半導体記憶装置と同様の効果を奏する。
【０１３２】
なお、出力バッファ５１５および出力バッファ５１９が複数ある場合には、それに対応して、パッド５１７，５２１，５２３を複数設ける。そして、同一系統の信号が入力されるパッド同士を接続する。このようにすることでも上記したと同様の効果を奏する。
【０１３３】
図９は、実施の形態２による半導体記憶装置の変形例を示す概略ブロック図である。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。また、図１においては、出力バッファブロック１１１，２１１，３１１，４１１の各々は、複数の出力バッファを含んでいたが、図９においては、出力バッファブロック１１１，２１１，３１１，４１１は、１つの出力バッファを含んでいる例を示す。ここで、基礎チップ、分割チップ、元チップおよび単位チップの意味については実施の形態１で説明したのと同様である。
【０１３４】
図９の半導体記憶装置（基礎チップ）を分割チップとする場合について説明する。
【０１３５】
ダイシングライン１，３，５，７，９，１１，１３，１５，１７，１９，２１，２３に沿って切断する。第１の記憶装置１００に相当する分割チップについて説明する。複数のアドレスパッド１０１には、外部から複数のアドレス信号が入力される。アドレスバッファブロック１０５は、複数のアドレス信号を受けて、それを、デコーダ１０７に入力する。出力バッファブロック１１１からの信号はパッド１１３を介して外部に出力される。分割チップの動作については、図１の分割チップの動作と同様である。なお、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００に相当する分割チップは、第１の記憶装置１００に相当する分割チップと同様である。
【０１３６】
図９の半導体記憶装置（基礎チップ）を元チップとする場合について説明する。
【０１３７】
ダイシングライン１，３，５，７，９，１１，１３，１５に沿って切断する。出力バッファブロック１１１，２１１，３１１，４１１からの信号は、パッド５２３から外部に出力される。なお、元チップは、図示しないが、図４および図５に示す選択回路と同様の選択回路を備えている。したがって、たとえば、選択回路によりデコーダ１０７および出力バッファ１１１が活性化された場合には、出力バッファ１１１からの信号がパッド５２３から外部に出力されることになる。
【０１３８】
以上は、元チップの場合の特徴的な部分について説明したが、複数のパッド１０１，２０１，３０１，４０１、アドレスバッファブロック１００，２００，３００，４００、デコーダ１０７，２０７，３０７，４０７および出力バッファブロック１１１，２１１，３１１，４１１については、分割チップの場合と同様である。
【０１３９】
このように、実施の形態２による半導体記憶装置の変形例においては、分割チップとすることもできるし、元チップとすることもできる。さらに、複数のパッド、アドレスバッファブロック、出力バッファブロックの配置は、図１と同様である。したがって、実施の形態２による半導体記憶装置の変形例は、実施の形態１による半導体記憶装置と同様の効果を奏する。
【０１４０】
（実施の形態３）
図１０は、実施の形態３による半導体記憶装置を示す概略ブロック図である。なお、図８と同様の部分については同一の参照符号を付しその説明を適宜省略する。基礎チップ、分割チップ、元チップおよび単位チップの意味については実施の形態２で説明したのと同様である。
【０１４１】
特徴部分について説明する。図１０を参照して、第１の記憶装置５２５は、出力バッファ５１５、パッド５１７、ヒューズ５２９およびパッド５２３を含む。第２の記憶装置５２７は、出力バッファ５１９、パッド５２１およびヒューズ５３１を含む。
【０１４２】
出力バッファ５１５，５１９は、パッド５２３に接続される。パッド５１７は、ヒューズ５２９を介してパッド５２３に接続される。パッド５２１は、ヒューズ５３１を介してパッド５２３に接続される。
【０１４３】
図１０の半導体記憶装置（基礎チップ）を分割チップとする場合について説明する。
【０１４４】
ダイシングラインの切断については、図８の半導体記憶装置の場合と同様である。第１の記憶装置５２５に相当する分割チップにおいては、パッド５１７が用いられ、出力バッファ５１５からの信号はパッド５１７から外部に出力される。第２の記憶装置５２７に相当する分割チップについても同様である。
【０１４５】
図１０の半導体記憶装置（基礎チップ）を元チップとする場合について説明する。
【０１４６】
ダイシングラインの切断については図８の半導体記憶装置を元チップとする場合と同様である。ヒューズ５２９，５３１を切断する。したがって、元チップの場合には、パッド５２３が用いられ、出力バッファ５１５，５１９からの信号はパッド５２３を介して外部に出力される。なお、図示しないが、図４および図５と同様の選択回路が元チップの場合には用いられる。
【０１４７】
このように、実施の形態３による半導体記憶装置は、分割チップとすることもできるし、元チップとすることもできる。さらに、図８の半導体記憶装置と同様の構成になっている。このため、実施の形態３による半導体記憶装置は、実施の形態２による半導体記憶装置と同様の効果を奏する。
【０１４８】
なお、出力バッファ５１５および出力バッファ５１９が複数ある場合には、それに対応して、パッド５１７，５２１，５２３およびヒューズ５２９，５３１を複数設ける。接続については、出力バッファ５１５および出力バッファ５１９が１つずつある場合と同様である。
【０１４９】
図１１は、実施の形態３による半導体記憶装置の変形例を示す概略ブロック図である。なお、図９と同様の部分について同一の参照符号を付しその説明を適宜省略する。したがって、主に特徴部分について説明する。ここで、基礎チップ、分割チップ、元チップおよび単位チップの意味については、実施の形態１で説明したのと同様である。
【０１５０】
図１１の半導体記憶装置（基礎チップ）を分割チップとする場合について説明する。
【０１５１】
ダイシングラインの切断については、図９の半導体記憶装置を分割チップとする場合と同様である。第１の記憶装置１００に相当する分割チップでは、パッド１１３が用いられ、出力バッファブロック１１１からの信号は、パッド１１３を介して外部に出力される。なお、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００に相当する分割チップについても第１の記憶装置１００に相当する分割チップと同様である。
【０１５２】
図１１の半導体記憶装置（基礎チップ）を元チップとする場合について説明する。
【０１５３】
ダイシングラインの切断については、図９の半導体記憶装置を元チップとする場合と同様である。ヒューズ１１５，２１５，３１５，４１５は切断される。そして、出力バッファブロック１１１，２１１，３１１，４１１からの信号は、パッド５２３を介して外部に出力される。なお、元チップは、図示しないが、図４および図５に示した選択回路と同様の選択回路を備えている。
【０１５４】
以上のように、実施の形態３による半導体記憶装置の変形例は、元チップとすることもできるし、分割チップとすることもできる。さらに、図９の半導体記憶装置と同様の構成になっている。このため、実施の形態３による半導体記憶装置の変形例は、実施の形態２による半導体記憶装置の変形例と同様の効果を奏する。
【０１５５】
（実施の形態４）
図１２は、実施の形態４による半導体記憶装置を示す概略ブロック図である。なお、図８と同様の部分については同一の参照符号を付しその説明は適宜省略する。ここで、基礎チップ、分割チップ、元チップおよび単位チップの意味については、実施の形態２で説明したのと同様である。
【０１５６】
図１２を参照して、第１の記憶装置５２５、出力バッファ５１５およびパッド５１７を含む。第２の記憶装置５２７は、出力バッファ５１９およびパッド５２１を含む。なお、リードフレーム５３３およびワイヤ５３５を示しているが、これは、後の説明のために用いるものであり、実施の形態４による半導体記憶装置が備えているものではない。
【０１５７】
出力バッファ５１５は、パッド５１７と接続される。出力バッファ５１９はパッド５２１と接続される。パッド５１７はパッド５２１と接続される。
【０１５８】
図１２の半導体記憶装置（基礎チップ）を分割チップとする場合について説明する。
【０１５９】
ダイシングラインの切断については、図８の半導体記憶装置を分割チップとする場合と同様である。第１の記憶装置５２５に相当する分割チップにおいては、パッド５１７が用いられ、パッド５１７から出力バッファ５１５からの信号が出力される。第２の記憶装置５２７に相当する分割チップについても、第１の記憶装置５２５に相当する分割チップと同様である。
【０１６０】
図１２の半導体記憶装置を元チップとする場合について説明する。
ダイシングラインの切断については、図８の半導体記憶装置を元チップとする場合と同様である。出力バッファ５１５および出力バッファ５１９からの信号は、パッド５１７またはパッド５２１のいずれかを介して外部に出力される。たとえば、リードフレーム５３３が、パッド５１７ではなくパッド５２１の近傍にある場合には、パッド５２１とリードフレーム５３３とをワイヤ５３５で接続することができる。一方、リードフレームが、パッド５１７の近傍にあり、パッド５２１から離れている場合には、リードフレーム５３３とパッド５１７とをワイヤで接続することができる。このように、元チップの場合には、リードフレームの位置に合わせて、パッド５１７またはパッド５２１のいずれかを用いることができる。
【０１６１】
以上のように、実施の形態４による半導体記憶装置においては、分割チップとすることもできるし、元チップとすることもできる。さらに、図８の半導体記憶装置と同様の構成になっている。したがって、実施の形態４による半導体記憶装置は、実施の形態２による半導体記憶装置と同様の効果を奏する。
【０１６２】
また、実施の形態４による半導体記憶装置においては、元チップとする場合に、出力バッファ５１５，５１９からの信号を外部に出力するためのパッドとして、パッド５１７またはパッド５２１のいずれをも用いることができる。このため、パッドに接続するリードフレームの用い方の自由度が大きくなる。すなわち、パッド５１７にワイヤリングしやすいリードフレームを用いることもできるし、パッド５２１にワイヤリングしやすいリードフレームを用いることもできる。
【０１６３】
なお、出力バッファ５１５および出力バッファ５１９が複数ある場合には、それに対応して、パッド５１７およびパッド５２１を複数設ける。そして、同一系統の信号が入力されるパッド同士を接続する。
【０１６４】
図１３は、本発明の実施の形態４による半導体記憶装置の変形例を示す概略ブロック図である。なお、図９と同様の部分については同一の参照符号を付しその説明を適宜省略する。したがって、主に特徴部分について説明する。ここで、基礎チップ、元チップ、分割チップおよび単位チップの意味については、実施の形態１で説明したのと同様である。
【０１６５】
図１３を参照して、出力バッファブロック１１１は、パッド１１３に接続される。出力バッファブロック２１１は、パッド２１３に接続される。出力バッファブロック３１１は、パッド３１３に接続される。出力バッファブロック４１１は、パッド４１３に接続される。パッド１１３、パッド２１３、パッド３１３およびパッド４１３は接続される。
【０１６６】
図１３の半導体記憶装置を分割チップとする場合について説明する。
ダイシングラインの切断については、図９の半導体記憶装置を分割チップとする場合と同様である。第１の記憶装置１００に相当する分割チップでは、パッド１１３を用い、出力バッファブロック１１１からの信号はパッド１１３を介して外部に出力される。第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００に相当する分割チップについても同様である。
【０１６７】
図１３の半導体記憶装置（基礎チップ）を元チップとする場合について説明する。
【０１６８】
出力バッファブロック１１１，２１１，３１１，４１１からの信号の外部への出力には、パッド１１３、パッド２１３、パッド３１３またはパッド４１３のいずれをも用いることができる。なお、元チップは、図示しないが、図４および図５に示した選択回路と同様の選択回路を備えている。
【０１６９】
以上のように、実施の形態４による半導体記憶装置の変形例においては、分割チップとすることもできるし、元チップとすることもできる。さらに、実施の形態４による半導体記憶装置の変形例は、実施の形態２による半導体記憶装置の変形例と同様の構成になっている。このため、実施の形態４による半導体記憶装置の変形例は、実施の形態２による半導体記憶装置の変形例と同様の効果を奏する。
【０１７０】
また、実施の形態４による半導体記憶装置の変形例において、元チップの場合には、出力バッファブロック１１１，２１１，３１１，４１１からの信号を外部に出力するためのパッドとして、パッド１１３、パッド２１３、パッド３１３またはパッド４１３のいずれをも用いることができる。このため、実施の形態４による半導体記憶装置の変形例は、実施の形態４による半導体記憶装置と同様の効果を奏する。
【０１７１】
（実施の形態５）
図１４は、実施の形態５による半導体記憶装置を示す概略ブロック図である。なお、図１４の半導体記憶装置は、ウエハ上に形成されており、ウエハをダイシングラインに沿って切断する前のものである。すなわち、図１４の半導体記憶装置は、アセンブリ前のものである。このような図１４に示す半導体記憶装置を、「基礎チップ」と呼ぶこともある。
【０１７２】
図１４を参照して、実施の形態５による半導体記憶装置は、第１の記憶装置５８５、第２の記憶装置５８７、第３の記憶装置５８９および第４の記憶装置５９１を含む。第１の記憶装置５８５は、ダイシングライン５３７，５５３，５５９，５５１に囲まれた領域に形成される。第２の記憶装置５８７は、ダイシングライン５５９，５５５，５４７，５４９で囲まれた領域に形成される。第３の記憶装置５８９は、ダイシングライン５３９，５４１，５５７，５５３に囲まれた領域に形成される。第４の記憶装置５９１は、ダイシングライン５５７，５４３，５４５，５５５に囲まれた領域に形成される。
【０１７３】
第１の記憶装置５８５は、出力バッファ５６１、パッド５６９およびヒューズ５７７を含む。出力バッファ５６１は、図１の出力バッファブロック１１１に含まれる出力バッファと同様である。なお、図示していないが、第１の記憶装置５８５は、第１の記憶装置５８５だけでメモリとして機能するのに必要なすべての回路を備えている。また、図示していないが、アドレスバッファブロック、アドレスバッファブロックに対応する複数のパッドの配置は、図１と同様である。なお、第２の記憶装置５８７、第３の記憶装置５８９および第４の記憶装置５９１の構成も、第１の記憶装置５８５と同様である。
【０１７４】
４つの出力バッファ５６１，５６５，５６３，５６７の出力ノードＮは共通になっている。パッド５６９は、出力ノードＮとヒューズ５７７を介して接続される。パッド５７３は、出力ノードＮとヒューズ５８３を介して接続される。パッド５７１は、出力ノードＮとヒューズ５７９を介して接続される。パッド５７５は、ヒューズ５８１を介して出力ノードＮに接続される。
【０１７５】
図１４の半導体記憶装置の用い方について説明する。
図１４の半導体記憶装置は、第１の記憶装置５８５、第２の記憶装置５８７、第３の記憶装置５８９および第４の記憶装置５９１を分割して別々に製品化することもできるし、第１の記憶装置５８５、第２の記憶装置５８７、第３の記憶装置５８９および第４の記憶装置５９１を分割せずに製品化することもできる。
【０１７６】
ここで、第１の記憶装置５８５、第２の記憶装置５８７、第３の記憶装置５８９、第４の記憶装置５９１を分割して別々に製品化する場合の、第１の記憶装置５８５、第２の記憶装置５８７、第３の記憶装置５８９および第４の記憶装置５９１の各々を「分割チップ」と呼ぶことにする。
【０１７７】
第１の記憶装置５８５、第２の記憶装置５８７、第３の記憶装置５８９および第４の記憶装置５９１を分割せずに製品化する場合の半導体記憶装置を元チップと呼ぶことにする。また、元チップの場合に、第１の記憶装置５８５を単位チップ５８５と呼び、第２の記憶装置５８７を単位チップ５８７と呼び、第３の記憶装置５８９を単位チップ５８９と呼び、第４の記憶装置５９１を単位チップ５９１と呼ぶこともある。
【０１７８】
図１４の半導体記憶装置（基礎チップ）を分割チップとする場合について説明する。すなわち、第１の記憶装置５８５、第２の記憶装置５８７、第３の記憶装置５８９および第４の記憶装置５９１を別々の記憶装置としてアセンブリを行なう場合について説明する。
【０１７９】
基礎チップをダイシングライン５３７，５３９，５４１，５４３，５４５，５４７，５４９，５５１，５５３，５５５，５５７，５５９に沿って切断する。第１の記憶装置５８５に相当する分割チップでは、パッド５６９を用い、出力バッファ５６１からの信号はパッド５６９から外部に出力される。なお、第２の記憶装置５８７、第３の記憶装置５８９および第４の記憶装置５９１に相当する分割チップにおいても同様である。
【０１８０】
図１４の半導体記憶装置（基礎チップ）を元チップとする場合について説明する。
【０１８１】
ダイシングライン５３７，５３９，５４１，５４３，５４５，５４７，５４９，５５１に沿って切断する。この場合には、出力バッファ５６１，５６５，５６３，５６７からの信号の外部への出力のために、パッド５６９，５７３，５７１，５７５のいずれをも用いることができる。たとえば、出力バッファブロック５６１，５６５，５６３，５６７からの信号をパッド５７３を介して外部に出力する場合には、ヒューズ５７７，５７９，５８１を切断する。
【０１８２】
以上のように、実施の形態５による半導体記憶装置においては、分割チップとすることもできるし、元チップとすることもできる。さらに、図示していないが、アドレスバッファブロックおよびアドレスバッファブロックに対応する複数のパッドの配置は、図１の半導体記憶装置と同様である。このため、実施の形態５による半導体記憶装置は、実施の形態１による半導体記憶装置と同様の効果を奏する。
【０１８３】
なお、出力バッファ５６１、出力バッファ５６５、出力バッファ５６３および出力バッファ５６７が各々複数設けられている場合には、それに対応して、パッド５６９，５７３，５７１，５７５およびヒューズ５７７，５８３，５７９，５８１も複数設ける。接続については、出力バッファ５６１，５６５，５６３，５６７が各々１つ設けられている場合と同様である。
【０１８４】
図１５は、実施の形態５による半導体記憶装置の変形例を示す概略ブロック図である。なお、図９と同様の部分について同一の参照符号を付しその説明を適宜省略する。したがって特徴部分について説明する。ここで、基礎チップ、分割チップ、元チップおよび単位チップの意味については、実施の形態１で説明したのと同様である。
【０１８５】
図１５を参照して、出力バッファブロック１１１、出力バッファブロック２１１、出力バッファブロック３１１および出力バッファブロック４１１は、出力ノードＮを共通にする。パッド１１３はヒューズ１１５を介して出力ノードＮに接続される。パッド２１３はヒューズ２１５を介して出力ノードＮに接続される。パッド３１３はヒューズ３１５を介して出力ノードＮに接続される。パッド４１３はヒューズ４１５を介して出力ノードＮに接続される。
【０１８６】
図１５の半導体記憶装置（基礎チップ）を分割チップとする場合について説明する。
【０１８７】
ダイシングラインの切断については、図９の半導体記憶装置を分割チップとする場合と同様である。第１の記憶装置１００に相当する分割チップでは、パッド１１３が用いられ、出力バッファブロック１１１からの信号は、パッド１１３を介して外部に出力される。なお、第２の記憶装置２００、第３の記憶装置３００および第４の記憶装置４００に相当する分割チップについても同様である。
【０１８８】
図１５の半導体記憶装置（基礎チップ）を元チップとする場合について説明する。
【０１８９】
ダイシングラインの切断については、図９の半導体記憶装置を元チップとする場合と同様である。出力バッファ１１１，２１１，３１１，４１１からの信号を外部に出力するためのパッドは、パッド１１３，２１３，３１３，４１３のいずれをも用いることができる。たとえば、パッド２１３を介して、出力バッファブロック１１１，２１１，３１１，４１１からの信号を外部に出力する場合には、ヒューズ１１５，３１５，４１５を切断する。なお、元チップには、図４および図５に示す選択回路と同様の選択回路が含まれている。
【０１９０】
以上のように、実施の形態５による半導体記憶装置の変形例においては、分割チップとすることもできるし、元チップとすることもできる。さらに、実施の形態５による半導体記憶装置の変形例は、図９の半導体記憶装置と同様の構成をしている。このため、実施の形態５による半導体記憶装置の変形例は、実施の形態２による半導体記憶装置の変形例と同様の効果を奏する。
【０１９１】
（実施の形態６）
図１６は、実施の形態６による半導体記憶装置を示す概略ブロック図である。
【０１９２】
図１６（ａ）は、実施の形態６による半導体記憶装置の平面図である。図１６（ｂ）は、図１６（ａ）に示した半導体記憶装置の断面図である。
【０１９３】
なお、図１６の半導体記憶装置は、ウエハ上に形成されており、ウエハをダイシングラインに沿って切断する前のものである。すなわち、図１６の半導体記憶装置は、アセンブリ前のものである。このような図１６の半導体記憶装置を、「基礎チップ」と呼ぶこともある。
【０１９４】
図１６（ａ）を参照して、実施の形態６による半導体記憶装置は、第１の記憶装置６０３、第２の記憶装置６０５および元チップ専用回路６０７を含む。第１の記憶装置６０３は、図示しないが、第１の記憶装置６０３だけでメモリとして機能するのに必要なすべての回路およびパッドを備えている。たとえば、メモリとして機能するのに必要な回路とは、図１のアドレスバッファブロック、デコーダ、センスアンプブロック、出力バッファブロックおよびメモリセルマトリックスなどである。なお、第２の記憶装置６０５も第１の記憶装置６０３と同様の構成である。
【０１９５】
図１６（ｂ）を参照して、第１の記憶装置６０３、第２の記憶装置６０５および元チップ専用回路６０７は、シリコン基板６１１上に形成されている。第１の記憶装置６０３、第２の記憶装置６０５および元チップ専用回路６０７の上にはガラスコート６０９が形成される。
【０１９６】
なお、分割チップ、元チップおよび単位チップの意味については実施の形態２で説明したのと同様である。
【０１９７】
図１６を参照して、元チップでのみ使用する元チップ専用回路６０７は、分割チップをつくるために切断するダイシングライン５９５上に形成される。すなわち、元チップ専用回路６０７は、分割チップを作るためにダイシングライン９５に沿って切断する時に割れる領域に形成される。
【０１９８】
図１６の半導体記憶装置を分割チップとする場合には、ダイシングライン５９３，５９５，５９７，５９９，６０１に沿って切断する。ダイシングライン５９５に沿って切断されるため、元チップ専用回路６０７も同時に切断されることになる。
【０１９９】
図１６の半導体記憶装置（基礎チップ）を元チップとする場合には、ダイシングライン５９３，５９７，５９９，６０１に沿って切断をする。
【０２００】
以上のように、実施の形態６による半導体記憶装置においては、分割チップとすることもできるし、元チップとすることもできる。さらに、図示していないが、図１の半導体記憶装置（基礎チップ）と同様に、複数のパッドはすべての同じ方向に配置され、アドレスバッファブロックおよびそれに接続される複数のパッドは近接し、出力バッファブロックおよびそれに接続される複数のパッドは近接している。このため、実施の形態６による半導体記憶装置は、実施の形態１による半導体記憶装置と同様の効果を奏する。
【０２０１】
さらに、実施の形態６による半導体記憶装置においては、基礎チップを分割チップとする場合には、元チップ専用回路６０７は不要になるため、分割チップを作るために切断するダイシングライン５９５上に、元チップ専用回路６０７を配置している。このため、分割チップのチップ面積を小さくすることができる。
【０２０２】
なお、元チップ専用回路６０７を、分割チップを作るために切断するダイシングライン５９５上に形成しているが、元チップでのみ使用する元チップ専用パッドを、分割チップを作るために切断するダイシングライン５９５上に配置することによっても、上記したと同様の効果を奏する。
【０２０３】
図１７は、本発明の実施の形態６による半導体記憶装置の変形例の一部を示す概略ブロック図である。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。なお図１７の半導体記憶装置は、図１の半導体記憶装置を前提としている。したがって、実施の形態６による半導体記憶装置の変形例は、実施の形態１による半導体記憶装置と同様の効果を奏する。主に特徴部分について説明する。
【０２０４】
図１７を参照して、ダイシングライン２３上にパッド２５，３１が設けられる。ダイシングライン２３，２１上に、選択回路６１３が設けられる。なお、選択回路６１３は、図４および図５に示した選択回路と同様である。パッド２５，３１は、図４に示したパッド２５，３１と同様である。
【０２０５】
このように、実施の形態６による半導体記憶装置の変形例においては、元チップでのみ用いるパッド２５，３１および選択回路６１３が、実施の形態６による半導体記憶装置の変形例を分割チップとする場合に切断するダイシングライン２３，２１上に設けられている。このため、実施の形態６による半導体記憶装置の変形例は、実施の形態６による半導体記憶装置と同様の効果を奏する。
【０２０６】
なお、図７〜図１５においても、選択回路や選択回路に用いるパッドなどのような元チップでのみ使用する回路やパッドを、分割チップとする場合に切断するダイシングライン上に設けることもできる。この場合にも、上記したと同様の効果を奏する。
【０２０７】
（実施の形態７）
図１８は、実施の形態７による半導体記憶装置を示す概略ブロック図である。なお、基礎チップ、分割チップ、元チップおよび単位チップの意味については、実施の形態２で説明したのと同様である。
【０２０８】
図１８を参照して、実施の形態７による半導体記憶装置は、第１の記憶装置６２６および第２の記憶装置６２８および共用回路６２７を含む。第１の記憶装置６２６は、メモリセルマトリックスＭ１を含む。このメモリセルマトリックスＭ１は、図１のメモリセルマトリックスＭ１と同様である。第２の記憶装置６２８は、メモリセルマトリックスＭ２を含む。このメモリセルマトリックスＭ２は、図１のメモリセルマトリックスＭ２と同様である。
【０２０９】
共用回路６２７は、第１の記憶装置６２６および第２の記憶装置６２８で、共通に用いることができる回路である。たとえば、メモリセルマトリックスの中のメモリセルを選択するデコーダなどである。
【０２１０】
第１の記憶装置６２６は、第１の記憶装置６２６だけでメモリとして機能するのに必要な回路のすべてを備えている。ただし、共用回路６２７と重複する回路は備えていない。なお、第２の記憶装置６２８も第１の記憶装置６２８と同様である。
【０２１１】
図１８の半導体記憶装置を元チップとする場合には、ダイシングライン６１５，６１７，６１９，６２１に沿って切断する。そして、共用回路６２７は、第１の記憶装置６２６と第２の記憶装置６２８で共用することになる。
【０２１２】
メモリセルマトリックスＭ１に、不良ビット（不良メモリセル）があった場合は、ダイシングライン６２３，６１７，６１９，６２１に沿って切断する。そして、共用回路６２７と第２の記憶装置６２８で構成される分割チップを製品化する。
【０２１３】
一方、メモリセルマトリックスＭ２に不良ビット（不良メモリセル）があった場合は、ダイシングライン６２５，６１５，６２１，６１７に沿って切断する。そして、第１の記憶装置６２６と共用回路６２７からなる分割チップを製品化する。
【０２１４】
図１９は、図１８の共用回路６２７の具体例を示す回路図である。なお、図１８と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０２１５】
図１９において図１８の共用回路６２７は、デコーダである。デコーダ６２７は、インバータ６２９およびＮＡＮＤ回路６３１を含む。インバータ６２９とＮＡＮＤ回路６３１は直列に接続される。インバータ６２９の出力ノードは、メモリセルマトリックスＭ１のメモリセルを選択するためのメモリセル選択線（ワード線）およびメモリセルマトリックスＭ２のメモリセルを選択するためのメモリセル選択線（ワード線）に接続される。
【０２１６】
元チップの場合には、デコーダ６２７は、メモリセルマトリックスＭ１およびメモリセルマトリックスＭ２で共用される。
【０２１７】
メモリセルマトリックスＭ１に救済できない不良メモリセルがある場合には、ダイシングライン６２３に沿って切断し、デコーダ６２７および第２の記憶装置６２８から構成される分割チップを製品化する。メモリセルマトリックスＭ２に救済できない不良メモリセルがある場合には、ダイシングライン６２５に沿って切断する。そして、デコーダ６２７および第１の記憶装置６２６からなる分割チップを製品化する。
【０２１８】
以上のように、実施の形態７による半導体記憶装置においては、分割チップとすることもできるし、元チップとすることもできる。さらに、実施の形態７による半導体記憶装置においては、図示しないが、図１に示すような、アドレスバッファブロックおよびそれに接続される複数のパッドは近接して配置され、出力バッファブロックおよび出力バッファブロックに接続される複数のパッドは近接して配置され、アドレスバッファブロックに接続される複数のパッドおよび出力バッファブロックに接続される複数のパッドはすべて同じ方向に配置される。したがって、実施の形態７による半導体記憶装置は実施の形態１による半導体記憶装置と同様の効果を奏する。
【０２１９】
また、実施の形態７による半導体記憶装置を元チップとする場合において、２つの単位チップ６２６，６２８で共用できる回路については共用している。このため、実施の形態７による半導体記憶装置を元チップとする場合においては、元チップの面積を小さくすることができる。
【０２２０】
なお、元チップの場合において、２つの単位チップ６２６，６２８で共用することのできるパッドを、単位チップ６２６と単位チップ６２８との間に設けることもできる。この場合にも、上記したと同様の効果を奏する。
【０２２１】
また、図１、図２、図６、図９、図１１、図１３、図１５においても、デコーダ１０７およびデコーダ３０７を図１９に示すようなデコーダ６２７にし、デコーダ２０７およびデコーダ４０７を図１９に示すようなデコーダ６２７にすることもできる。この場合も上記したと同様の効果を奏する。なお、実施の形態１〜６において、元チップの場合における２つの単位チップで共用することのできる回路やパッドを、２つの単位チップの間に設けることもでき、この場合にも上記したと同様の効果を奏する。
【０２２２】
図２０は、本発明の実施の形態７による半導体記憶装置の変形例を示す概略ブロック図である。なお、図１８と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０２２３】
図２０を参照して、実施の形態７の半導体記憶装置による変形例は、第１の記憶装置６２６、第２の記憶装置６２８、共用回路６２７、複数のヒューズ６３３および複数のヒューズ６３５を含む。メモリセルマトリックスＭ１と共用回路６２７とは複数のヒューズ６３３を介して接続される。メモリセルマトリックスＭ２と共用回路６２７とは複数のヒューズ６３５を介して接続される。
【０２２４】
メモリセルマトリックスＭ１に不良ビット（不良メモリセル）があった場合には、複数のヒューズ６３３を切断する。そして、第１の記憶装置６２６、共用回路６２７、複数のヒューズ６３５および第２の記憶装置６２８からなる分割チップを製品化する。ただし、複数のヒューズ６３３は切断されているため、第１の記憶装置６２６は機能しない。
【０２２５】
メモリセルマトリックスＭ２に不良ビット（不良メモリセル）が存在する場合には、複数のヒューズ６３５を切断する。そして、第１の記憶装置６２６、複数のヒューズ６３３、共用回路６２７および第２の記憶装置６２８からなる分割チップを製品化する。ただし、複数のヒューズ６３５は切断されているため、第２の記憶装置６２８は機能しない。
【０２２６】
図２０の半導体記憶装置を元チップとする場合においては、複数のヒューズ６３３および複数のヒューズ６３５を切断しない。
【０２２７】
以上のように、実施の形態７による半導体記憶装置の変形例は、実施の形態７による半導体記憶装置の構成をすべて備えている。このため、実施の形態７による半導体記憶装置の変形例は、実施の形態７による半導体記憶装置と同様の効果を奏する。
【０２２８】
なお、共用回路６２７として、図１９に示したデコーダ６２７を用いることもできる。
【０２２９】
図２１は、実施の形態７による半導体記憶装置の他の変形例を示す概略ブロック図である。なお、図２０と同様の部分については同一の参照符号を付しその説明は適宜省略する。
【０２３０】
図２１を参照して、実施の形態７による半導体記憶装置の他の変形例は、第１の記憶装置６２６、複数のヒューズ６３３、複数のパッド６３７、複数のヒューズ６３５および第２の記憶装置６２８を含む。複数のパッド６３７は、複数のヒューズ６３３を介してメモリセルマトリックスＭ１と接続される。複数のパッド６３７は、複数のヒューズ６３５を介してメモリセルマトリックスＭ２と接続される。
【０２３１】
複数のパッド６３７は、メモリセルマトリックスＭ１およびメモリセルマトリックスＭ２で共用することのできるパッドである。
【０２３２】
メモリセルマトリックスＭ１に不良ビット（不良メモリセル）がある場合には、複数のヒューズ６３３を切断する。そして、第１の記憶装置６２６、複数のパッド６３７、複数のヒューズ６３５および第２の記憶装置６２８からなる分割チップを製品化する。ただし、複数のヒューズ６３３が切断されているため、第１の記憶装置６２６は機能しない。
【０２３３】
メモリセルマトリックスＭ２に不良ビット（不良メモリセル）がある場合には、複数のヒューズ６３５を切断する。そして、第２の記憶装置６２８、複数のパッド６３７、複数のヒューズ６３３および第１の記憶装置６２６からなる分割チップを製品化する。ただし、複数のヒューズ６３５が切断されているため、第２の記憶装置６２８は機能していない。
【０２３４】
図２１の半導体記憶装置を元チップとする場合においては、複数のヒューズ６３３および複数のヒューズ６３５は切断しない。そして、複数のパッド６３７を、メモリセルマトリックスＭ１とメモリセルマトリックスＭ２で共用する。
【０２３５】
以上のように、実施の形態７の半導体記憶装置の他の変形例においては、元チップの場合に、２つの単位チップ６２６，６２８で共用できるパッドについては共用している。このため、元チップの面積を小さくすることができる。
【０２３６】
また、図２１の半導体記憶装置の第１および第２の記憶装置６２６，６２８は、図１８の第１および第２の記憶装置６２６，６２８と同様のものである。そのため、実施の形態７による半導体記憶装置の他の変形例においては、実施の形態７による半導体記憶装置と同様の効果を奏する。
【０２３７】
（実施の形態８）
実施の形態８による半導体記憶装置は、実施の形態１〜７による半導体記憶装置を前提としている。したがって、実施の形態８による半導体記憶装置は、実施の形態１〜７による半導体記憶装置と同様の効果を奏する。以下、実施の形態８による半導体記憶装置の特徴部分を説明する。
【０２３８】
図２２は、実施の形態８による半導体記憶装置の特徴部分を示す概略図である。なお、基礎チップ、分割チップ、元チップおよび単位チップの意味については、実施の形態１〜７での説明と同様である。
【０２３９】
図２２を参照して、第１の記憶装置６３９および第２の記憶装置６４１は、ダイシングライン６４３の対応する区分およびダイシングライン６４５で囲まれた領域に形成されている。なお、第１の記憶装置６３９および第２の記憶装置６４１は、実施の形態１〜７による半導体記憶装置の第１の記憶装置および第２の記憶装置と同様である。
【０２４０】
第１の記憶装置６３９は、そこに電源電位を供給するための電源パッド６４７を含む。第２の記憶装置６４１は、そこに電源電位を供給するための電源パッド６４９を含む。電源パッド６４７，６４９は、第１の記憶装置６３９および第２の記憶装置６４１に対応するダイシングライン６４３の区分の一方の端点近傍に配置されている。
【０２４１】
したがって、ダイシングライン６４５を切断して、図２２の半導体記憶装置を元チップとする場合においては、電源パッド６４７および電源パッド６４９が近接しているため、１つのリードフレーム５３３を用いて、２つの電源パッド６４７，６４９に電源電位を供給することができる。すなわち、リードフレーム５３３と電源パッド６４７をワイヤ５３５で接続することができる。さらに、リードフレーム５３３と電源パッド６４９をワイヤ５３５で接続することができる。
【０２４２】
なお、図２２の半導体記憶装置を分割チップとする場合には、ダイシングライン６４３，６４５を切断する。
【０２４３】
図２３は、実施の形態８による半導体記憶装置の変形例を示す概略図である。なお、図２２と同様の部分については同一の参照符号を付しその説明は適宜省略する。
【０２４４】
図２３を参照して、第１の記憶装置６３９は、ダイシングライン６４５に沿った、第１の記憶装置６３９の一辺の中央部に電源パッド６５１を備えている。この電源パッド６５１は、電源パッド６４７と接続される。第２の記憶装置６４１は、ダイシングライン６４５に沿った、第２の記憶装置６４１の一辺の中央部に電源パッド６５３を備える。この電源パッド６５３と電源パッド６４９は接続される。
【０２４５】
図２３の半導体記憶装置（基礎チップ）を、分割チップとする場合には、ダイシングライン６４３，６４５に沿って切断する。そして、第１の記憶装置６３９に対応する分割チップにおいては、リードフレーム６５５とパッド６５１をワイヤ６５９で接続し、電源電位を供給する。第２の記憶装置６４１に対応する分割チップには、リードフレーム６５７と電源パッド６５３をワイヤ６６１で接続し、電源電位を供給する。
【０２４６】
図２４は、実施の形態８による半導体記憶装置の他の変形例を示す概略図である。なお、図２３と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０２４７】
図２４を参照して、電源パッド６４７と電源パッド６４９とは、ワイヤ６６７によって接続される。
【０２４８】
図２４の半導体記憶装置を元チップとする場合には、ダイシングライン６４５に沿って切断する。そして、元チップへの電源電位の供給は、パッド６５１またはパッド６５３のいずれをも用いることができる。
【０２４９】
図２４の半導体記憶装置を分割チップとする場合には、ダイシングライン６４３，６４５およびワイヤ６６７を切断する。そして、第１の記憶装置６３９に対応する分割チップおよび第２の記憶装置６４１に対応する分割チップへの電源電位の供給は、図２３の半導体記憶装置と同様である。
【０２５０】
（実施の形態９）
実施の形態９による半導体記憶装置は、実施の形態１〜８による半導体記憶装置を前提としている。したがって、実施の形態９による半導体記憶装置は、実施の形態１〜８による半導体記憶装置と同様の効果を奏する。
【０２５１】
基礎チップにおいて、第１の記憶装置と第２の記憶装置とが、アルミなどの金属配線によって接続状態にある場合がある。このとき、基礎チップを分割チップとするために、ダイシングラインに沿って切断を行なう場合、その切断のダメージを受けることがある。すなわち、ダイシングラインに沿って切断した切断面にクラックなどが発生する可能性がある。実施の形態９による半導体記憶装置はこのような問題を解決するためになされたものである。
【０２５２】
以下、特徴部分を説明する。
図２５は、実施の形態９による半導体記憶装置の特徴部分を示す概略図である。
【０２５３】
図２５を参照して、第１の記憶装置６７９および第２の記憶装置６８１は、ダイシングライン６６９およびダイシングライン６７１によって囲まれた領域に形成される。なお、第１の記憶装置６７９および第２の記憶装置６８１は、第１〜８の実施の形態による半導体記憶装置の第１の記憶装置および第２の記憶装置と同様である。
【０２５４】
図２５を参照して、第１の記憶装置６７９に含まれるパッド６７３と第２の記憶装置６８１に含まれるパッド６７５とが金属配線６７７によって接続されている場合、金属配線６７７のうち、ダイシングライン６６９の両側にある所定部分（矢印Ａおよび矢印Ｂで示す）を、ダイシングライン６６９にそって切断する前に、レーザによって切断する。
【０２５５】
以上のように、実施の形態９による半導体記憶装置においては、分割チップとする場合、ダイシングライン６６９に沿って切断する前に、第１の記憶装置６７９と第２の記憶装置６８１とを接続する金属配線６７７のうち、ダイシングライン６６９の両側にある所定部分を切断しておく。こうすることにより、ダイシングラインに沿った切断を原因とした、クラックなどの発生を防止することができる。
【０２５６】
図２６は、実施の形態９による半導体記憶装置の変形例を示す概略図である。なお、図２５と同様の部分については同一の参照符号を付しその接続を適宜省略する。
【０２５７】
図２６を参照して、第１の記憶装置６７９と第２の記憶装置６８１とを接続する金属配線６７７のうち、ダイシングライン６９９の両側にある所定部分（矢印Ａおよび矢印Ｂで示す）を、他の部分に比し、細くしておく。これは、図２５の説明で示したようなレーザによる切断を容易にするためである。
【０２５８】
さらに、図２５の説明で示したようなレーザによる切断を容易にするためには、半導体記憶装置を以下のようにすることもできる。
【０２５９】
図２７は、実施の形態９による半導体記憶装置の他の変形例を示す概略図である。なお、図２５と同様の部分については同一の参照符号を付しその説明は適宜省略する。
【０２６０】
図２７を参照して、基礎チップにおいて、第１の記憶装置６７９と第２の記憶装置６８１とを以下のようにして接続する。金属配線６８３とポリシリコン６８９とを、コンタクトホール６９３を介して接続する。ポリシリコン６８９と金属配線６８５とをコンタクトホール６９３を介して接続する。ポリシリコン６９１と金属配線６８５とをコンタクトホール６９３を介して接続する。ポリシリコン６９１と金属配線６８７とをコンタクトホール６９３を介して接続する。
【０２６１】
なお、ポリシリコン６８９，６９１の代わりに、アルミなどの金属配線よりも、熱によって切れやすい材料を用いることもできる。
【０２６２】
図２５の説明で示したようなレーザによる切断は、ポリシリコン６８９，６９１に対して行なう。すなわち、分割チップとする場合は、ポリシリコン６８９，６９１をレーザで切断しておき、ダイシングライン６６９を切断する時に発生し得るクラックの発生を防止する。
【図面の簡単な説明】
【図１】  本発明の実施の形態１による半導体記憶装置を示す概略ブロック図である。
【図２】  図１の半導体記憶装置を詳細に説明するための図である。
【図３】  図２の半導体記憶装置の一部の詳細を示す回路図である。
【図４】  図２の半導体記憶装置を元チップとする場合に用いられる選択回路の一部を示す概略ブロック図である。
【図５】  図２の半導体記憶装置を元チップとする場合に用いられる選択回路の他の一部を示す詳細に示す回路図である。
【図６】  本発明の実施の形態１による半導体記憶装置の変形例を示す概略ブロック図である。
【図７】  本発明の実施の形態１による半導体記憶装置の他の変形例を示す概略ブロック図である。
【図８】  本発明の実施の形態２による半導体記憶装置を示す概略ブロック図である。
【図９】  本発明の実施の形態２による半導体記憶装置の変形例を示す概略ブロック図である。
【図１０】  本発明の実施の形態３による半導体記憶装置を示す概略ブロック図である。
【図１１】  本発明の実施の形態３による半導体記憶装置の変形例を示す概略ブロック図である。
【図１２】  本発明の実施の形態４による半導体記憶装置を示す概略ブロック図である。
【図１３】  本発明の実施の形態４による半導体記憶装置の変形例を示す概略ブロック図である。
【図１４】  本発明の実施の形態５による半導体記憶装置を示す概略ブロック図である。
【図１５】  本発明の実施の形態５による半導体記憶装置の変形例を示す概略ブロック図である。
【図１６】  本発明の実施の形態６による半導体記憶装置を示す概略ブロック図である。
【図１７】  本発明の実施の形態６による半導体記憶装置の変形例の一部を示す概略ブロック図である。
【図１８】  本発明の実施の形態７による半導体記憶装置を示す概略ブロック図である。
【図１９】  図１８の共用回路の具体例を示す回路図である。
【図２０】  本発明の実施の形態７による半導体記憶装置の変形例を示す概略ブロック図である。
【図２１】  本発明の実施の形態７による半導体記憶装置の他の変形例を示す概略ブロック図である。
【図２２】  本発明の実施の形態８による半導体記憶装置の特徴部分を示す概略図である。
【図２３】  本発明の実施の形態８による半導体記憶装置の変形例を示す概略図である。
【図２４】  本発明の実施の形態８による半導体記憶装置の他の変形例を示す概略図である。
【図２５】  本発明の実施の形態９による半導体記憶装置の特徴部分を示す概略図である。
【図２６】  本発明の実施の形態９による半導体記憶装置の変形例を示す概略図である。
【図２７】  本発明の実施の形態９による半導体記憶装置の他の変形例を示す概略図である。
【図２８】  ウエハ上に形成された従来の半導体記憶装置を示す概略図である。
【図２９】  図２８のウエハ上に形成された従来の複数の半導体記憶装置のうちの１つを拡大した図である。
【符号の説明】
１〜２３，５０１〜５１３，５３７〜５５９，５９３〜６０１，６１５〜６２１，６４３，６４５，６６３，６６５，６６９，６７１，６９７  ダイシングライン、２９，３５  バッファ、３７，４１，４５，４９，６３１  ＮＡＮＤ回路、３９，４３，４７，５１，６２９  インバータ、１００，５２５，５８５，６０３，６２６，６３９，６７９  第１の記憶装置、２５，３１，１０１，１０３，１１３，２０１，２１３，３０１，３０３，３１３，４０１，４１３，５１７，５２１，５２３，５６９〜５７５，６３７，６７３，６７５，７０１，７０３パッド、１０５，２０５，３０５，４０５，７０５  アドレスバッファブロック、１０７，２０７，３０７，４０７，７１１  デコーダ、１０９，２０９，３０９，４０９，７０７  センスアンプブロック、１１１，２１１，３１１，４１１，７０９  出力バッファブロック、２７，３３，１１５，２１５，２１７，２１９，３１５，４１５，４１７，４１９，５２９，５３１，５７７〜５８３，６３３，６３５  ヒューズ、１１６，２１６，３１６，４１６  センスアンプ、１１８，２１８，３１８，４１８，５１５，５１９，５６１〜５６７  出力バッファ、１２１，２２１，３２１，４２１  データ入出力線部、１２３，２２３，３２３，４２３  列選択回路ブロック、１２４  メモリセル、１２５  ワード線、１２６，２２６，３２６，４２６  列選択回路、１２７  列選択線、１２９，１３１  ＮＭＯＳトランジスタ、２００，５２７，５８７，６０５，６２８，６４１，６８１  第２の記憶装置、３００，５８９  第３の記憶装置、４００，５９１  第４の記憶装置、５３３，６５５，６５７  リードフレーム、５３５，６５９，６６１，６６７  ワイヤ、６０７  元チップ専用回路、６０９  ガラスコート、６６１  シリコン基板、６１３  選択回路、６２７  共用回路、６４７，６４９，６５１，６５３  電源パッド、６７７，６８３〜６８７  金属配線、６８９，６９１  ポリシリコン、６９３  コンタクトホール、６９５  ウエハ、６９９  半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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