(57)【特許請求の範囲】
【請求項１】
半導体基板主面に所定の開口径を有する第１のトレンチ孔を形成する工程と、前記第１のトレンチ孔側壁上に絶縁膜を形成する工程と、前記半導体基板主面上及び前記側壁に絶縁膜が形成された第１のトレンチ孔内部に導電層を充填させる工程と、前記半導体基板主面上の導電層をエッチング除去して前記導電層を前記第１のトレンチ孔内部にのみ残す工程と、前記第１のトレンチ孔側壁に形成された絶縁膜をエッチング除去して、前記第１のトレンチ孔の底面に、この底面から開口端に向かって形成された前記導電層から構成された第１のピラーを形成する工程と、前記第１のピラー及びこの第１のピラーと対向する第１のトレンチ孔側壁を酸化させる工程と、前記第１のトレンチ孔の底面をエッチングして前記第１のトレンチ孔の下にこの第１のトレンチ孔と連続してなる第２のトレンチ孔を形成すると共に前記第１のピラーの下に、第１のトレンチ孔側壁に酸化により形成された酸化膜をマスクにして異方性エッチングを行うことにより、この第１のピラーと連続してなる第２のピラーを形成する工程とを具備していることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板主面に所定の開口径を有する第１のトレンチ孔を形成する工程と、前記第１のトレンチ孔側壁上に絶縁膜を形成する工程と、前記半導体基板主面上及び前記側壁に絶縁膜が形成された第１のトレンチ孔内部に導電層を充填させる工程と、前記半導体基板主面上の導電層をエッチング除去して前記導電層を前記第１のトレンチ孔内部にのみ残す工程と、前記第１のトレンチ孔側壁に形成された絶縁膜をエッチング除去して、前記第１のトレンチ孔の底面に、この底面から開口端に向かって形成された前記導電層から構成された第１のピラーを形成する工程と、前記第１のピラー表面及びこの第１のピラーと対向する第１のトレンチ孔側壁を酸化させる工程と、前記第１のトレンチ孔の底面をエッチングして前記第１のトレンチ孔の下にこの第１のトレンチ孔と連続してなる第２のトレンチ孔を形成すると共に前記第１のピラーの下にこの第１のピラーと連続してなる第２のピラーを形成する工程と、前記第１及び第２のピラーを、前記第１のピラ−の表面に酸化により形成された酸化膜をマスクとして異方性エッチングを行うことにより、前記第１及び第２のピラ−内に第２のトレンチ孔を形成する工程を具備していることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、とくに半導体基板にトレンチ孔にキャパシタを形成する方法及びキャパシタの構造に関するものである。
【０００２】
【従来の技術】
従来、半導体装置において、ＤＲＡＭなどに用いられる深いトレンチ孔を用いたキャパシタの形成にはリソグラフィ（Ｌｉｔｈｏｇｒｐｈｙ）の限界まで小さくした孔を形成し、これを深く掘ることにより高い容量のキャパシタを形成してきた。従来のキャパシタが形成された半導体基板を図１３に示す。
半導体基板には、半導体装置を構成するトランジスタなどが形成されているが、この図では、トランジスタ部分は記載を省略し、キャパシタ部分のみを示す（図１３（ｂ））。半導体基板１００は、例えば、シリコン半導体から構成されている。半導体基板１００主面には第１の絶縁膜及び第２の絶縁膜が積層されている。第１の絶縁膜は、シリコン窒化膜（ＳｉＮ）１０１からなり、第２の絶縁膜は、ＴＥＯＳ膜１０２から構成されている。ＴＥＯＳ膜は、テトラエトキシシランのガスを用いて化学気相成長法により得られるシリコン酸化物からなる絶縁膜である。また、半導体基板１００主面にはトレンチ孔１０３が形成されており、その側面には誘電体膜１０４が形成されている。そして、ＴＥＯＳ膜１０２の上及びトレンチ孔内部にはポリシリコンなどの半導体層１０５が形成されている。ここで、誘電体膜１０４を誘電体とし、半導体基板１００及び半導体層１０５を第１及び第２の電極とするキャパシタが構成される。このキャパシタに半導体基板に形成されたＭＯＳトランジスタを組み合わせて、例えば、ＤＲＡＭのメモリ素子が形成される。
【０００３】
次に、このキャパシタの形成方法を説明する。
まず、半導体基板１００にマスク材料の下地材料として、膜厚５ｎｍのシリコン酸化膜（ＳｉＯ２  ）（図示せず）を形成し、その上に膜厚２２０ｎｍのシリコン窒化膜１０１を形成し、その上に膜厚７００ｎｍのＴＥＯＳ膜１０２を積層させる。そして、これらの積層体をマスク材料として用いる。この下地材料に対して、ＴＥＯＳ膜１０２上にフォトレジスト１０６を塗布し、フォトレジスト１０６に周知のリソグラフィによりトレンチ孔パタ−ンを形成する（図１２（ａ））。次に、このフォトレジスト１０６をエッチングマスクとしてＴＥＯＳ膜１０２、シリコン窒化膜１０１、シリコン酸化膜のエッチングを行う。その後、フォトレジスト１０６の剥離を行い、これをシリコン半導体基板１００に対するエッチングマスクとして用いる（図１２（ｂ））。したがって、この後の半導体基板エッチングで行われるＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性エッチングは、このＴＥＯＳ膜１０２をマスクとして用い、ＴＥＯＳに対して選択比の取れるエッチング条件でエッチングを行うことにより、深いトレンチ孔を形成することが可能になる（図１３（ａ））。このようにして形成したトレンチに対して、シリコン窒化物もしくはシリコン酸化物の薄膜を誘電体膜１０４として成長させ、さらにトレンチ孔１０３内に導電性材料であるポリシリコン膜１０５を堆積させることにより、キャパシタを形成する（図１３（ｂ））。
【０００４】
【発明が解決しようとする課題】
しかし、このように半導体基板に形成されたトレンチ孔をキャパシタとして用いた場合、トレンチ内壁面に相当する部分の表面積によってキャパシタンス容量が決定される。したがって、キャパシタの容量を大きく確保しようとすると、トレンチ孔の深さを深くするか、もしくは、トレンチ孔の幅を大きくする必要がある。一方、半導体素子の微細化に伴ってトレンチ幅を大きく確保するには限界が出てきた。このためキャパシタンス容量の確保のためにはトレンチ孔を深くすることが避けられないことであった。
また、トレンチ孔を深くエッチングしようとすると、マスク材料であるＴＥＯＳ膜の厚膜化にも限界があるため、限られた厚さのＴＥＯＳ膜をなるべくエッチングしないようにしながら、しかも半導体基板のトレンチ孔を深くエッチングしなければならず、ＴＥＯＳ膜のエッチング速度に対するシリコンのエッチング速度を極めて大きく取れるようなエッチング条件での半導体基板のエッチングが必須であった。しかし、ＴＥＯＳ膜に対するシリコンの選択比を高く維持しつつ、しかも所望のエッチング形状を得るような条件を見いだすのは容易ではなく、必然的にエッチングの深さは限界があった。
本発明は、このような事情によりなされたものであり、従来のエッチング技術を用いながらトレンチ孔に形成されたキャパシタの容量を大きくする半導体装置の製造方法を提供する。
【０００５】
【課題を解決するための手段】
本発明は、半導体基板のトレンチ孔の底面に形成され、この底面から開口端に向かって形成された導電層からなるピラーと、トレンチ孔側壁及びピラー表面に形成された絶縁膜と、少なくとも前記トレンチ孔に埋め込まれた導電膜とを具備し、半導体基板及びピラーを第１の電極、絶縁膜を誘電体、導電膜を第２の電極とするキャパシタを形成することを特徴としている。ピラ−を用いてトレンチ孔内の側壁面積を大きく確保することが可能であるので大容量のキャパシタを形成することが容易である。
また、トレンチ孔内壁に沿って絶縁膜カラーを形成させた後、カラー内側にポリシリコンを堆積させ、その後にカラーを選択エッチングにより除去することにより、トレンチ孔内にピラ−を形成することを特徴としている。この方法によると、ピラーを自己整合的に形成することが可能になる。このため、余分なリソグラフィ工程を行うことなく容易にピラ−を形成することができる。
【０００７】
本発明の半導体装置の製造方法は、半導体基板主面に所定の開口径を有する第１のトレンチ孔を形成する工程と、前記第１のトレンチ孔側壁上に絶縁膜を形成する工程と、前記半導体基板主面上及び前記側壁に絶縁膜が形成された第１のトレンチ孔内部に導電層を充填させる工程と、前記半導体基板主面上の導電層をエッチング除去して前記導電層を前記第１のトレンチ孔内部にのみ残す工程と、前記第１のトレンチ孔側壁に形成された絶縁膜をエッチング除去して、前記第１のトレンチ孔の底面に、この底面から開口端に向かって形成された前記導電層から構成された第１のピラーを形成する工程と、前記第１のピラー及びこの第１のピラーと対向する第１のトレンチ孔側壁を酸化させる工程と、前記第１のトレンチ孔の底面をエッチングして前記第１のトレンチ孔の下にこの第１のトレンチ孔と連続してなる第２のトレンチ孔を形成すると共に前記第１のピラーの下に、第１のトレンチ孔側壁に酸化により形成された酸化膜をマスクにして異方性エッチングを行うことにより、この第１のピラーと連続してなる第２のピラーを形成する工程とを具備していることを第１の特徴としている。
【０００８】
また、本発明の半導体装置の製造方法は、半導体基板主面に所定の開口径を有する第１のトレンチ孔を形成する工程と、前記第１のトレンチ孔側壁上に絶縁膜を形成する工程と、前記半導体基板主面上及び前記側壁に絶縁膜が形成された第１のトレンチ孔内部に導電層を充填させる工程と、前記半導体基板主面上の導電層をエッチング除去して前記導電層を前記第１のトレンチ孔内部にのみ残す工程と、前記第１のトレンチ孔側壁に形成された絶縁膜をエッチング除去して、前記第１のトレンチ孔の底面に、この底面から開口端に向かって形成された前記導電層から構成された第１のピラーを形成する工程と、前記第１のピラー表面及びこの第１のピラーと対向する第１のトレンチ孔側壁を酸化させる工程と、前記第１のトレンチ孔の底面をエッチングして前記第１のトレンチ孔の下にこの第１のトレンチ孔と連続してなる第２のトレンチ孔を形成すると共に前記第１のピラーの下にこの第１のピラーと連続してなる第２のピラーを形成する工程と、前記第１及び第２のピラーを、前記第１のピラ−の表面に酸化により形成された酸化膜をマスクとして異方性エッチングを行うことにより、前記第１及び第２のピラ−内に第２のトレンチ孔を形成する工程を具備していることを第２の特徴としている。
【０００９】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図３を参照して第１の実施例を説明する。
図１乃至図３は、キャパシタ形成工程を説明する半導体基板の断面図である。半導体基板には半導体装置を構成するトランジスタなどの半導体素子やキャパシタのような回路素子が形成されているが、この図では、トランジスタ部分は記載を省略し、キャパシタ部分を示す（図１（ａ））。半導体基板１０は、例えば、シリコン半導体から構成されている。半導体基板１０主面には下地層であるシリコン酸化膜（ＳｉＯ２  ）８を介して第１の絶縁膜及び第２の絶縁膜が積層されている。第１の絶縁膜は、シリコン窒化膜（ＳｉＮ）１からなり、第２の絶縁膜は、ＴＥＯＳ膜２から構成されている。また、半導体基板１０主面にはトレンチ孔３が形成されている。トレンチ孔３内部には底面から開口端に向かってポリシリコンのピラー６が形成されている。トレンチ孔３の底面及び側面とピラー６表面には誘電体膜４が形成されている。そしてＴＥＯＳ膜２の上及びトレンチ孔内部にはポリシリコンなどの導電層５が形成されている。ここで誘電体膜４を誘電体とし、半導体基板１０とピラー６を第１の電極とし、導電層５を第２の電極とするキャパシタが構成される。このキャパシタに半導体基板のＭＯＳトランジスタを組み合わせて、例えば、ＤＲＡＭのメモリ素子が形成される。
【００１０】
次に、この実施例のキャパシタ形成方法を説明する。
まず、半導体基板１０にマスク材料の下地材料として、膜厚５ｎｍのシリコン酸化膜（ＳｉＯ２  ）８を形成し、その上に膜厚２００ｎｍのシリコン窒化膜１を形成し、その上に膜厚７００ｎｍのＴＥＯＳ膜２を積層させる。そして、これらの積層体をマスク材料として用いる。この下地材料に対して、ＴＥＯＳ膜２上にフォトレジスト（図示せず）を塗布し、フォトレジストに周知のリソグラフィによりトレンチ孔パタ−ンを形成する。次に、このフォトレジストをエッチングマスクとしてＴＥＯＳ膜２、シリコン窒化膜１、シリコン酸化膜８のエッチングを行う。その後、フォトレジストを剥離し、これをシリコン半導体基板１０に対するエッチングマスクとして用いる。したがって、この後の半導体基板エッチングで行われるＲＩＥなどの異方性エッチングは、このＴＥＯＳ膜２をマスクとして用い、ＴＥＯＳに対して選択比の取れるエッチング条件でエッチングを行うことにより、深さ９μｍのトレンチ孔３を形成する（図１（ｂ））。トレンチ孔３を形成する異方性エッチングには、マグネトロンＲＩＥ装置を用い、エッチングガスとしてＨＢｒ、Ｏ２  、ＮＦ３  を用い、圧力１００ｍＴｏｒｒで処理を行う。トレンチ孔３は、孔断面が短径＝０．２μｍ、長径＝０．３４μｍの楕円形である。図３（ｂ）は、半導体基板の平面図である。トレンチ孔３は、断面形状が楕円形であり、ピラー６もこれに合わせて断面形状が楕円形である。ピラー６とトレンチ孔３の側壁との距離は、約０．０７μｍになっている。
【００１１】
このようにして形成したトレンチ孔３内にＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜７を２０ｎｍ程度堆積させる（図１（ｃ））。その後、ＢＳＧ膜７をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性エッチングにより全面エッチバックを行い、トレンチ孔３底面に半導体基板１０のシリコン面を露出させると共にトレンチ孔３側壁にＢＳＧ膜７のカラー（以下、カラーＢＳＧ膜という）７′を形成させる（図２（ａ））。次に、低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により膜厚３００ｎｍ程度のポリシリコン層５を堆積させて、トレンチ孔３内にこれを埋め込み（図２（ｂ））、その後、半導体基板１０表面より低い位置までポリシリコン層５をエッチバックしてピラー６を形成する（図２（ｃ））。ポリシリコン層５のエッチバックには、ダウンフロ−タイプのドライエッチング装置を用い、ポリシリコン層の表面は、半導体基板のシリコン界面より５０ｎｍ低くなるような高さに制御している。その後、カラーＢＳＧ膜７′をＴＥＯＳ、シリコン窒化物、シリコン酸化物、シリコンに対して高選択にエッチングを行う。カラーＢＳＧ膜のエッチングは、気相ＨＦによるエッチング方法を用いることによりＴＥＯＳに対しても高い選択比を維持しながら、ＢＳＧのみのエッチングを行うことができる。このエッチングによりトレンチ孔３内に導電性のピラー６が形成される（図３（ａ））。
【００１２】
次に、ポリシリコンのピラ−６の表面及びトレンチ孔３の側壁にキャパシタ絶縁膜（誘電体）４であるシリコン窒化膜を成膜させ、キャパシタの対向電極となるポリシリコン膜９を堆積させてキャパシタを形成する。このキャパシタは、半導体基板１０とピラー６を第１の電極とし、対向電極であるポリシリコン膜９を第２の電極とし、キャパシタ絶縁膜４を誘電体とする構成を有している。また、従来のトレンチ構造（図１３（ｂ））の場合と比較して約１．７倍の表面積を得ることができ、形成されるキャパシタの容量も表面積に比例して約１．７倍のキャパシタンス容量が得られる。
【００１３】
次に、図４乃至図６を参照して第２の実施例を説明する。
図４乃至図６は、キャパシタ形成工程を説明する半導体基板の断面図である。半導体基板には、半導体装置を構成するトランジスタなどの半導体素子やキャパシタのような回路素子が形成されているが、この図ではトランジスタ部分は記載を省略し、キャパシタ部分を示す（図６（ｂ））。半導体基板２０は、例えば、シリコン半導体から構成されている。半導体基板２０主面には下地層であるシリコン酸化膜（ＳｉＯ２  ）（図示せず）を介して第１の絶縁膜及び第２の絶縁膜が積層されている。第１の絶縁膜は、シリコン窒化膜（ＳｉＮ）２１からなり、第２の絶縁膜は、ＴＥＯＳ膜２２から構成されている。また、半導体基板２０主面には上部のトレンチ孔２３及び下部のトレンチ孔２４が形成されている。トレンチ孔２３、２４内部には、トレンチ孔２４底面からトレンチ孔２３開口端に向かってポリシリコンのピラーが形成されている。トレンチ孔２４には半導体基板２０から形成された導電性のピラー２６が配置され、トレンチ孔２３にはシリコン酸化膜からなりピラー２６につながる絶縁性のピラー２６′が配置されている。また、トレンチ孔２３の側壁にはシリコン酸化膜２８が形成されている。
【００１４】
このトレンチ構造にキャパシタ（図示せず）が形成される。すなわち、絶縁性のピラー２６′を除去してからトレンチ孔２４の底面及び側面とピラー２６表面にシリコン酸化膜のキャパシタ絶縁膜（誘電体）を形成し、トレンチ孔２３、２４内部にはポリシリコンなどの導電層を形成してキャパシタが形成される。ここで、キャパシタは、キャパシタ絶縁膜を誘電体とし、半導体基板２０とピラー２６を第１の電極とし、導電層を第２の電極とするように構成されている。このキャパシタに半導体基板に形成されたＭＯＳトランジスタを組み合わせて、例えば、ＤＲＡＭのメモリ素子が形成される。
【００１５】
次に、この実施例のキャパシタ形成方法を説明する。
まず、半導体基板２０にマスク材料の下地材料として、膜厚５ｎｍのシリコン酸化膜（ＳｉＯ２  ）（図示せず）を形成し、その上に膜厚２００ｎｍのシリコン窒化膜２１を形成し、その上に膜厚７００ｎｍのＴＥＯＳ膜２２を積層させる。そして、これらの積層体をマスク材料として用いる。この下地材料に対して、ＴＥＯＳ膜２２上にフォトレジスト（図示せず）を塗布し、フォトレジストに周知のリソグラフィによりトレンチ孔パタ−ンを形成する。次に、このフォトレジストをエッチングマスクとしてＴＥＯＳ膜２２、シリコン窒化膜２１、シリコン酸化膜のエッチングを行う。その後、フォトレジストを剥離し、これをシリコン半導体基板２０に対するエッチングマスクとして用いる。したがって、この後の半導体基板エッチングで行われるＲＩＥなどの異方性エッチングは、このＴＥＯＳ膜２２をマスクとして用い、ＴＥＯＳに対して選択比の取れるエッチング条件でエッチングを行うことにより、深さ２μｍのトレンチ孔２３を形成する（図４  （ａ））。トレンチ孔２３を形成する異方性エッチングには、マグネトロンＲＩＥ装置を用い、エッチングガスとしてＨＢｒ、Ｏ２  、ＮＦ３  を用い、圧力１００ｍＴｏｒｒで処理を行う。
【００１６】
トレンチ孔は、孔断面が短径＝０．２μｍ、長径＝０．３４μｍの楕円形である。このように形成されたトレンチ孔２３内にＢＳＧ膜２７を２０ｎｍ程度堆積させる（図４（ｂ））。その後、ＢＳＧ膜２７をＲＩＥなどの異方性エッチングにより全面エッチバックを行い、トレンチ孔２３底面に半導体基板２０のシリコン面を露出させると共にトレンチ孔２３側壁にＢＳＧ膜７のカラー（以下、カラーＢＳＧ膜という）７′を形成させる（図４（ｃ））。次に、低圧ＣＶＤ法により膜厚３００ｎｍ程度のポリシリコン層２５を堆積させて、トレンチ孔２３内にこれを埋め込み（図５（ａ））、その後、半導体基板２０表面より低い位置までポリシリコン層２５をエッチバックしてピラー２５′を形成させる（図５（ｂ））。ポリシリコン層２５のエッチバックにはダウンフロ−タイプのドライエッチング装置を用い、エッチングバックされたポリシリコン層の表面は、半導体基板２０のシリコン界面より５０ｎｍ低くなるような高さに制御している。その後、カラーＢＳＧ膜２７′をＴＥＯＳ、シリコン窒化物、シリコン酸化物、シリコンに対して高選択にエッチングを行う。カラーＢＳＧ膜のエッチングは、気相ＨＦによるエッチング方法を用いることによりＴＥＯＳに対しても高い選択比を維持しながら、ＢＳＧのみのエッチングを行うことができる。
【００１７】
このエッチングによりトレンチ孔２３内に高さが１．８μｍで短径が０．０６μｍの楕円形である導電性のピラー２５′が形成される（図５（ｃ））。
次に、熱酸化工程により、ポリシリコンのピラー２５′全体を酸化して、絶縁性のピラー２６′が形成されると共にトレンチ孔２３の底面及び側壁にシリコン酸化膜２８が形成される（図６（ａ））。その後、最初、シリコン酸化膜がエッチングされる条件（ＳｉＯ２  ＝４０ｎｍエッチング相当）のエッチングを行い、続いて、ＴＥＯＳ、シリコン酸化膜に対して高選択に半導体基板のシリコンをエッチングできる条件でトレンチ孔のエッチングを行う。ＳｉＯ２  ＝４０ｎｍ相当のエッチングには、マグネトロンＲＩＥ装置を用い、ＨＢｒ、ＮＦ３  ガスを用い、圧力１００ｍＴｏｒｒで２分間のエッチングを行う。また、ＴＥＯＳ，シリコン酸化膜に対して高選択にシリコンをエッチングする条件としては、マグネトロンＲＩＥ装置を用い、エッチングガスとして、ＨＢｒ、Ｏ２  、ＮＦ３  を用い、圧力１００ｍＴｏｒｒにて６分間のエッチングを行った。
【００１８】
これにより、半導体基板のシリコン界面からの深さが８μｍのトレンチ孔２４（トレンチ孔２４の部分の深さは６μｍである）が形成されると共にトレンチ孔２４内にピラー２６が形成される。
このようにして形成したトレンチ孔２３、２４内に、ピラ−トレンチに対して、キャパシタ絶縁膜（誘電体）である膜厚８ｎｍのシリコン窒化膜を成膜してから、トレンチ孔２３、２４内にポリシリコン膜を埋め込むことにより、従来のトレンチ構造を用いた場合と比較して約１．５倍の表面積を持つキャパシタを得ることができる。
【００１９】
次に、図７及び図８を参照して第３の実施例を説明する。
この実施例では、第２の実施例の上部ピラーがその全部を酸化されているのに対し、表面のみが酸化されることに特徴がある。
図７及び図８は、キャパシタ形成工程を説明する半導体基板の断面図である。半導体基板には、半導体装置を構成するトランジスタなどの半導体素子やキャパシタのような回路素子が形成されているが、この図では、トランジスタ部分は記載を省略し、キャパシタ部分を示す（図８（ｂ））。半導体基板３０は、例えば、シリコン半導体から構成されている。半導体基板３０主面には下地層であるシリコン酸化膜（ＳｉＯ２  ）（図示せず）を介して第１の絶縁膜及び第２の絶縁膜が積層されている。第１の絶縁膜は、シリコン窒化膜（ＳｉＮ）３１からなり、第２の絶縁膜は、ＴＥＯＳ膜３２から構成されている。また、半導体基板３０主面には上部のトレンチ孔３３及び下部のトレンチ孔３４が形成されている。トレンチ孔３３、３４内部には、トレンチ孔３４底面からトレンチ孔３３開口端に向かってポリシリコンのピラーが形成されている。トレンチ孔３４には半導体基板３０から形成された導電性のピラー３６が配置され、トレンチ孔３３にはシリコン酸化膜からなり、ピラー３６につながる絶縁性のピラー３７が配置されている。またトレンチ孔３３の側壁にはシリコン酸化膜３８が形成されている。ピラー３６、３７にはトレンチ孔３９が形成されている。
【００２０】
このトレンチ構造にキャパシタ（図示せず）が形成される。すなわち、絶縁性のピラー３７を除去してからトレンチ孔３４、３９の底面及び側面とピラー３６表面にシリコン酸化膜のキャパシタ絶縁膜（誘電体）を形成し、トレンチ孔３３、３４内部にはポリシリコンなどの導電層を形成してキャパシタが構成される。このキャパシタは、キャパシタ絶縁膜を誘電体とし、半導体基板３０とピラー３６を第１の電極とし、トレンチ孔３３、３４に埋め込まれた導電層を第２の電極とするように構成されている。このキャパシタに半導体基板に形成されたＭＯＳトランジスタを組み合わせて、例えば、ＤＲＡＭのメモリ素子が形成される。
【００２１】
次に、この実施例のキャパシタ形成方法を説明する。
図７（ａ）に記載されたピラー３３を形成する工程までは、第２の実施例と同じであるので、それまでの説明（図４及び図５（ｃ）参照）を省略する。すなわち、図７（ａ）までの工程で、高さ１．８μｍで短径が０．１５μｍの楕円形であるピラー３５は、深さ２μｍのトレンチ孔３３内に形成される。トレンチ孔３３は、孔断面が短径＝０．２μｍ、長径＝０．３４μｍの楕円形である。
次に、熱酸化工程により、トレンチ孔３３の側壁及び底面とピラー３５の表面を酸化して、トレンチ孔３３の側壁及び底面上に膜厚２０ｎｍのシリコン酸化膜３８及びピラー３５表面に膜厚２０ｎｍのシリコン酸化膜３７が形成される（図７（ｂ））。その後、最初シリコン酸化膜がエッチングされる条件（ＳｉＯ２  ＝２５ｎｍエッチング相当）のエッチングを行い（図８（ａ））、続いて、ＴＥＯＳ、シリコン酸化膜に対して高選択に半導体基板のシリコンをエッチングできる条件でトレンチ孔３５のエッチングを行う。これにより、半導体基板３０のシリコン界面からの深さが８μｍのトレンチ孔３４が形成されると共にピラー３６、３７内部にもトレンチ孔３９が形成される（図８（ｂ）参照）。
このようにして形成したトレンチ孔３３、３４内表面、ピラ−３６、３７表面トレンチ孔３９の内壁に対してキャパシタ絶縁膜（誘電体）である膜厚６ｎｍのシリコン窒化膜を成膜してから、トレンチ孔２３、２４内にポリシリコン膜を埋め込むことにより、従来のトレンチ構造を用いた場合と比較して約２．１倍の表面積を持つキャパシタを得ることができる。
【００２２】
次に、図９乃至図１１を参照して第４の実施例を説明する。
以上、第１乃至第３の実施例は、半導体基板に形成されたトレンチ構造のキャパシタを説明したが、これを用いる半導体装置には、例えば、ＤＲＡＭがある。ＤＲＡＭは、高ビット集積化のためにメモリセル当たりの構成素子数が少ない図９に示すような１トランジスタ型のセルを用いており、電荷を記憶するＭＯＳキャパシタとその電荷を転送するＭＯＳトランジスタのみで構成されているのが特徴である。
【００２３】
図９は、ＤＲＡＭメモリの回路図、図１０は、ＤＲＡＭメモリ素子が形成された半導体基板の断面図、図１１は、メモリ素子パターン部分的に示す半導体基板の概略平面図である。半導体基板４０、例えば、ｐ型シリコン半導体基板には１メモリセル分のトランジスタ（Ｔｒ）及びキャパシタ（Ｃ）が形成されている。半導体基板４０主面にはトレンチ孔４７が形成されている。トレンチ孔４７内部には、底面から開口端に向かってポリシリコンのピラー４１が形成されている。そしてトレンチ孔４７の底面及び側面とピラー４１表面にはシリコン窒化膜の誘電体膜４２が形成されている。そして、トレンチ孔の上部を除く側壁及び底面近傍の半導体基板内部には、ｎ型不純物拡散領域４４が形成されている。トレンチ孔４７の上部側壁の開口端の一部を除いて基板との短絡を防ぐためにシリコン酸化膜（ＳｉＯ２  ）４５が形成されている。そして、トレンチ孔４７内部にはポリシリコン膜４３、４３′、４３″が形成されている。このようなトレンチ構造において、ピラー４１及びｎ型不純物拡散領域４４が第１の電極とし、誘電体膜４２を誘電体とし、ポリシリコン膜４３、４３′、４３″を第２の電極とするキャパシタ（Ｃ）が構成される。
【００２４】
一方、半導体基板４０の主面にはＭＯＳトランジスタ（Ｔｒ）が形成されている。すなわち、ソース／ドレイン領域であるｎ型不純物拡散領域４６、４６は、トレンチ孔４７に近接して形成されている。また、ソース／ドレイン領域４６、４６間の上にゲート酸化膜４８を介してポリシリコン膜などからなるゲート４９が形成されている。ソース／ドレイン領域の一方はキャパシタ（Ｃ）の第２の電極と電気的に接続されている（第１の電極は接地されている）。このようなＭＯＳトランジスタとキャパシタは、図９に示すメモリセルを構成している。
図１１に示すように、半導体基板４０には１メモリセル５０が縦横に繰り返し形成され、セルアレイを構成している。メモリセル５０のｎ型不純物拡散領域４４は、隣接するメモリセルのｎ型不純物拡散領域４４′と接合されている。
この実施例のキャパシタは、ピラーが形成されているので表面積が従来より広く、したがって、容量は従来より１．７倍も大きくなっている。
ＤＲＡＭは、リフレッシュ動作の頻度、センス動作時の動作余裕確保及びアルファ線によるソフトエラー率低減のためにキャパシタンス容量は、メモリセルの微細化にかかわらず常に一定値以上の値を確保していく必要がある。この実施例のキャパシタは、従来より容量が大きくなっているので、ＤＲＡＭに用いて最適である。
【００２５】
なお、前記実施例では、半導体基板のトレンチ孔形成のための異方性エッチングとしてマグネトロンＲＩＥ装置を用いたが、誘導結合型ＲＩＥ装置や、ＥＣＲ−ＲＩＥ装置あるいは単純な平行平板型のＲＩＥ装置など、各種のエッチング装置を用いることができ、マグネトロンＲＩＥ装置に限定されない。
また、前記実施例ではピラーとしてポリシリコンを用いたが、アモルファスシリコン等の半導体材料、炭化珪素（ＳｉＣ）、シリサイド、カ−ボン等、各種の導電性材料など適宜目的に合わせて各種用いることができる。
また、前記実施例では、トレンチ孔側壁のカラー材料としてＢＳＧ、トレンチ孔のハ−ドマスク材料としてＴＥＯＳという組み合わせを用いたが、他の適宜な材料の組み合わせを用いてもよい。例えば、ＢＳＧの代わりに、気相ＨＦ処理においてＴＥＯＳに対して選択比を得ることのできる材料としてＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ  Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）や、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）  等を用いることも可能である。
また、例えば、ハ−ドマスク材料として、ＴＥＯＳの代わりに熱酸化膜やＳｉＮ膜などの材料を用いることも可能である。
【００２６】
また、前記実施例では、トレンチ形成のためのハ−ドマスク材料としてＴＥＯＳ／ＳｉＮ／ＳｉＯ２  の積層体を用いたが、目的に応じて各種の材料と膜構成、膜厚などを任意に選択することが可能である。例えば、ＴＥＯＳ単層膜もしくは熱酸化膜の単層膜を用いることもできる。
また、前記実施例ではトレンチエッチングのためのハ−ドマスク材料としてＴＥＯＳを用いたが、熱酸化膜などのＢＳＧに対して選択比を得ることの可能なＳｉＯ２  系の材料を用いることもでき、ＳｉＮ膜など他の材料を用いることも可能である。
また、上記実施例におけるピラ−の径、ピラ−を酸化する際の酸化量、トレンチ孔の深さなどの条件は、目的に応じて任意に選択可能である。
また、前記実施例では、垂直形状のトレンチ孔を形成したが、深いところで細くなった形状のトレンチ孔や逆に深いところで径が大きい形状のトレンチ孔、途中で太さを変化させたトレンチ孔などの任意の形状を選択可能である。
また、前記実施例では、キャパシタ形成のための技術としてピラー形成工程を用いたがキャパシタ形成以外の目的にも適用可能である。
【００２７】
【発明の効果】
本発明は、以上の構成により、ピラー構造をトレンチキャパシタとして使用することでキャパシタの表面積を大きくすることができるのでキャパシタの外径寸法を大きくすることなくキャパシタンス容量を大きく確保することができる。また、トレンチ孔内にさらに小さな径のピラ−を自己整合的に形成することが可能であり、リソグラフィ工程の限界をさらに下回る構造を容易に形成できる。
【図面の簡単な説明】
【図１】第１の実施例の半導体装置及びその製造工程断面図。
【図２】第１の実施例の半導体装置の製造工程断面図。
【図３】第１の実施例の半導体装置の製造工程断面図及び平面図。
【図４】第２の実施例の半導体装置の製造工程断面図。
【図５】第２の実施例の半導体装置の製造工程断面図。
【図６】第２の実施例の半導体装置の製造工程断面図。
【図７】第３の実施例の半導体装置の製造工程断面図。
【図８】第３の実施例の半導体装置の製造工程断面図。
【図９】第４の実施例のＤＲＡＭメモリセルの回路図。
【図１０】第４の実施例の半導体装置の断面図。
【図１１】第４の実施例の半導体装置の平面図。
【図１２】従来の装置の製造工程断面図。
【図１３】従来の装置の製造工程断面図。
【符号の説明】
１、２１、３１、１０１・・・シリコン窒化膜、
２、２２、３２、１０２・・・ＴＥＯＳ膜、
３、２３、２４、３３、３４、３９、４７、１０３・・・トレンチ孔、
４、４２、１０４・・・キャパシタ絶縁膜、
５、２５、１０５・・・ポリシリコン層、
６、２５′、２６′、３５、３６、４１・・・ピラー、
７、２７・・・ＢＳＧ膜、    ７′、２７′・・・カラーＢＳＧ膜、
８、２８、３８、４５・・・シリコン酸化膜、
９、４３、４３′、４３″、１０５・・・ポリシリコン膜、
１０、２０、３０、４０、１００・・・半導体基板、
３７・・・シリコン酸化膜（ピラー）、
４４、４４′・・・ｎ型不純物拡散領域、
４６・・・ソース／ドレイン領域（ｎ型不純物拡散領域）、
４８・・・ゲート酸化膜、  ４９・・・ゲート、  ５０・・・メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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