(57)【特許請求の範囲】
【請求項１】
１ビットのデータを電圧の論理レベルの形態で電気的に記憶するためのデータ・ストレージノードと、ビット線と前記データ・ストレージノードとの間に接続され、その制御端子がワード線に接続されている第１のトランジスタと、前記データ・ストレージノードと所定の論理レベルを有する第１の基準電位を与える第１の基準電圧端子との間に接続されている第２のトランジスタと、入力端子が前記データ・ストレージノードに接続され、出力端子が前記第２のトランジスタの制御端子に接続され、前記入力端子に入力した電圧と逆の論理レベルを有する電圧を前記出力端子に出力する反転回路とを有するメモリセルと、
モニタノードと、前記第１の基準電位とは逆の論理レベルを有する第２の基準電位が印加される電圧端子と前記モニタノードとの間に接続されている第３のトランジスタと、前記モニタノードと前記第１の基準電位と同じ電位が印加される電圧端子との間に接続されている第４のトランジスタと、入力端子が前記モニタノードに接続され、出力端子が前記第４のトランジスタの制御端子に接続され、前記入力端子に入力した電圧と逆の論理レベルを有する電圧を前記出力端子に出力する反転回路とを有するモニタセルと、
前記モニタノードの電圧に応答してパルス信号を生成するパルス信号生成回路と、
前記パルス信号生成回路から出力されるパルス信号に応答して前記ワード線の電位と前記第３のトランジスタの制御端子に印加される電位とを制御し、前記データ・ストレージノードに記憶されているデータを保持するための電流を前記ビット線から前記データ・ストレージノードに前記第１のトランジスタを介して供給するためのワード線制御回路と、
前記メモリセルのデータ・ストレージノードに所望のデータを書き込むため、前記ビット線を前記データの値に対応する論理レベルの電位に駆動すると共に、前記ワード線を所定の電位に駆動して前記第１のトランジスタをオン状態にするデータ書き込み回路と、
前記メモリセルのデータ・ストレージノードに記憶されているデータを読み出すため、前記ビット線を前記第１の基準電位とは逆の論理レベルを有する電位にプリチャージした上で、前記ワード線を所定の電位に駆動して前記第１のトランジスタをオン状態にし、それによって前記ビット線の電位が時間的に変化する特性に基づいて前記記憶データを検出するデータ読み出し回路と、
を有し、
前記データ書き込み回路が、前記第１の基準電位とは逆の論理レベルを有するデータを前記データ・ストレージノードに書き込む際に、前記第２のトランジスタを流れる電流を弱めるように前記第１の基準電圧端子の電位を前記第１の基準電位よりも所定の値だけ高く又は低くする基準電圧制御回路を有する半導体メモリ装置。
【請求項２】
１ビットのデータを電圧の論理レベルの形態で電気的に記憶するためのデータ・ストレージノードと、ビット線と前記データ・ストレージノードとの間に接続され、その制御端子がワード線に接続されている第１のトランジスタと、前記データ・ストレージノードと所定の論理レベルを有する第１の基準電位を与える第１の基準電圧端子との間に接続されている第２のトランジスタと、入力端子が前記データ・ストレージノードに接続され、出力端子が前記第２のトランジスタの制御端子に接続され、前記入力端子に入力した電圧と逆の論理レベルを有する電圧を前記出力端子に出力する反転回路とを有するメモリセルと、
モニタノードと、前記第１の基準電位とは逆の論理レベルを有する第２の基準電位が印加される電圧端子と前記モニタノードとの間に接続されている第３のトランジスタと、前記モニタノードと前記第１の基準電位と同じ電位が印加される電圧端子との間に接続されている第４のトランジスタと、入力端子が前記モニタノードに接続され、出力端子が前記第４のトランジスタの制御端子に接続され、前記入力端子に入力した電圧と逆の論理レベルを有する電圧を前記出力端子に出力する反転回路とを有するモニタセルと、
前記モニタノードの電圧に応答してパルス信号を生成するパルス信号生成回路と、
前記パルス信号生成回路から出力されるパルス信号に応答して前記ワード線の電位と前記第３のトランジスタの制御端子に印加される電位とを制御し、前記データ・ストレージノードに記憶されているデータを保持するための電流を前記ビット線から前記データ・ストレージノードに前記第１のトランジスタを介して供給するためのワード線制御回路と、
前記メモリセルのデータ・ストレージノードに所望のデータを書き込むため、前記ビット線を前記データの値に対応する論理レベルの電位に駆動すると共に、前記ワード線を所定の電位に駆動して前記第１のトランジスタをオン状態にするデータ書き込み回路と、
前記メモリセルのデータ・ストレージノードに記憶されているデータを読み出すため、前記ビット線を前記第１の基準電位とは逆の論理レベルを有する電位にプリチャージした上で、前記ワード線を所定の電位に駆動して前記第１のトランジスタをオン状態にし、それによって前記ビット線の電位が時間的に変化する特性に基づいて前記記憶データを検出するデータ読み出し回路と、
を有し、
前記データ書き込み回路が、前記第１の基準電位とは逆の論理レベルを有するデータを前記データ・ストレージノードに書き込む際に、前記第２のトランジスタのオン状態からオフ状態への切り換わりを速めるように前記反転回路における出力の論理レベルの反転を速める反転促進回路を有する半導体メモリ装置。
【請求項３】
１ビットのデータを電圧の論理レベルの形態で電気的に記憶するためのデータ・ストレージノードと、ビット線と前記データ・ストレージノードとの間に接続され、その制御端子がワード線に接続されている第１のトランジスタと、前記データ・ストレージノードと所定の論理レベルを有する第１の基準電位を与える第１の基準電圧端子との間に接続されている第２のトランジスタと、入力端子が前記データ・ストレージノードに接続され、出力端子が前記第２のトランジスタの制御端子に接続され、前記入力端子に入力した電圧と逆の論理レベルを有する電圧を前記出力端子に出力する反転回路とを有するメモリセルと、
モニタノードと、前記第１の基準電位とは逆の論理レベルを有する第２の基準電位が印加される電圧端子と前記モニタノードとの間に接続されている第３のトランジスタと、前記モニタノードと前記第１の基準電位と同じ電位が印加される電圧端子との間に接続されている第４のトランジスタと、入力端子が前記モニタノードに接続され、出力端子が前記第４のトランジスタの制御端子に接続され、前記入力端子に入力した電圧と逆の論理レベルを有する電圧を前記出力端子に出力する反転回路とを有するモニタセルと、
前記モニタノードの電圧に応答してパルス信号を生成するパルス信号生成回路と、
前記パルス信号生成回路から出力されるパルス信号に応答して前記ワード線の電位と前記第３のトランジスタの制御端子に印加される電位とを制御し、前記データ・ストレージノードに記憶されているデータを保持するための電流を前記ビット線から前記データ・ストレージノードに前記第１のトランジスタを介して供給するためのワード線制御回路と、
前記メモリセルのデータ・ストレージノードに所望のデータを書き込むため、前記ビット線を前記データの値に対応する論理レベルの電位に駆動すると共に、前記ワード線を所定の電位に駆動して前記第１のトランジスタをオン状態にするデータ書き込み回路と、
前記メモリセルのデータ・ストレージノードに記憶されているデータを読み出すため、前記ビット線を前記第１の基準電位とは逆の論理レベルを有する電位にプリチャージした上で、前記ワード線を所定の電位に駆動して前記第１のトランジスタをオン状態にし、それによって前記ビット線の電位が時間的に変化する特性に基づいて前記記憶データを検出するデータ読み出し回路と、
を有し、
前記データ読み出し回路が、前記メモリセルのデータ・ストレージノードに記憶されているデータを読み出す際に、前記第２のトランジスタを流れる電流を強めるように前記第１の基準電圧端子の電位を前記第１の基準電位よりも所定の値だけ高く又は低くする基準電圧制御回路を有する半導体メモリ装置。
【請求項４】
前記ワード線制御回路が、前記ワード線をアクティブな第１の電位とする第１の時間と非アクティブな第２の電位とする第２の時間とが前記パルス信号に応じて繰り返されるように前記ワード線を制御する請求項１、２又は３に記載の半導体メモリ装置。
【請求項５】
前記ワード線制御回路による前記ワード線の電位と前記第３のトランジスタの制御端子の電位との制御が前記メモリセルに対するデータの書き込み又は読み出しが所定時間以上継続して行われないスタンバイ期間中に行われる請求項１、２、３又は４に記載の半導体メモリ装置。
【請求項６】
前記メモリセルの反転回路と前記モニタセルの反転回路が２つのＭＯＳトランジスタを有するインバータ回路を有する請求項１、２、３、４又は５に記載の半導体メモリ装置。
【請求項７】
前記インバータ回路がＣＭＯＳインバータである請求項６に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに係わり、特にＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
図３０に示すように、従来のＳＲＡＭにおける一般的なメモリセルは６個のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ３００〜３１０で構成されている。このメモリセルにおいて、ＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  ＭＯＳ）トランジスタ３００とＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ  ＭＯＳ）トランジスタ３０２、およびＰＭＯＳトランジスタ３０４とＮＭＯＳトランジスタ３０６はそれぞれＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）インバータ３１２，３１４を構成し、これらのＣＭＯＳインバータ３１２，３１４がクロスカップルで相互に接続されてデータラッチ回路またはフリップフロップを構成している。両側のＮＭＯＳトランジスタ３０８，３１０は、このフリップフロップ内の相補的な一対のクロスカップル・ノードで与えられるデータ・ストレージノードＮ１，Ｎ２とビット線対ＢＬ，ＢＬ−との間を電気的に導通または分離（遮断）するためのトランスファゲートを構成している。
【０００３】
このメモリセルにデータが書き込まれるときには、ワード線ＷＬがＨレベルに活性化されることによって、両トランスファゲート３０８，３１０がオン状態となり、予めビット線対ＢＬ，ＢＬ−上に供給されている相補的な論理レベルを有する一対の電圧信号がデータ・ストレージノードＮ１，Ｎ２にそれぞれ入力（書き込み）される。
【０００４】
データを保持するスタンバイ期間中は、両トランスファゲート３０８，３１０がオフ状態となり、データ・ストレージノードＮ１，Ｎ２の電位の論理レベルはフリップフロップのデータラッチ機能によって保持される。
【０００５】
このメモリセルよりデータが読み出されるときは、ビット線対ＢＬ，ＢＬ−がハイインピーダンス状態にされたうえで、ワード線ＷＬがＨレベルに活性化されることによって、両トランスファゲート３０８，３１０がオン状態となり、データ・ストレージノードＮ１，Ｎ２より相補的な論理レベルを有する一対の電圧信号がビット線対ＢＬ，ＢＬ−上に出力され、それらビット線対ＢＬ，ＢＬ−間の電位差をセンスアンプ（図示せず）が検知増幅して１ビットのデータを読み出す。
【０００６】
【発明が解決しようとする課題】
上記したような６トランジスタ形のＳＲＡＭセルは、データ保持部をフリップフロップで構成し、各ＣＭＯＳインバータ３１２，３１４においてオフ状態の片側のトランジスタに流れるリーク電流をオン状態の他方のトランジスタが速やかに吸収または補充するため、データ・ストレージノードＮ１，Ｎ２の電位はスタティック状態で安定に保持され、リフレッシュ動作が不要で、高速の書き込み／読み出し動作が可能である。しかしながら、なにぶんにも６個のトランジスタを使う回路構成であるため、メモリセル面積が大きくなるという不具合がある。１個のトランジスタと１個のキャパシタとで構成されるＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）のメモリセルと比較して、一般の６トランジスタ形ＳＲＡＭセルは格段に大きな（同じプロセスであれば約８倍の）レイアウト面積を必要としている。
【０００７】
本発明は、かかる従来技術の問題点に鑑みてなされたもので、データ保持の安定性を保証しつつレイアウト面積の縮小を実現するスタティック形の半導体メモリ装置を提供することを目的とする。
【０００８】
本発明の別の目的は、データ書き込みまたは読み出しの信頼性および高速動作を保証しつつレイアウト面積の縮小を実現するスタティック形の半導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の半導体メモリ装置は、１ビットのデータを電圧の論理レベルの形態で電気的に記憶するためのデータ・ストレージノードと、ビット線と前記データ・ストレージノードとの間に接続され、その制御端子がワード線に接続されている第１のトランジスタと、前記データ・ストレージノードと所定の論理レベルを有する第１の基準電位を与える第１の基準電圧端子との間に接続されている第２のトランジスタと、入力端子が前記データ・ストレージノードに接続され、出力端子が前記第２のトランジスタの制御端子に接続され、前記入力端子に入力した電圧と逆の論理レベルを有する電圧を前記出力端子に出力する反転回路とを有するメモリセルと、モニタノードと、前記第１の基準電位とは逆の論理レベルを有する第２の基準電位が印加される電圧端子と前記モニタノードとの間に接続されている第３のトランジスタと、前記モニタノードと前記第１の基準電位と同じ電位が印加される電圧端子との間に接続されている第４のトランジスタと、入力端子が前記モニタノードに接続され、出力端子が前記第４のトランジスタの制御端子に接続され、前記入力端子に入力した電圧と逆の論理レベルを有する電圧を前記出力端子に出力する反転回路とを有するモニタセルと、前記モニタノードの電圧に応答してパルス信号を生成するパルス信号生成回路と、前記パルス信号生成回路から出力されるパルス信号に応答して前記ワード線の電位と前記第３のトランジスタの制御端子に印加される電位とを制御し、前記データ・ストレージノードに記憶されているデータを保持するための電流を前記ビット線から前記データ・ストレージノードに前記第１のトランジスタを介して供給するためのワード線制御回路と、前記メモリセルのデータ・ストレージノードに所望のデータを書き込むため、前記ビット線を前記データの値に対応する論理レベルの電位に駆動すると共に、前記ワード線を所定の電位に駆動して前記第１のトランジスタをオン状態にするデータ書き込み回路と、前記メモリセルのデータストレージノードに記憶されているデータを読み出すため、前記ビット線を前記第１の基準電位とは逆の論理レベルを有する電位にプリチャージした上で、前記ワード線を所定の電位に駆動して前記第１のトランジスタをオン状態にし、それによって前記ビット線の電位が時間的に変化する特性に基づいて前記記憶データを検出するデータ読み出し回路とを有し、前記データ書き込み回路が、前記第１の基準電位とは逆の論理レベルを有するデータを前記データ・ストレージノードに書き込む際に、前記第２のトランジスタを流れる電流を弱めるように前記第１の基準電圧端子の電位を前記第１の基準電位よりも所定の値だけ高く又は低くする基準電圧制御回路を有する。
【００１０】
また、本発明の第２の半導体メモリ装置は、１ビットのデータを電圧の論理レベルの形態で電気的に記憶するためのデータ・ストレージノードと、ビット線と前記データ・ストレージノードとの間に接続され、その制御端子がワード線に接続されている第１のトランジスタと、前記データ・ストレージノードと所定の論理レベルを有する第１の基準電位を与える第１の基準電圧端子との間に接続されている第２のトランジスタと、入力端子が前記データ・ストレージノードに接続され、出力端子が前記第２のトランジスタの制御端子に接続され、前記入力端子に入力した電圧と逆の論理レベルを有する電圧を前記出力端子に出力する反転回路とを有するメモリセルと、モニタノードと、前記第１の基準電位とは逆の論理レベルを有する第２の基準電位が印加される電圧端子と前記モニタノードとの間に接続されている第３のトランジスタと、前記モニタノードと前記第１の基準電位と同じ電位が印加される電圧端子との間に接続されている第４のトランジスタと、入力端子が前記モニタノードに接続され、出力端子が前記第４のトランジスタの制御端子に接続され、前記入力端子に入力した電圧と逆の論理レベルを有する電圧を前記出力端子に出力する反転回路とを有するモニタセルと、前記モニタノードの電圧に応答してパルス信号を生成するパルス信号生成回路と、前記パルス信号生成回路から出力されるパルス信号に応答して前記ワード線の電位と前記第３のトランジスタの制御端子に印加される電位とを制御し、前記データ・ストレージノードに記憶されているデータを保持するための電流を前記ビット線から前記データ・ストレージノードに前記第１のトランジスタを介して供給するためのワード線制御回路と、前記メモリセルのデータ・ストレージノードに所望のデータを書き込むため、前記ビット線を前記データの値に対応する論理レベルの電位に駆動すると共に、前記ワード線を所定の電位に駆動して前記第１のトランジスタをオン状態にするデータ書き込み回路と、前記メモリセルのデータ・ストレージノードに記憶されているデータを読み出すため、前記ビット線を前記第１の基準単位とは逆の論理レベルを有する電位にプリチャージした上で、前記ワード線を所定の電位に駆動して前記第１のトランジスタをオン状態にし、それによって前記ビット線の電位が時間的に変化する特性に基づいて前記記憶データを検出するデータ読み出し回路とを有し、前記データ書き込み回路が、前記第１の基準電位とは逆の論理レベルを有するデータを前記データ・ストレージノードに書き込む際に、前記第２のトランジスタのオン状態からオフ状態への切り換わりを速めるように前記反転回路における出力の論理レベルの反転を速める反転促進回路を有する。
【００１１】
更に、本発明の第３の半導体メモリ装置は、１ビットのデータを電圧の論理レベルの形態で電気的に記憶するためのデータ・ストレージノードと、ビット線と前記データ・ストレージノードとの間に接続され、その制御端子がワード線に接続されている第１のトランジスタと、前記データ・ストレージノードと所定の論理レベルを有する第１の基準電位を与える第１の基準電圧端子との間に接続されている第２のトランジスタと、入力端子が前記データ・ストレージノードに接続され、出力端子が前記第２のトランジスタの制御端子に接続され、前記入力端子に入力した電圧と逆の論理レベルを有する電圧を前記出力端子に出力する反転回路とを有するメモリセルと、モニタノードと、前記第１の基準電位とは逆の論理レベルを有する第２の基準電位が印加される電圧端子と前記モニタノードとの間に接続されている第３のトランジスタと、前記モニタノードと前記第１の基準電位と同じ電位が印加される電圧端子との間に接続されている第４のトランジスタと、入力端子が前記モニタノードに接続され、出力端子が前記第４のトランジスタの制御端子に接続され、前記入力端子に入力した電圧と逆の論理レベルを有する電圧を前記出力端子に出力する反転回路とを有するモニタセルと、前記モニタノードの電圧に応答してパルス信号を生成するパルス信号生成回路と、前記パルス信号生成回路から出力されるパルス信号に応答して前記ワード線の電位と前記第３のトランジスタの制御端子に印加される電位とを制御し、前記データ・ストレージノードに記憶されているデータを保持するための電流を前記ビット線から前記データ・ストレージノードに前記第１のトランジスタを介して供給するためのワード線制御回路と、前記メモリセルのデータ・ストレージノードに所望のデータを書き込むため、前記ビット線を前記データの値に対応する論理レベルの電位に駆動すると共に、前記ワード線を所定の電位に駆動して前記第１のトランジスタをオン状態にするデータ書き込み回路と、前記メモリセルのデータ・ストレージノードに記憶されているデータを読み出すため、前記ビット線を前記第１の基準電位とは逆の論理レベルを有する電位にプリチャージした上で、前記ワード線を所定の電位に駆動して前記第１のトランジスタをオン状態にし、それによって前記ビット線の電位が時間的に変化する特性に基づいて前記記憶データを検出するデータ読み出し回路とを有し、前記データ読み出し回路が、前記メモリセルのデータ・ストレージノードに記憶されているデータを読み出す際に、前記第２のトランジスタを流れる電流を強めるように前記第１の基準電圧端子の電位を前記第１の基準電位よりも所定の値だけ高く又は低くする基準電圧制御回路を有する。
【００１４】
【発明の実施の形態】
以下、図１〜図２９を参照して本発明の実施形態を説明する。
【００１５】
図１に、本発明の実施形態におけるＳＲＡＭセルの一構成例を示す。このＳＲＡＭセルは、２つのＭＯＳトランジスタ１０，１２と１つの反転回路１４とで構成される。ＰＭＯＳトランジスタ１０は、ソース端子がビット線ＢＬに接続され、ドレイン端子がデータ・ストレージノードＮａに接続され、ゲート端子がワード線ＷＬに接続される。ＮＭＯＳトランジスタ１２は、ソース端子がＬレベルの基準電位ＶＳＳ（たとえば零ボルト）を与える電源電圧端子に接続され、ドレイン端子がデータ・ストレージノードＮａに接続され、ゲート端子が反転回路１４の出力端子に接続されている。反転回路１４の入力端子はデータ・ストレージノードＮａに接続される。
【００１６】
このＳＲＡＭセルにおいて、論理値“１”のデータを書き込むときは、図２に示すように、ビット線ＢＬを論理値“１”に対応するたとえばＨレベルの基準電位ＶＤＤ（たとえば１．８ボルト）に給電またはプリチャージしたうえで、ワード線ＷＬをアクティブなＬレベルの電位たとえばＶＳＳに駆動してＰＭＯＳトランジスタ１０をオンさせ、ビット線ＢＬ上のＨレベル電位（ＶＤＤ）でデータ・ストレージノードＮａの電位を引き上げる。データ・ストレージノードＮａの電位がＨレベルになると、反転回路１４の出力端子より論理反転したＬレベルの電圧がＮＭＯＳトランジスタ１２のゲート端子に与えられ、ＮＭＯＳトランジスタ１２はオフ状態となる。
【００１７】
上記のような論理値“１”のデータの書き込みが終了した後は、図３に示すように、ビット線ＢＬの電位をスタンバイ用のＨレベル（ＶＤＤ）に保持する一方で、ワード線ＷＬの電位を非活性状態のＨレベルたとえばＶＤＤに戻し、ＰＭＯＳトランジスタ１０をオフ状態とする。これにより、データ・ストレージノードＮａはＨレベルの電位でフローティング状態となり、反転回路１４を介してＮＭＯＳトランジスタ１２がオフ状態にラッチされることで、データ・ストレージノードＮａの記憶データ（Ｈレベルまたは“１”）が保持される。
【００１８】
このＳＲＡＭセルにおいて、論理値“０”のデータを書き込むときは、図４に示すように、ビット線ＢＬの電位を論理値“０”に対応するＬレベル（ＶＳＳ）に下げたうえで、ワード線ＷＬをアクティブなＬレベル（ＶＳＳ）に駆動してＰＭＯＳトランジスタ１０をオンさせ、ビット線ＢＬ上のＬレベル電位（ＶＳＳ）でデータ・ストレージノードＮａの電位を引き下げる。データ・ストレージノードＮａの電位がＬレベルになると、反転回路１４の出力端子より論理反転したＨレベルの電圧がＮＭＯＳトランジスタ１２のゲート端子に与えられ、ＮＭＯＳトランジスタ１２はオン状態となる。
【００１９】
上記のような論理値“０”のデータの書き込みが終了した後は、図５に示すように、ビット線ＢＬの電位をスタンバイ用のＨレベル（ＶＤＤ）に戻す一方で、ワード線ＷＬの電位を非活性状態のＨレベル（ＶＤＤ）に戻し、ＰＭＯＳトランジスタ１０をオフ状態にする。反転回路１４を介してＮＭＯＳトランジスタ１２がオン状態にラッチされることで、データ・ストレージノードＮａの記憶データ（“０”  またはＬレベル）が保持される。
【００２０】
上記のように、このＳＲＡＭセルにおいて、論理値“０”のデータを記憶するときは、データ・ストレージノードＮａとＬレベルの電源電圧ＶＳＳとの間に接続されているデータラッチ用のＮＭＯＳトランジスタ１２がオン状態に保持されるため、データ・ストレージノードＮａはスタティック状態でＬレベルの電位を保持する（図５）。
【００２１】
一方、論理値“１”のデータを記憶するときは、両トランジスタ１０，１２のいずれもオフ状態となるため、データ・ストレージノードＮａはフローティング状態でＨレベルの電位を保持する（図３）。この場合、ＮＭＯＳトランジスタ１２のリーク電流Ｉｏｆｆ−Ｎがデータ・ストレージノードＮａの電位（Ｈレベル）をＬレベル側に下げる方向に作用する。この問題に対しては、ＰＭＯＳトランジスタ１０のリーク電流Ｉｏｆｆ−ＰがＮＭＯＳトランジスタ１２のリーク電流Ｉｏｆｆ−Ｎよりも大きくなるように（それによって上記のようなデータ・ストレージノードＮａの電位の低下がキャンセルされるように）プロセス技術で制御する方法が考えられる。
【００２２】
しかし、本実施形態においては、図６に示すように、スタンバイ期間中にワード線ＷＬの電位を非アクティブなＨレベルの基準電圧ＶＤＤからアクティブなＬレベル側に幾らかシフトした値ＶＫに制御して、ＰＭＯＳトランジスタ１０のリーク電流Ｉｏｆｆ−Ｐ（またはオン電流）によってＮＭＯＳトランジスタ１２のリーク電流Ｉｏｆｆ−Ｎを相殺または補償させる回路制御の技法がより確実で効果的である。このワード線ＷＬの電圧制御（ＶＤＤ→ＶＫ）は定常的または持続的に行ってもよく、あるいは周期的または断続的に行ってもよい。
【００２３】
このＳＲＡＭセルにおいて、データを読み出すときは、ビット線ＢＬの電位をＨレベル（ＶＤＤ）にプリチャージしておいて、ワード線ＷＬをアクティブなＬレベル（ＶＳＳ）に駆動してＰＭＯＳトランジスタ１０をオンさせる。
【００２４】
データ・ストレージノードＮａにＨレベルの電位が記憶されているときは、ビット線ＢＬの電位はプリチャージ電位（ＶＤＤ）付近に留まるので、論理値“１”のデータを検出（読み出し）できる。
【００２５】
データ・ストレージノードＮａにＬレベルの電位が記憶されているときは、ビット線ＢＬの電位がプリチャージ電位（ＶＤＤ）より若干下がるので、その電位変化（低下）から論理値“０”のデータを検出（読み出し）できる。この場合、ビット線ＢＬ側からオン状態のＰＭＯＳトランジスタ１０を介して大きな電流が流入する。しかし、データラッチ用のオン状態のＮＭＯＳトランジスタ１２側の電流駆動能力が高いため、ビット線ＢＬ側からの電流をそのソース端子ないし電源電圧端子（ＶＳＳ）側に速やかに引き込むことができる。もっとも、ＮＭＯＳトランジスタ１２における電流引き込み能力をより一層高めるために、このトランジスタ１２のソース端子に接続されるＬレベルの電源電圧を定常時の基準値（ＶＳＳ）よりも適当に低いレベルの電圧に下げてもよい。
【００２６】
図７に示すように、反転回路１４は、たとえばＣＭＯＳインバータで構成することができる。このＣＭＯＳインバータにおいて、ＰＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ１８の各ゲート端子が入力端子としてデータ・ストレージノードＮａに接続され、両トランジスタ１６，１８のそれぞれのドレイン端子間のノードＮｂが出力端子としてＮＭＯＳトランジスタ１２のゲート端子に接続される。
【００２７】
このＳＲＡＭセルでは、論理値“０”（Ｌレベル）のデータを書き込むときは、オン状態のＮＭＯＳトランジスタ１２が大きな電流駆動能力で電流を引き込むため、特別な手法を用いなくても高速動作を保証できる。
【００２８】
一方、論理値“１”（Ｈレベル）のデータを書き込むときは、ＮＭＯＳトランジスタ１２をオンからオフに切り換える速度が重要である。この切換または反転速度を向上させるために、図８に示すように、ワード線ＷＬの活性化と連動してＰＭＯＳトランジスタ１６のソース端子に接続されるＨレベルの電源電圧Ｖｃを定常時の基準レベル（ＶＤＤ）からＬレベル側に下げる技法が効果的である。この技法によれば、インバータ出力（Ｎｂの電位）の反転（Ｈ→Ｌ）をビット線ＢＬ側からだけでなく、電源電圧Ｖｃ側からも促進して、ＮＭＯＳトランジスタ１２をオフにする速度を高め、データ・ストレージノードＮａにＨレベルのデータを書き込む速度を向上させることができる。
【００２９】
図９に、別の実施形態におけるＳＲＡＭセルの構成を示す。このＳＲＡＭセルでは、ＮＭＯＳトランジスタ２０がトランスファゲートを構成し、ＰＭＯＳトランジスタ２２がデータラッチ部を構成している。ＰＭＯＳトランジスタ２２のソース端子はＨレベルの電位Ｖｍを与える電源電圧端子に接続されている。
【００３０】
このＳＲＡＭセルにおいて、論理値“１”のデータを書き込むときは、図１０に示すように、ビット線ＢＬをＨレベルの電位ＶＤＤに駆動したうえで、ワード線ＷＬをアクティブなＨレベルの電位Ｖｐに駆動してＮＭＯＳトランジスタ２０をオンさせ、ビット線ＢＬ上のＨレベル電位（ＶＤＤ）でデータ・ストレージノードＮａの電位をＨレベルに引き上げる。また、図示のように、ＰＭＯＳトランジスタ２２のソース端子側の電源電圧Ｖｍを基準電圧ＶＤＤとする。そうすると、インバータ１４の出力端子より論理反転したＬレベルの電圧がＰＭＯＳトランジスタ２２のゲート端子に与えられ、ＰＭＯＳトランジスタ２２はオン状態となる。ＮＭＯＳトランジスタ２０のしきい値Ｖｔが高いためにビット線ＢＬ側からの書き込み電流が制限される場合は、ワード線ＷＬの活性化電圧Ｖｐを基準電源電圧ＶＤＤよりもしきい値Ｖｔ以上高くすることで、書き込み速度を向上させることができる。
【００３１】
論理値“０”のデータを書き込むときは、図１１に示すように、ビット線ＢＬを基準のＬレベルの電位（ＶＳＳ）に駆動したうえで、ワード線ＷＬをアクティブなＨレベル（ＶＤＤまたはＶｐ）に駆動してＮＭＯＳトランジスタ２０をオンさせ、ビット線ＢＬ上のＬレベル電圧（ＶＳＳ）でデータ・ストレージノードＮａの電位をＬレベルまで引き下げる。そうすると、インバータ１４の出力端子より論理反転したＨレベルの電圧がＰＭＯＳトランジスタ２２のゲート端子に与えられ、ＰＭＯＳトランジスタ２２はオフ状態となる。この書込み動作の速度を上げるために、図７および図８について上記した技法と同様の原理で、インバータ１４においてＮＭＯＳトランジスタ１８のソース端子に接続されるＬレベルの電源電圧を定常時の基準電位（ＶＳＳ）からＨレベル側に引き上げてもよい。また、図１１に示すようにＰＭＯＳトランジスタ２２のソース端子側の電源電圧Ｖｍを基準電圧ＶＤＤよりも低くすることにより、ＰＭＯＳトランジスタ２２を流れる電流を弱くし、これによって論理値“０”のデータ書き込み動作を高速に行うことができる。
【００３２】
図１２に、論理値“０”のデータを保持しているスタンバイ期間中の各部の状態を示す。このスタンバイ期間中は、両トランジスタ２０，２２のいずれもオフ状態となるため、データ・ストレージノードＮａはＬレベルの電位でフローティング状態となる。なお、図示のように、ＰＭＯＳトランジスタ２２のソース端子側の電源電圧Ｖｍは基準電圧ＶＤＤである。
【００３３】
この場合、ＰＭＯＳトランジスタ２２のリーク電流Ｉｏｆｆ−Ｐがデータ・ストレージノードＮａの電位（Ｌレベル）をＨレベル側に引き上げる方向に作用する。この問題に対しても、図６について上記した技法を適用することができる。すなわち、スタンバイ期間中にワード線ＷＬの電位を非アクティブなＬレベルの基準電圧ＶＳＳからアクティブなＨレベル側に適当にシフトした値ＶＷに制御することによって、ＮＭＯＳトランジスタ２０のリーク電流Ｉｏｆｆ−Ｎ（またはオン電流）によるノード電位引き下げ効果がＰＭＯＳトランジスタ２２のリーク電流Ｉｏｆｆ−Ｐによるノード電位引き上げ効果に勝るようにして、データ・ストレージノードＮａの電位または論理レベルを安定に保持することができる。
【００３４】
また、ＣＭＯＳインバータ１４において入力（Ｎａの電位）に対する出力（Ｎｂの電位）のトリップ・ポイントが下がるように両ＭＯＳトランジスタ１６，１８のＷ（チャネル幅）／Ｌ（チャネル長）比を設定することによっても、データ・ストレージノードＮａの電位ないし論理レベルの安定化をはかれる。
【００３５】
なお、論理値“１”のデータを記憶するときは、データ・ストレージノードＮａとＨレベルの電源電圧ＶＤＤとの間に接続されているデータラッチ用のＰＭＯＳトランジスタ２２がオン状態に保持されるため、データ・ストレージノードＮａはスタティック状態でＨレベルの電位を保持する。
【００３６】
このＳＲＡＭセルにおいて、データを読み出すときは、ビット線ＢＬの電位をＬレベル（ＶＳＳ）に下げておいて、ワード線ＷＬをＨレベル（ＶＤＤ）に活性化してＮＭＯＳトランジスタ２０をオンさせる。
【００３７】
データ・ストレージノードＮａにＬレベルの電位が記憶されているときは、ビット線ＢＬの電位はＬレベルのままとなり、論理値“０”のデータが検出（読み出し）される。
【００３８】
データ・ストレージノードＮａにＨレベルの電位が記憶されているときは、オン状態のデータラッチ用ＰＭＯＳトランジスタ２２がＮＭＯＳトランジスタ２０を介してビット線ＢＬの電位をＨレベル側に持ち上げることにより、論理値“１”のデータが検出（読み出し）される。この場合、ビット線ＢＬの容量が大きくてＨレベルへの電位上昇が容易でないときは、ワード線ＷＬの駆動電圧をＨレベル基準電圧ＶＤＤよりも高い値（Ｖｐ）に設定する技法や、さらにはＰＭＯＳトランジスタ２２のソース端子の電位を基準電圧ＶＤＤよりも高い値に設定する技法が効果的である。
【００３９】
図１３に、さらに別の実施形態におけるＳＲＡＭセルの構成を示す。このＳＲＡＭセルでは、データ・ストレージノードＮａとビット線ＢＬとの間に接続されるＮＭＯＳトランジスタ２４がトランスファゲートを構成し、データ・ストレージノードＮａとＬレベルの電源電圧（ＶＳＳ）との間に接続されるＮＭＯＳトランジスタ２６がデータラッチ部を構成し、ＮＭＯＳトランジスタ２８，３０が反転回路１４を構成している。反転回路１４において、ＮＭＯＳトランジスタ２８は、定常的にオン状態のデプレーション型であり、そのゲート端子とドレイン端子（ノードＮｂ）とが相互に接続され、負荷トランジスタとして機能する。
【００４０】
このＳＲＡＭセルにおいて、たとえば論理値“１”のデータを書き込むときは、ビット線ＢＬをＨレベルの基準電位ＶＤＤに給電したうえで、ワード線ＷＬをアクティブなＨレベルの電位（ＶＤＤまたはＶｐ）に駆動してＮＭＯＳトランジスタ２４をオンさせ、ビット線ＢＬ上のＨレベル電位（ＶＤＤ）でデータ・ストレージノードＮａの電位をＨレベルに引き上げる。そうすると、インバータ１４において、ＮＭＯＳトランジスタ３０がオン状態となり、出力端子（Ｎｂ）よりＬレベルの電圧がＮＭＯＳトランジスタ２６のゲート端子に与えられ、ＮＭＯＳトランジスタ２６はオフ状態となる。この場合にも、ＮＭＯＳトランジスタ２４のしきい値Ｖｔが高くてビット線ＢＬ側からの書込み電流が制限される場合は、ワード線ＷＬの活性化電圧Ｖｐを基準電圧ＶＤＤよりもしきい値Ｖｔ以上高くすることで、書込み動作を高速化することができる。
【００４１】
図１４に、このＳＲＡＭセルにおいて、論理値“１”のデータを保持しているスタンバイ期間中の各部の状態を示す。このスタンバイ期間中は、両トランジスタ２４，２６のいずれもオフ状態となるため、データ・ストレージノードＮａはフローティング状態でＨレベルの電位を保持する。この場合にも、スタンバイ期間中にワード線ＷＬの電位を非アクティブなＬレベルの基準電圧ＶＳＳからアクティブなＨレベル側に幾らかシフトした値Ｖｐに制御することによって、ＮＭＯＳトランジスタ２４のリーク電流Ｉｏｆｆ−Ｎ（またはオン電流）がＮＭＯＳトランジスタ２６のリーク電流Ｉｏｆｆ−Ｎをキャンセルするようにし、データ・ストレージノードＮａの電位ないし論理レベルを安定に保持することができる。
【００４２】
上記したように、本発明によるＳＲＡＭセルは、４個のトランジスタで構成されるものであり、従来一般の６トランジスタ形ＳＲＡＭと比べてメモリセルのレイアウト面積を大幅（およそ７５％）に縮小し、大容量高密度なＳＲＡＭを実現することが可能である。しかも、上記したように、データの一方の論理値に対しては完全スタティック型であるとともに、他方の論理値に対してもフローティング型またはダイナミック型であるものの回路上の制御（あるいはプロセス制御）により安定したデータ保持または記憶を保証できる。また、データの書き込みまたは読み出しにおいても、高速かつ信頼性の高い動作を保証できる。
【００４３】
次に、図１５〜図２８図につき本発明の一実施形態におけるＳＲＡＭを説明する。
【００４４】
図１５に、この実施形態におけるＳＲＡＭの構成を示す。このＳＲＡＭは、同一の半導体チップ上に集積回路として形成されたメモリセルアレイ４０、アドレスバッファ４２、制御部４４、データバッファ４６、アドレスデコーダ４８およびワード線ドライバ５０を有する。メモリセルアレイ４０は、上記したような本発明のＳＲＡＭセルで構成されている。
【００４５】
このＳＲＡＭに対してメモリアクセスが行われるときは、外部の回路（図示せず）より、所定ビット数のアドレスＡ０〜ＡＮがアドレスバッファ４２に入力されるとともに、所定の制御信号ＣＲが制御部４４に与えられる。そのメモリアクセスがデータの書き込みである場合は、外部からの所定ビット数のデータＤＩＮがデータバッファ４６を介してメモリセルアレイ４０に格納される。データの読み出しである場合は、上記ビット数のデータＤＯＵＴがメモリセルアレイ４０よりデータバッファ４６を介して外部に出力される。
【００４６】
アドレスデコーダ４８は、入力アドレスＡ０〜ＡＮをデコードし、メモリセルアレイ４０内のいずれか１つのワード線ＷＬを選択または活性化するための信号をワード線ドライバ５０に与えるとともに、メモリセルアレイ４０内のいずれか１本または複数本のビット線ＢＬを後述するデータ入出力セレクト線（ＳＥＬ）を介して選択するように構成されている。
【００４７】
図１６に、メモリセルアレイ４０の構成例を示す。このメモリセルアレイ４０はデータのビット数（ｉ）と等しい個数のブロックＢＬ０〜ＢＬｉ−１に分割され、１つのデータを１ビットずつ各ブロックＢＬ０〜ＢＬｉ−１に分配して記憶する。データを書き込むときは、入力データＤＩＮを構成する各ビット・データＤＩＮ０〜ＤＩＮｉ−１がアドレス指定された各ブロックＢＬ０〜ＢＬｉ−１内の１つのメモリセルに同時に書き込まれる。データを読み出すときは、アドレス指定された各ブロックＢＬ０〜ＢＬｉ−１内の１つのメモリセルより同時に読み出された各ビット・データＱ０〜Ｑｉ−１が１つに組み合さって出力データＤＯＵＴとなる。
【００４８】
ブロックＢＬ０〜ＢＬｉ−１には所定数（ｎ＋１）のワード線ＷＬＢ（０）〜ＷＬＢ（ｎ）が横断して配線されている。このうち、前半部の半数ＷＬＢ０  〜ＷＬＢｍは各ブロックＢＬの上部領域を横断し、後半部の半数ＷＬＢｍ＋１  〜ＷＬＢｎは各ブロックＢＬの下部領域を横断している。そして、上部領域および下部領域の外側端部には、データ読み出し時に比較基準電圧を与える後述するダミーセルを活性化させるためのダミーセル選択線ＵＤＷＬＢ，ＬＤＷＬＢが横断して配線されている。
【００４９】
ブロックＢＬ０〜ＢＬｉ−１の中心部には、メモリアクセス時に所定のビット線を選択するためのデータ入出力セレクト線ＩＯＳＥＬが上部領域側分（ＵＬＩＯＳＥＬ０，ＵＷＩＯＳＥＬ０，ＵＬＩＯＳＥＬ１，ＵＷＩＯＳＥＬ１）と下部領域側（ＬＬＩＯＳＥＬ０，ＬＷＩＯＳＥＬ０，ＬＬＩＯＳＥＬ１，ＬＷＩＯＳＥＬ１）とに区分されて各々横断して配線されている。ブロックＢＬ０〜ＢＬｉ−１の最下部には、後述するデータ入力回路またはセンスアンプの動作を制御するための制御線ＷＲＩＴＥ，ＲＥＡＤ，ＥＱ，ＳＡＥＮが横断して配線されている。
【００５０】
図１７および図１８に、メモリセルアレイ４０を形成する各ブロックＢＬｊ（ｊ＝０，１，‥‥ｎ）内の回路構成例を示す。図１７に示すように、各ブロックＢＬｊ内では所定数のセルが上下と左右にそれぞれ２分割され、４組Ｇ１，Ｇ２，Ｇ３，Ｇ４に区分されている。
【００５１】
上部の２組Ｇ１，Ｇ３においては、上部ダミーセル選択線ＵＤＷＬＢおよび上部ワード線ＷＬＢ０  〜ＷＬＢｍが通る位置にそれぞれ上部ダミーセルＵＤＣおよびＳＲＡＭセルＭＣ０〜ＭＣｍが縦一列に配置されている。各ＳＲＡＭセルＭＣ０〜ＭＣｍの構成はたとえば図７の構成に相当するものでよい。各ＳＲＡＭセルＭＣ０〜ＭＣｍにおいて、ビット線ＢＬ０〜ＢＬｍは上部ローカル・データ入出力線ＵＢＩＴに共通接続され、トランスファゲート用のＰＭＯＳトランジスタ１０のゲート端子は各対応するワード線ＷＬＢ０  〜ＷＬＢｍに個別に接続され、反転回路１４のＰＭＯＳトランジスタ１６のソース端子は上部基準電位線ＵＳＬに共通接続されている。
【００５２】
上部ローカル・データ入出力線ＵＢＩＴは、上部ダミーセルＵＤＣの出力端子に接続されるとともに、ＮＭＯＳトランジスタ５６（０），５６（１）を介して第１のグローバル・データ入出力線ＧＩＯに接続可能であり、さらにはＮＭＯＳトランジスタ６８（０），６８（１）を介して下部の組Ｇ２，Ｇ４における下部基準電位線ＬＳＬとも接続可能となっている。
【００５３】
また、上部ローカル・データ入出力線ＵＢＩＴは、ＰＭＯＳトランジスタ５８（０），５８（１）を介してプリチャージ用のＨレベルの電源電圧ＶＤＤにも接続可能となっている。ＮＭＯＳトランジスタ５６（０）およびＰＭＯＳトランジスタ５８（０）のそれぞれのゲートにはデータ入出力セレクト線ＵＬＩＯＳＥＬ０が接続され、ＮＭＯＳトランジスタ５６（１）およびＰＭＯＳトランジスタ５８（１）のそれぞれのゲートにはデータ入出力セレクト線ＵＬＩＯＳＥＬ１が接続されている。
【００５４】
上部基準電位線ＵＳＬは、ＮＭＯＳトランジスタ６０（０），６０（１）を介して第２のグローバル・データ入出力線ＧＩＯ−に接続可能であり、さらにはＮＭＯＳトランジスタ６４（０），６４（１）を介して下部の組Ｇ２，Ｇ４における下部ローカル・データ入出力線ＬＢＩＴとも接続可能となっている。また、上部基準電位線ＵＳＬは、ＰＭＯＳトランジスタ６２（０），６２（１）を介してプリチャージ用のＨレベルの電源電圧ＶＤＤにも接続可能となっている。ＮＭＯＳトランジスタ６０（０）およびＰＭＯＳトランジスタ６２（０）のそれぞれのゲートにはデータ入出力セレクト線ＵＷＩＯＳＥＬ０が接続され、ＮＭＯＳトランジスタ６０（１）およびＰＭＯＳトランジスタ６２（１）のそれぞれのゲートにはデータ入出力セレクト線ＵＷＩＯＳＥＬ１が接続されている。
【００５５】
上部ダミーセルＵＤＣは、ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５４とから構成されている。より詳細には、ＮＭＯＳトランジスタ５４は、ドレイン端子がＰＭＯＳトランジスタ５２のドレイン端子と相互接続され、ソース端子がＬレベルの基準電位たとえばＶＳＳの電源電圧端子に接続され、ゲート端子がＨレベルの基準電位たとえばＶＤＤの電源電圧端子に接続されている。ＰＭＯＳトランジスタ５２は、ドレイン端子が上記のようにＮＭＯＳトランジスタ５４のドレイン端子と相互接続され、ソース端子が比較基準電圧出力端子として上部ローカル・データ入出力線ＵＢＩＴに接続され、ゲート端子が上部ダミーセル選択線ＵＤＷＬＢに接続されている。
【００５６】
下部の２組Ｇ２，Ｇ４においては、下部ワード線ＷＬＢｍ＋１  〜ＷＬＢｎ  および下部ダミーセル選択線ＬＤＷＬＢが通る位置にそれぞれＳＲＡＭセルＭＣｍ＋１〜ＭＣｎおよび下部ダミーセルＬＤＣが縦一列に配置されている。各ＳＲＡＭセルＭＣｍ＋１〜ＭＣｎの構成は上部ＳＲＡＭセルＭＣ０〜ＭＣｍの構成と同じであってよい。各ＳＲＡＭセルＭＣｍ＋１〜ＭＣｎにおいて、ビット線ＢＬｍ＋１〜ＢＬｎは下部ローカル・データ入出力線ＬＢＩＴに共通接続され、トランスファゲート用のＰＭＯＳトランジスタ１０のゲート端子は各対応するワード線ＷＬＢｍ＋１  〜ＷＬＢｎに個別に接続され、反転回路１４のＰＭＯＳトランジスタ１６のソース端子は下部基準電位線ＬＳＬに共通接続されている。
【００５７】
下部ローカル・データ入出力線ＬＢＩＴは、下部ダミーセルＬＤＣの出力端子に接続されるとともに、ＮＭＯＳトランジスタ６４（０），６４（１）を介して第２のグローバル・データ入出力線ＧＩＯ−に接続可能であり、さらにはＮＭＯＳトランジスタ６０（０），６０（１）を介して上部の組Ｇ１，Ｇ３における上部基準電位線ＵＳＬとも接続可能となっている。
【００５８】
また、下部ローカル・データ入出力線ＬＢＩＴは、ＰＭＯＳトランジスタ６６（０），６６（１）を介してプリチャージ用のＨレベルの電源電圧ＶＤＤにも接続可能となっている。ＮＭＯＳトランジスタ６４（０）およびＰＭＯＳトランジスタ６６（０）のそれぞれのゲートにはデータ入出力セレクト線ＬＬＩＯＳＥＬ０が接続され、ＮＭＯＳトランジスタ６４（１）およびＰＭＯＳトランジスタ６６（１）のそれぞれのゲートにはデータ入出力セレクト線ＬＬＩＯＳＥＬ１が接続されている。
【００５９】
下部基準電位線ＬＳＬは、ＮＭＯＳトランジスタ６８（０），６８（１）を介して第１のグローバル・データ入出力線ＧＩＯに接続可能であり、さらにはスイッチ用のＮＭＯＳトランジスタ５６（０），５６（１）を介して上部の組Ｇ１，Ｇ３における上部ローカル・データ入出力線ＵＢＩＴにも接続可能となっている。また、下部基準電位線ＬＳＬは、ＰＭＯＳトランジスタ７０（０），７０（１）を介してプリチャージ用のＨレベルの電源電圧ＶＤＤにも接続可能となっている。ＮＭＯＳトランジスタ６８（０）およびＰＭＯＳトランジスタ７０（０）のそれぞれのゲートにはデータ入出力セレクト線ＬＷＩＯＳＥＬ０が接続され、ＮＭＯＳトランジスタ６８（１）およびＰＭＯＳトランジスタ７０（１）のそれぞれのゲートにはデータ入出力セレクト線ＬＷＩＯＳＥＬ１が接続されている。
【００６０】
下部ダミーセルＬＤＣは、ＰＭＯＳトランジスタ７２とＮＭＯＳトランジスタ７４とから構成されている。より詳細には、ＮＭＯＳトランジスタ７４は、ドレイン端子がＰＭＯＳトランジスタ７２のドレイン端子と相互接続され、ソース端子がＬレベル基準電位ＶＳＳに接続され、ゲート端子がＨレベル基準電位ＶＤＤに接続されている。ＰＭＯＳトランジスタ７２は、ドレイン端子が上記のようにＮＭＯＳトランジスタ７４のドレイン端子と相互接続され、ソース端子が比較基準電圧出力端子として下部ローカル・データ入出力線ＬＢＩＴに接続され、ゲート端子が下部ダミーセル選択線ＬＤＷＬＢに接続されている。ＰＭＯＳトランジスタ７２およびＮＭＯＳトランジスタ７４は、上部ダミーセルＬＤＣにおけるＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５４とそれぞれ同一の特性を有するものであってよい。
【００６１】
図１８に示すように、各ブロックＢＬｊの最下部には、データ入力回路８０およびセンスアンプ９０が設けられている。
【００６２】
データ入力回路８０は、ドライバ回路を構成する２段のインバータ８２，８３と、反転回路を構成するインバータ８４と、一対のトランスファゲート用のＮＭＯＳトランジスタ８６，８８とを有する。両ＮＭＯＳトランジスタ８６，８８のゲート端子には書き込み用制御信号ＷＲＩＴＥが与えられる。この制御信号ＷＲＩＴＥがＨレベルになると、両ＮＭＯＳトランジスタ８６，８８がそれぞれオン状態となり、データバッファ４６からの対応する入力ビット・データＤＩＮｊがドライバ回路（８２，８３）よりＮＭＯＳトランジスタ８６を介して第１のグローバル・データ入出力線ＧＩＯに供給されると同時に、この入力ビット・データＤＩＮｊを論理反転させた反転ビット・データＤＩＮｊ−がインバータ８４よりＮＭＯＳトランジスタ８８を介して第２のグローバル・データ入出力線ＧＩＯ−に供給されるようになっている。制御信号ＷＲＩＴＥがＬレベルになっている間は、両ＮＭＯＳトランジスタ８６，８８はオフ状態で、データ入力回路８０はグローバル・データ入出力線ＧＩＯ，ＧＩＯ−から電気的に分離される。
【００６３】
センスアンプ９０は、トランスファゲート９２，９４と、プリチャージ回路９６と、増幅回路９８と、データ出力回路１００とで構成されている。トランスファゲート９２，９４はＮＭＯＳトランジスタからなり、それらのゲート端子には読み出し用の制御信号ＲＥＡＤが与えられる。この制御信号ＲＥＡＤがＬレベルになっている時は両トランスファゲート９２，９４がオフ状態で、センスアンプ内の一対のデータ入出力線ＭＯ，ＭＯ−はそれぞれグローバル・データ入出力線ＧＩＯ，  ＧＩＯ−から電気的に分離される。制御信号ＲＥＡＤがＨレベルになっている時は、両トランスファゲート９２，９４がオン状態となり、センスアンプ内の両データ入出力線ＭＯ，ＭＯ−はそれぞれグローバル・データ入出力線ＧＩＯ，ＧＩＯ−に電気的に接続される。
【００６４】
プリチャージ回路９６は、センスアンプ内の両データ入出力線ＭＯ，ＭＯ−とプリチャージ用のＨレベルの電源電圧ＶＤＤとの間にそれぞれ接続される一対のＰＭＯＳトランジスタ１０４，１０６と、両データ入出力線ＭＯ，ＭＯ−間に接続されるイコライズ用のＰＭＯＳトランジスタ１０２とからなり、それぞれのゲート端子にはプリチャージ用の制御信号ＥＱが与えられる。この制御信号ＥＱがＬレベルになると、各トランジスタ１０２，１０４，１０６がオン状態となり、Ｈレベルの電源電圧ＶＤＤがセンスアンプ内の両データ入出力線ＭＯ，ＭＯ−に給電される。制御信号ＥＱがＨレベルになると、各トランジスタ１０２，１０４，１０６がオフ状態となり、両データ入出力線ＭＯ，ＭＯ−はプリチャージ用電源電圧ＶＤＤから電気的に分離され、ハイインピーダンス状態となる。
【００６５】
増幅回路９８は一対のＣＭＯＳインバータをクロスカップルで相互接続してなるラッチ型であり、そのクロスカップルの一対のノードＥ，Ｅ−がそれぞれデータ入出力線ＭＯ，ＭＯ−に電気的に接続されている。両ＰＭＯＳトランジスタ１０８，１１０のソース端子はＨレベルの電源電圧ＶＤＤに接続されて、両ＮＭＯＳトランジスタ１１２，１１４のソース端子はスイッチ用のＮＭＯＳトランジスタ１１６を介してＬレベルの電源電圧ＶＳＳに接続されている。イネーブル信号ＳＡＥＮがＨレベルになると、ＮＭＯＳトランジスタ１１６がオンすることにより、増幅回路９８が動作して、ノードＥ，Ｅ−ないしデータ入出力線ＭＯ，ＭＯ−上の電位を差動（検知）増幅するようになっている。
【００６６】
データ出力回路１００は、クロスカップルで相互接続された一対のＮＡＮＤゲート１１８，１２０と、出力バッファを構成する２段のインバータ１２２，１２４とを含んでおり、増幅回路９８のノードＥまたはデータ入出力線ＭＯ側に得られる電位の論理レベルをラッチして、１ビットの読み出しデータＱｊを出力する。
【００６７】
図１８に示すように、グローバル・データ入出力線ＧＩＯ，ＧＩＯ−にもプリチャージ回路１２５が設けられている。このプリチャージ回路１２５は、グローバル・データ入出力線ＧＩＯ，ＧＩＯ−とプリチャージ用のＨレベルの電源電圧ＶＤＤとの間にそれぞれ接続される一対のＰＭＯＳトランジスタ１２６，１２７と、両グローバル・データ入出力線ＧＩＯ，ＧＩＯ−の間に接続されるイコライズ用のＰＭＯＳトランジスタ１２８とからなり、それぞれのゲート端子にはＯＲゲート１２９を介して書き込み用の制御信号ＷＲＩＴＥおよび読み出し用の制御信号ＲＥＡＤが与えられる。これらの制御信号ＷＲＩＴＥ  ，ＲＥＡＤ  のいずれも非アクティブなＬレベルである期間中は、各トランジスタ１２６，１２７，１２８が全てオン状態を維持し、Ｈレベルの電源電圧ＶＤＤが両グローバル・データ入出力線ＧＩＯ，ＧＩＯ−に給電される。制御信号ＷＲＩＴＥ  ，ＲＥＡＤ  のいずれか一方がアクティブなＨレベルになると、各トランジスタ１２６，１２７，１２８が全てオフ状態となり、両グローバル・データ入出力線ＧＩＯ，ＧＩＯ−はプリチャージ用電源電圧ＶＤＤから電気的に分離され、ハイインピーダンス状態となる。
【００６８】
本実施形態における制御部４４は、メモリセルアレイ４０内の各メモリセルＭＣに記憶されるデータを安定に維持するためのメモリリフレッシュ機能を備えている。図１９に示すように、制御部４４は、このリフレッシュ機能のため、ワード線ドライバ５０をリフレッシュ・イネーブル状態かもしくはリフレッシュ・リセット状態に選択的に切り換えるためのステート切換部１３０と、メモリアクセスまたはアクティブサイクル中のリフレッシュ動作を制御するための第１のリフレッシュ制御部１３２と、スタンバイサイクル中のリフレッシュ動作を制御するための第２のリフレッシュ制御部１３４と、スタンバイサイクルにおけるリフレッシュの状況をモニタするためのリフレッシュ・モニタ部１３６とを有している。
【００６９】
図２０に、ステート切換部１３０およびワード線ドライバ５０の回路構成例を示す。ワード線ドライバ５０は、メモリセルアレイ４０内に配線されているワード線ＷＬＢ０〜ＷＬＢｎをそれぞれ個別的に駆動するための駆動回路５０（１）〜５０（ｎ）を含んでいる。
【００７０】
各駆動回路５０（ｊ）においては、Ｈレベルの電源電圧ＶＤＤとＬレベルの電源電圧ＶＳＳとの間に、ＰＭＯＳトランジスタ１４０およびＮＭＯＳトランジスタ１４２，１４４の直列回路と、ＰＭＯＳトランジスタ１４６，１４８およびＮＭＯＳトランジスタ１５０の直列回路とが設けられている。
【００７１】
ＰＭＯＳトランジスタ１４０は、ＰＭＯＳトランジスタ１４８を介して各ワード線ＷＬＢｊの電位をＨレベルの電源電圧ＶＤＤに引き上げるための駆動トランジスタであり、そのゲート端子には後述するステート切換部１３０よりステート切換信号ＳＷが与えられる。ＰＭＯＳトランジスタ１４０のドレイン端子側のノードＦａには、後述する第２のリフレッシュ制御部１３４（図２２）からのリフレッシュ用ワード線駆動出力線ＲＥＦ−ＳＴＢが接続されている。ＮＭＯＳトランジスタ１４２は、アクティブサイクル中のリフレッシュに際してＰＭＯＳトランジスタ１４８を介して各ワード線ＷＬＢｊの電位をＨレベルの電源電圧ＶＤＤからＬレベル側に引き下げるための駆動トランジスタであり、そのゲート端子には後述する第１のリフレッシュ制御部１３２（図２１）よりリフレッシュ制御信号ＲＥＦＡが与えられる。ＮＭＯＳトランジスタ１４４は、ＮＭＯＳトランジスタ１４２の導通時に流れる駆動電流を所定値に制限するための定電流回路を構成し、そのゲート端子には後述する駆動電圧発生回路１７６（図２１）より電流駆動信号ＤＲＩが与えられる。
【００７２】
ＮＭＯＳトランジスタ１５０は各ワード線ＷＬＢｊをアクティブなＬレベルの電源電圧ＶＳＳに引き下げるための駆動トランジスタである。ＰＭＯＳトランジスタ１４８は、各ワード線ＷＬＢｊの電位をＨレベル側またはＬレベル側に切り換えるためのスイッチである。両トランジスタ１４８，１５０のゲート端子には、アドレスデコーダ４８からの各対応するワード線選択信号ｘ−ｄｅｃ（ｊ）が与えられる。ＰＭＯＳトランジスタ１４６は、ソース端子がＨレベルの電源電圧ＶＤＤに接続され、ゲート端子とドレイン端子が相互に接続されてワード線駆動ノードＦａに接続されている。このＰＭＯＳトランジスタ１４６は、フェールセーフ回路を構成するものであり、定常時はオフ状態を保ち、リフレッシュ動作時にワード線駆動ノードＦａの電位が下がりすぎて所定の下限値に達したときにオンして、ノードＦａの電位をＨレベルの基準レベルＶＤＤ側に戻すようになっている。
【００７３】
なお、ワード線ドライバ５０には、上部ダミーセル選択線ＵＤＷＬＢおよび下部ダミーセル選択線ＬＤＷＬＢを選択的に活性化するためのダミーセル駆動回路（図示せず）も含まれている。データ読み出しサイクルにおいていずれか１本のワード線ＷＬＢが選択されて活性化される時、これと同期してダミーセル駆動回路はその選択されたワード線ＷＬＢのブロック内配置位置に応じて上部ダミーセル選択線ＵＤＷＬＢまたは下部ダミーセル選択線ＬＤＷＬＢのいずれか一方を選択的にアクティブなＬレベル（ＶＳＳ）に駆動するようになっている。
【００７４】
より詳細には、選択されたワード線ＷＬＢがブロックＢＬ内の上部領域に位置するものであるとき、つまり上部ワード線ＷＬＢ０  〜ＷＬＢｍの中のいずれかであるときは、反対側の下部ダミーセル選択線ＬＤＷＬＢをアクティブなＬレベル（ＶＳＳ）に駆動して、下部ダミーセルＬＤＣより所定の比較基準電圧ｅｖを発生させる。また、選択されたワード線ＷＬＢがブロックＢＬ内の下部領域に位置するものであるとき、つまり下部ワード線ＷＬＢｍ＋１  〜ＷＬＢｎの中のいずれかであるときは、反対側の上部ダミーセル選択線ＵＤＷＬＢをアクティブなＬレベル（ＶＳＳ）に駆動して、上部ダミーセルＵＤＣより所定の比較基準電圧ｅｖを発生させるようになっている。
【００７５】
ステート切換部１３０は、ＮＯＲゲート１５２，１５６および反転回路１５４，１５８で構成されている。ＮＯＲゲート１５２の一方の入力端子には、後述するリフレッシュモニタ部１３６（図２３）からのリセット信号ＲＳＴが与えられる。反転回路１５４の入力端子には、現時のメモリサイクルの状態（アクティブサイクル／スタンバイサイクル）を示すモードフラグまたはステータス信号ＥＺが制御部４４内の所定の回路（図示せず）より与えられる。反転回路１５４の出力端子はＮＯＲゲート１５２の他方の入力端子に接続され、ＮＯＲゲート１５２の出力端子はＮＯＲゲート１５６の一方の入力端子に接続されている。ＮＯＲゲート１５６の他方の入力端子には、第１のリフレッシュ制御部１３２（図２１）よりリフレッシュ・イネーブル制御信号ＲＥＦ−ＥＮが与えられる。
【００７６】
ステート切換部１３０において、リフレッシュ・イネーブル制御信号ＲＥＦ−ＥＮは、第１のリフレッシュ制御部１３２がリフレッシュ動作を行う間だけＨレベルとなり、それ以外の時はＬレベルを維持する。ステータス信号ＥＺはアクティブサイクル中はＬレベルを維持し、スタンバイサイクル中はＨレベルを維持する。リフレッシュモニタ部１３６からのリセット信号ＲＳＴはアクティブサイクル中はＬレベルを維持し、スタンバイサイクル中は周期的にリフレッシュをリセットさせる時だけ一時的にＨレベルとなる。
【００７７】
図２１に、アクティブサイクル用の第１のリフレッシュ制御部１３２の回路構成例を示す。このリフレッシュ制御部１３２に入力されるリフレッシュ起動信号ＲＳＴＣＬＫは、定常時はＬレベルを維持し、アクティブサイクルにおいて各データ書き込みまたは各読み出し動作の終了直後にリフレッシュ動作のために一定時間だけＨレベルとなる。
【００７８】
したがって、ＲＳＴＣＬＫがＬレベルを維持する定常時では、反転回路１６８，１７４の出力端子にそれぞれ得られるリフレッシュ・イネーブル信号ＲＥＦ−ＥＮおよびリフレッシュ制御信号ＲＥＦＡのいずれもＬレベルに保たれる。
【００７９】
しかし、メモリアクセスが行われ、その書き込みまたは読み出し動作の終了直後にリフレッシュ起動信号ＲＳＴＣＬＫがＨレベルになると、そのＨレベルの立ち上がりの時点から遅延回路１６０，１６２の遅延時間を足し合わせた時間だけ一時的にリフレッシュ・イネーブル信号ＲＥＦ−ＥＮがＨレベルになるとともに、遅延回路１６０の遅延時間に相当する時間だけ一時的にリフレッシュ制御信号ＲＥＦＡがＨレベルとなる。
【００８０】
図２１には、各ワード線駆動回路５０（ｊ）の定電流用ＮＭＯＳトランジスタ１４４に電流駆動信号ＤＲＩを供給するための駆動電圧発生回路１７６の回路構成例をも示している。この駆動電圧発生回路１７６は、１個または複数個のＰＭＯＳトランジスタ１７８と１個または複数個のＮＭＯＳトランジスタ１８０とを直列に接続してなり、一方の端のＰＭＯＳトランジスタ１７８のソース端子をＨレベルの電源電圧ＶＤＤに接続し、他方の端のＮＭＯＳトランジスタ１８０のソース端子をＬレベルの電源電圧ＶＳＳに接続してなる。そして、各ＰＭＯＳトランジスタ１７８のゲート端子をＬレベルの電源電圧ＶＳＳに接続し、各ＮＭＯＳトランジスタ１８０のゲート端子とドレイン端子とを相互接続している。この構成により、ＰＭＯＳトランジスタ１７８が駆動トランジスタとして、ＮＭＯＳトランジスタ１８０が負荷トランジスタとしてそれぞれ機能し、両トランジスタ間のノードよりＶＤＤとＶＳＳとの中間に設定された一定電圧の駆動信号ＤＲＩが得られる。
【００８１】
図２２に、スタンバイサイクル用の第２のリフレッシュ制御部１３４の回路構成例を示す。この構成例では、リフレッシュサイクル制御回路１８２と、リフレッシュ用ワード線駆動回路１９６と、リフレッシュモニタ駆動回路１９８とを有している。
【００８２】
リフレッシュサイクル制御回路１８２は、遅延回路１８４、反転回路１８６，１９０，１９２、ＮＡＮＤゲート１８８およびＮＯＲゲート１９４で構成されており、リフレッシュ・モニタ部１３６からのリセット信号ＲＳＴと、制御部４４内部のステータス信号ＥＺとを入力し、内部リフレッシュ制御信号ＲＥＦ−ＩＮを出力する。
【００８３】
リフレッシュ用ワード線駆動回路１９６はＮＭＯＳトランジスタからなる。このＮＭＯＳトランジスタ１９６は、ソース端子がＬレベルの電源電圧ＶＳＳに接続され、ドレイン端子がリフレッシュ用ワード線駆動出力線ＲＥＦ−ＳＴＢを介して各ワード線駆動回路５０（０）〜５０（ｎ）のノードＦａに接続され、ゲート端子にはリフレッシュサイクル制御回路１８２からの内部リフレッシュ制御信号ＲＥＦ−ＩＮが与えられる。
【００８４】
リフレッシュモニタ駆動回路１９８は、Ｈレベルの電源電圧ＶＤＤとＬレベルの電源電圧ＶＳＳとの間にＰＭＯＳトランジスタ２００とＮＭＯＳトランジスタ２０２とＰＭＯＳトランジスタ２０４とを直列接続してなる。ＰＭＯＳトランジスタ２００とＮＭＯＳトランジスタ２０２のゲート端子にはリフレッシュサイクル制御回路１８２からの内部リフレッシュ制御信号ＲＥＦ−ＩＮが与えられ、両トランジスタ２００，２０２間のノードよりリフレッシュモニタ部１３６向けのリフレッシュモニタ駆動信号ＭＴ−ＳＴＢを出力する。ＰＭＯＳトランジスタ２０４は、ドレイン端子が電源電圧ＶＳＳに接続され、ゲート端子とドレイン端子とが相互接続されており、そのソース端子が駆動用のＮＭＯＳトランジスタ２０２のソース端子に接続され、負荷トランジスタとして機能する。
【００８５】
上記したように、ステータス信号ＥＺは、アクティブサイクル中は常時Ｌレベル、スタンバイサイクル中は常時Ｈレベルを維持する。したがって、アクティブサイクル中は、リフレッシュサイクル制御回路１８２において反転回路１９２およびＮＯＲゲート１９４の論理回路が働いて出力の内部リフレッシュ制御信号ＲＥＦ−ＩＮが常時Ｌレベルに保たれる。これにより、リフレッシュサイクル制御回路１８２は、オフ状態つまり休止状態に置かれる。また、リフレッシュモニタ駆動回路１９８においては、ＮＭＯＳトランジスタ２０２がオフ状態で、ＰＭＯＳトランジスタ２００がオン状態となり、リフレッシュモニタ起動信号ＭＴ−ＳＴＲは非アクティブな電圧ＶＤＤの電圧レベルを維持する。
【００８６】
スタンバイサイクル中は、リセット信号ＲＳＴがＬレベルになっている間は反転回路１９０の出力がＬレベルで、ＮＯＲゲート１９４の出力つまり内部リフレッシュ制御信号ＲＥＦ−ＩＮがＨレベルとなる。したがって、リフレッシュ用ワード線駆動回路１９６のＮＭＯＳトランジスタがオン状態となり、リフレッシュ用ワード線駆動出力線ＲＥＦ−ＳＴＢを介して各ワード線駆動回路５０（０）〜５０（ｎ）のノードＦａの電位、ひいては各ＰＭＯＳトランジスタ１４８を介して各ワード線ＷＬＢ０〜ＷＬＢｎの電位をＨレベルの基準電位ＶＤＤからＬレベル側に所定の勾配で漸次引き下げるようになっている。一方、リフレッシュモニタ駆動回路１９８においては、ＰＭＯＳトランジスタ２００がオフ状態に転じるとともに、ＮＭＯＳトランジスタ２０２がオン状態となり、リフレッシュモニタ駆動信号ＭＴ−ＳＴＲの電圧をＨレベルの基準電圧ＶＤＤからＬレベル側に所定の勾配で漸次引き下げるようになっている。後述するように、このリフレッシュモニタ駆動信号ＭＴ−ＳＴＲの漸次的な電圧レベル低下に応動してリフレッシュ・モニタ部１３６がリフレッシュサイクルのためのモニタ動作を行う。
【００８７】
リフレッシュ・モニタ部１３６からのリセット信号ＲＳＴがＬレベルからＨレベルに変わると、リフレッシュサイクル制御回路１８２においては遅延回路１８４の遅延時間に相当する時間だけ一時的に内部リフレッシュ制御信号ＲＥＦ−ＩＮがＬレベルになる。これにより、リフレッシュ用ワード線駆動回路１９６およびリフレッシュモニタ駆動回路１９８がそれぞれリセットされる。そして、リセット信号ＲＳＴがＬレベルに戻ると、内部リフレッシュ制御信号ＲＥＦ−ＩＮもＨレベルに戻り、リフレッシュ用ワード線駆動回路１９６およびリフレッシュモニタ駆動回路１９８の上記動作が再開するようになっている。
【００８８】
図２３に、リフレッシュ・モニタ部１３６の回路構成例を示す。この構成例のリフレッシュ・モニタ部１３６は、メモリセルアレイ４０内のメモリセルＭＣに擬した構成を有するモニタセル２１０と、このモニタセル２１０を所定の条件でリセットするためのリセット部２３０とを有している。
【００８９】
モニタセル２１０において、ＰＭＯＳトランジスタ２１２は、ソース端子がＨレベルの基準電位たとえばＶＤＤの電源電圧端子に接続され、ドレイン端子がモニタノードＭａに接続され、ゲート端子に上記リフレッシュ制御部１３４のリフレッシュモニタ駆動回路１９８からのリフレッシュモニタ起動信号ＭＴ−ＳＴＲが与えられる。ＮＭＯＳトランジスタ２１４は、ソース端子が抵抗２１６を介してＬレベルの基準電位たとえばＶＳＳの電源電圧端子に接続され、ドレイン端子がモニタノードＭａに接続されている。ＣＭＯＳインバータ２１８は、入力端子つまりＰＭＯＳトランジスタ２２０およびＮＭＯＳトランジスタ２２２のゲート端子がモニタノードＭａに接続され、出力端子つまりＰＭＯＳトランジスタ２２０およびＮＭＯＳトランジスタ２２２のドレイン端子（ノードＭｂ）がＮＭＯＳトランジスタ２１４のゲート端子に接続されている。ＰＭＯＳトランジスタ２２０のソース端子は抵抗２２４を介してＨレベルの電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタ２２２のソース端子はＬレベルの電源電圧ＶＳＳに直接接続されている。
【００９０】
このように、モニタセル２１０の構成はメモリセルアレイ４０内のメモリセルＭＣの構成に似せられている。後述する理由から、好ましくは、モニタセル２１０内のＰＭＯＳトランジスタ２１２、ＮＭＯＳトランジスタ２１４、ＣＭＯＳインバータ２１８（ＰＭＯＳトランジスタ２２０、ＮＭＯＳトランジスタ２２２）が、それぞれ対応するメモリセルＭＣ内のＰＭＯＳトランジスタ１０、ＮＭＯＳトランジスタ１２、ＣＭＯＳインバータ１４（ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１８）と構成または特性を同じくするように設計されてよい。
【００９１】
リセット部２３０は、リセットまたは初期化時にモニタセル２１０内のモニタノードＭａおよびインバータ・ノードＭｂをそれぞれＬレベルの基準電位ＶＳＳおよびＨレベルの基準電位ＶＤＤにプリチャージするためのＮＭＯＳトランジスタ２３２およびＰＭＯＳトランジスタ２３４を有している。さらに、インバータ・ノードＭｂからリセット信号ＲＳＴを生成するための反転回路２３６と、リセット信号ＲＳＴに応動して所定時間（遅延回路２３８の遅延時間）だけ両プリチャージ用トランジスタ２３２，２３４をアクティブ（オン状態）にしてモニタセル２１０にリセットをかけるためのリセット起動回路（遅延回路２３８、ＮＡＮＤゲート２４０、反転回路２４２、２４４）を有している。
【００９２】
このリフレッシュ・モニタ部１３６は、スタンバイサイクル中にリフレッシュ制御部１３４と連動または同期して機能する。モニタセル２１０がリセット部２３０によって初期化またはリセットされると、モニタノードＭａの電位がＬレベルの基準電位ＶＳＳにプリチャージされ、ＮＭＯＳトランジスタ２１４はオン状態となる。
【００９３】
この初期化後に、リフレッシュ制御部１３４からのリフレッシュモニタ駆動信号ＭＴ−ＳＴＲの電圧レベルがＨレベルの基準電圧ＶＤＤからＬレベル側に所定の勾配で漸次下がり、これにつれてＰＭＯＳトランジスタ２１２の漏れ電流ないし通電電流（モニタ電流）Ｉｍが次第に増大するようになっている。一方、ＮＭＯＳトランジスタ２１４がオン状態なので、ＰＭＯＳトランジスタ２１２よりモニタノードＭａに供給されたモニタ電流ＩｍはＮＭＯＳトランジスタ２１４および抵抗２１６を介して基準電圧ＶＳＳの端子へ引き込まれる。
【００９４】
したがって、初期化後は時間が経つにつれてモニタ電流Ｉｍが次第に増大し、それにつれてモニタノードＭａの電位がＬレベルの基準電位ＶＳＳからＨレベル側に上昇する。そして、モニタノードＭａの電位が所定の設定値またはしきい値を越えると、インバータ２１８においてノードＭｂの電位が論理反転し、それまでのＨレベルからＬレベルに変わる。そうすると、ＮＭＯＳトランジスタ２１４がオフになるとともに、反転回路２３６よりＨレベルのリセット信号ＲＳＴが出力されるようになっている。モニタノードＭａの電位の反転しきい値は抵抗２１６，２２４の抵抗値で設定調整できる。
【００９５】
リセット信号ＲＳＴがＨレベルになると、リフレッシュ・モニタ部１３６内でリセット部２３０が作動し、ＮＭＯＳトランジスタ２３２およびＰＭＯＳトランジスタ２３４をそれぞれオンさせて、モニタノードＭａおよびインバータ・ノードＭをそれぞれＬレベル、Ｈレベルの基準電位に初期化する。
【００９６】
また、リセット信号ＲＳＴがＨレベルになると、上記スタンバイサイクル用のリフレッシュ制御部１３４およびステート切換部１３０でも初期化の動作または制御が行われる。リフレッシュ制御部１３４では、リフレッシュモニタ駆動回路１９８において、駆動用のＮＭＯＳトランジスタ２０２がオフするとともに、代わりにリセット用のＰＭＯＳトランジスタ２００がオンし、リフレッシュモニタ駆動信号ＭＴ−ＳＴＢをＨレベルの基準電圧レベルＶＤＤに戻す。ステート切換部１３０では、Ｈレベルのリセット信号ＲＳＴに応動してステート切換信号ＳＷがＬレベルとなり、各ワード線駆動回路５０（ｊ）のＰＭＯＳトランジスタ１４０をオンさせる。これによって、各ワード線ＷＬＢｊがＰＭＯＳトランジスタ１４０，１４８を介して電源電圧ＶＤＤによりＨレベルの基準電位ＶＤＤに戻される。
【００９７】
リフレッシュ・モニタ部１３６において上記のようにモニタセル２１０内でモニタ電流Ｉｍが流れ、かつこの電流Ｉｍが次第に増大していく間、スタンバイサイクル用のリフレッシュ制御部１３４によりリフレッシュ用ワード線駆動出力線ＲＥＦ−ＳＴＢおよび各ワード線駆動回路５０（０）〜５０（ｎ）を介して各ワード線ＷＬＢ０〜ＷＬＢｎの電位が非アクティブなＨレベルの基準電位ＶＤＤからＬレベル側に所定の勾配で漸次下がることにより、メモリセルアレイ４０内の各メモリセルＭＣではトランスファゲートのＰＭＯＳトランジスタ１０のリーク電流Ｉｏｆｆ−Ｐが漸次増大し、それによってデータラッチ用のＮＭＯＳトランジスタ１２のリーク電流Ｉｏｆｆ−Ｎによるデータ・ストレージノードＮａの電位の低下、特に論理値“１”のデータを記憶するときのＨレベルの電位の低下が回復またはリフレッシュされる。
【００９８】
そして、リフレッシュ・モニタ部１３６においてモニタ電流Ｉｍが設定値に達してリセット信号ＲＳＴがＬレベルからＨレベルに変わると、各メモリセルＭＣでは各ワード線ＷＬＢの電位がＨレベルの基準電位ＶＤＤに戻って、ＰＭＯＳトランジスタ１０が遮断し、１回のリフレッシュサイクルが終了するようになっている。
【００９９】
次に、図２４〜図２６につき、本実施形態におけるＳＲＡＭの主要な動作を説明する。
【０１００】
スタンバイサイクル中は、メモリセルアレイ４０の各ブロックＢＬｊにおいて書き込み用の制御信号ＷＲＩＴＥおよび読み出し用の制御信号ＲＥＡＤはそれぞれ非アクティブなＬレベルに保たれ、これによりデータ入力回路８０およびセンスアンプ９０はグローバル・データ入出力線ＧＩＯ，ＧＩＯ−から電気的に遮断される。
【０１０１】
一方、データ入出力セレクト線ＩＯＳＥＬ（ＵＬＩＯＳＥＬ０，ＵＷＩＯＳＥＬ０，ＵＬＩＯＳＥＬ１，ＵＷＩＯＳＥＬ１，ＬＬＩＯＳＥＬ０，ＬＷＩＯＳＥＬ０，ＬＬＩＯＳＥＬ１，ＬＷＩＯＳＥＬ１）のいずれも非アクティブなＬレベルに保たれ、これにより上部ローカル・データ入出力線ＵＢＩＴ、上部基準電位線ＵＳＬ、下部ローカル・データ入出力線ＬＢＩＴ、上部基準電位線ＬＳＬはそれぞれオン状態のＰＭＯＳトランジスタ５８，６０，６６，７０を介してＨレベルの電源電圧ＶＤＤでプリチャージされる。
【０１０２】
また、制御信号ＷＲＩＴＥ，ＲＥＡＤのいずれもＬレベルであることにより、両グローバル・データ入出力線ＧＩＯ，ＧＩＯ−に対するプリチャージ回路１２５がオン状態またはアクティブ状態となり、両グローバル・データ入出力線ＧＩＯ，ＧＩＯ−もＨレベルの電源電圧ＶＤＤでプリチャージされる。
【０１０３】
制御部４４においては、スタンバイサイクル中にステータス信号ＥＺがＨレベルに保たれる（図２４）。これにより、ステート切換部１３０はＨレベルの切換信号ＳＷを出力し、ワード線ドライバ５０における各ワード線駆動回路５０（ｊ）のＰＭＯＳトランジスタ１４０をオフ状態とする。各ワード線駆動回路５０（ｊ）においては、アドレスデコーダ４８からの各ワード線選択信号ｘ−ｄｅｃ（ｊ）が非アクティブなＬレベルを維持するため、駆動用のＮＭＯＳトランジスタ１５０がオフ状態で、スイッチのＰＭＯＳトランジスタ１４８がオン状態になる。これにより、スタンバイサイクル用のリフレッシュ制御部１３４のリフレッシュ用ワード線駆動回路１９６のワード線駆動出力線ＲＥＦ−ＳＴＢが、各ワード線駆動回路５０（ｊ）内のノードＦａおよびオン状態のＰＭＯＳトランジスタ１４８を介して各ワード線ＷＬＢｊに電気的に接続される。
【０１０４】
そして、リフレッシュ制御部１３４においては、ステータス信号ＥＺがＨレベルに保たれることにより、リフレッシュサイクル制御回路１８２、リフレッシュ用ワード線駆動回路１９６およびリフレッシュモニタ駆動回路１９８がそれぞれイネーブル状態で作動する。上記したように、リセット信号ＲＳＴがＨレベルになるとリフレッシュ制御部１３４内の各部がリセットまたは初期化され、ＲＳＴがＬレベルに戻るとリフレッシュサイクルのための各部の動作が開始される。
【０１０５】
すなわち、初期化後に、リフレッシュ用ワード線駆動回路１９６よりワード線駆動出力線ＲＥＦ−ＳＴＢを介して各ワード線ＷＬＢｊに与えられる電位が初期レベルのＶＤＤから時間の経過につれて一定の勾配で漸次低下し（図２４）、これによって各メモリセルＭＣにおいてはトランスファゲートのＰＭＯＳトランジスタ１０のリーク電流Ｉｏｆｆ−Ｐが漸次増大し、データ・ストレージノードＮａにおける記憶データ（特にＨレベルのデータ）がリフレッシュされる。一方、そのような各メモリセルＭＣのリフレッシュと並行して、リフレッシュモニタ駆動回路１９８より出力されるリフレッシュモニタ駆動信号ＭＴ−ＳＴＢの電圧レベルが初期レベルのＶＤＤから時間の経過につれて一定の勾配で漸次低下し（図２４）、これによりリフレッシュモニタ部１３６のモニタセル２１０においてはＰＭＯＳトランジスタ２１２を流れるモニタ電流Ｉｍが次第に増大し、モニタノードＭａの電位が時間の経過につれて次第に上昇する。
【０１０６】
そして、モニタノードＭａの電位が所定のしきい値を越えると、リフレッシュモニタ部１３６でリセット信号ＲＳＴがＬレベルからＨレベルに反転し、これに応動してモニタセル２１０におけるモニタ動作がいったん終了し、リフレッシュ制御部１３４内の各部がリセットされるとともに、ステート切換部１３０の制御により各ワード線駆動回路５０（ｊ）において各ワード線ＷＬＢｊを非アクティブなＨレベルの基準電位ＶＤＤに戻す。
【０１０７】
上記のようなスタンバイサイクルにおけるリフレッシュ動作においては、図２４に示すように、リフレッシュ制御部１３４より各ワード線ＷＬＢｊおよびリフレッシュモニタ部１３６にそれぞれ与えられるワード線電圧ＲＥＦ−ＳＴＢおよびリフレッシュモニタ駆動信号ＭＴ−ＳＴＢが同じタイミングで（同期して）Ｈレベルの基準電位ＶＤＤとそれよりも低い電位Ｖｙ，Ｖｘとの間で鋸波形で周期的に振れる。それらの振れ幅［ＶＤＤ−Ｖｙ］，［ＶＤＤ−Ｖｘ］は、上記したようにモニタセル２１０内のモニタノードＭａの電位が反転するしきい値によって、つまり抵抗２１６，２２４の抵抗値によって設定調整できる。
【０１０８】
ところで、実際の半導体デバイスでは、プロセスの変動または誤差によってトランジスタの特性にある程度のばらつきが出るのが通例である。本実施形態のＳＲＡＭでは、メモリセルアレイ４０内の各メモリセルＭＣにおいてＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２とが互いに電流を流し合う上での強弱関係が重要な特性となる。特に、スタンバイサイクルにおけるリフレッシュでは、各ワード線ＷＬＢｊの電位を一定の勾配で漸次下げることによって、ＰＭＯＳトランジスタ１０のリーク電流Ｉｏｆｆ−Ｐを次第に増大させるようにしているが、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２との間の強弱関係次第でデータ・ストレージノードＮａの電位（特にＨレベルの電位）の回復速度は変動する。ＰＭＯＳトランジスタ１０の方がＮＭＯＳトランジスタ１２よりも比較的強くなっている場合は回復速度が速く、反対にＰＭＯＳトランジスタ１０よりもＮＭＯＳトランジスタ１２の方が比較的強くなっている場合は回復速度が遅い。
【０１０９】
この点の問題に関して、本実施形態のＳＲＡＭでは、モニタセル２１０内でモニタノードＭａを挟んで互いに電流を流し合うＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１４とが各メモリセルＭＣにおいてデータ・ストレージノードＮａを挟んで互いに電流を流し合うＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２とにそれぞれ擬せられているため、各メモリセルＭＣにおけるＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２との間の強弱関係のばらつきが同じ程度でモニタセル２１０におけるＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１４との間にも生じる。
【０１１０】
このため、各メモリセルＭＣにおいてＰＭＯＳトランジスタ１０の方がＮＭＯＳトランジスタ１２よりも比較的強くなっているときは、モニタセル２１０においてもＰＭＯＳトランジスタ２１２の方がＮＭＯＳトランジスタ２１４よりも同程度に強くなっているため、データ・ストレージノードＮａの電位回復速度が速くなる分だけリフレッシュサイクルの周期が短くなり、結果的に各メモリセルＭＣにおけるデータ・ストレージノードＮａの電位は設定通りの適度な加減でリフレッシュされる。このとき、ワード線電圧ＲＥＦ−ＳＴＢおよびリフレッシュモニタ駆動信号ＭＴ−ＳＴＢの振れ幅［ＶＤＤ−Ｖｙ］，［ＶＤＤ−Ｖｘ］は、それぞれの標準値よりも小さくなる。
【０１１１】
また、各メモリセルＭＣにおいてＰＭＯＳトランジスタ１０よりもＮＭＯＳトランジスタ１２の方が比較的強くなっているときは、モニタセル２１０においてもＰＭＯＳトランジスタ２１２よりもＮＭＯＳトランジスタ２１４の方が同程度に強くなっているため、データ・ストレージノードＮａの電位回復速度が遅くなる分だけリフレッシュサイクルの周期が長くなり、結果的に各メモリセルＭＣにおけるデータ・ストレージノードＮａの電位は設定通りの適度な加減でリフレッシュされる。このとき、ワード線電圧ＲＥＦ−ＳＴＢおよびリフレッシュモニタ駆動信号ＭＴ−ＳＴＢの振れ幅［ＶＤＤ−Ｖｙ］，［ＶＤＤ−Ｖｘ］はそれぞれの標準値よりも大きくなる。
【０１１２】
図２５および図２６に、アクティブサイクルにおける各部の信号または電位の波形またはタイミングを示す。
【０１１３】
図２５では、一例として、メモリセルアレイ４０内の或るブロックＢＬｊ（図１７）において上部領域の左側の列で最後尾に位置するＳＲＡＭセルＭＣｍに論理値“１”のビットデータＤＩＮｊを書き込む「書き込みサイクル」と、その直後に該ＳＲＡＭセルＭＣｍから記憶データ（“１”）を読み出す「読み出しサイクル」を示している。
【０１１４】
アクティブサイクルに入ると、ステータス信号ＥＺがＬレベルになる（図２５）。これによって、スタンバイサイクル用のリフレッシュ制御部１３４（図２２）では、リフレッシュサイクル制御回路１８２より出力される内部リフレッシュ制御信号ＲＥＦ−ＩＮがＬレベルに保持され、リフレッシュ用ワード線駆動回路１９６およびリフレッシュモニタ駆動回路１９８がオフ状態またはディセーブル状態となる。また、ステート切換部（図２０）では、ＮＯＲゲート１５２の出力がＬレベルとなり、出力のステート切換信号ＳＷの論理レベルはアクティブサイクル用のリフレッシュ制御部１３２からのリフレッシュ・イネーブル信号ＲＥＦ−ＥＮに依存するようになる。
【０１１５】
書き込みサイクルでは、書き込み／読み出しのモードフラグまたはステータス信号ＷＺがＬレベルになる（図２５）。そして、アドレスバッファ４２にアドレスＡ０〜ＡＮが取り込まれると同時に、データバッファ４６に入力データＤＩＮ（ＤＩＮ０〜ＤＩＮｎ）が取り込まれる。この例では、ブロックＢＬｊに対応するビット・データＤＩＮｊは論理値“１”（Ｈレベル）である（図２５）。
【０１１６】
次に、クロックＣＬＫがＨレベルに立ち上がると、アドレスデコーダ４８が入力アドレスＡ０〜ＡＮをデコードして、そのアドレスで指定される第ｍ行のワード線ＷＬＢｍを選択するためのワード線選択信号ｘ−ｄｅｃ（ｍ）を択一的にアクティブなＨレベルとする。これにより、ワード線ドライバ５０においては、この唯一Ｈレベルのワード線選択信号ｘ−ｄｅｃ（ｍ）を受けるワード線駆動回路５０（ｍ）だけがワード線駆動モードとなり、駆動用のＮＭＯＳトランジスタ１５０をオン状態とし、対応するワード線ＷＬＢｍをアクティブなＬレベルに駆動する。他の全てのワード線駆動回路５０（０）〜５０（ｍ−１），５０（ｍ＋１）〜５０（ｎ）は、スタンバイ状態に置かれ、それぞれ対応するワード線ＷＬＢ０〜ＷＬＢｍ−１，ＷＬＢｍ＋１〜ＷＬＢｎを非アクティブなＨレベルに維持する。
【０１１７】
一方、書き込み用の制御信号ＷＲＩＴＥがアクティブなＨレベルとなり、これにより各ブロックＢＬ０〜ＢＬｎのデータ入力回路８０においてはトランスファゲートのＮＭＯＳトランジスタ８６，８８がオン状態となり、入力ビット・データＤＩＮｊおよび反転ビット・データＤＩＮｊ−がそれぞれグローバル・データ入出力線ＧＩＯ，ＧＩＯ−に供給される。この例では、ブロックＢＬｊにおいて、ＤＩＮｊ（ＧＩＯ）はＨレベル，ＤＩＮｊ−（ＧＩＯ−）はＬレベルである。
【０１１８】
また、データ入出力セレクト線（ＵＬＩＯＳＥＬ０，ＵＷＩＯＳＥＬ０，ＵＬＩＯＳＥＬ１，ＵＷＩＯＳＥＬ１），（ＬＬＩＯＳＥＬ０，ＬＷＩＯＳＥＬ０，ＬＬＩＯＳＥＬ１，ＬＷＩＯＳＥＬ１）においては、ＵＬＩＯＳＥＬ０とＵＷＩＯＳＥＬ０だけが選択的にアクティブなＨレベルとなり、他は全て非アクティブなＬレベルに維持される。
【０１１９】
ＵＬＩＯＳＥＬ０  およびＵＷＩＯＳＥＬ０がＨレベルになることで、各ブロックＢＬ０〜ＢＬｎでは、トランスファゲート用のＮＭＯＳトランジスタ５６（０）およびスイッチ用のＮＭＯＳトランジスタ６０（０）が選択的にオン状態となり、上部領域の左の列のＳＲＡＭセルＭＣ０〜ＭＣｍに対する上部ローカル・データ入出力線ＵＢＩＴおよび上部基準電位線ＵＳＬがそれらのトランジスタ５６（０），６０（０）を介してグローバル・データ入出力線ＧＩＯ，ＧＩＯ−に電気的に接続される。
【０１２０】
したがって、上記のようにワード線ＷＬＢｍがアクティブなＬレベルに駆動されると、各ブロックＢＬ０〜ＢＬｎにおいて、該当のＳＲＡＭセルＭＣｍのトランスファゲートのＰＭＯＳトランジスタ１０がオンし、Ｈレベルの入力ビット・データＤＩＮｊがグローバル・データ入出力線ＧＩＯ、上部ローカル・データ入出力線ＵＢＩＴおよびビット線ＢＬｍを介して当該データ・ストレージノードＮａに書き込まれる。この時、反転ビット・データＤＩＮｊ−のＬレベル電位がグローバル・データ入出力線ＧＩＯ−および上部基準電位線ＵＳＬを介して当該ＳＲＡＭセルＭＣｍ内でＣＭＯＳインバータ１４を構成しているＰＭＯＳトランジスタ１６のソース端子に図７の電源電圧Ｖｃとして与えられる。すなわち、図８の技法が用いられ、これによって当該ＳＲＡＭセルＭＣｍにＨレベル（論理値“１”のデータ）を高速に書き込むことができる。
【０１２１】
上記のようにしてデータの書き込みが完了すると、ワード線選択信号ｘ−ｄｅｃ（ｍ）およびデータ入出力セレクト線ＵＬＩＯＳＥＬ０  ，ＵＷＩＯＳＥＬ０が非アクティブなＬレベルに戻される。これにより、各ブロックＢＬ０〜ＢＬｎにおいて、それまでオン状態であったＮＭＯＳトランジスタ５６（０），６０（０）がオフ状態に変わると同時に、それと入れ違いにＰＭＯＳトランジスタ５８（０），６２（０）がオン状態となり、該当の上部ローカル・データ入出力線ＵＢＩＴおよび上部基準電位線ＵＳＬが再びＨレベルの電源電圧ＶＤＤでプリチャージされる。
【０１２２】
その直後に、リフレッシュ制御部１３２（図２１）においては、制御部４４内のタイミング回路より与えられるリフレッシュ起動信号ＲＳＴＣＬＫがそれまでの非アクティブなＬレベルからアクティブなＨレベルに変わる。そうすると、出力のリフレッシュ・イネーブル信号ＲＥＦ−ＥＮおよびリフレッシュ制御信号ＲＥＦＡがそれぞれアクティブなＨレベルとなる。ここで、ＲＥＦＡは遅延回路１６０の遅延時間に相当する時間だけＨレベルを維持し、ＲＥＦ−ＥＮは遅延回路１６０，１６２の遅延時間の和に相当する時間だけＨレベルを維持する。
【０１２３】
これにより、ワード線ドライバ５０の各ワード線駆動回路５０（０）〜５０（ｎ）においてＰＭＯＳトランジスタ１４０がオフ状態になると同時に、ＮＭＯＳトランジスタ１４２がオン状態となり、各ワード線ＷＬＢ０〜ＷＬＢｎがオン状態のＰＭＯＳトランジスタ１４８およびノードＦａを介してＮＭＯＳトランジスタ１４２，１４４により所定の定電流でＬレベル側に駆動される。各ワード線ＷＬＢ０〜ＷＬＢｎが一斉に活性化され、メモリセル４０内の全てのメモリセルＭＣにおいてトランスファゲートのＰＭＯＳトランジスタ１０がオンし、電源電圧ＶＤＤでプリチャージされている各上部ローカル・データ入出力線ＵＢＩＴまたは各下部ローカル・データ入出力線ＬＢＩＴないし各ビット線ＢＬよりオン状態の各ＰＭＯＳトランジスタ１０を介して各データ・ストレージノードＮａに電流が供給される。この各データ・ストレージノードＮａへの電流は、リフレッシュ制御部１３２におけるリフレッシュ制御信号ＲＥＦＡがＨレベルを持続する時間だけ流れる。
【０１２４】
したがって、Ｈレベルのデータが記憶されている各メモリセルＭＣにおいては、各ビット線ＢＬ側から各データ・ストレージノードＮａへの電流供給によりデータラッチ用のＮＭＯＳトランジスタ１２のリーク電流による電位低下分が補償される。つまり、記憶がリフレッシュされる。一方、Ｌレベルのデータが記憶されている各メモリセルＭＣにおいては、ラッチ用のＮＭＯＳトランジスタ１２がオン状態であるため、各ビット線ＢＬ側から各データ・ストレージノードＮａに供給された電流は速やかにオン状態のＮＭＯＳトランジスタ１２を介してＬレベルの電源電圧ＶＳＳへ吸い込まれる。このため、記憶データ（Ｌレベル）は何の影響も受けない。
【０１２５】
図２５において、読み出しサイクルに入ると、書き込み／読み出しのモードフラグＷＺがＨレベルになる。この例では、直前の書き込みサイクルで入力されたアドレスＡ０〜ＡＮがアドレスバッファ４２に維持される。
【０１２６】
また、図２５には図示しないが、読み出しサイクルが開始された時点で、センスアンプ９０においては、プリチャージ用の制御信号ＥＱがＬレベルとなり、プリチャージ用の各ＰＭＯＳトランジスタ１０２，１０４，１０６がオン状態になる。これにより、センスアンプ９０内のデータ入出力線ＭＯ，ＭＯ−がＨレベルの電源電圧ＶＤＤでプリチャージされる。この段階では、まだトランスファゲート９２，９４はオフ状態にあり、センスアンプ９０内のデータ入出力線ＭＯ，ＭＯ−はグローバル・データ入出力線ＧＩＯ，ＧＩＯ−から電気的に分離されている。グローバル・データ入出力線ＧＩＯ，ＧＩＯ−の方はプリチャージ回路１２５によりＨレベルの電源電圧ＶＤＤでプリチャージされている。また、ローカルデータ入出力線ＵＢＩＴ，ＬＢＩＴおよび基準電位線ＵＳＬ，ＬＳＬの方はそれぞれオン状態のＰＭＯＳトランジスタ５８，６６，６２，７０を介して個別的にＨレベルの電源電圧ＶＤＤでプリチャージされている。
【０１２７】
次に、クロックＣＬＫがＨレベルに立ち上がると、直前の書き込みサイクルと同様に、アドレスデコーダ４８がワード線選択信号ｘ−ｄｅｃ（ｍ）を唯一アクティブなＨレベルにし、これによりワード線ドライバ５０内のワード線駆動回路５０（ｍ）が選択されたワード線ＷＬＢｍを唯一アクティブなＬレベルに駆動する。また、この読み出しサイクルで上部領域に位置するワード線ＷＬＢｍが選択されたことで、ワード線ドライバ５０内のダミーセル駆動回路により下部領域側のダミーセルＬＤＣに対するダミーセル選択線ＬＤＷＬＢがアクティブなＬレベルに駆動される。
【０１２８】
一方、読み出し用の制御信号ＲＥＡＤがアクティブなＨレベルとなり、これによって各ブロックＢＬ０〜ＢＬｎのセンスアンプ９０においてトランスファゲートのＮＭＯＳトランジスタ９２，９４がオン状態となる。これと同時に、プリチャージ用の制御信号ＥＱがＨレベルとなって、プリチャージトランジスタ１０２，１０４，１０６の全部がオフ状態となり、センスアンプ９０内のデータ入出力線ＭＯ，ＭＯ−はＨレベルの基準電位ＶＤＤでハイインピーダンス状態のままトランスファゲート９２，９４を介してそれぞれグローバル・データ入出力線ＧＩＯ，ＧＩＯ−に電気的に接続される。この時、グローバル・データ入出力線ＧＩＯ，ＧＩＯ−の方も、制御信号ＲＥＡＤがＨレベルになったことで、プリチャージ回路１２５が遮断するため、Ｈレベルの基準電位ＶＤＤでハイインピーダンス状態となっている。
【０１２９】
また、データ入出力セレクト線（ＵＬＩＯＳＥＬ０，ＵＷＩＯＳＥＬ０，ＵＬＩＯＳＥＬ１，ＵＷＩＯＳＥＬ１），（ＬＬＩＯＳＥＬ０，ＬＷＩＯＳＥＬ０，ＬＬＩＯＳＥＬ１，ＬＷＩＯＳＥＬ１）においては、ＵＬＩＯＳＥＬ０とＬＬＩＯＳＥＬ０だけが選択的にアクティブなＨレベルとなり、他は全て非アクティブなＬレベルに維持される。
【０１３０】
ＵＬＩＯＳＥＬ０がＨレベルになることで、プリチャージ用のＰＭＯＳトランジスタ５８オフ状態になるとともにトランスファゲート用のＮＭＯＳトランジスタ５６（０）がオン状態となる。これによって、ビット線ＢＬｍないし上部ローカル・データ入出力線ＵＢＩＴと第１のグローバル・データ入出力線ＧＩＯとセンスアンプ９０内の第１のデータ入出力線ＭＯとがそれぞれＨレベルの基準電位ＶＤＤのままハイインピーダンス状態で相互に電気的に接続される。
【０１３１】
一方、ＬＬＩＯＳＥＬ０がＨレベルになることで、プリチャージ用のＰＭＯＳトランジスタ６６（０）がオフ状態となるとともにトランスファゲート用のＮＭＯＳトランジスタ６４（０）がオン状態となる。これによって、下部ローカル・データ入出力線ＬＢＩＴと第２のグローバル・データ入出力線ＧＩＯ−とセンスアンプ９０内の第２のデータ入出力線ＭＯ−とがそれぞれＨレベルの基準電位ＶＤＤのままハイインピーダンス状態で相互に電気的に接続される。
【０１３２】
したがって、上記のようにワード線ＷＬＢｍがアクティブなＬレベルに駆動されると、各ブロックＢＬ０〜ＢＬｎにおいて、該当のＳＲＡＭセルＭＣｍのトランスファゲートのＰＭＯＳトランジスタ１０がオンし、このＰＭＯＳトランジスタ１０を介してデータ・ストレージノードＮａに記憶されていた電位がビット線ＢＬｍないし上部ローカル・データ入出力線ＵＢＩＴに読み出される。この例では、該当のＳＲＡＭセルＭＣｍよりＨレベルが読み出されるため、ビット線ＢＬｍの電位はＨレベルのプリチャージ電位または基準電位ＶＤＤ付近に留まる。このビット線ＢＬｍ上の読み出し電圧信号は、上部ローカル・データ入出力線ＵＢＩＴ、第１のグローバル・データ入出力線ＧＩＯおよびセンスアンプ９０内の第１のデータ入出力線ＭＯを介して増幅回路９８の第１のノードＥに与えられる。
【０１３３】
一方、上記のように下部ダミーセル選択線ＬＤＷＬＢがアクティブなＬレベルに駆動されることで、下部ダミーセルＬＤＣの出力用のＰＭＯＳトランジスタ７２がオンする。そうすると、Ｈレベルの基準電位ＶＤＤにプリチャージされていた下部ローカル・データ入出力線ＬＢＩＴ側からオン状態のＰＭＯＳトランジスタ７２およびＮＭＯＳトランジスタ７４を介してＬレベルの電源電圧ＶＳＳ側に放電電流が流れる。これにより、ＰＭＯＳトランジスタ７２のドレイン端子には、Ｈレベルのプリチャージ電位ＶＤＤから時間の経過につれて一定の勾配で低下する電圧つまり比較基準電圧ｅｖが生成される。この比較基準電圧ｅｖの低下する勾配は、両トランジスタ７２，７４のオン抵抗によって設定調整できる。
【０１３４】
上記のようにして下部ダミーセルＬＤＣより出力される比較基準電圧ｅｖは、下部ローカル・データ入出力線ＬＢＩＴ、第２のグローバル・データ入出力線ＧＩＯ−およびセンスアンプ９０内の第２のデータ入出力線ＭＯ−を介して増幅回路９８の第２のノードＥ−に与えられる。
【０１３５】
この例では、上記のように該当のＳＲＡＭセルＭＣｍよりＨレベルが読み出されたため、第１のノードＥ側の入力電圧（読み出し電圧信号）はＨレベルの基準電位ＶＤＤ付近にあり、第２のノードＥ−側の入力電圧（比較基準電圧）よりも高くなっている。所定のタイミングでセンスアンプイネーブル信号ＳＡＥＮがＨレベルに活性化されると、センスアンプ９０の増幅回路９８が動作して、両ノードＥ，Ｅ−間の電位差を差動増幅することにより、第１のノードＥないし第１のデータ入出力線ＭＯの電位がＨレベルの基準電位ＶＤＤに引き上げられると同時に、第２のノードＥ−ないし第２のデータ入出力線ＭＯ−の電位はＬレベルの基準電位ＶＳＳに引き下げられる。その結果、データ出力回路１００よりＨレベル（論理値“１”）のビット・データＱｊが出力される。
【０１３６】
上記のようにしてセンスアンプ９０内でデータ読み出しの検知増幅が行われている間に、ワード線選択信号ｘ−ｄｅｃ（ｍ）およびデータ入出力セレクト線ＵＬＩＯＳＥＬ０  ，ＬＬＩＯＳＥＬ０が非アクティブなＬレベルに戻される。これにより、各ブロックＢＬ０〜ＢＬｎにおいて、該当の上部ローカル・データ入出力線ＵＢＩＴおよび下部ローカル・データ入出力線ＬＢＩＴがそれぞれグローバル・データ入出力線ＧＩＯ，ＧＩＯ−から電気的に分離され、再びＨレベルの電源電圧ＶＤＤでプリチャージされる。
【０１３７】
その直後に、リフレッシュ制御部１３２（図２１）において、上記した書き込みサイクルのときと同様のタイミングで、出力のリフレッシュ・イネーブル信号ＲＥＦ−ＥＮおよびリフレッシュ制御信号ＲＥＦＡがそれぞれ一定時間だけアクティブなＨレベルとなる。これにより、上記した書き込みサイクルのときと同様の動作で、メモリセル４０内の各メモリセルＭＣにおいてトランスファゲートのＰＭＯＳトランジスタ１０がオンし、各データ・ストレージノードＮａの電位は、記憶データがＨレベルであれば各ビット線ＢＬ側のＨレベルのプリチャージ電圧ＶＤＤでリフレッシュされ、記憶データがＬレベルであれば何の影響も受けることなくそのままの電位で保持される。
【０１３８】
図２６の例では、メモリセルアレイ４０内の或るブロックＢＬｊ（図１７）において下部領域の左側列の先頭に位置するＳＲＡＭセルＭＣｍ＋１に論理値“０”のビットデータＤＩＮｊを書き込む「書き込みサイクル」と、その直後に該ＳＲＡＭセルＭＣｍ＋１から記憶データ（“０”）を読み出す「読み出しサイクル」を示している。図２５の例と異なるのは、データの書き込み／読み出しが行われるＳＲＡＭセルＭＣの位置（上部領域か下部領域かの違い）とデータの論理値（ＨレベルかＬレベルかの違い）である。以下では、主としてそれらの相違点に関係する事項を説明する。
【０１３９】
書き込みサイクルでは、各ブロックＢＬにおいて、データ入出力セレクト線ＬＬＩＯＳＥＬ０  ，ＬＷＩＯＳＥＬ０が選択的にアクティブなＨレベルに活性化され、対応する列の下部ローカルデータ入出力線ＵＢＩＴおよび下部基準電位線ＵＳＬが当該ＳＲＡＭセルＭＣｍ＋１へのデータ（Ｌレベル）の書き込みに用いられる。また、当該ＳＲＡＭセルＭＣｍ＋１に対応するワード線ＷＬＢｍ＋１が選択的に活性化される。当該ＳＲＡＭセルＭＣｍ＋１に対応するビット線ＢＬｍ＋１には、データ入力回路８０より入力ビット・データＤＩＮｊ（“０”）の逆の論理の電圧（Ｈレベル）が第２のグローバル・データ入出力線ＧＩＯ−および下部ローカルデータ入出力線ＵＢＩＴを介して与えられる。これにより、当該ＳＲＡＭセルＭＣｍ＋１にはデータ“０”として負論理でＨレベルが書き込まれる。なお、この時、入力ビット・データＤＩＮｊ−のＬレベル電位がグローバル・データ入出力線ＧＩＯおよび下部部基準電位線ＬＳＬを介して当該ＳＲＡＭセルＭＣｍ＋１内でＣＭＯＳインバータ１４を構成しているＰＭＯＳトランジスタ１６のソース端子に図７の電源電圧Ｖｃとして与えられる。
【０１４０】
そして、書き込み動作が終了すると、その直後に上記と同様にしてリフレッシュ制御部１３２によるリフレッシュ動作がメモリセルアレイ４０内の全てのＳＲＡＭセルＭＣに対して行われる。
【０１４１】
読み出しサイクルでは、データ入出力セレクト線ＵＬＩＯＳＥＬ０  ，ＬＬＩＯＳＥＬ０が選択的にアクティブなＨレベルに活性化され、対応する列の下部ローカルデータ入出力線ＵＢＩＴが第２のグローバル・データ入出力線ＧＩＯ−に電気的に接続されるとともに、対応する列の上部基準電位線ＵＳＬが第１のグローバル・データ入出力線ＧＩＯに電気的に接続される。ワード線ＷＬＢｍ＋１が活性化されると同時に上部ダミーセル選択線ＵＤＷＬＢが活性化される。これにより、当該ＳＲＡＭセルＭＣｍ＋１よりＨレベルが対応ビット線ＢＬｍ＋１を介して下部ローカルデータ入出力線ＵＢＩＴないし第２のグローバル・データ入出力線ＧＩＯ−に読み出されると同時に、上部ダミーセルＵＤＣからの比較基準電圧ｅｖが上部基準電位線ＵＳ  Ｌないし第１のグローバル・データ入出力線ＧＩＯに読み出される。
【０１４２】
センスアンプ９０においては、増幅回路９８の第１ノードＥ側に第１のグローバル・データ入出力線ＧＩＯからの比較基準電圧ｅｖが入力されるとともに、第２ノードＥ−側には第２のグローバル・データ入出力線ＧＩＯ−からのＨレベル付近に留まっている読み出し電圧信号が入力されることにより、データ出力回路１００の出力端子には正論理でＬレベル（“０”）のビットデータＱｊが得られる。
【０１４３】
そして、読み出し動作が終了すると、その直後に上記と同様にしてリフレッシュ制御部１３２によるリフレッシュ動作がメモリセルアレイ４０内の全てのＳＲＡＭセルＭＣに対して行われる。
【０１４４】
上記したように、このＳＲＡＭでは、アクティブサイクルにおいて１回の書き込みサイクルまたは読み出しサイクルが行われる都度、ついでに（直後に）、リフレッシュ制御部１３２の制御により全ワード線ＷＬＢ０〜ＷＬＢｎを単時間だけ活性化してビット線ＢＬ上のプリチャージ電位で全ＳＲＡＭセル内の記憶データ（厳密にはＨレベル）をリフレッシュする動作（ヒドン・リフレッシュ）が行われる。
【０１４５】
スタンバイサイクルにおいて、上記した実施態様では、リフレッシュ制御部１３４およびリフレッシュモニタ部１３６により各ワード線ＷＬＢｊの電位ＶＷＬをＨレベルの基準電位ＶＤＤとそれよりも低い不定な（変動性の）電位Ｖｘとの間で鋸波形で周期的に振るようにした。
【０１４６】
図２８に、本発明の一実施形態におけるリフレッシュ方式を示す。このリフレッシュ方式は、図２８に示すように、ワード線電位ＶＷＬをＨレベルの基準電位ＶＤＤ（厳密にはその付近の電圧レベル）と一定の電位Ｖｃとの間でパルス的に下げるものである。この方式では、１周期がオン（駆動）時間ｔｏｎとオフ（休止）時間ｔｏｆｆとからなるため、オン時間ｔｏｎにおけるワード線電位ＶＷＬの振幅（ＶＤＤ−Ｖｃ）は上記鋸波形方式における振幅（ＶＤＤ−Ｖｘ）よりも格段に大きくなるように選ばれる。また、消費電力や非リフレッシュデータ（この例ではＬレベル）の安定性の面から、オン時間ｔｏｎは必要最小限に選ばれてよい。
【０１４７】
図２７に示すように、このリフレッシュ方式においては、半導体チップ毎にプロセスのばらつきに応じて上記オン時間ｔｏｎを必要最小限の時間とするためにＳＲＡＭセルＭＣに似せたモニタセル２５０を用いてよい。このモニタセル２５０におけるＰＭＯＳトランジスタ２５２、ＮＭＯＳトランジスタ２５４、ＣＭＯＳインバータ２５６（ＰＭＯＳトランジスタ２５８、ＮＭＯＳトランジスタ２６０）の各素子は、ＳＲＡＭセルにおけるＰＭＯＳトランジスタ１０、ＮＭＯＳトランジスタ１２、ＣＭＯＳインバータ１４（ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１８）の各素子にそれぞれ対応している。また、モニタセル２５０におけるモニタノードＭｃおよびインバータノードＭｄは、ＳＲＡＭセルＭＣにおけるデータ・ストレージノードＮａおよびインバータノードＮｂにそれぞれ対応している。
【０１４８】
リフレッシュ部２６２は、ワード線ドライバ（５０）を介して各ワード線ＷＬＢｊの電位ＶＷＬを一定周期ＴｓでＶｃまで立ち下げ、これと同時にモニタセル２５０におけるＰＭＯＳトランジスタ２５２のゲート電位Ｖｇを所定の深さ（振幅）で立ち下げる。この時、モニタセル２５０におけるモニタノードＭｃおよびインバータノードＭｄはリセット回路（図示せず）によりそれぞれＬレベルの基準電位ＶＳＳおよびＨレベルの基準電位ＶＤＤに初期化またはプレチャージされている。
【０１４９】
そうすると、各ＳＲＡＭセルＭＣでは、トランスファゲートのＰＭＯＳトランジスタ１０が導通またはオンして、ビット線ＢＬ側のＨレベルの基準電位ＶＤＤによってデータ・ストレージノードＮａのＨレベルの記憶データがリフレッシュされる。この間、モニタセル２５０では、ＰＭＯＳトランジスタ２５２が導通またはオンして、Ｈレベルの電源電圧ＶＤＤからの充電電流によりモニタノードＭｃの電位が上昇する。そして、モニタノードＭｃの電位が所定のインバータ２５６のしきい値を越えてＨレベルになると、インバータノードＭｄの電位がＬレベルに変わり、これに応動してリフレッシュ制御部２６２がワード線電位ＶＷＬを非アクティプなＨレベルの基準電位（ＶＤＤ）に戻す。
【０１５０】
なお、上記した実施態様におけるリフレッシュ方式は、図２９に示すような４トランジスタ形ＳＲＡＭセルにも適用可能である。このＳＲＡＭセルは、相補的な一対のデータ・ストレージノードＮＤ，ＮＤ−と、トランスファゲート用の一対のＰＭＯＳトランジスタ２７０，２７４と、データラッチ用の一対のＮＭＯＳトランジスタ２７２，２７６とから構成され、ビット線対ＢＬ，ＢＬ−を用いる。
【０１５１】
このＳＲＡＭセルにおいて、データ・ストレージノードＮＤにＨレベルを書き込むときは、ビット線対ＢＬ，ＢＬ−をそれぞれＨレベル、Ｌレベルの基準電位に駆動しておいて、ワード線ＷＬをＬレベルに活性化し、両ＰＭＯＳトランジスタ２７０，２７４を同時にオンさせる。データ・ストレージノードＮＤにＬレベルを書き込むときは、ビット線対ＢＬ，ＢＬ−上の電圧の論理レベルを上記と反対にする。データを読み出すときは、ビット線対ＢＬ，ＢＬ−をそれぞれ同一電位たとえばＨレベルの基準電位にプリチャージしておいて、ワード線ＷＬをＬレベルに活性化して両ＰＭＯＳトランジスタ２７０，２７４を同時にオンさせ、ビット線対ＢＬ，ＢＬ−上の電位を比較（差動増幅）して、ＨレベルもしくはＬレベルを判定する。
【０１５２】
スタンバイサイクル中は、データ・ストレージノードＮＤ，ＮＤ−の一方がオン状態に保持され、他方はオフ状態に保持される。たとえば、データ・ストレージノードＮＤにＨレベルが記憶されるときは、ＮＭＯＳトランジスタ２７６はオン状態に保持され、ＮＭＯＳトランジスタ２７２はオフ状態に保持される。
【０１５３】
しかし、ＮＭＯＳトランジスタ２７２のリーク電流によってフローティング状態のデータ・ストレージノードＮＤの電位が低下するという問題がある。そこで、スタンバイサイクルあるいはアクティブサイクル中に上記実施形態と同様のリフレッシュを行うことによって、データ・ストレージノードＮＤ，ＮＤ−の電位を安定に保持することができる。
【０１５４】
【発明の効果】
以上説明したように、本発明によれば、データ保持の安定性を保証しつつ、あるいはデータ書き込みまたは読み出しの信頼性および高速動作を保証しつつレイアウト面積の大幅な縮小化を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態におけるＳＲＡＭセルの一構成例を示す回路図である。
【図２】図１のＳＲＡＭセルにおいてデータ（Ｈレベル）の書き込みを説明するための回路図である。
【図３】図１のＳＲＡＭセルにおいてデータ（Ｈレベル）書き込み後のスタンバイ期間中の各部の状態を説明するための回路図である。
【図４】図１のＳＲＡＭセルにおいてデータ（Ｌレベル）の書き込みを説明するための回路図である。
【図５】図１のＳＲＡＭセルにおいてデータ（Ｌレベル）書き込み後のスタンバイ期間中の各部の状態を説明するための回路図である。
【図６】図１のＳＲＡＭセルに対するリフレッシュ方式を説明するための回路図である
【図７】実施形態におけるＳＲＡＭセルの別の構成例を示す回路図である。
【図８】図７のＳＲＡＭセルにおいてデータ書き込み速度を上げるための一手法を説明するためのタイミング図である。
【図９】実施形態におけるＳＲＡＭセルの別の構成例を示す回路図である。
【図１０】実施形態においてＳＲＡＭセルへのデータ書き込み速度を上げるための一手法を説明するためのタイミング図である。
【図１１】図１０のＳＲＡＭセルにおいてデータ（Ｌレベル）の書き込みを説明するための回路図である。
【図１２】図１０のＳＲＡＭセルにおいてデータ（Ｌレベル）書き込み後のスタンバイ期間中の各部の状態を説明するための回路図である。
【図１３】実施形態におけるＳＲＡＭセルの別の構成例を示す回路図である。
【図１４】図１３のＳＲＡＭセルにおいてデータ（Ｈレベル）書き込み後のスタンバイ期間中の各部の状態を説明するための回路図である。
【図１５】一実施形態におけるＳＲＡＭの構成を示すブロック図である。
【図１６】実施形態のＳＲＡＭにおけるメモリセルアレイの構成を示すブロック図である。
【図１７】実施形態のＳＲＡＭにおいてメモリセルアレイを構成する各ブロック内の構成を示す回路図である。
【図１８】実施形態のＳＲＡＭにおいてメモリセルアレイを構成する各ブロック内の構成を示す回路図である。
【図１９】実施形態のＳＲＡＭにおけるリフレッシュ部の構成を示すブロック図である。
【図２０】実施形態のＳＲＡＭにおけるステート部およびワード線ドライバの構成を示す回路図である。
【図２１】実施形態のＳＲＡＭにおけるアクティブサイクル用のリフレッシュ制御部の構成を示す回路図である。
【図２２】実施形態のＳＲＡＭにおけるスタンバイサイクル用のリフレッシュ制御部の構成を示す回路図である。
【図２３】実施形態のＳＲＡＭにおけるリフレッシュモニタ部の構成を示す回路図である。
【図２４】実施形態のＳＲＡＭにおけるスタンバイサイクル中の主要な各部の信号または電圧の波形を示す図である。
【図２５】実施形態のＳＲＡＭにおけるアクティブサイクル中の主要な各部の信号または電圧の波形を示す図である。
【図２６】実施形態のＳＲＡＭにおけるアクティブサイクル中の主要な信号または電圧の波形を示す図である。
【図２７】実施態様におけるスタンバイサイクル用リフレッシュ機能の方式を説明するための図である。
【図２８】実施態様におけるリフレッシュ方式（図２７）による主要な電圧の波形を示す図である。
【図２９】実施態様におけるリフレッシュ方式の適用可能な他の４チャンネル形ＳＲＡＭセルの構成を示す回路図である。
【図３０】従来の６チャンネル形ＳＲＡＭセルの構成を示す回路図である。
【符号の説明】
１０    （トランスファゲート用）ＰＭＯＳトランジスタ
１２    （データラッチ用）ＮＭＯＳトランジスタ
１４    反転回路
１６    （ＣＭＯＳインバータ１４の）ＰＭＯＳトランジスタ
１８    （ＣＭＯＳインバータ１４の）ＮＭＯＳトランジスタ
２０    （トランスファゲート用）ＮＭＯＳトランジスタ
２２    （データラッチ用）ＰＭＯＳトランジスタ
２４    （トランスファゲート用）ＮＭＯＳトランジスタ
２６    （データラッチ用）ＮＭＯＳトランジスタ
４０    メモリセルアレイ
４４    制御部
４８    アドレスデコーダ
５０    ワード線ドライバ
５０（０）〜５０（ｎ），５０（ｊ）    ワード線駆動回路
ＢＬ０〜ＢＬｎ，ＢＬｊ    （メモリセルアレイ分割）ブロック
ＭＣ０〜ＭＣｎ    ＳＲＡＭセル
ＵＤＣ    上部ダミーセル
ＬＤＣ    下部ダミーセル
５６（０），５６（１）      ＮＭＯＳトランジスタ
５８（０），５８（１）      ＰＭＯＳトランジスタ
６０（０），６０（１）      ＮＭＯＳトランジスタ
６２（０），６２（１）      ＰＭＯＳトランジスタ
６４（０），６４（１）      ＮＭＯＳトランジスタ
６６（０），６６（１）      ＰＭＯＳトランジスタ
６８（０），６８（１）      ＮＭＯＳトランジスタ
７０（０），７０（１）      ＰＭＯＳトランジスタ
ＧＩＯ，ＧＩＯ−    グローバル・データ入出力線
ＵＢＩＴ    上部ローカル・データ入出力線
ＬＢＩＴ    下部ローカル・データ入出力線
ＵＳＬ      上部基準電位線
ＬＳＬ      下部基準電位線
８０    データ入力回路
９０    センスアンプ
１２５    プリチャージ回路
１３０    ステート切換部
１３２    アクティブサイクル用のリフレッシュ制御部
１３４    スタンバイサイクル用のリフレッシュ制御部
１３６    リフレッシュモニタ部
２１０    モニタセル
２５０    モニタセル
２６２    リフレッシュ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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