(57)【特許請求の範囲】
【請求項１】
強誘電体キャパシタの一端に転送ゲートが接続された強誘電体メモリセルを備え、複数の該強誘電体メモリセルの該強誘電体キャパシタの他端がプレート線に共通に接続された強誘電体メモリにおいて、
該複数の強誘電体メモリセルの各々について、該強誘電体キャパシタの該一端と共通線との間に接続されたキャパシタと、
該共通線と第１電源電位の導体との間に接続され、消去信号の活性化に応答してオンになる第１消去スイッチ素子と、
該プレート線と第２電源電位の導体との間に接続され、該消去信号の活性化に応答してオンになる第２消去スイッチ素子と、
を有することを特徴とする強誘電体メモリ。
【請求項２】
行アドレスをデコードした信号により選択される上記強誘電体メモリセルの行毎に、上記第１及び第２消去スイッチ素子を有することを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
上記第１及び第２消去スイッチ素子の複数組に共通に上記消去信号が供給されるように配線されていることを特徴とする請求項２記載の強誘電体メモリ。
【請求項４】
上記アドレスをデコードした信号により選択された行に対応した上記第１及び第２消去スイッチ素子に対してのみ上記消去信号を供給する消去スイッチ制御回路をさらに有することを特徴とする請求項２記載の強誘電体メモリ。
【請求項５】
強誘電体キャパシタの一端に転送ゲートが接続された強誘電体メモリセルを備え、同一ワード線で選択される第１及び第２の上記強誘電体メモリセルが相補値記憶のためにビット線対の一方及び他方に接続され、複数の該第１及び第２の強誘電体メモリセルの該強誘電体キャパシタの他端がプレート線に共通に接続された強誘電体メモリにおいて、
該複数の第１の強誘電体メモリセルの各々について、該強誘電体キャパシタの該一端と第１共通線との間に接続されたキャパシタと、
該複数の第２の強誘電体メモリセルの各々について、該強誘電体キャパシタの該一端と第２共通線との間に接続されたキャパシタと、
該第１共通線と第１電源電位の導体との間に接続され、消去信号の活性化に応答してオンになる第１消去スイッチ素子と、
該プレート線と第２電源電位の導体との間に接続され、該消去信号の活性化に応答してオンになる第２消去スイッチ素子と、
該第２共通線と第３電源電位の導体との間に接続され、該消去信号の活性化に応答してオンになる第３消去スイッチ素子と、
を有することを特徴とする強誘電体メモリ。
【請求項６】
行アドレスをデコードした信号により選択される上記強誘電体メモリセルの行毎に、上記第１、第２及び第３消去スイッチ素子を有することを特徴とする請求項５記載の強誘電体メモリ。
【請求項７】
上記第１、第２及び第３消去スイッチ素子の複数組に共通に上記消去信号が供給されるように配線されていることを特徴とする請求項６記載の強誘電体メモリ。
【請求項８】
上記アドレスをデコードした信号により選択された行に対応した上記第１、第２及び第３消去スイッチ素子に対してのみ上記消去信号を供給する消去スイッチ制御回路をさらに有することを特徴とする請求項６記載の強誘電体メモリ。
【請求項９】
強誘電体キャパシタの一端に転送ゲートが接続された強誘電体メモリセルを備え、複数の該強誘電体メモリセルの該強誘電体キャパシタの他端がプレート線に共通に接続された強誘電体メモリにおいて、
該強誘電体キャパシタは電極間に中間電極を備えており、該複数の強誘電体メモリセルの各々について、該中間電極が共通線に接続され、
該共通線と第１電源電位の導体との間に接続され、消去信号の活性化に応答してオンになる第１消去スイッチ素子と、
該プレート線と第２電源電位の導体との間に接続され、該消去信号の活性化に応答してオンになる第２消去スイッチ素子と、
を有することを特徴とする強誘電体メモリ。
【請求項１０】
行アドレスをデコードした信号により選択される上記強誘電体メモリセルの行毎に、上記第１及び第２消去スイッチ素子を有することを特徴とする請求項９記載の強誘電体メモリ。
【請求項１１】
上記第１及び第２消去スイッチ素子の複数組に共通に上記消去信号が供給されるように配線されていることを特徴とする請求項１０記載の強誘電体メモリ。
【請求項１２】
上記アドレスをデコードした信号により選択された行に対応した上記第１及び第２消去スイッチ素子に対してのみ上記消去信号を供給する消去スイッチ制御回路をさらに有することを特徴とする請求項１０記載の強誘電体メモリ。
【請求項１３】
強誘電体キャパシタの一端に転送ゲートが接続された強誘電体メモリセルを備え、同一ワード線で選択される第１及び第２の上記強誘電体メモリセルが相補値記憶のためにビット線対の一方及び他方に接続され、複数の該第１及び第２の強誘電体メモリセルの該強誘電体キャパシタの他端がプレート線に共通に接続された強誘電体メモリにおいて、
該強誘電体キャパシタは電極間に中間電極を備えており、該複数の第１強誘電体メモリセルの各々について、該中間電極が第１共通線に接続され、該複数の第２強誘電体メモリセルの各々について、該中間電極が第２共通線に接続され、
該第１共通線と第１電源電位の導体との間に接続され、消去信号の活性化に応答してオンになる第１消去スイッチ素子と、
該プレート線と第２電源電位の導体との間に接続され、該消去信号の活性化に応答してオンになる第２消去スイッチ素子と、
該第２共通線と第３電源電位の導体との間に接続され、該消去信号の活性化に応答してオンになる第３消去スイッチ素子と、
を有することを特徴とする強誘電体メモリ。
【請求項１４】
行アドレスをデコードした信号により選択される上記強誘電体メモリセルの行毎に、上記第１、第２及び第３消去スイッチ素子を有することを特徴とする請求項１３記載の強誘電体メモリ。
【請求項１５】
上記第１、第２及び第３消去スイッチ素子の複数組に共通に上記消去信号が供給されるように配線されていることを特徴とする請求項１４記載の強誘電体メモリ。
【請求項１６】
上記アドレスをデコードした信号により選択された行に対応した上記第１、第２及び第３消去スイッチ素子に対してのみ上記消去信号を供給する消去スイッチ制御回路をさらに有することを特徴とする請求項１４記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルに強誘電体キャパシタを用いた強誘電体メモリに関する。
【０００２】
【従来の技術】
強誘電体メモリは、キャパシタの電極に蓄積された電荷が強誘電体の自発分極により保持されるので、不揮発性であり、リフレッシュ動作も不要である。強誘電体メモリには、メモリセルの常誘電体キャパシタを強誘電体キャパシタで置き換えたものと、ＥＰＲＯＭのメモリトランジスタのフローティングゲートとコントロールゲートとの間の常誘電体を強誘電体で置き換えたものとがある。
【０００３】
後者の強誘電体メモリでは、フローティングゲートとビット線との間に書込トランジスタを追加し、書込トランジスタを行単位でオンにすることにより、行単位で一括消去するものが提案されている（特開平８−２３５８７２号公報）。しかし、前者の強誘電体メモリでは、一括消去する構成が開示されていない。
図１２は、従来の前者の強誘電体メモリの概略構成を示す。図１２では、簡単化のために２行２列のメモリセルアレイを示している。
【０００４】
メモリセル１０では、強誘電体キャパシタ１１の一方の電極が転送ゲート１２を介してビット線ＢＬ０に接続され、強誘電体キャパシタ１１の他方の電極がプレート線ＰＬ０に接続されている。強誘電体キャパシタ１１に印加されている図示矢印方向の電圧をＶＦとし、強誘電体キャパシタ１１の強誘電体の誘電分極Ｐの正方向を図示矢印方向とする。ＶＦ＝０で誘電分極Ｐが正方向のとき、メモリセル１０の記憶内容を‘０’とする。
【０００５】
強誘電体メモリの動作は、ＤＲＡＭのそれに類似している。
（１）‘１’が格納されているメモリセル１０に対するリード動作
‘１’が格納されているメモリセル１０に対するリード動作を、図１３を参照して説明する。図１３中のヒステリシスループは、電圧ＶＦによりキャパシタ１１の強誘電体に加えられている電界強度Ｅと、誘電分極Ｐとの関係を示しており、黒点はその時の状態（Ｅ，Ｐ）を示している。
【０００６】
時点ｔ０では、ワード線ＷＬ０及びプレート線ＰＬ０が低レベル、転送ゲート１２がオフ、ＶＦ＝０、強誘電体が状態Ｓ００となっている。また、一対の相補的なビット線ＢＬ０及び＊ＢＬ０の電位が、ビット線リセット回路２０により０Ｖにリセットされている。さらに、センスアンプ２１が不活性になっている。
制御回路２２は、外部からのロウアドレスストローブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡＳ及びライトイネーブル信号＊ＷＥ（＊はトップバーの替わりに用いたものであり、信号が低レベルで活性になることを示している。）に基づいて、各種制御信号を生成する。アドレスＡＤＲが行アドレスバッファレジスタ２３に供給され、制御回路２２は、ロウアドレスストローブ信号＊ＲＡＳの立ち下がりに応答して、行アドレスバッファレジスタ２３にラッチ信号を供給し、ビット線リセット回路２０に対しリセットを解除させる。
【０００７】
行アドレスバッファレジスタ２３の出力が行デコーダ２４でデコードされ、制御回路２２から行デコーダ２４へのタイミング信号により時点ｔ１でワード線ＷＬ０及びプレート線ＰＬ０が立ち上げられる。
ここで、ビット線ＢＬ０に接続されたメモリセル１０の記憶内容を読み出す場合には、ワード線ＷＬ０立ち上げと同時に、ビット線ＢＬ０と相補的なビット線＊ＢＬ０に接続されたダミーセル３０を出力状態にさせるためにダミーワード線ＤＷＬ０が立ち上げられる。逆に、ビット線＊ＢＬ０に接続されたメモリセル１０の記憶内容を読み出す場合には、ワード線ＷＬ０立ち上げと同時に、ビット線＊ＢＬ０と相補的なビット線ＢＬ０に接続されたダミーセル３１を出力状態にさせるためにダミーワード線ＤＷＬ１が立ち上げられる。
【０００８】
ワード線ＷＬ０の電位立ち上げにより転送ゲート１２がオンになり、プレート線ＰＬ０の電位立ち上げにより、強誘電体キャパシタ１１から正電荷が押し出され、これが転送ゲート１２を通ってビット線ＢＬ０へ流れ、ビット線ＢＬ０の電位が上昇する。これと同時に、ダミーセル３０からもビット線＊ＢＬ０上に正電荷が流れ出る。その量は、‘１’が格納されているメモリセルからのそれよりも少なく、‘０’が格納されているメモリセルからのそれよりも多い。これにより、ビット線ＢＬ０と＊ＢＬ０との間に電位差が生ずる。プレート線ＰＬ０とビット線ＢＬ０との電位差にほぼ等しい強誘電体印加電圧ＶＦは、プレート線ＰＬ０の立ち上げにより正になって、誘電分極Ｐが反転し、強誘電体は状態Ｓ０１となる。
【０００９】
次に時点ｔ２で、制御回路２２からの信号によりセンスアンプ２１が活性化されて、この電位差が増幅され、これにより電圧ＶＦが０になる。強誘電体は、自発分極により状態Ｓ０２となる。
アドレスＡＤＲが列アドレスバッファレジスタ３３に供給される。制御回路２２は、コラムアドレスストローブ信号＊ＣＡＳの立ち下がりに応答して、列アドレスバッファレジスタ３３にラッチパルスを供給する。列アドレスバッファレジスタ３３の出力は、列デコーダ３４でデコードされ、制御回路２２からのタイミング信号により時点ｔ３でコラム選択線ＣＳＬ０が立ち上がり、コラムゲート３５がオンになる。これにより、ビット線ＢＬ０及び＊ＢＬ０上の信号がコラムゲート３５を通りデータバスラインＤＢ及び＊ＤＢ上に取り出され、Ｉ／Ｏバッファ回路３６で増幅保持され、ＤＡＴＡとして出力される。
【００１０】
時点ｔ４で、制御回路２２から行デコーダ２４へのタイミング信号によりプレート線ＰＬ０の電位が立ち下がり、電圧ＶＦが負になって自発分極が反転し、強誘電体は状態Ｓ０３から状態Ｓ０４になる。
時点ｔ５で、一方では制御回路２２から行デコーダ２４へのタイミング信号によりワード線ＷＬ０及びダミーワード線ＤＷＬ０の電位が立ち下がり、他方では制御回路２２からセンスアンプ２１への信号によりセンスアンプ２１が不活性にされる。これにより、ビット線ＢＬ０の電位が立ち下がって、電圧ＶＦが０Ｖに戻り、強誘電体は最初の状態Ｓ００と同じ状態Ｓ０５になる。
【００１１】
（２）‘０’が格納されているメモリセル１０に対するリード動作
時点ｔ０でメモリセル１０に‘０’が格納されている場合には、時点ｔ２においてビット線ＢＬ０の電位がビット線＊ＢＬ０のそれよりも低くなっている。したがって、センスアンプ２１の活性化によりビット線ＢＬ０が低レベルになり、電圧ＶＦがさらに上昇し、次に時点ｔ４でのプレート線ＰＬ０の電位立ち下がりにより電圧ＶＦが０Ｖまで立ち下がる。電圧ＶＦは正パルスのみとなるので、リード後のメモリセル１０は、元の‘１’が格納された状態になる。
【００１２】
（３）メモリセル１０に対する‘０’のライト動作
図１４は、‘１’が格納されたメモリセル１０に‘０’を書き込む場合の動作を示すタイムチャートである。時点ｔ３までの動作は、図１３の時点ｔ３までの動作と同一である。
ライトイネーブル信号＊ＷＥの立ち下がりに応答して、時点ｔ３でライトイネーブル信号ＷＥが立ち上がり、書き込み制御が開始される。時点ｔ３で、コラムゲート３５がオンになり、データバスラインＤＢ及び＊ＤＢの書き込み電位である低レベル及び高レベルがコラムゲート３５を通り、それぞれビット線ＢＬ０及び＊ＢＬ０に伝達される。これにより、電圧ＶＦが立ち上がって、強誘電体は状態Ｓ１３となる。
【００１３】
時点ｔ４でプレート線ＰＬ０が立ち下がって、電圧ＶＦが０Ｖまで立ち下がる。強誘電体は、自発分極により状態Ｓ１４となり、メモリセル１０は‘０’の記憶状態になる。
時点ｔ５で、ワード線ＷＬ０及びダミーワード線ＤＷＬ０の電位が立ち下がり、また、センスアンプ２１が不活性にされる。これにより、ビット線＊ＢＬ０の電位が立ち下がる。電圧ＶＦは０Ｖのままであり、強誘電体は状態Ｓ１４と同じ状態Ｓ１５である。
【００１４】
（４）メモリセル１０に対する‘１’のライト動作
メモリセル１０に‘１’を書き込む場合には、図１４の時点ｔ３においてビット線ＢＬ０及び＊ＢＬ０の電位が変化せず、次に時点ｔ４で、図１３と同様に電圧ＶＦが立ち下がり、次に時点ｔ５で、図１３と同様に電圧ＶＦが０Ｖに戻る。これにより、メモリセル１０は‘１’の記憶状態になる。
【００１５】
図１５は、従来の他の強誘電体メモリの概略構成を示す。
この装置では、図１２のダミーセルを用いる替わりに、１ビット記憶のために１対のメモリセル１０及び１０Ａを用いている。そして、メモリセル１０と１０Ａとに相補的な値を書き込むことにより、ビット線ＢＬ０及び＊ＢＬ０上に記憶内容を読み出した時の電位差を、図１２の場合よりも大きくしている。
【００１６】
【発明が解決しようとする課題】
強誘電体メモリが不揮発性かつ書換容易性を有することから、銀行などで電子マネーを取り扱うためのＩＣカードに強誘電体メモリを用いることができる。この場合、記憶内容をソフト的に消去するだけではセキュリティ上不充分であり、ハード的に記憶内容を消去する必要がある。
【００１７】
しかし、上述のような従来の強誘電体メモリでは、通常の書き込み動作を繰り返して１ビットずつ記憶内容を消去しなければならないので、消去時間が長くなると共に、消費電力が増加する原因となる。この問題は、記憶容量が大きくなるほど大きくなる。
本発明の目的は、このような問題点に鑑み、複数のメモリセルの内容を一括消去可能な強誘電体メモリを提供することにある。
【００１８】
【課題を解決するための手段及びその作用効果】
請求項１では、例えば図１に示す如く、強誘電体キャパシタの一端に転送ゲートが接続された強誘電体メモリセルを備え、複数の該強誘電体メモリセルの該強誘電体キャパシタの他端がプレート線に共通に接続された強誘電体メモリにおいて、
該複数の強誘電体メモリセルの各々について、該強誘電体キャパシタの該一端と共通線との間に接続されたキャパシタと、
該共通線と第１電源電位の導体との間に接続され、消去信号の活性化に応答してオンになる第１消去スイッチ素子と、
該プレート線と第２電源電位の導体との間に接続され、該消去信号の活性化に応答してオンになる第２消去スイッチ素子とを有する。
【００１９】
強誘電体キャパシタ及びこれに接続されたキャパシタの容量をそれぞれＣＦ及びＣで表し、第１電源電位と第２電源電位との差をＶＥで表すと、消去信号の活性化により、強誘電体キャパシタにはＶＥＦ＝ＶＥ・Ｃ／（ＣＦ＋Ｃ）の電圧が印加される。ＶＥ及びＣは、２値の一方のセルの強誘電体の自発分極が電圧ＶＥＦの印加により反転するように定められる。
【００２０】
請求項１の強誘電体メモリによれば、消去信号の活性化により複数の強誘電体メモリセルの各々について、２値の一方のセルが２値の他方になり、２値の他方のセルは２値の他方のままとなって、複数の強誘電体メモリセルの記憶内容が容易に一括消去されるという効果を奏する。
請求項２の強誘電体メモリでは、請求項１において例えば図１に示す如く、行アドレスをデコードした信号により選択される上記強誘電体メモリセルの行毎に、上記第１及び第２消去スイッチ素子を有する。
【００２１】
請求項３の強誘電体メモリでは、請求項２において例えば図１に示す如く、上記第１及び第２消去スイッチ素子の複数組に共通に上記消去信号が供給されるように配線されている。
この強誘電体メモリによれば、複数行のメモリセルの記憶内容が一括消去されるという効果を奏する。
【００２２】
請求項４の強誘電体メモリでは、請求項２において例えば図３及び図４に示す如く、上記アドレスをデコードした信号により選択された行に対応した上記第１及び第２消去スイッチ素子に対してのみ上記消去信号を供給する消去スイッチ制御回路をさらに有する。
この強誘電体メモリによれば、選択した行のみメモリセルの記憶内容が一括消去されるという効果を奏する。
【００２３】
請求項５では、例えば図５に示す如く、強誘電体キャパシタの一端に転送ゲートが接続された強誘電体メモリセルを備え、同一ワード線で選択される第１及び第２の上記強誘電体メモリセルが相補値記憶のためにビット線対の一方及び他方に接続され、複数の該第１及び第２の強誘電体メモリセルの該強誘電体キャパシタの他端がプレート線に共通に接続された強誘電体メモリにおいて、
該複数の第１の強誘電体メモリセルの各々について、該強誘電体キャパシタの該一端と第１共通線との間に接続されたキャパシタと、
該複数の第２の強誘電体メモリセルの各々について、該強誘電体キャパシタの該一端と第２共通線との間に接続されたキャパシタと、
該第１共通線と第１電源電位の導体との間に接続され、消去信号の活性化に応答してオンになる第１消去スイッチ素子と、
該プレート線と第２電源電位の導体との間に接続され、該消去信号の活性化に応答してオンになる第２消去スイッチ素子と、
該第２共通線と第３電源電位の導体との間に接続され、該消去信号の活性化に応答してオンになる第３消去スイッチ素子とを有する。
【００２４】
この強誘電体メモリによれば、消去信号の活性化により第１と第２の強誘電体メモリセルの複数組の各々について、第１の強誘電体メモリセルの強誘電体キャパシタ及びこれに接続されたキャパシタに、第１電源電位と第２電源電位の差が印加され、第２の強誘電体メモリセルの強誘電体キャパシタ及びこれに接続されたキャパシタに、第３電源電位と第２電源電位の差が印加されて、該複数組の相補的記憶内容が一括消去されるという効果を奏する。
【００２５】
請求項６の強誘電体メモリでは、請求項５において例えば図５に示す如く、行アドレスをデコードした信号により選択される上記強誘電体メモリセルの行毎に、上記第１、第２及び第３消去スイッチ素子を有する。
請求項７の強誘電体メモリでは、請求項６において例えば図５に示す如く、上記第１、第２及び第３消去スイッチ素子の複数組に共通に上記消去信号が供給されるように配線されている。
【００２６】
この強誘電体メモリによれば、複数行のメモリセルの記憶内容が一括消去されるという効果を奏する。
請求項８の強誘電体メモリでは、請求項６において例えば図６に示す如く、上記アドレスをデコードした信号により選択された行に対応した上記第１、第２及び第３消去スイッチ素子に対してのみ上記消去信号を供給する消去スイッチ制御回路をさらに有する。
【００２７】
この強誘電体メモリによれば、選択した行のみメモリセルの記憶内容が一括消去されるという効果を奏する。
請求項９では、例えば図７に示す如く、強誘電体キャパシタの一端に転送ゲートが接続された強誘電体メモリセルを備え、複数の該強誘電体メモリセルの該強誘電体キャパシタの他端がプレート線に共通に接続された強誘電体メモリにおいて、
該強誘電体キャパシタは電極間に中間電極を備えており、該複数の強誘電体メモリセルの各々について、該中間電極が共通線に接続され、
該共通線と第１電源電位の導体との間に接続され、消去信号の活性化に応答してオンになる第１消去スイッチ素子と、
該プレート線と第２電源電位の導体との間に接続され、該消去信号の活性化に応答してオンになる第２消去スイッチ素子とを有する。
【００２８】
この強誘電体メモリによれば、消去信号の活性化により複数の強誘電体メモリセルについて、中間電極と、強誘電体キャパシタのプレート線側の電極との間に第１電源電位と第２電源電位との差（消去電圧）が印加され、これによりこの間の部分の誘電分極が一方向にされて、複数の強誘電体メモリセルの記憶内容が一括消去されるという効果を奏する。請求項１の場合よりも弱い消去状態になるが、消去電源電圧がこの部分に印加されるので、消去電源電圧を請求項１の場合よりも低くすることができる。
【００２９】
請求項１０の強誘電体メモリでは、請求項９において例えば図７に示す如く、行アドレスをデコードした信号により選択される上記強誘電体メモリセルの行毎に、上記第１及び第２消去スイッチ素子を有する。
請求項１１の強誘電体メモリでは、請求項１０において例えば図７に示す如く、上記第１及び第２消去スイッチ素子の複数組に共通に上記消去信号が供給されるように配線されている。
【００３０】
この強誘電体メモリによれば、複数行のメモリセルの記憶内容が一括消去されるという効果を奏する。
請求項１２の強誘電体メモリでは、請求項１０において例えば図９に示す如く、上記アドレスをデコードした信号により選択された行に対応した上記第１及び第２消去スイッチ素子に対してのみ上記消去信号を供給する消去スイッチ制御回路をさらに有する。
【００３１】
この強誘電体メモリによれば、選択した行のみメモリセルの記憶内容が一括消去されるという効果を奏する。
請求項１３では、例えば図１０に示す如く、強誘電体キャパシタの一端に転送ゲートが接続された強誘電体メモリセルを備え、同一ワード線で選択される第１及び第２の上記強誘電体メモリセルが相補値記憶のためにビット線対の一方及び他方に接続され、複数の該第１及び第２の強誘電体メモリセルの該強誘電体キャパシタの他端がプレート線に共通に接続された強誘電体メモリにおいて、
該強誘電体キャパシタは電極間に中間電極を備えており、該複数の第１強誘電体メモリセルの各々について、該中間電極が第１共通線に接続され、該複数の第２強誘電体メモリセルの各々について、該中間電極が第２共通線に接続され、
該第１共通線と第１電源電位の導体との間に接続され、消去信号の活性化に応答してオンになる第１消去スイッチ素子と、
該プレート線と第２電源電位の導体との間に接続され、該消去信号の活性化に応答してオンになる第２消去スイッチ素子と、
該第２共通線と第３電源電位の導体との間に接続され、該消去信号の活性化に応答してオンになる第３消去スイッチ素子とを有する。
【００３２】
この強誘電体メモリによれば、消去信号の活性化により第１と第２の強誘電体メモリセルの複数組の各々につき消去用電圧が印加されて、該複数組の相補的記憶内容が一括消去されるという効果を奏する。
請求項１４の強誘電体メモリでは、請求項１３において例えば図１０に示す如く、行アドレスをデコードした信号により選択される上記強誘電体メモリセルの行毎に、上記第１、第２及び第３消去スイッチ素子を有する。
【００３３】
請求項１５の強誘電体メモリでは、請求項１４において例えば図１０に示す如く、上記第１、第２及び第３消去スイッチ素子の複数組に共通に上記消去信号が供給されるように配線されている。
この強誘電体メモリによれば、複数行のメモリセルの記憶内容が一括消去されるという効果を奏する。
【００３４】
請求項１６の強誘電体メモリでは、請求項１４において例えば図１１に示す如く、上記アドレスをデコードした信号により選択された行に対応した上記第１、第２及び第３消去スイッチ素子に対してのみ上記消去信号を供給する消去スイッチ制御回路をさらに有する。
この強誘電体メモリによれば、選択した行のみメモリセルの記憶内容が一括消去されるという効果を奏する。
【００３５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態の強誘電体メモリの概略構成を示す。図１２と同一構成要素には、同一符号を付してその説明を省略する。
【００３６】
メモリセル１０Ｂでは、強誘電体キャパシタ１１と転送ゲート１２との間のノードにキャパシタ１３の一端が接続され、キャパシタ１３の他端が共通線ＣＯＭ０に接続されている。同一行の他のメモリセルについてもこれと同様である。
消去スイッチ回路４０は、消去電源電位ＶＥの導体とプレート線ＰＬ０との間に接続されたＮＭＯＳトランジスタ４１と、グランド電位の導体と共通線ＣＯＭ０との間に接続されたＮＭＯＳトランジスタ４２とを備えている。ＮＭＯＳトランジスタ４１及び４２のゲートには、制御回路２２Ａから消去信号ＥＲＳが供給される。
【００３７】
行デコーダ２４のプレート線に対する出力端は、非選択のとき０Ｖになっており、消去時に０Ｖになるので、この出力端を消去時にプレート線ＰＬ０から切り離すため、プレート線ＰＬ０と行デコーダ２４の出力端との間に、ＰＭＯＳトランジスタであるプレート線分離／接続スイッチ４６が接続され、そのゲートに制御回路２２Ａから消去信号ＥＲＳが供給される。
【００３８】
他のメモリセル行についても上記同様である。
制御回路２２Ａには、負パルスの消去信号＊ＥＲＳが供給され、制御回路２２Ａはこれに応答して、正パルスの消去信号ＥＲＳを、消去スイッチ回路４０内の全てのＮＭＯＳトランジスタのゲート及び各プレート線に接続されたプレート線分離／接続スイッチのゲートに供給する。
【００３９】
他の構成は、図１２のそれと同一である。
次に、上記の如く構成された本実施形態の動作を説明する。
リード又はライトにおいては、消去信号＊ＥＲＳが高レベルで消去信号ＥＲＳが低レベルであり、これにより消去スイッチ回路４０がオフになって、プレート線ＰＬ０及び共通線ＣＯＭ０が消去スイッチ回路４０から電気的に切り離されている。また、全てのプレート線分離／接続スイッチ（４６）がオンになっている。フローティン状態の共通線ＣＯＭ０は、キャパシタ１３により強誘電体キャパシタ１１と絶縁されている。
【００４０】
したがって、リード及びライトの動作はそれぞれ、図１３及び図１４を参照して上述したものと同一である。
図２は、図１の装置の消去動作を示すタイムチャートであり、‘０’のセルに対する‘０’書込消去と‘１’のセルに対する‘０’書込消去とについて、強誘電体の状態をヒステリシスループ上の黒点で示している。
【００４１】
時点ｔ０では、初期状態として消去信号ＥＲＳ、共通線ＣＯＭ０、プレート線ＰＬ０及び電圧ＶＦが０Ｖになっている。また、ワード線ＷＬ０、ビット線ＢＬ０及び＊ＢＬ０も０Ｖになっている。
制御回路２２Ａは、消去信号＊ＥＲＳの立ち下がりに応答して、時点ｔ１で消去信号ＥＲＳを立ち上げる。これにより、プレート線分離／接続スイッチ４６がオフになり、ＮＭＯＳトランジスタ４１及び４２がオンになり、強誘電体キャパシタ１１と１３との直列接続に消去電源電圧ＶＥが印加される。
【００４２】
強誘電体キャパシタ１１及びキャパシタ１３の容量をそれぞれＣＦ及びＣで表すと、強誘電体キャパシタ１１にはＶＥＦ＝ＶＥ・Ｃ／（ＣＦ＋Ｃ）の電圧が印加される。ＶＥ及びＣは、２値の一方のセルの強誘電体の自発分極が電圧ＶＥＦの印加により反転するように定められる。電圧ＶＥＦの印加により、２値の一方のセルが２値の他方になり、２値の他方のセルは２値の他方のままとなって、一方のセル‘０’のセルは状態Ｓ２０から状態Ｓ２１に遷移し、‘１’のセルは状態Ｓ３０から状態Ｓ３１に遷移する。
【００４３】
制御回路２２Ａは、消去信号＊ＥＲＳの立ち上がりに応答して、時点ｔ２で消去信号ＥＲＳを立ち下げる。これにより、消去スイッチ回路４０の全てのトランジスタがオフになって、共通線ＣＯＭ０が０Ｖまで立ち下がり、同時に、プレート線分離／接続スイッチ４６がオンになってプレート線ＰＬ０が０Ｖになる。したがって電圧ＶＦが０Ｖになる。これにより、‘０’のセルは状態Ｓ２２から状態Ｓ２３に遷移し、‘１’のセルは状態Ｓ３２から状態Ｓ３３に遷移する。
【００４４】
このようにして、全メモリセルの記憶内容が‘０’になる。
本第１実施形態によれば、全メモリセルが一括消去されるので、消去動作が高速となる。また、行系回路及び列系回路が不活性の状態で消去が行われるので、メモリセルを１つずつアドレス指定して消去する場合よりも消費電力が減少する。
【００４５】
［第２実施形態］
図３は、本発明の第２実施形態の強誘電体メモリの概略構成を示す。
この装置では、セルを行単位で消去可能にするために、消去スイッチ回路４０に対し消去スイッチ制御回路５０を備えている。消去スイッチ制御回路５０は、制御回路２２Ａからの消去信号ＥＲＳに応答して、消去スイッチ回路４０に対し、行デコーダ２４で選択された行に対応したトランジスタのみオフにする。
【００４６】
図３の回路の一部の構成例を、図４に示す。
行デコーダ２４は、行デコーダコア２４ａと、出力段のアンドゲート２４１〜２４４とを備えている。行デコーダコア２４ａは、行アドレスが０のとき出力Ｑ１を‘１’、出力Ｑ２を‘０’とし、行アドレスが１のとき出力Ｑ１を‘０’、出力Ｑ２を‘１’にする。出力Ｑ１はアンドゲート２４１及び２４２の各々の一方の入力端に供給され、出力Ｑ２はアンドゲート２４３及び２４４の各々の一方の入力端に供給される。
【００４７】
アンドゲート２４１及び２４３の各々の他方の入力端には、図３の制御回路２２Ａからワード線タイミング信号ＴＷＬが供給される。この信号ＴＷＬは、図１３又は図１４において、時点ｔ１で高レベルに遷移し、時点ｔ５で低レベルに遷移する。アンドゲート２４１及び２４３の出力端にはそれぞれワード線ＷＬ０及びＷＬ１が接続されている。
【００４８】
アンドゲート２４２及び２４４の各々の他方の入力端には、図３の制御回路２２Ａからプレート線タイミング信号ＴＰＬが供給される。この信号ＴＰＬは、図１３又は図１４において、時点ｔ１で高レベルに遷移し、時点ｔ４で低レベルに遷移する。アンドゲート２４２及び２４４の出力端にはそれぞれプレート線ＰＬ０及びＰＬ１が接続されている。
【００４９】
消去スイッチ制御回路５０は、アンドゲート５１及び５２を備え、アンドゲート５１及び５２の一方の入力端にそれぞれ行デコーダコア２４ａから出力Ｑ１及びＱ２が供給される。アンドゲート５１及び５２の他方の入力端には図３の制御回路２２Ａから消去信号ＥＲＳが供給される。アンドゲート５１の出力端は消去スイッチ回路４０のＮＭＯＳトランジスタ４１及び４２のゲートに接続され、アンドゲート５２の出力端は消去スイッチ回路４０のＮＭＯＳトランジスタ４４及び４５のゲートに接続されている。
【００５０】
図３において、行アドレスが行アドレスバッファレジスタ２３に供給され、制御回路２２Ａはロウアドレスストローブ信号＊ＲＡＳの立ち下がりに応答して、行アドレスバッファレジスタ２３にラッチ信号を供給する。行アドレスバッファレジスタ２３の出力が行デコーダコア２４ａでデコードされる。図２の時点ｔ１で消去信号ＥＲＳが立ち上げられて、消去スイッチ制御回路５０の出力が有効になり、選択されたメモリセル行の消去が行われる。
【００５１】
次に、制御回路２２Ａはロウアドレスストローブ信号＊ＲＡＳの立ち上がりに応答して、時点ｔ２で消去信号ＥＲＳを立ち下げ、これにより消去スイッチ制御回路５０の出力が無効になって消去動作が完了する。
行単位でメモリセルの記憶内容を消去しても、１行未満の消去すべきメモリセルが残っている場合には、そのメモリセルに対し従来と同様にメモリセルを１つずつアドレス指定して消去する。
【００５２】
このようにして、任意のメモリセル群を高速消去することが可能となる。
［第３実施形態］
図５は、本発明の第３実施形態の強誘電体メモリの概略構成を示す。図１５と同一構成要素には、同一符号を付してその説明を省略する。
メモリセル１０Ｂ及び１０Ｃはそれぞれ、図１５のメモリセル１０及び１０Ａに対応している。メモリセル１０Ｂ及び１０Ｃは、図１のメモリセル１０Ｂと同一構成であるが、メモリセル１０Ｂのキャパシタ１３の一端が共通線ＣＯＭ０１に接続されているのに対し、メモリセル１０Ｃのキャパシタ１３の一端は、共通線ＣＯＭ０１と独立の共通線ＣＯＭ０２に接続されている。同一行の他の列についても同様である。
【００５３】
共通線ＣＯＭ０１は、消去スイッチ回路４０ＡのＮＭＯＳトランジスタ４２を介して消去電源電位ＶＥの導体に接続され、共通線ＣＯＭ０２は、消去スイッチ回路４０ＡのＮＭＯＳトランジスタ４３を介して消去電源電位−ＶＥの導体に接続されている。プレート線ＰＬ０は、消去スイッチ回路４０ＡのＮＭＯＳトランジスタ４１を介してグランド電位の導体に接続されている。
【００５４】
他の行についても上記同様である。
消去スイッチ回路４０Ａ内のＮＭＯＳトランジスタのゲートは共通に接続されており、これに制御回路２２Ａからの消去信号ＥＲＳが供給される。
他の構成は、図１５と同一である。
制御回路２２Ａは、消去信号＊ＥＲＳの立ち下がりに応答して消去信号ＥＲＳを立ち上げ、これにより消去スイッチ回路４０Ａ内のトランジスタが全てオンになる。これにより、強誘電体キャパシタ１１と１３の直列接続には、メモリセル１０Ｂについては消去電源電圧ＶＥが印加され、メモリセル１０Ｃについては消去電源電圧−ＶＥが印加される。したがって、メモリセル１０Ｂに‘１’が格納されメモリセル１０Ｃにこれと相補的な‘０’が格納されて、記憶内容が消去される。他のメモリセル対についても同様である。
【００５５】
［第４実施形態］
図６は、本発明の第４実施形態の強誘電体メモリの概略構成を示す。
この装置では、消去スイッチ回路４０Ａに対し、図３と同様に消去スイッチ制御回路５０Ａを備えて、行単位でメモリセルの記憶内容を消去可能にしている。
［第５実施形態］
図１のように、強誘電体キャパシタ１１と独立なキャパシタ１３を各セルに備えると、セル面積が従来よりも増加する。
【００５６】
そこで、第５実施形態の強誘電体メモリでは、図７に示す如く、電極間に中間電極１４が配置された強誘電体キャパシタ１１Ａを用いて、図１のキャパシタ１３を省略している。電極間の中間電極１４の位置は、中央位置よりも転送ゲート１２側の電極寄りの方が、消去度向上の点で好ましい。中間電極１４は、同一行のメモリセルに共通な共通線ＣＯＭ０に接続されている。
【００５７】
他の構成は、図１のそれと同一である。
図８は、図７の装置の消去動作を示すタイムチャートであり、‘０’のセルに対する‘０’書込消去と‘１’のセルに対する‘０’書込消去とについて、強誘電体の状態をヒステリシスループ上の黒点で示している。
消去動作は、図２の場合と同一である。ただし、強誘電体キャパシタ１１の転送ゲート１２側の電極がフローティング状態になっているので、中間電極１４と、強誘電体キャパシタ１１のプレート線ＰＬ０側の電極との間に消去電源電圧ＶＥが印加されてこの部分のみ消去される。したがって、強誘電体キャパシタ１１Ａは全体として、図１の場合よりも弱い消去状態になる。また、消去電源電圧ＶＥがこの部分に印加されるので、これを図１の場合の消去電源電圧ＶＥよりも低くすることができる。
【００５８】
［第６実施形態］
図９は、本発明の第６実施形態の強誘電体メモリの概略構成を示す。
この装置では、図８の装置に消去スイッチ制御回路５０が付加されており、図３と同様に、行単位でメモリセルの記憶内容を消去可能にしている。
［第７実施形態］
図１０は、本発明の第７実施形態の強誘電体メモリの概略構成を示す。
【００５９】
この装置は、図５の装置においてメモリセルを、図７で用いているメモリセルで置換した構成になっている。
［第８実施形態］
図１１は、本発明の第８実施形態の強誘電体メモリの概略構成を示す。
この装置では、図１０の装置に消去スイッチ制御回路５０Ａが付加されており、図６と同様に、行単位でメモリセルの記憶内容を消去可能にしている。
【００６０】
なお、本発明には外にも種々の変形例が含まれる。
例えば、消去用印加電圧の極性は、上記実施形態の場合と逆であってもよいことは勿論である。
上記実施形態では各行のプレート線及び共通線にそれぞれ独立な消去スイッチ素子を接続した場合を説明したが、複数行のプレート線に共通の第１の消去スイッチ素子を接続し、これに対応して複数行の共通線に共通の第２の消去スイッチ素子を接続した構成であってもよい。
【００６１】
また、図７において、強誘電体キャパシタ１１Ａに対する転送ゲート１２の一端の接続先と共通線の接続先とを逆にすることにより、中間電極１４と強誘電体キャパシタ１１Ａの転送ゲート１２側の電極とからなるキャパシタを図１のキャパシタ１３と対応させ、中間電極１４と強誘電体キャパシタ１１Ａのプレート線ＰＬ０側の電極とからなるキャパシタを図１のキャパシタ１１と対応させよい。この場合、接続先を逆にする前の場合よりも消去電源電圧ＶＥを高くする必要があるが、消去動作により、強誘電体キャパシタ１１Ａの全体を消去状態にすることができる。図９〜図１１についても前記同様である。
【図面の簡単な説明】
【図１】本発明の第１実施形態の強誘電体メモリを示す概略構成図である。
【図２】図１の装置の消去動作を示すタイムチャートである。
【図３】本発明の第２実施形態の強誘電体メモリを示す概略構成図である。
【図４】図３の一部の構成例を示す図である。
【図５】本発明の第３実施形態の強誘電体メモリを示す概略構成図である。
【図６】本発明の第４実施形態の強誘電体メモリを示す概略構成図である。
【図７】本発明の第５実施形態の強誘電体メモリを示す概略構成図である。
【図８】図７の装置の消去動作を示すタイムチャートである。
【図９】本発明の第６実施形態の強誘電体メモリを示す概略構成図である。
【図１０】本発明の第７実施形態の強誘電体メモリを示す概略構成図である。
【図１１】本発明の第８実施形態の強誘電体メモリを示す概略構成図である。
【図１２】従来の強誘電体メモリの概略構成図である。
【図１３】図１２の装置のリード動作を示すタイムチャートである。
【図１４】図１２の装置のライト動作を示すタイムチャートである。
【図１５】従来の他の強誘電体メモリの概略構成図である。
【符号の説明】
１０、１０Ａ〜１０Ｄ  メモリセル
１１、１１Ａ  強誘電体キャパシタ
１２  転送ゲート
１３  キャパシタ
１４  中間電極
２２、２２Ａ  制御回路
２３  行アドレスバッファレジスタ
２４  行デコーダ
２４ａ  行デコーダコア
４０、４０Ａ  消去スイッチ回路
４６  プレート線分離／接続スイッチ
５０、５０Ａ  消去スイッチ制御回路
＊ＥＲＳ、ＥＲＳ  消去信号
ＣＯＭ０、ＣＯＭ０１、ＣＯＭ０２、ＣＯＭ２  共通線
ＶＥ  消去電源電位
Ｐ  誘電分極
ＰＬ０、ＰＬ１  プレート線
ＷＬ０、ＷＬ１  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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