(57)【特許請求の範囲】
【請求項１】
導体パターンを有する回路基板と、
前記導体パターンの主面上に配設され、電気的に逆並列の関係にあるトランジスタおよびダイオードの構造を併せて有する複数の複合トランジスタと、
前記回路基板の周辺に配設されるコレクタ端子と、
前記回路基板の周辺に配設されるエミッタ端子と、を備え、
前記複数の複合トランジスタは、
その一方主面に設けられた、前記トランジスタのコレクタおよび前記ダイオードのカソードに相当する第１の主電極と、
前記一方主面とは反対側の他方主面に設けられた、前記トランジスタのエミッタおよび前記ダイオードのアノードに相当する第２の主電極と、を有し、前記第１の主電極が前記導体パターンの前記主面上に対面するように配設され、
前記導体パターンと前記コレクタ端子、および前記第２の主電極とエミッタ端子がそれぞれワイヤ線によって電気的に接続され、
前記第１の主電極と前記コレクタ端子との間の配線インダクタンス、および前記第２の主電極と前記エミッタ端子との間の配線インダクタンスが、それぞれで同じとなるように前記複数の複合トランジスタが配設される、半導体装置。
【請求項２】
前記複数の複合トランジスタは、共通の電位を基準として動作する同一アームの複合トランジスタであって、電気的に並列に接続される、請求項１記載の半導体装置。
【請求項３】
前記複数の複合トランジスタは、
第１の電位を基準として動作する第１アームの複合トランジスタと、
第１の電位よりも低い第２の電位を基準として動作する第２アームの複合トランジスタとを含み、
前記第１アームの複合トランジスタと、前記第２アームの複合トランジスタとの直列接続でインバータ回路を構成し、
前記第１アームの複合トランジスタと、前記第２アームの複合トランジスタとで、それぞれの前記コレクタ端子および前記エミッタ端子のレイアウトが回転対象な位置関係となるように配設される、請求項１記載の半導体装置。
【請求項４】
前記複数の複合トランジスタのそれぞれは、
前記第２の主電極の端縁部に、前記第２の主電極とは電気的に絶縁されたゲートパッドをさらに有し、
それぞれの前記ゲートパッドが一列に並ぶように、前記複数の複合トランジスタが配列される、請求項１記載の半導体装置。
【請求項５】
前記複数の複合トランジスタは、
第１の電位を基準として動作する第１アームの複合トランジスタと、
前記第１の電位よりも低い第２の電位を基準として動作する第２アームの複合トランジスタとを含み、
前記第１アームの複合トランジスタと、前記第２アームの複合トランジスタとで、それぞれの前記ゲートパッドが線対称な位置関係となるように配列される、請求項４記載の半導体装置。
【請求項６】
前記複数の複合トランジスタは、
前記第２の主電極上に配設された温度検出のためのダイオードをさらに備える、請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、電力用インバータに用いられる半導体装置モジュールに関する。
【０００２】
【従来の技術】
図１３に、ハーフブリッジ回路を有した半導体装置モジュール８０の回路構成を示す。図１３において、コレクタ端子Ｃ１とエミッタ端子Ｅ２との間に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの電力用トランジスタＴ１およびＴ３がトーテムポール接続され、ハーフブリッジ型インバータを構成している。また、トランジスタＴ１およびＴ３には、それぞれ、環流電流用のダイオード（フリーホイールダイオード）Ｄ１およびＤ３が逆並列接続されている。
【０００３】
そして、トランジスタＴ１およびＴ３の接続ノードは出力端子ＯＴに接続されるとともに、制御エミッタ端子ＣＥ１にも接続されている。なお、トランジスタＴ３のエミッタはエミッタ端子Ｅ２に接続されるとともに、制御エミッタ端子ＣＥ２にも接続されている。
【０００４】
また、コレクタ端子Ｃ１とエミッタ端子Ｅ２との間には、電力用トランジスタＴ２およびＴ４がトーテムポール接続され、それぞれには、フリーホイールダイオードＤ２およびＤ４が逆並列接続されている。
【０００５】
トランジスタＴ２およびＴ４の接続ノードは出力端子ＯＴに接続されるとともに、制御エミッタ端子ＣＥ１にも接続されている。なお、トランジスタＴ４のエミッタはエミッタ端子Ｅ２に接続されるとともに、制御エミッタ端子ＣＥ２にも接続されている。
【０００６】
制御エミッタ端子ＣＥ１およびＣＥ２はトランジスタＴ１〜Ｔ４の駆動に際して使用され、例えば、制御エミッタ端子ＣＥ１とゲート端子Ｇ１との間にゲート−エミッタ間電圧（例えば１５Ｖ程度）を印加することでトランジスタＴ１を駆動することができる。
【０００７】
そして、トランジスタＴ１およびＴ２のゲートは、ゲート端子Ｇ１に共通に接続され、トランジスタＴ１およびＴ２は並列動作する構成となっている。また、トランジスタＴ３およびＴ４のゲートは、ゲート端子Ｇ２に共通に接続され、トランジスタＴ３およびＴ４は並列動作する構成となっている。
【０００８】
なお、トランジスタＴ１およびＴ２は、出力端子ＯＴの電位を基準電位として、コレクタ電位との間でスイッチング動作するデバイスである。また、トランジスタＴ３およびＴ４は、接地電位を基準電位として、出力端子ＯＴの電位との間でスイッチング動作するデバイスである。
【０００９】
このように、同じ電位を基準として動作するトランジスタを、同一アームのトランジスタと呼称する。なお、トランジスタＴ１およびＴ２をＰ側アームのトランジスタ、トランジスタＴ３およびＴ４をＮ側アームのトランジスタと呼称する場合もある。
【００１０】
図１４に、半導体装置モジュール８０のパッケージ内の平面レイアウトを示す。図１４において、矩形の回路基板ＢＳ上に平面視形状が矩形の導体パターンＰ１０およびＰ３０が並列に配設されている。そして、導体パターンＰ１０の外周に、外周のほぼ半周分を囲むように、平面視形状がＬ字状の導体パターンＰ２０が配設され、導体パターンＰ３０の外周に、外周のほぼ半周分を囲むように、平面視形状がＬ字状の導体パターンＰ４０が配設されている。なお、導体パターンＰ２０およびＰ４０は、互いに、回転対称な位置関係となるように配設されている。
【００１１】
導体パターンＰ１０の上部には、トランジスタＴ１およびＴ２が、回転対称な位置関係となるように互い違いに配設され、また、トランジスタＴ１およびＴ２に隣接して、フリーホイールダイオードＤ１およびＤ２が、回転対称な位置関係となるように互い違いに配設されている。
【００１２】
同様に、導体パターンＰ３０の上部には、トランジスタＴ３およびＴ４が、回転対称な位置関係となるように互い違いに配設され、また、トランジスタＴ３およびＴ４に隣接して、フリーホイールダイオードＤ３およびＤ４が、回転対称な位置関係となるように互い違いに配設されている。
【００１３】
そして、回路基板ＢＳの一方の長辺の外方には、コレクタ端子Ｃ１およびエミッタ端子Ｅ２が配設されている。コレクタ端子Ｃ１は、導体パターンＰ１０の配設領域に対応するように配設され、エミッタ端子Ｅ２は、導体パターンＰ３０の配設領域に対応するように配設されている。
【００１４】
また、回路基板ＢＳの他方の長辺の外方には、出力端子ＯＴが配設されている。出力端子ＯＴは、導体パターンＰ１０およびＰ３０の配設領域に跨って対応するように長辺に沿って配設されている。
【００１５】
さらに、回路基板ＢＳの導体パターンＰ１０が配設された側の短辺の外方には、制御エミッタ端子ＣＥ１およびゲート端子Ｇ１が配設され、回路基板ＢＳの導体パターンＰ３０が配設された側の短辺の外方には、制御エミッタ端子ＣＥ２およびゲート端子Ｇ２が配設されている。
【００１６】
コレクタ端子Ｃ１は、アルミニウム等のワイヤ線ＷＲによって導体パターンＰ１０に電気的に接続されている。なお、トランジスタＴ１およびＴ２のコレクタ、フリーホイールダイオードＤ１およびＤ２のカソードは、導体パターンＰ１０に対面するように、それぞれ下面側に配設されており、トランジスタＴ１およびＴ２のエミッタ、フリーホイールダイオードＤ１およびＤ２のアノードは、それぞれ上面側に配設されている。
【００１７】
そして、トランジスタＴ１およびＴ２のエミッタ、フリーホイールダイオードＤ１およびＤ２のアノードは、ワイヤ線ＷＲによって出力端子ＯＴに電気的に接続され、トランジスタＴ１およびＴ２のゲートは、導体パターンＰ２０にワイヤ線ＷＲを介して電気的に接続され、導体パターンＰ２０を経由してゲート端子Ｇ１に電気的に接続される構成となっている。なお、トランジスタＴ１のエミッタは、ワイヤ線ＷＲを介して制御エミッタ端子ＣＥ１に電気的に接続されている。
【００１８】
また、出力端子ＯＴは、アルミニウム等のワイヤ線ＷＲによって導体パターンＰ３０に電気的に接続されている。なお、トランジスタＴ３およびＴ４のコレクタ、フリーホイールダイオードＤ３およびＤ４のカソードは、導体パターンＰ３０に対面するように、それぞれ下面側に配設されており、トランジスタＴ３およびＴ４のエミッタ、フリーホイールダイオードＤ３およびＤ４のアノードは、それぞれ上面側に配設されている。
【００１９】
そして、トランジスタＴ３およびＴ４のエミッタ、フリーホイールダイオードＤ３およびＤ４のアノードは、ワイヤ線ＷＲによってエミッタ端子Ｅ２に電気的に接続され、トランジスタＴ３およびＴ４のゲートは、導体パターンＰ４０にワイヤ線ＷＲを介して電気的に接続され、導体パターンＰ４０を経由してゲート端子Ｇ２に電気的に接続される構成となっている。なお、トランジスタＴ４のエミッタは、ワイヤ線ＷＲを介して制御エミッタ端子ＣＥ２に電気的に接続されている。
【００２０】
このように、半導体装置モジュール８０においては、１つのアームに複数のＩＧＢを有し、同一アームのＩＧＢＴどうし、すなわちトランジスタＴ１およびＴ２、トランジスタＴ３およびＴ４は、導体パターンＰ１０およびＰ３０上で、それぞれ回転対称な位置関係となるように互い違いに配設されていた。
【００２１】
これは、ＩＧＢＴとフリーホイールダイオードとでは電力損失の比率が異なることに起因している。
【００２２】
図１５に、ＩＧＢＴとフリーホイールダイオードとの電力損失についてのシミュレーション結果の一例を示す。
【００２３】
図１５において、横軸にアームに流れる電流（Ａ）を、縦軸に電力損失（Ｗ）を示し、ＩＧＢＴの特性を太線で、フリーホイールダイオード（ＦＷＤｉ）の特性を細線で示す。
【００２４】
図１５から判るように、ＩＧＢＴの電力損失は、最大でフリーホイールダイオードの６倍もある。このように、ＩＧＢＴの方が電力損失が大きい、すなわち、発熱が大きいので、発熱源となっていた。この理由は、インバータにおいては、トランジスタが主として電力変換に寄与するのに対し、ダイオードは、対をなすトランジスタが休止中に環流電流を流すだけなので電力損失が小さいからである。
【００２５】
従って、ＩＧＢＴどうしを並列して配設して発熱源を集中させるよりも、フリーホイールダイオードと互い違いにすることで、発熱源を分散させて、回路基板ＢＳ上の温度分布を均一にするためにＩＧＢＴが互い違いに配設されていた。
【００２６】
【発明が解決しようとする課題】
しかし、ＩＧＢＴおよびフリーホイールダイオードを互い違いに配設することで、導体パターンが各チップに対して均等な位置関係にならず、ワイヤボンディングによる配線長の相違を含めて、同一アーム内にも拘わらず各チップの配線インダクタンスが不均等になるという状況が発生する。
【００２７】
図１６に、一例としてＰ側アーム内の等価回路を示す。図１６に示すように、トランジスタＴ１およびＴ２、フリーホイールダイオードＤ１およびＤ２と各端子（Ｃ１、Ｅ１、Ｇ１およびＯＴ）との間には、それぞれ配線インダクタンスＷＬが存在しているが、例えば、トランジスタＴ１のコレクタとコレクタ端子Ｃ１との間には２つのインダクタンスＷＬしか存在しないのに対し、トランジスタＴ２とコレクタ端子Ｃ１との間には３つのインダクタンスＷＬが存在している。
【００２８】
この結果、スイッチング時に並列動作するトランジスタＴ１およびＴ２のコレクタ電流が均等に流れず、電力損失が特定のＩＧＢＴに偏るという問題が生じていた。なお、配線インダクタンスとは、ワイヤ線のインダクタンスだけでなく、導体パターンのインダクタンスなど、電流経路となる構成のインダクタンスを含んでいることは言うまでもない。
【００２９】
ここで、図１７に、トランジスタＴ１およびＴ２のスイッチング時に流れるコレクタ電流の特性を示す。
【００３０】
図１７において、横軸に時間経過（μsec）を、縦軸にコレクタ電流Ｉc（Ａ）を示し、トランジスタＴ１の特性を太線で、トランジスタＴ２の特性を細線で示す。
【００３１】
図１７から判るように、トランジスタＴ１のコレクタ電流の最大値は、トランジスタＴ２のそれよりも高く、トランジスタＴ１およびＴ２のコレクタ電流にアンバランスが生じている。
【００３２】
このように、同一アーム内のトランジスタどうしで、コレクタ電流のアンバランスが生じることで、モジュールの設計においては、電流定格を単純にモジュールの内のトランジスタの定格の並列個数倍に設定することはできず、アンバランスを見込んで、モジュールの定格を下げなければならないという問題があった。また、インバータにおいては、相間短絡が発生した場合に、コレクタ電流のアンバランスにより、特定のトランジスタに電流が集中し、不具合が発生しやすくなるという問題があった。
【００３３】
本発明は上記のような問題点を解消するためになされたもので、半導体装置モジュールの回路基板における温度分布を均一できるとともに、トランジスタのコレクタ電流のアンバランスを解消して、モジュールの設計を単純化でき、また電流集中に起因するトランジスタの不具合の発生を防止することを目的とする。
【００３４】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、導体パターンを有する回路基板と、前記導体パターンの主面上に配設され、電気的に逆並列の関係にあるトランジスタおよびダイオードの構造を併せて有する複数の複合トランジスタと、前記回路基板の周辺に配設されるコレクタ端子と、前記回路基板の周辺に配設されるエミッタ端子とを備え、前記複数の複合トランジスタは、その一方主面に設けられた、前記トランジスタのコレクタおよび前記ダイオードのカソードに相当する第１の主電極と、前記一方主面とは反対側の他方主面に設けられた、前記トランジスタのエミッタおよび前記ダイオードのアノードに相当する第２の主電極とを有し、前記第１の主電極が前記導体パターンの前記主面上に対面するように配設され、前記導体パターンと前記コレクタ端子、および前記第２の主電極とエミッタ端子がそれぞれワイヤ線によって電気的に接続され、前記第１の主電極と前記コレクタ端子との間の配線インダクタンス、および前記第２の主電極と前記エミッタ端子との間の配線インダクタンスが、それぞれで同じとなるように前記複数の複合トランジスタが配設されている。
【００３５】
本発明に係る請求項２記載の半導体装置は、前記複数の複合トランジスタが、共通の電位を基準として動作する同一アームの複合トランジスタであって、電気的に並列に接続されている。
【００３６】
本発明に係る請求項３記載の半導体装置は、前記複数の複合トランジスタが、第１の電位を基準として動作する第１アームの複合トランジスタと、第１の電位よりも低い第２の電位を基準として動作する第２アームの複合トランジスタとを含み、前記第１アームの複合トランジスタと、前記第２アームの複合トランジスタとの直列接続でインバータ回路を構成し、前記第１アームの複合トランジスタと、前記第２アームの複合トランジスタとで、それぞれの前記コレクタ端子および前記エミッタ端子のレイアウトが回転対象な位置関係となるように配設されている。
【００３７】
本発明に係る請求項４記載の半導体装置は、前記複数の複合トランジスタのそれぞれが、前記第２の主電極の端縁部に、前記第２の主電極とは電気的に絶縁されたゲートパッドをさらに有し、それぞれの前記ゲートパッドが一列に並ぶように、前記複数の複合トランジスタが配列されている。
【００３８】
本発明に係る請求項５記載の半導体装置は、前記複数の複合トランジスタが、第１の電位を基準として動作する第１アームの複合トランジスタと、前記第１の電位よりも低い第２の電位を基準として動作する第２アームの複合トランジスタとを含み、前記第１アームの複合トランジスタと、前記第２アームの複合トランジスタとで、それぞれの前記ゲートパッドが線対称な位置関係となるように配列されている。
【００３９】
本発明に係る請求項６記載の半導体装置は、前記複数の複合トランジスタは、前記第２の主電極上に配設された温度検出のためのダイオードをさらに備えている。
【００４０】
【発明の実施の形態】
＜１．装置構成＞
図１に本発明に係る半導体装置の実施の形態として、同一アーム内に電気的に並列に接続された複数の複合トランジスタＣＴ１０、ＣＴ２０およびＣＴ３０を備えた半導体装置モジュール１００の回路構成を示す。
【００４１】
複合トランジスタＣＴ１０〜ＣＴ３０は、ＩＧＢＴなどの電力用トランジスタにフリーホイールダイオードを内蔵したトランジスタであり、フリーホイールダイオードは電力用トランジスタに逆並列に接続されている。
【００４２】
図１において、コレクタ端子Ｃ１とエミッタ端子Ｅ１との間に、複合トランジスタＣＴ１０〜ＣＴ３０が電気的に並列に接続され、複合トランジスタＣＴ１０〜ＣＴ３０のゲートは、ゲート端子Ｇ１に共通に接続され、複合トランジスタＣＴ１０〜ＣＴ３０は並列動作する構成となっている。
【００４３】
複合トランジスタＣＴ１０〜ＣＴ３０のエミッタは、エミッタ端子Ｅ１に接続されるとともに、制御エミッタ端子ＣＥ１にも接続されている。
【００４４】
制御エミッタ端子ＣＥ１は複合トランジスタＣＴ１０〜ＣＴ３０の駆動に際して使用され、例えば、制御エミッタ端子ＣＥ１とゲート端子Ｇ１との間にゲート−エミッタ間電圧（例えば１５Ｖ程度）を印加することで複合トランジスタＣＴ１０〜ＣＴ３０トランジスタを駆動することができる。
【００４５】
図２に、半導体装置モジュール１００のパッケージ内の平面レイアウトを示す。図２において、平面視形状が矩形の回路基板ＢＳ１上に、回路基板ＢＳ１と相似形の導体パターンＰ９が配設されている。そして、導体パターンＰ９の外周に、平面視形状がＬ字状の導体パターンＰ９１が配設されている。なお、導体パターンＰ９１は、その長軸が回路基板ＢＳ１の長辺に沿って延在するように配設されている。
【００４６】
導体パターンＰ９の上部には、複合トランジスタＣＴ１０〜ＣＴ３０が並列して配設されている。複合トランジスタＣＴ１０〜ＣＴ３０は、平面視形状が矩形で、その上主面の端縁部にはゲートパッドＧＰが設けられている。
【００４７】
複合トランジスタＣＴ１０〜ＣＴ３０は、導体パターンＰ９１の長軸に平行してゲートパッドＧＰが一列に並び、かつゲートパッドＧＰから導体パターンＰ９１までの距離が短くなるようにゲートパッドＧＰの配列が、導体パターンＰ９１の配設側寄りとなるように配設されている。
【００４８】
そして、回路基板ＢＳ１の導体パターンＰ９１の長軸が配設された側の長辺の外方には、コレクタ端子Ｃ１が配設されている。コレクタ端子Ｃ１は、導体パターンＰ９の配設領域に対応するように配設されている。
【００４９】
また、回路基板ＢＳ１のもう一方の長辺の外方には、エミッタ端子Ｅ１が配設されている。エミッタ端子Ｅ１は、導体パターンＰ９の配設領域に対応するように配設されている。
【００５０】
また、回路基板ＢＳ１の導体パターンＰ９１の短軸が配設された側の短辺の外方には、制御エミッタ端子ＣＥ１およびゲート端子Ｇ１が配設されている。
【００５１】
コレクタ端子Ｃ１は、アルミニウム等のワイヤ線ＷＲによって導体パターンＰ９に電気的に接続されている。なお、複合トランジスタＣＴ１０〜ＣＴ３０のコレクタ（内蔵するフリーホイールダイオードのカソードも含む）は、導体パターンＰ９に対面するように、それぞれ下面側に配設されており、エミッタ（内蔵するフリーホイールダイオードのアノードも含む）は、それぞれ上面側に配設されている。
【００５２】
そして、複合トランジスタＣＴ１０〜ＣＴ３０のエミッタは、ワイヤ線ＷＲによってエミッタ端子Ｅ１に電気的に接続され、ゲートパッドＧＰは導体パターンＰ９１にワイヤ線ＷＲにより電気的に接続され、導体パターンＰ９１はワイヤ線ＷＲを介してゲート端子Ｇ１に電気的に接続されている。また、複合トランジスタＣＴ１０のエミッタは、ワイヤ線ＷＲを介して制御エミッタ端子ＣＥ１にも電気的に接続されている。
【００５３】
なお、コレクタ端子Ｃ１およびエミッタ端子Ｅ１は、回路基板ＢＳ１を囲むように配設される絶縁ケース（図示せず）から突出するように回路基板ＢＳ１の上方に延在し、外部装置と接続される。これは他の制御エミッタ端子ＣＥ１、ゲート端子Ｇ１についても同じである。
【００５４】
ここで、図３および図４を用いて、フリーホイールダイオードを内蔵した複合トランジスタの構成について説明する。
【００５５】
図３にフリーホイールダイオードを内蔵した複合トランジスタＣＴの断面構成を示す。図３に示すように、複合トランジスタＣＴはｎ型のシリコン基板１の上主面表面内において、ｐ型ベース領域８が形成され、当該ｐ型ベース領域８を深さ方向に貫通するように複数のトレンチ型のゲート電極１１が並列に形成されている。ゲート電極１１の間のｐ型ベース領域８の表面内には、ｐ型不純物を比較的高濃度に含んだｐ型半導体領域１２が選択的に形成されている。ｐ型半導体領域１２はｐ型ベース領域８とエミッタ電極１９との電気的接続が良好に行われることを目的として設けられている。
【００５６】
そして、ｐ型半導体領域１２を両側から挟むように、ｎ型不純物を比較的高濃度に含んだｎ型エミッタ領域９が形成されている。なおｎ型エミッタ領域９はゲート電極１１の表面に形成されたゲート絶縁膜（図示省略）に接触する構成となっている。ここで、シリコン基板１はＩＧＢＴのｎ型ベース層となる。
【００５７】
そして、ｎ型エミッタ領域９の表面の一部にはエミッタ電極１９が形成されている。
【００５８】
これら、ｐ型ベース領域８、ｎ型エミッタ領域９、ゲート電極１１が形成される領域をセル領域２ＴＣと呼称する。
【００５９】
また、セル領域２ＴＣを取り囲むように浮遊電位の複数のｐ型半導体領域２８が同心状に形成され、電界緩和リング領域２ＴＧを形成している。なお、セル領域２ＴＣおよび電界緩和リング領域２ＴＧの構造を総称して、エミッタ側構造２とする。
【００６０】
そして、シリコン基板１の下主面上全面には、ｎ型バッファ層３が配設され、ｎ型バッファ層３の主面内に、ｐ型コレクタ層４がｐ型ベース領域８の形成領域（すなわちセル領域２ＴＣ）にほぼ対応して選択的に形成され、ｐ型コレクタ層４と間隔を開けてｐ型コレクタ層４を囲むようにｎ型カソード領域６が選択的に形成された構成となっている。そして、ｎ型バッファ層３、ｐ型コレクタ層４、ｎ型カソード領域６に接触するようにコレクタ電極５が形成されている。
【００６１】
複合トランジスタＣＴの動作に際しては、ａ、ｂの２つの電流経路が形成される、すなわち、電流経路ａはエミッタ電極１９、ｐ型半導体領域１２、ｐ型ベース領域８、シリコン基板（ｎ型ベース層）１、ｎ型バッファ層３、ｎ型カソード領域６、コレクタ電極５で構成されるフリーホイールダイオードを流れる電流経路であり、電流経路ｂはコレクタ電極５、ｐ型コレクタ層４、ｎ型バッファ層３、ｎ型ベース層１、ｐ型ベース領域８、ｎ型エミッタ領域９、エミッタ電極１９で構成されるＩＧＢＴを流れる電流経路である。
【００６２】
このような構成の複合トランジスタＣＴにおいては、コレクタ電極５に正電圧（エミッタ電極に比べて正を意味する）が印加され、ゲート電極１１の電圧がオフ電位の場合、ｐ型ベース領域８とｎ型ベース層１との間のｐｎ接合で電圧が保持され、空乏層によって電流は遮断される。一方、コレクタ電極５に正電圧が印加された状態で、ゲート電極１１の電圧がオン電圧となった場合、電流経路ｂに電流が流れ、ＩＧＢＴとして動作する。
【００６３】
そして、コレクタ電極５に負の電圧が印加された場合、ｐ型コレクタ層４とｎ型バッファ層３とで構成されるｐｎ接合のため、電流経路ｂに沿っては電流が流れずに、電流経路ａに沿った電流が流れ、ダイオード動作を行う。
【００６４】
ここで、複合トランジスタＣＴをエミッタ電極側から見た平面構成を図４に示す。図４に示すように複合トランジスタＣＴは矩形形状の基板上に形成され、矩形のセル領域２ＴＣを矩形の電界緩和リング領域が取り囲む形状となっている。そして、電界緩和リング領域を取り囲むように浮遊電位のｎ型半導体領域２７が形成されている。
【００６５】
セル領域２ＴＣには複数のゲートラインＧＬが並列に形成され、ゲートラインＧＬの端部はセル領域２ＴＣの外縁を規定するゲートリング領域ＧＲに接続され、全ゲートラインＧＬが共通の電位となる構成となっている。また、ゲートラインＧＬと外部との電気的接続を行うゲートパッドＧＰが部分的に設けられている。
【００６６】
なお、ゲートラインＧＬ間はエミッタ電極１９で覆われ、その上には各エミッタ電極１９を電気的に接続する上部エミッタ電極１９０で覆われているが、図４においては便宜的に上部エミッタ電極１９０の一部を省略している。
【００６７】
なお、図３に示した複合トランジスタＣＴの断面構成は、図４におけるＡ−Ａ線での断面を示しており、図３に示すゲート電極１１は、ゲートラインＧＬの長手方向に沿って垂直に配設された複数のゲート電極１１のごく一部である。
【００６８】
図２に示した複合トランジスタＣＴ１０〜ＣＴ３０の平面視形状は、図４とは若干相違しているが、基本的には同じであり、１つのチップ内で、ダイオード動作とＩＧＢＴ動作を交互に行うので、電力損失によって生じた熱は、チップ温度を全体的に上昇させ、温度分布が偏ることがない。
【００６９】
従って、図２に示すように、複合トランジスタＣＴ１０〜ＣＴ３０を回路基板ＢＳ１のほぼ中央部に配設するだけで、回路基板ＢＳ１における温度分布の偏りを防止することができる。
【００７０】
＜２．作用効果＞
以上説明したように、半導体装置モジュール１００においては、ＩＧＢＴにフリーホイールダイオードを内蔵した複合トランジスタＣＴ１０〜ＣＴ３０を用いることで、ＩＧＢＴとフリーホイールダイオードとで電力損失の比率が異なることに起因しての温度分布の偏りを防止するために、回路基板上で、ＩＧＢＴを互い違いになるように配設する必要がなくなる。この結果、導体パターンが各チップに対して均等な位置関係となるように各チップを配設することができ、少なくとも同一アーム内においては、各チップの配線インダクタンスを均等にすることができる。
【００７１】
例えば、図２において、エミッタ端子Ｅ１と複合トランジスタＣＴ１０〜ＣＴ３０のエミッタとを電気的に接続するそれぞれのワイヤ線ＷＲの長さは何れも同じであり、コレクタ端子Ｃ１からワイヤ線ＷＲ、導体パターンＰ９を介して複合トランジスタＣＴ１０〜ＣＴ３０のそれぞれのコレクタに達するまでの電流経路長も同じになっている。
【００７２】
配線インダクタンスが均等になることで、少なくとも同一アーム内のトランジスタどうしで、コレクタ電流のアンバランスが生じることがないので、アンバランスを見込んでモジュールの定格を下げるなどの配慮が不要となり、モジュールの設計を単純化できる。
【００７３】
また、インバータにおいて複合トランジスタを用いることで、相間短絡が発生した場合でも、特定のトランジスタに電流が集中し不具合が発生することを防止できる。
【００７４】
＜３．インバータへの適用例＞
以下、複合トランジスタを用いてインバータを構成した例について図５および図６を用いて説明する。
【００７５】
図５に、ハーフブリッジ回路を有した半導体装置モジュール２００の回路構成を示す。図５において、コレクタ端子Ｃ１とエミッタ端子Ｅ２との間に、複合トランジスタＣＴ１およびＣＴ３がトーテムポール接続され、ハーフブリッジ型インバータを構成している。
【００７６】
そして、複合トランジスタＣＴ１およびＣＴ３の接続ノードは出力端子ＯＴに接続されるとともに、制御エミッタ端子ＣＥ１にも接続されている。なお、複合トランジスタＣＴ３のエミッタはエミッタ端子Ｅ２に接続されるとともに、制御エミッタ端子ＣＥ２にも接続されている。
【００７７】
また、コレクタ端子Ｃ１とエミッタ端子Ｅ２との間には、複合トランジスタＣＴ２およびＣＴ４がトーテムポール接続され、ハーフブリッジ型インバータを構成している。
【００７８】
複合トランジスタＣＴ２およびＣＴ４の接続ノードは出力端子ＯＴに接続されるとともに、制御エミッタ端子ＣＥ１にも接続されている。なお、複合トランジスタＣＴ４のエミッタはエミッタ端子Ｅ２に接続されるとともに、制御エミッタ端子ＣＥ２にも接続されている。
【００７９】
なお、複合トランジスタＣＴ１およびＣＴ２をＰ側アームのトランジスタ、複合トランジスタＣＴ３およびＣＴ４をＮ側アームのトランジスタと呼称する場合もある。
【００８０】
また、出力端子ＯＴは、Ｐ側アームの複合トランジスタにとってはエミッタ端子でもあり、Ｎ側アームの複合トランジスタにとってはコレクタ端子でもある。
【００８１】
そして、複合トランジスタＣＴ１およびＣＴ２のゲートは、ゲート端子Ｇ１に共通に接続され、複合トランジスタＣＴ１およびＣＴ２は並列動作する構成となっている。また、複合トランジスタＣＴ３およびＣＴ４のゲートは、ゲート端子Ｇ２に共通に接続され、複合トランジスタＣＴ３およびＣＴ４は並列動作する構成となっている。
【００８２】
なお、複合トランジスタＣＴ１およびＣＴ２は、出力端子ＯＴの電位を基準電位として、コレクタ電位との間でスイッチング動作するデバイスであり、複合トランジスタＣＴ３およびＣＴ４は、接地電位を基準電位として、出力端子ＯＴの電位との間でスイッチング動作するデバイスである。
【００８３】
図６に、半導体装置モジュール２００のパッケージ内の平面レイアウトを示す。図６において、矩形の回路基板ＢＳ２上に平面視形状が矩形の導体パターンＰ１およびＰ２が並列に配設されている。そして、導体パターンＰ１の外周に、外周のほぼ半周分を囲むように、平面視形状がＣ字状の導体パターンＰ１１が配設され、導体パターンＰ２の外周に、外周のほぼ半周分を囲むように、平面視形状がＣ字状の導体パターンＰ２１が配設されている。なお、導体パターンＰ１１およびＰ２１は、互いに、回転対称な位置関係となるように配設されている。
【００８４】
導体パターンＰ１の上部には、複合トランジスタＣＴ１およびＣＴ２が並列して配設されている。複合トランジスタＣＴ１およびＣＴ２は、平面視形状が矩形で、その上主面の一方の長辺側の端縁部にはゲートパッドＧＰが設けられている。
【００８５】
複合トランジスタＣＴ１およびＣＴ２は、それぞれのゲートパッドＧＰが導体パターンＰ１１のＣ字の端部にそれぞれ近接して位置するように、ゲートパッドＧＰが配設されていない側の長辺どうしが対向するように配設されている。
【００８６】
同様に、導体パターンＰ２の上部には、複合トランジスタＣＴ３およびＣＴ４が並列して配設されている。複合トランジスタＣＴ３およびＣＴ４は、平面視形状が矩形で、その上主面の一方の長辺側の端縁部にはゲートパッドＧＰが設けられている。
【００８７】
複合トランジスタＣＴ３およびＣＴ４は、それぞれのゲートパッドＧＰが導体パターンＰ２１のＣ字の端部にそれぞれ近接して位置するように、ゲートパッドＧＰが配設されていない側の長辺どうしが対向するように配設されている。
【００８８】
そして、回路基板ＢＳ２の一方の長辺の外方には、コレクタ端子Ｃ１およびエミッタ端子Ｅ２が配設されている。コレクタ端子Ｃ１は、導体パターンＰ１の配設領域に対応するように配設され、エミッタ端子Ｅ２は、導体パターンＰ２の配設領域に対応するように配設されている。
【００８９】
また、回路基板ＢＳ２の他方の長辺の外方には、出力端子ＯＴが配設されている。出力端子ＯＴは、導体パターンＰ１およびＰ２の配設領域に跨って対応するように長辺に沿って配設されている。
【００９０】
さらに、回路基板ＢＳ２の導体パターンＰ１が配設された側の短辺の外方には、制御エミッタ端子ＣＥ１およびゲート端子Ｇ１が配設され、回路基板ＢＳ２の導体パターンＰ２が配設された側の短辺の外方には、制御エミッタ端子ＣＥ２およびゲート端子Ｇ２が配設されている。
【００９１】
なお、コレクタ端子Ｃ１、エミッタ端子Ｅ２、出力端子ＯＴは、回路基板ＢＳ２を囲むように配設される絶縁ケース（図示せず）から突出するように回路基板ＢＳ２の上方に延在し、外部装置と接続される。これは他の端子についても同じである。
【００９２】
コレクタ端子Ｃ１は、アルミニウム等のワイヤ線ＷＲによって導体パターンＰ１に電気的に接続されている。なお、複合トランジスタＣＴ１およびＣＴ２のコレクタ（内蔵するフリーホイールダイオードのカソードも含む）は、導体パターンＰ１に対面するように、それぞれ下面側に配設されており、エミッタ（内蔵するフリーホイールダイオードのアノードも含む）は、それぞれ上面側に配設されている。
【００９３】
そして、複合トランジスタＣＴ１およびＣＴ２のエミッタは、ワイヤ線ＷＲによって出力端子ＯＴに電気的に接続され、複合トランジスタＣＴ１およびＣＴ２のゲートは、導体パターンＰ１１にワイヤ線ＷＲを介して電気的に接続され、導体パターンＰ１１を経由してゲート端子Ｇ１に電気的に接続される構成となっている。なお、複合トランジスタＣＴ１のエミッタは、ワイヤ線ＷＲを介して制御エミッタ端子ＣＥ１にも電気的に接続されている。
【００９４】
また、出力端子ＯＴは、アルミニウム等のワイヤ線ＷＲによって導体パターンＰ２に電気的に接続されている。なお、複合トランジスタＣＴ３およびＣＴ４のコレクタ（内蔵するフリーホイールダイオードのカソードも含む）は、導体パターンＰ２に対面するように、それぞれ下面側に配設されており、エミッタ（内蔵するフリーホイールダイオードのアノードも含む）は、それぞれ上面側に配設されている。
【００９５】
そして、複合トランジスタＣＴ３およびＣＴ４のエミッタは、ワイヤ線ＷＲによってエミッタ端子Ｅ２に電気的に接続され、複合トランジスタＣＴ３およびＣＴ４のゲートは、導体パターンＰ２１にワイヤ線ＷＲを介して電気的に接続され、導体パターンＰ２１を経由してゲート端子Ｇ２に電気的に接続される構成となっている。なお、複合トランジスタＣＴ４のエミッタは、ワイヤ線ＷＲを介して制御エミッタ端子ＣＥ２にも電気的に接続されている。
【００９６】
このように、複合トランジスタを用いてインバータを構成した場合にも、導体パターンが各チップに対して均等な位置関係となるように各チップを配設することができ、少なくとも同一アーム内においては、各チップの配線インダクタンスを均等にすることができる。
【００９７】
＜４．複合トランジスタを用いた場合のさらなる利点＞
以上説明した実施の形態においては、複合トランジスタを用いることで、回路基板上で温度分布の偏りを防止することができるという効果を示したが、複合トランジスタを用いることで、モジュール内の構成をさらに簡略化できるいう利点がある。
【００９８】
図７に、ハーフブリッジ回路を有した半導体装置モジュール９０の回路構成を示す。図７において、コレクタ端子Ｃ１とエミッタ端子Ｅ２との間に、ＩＧＢＴなどの電力用トランジスタＴ１１およびＴ１２がトーテムポール接続され、ハーフブリッジ型インバータを構成している。また、トランジスタＴ１１およびＴ１２には、それぞれ、フリーホイールダイオードＤ１１およびＤ１２が逆並列接続されている。
【００９９】
また、トランジスタＴ１１およびＴ１２の接続ノードは出力端子ＯＴに接続されるとともに、制御エミッタ端子ＣＥ１にも接続されている。なお、トランジスタＴ１２のエミッタはエミッタ端子Ｅ２に接続されるとともに、制御エミッタ端子ＣＥ２にも接続されている。
【０１００】
そして、トランジスタＴ１１およびＴ１２には、それぞれ温度検出ダイオードＸ１およびＸ３が取り付けられ、温度検出ダイオードＸ１のカソードおよびアノードは、それぞれカソード端子Ｋ１およびアノード端子Ａ１に接続され、温度検出ダイオードＸ３のカソードおよびアノードは、それぞれカソード端子Ｋ３およびアノード端子Ａ３に接続されている。
【０１０１】
また、フリーホイールダイオードＤ１１およびＤ１２には、それぞれ温度検出ダイオードＸ２およびＸ４が取り付けられ、温度検出ダイオードＸ２のカソードおよびアノードは、それぞれカソード端子Ｋ２およびアノード端子Ａ２に接続され、温度検出ダイオードＸ４のカソードおよびアノードは、それぞれカソード端子Ｋ４およびアノード端子Ａ４に接続されている。
【０１０２】
温度検出ダイオードＸ１〜Ｘ４は、ＩＧＢＴおよびフリーホイールダイオードの異常動作に伴う温度上昇を検出し、その情報をＩＧＢＴおよびフリーホイールダイオードの制御系にフィードバックすることで、重大な不具合が発生することを防止するためのものである。
【０１０３】
図８に、半導体装置モジュール９０のパッケージ内の平面レイアウトを示す。図８において、矩形の回路基板ＢＳ３上に平面視形状が矩形の導体パターンＰ５０およびＰ６０が並列に配設されている。そして、導体パターンＰ５０の外周に、平面視形状がＬ字状の導体パターンＰ５１が配設され、導体パターンＰ５１の長軸方向に並んで導体パターンＰ５６が配設されている。また、導体パターンＰ５１の長軸よりも内側には、導体パターンＰ５２、Ｐ５３、Ｐ５４およびＰ５５が順に配列されている。
【０１０４】
導体パターンＰ６０の外周には、平面視形状がＬ字状の導体パターンＰ６１が配設され、導体パターンＰ６１の長軸方向に並んで導体パターンＰ６６が配設されている。また、導体パターンＰ６１の長軸よりも内側には、導体パターンＰ６２、Ｐ６３、Ｐ６４およびＰ６５が順に配列されている。
【０１０５】
なお、導体パターンＰ５１〜Ｐ５６およびＰ６１〜Ｐ６６は、互いに、回転対称な位置関係となるように配設されている。
【０１０６】
導体パターンＰ５０の上部には、トランジスタＴ１１およびフリーホイールダイオードＤ１１が配設され、トランジスタＴ１１およびフリーホイールダイオードＤ１１の上主面上には、それぞれ温度検出ダイオードＸ１およびＸ２が配設されている。
【０１０７】
同様に、導体パターンＰ６０の上部には、トランジスタＴ１２およびフリーホイールダイオードＤ１２が配設され、トランジスタＴ１２およびフリーホイールダイオードＤ１２の上主面上には、それぞれ温度検出ダイオードＸ３およびＸ４が配設されている。
【０１０８】
なお、トランジスタＴ１１とＴ１２とは互い違いの位置関係になるように配設され、フリーホイールダイオードＤ１１とＤ１２も互い違いの位置関係になるように配設されている。
【０１０９】
そして、回路基板ＢＳ３の一辺の外方には、コレクタ端子Ｃ１およびエミッタ端子Ｅ２が配設されている。コレクタ端子Ｃ１は、導体パターンＰ５０の配設領域に対応するように配設され、エミッタ端子Ｅ２は、導体パターンＰ６０の配設領域に対応するように配設されている。
【０１１０】
また、回路基板ＢＳ３のコレクタ端子Ｃ１およびエミッタ端子Ｅ２の配設側とは反対の一辺の外方には、出力端子ＯＴが配設されている。出力端子ＯＴは、導体パターンＰ５０およびＰ６０の配設領域に跨って対応するように辺に沿って配設されている。
【０１１１】
さらに、回路基板ＢＳ３の導体パターンＰ５０の長辺に沿った一辺の外方には、コレクタ端子Ｃ１側から順に、ゲート端子Ｇ１、カソード端子Ｋ１、アノード端子Ａ１、制御エミッタ端子ＣＥ１、カソード端子Ｋ２およびアノード端子Ａ２が配列されている。
【０１１２】
また、回路基板ＢＳ３の導体パターンＰ６０の長辺に沿った一辺の外方には、エミッタ端子Ｅ２側から順に、アノード端子Ａ４、カソード端子Ｋ４、制御エミッタ端子ＣＥ２、アノード端子Ａ３、カソード端子Ｋ３およびゲート端子Ｇ２が配列されている。
【０１１３】
コレクタ端子Ｃ１は、アルミニウム等のワイヤ線ＷＲによって導体パターンＰ５０に電気的に接続されている。そして、トランジスタＴ１１のエミッタおよびフリーホイールダイオードＤ１１のアノードは、ワイヤ線ＷＲによって出力端子ＯＴに電気的に接続され、トランジスタＴ１１のゲートは、導体パターンＰ５１にワイヤ線ＷＲを介して電気的に接続され、導体パターンＰ５１を経由してゲート端子Ｇ１に電気的に接続される構成となっている。なお、トランジスタＴ１１のエミッタは、導体パターンＰ５６を経由して制御エミッタ端子ＣＥ１にも電気的に接続されている。
【０１１４】
さらに、トランジスタＴ１１上の温度検出ダイオードＸ１のカソードおよびアノードは、それぞれ導体パターンＰ５２およびＰ５３を経由して、カソード端子Ｋ１およびアノード端子Ａ１に電気的に接続され、フリーホイールダイオードＤ１１上の温度検出ダイオードＸ２のカソードおよびアノードは、それぞれ導体パターンＰ５４およびＰ５５を経由して、カソード端子Ｋ２およびアノード端子Ａ２に電気的に接続されている。
【０１１５】
また、出力端子ＯＴは、アルミニウム等のワイヤ線ＷＲによって導体パターンＰ６０に電気的に接続されている。そして、トランジスタＴ１２のエミッタおよびフリーホイールダイオードＤ１２のアノードは、ワイヤ線ＷＲによってエミッタ端子Ｅ２に電気的に接続され、トランジスタＴ１２のゲートは、導体パターンＰ６１にワイヤ線ＷＲを介して電気的に接続され、導体パターンＰ６１を経由してゲート端子Ｇ２に電気的に接続される構成となっている。なお、トランジスタＴ１２のエミッタは、導体パターンＰ６６を経由して制御エミッタ端子ＣＥ２にも電気的に接続されている。
【０１１６】
さらに、トランジスタＴ１２上の温度検出ダイオードＸ３のカソードおよびアノードは、それぞれ導体パターンＰ６２およびＰ６３を経由して、カソード端子Ｋ３およびアノード端子Ａ３に電気的に接続され、フリーホイールダイオードＤ１２上の温度検出ダイオードＸ４のカソードおよびアノードは、それぞれ導体パターンＰ６４およびＰ６５を経由して、カソード端子Ｋ４およびアノード端子Ａ４に電気的に接続されている。
【０１１７】
このように、半導体装置モジュール９０においては、導体パターンＰ５０上にトランジスタＴ１１およびフリーホイールダイオードＤ１１が別個に配設され、それぞれの上主面に、温度検出ダイオードＸ１およびＸ２が配設されていた。また、導体パターンＰ６０上にトランジスタＴ１２およびフリーホイールダイオードＤ１２が別個に配設され、それぞれの上主面に、温度検出ダイオードＸ３およびＸ４が配設されていた。
【０１１８】
従って、温度検出ダイオードＸ１〜Ｘ４のそれぞれについてワイヤ線や導体パターン、端子が必要となりモジュール内の構成が複雑になっていた。
【０１１９】
また、温度検出ダイオードの個数に対応して検出手段も必要であるので、温度検出ダイオードの個数が多ければ、検出手段も多くなり、検出手段を設けるためのスペースを広く取る必要があった。
【０１２０】
図９に温度検出ダイオードＸ１およびＸ２に付属する検出手段の一例を示す。図９に示すように、温度検出ダイオードＸ１およびＸ２は、それぞれ増幅器Ｆ３およびＦ４にアノードおよびカソードが接続され、増幅器Ｆ３およびＦ４の出力は、それぞれ検出回路Ｆ５およびＦ６に与えられる構成となっている。なお、増幅器Ｆ３およびＦ４の入力には、電源電圧ＶDに基づいて、定電流を供給する定電流電源Ｆ１およびＦ２が接続されている。
【０１２１】
検出回路Ｆ５およびＦ６は、増幅器Ｆ３およびＦ４の出力からノイズを除去し、所定の閾値に達した場合には所定の信号を出力する機能を有している。そして、検出回路Ｆ５およびＦ６の出力はＯＲゲートＦ７に与えられ、温度検出ダイオードＸ１およびＸ２の少なくとも一方が、温度異常を検知した場合には、アラーム等を出力する構成となっている。
【０１２２】
このように、温度検出には種々の構成を必要とし、それらをモジュールの外部に設けるとしても、それ相応のスペースが必要である。
【０１２３】
しかし、複合トランジスタを用いる場合には、温度検出ダイオードの個数を削減できるので、モジュール内の構成をさらに簡略化できる。
【０１２４】
図１０に、複合トランジスタに温度検出ダイオードを搭載した半導体装置モジュール３００のパッケージ内の平面レイアウトを示す。
【０１２５】
図１０において、矩形の回路基板ＢＳ４上に平面視形状が矩形の導体パターンＰ３およびＰ４が並列に配設されている。そして、導体パターンＰ３の外周には、導体パターンＰ３の一方の長辺に沿って、導体パターンＰ３１、Ｐ３２、Ｐ３３およびＰ３４が順に配列されている。
【０１２６】
また、導体パターンＰ４の外周には、導体パターンＰ４の一方の長辺に沿って、導体パターンＰ４１、Ｐ４２、Ｐ４３およびＰ４４が順に配列されている。
【０１２７】
導体パターンＰ３の上部には、複合トランジスタＣＴ５が配設され、複合トランジスタＣＴ５の上主面上には、温度検出ダイオードＸ１０が配設されている。
【０１２８】
複合トランジスタＣＴ５は平面視形状が矩形で、その上主面の一方の長辺側の端縁部にはゲートパッドＧＰが設けられている。
【０１２９】
なお、複合トランジスタＣＴ５は、ゲートパッドＧＰが導体パターンＰ３３に近接して位置するように配設されている。
【０１３０】
また、導体パターンＰ４の上部には、複合トランジスタＣＴ６が配設され、複合トランジスタＣＴ６の上主面上には、温度検出ダイオードＸ２０が配設されている。複合トランジスタＣＴ６は平面視形状が矩形で、その上主面の一方の長辺側の端縁部にはゲートパッドＧＰが設けられている。
【０１３１】
なお、複合トランジスタＣＴ６は、ゲートパッドＧＰが導体パターンＰ４３に近接して位置するように配設されている。
【０１３２】
そして、回路基板ＢＳ４の導体パターンＰ３およびＰ４の短辺に平行な一方の一辺の外方には、コレクタ端子Ｃ１およびエミッタ端子Ｅ２が配設されている。
コレクタ端子Ｃ１は、導体パターンＰ３の配設領域に対応するように配設され、エミッタ端子Ｅ２は、導体パターンＰ４の配設領域に対応するように配設されている。
【０１３３】
また、回路基板ＢＳ４の導体パターンＰ３およびＰ４の短辺に平行な他方の一辺の外方には、出力端子ＯＴが配設されている。出力端子ＯＴは、導体パターンＰ３およびＰ４の配設領域に跨って対応するように一辺に沿って配設されている。
【０１３４】
さらに、回路基板ＢＳ４のコレクタ端子Ｃ１およびエミッタ端子Ｅ２の配設側とは反対の一辺の外方には、出力端子ＯＴが配設されている。出力端子ＯＴは、導体パターンＰ３およびＰ４の配設領域に跨って対応するように辺に沿って配設されている。
【０１３５】
なお、複合トランジスタＣＴ５をＰ側アームのトランジスタ、複合トランジスタＣＴ６をＮ側アームのトランジスタと呼称する場合もある。
【０１３６】
また、出力端子ＯＴは、Ｐ側アームの複合トランジスタにとってはエミッタ端子でもあり、Ｎ側アームの複合トランジスタににとってはコレクタ端子でもある。
【０１３７】
また、回路基板ＢＳ４の導体パターンＰ３の長辺に沿った一辺の外方には、コレクタ端子Ｃ１側から順に、カソード端子Ｋ１、アノード端子Ａ１、ゲート端子Ｇ１および制御エミッタ端子ＣＥ１が配列されている。
【０１３８】
また、回路基板ＢＳ４の導体パターンＰ４の長辺に沿った一辺の外方には、エミッタ端子Ｅ２側から順に、カソード端子Ｋ２、アノード端子Ａ２、ゲート端子Ｇ２および制御エミッタ端子ＣＥ２が配列されている。
【０１３９】
コレクタ端子Ｃ１は、アルミニウム等のワイヤ線ＷＲによって導体パターンＰ３に電気的に接続されている。そして、複合トランジスタＣＴ５のエミッタは、ワイヤ線ＷＲによって出力端子ＯＴに電気的に接続され、複合トランジスタＣＴ５のゲートは、導体パターンＰ３３にワイヤ線ＷＲを介して電気的に接続され、導体パターンＰ３３を経由してゲート端子Ｇ１に電気的に接続される構成となっている。なお、複合トランジスタＣＴ５のエミッタは、導体パターンＰ３４を経由して制御エミッタ端子ＣＥ１にも電気的に接続されている。
【０１４０】
さらに、複合トランジスタＣＴ５上の温度検出ダイオードＸ１０のカソードおよびアノードは、それぞれ導体パターンＰ３１およびＰ３２を経由して、カソード端子Ｋ１およびアノード端子Ａ１に電気的に接続されている。
【０１４１】
また、出力端子ＯＴは、アルミニウム等のワイヤ線ＷＲによって導体パターンＰ４に電気的に接続されている。そして、複合トランジスタＣＴ６のエミッタは、ワイヤ線ＷＲによってエミッタ端子Ｅ２に電気的に接続され、複合トランジスタＣＴ６のゲートは、導体パターンＰ４３にワイヤ線ＷＲを介して電気的に接続され、導体パターンＰ４３を経由してゲート端子Ｇ２に電気的に接続される構成となっている。なお、複合トランジスタＣＴ６のエミッタは、導体パターンＰ４４を経由して制御エミッタ端子ＣＥ２にも電気的に接続されている。
【０１４２】
さらに、複合トランジスタＣＴ６上の温度検出ダイオードＸ２０のカソードおよびアノードは、それぞれ導体パターンＰ４１およびＰ４２を経由して、カソード端子Ｋ３およびアノード端子Ａ３に電気的に接続されている。
【０１４３】
このように、複合トランジスタＣＴ３およびＣＴ４を用いることで、フリーホイールダイオードの温度検出のための温度検出ダイオードが不要となるので、ワイヤ線ＷＲの本数や、端子、導体パターンの個数を削減して、モジュール内の構成をさらに簡略化できる。
【０１４４】
ここで、温度検出ダイオードの配設状態を、複合トランジスタＣＴ５上に配置されたＸ１０を例に採って図１１を用いて説明する。
【０１４５】
図１１は、図１０に示す複合トランジスタＣＴ５を側面から見た図であり、導体パターンＰ３上にコレクタ電極ＣＤ（第１の主電極）が対面するように載置され、エミッタ電極ＥＤ（第２の主電極）上には、絶縁体ＺＬを介して、温度検出ダイオードＸ１０が配設されている。温度検出ダイオードＸ１０に接続されるワイヤ線は、アルミニウムワイヤ線ＷＲの代わりに、より細く形成できる金ワイヤ線を使用しても良い。
【０１４６】
なお、ゲートパッドＧＰが設けられている部分は、エミッタ電極ＥＤの一部を省略して示し、ゲートパッドＧＰがエミッタ電極ＥＤを貫通してチップ内部に延在している状態を模式的に示している。なお、ゲートパッドＧＰはエミッタ電極ＥＤとは電気的に絶縁されていることは言うまでもない。
【０１４７】
＜５．複合トランジスタの他の例＞
図３および図４を用いて説明した複合トランジスタＣＴにおいては、フリーホイールダイオード構造とＩＧＢＴ構造とが違いに兼用の関係にあり、チップ全体がＩＧＢＴ動作とダイオード動作とを交互に行う構成を示したが、例えば、図１２に示すように、ＩＧＢＴ領域ＩＧとダイオード領域ＦＷとをチェス板の目のように、交互にマトリックス状に配設した構成であっても良い。これにより、回路基板上で温度分布の偏りを防止することができる。
【０１４８】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、電気的に逆並列の関係にあるトランジスタおよびダイオードの構造を併せて有する複数の複合トランジスタを用いることで、トランジスタおよびダイオードを別個に設けた場合のように、トランジスタとダイオードとで電力損失の比率が異なることに起因しての温度分布の偏りを防止することができる。そのため、回路基板上で、複数のトランジスタを互い違いになるように配設する必要がなくなり、第１の主電極とコレクタ端子との間の配線インダクタンス、および第２の主電極とエミッタ端子との間の配線インダクタンスが、それぞれで同じとなるように複数の複合トランジスタを配設することができる。その結果、主電流のアンバランスが生じることがなくなり、アンバランスを見込んで定格を下げるなどの配慮が不要となり、半導体層の設計を単純化できる。
【０１４９】
本発明に係る請求項２記載の半導体装置によれば、複数の複合トランジスタが、共通の電位を基準として動作する同一アームの複合トランジスタであり、電気的に並列に接続されているので、同一アームの素子間で主電流のアンバランスが生じることが防止される。
【０１５０】
本発明に係る請求項３記載の半導体装置によれば、第１アームの複合トランジスタと、第２アームの複合トランジスタとで、それぞれのコレクタ端子およびエミッタ端子のレイアウトが回転対称な位置関係となるように配設されるので、第１アームの複合トランジスタおよび第２アームの複合トランジスタにおいて、配線インダクタンスが不均一になることが防止でき、第１アームの複合トランジスタおよび第２アームの複合トランジスタにおいて、主電流のアンバランスが生じることがなくなり、インバータ回路において相間短絡が発生した場合でも、特定のトランジスタに電流が集中し不具合が発生することを防止できる。
【０１５１】
本発明に係る請求項４記載の半導体装置によれば、それぞれのゲートパッドが一列に並ぶように、複数の複合トランジスタが配列されるので、例えば、ゲートパッドと、ゲートパッドに電気的に接続される導体パターンとの距離を均一にし易く、配線インダクタンスを容易に均一化することができる。
【０１５２】
本発明に係る請求項５記載の半導体装置によれば、第１アームの複合トランジスタと、第２アームの複合トランジスタとで、それぞれのゲートパッドが線対称な位置関係となるように複数の複合トランジスタが配列されるので、例えば、ゲートパッドに電気的に接続される導体パターンの配置の決定が容易にでき、配線インダクタンスを容易に均一化することができる。
【０１５３】
本発明に係る請求項６記載の半導体装置によれば、複数の複合トランジスタの第２の主電極上に温度検出のためのダイオードをさらに備えるので、複合トランジスタの温度検出が可能となる。また、トランジスタおよびダイオードを別個に設けた場合に比べて、温度検出のためのダイオードの個数を削減できて、配線の本数や、端子、導体パターンの個数を削減して、半導体装置の構成をさらに簡略化できる。
【図面の簡単な説明】
【図１】  本発明に係る実施の形態の半導体装置モジュールの回路構成を説明する図である。
【図２】  本発明に係る実施の形態の半導体装置モジュールのパッケージ内の平面レイアウトを示す図である。
【図３】  フリーホイールダイオードを内蔵した複合トランジスタの断面構成を示す図である。
【図４】  フリーホイールダイオードを内蔵した複合トランジスタの平面構成を示す図である。
【図５】  本発明に係る実施の形態の半導体装置モジュールの回路構成を説明する図である。
【図６】  本発明に係る実施の形態の半導体装置モジュールのパッケージ内の平面レイアウトを示す図である。
【図７】  ハーフブリッジ回路を有した半導体装置モジュールの回路構成を示す図である。
【図８】  ハーフブリッジ回路を有した半導体装置モジュールのパッケージ内の平面レイアウトを示す図である。
【図９】  温度検出手段の構成を説明するブロック図である。
【図１０】  複合トランジスタに温度検出ダイオードを搭載した半導体装置モジュールのパッケージ内の平面レイアウトを示す図である。
【図１１】  複合トランジスタに温度検出ダイオードを搭載した状態を示す図である。
【図１２】  複合トランジスタの変形例を示す図である。
【図１３】  従来の半導体装置モジュールの回路構成を説明する図である。
【図１４】  従来の半導体装置モジュールのパッケージ内の平面レイアウトを示す図である。
【図１５】  ＩＧＢＴとフリーホイールダイオードとの電力損失についてのシミュレーション結果の一例を示す図である。
【図１６】  各チップの配線インダクタンスを模式的に示す図である。
【図１７】  配線インダクタンスが不均一な２つのトランジスタのスイッチング時に流れるコレクタ電流の特性を示す図である。
【符号の説明】
ＣＴ１〜ＣＴ６，ＣＴ１０〜ＣＴ３０  複合トランジスタ、ＢＳ１，ＢＳ２，ＢＳ４  回路基板、Ｐ３，Ｐ４，Ｐ９，Ｐ１１，Ｐ１２  導体パターン、Ｘ１０，Ｘ２０  温度検出ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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