(57)【特許請求の範囲】
【請求項１】
同期させるクロックである外部クロックの入力を受ける外部クロック入力手段と、
前記外部クロックを１／Ｎ（Ｎ:２以上の整数）クロックづつ遅延させるＮ段の遅延素子と、
前記Ｎ段の遅延素子によって遅延されたクロックの位相と、前記外部クロックの１クロック後の位相とを比較する位相比較器と、
前記位相比較器によって検出された位相差を入力とし、前記遅延素子の遅延値を制御する制御器と、
基準信号の入力を受ける基準信号入力端子と、
前記Ｎ段の遅延素子それぞれにより生成される，１／Ｎクロックづつ遅延させた遅延クロックから、入力された基準信号の立ち上がりか立下りのいずれか一方の後ろで、当該遅延クロックの変化点が一番近い遅延クロックを選択し、次の立ち上がりか立下りのいずれか一方の変化点まで維持する選択器を備えることを特徴とする半導体装置。
【請求項２】
同期させるクロックである外部クロックの入力を受ける外部クロック入力手段と、
前記外部クロックを１／Ｎ（Ｎ:２以上の整数）クロックづつ遅延させるＮ段の遅延素子と、
前記Ｎ段の遅延素子によって遅延されたクロックの位相と、前記外部クロックの１クロック後の位相とを比較する位相比較器と、
前記位相比較器によって検出された位相差を入力とし、前記遅延素子の遅延値を制御する制御器と、
基準信号の入力を受ける基準信号入力端子と、
前記Ｎ段の遅延素子それぞれにより生成される，１／Ｎクロックづつ遅延させた遅延クロックから、入力された基準信号の立ち上がりか立下りのいずれか一方の前で、当該遅延クロックの変化点が一番近い遅延クロックを選択し、次の立ち上がりか立下りのいずれか一方の変化点まで維持する選択器を備えることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２の何れかに記載の半導体装置において、
前記選択器は、前記Ｎ段の遅延素子それぞれにより生成される，１／Ｎクロックづつ遅延させた遅延クロックをそれぞれ前記基準信号でラッチするラッチ回路と、
クロック選択を行うタイミングを生成する選択器制御回路と、
前記ラッチ回路の出力を入力とし、前記選択器制御回路から出力されたタイミングで、前記１／Ｎクロックづつ遅延させた遅延クロックを選択するマルチプレクサと、を備えることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３の何れかに記載の半導体装置において、
前記選択器のクロック選択時に、前記Ｎ段の遅延素子それぞれにより生成される，１／Ｎクロックづつ遅延させた遅延クロックを一時的に止めるクロック停止手段をさらに備えることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４の何れかに記載の半導体装置において、
前記位相比較器により、遅延なしクロックの位相と前記外部クロックの１クロック後の位相とが比較されることを防止する前遅延検出器をさらに備えることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記前遅延検出器は、前記外部クロックを分周する分周回路と、
前記分周回路の出力を入力とし、クロック単位で遅延させる２段以上のラッチ回路（以下、第１のラッチ回路とする。）と、
前記分周回路の出力を入力とし、前記Ｎ段の遅延素子と同じ遅延値を持つＮ＋１段以上の遅延素子と、
前記Ｎ＋１段以上の遅延素子の出力を、前記外部クロックでラッチするラッチ回路（以下、第２のラッチ回路とする。）と、
前記第１のラッチ回路からの出力と前記第２のラッチ回路からの出力とを比較する比較器とからなることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項４の何れかに記載の半導体装置において、
前記位相比較器により、２クロック以上遅延されたクロックの位相と前記外部クロックの１クロック後の位相とが比較されることを防止する後遅延検出器をさらに備えることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記後遅延検出器は、前記外部クロックを分周する分周回路と、
前記分周回路の出力を入力とし、１クロック遅延させるラッチ回路（以下、第３のラッチ回路とする。）と、
前記分周回路の出力を入力とし、前記Ｎ段の遅延素子と同じ遅延値を持つＮ−１段以上の遅延素子と、
前記Ｎ−１段以上の遅延素子の出力を、前記外部クロックでラッチするラッチ回路（以下、第４のラッチ回路とする。）と、
前記第３のラッチ回路からの出力と前記第４のラッチ回路からの出力とを比較する比較器とからなることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、映像信号における水平同期信号等の基準信号に同期するクロック信号を生成するものである。
【０００２】
【従来の技術】
近年、映像信号処理のデジタル化が進んで来ており、映像信号処理において映像信号の水平同期信号等の基準信号に映像信号処理に用いるクロックを同期させる半導体装置が利用されている。
以下に、この従来の半導体装置について説明する。
【０００３】
（第１の従来例）
第１の従来例について、図８、図１０、図１１、図１２を用いて説明する。
図８は、従来の半導体装置の回路図の一例であり、１０１は基準信号入力端子、１０２は位相比較器、１０３はローパスフィルタ（以降、ＬＰＦ）、１０４はＶＣＯ、１０５は分周回路、１０６はクロック出力端子である。
【０００４】
また、図１０は、図８に示した位相比較器１０２の回路図の一例であり、１１０は被比較信号入力端子、１１１は比較信号入力端子、１１２は位相差出力端子である。図１１は、図１０の位相比較器のタイミングチャートであり、Ｑは被比較信号入力端子に入る被比較信号、Ｒは比較信号入力端子１１１に入る比較信号、Ｓは位相差出力端子１１２により出力される位相差出力を示す。
【０００５】
また、図１２は、図８に示したＬＰＦの回路図の一例であり、１２０は位相差入力端子、１２１、１２２は抵抗、１２３、１２４はコンデンサ、１２５は制御電圧出力端子である。
【０００６】
次に、第１の従来例の半導体装置の動作について図８から図１２を用いて説明する。
図８において、基準信号入力端子１０１に入力された基準信号は位相比較器１０２に被比較信号として入力される。また、同期されるクロックは、ＶＣＯ１０４により生成され、クロック出力端子１０６より出力されるとともに、基準信号の周波数と比較信号の周波数とを合わせるために分周回路１０５により分周される。
分周された信号は、位相比較器１０２に比較信号として入力され前記の基準信号と比較され、位相比較器１０２の出力として位相差出力が出力される。
【０００７】
位相比較器１０２には、図１０に示す位相比較器が一般的に用いられ、被比較信号入力端子１１０に基準信号が、比較信号入力端子１１１に分周回路１０５により分周された信号が、それぞれ入力され、図１１に示すように被比較信号（ａ）が前にあるときは、位相差出力（ｃ）として位相差に見合ったＨパルスが、比較信号（ｂ）が前にあるときは位相差出力（ｃ）として位相差に見合ったＬパルスが出力される。
【０００８】
次に、図８において、このように位相比較器１０２から出力されたパルスである位相差出力は、ＬＰＦ１０３に入力されＶＣＯ１０４を制御する電圧に変換される。なお、このＬＰＦ１０３は、一般的に図１２のようなＬＰＦが用いられる。
【０００９】
図１２において、ＬＰＦ１０３は、位相差入力端子１２０、抵抗１２１、１２２、コンデンサ１２３、１２４、制御電圧出力端子１２５で構成され、位相差入力端子１２０に入力された，位相比較器１０２からの出力である位相差出力を、電圧に変換して制御電圧出力端子１２５から出力する。
【００１０】
次に、図８において、ＶＣＯ１０４は、ＬＰＦ１０３より出力された制御電圧により制御され、位相差の分だけＶＣＯ１０４から出力するクロックの周波数を変化させる。
この動作を、分周回路１０５により分周された信号と基準信号入力端子１０１から入力された基準信号との位相差が位相比較器１０２で検出されなくなるまで繰り返すことで、基準信号入力端子１０１に入力された基準信号と同期したクロック信号を生成し、クロック出力端子１０６から基準信号に同期したクロック信号を出力する。
【００１１】
（第２の従来例）
次に、第２の従来例について、図９を用いて説明する。
図９は、従来の基準信号にクロックを同期させる半導体装置の回路図の一例であり、１３１はクロック入力端子、１３２から１３９はバッファ、１４０は基準信号入力端子、１４１は選択器、１４２は同期クロック出力端子である。
【００１２】
次に、この従来例の基準信号にクロックを同期させる半導体装置の動作について図９の回路図を用いて説明する。
クロック入力端子１３１に所望のクロックと同じ周波数のクロックを入力する。入力されたクロックは、バッファ１３２から１３９により遅延され、各バッファの出力から少しずつ位相の遅れたクロックが出力される。
【００１３】
次に、選択器１４１は、各バッファから出力される各々の位相のクロックの中から、基準信号入力端子１４０より入力された基準信号に最も近い位相のクロックを選択し、同期クロック出力端子１４２から出力する。
このように、第２の従来例では、選択器１４１が基準信号に最も近い位相のクロックを選択することにより、基準信号に同期したクロックを得ることができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、前記第１の従来例では、位相比較器１０２により、基準信号入力端子１０１から入力された基準信号と、基準信号に同期させるクロック信号との位相比較を繰り返し行うことにより同期クロックを生成しているため、基準信号の位相が急激に変化した場合には、追従するのが遅れるという問題点を有している。
【００１５】
また、同期クロックの周波数を一定に保つため、基準信号で同期合わせをした後、次の基準信号が来るまでの間、ＶＣＯ１０４の制御電圧を一定に保つ必要がある。しかし、基準信号の間隔が広い場合に、ＶＣＯ１０４の制御電圧に電源ノイズ等の外乱が入った場合には、ＶＣＯ１０４の発振周波数が変化してしまい同期を保つことができないという問題点を有していた。
【００１６】
一方、第２の従来例においては、遅延クロックを生成するため基準信号の位相が急激に変化した場合であっても、バッファ１３２から１３９より出力される位相のクロックの中から基準信号に最も同期したクロックを選択するため、基準信号の急激な位相変化にも追従可能であるが、バッファ１３２から１３９によるクロックの遅延値は、電圧変動、温度変化によって変化するため、外乱によりバッファ１３２から１３９の電圧、或は温度が変化した場合には、バッファ１３２から１３９によるクロックの遅延値が変化する。
【００１７】
そのため、選択器１４１によって、入力された基準信号と、最も近い位相クロックが選択された場合であっても、バッファ１３２から１３９の遅延値が変化しているために充分な精度の同期クロックが得られない場合があるという問題点を有しており、特に、１チップ上に様々な機能を奏する装置（他の論理回路）を複数組み込んだシステムＬＳＩにおいては、他の装置からの外乱を受けやすく、充分な精度の同期クロックが得られない。
【００１８】
また、充分な精度を得るためには遅延するバッファの遅延値を小さくし、段数を増やす必要があるが、遅延するバッファの遅延値を小さくし、段数を増やすことにより、バッファ、選択器の回路規模が大きくなるという問題点を有していた。
【００１９】
本発明は、前記問題点に鑑みてなされたものであり、基準信号の位相が急激に変化した場合や、基準信号の位相間隔が広い場合、或は、電圧、温度等の外乱が発生した場合であっても基準信号に正確に同期したクロック信号を生成することができるものであり、特に、基準信号に高速クロックを同期させる場合に有用な半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１に記載の半導体装置は、同期させるクロックである外部クロックの入力を受ける外部クロック入力手段と、前記外部クロックを１／Ｎ（Ｎ:２以上の整数）クロックづつ遅延させるＮ段の遅延素子と、前記Ｎ段の遅延素子によって遅延されたクロックの位相と、前記外部クロックの１クロック後の位相とを比較する位相比較器と、前記位相比較器によって検出された位相差を入力とし、前記遅延素子の遅延値を制御する制御器と、基準信号の入力を受ける基準信号入力端子と、前記Ｎ段の遅延素子それぞれにより生成される，１／Ｎクロックづつ遅延させた遅延クロックから、入力された基準信号の立ち上がりか立下りのいずれか一方の後ろで、当該遅延クロックの変化点が一番近い遅延クロックを選択し、次の立ち上がりか立下りのいずれか一方の変化点まで維持する選択器を備えることを特徴とするものである。
【００２２】
また、本発明の請求項２に記載の半導体装置は、同期させるクロックである外部クロックの入力を受ける外部クロック入力手段と、前記外部クロックを１／Ｎ（Ｎ:２以上の整数）クロックづつ遅延させるＮ段の遅延素子と、前記Ｎ段の遅延素子によって遅延されたクロックの位相と、前記外部クロックの１クロック後の位相とを比較する位相比較器と、前記位相比較器によって検出された位相差を入力とし、前記遅延素子の遅延値を制御する制御器と、基準信号の入力を受ける基準信号入力端子と、前記Ｎ段の遅延素子それぞれにより生成される，１／Ｎクロックづつ遅延させた遅延クロックから、入力された基準信号の立ち上がりか立下りのいずれか一方の前で、当該遅延クロックの変化点が一番近い遅延クロックを選択し、次の立ち上がりか立下りのいずれか一方の変化点まで維持する選択器を備えることを特徴とするものである。
【００２３】
また、本発明の請求項３に記載の半導体装置は、請求項１又は請求項２の何れかに記載の半導体装置において、前記選択器は、前記Ｎ段の遅延素子それぞれにより生成される，１／Ｎクロックづつ遅延させた遅延クロックをそれぞれ前記基準信号でラッチするラッチ回路と、クロック選択を行うタイミングを生成する選択器制御回路と、前記ラッチ回路の出力を入力とし、前記選択器制御回路から出力されたタイミングで、前記１／Ｎクロックづつ遅延させた遅延クロックを選択するマルチプレクサと、を備えることを特徴とするものである。
【００２４】
また、本発明の請求項４に記載の半導体装置は、請求項１乃至請求項３の何れかに記載の半導体装置において、前記選択器のクロック選択時に、前記Ｎ段の遅延素子それぞれにより生成される，１／Ｎクロックづつ遅延させた遅延クロックを一時的に止めるクロック停止手段をさらに備えることを特徴とするものである。
【００２５】
また、本発明の請求項５に記載の半導体装置は、請求項１乃至請求項４の何れかに記載の半導体装置において、前記位相比較器により、遅延なしクロックの位相と前記外部クロックの１クロック後の位相とが比較されることを防止する前遅延検出器をさらに備えることを特徴とするものである。
【００２６】
また、本発明の請求項６に記載の半導体装置は、請求項５に記載の半導体装置において、前記前遅延検出器は、前記外部クロックを分周する分周回路と、前記分周回路の出力を入力とし、クロック単位で遅延させる２段以上のラッチ回路（以下、第１のラッチ回路とする。）と、前記分周回路の出力を入力とし、前記Ｎ段の遅延素子と同じ遅延値を持つＮ＋１段以上の遅延素子と、前記Ｎ＋１段以上の遅延素子の出力を、前記外部クロックでラッチするラッチ回路（以下、第２のラッチ回路とする。）と、前記第１のラッチ回路からの出力と前記第２のラッチ回路からの出力とを比較する比較器とからなることを特徴とするものである。
【００２７】
また、本発明の請求項７に記載の半導体装置は、請求項１乃至請求項４の何れかに記載の半導体装置において、前記位相比較器により、２クロック以上遅延されたクロックの位相と前記外部クロックの１クロック後の位相とが比較されることを防止する後遅延検出器をさらに備えることを特徴とするものである。
【００２８】
また、本発明の請求項８に記載の半導体装置は、請求項７に記載の半導体装置において、前記後遅延検出器は、前記外部クロックを分周する分周回路と、前記分周回路の出力を入力とし、１クロック遅延させるラッチ回路（以下、第３のラッチ回路とする。）と、前記分周回路の出力を入力とし、前記Ｎ段の遅延素子と同じ遅延値を持つＮ−１段以上の遅延素子と、前記Ｎ−１段以上の遅延素子の出力を、前記外部クロックでラッチするラッチ回路（以下、第４のラッチ回路とする。）と、前記第３のラッチ回路からの出力と前記第４のラッチ回路からの出力とを比較する比較器とからなることを特徴とするものである。
【００２９】
【発明の実施の形態】
（実施の形態１）
以下に本発明の実施の形態１による半導体装置について図１、及び図２を用いて説明する。
図１は、本発明の実施の形態１による半導体装置の回路図の一例を示した図である。
図１において、本発明のかかる半導体装置は、クロック入力端子１と、遅延素子２から５、位相比較器６、制御器７、基準信号入力端子８、選択器９、同期クロック出力端子３１とからなる。
【００３０】
クロック入力端子１は、同期させたいクロックと同じ周波数のクロックの入力を受ける。
遅延素子２から５は、クロック入力端子１から入力されたクロック信号を１／４位相ずつ位相シフトさせるものであり、例えば、ＣＭＯＳにより構成される。
位相比較器６は、遅延素子５から出力される１クロック遅延クロックと、クロック入力端子１から入力されたクロックの１クロック後のクロックを比較し、位相差出力を制御器７に出力する。
制御器７は、位相比較器６から出力された位相差出力に基づいて、遅延素子２から５の遅延値を制御する。
【００３１】
選択器９は、基準信号入力端子８から入力される基準信号に基づいて、基準信号に最も近い同期クロックを選択し、同期クロック出力端子３１から出力するものであり、具体的には、ＦＦ１０、ＦＦ１１、ＦＦ１２、ＦＦ１３からなるラッチ回路９ａと、ＡＮＤ１４、ＡＮＤ１５、ＡＮＤ１６、ＡＮＤ１７、ＦＦ１８、ＦＦ１９、ＦＦ２０、ＦＦ２１、ＡＮＤ２２、ＡＮＤ２３、ＡＮＤ２４、ＡＮＤ２５、及びＯＲ２６からなるマルチプレクサ９ｂと、ＦＦ２７、ＦＦ２８、ＡＮＤ２９、ＦＦ３０からなる選択器制御回路９ｃとで構成される。
【００３２】
次に、本発明の実施の形態１による半導体装置の動作について説明する。
図２は、本発明の実施の形態１による半導体装置のタイミングチャートの一例であり、（ａ）は入力クロック、（ｂ）は遅延素子２からの出力である１／４クロック遅延のクロック、（ｃ）は遅延素子３からの出力である２／４クロック遅延のクロック、（ｄ）は遅延素子４からの出力である３／４クロック遅延のクロック、（ｅ）は遅延素子５からの出力である１クロック遅延のクロック、（ｆ）は基準信号、（ｇ）はＦＦ２７のＱ出力、（ｈ）はＦＦ２８のＮＱ出力、（Ｉ）はＡＮＤ２９の出力である微分パルス、（ｊ）はＦＦ３０のＱ出力、（ｋ）は同期クロック出力端子３１から出力される同期クロックである。
【００３３】
クロック入力端子１から同期させたいクロックと同じ周波数のクロックの入力（図２の（ａ））があると、遅延素子２から５により入力クロックを１／４ずつ位相シフトさせた図２の（ｂ）から（ｅ）に示す遅延クロックが生成される。
かかる遅延素子２からの５の各遅延値は、電圧、温度等の外乱の影響を受けて遅延値が変動する恐れがあるため、位相比較器６、及び制御器７により制御されている。
【００３４】
以下に、この位相比較器６、及び制御器７による遅延素子２から５の遅延値の制御について説明する。
位相比較器６は、クロック入力端子１から入力されたクロックの１クロック後のクロックと、遅延素子５から出力される１クロック遅延クロックとを比較し、位相差出力を制御器７に出力する。
【００３５】
なお、位相比較器６は、従来例で示した図９の位相比較器を用いることができ、この場合には、被比較信号端子１１０に入力されたクロックの１クロック後のクロックを、比較信号入力１１１に遅延素子２から５で遅延された１クロック遅延クロックをそれぞれ入力することにより、位相差出力端子１１２から位相差出力を得ることができる。
【００３６】
制御器７は、位相比較器６から出力された位相差出力に基づいて、遅延素子２から５の遅延値を制御する制御信号を生成する。なお、この制御器７は、位相比較器６に図９の位相比較器を用いた場合には、図１２に示したＬＰＦが用いることができ位相差出力を電圧値に変換して制御信号として出力する。
遅延素子２から５の遅延値は、制御器７から出力される制御信号（図１１のＬＰＦを用いた場合は、電圧）により、それぞれ、入力クロックを１／４クロックずつ位相シフトさせるように制御される。
【００３７】
なお、この遅延素子２から５の遅延値の制御動作は、同期クロック生成中は、繰り返し行われており、位相比較器６で検出される位相差がなくなるように、制御器７は、遅延素子２から５の遅延値を制御する。
【００３８】
このように、位相比較器６、及び制御器７により、遅延素子２から５の遅延値を制御することにより、電圧や温度等が変化した場合であっても、位相比較器６、及び制御器７により遅延素子２から５の遅延値が制御することができるため、常に各遅延素子から、それぞれ１／４クロックずつ位相のシフトしたクロックを発生させることができる。
【００３９】
次に、図１において、選択器９は、基準信号入力端子８から入力される基準信号に基づいて、遅延素子２から５より出力される１／４クロックずつ位相のシフトした遅延クロックから基準信号に最も近い同期クロックを選択し、同期クロック出力端子３１から出力する。
【００４０】
以下に、この選択器９によるクロック選択について図１、及び図２を用いて具体的に説明する。
ＦＦ１０から１３は、それぞれ、遅延素子２から５より出力された遅延クロック（ｂ）から（ｅ）を基準信号入力端子８から入力された基準信号（ｆ）でラッチする。すなわち、ＦＦ１０から１３は、基準信号（ｆ）が立ち上がったときの遅延素子２から５の出力状態を保持する。したがって、図２に示すタイミングで基準信号（ｆ）が生成された場合には、ＦＦ１０、１３にＬが、ＦＦ１１、１２にＨが保持されることとなる。
【００４１】
ＦＦ１０から１３でラッチされたデータは、ＡＮＤ１４から１７でデコードされ、クロックを選択する信号となる。すなわち、図２に示すタイミングで基準信号（ｆ）が生成された場合には、ＡＮＤ１６の出力のみＨとなり、それ以外のＡＮＤ１４、１５、１７の出力はＬとなる。
【００４２】
一方で、基準信号入力端子８から入力された基準信号（ｆ）は、ＦＦ２７により、遅延素子５の出力である１クロック遅延クロックでラッチされ、ＦＦ２７からは、図２に示すＦＦ２７Ｑ出力（ｇ）が出力される。このＦＦ２７Ｑ出力（ｇ）は、さらに、ＦＦ２８により、クロック入力端子１から入力されたクロックでラッチされ、図２に示すＦＦ２８ＮＱ出力（ｈ）がＦＦ２８から出力される。
【００４３】
ＦＦ２７から出力されたＦＦ２７Ｑ出力（ｇ）と、ＦＦ２８から出力されたＦＦ２８ＮＱ出力（ｈ）は、ＡＮＤ２９でＡＮＤされ、ＡＮＤ２９の出力として基準信号（ｆ）の微分パルス（ｉ）を出力する。
【００４４】
ＡＮＤ２９の出力はＦＦ３０により、クロック入力端子１から入力されたクロックでラッチされ、微分パルス（ｉ）の１クロック遅延信号である、図２に示すＦＦ３０Ｑ出力（ｊ）がＦＦ３０から出力される。
【００４５】
次に、先に説明したＡＮＤ１４から１７でデコードされた信号は、ＦＦ１８から２１により、ＦＦ３０から出力されるＦＦ３０Ｑ出力（ｊ）でラッチされ、ＦＦ２０出力のみがＨとなり、ＦＦ１８、１９、２１出力はＬとなる。
【００４６】
そして、このＦＦ１８から２１出力を受けたＡＮＤ２２から２５、及びＯＲ２６は、ＦＦ３０Ｑ出力（ｊ）が入力されたタイミングで、遅延素子２から５より出力される遅延クロックの選択を行い、基準信号に同期するクロックを生成する。即ち、図２（ｋ）に示すように、遅延素子５から出力されている４／４クロック遅延クロックから、ＦＦ２０出力（Ｈ出力）に対応する，遅延素子４からの出力である３／４クロック遅延クロックに切り換えが行われ、基準信号入力端子８から入力された基準信号に同期したクロックとして出力される。
【００４７】
なお、このように選択器９を構成した場合には、図２からも分かるように、遅延素子２から５より出力される遅延クロックから、入力された基準信号の変化点よりも前で、遅延クロックの変化点が一番近いクロックを選択することとなる。また、遅延素子２から５より出力される遅延クロックから、入力された基準信号の変化点よりも後で、遅延クロックの変化点が一番近いクロックを選択する場合には、ＦＦ１０から１３よりＡＮＤ１４から１７に出力されるＮ出力、ＮＱ出力を図１３に示すようにすればよい。
【００４８】
このように、本発明の実施の形態１による半導体装置によれば、絶えず遅延素子２から５の遅延値を位相比較器６、及び制御器７により制御することで、電圧温度等の外乱を受けた場合であっても各遅延素子からの出力として１／４クロックずつ位相のシフトしたクロックを生成することができる。また、前記１／４クロックづつ位相シフトしたクロックを基準信号の位相によって選択する選択器９を備えることで急激な基準信号の変化に対しても追従することができ、基準信号（ｆ）の間隔が広い場合等であっても、各遅延素子から出力されるクロックの周波数を一定に保つことができる。
【００４９】
なお、本発明の実施の形態１においては、説明を簡単にするために、遅延素子を４段で構成したが、少なくとも、２段以上の段数の遅延素子を設けることにより、本発明の実施の形態１と同様の効果を得ることができ、遅延素子をＮ段（Ｎ：２以上の整数）で構成した場合は、各遅延素子が１／Ｎクロックずつ位相シフトさせるようにすればよい。また、遅延素子の段数を増やすことにより、生成される同期クロックの同期精度を上げることができる。
【００５０】
（実施の形態２）
以下に、本発明の実施の形態２による半導体装置について図３、図４を用いて説明する。なお、以下に説明する実施の形態２による半導体装置は、前述した実施の形態１による半導体装置を改良したものである。
【００５１】
前記実施の形態１による半導体装置では、同期クロック出力端子３１から出力する同期クロックを選択器９により切替える時に、一時的にパルス幅が狭いパルス（図２（ｋ）で示すＨレベルの狭いパルス）が発生する恐れがあるため、かかるクロックが正規クロックのパルス幅以下である場合には、当該クロックを使用するシステムが誤動作を起こす可能性がある。
【００５２】
そこで、本発明の実施の形態２では、クロック切替え時においても正規クロックのパルス幅以下のクロックを作ることなく、基準信号に同期した同期クロックを生成することができる半導体装置について説明する。
【００５３】
図３は、本発明の実施の形態２による半導体装置の回路図の一例を示した図である。
図３において、本発明にかかる半導体装置は、クロック入力端子１と、遅延素子２から５、位相比較器６と、制御器７と、基準信号入力端子８と、選択器９と、同期クロック出力端子３１と、ＡＮＤ３２、３３とからなる。なお、図３において、図１を用いて説明した前記実施の形態１による半導体装置と同じの構成要素については同一の符号を付し、ここでは説明を省略する。
【００５４】
ＡＮＤ３２は、クロック入力端子１から入力されたクロックと、ＡＮＤ２９から出力される，基準信号の微分パルスとのＡＮＤを出力する。
ＡＮＤ３３は、クロック入力端子１から入力されたクロックと、ＦＦ３０のＱ出力とのＡＮＤを出力する。
なお、このＡＮＤ３２、３３は、選択器９によるクロック切替え時に、遅延素子２から５より出力されるクロックを一時的に停止させるものである。
【００５５】
次に、本発明の実施の形態２による半導体装置の動作について図３、図４を用いて説明する。
なお、本発明の実施の形態２による半導体装置の動作は、選択器９が同期クロック出力端子３１から出力する同期クロックを切替える際に、一時的に同期クロック出力端子３１から出力される同期クロックを止める点において、前記実施の形態１で説明した半導体装置と異なるため、ここでは、前記実施の形態１で説明した半導体装置と同様の動作を行う構成要素については説明を省略する。
【００５６】
図４は、本発明の実施の形態２による半導体装置のタイミングチャートの一例であり、図４において、（ａ）は入力クロック、（ｂ）は基準信号、（ｃ）はＦＦ２７のＱ出力、（ｄ）はＦＦ２８のＮＱ出力、（ｅ）はＡＮＤ２９の出力である微分パルス、（ｆ）はＦＦ３０のＱ出力、（ｇ）はＡＮＤ３２の出力、（ｈ）は遅延素子２の出力、（ｉ）は遅延素子３の出力、（ｊ）は遅延素子４の出力、（ｋ）は遅延素子５の出力、（ｌ）はＡＮＤ３３の出力、（ｍ）は同期クロック出力端子３１から出力される同期クロックである。
【００５７】
図３、図４において、基準信号入力端子８から入力された基準信号（ｂ）は、ＦＦ２７により、遅延素子５の出力である１クロック遅延クロックでラッチされ、ＦＦ２７からＦＦ２７Ｑ出力（ｃ）を出力する。このＦＦ２７Ｑ出力（ｃ）は、さらに、ＦＦ２８により、クロック入力端子１から入力されたクロックでラッチされ、ＦＦ２８ＮＱ出力（ｄ）がＦＦ２８から出力される。
【００５８】
ＦＦ２７から出力されたＦＦ２７Ｑ出力（ｃ）と、ＦＦ２８から出力されたＦＦ２８ＮＱ出力（ｄ）は、ＡＮＤ２９でＡＮＤされ、ＡＮＤ２９の出力として基準信号の微分パルス（ｅ）をＦＦ３０、及びＡＮＤ３２に出力する。
ＦＦ３０では、ＡＮＤ２９からの出力である微分パルス（ｅ）をクロック入力端子１から入力されたクロックでラッチし、微分パルス（ｅ）の１クロック遅延信号である、ＦＦ３０Ｑ出力（ｆ）をＦＦ２３から２６、及びＡＮＤ３３に出力する。ＡＮＤ３２は、クロック入力端子１から入力されたクロック信号と、ＡＮＤ２９から出力された微分パルス（ｅ）とのＡＮＤをとり、ＡＮＤ３２出力（ｇ）を遅延素子２に出力する。
【００５９】
なお、このように、入力クロック（ａ）と、クロック切替えを行うタイミングの基準となるＡＮＤ２９から出力された微分パルス（ｅ）とのＡＮＤをとることにより、選択器９によるクロック切替え時のクロックを一時的にとめることができる。
【００６０】
ＡＮＤ３２から出力されたＡＮＤ３２出力（ｇ）は、遅延素子２から５に入力され、遅延素子２から５により、ＡＮＤ３２出力（ｇ）を１／４ずつ位相シフトさせた図４の（ｈ）から（ｋ）に示す遅延クロックが生成される。
かかる遅延クロック（ｈ）から（ｋ）は、前記実施の形態１で説明したのと同様に、ＦＦ１０から１３により基準信号ｆでラッチ、ＡＮＤ１４から１７でデコードされた後、ＦＦ３０から出力されるＦＦ３０Ｑ出力（ｆ）でラッチされる。
【００６１】
したがって、図４に示すタイミングで基準信号（ｂ）が生成された場合には、遅延素子５から出力されていた４／４クロック遅延クロックのクロック信号（ｋ）から、遅延素子４から出力される３／４クロック遅延クロックにクロック信号（ｊ）に切替えられる。
【００６２】
このようにして生成された同期クロック（ｍ）は、図４に示すように、パルス幅の狭いパルスが発生することがないため、生成された同期クロックが正規クロックのパルス幅以下となることはなく、当該クロックを使用するシステムの誤動作を防止することができる。
【００６３】
また、ＡＮＤ３３は、クロック入力端子１から入力されたクロック信号（ａ）と、ＦＦ３０から出力された微分パルス（ｅ）の１クロック遅延パルスであるＦＦ３０Ｑ出力（ｆ）とのＡＮＤをとり、ＡＮＤ３３出力（ｌ）を位相比較器６に出力する。
【００６４】
なお、このＡＮＤ３３出力（ｌ）は、ＡＮＤ３２から出力されるＡＮＤ３２出力（ｇ）の１クロック遅延クロックと同一クロックの信号であるため、位相比較器６は、ＡＮＤ３２出力（ｇ）を遅延素子２から５により１クロック遅延させた遅延素子５出力（ｋ）と、ＡＮＤ３３出力（ｌ）とを位相比較することにより、制御器７により、遅延素子２から５の遅延値を制御することができる。
【００６５】
このように本発明の実施の形態２によれば、ＦＦ２７、２８、３０とＡＮＤ２９で基準信号の微分パルスを作り、このパルスによって遅延素子２〜５に入力するクロックを一時的に止めることにより、遅延素子５出力である１クロック遅延クロック（ｋ）から遅延素子４出力である３／４クロック遅延クロック（ｊ）に、同期信号出力端子３１から出力する同期クロックを切り換えるときでも、クロック切り換え時に、正規クロックのＨレベル幅、Ｌレベル幅以下のクロックを作ることなく、同期クロックを生成することができ、当該同期クロックを用いたシステムが誤動作を起こすことを防止することができる。
【００６６】
また、本発明の実施の形態２による半導体装置によれば、絶えず遅延素子２から５の遅延値を位相比較器６、及び制御器７により制御することで、電圧温度等の外乱を受けた場合であっても各遅延素子からの出力として１／４クロックずつ位相のシフトしたクロックを生成することができる。また、前記１／４クロックづつ位相シフトしたクロックを基準信号の位相によって選択する選択器９を備えることで急激な基準信号の変化に対しても追従することができ、基準信号（ｂ）の間隔が広い場合等であっても、各遅延素子から出力されるクロックの周波数を一定に保つことができる。
【００６７】
（実施の形態３）
以下に、本発明の実施の形態１による半導体装置について図５から図７を用いて説明する。
図５は、本発明の実施の形態３による半導体装置の回路図の一例を示した図である。
図５において、本発明にかかる半導体装置は、クロック入力端子１と、遅延素子２から５と、位相比較器６と、基準信号入力端子８と、選択器９と、同期クロック出力端子３１と、前遅延検出器３４と、後遅延検出器３５と、制御器４１とからなる。なお、図５において、図１を用いて説明した前記実施の形態１による半導体装置と同様の構成要素については同一の符号を付し、ここでは説明を省略する。
【００６８】
前遅延検出器３４は、遅延素子２から５によるクロックの遅延量が、許容範囲以上に小さくなっていないかを監視するものであり、位相比較器６において、遅延なしクロックの位相と前記外部クロックの１クロック後の位相とが比較されることを防止するものである。かかる前遅延検出回路３４は、図５に示すように、Ｔ−ＦＦ４２と、ＦＦ４３から４５と、遅延素子２から５と同じ遅延値を持つ遅延素子４６から５０と、ＥＸＯＲ５１とにより構成される。
【００６９】
また、後遅延検出器３５は、遅延素子２から５によるクロックの遅延量が、許容範囲以上に大きくなっていないかを監視するものであり、位相比較器６において、２クロック以上遅延されたクロックの位相と前記外部クロックの１クロック後の位相とが比較されることを防止するものである。かかる後遅延検出器３５は、図５に示すように、カウンタ回路５２と、ＦＦ５３と、遅延素子２から５と同じ遅延値を持つ遅延素子５４から５６と、ＦＦ５７と、ＥＸＯＲ５８とにより構成される。
【００７０】
なお、遅延素子２から５と同じ遅延値を持つ，遅延素子４６から５０、又は５４から５６の遅延値は、具体的には、遅延素子２から５の何れか一つの遅延値と同じ値をとるようにする場合の他、遅延素子２から５の遅延値の平均値をとるようにするもの等、遅延素子２から５の遅延値との関係により定められるものであればよい。
【００７１】
制御器４１は、位相比較器６から出力される位相差出力、前遅延検出器３４及び後遅延検出器３５から出力される信号に基づいて遅延素子２から５の遅延値を制御するものである。
【００７２】
次に、本発明の実施の形態３による半導体装置の動作について説明する。
なお、本発明の実施の形態３による半導体装置の動作は、前遅延検出器３４、及び後遅延検出器３５を用いて遅延素子２から５の遅延値制御を行う点において前記実施の形態１で説明した半導体装置と異なるため、ここでは、前記実施の形態１で説明した半導体装置と同様の動作を行う構成要素については説明を省略する。
【００７３】
図６は、本発明の実施の形態３による半導体装置のタイミングチャートの一例であり、（ａ）は遅延素子５の出力、（ｂ）は位相比較器６に入力される被比較信号、（ｃ）はＴ−ＦＦ４２から出力される分周パルス、（ｄ）はＦＦ４３出力、（ｅ）はＦＦ４４出力、（ｆ）は遅延素子５０の正常動作時の出力、（ｇ）はＦＦ４５の正常動作時の出力、（ｈ）は遅延素子５０の誤動作時の出力、（ｉ）はＦＦ４５の誤動作時の出力、（ｊ）はカウンタ５２のキャリー出力、（ｋ）はＦＦ５３出力、（ｌ）は遅延素子５６の正常動作時の出力、（ｍ）はＦＦ５７の正常動作時の出力、（ｎ）は遅延素子５６の誤動作時の出力、（ｏ）はＦＦ５７の誤動作時の出力である。
【００７４】
まず、前遅延検出回路３４の動作について説明する。
位相比較器６に入力される被比較信号（ｂ）は、ＦＦ４２で分周され、分周されたパルス（ｃ）は、ＦＦ４３、ＦＦ４４により２クロック遅延され、遅延パルス（ｅ）として２クロック遅れたパルスをＦＦ４４から出力する。
【００７５】
また、ＦＦ４２で分周された分周パルス（ｃ）は、遅延素子２から５の遅延値と同じ遅延値を有する遅延素子４６から５０により５／４クロック遅延させられた後に（図６に示す（ｆ）又は（ｈ））、ＦＦ４５にラッチされることにより、分周パルス（ｃ）を２クロック遅延したパルスがＦＦ４５出力（ｇ）又は（ｉ）として出力される。
【００７６】
次に、ＥＸＯＲ５１は、ＦＦ４４出力とＦＦ４５出力とを比較し、ＦＦ４４出力とＦＦ４５出力とが等しい場合には、遅延素子２から５の遅延値が正常である旨を示す信号を、ＦＦ４４出力とＦＦ４５出力とが異なる場合には、遅延素子２から５の遅延値が小さい旨を示す信号を、制御器４１に出力する
【００７７】
即ち、遅延素子２から５の遅延値が正しい場合には、ＦＦ４５出力が図６の（ｇ）に示すようなクロック信号となるため、ＦＦ４４出力（ｅ）のクロック信号とクロックの同期が一致する。そのため、ＥＸＯＲ５１は、遅延素子２から５の遅延値が正常な遅延値で動作していると判断し、遅延値が正常である旨を示す信号を制御器４１に出力する。
【００７８】
一方で、外乱等の影響で遅延素子２から５の遅延値が小さくなることにより、遅延素子４６から５０によるクロックの総遅延量が１クロック以下となった場合には、ＦＦ４５出力は、図６に示す（ｉ）に示すようなクロック信号となり、ＦＦ４４出力（ｅ）と一致しない。この場合には、ＥＸＯＲ５１は、遅延素子２から５の遅延値が正常な遅延値よりも小さくなっていると判断し、遅延値が小さい旨を示す信号を制御器４１に出力する。
【００７９】
このようにすることにより、制御器４１は、遅延素子２から５の遅延値を常に監視し、ＥＸＯＲ５１で不一致が発生し、遅延値が小さい旨を示す信号が制御器４１に出力された場合には、制御器４１は、遅延素子２から５の遅延値を大きくするように制御することにより、位相比較器６において、遅延なしクロックの位相と前記外部クロックの１クロック後の位相とが比較されることを防止することができる。
【００８０】
次に、後遅延検出回路３５の動作について説明する。
位相比較器６に入力される被比較信号（ｂ）は、カウンタ５２で分周され、キャリー出力（ｊ）がカウンタ５２から出力される。そして、キャリー出力（ｊ）は、ＦＦ５３でラッチされＦＦ５３出力として１クロック遅延したＦＦ５３出力（ｋ）が出力される。
【００８１】
また、カウンタ５２で分周されたキャリー出力（ｊ）は、遅延素子２から５の遅延値と同じ遅延値を有する遅延素子５４から５６により３／４クロック遅延させられた後に（図６に示す（ｌ）又は（ｎ））、ＦＦ５７にラッチされることにより、キャリー出力（ｊ）を１クロック遅延したパルスがＦＦ５７出力（ｍ）又は（ｏ）として出力される。
【００８２】
次に、ＥＸＯＲ５８は、ＦＦ出力５３とＦＦ５７出力とを比較し、ＦＦ５３出力とＦＦ５７出力とが等しい場合には、遅延素子２から５の遅延値が正常である旨を示す信号を、ＦＦ５３出力とＦＦ５７出力とが異なる場合には、遅延素子２から５の遅延値が大きい旨を示す信号を、制御器４１に出力する
【００８３】
即ち、遅延素子２から５の遅延値が正しい場合には、ＦＦ５７出力が図６の（ｍ）に示すようなクロック信号となるため、ＦＦ４４出力（ｋ）のクロック信号とクロックの同期が一致する。そのため、ＥＸＯＲ５８は、遅延素子２から５の遅延値が正常な遅延値で動作していると判断し、遅延値が正常である旨を示す信号を制御器４１に出力する。
【００８４】
一方で、外乱等の影響で遅延素子２から５の遅延値が大きくなることにより、遅延素子４６から５０によるクロックの総遅延量が１クロック以上となった場合には、ＦＦ５７出力は、図６に示す（ｏ）に示すようなクロック信号となり、ＦＦ５３出力（ｋ）と一致しない。この場合には、ＥＸＯＲ５８は、遅延素子２から５の遅延値が正常な遅延値よりも大きくなっていると判断し、遅延値が大きい旨を示す信号を制御器４１に出力する。
【００８５】
このようにすることにより、制御器４１は、遅延素子２から５の遅延値を常に監視し、ＥＸＯＲ５８で不一致が発生し、遅延値が大きい旨を示す信号が制御器４１に出力された場合には、制御器４１は、遅延素子２から５の遅延値を小さくするように制御することにより、位相比較器６において、２クロック以上遅延されたクロックの位相と前記外部クロックの１クロック後の位相とが比較されることを防止することができる。
【００８６】
次に、制御器４１の構成、動作について、さらに詳細に説明する。
図７は、本発明の実施の形態３による半導体装置の制御器４１の一例を示す回路図であり、制御器４１は、位相差入力端子１２０、抵抗１２１、１２２、コンデンサ１２３、１２４、制御電圧出力端子１２５、オーバー検出入力端子６０、ゼロ検出入力端子６１、スイッチ６３、６４により構成されている。なお、位相差入力端子１２０、抵抗１２１、１２２、容量１２３、１２４、制御値出力端子１２５は図１２で示した従来のＬＰＦと同じである。
【００８７】
オーバー検出入力端子６０には、ＥＸＯＲ５８から出力された信号が入力され、遅延値が正常である旨を示す信号が入力されている間は、スイッチ６３がＯＦＦの状態となっている。そして、オーバー検出入力端子６０にＥＸＯＲ５８から遅延値が小さい旨を示す信号が入力された場合には、スイッチ６４をＯＮにして、強制的に遅延値を大きくする。
【００８８】
一方で、ゼロ検出入力端子６１には、ＥＸＯＲ５１から出力された信号が入力され、遅延値が正常である旨を示す信号が入力されている間は、スイッチ６４がＯＦＦの状態となっている。そして、ゼロ検出入力端子６１にＥＸＯＲ５１から遅延値が小さい旨を示す信号が入力された場合には、スイッチ６４をＯＮにして、強制的に遅延値を大きくする。
【００８９】
以上のように本発明の実施形態３による半導体装置によれば、前遅延検出器３４、及び後遅延検出器３５を設け、常に、遅延素子２から５の遅延値を監視することにより、外乱等の影響により遅延素子２から５の遅延値が大きく変化した場合であっても、当該遅延素子２から５の遅延値の変化を検出し、制御器４１で遅延素子２から５の遅延値を制御することができる。そのため、位相比較器６において異なるエッジのが比較されることを防止することができ、基準信号に正確に同期したクロックを生成することができる。
【００９０】
また、本発明の実施の形態３による半導体装置によれば、絶えず遅延素子２から５の遅延値を位相比較器６、及び制御器７により制御することで、電圧温度等の外乱を受けた場合であっても各遅延素子からの出力として１／４クロックずつ位相のシフトしたクロックを生成することができる。また、前記１／４クロックづつ位相シフトしたクロックを基準信号の位相によって選択する選択器９を備えることで急激な基準信号の変化に対しても追従することができ、基準信号の間隔が広い場合等であっても、各遅延素子から出力されるクロックの周波数を一定に保つことができる。
【００９１】
なお、本発明の実施の形態３においては、説明を簡単にするために、４段の遅延素子に対して、前遅延検出器３４の遅延素子を５段、後遅延検出器３５の遅延素子を３段で構成したが、遅延素子をＮ段（Ｎ：２以上の整数）で構成した場合は、前遅延検出器３４の遅延素子をＮ＋１段以上、後遅延検出器３５の遅延素子をＮ−１以下で構成すればよく、本発明の実施の形態３と同様の効果を得ることができる。
【００９２】
【発明の効果】
以上のように本発明のよる半導体装置は、絶えず遅延素子の遅延値を位相比較器、及び制御器により制御することで、電圧温度等の外乱を受けた場合であっても各遅延素子からの出力として１／Ｎクロックずつ位相のシフトしたクロックを生成することができる。また、前記１／Ｎクロックづつ位相シフトしたクロックを基準信号の位相によって選択する選択器を備えることで急激な基準信号の変化に対しても追従することができ、基準信号の間隔が広い場合等であっても、各遅延素子から出力されるクロックの周波数を一定に保つことができる。
【００９３】
また、本発明による半導体装置は、選択器によるクロック選択時に遅延素子から出力されるクロックを一時的に止めることにより、クロック切り換え時に、正規クロックのＨレベル幅、又はＬレベル幅以下のクロックを作ることなく、同期クロックを生成することができ、当該同期クロックを用いたシステムが誤動作を起こすことを防止することができる。
【００９４】
また、本発明による半導体装置は、前遅延検出器、及び後遅延検出器を設け、常に、遅延素子の遅延値を監視することにより、外乱等の影響により遅延素子の遅延値が大きく変化した場合であっても、当該遅延素子の遅延値の変化を検出し、制御器で遅延素子の遅延値を制御することができる。そのため、位相比較器において異なるエッジのが比較されることを防止することができ、基準信号に正確に同期したクロックを生成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置の回路図の一例を示した図である。
【図２】本発明の実施の形態１による半導体装置のタイミングチャート図である。
【図３】本発明の実施の形態２による半導体装置の回路図の一例を示した図である。
【図４】本発明の実施の形態２による半導体装置のタイミングチャート図である。
【図５】本発明の実施の形態３による半導体装置の回路図の一例を示した図である。
【図６】本発明の実施の形態３による半導体装置のタイミングチャート図である。
【図７】本発明の実施の形態３による半導体装置の制御器の構成の一例を示す図である。
【図８】第１の従来例の半導体装置の回路図である。
【図９】第２の従来例の半導体装置の回路図である。
【図１０】一般的な位相比較器の回路図である。
【図１１】一般的な位相比較器のタイミングチャート図である。
【図１２】一般的なＬＰＦの回路図である。
【図１３】本発明の実施の形態１による半導体装置の回路図の一例を示した図である。
【符号の説明】
１      クロック入力端子
２、３、４、５      遅延素子
６      位相比較器
７      制御器
８      基準信号入力端子
９      選択器
９ａ      ラッチ回路
９ｂ      マルチプレクサ
９ｃ      選択器制御回路
３１  同期クロック出力端子
３４      前遅延検出器
３５      後遅延検出器
４１      制御器
６０      オーバー検出入力端子
６１      ゼロ検出入力端子
６３、６４      スイッチ
１０１      基準信号入力端子
１０２      位相比較器
１０３      ＬＰＦ
１０４      ＶＣＯ
１０５      分周回路
１０６      クロック出力端子
１１０      被比較信号入力端子
１１１      比較信号入力端子
１１２      位相差出力端子
１２０      位相差入力端子
１２１、１２２      抵抗
１２３、１２４      コンデンサ
１２５      制御電圧出力端子
１３１      クロック入力端子
１３２〜１３９      バッファ
１４０      基準信号入力端子
１４１      選択器
１４２      同期クロック出力端子
【図１】
0003619466.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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