(57)【特許請求の範囲】
【請求項１】
被写体を撮像し映像信号を出力する撮像部と、
前記撮像部が出力した映像信号をアナログ／デジタル変換するＡ／Ｄ変換回路と、
アドレスで選択可能な複数のラッチ回路とレジスタを有し、該レジスタの設定される制御値に基づいて前記Ａ／Ｄ変換回路からの出力信号の信号処理をデジタル的に行うカメラ信号処理回路と、
前記カメラ信号処理回路内の各ラッチ回路をアドレスで選択し制御値を保持させることで前記カメラ信号処理回路を制御するマイクロコンピュータと、
少なくとも垂直同期信号と垂直帰線消去信号を含む同期信号を発生させ、同期信号を前記撮像部，前記カメラ信号処理回路及び前記マイクロコンピュータに出力する同期信号発生回路とを備え、
前記同期信号発生回路が発生した同期信号によって前記撮像部と前記カメラ信号処理回路と前記マイクロコンピュータを同期させて動作させ、前記マイクロコンピュータが有効映像期間を含めたレジスタ設定期間内の任意のタイミングで前記カメラ信号処理回路の各ラッチ回路をアドレスで選択し制御値を保持させ、有効映像期間を含めたレジスタ設定期間内に各ラッチ回路に保持された制御値が垂直帰線消去信号期間内のデータ更新タイミングで前記レジスタに保持され有効になるように構成したことを特徴とする撮像装置。
【請求項２】
前記撮像部は、高速転送により不要領域の電荷の掃き出しを行い垂直方向の有効領域を切り出し可能な撮像素子と、前記撮像素子を駆動する撮像素子駆動回路と、前記撮像素子の出力信号に対してアナログ信号処理を行うアナログ信号処理回路とを有するものであり、
前記カメラ信号処理回路は、前記撮像素子駆動回路を制御するためのシリアル制御部を有するものであり、
前記マイクロコンピュータが、有効映像期間を含めたレジスタ設定期間内の任意のタイミングで前記カメラ信号処理回路内の前記シリアル制御部のラッチ回路に保持した制御値を、垂直帰線消去信号期間内で且つ前記撮像素子が高速転送を行う前に、前記シリアル制御部が前記撮像素子駆動回路へシリアル転送するようにしたことを特徴とする請求項１記載の撮像装置。
【請求項３】
前記カメラ信号処理回路は、前記マイクロコンピュータによりアドレスで選択された各ラッチ回路に保持した制御値が垂直帰線消去信号期間内の垂直同期信号の立上がりもしくは立下がりエッジに同期して前記レジスタに保持され有効になるように構成したことを特徴とする請求項１記載の撮像装置。
【請求項４】
前記カメラ信号処理回路は、前記マイクロコンピュータによりアドレスで選択された各ラッチ回路に保持された制御値を垂直帰線消去信号期間内の垂直同期信号の立上がりもしくは立下がりエッジに同期して前記シリアル制御部が前記撮像素子駆動回路へシリアル転送するように構成したことを特徴とする請求項２記載の撮像装置。
【請求項５】
前記マイクロコンピュータと前記カメラ信号処理回路とは、パラレルインターフェースを介して制御値をアドレスで選択された各ラッチ回路に保持するものであることを特徴とする請求項１，２，３又は４記載の撮像装置。
【請求項６】
前記マイクロコンピュータと前記カメラ信号処理回路とは、シリアルインターフェースを介して制御値をアドレスで選択された各ラッチ回路に保持するものであることを特徴とする請求項１，２，３又は４記載の撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は垂直帰線消去期間内にカメラ信号処理ＬＳＩの各レジスタの設定を行う撮像装置に関する。
【０００２】
【従来の技術】
従来、撮像装置の制御システムと同様の制御を行っているＣＲＴコントロールシステムは特開平５−９４２７６号公報に記載されたものが知られている。
【０００３】
図１３は同公報に示されている従来のＣＲＴコントロールシステムのブロック図である。図１３において、従来のＣＲＴコントロールシステムは、ＣＰＵ１３１、ＲＯＭ１３２、ＲＡＭ１３３、入力装置１３４、外部記憶装置１３５、ＣＲＴ１３６、ＣＲＴコントローラ１３７、割込みコントローラ１３８を含んで構成されている。
【０００４】
以上のように構成された従来のコントロールシステムの動作について説明する。ＲＡＭ１３３はメインルーチンからも割込み処理ルーチンからもアクセス可能で、入力された設定データを一時的にストアする。割込みコントローラ１３８はＣＲＴコントローラ１３７からＣＲＴ１３６に出力される垂直同期信号Ｖsyncを入力して割込み信号Ｓint を発生する。割込み信号Ｓint によってＣＰＵ１３１に割込みをかけ、割込み処理ルーチンにおいて設定データをＲＡＭ１３３からＣＲＴコントローラ１３７に転送し、各レジスタに設定する。このように、垂直帰線消去期間内にＣＲＴコントローラ１３７の各レジスタの設定を行うことによって、画面のちらつきを確実に防止することができる。
【０００５】
図１４は従来の撮像装置のブロック図である。図１４において、１１は撮像部、９１は撮像素子、１３はアナログ信号処理回路、９２は撮像素子９１を駆動する撮像素子駆動回路、１５はＡ／Ｄ変換回路、１４１はカメラ信号処理回路、１４２は手ぶれ補正回路、１９は同期信号発生回路、１４３はカメラ信号処理回路１４１を制御する信号処理マイクロコンピュータ（以下、マイコンという）、１４４は手ぶれ補正回路１４２を制御する手ぶれ補正制御マイコンである。
【０００６】
以上のように構成された従来の撮像装置について、以下その動作を説明する。被写体を撮像し撮像素子９１が映像信号を出力する。撮像素子９１の出力信号をアナログ信号処理回路１３においてＣＤＳやゲイン制御等のアナログ信号処理を行う。アナログ信号処理を行った映像信号をＡ／Ｄ変換回路１５でアナログ／デジタル変換し、カメラ信号処理回路１４１に入力する。カメラ信号処理回路１４１ではアパーチャ補正等のデジタル信号処理を行う。最後に手ぶれ補正回路１４２で手ぶれ補正を行い、映像信号を出力する。又同期信号発生回路１９が発生した同期信号に同期させて撮像素子駆動回路９２とカメラ信号処理回路１４１と信号処理制御マイコン１４３と手ぶれ補正回路１４２と手ぶれ補正制御マイコン１４４を動作させ、垂直帰線消去期間に信号処理マイコン１４３がカメラ信号処理回路１４１の各レジスタに制御値を設定し、同様に手ぶれ補正制御マイコン１４４が手ぶれ補正回路１４２の各レジスタに制御値を設定し手ぶれ補正を行う。よって従来のＣＲＴコントロールシステムと同様に各マイコンが垂直帰線期間内にカメラ信号処理回路及び手ぶれ補正回路の各レジスタの設定を行うことによって、画面のちらつきを確実に防止することができる。
【０００７】
【発明が解決しようとする課題】
このような従来のＣＲＴコントロールシステムにおいては、ＣＰＵ１３１が垂直帰線消去期間内に設定データをＲＡＭ１３３からＣＲＴコントローラの各レジスタへ設定することが要求されている。
【０００８】
同様に従来の撮像装置においても、信号処理マイコン１４３と手ぶれ補正制御マイコン１４４が制御値を垂直帰線消去期間内にカメラ信号処理回路１４１と手ぶれ補正制御回路１４２の各レジスタへ設定することが要求されている。
【０００９】
しかしながら上記の従来例においては、垂直帰線消去期間内でマイコンがカメラ信号処理回路内の各レジスタに制御値を設定しなければならない。そのため回路の集積化が進みカメラ信号処理回路１４１と手ぶれ補正制御回路１４２が統合化され、マイコン統合等で１つのマイコンで設定するレジスタ数と制御値数が大幅に増加すると、垂直帰線消去期間だけではレジスタの設定ができなくなるという問題点がある。
【００１０】
又、近年、撮像装置の小型化が進められている。カメラ信号処理回路及び手ぶれ補正回路がＬＳＩの場合、ＬＳＩのピン数を削減して小型化にしたいという要求がある。パラレルインターフェースよりシリアルインターフェースの方がピン数を削減できる。よって、小型化するためにはシリアルインターフェイスすることが好ましい。
【００１１】
しかしマイコンとカメラ信号処理回路等とのインターフェースがパラレルインターフェースの場合は高速のレジスタ設定も可能であるが、シリアルインターフェースの場合低速でのレジスタ設定になるので、垂直帰線消去期間内だけではレジスタ設定を行えないという問題点がある。垂直帰線消去期間内にレジスタ設定ができなければ、画面のちらつきを防止できないこととなり、当初の課題を解決することができない。
【００１２】
又マイコンが垂直帰線消去期間内でしかレジスタの設定ができないので、撮像装置システム全体のパフォーマンスを向上させることができないという問題点もある。
【００１３】
本発明は、マイコンで設定するレジスタ数と制御値数が大幅に増加しても、シリアルインターフェースでレジスタに設定するようにしても、画面のちらつきを防止すると共に、撮像装置システム全体のパフォーマンスを向上させることを目的とする。
【００１４】
【課題を解決するための手段】
この問題を解決するために本発明の請求項１記載の撮像装置は、被写体を撮像し映像信号を出力する撮像部と、前記撮像部が出力した映像信号をアナログ／デジタル変換するＡ／Ｄ変換回路と、アドレスで選択可能な複数のラッチ回路とレジスタを有し、該レジスタの設定される制御値に基づいて前記Ａ／Ｄ変換回路からの出力信号の信号処理をデジタル的に行うカメラ信号処理回路と、前記カメラ信号処理回路内の各ラッチ回路をアドレスで選択し制御値を保持させることで前記カメラ信号処理回路を制御するマイクロコンピュータと、少なくとも垂直同期信号と垂直帰線消去信号を含む同期信号を発生させ、同期信号を前記撮像部，前記カメラ信号処理回路及び前記マイクロコンピュータに出力する同期信号発生回路とを備え、前記同期信号発生回路が発生した同期信号によって前記撮像部と前記カメラ信号処理回路と前記マイクロコンピュータを同期させて動作させ、前記マイクロコンピュータが有効映像期間を含めたレジスタ設定期間内の任意のタイミングで前記カメラ信号処理回路の各ラッチ回路をアドレスで選択し制御値を保持させ、有効映像期間を含めたレジスタ設定期間内に各ラッチ回路に保持された制御値が垂直帰線消去信号期間内のデータ更新タイミングで前記レジスタに保持され有効になるように構成したことを特徴とするものである。
【００１５】
請求項１記載の撮像装置によれば、マイコンが任意のタイミングでレジスタへ制御値を設定したり、低速のシリアルインターフェースによってレジスタへ制御値を設定しても、レジスタに設定した制御値が垂直帰線消去期間内で更新され有効になるように構成したものである。
【００１６】
これにより、マイコンで設定するレジスタ数と制御値数が大幅に増加しても、シリアルインターフェースでレジスタへ制御値を設定するようにしても、画面のちらつきを防止すると共に撮像装置システム全体のパフォーマンスを向上させる効果が得られる。
【００１７】
請求項２記載の撮像装置では、前記撮像部は、高速転送により不要領域の電荷の掃き出しを行い垂直方向の有効領域を切り出し可能な撮像素子と、前記撮像素子を駆動する撮像素子駆動回路と、前記撮像素子の出力信号に対してアナログ信号処理を行うアナログ信号処理回路とを有するものであり、前記カメラ信号処理回路は、前記撮像素子駆動回路を制御するためのシリアル制御部を有するものであり、前記マイクロコンピュータが、有効映像期間を含めたレジスタ設定期間内の任意のタイミングで前記カメラ信号処理回路内の前記シリアル制御部のラッチ回路に保持した制御値を、垂直帰線消去信号期間内で且つ前記撮像素子が高速転送を行う前に、前記シリアル制御部が前記撮像素子駆動回路へシリアル転送するようにしたことを特徴とするものである。
【００１８】
これにより、マイコンで設定するレジスタ数と制御値数が大幅に増加しても、シリアルインターフェースでレジスタに設定するようにしても、画面のちらつきを防止すると共に撮像装置全体のパフォーマンスを向上させる効果が得られる。
【００１９】
請求項３記載の撮像装置では、前記カメラ信号処理回路は、前記マイクロコンピュータによりアドレスで選択された各ラッチ回路に保持した制御値が垂直帰線消去信号期間内の垂直同期信号の立上がりもしくは立下がりエッジに同期して前記レジスタに保持され有効になるように構成したことを特徴とするものである。
【００２０】
請求項４記載の撮像装置では、前記カメラ信号処理回路は、前記マイクロコンピュータによりアドレスで選択された各ラッチ回路に保持された制御値を垂直帰線消去信号期間内の垂直同期信号の立上がりもしくは立下がりエッジに同期して前記シリアル制御部が前記撮像素子駆動回路へシリアル転送するように構成したことを特徴とするものである。
【００２１】
請求項５記載の撮像装置では、前記マイクロコンピュータと前記カメラ信号処理回路とは、パラレルインターフェースを介して制御値をアドレスで選択された各ラッチ回路に保持することを特徴とするものである。
【００２２】
請求項６記載の撮像装置では、前記マイクロコンピュータと前記カメラ信号処理回路とは、シリアルインターフェースを介して制御値をアドレスで選択された各ラッチ回路に保持することを特徴とするものである。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて説明する。この発明の第１の実施の形態について、図１，図２ないし図３を参照しながら説明する。図１は本発明の第１の実施の形態による撮像装置のブロック図を示している。図１において、撮像部１１は撮像素子１２としてのＣＣＤと、撮像素子１２を同期信号に同期させて駆動する撮像素子駆動回路１４と、ＣＤＳやゲイン制御等のアナログ信号処理を行うアナログ信号処理回路１３から構成される。撮像装置は撮像部１１に加えてＡ／Ｄ変換回路１５、アパチャ補正やフリッカ補正等のデジタル信号処理を行うカメラ信号処理回路１６、Ｄ／Ａ変換回路１７、カメラ信号処理回路６の各レジスタに制御値を設定することによって制御を行うマイコン１８、少なくとも垂直同期信号や垂直帰線消去信号を含む同期信号を発生する同期信号発生回路１９を含んで構成される。
【００２４】
図２は本発明の第１の実施の形態における撮像装置のカメラ信号処理回路１６Ａのブロック図である。図２において、カメラ信号処理回路１６Ａはマイコンインターフェイス回路２２、アパチャ補正，フリッカ補正等の信号処理回路２３、フリッカ補正用の乗算器２４を有している。マイコンインターフェース回路２２はアドレスデコーダ２５、ラッチ回路２６及び複数のレジスタ２７を含んで構成される。レジスタ２７はカメラ信号処理時のアパチャ補正等の動作時の制御値を保持するものである。
【００２５】
図３は本発明の第１の実施の形態による撮像装置のマイコンのレジスタ設定期間と制御値更新のタイミングを示すタイミング図である。図３において、（Ａ）は垂直同期信号ＶＤ、（Ｂ）は垂直帰線消去信号ＶＢＬＫ、（Ｃ）はレジスタ設定期間と制御値更新タイミングである。
【００２６】
以上のように構成されたこの発明の第１の実施の形態の撮像装置の動作について説明する。図１において、まず同期信号発生回路１９が少なくとも垂直同期信号ＶＤと垂直帰線消去信号ＶＢＬＫを含む同期信号を発生し、撮像素子駆動回路１４，カメラ信号処理回路１６，マイコン１８に同期信号を与える。撮像部１１は被写体を撮像して映像信号を出力する。撮像部１１の出力信号はＡ／Ｄ変換回路１５によってアナログ／デジタル変換され、カメラ信号処理回路１６へ入力される。次にカメラ信号処理回路１６では、マイコン１８がカメラ信号処理回路１６内の各レジスタに制御値を設定することにより、アパチャ補正やフリッカ補正等の信号処理をデジタル的に行い、映像信号を出力する。
【００２７】
図２を用いてカメラ信号処理回路１６Ａの動作を詳細に説明する。まずマイコン１８からデータとアドレスとライトイネーブル信号ＷＥがカメラ信号処理回路１６Ａのマイコンインターフェース回路２２へ入力される。マイコンインターフェース回路２２では、アドレスとライトイネーブル信号ＷＥがアドレスデコーダ２５に入力され、アドレスデコーダ２５はアドレスに対応したラッチ回路２６のラッチパルスを出力する。このラッチパルスによってマイコン１８からのデータをラッチ回路２６に保持する。次に、垂直同期信号の立ち下がりエッジによって、ラッチ回路２６に保持されていたデータをレジスタ２７で保持してデータを更新する。レジスタ２７で更新されたデータであるマイコン１８からの制御値は信号処理回路２３に送られ、この制御値を基に信号処理回路２３で入力信号の信号処理を行い出力信号を出力する。
【００２８】
又マイコン１８からの制御値の１つであるフリッカ補正値はレジスタ２７で更新され、フリッカ補正用の乗算器２４に送られる。乗算器２４では入力信号とフリッカ補正値を乗算し、フリッカ補正を行った出力信号を出力する。フリッカ補正の場合、フィールドを合わせて補正を行うので、確実に垂直帰線消去期間内でのフリッカ補正値の更新が必要である。ここであらかじめ演算されたフリッカ補正値を任意のタイミングで設定しておけば、垂直同期信号ＶＤの立ち下がりエッジに同期して更新されるので、フリッカ補正等の制御の場合、マイコン１８による制御が容易になり非常に効果的である。
【００２９】
図３を用いて本発明の第１の実施の形態による撮像装置のマイコン１８のレジスタ設定期間と制御値更新のタイミングについて説明する。図３（Ａ），図３（Ｂ）に示すように、垂直同期信号ＶＤの立ち下がりの時刻ｔr は垂直帰線消去期間ＶＢＬＫの時間帯ＴB に含まれている。したがって、図３（Ｃ）に示すように、マイコン１８の制御値設定期間を垂直同期信号の立ち下がりエッジから次の垂直同期信号の立ち下がりエッジまでとし、この期間に設定された制御値はこの期間の最後の垂直同期信号ＶＤの立ち下がりエッジで更新されるようにすることで、集積化によるカメラ信号処理回路の大規模化とマイコン統合がなされ、マイコン１８で設定するレジスタ数と制御値数が大幅に増加しても、マイコン１８は任意のタイミングで制御値を各レジスタに設定できる。そして垂直同期信号の立ち下がりエッジ、つまり垂直帰線消去期間内で制御値が確実に更新がされるので、画面のちらつきを防止すると共に撮像装置システム全体のパフォーマンスを向上させることができる。
【００３０】
この発明の第２の実施の形態について、図１，図４ないし図５を参照しながら説明する。本発明の第２の実施の形態の全体構成は第１の実施の形態と同様であり、詳細な説明を省略する。図４はこの実施の形態による撮像装置のカメラ信号処理回路１６Ｂを示すブロック図である。図４において、カメラ信号処理回路１６Ｂはアドレス／データ多重Ｉ／Ｆ４２、アパチャ補正等の信号処理回路４３、マイコンインターフェース回路２４、アドレスデコーダ２５、ラッチ回路２６、レジスタ２７を含んで構成される。
【００３１】
図５は本発明の第２の実施の形態によるカメラ信号処理回路１６Ｂのアドレス／データ多重Ｉ／Ｆ４２を示すブロック図である。アドレス／データ多重Ｉ／Ｆ４２はラッチ回路４４を含んで構成される。
【００３２】
以上のように構成されたこの発明の第２の実施の形態の撮像装置について、以下その動作を説明する。第２の実施形態の撮像装置も第１の実施形態の撮像装置とほぼ同様の動作を行う。即ち、図１において、まず同期信号発生回路１９が少なくとも垂直同期信号と垂直帰線消去信号を含む同期信号を発生する。撮像部１１は被写体を撮像して映像信号を出力する。撮像部１１の出力信号はＡ／Ｄ変換回路１５によってアナログ／デジタル変換され、カメラ信号処理回路１６へ入力される。次にカメラ信号処理回路１６では、マイコン１８がカメラ信号処理回路１６内の各レジスタに制御値を設定することにより、アパチャ補正やフリッカ補正等の信号処理をデジタル的に行い、映像信号を出力する。
【００３３】
第１の実施形態と異なるのはカメラ信号処理回路１６Ｂの構成である。よって図４と図５を用いてカメラ信号処理回路１６Ｂの動作を詳細に説明する。まずマイコン１８から多重されたアドレス／データと多重アドレス／データからアドレスを分離するためのアドレスラッチイネーブル信号ＡＬＥとライトイネーブル信号ＷＥがカメラ信号処理回路１６Ｂに入力される。この入力信号のうち、多重されたアドレス／データとＡＬＥ信号とがアドレス／データ多重Ｉ／Ｆ回路４２に入力される。アドレス／データ多重Ｉ／Ｆ回路４２では、ラッチ回路４４にアドレスラッチイネーブル信号ＡＬＥを入力することによって多重されたアドレス／データからアドレスを分離し、データとアドレスを出力する。このアドレスとデータはマイコン１８からのライトイネーブル信号ＷＥと共にマイコンインターフェース回路２２へ入力される。マイコンインターフェース回路２２では、アドレスとライトイネーブル信号ＷＥがアドレスデコーダ２５に入力され、アドレスデコーダ２５はアドレスに対応したラッチ回路２６のラッチパルスを出力する。このラッチパルスによってマイコン１８からのデータをラッチ回路２６に保持する。次に、垂直同期信号の立ち下がりエッジによって、ラッチ回路２６に保持されていたデータをレジスタ２７で保持し、データを更新する。レジスタ２７で更新されたデータであるマイコン１８からの制御値は、信号処理回路４３に送られ、この制御値を基に信号処理回路４３で入力信号の信号処理を行い出力信号を出力する。
【００３４】
このようにすることで、第１の実施の形態と同様に、カメラ信号処理回路の統合とマイコン統合等でマイコン１８で設定するレジスタ数と制御値数が大幅に増加しても、マイコン１８は任意のタイミングで制御値を各レジスタに設定できる。制御値は垂直同期信号の立ち下がりエッジつまり垂直帰線消去期間内で確実に更新されるので、画面のちらつきを防止すると共に、撮像装置システム全体のパフォーマンスを向上させることができる。
【００３５】
更に、マイコン１８とカメラ信号処理回路１６Ｂのインターフェースをアドレス／データの多重バスにしたことにより、マイコン１８とカメラ信号処理回路１６Ｂの結線数が削減できるので、撮像装置全体の小型化に対しても効果的である。
【００３６】
この発明の第３の実施の形態について、図１，図６，図７ないし図８を参照しながら説明する。図６は本発明の第３の実施の形態の全体構成は第１の実施の形態と同様であり、詳細な説明を省略する。図６はこの実施の形態による撮像装置のカメラ信号処理回路１６Ｃを示すブロック図である。図６において、カメラ信号処理回路１６ＣはシリアルＩ／Ｆ６２と、アパチャ補正等の信号処理回路６３と、アドレスデコーダ２５、ラッチ回路２６、レジスタ２７を有するマイコンインターフェース回路２２とを含んで構成される。
【００３７】
図７は本発明の第３の実施の形態によるカメラ信号処理回路のシリアルＩ／Ｆ６２を示すブロック図である。図７において、シリアルＩ／Ｆ６２は第１のシフトレジスタ７１、第２のシフトレジスタ７２、カウンタ７３、アドレスラッチ回路７４、データラッチ回路７５を含んで構成される。
【００３８】
図８はこの実施の形態によるカメラ信号処理回路のシリアルＩ／Ｆのタイミング図である。図８において、（Ａ）はシリアルクロック（ＳＣＬＫ）、（Ｂ）はラッチパルスである。
【００３９】
以上のように構成されたこの発明の第３の実施の形態の撮像装置について、以下その動作を説明する。第３の実施形態の撮像装置も第１の実施形態の撮像装置とほぼ同様の動作を行う。即ち、図１において、まず同期信号発生回路１９が少なくとも垂直同期信号と垂直帰線消去信号を含む同期信号を発生する。撮像部１１は被写体を撮像して映像信号を出力する。撮像部１１の出力信号はＡ／Ｄ変換回路１５によってアナログ／デジタル変換されカメラ信号処理回路１６Ｃへ入力される。次にカメラ信号処理回路１６Ｃでは、マイコン１８がカメラ信号処理回路１６Ｃ内の各レジスタに制御値を設定することにより、アパチャ補正やフリッカ補正等の信号処理をデジタル的に行い、映像信号を出力する。
【００４０】
第１の実施形態と異なるのはカメラ信号処理回路１６Ｃの構成である。よって図６、図７と図８を用いてカメラ信号処理回路１６Ｃの動作を詳細に説明する。まずマイコン１８からアドレスとデータのシリアルデータＳＩとシリアルデータに同期したシリアルクロックＳＣＬＫとライトイネーブル信号ＷＥがカメラ信号処理回路１６Ｃに入力される。この入力信号のうちアドレスとデータのシリアルデータＳＩとシリアルクロックＳＣＬＫがシリアルＩ／Ｆ回路６２に入力される。シリアルＩ／Ｆ回路６２ではシリアルクロックＳＣＬＫによってアドレスとデータを第１のシフトレジスタ７１と第２のシフトレジスタ７２に取込む。同時にカウンタ７３でアドレスとデータの取込みに必要なシリアルクロックＳＣＬＫのクロック数をカウントする。そして必要なクロック数をカウントすると、図８（Ｂ）に示すようにラッチパルスを出力する。このラッチパルスによって、第１のシフトレジスタ７１の内容をアドレスラッチ回路７４で保持する。同様に第２のシフトレジスタ７２の内容をデータラッチ回路７５で保持する。そしてアドレスラッチ回路７４とデータラッチ回路７５で保持したデータとアドレスを出力する。このアドレスとデータはマイコン１８からのライトイネーブル信号ＷＥと共にマイコンインターフェース回路２２へ入力される。
【００４１】
マイコンインターフェース回路２２では、アドレスとライトイネーブル信号（ＷＥ）がアドレスデコーダ２５に入力され、アドレスデコーダ２５はアドレスに対応したラッチ回路２６のラッチパルスを出力する。このラッチパルスによってマイコン１８からのデータをラッチ回路２６に保持する。次に、垂直同期信号の立ち下がりエッジによって、ラッチ回路２６に保持されていたデータをレジスタ２７で保持し、データを更新する。レジスタ２７で更新されたデータであるマイコン１８からの制御値は、信号処理回路６３に送られ、この制御値を基に各信号処理回路６３で入力信号の信号処理を行い出力信号を出力する。
【００４２】
このようにすることで、第１の実施の形態と同様に、カメラ信号処理回路の集積化による大規模化やマイコン統合等によりマイコン１８で設定するレジスタ数と制御値数が大幅に増加しても、又低速のシリアルインターフェースで各レジスタへ制御値を設定しても、マイコン１８は任意のタイミングで制御値を各レジスタに設定できる。そして垂直同期信号の立ち下がりエッジつまり垂直帰線消去期間内で制御値が確実に更新がされるので、画面のちらつきを防止すると共に撮像装置システム全体のパフォーマンスを向上させることができる。
【００４３】
更に、マイコン１８とカメラ信号処理回路１６Ｂのインターフェースをシリアルインターフェースにしたことにより、マイコン１８とカメラ信号処理回路１６Ｂの結線数が削減できるので、撮像装置全体の小型化に対しても効果的である。
【００４４】
次にこの発明の第４の実施の形態について、図９、図１０、図１１ないし図１２を参照しながら説明する。図９は本発明の第４の実施の形態による撮像装置を示すブロック図である。図９において、撮像部１１は高速転送により不要領域の電荷の掃き出しを行い垂直方向の有効領域を切り出し可能な撮像素子９１、例えばＣＣＤと、撮像素子９１の同期信号に同期させて駆動する撮像素子駆動回路９２と、ＣＤＳやゲイン制御等のアナログ信号処理を行うアナログ信号処理回路１３とから構成される。又撮像装置は撮像部１１に加えて、Ａ／Ｄ変換回路１５、アパチャ補正やフリッカ補正等のデジタル信号処理を行うカメラ信号処理回路９３、Ｄ／Ａ変換回路１７、カメラ信号処理回路９３の各レジスタに制御値を設定することによって制御を行うマイコン１８、少なくとも垂直同期信号や垂直帰線消去信号を含む同期信号を発生する同期信号発生回路１９を含んで構成される。
【００４５】
図１０は本発明の第４の実施の形態による撮像装置のカメラ信号処理回路９３を示すブロック図である。図１０において、カメラ信号処理回路９３はシリアル制御部１０２、アパチャ補正やフリッカ補正等の信号処理回路１０３、マイコンインターフェース回路２２、アドレスデコーダ２５、ラッチ回路２６、レジスタ２７を含んで構成されている。
【００４６】
図１１は本発明の第４の実施の形態によるカメラ信号処理回路のシリアル制御部１０２を示すブロック図である。図１１において、シリアル制御部１０２はクロック制御回路１１１、シフトレジスタ１１２、バッファ１１３，１１４を含んで構成されている。
【００４７】
図１２（Ａ）は本発明の第４の実施の形態による撮像素子９１の撮像領域を示し、そのうちａは不要領域、ｂは有効画素領域を示している。
【００４８】
以上のように構成されたこの発明の第４の実施の形態の撮像装置について、以下その動作を説明する。図９において、まず同期信号発生回路１９が少なくとも垂直同期信号と垂直帰線消去信号を含む同期信号を発生する。撮像部１１は被写体を撮像して映像信号を出力する。撮像部１１の出力信号はＡ／Ｄ変換回路１５によってアナログ／デジタル変換されカメラ信号処理回路９３へ入力される。次にカメラ信号処理回路９３では、マイコン１８がカメラ信号処理回路９３内の各レジスタ２７に制御値を設定することにより、アパチャ補正やフリッカ補正等の信号処理をデジタル的に行い、映像信号を出力する。
【００４９】
図１０を用いてカメラ信号処理回路９３の動作を詳細に説明する。まずマイコン１８からデータとアドレスとライトイネーブル信号ＷＥがカメラ信号処理回路９３のマイコンインターフェース回路２２へ入力される。マイコンインターフェース回路２２では、アドレスとライトイネーブル信号ＷＥがアドレスデコーダ２５に入力され、アドレスデコーダ２５はアドレスに対応したラッチ回路２６のラッチパルスを出力する。このラッチパルスによってマイコン１８からのデータをラッチ回路２６に保持する。次に、垂直同期信号ＶＤの立ち下がりエッジによって、ラッチ回路２６に保持されていたデータをレジスタ２７で保持し、データを更新する。レジスタ２７で更新されたデータであるマイコン１８からの制御値は信号処理回路１０３に送られ、この制御値を基に信号処理回路１０３で入力信号の信号処理を行い出力信号を出力する。
【００５０】
又、マイコン１８からの制御値の１つである撮像装置駆動制御値はラッチ回路２６に設定された後、シリアル制御部１０２に送られる。シリアル制御部１０２では撮像素子駆動制御値をシフトレジスタ１１２に設定し、クロック制御回路１１１が垂直同期信号の立ち上がりエッジにシリアルクロックＳＣＬＫのスタートを同期させ、撮像素子駆動制御値のビット数だけシリアルクロックＳＣＬＫを発生する。このＳＣＬＫはシフトレジスタ１１２のシフトクロックとして使用すると共に、シリアルクロック出力ＳＣＬＫとしてバッファ１１３を通して出力される。又シフトレジスタ１１２の出力もバッファ１１４を通してシリアルデータ出力ＳＯとして出力される。このシリアルデータ出力ＳＯとシリアルクロックＳＣＬＫは撮像素子駆動回路９２に転送される。撮像素子駆動回路９２ではこの制御値をもとにＣＣＤの不要領域の電荷掃き出しを行い、垂直方向の有効領域の切り出しを行うことで、垂直方向の手ぶれ補正等を行う。
【００５１】
又、撮像素子駆動回路９２へのシリアル送信及び制御値の設定は、垂直帰線消去期間内に行われるＣＣＤの不要領域の掃き出しを行う高速転送の前に行わなければならないという制限がある。よって、図１２を用いて本発明の第４の実施の形態による撮像装置のシリアル制御のタイミングと撮像素子における不要領域の高速転送と有効画素領域のタイミングについて説明する。図１２（Ｂ）は垂直帰線消去信号ＶＢＬＫを示し、図１２（Ｃ）は垂直同期信号ＶＤを示す。図１２（Ｄ）は撮像素子における不要領域の高速転送と有効画素領域のタイミングを示したものである。図１２（Ｅ）は撮像装置のシリアル制御のタイミングを示したものである。垂直同期信号ＶＤの立ち上がりエッジは垂直帰線消去期間ＶＢＬＫの中に含まれている。この垂直同期信号の立ち上がりエッジをシリアル制御のスタートタイミングとして、不要領域の高速転送が開始する前にシリアル送信及び制御値の設定を完了するように構成する。
【００５２】
このように構成することで、マイコン１８がレジスタ２７へ撮像素子駆動制御値を任意のタイミングで設定しておけば、垂直同期信号の立ち上がりエッジに同期してシリアル送信されるので、撮像素子駆動制御等の制御の場合、マイコン１８による制御が非常に容易になり効果的であり、撮像装置全体のパフォーマンスを向上させることができる。
【００５３】
又、カメラ信号処理回路の集積による大規模化とマイコン統合によるマイコン１８で設定するレジスタ数と制御値数が大幅に増加しても、マイコン１８は任意のタイミングで制御値を各レジスタに設定できる。そして垂直同期信号の立ち上がりエッジつまり垂直帰線消去期間内で且つ高速転送を行う前に制御値が確実に設定されるので、画面のちらつきを防止すると共に撮像装置システム全体のパフォーマンスを向上させることができる。
【００５４】
なお、以上の説明では、撮像装置を垂直同期信号の立ち下がりエッジでレジスタの制御値を更新して有効になるように構成した例で説明したが、垂直帰線消去期間内での更新タイミングとなるものであれば、その他の同期信号を用いても同様に実施可能であり、同様の効果を得ることができる。
【００５５】
なお、以上の説明では、撮像装置のマイコンインターフェースを全て垂直同期信号の立ち下がりエッジでラッチするように構成した例で説明したが、垂直帰線消去期間内でマイコンが設定できない一部を垂直同期信号の立ち下がりエッジでラッチするように構成し、残りをマイコンがレジスタに制御値を設定したタイミングで更新されるように構成しても同様に実施可能であり、同様の効果を得ることができる。
【００５６】
なお、以上の説明では、撮像装置のマイコンインターフェースを全て垂直同期信号の立ち下がりエッジでラッチするように構成した例で説明したが、垂直同期信号の立ち上がりエッジを用いても同様に実施可能であり、同様の効果を得ることができる。
【００５７】
なお、以上の第４の実施の形態では、マイコンインターフェース回路をパラレルインターフェース回路として説明したが、第２又は第３の実施の形態での説明と同様に、多重バスのマイコンインターフェースやシリアルインターフェースを用いても同様に実施可能であり、同様の効果を得ることができる。
【００５８】
【発明の効果】
以上のように本願の請求項１〜６の発明によれば、カメラ信号処理回路の集積による大規模化とマイコン統合によって、マイコンで設定するレジスタ数と制御値数が大幅に増加しても、帰線消去期間内に制御値が更新されるので、画面のちらつきを防止することができ、撮像装置システム全体のパフォーマンスを向上させるという効果が得られる。
【００５９】
又請求項６の発明では、シリアルインターフェースによって、マイコンでレジスタに設定する方式が採用できるので、ピン数を少なくすることができ、撮像装置を小型化することができるという効果も得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による撮像装置を示すブロック図である。
【図２】本発明の第１の実施の形態による撮像装置のカメラ信号処理回路を示すブロック図である。
【図３】本発明の第１の実施の形態による撮像装置のマイコンのレジスタ設定期間とデータ更新のタイミングを示すタイミング図である。
【図４】本発明の第２の実施の形態による撮像装置のカメラ信号処理回路を示すブロック図である。
【図５】本発明の第２の実施の形態によるカメラ信号処理回路のアドレス／データ多重Ｉ／Ｆを示すブロック図である。
【図６】本発明の第３の実施の形態による撮像装置のカメラ信号処理回路を示すブロック図である。
【図７】本発明の第３の実施の形態によるカメラ信号処理回路のシリアルＩ／Ｆを示すブロック図である。
【図８】本発明の第３の実施の形態によるカメラ信号処理回路のシリアルＩ／Ｆのタイミング図である。
【図９】本発明の第４の実施の形態による撮像装置を示すブロック図である。
【図１０】本発明の第４の実施の形態による撮像装置のカメラ信号処理回路を示すブロック図である。
【図１１】本発明の第４の実施の形態によるカメラ信号処理回路のシリアル制御部を示すブロック図である。
【図１２】本発明の第４の実施の形態によるカメラ信号処理回路のシリアル制御部のタイミング図である。
【図１３】従来のＣＲＴコントロールシステムを示すブロック図である。
【図１４】従来の撮像装置を示すブロック図である。
【符号の説明】
１１  撮像部
１２，９１  撮像素子
１３  アナログ信号処理回路
１４，９２  撮像素子駆動回路
１５  Ａ／Ｄ変換回路
１６，１６Ａ，１６Ｂ，１６Ｃ，９３  カメラ信号処理回路
１７  Ｄ／Ａ変換回路
１８  マイコン
１９  同期信号発生回路
２２  マイコンインターフェース
２３，４３，６３，１０３  信号処理回路
２５  アドレスデコーダ
２６  ラッチ回路
２７  レジスタ
６２  シリアルＩ／Ｆ
１０２  シリアル制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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