(57)【特許請求の範囲】
【請求項１】
集積回路の回路情報から該集積回路を解析する集積回路解析方法において、
前記集積回路中の各基板ノードにノード名を付与して該基板ノードに少なくとも電源を接続した回路情報を再合成する再合成ステップと、
前記再合成された回路情報に従った集積回路に対して所定の動作点を設定した状態で前記各基板ノードから予め定められた出力ノードへの伝達関数を求めて該集積回路を解析する解析ステップと、
前記伝達関数に基づき前記各基板ノード毎に該基板ノードに混入するノイズが前記集積回路の回路特性に与える影響を判定する判定ステップと、
前記解析の結果及び前記判定の結果を表示する表示ステップとを有することを特徴とする集積回路解析方法。
【請求項２】
前記集積回路のレイアウトデータ及び素子構成データを読み込むステップと、
前記レイアウトデータ及び素子構成データから前記集積回路の回路情報を作成するステップと
をさらに備えることを特徴とする請求項１記載の集積回路解析方法。
【請求項３】
前記集積回路の回路情報として集積回路設計支援装置で作成した回路図データを読み込むステップと
をさらに備えることを特徴とする請求項１記載の集積回路解析方法。
【請求項４】
前記集積回路のデバイス構造データ及び素子構成データを読み込むステップと、
前記デバイス構造データ及び素子構成データから前記集積回路の回路情報を作成するステップと
をさらに備えることを特徴とする請求項１記載の集積回路解析方法。
【請求項５】
集積回路の回路情報から該集積回路を解析する集積回路解析装置において、
前記集積回路中の各基板ノードにノード名を付与して該基板ノードに少なくとも電源を接続した回路情報を再合成する再合成手段と、
前記再合成された回路情報に従った集積回路に対して所定の動作点を設定した状態で前記各基板ノードから予め定められた出力ノードへの伝達関数を求めて該集積回路を解析する解析手段と、
前記伝達関数に基づき前記各基板ノード毎に該基板ノードに混入するノイズが前記集積回路の回路特性に与える影響を判定する判定手段と、
前記解析の結果及び前記判定の結果を表示する表示手段と
を有することを特徴とする集積回路解析装置。
【請求項６】
前記集積回路の回路構成を判読する判読手段をさらに有し、
前記再合成手段は、前記判読の結果に従って前記集積回路の再合成を行い、
前記解析手段は、前記判読の結果を考慮して前記伝達関数を求めることを特徴とする請求項５記載の集積回路解析装置。
【請求項７】
前記判定により前記影響が比較的大きいと判定された基板ノードに対して施されるべきレイアウト上の対策の効果を評価する評価手段をさらに有し、
前記表示手段は、さらに前記評価の結果を表示することを特徴とする請求項５または６記載の集積回路解析装置。
【請求項８】
集積回路の回路情報から該集積回路を解析する処理をコンピュータに実行させるための集積回路解析プログラムであって、
前記集積回路中の各基板ノードにノード名を付与して該基板ノードに少なくとも電源を接続した回路情報を再合成する処理と、
前記再合成された回路情報に従った集積回路に対して所定の動作点を設定した状態で前記各基板ノードから予め定められた出力ノードへの伝達関数を求めて該集積回路を解析する処理と、
前記伝達関数に基づき前記各基板ノード毎に前記集積回路の回路特性への影響を判定する処理と、
前記解析の結果及び前記判定の結果を表示する処理と
をコンピュータに実行させるための集積回路解析プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路が形成されている半導体基板に内在する寄生効果の影響を含めた集積回路の解析を効率的に行う集積回路解析方法及び装置に関する。
【０００２】
【従来の技術】
近年の半導体集積回路技術の進歩により、システム・オン・チップと呼ばれる高機能集積回路の実現が可能となってきている。最近、このような高機能集積回路に対する需要がますます高まってきており、短い開発期間で要求仕様を満たす回路を設計するために、従来に比してより一層効率的な集積回路設計手法が求められている。
【０００３】
こうした高機能集積回路の代表例として、高精度アナログ回路と高速ディジタル回路の両方を同一チップ上に搭載したアナログ・ディジタル混載回路がある。高機能アナログ・ディジタル混載回路の設計には、従来にない新たな設計の難しさが加わってくる。例えば、集積回路の製造上現れてくる寄生素子や寄生効果は、無視できない程度に回路特性に影響を及ぼすため、この影響をできるだけ緩和するような設計が必要である。
【０００４】
寄生効果の一つに、サブストレートカップリングノイズがある。これは高速動作するディジタル回路で発生し、基板を介して周囲の回路に伝わるノイズであり、回路特性に影響を与える。アナログ回路に対しては、ノイズの混入による性能劣化を引き起こし、ディジタル回路に対しては誤動作を引き起こす原因となる。
【０００５】
このようなサブストレートカップリングノイズの影響を回避するため、集積回路の設計者は従来から、ノイズの影響を受けやすい回路ブロックやデバイスをノイズ発生源と考えられる回路から離して配置したり、ガードリングやトレンチと呼ばれる、ノイズを抑制するための構造を基板上に作るなどのレイアウト上の工夫を施してきている。しかし、これらの対策はその効果を知ることが困難であるために、試作回路を作ってその効果を検証する必要があり、このような試作・検証を必要とすることは、高機能集積回路の開発にコストの面でも、開発期間の面でも大きな問題となっていた。
【０００６】
そこで最近、このサブストレートカップリングノイズの影響を解析するツールが開発されている。例えば、http://www.cadmos.com/seismic.htmや、http://www.simplex.com/solusions/products/substratetorm.htmというＵＲＬのインターネットホームページに、そのようなツールについての記述が掲載されている。これらの解析ツールを用いると、上で説明したようなレイアウト上の工夫による効果をシミュレーションで調べることが可能であるため、集積回路設計を効率化することができる。これらの解析ツールによると、ある指定した位置にノイズ源を仮定し、別の指定した位置へのノイズの伝わり方を解析することもできる。
【０００７】
こうした解析ツールは、誰にでも有効に使えるというものではない。例えば、集積回路上のどの回路ブロックがノイズ源として振る舞うか、どのデバイスがサブストレートカップリングノイズに対して影響を受けやすいか、といった知識を設計者が持っている必要がある。特に、後者は経験豊かな設計者のみが持ち得る高度の知識である。このような知識を持たない経験の浅い設計者がこの解析ツールを使う場合には、回路上で多くの点を指定して、試行錯誤を繰り返しながら、ノイズの影響を受けやすいデバイスを見つけ出し、そしてそのデバイスに対してレイアウト上の工夫を施す、という多くの手順を踏む必要がある。これでは、設計の効率化を十分に実現できるとは言えない。
【０００８】
さらに、これらの解析ツールを用いた解析は、集積回路のレイアウトデータを用いて実行されるため、設計の後期に適用することを想定している。従って、解析の結果、レイアウトデータの修正が必要となった場合、多大な労力を要することになってしまう。
【０００９】
【発明が解決しようとする課題】
上述したように、従来の解析ツールを用いて集積回路のサブストレートカップリングノイズの影響を解析しようとした場合、その影響を知りたい集積回路基板上の点を指定しなければならず、それには経験の深い設計者による高度の設計知識を必要とするという問題があり、さらに、この解析は設計の後期にレイアウトデータを用いて適用されるために、解析結果を基にレイアウトデータの修正作業を行うのに多大な労力を必要とするという問題点があった。
【００１０】
本発明は、設計者の経験や知識に頼ることなく、サブストレートカップリングノイズ等による集積回路の回路特性への影響を解析できる集積回路解析方法及び装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するため、本発明ではまず解析対象の集積回路中の各基板ノードにノード名を付与し、基板ノードに少なくとも電源を接続した回路情報を再合成する。次に、再合成された回路情報に従った集積回路に対して所定の動作点を設定した状態で、各基板ノードから予め定められた出力ノードへの伝達関数を求めて集積回路の解析を行う。そして、この伝達関数に基づき各基板ノード毎に集積回路の周波数応答等の回路特性への影響、すなわち該基板ノードに混入するノイズが集積回路の回路特性に与える影響を判定し、これらの解析の結果及び判定の結果を表示する。
【００１２】
このように本発明では各基板ノードに混入するサブストレートカップリングノイズのようなノイズが集積回路の回路特性に対して与える影響を判定して、その結果を表示することにより、その影響を設計者に対し容易に認識させることが可能となる。
【００１３】
また、本発明ではさらに集積回路の回路構成を判読し、この判読結果に従って集積回路の再合成を行うと共に、この判読の結果を考慮して伝達関数を求めるようにしてもよい。このようにすると、サブストレートカップリングノイズ等が集積回路の回路特性に与える影響を実際の回路構成に従って的確に見積もることができる。
【００１４】
さらに、サブストレートカップリングノイズ等が集積回路の回路特性に対して与える影響を判定した結果、その影響が比較的大きいと判定された基板ノードに対して施されるべきレイアウト上の対策の効果を評価し、この評価の結果を表示するようにしてもよい。これにより設計者は、サブストレートカップリングノイズ等に対してどのようなレイアウト上の対策を施せばよいかの知見を容易に得ることができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１６】
（第１の実施形態）
図１は、本発明の一実施形態に係る集積回路解析装置の構成を示している。入力部１１、表示部１２、記憶部１３及び解析を行う演算処理部１４がバス１０により接続される。ＣＰＵやＤＳＰによって実現される演算処理部１４は、回路情報再合成部２１、回路解析部２２、影響判定部２３、回路構成判読部２４及び対策効果評価部２５からなる。この演算処理部１４内の各部の詳細については、後に詳しく述べる。
【００１７】
入力部１１は、解析対象の集積回路（以下、解析対象回路という）に関する回路情報などの回路設計及び解析の際に必要な情報を入力したり、設計者が種々のコマンドを入力するために用いられる。ここでいう回路情報は、解析対象回路の回路図のデータ（接続データ）であるスケマティックデータ及び解析対象回路の物理的な配置・配線情報を示すレイアウトデータを含む。表示部１２は、回路情報や回路解析部２２による解析結果、影響判定部２３の判定結果及び対策効果評価部２５の評価結果などを表示する。記憶部１３は、回路情報、回路解析部２２での解析条件、解析パラメータ及び解析結果などを記憶する。
【００１８】
演算処理部１４内の各部の処理を概略的に説明すると、まず回路情報再合成部２１は入力部１１によって入力された回路情報を受け、解析対象回路中の各基板ノードにノード名を付与して、それらの基板ノードに少なくとも電源を接続した回路情報を再合成する処理を行う。
【００１９】
回路解析部２２は、再合成部２１で再合成された回路情報に従った解析対象回路に対して所定の動作点を設定した状態で、各基板ノードから予め定められた出力ノードへの伝達関数を求めることによって、解析対象回路を解析する処理を行う。
【００２０】
影響判定部２３は、回路解析部２２で求められた伝達関数に基づいて各基板ノード毎に、その基板ノードに混入するサブストレートカップリングノイズが解析対象回路の回路特性に与える影響を判定する処理を行う。
【００２１】
回路構成判読部２４は、必ずしも必須のものではないが、入力部１１により入力された回路情報から解析対象回路の回路構成を判読し、その結果を回路情報再合成部２１及び回路解析部２２に供給する。これによって回路情報再合成部２１での再合成の処理に回路構成の判読結果が反映され、また回路解析部２２での解析処理にも判読結果が反映される。この回路構成判読部２４の処理と、その判読結果を回路情報再合成部２１及び回路解析部２２の処理に反映させる方法の詳細については、後述の第２の実施形態において説明する。
【００２２】
対策効果評価部２５は、必ずしも必須のものではないが、集積回路設計で用いられるレイアウト上の種々の対策のうち、影響判定部２３で前述した影響が比較的大きいと判定された基板ノードやその基板ノードを持つデバイス（素子）に対して、どのような対策を施すことが効果的かを評価する処理を行う。この対策効果評価部２５については、後述する第３の実施形態で詳細に説明する。
【００２３】
次に、図２に示すフローチャートと、説明のための具体例を示した図３〜図６を用いて、本実施形態における集積回路解析の処理手順について説明する。
【００２４】
本実施形態では、入力部１１から入力される回路情報によって示される解析対象の解析対象回路内に含まれる複数のデバイス（素子）のうち、どの一つまたは複数のデバイスがサブストレートカップリングノイズの影響を与えやすいかを設計者に分かりやすく認識させる処理を実現する。サブストレートカップリングノイズの影響は、解析対象回路を構成する各デバイスの基板ノードに基板を介して混入するノイズが、回路全体の特性に対して与える影響として捉えることができる。この点に注目して、本実施形態では以下の手順で処理を行い、その影響の程度を調べる。
【００２５】
（１）まず、初めに解析対象回路に関する回路情報を再合成する（ステップＳ１１）。具体的には、解析対象回路内のデバイスが接続されるノードのうち、電源電位ＶＤＤやグランド電位ＧＮＤその他の定電位点に接続されるべきノード（例えばＭＯＳトランジスタのバックゲート等）を基板ノードとして特定し、その基板ノードに対して解析対象回路でまだ使用されていない新しいノード名を付与する。この後、新たに生成した基板ノードがフローティングとならないように、それらの基板ノードに電源を接続する。図３〜図５を用いて、ステップＳ１１の処理を具体的な例で説明する。
【００２６】
図３は、解析対象回路の一例として、ＭＯＳトランジスタによって構成された差動増幅回路を示している。トランジスタＭ１，Ｍ２により差動トランジスタ対が構成され、それぞれのゲート（ノード名［２］，［３］）間に入力信号が与えられる。トランジスタＭ１，Ｍ２の共通ソース（ノード名［５］）は、高電位側電源（ノード名［１］）から抵抗Ｒ１を介してバイアスされているダイオード接続されたトランジスタＭ３と共にカレントミラーを構成するトランジスタＭ４による電流源を介して低電位側電源（ノード名［０］）に接続される。トランジスタＭ１，Ｍ２の各々のドレイン（ノード名［６］，［７］）は、トランジスタＭ５，Ｍ６により構成されるカレントミラー負荷を介して高電位側電源に接続される。
【００２７】
差動トランジスタ対の出力は、トランジスタＭ２のドレインからトランジスタＭ７を介して出力ノード（ノード名［４］）に取り出される。トランジスタＭ７のドレインは、トランジスタＭ３，Ｍ４と共にカレントミラーを構成するトランジスタＭ８による電流源に接続される。キャパシタＣ１は位相補償用である。
【００２８】
図３の解析対象回路のうち、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８のそれぞれのバックゲートが基板ノードであり、これらのバックゲート（基板ノード）に対して、図４に示すように、図３では使用されていない新しいノード名［１４］，［１５］，［１１］，［１２］，［１６］，［１７］，［１８］，［１３］をそれぞれ付与する。
【００２９】
次に、図４のようにノード名が付与された基板ノード（バックゲート）に対して、図５に示すように図３の回路に対して動作点が変化しないように電源を接続する。すなわち、ノード名［１４］，［１５］，［１１］，［１２］，［１３］であるトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ８のバックゲートには、低電位側電源であるＧＮＤ（０Ｖ）を接続し、ノード名［１６］，［１７］，［１８］であるトランジスタＭ５，Ｍ６，Ｍ７のバックゲートには、高電位側電源であるＶＤＤを接続する。以上がステップＳ１１の処理である。
【００３０】
（２）次に、ステップＳ１１の回路解析で再合成された回路情報に対して、所定の動作点を設定した状態で基板ノードから出力ノードへの伝達関数を求めて解析対象回路の解析を行う（ステップＳ１２）。より具体的には、まず解析対象回路である集積回路の設計時に解析に用いた回路シミュレーションのパラメータを用いて、その回路の動作点における各基板ノードから予め定められた出力ノードへの伝達関数を求める。ここで、出力ノードには設計時に回路シミュレータの解析結果を出力するノードと指定されていたノードを用いる。
【００３１】
図６に、このようにして伝達関数を求めた様子を示す。出力ノードはノード名［４］のノードであり、ノード名［１４］，［１５］，［１１］，［１２］，［１６］，［１７］，［１８］，［１３］の基板ノードから、ノード名［４］の出力ノードへの伝達関数がＨX-4（Ｘは基板ノード名）で示されている。
【００３２】
（３）次に、ステップＳ１２で求められた伝達関数に基づいて、各基板ノード毎に解析対象回路の回路特性への影響を判定する（ステップＳ１３）。具体的には、ステップＳ１２で求められた伝達関数に対して、例えば解析対象回路が扱う信号の周波数帯域等での解析条件に従った補正を施すことによって、この解析条件下での伝達関数（ここでは、この伝達関数を利得と呼ぶことにする）を算出する。ここでいう利得とは、各基板ノードから出力ノードまでの利得であり、電圧利得であってもよいし、電流利得であってもよい。
【００３３】
次に、これらの利得の大きさを判定することによって、解析対象回路の回路特性への影響が大きい基板ノードを例えば後述するレイアウト上の何らかの対策が必要な「要注意ノード」とする。利得の大きさの判定は、例えば利得の大きさが入力部１１によって予め設定された閾値以上となる基板ノードを要注意ノードとしてもよい。
【００３４】
また、利得の絶対的な大きさを考慮せずに、各基板ノードを利得の大きさの順に並べ、上位から入力部１１によって予め定められた個数の基板ノードを要注意ノードとすることもできる。ここで、予め定められる個数は可変としてもよく、場合によっては全ての基板ノードを要注意ノードとしても構わない。
【００３５】
（４）最後に、ステップＳ１４での判定結果をステップＳ１２での回路解析結果と併せて表示部１２で表示する（ステップＳ１４）。
【００３６】
集積回路の設計者は、この表示から適切な設計に必要な情報を得ることができる。例えば、要注意ノードとされた基板ノードに対しては、その基板ノードから出力ノードへの伝達関数を考慮して、どのようなレイアウト上の対策を施せばよいかなどの判断を容易に行うことが可能となる。
【００３７】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態に係る集積回路解析装置の基本構成は第１の実施形態と同様、図１に示した通りである。本実施形態では、図１の回路構成判読部２４を中心に説明する。
【００３８】
図７は、回路構成判読部２４による処理を含めた本実施形態の集積回路解析処理の流れを示している。この例では、まず最初に回路構成の判読を行い（ステップＳ１０）、この後に上述したステップＳ１１〜Ｓ１４の処理を行う。ステップＳ１０においては、回路構成の判読を自動的に行ってもよいし、設計者が入力部１１を介して回路構成に関する属性を入力するようにしてもよい。以下、ステップＳ１０の処理について説明する。
【００３９】
回路構成判読部２４による各基板ノードの解析対象回路の回路特性への影響判定には、単に利得の大きさのみでなく、位相特性や回路の構成をさらに考慮してもよく、それによってより効率的かつ確実に判定を行うことができる。例えば、差動トランジスタ対を構成する図３のトランジスタＭ１，Ｍ２のバックゲートに同相のノイズが混入しても、この同相ノイズが回路特性に与える影響は小さい場合がある。カレントミラーを構成するトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６，Ｍ８についても、同様のケースが考えられる。電流源トランジスタのバックゲートに混入するノイズも、それが例えば回路の同相成分に影響するような場合、そのノイズの影響を小さく見積もることができる。
【００４０】
このような解析対象回路の回路構成と、その影響に関する知識があると、各基板ノードの解析対象回路の回路特性への影響をより効率よく判定できる。集積回路内の特定の機能を実現するための回路は、一般に共通構造を持つ複数のブロックから構成されることが多い。例えば、差動トランジスタ対やカレントミラー等である。図３のトランジスタＭ１，Ｍ２は、図８に示すように差動トランジスタ対ＤＰを構成しており、また図３のトランジスタＭ３，Ｍ４，Ｍ８は、図８に示すようにカレントミラーＣＭを構成している。回路構成判読部２４では、次のような性質を利用して解析対象回路内の所望の構造を見つけ出す。
【００４１】
例えば、図８に示したようなＭＯＳトランジスタのようなＦＥＴからなる差動トランジスタ対ＤＰは、同じディメンジョンを持つトランジスタのうち、ソースを共通にしている二つのトランジスタ、あるいは図８では示されていないがソース間を受動素子のみで結合させている二つのトランジスタとして見つけ出すことができる。後者の構造における受動素子は、ディジェネレーション抵抗と呼ばれる。また、図８に示したようなＦＥＴからなるカレントミラーＣＭは、ゲートを共通としソースも同一電位になっている複数のトランジスタか、あるいは図８では示されていないがソースと定電位点との間を受動素子のみで接続した構造として見つけ出すことができる。
【００４２】
さらに、回路設計時に各デバイスにペア指定の属性を与えておき、この属性を参照して差動トランジスタ対やカレントミラーを構成するトランジスタを見つけ出すこともできる。これは回路設計時にデバイスを配置する際、例えばトランジスタのサイズと共に、ペア性を持っている単一あるいは複数のトランジスタ名を指定するという方法を用いることにより実現できる。この操作は、必ずしもデバイスを新たに配置する際に行う必要はない。
【００４３】
回路構成判読部２４の判読結果は、回路情報再合成部２１に与えられる。回路情報再合成部２１では、回路構成判読部２４の判読結果に従って解析対象回路の回路情報の再合成を行う（図７のステップＳ１１）。図３の差動増幅回路の場合を例にとって、この処理を説明する。
【００４４】
回路構成判読部２４では、上述したように図３の差動増幅回路のうちトランジスタＭ１，Ｍ２が差動トランジスタ対として判読され、またトランジスタＭ３，Ｍ４，Ｍ８及びトランジスタＭ５，Ｍ６がカレントミラーとして判読される。ここで、トランジスタＭ１，Ｍ２のバックゲートの電位は共通でよく、トランジスタＭ３，Ｍ４，Ｍ８のバックゲートの電位及びトランジスタＭ５，Ｍ６のバックゲートの電位もそれぞれ共通でよい。
【００４５】
第１の実施形態では、回路情報再合成部２１において図４のように基板ノードに対して新たなノード名［１４］，［１５］，［１１］，［１２］，［１６］，［１７］，［１８］，［１３］を付与したが、ここでは上述のように回路構成判読部２４の判読により共通電位でよいと認識された基板ノードについては、共通のノード名を付与する。すなわち、図９に示すように差動トランジスタ対を構成するトランジスタＭ１，Ｍ２のノード名［１４］，［１５］のバックゲートを共通に接続し、この共通ノード（共通基板ノードという）に対して新たにノード名［２１］を付与する。カレントミラーを構成するトランジスタＭ３，Ｍ４，Ｍ８及びトランジスタＭ５，Ｍ６についても、ノード名［１１］，［１２］，［１３］のバックゲート及びノード名［１６］，［１７］のバックゲートをそれぞれ共通に接続し、これらの共通基板ノードに対してそれぞれ新しいノード名［２２］，［２３］を付与する。
【００４６】
一方、回路解析部２２では回路情報再合成部２１が上述のように回路構成判読部２４の判読結果に基づいて回路情報の再合成を行った場合には、回路構成判読部２４の判読結果を考慮して伝達関数を求める（図７のステップＳ１２）。例えば、第１の実施形態では回路解析部２２においてノード名［１４］，［１５］，［１１］，［１２］，［１６］，［１７］，［１８］，［１３］の基板ノードから、ノード名［４］の出力ノードへの伝達関数ＨX-4を求めていた。
【００４７】
これに対して、本実施形態では回路情報再合成部２１においてノード名［１４］，［１５］のバックゲートをノード名［２１］の共通基板ノードに、またノード名［１１］，［１２］，［１３］のバックゲートをノード名［２２］の共通基板ノードに、また［１６］，［１７］のバックゲートをノード名［２３］の共通基板ノードにそれぞれ変更したため、回路解析部２２ではノード名［２１］，［２２］，［２３］の共通基板ノードから、ノード名［４］の出力ノードへの伝達関数を求める。
【００４８】
そして、影響判定部２３では回路解析部２２で求められた伝達関数に基づき、ノード名［２１］，［２２］，［２３］の共通基板ノードからノード名［４］の出力ノードまでの利得を求め、その利得の大きさを第１の実施形態で説明したと同様にして判定する（図７のステップＳ１３）。これらの利得は、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ８，Ｍ５，Ｍ６の各バックゲートから出力ノードまでの利得に比較して小さくなるので、これらノード名［２１］，［２２］，［２３］の共通基板ノードが解析対象回路の特性に与える影響を小さい。従って、本実施形態によると共通基板ノードが解析対象回路の特性に与える影響を実際以上に大きく見積もってしまうことを避けることができる。
【００４９】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。本実施形態に係る集積回路解析装置の基本構成も第１の実施形態と同様であり、図１に示した通りである。本実施形態では、図１の対策効果評価部２５について説明する。
【００５０】
図１０は、対策効果評価部２５による処理を含めた本実施形態の集積回路解析処理の流れを示している。本実施形態では、影響判定部２３によりステップＳ１３で各基板ノード（第２の実施形態で説明した共通基板ノードも含む）毎に解析対象回路の回路特性への影響を判定した後、対策効果判定部２５による判定を行い（ステップＳ１５）、最後に回路解析部２２による解析結果と影響判定部２３による判定結果と共に、この対策効果評価部２５の評価結果を表示する（ステップＳ１４）。
【００５１】
対策効果評価部２５は、影響判定部２３で影響が比較的大きいと判定された基板ノードに対して施されるレイアウト上の対策、例えば（ａ）ガードリングの効果、（ｂ）ウェル分離の効果、（ｃ）トレンチの効果、（ｄ）距離の効果、といった解析対象回路のレイアウト上の種々の対策による効果の候補を求め、これらの対策のうち解析対象回路内のデバイスに対してどのような対策を施すことが効果的かを評価する。さらに詳しくは、回路情報中のスケマティックデータに含まれるデバイスのうち、どのデバイスがサブストレートカップリングノイズの影響を考慮したレイアウト設計を必要としており、そしてそのレイアウト設計に際しての対策は何であるかを表示部１２を介して設計者に対し認知しやすい形式で表示する。
【００５２】
すなわち、本実施形態では回路情報再合成部２１で回路情報の再合成を第１または第２の実施形態と同様にして行い（ステップＳ１１）、回路解析部２２で基板ノードまたは共通基板ノードから出力ノードまでの伝達関数を求め（ステップＳ１２）、さらに影響判定部２３で伝達関数に基づき基板ノードまたは共通基板ノードから出力ノードまでの利得を求めてその大きさを判定することにより、解析対象回路の回路特性への影響が大きい基板ノードを要注意ノードと判定する処を行う（ステップＳ１３）。そして、対策効果評価部２５において、影響判定部２３で要注意ノードと判定された基板ノードまたは共通基板ノードに対するレイアウト上の対策の効果を求め（ステップＳ１５）、これを表示する（ステップＳ１４）。
【００５３】
従って、本実施形態によると設計者はレイアウト設計の前に、要注意ノードに対してどのような対策を行えばよいかを知ることができ、経験の浅い設計者でも的確な設計を行うことが可能となる。
【００５４】
（第４の実施形態）
次に、図１１及び図１２を用いて本発明の第４の実施形態を説明する。第１〜第３の実施形態では、回路情報再合成部２１においてトランジスタのような個々のデバイス（素子）毎に基板ノードを特定して、それらの各基板ノードに新しいノード名を付与するようにしたが、互いに近傍に存在する複数のデバイス毎に基板ノードを特定して、それらに新しいノードを付与するようにしてもよい。
【００５５】
図１１は、低雑音増幅器（ＬＮＡ）、ミキサ（ＭＩＸ）、ローパスフィルタ（ＬＰＦ）、自動利得制御回路（ＡＧＣ）、シンセサイザ（ＳＹＮ）及びＡ／Ｄ変換器（ＡＤＣ）といった複数の機能回路ブロックを同一チップ上に搭載した携帯通信機器用の無線回路ＩＣを示している。各機能回路ブロックは、言うまでもなく複数のトランジスタ等のデバイスを含んで構成される。
【００５６】
本実施形態では、このような集積回路において機能ブロック毎に基板ノードを特定し、［Ｘ］で示されるようなノード名を付与する。そして、以後の処理は第１〜第３の実施形態と同様にして行う。このようにすると、集積回路設計のフロアプランの段階でサブストレートカップリングノイズの影響を判定して、それを考慮した設計を行うことができ、設計時間の短縮に有効である。
【００５７】
また、解析をさらに効率化するために、図１２に示すように解析対象とする領域を設定できるようにすることも有効である。図１２において破線が解析対象とする領域であり、この例ではある特定の機能回路ブロック（図では、ＬＮＡ）を解析対象としている。こうすることにより解析不要な部分の解析を行わなくて済み、解析を効率的に行うことができる。
【００５８】
（第５の実施形態）
次に、本発明の第５の実施形態を説明する。本実施形態に係る集積回路解析装置の基本構成は第１の実施形態と同様、図１に示した通りである。第１〜第４の実施形態では、入力部１１によって入力された回路情報を元に集積回路解析を実行する方法について説明したが、本発明はレイアウトデータやデバイス構造に関するデータを元に解析を実行することも可能である。これらの物理構造と解析結果が対応していると、サブストレートカップリングに対して注意すべき素子が集積回路上のどの位置に存在しているか等の情報が、設計者に認識しやすくなるという利点を持つ。
【００５９】
まず、第５−１の実施例として、レイアウトデータ及び素子構成データから回路図データを作成する場合について説明する。レイアウトデータと素子構成データ（集積回路上に形成される素子を認識するために必要な条件）を記述したデータがあれば、それらから解析に必要な回路図データを生成することができる。その後はこれまでに説明した第１〜第４実施形態と同様な解析を行えばよい。
【００６０】
図１３は、第５−１の実施例に係る集積回路解析方法の処理手順を示すフローチャートである。
【００６１】
レイアウトデータ読み込みステップ（Ｓ２０）では、記憶部１３に記憶されているレイアウトデータのファイル名を入力、あるいは表示部１２に表示されたレイアウトデータの一部又は全部を選択する。図１４（ａ）にレイアウトパターンの一例を示す。実際のレイアウトデータは多層配線で複雑であるが、この図では図面の簡略化上、省略したものを表している。省略したものは、ポリシリコンで作られたゲート電極Ｇ１，Ｇ２，Ｇ３が共通であること、Ｐウェル１とＰウェル２とが分離されていること、及び、Ｇ１とＮ型拡散層１とが重なっている長辺と短辺の長さがＧ２とＮ型拡散層２とのそれら及びＧ３とＮ型拡散層３とのそれらと等しいこと等である。
【００６２】
素子構成データ読み込みステップ（Ｓ３０）では、指定された素子構成データを入力する。素子構成データ（集積回路上に形成される素子を認識するために必要な条件）としては、例えば、「Ｎ型拡散層の上にポリシリコン（ゲート電極）があれば、そこにはＮ型ＭＯＳトランジスタがある」等である。
【００６３】
回路図データ作成ステップ（Ｓ４０）では、素子構成データを参照してレイアウトデータ中の素子が形成される部分を対応する素子シンボルに置き換えることにより回路図データを作成し、基板ノードを共通にした共通ノード（ノード名[３１]）が決まる（図１４（ｂ））。このとき、回路図データの作成はレイアウトデータに含まれる全領域を対象としても、予め指定された部分領域内のレイアウトデータを対象としてもよい。この選択は解析効率の向上に役立つ。
【００６４】
ここで作成された回路図データを用いて、回路構成判読ステップ（Ｓ１０）以降の処理はこれまでに説明した実施形態の処理と同じである。
【００６５】
ただし、レイアウトデータを参照していることにより、回路構成判読ステップ（Ｓ１０）で設計者は新たな場合分けによる詳細設定が可能となる。例えばカレントミラーを形成する複数のトランジスタの接続条件を満たしていても、図１４（ａ）のように各々が別のウェルに配置されるトランジスタの場合は、基板ノードを個別に設けるように選択できる（図１４（ｃ）のノード名[３２]、[３３]）。カレントミラーを形成するトランジスタの基板ノードを一律に共通ノード（図１４（ｂ）のノード名[３１]）にすることは解析の効率を上げるが、このようにウェル分離している場合は、基板ノードをウェル毎に分けた方が高精度な解析が期待できる。
【００６６】
また、図１５（ａ）に示すように、同じ型のウェル（Ｐウェル３,Ｐウェル４）内にあるＮＭＯＳトランジスタ（ＮＭＯＳ１及びＮＭＯＳ２）の場合であっても、トリプルウェル構造（Ｐウェル３の中にＮ型拡散層４で分離されたＰウェル４がある）の場合は、同図（ｂ）のように基板ノードを分けた方が良い（ノード名[４１]、[４２]）。これらの選択は、回路構成判読ステップ（Ｓ１０）で設計者が自由に設定できる。
【００６７】
また、第１の実施形態で説明したように回路構成判読部２４は本発明に必須ではないので、回路構成判読ステップ（Ｓ１０）を飛ばして、回路情報再合成ステップ（Ｓ１１）に進んでも良い。
【００６８】
次に、第５−２の実施例として、集積回路設計支援装置（ＣＡＤ）で作成した回路図データを利用する場合について説明する。上で説明した第５−１の実施例では、入力したレイアウトデータから回路図データを作成しているが、この処理を従来からあるＣＡＤに備わる素子抽出機能を用いることも可能である。その場合、本実施形態に係る集積回路解析装置からＣＡＤの起動を含めた各機能動作を操作できるようにしておけばよい。また、素子抽出はＣＡＤ上で独自に実施しても良い。この場合の処理の流れを図１６に示す。
【００６９】
回路図データ読み取りステップ（Ｓ５０）では、予め設定しておいた計算機上のパスにあるＣＡＤのデータベースから回路図データを読み取る。
【００７０】
回路構成判読ステップ（Ｓ１０）以降の処理は、これまでに説明した実施形態のものと同じである。また、この回路構成判読ステップ（Ｓ１０）を飛ばして、回路情報再合成ステップ（Ｓ１１）に進むことも可能である。
【００７１】
次に、第５−３の実施例として、デバイス構造データ及び素子構成データから回路図データを作成する場合について説明する。本実施例では、レイアウトデータの代わりに、デバイスシミュレータのデータベースであるデバイス構造のデータを元に解析を行う。
【００７２】
デバイス構造のデータと素子構成データがあれば、それらから前述の場合と同様に、解析に必要な回路図データを生成することができる。その後はこれまでに説明した第１〜第４実施形態と同様な解析を行えばよい。
【００７３】
図１７は、第５−３の実施例に係る集積回路解析方法の処理手順を示すフローチャートである。
【００７４】
デバイス構造読み込みステップ（Ｓ６０）では、記憶部１３に記憶されているデバイス構造データのファイル名を入力、あるいは表示部１２に表示されたデバイス構造データの一部又は全部を選択する。
【００７５】
デバイス構造データの一例である２次元データを図１５を用いて説明する。例えば、ＮＭＯＳ１及びＮＭＯＳ２がそれぞれ形成されているＰ型拡散層（Ｐウェル３、Ｐウェル４）の不純物濃度,深さ及び長さ、ＮＭＯＳ１とＮＭＯＳ２との間隔、及び、分離しているＮ型拡散層４の幅などがデバイス構造データとなる。
【００７６】
素子構成データ読み取りステップ（Ｓ３０）では、第５−１の実施例で説明した素子構成データを入力する。
【００７７】
回路図データ作成ステップ（Ｓ４０’）では、素子構成データを参照してデバイス構造データ中の素子が形成される部分を対応する素子シンボルに置き換えることにより回路図データを作成する。このとき、回路図データの作成はデバイス構造データに含まれる全領域を対象としても、予め指定された部分領域内のデバイス構造データを対象としてもよい。また逆に指定された領域に含まれる素子を除いた部分のデバイス構造データを対象としてもよい。領域の指定を選べることは解析効率の向上に役立つ。ここで作成された回路図データを用いて、回路構成判読ステップ（Ｓ１０）以降の処理はこれまでに説明した実施形態の処理と同じである。
【００７８】
以上、本発明の実施形態について説明したが、本発明は種々変形して実施が可能である。
【００７９】
上述した本発明による集積回路解析処理は、パーソナルコンピュータやＥＷＳ（エンジニアリングワークステーション）のようなコンピュータを用いてソフトウェアにより実行することが可能である。従って、本発明によれば以下に挙げるようなプログラム、あるいは該プログラムを格納したコンピュータ読み取り可能な記録媒体を提供することができる。
【００８０】
（１）集積回路の回路情報を入力して該集積回路を解析する処理をコンピュータに実行させるためのプログラム、あるいは該プログラムを格納したコンピュータ読み取り可能な記録媒体であって、前記集積回路中の各基板ノードにノード名を付与して該基板ノードに少なくとも電源を接続した回路情報を再合成する処理と、前記再合成された回路情報に従った集積回路に対して所定の動作点を設定した状態で前記各基板ノードから予め定められた出力ノードへの伝達関数を求めて該集積回路を解析する処理と、前記伝達関数に基づき前記各基板ノード毎に前記集積回路の回路特性への影響を判定する処理と、前記解析の結果及び前記判定の結果を表示する処理とをコンピュータに実行させるためのプログラム、あるいは該プログラムを格納したコンピュータ読み取り可能な記録媒体。
【００８１】
（２）前記集積回路の回路構成を判読する判読処理をさらに有し、前記再合成処理は前記判読の結果に従って前記集積回路の再合成を行い、前記解析手段は前記判読の結果を考慮して前記伝達関数を求める（１）記載のプログラム、あるいは該プログラムを格納したコンピュータ読み取り可能な記録媒体。
【００８２】
（３）前記判定により前記影響が比較的大きいと判定された基板ノードに対して施されるレイアウト上の対策の効果を評価する評価処理をさらに有し、前記表示処理は前記評価の結果をさらに表示する（１）または（２）記載のプログラム、あるいは該プログラムを格納したコンピュータ読み取り可能な記録媒体。
【００８３】
【発明の効果】
以上説明したように、本発明によれば集積回路解析に際して必要な、サブストレートカップリングノイズの影響を受けやすいデバイスの特定を容易に行うことができ、設計者の知識や経験に頼ることなく有効な解析が可能となり、またレイアウト設計を始める前に解析ができるため、設計期間の短縮が可能となる。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係る集積回路解析装置の構成を示すブロック図。
【図２】  本発明の第１の実施形態に係る集積回路解析方法の処理手順を示すフローチャート。
【図３】  第１の実施形態の処理を説明するために用いた解析対象回路の一例を示す図。
【図４】  第１の実施形態における回路情報再合成部の処理を説明するための基板ノードに新しいノード名を付与する様子を示す図。
【図５】  第１の実施形態における回路情報再合成部の処理を説明するための基板ノードに電源を接続する様子を示す図。
【図６】  第１の実施形態における回路解析部の処理を説明するための基板ノードから出力ノードへの伝達関数を求める様子を示す図。
【図７】  本発明の第２の実施形態に係る集積回路解析方法の処理手順を示すフローチャート。
【図８】  第２の実施形態のおける回路構成判読部の処理を説明するための解析対象回路内にある差動トランジスタ対及びカレントミラーについて説明する図。
【図９】  第２の実施形態における回路構成判読部の処理を説明するための共通ノードを持たせる様子を示す図。
【図１０】  本発明の第３の実施形態に係る集積回路解析方法の処理手順を示すフローチャート。
【図１１】  本発明の第４の実施形態に係る集積回路解析方法を説明するためのフロアプランの段階で各機能ブロック毎に基板ノードを分ける様子を示す図。
【図１２】  本発明の第４の実施形態に係る集積回路解析方法を説明するための解析対象領域を設定する様子を示す図。
【図１３】  本発明の第５−１の実施例に係る集積回路解析方法の処理手順を示すフローチャート。
【図１４】  レイアウトデータ及びこのレイアウトデータから得られる回路図データの一例を示す図。
【図１５】  レイアウトデータ及びこのレイアウトデータから得られる回路図データの別の一例を示す図。
【図１６】  本発明の第５−２の実施例に係る集積回路解析方法の処理手順を示すフローチャート。
【図１７】  本発明の第５−３の実施例に係る集積回路解析方法の処理手順を示すフローチャート。
【符号の説明】
１０  バス
１１  入力部
１２  表示部
１３  記憶部
１４  演算処理部
２１  回路情報再合成部
２２  回路解析部
２３  影響判定部
２４  回路構成判読部
２５  対策効果評価部
【図１】
0003647803.tif 000002
【図２】
0003647803.tif 000003
【図３】
0003647803.tif 000004
【図４】
0003647803.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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