(57)【特許請求の範囲】
【請求項１】
相互に関連する一連のデータを複数のデータ群に分割して順次処理するデータ処理システムであって、
入力されたデータを処理して出力する処理出力手段と、
データを記憶する記憶手段と、
処理出力手段で現在処理しているデータ群の処理が成功したか否かの成否判定を行ない、成功と判定した場合には、現在のデータ群の処理結果を記憶手段に記憶するとともに引き続き次のデータ群を処理出力手段に処理させ、失敗と判定した場合には、記憶手段に記憶されている前のデータ群の処理結果を処理出力手段の出力とするとともに引き続き現在のデータ群を処理出力手段に再処理させるよう制御する処理制御手段と、
を備えたことを特徴とするデータ処理システム。
【請求項２】
請求項１のデータ処理システムにおいて、
前記処理出力手段は、入力されたデータを処理する組合せ回路と、組合せ回路の処理結果をラッチして出力するラッチ回路とを備え、
前記記憶手段は、上記ラッチ回路に対応して設けられ、前記処理制御手段の制御下で上記ラッチ回路との間でデータの授受を行なうよう構成され、
当該データ処理システムは、上記処理出力手段を複数接続することにより、前記一連のデータを当該複数の処理出力手段で順次処理するよう構成されていること、
を特徴とするもの。
【請求項３】
請求項１ないし請求項２のいずれかのデータ処理システムにおいて、
前記データ処理システムは、相互間で通信を行なう第１および第２のデータ処理装置を備え、
第１のデータ処理装置は、前記一連のデータを複数のデータ群に分割して第２のデータ処理装置に送出するよう構成され、
前記処理出力手段および記憶手段は、第２のデータ処理装置に属し、
前記処理制御手段は、
前記成否判定を行ない、成功と判定した場合には、現在のデータ群の処理結果を記憶手段に記憶するとともに引き続き第１のデータ処理装置から次のデータ群を得て処理出力手段に処理させ、失敗と判定した場合には、記憶手段に記憶されている前のデータ群の処理結果を処理出力手段の出力とするとともに引き続き第１のデータ処理装置から再び現在のデータ群を得て処理出力手段に処理させるよう制御する手段であって、第２のデータ処理装置に属する判定制御手段と、
判定制御手段から成否判定の結果を受取り、成功判定である場合には、次のデータ群を第２のデータ処理装置に送出し、失敗判定である場合には、現在のデータ群を第２のデータ処理装置に再送出するよう制御する手段であって、第１のデータ処理装置に属する送出制御手段と、
を備えたこと、
を特徴とするもの。
【請求項４】
請求項３のデータ処理システムにおいて、
前記第１のデータ処理装置は、前記一連のデータを、区切りデータで区切られた複数のデータ群に分割して前記第２のデータ処理装置に送出するよう構成され、
第２のデータ処理装置は、区切りデータにより各データ群の境界を認識するよう構成されていること、
を特徴とするもの。
【請求項５】
請求項４のデータ処理システムにおいて、
前記第２のデータ処理装置の判定制御手段は、前記成否判定の結果が成功判定である場合には前記区切りデータに基づく信号を前記第１のデータ処理装置に返送し、失敗判定である場合には当該区切りデータに基づく信号を第１のデータ処理装置に返送しないよう構成され、
第１のデータ処理装置の前記送出制御手段は、当該区切りデータに基づく信号が返送されたか否かにより前記成否判定の結果を知るよう構成されていること、
を特徴とするもの。
【請求項６】
請求項３ないし請求項５のいずれかのデータ処理システムにおいて、
前記第２のデータ処理装置は前記第１のデータ処理装置から非接触で電力の供給を受けるよう構成され、
前記記憶手段は、不揮発性の記憶手段であり、
前記判定制御手段は、前記処理出力手段で現在処理しているデータ群の処理中に所定の電力を確保できたか否かを判定することにより前記成否判定を行なうこと、
を特徴とするもの。
【請求項７】
請求項６のデータ処理システムにおいて、
前記記憶手段は、強誘電体を用いた記憶手段であること、
を特徴とするもの。
【請求項８】
請求項１ないし請求項７のいずれかのデータ処理システムにおいて、
前記データ群の処理に要する時間がデータ処理が不全となる事態の発生予想間隔より短い時間となるよう、データ群のデータ量を定めたこと、
を特徴とするもの。
【請求項９】
請求項６ないし請求項７のいずれかのデータ処理システムにおいて、
前記データ群の処理に要する時間が電力供給が不全となる事態の発生予想間隔より短い時間となるよう、データ群のデータ量を定めたこと、
を特徴とするもの。
【請求項１０】
外部装置から送出された複数のデータ群に分割された相互に関連する一連のデータを順次処理するデータ処理装置であって、
入力されたデータを処理して出力する処理出力手段と、
データを記憶する記憶手段と、
処理出力手段で現在処理しているデータ群の処理が成功したか否かの成否判定を行ない、成功と判定した場合には、現在のデータ群の処理結果を記憶手段に記憶するとともに引き続き外部装置から次のデータ群を得て処理出力手段に処理させ、失敗と判定した場合には、記憶手段に記憶されている前のデータ群の処理結果を処理出力手段の出力とするとともに引き続き外部装置から再び現在のデータ群を得て処理出力手段に処理させるよう制御する判定制御手段と、
を備えたことを特徴とするデータ処理装置。
【請求項１１】
相互に関連する一連のデータを複数のデータ群に分割して順次外部装置に送出するデータ処理装置であって、
外部装置が現在処理しているデータ群の処理が成功したか否かの成否判定の結果を取得し、成功判定である場合には、現在のデータ群の処理結果を記憶するとともに引き続き次のデータ群を外部装置に送出し、失敗判定である場合には、記憶していた前のデータ群の処理結果を出力するとともに引き続き現在のデータ群を外部装置に再送出するよう制御する送出制御手段、
を備えたことを特徴とするデータ処理装置。
【請求項１２】
相互に関連する一連のデータを複数のデータ群に分割して順次処理するデータ処理方法であって、
現在処理しているデータ群の処理が成功した場合には、現在のデータ群の処理結果を記憶するとともに引き続き次のデータ群の処理を行ない、
当該処理が失敗した場合には、記憶していた前のデータ群の処理結果を出力するとともに引き続き現在のデータ群を再処理すること、
を特徴とするデータ処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、データ処理システム、データ処理装置およびデータ処理方法に関し、特に、相互に関連する一連のデータを処理する技術に関する。
【０００２】
【従来の技術】
クレジットカードや流通過程等で用いられる識別用タグとして、ＩＣカードが利用されている。ＩＣカードに用いる論理処理回路として、図１２に示すような回路が知られている。図１２に示す論理処理回路２は、ＮＡＮＤ回路やＯＲ回路等により構成される組合せ論理ブロックＣＢと、当該組合せ論理ブロックＣＢの出力をラッチするラッチブロックＬＴとにより構成されている。
【０００３】
組合せ論理ブロックＣＢは、入力データＩＮに対して所定の論理演算等を施し、演算結果ＯＵＴを出力する。ラッチブロックＬＴは、クロックパルスＣｐの立ち上がり時（または、立ち下がり時）における演算結果ＯＵＴをラッチする。出力Ｑには、ラッチした演算結果ＯＵＴが出力される。
【０００４】
このように、論理処理回路２を用いると、クロックパルスＣｐの立ち上がり（または、立ち下がり）のタイミングで演算結果をラッチし、クロックパルスＣｐが”Ｈ”（または”Ｌ”）の間、ラッチした当該演算結果を出力することができる。このため、演算結果からノイズを除去して、安定した出力を得ることができる。
【０００５】
したがって、このような論理処理回路２を多数組合せて用いることで、信頼性の高いシーケンス論理処理などを行なうことができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来の論理処理回路２には、次のような問題点があった。従来の論理処理回路においては、処理中のデータを保持するために、回路に常に電圧を印加しておかなければならない。したがって、論理処理の途中において電源が遮断されてしまったような場合、電源が回復しても、遮断前の演算結果は残っていない。
【０００７】
このため、たとえば、相互に関連する一連のデータをホストコンピュータ（図示せず）から受取りながら順次加工してゆくようなシーケンス論理処理を行なう場合には、前の処理の結果を次の処理に利用しなければならないから、当該シーケンス論理処理の途中で電源が遮断されてしまうと、これら一連の処理を改めて最初からやり直さなければならなかった。これでは、無駄が多く、また、処理の信頼性に欠ける。
【０００８】
特に、非接触のＩＣカード等においては、電波を介して電力が供給されているため、電力の供給状態が不安定になりやすい。したがって、連続して処理する必要のある一連のデータ量が多い場合には、シーケンス論理処理のやり直しが頻繁に生じ、当該シーケンス論理処理の完了に手間取ることがあった。
【０００９】
この発明は、このような従来の論理処理回路の問題点を解消し、相互に関連する一連のデータを速やかに処理できるデータ処理システム、データ処理装置およびデータ処理方法を提供することを目的とする。
【００１０】
【課題を解決するための手段、発明の作用および効果】
請求項１のデータ処理システムおよび請求項１２のデータ処理方法は、相互に関連する一連のデータを複数のデータ群に分割して順次処理するとともに、現在処理しているデータ群の処理が成功した場合には、現在のデータ群の処理結果を記憶するとともに引き続き次のデータ群の処理を行ない、当該処理が失敗した場合には、記憶していた前のデータ群の処理結果を出力するとともに引き続き現在のデータ群を再処理することを特徴とする。
【００１１】
したがって、なんらかの原因で、現在処理しているデータ群の処理が成功しなかった場合であっても、一連の処理を改めて最初からやり直すことなく、引き続き現在のデータ群から処理を再開することができる。このため、それまでに行なった処理を無駄にすることなく、処理を継続することができる。
【００１２】
さらに、現在処理中のデータ群について処理経過を逐一記憶するのではなく処理結果のみを記憶すればよいから、記憶手段の記憶内容の書き換え回数が少なくて済む。したがって、記憶内容の書き換えにある程度時間がかかる場合であっても、データ処理に要する総時間はそれほど長くならない。また、書き換え回数の制限にとらわれることなく、高速書き換え可能な記憶手段を選択することができる。
【００１３】
すなわち、相互に関連する一連のデータを速やかに処理することが可能となる。
【００１４】
請求項２のデータ処理システムにおいては、処理出力手段は、入力されたデータを処理する組合せ回路と、組合せ回路の処理結果をラッチして出力するラッチ回路とを備え、記憶手段は、上記ラッチ回路に対応して設けられ、処理制御手段の制御下で上記ラッチ回路との間でデータの授受を行なうよう構成され、当該データ処理システムは、上記処理出力手段を複数接続することにより、一連のデータを当該複数の処理出力手段で順次処理するよう構成されている。
【００１５】
したがって、現在処理しているデータ群の処理が成功しなかった場合、各処理出力手段に属する組合せ回路は、前段の処理出力手段に属するラッチ回路を介して、該ラッチ回路に対応する記憶手段に記憶されている前のデータ群の処理結果を得、該処理結果に基づいて引き続き現在のデータ群から処理を再開することができる。
【００１６】
このため、処理出力手段を複数接続したデータ処理システムにおいて、各処理出力手段でそれまでに行なった処理を無駄にすることなく、処理を継続することができる。すなわち、相互に関連する一連のデータを速やかに処理することができる。
【００１７】
請求項３のデータ処理システムにおいては、データ処理システムは、相互間で通信を行なう第１および第２のデータ処理装置を備え、第１のデータ処理装置は一連のデータを複数のデータ群に分割して第２のデータ処理装置に送出するよう構成され、処理出力手段および記憶手段は第２のデータ処理装置に属し、処理制御手段は、成否判定を行ない、成功と判定した場合には現在のデータ群の処理結果を記憶手段に記憶するとともに引き続き第１のデータ処理装置から次のデータ群を得て処理出力手段に処理させ、失敗と判定した場合には記憶手段に記憶されている前のデータ群の処理結果を処理出力手段の出力とするとともに引き続き第１のデータ処理装置から再び現在のデータ群を得て処理出力手段に処理させるよう制御する手段であって、第２のデータ処理装置に属する判定制御手段と、判定制御手段から成否判定の結果を受取り、成功判定である場合には次のデータ群を第２のデータ処理装置に送出し、失敗判定である場合には現在のデータ群を第２のデータ処理装置に再送出するよう制御する手段であって、第１のデータ処理装置に属する送出制御手段と、を備えている。
【００１８】
したがって、現在伝送中のデータ群の伝送処理が成功しなかった場合であっても、一連の伝送処理を改めて最初からやり直すことなく、引き続き現在のデータ群から伝送処理を再開することができる。このため、それまでに行なった伝送処理を無駄にすることなく、伝送処理を継続することができる。すなわち、環境の変動により通信状態が不安定になりやすい通信システムであっても、相互に関連する一連のデータを速やかに伝送することができる。
【００１９】
請求項４のデータ処理システムにおいては、第１のデータ処理装置は、一連のデータを、区切りデータで区切られた複数のデータ群に分割して第２のデータ処理装置に送出するよう構成され、第２のデータ処理装置は、区切りデータにより各データ群の境界を認識するよう構成されている。
【００２０】
したがって、第１のデータ処理装置は、区切りデータで区切るという簡単な処理により、一連のデータを複数のデータ群に分割することができる。また、第２のデータ処理装置は、区切りデータを検出して各データ群の境界を認識することにより、容易に、当該データ群の処理結果を記憶するタイミングを得ることができる。
【００２１】
請求項５のデータ処理システムにおいては、第２のデータ処理装置の判定制御手段は、成否判定の結果が成功判定である場合には区切りデータに基づく信号を第１のデータ処理装置に返送し、失敗判定である場合には当該区切りデータに基づく信号を第１のデータ処理装置に返送しないよう構成され、第１のデータ処理装置の送出制御手段は、当該区切りデータに基づく信号が返送されたか否かにより成否判定の結果を知るよう構成されている。
【００２２】
したがって、第２のデータ処理装置は、第１のデータ処理装置から与えられた区切りデータを利用して、容易に、第１のデータ処理装置に成否判定の結果を知らせることができる。また、第１のデータ処理装置は、自分で生成した区切りデータと、該区切りデータに基づく信号であって第２のデータ処理装置から返送されてきた信号とを比較するだけで、容易に、成否判定の結果を知ることができる。
【００２３】
請求項６のデータ処理システムにおいては、第２のデータ処理装置は第１のデータ処理装置から非接触で電力の供給を受けるよう構成され、記憶手段は不揮発性の記憶手段であり、判定制御手段は、処理出力手段で現在処理しているデータ群の処理中に所定の電力を確保できたか否かを判定することにより成否判定を行なう。
【００２４】
したがって、処理出力手段で現在処理しているデータ群の処理中に電力供給が不全となる事態が発生した場合であっても、不揮発性の記憶手段に記憶されている前のデータ群の処理結果が失われることはない。このため、電力供給が再開されると、一連の伝送処理を改めて最初からやり直すことなく、引き続き現在のデータ群から伝送処理を再開することができる。すなわち、環境の変動により電力供給が不安定になりやすいシステムにおいても、相互に関連する一連のデータを速やかに伝送することができる。
【００２５】
請求項７のデータ処理システムにおいては、記憶手段は、強誘電体を用いた記憶手段である。
【００２６】
したがって、高速にかつ低電圧で、データの処理結果を不揮発的に記憶することができる。このため、電力供給が不安定になりやすいシステムにおいて、迅速かつ確実に、データの処理結果を記憶することができる。すなわち、相互に関連する一連のデータを、より速やかに伝送することができる。
【００２７】
請求項８のデータ処理システムにおいては、データ群の処理に要する時間がデータ処理が不全となる事態の発生予想間隔より短い時間となるよう、データ群のデータ量を定めている。
【００２８】
したがって、前にデータ処理が不全となる事態が発生してから次に当該事態が発生する前に、少なくとも一つのデータ群を処理できる可能性が極めて高い。このため、相互に関連する一連のデータを、より確実に、処理することができる。
【００２９】
請求項９のデータ処理システムにおいては、データ群の処理に要する時間が電力供給が不全となる事態の発生予想間隔より短い時間となるよう、データ群のデータ量を定めている。
【００３０】
したがって、電力供給が不安定になりやすいシステムにおいて、前に電力供給が不全となる事態が発生してから次に当該事態が発生する前に、少なくとも一つのデータ群を処理できる可能性が極めて高い。このため、相互に関連する一連のデータを、より確実に、伝送することができる。
【００３１】
請求項１１のデータ処理装置は、相互に関連する一連のデータを複数のデータ群に分割して順次外部装置に送出するデータ処理装置であって、外部装置が現在処理しているデータ群の処理が成功したか否かの成否判定の結果を取得し、成功判定である場合には、現在のデータ群の処理結果を記憶するとともに引き続き次のデータ群を外部装置に送出し、失敗判定である場合には、記憶していた前のデータ群の処理結果を出力するとともに引き続き現在のデータ群を外部装置に再送出するよう制御する送出制御手段、を備えたことを特徴とする。
【００３２】
したがって、なんらかの原因で、現在処理しているデータ群の処理が成功しなかった場合、たとえばデータ伝送エラーが生じたような場合であっても、一連の処理を改めて最初からやり直すことなく、外部装置から再び現在のデータ群を得て、当該現在のデータ群から処理を再開することができる。このため、それまでに行なった処理を無駄にすることなく、処理を継続することができる。
【００３３】
さらに、現在処理中のデータ群について処理経過を逐一記憶するのではなく処理結果のみを記憶すればよいから、記憶手段の記憶内容の書き換え回数が少なくて済む。したがって、記憶内容の書き換えにある程度時間がかかる場合であっても、データ処理に要する総時間はそれほど長くならない。また、書き換え回数の制限にとらわれることなく、高速書き換え可能な記憶手段を選択することができる。
【００３４】
すなわち、外部装置から送出されたデータを処理するデータ処理装置において、相互に関連する一連のデータを速やかに処理することが可能となる。
【００３５】
請求項１１のデータ処理装置は、相互に関連する一連のデータを複数のデータ群に分割して順次外部装置に送出するデータ処理装置であって、外部装置が現在処理しているデータ群の処理が成功したか否かの成否判定の結果を取得し、成功判定である場合には次のデータ群を外部装置に送出し、失敗判定である場合には現在のデータ群を外部装置に再送出するよう制御する送出制御手段、を備えたことを特徴とする。
【００３６】
したがって、外部装置において現在処理しているデータ群の処理が、なんらかの原因で成功しなかった場合、たとえばデータ伝送エラーが生じたような場合であっても、一連のデータを改めて最初から送出する必要はなく、現在のデータ群を再送出するとともに、残りのデータ群を順次送出すればよい。このため、それまでの送出処理を無駄にすることなく、送出処理を継続することができる。すなわち、外部装置にデータを送出するデータ処理装置において、相互に関連する一連のデータを速やかに送出することができる。
【００３７】
【発明の実施の形態】
図１に、この発明の一実施形態によるデータ処理システム４１の構成の一部を示す。データ処理システム４１は、相互に関連する一連のデータｄを複数のデータ群ｄ１〜ｄｎ（図６、信号ＳＧ１参照）に分割して順次処理するデータ処理システムであり、相互間で非接触に通信を行なう第１のデータ処理装置４２および第２のデータ処理装置５０を備えている。
【００３８】
具体的には、たとえば、第２のデータ処理装置５０は移動通信装置である非接触型のＩＣカード（ローカル装置）であり、第１のデータ処理装置４２は、該ＩＣカードに非接触で電力を供給するとともに、該ＩＣカードとの間で非接触でデータ通信を行なう固定通信装置であるホスト装置である。なお、第１のデータ処理装置４２から見れば、第２のデータ処理装置５０が外部装置であり、第２のデータ処理装置５０から見れば、第１のデータ処理装置４２が外部装置である。
【００３９】
第１のデータ処理装置４２は、一連のデータｄを複数のデータ群ｄ１〜ｄｎに分割して第２のデータ処理装置５０に送出するよう構成されており、第１の入出力部４６および後述する送出制御手段４４を備えている。
【００４０】
第２のデータ処理装置５０は、第２の入出力部５８、処理部６０および判定制御手段５２を備えている。第２のデータ処理装置５０は第１のデータ処理装置４２から非接触で電力の供給をも受けるよう構成されている。
【００４１】
処理部６０は、処理セル６２を複数接続した構成を備えており、入力されたデータを当該複数の処理セル６２で順次処理するよう構成されている。各処理セル６２は、それぞれ、処理出力手段６４および記憶手段７０を備えている。なお、図では、説明の便宜のため、２つの処理セル６２を直列に接続した部分のみを描いているが、各処理セル６２は、直列接続および並列接続を組合せて接続されるのが一般的である。
【００４２】
各処理出力手段６４は、前段の処理出力手段６４から入力されたデータを処理して後段の処理出力手段６４に出力するよう構成されており、入力されたデータを処理する組合せ回路６６と、組合せ回路６６の処理結果をラッチして出力するラッチ回路６８とを備えている。
【００４３】
記憶手段７０は、強誘電体を用いた不揮発性の記憶手段であり、電源が遮断されてもデータを保持することができる。記憶手段７０は、上記ラッチ回路６８に１対１に対応して設けられており、判定制御手段５２の制御下でラッチ回路６８との間でデータの授受を行なう。
【００４４】
判定制御手段５２は、第２のデータ処理装置５０で現在処理しているデータ群ｄｍ（図６、信号ＳＧ４参照）の処理が成功したか否かの成否判定を行なう。具体的には、第２のデータ処理装置５０においてデータ群ｄｍの受信処理中に所定の電力を確保できたか否かを、電源モニタ回路５６を用いて判定することにより、上記成否判定を行なう。
【００４５】
受信処理が成功したと判定した場合には、各処理出力手段６４における現在のデータ群ｄｍの処理結果を、それぞれ対応する記憶手段７０に記憶するとともに、引き続き第１のデータ処理装置４２から次のデータ群ｄｍ＋１を得て各処理出力手段６４に処理させる。
【００４６】
処理が成功しなかったと判定した場合には、各記憶手段７０に記憶されている前のデータ群ｄｍ−１の処理結果を各処理出力手段６４の出力とするとともに、引き続き第１のデータ処理装置４２から再び現在のデータ群ｄｍを得て各処理出力手段６４に処理させるよう制御する。
【００４７】
第１のデータ処理装置４２の送出制御手段４４（前述）は、第２のデータ処理装置５０の判定制御手段５２から成否判定の結果を受取り、成功判定である場合には、次のデータ群ｄｍ＋１を第２のデータ処理装置５０に送出し、失敗判定である場合には、現在のデータ群ｄｍを第２のデータ処理装置５０に再送出するよう制御する。
【００４８】
したがって、現在伝送中のデータ群ｄｍの伝送処理が成功しなかった場合であっても、一連のデータｄについての伝送処理を改めて最初からやり直すことなく、引き続き現在のデータ群ｄｍから伝送処理を再開することができる。このため、それまでに行なったデータ群ｄ１〜ｄｍ−１についての伝送処理を無駄にすることなく、処理を継続することができる。
【００４９】
さらに、各データ群ｄｉについて処理経過を逐一記憶するのではなく、各データ群ｄｉの最終的な処理結果のみを記憶すればよいから、記憶手段７０の記憶内容の書き換え回数が少なくて済む。したがって、記憶内容の書き換えにある程度時間がかかる場合であっても、データ伝送に要する総時間はそれほど長くならない。また、書き換え回数の制限にとらわれることなく、高速書き換え可能な記憶素子を選択することができる。
【００５０】
すなわち、環境の変動により通信状態が不安定になりやすい非接触通信を行なうこのようなシステムにおいて、相互に関連する一連のデータｄを速やかに伝送することができる。
【００５１】
この実施形態においては、第１のデータ処理装置４２は、図６に示すように、一連のデータｄを複数のデータ群ｄ１〜ｄｎに分割し、これらを、区切りデータｄｓで区切って第２のデータ処理装置５０に送出するよう構成されている。また、第２のデータ処理装置５０は区切りデータ検出回路５４を備えており、区切りデータｄｓにより各データ群ｄ１〜ｄｎの境界を認識するよう構成されている。
【００５２】
したがって、第１のデータ処理装置４２は、区切りデータｄｓで区切るという簡単な処理により、一連のデータｄを複数のデータ群ｄ１〜ｄｎに分割することができる。また、第２のデータ処理装置５０は、区切りデータｄｓを検出して各データ群ｄ１〜ｄｎの境界を認識することにより、容易に、当該各データ群ｄ１〜ｄｎの処理結果を記憶するタイミングを得ることができる。
【００５３】
第２のデータ処理装置５０の判定制御手段５２は、前述の成否判定の結果が成功判定である場合には、区切りデータｄｓに基づく信号を第１のデータ処理装置４２に返送し、失敗判定である場合には当該区切りデータｄｓに基づく信号を第１のデータ処理装置４２に返送しないよう構成されている。第１のデータ処理装置４２の送出制御手段４４は、当該区切りデータｄｓに基づく信号が返送されたか否かにより成否判定の結果を知るよう構成されている。
【００５４】
したがって、第２のデータ処理装置５０は、たとえば、第１のデータ処理装置４２から与えられた区切りデータｄｓを返送することで、容易に、第１のデータ処理装置４２に成否判定の結果を知らせることができる。この場合、第１のデータ処理装置４２は、自分で生成した区切りデータｄｓと、返送されてきた区切りデータｄｓとを比較するだけで、容易に、成否判定の結果を知ることができる。
【００５５】
なお、第２のデータ処理装置５０の判定制御手段５２と第１のデータ処理装置４２の送出制御手段４４とで、処理制御手段４８を構成している。
【００５６】
また、この実施形態においては、各データ群ｄｉ（ｉ＝１，２，・・・またはｎ、以後、省略）の処理に要する時間が、データ処理が不全となる事態の発生予想間隔より短い時間となるよう、各データ群ｄｉのデータ量を定めている。具体的には、各データ群ｄｉの処理に要する時間が、電力供給が不全となる事態の発生予想間隔より短い時間となるよう、各データ群ｄｉのデータ量を定めている。
【００５７】
したがって、第２のデータ処理装置５０の移動により電力供給が途切れがちなこのようなシステムにおいて、電力遮断周期を予想して、それに見合うように各データ群ｄｉのデータ量を定めることで、電力が供給されているわずかな時間に、少なくとも一つのデータ群を伝送できるようにすることが可能となる。このため、相互に関連する一連のデータｄを、より確実に、伝送することができる。
【００５８】
この実施形態においては、各データ群ｄｉの処理に要する時間を、たとえば１００μｓｅｃ（マイクロ秒）程度に設定している。すなわち、後述する信号ＳＧ２（図６参照）における隣接する区切りデータｄｓ間の時間間隔を１００μｓｅｃ程度に設定している。なお、後述するシステムクロックＣｐ（図６参照）の周期は、たとえば１００ｎｓｅｃ（ナノ秒）程度に設定されている。
【００５９】
図２は、第２のデータ処理装置５０を、各信号の授受に着目して描いた図面である。図３は、第２のデータ処理装置５０の処理部６０を構成する各処理セル６２に含まれるラッチ回路６８および記憶手段７０の具体的な回路の一例である。
【００６０】
図３に示すように、ラッチ回路６８は、２つのインバータ回路ＩＮＶ１、ＩＮＶ２、２つのトランスミッションゲートＧＴ１、ＧＴ２、およびライン７２、７４を備えている。組合せ回路６６（図２参照）で処理されたデータは、ライン７２を介してラッチ回路６８に入力され、システムクロックＣｐ（図６参照）の立ち下がりでラッチされる。ラッチされたデータは、ライン７４を介して後段の組合せ回路６６（図２参照）に出力される。
【００６１】
記憶手段７０は、２つのインバータ回路ＩＮＶ３、ＩＮＶ４、３つのトランスミッションゲートＧＴ３、ＧＴ４、ＧＴ５およびライン７６、７８を備えている。ラッチ回路６８のライン７４に出力されたデータは、ライン７６を介して記憶手段７０に入力され、後述する信号ＳＧ８（図６参照）の立ち下がりでラッチされる。ラッチされたデータは、後述する信号ＳＧ７（図６参照）が”Ｌ”レベルになるとライン７８、ライン７４を介して、後段の組合せ回路６６（図２参照）に出力される。
【００６２】
ラッチ回路６８を構成する２つのインバータ回路ＩＮＶ１、ＩＮＶ２は、ともに、通常のＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴを用いたＣＭＯＳインバータ回路であるが、記憶手段７０を構成する２つのインバータ回路ＩＮＶ３、ＩＮＶ４は、ともに強誘電体トランジスタを用いたインバータ回路である。
【００６３】
インバータ回路ＩＮＶ３を例に説明する。インバータ回路ＩＮＶ３は、図３に示すように、ともに強誘電体トランジスタであるトランジスタＰＴとトランジスタＮＴとを備えている。
【００６４】
トランジスタＮＴおよびトランジスタＰＴは、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタ（上から、メタル層、強誘電体層、メタル層、絶縁層、シリコン層をこの順に積層した構造を有するトランジスタ）である。
【００６５】
図４Ａに、トランジスタＮＴの構造を示す。半導体基板であるｐ型のシリコン基板２０に、ｎ型（第１導電型）半導体で構成されたソース領域２２およびドレイン領域２４が形成されている。ｐ型（第２導電型）半導体で構成されたチャネル形成領域２６の上には、酸化シリコン（ＳｉＯ２）による絶縁層２８が設けられている。絶縁層２８の上にはＰｏｌｙ−Ｓｉ，ＩｒＯ２，Ｉｒをこの順に積層した下部導電体層（第１の導電体層）３０が設けられている。
【００６６】
その上にはＰＺＴ等により構成された強誘電体層３２が設けられている。強誘電体層３２は、後述するように、トランジスタＮＴの継断状態に対応した分極状態を保持する。
【００６７】
さらにその上にはＩｒＯ２，Ｉｒをこの順に積層した上部導電体層（第２の導電体層）３４が設けられている。
【００６８】
なお、絶縁層２８としては上記の他に、窒化シリコン（ＳｉＮ）等を用いることもできる。また、下部導電体層３０、上部導電体層３４としては上記の他に、ＲｕＯｘ，ＩＴＯ等の酸化物導電体や、Ｐｔ，Ｐｂ，Ａｕ，Ａｇ，Ａｌ，Ｎｉ等の金属を用いることができる。
【００６９】
図４ＡのトランジスタＮＴを記号で表すと、図４Ｂのようになる。上部導電体層３４にはコントロールゲート電極ＣＧが接続されている。下部導電体層３０には電極が接続されておらずフローティング状態となっている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００７０】
コントロールゲート電極ＣＧ（インバータ回路ＩＮＶ３の入力側）は、図３に示すように、トランスミッションゲートＧＴ４を介してインバータ回路ＩＮＶ４の出力側に接続され、ドレイン電極Ｄ（インバータ回路ＩＮＶ３の出力側）は、インバータ回路ＩＮＶ４の入力側に接続され、ソース電極Ｓは接地されている。
【００７１】
トランジスタＮＴとトランジスタＰＴとは、一方が「Ｎチャネル型」のＭＯＳＦＥＴであり、他方が「Ｐチャネル型」のＭＯＳＦＥＴである点を除き、同様の構成である。すなわち、トランジスタＰＴも、ＭＦＭＩＳ構造の強誘電体トランジスタである。なお、トランジスタＰＴのソース電極Ｓには電源電位が与えられている。
【００７２】
図５は、図１に示すデータ処理システム４１を構成する第１のデータ処理装置４２と第２のデータ処理装置５０との間におけるデータ伝送処理の手順の一例を、第１のデータ処理装置４２に着目して表わしたフローチャートである。図６は、データ処理システム４１における当該データ伝送処理の内容を説明するためのタイミングチャートである。
【００７３】
図７は、データ伝送処理が支障なく行なわれている状態、すなわち、第２のデータ処理装置５０の電源が確保されている状態における、ラッチ回路６８および記憶手段７０の処理の様子を説明するための図面である。図８は、電源が確保できなかった場合のラッチ回路６８および記憶手段７０の処理の様子を説明するための図面である。
【００７４】
図５〜図８に基づいて図１〜図２を参照しつつ、データ処理システム４１におけるデータ伝送処理の内容を説明する。
【００７５】
図１に示す第１のデータ処理装置４２の第１の送出制御手段４４は、メモリ部（図示せず）等から、信号ＳＧ１（図６参照）で表わされるような一連のデータｄを第１の入出力部４６に取込み、取込んだ一連のデータｄを複数のデータ群ｄ１〜ｄｎに分割するとともに、信号ＳＧ２（図６参照）で表わされるような区切りデータｄｓでこれらを区切り、信号ＳＧ３（図６参照）で表わされるような信号とし、以下に示す手順にしたがって、第２のデータ処理装置５０に送信する。
【００７６】
まず、送出制御手段４４は、図５に示すように、所定のカウンタ（図示せず）の数値ｉを”１”にセットする（ステップＳ１）。つぎに、当該カウンタを参照して、データ群ｄ１および当該データ群ｄ１に続く区切りデータｄｓに該当する信号（図６、信号ＳＧ３参照）を、第１の入出力部４６から送出するよう制御する（ステップＳ２）。
【００７７】
送出された信号ＳＧ３は、図２に示すように、第２のデータ処理装置５０の第２の入出力部５８に受信される。受信された信号をＳＧ４（図６参照）とする。
【００７８】
受信された信号ＳＧ４は、第２の入出力部５８で所定の形式に変換され、組合せ回路６６に送られる。通信が正常に行なわれたとすれば、受信された信号ＳＧ４には、データ群ｄ１が含まれているはずである。データ群ｄ１を構成する各データは組合せ回路６６に順次入力され、組合せ回路６６で演算され、演算経過が、順次、ラッチ回路６８に出力される。
【００７９】
一方、区切りデータ検出回路５４は、受信された信号ＳＧ４から区切りデータｄｓを分離して信号ＳＧ５（図６参照）として出力する。
【００８０】
また、第２の入出力部５８の電源部５９は、受信された信号ＳＧ４から電力を取り出して第２のデータ処理装置５０全体に電力を供給する。電源モニタ回路５６は、電源部５９からの信号ＳＧ６（図６参照）を監視することにより、第２のデータ処理装置５０に所定の電力が供給されているか否か、つまり、通信が正常に行なわれたか否かをモニタしている。
【００８１】
電源モニタ回路５６は、電源部５９からの信号ＳＧ６の立ち下がりのタイミングで電源モニタ信号ＳＧ７を”Ｌ”とし、区切りデータ検出回路５４からの信号ＳＧ５の立ち下がりのタイミングで電源モニタ信号ＳＧ７を”Ｈ”とするよう構成されている。
【００８２】
たとえば、図６に示すように、データ群ｄｍ（信号ＳＧ４参照）を受信しているときに電力供給トラブルが生ずると電源モニタ信号ＳＧ７は即座に”Ｌ”になる。その後、電力供給が再開されたとしても、電源モニタ信号ＳＧ７はすぐには”Ｈ”には戻らず、データ群ｄｍの送信完了を示す区切りデータｄｓの立ち下がりを検出してはじめて”Ｈ”に戻る。
【００８３】
図２に示すように、電源モニタ信号ＳＧ７は、ラッチ回路６８および記憶手段７０の各トランスミッションゲート（後出）を制御する信号として使用される。
【００８４】
また、電源モニタ信号ＳＧ７と上述の信号ＳＧ５との論理積（ＡＮＤ）が、各データ群ｄｉについてのデータ伝送処理の成否を示す成否判定信号ＳＧ８となる。たとえば、図６に示すように、データ群ｄｍ−１に関するデータ伝送処理は成功したので、当該データ伝送処理直後の成否判定信号ＳＧ８には区切りデータｄｓが現れているが、次のデータ群ｄｍに関するデータ伝送処理（一度め）は成功しなかったので、当該データ伝送処理直後の成否判定信号ＳＧ８には、区切りデータｄｓが現れていない。
【００８５】
図２に示すように、成否判定信号ＳＧ８は、記憶手段７０のトランスミッションゲート（後出）を制御する信号として使用されるとともに、信号ＳＧ９（図６参照）と合成され、応答信号ＳＧ１０として第１のデータ処理装置４２に返送される。信号ＳＧ９には、一連のデータｄが全て伝送されたことを確認したときに第２のデータ処理装置５０の処理出力手段６０が生成する受信完了データｄｅが含まれる。
【００８６】
図５に戻って、第１のデータ処理装置４２の送出制御手段４４（図１参照）は、返送された応答信号ＳＧ１０（図６参照）を取得し（ステップＳ３）、応答信号ＳＧ１０に区切りデータｄｓが現れているか否かをチェックする（ステップＳ４）。応答信号ＳＧ１０に区切りデータｄｓが現れている場合には、当該データ群ｄ１についてのデータ伝送処理は成功であったと判断する。
【００８７】
送出制御手段４４は、さらに、応答信号ＳＧ１０に受信完了データｄｅが現れているか否かをチェックする（ステップＳ５）。この場合、まだ一連のデータｄが全て伝送されていないので、応答信号ＳＧ１０には、受信完了データｄｅが現れていない。
【００８８】
したがって、送出制御手段４４は、図５に示すように、上述のカウンタの数値ｉをインクリメントして”２”にセットし（ステップＳ６）、ステップＳ２に戻る。送出制御手段４４は、当該カウンタを参照して、次のデータ群ｄ２および当該データ群ｄ２に続く区切りデータｄｓに該当する信号（図６、信号ＳＧ３参照）を、第１の入出力部４６（図１参照）から送出するよう制御する。
【００８９】
電源が確保されているかぎり、以下、同様の動作（ステップＳ２〜ステップＳ６）を繰り返し、最後のデータ群ｄｎおよび当該データ群ｄｎに続く区切りデータｄｓを送出し、これに対応する応答信号ＳＧ１０を待つ。最後のデータ群ｄｎに対応する応答信号ＳＧ１０を取得し（ステップＳ３）、応答信号ＳＧ１０に区切りデータｄｓおよび受信完了データｄｅが現れている場合には（ステップＳ４、ステップＳ５）、一連のデータｄが全て伝送されたと判断して、送信処理を完了する。
【００９０】
ここで、図７を用いて、第２のデータ処理装置５０を構成する各処理セル６２に含まれるラッチ回路６８および記憶手段７０について、電源が確保できている状態における処理の様子を説明する。上述のように、受信されたデータ群ｄｉを構成するデータは組合せ回路６６（図２参照）において演算され、演算経過が、ライン７２を介して、順次、ラッチ回路６８に出力される。
【００９１】
電源が確保できている状態においては、上述の電源モニタ信号ＳＧ７は”Ｈ”のままである（図６参照）。したがって、システムクロックＣｐ（図６参照）が、”Ｌ”，”Ｈ”，”Ｌ”・・・と変化すると、ラッチ回路６８のトランスミッションゲートＧＴ１は、”ＯＦＦ”，”ＯＮ”，”ＯＦＦ”・・・と変化し、トランスミッションゲートＧＴ２は、”ＯＮ”，”ＯＦＦ”，”ＯＮ”・・・と変化する。
【００９２】
このため、ラッチ回路６８に入力されたデータは、システムクロックＣｐ（図６参照）の立ち下がりごとにラッチされ、ライン７４を介して後段の組合せ回路６６に、順次、出力される。すなわち、データ群ｄｉを構成するデータについて、システムクロックＣｐに同期して、順次、演算が進められることになる。
【００９３】
データ群ｄｉを構成するデータについての一連の演算が終了するまで、上述の成否判定信号ＳＧ８（図６参照）は”Ｌ”である。したがって、記憶手段７０のトランスミッションゲートＧＴ３は”ＯＦＦ”であり、トランスミッションゲートＧＴ４は”ＯＮ”である。このため、記憶手段７０は、以前に書込まれたデータを保持したままである。
【００９４】
データ群ｄｉを構成するデータの演算が終了すると、”Ｌ”であった成否判定信号ＳＧ８（図６参照）が、いったん”Ｈ”になり、再び”Ｌ”に戻る。これにともなって、”ＯＦＦ”であった記憶手段７０のトランスミッションゲートＧＴ３は、”ＯＮ”，”ＯＦＦ”と変化し、”ＯＮ”であったトランスミッションゲートＧＴ４は、”ＯＦＦ，”ＯＮ”と変化する。
【００９５】
このため、データ群ｄｉを構成するデータについての最後の演算出力は、ライン７４を介して後段の組合せ回路６６（図２参照）に出力されると同時に、ライン７６を介して、成否判定信号ＳＧ８の立ち下がりで記憶手段７０にラッチされる。
【００９６】
このように、電源が確保できている状態においては、記憶手段７０の保持データは、ひとつのデータ群ｄｉを構成する全データの演算が終了するごとに、更新される。すなわち、記憶手段７０には、常に、現在処理中のデータ群ｄｉの前のデータ群ｄｉ−１の演算結果が保持されていることになる。
【００９７】
上述のように、記憶手段７０は、強誘電体トランジスタを用いた不揮発性の記憶手段であるから、電源が確保できない状態になったとしても、当該前のデータ群ｄｉ−１の演算結果が失われることはない。
【００９８】
なお、電源が確保できているかぎり、電源モニタ信号ＳＧ７は”Ｈ”であるから、トランスミッションゲートＧＴ５は”ＯＦＦ”のままである。したがって、記憶手段７０に保持されているデータがラッチ回路６８に送り込まれることはない。
【００９９】
図５に戻って、電源が確保できなかった場合について説明する。ステップＳ４において、応答信号ＳＧ１０に区切りデータｄｓが含まれていなかった場合には、第１のデータ処理装置４２の送出制御手段４４（図１参照）は、当該データ群についてのデータ伝送処理は失敗であったと判断し、ステップＳ２に戻り、同じデータ群を再度送出する。
【０１００】
たとえば、現在処理中のデータ群をｄｍとした場合、当該データ群ｄｍの伝送処理が失敗に終ったときには、再度、同じデータ群ｄｍを送出することになる（図６、信号ＳＧ３参照）。再送出は、当該データ群ｄｍの伝送処理が成功するまで繰り返される。
【０１０１】
つぎに、図８を用いて、電源が確保できなかった場合における上記ラッチ回路６８および記憶手段７０のデータ処理の様子を説明する。上述のように、電源が確保できなかった場合には、電源モニタ信号ＳＧ７は”Ｌ”に落ちる（図６参照）。
【０１０２】
したがって、システムクロックＣｐ（図６参照）とは無関係に、ラッチ回路６８のトランスミッションゲートＧＴ１およびトランスミッションゲートＧＴ２は”ＯＦＦ”になる。また、記憶手段７０のトランスミッションゲートＧＴ５は”ＯＮ”になる。上述のように、この状態は、電源復旧後、最初に検出した区切りデータｄｓの立ち下がりまで継続される。
【０１０３】
このため、電源が復旧しても、組合せ回路６６（図２参照）からの現在のデータ群ｄｍの演算結果は、次段の組合せ回路６６へ送り込まれることはなく、記憶手段７０に不揮発的に保持されていた前のデータ群ｄｍ−１の演算結果が、ライン７８、インバータ回路ＩＮＶ１およびライン７４を介して、次段の組合せ回路６６へ送り込まれることになる。
【０１０４】
なお、この場合、成否判定信号ＳＧ８（図６参照）は”Ｌ”のままである。したがって、記憶手段７０のトランスミッションゲートＧＴ３は”ＯＦＦ”であり、トランスミッションゲートＧＴ４は”ＯＮ”である。このため、記憶手段７０は、前のデータ群ｄｍ−１の演算結果を保持したままである。
【０１０５】
上述のように、成否判定信号ＳＧ８が”Ｌ”のままであるため（すなわち、応答信号ＳＧ１０に区切りデータｄｓが含まれていなかったため）、第１のデータ処理装置４２（図１参照）から、再度、同じデータ群ｄｍが送出されてくる。
【０１０６】
したがって、電源が復旧した場合、第２のデータ処理装置５０を構成する各処理出力手段６４は、前段の記憶手段７０に保持されていた前のデータ群ｄｍ−１の演算結果に基づいて、データ群ｄｍの処理を継続することができる。
【０１０７】
上述のように、図３に示す記憶手段７０は、電源が遮断されてもデータを保持している。データの保持および再生の動作について説明する。
【０１０８】
図７に示すように、成否判定信号ＳＧ８（図６参照）の立ち下がり時、すなわち、いったん”Ｈ”になった成否判定信号ＳＧ８が”Ｌ”になる瞬間におけるラッチ回路６８の出力データが、記憶手段７０にラッチされる（上述）。説明の便宜のため、当該出力データが”Ｈ”であるとする。
【０１０９】
なお、記憶手段７０は、それぞれ一対の強誘電体トランジスタで構成された一対のインバータ回路ＩＮＶ３、ＩＮＶ４を備えているが、インバータ回路ＩＮＶ３を例に、その動作を説明する。
【０１１０】
成否判定信号ＳＧ８の立ち下がり時におけるインバータ回路ＩＮＶ３の状態を、図９に示す。図９に示すように、インバータ回路ＩＮＶ３のトランジスタＮＴのソース電極Ｓには”Ｌ”電位が与えられており、トランジスタＰＴのソース電極Ｓには”Ｈ”電位が与えられている。
【０１１１】
トランジスタＮＴ，ＰＴのコントロールゲート電極ＣＧは、ともに”Ｈ”電位になっている。コントロールゲート電極ＣＧが”Ｈ”電位になると、トランジスタＮＴは”ＯＮ”となるとともにトランジスタＰＴは”ＯＦＦ”となるように、トランジスタＮＴ，ＰＴそれぞれのしきい値Ｖｔｈが設定されている。したがって、この場合、トランジスタＮＴ，ＰＴのドレイン電極Ｄは、ともに”Ｌ”電位になっている。
【０１１２】
このような状態において、トランジスタＮＴ，ＰＴの強誘電体層３２には、後述するように、所定の分極状態が生じている。すなわち、データ”Ｈ”は、トランジスタＮＴ，ＰＴの強誘電体層３２生ずる所定の分極状態として、記憶手段７０に書込まれる。
【０１１３】
このあと、図７に示す成否判定信号ＳＧ８が立ち下がって”Ｌ”になると、トランスミッションゲートＧＴ３がＯＦＦとなるが、インバータ回路ＩＮＶ３およびインバータ回路ＩＮＶ４による自己ラッチ機能により、トランジスタＮＴのＯＮ状態、およびトランジスタＰＴのＯＦＦ状態は保持される。すなわち、データ”Ｈ”が記憶手段７０にラッチされた状態になる。
【０１１４】
データ”Ｈ”の書込みからラッチ状態にいたる間の、トランジスタＮＴの状態について説明する。
【０１１５】
図４Ａ，Ｂに示すように、トランジスタＮＴは、上部導電体層３４と下部導電体層３０との間に形成されたコンデンサである強誘電体容量Ｃｆｅｒｒｏと、下部導電体層３０とチャネル領域２６との間に形成されたコンデンサであるＭＯＳ容量ＣＭＯＳとを、直列に接続したものと考えることができる。強誘電体容量ＣｆｅｒｒｏとＭＯＳ容量ＣＭＯＳとを合成したコンデンサをＧＡＴＥ容量ＣＧＡＴＥと呼ぶ。
【０１１６】
図１０に、データ”Ｈ”を書込む場合におけるトランジスタＮＴの強誘電体容量ＣｆｅｒｒｏおよびＭＯＳ容量ＣＭＯＳの電圧・電荷特性の一例を示す。
【０１１７】
上述のように、トランジスタＮＴがＯＮになっているので（図９参照）、チャネル領域２６（図４Ａ参照）の電位は、ほぼ接地電位になっている。また、トランジスタＮＴのコントロールゲート電極ＣＧに”Ｈ（ＶＤＤ）”電位が与えられている。したがって、ＧＡＴＥ容量ＣＧＡＴＥには、チャネル領域２６を基準として＋ＶＤＤの電圧が印加される。
【０１１８】
このため、図１０に示すように、強誘電体容量Ｃｆｅｒｒｏの状態は、Ｐ４になる。このとき、ＭＯＳ容量ＣＭＯＳの状態は、Ｓ４になる。なお、Ｓ４点で示される状態の電荷は、Ｐ４点で示される状態の電荷と同じ値である。このときＭＯＳ容量ＣＭＯＳに発生する電圧、すなわち、下部導電体層３０（フローティングゲート）に発生する電圧は、Ｖ２となっている。
【０１１９】
つぎに、第２のデータ処理装置５０（図１参照）に対する電力の供給が断たれ、その後、電力の供給が再開された場合のトランジスタＮＴの動作について説明する。
【０１２０】
記憶手段７０がデータ”Ｈ”を記憶した状態のまま電力供給が断たれると、時間の経過に伴って、トランジスタＮＴの強誘電体容量ＣｆｅｒｒｏおよびＭＯＳ容量ＣＭＯＳに現れる電圧・電荷は、それぞれ、図１０のＰ４点およびＳ４点で示される状態から、Ｐ１点およびＳ１点で示される状態となる。
【０１２１】
ここで、電力供給が再開されると、再開とともに、ＭＯＳ容量ＣＭＯＳに現れる電圧・電荷の状態は、Ｓ１点からＳ３点まで急変する。ここで、Ｓ３点で示される状態の電荷は、Ｐ１点で示される状態の電荷と同じ値である。
【０１２２】
この後、時間の経過とともに、強誘電体容量ＣｆｅｒｒｏおよびＭＯＳ容量ＣＭＯＳに現れる電圧・電荷は、それぞれ、図１０のＰ４点およびＳ４点で示される状態となる。このときＭＯＳ容量ＣＭＯＳに発生する電圧、すなわち、フローティングゲートに発生する電圧は、Ｖ２となっている。つまり、トランジスタＮＴは、電源遮断前と同じ、ＯＮ状態となるのである。
【０１２３】
図１０に示すように、強誘電体容量Ｃｆｅｒｒｏの状態は、Ｐ１からＰ４に戻ることになる。また、ＭＯＳ容量ＣＭＯＳの状態は、Ｓ１からＳ３を経てＳ４に戻ることになる。
【０１２４】
ここでは、データ”Ｈ”の書込みからラッチ状態にいたる間のトランジスタＮＴの状態、および、第２のデータ処理装置５０（図１参照）に対する電力の供給が断たれ、その後、電力の供給が再開された場合のトランジスタＮＴの動作について説明したが、トランジスタＰＴの場合も、トランジスタＮＴの場合と同様である。
【０１２５】
以上、インバータ回路ＩＮＶ３を例に、動作を説明したが、インバータ回路ＩＮＶ４の動作も、インバータ回路ＩＮＶ３の動作と同様である。
【０１２６】
このように、第２のデータ処理装置５０に対する電力の供給が断たれ、その後、電力の供給が再開された場合、記憶手段７０は、電力の供給が断たれる前の状態、すなわち、データ”Ｈ”をラッチした状態に復帰することがわかる。
【０１２７】
記憶手段７０にデータ”Ｈ”がラッチされている場合を例に説明したが、記憶手段７０にデータ”Ｌ”がラッチされている場合の動作も、ほぼ同様である。すなわち、記憶手段７０は、ラッチデータの内容にかかわらず、電源を遮断しても当該データを記憶しており、電源の復帰とともに、当該データを再生することができる。
【０１２８】
このように、この記憶手段７０においては、強誘電体トランジスタにより構成されたインバータ回路ＩＮＶ３、ＩＮＶ４を備えている。したがって、データ群ｄｍのデータ伝送処理の途中で、第２のデータ処理装置５０に対する電力の供給が断たれたとしても、記憶手段７０に不揮発的に記憶されていた前のデータ群ｄｍ−１の演算結果に基づいて、データ群ｄｍから処理を再開することができる。
【０１２９】
また、強誘電体の分極反転に要する時間は短いので、データの書込みに際し、インバータ回路ＩＮＶ３、ＩＮＶ４がラッチ回路６８の出力データに対応した分極状態に至るまでの時間は短い。したがって、高速のデータ伝送処理が可能となる。
【０１３０】
さらに、強誘電体の場合、データの書込み、消去時に高電圧を要することはない。したがって、第２のデータ処理装置５０内に昇圧回路を設けたり、通常電源の他に高圧電源を別途用意したりする必要がない。このため、第２のデータ処理装置５０がＩＣカードであるような場合、該ＩＣカードを構成するＩＣチップのチップサイズの増大や製造コストの上昇を抑制することができる。
【０１３１】
なお、この実施形態においては、記憶手段７０を構成するインバータ回路ＩＮＶ３、ＩＮＶ４の双方に強誘電体トランジスタを用いるようにしている。しかも、インバータ回路ＩＮＶ３、ＩＮＶ４ともに、一対の強誘電体トランジスタＮＴ，ＰＴを用いて構成している。
【０１３２】
したがって、電力の供給が断たれたあと回復したときに、記憶手段７０の記憶内容を、電源が遮断される前の内容に、より確実に復元させることが可能となる。
【０１３３】
ただし、インバータ回路ＩＮＶ３、ＩＮＶ４のうちいずれか一方についてのみ、強誘電体トランジスタを用いるようにしてもよい。また、インバータ回路を構成する一対のトランジスタＮＴ，ＰＴのうち、いずれか一方のみを強誘電体トランジスタとすることもできる。このようにすれば、処理速度をいっそう速くできる可能性がある。
【０１３４】
上述の各実施形態においては、強誘電体トランジスタとして、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタを例に説明したが、強誘電体トランジスタはこれに限定されるものではない。強誘電体トランジスタとして、たとえば、図１１Ａに示すようなトランジスタＮＴを用いることもできる。
【０１３５】
図１１Ａに示すトランジスタＮＴは、ｎチャンネルＭＯＳＦＥＴである。半導体基板であるｐ型のシリコン基板２０に、ｎ型半導体で構成されたソース領域２２とドレイン領域２４が形成されている。ｐ型半導体で構成されたチャネル領域２６の上には、ＰＺＴ等の強誘電体材料で構成した強誘電体層３２が設けられている。強誘電体層３２の上には、導電体層４０が設けられている。
【０１３６】
この構造のタイプのトランジスタを、ＭＦＳ構造のトランジスタ（上から、メタル層、強誘電体層、シリコン層をこの順に積層した構造を有するトランジスタ）という。なお、強誘電体層とシリコン層（半導体基板）との間に絶縁物質を介在させたＭＦＩＳ構造のトランジスタを用いることもできる。
【０１３７】
図１１ＡのトランジスタＮＴを記号で表すと、図１１Ｂのようになる。導電体層４０にはゲート電極Ｇが接続されている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【０１３８】
このトランジスタＮＴは、通常のＭＯＳＦＥＴの絶縁層を、シリコン酸化物ではなくＰＺＴ等の強誘電体材料で構成したトランジスタである。したがって、従来のＳＲＡＭ等に用いる強誘電体トランジスタの材料を一部変更するだけで、容易に不揮発性の記憶手段７０を得ることができる。なお、ｐチャンネルＭＯＳＦＥＴトランジスタＰＴについても、図１１Ａに示すトランジスタＮＴと同様の構成のものを用いることができる。
【０１３９】
また、強誘電体を用いた記憶手段は、強誘電体トランジスタを用いたものに限定されるものではない。たとえば、強誘電体コンデンサを用いることもできる。この場合、たとえば、図４Ａに示す強誘電体トランジスタＮＴの代わりに、通常のＭＯＳＦＥＴのゲート電極に強誘電体コンデンサを直列に接続したものを用いればよい。
【０１４０】
このように構成すれば、従来のラッチ回路に用いる通常のＭＯＳＦＥＴをそのまま用いるとともに、新たに強誘電体コンデンサを追加するだけで、容易に不揮発性のラッチ回路を得ることができる。
【０１４１】
また、強誘電体を用いた記憶手段は、上述の各回路に限定されるものではない。強誘電体を用いた記憶手段としては、たとえば、本願発明者の発明にかかる先の特許出願平成１０年第３１５８０６号や特許出願平成１１年第７１７３３号の明細書および図面に記載された種々の強誘電体を用いた記憶手段をも含むものである。
【０１４２】
また、不揮発性の記憶手段は、強誘電体を用いた記憶手段に限定されるものではない。不揮発性の記憶手段として、たとえば、ＥＥＰＲＯＭ等を用いた従来の不揮発性記憶素子を用いることもできる。さらに、記憶手段は、不揮発性の記憶手段に限定されるものではない。記憶手段として、たとえば、ＳＲＡＭ等の揮発性の記憶手段を用いてもよい。
【０１４３】
なお、上述の実施形態においては、データ群の処理に要する時間が電力供給が不全となる事態の発生予想間隔より短い時間となるよう、データ群のデータ量を定めたが、データ群のデータ量は、これに限定されるものではない。データ群のデータ量は、データ群の処理に要する時間がなんらかの原因でデータ処理が不全となる事態の発生予想間隔より短い時間となるように定めればよい。さらに、データ群のデータ量を、任意の基準で定めるようにしてもよい。
【０１４４】
また、上述の実施形態においては、判定制御手段が、処理出力手段で現在処理しているデータ群の処理中に所定の電力を確保できたか否かを判定することにより成否判定を行なうよう構成したが、判定制御手段の構成はこれに限定されるものではない。たとえば、受信したデータが壊れていないか否かを判定することにより上記成否判定を行なうよう構成することもできる。
【０１４５】
また、上述の実施形態においては、第１のデータ処理装置と第２のデータ処理装置との間で、各データ群をくぎる区切りデータまたは区切りデータに基づく信号の受渡しを行なうことにより、各データ群についてのデータ処理の成否判定結果の受渡しを行なうよう構成したが、第１のデータ処理装置と第２のデータ処理装置との間における上記成否判定結果の受渡しは、これに限定されるものではない。
【０１４６】
また、この実施形態においては、第２のデータ処理装置が、非接触型のＩＣカード（ローカル装置）であり、第１のデータ処理装置が、該ＩＣカードに非接触で電力を供給するとともに、該ＩＣカードとの間で非接触でデータ通信を行なうホスト装置である場合を例に説明したが、この発明はこれに限定されるものではない。
【０１４７】
たとえば、接触型のＩＣカード（ローカル装置）と、該ＩＣカードに接触状態で電力を供給するとともに、該ＩＣカードとの間で接触状態でデータ通信を行なうホスト装置とを含むデータ処理システムにも、この発明を適用することができる。
【０１４８】
また、本発明にかかるデータ処理システムの適用範囲は、ＩＣカードを含むデータ処理システムに限定されるものではなく、たとえば、無線通信全般や海底ケーブルを介して行なう通信など、ノイズの多い通信システムに適用される。さらに、本発明は、これらに限定されるものではなく、相互に関連する一連のデータを処理する必要のあるデータ処理システム、データ処理装置およびデータ処理方法全般に適用される。
【図面の簡単な説明】
【図１】この発明の一実施形態によるデータ処理システム４１の構成の一部を示す図面である。
【図２】第２のデータ処理装置５０を、各信号の授受に着目して描いた図面である。
【図３】各処理セル６２に含まれるラッチ回路６８および記憶手段７０の具体的な回路の一例である。
【図４】図４Ａは、トランジスタＮＴの構造を示す断面図である。図４Ｂは、トランジスタＮＴを記号で表した図面である。
【図５】データ伝送処理の手順の一例を、第１のデータ処理装置４２に着目して表わしたフローチャートである。
【図６】データ処理システム４１におけるデータ伝送処理の内容を説明するためのタイミングチャートである。
【図７】電源が確保されている状態における、ラッチ回路６８および記憶手段７０の処理の様子を説明するための図面である。
【図８】電源が確保できなかった場合のラッチ回路６８および記憶手段７０の処理の様子を説明するための図面である。
【図９】成否判定信号ＳＧ８の立ち下がり時におけるインバータ回路ＩＮＶ３の状態を示す図面である。
【図１０】データ”Ｈ”を書込む場合におけるトランジスタＮＴの強誘電体容量ＣｆｅｒｒｏおよびＭＯＳ容量ＣＭＯＳの電圧・電荷特性の一例を示す図面である。
【図１１】図１１Ａは、トランジスタＮＴの他の構造の例を示す図面である。図１１Ｂは、図１１ＡのトランジスタＮＴを記号で表した図面である。
【図１２】従来の論理処理回路２を表わすブロック図である。
【符号の説明】
４２・・・・・第１のデータ処理装置
５０・・・・・第２のデータ処理装置
５２・・・・・判定制御手段
６４・・・・・処理出力手段
７０・・・・・記憶手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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