(57)【特許請求の範囲】
【請求項１】
デジタル−アナログ回路において使用するための集積回路抵抗体アレイであって、
変換抵抗器回路の第１の抵抗器群と、
ＲＣフィルタ回路の第２の抵抗器群と、
差動バッファ回路の入力抵抗器を構成する第３の抵抗器群と、
前記差動バッファ回路の帰還抵抗器を構成する第４の抵抗器群と、
前記差動バッファ回路の出力抵抗器を構成する第５の抵抗器群と、
を有し、前記第１から第５の抵抗器群の各群が、前記集積回路抵抗体アレイ内に形成され、該集積回路抵抗体アレイが、
ａ）集積回路チップ上の１つの領域と、
ｂ）前記１つの領域中に分散させた、互いに分離した複数の個々の細長い抵抗性ストライプであって、すべてが同一の厚さおよび幅のものであり、各々が第１の端部と第２の端部を有し、前記複数の種々の抵抗性ストライプの各々の電圧依存性が、前記領域内におけるその抵抗性ストライプの場所に依存した、前記複数の細長い抵抗性ストライプと、
ｃ）前記１つの領域が、複数の隣接したサブ領域に分割され、各サブ領域が、さらに、複数の隣接した細長い非オーバーラップ状のサブ区域に分割されたこと、
ｄ）各々の前記抵抗性ストライプが、１つのサブ区域にのみ含まれ、各々のサブ区域が、複数の前記抵抗性ストライプを含むこと、
ｅ）第１群の金属導電体であって、その各金属導電体が、第１群の前記抵抗性ストライプのうちの１つの抵抗性ストライプの前記第１の端部を、前記第１群の抵抗性ストライプのうちの別の抵抗性ストライプの前記第２の端部にそれぞれ接続して第１の抵抗器を形成し、前記第１群の前記抵抗性ストライプの少なくともいくつかは、第１のサブ領域の分離したサブ区域内に配置されることによって第１のサブ領域中に分散され、これによって、前記第１の抵抗器を形成する前記抵抗性ストライプの電圧依存性における変動を平均化する、前記第１群の金属導電体と、
ｆ）第２群の金属導電体であって、その各金属導電体が、前記第１群のもの以外の第２群の前記抵抗性ストライプのうちの１つの抵抗性ストライプの前記第１の端部を、前記第２群の抵抗性ストライプのうちの別の抵抗性ストライプの前記第２の端部に接続して第２の抵抗器を形成し、前記第２群の前記抵抗性ストライプの少なくともいくつかは、前記第１のサブ領域の分離したサブ区域内に配置されることによって前記第１のサブ領域中に分散され、これによって、前記第２の抵抗器を形成する前記抵抗性ストライプの電圧依存性における変動を平均化する、前記第２群の金属導電体と、
ｇ）前記第１の抵抗器の電圧依存性を前記第２の抵抗器の電圧依存性に整合させるために、前記第１群の種々のストライプが、前記１つの領域内において、前記第２群の種々のストライプに近接して配置されており、前記第１の抵抗器が、前記差動バッファ回路の帰還抵抗に含まれ、前記第２の抵抗器が、前記差動バッファ回路の入力抵抗に含まれ、前記第１の抵抗器および前記第２の抵抗器の前記電圧依存性の前記整合が、前記第１の抵抗器および前記第２の抵抗器の前記電圧依存性とは実質上独立の差動バッファ回路ゲインを生じること、
を構成要件とする集積回路抵抗体アレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には、アナログ集積回路のゲインの如き所定のパラメータの電圧依存性に影響を与える多数の抵抗器を構成するのに使用する集積回路抵抗体アレイに関し、特に、デジタル−アナログ変換器内の加算増幅器のような高性能を要求されるアナログ集積回路の中のそのような多数の抵抗器として使用するのに適した抵抗体アレイに関するものである。
【０００２】
【従来の技術】
従来のオーバーサンプリング型でマルチビットのデジタル−アナログ変換器（ＤＡＣ）、例えば本願出願人製造の型番ＰＣＭ１７１０のＤＡＣは、その構成として、概して、デジタル入力をオーバーサンプリング変調するノイズシェーピング器と、これからのオーバーサンプリング変調されたマルチビットのデジタル変調出力に応じてハイ又はローにスイッチされる複数のＣＭＯＳインバータと、これらインバータの出力を組み合わせてアナログ出力を発生する加算増幅器と、から成っている。更に、その加算増幅器は、各インバータの出力に各々接続した複数の変換抵抗器（即ち、互いに均等の重みをもつ単位荷重抵抗器）と、これら変換抵抗器のインバータ出力とは反対側の端子に接続したＣＲフィルタと、このフィルタの出力に接続した差動型の計装（インストゥールメンテーション）増幅器と、を含む構成を有している。
【０００３】
型番ＰＣＭ１７１０のＤＡＣの集積回路においては、加算増幅器内の変換抵抗器とＣＲフィルタのフィルタ抵抗器を含む第１の抵抗器群と、計装増幅器の入力抵抗器及び帰還抵抗器を含む第２の抵抗器群とは、それぞれ各群が関係する回路の近くの適所、従って互いに離れた第１と第２の領域にレイアウトしたポリシリコン抵抗で形成している。尚、本明細書では、“ポリシリコン抵抗”とは、ポリシリコン材料のみから成る抵抗だけでなく、ポリサイド構造の抵抗も含むものとする。
【０００４】
各領域のポリシリコン抵抗は、くし形態のストライプから構成している。くし形態は、長い複数のくし歯ポリシリコン・ストライプ部分と、くし歯部分の一方の端部を他のくし歯部分の一方の端部に接続する短い接続ポリシリコン・ストライプ部分と、から成っていて、その短い接続部分は、くし歯部分と直交する方向に伸びている。第１と第２の領域の各々の領域においては、くし歯部分と接続部分とは、同一の厚さ、幅及び長さである。但し、第１領域と第２領域とでは、幅、即ちストライプの横断面積は互いに異なっている。また、第１領域と第２領域とでは、そのくし歯部分は、互いに直交する配置となっている。また、抵抗器の所要の抵抗値は、接続ストライプ部分で互いに隣接するくし歯部分を直列接続して得たくし形態ストライプの合計の長さにより決まるため、同一領域内での異なった抵抗値は、異なった数のくし歯ストライプ部分を接続ストライプ部分で直列接続することにより実現している。
【０００５】
【発明が解決しようとする課題】
上記のポリシリコン抵抗は、サブミクロン集積回路技術におけるプロセス汚染、プロセス整合性の観点から、シリコンクロム／ニクロム等の金属薄膜抵抗よりも優れているが、抵抗値の電圧依存性（又は電圧係数）が、金属薄膜抵抗と比べ高いという問題がある。また、ポリシリコン抵抗は、図５に示すように、電圧係数が、幅（但し、同一厚）が狭くなる程、従って横断面積が小さくなる程低くなるという特性をもっている。
【０００６】
更に、集積回路プロセス技術、特にポリシリコン等のエッチング加工においては、エッチング速度が、チップ上の場所、方向、エッチング面積に依存して変化する、という問題がある。従って、同一幅のポリシリコン抵抗を、互いに異なった場所、方向又はエッチング面積において形成加工しようとした場合、結果として幅が異なってしまい、電圧依存性の異なったポリシリコン抵抗ができてしまう。この結果、加算増幅器のパラメータ、例えばゲインも、ポリシリコン抵抗の電圧依存性に応じた大きさの電圧依存性をもつものとなってしまう。このことは、ＤＡＣ全体の特性で言えば、リニアリティ、ダイナミックレンジ等のアナログ特性に影響を与えることになる。
【０００７】
上記の問題は、ＤＡＣの加算増幅器のようなアナログ集積回路だけでなく、その他のデバイスのアナログ集積回路についても同様に当てはまる。
【０００８】
従って、本発明の目的は、高性能のアナログ集積回路用の抵抗器として使用するのに適した集積回路抵抗体アレイを提供することである。
【０００９】
本発明の別の目的は、アナログ集積回路のゲインの如き所定のパラメータの電圧依存性を最小限にするのに使用できる、集積回路抵抗体アレイを提供することである。
【００１０】
本発明の更に別の目的は、上記の集積回路抵抗体アレイを使って構成した、デジタル−アナログ変換器用の加算増幅器を提供することである。
【００１１】
【課題を解決するための手段】
上記の目的を実現するため、本発明による、集積回路基板上に形成するアナログ集積回路について、該アナログ集積回路の所定のパラメータの電圧依存性に影響を与える前記アナログ集積回路内の複数の抵抗器を構成するための集積回路抵抗体アレイは、イ）前記基板上の１つの領域内に集合的に配置した、互いに分離した複数の抵抗体素子であって、同一材料で形成しかつ横断面の面積が同一の複数のストライプから成る、前記の複数の抵抗体素子と、ロ）該複数の抵抗体素子を電気的に接続することにより前記複数の抵抗器を形成するための導電体手段と、を備えるように構成する。
【００１２】
本発明によれば、前記複数のストライプは、同一の幅を有するものとすることができ、前記１つの領域内に互いに近接して配置するようにでき、また、同一方向に互いに平行に延在するように配置することもできる。また、前記導電体手段は、前記抵抗体素子を少なくとも２以上使用して前記複数の抵抗器の各々を形成するようにすることができる。更にまた、前記複数の抵抗体素子の各々は、前記複数の抵抗器の内の最小の抵抗器の抵抗値よりも低い抵抗値を有するようにできる。
【００１３】
また、本発明によれば、前記複数の抵抗器は、複数の抵抗器群を含んでいて、各該抵抗器群は、互いに整合した抵抗値をもつべき複数の抵抗器から成るようにできる。この場合、前記各抵抗器群は、前記１つの領域内の１つの区域内の互いに近接する抵抗体素子で構成できる。また、イ）前記１つの区域は、互いに隣接した複数のサブ区域から成り、ロ）前記導電体手段は、前記各抵抗器群内の複数の抵抗器の各々を、前記１つの区域の前記複数のサブ区域の各々のサブ区域内の複数の抵抗体素子から少なくとも１つ選択して形成する、ようにすることができる。あるいはこの代わりに、イ）前記１つの区域は、非隣接のサブ区域を含む複数のサブ区域から成る第１の区域であり、ロ）前記導電体手段は、前記各抵抗器群内の複数の抵抗器の各々を、前記第１区域の前記複数のサブ区域の各々のサブ区域内の複数の抵抗体素子から少なくとも１つ選択して形成する、ようにすることができる。この場合、イ）前記複数の抵抗器群は、互いに整合した抵抗値をもつべき第１抵抗器群と第２抵抗器群とを含み、ロ）前記第１区域とは別の前記１つの区域である第２の区域は、前記第１区域の前記非隣接の２つのサブ区域の間に位置する少なくとも１つのサブ区域を含み、ハ）前記第１抵抗器群は、前記第１区域に形成し、前記第２抵抗器群は前記第２区域に形成する、ようにできる。
【００１４】
本発明によれば、前記抵抗体素子は、ポリシリコン抵抗あるいは拡散抵抗から成るものとすることができる。また、前記アナログ集積回路は、少なくとも１つの演算増幅器を含む回路とすることができる。更にまた、前記所定パラメータは、前記アナログ集積回路のゲインとすることができる。
【００１５】
また、上記の目的を実現するため、本発明による、複数の荷重抵抗器と、少なくとも１つの入力抵抗器と少なくとも１つの帰還抵抗器とを含む演算増幅器と、を含む加算増幅器は、前記複数の荷重抵抗器、前記入力抵抗器及び前記帰還抵抗器を上記の集積回路抵抗体アレイで形成する。
【００１６】
本発明によれば、イ）前記加算増幅器は、更にフィルタ抵抗器を有するＣＲフィルタを含み、ロ）前記フィルタ抵抗器も、前記集積回路抵抗体アレイで形成する、ようにできる。また、前記加算増幅器は、オーバーサンプリング型デジタル−アナログ変換器に使用することができる。
【００１７】
【発明の実施の形態】
次に、本発明の１実施形態について、図面を参照して詳細に説明する。尚、以下の説明では、本発明の集積回路抵抗体アレイを、オーディオ用のオーバーサンプリング型でマルチビットのデジタル−アナログ変換器（ＤＡＣ）の加算増幅器に使用した例について説明する。
【００１８】
先ず初めに、図１〜図３を参照すると、図１は、上記のオーバーサンプリング型のデジタル−アナログ変換器（ＤＡＣ）１のＩＣチップ２上の回路配置図を示し、図２は、ＤＡＣ１内に含まれた加算増幅器３の回路図を示し、図３は、加算増幅器３に使用した集積回路抵抗体アレイ４の１実施形態のレイアウトを平面図で示している。
【００１９】
図１に示すように、ＤＡＣ１のＩＣチップ２は、デジタル回路領域２０と、アナログ回路領域２２を有し、そしてアナログ回路領域２２は、Ｌチャンネル（ch）用とＲチャンネル（ch）用の回路領域２２Ｌ及び２２Ｒとに別れている。領域２２Ｌ及び２２Ｒの各々には、本発明による集積回路抵抗体アレイ４を設けたほぼ正方形の抵抗体アレイ領域２２０Ｌ、２２０Ｒ（正方形領域のサイズは約２００μｍ×２００μｍ）があり、またこのアレイ４を含む加算増幅器３が位置している。
【００２０】
図２に示すように、加算増幅器３は、大きく分けて、変換抵抗器部３０と、ＣＲフィルタ部３２と、そして差動型バッファ部３４とから成っている。変換抵抗器部３０は、ＤＡＣ１が差動型であるため、正相側の４つのＣＭＯＳインバータ（図示せず）の各出力ＩＮ０〜ＩＮ３を受けるように一端が接続した正相側の４つの変換抵抗器Ｒ１〜Ｒ４と、逆相側の４つのＣＭＯＳインバータ（図示せず）の各出力ＩＮ０￣〜ＩＮ３￣（但し、記号“￣”はその前の記号が表す論理信号の反転を示す）を受けるように一端が接続した逆相側の４つの変換抵抗器Ｒ５〜Ｒ８と、を備えている。それら変換抵抗器Ｒ１〜Ｒ８は全て、互いに均等の単位重み付けを行うため、同一の抵抗値即ち４２ＫΩである。正相側抵抗器Ｒ１〜Ｒ４の各他端は、接合点Ｊ１に接続し、逆相側抵抗器Ｒ５〜Ｒ８の各他端は接合点Ｊ２に接続している。
【００２１】
次に、ＣＲフィルタ部３２は、接合点Ｊ１とＪ２間に接続していて抵抗器Ｒ１〜Ｒ８と合わさって差動型のローパスフィルタを構成するキャパシタＣ１と、接合点Ｊ１と接地ＧＮＤとの間に直列接続してローパスフィルタを構成する抵抗器Ｒ９及びキャパシタＣ３と、接合点Ｊ２と接地ＧＮＤとの間に直列接続してローパスフィルタを構成する抵抗器Ｒ１１及びキャパシタＣ４と、接合点Ｊ３（抵抗器Ｒ９とキャパシタＣ３との接合点）と接合点Ｊ４（抵抗器Ｒ１１とキャパシタＣ４との接合点）との間に接続していて抵抗器Ｒ９及びＲ１１と合わさって差動型のローパスフィルタを構成するキャパシタＣ２と、から成っている。抵抗器Ｒ９及びＲ１１は、各々２１ＫΩであり、キャパシタＣ１，Ｃ２は４７.４ｐＦであり、Ｃ３，Ｃ４は４.７４ｐＦである。
【００２２】
次の差動型バッファ部３４は、第１と第２の２つの反転バッファＩＢＦ１及びＩＢＦ２から成り、第１の反転バッファＩＢＦ１は、演算増幅器（オペアンプとも呼ぶ）ＯＰＡ１と、これの逆相入力端子と接合点Ｊ４との間に接続した入力抵抗器Ｒ１２と、逆相入力端子とオペアンプの出力端子との間に接続した帰還抵抗器Ｒ１３と、オペアンプの出力端子と接合点Ｊ５との間に接続した出力抵抗器Ｒ１４と、を備えている。オペアンプＯＰＡ１の正相入力端子は、抵抗器Ｒ１６とＲ１７の間の接合点Ｊ６に接続しており、そしてそのＲ１７の他端は電源端子ＶＣＣにそしてＲ１６の他端は接地ＧＮＤに接続している。接合点Ｊ６は、端子ＤＣＣに接続しており、これは、オペアンプの正相入力端子への接続用である（図３参照）。第２の反転バッファＩＢＦ２は、逆相入力端子が接合点Ｊ５に接続し正相入力端子が接合点Ｊ６に接続したオペアンプＯＰＡ２と、接合点Ｊ３とＪ５との間に接続した入力抵抗器Ｒ１０と、オペアンプＯＰＡ２の逆相入力端子と出力端子との間に接続した帰還抵抗器Ｒ１５と、を備えている。オペアンプＯＰＡ２の出力端子は加算増幅器３の電圧出力端子ＶＯＵＴに接続している。抵抗器Ｒ１０，Ｒ１２，Ｒ１５〜Ｒ１７は、２１ＫΩであり、Ｒ１３及びＲ１４は４２ＫΩである。ＶＣＣは５ボルトである。
【００２３】
図４は、図２の加算増幅器３の等価回路を示す図であり、（ａ）→（ｂ）→（ｃ）と抵抗に着目して簡略化してある。図中、Ｖinは、インバータ出力ＩＮ０〜ＩＮ３を集合的に表す電圧源であり、Ｖin＊は、ＩＮ０￣〜ＩＮ３￣を集合的に表す電圧源である。また、Ｒは２１ＫΩの単位抵抗であり、これでＲ１〜Ｒ１７を表してある。図４（ａ）から分かるように、抵抗器Ｒ１〜Ｒ４とＲ５〜Ｒ８とは各々、２Ｒの４本の並列接続であるため（１／２）Ｒとなる。また、図４（ｂ）において、オペアンプＯＰＡ２の逆相入力端子に対し、Ｖinを含む正相側は、（２／５Ｒ）Ｖinの電流を供給する一方、Ｖin＊と第１反転バッファＩＢＦ１を含む逆相側は、−（２／５Ｒ）Ｖin＊の電流を供給するため、（２／５Ｒ）Ｖin−（２／５Ｒ）Ｖin＊＝（４／５Ｒ）Ｖinとなり、従って、図４（ｃ）に示すように、オペアンプＯＰＡ２の逆相入力端子への入力回路は、等価的にＶinと（５／４）Ｒの直列接続となる。
【００２４】
この図４（ｃ）から分かるように、入力抵抗をＲinとし、帰還抵抗をＲfとすると、加算増幅器３の電圧ゲインＧは、Ｇ＝−Ｒf／Ｒinとなり、これは、−Ｒ／｛（５／４）Ｒ｝＝−４／５となる。従って、理論上は、アナログ出力電圧Ｖout＝−（４／５）Ｖinとなる。しかし、ＲinとＲfは、ポリシリコン抵抗で実現すると、実際にはそれぞれ有意の電圧依存性をもち、従って、Ｒinの電圧依存性とＲfの電圧依存性が互いに整合していることが、加算増幅器のゲインＧの電圧依存性を最小限にするため、従ってＤＡＣ３のアナログ特性を向上させるためには重要である。
【００２５】
図５は、ポリシリコン抵抗の電圧依存性を示すグラフであり、横軸は、ポリシリコン抵抗の両端に印加する電圧の大きさであり、縦軸（対数目盛り）は、ポリシリコン抵抗の抵抗値の電圧係数ＶＯＬＴＣＯ（ｐｐｍ／Ｖ）である。菱形マーク付きの曲線は、幅２５μｍ、長さ１００μｍの単一のストライプのものであり、矩形マーク付きの曲線は、幅５μｍで長さが１００μｍのストライプを５本並列接続して成る多数ストライプ形態のものであり、そして三角マーク付きの曲線は、幅が３μｍで長さが１００μｍの単一ストライプのものである。但し、各ストライプは、５０００オングストロームの同じ厚さである。これから分かるように、印加電圧が大きくなるにつれ電圧係数が増大し、またポリシリコン抵抗の幅が狭くなるにつれ、即ち横断面積が小さくなるにつれ、電圧係数が低下する。このことから、多数のポリシリコン抵抗を用いる場合、その電圧係数を互いに最大限に整合させるには、できるたけ同じ幅（又は横断面積）で形成すると共に、できるだけ同じ電圧を印加することが好ましい。
【００２６】
本発明では、図２の加算増幅器３のゲインＧの電圧依存性を最小限にするために、回路構成上の工夫により、オペアンプＯＰＡ２の等価入力抵抗Ｒinと帰還抵抗Ｒfとを、上記のように５／４：１という比率にすることにより、電圧源Ｖinと仮想接地との間に接続された等価入力抵抗Ｒinとその仮想接地と出力電圧との間に接続された帰還抵抗Ｒｆとに、ほぼ同じ大きさの電圧が常時印加されるようしている。これに加えて、図３に示した集積回路抵抗体アレイ４を加算増幅器３の抵抗器として使用する。
【００２７】
次に、図３、図６及び図７を参照して、その集積回路抵抗体アレイ４について説明する。尚、図６は、図３の線VI−VIに沿った断面図であり、図７は、図３の線VII−VIIに沿った断面図である。抵抗体アレイ４は、図１のアレイ領域２２０Ｌ及び２２０Ｒの内の一方の領域、例えばほぼ正方形の領域２２０Ｌに設けたものを示している。先ず初めに、アレイ４の水平構造について説明すると、図３及び図６から分かるように、Ｎウェル領域４０内の更にＮ＋アクティブ領域４１内において、互いに平行に延在した１００本の直線のポリシリコン層ストライプ４２を含んでいる（両端の各２本は不使用）。また、図６にも示すように、アレイ４は、ストライプ４２の相互接続のため、ほぼＵ字の平面形状を有するアルミニウムの第１金属層４３ａと、この第１金属層４３ａの端部とストライプ４２の端部とを接続するタングステン・プラグから成るコンタクト４４と、を備えている。また、図７にも示すように、アレイ４は、ストライプ４２を外部回路、即ち図２のＩＶ０〜ＩＶ３及びＩＶ０￣〜ＩＶ３￣出力、接合点Ｊ１〜Ｊ４、端子ＤＣＣ、オペアンプＯＰＡ１及びＯＰＡ２の出力端子及び逆相入力端子、それら両オペアンプの各バイアス端子、端子ＶＣＣ、及び接地ＧＮＤに接続するため、アルミニウムの第２金属層４５と、この第２金属層４５の端部と第１金属層４３ｂの端部とを接続するタングステン・プラグから成るバイア４６と、を備えている。第１金属層４３ｂの他方の端部は、コンタクト４４によりストライプ４２の端部に接続している。
【００２８】
ストライプ４２は、全て、同一の幅（例：１.４μｍ）、長さ（例：２００μｍ）及び厚さ（例：１５００オングストローム）をもち、従って同一の横断面積をもつように設計してあり、そしてまた隣接するストライプとは同じ間隔（例：０.６μｍ）で離間するように設計してある。各ストライプ上には、記号“Ｒ１”〜“Ｒ１７”を付してあり、図２の回路の抵抗器Ｒ１〜Ｒ１７の各々に使用するストライプを示してある。各ストライプは、７ＫΩの抵抗値であり、従って、抵抗器Ｒ１〜Ｒ８及びＲ１３及びＲ１４（各々４２ＫΩ）は、６本のストライプを直列接続して使用し、抵抗器Ｒ９〜Ｒ１２，Ｒ１６及びＲ１７（各々２１ＫΩ）は、３本のストライプの直列接続を使用している。一方、抵抗器Ｒ１５（２１ＫΩ）は、１２本のストライプを使用し、各６本を直列したもの（各４２ＫΩ）を互いに並列接続している。この他に、アレイ４の右端の６本のストライプは、図２の回路に示していないが、オペアンプＯＰＡ１の内部の抵抗器Ｒ１（ＯＰＡ１）とオペアンプＯＰＡ２の内部の抵抗器Ｒ１（ＯＰＡ２）に使用するものである。
【００２９】
次に、図６及び図７を参照して、アレイ４の垂直構造について説明すると、アレイ４は、下から順番に、ＩＣチップ２のシリコン基板２２００と、Ｎウェル４０を定める拡散層２２０２と、第１絶縁体層２２０４と、ポリシリコン層４２とコンタクト４４を埋め込んだ第２絶縁体層２２０６と、第１金属層４３ａ及び４３ｂとバイア４６を埋め込んだ第３絶縁体層２２０８と、この第３絶縁体層上に設けた第２金属層４５とから成っている。
【００３０】
今度は、図８を参照して、加算増幅器３の抵抗体アレイ４中のストライプ毎の抵抗値並びにその電圧係数のバラツキを平均化する手法について説明する。
【００３１】
先ず初めに、図２の加算増幅器３の回路構成からも分かるように、抵抗値並びにその電圧係数が互いに整合すべき抵抗器の群は、特に、
Ｒ１〜Ｒ８の変換抵抗器群ＲＧ１、
Ｒ９及びＲ１１のフィルタ抵抗器群ＲＧ２、
Ｒ１０及びＲ１２のオペアンプの入力抵抗器群ＲＧ３、
Ｒ１３〜Ｒ１５のオペアンプ帰還／出力抵抗器群ＲＧ４、
Ｒ１０，Ｒ１２〜Ｒ１５のオペアンプ抵抗器群ＲＧ５、
Ｒ１６及びＲ１７の抵抗器群ＲＧ６、
である。
【００３２】
そこで、図８に示すように、図３の抵抗器Ｒ１〜Ｒ１７用の９０本のストライプ４２の領域ＳＲを、
抵抗器群ＲＧ１（Ｒ１〜Ｒ８）用の区域Ａ１、
抵抗器群ＲＧ２（Ｒ９，Ｒ１１）用の区域Ａ２、
抵抗器群ＲＧ３（Ｒ１０，Ｒ１２）用の分離した区域Ａ３、
抵抗器群ＲＧ４（Ｒ１３〜Ｒ１５）用の区域Ａ４、
抵抗器群ＲＧ６（Ｒ１６，Ｒ１７）用の区域Ａ５、
に分けている。更に、区域Ａ１は、６つの互いに隣接するサブ区域Ａ１Ｓ１〜Ａ１Ｓ６に分け、そしてその各サブ区域が、８本の隣接するストライプを含むようにして、各１本をＲ１〜Ｒ８の各１つに割り当て、そして各サブ区域のそれら各１本を直列接続することによりＲ１〜Ｒ８の各々を構成している。これにより、ストライプ毎のバラツキによる影響を平均化により最小限にしている。
【００３３】
同じように、区域Ａ２は、互いに隣接する３つのサブ区域Ａ２Ｓ１〜Ａ２Ｓ３に分け、各サブ区域に２本のストライプを含ませ、各サブ区域の各１本を直列接続してＲ９とＲ１１の各々を構成している。区域Ａ３は、２つの互いに隣接するサブ区域Ａ３Ｓ１，Ａ３Ｓ２と、そしてこれらから離れた非隣接の１つのサブ区域Ａ３Ｓ３とから成っていて、その各サブ区域は２本のストライプを包含している。それらサブ区域の各１本を直列接続してＲ１０とＲ１２の各々を構成している。また、区域Ａ４は、区域Ａ３内において、互いに隣接した６つのサブ区域Ａ４Ｓ１〜Ａ４Ｓ６から成り、その各区域は４本のストライプを含んでいて、それらサブ区域の各１本を直列接続してＲ１３とＲ１４の各々を構成し、一方、各サブ区域の各並列接続した２本を、直列接続してＲ１５を構成している。区域Ａ４を区域Ａ３内に配置することにより、抵抗器群ＲＧ５の整合性を高めている。また、Ｒ１５（図４（ｃ）の帰還抵抗Ｒfとして機能）として使用するストライプ数（＝１２本）を多くすることにより、その他の抵抗器Ｒ１〜Ｒ１４から成る等価入力抵抗（図４（ｃ）に示した等価入力抵抗Ｒinに相当）との整合性を高めている。最後に、区域Ａ５は、３つの互いに隣接したサブ区域Ａ５Ｓ１〜Ａ５Ｓ３から成り、そのサブ区域は２本のストライプを包含し、そして各サブ区域の各１本を直列接続してＲ１６，Ｒ１７の各々を構成している。
【００３４】
以上に述べた抵抗体アレイ４をもつ加算増幅器３においては、その電圧ゲインの電圧依存性が低下し、これにより、その加算増幅器３を使ったＤＡＣ１においては、従来の同じタイプのＤＡＣと比べ、ＤＡＣのダイナミックレンジの大きな改善がみられた。１例として、ダイナミックレンジが９２ｄＢ（従来）から９６ｄＢ（本発明）へと、ほぼ４ｄＢ上がった。この４ｄＢは、１００ｄＢ近辺における改善としてはかなり大きな値である。
【００３５】
次に、図９〜図１２を参照して、上記の１実施形態に対する種々の変更例について説明する。
【００３６】
先ず、図９に示すように、抵抗体アレイ４を設ける領域の形状は、回路設計上の必要に応じて変更することができる。上記１実施形態のものは、図９（ａ）に示すように、ほぼ正方形の領域２２０ａであるが、その他の例として、例えば、図９（ｂ）、（ｃ）、（ｄ）に示すように、Ｌ字形領域２２０ｂ、横長の長方形領域２２０ｃ、縦長の長方形領域２２０ｄのような形状にして、このような領域にストライプ４２の如き抵抗ストライプを集合的に配置することができる。尚、図９に示した例では、同一領域内に設ける各抵抗ストライプ群４２ａ、４２ｂ、４２ｃ、４２ｄは、ストライプの延在方向が同一方向であり、またストライプのアスペクト比（長さ対幅）が同一のものである。このような領域形状の変更によっても、上記１実施形態の抵抗体アレイと同様の効果が生ずる。
【００３７】
図１０は、同一領域内に設けるストライプの延在方向として２以上の異なった方向をもつ変更例を、１例として示すものである。但し、同一領域内のストライプのアスペクト比は同一である。詳しくは、図１０（ａ）の正方形領域２２０ａ’は、延在方向が縦方向の１群のストライプと、延在方向が横方向の２群のストライプと、からなるストライプ群４２ａ’を有し、図１０（ｂ）のＬ字形領域２２０ｂ’では、縦方向と横方向に各１群ずつのストライプ群４２ｂ’を有する。図１０（ｃ）の長方形領域２２０ｃ’内のストライプ群４２ｃ’は、縦方向のストライプ数が減っている点を除けば図１０（ｂ）と同様である。このような変更を行っても、全ストライプの延在方向を同一とすることにより得られる効果（即ち、ストライプ幅の均一化への寄与）を除けば、上記１実施形態と同様の効果を得ることができる。
【００３８】
図１１は、図１０における延在方向を非同一にする変更に加え、ストライプのアスペクト比（但し、幅は一定）として２以上の異なった値をもつストライプを配置した変更例を、１例として示すものである。即ち、図１１（ａ）に示した正方形領域２２０ａ''のストライプ群４２ａ''は、延在方向が縦方向の３群のストライプの内、１群が他の２群よりもアスペクト比、即ち長さが大きい。図１１（ｂ）の正方形領域２２０ａ'''のストライプ群４２ａ'''は、図１１（ａ）と違う点は、アスペクト比の小さい２群のストライプが、縦方向と横方向の互いに異なった延在方向のものであることである。図１１（ｃ）のＬ字形領域２２０ｂ''のストライプ群４２ｂ''では、延在方向が横のストライプ群が、延在方向が縦のストライプ群よりもアスペクト比が小さい。このような変更によっても、全ストライプの延在方向を同一とすることによる効果並びに全ストライプのアスペクト比を同一とすることにより得られる効果（即ち、ストライプ幅の均一化への寄与）を除けば、上記１実施形態と同様の効果を得ることができる。
【００３９】
更に、上記１実施形態では、抵抗ストライプとしてポリシリコン抵抗を使用したものについて説明したが、電圧依存性をもつその他のタイプ又は材料の集積回路抵抗、例えば拡散抵抗を使用することもできる。また、抵抗値の電圧係数がストライプの横断面積と関係を有するタイプ又は材料の集積回路抵抗も、本発明の抵抗体アレイに使用することができる。
【００４０】
次に、図１２を参照して、領域を複数の区域に分割することによる平均化手法の変更例について説明する。上記１実施形態では、抵抗器群ＲＧ５における整合、即ち、入力抵抗器群ＲＧ３（抵抗器Ｒ１０，Ｒ１２）と帰還／出力抵抗器群ＲＧ４（抵抗器Ｒ１３〜Ｒ１５）との間の整合は、分離したサブ区域からなる区域Ａ３内に区域Ａ４を非分離で配置することにより行っている。しかし、仮に、抵抗器群ＲＧ３と抵抗器群ＲＧ４とに、より一層高い整合性をもたせたいとした場合には、２つの区域のサブ区域が互い違い配置となるように変更することができる。１例として、図１２に示すように、区域Ａ３及びＡ４を、Ａ３’及びＡ４’のようにする。即ち、区域Ａ３’のサブ区域Ａ３Ｓ１’〜Ａ３Ｓ３’を全て互いに分離したものとし、そしてサブ区域Ａ３Ｓ１’とＡ３Ｓ２’間に、区域Ａ４のサブ区域Ａ４Ｓ１’〜Ａ４Ｓ６’の内の半分即ちＡ４Ｓ１’〜Ａ４Ｓ３’を配置し、そしてサブ区域Ａ３Ｓ２’とＡ３Ｓ３’の間に、残りの半分であるＡ４Ｓ４’〜Ａ４Ｓ６’を配置する。このような互い違い配置にすれば、複数の抵抗器群相互のより更に高い平均化効果が得られる。
【００４１】
また、サブ区域におけるストライプ割当法による平均化手法として、上記１実施形態では、抵抗器に対するストライプの割当を、サブ区域毎に“折り返し”形式で行っている。例えば、サブ区域Ａ１Ｓ１〜Ａ１Ｓ６においては、図３から分かるように、Ｒ８−Ｒ７−・・・−Ｒ２−Ｒ１−Ｒ１−Ｒ２・・・−Ｒ７−Ｒ８−Ｒ８−Ｒ７・・・と、折り返し的に割当てている。この割当方法は、図６に示すように、同一層として配置した複数のＵ字状の第１金属層４３ａを使って、ストライプ間の相互接続を完了できるため、有利である。しかし、平均化効果をより一層高めたい場合）には、非折り返し形式、例えば、Ｒ８−Ｒ７−・・・−Ｒ２−Ｒ１−Ｒ８−Ｒ７・・・−Ｒ２−Ｒ１−Ｒ８−Ｒ７・・・という具合に割当てるようにしても良い。
【００４２】
更に、ストライプ間の電気的接続形態は、上記１実施形態では、直列接続のみか、あるいは並列接続したものの直列接続であるが、これ以外に任意の組合せの電気的接続方法が可能である。
【００４３】
また、上記１実施形態では、加算増幅器３の回路は、２つの反転バッファを用いているが、差動型の計装増幅器を用いる回路構成に変更することも可能である。また、ＤＡＣ１が差動型であるため加算増幅器３も差動型にしてあるが、ＤＡＣ１が非差動型の場合あるいは用途に応じて、非差動型にしても良い。また、本発明は、加算増幅器を含むその他のタイプのＤＡＣにも適用できる。このような場合でも、本発明の抵抗体アレイを使用すれば、上述と同様の効果がある。
【００４４】
更に、本発明の抵抗体アレイは、回路のパラメータがその回路内の抵抗器の電圧依存性の影響を受ける回路であれば、その他の任意のアナログ集積回路に適用できる。例えば、演算増幅器あるいは増幅器を含む種々の回路である。また、回路のパラメータとして、電圧ゲイン、電流ゲイン、その他の回路特性を表す任意のパラメータ例えばリニアリティである。
【００４５】
最後に、まとめると、本発明の抵抗体アレイにおいては、複数の抵抗ストライプ間の電圧依存性の違いを低減させるには、同一領域における集合配置、抵抗ストライプの同一材料、ストライプの同一断面積、の要素が重要である。更に、同一断面積を実現するには、ストライプの同一延在方向、近接配置が好ましい。この近接配置は、各ストライプの抵抗率の応力（パッケージング時にチップにかかる）による変化を最小限にするのにも有効である。また、平均化効果を高めるには、ストライプの同一長さが有効である。次に、複数の抵抗器間の電圧依存性の違いを最小限にするには、高い整合性を要求される抵抗器の近接配置、並びに平均化が有効である。次に、アナログ回路の所定のパラメータの電圧依存性を低減させるには、複数の抵抗器群がある場合には、高い整合性が必要な抵抗器群を相互に近接配置することが有効である。
【００４６】
【発明の効果】
以上に詳細に述べた本発明によれば、アナログ集積回路の所定のパラメータの電圧依存性を低減させることができ、従ってアナログ集積回路を高性能化、高精度化するのに有効に使用できる。
【図面の簡単な説明】
【図１】オーバーサンプリング型のデジタル−アナログ変換器（ＤＡＣ）のＩＣチップ上の回路配置を示す図であり、本発明の集積回路抵抗体アレイの配置位置を示している。
【図２】図１のＤＡＣ内に含まれた、本発明の抵抗体アレイを用いた加算増幅器の回路を示す回路図。
【図３】図２の加算増幅器に使用した本発明の集積回路抵抗体アレイの１実施形態について、そのレイアウトを示す平面図。
【図４】図２の加算増幅器の等価回路を示す回路図であり、（ａ）→（ｂ）→（ｃ）の順に抵抗に着目して簡略化した図。
【図５】図５は、ポリシリコン抵抗の電圧依存性を示すグラフであり、横軸は、ポリシリコン抵抗の両端に印加する電圧の大きさであり、縦軸（対数目盛り）は、ポリシリコン抵抗の抵抗値の電圧係数ＶＯＬＴＣＯ（ｐｐｍ／Ｖ）である。
【図６】図３の線VI−VIに沿った断面図であり、１部斜視図で示してある。
【図７】図３の線VII−VIIに沿った断面図であり、１部斜視図で示してある。
【図８】図３の抵抗器Ｒ１〜Ｒ１７用の９０本のストライプの領域ＳＲを、複数の区域／サブ区域に分割した形態を示す図。
【図９】抵抗体アレイを設ける領域の形状の種々の変更例を示す図。
【図１０】抵抗体アレイについて、同一領域内に設けるストライプの延在方向として２以上の異なった方向をもつ変更例を示す図。
【図１１】抵抗体アレイについて、延在方向を非同一にする変更に加え、ストライプのアスペクト比として２以上の異なった値をもつストライプを配置した変更例を示す図。
【図１２】図８の抵抗体アレイを設ける領域の分割方法に対する変更例を示す図。
【符号の説明】
１：オーバーサンプリング型のデジタル−アナログ変換器（ＤＡＣ）
２：ＩＣチップ
３：加算増幅器
４：集積回路抵抗体アレイ
２２：アナログ回路領域
３０：変換抵抗器部
３２：ＣＲフィルタ部
３４：差動型バッファ部
Ｊ１〜Ｊ６：接合点
ＩＮ０〜ＩＮ３，ＩＮ０￣〜ＩＮ３￣：インバータ出力
ＩＢＦ１，ＩＢＦ２：反転バッファ
ＶＯＵＴ：アナログ出力電圧
ＶＣＣ：電源電圧
４０：Ｎウェル領域
４１：Ｎ＋アクティブ領域
４２：ポリシリコン層ストライプ
４３ａ，４３ｂ：第１金属層
４４：コンタクト
４５：第２金属層
４６：バイア
２２０：抵抗体アレイ領域
２２００：シリコン基板
２２０２：拡散層
２２０４：第１絶縁体層
２２０６：第２絶縁体層
２２０８：第３絶縁体層
Ａ１〜Ａ５：区域
Ａ１Ｓ１〜Ａ１Ｓ６：Ａ１のサブ区域
Ａ２Ｓ１〜Ａ２Ｓ３：Ａ２のサブ区域
Ａ３Ｓ１〜Ａ３Ｓ３：Ａ３のサブ区域
Ａ４Ｓ１〜Ａ４Ｓ６：Ａ４のサブ区域
Ａ５Ｓ１〜Ａ５Ｓ３：Ａ５のサブ区域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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