(57)【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板上に所定の間隔を保って設けられた少なくとも二つのゲート電極と、上記ゲート電極相互間に対応する上記半導体基板の表面領域に設けられた一つのソース拡散層と、上記二つのゲート電極のそれぞれのゲート電極を間にして上記ソース拡散層と反対側に位置する上記半導体基板の表面領域に設けられた二つのドレイン拡散層を有する二つで一組のトランジスタが同じ向きに複数組格子状に配置され、上記一組の二つのトランジスタの並びに沿った行方向に直角な列方向の上記ゲート電極が相互に接続された複数のワード線を有するメモリセル群と、
上記メモリセル群の上に形成された層間絶縁膜と、
上記トランジスタのドレイン拡散層に対応する位置の上記層間絶縁膜に形成されたコンタクトホールと、
上記コンタクトホールを埋めてドレイン拡散層とコンタクトするように形成された第１の高融点金属膜と、
行方向に配列された上記トランジスタのドレイン拡散層とコンタクトする上記第１の高融点金属膜相互を接続するように上記層間絶縁膜上に行方向に延長して形成された金属膜からなるビット線と、
列方向に配列された上記各一組のトランジスタのソース拡散層が露出するように帯状に上記層間絶縁膜に形成されたスリット状の開口部と、
上記開口部を埋めて上記ソース拡散層とコンタクトし、かつ、一部の上面が上記ビット線の相互間の位置で上記層間絶縁膜から露出し、残りの部分の上面が上記層間絶縁膜の上面よりも下部に位置するように形成された第２の高融点金属膜と、
上記第２の高融点金属膜相互を接続するように上記層間絶縁膜上に行方向に延長して形成された金属膜からなるソース線と、
を備えたことを特徴とする半導体装置。
【請求項２】
上記各ゲート電極は、浮遊ゲート電極及び制御ゲート電極を有する２層ゲート電極であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記各ゲート電極の側壁に絶縁膜が設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上に、順に隣接して形成された一方のドレイン拡散層及び一方のゲート電極及び共通のソース拡散層及び他方のゲート電極及び他方のドレイン拡散層を有する二つで一組のトランジスタが同じ向きに複数組み格子状に配置され、上記格子状の上記一組の二つのトランジスタの並びに沿った行方向に直角な列方向の上記各ゲート電極が相互に接続された複数のワード線と、それぞれの行の上記各ドレイン拡散層に接続される上記行方向の複数のビット線とを有するメモリセル群を備えた半導体装置の製造方法において、
上記各ゲート電極、各ソース拡散層、及び上記各ドレイン拡散層を形成した後、全面に層間絶縁膜を形成する工程と、
エッチングによって、上記各ドレイン拡散層に対応する位置の上記層間絶縁膜に複数のコンタクトホールと、列方向に配列された上記各組のトランジスタのソース拡散層が露出するようにスリット状の開口部とを上記層間絶縁膜に形成する工程と、
全面に高融点金属膜を堆積して上記コンタクトホール及び上記開口部を埋込んだ後、全面の上記高融点金属膜をエッチングして上記層間絶縁膜を露出させ、上記各コンタクトホールを埋めて上記各ドレイン拡散層とコンタクトする第１の高融点金属膜を形成すると共に、上記開口部を埋めて列方向に配列された上記トランジスタのソース拡散層を相互に接続する第２の高融点金属膜を形成する工程と、
列方向に配列された任意の二組のトランジスタのソース拡散層相互間に位置する一部を残して上記第２の高融点金属膜を所定の厚みだけエッチングすることにより、上記一部の上面が上記層間絶縁膜から露出し、残りの部分の上面が上記層間絶縁膜の上面よりも下部に位置するようにさせる工程と、
全面に絶縁膜を形成した後、上記第１、第２の高融点金属膜の表面が露出するまで上記絶縁膜をエッチングする工程と、
全面に金属膜を形成し、上記金属膜をパターニングして、行方向に配列された上記トランジスタのドレイン拡散層とコンタクトする上記第１の高融点金属膜相互を接続するように行方向に延長されたビット線と、上記第２の高融点金属膜相互を接続するように行方向に延長されたソース線とを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に係り、特に不揮発性半導体メモリの改良に関する。
【０００２】
【従来の技術】
半導体メモリの大容量化、高速化の技術の要求は、近年益々強くなっている。それに伴い素子の微細化が求められている。この要求は、不揮発性半導体メモリデバイスである２層ゲートを用いるＥＰＲＯＭ、ＥＥＰＲＯＭといったデバイスについても同様である。大容量化にはメモリセルの微細化が必須である。これを実現するために、コンタクトホール及びソース拡散層の幅の微細化が行われてきた。当然コンタクトホールが小さくなるとコンタクト抵抗が上昇する。また、ソース拡散層を微細化することによって配線抵抗が上昇する。これらコンタクト抵抗及び配線抵抗の上昇は、メモリセルの高速動作（読み出し、書き込み、消去）を阻害する要因となる。特にソース拡散層の抵抗上昇は、セル電流を著しく減少させるので、高速な読み出しが実現困難となる。さらに、ソース拡散層の抵抗上昇は浮遊容量と供にソース電位を上昇させることになり、そのため書き込み動作が著しく悪化する。
【０００３】
上記の点を解決するために、従来では、コンタクトホール内にタングステン等の高融点金属もしくはシリサイド層を埋め込んでコンタクトホールの抵抗を低減すると供にソース拡散層上にも同様に高融点金属層もしくはそのシリサイド層を設ける（以下、ソース拡散層及びその上の金属層を含めた場合の抵抗をソース抵抗と記す）といった手法が用いられてきた。以下、この手法について説明する。
【０００４】
図５、図６は、上記のような高融点金属層を用いてコンタクト抵抗とソース抵抗の低減化を図るようにした従来の不揮発性半導体メモリの製造工程を示す図である。
【０００５】
図６（ａ）に示すように、Ｐ型半導体基板２００上に素子分離用のフィールド酸化膜２０１を形成する。その後、周辺トランジスタ２０２のゲート絶縁膜２０３、ゲート電極２０４と、メモリセルトランジスタ２０５のゲート絶縁膜２０６ａ、浮遊ゲート２０７ａ、ＯＮＯ膜（窒化膜／酸化膜／窒化膜）からなるゲート絶縁膜２０６、及び制御ゲート電極２０７を形成した後、イオン注入によって周辺トランジスタ２０２のソース領域、ドレイン領域となる拡散層２０８とメモリセルトランジスタ２０５のソース領域となる拡散層２０９、ドレイン領域となる拡散層２０９ａを形成する。その後、全面に絶縁膜を堆積し、この絶縁膜を異方性エッチング技術（例えば、ＲＩＥ）によりエッチングすることによって、周辺トランジスタ２０２及びメモリセルトランジスタ２０５のそれぞれのゲート側面にサイドウォール２１０を形成する。続いて、図６（ｂ）に示すように、タングステン膜２１１を全面に堆積し、２個のメモリセルトランジスタ２０５によって挟まれているソース拡散層２０９を覆うような形状のレジストパターン２１２を形成する。
【０００６】
続いて、図６（ｃ）に示すように、上記レジストパターン２１２を用いてタングステン膜２１１をＲＩＥによってエッチングし、メモリセルトランジスタ２０５のソース拡散層２０９の上にのみタングステン膜２１１を残す。その後、レジストパターン２１２を剥離し、全面に層間絶縁膜２１３を堆積する。
【０００７】
次に、図７（ａ）に示すように、層間絶縁膜２１３に周辺トランジスタ２０２のソース拡散層、ドレイン拡散層２０８に通じるコンタクトホール２１４、及びメモリセルトランジスタの各ドレイン拡散層２０９ａに通じるコンタクトホール２１５を開口し、続いて、全面にタングステン膜２１６を堆積する。
【０００８】
次に、図７（ｂ）に示すように、ＲＩＥによってタングステン膜２１６をエッチグして表面を平坦化すると供に、層間絶縁膜２１３を露出させる。そして、全面にアルミニウムを堆積し、パターニングしてビット線２１７、周辺トランジスタ２０２相互を接続する配線２１８を形成する。この後、図示していないが、周知のパッシベーション工程を経て不揮発性メモリが完成する。
【０００９】
上記の不揮発性半導体メモリでは、メモリセルトランジスタ２０５のドレイン拡散層２０９ａに通じるコンタクトホール２１５内がタングステン膜２１６で埋め込まれているので、ドレインコンタクト抵抗を十分に下げることができる。また、ソース拡散層２０９上にもタングステン膜２１１が形成されているので、ソース拡散層２０９の微細化が図られても十分な高速動作が期待できる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記のようなものでは、以下のような理由によって、さらなる微細化、高速化、高信頼性の要求に応じられないという問題がある。
すなわち、図６（ｂ）の工程の際に、タングステン膜２１１をメモリセルトランジスタ２０５のソース拡散層２０９上にのみ残し、他の領域ではエッチング除去する必要がある。この時、タングステン膜２１１とその下地の基板２００の選択比が十分に確保されないので、下地の基板２００の表面にオーバーエッチングによる掘れが生じる。すなわち、メモリセルトランジスタ２０５のドレイン拡散層２０９ａの表面にオーバーエッチングによる掘れが生じる。この結果、メモリセルトランジスタ２０５のドレイン抵抗が上昇して書き込み特性が悪化する。同様に、周辺トランジスタ２０２では、ドレイン抵抗に加えてソース抵抗も上昇するのでＧｍ劣化が多く、信頼性を低下させる要因となる。さらに、ゲート電極２０４、２０７の表面もオーバーエッチングによる掘れが生じ、ゲート抵抗が増大して高速動作が阻害される要因となる。
【００１１】
このような欠点を除去するためには、タングステン膜２１１のエッチング時に生じる下地の掘れを最小限に抑制することが必要である。さらに、エッチング時の選択性を最大限に保つための配慮も必要になるので、上記従来の手法では製造コストが増加してしまう。
【００１２】
また、十分に高いエッチングの選択性が実現できたとしても、以下のような問題点が残る。すなわち、全面に堆積されたタングステン膜２１１には、フィールド酸化膜２０１の部分及びメモリセルトランジスタ２０５、周辺トランジスタ２０２のゲート部分で大きな段差が生じており、これらの段差部分でエッチング残渣が生じやすい。このようなエッチング残渣が生じないようにするには、長時間のオーバーエッチング時間が必要となる。しかし、オーバーエッチングが長時間になると、信頼性を左右するメモリセルトランジスタ２０５のドレイン拡散層表面や周辺トランジスタ２０２のドレイン拡散層表面がタングステンエッチング用ガスに長時間晒されて、ダメージが加えられる。この結果、Ｇｍ劣化、ホットキャリア信頼性の低下、チャージアップによるゲート破壊といった不良発生の危険性がある。従って、コスト増を覚悟し、高選択比が得られるタングステンエッチング技術を用いて、オーバーエッチング時間を最小にするためにタングステン膜２１１の膜厚は最小限に保つことを余儀なくされているのが現状である。しかし、当然のことながら、タングステン膜２１１の膜厚を薄く保つことは抵抗増加を招くため、ソース配線抵抗を十分に低くするという要求を達成するには限界がある。
【００１３】
この発明は上記のような事情を考慮してなされたものであり、その目的は、高信頼性で微細化及び高速動作に適した半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
この発明の半導体装置は、半導体基板と、上記半導体基板上に所定の間隔を保って設けられた少なくとも二つのゲート電極と、上記ゲート電極相互間に対応する上記半導体基板の表面領域に設けられた一つのソース拡散層と、上記二つのゲート電極のそれぞれのゲート電極を間にして上記ソース拡散層と反対側に位置する上記半導体基板の表面領域に設けられた二つのドレイン拡散層を有する二つで一組のトランジスタが同じ向きに複数組格子状に配置され、上記一組の二つのトランジスタの並びに沿った行方向に直角な列方向の上記ゲート電極が相互に接続された複数のワード線を有するメモリセル群と、上記メモリセル群の上に形成された層間絶縁膜と、上記トランジスタのドレイン拡散層に対応する位置の上記層間絶縁膜に形成されたコンタクトホールと、上記コンタクトホールを埋めてドレイン拡散層とコンタクトするように形成された第１の高融点金属膜と、行方向に配列された上記トランジスタのドレイン拡散層とコンタクトする上記第１の高融点金属膜相互を接続するように上記層間絶縁膜上に行方向に延長して形成された金属膜からなるビット線と、列方向に配列された上記各一組のトランジスタのソース拡散層が露出するように帯状に上記層間絶縁膜に形成されたスリット状の開口部と、上記開口部を埋めて上記ソース拡散層とコンタクトし、かつ、一部の上面が上記ビット線の相互間の位置で上記層間絶縁膜から露出し、残りの部分の上面が上記層間絶縁膜の上面よりも下部に位置するように形成された第２の高融点金属膜と、上記第２の高融点金属膜相互を接続するように上記層間絶縁膜上に行方向に延長して形成された金属膜からなるソース線とを備えている。
【００１５】
この発明の半導体装置の製造方法は、半導体基板上に、順に隣接して形成された一方のドレイン拡散層及び一方のゲート電極及び共通のソース拡散層及び他方のゲート電極及び他方のドレイン拡散層を有する二つで一組のトランジスタが同じ向きに複数組み格子状に配置され、上記格子状の上記一組の二つのトランジスタの並びに沿った行方向に直角な列方向の上記各ゲート電極が相互に接続された複数のワード線と、それぞれの行の上記各ドレイン拡散層に接続される上記行方向の複数のビット線とを有するメモリセル群を備えた半導体装置の製造方法において、上記各ゲート電極、各ソース拡散層、及び上記各ドレイン拡散層を形成した後、全面に層間絶縁膜を形成する工程と、エッチングによって、上記各ドレイン拡散層に対応する位置の上記層間絶縁膜に複数のコンタクトホールと、列方向に配列された上記各組のトランジスタのソース拡散層が露出するようにスリット状の開口部とを上記層間絶縁膜に形成する工程と、全面に高融点金属膜を堆積して上記コンタクトホール及び上記開口部を埋込んだ後、全面の上記高融点金属膜をエッチングして上記層間絶縁膜を露出させ、上記各コンタクトホールを埋めて上記各ドレイン拡散層とコンタクトする第１の高融点金属膜を形成すると共に、上記開口部を埋めて列方向に配列された上記トランジスタのソース拡散層を相互に接続する第２の高融点金属膜を形成する工程と、列方向に配列された任意の二組のトランジスタのソース拡散層相互間に位置する一部を残して上記第２の高融点金属膜を所定の厚みだけエッチングすることにより、上記一部の上面が上記層間絶縁膜から露出し、残りの部分の上面が上記層間絶縁膜の上面よりも下部に位置するようにさせる工程と、全面に絶縁膜を形成した後、上記第１、第２の高融点金属膜の表面が露出するまで上記絶縁膜をエッチングする工程と、全面に金属膜を形成し、上記金属膜をパターニングして、行方向に配列された上記トランジスタのドレイン拡散層とコンタクトする上記第１の高融点金属膜相互を接続するように行方向に延長されたビット線と、上記第２の高融点金属膜相互を接続するように行方向に延長されたソース線とを形成する工程とを備えている。
【００４８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１ないし図４は、本発明に係る半導体装置を不揮発性半導体メモリに実施した場合の製造工程を示している。
【００４９】
図１（ａ）に示すように、Ｐ型半導体基板１００に素子分離用フィールド酸化膜１０１を形成する。その後、周辺トランジスタ１０２のゲート酸化膜１０３及びゲート電極１０４と、メモリセルトランジスタ１０５のゲート酸化膜１０６ａ、浮遊ゲート電極１０７ａ、ＯＮＯ（窒化膜／酸化膜／窒化膜）からなるゲート絶縁膜１０６、制御ゲート電極１０７を形成した後、イオン注入によって周辺トランジスタ１０２のソース及びドレイン拡散層１０８と、メモリセルトランジスタ１０５のソース拡散層１０９及びドレイン拡散層１０９ａを形成し、続いて全面に絶縁膜を堆積し、この絶縁膜を異方性エッチング技術（例えば、ＲＩＥ）によりエッチングすることによって、周辺トランジスタ１０２、及びメモリセルトランジスタ１０５それぞれのゲート側面にサイドウォール１１０を形成するまでの工程は従来と同様である。尚、図１では２個のメモリセルトランジスタ１０５しか示していないが、多数のメモリセルトランジスタ１０５が図中の左右方向及び奥行きに配列されており、図中左右方向に配列された複数のメモリセルトランジスタ１０５は隣接するトランジスタ毎にソース拡散層１０９またはドレイン拡散層１０９ａを共有している。そして、次に全面に層間絶縁膜１１１を堆積し、その後、ＣＭＰ等の技術を用いて絶縁膜１１１の表面を平坦化する。
【００５０】
続いて、図１（ｂ）に示すように、所定形状のレジストパターンをマスクに用いて上記層間絶縁膜１１１をエッチングして、周辺トランジスタ１０２のソース及びドレイン拡散層１０８に通じるコントクトホール１１２、及びメモリセルトランジスタ１０５の各ドレイン拡散層１０９ａに通じるコンタクトホール１１３を開口する。同時に、隣接した２個のメモリセルトランジスタ１０５によって挟まれているソース拡散層１０９上に図中の奥行き方向に延長されたスリット状の開口部（以下、スリットと称する）１１４を形成する。尚、このスリット１１４の幅、すなわち図中の左右方向の寸法は、図中の左右方向で隣接する２個のメモリセルトランジスタ１０５の制御ゲート電極１０７相互の間隔よりは短く、隣接する２個のメモリセルトランジスタ１０５のサイドウォール１１０下部の相互間の間隔よりは長くされる。そして、次にタングステン膜１１５をＣＶＤ法を用いて全面に堆積する。
【００５１】
次に、図２（ａ）に示すように、上記層間絶縁膜１１１が露出するまで上記タングステン膜１１５をエッチングして表面を平坦化し、続いて、上記スリット１１４の部分が露出するような形状のレジストパターン１１６を形成する。このとき、コンタクトホール１１２、１１３内に埋め込まれたタングクステン膜１１５の形状は、図示するように柱状となる。
【００５２】
続いて、上記レジストパターン１１６をマスクとして用いて上記タングステン膜１１５を所定の厚みだけエッチング除去する。図２（ｂ）は上記エッチング後にレジストパターン１１６を剥離した後のタングステン膜１１５の形状を示しており、先の図２（ａ）において、図中、トランジスタ１０５と奥行き方向で隣接しているメモリセルトランジスタとの間のタングステン膜１１５の一部の上部１１５ａが層間絶縁膜１１１から露出した状態となる。これにより、メモリセルトランジスタ１０５の各ソース拡散層部分では、他のコンタクトホールとは異なり、コンタクトホールの途中まで埋め込まれたタングステン膜１１５が形成される。
【００５３】
図２（ｂ）において、ゲート電極１０７間の最上部の幅とほぼ同じスリット１１４つまりタングステン膜１１５の断面の図２（ａ）中の左右方向の幅Ａは、断面の面積を広くして低抵抗にするという点で、そのタングステン膜１１５の断面の図２（ａ）中の上下方向の深さＢの１／２以上であることが望ましい。この際、断面の面積を広くするため深さＢを層間絶縁膜１１１の厚さに近い値に設定する場合、タングステン膜１１５の幅Ａがスリット深さつまり層間絶縁膜１１１の厚さの１／２に近い値になると供に、二つのゲート電極１０５の上部の距離は層間絶縁膜１１１の厚さの１／２程度になっている。尚、上記の範囲で、タングステン膜１１５のエッチバックの量を増してもよい。この場合、後述する配線層１１８ｂとタングステン膜１１５との容量が小さくなり高速動作に適している。
【００５４】
次に、図３（ａ）に示すように、ＣＶＤ法によって全面に絶縁膜１１７を堆積する。続いて、ＲＩＥによって絶縁膜１１７の全面をエッチングし表面を平坦化する。その際、コンタクトホール１１２、１１３に埋め込まれたタングステン層１１５の表面が露出するまでエッチングを行う。次に、図３（ｂ）に示すように、全面にアルミニウム膜１１８を堆積する。
【００５５】
続いて、上記アルミニウム膜１１８をパターニングして、メモリセルトランジスタ側及び周辺トランジスタ１０２側の配線を形成する。図４は上記アルミニウム膜１１８を用いて形成されたメモリセルトランジスタ側の配線を示しており、図中、配線層１１８ａは各メモリセルトランジスタのドレイン拡散層に接続されたビット線であり、配線層１１８ｂは各メモリセルトランジスタのソース拡散層に接続されたソース線である。ソース線１１８ｂは開口部１１４内の高融点金属１１５の一部の上部１１５ａと接続されている。この後、パッシベーション工程を経て、不揮発性半導体メモリが完成される。
【００５６】
図５は、上述の製造方法によって製造された不揮発性半導体メモリのメモリセル群１１９と周辺部分１２０の回路構成を説明する図である。上述の図４に示す部分は図５中の範囲１２１内の回路に対応している。また、図４の正面の断面は線１２２に沿った断面に対応している。尚、図４の部分とほぼ対応した図５の回路の部分には同じ番号を付している。
【００５７】
図５中の範囲１２１と同じ構成のトランジスタの回路が図５中の二つのトランジスタ１０５の並びに沿った縦方向及び横方向（以下、それぞれ行方向及び列方向と記す）に格子状に同じ向きに複数設けられている。
【００５８】
メモリセル群を構成する列方向の複数のトランジスタ１０５のソース拡散層がタングステン膜１１５によって接続されている。このタングステン膜１１５は、例えば６４個のトランジスタ１０５おきに、その一部１１５ａにおいて行方向に沿ったソース線１１８ｂと接続される。これらのソース線１１８ｂはトランジスタ１０５が形成される領域以外で接続されている。従って、図５に示すように、ソース線１１８ｂ及びタングステン膜１１５はそれぞれ接続されて格子状となる。この場合、従来は列方向の１６個のトランジスタおきに形成されていたソース線１１８ｂは、６４個のトランジスタ１０５おきとなり、ソース線１１８ｂの数が減少する。
【００５９】
尚、列方向の複数のトランジスタ１０５の各制御ゲート電極は相互に接続されてワード線１２３となっている。複数のワード線１２３はそれぞれロウデコーダ１２４に接続される。行方向に沿った複数のトランジスタ１０５のドレインの上の複数のコンタクトホール１１２はそれぞれのビット線１１８ａに接続される。ビット線１１８ａは周辺トランジスタ１０２を介してカラムデコーダ１２５に接続される。また、周辺トランジスタ１０２はセンスアンプＳ／Ａを介して電圧端子Ｖｒｅｆに接続される。
【００６０】
使用する際、例えば、読み出しの際、制御ゲートに接続されるワード線１２３には５Ｖまたは０Ｖの電圧、ソース線１１８ｂには０Ｖの電圧、ビット線１１８ａには周辺トランジスタ１０２及びセンスアンプＳ／Ａを介して１Ｖの電圧を印加する。書き込みの際、ワード線には１０Ｖまたは０Ｖの電圧、ソース線には０Ｖの電圧、ビット線には１０Ｖの電圧を印加する。消去の際、ワード線にはー５Ｖの電圧、ソース線には５Ｖの電圧を印加する。
【００６１】
本発明の実施の形態においては、メモリセルトランジスタ１０５に挟まれたソース拡散層１０９の上部を含む領域のスリット１１４及びコンタクトホール１１２、１１３にタングステンなどの高融点金属を埋め込む構造なので、コンタクト抵抗、ソース抵抗が容易に低減され、高速動作に適した構造となる。また、ソース線１１８ｂとスリット１１４内のタングステン膜１１５との接続領域以外、つまりソース線１１８ｂが形成される領域以外のスリット１１４のタングステン膜１１５の上部が層間絶縁膜１１１、１１７から露出していないので、ソース拡散層１０９とビット線１１８ａがショートすることがなく、かつ、ソース拡散層１０９とソース線１１８ｂとの接続が容易に形成される。また、従来、ビット線１１８ａ数十本おきに設けられていたソース線１１８ｂの数が低減され、素子の微細化に有効である。また、従来の同じ記録ビット数の不揮発性半導体メモリよりチップ面積が小さくなる。さらに、タングステン膜１１５のエッチングの際、厚い層間絶縁膜１１１がタングステン膜１１５の除去の必要な領域の保護膜となっているので、その領域の層間絶縁膜１１１の下地、特にドレイン拡散層１０９ａにダメージを与えることがない。従って、信頼性、歩留まりが向上する。また、ゲート電極１０４、１０７と配線層１１８ａ、１１８ｂとのショートが起こりにくく、歩留まりが向上する。加えて、スリット１１４及びその中のタングステン膜１１５は、コンタクトホール１１２、１１３及びその中のタングステン膜１１５と同時に形成されるので、そのための別な工程は不要である。また、上述の工程ではＳＡＳを行う必要がないので、マージンが小さいつまり製造条件の厳しいプロセスが低減され、上述の不揮発性半導体メモリの製造が容易になる。
【００６２】
尚、サイドウォール１１０は、タングステン膜１１５を埋め込む際、ストッパとしての働きをする。つまり、そのサイドウォール１１０はメモリセルトランジスタ１０５のゲートのエッジへのダメージを回避するものとして機能する。従って、スリット１１４とゲート電極１０４、１０７ａ、１０７との間の距離が０．１μｍ以上確保できれば、サイドウォール１１０の存在は上記のものに限らない。この場合、サイドウォール形成工程を省いてもよい。このことは、コスト低減に有効である。
【００６３】
また、ゲート電極１０７上に、ＳｉＮまたはＣＶＤ法によるＳｉＯ2 膜を設けてもよい。この膜は、マスク合わせズレによってスリット１１４がゲート電極１０７上方に形成されるような場合に有効である。つまり、ゲート電極１０７上のＳｉＮまたはＣＶＤ法によるＳｉＯ2 膜がエッチングストッパとして働く。また、ゲート電極１０７とソース線１１８ｂもしくはビット線１１８ａとのショートが防止される。従って、歩留まり改善と、さらなる微細化を行うことができる。
【００６４】
【発明の効果】
以上説明したように、この発明によれば、高信頼性で微細化及び高速動作に適した半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２】本発明の実施の形態に係る半導体装置の製造工程を示す図。
【図３】本発明の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施の形態に係る半導体装置の製造工程を示す斜視図。
【図５】本発明の実施の形態に係る半導体装置の回路構成を説明する図。
【図６】従来の半導体装置の製造工程の一例を示す断面図。
【図７】従来の半導体装置の製造工程の一例を示す断面図。
【符号の説明】
１００…シリコン基板、
１０１…素子分離用フィールド酸化膜、
１０５…メモリセルトランジスタ、
１０６、１０６ａ…メモリセルトランジスタの絶縁膜、
１０７、１０７ａ…メモリセルトランジスタのゲート電極、
１０９…ソース拡散層、
１０９ａ…ドレイン拡散層、
１１０…サイドウォール、
１１１…層間絶縁膜、
１１２、１１３…コンタクトホール、
１１４…スリット、
１１５…タングステン膜、
１１５ａ…タングステン膜とソース線との接続部
１１６…レジストパターン、
１１７…絶縁膜、
１１８…アルミニウム膜、
１１８ａ…ビット線、
１１８ｂ…ソース線、
１１９…メモリセル群、
１２３…ワード線。
【図１】
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【図２】
0003639028.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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