(57)【特許請求の範囲】
【請求項１】
単一電子効果に由来する電気特性を示す電子が流れる伝導経路と、前記伝導経路を流れる電子を捕獲し、又は捕獲した電子を前記伝導経路に放出する電子捕獲部位と、前記伝導経路と前記電子捕獲部位とを隔離するポテンシャル壁と、を形成する起伏を有し、所定のエネルギーに基づいて前記伝導経路と前記電子捕獲部位との間で生じる電子の擾乱を利用する半導体素子と、
前記電子の擾乱に起因する前記半導体素子からの出力に基づいて、乱数情報を発生する乱数情報を読み出す手段と、
を具備することを特徴とする乱数生成装置。
【請求項２】
前記ポテンシャル壁の高さは、２０ｍＶ乃至１００ｍＶであることを特徴とする請求項１記載の乱数生成装置。
【請求項３】
前記半導体薄膜の平均膜厚は０．５ｎｍ以上４ｎｍ以下であり、前記起伏の高低差の平均は０．５ｎｍ以上２．４ｎｍ以下であることを特徴とする請求項１記載の乱数生成装置。
【請求項４】
前記所定のエネルギーは、室温に基づく熱エネルギーであることを特徴とする請求項１記載の乱数生成装置。
【請求項５】
前記半導体素子への印加電圧を制御することにより、前記捕獲部位が電子を捕獲している平均捕獲時間又は電子が前記捕獲部位に捕獲されていない電子の平均放出時間を制御する電圧制御手段をさらに具備する請求項１記載の乱数生成装置。
【請求項６】
前記電圧制御手段は、前記平均捕獲時間と前記平均放出時間とが等しくなるように、前記素子へ印加する電圧を制御することを特徴とする請求項５記載の乱数生成装置。
【請求項７】
乱数情報発生手段は、前記捕獲部位が電子を捕獲している平均捕獲時間及び電子が前記捕獲部位に捕獲されていない電子の平均放出時間よりも長い時間間隔で、前記電子の擾乱に起因する前記半導体素子からの出力をサンプリングすることを特徴とする請求項１記載の乱数生成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば乱数鍵、個人認証等の一般的な乱数用途に使用される乱数生成装置に関する。
【０００２】
【従来の技術】
乱数とは、ある分布をもつ母集団から無作為に抽出される数列であり、例えば全ての数の出現確立が等しい一様乱数、分布関数の性質を利用した正規乱数、ポアソン乱数、指数乱数等がある。
【０００３】
一般に、乱数を生成する方法は、乱数表を用いる方法、物理的な雑音源を利用する方法、算術演算を利用する方法の３つに分類することができる。例えば物理的な雑音源を利用する方法は、物理乱数生成装置によって物理的な雑音（ホワイトノイズ）を増幅し、デジタル比較器（コンパレータ）にかけることで生成される。従来の物理乱数生成装置においては、物理的な雑音源として、主に抵抗素子の発する熱雑音が使用されている。
【０００４】
しかしながら、従来の物理乱数生成装置は、例えば次の様な問題を抱えている。
【０００５】
まず、抵抗素子の発する熱雑音の出力は、一般にRMS（Root-mean square）で0.1μV程度と極めて小さく、通常のデジタル出力（1V程度）との隔たりが非常に大きい。そのため、物理雑音生成装置においては、前述の微弱な抵抗素子の熱雑音の出力を107倍程度に増幅する増幅器が不可欠である。この増幅器はサイズが大きいため、装置自体が大型化するという問題がある。また、この増幅器は消費電力も大きく、経済的ではない。
【０００６】
また、増幅された熱雑音の出力はアナログの雑音出力である。このため、従来の物理乱数生成装置は、この出力をデジタル信号にするためのコンパレータを不可欠とする。そのため装置自体が大型化するという問題がある。
【０００７】
さらに、従来の物理乱数生成装置では、もともとの雑音信号が微弱であるために、他の回路からのノイズによる影響を受けやすく、Ｓ／Ｎ比が低下し、そのために最終的に出力される乱数の質が低下するという問題がある。
【０００８】
【発明が解決しようとする課題】
本発明は、上記事情を鑑みてなされたもので、コンパクトでＳ／Ｎ比の高く、結果として質の高い乱数を生成する乱数生成装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するため、次のような手段を講じている。
【００１０】
本発明の視点は、単一電子効果に由来する電気特性を示す電子が流れる伝導経路と、前記伝導経路を流れる電子を捕獲し、又は捕獲した電子を前記伝導経路に放出する電子捕獲部位と、前記伝導経路と前記電子捕獲部位とを隔離するポテンシャル壁とを、ポテンシャル壁が所定のエネルギーに基づいて前記伝導経路と前記電子捕獲部位とを隔離するように形成する起伏を有し、電子の擾乱に起因する前記半導体素子からの出力に基づいて、乱数情報を読み込む手段と、を具備することを特徴とする乱数生成装置である。
【００１１】
このような構成によれば、コンパクトでＳ／Ｎ比の高く、結果として質の高い乱数を生成する乱数生成装置を実現することができる。
【００１２】
【発明の実施の形態】
以下、本発明の第１実施形態〜第３実施形態を図面に従って説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１実施形態）
図１は、本実施形態に係る乱数生成装置１０の概略構成を示した図である。図１に示すように、本乱数生成装置１０は、表面起伏を有する極薄膜ＳＯＩトランジスタ１２、ゲート電圧を供給するゲート電圧供給回路１４、極薄膜ＳＯＩトランジスタ１２からの出力に基づいて乱数情報を読み込む乱数情報読み出し回路１６を有している。
【００１４】
図２は、極薄膜ＳＯＩトランジスタ１２の構成を説明するための図である。極薄膜ＳＯＩトランジスタ１２は、極薄膜シリコン層１２０と、絶縁層１３０と、図示していないゲートＧ、ドレインＤ、ソースＳの各電極とを有している。極薄膜シリコン層１２０の表面には、比較的周期の揃った数ｎｍ乃至数十ｎｍスケールの起伏（アンジュレーション）が形成されている。この起伏は、極薄膜シリコン層１２０にアルカリ薬液処理を施すことで形成することができる。本極薄膜ＳＯＩトランジスタ１２に所定のゲート電圧を印加した場合、この起伏に起因してパーコレーションチャネルと呼ばれる電子の流れが発生する。これは、以下のメカニズムによる。
【００１５】
すなわち、上記起伏によって、極薄膜シリコン層１２０には、例えば図２に示すような厚さのばらつきが存在する。層厚が薄いところでは、量子力学的な閉じこめ効果によってポテンシャルが上昇し、そのため極薄膜シリコン層１２０のより薄いところでは、電子が存在しがたくなり、シリコン層が比較的厚いところでは、電子が比較的存在しやすくなる。
【００１６】
図３は、図２のＣ−Ｃに沿った極薄膜シリコン層１２０断面のポテンシャルを模式的に示した図である。図４は、図２のＣ−Ｃに沿った極薄膜シリコン層１２０断面図である。図３、図４に示すように、層厚の大きいところでは深いポテンシャルの谷が形成され、電子が溜まりやすくなる。一方、層厚の小さいところではポテンシャルの山が形成され、電子は留まりにくくなる。
【００１７】
さらに極薄膜ＳＯＩトランジスタ１２のゲート電圧を上げていくと、ポテンシャルの低い部分（すなわち、層厚の大きい部分）から徐々に電子が満たされていく。そして、所定のゲート電圧において、電子がポテンシャルの谷間を縫うようにして流れるようになる。このポテンシャルの谷間を縫うようにして流れる電子のチャネルが、パーコレーションチャネル１２２である。
【００１８】
また、極薄膜ＳＯＩトランジスタ１２は、単一電子トランジスタとしての機能を有している。この単一電子トランジスタ機能は、パーコレーションチャネル１２２を利用した次のようなものである。すなわち、パーコレーションチャネル１２２中においても、ポテンシャルの凹凸は依然存在する。このため、チャネルは実質的にいくつかの微細な量子ドットが形成され、このいくつかの量子ドットとパーコレーションチャネル１２２とが、単一電子トランジスタ機能を果たす。
【００１９】
さらに、極薄膜ＳＯＩトランジスタ１２は、図２、図３に示すように、パーコレーションチャネル１２２の近傍に、電子を捕獲する電子捕獲部位１２４を有する。すなわち、図２において、パーコレーションチャネル１２２の近傍に存在するポテンシャルの極小点（電子捕獲部位１２４）では、電子は準安定に存在することができる。従って、このポテンシャルの極小点は、電子を捕獲する電子捕獲部位１２４として機能する。なお、当該電子捕獲部位１２４は、ゲート絶縁膜/半導体界面の界面準位であってもよい。また、ゲート絶縁膜中の電荷捕獲中心であってもよい。
【００２０】
所定のエネルギーが供給されると、パーコレーションチャネル１２２中の電子は電子捕獲部位１２４に移動し、また、電子捕獲部位１２４に存在する電子は、パーコレーションチャネル１２２中に移動する。このパーコレーションチャネル１２２と電子捕獲部位１２４との間の電子の移動（以下、「電子の擾乱」と称する。）を発生させるために供給すべきエネルギーは、パーコレーションチャネル１２２と電子捕獲部位１２４とを隔てるポテンシャル障壁の高さ（すなわち、図３に示すポテンシャル高低差Ｈ）に依存する。本極薄膜ＳＯＩトランジスタ１２は、ポテンシャル高低差Ｈが２０ｍＶ乃至１００ｍＶ程度となるような、極薄膜シリコン層１２０の起伏を有している。これにより、本極薄膜ＳＯＩトランジスタ１２は、室温（ここでは、４℃乃至８０℃。）の熱エネルギーによって、上記電子の捕獲/放出を全く予測不可能なタイミングで発生させることができる。なお、表面に起伏を有する極薄膜ＳＯＩトランジスタの電子の捕獲/放出については、例えば文献（K. Uchida et al., Journal of Applied Physics, Volume 90, Number 7, Page 3551）に詳しい。
【００２１】
このようにポテンシャル高低差Ｈを２０ｍＶ乃至１００ｍＶ程度とし、室温で電子の熱的な擾乱を発生させるため、またパーコレーションチャネル１２２を一本とし複数形成されることを防ぐため、及び製造プロセスの観点から、極薄膜シリコン層１２０の平均層厚Ｄ及び当該極薄膜シリコン層１２０の起伏の高低差Ｈを、次の範囲にすることが好ましい。
【００２２】
０．５ｎｍ＜Ｄ＜４ｎｍ
０．５ｎｍ＜Ｈ＜２．４ｎｍ
次に、本極薄膜ＳＯＩトランジスタ１２の動作について説明する。まず、極薄膜ＳＯＩトランジスタ１２のゲート電極にゲート電圧を印加する。ゲート電極には、フェルミ準位がポテンシャル障壁とのエネルギー差が２５ｍＶ乃至１００ｍＶとなるような電圧が印加されることが好ましい。また、当該ゲート電圧を適当に制御することで、後述するように一様乱数の発生条件を制御することができる。
【００２３】
ゲート電圧が印加されると、極薄膜シリコン層１２０においては、パーコレーションチャネル１２２と電子捕獲部位１２４との間で電子の擾乱が予測不可能なタイミングで発生する。乱数情報読み出し回路１６は、極薄膜ＳＯＩトランジスタ１２からの出力を読み出す。
【００２４】
なお、電子が電子捕獲部位１２４に存在する場合には、この電子のクーロン斥力によって、パーコレーションチャネル１２２を流れる電流は流れにくくなる。従って、ゲート電圧供給回路１４は、パーコレーションチェネル１２２を流れる電流を一定にするように、ゲート電圧を制御する。すなわち、ゲート電圧供給回路１４は、電子が電子捕獲部位１２４に存在する場合にはゲート電圧を高くし、存在しないと低くする。
【００２５】
図５は、この電子の擾乱に起因して極薄膜ＳＯＩトランジスタ１２から出力される電気信号の電圧を示した図である。この様に、本乱数生成装置１０においては、初めからデジタル信号となっている雑音信号を発生することができる。
【００２６】
以上述べた構成によれば、以下の効果を得ることが出来る。
【００２７】
従来の乱数生成装置は、熱雑音をＭＯＳトランジスタで増幅し、乱数を発生させる。この場合には、乱数源は熱雑音であり、０．１μＶ程度の信号しか得ることができない。これに対し、本乱数生成装置１０は、単一電子トランジスタ機能によって予測不可能な電子の擾乱による捕獲/放出現象を発生させ、この捕獲/放出を単一電子トランジスタによって高感度で検知する。このため、従来の雑音源より106〜107倍程度大きな、雑音信号を得ることが可能である。
【００２８】
また、本乱数生成装置１０における雑音源は、初めからデジタル信号となっている雑音信号を発生することができる。従って、コンパレータを必要とせず、装置のサイズをコンパクトにすることができる。また、このコンパクト化により装置の集積度を向上させることができ、コストを低減させることができる。
【００２９】
（第２実施形態）
一般的に、暗号鍵などの一般的な乱数用途に使用するためには、“０”と“１”の発生確率が等しいことが要求される。また、他の用途において、“０”よりも“１”を多く発生させたい場合、又はその逆を望む場合がある。本実施形態に係る乱数生成装置は、この“０” の発生確率と“１”の発生確率とを制御可能であり、各発生確率にて予測不可能なデジタル信号列を生成可能とする。
【００３０】
図６は、本実施形態に係る乱数生成装置１０の回路図である。図６に示すように、乱数生成装置１０は、図１の構成にさらにゲート電圧調整回路１４０をさらに具備する構成となっている。
【００３１】
また、図７は、極薄膜ＳＯＩトランジスタ１２へのゲート電圧値によって生じる、“０” の発生確率及び“１”の発生確率の変化を説明するための図であり、τｈは“１”の平均発生時間、τｌは“０”の平均発生時間を示している。このゲート電圧に応じた“０” の発生確率及び“１”の発生確率の変化は、例えば極薄膜ＳＯＩトランジスタ１２毎に、事前に収集される。
【００３２】
ゲート電圧調整回路１４０は、例えば図７において比τｈ／τｌ＝１となるゲート電圧（同図では、約９．６Ｖ）を極薄膜ＳＯＩトランジスタ１２に印加する。これにより、“０”と“１”の発生確率を等しくすることができる。また、“０”又は“１”の発生確率に所定の重み付けを望む場合には、ゲート電圧調整回路１４０によって当該重み付けに対応したゲート電圧を印加すれば、当該所定の重み付けに従った各発生確率にて予測不可能なデジタル信号列を生成することができる。
【００３３】
この様な構成によれば、ゲート電圧を調整することで、例えば暗号鍵などの乱数用途において、“０”と“１”との発生確率を等しくすることがでる。その結果、デジタル信号列の乱数としての質を著しく向上させることが可能となる。
【００３４】
（第３実施形態）
一般に、暗号鍵ようの乱数生成器では、“０”が連続する事象が発生する確率や、“１”が連続する事象が発生する確率が低いほうが好ましい場合がある（National Institute for Standards and Technology、FIPS PUB 140-2）。しかしながら、乱数生成装置においては、その特性によって“０”や“１”が連続して発生する確率が非常に高くなる場合がある。既述の各実施形態に係る乱数生成装置についても、電子捕獲部位の性質によっては、このようなことが起こりうる。
【００３５】
そこで、本実施形態では、“０”や“１”が連続する事象が発生する確率を低減させて乱数を発生することができる調整用回路を具備する乱数生成装置１１について説明する。
【００３６】
図８は、本実施形態に係る乱数生成装置１１の回路図である。図８に示すように、乱数生成装置１１は、図１の構成にさらに調整用回路、例えばＤ−フリップフロップ回路２０をさらに具備する構成となっている。また、このD―フリップフロップ回路は乱数読出し回路の役割も果たしている。
【００３７】
Ｄ−フリップフロップ回路２０は、クロック端子２２へのクロック信号に応答してＤ入力の論理値（すなわち、電子の擾乱に起因する論理値。図５参照。）を記憶し、Ｑよりデジタル乱数列を出力する。このとき、クロック端子２２には周波数ｆ＜１／τ（ただし、τは平均捕獲時間及び平均放出時間のうちのいずれか一方）のクロック信号が印加される。これにより、Ｄ−フリップフロップ回路２０が平均捕獲時間もしくは平均放出時間、あるいはその両方よりも長い時間でサンプリングすることが保証される。
【００３８】
本乱数生成装置１１によって連続して生成される乱数情報は、“０”や“１”が連続した同一の事象に存在しない。従って、“０”や“１”が連続する事象が発生する確率を低減させて乱数を発生することができる。このことは、デジタル乱数に対する基本的な要請であり、その結果、デジタル信号列の乱数としての質を著しく向上することができる。
【００３９】
以上、本発明を実施形態に基づき説明したが、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変形例及び修正例についても本発明の範囲に属するものと了解される。
【００４０】
また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００４１】
【発明の効果】
以上本発明によれば、コンパクトで、質の高い乱数乱数を生成する乱数生成装置を実現することができる。
【図面の簡単な説明】
【図１】図１は、本実施形態に係る乱数生成装置１０の概略構成を示した図である。
【図２】図２は、極薄膜ＳＯＩトランジスタ１２の構成を説明するための図である。
【図３】図３は、図２のＣ−Ｃに沿った極薄膜シリコン層１２０断面のポテンシャルを模式的に示した図である。
【図４】図４は、図２のＣ−Ｃに沿った極薄膜シリコン層１２０断面図である。
【図５】図５は、この電子の擾乱に起因して極薄膜ＳＯＩトランジスタ１２から出力される電気信号の電圧を示した図である。
【図６】図６は、本実施形態に係る乱数生成装置１０の回路図である。
【図７】図７は、極薄膜ＳＯＩトランジスタ１２へのゲート電圧値によって生じる、“０” の発生確率及び“１”の発生確率の変化を説明するための図である。
【図８】図８は、本実施形態に係る乱数生成装置１０の回路図である。
【符号の説明】
１０…乱数生成装置
１１・・・調整用回路を具備する乱数生成装置
１２…ＳＯＩトランジスタ
１４…ゲート電圧供給回路
１６…乱数情報読み出し回路
２０…フリップフロップ回路
２２…クロック端子
２４…デジタル乱数列
１２０…極薄膜シリコン層
１２２…パーコレーションチャネル
１２４…電子捕獲部位
１３０…絶縁層
１４０…ゲート電圧調整回路
【図１】
0003641255.tif 000002
【図２】
0003641255.tif 000003
【図３】
0003641255.tif 000004
【図４】
0003641255.tif 000005
【図５】
0003641255.tif 000006
【図６】
0003641255.tif 000007
【図７】
0003641255.tif 000008
【図８】
0003641255.tif 000009