(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主表面にケミカルドライエッチングにより初期溝を形成する工程と、
前記初期溝を酸化することにより前記初期溝の表面を酸化する工程と、
酸化膜を除去し、対向した２つの平面を有する側面、前記平面のうち一方の平面の接線と前記主表面の接線とが交差する点から前記平面のうち他方の平面の接線と前記主表面の接線とが交差する点までの距離で規定される所定の入口幅を有する入口、及び前記入口から前記側面を介して連続的に結ばれ、前記主表面から前記入口幅の１／２以下の深さを有する底面、からなる溝部を形成する工程と、
前記溝部における前記側面に第２導電型のベース層を形成する工程と、
前記ベース層内にチャネル領域を形成するべく、前記ベース層内における前記主表面側に、第１導電型のソース層を形成する工程と、
前記溝部の表面上にゲート絶縁膜を形成し、かかるゲート絶縁膜形成時に、前記側面の前記チャネル領域を含む領域に平面を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板にドレイン電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板の主表面にケミカルドライエッチングにより初期溝を形成する工程と、
前記初期溝を酸化することにより前記初期溝の表面を酸化する工程と、
酸化膜を除去し、対向した２つの平面を有する側面、前記平面のうち一方の平面の接線と前記主表面の接線とが交差する点から前記平面のうち他方の平面の接線と前記主表面の接線とが交差する点までの距離で規定される所定の入口幅を有する入口、及び前記入口から前記側面を介して連続的に結ばれ、前記主表面から前記入口幅の１／２以下の深さを有する底面、からなる溝部を形成する工程と、
前記溝部における前記側面に第２導電型のベース層を形成する工程と、
前記ベース層内にチャネル領域を形成するべく、前記ベース層内における前記主表面側に、第１導電型のソース層を形成する工程と、
前記溝部の表面上にゲート絶縁膜を形成し、かかるゲート絶縁膜形成時に、前記側面の前記チャネル領域を含む領域に凹凸の高低差が４ｎｍ以内の平面を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板にドレイン電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記溝部における前記底面は、前記主表面から０．５μｍ以上、５μｍ以下の深さを有することを特徴とする請求項１乃至請求項２のいずれかに記載の半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板の主表面にケミカルドライエッチングにより初期溝を形成する工程と、
前記初期溝を酸化することにより前記初期溝の表面を酸化する工程と、
酸化膜を除去し、所定の入口幅を有する入口、前記主表面から所定深さを有する底面、及び前記半導体基板の前記主表面に対して傾斜した平面を有し前記入口と前記底面とを連続的に結ぶ側面、からなる溝部を形成する工程と、
前記溝部における前記側面に第２導電型のベース層を形成する工程と、
前記ベース層内にチャネル領域を形成するべく、前記ベース層内における前記主表面側に、第１導電型のソース層を形成する工程と、
前記溝部の表面上にゲート絶縁膜を形成し、かかるゲート絶縁膜形成時に、前記側面の前記チャネル領域を含む領域に凹凸の高低差が４ｎｍ以内の平面を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板にドレイン電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記溝部の前記側面における前記平面は、前記主表面に対する角度が５５°±１５°の範囲であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
第１導電型の半導体基板の主表面にケミカルドライエッチングにより初期溝を形成する工程と、
前記初期溝を酸化することにより前記初期溝の表面を酸化する工程と、
酸化膜を除去し、所定の入口幅を有する入口、前記主表面から所定深さを有する底面、前記入口と連続的に結ばれた側面、及び前記側面と前記底面との間に形成された滑らかな曲面からなり前記側面と前記底面との間に働く応力を緩和する底部曲面、からなる溝部を形成する工程と、
前記溝部における前記側面に第２導電型のベース層を形成する工程と、
前記ベース層内にチャネル領域を形成するべく、前記ベース層内における前記主表面側に、第１導電型のソース層を形成する工程と、
前記溝部の表面上にゲート絶縁膜を形成し、かかるゲート絶縁膜形成時に、前記側面の前記チャネル領域を含む領域に凹凸の高低差が４ｎｍ以内の平面を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板にドレイン電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記溝部を形成する工程は、前記初期溝をＬＯＣＯＳ酸化し、その後、ＬＯＣＯＳ酸化膜を除去することを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記ベース層は、前記酸化膜と自己整合的に前記主表面側から前記第２導電型の不純物を拡散させて形成されたものであり、また前記ソース層は、前記酸化膜と自己整合的に前記主表面側から前記ベース層内に前記第１導電型の不純物を拡散させることで形成されるものであることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力用半導体素子として用いられる半導体装置、すなわち縦型MOSFET(Metal Oxide  Semiconductor Field Effect Transistor)およびＩＧＢＴ（Insulated Gate Bipolar Transistor ）に関し、その用途としては、例えば電力用半導体素子を組み込んだＭＯＳＩＣ等がある。
【０００２】
【従来の技術】
縦型パワーMOSFETは、周波数特性が優れ、スイッチング速度が速く、かつ低電力で駆動できる等多くの特長を有することから、近年多くの産業分野で使用されている。従来の縦型パワーMOSFETとして、例えば特開昭61-199666 号公報に開示や特開昭62-12167号公報や国際公開WO93/03502号公報に開示されているように、素子表面に溝を形成し、その溝の側面にチャネル部を形成した構造が知られている。
【０００３】
上記特開昭61-199666 号公報の縦型パワーMOSFETは、初期溝の形成に、物理的にイオンを衝突させるドライエッチングであるＲＩＥ(Reactive Ion Etching)を用いている。ＲＩＥにおいては電離したガスをある一定方向に加速させるため、非常に優れた異方性を有し、サイドエッチが起こりにくいという特徴がある。しかしながら、ＲＩＥにおいては、物理的に電離されたガスを半導体装置に衝突させるため、エッチングされた面に格子欠陥が必然的に発生し、移動度が下がり結果としてオン抵抗が増加してしまうという問題がある。
【０００４】
また、格子欠陥が発生しにくい縦型パワーMOSFETとして、例えば国際公開WO93/03502号や特開昭62-12167号に開示されたようにウエットエッチングを用いて初期溝を形成し、その初期溝をＬＯＣＯＳ酸化（選択酸化）させ、そのＬＯＣＯＳ酸化膜を除去することでＵ溝を形成する縦型パワーMOSFETがある。これらの形状は、トレンチ形状に対してバスタブ形状といわれる。しかしながら、上記WO93/03502号公報や特開昭62-12167号公報に開示された縦型パワーMOSFETは、ウエットエッチングを用いているため、液ムラによりウエハ面内で均一に安定した深さの溝を形成することができず、初期溝表面の形状が不均一となって、初期溝の表面に格子欠陥が残ってしまう。これにより、その後のＬＯＣＯＳ酸化によっても格子欠陥が残ってしまい、チャネル表面となる領域の移動度が下がってしまい、結果としてオン抵抗が上昇するという問題があった。
【０００５】
また、ゲート絶縁膜形成時においてＵ溝表面、特にＵ溝の側面と底面との境界部分に応力がかかり、これによりチャネル領域となるＵ溝表面に欠陥が生じてしまい、オン抵抗が上昇してしまうという問題がある。
【０００６】
【発明が解決しようとする課題】
そこで、本願出願人は先に上記初期溝を形成するに当たって、ガスの浸食のみで半導体基板を削るケミカルドライエッチングを採用し、初期溝の格子欠陥をなくすことで、その後のＬＯＣＯＳ酸化によっても格子欠陥をなくし、結果としてオン抵抗を飛躍的に減少させることができる半導体装置を、特願平６−６０６９３号として提案している。
【０００７】
そこで本発明の目的は、初期溝の形成にケミカルドライエッチングを採用する半導体装置において、更にＵ溝の側面と底面との境界部分に応力がかかることから生じるＵ溝表面の格子欠陥を防止でき、オン抵抗を低減できる半導体装置を得ることである。
【００２１】
【課題を解決するための手段】
上記構成の請求項１記載の発明によれば、半導体基板の表面の所定領域をケミカルドライエッチング法により除去するため、溝部は、欠陥が少ない平坦な平面を有する。そして、この溝部の平面をチャネル領域として使用するため、キャリアの表面散乱が抑制されてチャネル移動度を更に向上できるため、低いオン抵抗を得ることができる。
【００２２】
そして、溝部の深さを入口幅の１／２以下とするため、ゲート絶縁膜形成時に溝部の側面と底面との合流点において応力がかかりにくくなる。これにより応力による溝部の結晶欠陥の発生を防止でき、チャネル移動度を向上でき、オン抵抗を下げることができる。
上記構成の請求項２記載の発明によれば、半導体基板の表面の所定領域をケミカルドライエッチング法により除去するため、溝部は、欠陥が少なく、所定領域において凹凸の高低差が４ｎｍ以内の平坦な平面を有する。そして、この溝部の平面をチャネル領域として使用するため、キャリアの表面散乱が抑制されてチャネル移動度を更に向上できるため、低いオン抵抗を得ることができる。
【００２３】
そして、溝部の深さを入口幅の１／２以下とするため、ゲート絶縁膜形成時に溝部の側面と底面との合流点において応力がかかりにくくなる。これにより応力による溝部の結晶欠陥の発生を防止でき、チャネル移動度を向上でき、オン抵抗を下げることができる。
【００２４】
上記構成の請求項３記載の発明によれば、溝部における底面を主表面から０．５μｍ以上、５μｍ以下の深さとすることで、更に低いオン抵抗を得ることができる。
上記構成の請求項４記載の発明によれば、半導体基板の表面の所定領域をケミカルドライエッチング法により除去するため、溝部は、欠陥が少なく、所定領域において凹凸の高低差が４ｎｍ以内の平坦な平面を有する。そして、この溝部の平面をチャネル領域として使用するため、キャリアの表面散乱が抑制されてチャネル移動度を更に向上できるため、低いオン抵抗を得ることができる。
【００２５】
そして、側面が半導体基板の主表面に対して傾斜した平面を有し、入口と底面とを連続的に結んでいるため、側面と底面と角度も緩やかになる。よって、ゲート絶縁膜形成時に、溝部の側面と底面との合流点において応力がかかりにくくなる。これにより応力による溝部の結晶欠陥の発生を防止でき、チャネル移動度を向上でき、オン抵抗を下げることができる。
【００２６】
上記構成の請求項５記載の発明によれば、溝部における側面を主表面に対する角度が略５５°±１５°とすることで、チャネル領域の面方位を｛１１１｝、もしくは｛１１１｝面に近い面とすることができる。従って、更に低いオン抵抗を得ることができる。
上記構成の請求項６記載の発明によれば、半導体基板の表面の所定領域をケミカルドライエッチング法により除去するため、溝部は、欠陥が少なく、所定領域において凹凸の高低差が４ｎｍ以内の平坦な平面を有する。そして、この溝部の平面をチャネル領域として使用するため、キャリアの表面散乱が抑制されてチャネル移動度を更に向上できるため、低いオン抵抗を得ることができる。
【００２７】
そして、側面と底面との間に形成された滑らかな曲面からなり、側面と底面との間に働く応力を緩和する底部曲面を備えているため、ゲート絶縁膜形成時に、溝部の側面と底面との合流点において応力がかかりにくくなる。これにより応力による溝部の結晶欠陥の発生を防止でき、チャネル移動度を向上でき、オン抵抗を下げることができる。
【００２８】
上位構成の請求項７記載の発明によれば、初期溝をＬＯＣＯＳ酸化するため、所望の大きさの溝部を形成させることができる。
上記構成の請求項８記載の発明によれば、ベース層を酸化膜と自己整合的に主表面側から第２導電型の不純物を拡散させて形成し、またソース層を、酸化膜と自己整合的に主表面側からベース層内に第１導電型の不純物を拡散させることで形成する。このように自己整合的に二重拡散を行うため、位置合わせのための余分な寸法を用意する必要がないため、ユニットセルの寸法を小さくできる。この結果、オン抵抗を小さくすることができる。
【００２９】
【発明の実施の形態】
（第１の実施の形態）
以下、図面を参照して本発明の一実施の形態を説明する。
図１（ａ）は本発明の第１の実施の形態による四角形ユニットセルからなる縦型パワーMOSFETの平面図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ断面図である。図２〜図２２は同じく縦型パワーMOSFETの製造における各段階での説明図である。また、図４はｐ型ベース層の中央部形成のためにボロンイオン注入をしたウエハの断面図、図５はＬＯＣＯＳ酸化のために窒化シリコン膜をユニットセル寸法ａの間隔でパターニングしたウエハの断面図、図８はＬＯＣＯＳ酸化膜が形成されたウエハの断面図、図９はＬＯＣＯＳ酸化膜をマスクとしてｐ型ベース層形成のためにボロンイオン注入をしたウエハの断面図、図１０は熱拡散によりｐ型ベース層を形成したウエハの断面図、図１１はＬＯＣＯＳ酸化膜をマスクとしてｎ+ 型ソース層形成のためにリンイオン注入をしたウエハの断面図、図１２は熱拡散によりｎ+ 型ソース層を形成したウエハの断面図、図１８はＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート酸化膜を形成したウエハの断面図、図１９はゲート酸化膜の上にゲート電極が形成されたウエハの断面図、図２１はｐ+ 型ベースコンタクト層形成のためにボロンイオン注入をしたウエハの断面図、図２２は熱拡散によりｐ+ 型ベースコンタクト層を形成したウエハの断面図、そして、図１（ｂ）が層間絶縁膜，ソース電極およびドレイン電極を形成したウエハの完成断面図である。
【００３０】
この実施の形態の縦型パワーMOSFETは、その要部、即ちユニットセル部分を図１に示すような構造として、このユニットセル１５がピッチ幅（ユニットセル寸法）ａで平面上縦横に規則正しく多数配置された構造となっている。
図１において、ウエハ２１は不純物濃度が２×１０19ｃｍ-3程度で厚さ１００〜４００μｍのｎ+ 型シリコンからなる半導体基板１上に不純物密度が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキシャル層２が構成されたものであり、このウエハ２１の主表面にユニットセル１５が構成される。ウエハ２１の主表面に１６μｍ程度のユニットセル寸法ａでＵ溝５０を形成するために、厚さ１μｍ程度のＬＯＣＯＳ酸化膜を形成し、この酸化膜をマスクとしてボロン（Ｂ）とリン（Ｐ）とを自己整合的な二重拡散により接合深さが１μｍ程度のｐ型ベース層１６と、接合深さが０．５μｍ程度のｎ+ 型ソース層４とが形成されており、それによりＵ溝５０の側壁部５１に０．５μｍ程度のチャネル５が設定される。なお、ｐ型ベース層１６の接合深さはＵ溝５０底辺のエッジ部１２でブレークダウンによる破壊が生じない深さに設定されている。また、ｐ型ベース層１６の中央部の接合深さが周囲よりも深くなるように、あらかじめｐ型ベース層１６の中央部にボロンが拡散されており、ドレイン・ソース間に高電圧が印加されたときに、ｐ型ベース層１６の底面の中央部でブレークダウンが起こるように設定されている。即ち、Ｕ溝５０はｐ型ベース層１６よりも浅くなるように設定されている。また、二重拡散後にこの拡散マスク及びＵ溝５０形成用として使用したＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート酸化膜８が形成され、さらに、その上に厚さが４００ｎｍ程度のポリシリコンからなるゲート電極９、厚さが１μｍ程度のＢＰＳＧからなる層間絶縁膜１８が形成されている。さらに、ｐ型ベース層１６の中央部表面に接合深さが０．５μｍ程度のｐ+ 型ベースコンタクト層１７が形成され、層間絶縁膜１８の上に形成されたソース電極１９とｎ+ 型ソース層４およびｐ+ 型ベースコンタクト層１７がコンタクト穴を介してオーミック接触している。また、半導体基板１の裏面にオーミック接触するようにドレイン電極２０が形成されている。
【００３１】
次に本実施の形態の製造方法を述べる。
まず、図２，図３に示されるように、ｎ+ 型シリコンからなる面方位が（１００）である半導体基板１の主表面にｎ- 型のエピタキシャル層２を成長させたウエハ２１（半導体基板１とエピタキシャル層２とで半導体基板に相当）を用意する。この半導体基板１はその不純物濃度が２×１０19ｃｍ-3程度になっている。また、エピタキシャル層２はその厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ-3程度となっている。次に、図４に示される様に、このウエハ２１の主表面を熱酸化して厚さ５０ｎｍ程度のフィールド酸化膜６０を形成し、その後レジスト膜６１を堆積して公知のフォトリソ工程にてセル形成予定位置の中央部に開口するパターンにレジスト膜６１をパターニングする。そして、このレジスト膜６１をマスクとしてボロン（Ｂ+ ）をイオン注入する。
【００３２】
レジスト剥離後、熱拡散により図５に示すように接合深さが１μｍ程度のｐ型拡散層６２を形成する。このｐ型拡散層６２は最終的には後述するｐ型ベース層１６の一部となり、ドレイン・ソース間に高電圧が印加されたとき、ｐ型拡散層６２の底辺部分で安定にブレークダウンを起こさせることにより、耐サージ性を向上させる目的を果たす。
【００３３】
次に、図５に示すように、ウエハ２１の主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この窒化シリコン膜６３を図６に示すように＜０１１＞方向に垂直及び平行になるようにパターニングして、ピッチ幅（ユニットセル１５の寸法）ａで開口する格子状の開口パターンを形成する。なお、この開口パターンは上述のｐ型拡散層６２がそのピッチ間隔の中央部に位置するようにマスク合わせしている。
【００３４】
次に、窒化シリコン膜６３をマスクとしてフィールド酸化膜６０をエッチングし、ひきつづき図７に示すように、四フッ化炭素と酸素ガスを含む放電室７０２でプラズマを発生させて、化学的な活性種を作り、この活性種を反応室７０３へ輸送し、反応室７０３でｎ- 型エピタキシャル層２を等方的にケミカルドライエッチングして溝６４を形成する。
【００３５】
次に、図８に示すように、窒化シリコン膜６３をマスクとして溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local Oxidation of Silicon)法として良く知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によって喰われたｎ- 型エピタキシャル層２の表面にＵ溝５０が形成され、かつＵ溝５０の形状が確定する。
【００３６】
この時、Ｕ溝５０の側面のチャネル形成部の面方位が（１１１）面もしくは（１１１）面に近い面となるようにケミカルドライエッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。
このようにしてＬＯＣＯＳ酸化により形成されたＵ溝５０の内壁表面は平坦で欠陥が少なく、その表面は図２に示されるウエハ２１の初期の主表面と同程度に表面状態が良い。
【００３７】
次に、図９に示すように、ＬＯＣＯＳ酸化膜６５をマスクとして、薄いフィールド酸化膜６０を透過させてｐ型ベース層１６を形成するためのボロンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
次に、図１０に示すように、接合深さ１μｍ程度まで熱拡散する。この熱拡散により、図５に示す工程において前もって形成したｐ型拡散層６２と、図９に示す工程において注入されたボロンの拡散層が一体になり、一つのｐ型ベース層１６（ベース層に相当）を形成する。また、ｐ型ベース層１６の領域の両端面はＵ溝５０の側壁の位置で自己整合的に規定される。
【００３８】
次に、図１１に示すように、格子状のパターンでウエハ２１表面に形成されているＬＯＣＯＳ酸化膜６５により囲まれたｐ型ベース層１６表面中央部に残されたパターンでパターニングされたレジスト膜６６とＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィールド酸化膜６０を透過させてｎ+ 型ソース層４を形成するためのリン（又はひ素）をイオン注入する。この場合も図９に示す工程においてボロンをイオン注入した場合と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【００３９】
次に、図１２に示すように、接合深さ０．５μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時にチャネル５（チャネル領域に相当）も設定する。この熱拡散において、ｎ+ 型ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の側壁の位置で自己整合的に規定される。
以上、図９〜図１２の工程によりｐ型ベース層１６の接合深さとその形状が確定する。このｐ型ベース層１６の形状において重要なことは、ｐ型ベース層１６の側面の位置がＵ溝５０の側面により規定され、自己整合されて熱拡散するため、Ｕ溝５０に対してｐ型ベース層１６の形状は完全に左右対称になる。
【００４０】
次に、図１３に示すように、ＬＯＣＯＳ酸化膜６５を弗酸を含む水溶液７００中で、フッ化アンモニウムによりＰＨが５程度に調整された状態で、シリコンの表面を水素で終端させながら酸化膜を除去してＵ溝５０の内壁５１を露出させる。
この後、水溶液中から取りだし、清浄な空気中で乾燥させる。
【００４１】
次に、図１５に示すように、チャネルが形成される予定のｐ型ベース層１６のＵ溝の側面５に（１１１）面が形成されるまで酸化膜を形成する。この熱酸化工程により、チャネルが形成される予定面の原子オーダーでの平坦度が高くなる。この熱酸化工程は、図１４に示すように、酸素雰囲気に保たれ、約１０００℃に保持されている酸化炉６０１にウエハ２１を固定したウエハボート６０３を徐々に挿入することにより行う。このようにすると、酸化の初期は比較的低い温度で行われるため、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエハ外部に飛散することを抑えられる。この酸化膜をパッド酸化膜６００という。次に、図１６に示すように、このパッド酸化膜６００を除去する。この酸化膜６００の除去も選択酸化膜の除去と同様に弗酸を含む水溶液中で、フッ化アンモニウムによりＰＨが５程度に調整された状態で、露出されたシリコンの表面を水素で終端させながら行う。このような方法で形成されたＵ溝５０の内壁５１は、平坦度が高く、また欠陥も少ない良好なシリコン表面である。
【００４２】
つづいて図１８に示すように、Ｕ溝５０の側面及び底面に熱酸化により厚さ５０ｎｍ程度のゲート酸化膜８を形成する。この酸化工程は前述したのと同様に、酸素雰囲気に保たれ、約１０００℃に保持されている酸化炉６０１にウエハ２１を徐々に挿入する。このようにすると、酸化の初期は比較的低い温度で行われるため、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエハ外部に飛散することを抑えられる。ゲート酸化膜８の膜質や、厚さの均一性、チャネル５の界面の界面準位密度，キャリア移動度は従来のＤＭＯＳと同程度に良好である。
【００４３】
次に、図１９に示すように、ウエハ２１の主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積し、隣接した二つのＵ溝５０の上端の距離ｂよりも２βだけ短い距離Ｄだけ離間するようにパターニングしてゲート電極９を形成する。次にゲート電極９の端部においてゲート酸化膜８が厚くなるよう酸化する。この時図２０に示すようにゲート酸化膜が、ゲート端部で厚くなる部分の長さをｘとすると、β＞ｘとなるようにβを設定する。
以上、図９〜図１９に示す工程は本実施の形態において最も重要な製造工程の部分であり、ＬＯＣＯＳ酸化膜６５を自己整合的な二重拡散のマスクとして使用し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネル５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、ゲート酸化膜８，ゲート電極９を形成する。
【００４４】
次に、図２１に示すように、パターニングされたレジスト膜６８をマスクとして酸化膜６７を透過してｐ+ 型ベースコンタクト層１７を形成するためのボロンをイオン注入する。
次に、図２２に示すように、接合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を形成する。
【００４５】
そして、図１（ｂ）に示すように、ウエハ２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成し、その一部にコンタクト穴開けを行いｐ+ 型ベースコンタクト層１７とｎ+ 型ソース層４を露出させる。さらに、アルミニウム膜からなるソース電極１９を形成し、前記コンタクト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソース層４とにオーミック接触させる。さらに、アルミニウム膜保護用としてプラズマＣＶＤ法等により窒化シリコン等よりなるパッシベーション膜（図示略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ+ 型半導体基板１にオーミック接触をとる。
【００４６】
図２３は、図１に示された構造においてＵ溝５０の底面の深さＤを０〜１．２μｍの間で変化させた場合の、オン抵抗ＲSPとドレイン・ソース間のブレークダウン電圧ＢＶDSの変化を示した図である。ここで、Ｄ＝０の構造はプレーナ型ＤMOSFETに相当する。図よりＤ＝１．０μｍの場合、オン抵抗ＲSPは４７ｍΩ・ｍｍ2 となり、Ｄ＝０のプレーナ型に対して４１％オン抵抗は減少されていることがわかる。
【００４７】
また、ドレイン・ソース間のブレークダウン電圧ＢＶDSはＤ≦１．０μｍの時は５２Ｖ一定となっているが、Ｄ＞１．０μｍでは徐々にＢＶDSは低下しておりＤ＝１．２μｍにおいては５０Ｖになっていることがわかる。これにより、素子全体のブレークダウンを起こりにくくするため、ｐ型ベース層１６の接合深さよりもＵ溝５０の深さを浅くすることが好ましい。
【００４８】
上記のように構成された本実施の形態の半導体装置の製造方法によれば、選択酸化に先立ち低濃度の半導体層の表面の所定領域をケミカルドライエッチング法により除去する。ケミカルドライエッチング法はドライエッチング法の一種でありプロセスの制御性が高く、ウエハ面内で均一なエッチングがおこなえ、再現性も高い。またケミカルドライエッチング法はドライエッチングプロセスのなかでは比較的被エッチング面に与えるダメージが小さい。そして、このケミカルドライエッチングの後に溝６４表面を酸化する。また、溝６４表面をケミカルドライエッチング法を用いることにより、欠陥の少ない表面を有する溝６４が形成され、その表面を酸化させるため、酸化が開始される時から均一に酸化され、結果として得られるＵ溝５０の表面も欠陥の少ない表面を得ることができる。そして、このＵ溝５０の表面をチャネル領域として使用するため、低いオン抵抗を得ることができる。また、チャネル領域用の溝としてのＵ溝５０を形成するために、ケミカルドライエッチングと酸化という２段階の工程を踏んでいるため、所望の幅のＵ溝５０を得たい場合は、酸化させる幅を制御すれば良いので、溝形状も正確に制御することができる。
【００４９】
また、本実施の形態によれば、ケミカルドライエッチング工程は等方性であるので、溝６４に角がなくなり、このため酸化により形成されるＵ溝５０にも角がなくなる。このためゲート・ドレイン間耐圧及びゲート・ソース間耐圧が向上する。また溝部の結晶欠陥が少なくなることからも、ゲート電極とベース層との間の絶縁破壊を防止でき、ゲート電極とベース層との間の耐圧が向上できる。
【００５０】
また、溝６４のｎ- 型エピタキシャル層２表面付近の角度が９０度に近くなり、選択酸化後に形成されるＵ溝５０の側面の傾斜角を急角度にすることができセルサイズを縮小して低オン電圧を得ることもできる。
また、本実施の形態によれば、ケミカルドライエッチング工程において、半導体基板１もしくはｎ- 型エピタキシャル層２の上方に実質的に陰極降下のため、電離されたガスが、ｎ- 型エピタキシャル層２表面に欠陥を与えてしまうほどの速度で衝突することがない。このため、形成される溝６４の表面を欠陥の非常に少ない表面とすることができる。
【００５１】
図２４はＵ溝を有する構造（Ｕ溝の深さ０．９μｍ）において、ＬＯＣＯＳ酸化膜が内部応力であるストレスＳにどのように影響を及ぼしているかを調べた図である。図中白丸はＬＯＣＯＳ酸化膜のないもの、黒丸はＬＯＣＯＳ酸化膜を形成したもののストレスを調べたものである。ＬＯＣＯＳ酸化膜を形成した構造においては、応力差（引張応力と圧縮応力との差）が±１５０ＭＰａもあることがわかる。しかしながら、これらの内部応力は製造工程の途中でＬＯＣＯＳ酸化膜を除去することで緩和させることができる。
【００５２】
また、図２５はＬＯＣＯＳ酸化膜を除去してゲート酸化膜を形成した際の内部応力（ストレスＳ）を調べた図である。（ａ）はＵ溝の深さを０．９μｍ、Ｕ溝を形成する領域の距離、即ち入口幅ｂを２μｍとした場合であり、また（ｂ）は同じく入口幅ｂを４μｍとした場合であり、（ｃ）は入口幅ｂを５μｍとした場合である。なお入口幅ｂとは、図２６（ａ）に示すように側面５１の対向した２つの平面のうちの一方の平面の接線L1と主表面の接線L3とが交差する点から、他方の平面の接線L2と前記主表面の接線とが交差する点までの距離ｂのことをいう。ここで、図２６は説明の簡単化のためにゲート酸化膜の記載は省略してあるが、実際にはＵ溝の表面には図１８のようにゲート酸化膜が形成されている。そして、入口幅ｂ，深さＤ，側面の平面はそれぞれゲート酸化膜が形成された後の寸法を示すものである。図２５において、内部応力はＬＯＣＯＳ酸化膜形成時の１／４〜１／７に減少しており、入口幅ｂを大きくするに従って内部応力は緩和されていることがわかる。図２５（ａ），（ｂ），（ｃ）より、Ｕ溝の深さＤを０．９μｍとした場合、入口幅ｂを５μｍ、４μｍ、２μｍと縮小していった場合、内部応力差はそれぞれ４０ＭＰａ、５０ＭＰａ、７０ＭＰａと増加している。形成するゲート酸化膜の膜厚にもよるが、さらに入口幅ｂを縮小していった場合は、内部応力差は急激に増加していくことが予想される。内部応力差が７０ＭＰａを越えると側面５１１と底面との境界（図２６の５１２付近）で歪みが生じ、この部分で格子欠陥が生じる可能性があるため、それを防止するため、Ｕ溝の深さＤに対し、入口幅ｂは２倍以上とすることが好ましい。即ち、Ｕ溝を形成する場合、その深さＤは入口幅ｂの１／２以下とすることが好ましい。
【００５３】
以上のように本発明の各実施の形態においては、Ｕ溝の底面を入口幅ｂの１／２以下とするため、ゲート酸化膜の形成時にＵ溝の側面と底面との合流点において応力がかかりにくくなった。従って応力による結晶欠陥の発生を防止でき、チャネル移動度を向上できるため、低オン抵抗を得ることができる。
また、本実施の形態においては、図２６（ｂ）に示すように側面５１がウエハの主表面に対してθだけ傾斜した平面５１１を有し、入口と底面とを連続的に結んでいるため、側面と底面と角度も緩やかになる。よって、ゲート絶縁膜形成時に、Ｕ溝５０の側面と底面との合流点において応力がかかりにくくなる。これにより応力によるＵ溝５０の結晶欠陥の発生を防止でき、チャネル移動度を向上でき、オン抵抗を下げることができる。ここで、θは０度よりも大きく９０度よりも小さいものである。
【００５４】
そして、側面と底面との間に形成された滑らかな曲面からなって、側面と底面との間に働く応力を緩和する底部曲面５１２を備えているため、ゲート絶縁膜形成時に、Ｕ溝５０の側面と底面との合流点において応力がかかりにくくなる。これにより応力によるＵ溝５０の結晶欠陥の発生を防止でき、チャネル移動度を向上でき、オン抵抗を下げることができる。なお、Ｕ溝５０の入口部分に入口曲面５１３を備えていることが好ましい。
【００５５】
本実施の形態では図２、図３に示されているようにウエハ２１として（１００）面のシリコンを用いた。図２７は入口部分の幅（入口幅ｂに相当）を４μｍ、深さＤを０．９μｍのＵ溝を形成するべく、１μｍのＬＯＣＯＳ酸化膜を形成した段階（図８に相当）の断面図である。この図においてＵ溝５０の側面はウエハ表面に対して５５°の傾斜角が付いている。ここで傾斜角とは、側面に平坦な面がある場合はその面の角度をいい、側面に平坦な面がなく変曲点を有する滑らかな曲面で構成されている場合は、その曲面の変曲点での接線の傾きを言うものとする。本発明においては、この傾斜角が５５°±１５°の間であることにより、チャネルの移動度をさらに向上させることができ、これによりオン抵抗を下げることができる。
【００５６】
この５５°の角度を持つＵ溝５０の側面の面方位を、電子線による格子像観察で調べた。この結果、この面はシリコン（１１１）面であることが分かった。更に、側面はＳｉＯ2 ／Ｓｉ界面におけて平坦な平面を有しており、平面の表面粗度、即ち局部的（所定領域）に見た凹凸の高低差ｄは、ＴＥＭ観察により４ｎｍ以内（±２ｎｍ以内）であることが分かった（図２８）。ここで（１１１）面はフォノン散乱が小さく非常に移動度の高い面であるため、オン抵抗は非常に小さくなる。また、表面粗度が４ｎｍ以内と小さいため、キャリアの表面散乱も少なくなり移動度が低下することがない。これによってもオン抵抗は小さくなる。なお、本実施例でいう所定領域は、数十ｎｍ平方の範囲をいうものとし、図２８では３０〜４０ｎｍ平方で観察した場合を示している。
【００５７】
このように、ケミカルドライエッチングにより、チャネル領域となる領域において凹凸の高低差ｄが４ｎｍ以内の平面を備えたため、チャネル領域での平坦度が良くなり、チャネル移動度を向上でき、低オン抵抗を得ることができる。
さらに半導体基板の面方位を｛１００｝面としたため、低オン抵抗を得ることができた。そして、半導体基板、ベース層及びソース層をシリコンで構成し、更にＵ溝の側面におけるチャネル領域の面方位を｛１１１｝面もしくは｛１１１｝面に近い面とした。シリコンにおける｛１１１｝面は移動度が高いため、さらに低オン抵抗を得ることができた。
【００５８】
また、ベース層を酸化膜と自己整合的に主表面側から第２導電型の不純物を拡散させて形成し、またソース層を、酸化膜と自己整合的に主表面側からベース層内に第１導電型の不純物を拡散させることで形成した。このように自己整合的に二重拡散を行うため、位置合わせのための余分な寸法を用意する必要がないため、ユニットセルの寸法を小さくでき、低面積化が可能となった。この結果、オン抵抗を小さくすることができた。
【００５９】
また、Ｕ溝５０の側面が平面を有しているため、側面形成されるチャネル領域の移動度を向上できる。また、側面は底面と底部曲面により滑らかに結ばれているため、Ｕ溝５０の側面と底面との合流点において応力がかかりにくくなる。これにより応力によるＵ溝５０の結晶欠陥の発生を防止でき、更にチャネル移動度を向上でき、オン抵抗を下げることができる。
【００６０】
さらに、Ｕ溝５０の側面の平面のうちの一方の平面の接線と主表面の接線とが交差する点から、他方の平面の接線と主表面の接線とが交差する点までの距離である入口幅ｂが、底面の深さＤの２倍以上であるため、製造時にＵ溝５０の側面と底面との合流点において応力がかかりにくくなる。これにより応力によるＵ溝５０の結晶欠陥の発生を防止でき、チャネル移動度を向上でき、オン抵抗を下げることができる。
（第２の実施の形態）
以下に本発明の第２の実施の形態を示す。
【００６１】
図２９は、第２の実施の形態の半導体装置の断面図である。第１の実施の形態と異なるのは、ユニットセルが１６μｍ×１６μｍの正方形ということである。またＵ溝の深さＤは０．９μｍ、入口幅ｂは４μｍ、チャネル領域となる側面の面方位は（１１１）面である。図３０は図２９に示したユニットセルを集積させたチップ（半導体装置）の平面図である。この図でチップ寸法は２．５ｍｍ×２．５ｍｍ、集積度は13,135セル、有効セル面積ＳA は３．３６ｍｍ2 である。
【００６２】
図３１は図３０に示した半導体装置の電流−電圧特性を示す図である。ゲート・ソース間電圧（ＶGS）＝１６Ｖの時、１１５ｍＶと５．１７Ａという動作点を用い、（ＶDS／ＩD ）×ＳA の式に代入することにより、オン抵抗ｒSPは７５ｍΩ・ｍｍ2 と計算された。そしてＶGS＝１０Ｖにおいては、適当な動作点を用いることにより、オン抵抗ｒSPは８５ｍΩ・ｍｍ2 と計算された。また、しきい値電圧はドレイン電流が１ｍＡにおいて１．２Ｖであった。図３２はドレインのブレークダウン特性を調べた図であり、図よりドレイン・ソース間のブレークダウン電圧は５０Ｖと測定された。
【００６３】
図３３は図２９に示した１６μｍ×１６μｍ角のユニットセルの、ＶGS＝１６Ｖ，ＶDS＝０．６Ｖの条件における電界分布を示した図である。図においてチャネル長は０．５μｍ、各等電位線の間隔は０．０５Ｖである。計算の結果、ドレイン電流ＩD ＝４．５×１０-5Ａ／μｍ、ブレークダウン電圧ＢＶDS＝５２Ｖと見積もられた。この内、ブレークダウン電圧ＢＶDS＝５２Ｖは実測値の５０Ｖと非常に近い値である。そして、ドレイン電流ＩD ＝４．５×１０-5Ａ／μｍから、オン抵抗ｒSPは６６ｍΩ・ｍｍ2 と計算され、その配分はｒch＝２３ｍΩ・ｍｍ2 、ｒacc ＝１３ｍΩ・ｍｍ2 、ｒdrift ＝３０ｍΩ・ｍｍ2 となる。
【００６４】
図３４は、ゲート電圧ＶGSを変化させた場合の、ドレイン電流の実測値ＩD 、チャネルにおける電圧降下Ｖch、チャネル移動度の実効値μeff の変化をそれぞれ示したものである。ドレイン電流ＩD のグラフより、しきい値電圧ＶTH＝２．３Ｖと読むことができる。
ここで、チャネルにおける電圧降下Ｖchは図３５に示すように定義され、数式１のように計算される。
【００６５】
【数１】
Ｖch＝ＶDS−ＩD ・（ｒacc ＋ｒdrift ＋ｒsub ）
ここで、ｒsub は基板における抵抗であり、本実施の形態の場合、ｒsub ＝１０ｍΩ・ｍｍ2 とした。
そしてチャネル移動度μeff は数式２のように計算される。
【００６６】
【数２】
μeff ＝（Ｌ／Ｗ）・（ｔox／εox）・ＩD ／｛Ｖch・（ＶGS−ＶTH）｝
ここでＬ，Ｗはそれぞれチャネル長及びチャネル幅であり、ｔox，εoxはそれぞれ酸化膜の厚さ及び誘電率である。
図３５に示すように、３００ｃｍ2 ／Ｖ・ｓを越えるチャネル移動度が得られたことがわかる。
【００６７】
以上説明した第２の実施の形態においても、第１の実施の形態と同様、Ｕ溝５０の側面と底面との境界部分に応力がかかることから生じるＵ溝表面の格子欠陥を防止でき、オン抵抗を低減できる。
ここで、特開平61-199666 号公報に示されたような、初期溝の形成に、物理的なイオンを衝突させるドライエッチングであるＲＩＥを用いた縦型パワーＭＯＳＦＥＴや、特開昭62-12167号公報や国際公開WO93/03502号公報に示されたような、初期溝の形成に、ウエットエッチングを用いた縦型パワーＭＯＳＦＥＴにおいては、最終的にできあがるＵ溝の表面にかなり凹凸が残っているため、オン抵抗は増加してしまうが、ゲート酸化膜形成時にその凹凸が内部応力を吸収して、Ｕ溝の側面と底面との境界部分に印加される内部応力を緩和する。しかしながら、特願平6-60693 号として提案したような、ケミカルドライエッチングで初期溝を形成してＬＯＣＯＳ酸化し、その後ＬＯＣＯＳ酸化膜を除去することでＵ溝を形成するものにおいては、Ｕ溝の表面に凹凸が少ないためオン抵抗は減少できるが、ゲート酸化膜形成時には内部応力が吸収されにくく、Ｕ溝の側面と底面との境界部分に内部応力が印加されてしまう。本願出願は、このようなトレードオフの関係を同時に満足するために成されたものである。
【００６８】
なお、上記第１及び第２の実施の形態においては上記した効果の他にも以下のようなメリットがある。
即ち、酸化工程の後に酸化膜を除去してチャネル領域を露出させる工程を、水溶液中でｎ- 型エピタキシャル層２の表面のダングリングボンドを水素で終端させながら行う。反応活性の高いダングリングボンドが汚染物質と反応する前に水素と反応して安定状態となり、汚染物質とｎ- 型エピタキシャル層２との反応を防ぐことができる。その後酸素中に暴露するとさらに安定な酸化膜が形成されＵ溝５０表面を保護するため、その後のチャネル領域の汚染を避けることができるため、高いチャネル移動度が得られ、低オン電圧を得ることができる。
【００６９】
また、酸化膜を除去する間は酸化膜の表面に光を照射しないようにすることにより、酸化膜を通してチャネル領域となる半導体層に光が照射されないようにすることが好ましい。これにより、チャネル領域付近のｎ+ 型ソース層４とｐ型ベース層１６との電位がほぼ等しくなり、局所的にエッチングが進行するのが防止できて、均一なエッチングを行うことができる。この結果、平坦なチャネル領域が得られ、更に高い移動度を得ることができる。
【００７０】
そして、選択酸化膜を除去して得られたＵ溝５０の側面の面方位を｛１１１｝面としている。側面のシリコン原子は水素１個で終端されるようになり、原子的に平坦な側面が得られため、高いチャネル移動度を得ることができる。
また、酸化膜を除去する工程をＰＨを４以下の水溶液中で行うため、Ｕ溝５０の側面のシリコン原子は水素原子１個で終端される率がさらに高まり、原子的に平坦な｛１１１｝面が得られ、高いチャネル移動度を得ることができる。
【００７１】
なお、上記第１の実施の形態及び第２の実施の形態においては、具体的な数値を用いて本発明を説明したが、本発明は上記数値に限られたものではない。第１の実施の形態においては１６μｍ角のユニットセルを製造するために上記値を示したが、例えば、１２μｍ角のユニットセルにおいては、ＬＯＣＯＳ酸化膜の厚さを０．７μｍ程度、ｐ型ベース層１６の接合深さＤを０．９μｍ程度、ｎ+ 型ソース層４の接合深さＤを０．４μｍ程度に設定するというようにユニットセル寸法に従って各膜厚、各接合深さＤを適宜変更すれば良い。
【００７２】
また、半導体基板、ベース層及びソース層をシリコンで構成し、更にＵ溝の側面におけるチャネル領域の面方位を｛１１０｝面もしくは｛１００｝面とすれば、シリコンにおける｛１１０｝面、｛１００｝面は移動度が比較的高いため、さらに低オン抵抗を得ることができる。
また、Ｕ溝における底面を主表面から０．５μｍ以上、５μｍ以下の深さＤとすることが好ましく、この範囲では更に低オン抵抗を得ることができるが、本発明においてはこの値に限定されるものではない。同様にＵ溝における入口幅ｂを０．５μｍ以上とすること、またＵ溝における側面を主表面に対して略５５°とすることが好ましく、この範囲、数値で更に低いオン抵抗が望めるが、本発明においてはこの値に限定されるものではない。また初期溝をＬＯＣＯＳ酸化するため、所望の大きさのＵ溝５０を形成させることができる。しかしながら、初期溝形成は、ＬＯＣＯＳ酸化以外の他の酸化でも良い。
【００７３】
また製造方法においては、図１３で示される、弗酸を含む水溶液中でのＬＯＣＯＳ酸化膜の除去後、本実施の形態では自然酸化によりシリコン表面を自然酸化膜で保護したが、この工程を高温、例えば９００℃で行ってもよい。そして、ｎ型ソース層，ｐ型ソース層の形成をＬＯＣＯＳ酸化膜の除去後に、レジストマスクを用いて行っても良い。また、選択酸化膜を除去して得られた溝の側面の面方位が低指数面の｛１１０｝面や｛１００｝面となるように、基板の面方位，パターニング形状を選択しても良い。
【００７４】
なお、上記実施の形態は本発明を縦型パワーMOSFETに適用した場合についてのみ説明したが、それに限定されるものではなく、このような縦型パワーMOSFETを組み込んだパワーＭＯＳＩＣに適用しても良い。またさらに、本実施の形態においては半導体基板としてｎ+ 型半導体基板を持ちいた縦型パワーMOSFETについて説明したが、ｐ+ 型半導体基板を用いた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート構造にも適用することができる。また、本実施の形態ではｎチャネル型についてのみ説明したが、ｎ型とｐ型の半導体の型を入れ換えたｐチャネル型についても同様の効果が得られることは言うまでもない。
【００７５】
また、ケミカルドライエッチング工程を、CCl4,Cl2,SF6,CFCl3,CF2Cl2,CF3Cl,CHF3,C2ClF5,F2,NF3,BCl3 の内の何れか一つもしくは複数を含むガス系で行っても良い。これにより効率良くエッチングすることができる。さらに、本実施の形態においては、半導体基板に電圧を印加しないで行ったが、ケミカルドライエッチング工程は、電離されたガス雰囲気中において、半導体層の上方での陰極降下の絶対値が１０Ｖ未満の状態で行なっても良い。これにより電離されたガスが、半導体層表面に欠陥を与えてしまうほどの速度で衝突することがなくなる。そして、形成される溝６４の表面を欠陥の非常に少ない表面とすることができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施の形態による縦型パワーMOSFETの一部を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図２】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図３】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図４】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図５】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図６】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図７】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図８】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図９】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図１０】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図１１】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図１２】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図１３】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図１４】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図１５】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図１６】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図１７】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図１８】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図１９】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図２０】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図２１】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図２２】図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図２３】第１の実施の形態における縦型パワーMOSFETのＵ溝の深さに対するオン抵抗及びブレークダウン電圧の変化を示す図である。
【図２４】第１の実施の形態における縦型パワーMOSFETの内部応力を示す図である。
【図２５】（ａ）〜（ｃ）は、第１の実施の形態における縦型パワーMOSFETの内部応力を示す図である。
【図２６】（ａ）、（ｂ）は図１に示した縦型パワーMOSFETの製造工程を示す図である。
【図２７】第１の実施の形態における縦型パワーMOSFETの断面図である。
【図２８】図２７に示した縦型パワーMOSFETのＴＥＭ観察図である。
【図２９】第２の実施の形態における縦型パワーMOSFETの断面図である。
【図３０】第２の実施の形態における縦型パワーMOSFETの平面図である。
【図３１】図３０に示した縦型パワーMOSFETの電流−電圧特性を示す図である。
【図３２】図３０に示した縦型パワーMOSFETの電流−電圧特性を示す図である。
【図３３】第２の実施の形態における縦型パワーMOSFETの電界分布を示す図である。
【図３４】第２の実施の形態における縦型パワーMOSFETのゲート電圧に対するドレイン電流、チャネルでの電圧降下及びチャネル移動度の変化を示す図である。
【図３５】縦型パワーMOSFETのオン抵抗の配分を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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