(57)【特許請求の範囲】
【請求項１】
被試験デバイスの電源端子に所定の電源電圧を印加する電源電圧印加手段と、
被試験デバイスに任意の基板電圧を印加する基板電圧印加手段と、
前記電源電圧印加手段によって被試験デバイスの電源端子に所定の電源電圧を印加すると共に前記基板電圧印加手段によって被試験デバイスに任意の基板電圧を印加した状態で、被試験デバイスにラッチアップ測定用の電圧または電流を印加するラッチアップ測定手段と
を備えたことを特徴とするラッチアップ測定装置。
【請求項２】
被試験デバイスの電源端子に所定の電源電圧を印加した状態で、被試験デバイスにラッチアップ測定用の電圧または電流を印加して被試験デバイスのラッチアップ耐量を測定するラッチアップ測定方法において、
被試験デバイスに任意の基板電圧を印加してラッチアップ耐量を測定し、ラッチアップ耐量の基板電圧依存性を測定することを特徴とするラッチアップ測定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ（相補型金属酸化膜半導体）デバイスのラッチアップを測定するためのラッチアップ測定装置および測定方法に関する。
【０００２】
【従来の技術】
従来より、ＣＭＯＳデバイス特有の問題としてラッチアップ現象が知られている。ここで、日立半導体デバイス信頼性ハンドブック（平成６年２月；第５版）の第７２〜７５頁に記載されているラッチアップ現象についてまとめると、以下のようになる。ＣＭＯＳデバイスはその構造上、寄生のｎｐｎ、ｐｎｐバイポーラトランジスタが入出力回路部にでき、これが寄生サイリスタを形成する。ＣＭＯＳデバイスに電源バイアスを加えた状態で、この寄生サイリスタをターンオンさせるのに十分な外来サージ等のノイズがＣＭＯＳデバイスに入った場合、電源ラインに過電流が流れ続け、場合によっては素子破壊になることをラッチアップ現象という。
【０００３】
ここで、図５ないし図８を参照して、ラッチアップ現象の生じるメカニズムを説明する。図５はＣＭＯＳインバータの構成を示す回路図、図６はその断面構成の概略を示す説明図である。図５に示したように、ＣＭＯＳインバータは、入力端子１０１と、出力端子１０２と、外部電源電圧ＶCC用の電源端子１０３と、接地電源電圧ＶSS用のグランド端子１０４と、ＰチャネルＭＯＳトランジスタ１０５と、ＮチャネルＭＯＳトランジスタ１０６とを備えている。入力端子１０１はトランジスタ１０５，１０６の各ゲートに接続され、出力端子１０２はトランジスタ１０５，１０６の各ドレインに接続され、電源端子１０３はトランジスタ１０５のソースに接続され、グランド端子１０４はトランジスタ１０６のソースに接続されている。
【０００４】
図６に示したように、図５に示したＣＭＯＳインバータの断面構成では、Ｎ形基板１１１の中にトランジスタ１０５のソース，ドレインとなるＰ+ 層１０５Ｓ，１０５Ｄが形成され、これらＰ+ 層１０５Ｓ，１０５Ｄ間におけるＮ形基板１１１上にゲート酸化膜を介して、トランジスタ１０５のゲート１０５Ｇが形成されている。また、Ｎ形基板１１１の中にＰ形ウェル１１２が形成され、このＰ形ウェル１１２の中にトランジスタ１０６のソース，ドレインとなるＮ+ 層１０６Ｓ，１０６Ｄが形成され、これらＮ+ 層１０６Ｓ，１０６Ｄ間におけるＰ形ウェル１１２上にゲート酸化膜を介して、トランジスタ１０６のゲート１０６Ｇが形成されている。電源端子１０３は、Ｐ+ 層１０５Ｓに接続されていると共に、Ｎ+ 層１０５Ｂを介してＮ形基板１１１に接続されている。グランド端子１０４は、Ｎ+ 層１０６Ｓに接続されていると共に、Ｐ+ 層１０６Ｂを介してＰ形ウェル１１２に接続されている。
【０００５】
ＣＭＯＳデバイスは、２つの特性の異なるＭＯＳトランジスタから成るインバータを基本素子としているので、各所にバイポーラトランジスタが寄生する。図６には、この寄生トランジスタとして、ｐｎｐトランジスタＴＲ１，ＴＲ３と、ｎｐｎトランジスタＴＲ２，ＴＲ４を示している。トランジスタＴＲ１のエミッタはＰ+ 層１０５Ｓに接続され、コレクタはトランジスタＴＲ２のベース抵抗ＲP を介してＰ+ 層１０６Ｂに接続され、ベースはベース抵抗ＲN を介してＮ+ 層１０５Ｂに接続されている。トランジスタＴＲ３のエミッタはＰ+ 層１０５Ｄに接続され、コレクタはベース抵抗ＲP を介してＰ+ 層１０６Ｂに接続され、ベースはベース抵抗ＲN を介してＮ+ 層１０５Ｂに接続されている。トランジスタＴＲ２のエミッタはＮ+ 層１０６Ｓに接続され、コレクタはベース抵抗ＲN を介してＮ+ 層１０５Ｂに接続され、ベースはベース抵抗ＲP を介してＰ+ 層１０６Ｂに接続されている。トランジスタＴＲ４のエミッタはＮ+ 層１０６Ｄに接続され、コレクタはベース抵抗ＲN を介してＮ+ 層１０５Ｂに接続され、ベースはベース抵抗ＲP を介してＰ+ 層１０６Ｂに接続されている。
【０００６】
図７は、出力端子１０２に十分大きな正の直流電流またはパルスノイズからなる外来雑音が入った場合における図６に示した寄生トランジスタからなる寄生サイリスタの等価回路を示したものである。この等価回路では、トランジスタＴＲ３のエミッタは出力端子１０２に接続され、ベースは抵抗ＲN を介して電源端子１０３に接続され、コレクタは抵抗ＲP を介してグランド端子１０４に接続されている。トランジスタＴＲ１のエミッタは電源端子１０３に接続され、ベースは抵抗ＲN を介して電源端子１０３に接続され、コレクタは抵抗ＲP を介してグランド端子１０４に接続されている。トランジスタＴＲ２のコレクタはトランジスタＴＲ１のベースに接続され、ベースはトランジスタＴＲ３のコレクタに接続され、エミッタはグランド端子１０４に接続されている。
【０００７】
この等価回路では、出力端子１０２に十分大きな正の直流電流またはパルスノイズからなる外来雑音が入ると、トランジスタＴＲ３のベースとエミッタ間が順バイアスされ、トランジスタＴＲ３がオン状態になり、電流Ｉg がトランジスタＴＲ２のベース抵抗ＲP を通ってグランド端子１０４に流れる。すると、ベース抵抗ＲP の電圧降下により、トランジスタＴＲ２のベース電位が上昇し、トランジスタＴＲ２がオン状態になる。すると、電源端子１０３からトランジスタＴＲ１のベース抵抗ＲN を通じて電流がグランド端子１０４に流れる。すると、ベース抵抗ＲN の電圧降下により、トランジスタＴＲ１のベース電位が上昇し、トランジスタＴＲ１がオン状態になる。すると、電源端子１０３からオン状態になったトランジスタＴＲ１とベース抵抗ＲP とを通って電流がグランド端子１０４に流れる。この電流によりトランジスタＴＲ２のベースが再びバイアスされる。以上のようにしてラッチアップ現象が生じると、トランジスタＴＲ１とトランジスタＴＲ２とからなる閉ループ回路に正帰還がかかり、外来雑音によるトリガ電流がなくなっても、電源端子１０３とグランド端子１０４との間に定常的に電流が流れるようになる。
【０００８】
図８は、出力端子１０２に十分大きな負の直流電流またはパルスノイズからなる外来雑音が入った場合における図６に示した寄生トランジスタからなる寄生サイリスタの等価回路を示したものである。この等価回路では、トランジスタＴＲ４のエミッタは出力端子１０２に接続され、ベースは抵抗ＲP を介してグランド端子１０４に接続され、コレクタは抵抗ＲN を介して電源端子１０３に接続されている。トランジスタＴＲ１およびトランジスタＴＲ２の接続関係は図７と同様である。
【０００９】
この等価回路では、出力端子１０２に十分大きな負の直流電流またはパルスノイズからなる外来雑音が入ると、トランジスタＴＲ４がトリガを伝達する働きをし、図７の場合と同様にトランジスタＴＲ１とトランジスタＴＲ２とからなる閉ループ回路に正帰還がかかり、外来雑音によるトリガ電流がなくなっても、電源端子１０３とグランド端子１０４との間に定常的に電流が流れるようになる。
【００１０】
次に、上述のラッチアップ現象を測定する方法および装置について説明する。ラッチアップ現象を測定する方法には、色々あるが、ここでは、ＣＶ印加法と電流注入法について説明する。ＣＶ印加法は、被試験デバイスの電源端子に所定の電源電圧を印加した状態で、被試験デバイスの入力端子または出力端子に、コンデンサに充電した電圧を印加して、電源電流をモニタしてラッチアップ発生の有無を判定する方法であり、電流注入法は、被試験デバイスの電源端子に所定の電源電圧を印加した状態で、被試験デバイスの入力端子または出力端子に定電流パルスを印加して、電源電流をモニタしてラッチアップ発生の有無を判定する方法である。
【００１１】
図９はＣＶ印加法によるラッチアップ測定装置の構成を示したものである。このラッチアップ測定装置は、それぞれ、被試験デバイス１２１の出力端子１２２と接地電源電圧ＶSS用のグランド端子１２３に対して並列に設けられた、印加電圧を充電するコンデンサ１３１と、コンデンサ１３１を充電するコンデンサ充電用電源１３２と、充電電圧測定用の電圧計１３３とを備えている。測定装置は、更に、コンデンサ１３１の放電用スイッチとして、可動接点がコンデンサ１３１の一端に接続され、一方の固定接点がコンデンサ充電用電源１３２の一端に接続され、他方の固定接点が被試験デバイス１２１の出力端子１２２に接続されるリレー１３４を備えている。ラッチアップ測定装置は、更に、被試験デバイス１２１の外部電源電圧ＶCC用の電源端子１２４と接地電源電圧ＶSS用のグランド端子１２３との間に被試験デバイス１２１の電源電圧を印加するためのデバイス用電源１３５と、このデバイス用電源１３５に直列に接続され、デバイス用電源１３５によって被試験デバイス１２１に流れる電源電流を測定する電流計１３６とを備えている。
【００１２】
図９に示したラッチアップ測定装置では、デバイス用電源１３５によって被試験デバイス１２１の電源端子１２４とグランド端子１２３の間に所定の電源電圧を印加しておき、コンデンサ１３１に充電した電圧を被試験デバイス１２１の出力端子１２２とグランド端子１２３との間に印加して、電流計１３６によって電源電流をモニタしてラッチアップ現象が生じたか否かを判定するようになっている。ラッチアップ現象が生じる際の被試験デバイス１２１の出力端子１２２とグランド端子１２３との間の印加電圧をラッチアップ耐量（単位はＶ）という。
【００１３】
図１０は電流注入法によるラッチアップ測定装置の構成を示したものである。このラッチアップ測定装置は、被試験デバイス１２１の出力端子１２２と接地電源電圧ＶSS用のグランド端子１２３とに接続され、定電流パルスを発生する定電流パルス発生器１４１と、被試験デバイス１２１の外部電源電圧ＶCC用の電源端子１２４と接地電源電圧ＶSS用のグランド端子１２３との間に被試験デバイス１２１の電源電圧を印加するためのデバイス用電源１４２と、このデバイス用電源１４２に直列に接続され、デバイス用電源１４２によって被試験デバイス１２１に流れる電源電流を測定する電流計１４３とを備えている。
【００１４】
図１０に示したラッチアップ測定装置では、デバイス用電源１４２によって被試験デバイス１２１の電源端子１２４とグランド端子１２３の間に所定の電源電圧を印加しておき、定電流パルス発生器１４１によって発生される定電流パルスを被試験デバイス１２１の出力端子１２２とグランド端子１２３との間に印加して、電流計１３６によって電源電流をモニタしてラッチアップ現象が生じたか否かを判定するようになっている。ラッチアップ現象が生じる際の被試験デバイス１２１の出力端子１２２とグランド端子１２３との間の印加電流をラッチアップ耐量（単位はｍＡ）という。
【００１５】
半導体デバイスが製品としての当初の設計仕様を満足するか否かを判定する特性認定試験では、ラッチアップ耐量が基準値以上であるか否かを調べる。ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の場合、半導体デバイスの動作電圧は通常４．５〜５．５Ｖの範囲で、ラッチアップ耐量は、ＣＶ印加法の場合は２００Ｖ前後、電流注入法の場合は２００ｍＡ前後を目安としている。具体的な例を挙げると、デバイス用電源１３５，１４２による外部電源電圧ＶCCを半導体デバイスの動作電圧相当として５Ｖ印加し、コンデンサ充電用電源１３２による印加電圧を２００Ｖ前後または定電流パルスの電流を２００ｍＡ前後として被試験デバイス１２１に印加してラッチアップが生じるか否かを判定して、特性認定試験を行う。ラッチアップが生じなければ、被試験デバイス１２１が製品としての当初の設計仕様を満足すると判定し、ラッチアップが生じれば、被試験デバイス１２１が製品としての当初の設計仕様を満足しないものと判定する。
【００１６】
【発明が解決しようとする課題】
半導体デバイスは、通常時、ラッチアップに対する耐性を上げるために逆バイアスされており、この場合、基板電圧は負の電位である。特開平５−１３５３１号公報に示された半導体集積回路装置では、逆バイアスされた基板電圧が負から正の方向に変動していくとラッチアップ危険状態となるので、高抵抗およびインバータで構成された検出回路の出力は、ハイレベルからローレベルになると降圧回路を遮断して、内部回路に内部電源電位を供給しなくなる。そして、内部電源電位の供給が停止されることで、ラッチアップ危険状態を抜け出すことができる。具体的に説明すると、デバイス用電源１３５，１４２による外部電源電圧ＶCCを半導体デバイスの動作電圧相当としてＶCC＝５Ｖ印加すると、基板電圧は逆バイアス方向に印加されており、−１／２ＶCC＝−２．５Ｖが印加されている状態となっている。特開平５−１３５３１号公報に示された半導体集積回路装置では、逆バイアスされた基板電圧が負から正の方向に変動していくとラッチアップ危険状態となり、これは、基板電圧が何らかの原因で基準値−２．５Ｖから例えば−１．０Ｖ、さらに０Ｖ、＋１．０Ｖと高くなるとラッチアップが生じやすい状態となるということである。従って、基板電圧として−２．５Ｖが印加されている状態で、コンデンサ充電用電源１３２による印加電圧を２００Ｖ前後または定電流パルスの電流を２００ｍＡ前後として被試験デバイス１２１に印加してラッチアップが生じなくても、何らかの原因で基板電圧が例えば−１．０Ｖ、さらに０Ｖ、＋１．０Ｖと高くなると、コンデンサ充電用電源１３２による印加電圧が２００Ｖ未満または定電流パルスの電流が２００ｍＡ未満でも簡単にラッチアップが生じてしまう。
【００１７】
半導体デバイスの特性認定試験は、通常、動作電圧が４．５〜５．５Ｖの範囲で行っているが、半導体デバイスを用いた製品を製造するユーザーから、電源投入時の半導体デバイス動作電圧の変動、半導体デバイスを用いた製品設計上の広範囲な動作電圧、特に基板電圧が高いときにラッチアップが生じやすいか生じにくいかを保証することが要求されている。しかしながら、従来、基板電圧が高い状態において、特性を認定する装置および方法に関して開示するものはなかった。従って、基板電圧がどの程度高くなったときにラッチアップを生じるかを測定する手段もなかった。
【００１８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、基板電圧が高くなったときのラッチアップ測定を可能とすると共に、ラッチアップ耐量の基板電圧依存性を測定できるようにしたラッチアップ測定装置および測定方法を提供することにある。
【００１９】
【課題を解決するための手段】
請求項１記載のラッチアップ測定装置は、被試験デバイスの電源端子に所定の電源電圧を印加する電源電圧印加手段と、被試験デバイスに任意の基板電圧を印加する基板電圧印加手段と、電源電圧印加手段によって被試験デバイスの電源端子に所定の電源電圧を印加すると共に基板電圧印加手段によって被試験デバイスに任意の基板電圧を印加した状態で、被試験デバイスにラッチアップ測定用の電圧または電流を印加するラッチアップ測定手段とを備えたものである。
【００２０】
請求項２記載のラッチアップ測定方法は、被試験デバイスの電源端子に所定の電源電圧を印加した状態で、被試験デバイスにラッチアップ測定用の電圧または電流を印加してラッチアップ耐量を測定するラッチアップ測定方法において、被試験デバイスに任意の基板電圧を印加してラッチアップ耐量を測定し、ラッチアップ耐量の基板電圧依存性を測定するものである。
【００２１】
請求項１記載のラッチアップ測定装置では、電源電圧印加手段によって被試験デバイスの電源端子に所定の電源電圧を印加すると共に基板電圧印加手段によって被試験デバイスに任意の基板電圧を印加した状態で、ラッチアップ測定手段によって、被試験デバイスにラッチアップ測定用の電圧または電流が印加され、被試験デバイスのラッチアップ測定が行われる。
【００２２】
請求項２記載のラッチアップ測定方法では、被試験デバイスに任意の基板電圧を印加して被試験デバイスのラッチアップ耐量を測定することによって、ラッチアップ耐量の基板電圧依存性が測定される。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して具体的に説明する。
【００２４】
図１は本発明の第１の実施の形態に係るラッチアップ測定装置の構成を示すブロック図である。本実施の形態に係るラッチアップ測定装置はＣＶ印加法を用いるものである。このラッチアップ測定装置は、それぞれ、被試験デバイス１の出力端子２と接地電源電圧ＶSS用のグランド端子３に対して並列に設けられた、印加電圧を充電するコンデンサ１１と、コンデンサ１１を充電するコンデンサ充電用電源１２と、充電電圧測定用の電圧計１３とを備えている。ラッチアップ測定装置は、更に、コンデンサ１１の放電用スイッチとして、可動接点がコンデンサ１１の一端に接続され、一方の固定接点がコンデンサ充電用電源１２の一端に接続され、他方の固定接点が被試験デバイス１の出力端子２に接続されるリレー１４を備えている。ラッチアップ測定装置は、更に、被試験デバイス１の外部電源電圧ＶCC用の電源端子４と接地電源電圧ＶSS用のグランド端子３との間に、被試験デバイス１の電源電圧を印加するためのデバイス用電源１５と、このデバイス用電源１５に直列に接続され、デバイス用電源１５によって被試験デバイス１に流れる電源電流を測定する電流計１６とを備えている。
【００２５】
本実施の形態に係るラッチアップ測定装置は、更に、被試験デバイス１の基板電圧端子５に接続され、被試験デバイス１に任意の基板電圧ＶBBを印加する基板電圧印加用電源１７を備えている。本実施の形態に係るラッチアップ測定装置で用いている被試験デバイス１の基板電圧端子５は、汎用の半導体デバイスの完成品にはないが、半導体デバイスの空き端子または特定の端子に半導体チップの基板電圧端子パッドから配線を行うか、または半導体デバイスのパッケージ裏面に穴を開け、リードフレームのダイパッド部に導線を接続して設けることができる。
【００２６】
本実施の形態に係るラッチアップ測定装置を用いた本実施の形態に係るラッチアップ測定方法では、まず、リレー１４の可動接点をコンデンサ充電用電源１２側の固定接点に接続して、コンデンサ充電用電源１２によってコンデンサ１１を充電し、デバイス用電源１５によって被試験デバイス１の電源端子４とグランド端子３の間に所定の電源電圧を印加すると共に、基板電圧印加用電源１７によって、基板電圧端子５を介して、被試験デバイス１に任意の基板電圧ＶBBを印加した状態で、リレー１４の可動接点を被試験デバイス１側の固定接点に接続して、コンデンサ１１に充電されたラッチアップ測定用の電圧を被試験デバイス１の出力端子２とグランド端子３との間に印加し、電流計１６によって電源電流をモニタしてラッチアップ現象が生じたか否かを判定して、ラッチアップ耐量（Ｖ）を測定する。
【００２７】
デバイス用電源１５による外部電源電圧ＶCCは、半導体デバイスの動作電圧に相当する基準値、例えば５Ｖに設定される。被試験デバイス１の出力端子２と接地電源電圧ＶSS用のグランド端子３との間には、コンデンサ１１から、例えば０〜３００Ｖまでの電圧を印加することができる。被試験デバイス１の基板電圧端子５には、例えば−５．０〜＋２．０Ｖ程度の基板電圧ＶBBを可変して印加することができる。本実施の形態に係るラッチアップ測定方法では、基板電圧ＶBBを変えてラッチアップ耐量（Ｖ）を測定し、基板電圧ＶBBとラッチアップ耐量（Ｖ）との関係、すなわちラッチアップ耐量の基板電圧依存性を測定する。
【００２８】
図２は、上述のように基板電圧ＶBB（Ｖ）とラッチアップ耐量（Ｖ）との関係を測定した結果の一例を示す特性図である。この例では、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣの３つの半導体デバイスについて、それぞれ、基板電圧ＶBBを−４．０Ｖから＋１．０Ｖまで変化させて、それぞれの基板電圧ＶBB毎に、ラッチアップが生じる状態となるラッチアップ耐量（Ｖ）を求めている。基板電圧ＶBBが−４．０Ｖのときには、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣのラッチアップ耐量は、いずれも２５０〜２６０Ｖの範囲内にあり、ラッチアップ耐量の差はほとんどない。基板電圧ＶBBを正方向に変化させて、例えば−２．５Ｖのときには、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣのラッチアップ耐量は、それぞれ２６０Ｖ，２５０Ｖ，２２０Ｖ前後の値となり、各々のラッチアップ耐量の差が若干生じる。しかしながら、基板電圧ＶBBとして−２．５Ｖが印加されている状態で、コンデンサ充電用電源１２およびコンデンサ１１によって出力端子２とグランド端子３の間に２００Ｖ前後のラッチアップ測定用の電圧を印加しても、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣは、いずれもラッチアップが生じないので、有意差は生じない。
【００２９】
次に、基板電圧ＶBBを更に正方向に変化させて−１．５Ｖにする。この状態では、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣのラッチアップ耐量は、それぞれ２５０Ｖ，２３０Ｖ，１９０Ｖ前後の値まで下がる。この場合、コンデンサ充電用電源１２およびコンデンサ１１によって出力端子２とグランド端子３の間に２００Ｖ前後のラッチアップ測定用の電圧を印加すると、半導体デバイスＡ，半導体デバイスＢではラッチアップが生じないが、半導体デバイスＣではラッチアップが生じてしまう。
【００３０】
本実施の形態に係るラッチアップ測定装置では、基板電圧ＶBBを変えることができるので、基板電圧ＶBBを正方向に変化させてラッチアップ耐量を測定することができる。更に、基板電圧ＶBBが正方向に近い状態で、基準のラッチアップ耐量を満足できるか否かの特性認定試験が可能となる。図２に示した例では、基板電圧ＶBBが−２．５Ｖのときは、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣは、いずれもラッチアップが生じないので全て合格判定となるが、基板電圧ＶBBが−１．５Ｖのときは、半導体デバイスＡ，半導体デバイスＢは合格判定となるが、半導体デバイスＣは不合格判定となる。半導体デバイスを複数用いた製品では、１つの半導体デバイスが異常（ラッチアップが生じる）になれば、製品として欠陥製品となる。従って、広範囲な動作電圧で使用する製品に用いる場合には、デバイスＣは不合格判定として、半導体デバイスＡおよび半導体デバイスＢで製品を構成した方が、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣが混在したものより信頼性が飛躍的に向上することは明白である。
【００３１】
基板電圧ＶBBを更に正方向に変化させて−０．５Ｖにすると、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣのラッチアップ耐量は、それぞれ２３０Ｖ，１８０Ｖ，１３０Ｖ前後の値まで下がる。この場合、コンデンサ充電用電源１２およびコンデンサ１１によって出力端子２とグランド端子３の間に２００Ｖ前後のラッチアップ測定用の電圧を印加すると、半導体デバイスＡはラッチアップが生じないが、半導体デバイスＢ，半導体デバイスＣはラッチアップが生じてしまう。従って、基板電圧ＶBBが−０．５Ｖのときは、半導体デバイスＡは合格判定となるが、半導体デバイスＢ，半導体デバイスＣは不合格判定となる。
【００３２】
半導体デバイスの高集積化によってＣＭＯＳの微細化が進み、広範囲な動作電圧というよりは動作電圧がローレベルになって基板電圧が正に近くなっても、ラッチアップが生じないことを保証するための特性認定試験が要求されてきている。本実施の形態に係るラッチアップ測定装置およびラッチアップ測定方法によれば、基板電圧を変えてラッチアップ測定を行うことができるので、基板電圧が正に近いときのラッチアップ耐量も測定でき、ラッチアップが生じないことを保証するための特性認定試験が可能となる。更に、ラッチアップ耐量の基板電圧依存性を測定することにより、半導体デバイスの基板電圧変動に対するラッチアップ耐量のマージンを評価することができる。この評価結果から、ＣＭＯＳの微細化でのラッチアップ厳格化に対応し、基板電圧変動に対するラッチアップ耐量のマージンを確保することによって、半導体デバイスの信頼性向上を図ることができる。
【００３３】
図３は本発明の第２の実施の形態に係るラッチアップ測定装置の構成を示すブロック図である。本実施の形態に係るラッチアップ測定装置は電流注入法を用いるものである。このラッチアップ測定装置は、被試験デバイス１の出力端子２と接地電源電圧ＶSS用のグランド端子３とに接続され、定電流パルスを発生する定電流パルス発生器２１と、被試験デバイス１の外部電源電圧ＶCC用の電源端子４と接地電源電圧ＶSS用のグランド端子３との間に、被試験デバイス１の電源電圧を印加するためのデバイス用電源２２と、このデバイス用電源２２に直列に接続され、デバイス用電源２２によって被試験デバイス１に流れる電源電流を測定する電流計２３とを備えている。
【００３４】
本実施の形態に係るラッチアップ測定装置は、更に、被試験デバイス１の基板電圧端子５に接続され、被試験デバイス１に任意の基板電圧ＶBBを印加する基板電圧印加用電源２４を備えている。
【００３５】
本実施の形態に係るラッチアップ測定装置を用いた本実施の形態に係るラッチアップ測定方法では、デバイス用電源２２によって被試験デバイス１の電源端子４とグランド端子３の間に所定の電源電圧を印加すると共に、基板電圧印加用電源２４によって、基板電圧端子５を介して、被試験デバイス１に任意の基板電圧ＶBBを印加した状態で、定電流パルス発生器２１によって発生される定電流パルスを被試験デバイス１の出力端子２とグランド端子３との間に印加して、電流計２３によって電源電流をモニタしてラッチアップ現象が生じたか否かを判定して、ラッチアップ耐量（ｍＡ）を測定する。
【００３６】
第１の実施の形態と同様に、デバイス用電源２２による外部電源電圧ＶCCは、半導体デバイスの動作電圧に相当する基準値、例えば５Ｖに設定される。被試験デバイス１の出力端子２と接地電源電圧ＶSS用のグランド端子３との間には、定電流パルス発生器２１によって、例えば０〜３００ｍＡまでの定電流パルスを印加することができる。被試験デバイス１の基板電圧端子５には、例えば−５．０〜＋２．０Ｖ程度の基板電圧ＶBBを可変して印加することができる。本実施の形態に係るラッチアップ測定方法では、基板電圧ＶBBを変えてラッチアップ耐量（ｍＡ）を測定し、基板電圧ＶBBとラッチアップ耐量（ｍＡ）との関係、すなわちラッチアップ耐量の基板電圧依存性を測定する。
【００３７】
図４は、上述のように基板電圧ＶBB（Ｖ）とラッチアップ耐量（ｍＡ）との関係を測定した結果の一例を示す特性図である。この例では、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣの３つの半導体デバイスについて、それぞれ、基板電圧ＶBBを−４．０Ｖから＋１．０Ｖまで変化させて、それぞれの基板電圧ＶBB毎に、ラッチアップが生じる状態となるラッチアップ耐量（ｍＡ）を求めている。基板電圧ＶBBが−４．０Ｖのときには、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣのラッチアップ耐量は、いずれも２５０〜２６０ｍＡの範囲内にあり、ラッチアップ耐量の差はほとんどない。基板電圧ＶBBを正方向に変化させて、例えば−２．５Ｖのときには、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣのラッチアップ耐量は、それぞれ２６０ｍＡ，２５０ｍＡ，２２０ｍＡ前後の値となり、各々のラッチアップ耐量の差が若干生じる。しかしながら、基板電圧ＶBBとして−２．５Ｖが印加されている状態で、定電流パルス発生器２１によって出力端子２とグランド端子３の間に２００ｍＡ前後のラッチアップ測定用の電流を印加しても、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣは、いずれもラッチアップが生じないので、有意差は生じない。
【００３８】
基板電圧ＶBBをさらに正方向に変化させて−１．５Ｖとした場合では、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣのラッチアップ耐量は、それぞれ２５０ｍＡ，２３０ｍＡ，１９０ｍＡ前後の値まで下がる。この場合、定電流パルス発生器２１によって出力端子２とグランド端子３の間に２００ｍＡ前後のラッチアップ測定用の電流を印加すると、半導体デバイスＡ，半導体デバイスＢではラッチアップが生じないが、半導体デバイスＣではラッチアップが生じてしまう。
【００３９】
図４に示した例では、基板電圧ＶBBが−２．５Ｖのときは、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣは、いずれもラッチアップが生じないので全て合格判定となるが、基板電圧ＶBBが−１．５Ｖのときは、半導体デバイスＡ，半導体デバイスＢは合格判定となるが、半導体デバイスＣは不合格判定となる。
【００４０】
基板電圧ＶBBを更に正方向に変化させて−０．５Ｖにすると、半導体デバイスＡ，半導体デバイスＢ，半導体デバイスＣのラッチアップ耐量は、それぞれ２３０ｍＡ，１８０ｍＡ，１３０ｍＡ前後の値まで下がる。この場合、定電流パルス発生器２１によって出力端子２とグランド端子３の間に２００ｍＡ前後のラッチアップ測定用の電流を印加すると、半導体デバイスＡはラッチアップが生じないが、半導体デバイスＢ，半導体デバイスＣはラッチアップが生じてしまう。従って、基板電圧ＶBBが−０．５Ｖのときは、半導体デバイスＡは合格判定となるが、半導体デバイスＢ，半導体デバイスＣは不合格判定となる。
【００４１】
本実施の形態におけるその他の構成、動作および効果は第１の実施の形態と同様である。
【００４２】
なお、本発明は上記各実施の形態に限定されず、例えば、上記各実施の形態に挙げた具体的な数値は一例であって、適宜に変更することができる。また、ラッチアップ測定用の電圧または電流は、被試験デバイスの入力端子に印加するようにしても良い。
【００４３】
【発明の効果】
以上説明したように、本発明のラッチアップ測定装置またはラッチアップ測定方法によれば、被試験デバイスの電源端子に所定の電源電圧を印加すると共に被試験デバイスに任意の基板電圧を印加した状態で、被試験デバイスにラッチアップ測定用の電圧または電流を印加して被試験デバイスのラッチアップ測定を行うようにしたので、基板電圧が正に近いときのラッチアップ測定が可能となると共に、ラッチアップ耐量の基板電圧依存性を測定することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るラッチアップ測定装置の構成を示すブロック図である。
【図２】図１に示したラッチアップ測定装置による測定結果の一例を示す特性図である。
【図３】本発明の第２の実施の形態に係るラッチアップ測定装置の構成を示すブロック図である。
【図４】図３に示したラッチアップ測定装置による測定結果の一例を示す特性図である。
【図５】ＣＭＯＳインバータの構成を示す回路図である。
【図６】図５に示したＣＭＯＳインバータの断面構成の概略を示す説明図である。
【図７】図６における寄生トランジスタからなる寄生サイリスタの等価回路を示す回路図である。
【図８】図６における寄生トランジスタからなる寄生サイリスタの等価回路を示す回路図である。
【図９】従来のＣＶ印加法によるラッチアップ測定装置の構成を示すブロック図である。
【図１０】従来の電流注入法によるラッチアップ測定装置の構成を示すブロック図である。
【符号の説明】
１  被試験デバイス
２  出力端子
３  グランド端子
４  電源端子
５  基板電圧端子
１１  コンデンサ
１２  コンデンサ充電用電源
１３  電圧計
１４  リレー
１５  デバイス用電源
１６  電流計
１７  基板電圧印加用電源
２１  定電流パルス発生器
２２  デバイス用電源
２３  電流計
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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