(57)【特許請求の範囲】
【請求項１】
電気的に消去及びプログラムされ得る半導体メモリ装置において、
ビットラインと、
複数のワードラインと、
ソース領域とドレイン領域を相互隣接するセルと共有しながら直列で連結されておりそれぞれ前記ワードラインのうち一つに連結されたコントロールゲートを有する複数のセルトランジスタと、
前記ビットラインと前記複数のセルトランジスタとの間に結合された少なくとも一つのストリング選択トランジスタと、
共通ソースラインと、
前記共通ソースラインと前記複数のセルトランジスタとの間に結合された少なくとも一つの接地選択トランジスタと、
少なくとも一つのプログラム禁止ラインと、
それぞれ前記プログラム禁止ラインと前記セルトランジスタの対応されるソース／ドレイン領域との間に連結されている複数のキャパシターとを具備することを特徴とする半導体メモリ装置。
【請求項２】
前記メモリセルトランジスタにデータをプログラムする時、選択されたプログラム禁止ラインにはプログラム禁止電圧を印加し、選択されたワードラインにはプログラム電圧を印加し、非選択されたワードラインにはプログラムされたセルのスレショルド電圧より高くプログラム禁止電圧よりは低い電圧を印加することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記メモリセルトランジスタのデータを消去する時、プログラム禁止ラインには消去電圧が印加されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記メモリセルトランジスタのデータを消去する時、プログラム禁止ラインには電源電圧が印加されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記メモリセルトランジスタのデータを消去する時、プログラム禁止ラインはフローティングされることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記メモリセルトランジスタのデータを読出する時、プログラム禁止ラインには電源電圧が印加されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記メモリセルトランジスタのデータを読出する時、プログラム禁止ラインはフローティングされることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
動作待機時、プログラム禁止ラインには電源電圧が印加されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
動作待機時、プログラム禁止ラインはフローティングされることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記プログラム禁止ラインは前記ワードラインにそれぞれ対応して別途で構成されていることを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にNAND型フラッシュメモリ装置に関する。
【０００２】
【従来の技術】
情報を蓄えるメモリ素子は揮発性(volatile)メモリと非揮発性(nonvolatile) メモリとに分けられる。揮発性メモリは電源の供給が中断されるとメモリの内容が消滅される反面、非揮発性メモリは電源の供給が中断されてもメモリの内容が消滅されずに保たれる。
【０００３】
非揮発性メモリはROM(Read Only Memory) 、PROM(Programmable ROM)、EPROM(Erasable PROM)、EEPROM(Electrically EPROM)及びフラッシュメモリに分けられる。この内、現在は電気的な方法を用いてデータをプログラムし消去し得るフラッシュメモリに対する需要が増加している。
フラッシュメモリは多数のセルトランジスタがビットラインと接地ラインとの間に並列で結合されているNOR 型と、多数のセルトランジスタがビットラインと接地ラインとの間に直列で結合されているNAND型とに分けられるが、NAND型のフラッシュメモリが低コストで大容量メモリの具現にも更に適合している。
【０００４】
NAND型のフラッシュメモリではデータはセルトランジスタのスレショルド電圧により決まり、消去及びプログラム動作により変更される。即ち、メモリセルトランジスタのフローティングゲートに蓄えられる電荷量を変化させセルトランジスタのスレショルド電圧を変化させることにより’１’又は’０’の状態を示すようになる。消去動作が行われるとセルトランジスタのスレショルド電圧が下がり、プログラム動作が行われるとセルトランジスタのスレショルド電圧が高まるようになる。セルトランジスタを多重ゲートNMOSトランジスタより構成する場合、消去されたセルトランジスタのスレショルド電圧は−３Ｖ程度になり、プログラムされたセルトランジスタのスレショルド電圧は１Ｖ程度になる。
【０００５】
一方、メモリセルに蓄えられているデータを読み上げるためにはメモリセルの状態を検出しなければならない。このために、デコーダ回路を用いて読みたいメモリセルを選択し、必要な信号をセルに関る回路に与える。その結果、メモリセルの状態に応じる電流及び電圧信号がビットラインに現れ、又これを測定すると蓄えられているデータを検出することができる。
【０００６】
図１は従来の技術によるNAND型フラッシュメモリの回路図であり、表１はこの回路で動作モードによるバイアス電圧を示したものである。
【０００７】
【表１】
0003652453.tif 000002
【０００８】
まず、図１を参照すると、図面符号の１００はデコーダを、WL1 〜WLn は第１〜第ｎワードラインを、BL1 及びBL2 は第１及び第２ビットラインを、SSL はストリング選択ラインを、GSL は接地選択ラインを、CSは共通ソースを、１は第１選択トランジスタを、２は第２選択トランジスタを、３は第１接地選択トランジスタを、４は第２接地選択トランジスタを、１1 −１ nは第１ストリングS1の第１〜第ｎセルトランジスタを、そして21−2 m は第２ストリングS2の第１〜第ｍセルトランジスタをそれぞれ示す。
【０００９】
図１を参照すると、ソース／ドレイン領域を隣接したセルと相互共有しながら連結された（即ち、直列連結された）ｎ個のメモリセルトランジスタ11−1 n と、第１ストリング選択トランジスタ１及び第１接地選択トランジスタ３が第１ストリングS1を構成しており、ｍ個のメモリセルトランジスタ21−2 m と、第２ストリング選択トランジスタ２及び第２接地選択トランジスタ４が第２ストリングS2を構成している。
【００１０】
前記第１ストリングS1は第１ビットラインBL1 と平行するように配置されており、第２ストリングS2は第２ビットラインBL2 と平行するように配置されている。第１〜第ｎワードライン（WL1 〜WLn ）は第１ストリングの第１〜第ｎセルトランジスタ11−1 n 及び第２ストリングの第１〜第ｍセルトランジスタ21−2 m のコントロールゲートにそれぞれ連結されている。かつ、前記第１ストリング選択トランジスタ１の一端は前記第１ビットラインBL1 と連結されており、前記第２ストリング選択トランジスタ２の一端は前記第２ビットラインBL2 と連結されており、前記第１及び第２接地選択トランジスタ３及び４の一端は共通ソースCSとそれぞれ連結されている。
【００１１】
前記フラッシュメモリの動作を見ると次のようである。
(1) ’０’又は’１’のデータの読出時には選択されたワードラインに０Ｖを、非選択されたワードラインには電源電圧以上の電圧（Vread ）を、そしてストリング選択トランジスタと接地選択トランジスタには電源電圧（Vcc ）を印加する。選択されたビットラインには電源電圧（Vcc ）を印加し、共通ソース（CS）は接地させる。このような電圧が印加されると、選択されたビットラインに連結されている多数のセルトランジスタのうち非選択されたワードラインに連結されているセルトランジスタは蓄えられているデータに関わらず’オン’状態となる。その反面、選択されたビットラインに対応され選択されたワードラインに連結されているセルトランジスタはスレショルド電圧値により’オン／  オフ’の状態が変わる。選択されたセルトランジスタが’オン’されると電流経路が形成されビットラインに電流が流れるようになり、’オフ’されるとビットラインに電流が流れなくなる。
【００１２】
(2) プログラム動作（データの記録）は前記フローティングゲート内に電子を注入しセルトランジスタのスレショルド電圧を（＋）値に変化させるものであって、基板に比べて相対的に高い電位を選択されたセルトランジスタのコントロールゲートに印加して、基板から前記フローティングゲート内にファウラ−ノドハイムトンネルリング（Fowler−Nordheim tunneling: 以下、Ｆ−Ｎトンネルリングと称する）効果により電子を充電させることにより行われる。
【００１３】
(3) 消去動作は前記フローティングゲート内の電子を基板に放出させることによりセルのスレショルド電圧を（−）値に変化させるものであって、前記コントロールゲートに比べて相対的に高い電位を基板に印加して前記フローティングゲートを正孔に充電させることにより行われる。
即ち、フラッシュメモリの動作のうち特にデータの貯蔵はコントロールゲートと基板に適切な電圧を印加してフローティングゲートに電子を充電したり放電することにより行われることが分かる。
【００１４】
引き続き、選択されたセルトランジスタのデータを書き込む動作を説明する。書き込もうとするデータの状態が消去状態と同一な場合には選択されたセルであってもプログラムする必要がなく、この場合のビットラインは非選択されたとする。書き込もうとするデータの状態が消去状態と異なる場合には選択されたセルトランジスタのフローティングゲートに実際的にＦ−Ｎトンネルリングを用いて電子を充電することによりプログラムする。この場合のビットラインは選択されたとする。
【００１５】
前記第１ビットラインBL1 に連結されている選択されたセルトランジスタ16には消去状態に当たるデータを書き込み前記第２ビットラインBL2 に連結された選択されたセルトランジスタ26にはプログラム状態に当たるデータを書き込むためにプログラム動作を行う場合、前記第１ビットラインBL1 は非選択され、第２ビットラインBL2 は選択される。プログラム動作が行われる場合には、まずストリング選択ラインSSL に電源電圧Vcc を印加し、選択された第２ビットラインBL2 には０Ｖを印加し、非選択された第１ビットラインBL1 には電源電圧Vcc を印加し、接地選択ラインGSL には０Ｖを印加する。この状態で選択されたワードラインWL6 には約１８Ｖのプログラム電圧Vpgmを印加し、非選択されたワードライン（WL1 −WL5 、WL7 −WLn ）には約１０Ｖの通過電圧Vpass を印加する。かつ、前記共通ソースCSには電源電圧Vcc を印加する。
【００１６】
このような電圧条件下で前記選択された第２ビットラインBL2 に連結された選択された第２ストリング内部のセルトランジスタ21−2 m のソース、ドレインそしてチャンネル電圧は通過電圧Vpass 又はプログラム電圧Vpgmに関わらず０Ｖとなり、前記選択されたセルトランジスタ26のコントロールゲートとチャンネルとの間にはプログラム電圧Vpgmが印加される。従って、前記選択されたセルトランジスタ26ではＦ−Ｎトンネルリング現象が発生し電子が前記基板のチャンネル領域からフローティングゲートに移動してセルがプログラムされる。
【００１７】
一方、前記非選択された第１ビットラインBL1 にソースが連結されストリング選択ラインSSL にゲートの連結された前記第１ストリング選択トランジスタ１はソース電圧とゲート電圧が全部電源電圧Vcc である。この際、非選択された第１ストリング内部のセルトランジスタ（11−1 n ）のコントロールゲート電圧が０Ｖから通過電圧Vpass 又はプログラム電圧Vpgmに増加すると、この電圧が増加する間前記セルトランジスタ（11−1 n ）が’オン’されることにより前記非選択された第１ビットラインBL1 らか電流が供給されてチャンネル領域の電圧は（Vcc −ストリング選択トランジスタのスレショルド電圧Vth ）になる。
【００１８】
従って、ストリング選択トランジスタ１は’オフ’状態となり、以後通過電圧Vpass 又はプログラム電圧Vpgmが引き続き増加すると、ストリング内のソース、ドレインそしてチャンネル電圧はキャパシターカップリング効果により（電源電圧Vcc −ストリング選択トランジスタのスレショルド電圧）以上にブースティングされる。従って、前記非選択された第１ビットラインBL1 に連結されたストリング内のソース、ドレインそしてチャンネル電圧は７Ｖ〜８Ｖのブースト電圧Vboostとなる。このように、前記非選択された第１ビットラインBL1 の選択されたワードラインWL6 に連結されたセルトランジスタ16のコントロールゲートには約１８Ｖのプログラム電圧Vpgmが、チャンネルには７Ｖ〜８Ｖのブースト電圧Vboostがそれぞれ加えられるが、この電圧の差はＦ−Ｎトンネルリングを発生させるに十分でないのでプログラム動作が行われない。
【００１９】
前記動作の説明は、セルトランジスタで発生するＦ−Ｎトンネルリング効果が一定な電圧、例えば通過電圧Vpass 又は（プログラム電圧Vpgm−ブースト電圧Vboost）以下では発生されないという仮定下で行われたものである。ところが、実際的にコントロールゲートとチャンネルとの間の電圧が通過電圧Vpass 又は（  プログラム電圧Vpgm−ブースト電圧Vboost）の場合にもわずかのＦ−Ｎトンネルリング現象が発生して非選択されたセルのスレショルド電圧が変わる問題が生じる。
【００２０】
前記図１の参照符号21−25、27−2 m のセルトランジスタのように選択された第２ビットラインBL2 の非選択されたワードラインWL1 −WL5 、WL7 −WLn に連結されたセルトランジスタはコントロールゲートの電圧が通過電圧Vpass であり、チャンネル電圧は０Ｖとなり少量のＦ−Ｎトンネルリング電流により電子がチャンネルからフローティングゲートに流入され、従ってスレショルド電圧の遷移が発生する。図２の曲線Ａは選択されたビットラインと非選択されたワードラインに当たるセルトランジスタのスレショルド電圧の変化を示したものであり、スレショルド電圧の変化量（△Vth ）は通過電圧Vpass が増加すればするほど大きくなる。
【００２１】
一方、前記図１のセルトランジスタ16のように非選択された第１ビットラインBL1 に連結された第１ストリングS1内部の選択されたワードラインWL6 に連結されたセルトランジスタ16はコントロールゲートの電圧がプログラム電圧Vpgmであり、チャンネル電圧はブースト電圧Vboostであるが、この場合にも少量のＦ−Ｎトンネルリング電流により電子がチャンネルからフローティングゲートに流入され、従ってスレショルド電圧が増加される。この際、スレショルド電圧の変化量はブースト電圧Vboostが増加すればするほど小さくなる。一方、ブースト電圧Vboostは通過電圧Vpass によるキャパシター−カップリングにより誘導される電圧なので通過電圧Vpass に比例する。従って、非選択ビットラインと選択されたワードラインに当たるセルトランジスタでのスレショルド電圧の通過量は通過電圧Vpass に反比例するようになる。（図２のＢ曲線参照）
非選択されたセルトランジスタに加えられる所望しないストレスには、プログラム電圧Vpgmによるストレスと通過電圧Vpass によるストレスとがある。前者は非選択第１ビットラインBL1 の選択されたワードラインWL6 に連結されたセルトランジスタ16に加えられ、後者は選択された第２ビットラインBL2 の非選択されたワードラインWL1 −WL5 、WL7 −WLn に連結されたセルトランジスタ21−25、27−2 n に加えられる。
【００２２】
一方、この通過電圧Vpass の依存度は、前記図２に示されたように、通過電圧Vpass に対して相互反対される特性を有しており、プログラム電圧Vpgmによるストレスと通過電圧Vpass によるストレスが記憶素子の動作に影響を及ばしてはいけないので通過電圧Vpass は約１０Ｖ程度の区間で定められる。
フラッシュメモリに所望のデータをプログラムするためには、まず選択されたメモリセルに蓄えられているデータを消去しなければならないが、この動作を消去動作という。NAND型フラッシュメモリで消去動作時メモリセルに加えられるバイアス状態は表１に示された通りである。
【００２３】
一方、NAND型フラッシュメモリで消去動作はストリング単位で行われる。図１に示されたように、選択されたストリングにあるすべてのセルトランジスタを消去する時には、ワードラインは全部０Ｖとなりセルトランジスタの基板には約２０Ｖの消去電圧Veraseが印加される。従って、フローティングゲートに蓄えられていた電子がＦ−Ｎトンネルリングにより基板から抜け出て、セルトランジスタのスレショルド電圧は全部負（−）の値に変わり消去動作が行われる。
【００２４】
一方、ワードライン単位で消去動作を行う場合には、消去しようとするワードラインWL6 に０Ｖを印加し、それ以外のワードラインWL1 −WL5 、WL7 −WLn は全部フローティングさせ、セルトランジスタの基板に約２０Ｖの消去電圧Veraseを印加する。フローティングされたワードラインWL1 −WL5 、WL7 −WLn に連結されているコントロールゲートの電圧はキャパシター−カップリングにより消去電圧Veraseに近接した値を有するようになりＦ−Ｎトンネルリングによる電子の基板への流出は発生しない。
【００２５】
ストリング単位で消去動作を行った後プログラム動作を行う場合には、選択されたストリングに属するセルトランジスタが非選択されたワードラインの通過電圧Vpass によるストレスを（一つのストリングのワードライン数−1 ）づつ受けるようになる。
一方、ワードライン単位で消去動作及びプログラム動作を繰り返して行う場合には、プログラム時選択されたワードラインWL6 にプログラム電圧Wpgmが加えられる時、非選択されたワードラインWL1 −WL5 、WL7 −WLn には通過電圧Vpass が印加される。従って、選択されたストリング内でプログラムしないセルトランジスタのコントロールゲートに通過電圧Vpass が繰り返して加えられ、選択されないセルのスレショルド電圧が変わり誤動作を招く問題点を有している。
【００２６】
【発明が解決しようとする課題】
本発明は前述した従来の問題点を解決するために案出されたものであり、プログラム動作時通過電圧Vpass を下げることにより非選択されたセルのスレショルド電圧値を安定化させ得る新たな構造のNAND型フラッシュメモリ装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
前記目的を達成するために本発明は、電気的に消去及びプログラムされ得る半導体メモリ装置において、ビットラインと、複数のワードラインと、ソース領域とドレイン領域を相互隣接するセルと共有しながら直列で連結されておりそれぞれ前記ワードラインのうち一つに連結されたコントロールゲートを有する複数のセルトランジスタと、前記ビットラインと前記複数のセルトランジスタとの間に結合された少なくとも一つのストリング選択トランジスタと、共通ソースラインと、前記共通ソースラインと前記複数のセルトランジスタとの間に結合された少なくとも一つの接地選択トランジスタと、少なくとも一つのプログラム禁止ラインと、それぞれ前記プログラム禁止ラインと前記セルトランジスタの対応されるソース／ドレイン領域との間に連結されている複数のキャパシターとを具備することを特徴とする。
【００２８】
前記メモリセルトランジスタにデータをプログラムする場合には、プログラム禁止電圧がプログラム禁止ラインに印加されプログラム電圧は選択されたワードラインに印加され、プログラムされたセルのスレショルド電圧より高くプログラム禁止電圧よりは低い電圧が非選択されたワードラインに印加される。前記セルトランジスタを消去する場合には、プログラム禁止ラインに禁止電圧又は電源電圧が印加されたりフローティングされる。セルトランジスタからデータを読出する場合には、プログラム禁止ラインに電源電圧を印加したりフローティングさせる。動作待機期間には、プログラム禁止ラインに電源電圧が印加されたりフローティングされる。
【００２９】
【発明の実施の形態】
以下、本発明の実施例を添付した図面に基づき更に詳細に説明する。
図３は本発明の一実施例によるNAND型フラッシュメモリの回路図である。前記図面において、前記図１と同一な部分は同一な参照符号を用いた。
第１ストリングS1はソース領域とドレイン領域を相互隣接するセルと共有しながら直列で連結されたｎ個のメモリセルトランジスタ（11−1 n ）と、第１ストリング選択トランジスタ１と、第１接地選択トランジスタ３とから構成され、第２ストリングS2はソース領域とドレイン領域を相互隣接するセルと共有しながら直列で連結されたｍ個のメモリセルトランジスタ（21−2 m ）と、第２ストリング選択トランジスタ２と、第２接地選択トランジスタ４とから構成される。
【００３０】
第１及び第２ストリング選択トランジスタ１、２はそれぞれ第１及び第２ビットラインBL1 、BL2 に連結されており、第１及び第２接地選択トランジスタ３、４の一端は共通ソースCSに連結されている。ストリング選択トランジスタは、図３及び図４に示されたこととは異なり、一つのストリング内に二つ以上含まれ得る。同様に、接地ライン選択トランジスタも一つのストリング内に二つ以上含まれ得る。各ストリングには、複数のセルトランジスタがストリング選択トランジスタと接地選択トランジスタとの間に直列で連結されている。複数のワードライン（WL1 〜WLn ）はそれぞれ対応されるセルトランジスタのコントロールゲートに連結される。
【００３１】
前記各ワードラインに対応してプログラム禁止ライン（PIL1−PIL n ）が形成されており、プログラム禁止ライン（PIL1−PIL n ）に対応されるセルトランジスタの共通ソース／ドレインの間にはそれぞれキャパシターCpi が連結されている。
本発明によるバイアス条件は表２に示されたように、プログラム動作時選択された第２ビットラインBL2 には０Ｖ、非選択された第１ビットラインBL1 には電源電圧Vcc が印加される。この際、ストリング選択ラインSSL には電源電圧Vcc が印加され、選択されたワードラインWL6 には約１８Ｖのプログラム電圧Vpgmが、非選択されたワードライン（WL1 −WL5 、WL7 −WLn ）には通過電圧Vpass （セルトランジスタを’オン’させ得る最少電圧であって、プログラムセルのスレショルド電圧より高くプログラム禁止電圧よりは低い電圧）が印加される。かつ、接地選択ラインGSL には０Ｖ、共通ソースCSには電源電圧Vcc 、そしてプログラム禁止ライン（PIL1−PIL n ）にはセルトランジスタが’オン’されないようにソースをブースティングさせるプログラム禁止電圧Vpi を約１０Ｖで印加する。
【００３２】
【表２】
0003652453.tif 000003
【００３３】
このような電圧下で選択されたビットラインBL2 に連結された選択された第２ストリングS2内部のトランジスタ（2 、21−2 m 、4 ）のソース、ドレインそしてチャンネルの電圧は通過電圧Vpass 、プログラム電圧Vpgm又はプログラム禁止電圧Vpi に関わらず０Ｖとなり、選択されたセルトランジスタ26のコントロールゲートとチャンネルとの間にはプログラム電圧Vpgmが印加される。従って、選択されたセルトランジスタ26はＦ−Ｎトンネルリング現象が起こりチャンネル領域から電子がフローティングゲートに移動してプログラム動作が行われる。
【００３４】
一方、非選択された第１ビットラインBL1 にソースが連結され、ストリング選択ラインSSL にゲートの連結された第１ストリング選択トランジスタ１はソース電圧（第１ビットラインBL1の電圧）及びゲートSSL の電圧が電源電圧Vcc である。かつ、共通ソースCSにソースが連結され接地選択ラインGSL にゲートが連結された第１接地選択トランジスタ３はソースの電圧（共通ソースCSの電圧）が電源電圧Vcc であり、ゲートGSL の電圧が０Ｖである。この際、第１ストリングS1内のセルトランジスタ（11−1 n ）のコントロールゲート（WL1 −WLn ）の電圧が０Ｖから通過電圧Vpass 又はプログラム電圧Vpgmに増加すると、この電圧が増加する間セルトランジスタ（11−1 n ）が’オン’状態となることにより、第１ビットラインBL1 から電流が供給されてチャンネル領域の電圧は（通過電圧Vpass −メモリセルトランジスタのスレショルド電圧）になる。
【００３５】
このような状態でプログラム禁止ライン（PIL1−PIL n ）にプログラム禁止電圧Vpi が印加されることにより、非選択されたビットラインの非選択されたワードラインに連結されているメモリセルトランジスタのソース／ドレインはキャパシター−カップリングにより電圧が（Vpi ×Cjn ）／（Cjn+Cpi ）だけブースティングされてセルトランジスタが’オフ’される。ここで、前記Cjn はセルトランジスタでのソース／ドレインの接合容量を示す。
【００３６】
非選択されたビットラインの選択されたワードラインに連結されているセルトランジスタのソース、ドレインそしてチャンネルの電圧はキャパシター−カップリングによりプログラム電圧Vpgmに近接した１３Ｖ−１４Ｖとなる。この電圧はＦ−Ｎトンネルリングを発生させるには十分でないので、プログラム動作が行われない。かつ、このような電圧条件によるプログラム方法はページ単位でプログラム及び消去する時なおさら確実に素子の性能及び信頼性に効果がある。
【００３７】
本発明で消去動作時メモリセルに加えられるバイアス条件は表２に示された通りである。
図３に示されたように選択されたストリングにあるすべてのセルトランジスタ（11−1 n 、21−2 m ）を消去する時には、ワードライン（WL1 −WL n）が全部０Ｖとなり、セルトランジスタの基板には約２０Ｖの消去電圧Veraseが印加される。従って、フローティングゲートに蓄えれられていた電子がＦ−Ｎトンネルリングにより基板に抜け出て、セルトランジスタのスレショルド電圧は全部負（−）の値に変わり消去動作が行われる。かつ、プログラム禁止ラインPIL はフローティングされる。
【００３８】
本発明でメモリセル内に蓄えられているデータを読み上げるためには図３と表２に示されたように、各選択トランジスタ１、２、３、４が’オン’状態となり、ストリング内で選択されたメモリセルトランジスタのコントロールゲートWL6 には０Ｖ、非選択されたメモリセルトランジスタのコントロールゲート（WL1 −WL5 、WL7 −WLn ）にはトランジスタオン（ON）電圧Vread （非選択されたトランジスタを’オン’させ得る電圧）を印加し、選択されたビットラインには電源電圧Vcc を印加し、非選択されたビットラインはフローティングさせ、共通ソースCSには０Ｖを印加する。かつ、プログラム禁止ライン（PIL1−PIL n ）には電源ラインVcc を印加させたり、フローティングさせる。
【００３９】
かつ、動作待機時にはビットラインBL1 、BL2 、ワードライン（WL1 −WLn ）、選択ラインSSL 、GSL 、共通ソースCS及びプログラム禁止ライン（PIL1−PIL n ）が全部フローティング状態となる。
図４は本発明の他の実施例によるNAND型フラッシュメモリの回路図である。
図４は図３の構成とは異なり、一つのプログラム禁止ラインには多数のキャパシターを並列して連結したものである。メモリセルに印加されるバイアス条件は図３の場合と同一である。
【００４０】
【発明の効果】
従来の技術は前記プログラム電圧Vpgmストレスと通過電圧Vpass ストレスによる素子の劣化を減少させるために通過電圧Vpass の値を約１０Ｖ程度に印加したが、これにより選択されないセルトランジスタが少量のＦ−Ｎトンネルリングによりスレショルド電圧が変わり誤動作を招いた。ところが、本発明は別途のプログラム禁止ラインとセルトランジスタのソース／ドレインの間にキャパシターを内蔵して非選択されたセルトランジスタのソース／ドレインにプログラム禁止電圧Vpi をブースティングさせ、非選択されたセルトランジスタのコントロールゲートに加えられる通過電圧Vpass を最少化することにより、非選択されたセルトランジスタのスレショルド電圧を安定化させることができて、素子の特性及び信頼性を向上させることができる。かつ、ページ単位で消去又はプログラムする時更に役立つ。
【００４１】
本発明は前記実施例に限られず、多くの変形が本発明の技術思想内で当分野において通常の知識を有する者により可能であることは明白である。
【図面の簡単な説明】
【図１】従来の技術によるNAND型のフラッシュメモリの回路図である。
【図２】プログラム時非選択されたセルでの通過電圧Vpass の変化をスレショルド電圧Vth に対して示したグラフである。
【図３】本発明の一実施例によるNAND型フラッシュメモリの回路図である。
【図４】本発明の他の実施例によるNAND型フラッシュメモリの回路図である。
【符号の説明】
１            第１選択トランジスタ
２            第２選択トランジスタ
３            第１接地選択トランジスタ
４            第２接地選択トランジスタ
11〜1 n       セルトランジスタ
21〜2 m       セルトランジスタ
WL1 〜WLn     ワードライン
BL1 、BL2     ビットライン
SSL           ストリング選択ライン
PIL1〜PIL n   プログラム禁止ライン
CPi           キャパシター
【図１】
0003652453.tif 000004
【図２】
0003652453.tif 000005
【図３】
0003652453.tif 000006
【図４】
0003652453.tif 000007