(57)【特許請求の範囲】
【請求項１】
デジタルデータを記憶するレジスタと、このレジスタからの出力に基づいてアナログ信号を出力するデジタル・アナログ変換回路を備えたデジタル・アナログ変換装置であって、電源投入時にパワーオンパルス信号を出力するパワーオンパルス発生回路を有し、前記レジスタがセット及びリセットを有するフリップフロップからなるとともに、前記パワーオンパルス信号により前記フリップフロップがセットするかリセットするかを切り換える手段を備えることを特徴とするデジタル・アナログ変換装置。
【請求項２】
前記レジスタは、前記パワーオンパルス発生回路からの出力により所定のデジタルコードに初期設定されることを特徴とする請求項１に記載のデジタル・アナログ変換装置。
【請求項３】
前記レジスタの初期設定値がフルスケールの中間値に設定されていることを特徴とする請求項２に記載のデジタル・アナログ変換装置。
【請求項４】
前記パワーオンパルス発生回路は、電圧検出回路を用いて構成されていることを特徴とする請求項１ないし３のいずれかに記載のデジタル・アナログ変換装置。
【請求項５】
前記切換手段として、ヒューズを備えたことを特徴とする請求項４に記載のデジタル・アナログ変換装置。
【請求項６】
前記切換手段として、不揮発性記憶素子を備えたことを特徴とする請求項４に記載のデジタル・アナログ変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、コンパクトディスクプレイヤ、デジタルビデオディスクプレイヤ、テレビゲーム機などに用いて好適なデジタル・アナログ変換装置に関する。
【０００２】
【従来の技術】
コンパクトディスクプレイヤ、デジタルビデオディスクプレイヤ等のデジタル機器においては、デジタル記録された映像信号や画像信号をデジタル・アナログ変換装置（以下、ＤＡＣと略記する。）にてアナログ信号に変換し、スピーカなどの各出力装置に与えている。
【０００３】
従来のデジタル機器においては、電源投入時には、中央演算処理装置（ＣＰＵ）が動作し、プログラムを実行し、ＤＡＣへ入力するデジタル値が決定するまでの間はＤＡＣのアナログ値が定まらなかった。即ち、図１１に示すように、ＤＡＣのレジスタ１０１には、デジタル信号が与えられ、このデジタル信号に基づいてデジタルアナログ・変換回路１０２でアナログ変換し、アナログ出力信号が出力される。
【０００４】
しかしながら、図１２に示すように、電源投入時には、まずＣＰＵが動作し、プログラムを実行してＤＡＣへ入力するデジタル値が決定するまでの間、即ち図１２のＡの期間は、レジスタ１０１の前段にある種々の回路状態によりクロック信号及びデジタルデータは不定状態となる。このためＤＡＣからのアナログ出力値が定まらない。
【０００５】
この結果、出力にノイズなどが発生することになる。例えば、音声機器等に用いた場合には図１２のＢ部分で、ノイズ音が発生するなどの問題があった。また、ＩＣの計測機器等に用いた場合には、予期しない電圧がＩＣに与えられ、ＩＣが破損するなどの問題があった。
【０００６】
【発明が解決しようとする課題】
このため、電源投入後デジタル値が決定するまでの期間にアナログ出力値が不定になると不都合なシステムでは、アナログ出力値の不定期間に不都合を起こさないように別途回路を付加する必要があり、回路規模が大きくなるなどの難点があった。
【０００７】
この発明は、上述した従来の問題点を解決するためになされたものにして、電源立ち上げ後に所望のアナログ出力値が出力できるデジタル・アナログ変換回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明のデジタル・アナログ変換装置は、デジタルデータを記憶するレジスタと、このレジスタからの出力に基づいてアナログ信号を出力するデジタル・アナログ変換回路を備えたデジタル・アナログ変換装置であって、電源投入時にパワーオンパルス信号を出力するパワーオンパルス発生回路を有し、前記レジスタがセット及びリセットを有するフリップフロップからなるとともに、前記パワーオンパルス信号により前記フリップフロップがセットするかリセットするかを切り換える手段を備えることを特徴とする。
【０００９】
上記のように構成によれば、電源立ち上げ後直ちにデジタル・アナログ変換装置から所望のアナログ出力を出すことができる。
【００１０】
前記レジスタは、前記パワーオンパルス発生回路からの出力により所定のデジタルコードに初期設定するとよく、その初期設定値をフルスケールの中間値に設定するとよい。
【００１１】
上記のように構成することで、音声データをＤＡ変換する際に、最初のデジタルデータの変換時に雑音が発生することがなくなる。
【００１２】
また、前記パワーオンパルス発生回路は、電圧検出回路を用いて構成するとよい。
【００１３】
上記の構成によれば、ＬＳＩ内部に実現するときのコスト上昇を抑えることができる。そして、電源立ち上げ後直ちに初期設定が完了し、デジタルデータを受付てＤＡ変換できる状態になるので、デジタルデータを待機させる必要がなくなると共に、どのような立ち上がり時間の電源にも問題なく対応できる。
【００１５】
前記切換手段として、ヒューズを用いることができる。
【００１６】
前記切換手段として、不揮発性記憶素子を用いることができる。
【００１７】
上記のように構成することにより、この発明をＬＳＩ内部に組み込んだ際にも、アナログ出力値の電源立ち上げ時の初期設定値が容易に変更できる。また切り換えるスイッチング手段として、不揮発性記憶素子を用いることで、初期設定値を何度も変更することができる。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。図１は、この発明のデジタル・アナログ変換装置（ＤＡＣ）の構成を示すブロック図である。
【００１９】
図１に示すように、ＣＰＵ或いはＤＳＰ等からのデジタル入力信号がＤＡＣのレジスタ１に与えられる。レジスタ１は、所定ビットのデジタル信号が入力されると、デジタル・アナログ変換回路２にその信号を与える。デジタル・アナログ変換回路２は、入力されたデジタル信号に応じたアナログ信号を出力する。このデジタル・アナログ変換回路２には、Ｒ−２Ｒ方式、抵抗ストリング方式、電流加算型等、様々な方式があるが、この発明においては、どの方式を用いても良い。
【００２０】
また、上記レジスタ１には、パワーオンパルス発生回路３からパワーオン時に応じて発生されるパルス信号が与えられる。このレジスタ１は、図２に示す例のように、セット及び／またはリセット付のフリップフロップ（ＦＦ）１0 …１n で構成されており、各フリップフロップ（ＦＦ）１0 …１n のクロック端子（ＣＫ）は一つに配線され、クロック信号が与えられる。また、セット端子（ＳＥＴ）またはリセット端子（ＲＥＳＥＴ）は一つに配線され、パワーオンパルス発生回路３からのパワーオンパルス信号が与えられる。
【００２１】
尚、この図２に示す例では、負論理で記述されている。
【００２２】
パワーオンパルス発生回路３は、電源投入時にある期間“Ｌ”レベル信号を出力し、その後“Ｈ”レベル信号を出力し続ける回路であり、最も簡単で一般的な構成のＣＲ時定数を利用した回路の例を図３に示す。図３に示すように、電源とアースの間にコンデンサＣ１と抵抗Ｒ１からなるＣＲ時定数回路が設けられ、両者の接続点からパワーオンパルス信号を出力する。
【００２３】
次に、図４に示すタイミング図を用いてこの発明のＤＡＣの動作を説明する。電源が立ち上がってＣＰＵが動作を始め、ＣＰＵがプログラムを順次実行する。この発明のＤＡＣにおいて、デジタルデータとクロックを送ってくるまでの間のＡ期間はクロック、データとも不定状態である。
【００２４】
パワーオンパルス信号はパワーオンパルス発生回路３としてＣＲ時定数回路を用いる場合には、その抵抗Ｒ１の抵抗値とコンデンサＣ１の容量値に適切な値を用いることで、電源が立ち上がった期間に“Ｌ”レベル期間Ｃが存在するようにしておくことができる。電源電圧が立ち上がり初期の低い電圧の期間Ｄは、レジスタ１が機能できない状態であるので、レジスタ１の出力は不定状態である。レジスタ１が動作可能となる電源電圧、通常ＣＭＯＳであればＰチャネルトランジスタとＮチャネルトランジスタの閾値電圧（ＶTH）の絶対値を加算した電圧程度以上になれば、パワーオンパルス信号の“Ｌ”レベルを感知し、セット及び／或いはリセット機能付きフリップフロップ（ＦＦ）１0 〜１n で構成されたレジスタ１をパワーオンパルス回路３から発生するパワーオンパルス信号でセット及び／或いはリセットすることできる。この結果、図４のアナログ出力信号に示すように、電源立ち上がり直後から所望のアナログ出力値を得ることができる。
【００２５】
なお、レジスタ１を全てセット付フリップフロップ（ＦＦ）１0 〜１n で構成すると、電源投入後のＤＡＣのデジタル・アナログ変換回路２からの出力初期設定値をフルスケールにすることができる。また、レジスタ１を全てリセット付フリップフロップ（ＦＦ）で構成すると、電源投入後のＤＡＣのデジタル・アナログ変換回路２からの出力初期設定値をゼロスケールにすることができる。もちろんセット付フリップフロップ（ＦＦ）、リセット付フリップフロップ（ＦＦ）を各ビットに選択して用いることにより、電源投入後のＤＡＣのデジタル・アナログ変換回路２からの出力初期設定値を任意に設定することも可能である。
【００２６】
ところで、通常、音声信号は無音レベルを中心に上下に振幅する。そのため、音声信号を再生するＤＡＣでは、通常電源立ち上げ後、無音の状態から変換を開始する。そのため、最初に送られてくる音声デジタル信号は無音レベルであるフルスケールの中間値付近のデジタル信号、例えば１６ビットであれば、”００００Ｈ”と”ＦＦＦＦＨ”の中間である”８０００Ｈ”付近である。そこで、以下に示すように、この発明のＤＡＣのレジスタ１の初期設定値をこのフルスケールの中間値に設定すると音声機器に用いた場合に雑音が防止できる。
【００２７】
この発明のＤＡＣを用いないかもしくは、電源投入時にレジスタ１の初期設定値をフルスケールの中間値以外に設定した場合には、図４に示すように、電源投入時の最初のデジタルデータのＤＡ変換を行うときにアナログ出力がフルスケールの中間値以外から中間値のレベルに急激に変化する。音声信号を扱う場合には、これが雑音としてＤＡＣ以後の回路へ伝達されてしまう。
【００２８】
そこで、図５に示すように、レジスタ１の初期設定値を電源投入時の最初に送られてくるフルスケールの中間値のデジタルデータと同じコードに設定しておくことで、電源投入時の最初のデジタルデータのＤＡ変換を行った時に雑音が発生することがなくなる。
【００２９】
また、雑音減少対策用のバイパスコンデンサを多く用いた装置などでは電源電圧がゆっくり立ち上がる場合がある。そこで、電源電圧の立ち上がり波形を図３に示したＣＲ時定数回路３で遅延させてパワーオンパルス信号を発生させる方法では、十分に安定して動作させるためには電源立ち上がり後に十分大きな値のＣＲ時定数で遅延させてからパワーオンパルス信号が立ち上がるようにすることが必要となる。
【００３０】
ところが大きな値のＣＲ時定数回路３をＬＳＩの内部に実現しようとするといくつかの問題が生じる。まず、第一の問題は、大きな値のＣＲ時定数を実現するためには抵抗、容量とも大きな値のものが必要となる。しかし、ＬＳＩ内部で実現するためにはＬＳＩチップ内に大きな面積を占有することになり、製造価格の上昇と歩留まり低下、それに信頼性の低下を招くという問題がある。
【００３１】
第二の問題は、抵抗、容量をＬＳＩ内部に作り込むとその値にバラツキが大きく、また温度、電源電圧による変化も大きいために、結果としてＣＲ時定数の遅延値が大きくばらつくことになる。ＣＲ時定数による遅延が最小になる条件でも安定して動作できる値にＣＲ時定数を設計すると、ＣＲ時定数による遅延が最大になる条件では相当大きな遅延値になることが考えられる。更に、パワーオンパルス信号が“Ｌ”レベルをレジスタ１に入力している期間は、デジタルデータとクロック信号が送られてきてもレジスタ１はそれを受け付けず、初期設定値を出力し続け、ＤＡ変換を行うことができない。そのためにＤＡＣへデジタル信号を供給する回路が動作し、デジタルデータが送られてくるまでにはパワーオンパルス信号は立ち上げておく必要があり、ＣＲ時定数値を選択する際には細心の注意が必要となる。
【００３２】
場合によっては、前述したようにゆっくりした立ち上がりの電源にも対応できるようにＣＲ時定数を大きくするとＤＡＣへのデジタルデータ送信を待機させることも必要になるという問題がある。
【００３３】
そこで、上記した問題を解決するために、この発明の第２の実施の形態においては、パワーオンパルス発生回路３に電圧検出回路を用いている。電圧検出回路は電源電圧が、ある基準で電圧よりも上か下かを検出して検出結果を信号として出力する回路であり、図６に示すように構成できる。
【００３４】
抵抗Ｒ２とダイオードＤ１で構成される部分が基準電圧発生回路３１であり、ダイオードＤ１は順方向電圧ＶＦを持っておりその出力は図７のＥ電圧信号のようにＶＦ以上には上昇しない。一方、電源電圧を抵抗Ｒ３とＲ４で分圧した信号は、Ｒ３、Ｒ１の値を適切に選択することでレジスタ１が動作可能な電源電圧になるまではＥ信号よりも低い電圧で、レジスタ１が動作可能な電源電圧を越えるとＥ信号よりも高い電圧になる図７のＦのような信号を作ることができる。
【００３５】
両回路からの出力電圧信号ＥとＦをコンパレータ３３で比較することにより電圧Ｆが電圧Ｅよりも低い電圧の間は“Ｌ”レベルの信号であるパワーオンパルス信号に発生することができる。なお、電源電圧の立ち上がり初期の低い電源電圧時にパワーオンパルス信号に不定状態があるのはコンパレータ３３が動作できない電源電圧であるためであり、このパワーオンパルス発生回路３に使用するコンパレータ３３は最低動作電源電圧ができるだけ低いことが望ましい。
【００３６】
以上のように、パワーオンパルス発生回路３に電圧検出回路を用いることによりパワーオンパルス信号は電源電圧が立ち上がりきった時には既に“Ｈ”レベルに立ち上がっており、レジスタ１は初期設定を終えてＤＡ変換可能状態になっている。従って、前述のＣＲ時定数値の決定時の問題や、ＤＡＣへのデジタルデータの送信を待機させる問題を解決でき、どのような立ち上がり時間の電源にも問題なく対応できる。
【００３７】
上記した実施の形態では、レジスタ１の電源電圧投入時の初期値を変更するためには配線を変更しなければならず、この発明をＬＳＩ内部に実現させるとその変更は容易ではない。そこで、図８のように、レジスタ１にセット及びリセットの両方の端子を有するフリップフロップ（ＦＦ）１n を用い、そのフリップフロップ（ＦＦ）１n をパワーオンパルス信号が“Ｌ”の時にセットするかリセットするかをスイッチング手段４からの信号で切り換える。即ち、図８に示すように、フリップフロップ（ＦＦ）１n のセット端子（ＳＥＴ）及びリセット端子（ＲＥＳＴ）には、それぞれナンド回路１１及び１２から信号が与えられる。パワーオンパルス信号はナンド回路１１及び１２に反転出力として与えられ、スイッチング手段４からの出力は、ナンド回路１１には反転出力が、ナンド回路１２は正出力が与えられる。尚、この図８に示す回路は負論理で記述されている。
【００３８】
スイッチング手段４から”Ｈ”又は”Ｌ”信号を出力することにより、フリップフロップ（ＦＦ）１n をパワーオンパルス信号が“Ｌ”の時にセットするかリセットするか変更できる。即ち、スイッチング手段４から”Ｌ”信号を出力すると、フリップフロップ（ＦＦ）１n はパワーオンパルス信号が“Ｌ”の時にセットされる。また、スイッチング手段４から”Ｈ”信号を出力すると、フリップフロップ（ＦＦ）１n はパワーオンパルス信号が“Ｌ”の時にリセットされる。
【００３９】
上記のように構成することで、レジスタ１の電源電圧投入時の初期値は、スイッチング手段４からの出力で容易に変更することができる。
【００４０】
図９に示す実施の形態は、スイッチング手段４を抵抗４１とヒューズ４２を用いて構成したものである。
【００４１】
この抵抗４１の値をヒューズ４２の抵抗に比べて十分大きな値にしておくと、ヒューズ４２を溶断していない状態では、Ｇ信号（スイッチング手段の出力）は“Ｌ”レベルになるので、フリップフロップ（ＦＦ）１n はセットされる。逆にヒューズ４２を溶断すればＧ信号は“Ｈ”レベルになるので、フリップフロップ（ＦＦ）１n はリセットされる。ヒューズ４２の溶断は、レーザ照射や所定の電流を流すなどの方法を用いればよい。
【００４２】
ところで、ヒューズ４２を一度溶断してしまうと、電源立ち上げ後レジスタ初期設定値を変更できない。そこで、図１０に示す実施の形態では、ヒューズの代わりにＥＰＲＯＭまたはＥＥＰＲＯＭに用いられているフローティングゲートを有する不揮発性記憶素子４３を用いて、スイッチング手段４を構成している。即ち、不揮発性記憶素子４３を”オン”又は”オフ”にすることで、Ｇ信号を”Ｈ”又は”Ｌ”にでき、不揮発性記憶素子４３を書き換えることで、何度もレジスタ１の電源電圧投入時の初期値を設定し直すことができる。
【００４３】
【発明の効果】
以上説明したように、この発明によれば、電源立ち上げ後直ちにデジタル・アナログ変換装置から所望のアナログ出力を出すことができる。
【００４４】
また、レジスタの初期設定値をフルスケールの中間値に設定することにより、音声データをＤＡ変換する際に、最初のデジタルデータの変換時に雑音が発生することがなくなる。
【００４５】
更に、パワーオンパルス発生回路を電圧検出回路を用いて構成することにより、ＬＳＩ内部に実現するときのコスト上昇を抑えることができる。そして、電源立ち上げ後直ちに初期設定が完了し、デジタルデータを受付てＤＡ変換できる状態になるので、デジタルデータを待機させる必要がなくなると共に、どのような立ち上がり時間の電源にも問題なく対応できる。
【００４６】
パワーオンパルス信号によってレジスタをセット又はリセットできる状態を変更可能に構成することで、この発明をＬＳＩ内部に組み込んだ際にも、アナログ出力値の電源立ち上げ時の初期設定値が容易に変更できる。また切り換えるスイッチング手段として、不揮発性記憶素子を用いることで、初期設定値を何度も変更することができる。
【図面の簡単な説明】
【図１】この発明のデジタル・アナログ変換装置の構成を示すブロック図である。
【図２】この発明の用いられるレジスタの構成を示すブロック図である。
【図３】この発明に用いられるパワーオンパルス発生回路を示す回路図である。
【図４】この発明のデジタル・アナログ変換装置の電源投入時の動作を示すタイミングチャートである。
【図５】この発明のデジタル・アナログ変換装置におけるレジスタの初期設定値をフルスケールの中間値に設定した場合のアナログ出力信号を示すタイミング図である。
【図６】この発明に用いられるパワーオンパルス発生回路を示す回路図である。
【図７】図６に示すパワーオンパルス発生回路の動作を示すタイミング図である。
【図８】この発明に用いられるレジスタの構成を示すブロック図である。
【図９】この発明に用いられるレジスタの構成を示すブロック図である。
【図１０】この発明に用いられるレジスタの構成を示すブロック図である。
【図１１】従来のデジタル・アナログ変換装置の構成を示すブロック図である。
【図１２】従来のデジタル・アナログ変換装置の電源投入時の動作を示すタイミングチャートである。
【符号の説明】
１  レジスタ
２  デジタル・アナログ変換回路
３  パワーオンパルス発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003647277.tif 000009
【図９】
0003647277.tif 000010
【図１０】
0003647277.tif 000011
【図１１】
0003647277.tif 000012
【図１２】
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