(57)【特許請求の範囲】
【請求項１】
入力信号を反転して出力する複数の第１の反転回路が連結され、各第１の反転回路によりパルス信号を順次反転して伝搬する遅延回路において、
当該遅延回路の所定の第１の反転回路に対応させて第２の反転回路を設けると共に、前記第２の反転回路の入力端子と前記所定の第１の反転回路の入力端子とを互いに接続し、更に、前記第２の反転回路の出力端子を、当該遅延回路にて前記所定の第１の反転回路から３個以上且つ奇数個先に連結された第１の反転回路の入力端子に接続するように構成したこと、を特徴とする遅延回路。
【請求項２】
請求項１に記載の遅延回路において、
当該遅延回路は、前記複数の第１の反転回路がリング状に連結されて、各第１の反転回路によりパルス信号を順次反転して周回させるパルス周回回路として構成されていること、を特徴とする遅延回路。
【請求項３】
請求項２に記載の遅延回路において、
当該遅延回路を構成する前記第１の反転回路のうちの特定の第１の反転回路が、入力信号の反転動作を外部からの制御信号により制御可能な起動用反転回路として構成されていること、を特徴とする遅延回路。
【請求項４】
請求項１に記載の遅延回路を備え、
当該遅延回路の初段の第１の反転回路に外部からの入力信号を入力すると共に、当該遅延回路を構成する何れかの第１の反転回路から出力される出力信号を、前記入力信号を前記初段の第１の反転回路から前記何れかの第１の反転回路までの第１の反転回路の連結個数にて決定される遅延時間だけ遅延した遅延信号として取り出すように構成された信号処理装置であって、
外部からのデータに応じて、前記初段の第１の反転回路から前記遅延信号を取り出す第１の反転回路までの第１の反転回路の連結個数を変更する変更手段を備えたこと、
を特徴とする信号処理装置。
【請求項５】
請求項１ないし請求項３の何れかに記載の遅延回路を備え、
前記遅延回路を構成する前記第１の反転回路のうち予め定められた複数の第１の反転回路から順次出力されるパルス信号の位相差時間を単位として、所定の信号処理を行うように構成された信号処理装置。
【請求項６】
請求項５に記載の信号処理装置において、
当該信号処理装置は、
前記パルス信号の位相差時間を単位として、外部から異なるタイミングで入力されるパルス信号の位相差を符号化するように構成されたパルス位相差符号化装置であること、
を特徴とする信号処理装置。
【請求項７】
請求項５に記載の信号処理装置において、
当該信号処理装置は、
前記パルス信号の位相差時間を単位として、外部から入力される周波数制御データに対応した発振信号を生成し、該発振信号を出力するように構成されたデジタル制御発振装置であること、
を特徴とする信号処理装置。
【請求項８】
請求項５に記載の信号処理回路において、
当該信号処理装置は、
請求項１ないし請求項３の何れかに記載の遅延回路を備え、該遅延回路を構成する前記第１の反転回路のうち予め定められた複数の第１の反転回路から順次出力されるパルス信号の位相差時間を単位として、外部から入力される周波数制御データに対応した発振信号を生成し、該発振信号を出力するデジタル制御発振装置と、
請求項１ないし請求項３の何れかに記載の遅延回路を備え、該遅延回路を構成する前記第１の反転回路のうち予め定められた複数の第１の反転回路から順次出力されるパルス信号の位相差時間を単位として、外部から入力される基準信号の周期を符号化するパルス位相差符号化装置と、
該パルス位相差符号化装置にて符号化された前記基準信号の周期データに基づき、前記デジタル制御発振装置から前記基準信号の周波数を所定数倍した発振信号を出力させるための周波数制御データを生成し、該周波数制御データを前記デジタル制御発振装置に出力するデータ生成手段とを備え、
前記デジタル制御発振装置からの発振信号を、前記基準信号を周波数変換した出力信号として出力するように構成された周波数変換装置であること、
を特徴とする信号処理装置。
【請求項９】
請求項５に記載の信号処理回路において、
当該信号処理装置は、
請求項１ないし請求項３の何れかに記載の遅延回路を備え、該遅延回路を構成する前記第１の反転回路のうち予め定められた複数の第１の反転回路から順次出力されるパルス信号の位相差時間を単位として、外部から入力される周波数制御データに対応した発振信号を生成し、該発振信号を出力するデジタル制御発振装置と、
請求項１ないし請求項３の何れかに記載の遅延回路を備え、該遅延回路を構成する前記第１の反転回路のうち予め定められた複数の第１の反転回路から順次出力されるパルス信号の位相差時間を単位として、外部から入力される基準信号と前記発振信号との位相差を符号化するパルス位相差符号化装置と、
該パルス位相差符号化装置にて符号化された前記基準信号と前記発振信号との位相差データに基づき、前記基準信号と前記発振信号とを位相同期させるための周波数制御データを生成し、該周波数制御データを前記デジタル制御発振装置に出力するデータ生成手段とを備え、
前記デジタル制御発振装置からの発振信号を前記基準信号に位相同期した出力信号として出力するように構成されたＰＬＬ装置であること、
を特徴とする信号処理装置。
【請求項１０】
請求項８又は請求項９に記載の信号処理装置において、
前記デジタル制御発振装置と前記パルス位相差符号化装置とは、前記遅延回路を共用して備えるように構成されていること、
を特徴とする信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の反転回路を連結してなる遅延回路、及びその遅延回路を備えた信号処理装置に関する。
【０００２】
【従来の技術】
従来より、複数の反転回路（インバータ）を連結した遅延回路を備え、各反転回路の反転動作時間（即ち、各反転回路による信号の伝搬遅延時間）を時間分解能として信号処理を行う信号処理装置として、例えば、入力信号を外部からのデータに対応した時間だけ遅延させて出力する可変遅延装置（プログラマブルディレイライン）がある。
【０００３】
つまり、この種の可変遅延装置は、例えば特開平５−１２９９１０号公報に開示されているように、遅延回路の初段の反転回路へ遅延すべき信号を入力すると共に、遅延回路を構成する反転回路の連結個数を外部データに応じて増減させることにより、遅延回路の最終段の反転回路から、入力信号を外部データに対応した時間だけ遅延させた遅延信号を取り出す、といったものや、遅延回路における反転回路の連結個数自体を変更することに代えて、遅延信号を取り出すための反転回路を外部データに応じて変更する、といったものが知られている。
【０００４】
そして、このような可変遅延装置によれば、遅延回路を構成する１個の反転回路の反転動作時間を最小の時間分解能として、入力信号を遅延した遅延信号を得ることができる。
また更に、従来より、上記可変遅延装置と同様に複数の反転回路を連結した遅延回路を備えた信号処理装置として、外部から異なるタイミングで入力されるパルス信号の位相差を符号化するように構成されたパルス位相差符号化装置や、外部からのデジタルデータに対応した発振信号を生成して出力するように構成されたデジタル制御発振装置が知られている。
【０００５】
つまり、パルス位相差符号化装置は、例えば特開平３−２２０８１４号公報や特開昭６０−２５３９９４号公報に開示されているように、最初のパルス信号を遅延回路の初段の反転回路に入力し、次にパルス信号が入力された時点で、遅延回路内にて入力パルスが到達している反転回路を検出して、初段からその反転回路までの反転回路の連結個数を符号化することにより、パルス信号の位相差に対応したデジタルデータを得るように構成されている。
【０００６】
また、デジタル装置制御発振装置は、例えば特開平７−１０６９２３号公報に開示されているように、遅延回路の初段の反転回路にパルス信号を入力して遅延回路におけるパルス信号の伝搬を開始させ、その後、遅延回路内のデジタルデータに対応した連結位置の反転回路からパルス信号が出力された時点で発振信号を出力すると共に、上記デジタルデータを更新する、といった動作を繰返して実行することにより、デジタルデータに対応した周期で発振信号を出力するように構成されている。
【０００７】
尚、パルス位相差符号化装置やデジタル制御発振装置に用いられる遅延回路として、上記特開平３−２２０８１４号公報や特開平７−１０６９２３号公報に開示されているように、複数の反転回路をリング状に連結した構成を有し各反転回路によりパルス信号を順次反転して周回させるパルス周回回路を用いれば、遅延回路を構成する反転回路の数が少なくても、パルス位相差の符号化や発振信号の出力を夫々行うことができる。
【０００８】
即ち、パルス位相差符号化装置では、最初のパルス信号が入力されてから次のパルス信号が入力されるまでの間に、遅延回路にてパルス信号が伝搬した反転回路の総数を検出し、その総数を符号化することでパルス信号の位相差に対応したデジタルデータを得ている。よって、遅延回路としてパルス周回回路を用いた場合には、最初のパルス信号が入力されてから次のパルス信号が入力されるまでの間に、パルス周回回路上をパルス信号が何周周回したか、及びパルス周回回路上の何れの反転回路にまでパルス信号が到達したかを検出することにより、パルス信号が伝搬した（即ち反転動作した）反転回路の総数が分かるため、反転回路の連結個数が少なくても、パルス位相差に対応したデジタルデータを得ることができるのである。
【０００９】
また、デジタル制御発振装置では、発振信号を今回出力してから、遅延回路にてパルス信号が伝搬した反転回路の総数がデジタルデータに対応する値に達したら、次の発振信号を出力する、といった動作を繰り返すことにより、デジタルデータに対応した周期の発振信号を出力するようにしている。よって、遅延回路としてパルス周回回路を用いた場合には、発振信号を今回出力してから次に出力するまでの時間間隔（即ち発振周期）を、パルス周回回路上でのパルス信号の周回回数と、パルス周回回路上でのパルス信号の到達位置とを表すデジタルデータによって指定するように構成することにより、反転回路の連結個数が少なくても、デジタルデータに対応した周期の発振信号を出力することができるようになる。
【００１０】
そして、上記のようなパルス位相差符号化装置やデジタル制御発振装置によれば、遅延回路を構成する各反転回路の遅延時間（反転動作時間）により決定される時間分解能にて、パルス位相差の検出或いは発振周波数の制御を実行できるため、パルス位相差の検出精度或いは発振周波数の制御精度を良好にすることができる。
【００１１】
そして更に、上記パルス位相差符号化装置やデジタル制御発振装置は、パルス位相差の検出或いは発振周波数の制御を高精度に行うことができるので、例えば、特開平７−１８３８００号公報や特開平７−２８３７２２号公報に開示されているように、パルス位相差符号化装置とデジタル制御発振装置とを組み合せて、外部からの基準信号を分周又は逓倍して所定周波数の発振信号を出力する周波数変換装置や、外部からの基準信号に同期した発振信号を出力するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  ）装置を構成することにより、高精度な周波数変換装置やＰＬＬ装置を実現することができる。
【００１２】
【発明が解決しようとする課題】
ところで、上述したような各種信号処理装置において、信号処理を行う際の時間分解能を向上させるためには、遅延回路を構成する各反転回路の反転動作を速く設定して、パルス信号の伝搬遅延時間を短くする必要がある。そして、その時間を小さくするためには、反転回路を形成するＬＳＩを微細加工する、といった手法が考えられる。
【００１３】
しかしながら、ＬＳＩを微細加工するためには、膨大な設備や極めて高度な製造技術が必要であり、容易には実現することができない。
従って、複数の反転回路を連結した遅延回路を用いて信号処理を行う上記従来の信号処理装置では、時間分解能を向上させるのに限界があった。
【００１４】
本発明は、このような問題に鑑みなされたものであり、パルス信号の伝搬遅延時間を極めて容易に短くすることができる遅延回路、及びその遅延回路を用いて信号処理の時間分解能を向上させることができる信号処理装置を提供することを目的としている。
【００１５】
【課題を解決するための手段、及び発明の効果】
上記目的を達成するためになされた請求項１に記載の本発明の遅延回路は、入力信号を反転して出力する複数の第１の反転回路を連結して構成されており、基本的には、各第１の反転回路の出力が順次反転することにより、パルス信号が伝搬される。
【００１６】
ここで、本発明の遅延回路では、所定の第１の反転回路に対応させて第２の反転回路が設けられており、この第２の反転回路の入力端子と前記所定の第１の反転回路の入力端子とが互いに接続されている。そして更に、第２の反転回路の出力端子は、当該遅延回路にて前記所定の第１の反転回路から３個以上且つ奇数個先に連結された第１の反転回路の入力端子に接続されている。
【００１７】
よって、当該遅延回路にて前記所定の第１の反転回路の前段に連結された第１の反転回路の出力が反転すると、前記所定の第１の反転回路の出力と共に第２の反転回路の出力が反転し、この第２の反転回路の出力が反転することに伴い、当該遅延回路にて第２の反転回路の出力が入力される第１の反転回路が早めに反転動作を開始しようとする。
【００１８】
このため、本発明の遅延回路によれば、ＬＳＩの微細加工等、特別な製造技術を用いなくても、第２の反転回路を設けない従来の構成に比べてパルス信号の伝搬遅延時間を短くすることができる。
次に、請求項２に記載の遅延回路は、複数の第１の反転回路をリング状に連結したパルス周回回路として構成されており、各第１の反転回路によりパルス信号を順次反転して周回させる。
【００１９】
ここで、請求項２に記載のパルス周回回路としての遅延回路でも、所定の第１の反転回路に対応させて第２の反転回路が設けられ、この第２の反転回路の入力端子と前記所定の第１の反転回路の入力端子とが互いに接続されていると共に、第２の反転回路の出力端子が、当該遅延回路にて前記所定の第１の反転回路から３個以上且つ奇数個先に連結された第１の反転回路の入力端子に接続されている。
【００２０】
そして、請求項２に記載の遅延回路によっても、請求項１に記載の遅延回路と全く同様に、パルス信号の伝搬遅延時間を極めて容易に短くすることができる。
また、請求項２に記載の遅延回路は、パルス信号を周回させるパルス周回回路として構成されているため、当該遅延回路を用いて、前述したパルス位相差符号化装置やデジタル制御発振装置を構成すれば、遅延回路を構成する第１の反転回路の数が少なくても、パルス位相差の符号化や発振信号の出力を行うことができるようになる。
【００２１】
次に、請求項３に記載の遅延回路では、請求項２に記載の遅延回路において、当該遅延回路を構成する第１の反転回路のうちの特定の第１の反転回路が、入力信号の反転動作を外部からの制御信号により制御可能な起動用反転回路として構成されている。
【００２２】
そして、この遅延回路によれば、外部から入力する制御信号によって起動用反転回路の反転動作を停止させることにより、当該遅延回路（パルス周回回路）のパルス信号周回動作を強制的に停止させることができる。
よって、請求項３に記載の遅延回路によれば、パルス信号を周回させることが不要なときには、当該遅延回路の全動作を停止させて消費電流を小さくすることができる上に、当該遅延回路を構成する各反転回路の出力レベルを初期化することができる。
【００２３】
次に、請求項４に記載の信号処理装置は、請求項１に記載の遅延回路を備えており、その遅延回路の初段の第１の反転回路に外部からの入力信号を入力すると共に、遅延回路を構成する何れかの第１の反転回路から出力される出力信号を、前記入力信号を前記初段の第１の反転回路から前記何れかの第１の反転回路までの第１の反転回路の連結個数にて決定される遅延時間だけ遅延した遅延信号として取り出すように構成されている。そして、変更手段が、外部からのデータに応じて、初段の第１の反転回路から遅延信号を取り出す第１の反転回路までの第１の反転回路の連結個数を変更する。
【００２４】
つまり、請求項４に記載の信号処理装置は、入力信号を外部からのデータに対応した時間だけ遅延させて出力する可変遅延装置として構成されている。そして、この信号処理装置によれば、請求項１に記載の遅延回路を用いているため、入力信号をより小さい値の時間分解能で遅延した遅延信号を出力することができる。
【００２５】
尚、遅延回路の最終段の第１の反転回路から遅延信号を取り出すように構成した場合には、変更手段は、遅延回路を構成する第１の反転回路の連結個数を外部データに応じて増減させるように構成すればよい。また、これに対して、遅延回路における第１の反転回路の連結個数が固定であれば、変更手段は、遅延信号を取り出すための第１の反転回路を外部データに応じて択一的に選択するものとして構成すればよい。
【００２６】
次に、請求項５に記載の信号処理装置は、請求項１ないし請求項３の何れかに記載の遅延回路を備えており、その遅延回路を構成する第１の反転回路のうち予め定められた複数の第１の反転回路から順次出力されるパルス信号の位相差時間を単位として、所定の信号処理を行うように構成されている。
【００２７】
そして、この信号処理装置によれば、請求項１ないし請求項３の何れかに記載の遅延回路を用いて信号処理を行うため、小さい値の時間分解能で信号を処理することができる。
ところで、請求項５に記載の信号処理装置としては、例えば、請求項６から請求項９に記載の装置がある。
【００２８】
即ち、請求項６に記載の信号処理装置は、請求項１ないし請求項３の何れかに記載の遅延回路を備え、その遅延回路を構成する第１の反転回路のうち予め定められた複数の第１の反転回路から順次出力されるパルス信号の位相差時間を単位として、外部から異なるタイミングで入力されるパルス信号の位相差を符号化する、パルス位相差符号化装置として構成されている。そして、この信号処理装置によれば、パルス信号の伝搬遅延時間が短い請求項１ないし請求項３の何れかに記載の遅延回路を用いているため、より小さい値の時間分解能にて、パルス信号の位相差を符号化することができる。
【００２９】
また、請求項７に記載の信号処理装置は、請求項１ないし請求項３の何れかに記載の遅延回路を備え、その遅延回路を構成する第１の反転回路のうち予め定められた複数の第１の反転回路から順次出力されるパルス信号の位相差時間を単位として、外部から入力される周波数制御データに対応した発振信号を生成し、その生成した発振信号を出力する、デジタル制御発振装置として構成されている。そして、この信号処理装置によれば、パルス信号の伝搬遅延時間が短い請求項１ないし請求項３の何れかに記載の遅延回路を用いているため、より小さい値の時間分解能にて、発振信号の周波数制御を行うことができる。
【００３０】
一方、請求項８に記載の信号処理回路は、請求項１ないし請求項３の何れかに記載の遅延回路を備え、その遅延回路を構成する第１の反転回路のうち予め定められた複数の第１の反転回路から順次出力されるパルス信号の位相差時間を単位として、外部から入力される周波数制御データに対応した発振信号を生成し、その生成した発振信号を出力するデジタル制御発振装置と、同じく請求項１ないし請求項３の何れかに記載の遅延回路を備え、その遅延回路を構成する第１の反転回路のうち予め定められた複数の第１の反転回路から順次出力されるパルス信号の位相差時間を単位として、外部から入力される基準信号の周期を符号化するパルス位相差符号化装置と、データ生成手段とを備えており、データ生成手段は、パルス位相差符号化装置にて符号化された基準信号の周期データに基づき、デジタル制御発振装置から基準信号の周波数を所定数倍した発振信号を出力させるための周波数制御データを生成し、その生成した周波数制御データをデジタル制御発振装置に出力する。そして、当該信号処理装置は、デジタル制御発振装置からの発振信号を、基準信号を周波数変換した出力信号として出力する。
【００３１】
つまり、請求項８に記載の信号処理装置は、外部からの基準信号を分周又は逓倍して所定周波数の発振信号を出力する周波数変換装置として構成されている。そして、この信号処理装置によれば、パルス信号の伝搬遅延時間が短い請求項１ないし請求項３の何れかに記載の遅延回路を用いているため、より小さい値の時間分解能にて、基準信号の周期の符号化及び発振信号の周波数制御を行うことができるため、高精度な周波数変換を行うことができる。
【００３２】
また、請求項９に記載の信号処理装置は、請求項１ないし請求項３の何れかに記載の遅延回路を備え、その遅延回路を構成する第１の反転回路のうち予め定められた複数の第１の反転回路から順次出力されるパルス信号の位相差時間を単位として、外部から入力される周波数制御データに対応した発振信号を生成し、その生成した発振信号を出力するデジタル制御発振装置と、同じく請求項１ないし請求項３の何れかに記載の遅延回路を備え、その遅延回路を構成する第１の反転回路のうち予め定められた複数の第１の反転回路から順次出力されるパルス信号の位相差時間を単位として、外部から入力される基準信号と前記発振信号との位相差を符号化するパルス位相差符号化装置と、データ生成手段とを備えており、データ生成手段は、パルス位相差符号化装置にて符号化された基準信号と発振信号との位相差データに基づき、基準信号と発振信号とを位相同期させるための周波数制御データを生成し、その周波数制御データをデジタル制御発振装置に出力する。そして、当該信号処理装置は、デジタル制御発振装置からの発振信号を基準信号に位相同期した出力信号として出力する。
【００３３】
つまり、請求項８に記載の信号処理装置は、外部からの基準信号に同期した発振信号を出力するＰＬＬ装置として構成されている。そして、この信号処理装置によれば、パルス信号の伝搬遅延時間が短い請求項１ないし請求項３の何れかに記載の遅延回路を用いているため、より小さい値の時間分解能にて、基準信号と発振信号との位相差の符号化及び発振信号の周波数制御を行うことができるため、高精度なＰＬＬ装置を実現することができる。
【００３４】
尚、請求項８又は請求項９に記載の信号処理装置は、デジタル制御発振装置とパルス位相差符号化装置との夫々が、請求項１ないし請求項３の何れかに記載の遅延回路を備えるように構成しても良いが、請求項１０に記載のように、デジタル制御発振装置とパルス位相差符号化装置とが、１つの遅延回路を共用して備えるように構成すれば、装置構成を簡素化して小型化を図ることができる。しかも、デジタル制御発振装置とパルス位相差符号化装置における時間分解能を完全に一致させることができるため、信号処理の精度を一層向上させることができる。
【００３５】
【発明の実施の形態】
以下、本発明が適用された実施例について図面を用いて説明する。尚、本発明の実施の形態は、下記の実施例に何ら限定されることなく、本発明の技術的範囲に属する限り、種々の形態を採り得ることは言うまでもない。
【００３６】
［第１実施例］
まず、第１実施例の遅延回路２について、図１及び図２を用いて説明する。
図１（Ａ）に示すように、第１実施例の遅延回路２は、複数のインバータＬ１，Ｌ２，Ｌ３，…からなる第１の反転回路群と、図において斜線で示す複数のインバータＫ１，Ｋ２，Ｋ３，…からなる第２の反転回路群とから構成されている。そして、第１の反転回路群を構成する各インバータＬ１，Ｌ２，Ｌ３，…は、前段の出力端子が次段の入力端子へと順次一列に連結されている。つまり、本実施例の遅延回路２において、第１の反転回路群（インバータＬ１，Ｌ２，Ｌ３，…）からなる部分は、図１（Ｂ）に示す従来の遅延回路２’を構成している。
【００３７】
一方、第２の反転回路群を構成する各インバータＫ１，Ｋ２，Ｋ３，…は、第１の反転回路群を構成する各インバータＬ１，Ｌ２，Ｌ３，…に夫々対応して設けられており、初段のインバータＫ１の入力端子とインバータＬ１の入力端子とが接続され、２段目のインバータＫ２の入力端子とインバータＬ２の入力端子とが接続される、といった具合いに、ｎ段目のインバータＫｎの入力端子と、それに対応するインバータＬｎの入力端子とが互いに接続されている。また、インバータＫ１の出力端子はインバータＬ４，Ｋ４の入力端子に接続され、インバータＫ２の出力端子はインバータＬ５，Ｋ５の入力端子に接続される、といった具合いに、第２の反転回路群を構成するｎ段目のインバータＫｎの出力端子は、当該遅延回路２にて対応するインバータＬｎから３個先に連結されたインバータＬｎ＋３の入力端子に接続されている。
【００３８】
このように構成された本実施例の遅延回路２によれば、図１（Ｂ）に示す従来の遅延回路２’に比べて、パルス信号の伝搬遅延時間を短くすることができる。即ち、まず、従来の遅延回路２’では、初段のインバータＬ１の入力端子に外部から入力信号ＳＩＮを入力すると、各インバータＬ１，Ｌ２，Ｌ３，…が入力信号を順次反転して出力することにより、パルス信号を順次反転させて伝搬し、各インバータＬ１，Ｌ２，Ｌ３，…からは、インバータの連結個数に応じた遅延信号（遅延パルス）Ｐ１，Ｐ２，Ｐ３，…が夫々出力される。
【００３９】
これに対して、本実施例の遅延回路２では、基本的には、従来の遅延回路２’と同様の動作を行うのであるが、初段のインバータＬ１の入力端子に外部から入力信号ＳＩＮを入力すると、インバータＬ１と共にインバータＫ１が反転動作して、このインバータＫ１の出力によりインバータＬ４を直接反転動作させようとするため、従来の遅延回路２’の場合よりも、インバータＬ４が早めに反転動作を開始する。また更に、インバータＬ１の出力が反転すると、インバータＫ２が反転動作して、このインバータＫ２の出力によりインバータＬ５が反転動作を開始し、以降同様に、インバータＫ３，Ｋ４，Ｋ５，…が反転動作するに伴って、インバータＬ６，Ｌ７，Ｌ８，…が反転動作を開始しようとする。
【００４０】
このように、本実施例の遅延回路２によれば、第２の反転回路群（インバータＫ１，Ｋ２，Ｋ３，…）によって、第１の反転回路群の４段目以降のインバータＬ４，Ｋ５，Ｌ６，…の反転動作が前倒しに開始されるようになるため、パルス信号の伝搬遅延時間が短くなるのである。
【００４１】
ここで、本実施例の遅延回路２と従来の遅延回路２’との差を明らかにするために、両遅延回路２，２’の夫々について回路動作をシミュレーションした結果を図２に示す。尚、図２（Ａ）は本実施例の遅延回路２についての結果を表し、図２（Ｂ）は従来の遅延回路２’についての結果を表している。
【００４２】
図２から明らかなように、Ｈｉｇｈレベルの入力信号ＳＩＮを入力してから遅延信号Ｐ７，Ｐ８，Ｐ９，…がレベル変化するまでの時間、及び、遅延信号Ｐ４，Ｐ５，Ｐ６，…の夫々が順次レベル変化する時間間隔（即ち遅延信号Ｐの位相差）は、従来の遅延回路２’よりも本実施例の遅延回路２の方が短いことが分かる。これは、前述したように、第２の反転回路群により、第１の反転回路群の反転動作を前倒しに開始させるようにしているためである。
【００４３】
以上のように、本実施例の遅延回路２によれば、ＬＳＩの微細加工等、特別な製造技術を用いなくても、従来の構成に比べてパルス信号の伝搬遅延時間を短くすることができる。
［第２実施例］
次に、第２実施例として、入力信号を外部からのデータに対応した時間だけ遅延させて出力する可変遅延装置６について、図３を用いて説明する。
【００４４】
図３に示すように、本実施例の可変遅延装置６は、上述した第１実施例の遅延回路２と、遅延回路２の各インバータＬ１，Ｌ２，Ｌ３，…から夫々出力される遅延信号Ｐ１，Ｐ２，Ｐ３，…を受け、その中から、外部からのセレクトデータＤＳに対応した遅延信号を択一的に選択して出力信号ＳＯＵＴ  として出力するパルスセレクタ４と、から構成されている。尚、パルスセレクタ４は、セレクトデータＤＳの１０進値が「ｎ」であれば、遅延回路２にてｎ段目に連結されたインバータＬｎからの遅延信号Ｐｎを出力信号ＳＯＵＴ  として出力する、といったものである。
【００４５】
このような本実施例の可変遅延装置６では、例えば、１０進値が「８」であるセレクトデータＤＳをパルスセレクタ４に入力して、遅延回路２の初段のインバータＬ１に入力信号ＳＩＮを入力すれば、遅延回路２にて８段目のインバータＬ８の出力が反転したタイミングで、パルスセレクタ４からの出力信号ＳＯＵＴ  がレベル変化する。このように、本実施例の可変遅延装置６によれば、遅延回路２の各インバータＬ１，Ｌ２，Ｌ３，…から出力される遅延信号Ｐ１，Ｐ２，Ｐ３，…の時間間隔（即ち位相差）を時間分解能として、入力信号ＳＩＮを遅延させた出力信号ＳＯＵＴ  を得ることができる。尚、セレクトデータＤＳの１０進値が奇数である場合には、出力信号ＳＯＵＴ  は入力信号ＳＩＮのレベル変化と反対方向にレベル変化することとなる。
【００４６】
そして、前述したように、第１実施例の遅延回路２では、パルス信号の伝搬遅延時間が小さく、各遅延信号Ｐがレベル変化する時間間隔も小さいため、この遅延回路２を用いた本実施例の可変遅延装置６によれば、入力信号ＳＩＮをより小さい値の時間分解能で遅延した出力信号ＳＯＵＴ  を得ることができる。
【００４７】
尚、本実施例では、遅延回路２におけるインバータの連結個数が固定であり、変更手段としてのパルスセレクタ４によって、出力信号ＳＯＵＴ  を取り出すためのインバータを選択するようにしたものであるが、遅延回路２の最終段のインバータから出力信号ＳＯＵＴ  を取り出すように構成した場合には、遅延回路２を構成するインバータの連結個数を、外部からのデータに応じて増減させるように構成すればよい。
【００４８】
［第３実施例］
次に、第３実施例として、パルス信号を順次反転して周回させるパルス周回回路としてのリングオシレータ８について、図４及び図５を用いて説明する。
まず、図４（Ａ）に示すように、本実施例のリングオシレータ８は、起動用反転回路としてのナンドゲートＬＮ１、及び１４個のインバータＬＩ２〜ＬＩ１５からなる第１の反転回路群と、２個のナンドゲートＫＮ１，ＫＮ１４、１個のノアゲートＫＮ１５、及び１２個のインバータＫＩ２〜ＫＩ１３からなる第２の反転回路群とから構成されている。尚、第２の反転回路群は、図４において斜線で示されている。また、ノアゲートＫＮ１５は、一方の入力端子が、入力信号をレベル反転して入力する反転入力端子となっているものである。
【００４９】
ここで、第１の反転回路群を構成する反転回路であるナンドゲートＬＮ１と１４個のインバータＬＩ２〜ＬＩ１５は、前段の出力端子が次段の入力端子へと順次リング状に接続されており、ナンドゲートＬＮ１のインバータＬＩ１５に接続されない方の入力端子には、外部からの制御信号ＰＡが入力されている。つまり、本実施例のリングオシレータ８において、第１の反転回路群（ナンドゲートＬＮ１及びインバータＬＩ２〜ＬＩ１５）からなる部分は、図４（Ｂ）に示す従来のリングオシレータ８’を構成している。
【００５０】
一方、第２の反転回路群を構成する反転回路であるナンドゲートＫＮ１、インバータＫＩ２〜ＫＩ１３、ナンドゲートＫＮ１４、及びノアゲートＫＮ１５は、第１の反転回路群を構成する各反転回路に夫々対応して設けられている。即ち、ナンドゲートＫＮ１はナンドゲートＬＮ１に対応し、各インバータＫＩ２〜ＫＩ１３はインバータＬＩ２〜ＬＩ１３に夫々対応し、ナンドゲートＫＮ１４はインバータＬＩ１４に対応し、ノアゲートＫＮ１５はインバータＬＩ１５に対応して設けられている。
【００５１】
そして、初段のナンドゲートＫＮ１の２つの入力端子は、ナンドゲートＬＮ１の２つの入力端子に夫々接続され、２段目のインバータＫＩ２の入力端子はインバータＬＩ２の入力端子に接続され、３段目のインバータＫＩ３の入力端子はインバータＬＩ３の入力端子に接続される、といった具合いに、第２の反転回路群を構成する各反転回路（ナンドゲートＫＮ１、インバータＫＩ２〜ＫＩ１３、ナンドゲートＫＮ１４、及びノアゲートＫＮ１５）の入力端子は、第１の反転回路群を構成する各反転回路（ナンドゲートＬＮ１及びインバータＬＩ２〜ＬＩ１５）のうちの対応する反転回路の入力端子と接続されている。また、ナンドゲートＫＮ１４のインバータＬＩ１４に接続されない方の入力端子と、ノアゲートＫＮ１５のインバータＬＩ１５に接続されない方の入力端子（上述した反転入力端子）とには、上記制御信号ＰＡが入力されている。
【００５２】
そして更に、ナンドゲートＫＮ１の出力端子はインバータＬＩ４，ＫＩ４の入力端子に接続され、インバータＫＩ２の出力端子はインバータＬＩ５，ＫＩ５の入力端子に接続され、インバータＫＩ３の出力端子はインバータＬＩ６，ＫＩ６の入力端子に接続される、といった具合いに、第２の反転回路群を構成するｎ段目の反転回路の出力端子は、第１の反転回路群にて対応する反転回路から３個先に連結された（ｎ＋３）段目の反転回路の入力端子に接続されている。
【００５３】
このように構成された本実施例のリングオシレータ８によれば、図４（Ｂ）に示す従来のリングオシレータ８’に比べて、パルス信号の伝搬遅延時間を短くすることができる。
即ち、まず、図４（Ｂ）に示した従来のリングオシレータ８’について説明すると、制御信号ＰＡがＬｏｗ  レベルのときには、ナンドゲートＬＮ１の出力が強制的にＨｉｇｈレベルとなり、次段のインバータＬＩ２の出力がＬｏｗ  レベルとなり、更に次段のインバータＬＩ３の出力がＨｉｇｈレベルとなるというように、各反転回路が順次反転し、ナンドゲートＬＮ１には、出力信号と同じレベルの信号が入力されることとなり、リングオシレータ８’は、この状態で安定する。
【００５４】
そして、制御信号ＰＡがＨｉｇｈレベルに変化すると、ナンドゲートＬＮ１が反転動作を開始し、各反転回路での反転動作時間（即ち、各反転回路でのパルス信号の伝搬遅延時間）Ｔｄのほぼ１５倍の時間（１５・Ｔｄ）が経過した時点で、ナンドゲートＬＮ１に出力信号と同一レベルの信号が入力され、再びナンドゲートＬＮ１の出力レベルが反転する、といった動作を繰り返す。従って、このリングオシレータ８’では、パルス信号が各反転回路（ナンドゲートＬＮ１及びインバータＬＩ２〜ＬＩ１５）により順次反転されて周回し、各反転回路からは、上記時間（１５・Ｔｄ）毎にレベル反転するパルス信号Ｐ１〜Ｐ１５が夫々出力されることになる。
【００５５】
これに対して、本実施例のリングオシレータ８では、基本的には、従来のリングオシレータ８’と同様の動作を行うのであるが、初段のナンドゲートＬＮ１の入力端子にＨｉｇｈレベルの制御信号ＰＡを入力すると、ナンドゲートＬＮ１と共にナンドゲートＫＮ１が反転動作して、このナンドゲートＫＮ１の出力によりインバータＬＩ４を直接反転動作させようとするため、従来のリングオシレータ８’の場合よりも、インバータＬＩ４が早めに反転動作を開始する。また更に、ナンドゲートＬＮ１の出力が反転すると、インバータＫＩ２が反転動作して、このインバータＫＩ２の出力によりインバータＬＩ５が反転動作を開始し、以降同様に、インバータＫＩ３，ＫＩ４，…，ＫＩ１２，ＫＩ１３，ナンドゲートＫＮ１４，ノアゲートＫＮ１５，…が反転動作するに伴って、インバータＬＩ６，ＬＩ７，…，ＬＩ１５，ナンドゲートＬＮ１，インバータＬＩ２，ＬＩ３，…が反転動作を開始しようとする。
【００５６】
このように、本実施例のリングオシレータ８によれば、第１実施例の遅延回路２の場合と全く同様に、第２の反転回路群（ナンドゲートＫＮ１、インバータＫＩ２〜ＫＩ１３、ナンドゲートＫＮ１４、及びノアゲートＫＮ１５）により、第１の反転回路群を構成する各反転回路（ナンドゲートＬＮ１及びインバータＬＩ２〜ＬＩ１５）の反転動作が前倒しに開始されるようになるため、パルス信号の伝搬遅延時間が短くなるのである。
【００５７】
尚、本実施例のリングオシレータ８において、第２の反転回路群を構成する反転回路のうち、１４段目をナンドゲートＫＮ１４とし、１５段目をノアゲートＫＮ１５として、両反転回路ＫＮ１４，ＫＮ１５に制御信号ＰＡを入力するようにしているのは、以下の理由による。
【００５８】
即ち、第２の反転回路群の１４段目と１５段目の反転回路を他の反転回路と同様にインバータとすると、外部からの制御信号ＰＡがＬｏｗ  レベルの場合に、１４段目の反転回路の出力レベルとナンドゲートＬＮ１の出力レベルとが互いに反対になると共に、１５段目の反転回路の出力レベルとインバータＬＩ２の出力レベルとが互いに反対になって、出力ショートによる消費電流が増加するからである。そして、本実施例では、制御信号ＰＡがＬｏｗ  レベルの場合には、ナンドゲートＫＮ１４とナンドゲートＬＮ１の出力が共にＨｉｇｈレベルになると共に、ノアゲートＫＮ１５とインバータＬＩ２の出力が共にＬｏｗ  レベルになるため、上記のような出力ショートは発生しない。
【００５９】
ここで、本実施例のリングオシレータ８と従来のリングオシレータ８’との差を明らかにするために、両リングオシレータ８，８’の夫々について回路動作をシミュレーションした結果を図５に示す。尚、図５は、第１の反転回路群を構成する各反転回路（ナンドゲートＬＮ１及びインバータＬＩ２〜ＬＩ１５）から夫々出力されるパルス信号Ｐ１〜Ｐ１５を表しており、（Ａ）は本実施例のリングオシレータ８についての結果を表し、（Ｂ）は従来のリングオシレータ８’についての結果を表している。
【００６０】
図５から明らかなように、各反転回路から出力されるパルス信号Ｐ１〜Ｐ１５の位相差は、従来のリングオシレータ８’よりも本実施例のリングオシレータ８の方が短く、ほぼ半分になっていることが分かる。これは、前述したように、第２の反転回路群により、第１の反転回路群の反転動作を前倒しで開始させるようにしているためである。尚、図５において、時間ｔ１は、本実施例のリングオシレータ８での反転回路２個分のゲート遅延時間を表しており、その値は約８７ｐｓである。また、時間ｔ２は、従来のリングオシレータ８’での反転回路２個分のゲート遅延時間を表しており、その値は約１６４ｐｓである。
【００６１】
以上のように、本実施例のリングオシレータ８によれば、ＬＳＩの微細加工等、特別な製造技術を用いなくても、従来の構成に比べてパルス信号の伝搬遅延時間を短くすることができる。そして、第１の反転回路群を構成する各反転回路から、位相差が極めて小さいパルス信号Ｐ１〜Ｐ１５を順次出力することができる。
尚、本実施例では、第２の反転回路群を構成する各反転回路の出力端子を、第１の反転回路群にて対応する反転回路の３個先に連結された反転回路の入力端子に接続するようにしたが、５個先の反転回路の入力端子に接続するように構成した場合には、反転回路１個当りのゲート遅延時間が従来の３分の１程度にまで短縮されることが、回路動作シミュレーションによって確認できている。
【００６２】
また、上記実施例のリングオシレータ８において、インバータＬＩ２に代えてノアゲートＫＮ１５と同様のノアゲートを用いると共に、インバータＬＩ３に代えてナンドゲートＫＮ１４と同様のナンドゲートを用い、そのノアゲート及びナンドゲートの他方の入力端子に、ノアゲートＫＮ１５及びナンドゲートＫＮ１４と同様に制御信号ＰＡを入力するようにしてもよい。そして、この構成によれば、第１の反転回路群と第２の反転回路群とが全く同じ反転回路によって構成されることとなるため、パルス周回動作のバランスが良好となる。
【００６３】
［第４実施例］
ここで、上記第３実施例のリングオシレータ８は、奇数個（１５個）の反転回路をリング状に連結したリングオシレータ８’に対して本発明を適用したものであったが、本発明は、偶数個の反転回路をリング状に連結したリングオシレータに対しても適用することができる。
【００６４】
そこで次に、第４実施例として、図６に示す如く３２個の反転回路からなるリングオシレータ１０’に対して、本発明を適用したリングオシレータ１０について説明する。
まず、図８に示すように、本実施例のリングオシレータ１０は、２個のナンドゲートＮＡＮＤ１，３２及び３０個のインバータＩＮＶ２〜ＩＮＶ３１からなる第１の反転回路群と、２個のナンドゲートＫＮ１，ＫＮ３１、１個のノアゲートＫＮ３２、及び２９個のインバータＫＩ２〜ＫＩ３０からなる第２の反転回路群とから構成されている。尚、第２の反転回路群は斜線で示されている。また、図８において、第１の反転回路群を構成するインバータＩＮＶ７〜ＩＮＶ１２，ＩＮＶ２１〜ＩＮＶ２６と、第２の反転回路群を構成するインバータＫＩ７〜ＫＩ１２，ＫＩ２１〜ＫＩ２６は省略されている。そして、ノアゲートＫＮ３２は、第３実施例のリングオシレータ８の場合と同様に、一方の入力端子が入力信号をレベル反転して入力する反転入力端子となっているものである。
【００６５】
ここで、第１の反転回路群を構成する反転回路であるナンドゲートＮＡＮＤ１、インバータＩＮＶ２〜ＩＮＶ３１、及びナンドゲートＮＡＮＤ３２は、前段の出力端子が次段の入力端子へと順次リング状に接続されており、ナンドゲートＮＡＮＤ１のナンドゲートＮＡＮＤ３２に接続されない方の入力端子には、外部からの制御信号ＰＡが入力され、また、ナンドゲートＮＡＮＤ３２のインバータＩＮＶ３１に接続されない方の入力端子（以下、この入力端子を制御用端子という）にはインバータＩＮＶ１８の出力信号が入力されている。そして、ナンドゲートＮＡＮＤ１から数えて偶数段目に接続された反転回路の出力側には、夫々、パルス信号Ｒ１〜Ｒ１６を外部へ出力するための信号端子が設けられている。
【００６６】
つまり、本実施例のリングオシレータ１０において、第１の反転回路群（ナンドゲートＮＡＮＤ１，３２及びインバータＩＮＶ２〜ＩＮＶ３１）からなる部分は、図６に示す従来のリングオシレータ１０’を構成している。
一方、第２の反転回路群を構成する反転回路であるナンドゲートＫＮ１、インバータＫＩ２〜ＫＩ３０、ナンドゲートＫＮ３１、及びノアゲートＫＮ３２は、第３実施例のリングオシレータ８の場合と全く同様に、第１の反転回路群を構成する各反転回路に夫々対応して設けられており、その接続状態も、第３実施例の場合と全く同様である。
【００６７】
即ち、初段のナンドゲートＫＮ１の２つの入力端子はナンドゲートＮＡＮＤ１の２つの入力端子に夫々接続され、２段目のインバータＫＩ２の入力端子はインバータＬＩ２の入力端子に接続される、といった具合いに、第２の反転回路群を構成する各反転回路の入力端子は、第１の反転回路群を構成する各反転回路のうちの対応する反転回路の入力端子と接続されている。また、ナンドゲートＫＮ３１のインバータＬＩ３１に接続されない方の入力端子と、ノアゲートＫＮ３２のナンドゲートＮＡＮＤ３２に接続されない方の入力端子（上述した反転入力端子）とには、上記制御信号ＰＡが入力されている。そして、ナンドゲートＫＮ１の出力端子はインバータＩＮＶ４，ＫＩ４の入力端子に接続され、インバータＫＩ２の出力端子はインバータＩＮＶ５，ＫＩ５の入力端子に接続される、といった具合いに、第２の反転回路群を構成するｎ段目の反転回路の出力端子は、第１の反転回路群にて対応する反転回路から３個先に連結された（ｎ＋３）段目の反転回路の入力端子に接続されている。
【００６８】
次に、上記のように構成された第４実施例のリングオシレータ１０の動作について説明する。
まず、本実施例のリングオシレータ１０の基本部分となっている図６のリングオシレータ１０’、即ち偶数個の反転回路で構成されたリングオシレータの動作については、前述した特開平７−１０６９２３号公報に詳細に記載されているが、図７を用いて簡単に説明すると、外部からの制御信号ＰＡがＬｏｗ  レベルであるときは、ナンドゲートＮＡＮＤ１の出力Ｐ０１は強制的にＨｉｇｈレベルとなるため、ナンドゲートＮＡＮＤ１から数えて偶数段目の反転回路の出力はＬｏｗ  レベルとなり、奇数段目の反転回路の出力はＨｉｇｈレベルとなって安定する。但し、この初期状態において、ナンドゲートＮＡＮＤ３２の制御用端子に入力されたインバータＩＮＶ１８の出力Ｐ１８はＬｏｗ  レベルであるため、ナンドゲートＮＡＮＤ３２だけは、偶数段目に接続されているにも関わらずＨｉｇｈレベルを出力する。
【００６９】
そして、制御信号ＰＡをＬｏｗ  レベルからＨｉｇｈレベルに変化させると、リングオシレータ１０’には、ナンドゲートＮＡＮＤ１の反転動作の開始に伴い、奇数段目の反転回路の立ち下がり出力及び偶数段目の反転回路の立ち上がり出力として順次伝達するメインエッジ（図７において点印で示すエッジ）と、このメインエッジがインバータＩＮＶ１８からナンドゲートＮＡＮＤ３２の制御用端子に入力されてナンドゲートＮＡＮＤ３２の出力Ｐ３２がインバータＩＮＶ３１の出力Ｐ３１よりも先に反転することに伴い、奇数段目の反転回路の立ち上がり出力及び偶数段目の反転回路の立ち下がり出力として順次伝達するリセットエッジ（図７において×印で示すエッジ）とが、同一周回上に周回する。
【００７０】
つまり、第１の反転回路群からなるリングオシレータ１０’においては、同一周回上に発生タイミングの異なる２つのパルス信号（メインエッジとリセットエッジ）を周回させるようにしており、ナンドゲートＮＡＮＤ１は、自己が発生させたメインエッジが戻ってくる前にリセットエッジによって出力が反転され、ナンドゲートＮＡＮＤ３２は、自己が発生させたリセットエッジが戻ってくる前にメインエッジによって出力が反転されるというように、リングオシレータ１０’は、偶数個の反転回路から構成されているにも関わらず、安定状態になることなく、パルス信号を常に周回させることとなる。そして、リングオシレータ１０’の上記各信号端子からは、各反転回路での反転動作時間（即ち、各反転回路でのパルス信号の伝搬遅延時間）Ｔｄの３２倍の時間（３２・Ｔｄ）を１周期とするパルス信号Ｒ１〜Ｒ１６が出力され、しかも隣接する信号端子から出力されるパルス信号の位相差時間Ｔｓは、夫々、反転動作時間Ｔｄの２倍の時間（２・Ｔｄ）となる。
【００７１】
これに対して、図８に示したように構成された本実施例のリングオシレータ１０では、基本的には、従来のリングオシレータ１０’と同様のパルス周回動作を行うのであるが、第３実施例のリングオシレータ８の場合と全く同様に、第２の反転回路群（ナンドゲートＫＮ１、インバータＫＩ２〜ＫＩ３０、ナンドゲートＫＮ３１、及びノアゲートＫＮ３２）を備えているため、従来のリングオシレータ１０’に比べて、パルス信号の伝搬遅延時間が短くなる。
【００７２】
即ち、第４実施例のリングオシレータ１０においても、起動用反転回路としてのナンドゲートＮＡＮＤ１の入力端子にＨｉｇｈレベルの制御信号ＰＡを入力すると、ナンドゲートＮＡＮＤ１と共にナンドゲートＫＮ１が反転動作して、インバータＬＩ４が早めに反転動作を開始することとなり、更に、ナンドゲートＮＡＮＤ１の出力が反転すると、インバータＫＩ２が反転動作して、インバータＬＩ５が反転動作を開始し、以降同様に、インバータＫＩ３，…，ＫＩ２８，ＫＩ２９，ＫＩ３０，ナンドゲートＫＮ３１，ノアゲートＫＮ３２，…が反転動作するに伴って、インバータＩＮＶ６，…，ＩＮＶ３１，ナンドゲートＮＡＮＤ３２，ＮＡＮＤ１，インバータＬＩ２，ＬＩ３，…が反転動作を開始しようとする。このように、本第４実施例のリングオシレータ１０によっても、第３実施例のリングオシレータ８の場合と全く同様に、第２の反転回路群により、第１の反転回路群を構成する各反転回路の反転動作が前倒しに開始されるようになるため、パルス信号の伝搬遅延時間が短くなるのである。
【００７３】
従って、本第４実施例のリングオシレータ１０によれば、第３実施例のリングオシレータ８の場合と同様に、図６に示した従来のリングオシレータ１０’に比べて、パルス信号の伝搬遅延時間をほぼ半分にすることができ、延いては、上記１６個の各信号端子から夫々出力されるパルス信号Ｒ１〜Ｒ１６の位相差を、ほぼ半分に短縮することができる。
【００７４】
［第５実施例］
次に、第５実施例として、上述した第４実施例のリングオシレータ１０を備え、リングオシレータ１０から出力されるパルス信号Ｒ１〜Ｒ１６の位相差時間を単位として、外部からの基準信号ＰＢの位相差（周期）を２進デジタル値に変換するように構成された、パルス位相差符号化回路について説明する。尚、この種のパルス位相差符号化回路の構成及び動作については、前述した特開平７−１８３８００号公報や特開平７−２８３７２２号公報に詳細に記載されているため、ここでは、図９を用いて簡単に説明する。また、以下の説明において、反転回路とは、リングオシレータ１０の第１の反転回路群を構成する反転回路を指しており、偶数段目の反転回路とは、図８に示したようにパルス信号Ｒ１〜Ｒ１６を外部へ出力するための信号端子が設けられたインバータＩＮＶ２，ＩＮＶ４，…，ＩＮＶ３０，ナンドゲートＮＡＮＤ３２を指している。
【００７５】
図９に示すように、本実施例のパルス位相差符号化回路１２は、第４実施例のリングオシレータ１０と、リングオシレータ１０の上記信号端子のうちの何れかから出力されるパルス信号Ｒｎ（パルス信号Ｒ１〜Ｒ１６のうちの何れか）の立上りエッジをカウントすることにより、リングオシレータ１０内を前述したメインエッジが何回周回したかをカウントし、そのカウント値を表す１０ビットデータを出力する１０ビットカウンタ（以下、単にカウンタという）１４と、リングオシレータ１０の各信号端子からのパルス信号Ｒ１〜Ｒ１６を受け、外部からの基準信号ＰＢがＬｏｗ  からＨｉｇｈレベルに変化した時（基準信号ＰＢの立ち上がりタイミング）に、パルス信号Ｒ１〜Ｒ１６のうちのどのパルス信号がＬｏｗ  からＨｉｇｈレベルに変化したかを検出することにより、リングオシレータ１０内でメインエッジが何れの反転回路に到達しているかを検出し、その到達位置を４ビットのデータに符号化して出力するパルスセレクタ・エンコーダ回路１６と、カウンタ１４からの１０ビットデータとパルスセレクタ・エンコーダ回路１６からの４ビットデータとに基づき、基準信号ＰＢの立ち上がりから次の立ち上がりまでの時間（つまり基準信号ＰＢの周期）を表わす１４ビットのデータＤＯＵＴ  を生成して出力するデータ生成回路１８と、を備えている。
【００７６】
このような構成を有する本実施例のパルス位相差符号化回路１２においては、リングオシレータ１０が制御信号ＰＡにより起動されて前述したようにパルス信号の周回動作を開始すると、カウンタ１４が、リングオシレータ１０内でのメインエッジの周回回数をカウントすると共に、パルスセレクタ・エンコーダ回路１６が、外部からの基準信号ＰＢが立ち上がる度に、リングオシレータ１０内でのメインエッジの到達位置を検出する。
【００７７】
そして、データ生成回路１８が、上記基準信号ＰＢが立ち上がる度に、カウンタ１４からの１０ビットデータとパルスセレクタ・エンコーダ回路１６からの４ビットデータとに基づき、基準信号ＰＢが前回立ち上がってから今回立ち上がるまでの間にリングオシレータ１０にてメインエッジが伝搬した偶数段目の反転回路の総数（つまり、メインエッジが伝搬した反転回路の総数の半分の値）を表す１４ビットのデータを生成し、そのデータを基準信号ＰＢの周期を表すデータＤＯＵＴ  として出力する。よって、データＤＯＵＴ  の値にパルス信号Ｒ１〜Ｒ１６の位相差時間Ｔｓを乗じた値が、基準信号ＰＢの周期となる。
【００７８】
このようなパルス位相差符号化回路１２によれば、リングオシレータ１０から出力されるパルス信号Ｒ１〜Ｒ１６の位相差時間Ｔｓを分解能として、基準信号ＰＢの周期を符号化したデータＤＯＵＴ  を得ることができるのであるが、本第５実施例のパルス位相差符号化回路１２では、前述したようにパルス信号の伝搬遅延時間が非常に短い第４実施例のリングオシレータ１０を用いているため、より小さい値の時間分解能にて、基準信号ＰＢの周期を符号化することができる。
【００７９】
尚、本実施例のパルス位相差符号化回路１２を、例えば、センサから出力されるパルス信号の周期を符号化するセンサ用検出回路に適用すれば、検出分解能を、従来のリングオシレータ１０’を用いた場合に比べて２倍以上に向上することができる。そして、こときのＬＳＩのチップ面積は、従来のリングオシレータ１０’を用いた場合に比べて、わずか１０％程度増加するだけである。よって、ＬＳＩのチップ面積を大幅に増加させることなく検出分解能を上げることができる。
【００８０】
［第６実施例］
次に、第６実施例として、上述した第４実施例のリングオシレータ１０を備え、リングオシレータ１０から出力されるパルス信号Ｒ１〜Ｒ１６の位相差時間を単位として、外部からの周波数制御データＣＤに対応した発振信号を生成して出力するように構成された、デジタル制御発振回路について説明する。尚、この種のデジタル制御発振回路の構成及び動作については、前述した特開平７−１０６９２３号公報や特開平７−１８３８００号公報に詳細に記載されているため、ここでは、図１０を用いて簡単に説明する。また、以下の説明において、反転回路とは、リングオシレータ１０の第１の反転回路群を構成する反転回路を指している。
【００８１】
図１０に示すように、本実施例のデジタル制御発振回路２０は、第４実施例のリングオシレータ１０と、リングオシレータ１０の上記信号端子のうちの何れかから出力されるパルス信号Ｒｎ（パルス信号Ｒ１〜Ｒ１６のうちの何れか）の立上りエッジをカウントすることにより、リングオシレータ１０内を前述したメインエッジが何回周回したかをカウントし、そのカウント値が１０ビットのカウントデータＣＤＨの値に達するとＨｉｇｈレベルの出力信号ＣＮを出力する１０ビットカウンタ（以下、単にカウンタという）２２と、リングオシレータ１０の各信号端子からのパルス信号Ｒ１〜Ｒ１６を受け、その中から４ビットのセレクトデータＣＤＬに対応した信号端子からのパルス信号を選択して、その信号をセレクト信号ＰＳＯとして出力するパルスセレクタ２４と、カウンタ２２からＨｉｇｈレベルの出力信号ＣＮが出力された後に、パルスセレクタ２４からのセレクト信号ＰＳＯが立ち上がると、出力信号ＰＯＵＴ  を出力する出力回路２６と、外部から入力される１４ビットの周波数制御データＣＤを受けて、出力回路２６から、周波数制御データＣＤとリングオシレータ１０内の２個の反転回路の反転動作時間２・Ｔｄ（即ち、反転回路２個分のパルス信号の伝搬遅延時間であり、パルス信号Ｒ１〜Ｒ１６の位相差時間Ｔｓ）とで決定される一定周期（ＣＤ×２・Ｔｄ＝ＣＤ×Ｔｓ）で出力信号ＰＯＵＴ  が繰返し出力されるように、上記カウントデータＣＤＨとセレクトデータＣＤＬを生成し、その生成した各データＣＤＨ，ＣＤＬを、カウンタ２２とパルスセレクタ２４へ夫々出力するデータ生成回路２８と、を備えている。
【００８２】
このような構成を有する本実施例のデジタル制御発振回路２０においては、外部から周波数制御データＣＤを入力すると共に、リングオシレータ１０に制御信号ＰＡを入力して、リングオシレータ１０でのパルス信号の周回動作を開始させると、出力回路２６から上記一定周期（ＣＤ×Ｔｓ）毎に発振信号としての出力信号ＰＯＵＴ  が出力される。
【００８３】
そして、このようなデジタル制御発振回路２０によれば、リングオシレータ１０から出力されるパルス信号Ｒ１〜Ｒ１６の位相差時間Ｔｓを分解能として、外部から入力される周波数制御データＣＤに対応した発振信号（出力信号ＰＯＵＴ  ）を得ることができるのであるが、本第６実施例のデジタル制御発振回路２０では、前述したようにパルス信号の伝搬遅延時間が非常に短い第４実施例のリングオシレータ１０を用いているため、より小さい値の時間分解能にて、発振信号の周波数制御を行うことができる。
【００８４】
［第７実施例］
次に、第７実施例として、上述した第４実施例のリングオシレータ１０を備え、外部からの基準信号ＰＢを分周又は逓倍して所定周波数の発振信号を出力するように構成された、周波数変換装置３０について説明する。尚、この種の周波数変換装置の構成及び動作については、前述した特開平７−１８３８００号公報に詳細に記載されているため、ここでは、図１１を用いて簡単に説明する。
【００８５】
図１１に示すように、本実施例の周波数変換装置３０は、第５実施例のパルス位相差符号化回路１２と、第６実施例のデジタル制御発振回路２０と、パルス位相差符号化回路１２からのデータＤＯＵＴ  に所定値を乗・除し、その演算後のデータを、デジタル制御発振回路２０へ周波数制御データＣＤとして出力する、請求項８に記載のデータ生成手段としての演算回路３２と、から構成されている。そして、本実施例の周波数変換装置３０においては、パルス位相差符号化回路１２とデジタル制御発振回路２０とで、１つのリングオシレータ１０を共用している。
【００８６】
このような構成を有する本実施例の周波数変換装置３０においては、前述したように、リングオシレータ１０に制御信号ＰＡを入力して、リングオシレータ１０でのパルス信号の周回動作を開始させ、基準信号ＰＢをパルス位相差符号化回路１２に入力すると、パルス位相差符号化回路１２から基準信号ＰＢの周期を表すデータＤＯＵＴ  が出力される。そして、そのデータＤＯＵＴ  は、演算回路３２により、所定値倍或いは所定値分の１に演算されてデジタル制御発振回路２０に入力され、デジタル制御発振回路２０からは、上記演算後のデータに対応した周期の出力信号ＰＯＵＴ  が出力されることとなる。
【００８７】
よって、演算回路３２を、パルス位相差符号化回路１２からのデータＤＯＵＴ  を所定値倍する乗算回路として動作させれば、当該装置３０を、基準信号ＰＢの周期を所定値倍にした発振信号を出力する分周装置として使用することができ、逆に、演算回路３２を、パルス位相差符号化回路１２からのデータＤＯＵＴ  を所定値分の１する除算回路として動作させれば、当該装置３０を、基準信号ＰＢの周期を所定値分の１にした発振信号を出力する逓倍装置として使用することができる。
【００８８】
そして、本実施例の周波数変換装置３０によれば、前述したようにパルス信号の伝搬遅延時間が非常に短い第４実施例のリングオシレータ１０を用いているため、より小さい値の時間分解能にて、基準信号ＰＢの周期の符号化、及び出力信号ＰＯＵＴ  の周波数制御を行うことができるため、高精度な周波数変換を行うことができる。
【００８９】
また、本実施例の周波数変換装置３０では、パルス位相差符号化回路１２とデジタル制御発振回路２０とで、１つのリングオシレータ１０を共用しているため、装置構成を簡素化して小型化を図ることができる。しかも、パルス位相差符号化回路１２にて得られるデータＤＯＵＴ  の時間分解能と、デジタル制御発振回路２０から出力される出力信号ＰＯＵＴ  の時間分解能とが、同一のリングオシレータ１０から出力される各パルス信号Ｒ１〜Ｒ１６間の位相差時間Ｔｓとなるため、基準信号ＰＢを周波数変換する際の精度を一層向上させることができる。
【００９０】
［第８実施例］
次に、第８実施例として、上述した第４実施例のリングオシレータ１０を備え、外部からの基準信号ＰＢに位相同期した発振信号を出力するＰＬＬ装置３４について説明する。尚、以下の説明において、反転回路とは、リングオシレータ１０の第１の反転回路群を構成する反転回路を指しており、偶数段目の反転回路とは、図８に示したようにパルス信号Ｒ１〜Ｒ１６を外部へ出力するための信号端子が設けられたインバータＩＮＶ２，ＩＮＶ４，…，ＩＮＶ３０，ナンドゲートＮＡＮＤ３２を指している。
【００９１】
図１２（ａ）に示す如く、本実施例のＰＬＬ装置３４は、第６実施例のデジタル制御発振回路２０と、外部から入力される基準信号ＰＢとデジタル制御発振回路２０からの出力信号ＰＯＵＴ  との位相差をデジタル値ＤＡに変換するパルス位相差符号化回路３８と、パルス位相差符号化回路３８からのデジタル値ＤＡを受けて、上記基準信号ＰＢと出力信号ＰＯＵＴ  との位相が一致するように、デジタル制御発振回路２０へ周波数制御データＣＤを出力する、請求項９に記載のデータ生成手段としてのループフィルタ（デジタルフィルタ）４０と、を備えている。尚、パルス位相差符号化回路３８は、第５実施例のパルス位相差符号化回路１２とほぼ同様に構成されたものであるが、出力信号ＰＯＵＴ  が立ち上がってから基準信号ＰＢが立ち上がるまでの間にリングオシレータ１０にてメインエッジが伝搬した偶数段目の反転回路の総数を表すデータを生成し、そのデータを基準信号ＰＢと出力信号ＰＯＵＴ  との位相差を表すデータ（デジタル値）ＤＡとして出力する。
【００９２】
このようなＰＬＬ装置３４においては、図１２（ｂ）に示すように、外部から入力される基準信号ＰＢとデジタル制御発振回路２０からの出力信号ＰＯＵＴ  との位相差が、パルス位相差符号化回路３８によりデジタル値ＤＡとして求められ、そのデジタル値ＤＡが「０」となるように、ループフィルタ４０にて周波数制御データＣＤが生成される。そして、その周波数制御データＣＤがデジタル制御発振回路２０に入力され、この結果、基準信号ＰＢの位相と出力信号ＰＯＵＴ  の位相とが一致する。
【００９３】
そして、このＰＬＬ装置３４によれば、パルス位相差符号化回路３８とデジタル制御発振回路２０とが、第４実施例のリングオシレータ１０を備えているため、より小さい値の時間分解能にて、基準信号ＰＢと出力信号ＰＯＵＴ  との位相差の符号化、及び出力信号ＰＯＵＴ  の周波数制御を行うことができるため、高精度なＰＬＬ装置を実現することができる。
【００９４】
尚、本実施例のＰＬＬ装置３４では、デジタル制御発振回路２０とパルス位相差符号化回路３８の夫々が、リングオシレータ１０を備えたものであったが、上述した第７実施例の周波数変換装置３０のように、デジタル制御発振回路２０とパルス位相差符号化回路３８とで、１つのリングオシレータ１０を共用するように構成してもよい。そして、このように構成すれば、装置構成を簡素化して小型化を図ることができる上に、デジタル制御発振回路２０とパルス位相差符号化回路３８における時間分解能を完全に一致させることができるため、信号処理の精度を一層向上させることができる。
【００９５】
一方、上記実施例のＰＬＬ装置３４は、パルス位相差符号化回路３８によって、基準信号ＰＢと出力信号ＰＯＵＴ  との位相差だけを符号化するようにしたものであったが、例えば特開平７−２８３７２２号公報に記載されているように、パルス位相差符号化回路３８により基準信号ＰＢの周期も符号化して、ループフィルタ４０が、基準信号ＰＢの周期を表すデジタル値と上記位相差を表すデジタル値とを用いて周波数制御データＣＤを生成するように構成すれば、基準信号ＰＢと出力信号ＰＯＵＴ  とをより早く位相同期させることができるようになる。
【００９６】
［その他］
上述した第５実施例〜第８実施例において、パルス位相差符号化回路１２，３８とデジタル制御発振回路２０は、第４実施例のリングオシレータ１０を用いて構成したものであったが、第３実施例のリングオシレータ８を用いて構成しても良いし、また、反転回路（インバータ）の連結個数を極めて多くすることができるならば、第１実施例の遅延回路２を用いて構成してもよい。尚、後者の場合には、図９におけるカウンタ１４と図１０におけるカウンタ２２が不要となる。
【図面の簡単な説明】
【図１】第１実施例の遅延回路の構成を説明する説明図である。
【図２】図１の遅延回路について回路動作をシミュレーションした結果を表す図である。
【図３】第２実施例の可変遅延装置の構成を表す構成図である。
【図４】第３実施例のリングオシレータの構成を説明する説明図である。
【図５】図４のリングオシレータについて回路動作をシミュレーションした結果を表す図である。
【図６】第４実施例のリングオシレータの前提となる従来のリングオシレータを表す回路図である。
【図７】図６のリングオシレータの動作を説明するタイムチャートである。
【図８】第４実施例のリングオシレータを表す回路図である。
【図９】第５実施例のパルス位相差符号化回路の構成を表す構成図である。
【図１０】第６実施例のデジタル制御発振回路の構成を表す構成図である。
【図１１】第７実施例の周波数変換装置の構成を表す構成図である。
【図１２】第８実施例のＰＬＬ装置を説明する説明図である。
【符号の説明】
２…遅延回路    ４…パルスセレクタ    ６…可変遅延装置
８，１０…リングオシレータ    １２，３８…パルス位相差符号化回路
１４，２２…カウンタ    １６…パルスセレクタ・エンコーダ回路
１８，２８…データ生成回路    ２０…デジタル制御発振回路
２４…パルスセレクタ    ２６…出力回路    ３０…周波数変換装置
３２…演算回路    ３４…ＰＬＬ装置    ４０…ループフィルタ
【図１】
0003622310.tif 000002
【図２】
0003622310.tif 000003
【図３】
0003622310.tif 000004
【図４】
0003622310.tif 000005
【図５】
0003622310.tif 000006
【図６】
0003622310.tif 000007
【図７】
0003622310.tif 000008
【図８】
0003622310.tif 000009
【図９】
0003622310.tif 000010
【図１０】
0003622310.tif 000011
【図１１】
0003622310.tif 000012
【図１２】
0003622310.tif 000013