(57)【特許請求の範囲】
【請求項１】
複数個のサブフィールドを用いて階調表示を行うディスプレイパネルの駆動方法であって、
２フィールド分の表示期間を、奇数フィールドと偶数フィールドの各１フィールド分の画素データに応じて、複数個Ｎのサブフィールドに分割すると共に、
前記奇数フィールドの画素データに応じて奇数行の表示ライン群の放電セルを選択駆動するサブフィールドと、前記偶数フィールドの画素データに応じて偶数行の表示ライン群の放電セルを選択駆動するサブフィールドとの配列順番を互いに１フィールド分ずらして配列し、
前記奇数フィールドの画素データに応じて前記奇数行の表示ライン群に位置する放電セルの各々を発光又は非発光のいずれか一方の状態に設定せしめるアドレス期間と、前記偶数フィールドの画素データに応じて前記偶数行の表示ライン群に位置する放電セルの各々を発光又は非発光のいずれか一方の状態に設定せしめるアドレス期間とを共に前記２フィールドに亘って設けることを特徴とするディスプレイパネルの駆動方法。
【請求項２】
前記複数個Ｎのサブフィールドの内の連続配置されたＭ個（２≦Ｍ≦Ｎ）のサブフィールドをサブフィールド群とし、
前記サブフィールド群内の前記サブフィールドの各々に、サブフィールド毎に対応した数の維持パルスを前記表示ラインに供給して前記発光セルのみを発光させる維持放電期間を設けると共に、
前記サブフィールド群内で最初に配列されるサブフィールドにおいてのみ前記アドレス期間の前に全ての放電セルを放電せしめることにより前記放電セル各々を発光セル又は非発光セルのいずれか一方の状態に初期化するリセット期間を設け、
前記サブフィールド群内のいずれか一のサブフィールドのアドレス期間において前記画素データに応じて前記奇数行と偶数行の表示ラインに位置する放電セルの各々を発光セル又は非発光セルのいずれか一方の状態に設定せしめることを特徴とする請求項１に記載のディスプレイパネルの駆動方法。
【請求項３】
前記２フィールド分に亘る表示期間の内の時間的に後側のフィールドにおけるサブフィールドの維持放電期間を、複数の分割維持放電期間に分離し、１フィールド内における前記維持パルスの供給タイミングを、隣接する表示ラインにおいて同一に設定することを特徴とする請求項２に記載のディスプレイパネルの駆動方法。
【請求項４】
前記サブフィールド群内のいずれか一のサブフィールドにおけるアドレス期間と、該一のサブフィールドの後に配置されるサブフィールドにおけるアドレス期間において、同一の画像データに応じて前記放電セルの各々を発光セル又は非発光セルのいずれか一方の状態に設定せしめることを特徴とする請求項２に記載のディスプレイパネルの駆動方法。
【請求項５】
前記サブフィールド群内で最後に配列されるサブフィールドにおいて前記維持放電期間の後に前記放電セルの全てを非発光セルに設定する全面消去期間を設けることを特徴とする請求項２に記載のディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、プラズマディスプレイパネル（以下、ＰＤＰと記す）等のディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
従来、ＰＤＰ等のマトリクス表示パネルを階調表示させる方法として、サブフィールド法が知られている。このサブフィールド法では、１フィールドの表示期間を、Ｎビットの画素データの各ビット桁の重み付けに対応した回数だけ発光させるＮ個のサブフィールドに分割して表示を行っている。例えば、１画素当たりの画素データが６ビットの場合、１フィールドの表示期間を６個のサブフィールドＳＦ1〜ＳＦ6に分割する。この際、各サブフィールドＳＦ1〜ＳＦ6の維持放電発光回数を、例えば、順番に１回、２回、４回、８回、１６回、３２回に設定し、これら６個のサブフィールドの組合わせによって６４階調の表示を行っている。
【０００３】
このようなＰＤＰ等のマトリクス表示パネルを駆動する際、ＮＴＳＣ方式等の飛越し走査された映像信号（インターレース映像信号）によって画像表示を行う場合には、その発光輝度の低さを補うべく、走査線変換処理によりインターレース映像信号を順次走査のノンインターレース映像信号に変換して、順次走査にて表示駆動を行うようにしている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述の従来の駆動方法では、走査線変換処理を行うのに大容量のメモリや演算回路等が必要となるため、回路全体が大きくなったりコスト高を招来するという課題があった。
【０００５】
本発明は、上記従来の課題を解決するためになされたものであり、走査線変換処理を不要にしてコストを低減すると共に、発光輝度の低下を抑制することができるディスプレイパネルの駆動方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため請求項１に記載の発明は、複数個のサブフィールドを用いて階調表示を行うディスプレイパネルの駆動方法であって、２フィールド分の表示期間を、奇数フィールドと偶数フィールドの各１フィールド分の画素データに応じて、複数個Ｎのサブフィールドに分割すると共に、前記奇数フィールドの画素データに応じて奇数行の表示ライン群の放電セルを選択駆動するサブフィールドと、前記偶数フィールドの画素データに応じて偶数行の表示ライン群の放電セルを選択駆動するサブフィールドとの配列順番を互いに１フィールド分ずらして配列し、
前記奇数フィールドの画素データに応じて前記奇数行の表示ライン群に位置する放電セルの各々を発光又は非発光のいずれか一方の状態に設定せしめるアドレス期間と、前記偶数フィールドの画素データに応じて前記偶数行の表示ライン群に位置する放電セルの各々を発光又は非発光のいずれか一方の状態に設定せしめるアドレス期間とを共に前記２フィールドに亘って設けることを特徴とする。
【０００７】
かかる駆動方法によれば、発光輝度の低下を防止できると共に、走査線変換処理が不要となって回路の簡素化等によるコストの低減化を実現できる。また、各放電セルに対する選択放電の数が従来の１／２となるため、アドレス時の消費電力が低減できる。
【０００８】
また、請求項２に記載の発明は、請求項２に記載のディスプレイパネルの駆動方法において、前記複数個Ｎのサブフィールドの内の連続配置されたＭ個（２≦Ｍ≦Ｎ）のサブフィールドをサブフィールド群とし、前記サブフィールド群内の前記サブフィールドの各々に、サブフィールド毎に対応した数の維持パルスを前記表示ラインに供給して前記発光セルのみを発光させる維持放電期間を設けると共に、前記サブフィールド群内で最初に配列されるサブフィールドにおいてのみ前記アドレス期間の前に全ての放電セルを放電せしめることにより前記放電セル各々を発光セル又は非発光セルのいずれか一方の状態に初期化するリセット期間を設け、前記サブフィールド群内のいずれか一のサブフィールドのアドレス期間において前記画素データに応じて前記奇数行と偶数行の表示ラインに位置する放電セルの各々を発光セル又は非発光セルのいずれか一方の状態に設定せしめることを特徴とする。
【０００９】
かかる駆動方法によれば、各放電セルに対するリセット放電の数及び選択放電の数が２フィールドで例えば１回となるため、コントラストの向上及びアドレス時の消費電力を低減する。
【００１０】
また、請求項３に記載の発明は、請求項２に記載のディスプレイパネルの駆動方法において、前記２フィールド分に亘る表示期間の内の時間的に後側のフィールドにおけるサブフィールドの維持放電期間を、複数の分割維持放電期間に分離し、１フィールド内における前記維持パルスの供給タイミングを、隣接する表示ラインにおいて同一に設定することを特徴とする。
【００１１】
かかる駆動方法によれば、ディスプレイパネルの奇数行の表示ライン群と偶数行の表示ライン群を駆動する際に、一方の表示ライン群のアドレス期間と他方の表示ライン群の維持放電期間との時間的重なりを防止して、これらのアドレス期間における選択放電の安定性を確保する。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。尚、一実施形態として、プラズマディスプレイパネル（ＰＤＰ）の駆動方法について説明する。
【００１３】
（第１の実施の形態）
第１の実施形態を図１ないし図４を参照して説明する。図１は、本実施形態の駆動方法に基づいてＰＤＰを駆動する駆動装置の構成を示すブロック図、図２は、フレームメモリにおける画素データの書込みと読出しの関係を説明するためのタイミングチャート、図３は、各フィールドとフレームメモリに書込まれるデータとの関係を説明するための説明図、図４は、駆動フォーマットを説明するための説明図である。
【００１４】
図１において、本実施形態の駆動装置１は、Ａ／Ｄ変換器２、データ処理部３、フレームメモリ４、制御部５、アドレスドライバ６、サスティンドライバであるＹ電極ドライバ７，８及びＸ電極ドライバ９，１０を備えて構成されている。
【００１５】
Ａ／Ｄ変換器２は、入力される飛越し走査の映像信号Ｓinを、制御部５から供給される所定周波数のクロック信号ＣＫに同期して１画素当たりＮビット（本実施形態では、Ｎ＝８ビットとしている）の入力画素データＤinに変換して、データ処埋部３に供給する。
【００１６】
データ処理部３は、制御部５から供給される上記クロック信号ＣＫに同期した制御信号ＣＮＴに応じて、誤差拡散処理又はディザ処理等の多階調化処理を行うことにより、入力画素データＤinの下位２ビットを圧縮処理する。これにより、８ビットの入力画素データＤinを６ビットの画素データＰinに圧縮変換してフレームメモリ４に供給する。
【００１７】
フレームメモリ４は、制御部５から供給されるリードライト制御信号ＲＷ等の同期信号に応じて、各画素データＰinの書込みと読み出しを行う。すなわち、図２のタイミングチャートに示すように、フレームメモリ４は、飛び越し走査された各画素データＰinを奇数フィールド（以下、Ａフィールドという）と偶数フィールド（以下、Ｂフィールドという）の順に交互に書き込む。そして、現Ａフィールド期間中に書き込んだ奇数ラインの各画素データＰinを現フレーム期間内（現Ａフィールドと現Ｂフィールドの期間内）に読み出すと共に、Ｂフィールド期間中に書き込んだ偶数ラインの各画素データＰinを現Ｂフィールドと次のＡフィールドの期間内に読み出す。
【００１８】
より具体的には、図３に示すように、ＰＤＰの奇数行の表示ラインに対応したＡフィールドの各画素データＰinをＡ1,1〜Ａ2n-1,m、ＰＤＰの偶数行の表示ラインに対応したＢフィールドの画素データＰinをＢ2,1〜Ｂ2n,m（ただし、ｎ，ｍは自然数）で表すものとすると、画素データＡ1,1〜Ａ2n-1,mを、奇数行の表示ラインに対応するフレームメモリ４の各奇数アドレスの記憶領域に順番に書き込み、次にＢフィールドの画素データＢ2,1〜Ｂ2n,mを、偶数行の表示ラインに対応するフレームメモリ４の偶数アドレスの記憶領域に順次に書き込む。
【００１９】
一方、読み出しの際には、フレームメモリ４に書き込んだ画素データＡ1,1〜Ａ2n-1,m及びＢ2,1〜Ｂ2n,mを、後述する各サブフィールドに対応したビット桁のビットデータずつ分けて、表示ラインの走査周期（１水平走査周期）に同期してアドレスドライバ６に供給する。
【００２０】
制御部５は、入力映像信号Ｓin中に含まれている水平及び垂直同期信号に基づいて、リセットタイミング信号、走査タイミング信号、維持タイミング信号、消去タイミング信号を生成し、これらの生成信号をＹ電極ドライバ７，８及びＸ電極ドライバ９，１０に供給する。
【００２１】
Ｙ電極ドライバ７，８及びＸ電極ドライバ９，１０は、上記の各生成信号で設定されるタイミングに応じて、ＰＤＰの各放電セルの壁電荷量を初期化するためのリセットパルス、アドレスドライバ６より供給される後述の画素データパルスを書き込むための走査パルス、放電発光状態を維持するための維持パルス、上記各放電セルの放電発光を停止させるための消去パルスを生成し、これらの生成パルスを、後述する所定のタイミングで行電極対Ｙ1〜Ｙ2n及びＸ1〜Ｘ2nに供給する。
【００２２】
アドレスドライバ６は、フレームメモリ４より供給される上記の各サブフィールドに対応したビット桁のビットデータに基づいて、各ビットデータに対応する電圧値（階調値）となる画素データパルスを生成し、これらの画素データパルスをＰＤＰの列電極Ｄ1〜Ｄmに供給する。
【００２３】
ＰＤＰには、上記の行電極対Ｙ1〜Ｙ2n及びＸ1〜Ｘ2nと列電極Ｄ1〜Ｄmとが交差する部分に、上記の放電セルＣＬ1,1〜ＣＬ2n,2mがマトリクス状に配列して形成されている。
【００２４】
次に、かかる構成を有するＰＤＰ駆動装置の作動を図４の駆動フォーマットを参照して説明する。
【００２５】
図４において、本実施形態では、典型例として２フィールドから成る表示期間ＴFを、６ビットの画素データＰinに応じて６個のサブフィールドＳＦ1〜ＳＦ6に分割し、且つ１フィールド毎に供給される画素データＰinを２フィールドの表示期間ＴFに対応させている。
【００２６】
各サブフィールドＳＦ1〜ＳＦ6は、リセット期間Ｒ、アドレス期間Ｗ、維持放電期間Ｉ、全面消去期間Ｅで構成されている。
【００２７】
リセット期間Ｒには、Ｙ電極ドライバ７，８及びＸ電極ドライバ９，１０により、行電極対Ｙ1〜Ｙ2n，Ｘ1〜Ｘ2nの各々の対に逆極性の上記リセットパルスを同時に印加し、全ての放電セルＣＬ1,1〜ＣＬ2n,mにリセット放電を生じさせる。これにより、放電セルＣＬ1,1〜ＣＬ2n,m内に所定量の壁電荷を形成して発光セルの状態に初期化する。
【００２８】
アドレス期間Ｗでは、アドレスドライバ６により、ＰＤＰの各行（表示ライン）に対応した画素データパルス群を点順次に列電極Ｄ1〜Ｄmに印加していく。更に、Ｙ電極ドライバ７，８が、画素データパルス群の各印加タイミングと同一のタイミングで、上記走査パルスを行電極Ｙ1〜Ｙ2nに順次に印加していく。この際、走査パルスが印加される行電極と高電圧の上記画素データパルスとが印加される列電極との交差部分の放電セルにのみ放電が生じ、その放電セル内に上記リセット期間Ｒで形成されている壁電荷が選択的に消去される。この選択消去放電により、後述する維持放電期間Ｉにおいて放電発光が生じる発光放電セルと、放電発光が生じない非発光放電セルとが設定される。
【００２９】
次に、Ｙ電極ドライバ７，８及びＸ電極ドライバ９，１０により、行電極Ｙ1〜Ｙ2nと行電極Ｘ1〜Ｘ2nに対して交互に維持パルスを印加する。これにより、上記アドレス期間Ｗにおいて壁電荷が残留したままとなっている発光放電セルだけが、維持パルスが印加される毎に放電発光して、発光状態が維持される。
【００３０】
この発光放電セルが放電発光する際、各サブフィールドＳＦ1〜ＳＦ6の各維持放電期間Ｉ内における発光回数（維持パルスの数）の比は、ＳＦ1：ＳＦ2：ＳＦ3：ＳＦ4：ＳＦ5：ＳＦ6＝１：２：４：８：１６：３２の関係に設定され、また、各サブフィールドＳＦ1〜ＳＦ6の維持放電期間Ｉは、いずれも均しい時間長τに設定されている。すなわち、奇数行の表示ライン群に位置する発光セルＣＬ1,1〜ＣＬ2n-1,mと偶数行の表示ライン群に位置する発光セルＣＬ2,1〜ＣＬ2n,mを駆動する際、一方の表示ライン群のアドレス期間Ｗと他方の表示ライン群の維持放電期間Ｉとが時間的に重なると、アドレス期間Ｗにおける選択放電の安定性が損なわれる虞れがあることから、各サブフィールドＳＦ1〜ＳＦ6の各維持放電期間Ｉを均しい時間長τに設定することで、上記の時間的重なりを生じさせないようにしている。
【００３１】
かかる駆動フォーマットに従ってＰＤＰを駆動すると、図４中に示す第１フィールド期間では、ＰＤＰの奇数行の表示ラインに対し、第１フレームのＡフィールド期間内に供給される画素データＰinの下位３ビットに対応するサブフィールドＳＦ1，ＳＦ2，ＳＦ3において、発光駆動が順次に実行される。
【００３２】
更に、同図中の第２フィールド期間では、ＰＤＰの奇数行の表示ラインに対し、第１フレームのＡフィールド期間内に供給される画素データＰinの上位３ビットに対応するサブフィールドＳＦ4，ＳＦ5，ＳＦ6において発光駆動が順次に実行されると共に、ＰＤＰの偶数行の表示ラインに対し、第１フレームのＢフィールド期間内に供給される画素データＰinの下位３ビットに対応するサブフィールドＳＦ1，ＳＦ2，ＳＦ3において発光駆動が順次に実行される。
【００３３】
更に又、同図中の第３フィールドでは、ＰＤＰの奇数行の表示ラインに対し、第２フレームのＡフィールド期間内に供給される画素データＰinの下位３ビットに対応するサブフィールドＳＦ1，ＳＦ2，ＳＦ3において発光駆動が順次に実行されると共に、ＰＤＰの偶数行の表示ラインに対し、第１フレームのＢフィールド期間内に供給される画素データＰinの上位３ビットに対応するサブフィールドＳＦ4，ＳＦ5，ＳＦ6において発光駆動が順次に実行される。
【００３４】
このように本実施形態の駆動方法では、２フィールドの表示期間ＴFを１フィールド（Ａフィールド又はＢフィールド）分の画素データＰinに応じてＮ個のサブフィールドＳＦ1〜ＳＦNに分割し、それら各サブフィールドＳＦ1〜ＳＦNにおいてＰＤＰの各表示ライン上の放電セルＣＬ1,1〜ＣＬ2n,mを駆動すると共に、上記各サブフィールドＳＦ1〜ＳＦNの配列順番を、隣接する表示ラインにおいて１フィールド分ずらしている。
【００３５】
この結果、発光輝度の低下を防止することが可能となると共に、走査線変換処理が不要となって回路の簡素化等によるコストの低減化を実現することができる。更に、上記アドレス期間Ｗにおける選択消去放電の数が上記従来の半分になり、アドレス時の消費電力を低減することができる。
【００３６】
（第２の実施の形態）
次に、第２の実施の形態を図５乃至図７を参照して説明する。図５は、本実施形態における駆動フォーマットを説明するための説明図であり、図４に対応させて示している。図６は、データ処理部３’の構成を示すブロック図、図７は、選択消去アドレス法を採用した際の発光駆動パターンと、この発光駆動パターンを実施する際にデータ変換部３ｂ’で用いる変換テーブルの一例を示す説明図である。
【００３７】
尚、本実施形態の駆動装置は、図１中のデータ処理部３を図６に示したデータ処理部３’に置き換えた構成となっており、他の構成要素は第１の実施形態と同様である。
【００３８】
以下、本実施形態の特徴点について説明する。図６及び図７において、データ処理部３’の多階調化処理部３ａ’は、Ａ／Ｄ変換器２からの８ビットの入力画素データＤinの内、多階調化処理によって下位５ビットを圧縮することにより、ビット数を減らした３ビットの画素データを生成する。データ変換部３ｂ’は、上記３ビットの画素データを入力し、図７に示すデータ変換テーブルに従って、サブフィールドＳＦ１〜ＳＦ７の各々に対応した第１〜第７ビットからなる７ビットの画素データＰinに変換して出力する。
【００３９】
次に、図５の駆動フォーマットにおいて、第１の特徴点として、２フィールドから成る表示期間ＴFをＮ個（本実施形態では、Ｎ＝７としている）のサブフィールドＳＦ1〜ＳＦ7に分割し、サブフィールドＳＦ1〜ＳＦ5をＡフィールドに属する画素データＰinが供給される期間に割り当て、サブフィールドＳＦ6，ＳＦ7をＢフィールドに属する画素データＰinが供給される期間に割り当てている。ここで、サブフィールドＳＦ6，ＳＦ7の維持放電期間を、複数の分割維持放電期間Ｉ1，Ｉ2及びＩ1’〜Ｉ3’に分割すると共に、これらの分割維持放電期間Ｉ1，Ｉ2及びＩ1’〜Ｉ3’における維持パルスの数とその供給タイミングを、ＰＤＰの隣接する表示ラインにおいて同一に設定している。
【００４０】
更に、第２の特徴点として、Ｎ＝７個のサブフィールドＳＦ1〜ＳＦ7のうち、連続配置された２個以上Ｎ個以下の個数Ｍ（すなわち、２≦Ｍ≦Ｎ）のサブフィールドＳＦ1〜ＳＦMをサブフィールド群とし、サブフィールド群のうちの最初に配置されるサブフィールドＳＦ1にのみリセット期間Ｒが設けられている。尚、本実施形態では、サブフィールド群を構成するサブフィールドＳＦ1〜ＳＦMを、Ｍ＝７個のサブフィールドＳＦ1〜ＳＦ7としている。
【００４１】
更に、サブフィールド群内の最後に配置されるサブフィールドＳＦ7において、維持放電期間Ｉ3’の後に放電セルの全てを非発光セルに設定するための全面消去期間Ｅを設け、サブフィールドＳＦ1〜ＳＦ7内のいずれか１つのサブフィールドのアドレス期間Ｗにおいて、画素データＰinに応じて放電セル各々を選択的に放電せしめて発光セル又は非発光セルのいずれか一方の状態に設定せしめるようにしている。
【００４２】
ここで、第３の特徴点として、上記第２の特徴点において画素テータＰinに応じて放電セル各々を選択的に放電せしめて発光セル又は非発光セルのいずれか一方の状態に設定せしめる工程は、いずれか一のサブフィールドのアドレス期間Ｗと、その一のサブフィールドより時間的に後側に配置される少なくとも一つのサブフィールドのアドレス期間Ｗとにおいて実行されている。
【００４３】
かかる駆動フォーマットに基づいてＰＤＰを駆動すると、第１の特徴点により、奇数行の表示ライン群と偶数行の表示ライン群の駆動の際に、一方の表示ライン群のアドレス期間Ｗと他方の表示ライン群の維持放電期間Ｉ，Ｉ1，Ｉ2，Ｉ1’〜Ｉ3’との時間的重なりを防止することができ、これらのアドレス期間における選択放電の安定性を確保することができる。
【００４４】
更に、上記第２の特徴点により、各放電セルに対するリセット放電の数及び選択放電の数が２フィールドで１回となるため、コントラストを向上させアドレス時の消費電力を低減することができる。
【００４５】
更に、上記第３の特徴により、同一の画素データＰinで少なくとも２回の選択動作を行うことにより、選択動作を確実にすることができる。
【００４６】
尚、第２の実施形態では、選択消去アドレス法を用いた場合を説明したが、これに限らず選択書込みアドレス法を用いた場合にも適用できることは勿諭である。
【００４７】
【発明の効果】
以上説明したように本発明のディスプレイパネルの駆動方法によれば、Ｎ個のサブフィールドを用いて階調表示を行うこととし、２フィールドの表示期間を１フィールド分の画素データに応じてＮ個のサブフィールドに分割し、サブフィールド各々においてディスプレイパネルの表示ラインを駆動すると共に、サブフィールドの配列順番を隣接する表示ラインにおいて１フィールド分ずらしてディスプレイパネルの表示ラインを駆動するようにしたので、発光輝度の低下を防止することができると共に、走査線変換処理が不要となって回路の簡素化等によるコストの低減化を図ることができる。
【００４８】
また、各放電セルに対するリセット放電の数及び選択放電の数を従来の１／２とすることができるため、コントラストの向上及びアドレス時の消費電力を低減することができる。
【図面の簡単な説明】
【図１】本実施形態に係るＰＤＰ駆動装置の構成を示すブロック図である。
【図２】フレームメモリにおける画素データの書込みと読出しの関係を説明するためのタイミングチャートである。
【図３】各フィールドとフレームメモリに書込まれるデータとの関係を説明するための説明図である。
【図４】ＰＤＰを駆動する際の駆動フォーマットを説明するための説明図である。
【図５】第２の実施形態における駆動フォーマットを説明するための説明図である。
【図６】第２の実施形態におけるデータ処理部の構成を示すブロック図である。
【図７】第２の実施形態における発光駆動パターンと、この発光駆動パターンを実施する際のデータ変換テーブルの一例を示す説明図である。
【符号の説明】
１…駆動装置
２…Ａ／Ｄ変換器
３，３’…データ処理部
３ａ’…多階調化処理部
３ｂ’…データ変換部
４…フレームメモリ
５…制御部
６…アドレスドライバ
７，８…Ｙ電極ドライバ
９，１０…Ｘ電極ドライバ
ＣＬ1,1〜ＣＬ2n,m…放電セル
Ｙ1〜Ｙ2n，Ｘ1〜Ｘ2n…行電極
Ｄ1〜Ｄm…列電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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