(57)【特許請求の範囲】
【請求項１】
所定数の発光素子から成る発光ブロックが複数、直線状に配置されてなり、画像形成のための印画データが与えられる発光部と、
複数の発光ブロックの中から駆動すべき発光ブロックを時分割的に選択する選択回路と、
全発光素子分の光量補正データを記憶する補正データ記憶回路と、
発光ブロックの時分割駆動に同期して駆動させる発光ブロック内の発光素子の光量補正データを前記補正データ記憶回路から読出すとともに、該読出した光量補正データと印画データとに基づいて、発光ブロック内の各発光素子を、前記印画データに基づく第１定電流源からの出力の電流値と前記光量補正データによる第２定電流源からの出力の電流値との合計を同じタイミングで与えて個別的に発光駆動させる駆動回路とを含むことを特徴とする画像形成装置。
【請求項２】
所定数の発光素子から成る発光ブロックが複数、直線状に配置されてなり、画像形成のための印画データが与えられる発光部と、
複数の発光ブロックの中から駆動すべき発光ブロックを時分割的に選択する選択回路と、
全発光素子分の光量補正データを記憶する補正データ記憶回路と、
発光ブロックの時分割駆動に同期して駆動させる発光ブロック内の発光素子の光量補正データを前記補正データ記憶回路から読出すとともに、該読出した光量補正データと印画データとに基づいて、発光ブロック内の各発光素子を、前記印画データに基づく電流値と前記光量補正データによる電流値とを、共通の定電流源から、タイミングをずらして与えて個別的に発光駆動させる駆動回路とを含むことを特徴とする画像形成装置。
【請求項３】
所定数の発光素子から成る発光ブロックが複数、直線状に配置されてなり、画像形成のための印画データが与えられる発光部と、
複数の発光ブロックの中から駆動すべき発光ブロックを時分割的に選択する選択回路と、
各発光素子の中から光量を補正すべき発光素子のみをアドレス指定する補正アドレスデータおよびその補正すべき光量を表わす光量補正データを記憶する補正データ記憶回路と、
発光ブロックの時分割駆動に同期して駆動させる発光ブロック内の発光素子の光量補正データと補正アドレスデータとを前記補正データ記憶回路から読出すとともに、該読出した光量補正データと補正アドレスデータと印画データとに基づいて、発光ブロック内の補正アドレスデータで指定される発光素子と指定されない他の発光素子とを、前記指定される発光素子には前記印画データに基づく第１定電流源からの出力の電流値と前記光量補正データによる第２定電流源からの出力の電流値との合計を同じタイミングで与え、前記指定されない発光素子には前記印画データに基づく定電流源からの出力の電流値を与えて同時に発光駆動させる駆動回路とを含むことを特徴とする画像形成装置。
【請求項４】
所定数の発光素子から成る発光ブロックが複数、直線状に配置されてなり、画像形成のための印画データが与えられる発光部と、
複数の発光ブロックの中から駆動すべき発光ブロックを時分割的に選択する選択回路と、
各発光素子の中から光量を補正すべき発光素子のみをアドレス指定する補正アドレスデータおよびその補正すべき光量を表わす光量補正データを記憶する補正データ記憶回路と、
発光ブロックの時分割駆動に同期して駆動させる発光ブロック内の発光素子の光量補正データと補正アドレスデータとを前記補正データ記憶回路から読出すとともに、該読出した光量補正データと補正アドレスデータと印画データとに基づいて、発光ブロック内の補正アドレスデータで指定される発光素子と指定されない他の発光素子とを、前記指定される発光素子には前記印画データに基づく電流値と前記光量補正データによる電流値とを、共通の定電流源から、タイミングをずらして与え、前記指定されない発光素子には前記印画データに基づく電流値を与えて同時に発光駆動させる駆動回路とを含むことを特徴とする画像形成装置。
【請求項５】
前記印画データが複数ビットの階調印画データによって構成され、
前記駆動回路は、複数の第１定電流源を有し、これらの第１定電流源を選択し、該選択された第１定電流源によって発光ブロック内の各発光素子を発光駆動させることを特徴とする請求項１または３記載の画像形成装置。
【請求項６】
前記印画データが複数ビットの階調印画データによって構成され、
前記駆動回路は、複数の定電流源を有し、これらの定電流源を印画データの階調に対応して選択し、該選択された定電流源によって発光ブロック内の各発光素子を発光駆動させることを特徴とする請求項２または４記載の画像形成装置。
【請求項７】
前記光量補正データが複数ビットの補正すべき光量に対応した光量補正データによって構成され、
前記駆動回路は、複数の第２定電流源を有し、これらの第２定電流源を補正すべき光量に対応して選択し、該選択された第２定電流源によって発光ブロック内の各発光素子を発光駆動させることを特徴とする請求項１，３，５のうちの１つに記載の画像形成装置。
【請求項８】
前記光量補正データが複数ビットの補正すべき光量に対応した光量補正データによって構成され、
前記駆動回路は、複数の定電流源を有し、これらの定電流源を補正すべき光量に対応して選択し、該選択された定電流源によって発光ブロック内の各発光素子を発光駆動させることを特徴とする請求項２，４，６のうちの１つに記載の画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の発光素子をダイナミック駆動方式で駆動して画像を形成する画像形成装置に関し、特に発光素子の発光量を補正して画像を形成する画像形成装置に関する。
【０００２】
【従来の技術】
ＬＥＤ素子を複数個配設したＬＥＤアレイは、電子写真方式による画像形成装置のプリンタヘッドとして用いることができ、多数のＬＥＤアレイを設けた画像形成装置では、画像信号に基づいてＬＥＤ素子が選択的に駆動され、１走査線毎に感光体ドラムに光書込みが行われて電子写真方式によって画像が記録紙に形成される。
【０００３】
ＬＥＤアレイの駆動方式としては、大別して、スタティック駆動方式とダイナミック駆動方式とがある。スタティック駆動方式では、各ＬＥＤアレイに対応して駆動回路がそれぞれ設けられ、対応する駆動回路でＬＥＤアレイがそれぞれ駆動される。また、ダイナミック駆動方式では、１つのＬＥＤアレイを駆動する駆動回路とＬＥＤアレイを選択する選択回路とが設けられて、時分割的に選択されたＬＥＤアレイが駆動回路で駆動される。ダイナミック駆動方式はスタティック駆動方式に比べて、少ない回路構成で実現することができ、装置の小型化および低価格化を図ることができる。
【０００４】
【発明が解決しようとする課題】
しかしながら前記ＬＥＤアレイでは、各ＬＥＤ素子の発光量にばらつきが生じることがあり、特にカラーの中間調印画を実施する場合において、色合いの調整に悪影響を与え、印画品位が著しく低下するので好ましくない。
【０００５】
スタティック駆動方式では、各ＬＥＤアレイ毎に駆動回路が設けられるため、各ＬＥＤアレイ毎に発光量の補正を行うことは比較的容易に実現できる。
【０００６】
しかしながら、ダイナミック駆動方式では、１つの駆動回路が複数のＬＥＤアレイを時分割的に駆動するため、各ＬＥＤアレイ毎に発光量の補正を行うことが極めて困難である。
【０００７】
本発明の目的は、複数の発光素子をダイナミック駆動する場合であっても、各発光素子の発光量を精度よく補正できる画像形成装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明は、所定数の発光素子から成る発光ブロックが複数、直線状に配置されてなり、画像形成のための印画データが与えられる発光部と、
複数の発光ブロックの中から駆動すべき発光ブロックを時分割的に選択する選択回路と、
全発光素子分の光量補正データを記憶する補正データ記憶回路と、
発光ブロックの時分割駆動に同期して駆動させる発光ブロック内の発光素子の光量補正データを前記補正データ記憶回路から読出すとともに、該読出した光量補正データと印画データとに基づいて、発光ブロック内の各発光素子を、前記印画データに基づく第１定電流源からの出力の電流値と前記光量補正データによる第２定電流源からの出力の電流値との合計を同じタイミングで与えて個別的に発光駆動させる駆動回路とを含むことを特徴とする画像形成装置である。
また本発明は、所定数の発光素子から成る発光ブロックが複数、直線状に配置されてなり、画像形成のための印画データが与えられる発光部と、
複数の発光ブロックの中から駆動すべき発光ブロックを時分割的に選択する選択回路と、
全発光素子分の光量補正データを記憶する補正データ記憶回路と、
発光ブロックの時分割駆動に同期して駆動させる発光ブロック内の発光素子の光量補正データを前記補正データ記憶回路から読出すとともに、該読出した光量補正データと印画データとに基づいて、発光ブロック内の各発光素子を、前記印画データに基づく電流値と前記光量補正データによる電流値とを、共通の定電流源から、タイミングをずらして与えて個別的に発光駆動させる駆動回路とを含むことを特徴とする画像形成装置である。
本発明に従えば、複数の発光ブロックは時分割的に選択されてダイナミック駆動され、該ブロック内の発光素子が印画データに基づいて駆動される。このとき、全発光素子の発光量のばらつきが光量補正データによって補正されるので、印画品位が向上する。
【０００９】
また本発明は、所定数の発光素子から成る発光ブロックが複数、直線状に配置されてなり、画像形成のための印画データが与えられる発光部と、
複数の発光ブロックの中から駆動すべき発光ブロックを時分割的に選択する選択回路と、
各発光素子の中から光量を補正すべき発光素子のみをアドレス指定する補正アドレスデータおよびその補正すべき光量を表わす光量補正データを記憶する補正データ記憶回路と、
発光ブロックの時分割駆動に同期して駆動させる発光ブロック内の発光素子の光量補正データと補正アドレスデータとを前記補正データ記憶回路から読出すとともに、該読出した光量補正データと補正アドレスデータと印画データとに基づいて、発光ブロック内の補正アドレスデータで指定される発光素子と指定されない他の発光素子とを、前記指定される発光素子には前記印画データに基づく第１定電流源からの出力の電流値と前記光量補正データによる第２定電流源からの出力の電流値との合計を同じタイミングで与え、前記指定されない発光素子には前記印画データに基づく定電流源からの出力の電流値を与えて同時に発光駆動させる駆動回路とを含むことを特徴とする画像形成装置である。
また本発明は、所定数の発光素子から成る発光ブロックが複数、直線状に配置されてなり、画像形成のための印画データが与えられる発光部と、
複数の発光ブロックの中から駆動すべき発光ブロックを時分割的に選択する選択回路と、
各発光素子の中から光量を補正すべき発光素子のみをアドレス指定する補正アドレスデータおよびその補正すべき光量を表わす光量補正データを記憶する補正データ記憶回路と、
発光ブロックの時分割駆動に同期して駆動させる発光ブロック内の発光素子の光量補正データと補正アドレスデータとを前記補正データ記憶回路から読出すとともに、該読出した光量補正データと補正アドレスデータと印画データとに基づいて、発光ブロック内の補正アドレスデータで指定される発光素子と指定されない他の発光素子とを、前記指定される発光素子には前記印画データに基づく電流値と前記光量補正データによる電流値とを、共通の定電流源から、タイミングをずらして与え、前記指定されない発光素子には前記印画データに基づく電流値を与えて同時に発光駆動させる駆動回路とを含むことを特徴とする画像形成装置である。
本発明に従えば、複数の発光ブロックは時分割的に選択されてダイナミック駆動され、該ブロック内の発光素子が印画データに基づいて駆動される。このとき、補正アドレスデータによって指定される所定の発光素子の発光量のばらつきが光量補正データによって補正されるので、印画品位が向上する。また、特定の発光素子の発光量を補正しているため、光量補正データを記憶するための記憶回路の容量を少なくすることができ、装置の小型化を図ることができる。
【００１０】
また本発明は、前記印画データが複数ビットの階調印画データによって構成され、
前記駆動回路は、複数の第１定電流源を有し、これらの第１定電流源を選択し、該選択された第１定電流源によって発光ブロック内の各発光素子を発光駆動させることを特徴とする。
また本発明は、前記印画データが複数ビットの階調印画データによって構成され、
前記駆動回路は、複数の定電流源を有し、これらの定電流源を印画データの階調に対応して選択し、該選択された定電流源によって発光ブロック内の各発光素子を発光駆動させることを特徴とする。
また本発明は、前記光量補正データが複数ビットの補正すべき光量に対応した光量補正データによって構成され、
前記駆動回路は、複数の第２定電流源を有し、これらの第２定電流源を補正すべき光量に対応して選択し、該選択された第２定電流源によって発光ブロック内の各発光素子を発光駆動させることを特徴とする。
また本発明は、前記光量補正データが複数ビットの補正すべき光量に対応した光量補正データによって構成され、
前記駆動回路は、複数の定電流源を有し、これらの定電流源を補正すべき光量に対応して選択し、該選択された定電流源によって発光ブロック内の各発光素子を発光駆動させることを特徴とする。
本発明に従えば、複数ビットの印画データによって階調印画を行うときであっても、全発光素子の発光量のばらつきが光量補正データによって補正されるので、印画品位が向上する。またあるいは、所定の発光素子の発光量のばらつきが光量補正データによって補正されるので、少ない記憶容量で装置を小型化できるとともに、印画品位が向上する。
【００１１】
【発明の実施の形態】
図１は、本発明の基本的構成を示すブロック図である。画像形成装置１は、発光部２、駆動回路３、補正用駆動回路４および選択回路５を含んで構成され、該装置１に接続される制御回路６によって全体の動作が制御される。
【００１２】
発光部２は、複数、たとえば４０個の発光ダイオード素子（ＬＥＤ）アレイＡ１〜Ａ４０が配置されて、走査線上に画像を形成する。各ＬＥＤアレイＡ１〜Ａ４０は、複数、たとえば６４個のＬＥＤ素子でそれぞれ構成される。
【００１３】
駆動回路３は、印画データＤに基づいて単一のＬＥＤアレイ内のＬＥＤ素子を駆動し、具体的には、記憶部７と駆動部８とを含んで構成され、制御回路６から与えられる印画データＤは記憶部７に一旦格納され、駆動部８は該データＤを制御回路６からのストローブ信号ＳＴＢのタイミングで発光部２に与える。
【００１４】
補正用駆動回路４は、補正データＣに基づいて駆動回路３が駆動するＬＥＤ素子を駆動し、具体的には、光量補正データＣを記憶する補正データ記憶回路である記憶部９と、ＬＥＤアレイの時分割駆動に同期して、記憶部９から補正データＣを取出し、ＬＥＤ素子の発光量を補正するための補正回路である駆動部１０とを含んで構成される。制御回路６から与えられる補正データＣは記憶部９に一旦格納され、駆動部１０は該補正データＣを制御回路６からのストローブ信号ＳＴＢのタイミングで、駆動回路３からの印画データＤと併せて発光部２に与える。
【００１５】
選択回路５は、制御回路６から時分割的に与えられる選択信号ＳＥＬに基づいて、ＬＥＤアレイＡ１〜Ａ４０の中から駆動すべきＬＥＤアレイを選択する。したがって、駆動回路３からの印画データＤおよび補正用駆動回路４からの補正データＣを選択されたＬＥＤアレイに与えるダイナミック駆動が実現できる。
【００１６】
図２は、本発明の第１の実施形態を示す回路図である。なお、ここでは１ビットの印画データＤを４ビットの補正データＣ１〜Ｃ４によって補正して、白黒印画を実施する例について説明する。また、全ＬＥＤ素子の光量を補正する例について説明する。
【００１７】
前記発光部２の各ＬＥＤアレイＡ１〜Ａ４０はそれぞれ６４個のＬＥＤ素子Ｌ１〜Ｌ６４から成るので、ＬＥＤ素子Ｌ１〜Ｌ６４は全部で２５６０個設けられる。これらのＬＥＤ素子Ｌ１〜Ｌ６４に対してそれぞれ４ビットの補正データＣ１〜Ｃ４と１ビットの印画データＤとが与えられる。
【００１８】
前記駆動回路３は６４個のブロックＢＬＡ１〜ＢＬＡ６４に分割して構成され、各ブロックＢＬＡ１〜ＢＬＡ６４はシフトレジスタＳＡ、ラッチ回路ＬＡ１、ＡＮＤ回路ＡＡ１および定電流源ＲＡ１を含んで構成される。定電流源ＲＡ１の電流値は所定の値に選ばれ、たとえば１ｍＡ，２ｍＡ，４ｍＡ，８ｍＡのうちのいずれかに選ばれる。なお、シフトレジスタＳＡおよびラッチ回路ＬＡ１が、記憶部７に相当し、定電流源ＲＡ１およびＡＮＤ回路ＡＡ１が、駆動部８に相当する。
【００１９】
前記補正用駆動回路４は、駆動回路３と同様の６４個のブロックＢＬＢ１〜ＢＬＢ６４を構成する４ビットのシフトレジスタＳＢ、４つのラッチ回路ＬＢ１〜ＬＢ４、４つのＡＮＤ回路ＡＢ１〜ＡＢ４、４つの定電流源ＲＢ１〜ＲＢ４、１０２４０ビットのシフトレジスタＳＣおよび各ＬＥＤアレイＡ１〜Ａ４０毎に設けられる４ビットのシフトレジスタＳＤを含んで構成される。補正用の定電流源ＲＢ１〜ＲＢ４の電流値は、たとえば前記定電流源ＲＡ１よりも小さい電流値である０．２ｍＡ，０．４ｍＡ，０．８ｍＡ，１．６ｍＡにそれぞれ選ばれる。なおシフトレジスタＳＣおよびラッチ回路ＬＢ１〜ＬＢ４が記憶部９に相当し、定電流源ＲＢ１〜ＲＢ４およびＡＮＤ回路ＡＢ１〜ＡＢ４が駆動部１０に相当する。
【００２０】
前記選択回路５は、各ＬＥＤアレイＡ１〜Ａ４０を個別的に選択する４０個のトランジスタＴＲ１〜ＴＲ４０から成る。トランジスタＴＲ１〜ＴＲ４０のコレクタ端子には、ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１〜Ｌ６４のカソード端子が共通にそれぞれ接続され、ベース端子には選択信号ＳＥＬ１〜ＳＥＬ４０がそれぞれ与えられ、エミッタ端子はそれぞれ接地される。
【００２１】
図３は、第１実施形態の動作を説明するためのタイミングチャートである。印画データＤは図３（２）に示されるタイミングで、クロック信号ＣＬＫ１に同期してシフトレジスタＳＡに順次的に取込まれ、次に図３（３）に示されるラッチ信号ＬＡＴＣＨのタイミングで、ラッチ回路ＬＡ１に一斉に取込まれる。
【００２２】
ラッチ回路ＬＡ１に取込まれた印画データＤは、ＡＮＤ回路ＡＡ１に与えられ、この出力は図３（４）に示されるストローブ信号ＳＴＢ１によって開閉され、さらに定電流源ＲＡ１を介し、第１ブロックＢＬＡ１では各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１のアノード端子に向けて出力される。
【００２３】
同様にして第２ブロックＢＬＡ２では、定電流源ＲＡ１からの出力が各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ２に向けて出力され、以降同様にされ、第６４ブロックＢＬＡ６４では、定電流源ＲＡ１からの出力が各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ６４に向けて出力される。
【００２４】
選択信号ＳＥＬ１によってＬＥＤアレイＡ１が能動化され、他のＬＥＤアレイＡ２〜Ａ４０が非能動化されているときには、各ブロックＢＬＡ１〜ＢＬＡ６４のラッチ回路ＬＡ１に格納されている印画データ（ＤＡ１）がアレイＡ１のＬＥＤ素子Ｌ１〜Ｌ６４にのみ与えられる。また、選択信号ＳＥＬ２によってＬＥＤアレイＡ２が能動化され、他のＬＥＤアレイＡ１，Ａ３〜Ａ４０が非能動化されているときには、各ブロックＢＬＡ１〜ＢＬＡ６４のラッチ回路ＬＡ１に格納されている印画データ（ＤＡ２）がアレイＡ２のＬＥＤ素子Ｌ１〜Ｌ６４にのみ与えられる。以降同様にされ、選択信号ＳＥＬ４０によってＬＥＤアレイＡ４０が能動化され、他のＬＥＤアレイＡ１〜Ａ３９が非能動化されているときには、各ブロックＢＬＡ１〜ＢＬＡ６４のラッチ回路ＬＡ１に格納されている印画データ（ＤＡ４０）がアレイＡ４０のＬＥＤ素子Ｌ１〜Ｌ６４にのみ与えられる。このようにして、ＬＥＤアレイＡ１〜Ａ４０は時分割的に選択されてダイナミック駆動される。
【００２５】
このとき印画データＤは次のようにして補正される。たとえば印画動作が始まる前に制御回路６からシリアルに出力されてシフトレジスタＳＣに格納された補正データＣは、クロック信号ＣＬＫ２のタイミングで一斉にシフトレジスタＳＤに与えられ、次に図３（１）に示されるクロック信号ＣＬＫ１のタイミングで、４ビットずつ補正データＣ１〜Ｃ４としてパラレルに出力される。
【００２６】
このようにして、ヘッドに対してシリアルに入力された補正データＣを、パラレルに出力することによって、印画速度を低下させることなくＬＥＤ素子の発光量を補正することができる。なお、図示しないけれども、シフトレジスタＳＣから出力された補正データＣ１〜Ｃ４は、シフトレジスタＳＤに与えられるとともに、再びシフトレジスタＳＣに格納される。
【００２７】
補正データＣ１〜Ｃ４は、図３（１）に示されるクロック信号ＣＬＫ１のタイミングで、シフトレジスタＳＢに順次的に取込まれ、次に図３（３）に示されるラッチ信号ＬＡＴＣＨのタイミングで、ラッチ回路ＬＢ１〜ＬＢ４に一斉に取込まれる。
【００２８】
ラッチ回路ＬＢ１〜ＬＢ４に取込まれた補正データＣ１〜Ｃ４は、ＡＮＤ回路ＡＢ１〜ＡＢ４に与えられ、これらの出力は図３（４）に示されるストローブ信号ＳＴＢ１によって開閉され、さらに定電流源ＲＢ１〜ＲＢ４を介し、第１ブロックＢＬＢ１では前記ブロックＢＬＡ１の定電流源ＲＡ１からの出力と併せて、各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１のアノード端子に向けて出力される。
【００２９】
同様にして第２ブロックＢＬＢ２では、定電流源ＲＢ１〜ＲＢ４からの出力が各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ２に向けて出力され、以降同様にされ、第６４ブロックＢＬＢ６４では、定電流源ＲＢ１〜ＲＢ４からの出力が各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ６４に向けて出力される。
【００３０】
したがって、印画データＤに基づく電流値と補正データＣ１〜Ｃ４による電流値との合計がＬＥＤ素子Ｌ１〜Ｌ６４に与えられるので、全ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１〜Ｌ６４の発光量のばらつきを補正することができ、印画品位が向上する。
【００３１】
また、ダイナミック駆動方式のプリンタヘッドにおいて、全ＬＥＤ素子の補正データをヘッド側に格納するようにしたので、制御回路６側の制御の負担を軽減することができる。
【００３２】
また、制御回路６からの印画データＤの転送と補正データＣ１〜Ｃ４の転送とは、同時に行うことが好ましく、この場合、印画速度を一切低下させることなくＬＥＤ素子の発光量を補正することができ、高速印画および高品質印画が可能となる。
【００３３】
また、制御回路６からの補正データＣ１〜Ｃ４の転送は、装置１の電源をオンとしたときに行うことが好ましく、この場合、転送動作の回数が１回となるので補正動作が容易となる。なお、このような動作を可能とするには、装置１内に電源のオンを検出して補正データを自動的に転送するための回路が必要となる。
【００３４】
また、駆動回路３，４を構成する各回路は、アノード側ＩＣチップおよびカソード側ＩＣチップのいずれかに設けることができ、たとえばアノード側ＩＣチップに設けた場合、チップ内の配線を短くすることができるので、高速転送が可能となる。一方、カソード側ＩＣチップに設けた場合、複数のチップに分割配置することができるので、チップの小型化、低価格化が可能であり、また画像形成装置の設計が容易となる。
【００３５】
また、前記記憶部９にバッテリ１１を設けておけば、プリンタヘッドを装置に組込むまでの間、ヘッド側のＩＣチップ内で補正データＣ１〜Ｃ４を保存し、プリンタとの接続時に補正データＣ１〜Ｃ４をプリンタの不揮発メモリに書込むことによって、永久保存データとすることができ、この場合、補正データを持ち運ぶためのメモリなどを別途、準備する必要がなくなる。
【００３６】
図４は、本発明の第２の実施形態を示す回路図である。第１の実施形態と同様にして実現される回路には同様の符号を付して説明は省略する。なお、第２実施形態では４ビットの印画データＤ１〜Ｄ４および４ビットの補正データＣ１〜Ｃ４によって１６階調の印画を実施する例について説明するけれども、各データは４ビットに限るものではなく、たとえば８ビットであってもかまわない。発光部２のＬＥＤ素子Ｌ１〜Ｌ６４に対してそれぞれ４ビットの補正データと４ビットの印画データとが与えられる。
【００３７】
駆動回路３の各ブロックＢＬＡ１〜ＢＬＡ６４は、４ビットのシフトレジスタＳＡ、４つのラッチ回路ＬＡ１〜ＬＡ４、４つのＡＮＤ回路ＡＡ１〜ＡＡ４および４つの定電流源ＲＡ１〜ＲＡ４を含んで構成される。定電流源ＲＡ１〜ＲＡ４の電流値は互いに異なる値に選ばれ、たとえば１ｍＡ，２ｍＡ，４ｍＡ，８ｍＡに選ばれ、４ビット＝１６階調の階調印画が実現する。なお、シフトレジスタＳＡおよびラッチ回路ＬＡ１〜ＬＡ４が記憶部７に相当し、定電流源ＲＡ１〜ＲＡ４およびＡＮＤ回路ＡＡ１〜ＡＡ４が駆動部８に相当する。
【００３８】
補正用駆動回路４は、第１の実施形態と同様にして構成され、補正用の定電流源ＲＢ１〜ＲＢ４の電流値は、たとえば前記定電流源ＲＡ１〜ＲＡ４の電流値の２０％である０．２ｍＡ，０．４ｍＡ，０．８ｍＡ，１．６ｍＡにそれぞれ選ばれる。
【００３９】
次に、第２実施形態の動作を図３を用いて説明する。パラレルに与えられる４ビットの印画データＤ１〜Ｄ４は、図３（２）に示されるタイミングで、クロック信号ＣＬＫ１に同期してシフトレジスタＳＡに順次的に取込まれ、次に図３（３）に示されるラッチ信号ＬＡＴＣＨのタイミングで、ラッチ回路ＬＡ１〜ＬＡ４に一斉に取込まれる。
【００４０】
ラッチ回路ＬＡ１〜ＬＡ４に取込まれた印画データＤ１〜Ｄ４は、ＡＮＤ回路ＡＡ１〜ＡＡ４に与えられ、これらの出力は図３（４）に示されるストローブ信号ＳＴＢ１によって開閉され、さらに定電流源ＲＡ１〜ＲＡ４を介し、第１ブロックＢＬＡ１では各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１のアノード端子に向けて出力される。
【００４１】
同様にして第２ブロックＢＬＡ２では、定電流源ＲＡ１〜ＲＡ４からの出力が各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ２に向けて出力され、以降同様にされ、第６４ブロックＢＬＡ６４では、定電流源ＲＡ１〜ＲＡ４からの出力が各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ６４に向けて出力される。
【００４２】
選択信号ＳＥＬ１によってＬＥＤアレイＡ１が能動化され、他のＬＥＤアレイＡ２〜Ａ４０が非能動化されているときには、各ブロックＢＬＡ１〜ＢＬＡ６４のラッチ回路ＬＡ１〜ＬＡ４に格納されている印画データ（ＤＡ１）が、アレイＡ１のＬＥＤ素子Ｌ１〜Ｌ６４にのみ与えられる。また、選択信号ＳＥＬ２によってＬＥＤアレイＡ２が能動化され、他のＬＥＤアレイＡ１，Ａ３〜Ａ４０が非能動化されているときには、各ブロックＢＬＡ１〜ＢＬＡ６４のラッチ回路ＬＡ１〜ＬＡ４に格納されている印画データ（ＤＡ２）がアレイＡ２のＬＥＤ素子Ｌ１〜Ｌ６４にのみ与えられる。以降同様にされ、選択信号ＳＥＬ４０によってＬＥＤアレイＡ４０が能動化され、他のＬＥＤアレイＡ１〜Ａ３９が非能動化されているときには、各ブロックＢＬＡ１〜ＢＬＡ６４のラッチ回路ＬＡ１〜ＬＡ４に格納されている印画データ（ＤＡ４０）がアレイＡ４０のＬＥＤ素子Ｌ１〜Ｌ６４にのみ与えられる。このようにして、ＬＥＤアレイＡ１〜Ａ４０は時分割的に選択されてダイナミック駆動される。
【００４３】
このとき印画データＤ１〜Ｄ４は第１の形態と同様にして補正される。すなわち、たとえば印画動作が始まる前にシフトレジスタＳＣに格納された補正データＣは、クロック信号ＣＬＫ２のタイミングで一斉にシフトレジスタＳＤに与えられ、次に図３（１）に示されるクロック信号ＣＬＫ１のタイミングで４ビットづつ補正データＣ１〜Ｃ４としてパラレルに出力され、さらにクロック信号ＣＬＫ１のタイミングでシフトレジスタＳＢに順次的に取込まれ、次に図３（３）に示されるラッチ信号ＬＡＴＣＨのタイミングで、ラッチ回路ＬＢ１〜ＬＢ４に一斉に取込まれる。
【００４４】
ラッチ回路ＬＢ１〜ＬＢ４に取込まれた補正データＣ１〜Ｃ４は、ＡＮＤ回路ＡＢ１〜ＡＢ４に与えられてストローブ信号ＳＴＢ１によって開閉され、さらに定電流源ＲＢ１〜ＲＢ４を介し、第１ブロックＢＬＢ１では前記ブロックＢＬＡ１の定電流源ＲＡ１〜ＲＡ４からの出力と同じタイミングで併せて、各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１のアノード端子に向けて出力され、同様にして第２ブロックＢＬＢ２では、定電流源ＲＢ１〜ＲＢ４からの出力が全ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ２に向けて出力され、以降同様にされ、第６４ブロックＢＬＢ６４では、定電流源ＲＢ１〜ＲＢ４からの出力が各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ６４に向けて出力される。
【００４５】
したがって、印画データＤ１〜Ｄ４に基づく電流値と補正データＣ１〜Ｃ４による電流値との合計がＬＥＤ素子Ｌ１〜Ｌ６４に与えられるので、階調印画を行うときであっても、全ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１〜Ｌ６４の発光量のばらつきを補正することができ、印画品位が向上する。また、ダイナミック駆動方式のプリンタヘッドにおいて、全ＬＥＤ素子の補正データをヘッド側に格納するようにしたので、制御回路６側の制御の負担を軽減することができる。
【００４６】
図５は、本発明の第３の実施形態の回路図である。本形態の装置では、シリアルで入力される印画データＤおよび補正データＣをシリアルで出力しており、図４に示されるシフトレジスタＳＣ，ＳＤに代わって、ＬＥＤアレイＡ１〜Ａ４０毎に６４ビットのシフトレジスタＳＥ１〜ＳＥ４０が設けられる。なお、第２形態と同様にして構成される回路には同様の符号を付して示し説明は省略する。
【００４７】
駆動回路３の１ブロックＢＬＡ１〜ＢＬＡ６４は、４ビットのシフトレジスタＳＦ、４つのＡＮＤ回路ＡＡ１〜ＡＡ４および４つの定電流源ＲＡ１〜ＲＡ４を含んで構成される。なお本形態では、シフトレジスタＳＦが記憶部７に相当する。
【００４８】
シリアルに与えられる印画データＤは、クロック信号ＣＬＫ１のタイミングで、シフトレジスタＳＦに４ビット分順次的に取込まれ、次に、ストローブ信号ＳＴＢ１のタイミングでＬＥＤ素子Ｌ１〜Ｌ６４のアノード端子に向けて、第２形態と同様にしてパラレルに出力される。
【００４９】
補正用駆動回路４の１ブロックＢＬＢ１〜ＢＬＢ６４は、駆動回路３と同様にして構成される、４ビットのシフトレジスタＳＧ、４つのＡＮＤ回路ＡＢ１〜ＡＢ４および４つの定電流源ＲＢ１〜ＲＢ４に加えて、前記シフトレジスタＳＥ１〜ＳＥ４０と、書込み時にハイレベルとなり、読出し時にローレベルとなる制御信号ＷＲによって制御されるトライステートバッファＴＢ１〜ＴＢ７，…とを含んで構成される。なお、シフトレジスタＳＥ１〜ＳＥ４０が記憶部９に相当する。
【００５０】
まず、書込み時の動作について説明する。ハイレベルの制御信号ＷＲによってバッファＴＢ１，ＴＢ２は導通し、バッファＴＢ３〜ＴＢ７，…はハイインピーダンスとなって遮断される。したがって、補正データＣがシフトレジスタＳＥ１〜ＳＥ４０に順次格納される。
【００５１】
次に、読出し時の動作について説明する。ローレベルの制御信号ＷＲによってバッファＴＢ１，ＴＢ２はハイインピーダンスとなって遮断され、バッファＴＢ３〜ＴＢ７，…は導通する。したがって、シフトレジスタＳＥ１〜ＳＥ４０に格納された補正データＣが補正データＣａとして出力される。
【００５２】
ここで、ＡＮＤ回路ＡＣ１〜ＡＣ４０およびＯＲ回路ＯＡ１〜ＯＡ４０がさらに設けられ、ＡＮＤ回路ＡＣ１〜ＡＣ４０では反転バッファＴＢ３からの出力と選択信号ＳＥＬ１〜ＳＥＬ４０との論理和がそれぞれ求められる。ＡＮＤ回路ＡＣ１〜ＡＣ４０からの出力は、バッファＴＢ２からの出力とともにＯＲ回路ＯＡ１〜ＯＡ４０に与えられ、その出力はシフトレジスタＳＥ１〜ＳＥ４０にそれぞれ与えられる。
【００５３】
また、ＡＮＤ回路ＡＤ１〜ＡＤ４０とＯＲ回路ＯＢとがさらに設けられ、ＡＮＤ回路ＡＤ１〜ＡＤ４０では、シフトレジスタＳＥ１〜ＳＥ４０からの出力と選択信号ＳＥＬ１〜ＳＥＬ４０との論理和がそれぞれ求められる。ＡＮＤ回路ＡＤ１〜ＡＤ４０からの出力はＯＲ回路ＯＢに与えられ、選択信号ＳＥＬ１〜ＳＥＬ４０によって能動化されているＬＥＤアレイＡ１〜Ａ４０に対応するＬＥＤ素子Ｌ１〜Ｌ６４の補正データＣが選択されてシリアルに出力される。なお、出力された補正データＣは再びシフトレジスタＳＥ１〜ＳＥ４０に入力される。
【００５４】
このようにしてシリアルに出力される補正データＣａは、クロック信号ＣＬＫ１のタイミングで、シフトレジスタＳＧに順次的に取込まれ、次にストローブ信号ＳＴＢ１のタイミングで、前記駆動回路３からの出力と併せてＬＥＤ素子Ｌ１〜Ｌ６４のアノード端子に向けて、第２形態と同様にしてパラレルに出力される。
【００５５】
したがって、印画データＤに基づく電流値と補正データＣａによる電流値との合計がＬＥＤ素子Ｌ１〜Ｌ６４に与えられるので、全ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１〜Ｌ６４の発光量のばらつきを補正することができ、印画品位が向上する。また、シフトレジスタＳＦ，ＳＧのみで記憶部７，９をそれぞれ構成して、簡単な構成でかつ印画速度を低下させずに発光量を補正して、印画品位を向上させることができる。
【００５６】
図６は、本発明の第４の実施形態の回路図である。本形態の装置は、印画データＤと補正データＣとで定電流源を共用して用いるものであり、このために異なるパルス幅のストローブ信号ＳＴＢ１ａ，ＳＴＢ２ａを用いて、ＬＥＤ素子Ｌ１〜Ｌ６４の通電時間を制御することで発光量を制御している。なお、第２形態と同様にして構成される回路には同様の符号を付して示し、説明は省略する。
【００５７】
第２形態に対して本形態の駆動回路４は補正用の定電流源ＲＢ１〜ＲＢ４を含まずに構成され、駆動回路３にはＯＲ回路ＯＣ１〜ＯＣ４が設けられる。該ＯＲ回路ＯＣ１〜ＯＣ４には、駆動回路４のＡＮＤ回路ＡＢ１〜ＡＢ４からの出力と、駆動回路３のＡＮＤ回路ＡＡ１〜ＡＡ４からの出力とがそれぞれ入力され、その出力は定電流源ＲＡ１〜ＲＡ４にそれぞれ与えられる。
【００５８】
第２形態と同様にしてラッチ回路ＬＡ１〜ＬＡ４に一斉に取込まれた印画データＤ１〜Ｄ４は、ＡＮＤ回路ＡＡ１〜ＡＡ４に与えられ、これらの出力は図３（８）に示されるストローブ信号ＳＴＢ１ａによって開閉され、ＯＲ回路ＯＣ１〜ＯＣ４、さらに定電流源ＲＡ１〜ＲＡ４を介して、各ＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１のアノード端子に向けて出力される。
【００５９】
また、第２形態と同様にしてラッチ回路ＬＢ１〜ＬＢ４に一斉に取込まれた補正データＣ１〜Ｃ４は、ＡＮＤ回路ＡＢ１〜ＡＢ４に与えられ、これらの出力は図３（９）に示されるストローブ信号ＳＴＢ２ａに基づき、同一の定電流源をタイミングをずらして用いることによって開閉され、前記ＯＲ回路ＯＣ１〜ＯＣ４に向けて出力される。
【００６０】
したがって、ストローブ信号ＳＴＢ１ａが与えられているときには、各ブロックＢＬＡ１〜ＢＬＡ６４のラッチ回路ＬＡ１〜ＬＡ４に格納されている印画データＤ１〜Ｄ４が、選択されたＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１〜Ｌ６４に与えられ、前記ストローブ信号ＳＴＢ１ａとはパルス幅の異なるストローブ信号ＳＴＢ２ａが与えられているときには、補正データＣ１〜Ｃ４が、選択されたＬＥＤアレイＡ１〜Ａ４０のＬＥＤ素子Ｌ１〜Ｌ６４に与えられる。
【００６１】
このように本形態では、異なるパルス幅のストローブ信号ＳＴＢ１ａ，ＳＴＢ２ａによって印画データＤ１〜Ｄ４と補正データＣ１〜Ｃ４とをタイミングをずらして駆動するようにしたので、定電流源ＲＡ１〜ＲＡ４を共用して用いることができ、構成を簡略化することができる。
【００６２】
図７は、本発明の第５の実施形態を示し、図１の記憶部９の具体的な回路図である。記憶部９が第１形態のシフトレジスタＳＣ，ＳＤに代わって、補正アドレス記憶回路１２と補正データ記憶回路１３とが設けられる以外は、同様にして構成される。
【００６３】
第１〜第４の形態が全ＬＥＤ素子の発光量を補正することを特徴とするのに対して、本形態の装置は、全ＬＥＤ素子中の特定のＬＥＤ素子の発光量のみを補正することを特徴とする。なお本形態では、各ＬＥＤアレイＡ１〜Ａ４０中の５個のＬＥＤ素子の発光量を補正する例、すなわち全部で２００個のＬＥＤ素子の発光量を補正する例について説明する。
【００６４】
補正アドレス記憶回路１２および補正データ記憶回路１３は、ＬＥＤアレイＡ１〜Ａ４０毎に、５個のＬＥＤ素子分の補正アドレスおよび光量変動補正データをそれぞれ記憶している。補正アドレスは６ビットデータで最大６４のアドレス指定が可能である。補正用の駆動回路４では、ＬＥＤアレイＡ１〜Ａ４０の時分割駆動に同期して、前記記憶回路１２，１３から補正アドレスおよび補正データを取出し、該補正アドレスで指定されるＬＥＤ素子の発光量を補正する。
【００６５】
補正アドレス記憶回路１２は具体的に、ＬＥＤアレイＡ１〜Ａ４０毎に補正すべき５個のＬＥＤ素子分のアドレスを記憶するメモリ１５、各ＬＥＤアレイ分の補正アドレスをそれぞれデコードする５個のデコーダＤＥ１〜ＤＥ５、該デコーダＤＥ１〜ＤＥ５からの出力がそれぞれ与えられる６４個のＯＲ回路ＯＤ１〜ＯＤ６４、およびデコーダ回路ＯＤ１〜ＯＤ６４からの出力がそれぞれ与えられる６４ビットのシフトレジスタＳＦを含んで構成される。前記メモリ１５は、１列４０ビットのシフトレジスタが３０個並列に並んで構成される。
【００６６】
１ブロックカウンタ１４は、クロック信号ＣＬＫ１に基づいて１ブロック毎の信号を作成し、該信号に応答してメモリ１５から１つのＬＥＤアレイ分の補正アドレスが出力される。該アドレスはデコーダＤＥ１〜ＤＥ５でデコードされてＯＲ回路ＯＤ１〜ＯＤ６４にそれぞれ与えられる。６４ビットのシフトレジスタＳＦには、補正すべきＬＥＤ素子分のビットに「１」が格納され、他のビットには「０」が格納される。シフトレジスタＳＦに格納されたデータは、クロック信号ＣＬＫ１のタイミングで出力される。
【００６７】
補正データ記憶回路１３は具体的に、２００個のＬＥＤ素子分の補正データを記憶するメモリ１６、４つのラッチ回路ＳＧ１〜ＳＧ４および４つのＡＮＤ回路ＡＥ１〜ＡＥ４を含んで構成される。メモリ１６には、第１のＬＥＤアレイＡ１の補正すべき第１のＬＥＤ素子に対応する補正データが第１番目に記憶されており、以降順番に２００番目までの補正データが記憶されている。
【００６８】
前記シフトレジスタＳＦから出力されたデータに応答して、メモリ１６に記憶された補正データがラッチ回路ＳＧ１〜ＳＧ４に与えられる。具体的には、シフトレジスタＳＦからの出力が「１」のときには補正データが転送され、「０」のときには転送されない。ラッチ回路ＳＧ１〜ＳＧ４に転送された補正データは、ＡＮＤ回路ＡＥ１〜ＡＥ４を介して、シフトレジスタＳＦからの出力が「１」のときのみに出力される。
【００６９】
したがって、ＡＮＤ回路ＡＥ１〜ＡＥ４からは、補正すべきＬＥＤ素子への印画データＤの出力のタイミングと同期して補正データＣ１〜Ｃ４が出力される。このため、全ＬＥＤ素子の中の特定のＬＥＤ素子の発光量を補正することができ、これによって記憶回路の容量を少なくできて、装置の小型化、簡略化および低価格化が図れる。また、補正データ量が少なくなるので、転送に要する時間を短縮することができ、高速印画が可能となる。
【００７０】
なお、発光量を補正するＬＥＤ素子は、全素子の平均発光量よりも低い発光量の素子の中から選ぶことが好ましい。一般に、発光量のばらつきは平均発光量に対して±１５％程度であるが、プラス側に比べてマイナス側の方が、濃度むらとして観察されやすい。したがって、マイナス側のみを補正することが好ましい。たとえば、−１５％の素子のみを補正することが好ましい。
【００７１】
【発明の効果】
以上のように本発明によれば、複数の発光ブロックを時分割的に選択してダイナミック駆動し、該ブロック内の発光素子を印画データに基づいて駆動するときにおいて、全発光素子の発光量のばらつきを光量補正データによって補正するようにしたので、印画品位が向上する。
【００７２】
また本発明によれば、特定の発光素子の発光量のばらつきを補正アドレスデータおよび光量補正データによって補正するようにしたので、少ない容量で補正することができ、装置の小型化を図ることができる。
【００７３】
また本発明によれば、複数ビットの印画データによって階調印画を行うとともに、全発光素子の発光量のばらつきを補正するようにしたので、印画品位が向上した階調印画が可能となる。またあるいは、所定の発光素子の発光量のばらつきを補正するようにしたので、少ない記憶容量で装置を小型化できるとともに、印画品位が向上した階調印画が可能となる。
【図面の簡単な説明】
【図１】本発明の基本的な構成を示すブロック図である。
【図２】本発明の第１の実施形態の回路図である。
【図３】第１実施形態の動作を説明するためのタイミングチャートである。
【図４】本発明の第２実施形態の回路図である。
【図５】本発明の第３の実施形態の回路図である。
【図６】本発明の第４の実施形態の回路図である。
【図７】本発明の第５の実施形態を示し、図１の記憶部９の具体的な回路図である。
【符号の説明】
１  画像形成装置
２  発光部
３  駆動回路
４  補正用駆動回路
５  選択回路
６  制御回路
７，９  記憶部
８，１０  駆動部
１２  補正アドレス記憶回路
１３  補正データ記憶回路
Ａ１〜Ａ４０  ＬＥＤアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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