(57)【特許請求の範囲】
【請求項１】
第１の入出力端子と、第２の入出力端子と、第３の入出力端子とを具備する電力分配合成回路において、
上記第１の入出力端子に一端が接続され、他端が接地されている第１のインダクタと；
上記第２の入出力端子に一端が接続されている第２のインダクタと；
上記第３の入出力端子に一端が接続されている第３のインダクタと；
上記第１の入出力端子に一端が接続され、上記第２の入出力端子に他端が接続されている第１のキャパシタと；
上記第１の入出力端子に一端が接続され、上記第３の入出力端子に他端が接続されている第２のキャパシタと；
上記第２のインダクタの他端に一端が接続され、他端が接地されている第３のキャパシタと；
上記第３のインダクタの他端に一端が接続され、他端が接地されている第４のキャパシタと；
上記第２の入出力端子と上記第３の入出力端子との間に接続されている第１の抵抗素子と；
を有し、
上記第１、第２および第３の入出力端子に接続される負荷インピーダンスをＺ０、信号周波数をｆ０としたときに、
上記第１のインダクタのインダクタンスＬ１を
Ｌ1＝（１／２）×（２1/2Ｚ0／２πｆ0）……式（２２）
とし、上記第１および第２のキャパシタのキャパシタンスＣ１を
Ｃ1＝１／（２πｆ0×２1/2Ｚ0）……式（２３）
とし、上記第２および第３のインダクタのインダクタンスＬ２を
Ｌ2＝（４／３）×（２1/2Ｚ0／２πｆ0）……式（２４）
とし、上記第３および第４のキャパシタのキャパシタンスＣ２を
Ｃ2＝３×｛１／（２πｆ0×２1/2Ｚ0）｝……式（２５）
とし、上記第１の抵抗素子の抵抗値Ｒを
Ｒ＝２Ｚ0……式（２６）
とし、
前記信号周波数ｆ0における前記第１、第２、第３の入力端子の入出力整合条件と、前記第１の入力端子と前記第２の入力端子との間と、前記第１の入力端子と前記第３の入力端子との間の分配・合成比を等しくする条件と、前記第２の入力端子と前記第３の入力端子との間のアイソレーション条件を満足することを特徴とする電力分配合成回路。
【請求項２】
第１の入出力端子と、第２の入出力端子と、第３の入出力端子とを具備する電力分配合成回路において、
上記第１の入出力端子に一端が接続され、他端が接地された第１のキャパシタと；
上記第１の入出力端子に一端が接続され、上記第２の入出力端子に他端が接続された第１のインダクタと；
上記第１の入出力端子に一端が接続され、上記第３の入出力端子に他端が接続された第２のインダクタと；
上記第２の入出力端子に一端が接続された第３のインダクタと；
上記第３の入出力端子に一端が接続された第４のインダクタと；
上記第３のインダクタの他端に一端が接続され、他端が接地された第２のキャパシタと；
上記第４のインダクタの他端に一端が接続され、他端が接地された第３のキャパシタと；
上記第２の入出力端子と上記第３の入出力端子との間に接続されている第１の抵抗素子と；
を有し、
上記第１、第２および第３の入出力端子に接続される負荷インピーダンスをＺ０、信号周波数をｆ０としたときに、
上記第１および第２のインダクタのインダクタンスＬ１を
Ｌ1＝２1/2Ｚ0／２πｆ0……式（２８）
とし、上記第１のキャパシタのキャパシタンスＣ１を
Ｃ1＝２／（２πｆ0×２1/2Ｚ0）……式（２７）
とし、上記第３および第４のインダクタのインダクタンスＬ２を
Ｌ2＝（１／３）×（２1/2Ｚ0／２πｆ0）……式（２９）
とし、上記第２および第３のキャパシタのキャパシタンスＣ２を
Ｃ2＝（３／４）×｛１／（２πｆ0×２1/2Ｚ0）｝……式（３０）
とし、上記第１の抵抗素子の抵抗値Ｒを
Ｒ＝２Ｚ0……式（３１）
とし、
前記信号周波数ｆ0における前記第１、第２、第３の入力端子の入出力整合条件と、前記第１の入力端子と前記第２の入力端子との間と、前記第１の入力端子と前記第３の入力端子との間の分配・合成比を等しくする条件と、前記第２の入力端子と前記第３の入力端子との間のアイソレーション条件を満足することを特徴とする電力分配合成回路。
【請求項３】
第１の入出力端子と、第２の入出力端子と、第３の入出力端子とを具備する電力分配合成回路において、
上記第１の入出力端子に一端が接続され、他端が接地されている第１のインダクタと；
上記第２の入出力端子に一端が接続されている第３のインダクタと；
上記第３の入出力端子に一端が接続されている第４のインダクタと；
上記第１の入出力端子に一端が接続され、上記第２の入出力端子に他端が接続されている第１のキャパシタと；
上記第１の入出力端子に一端が接続されている第２のキャパシタと；
上記第２の入出力端子に一端が接続され、上記第３の入出力端子に他端が接続されている第３のキャパシタと；
上記第２のキャパシタの他端に一端が接続され、上記第３の入出力端子に他端が接続されている第４のキャパシタと；
上記第２のキャパシタの他端に一端が接続され、他端が接地されている第２のインダクタと；
上記第３のインダクタの他端に一端が接続され、他端が接地されている第５のキャパシタと；上記第４のインダクタの他端に一端が接続され、他端が接地されている第６のキャパシタと；
上記第２のキャパシタの他端に一端が接続され、他端が接地されている第１の抵抗素子と；
を有し、
上記第１、第２および第３の入出力端子に接続される負荷インピーダンスをＺ０、信号周波数をｆ０としたときに、
上記第１および第２のインダクタンスのインダクタＬ１を
Ｌ1＝（２1/2−１）×（Ｚ0／２πｆ0）……式（３４）
とし、上記第２および第３のキャパシタのキャパシタンスＣ１を
Ｃ1＝１／（２πｆ0×Ｚ0）……式（３２）
とし、上記第３および第４のインダクタのインダクタンスＬ２を
Ｌ2＝｛４（２1/2−１）／３｝×（Ｚ0／２πｆ0）……式（３５）
とし、上記第１および第４のキャパシタのキャパシタンスＣ２を
Ｃ2＝２1/2／（２πｆ0×Ｚ0）……式（３３）
とし、上記第５および第６のキャパシタのキャパシタンスＣ３を
Ｃ3＝３（１＋２1/2）／（２πｆ0×Ｚ0）……式（３６）
とし、上記第１の抵抗素子の抵抗値Ｒを
Ｒ＝Ｚ0……式（３７）
とし、
前記信号周波数ｆ0における前記第１、第２、第３の入力端子の入出力整合条件と、前記第１の入力端子と前記第２の入力端子との間と、前記第１の入力端子と前記第３の入力端子との間の分配・合成比を等しくする条件と、前記第２の入力端子と前記第３の入力端子との間のアイソレーション条件と位相差９０度の条件を満足することを特徴とする電力分配合成回路。
【請求項４】
第１の入出力端子と、第２の入出力端子と、第３の入出力端子とを具備する電力分配合成回路において、
上記第１の入出力端子に一端が接続され、他端が接地されている第１のキャパシタと；
上記第２の入出力端子に一端が接続されている第５のインダクタと；
上記第３の入出力端子に一端が接続されている第６のインダクタと；
上記第１の入出力端子に一端が接続され、上記第２の入出力端子に他端が接続されている第１のインダクタと；
上記第１の入出力端子に一端が接続されている第２のインダクタと；
上記第２の入出力端子に一端が接続され、上記第３の入出力端子に他端が接続されている第３のインダクタと；
上記第２のインダクタの他端に一端が接続され、上記第３の入出力端子に他端が接続されている第４のインダクタと；
上記第２のインダクタの他端に一端が接続され、他端が接地されている第２のキャパシタと；
上記第５のインダクタの他端に一端が接続され、他端が接地されている第３のキャパシタと；
上記第６のインダクタの他端に一端が接続され、他端が接地されている第４のキャパシタと；
上記第２のインダクタの他端に一端が接続され、他端が接地されている第１の抵抗素子と；
を有し、
上記第１、第２および第３の入出力端子に接続される負荷インピーダンスをＺ０、信号周波数をｆ０としたときに、
上記第２および第３のインダクタンスのインダクタＬ１を
Ｌ1＝Ｚ0／２πｆ0……式（３８）
とし、上記第１及び第２のキャパシタのキャパシタンスＣ１を
Ｃ1＝（１＋２1/2）／（２πｆ0×Ｚ0）……式（４０）
とし、上記第１および第４のインダクタのインダクタンスＬ２を
Ｌ2＝Ｚ0／（２1/2×２πｆ0）……式（３９）
とし、上記第３および第４のキャパシタのキャパシタンスＣ２を
Ｃ2＝｛３（１＋２1/2）／４｝×｛１／（２πｆ0×Ｚ0）｝……式（４２）
とし、上記第５および第６のインダクタのインダクタンスＬ３を
Ｌ3＝｛（２1/2−１）／３｝×（Ｚ0／２πｆ0）……式（４１）
とし、上記第１の抵抗素子の抵抗値Ｒを
Ｒ＝Ｚ0……式（４３）
とし、
前記信号周波数ｆ0における前記第１、第２、第３の入力端子の入出力整合条件と、前記第１の入力端子と前記第２の入力端子との間と、前記第１の入力端子と前記第３の入力端子との間の分配・合成比を等しくする条件と、前記第２の入力端子と前記第３の入力端子との間のアイソレーション条件と位相差９０度の条件を満足することを特徴とする電力分配合成回路。
【請求項５】
第１の入出力端子と、第２の入出力端子と、第３の入出力端子とを具備する電力分配合成回路において、
上記第１の入出力端子に一端が接続され、他端が接地されている第１のインダクタと；
上記第２の入出力端子に一端が接続されている第４のインダクタと；
上記第３の入出力端子に一端が接続されている第５のインダクタと；
上記第１の入出力端子に一端が接続されている第１のキャパシタと；
上記第１の入出力端子に一端が接続され、上記第３の入出力端子に他端が接続されている第２のキャパシタと；
上記第１のキャパシタの他端に一端が接続され、他端が接地されている第２のインダクタと；
上記第１のキャパシタの他端に一端が接続され、他端が接地されている第３のキャパシタと；上記第１のキャパシタの他端に一端が接続され、上記第２の入出力端子に他端が接続されている第３のインダクタと；
上記第２の入出力端子に一端が接続され、他端が接地されている第４のキャパシタと；
上記第４のインダクタの他端に一端が接続され、他端が接地されている第５のキャパシタと；
上記第５のインダクタの他端に一端が接続され、他端が接地されている第６のキャパシタと；
上記第１のキャパシタの他端に一端が接続され、上記第２のキャパシタの他端に他端が接続されている第１の抵抗素子と；
を有し、
上記第１、第２および第３の入出力端子に接続される負荷インピーダンスをＺ０、信号周波数をｆ０としたときに、
上記第１のインダクタのインダクタンスＬ１を
Ｌ1＝（１／２）×（２1/2Ｚ0／２πｆ0）……式（４４）
とし、上記第１および第２のキャパシタのキャパシタンスＣ１を
Ｃ1＝１／（２πｆ0×２1/2Ｚ0）……式（４５）
とし、上記第２のインダクタのインダクタンスＬ２を
Ｌ2＝２1/2Ｚ0／２πｆ0……式（４６）
とし、上記第３のキャパシタのキャパシタンスＣ２を
Ｃ2＝ｔａｎ｛（π×θ）／３６０｝／（２πｆ0×Ｚ0）……式（４７）
とし、上記第４のキャパシタのキャパシタンスＣ３を
Ｃ3＝［ｔａｎ｛（π×θ）／３６０｝／（２πｆ0×Ｚ0）］＋｛１／（２πｆ0×２1/2Ｚ0）……式（４８）
とし、上記第３のインダクタのインダクタンスＬ３を
Ｌ3＝［Ｚ0×ｓｉｎ｛（π×θ）／１８０｝］／２πｆ0……式（４９）
とし、上記第４および第５のインダクタのインダクタンスＬ４を
Ｌ4＝（４／３）×（２1/2Ｚ0／２πｆ0）……式（５０）
とし、上記第５および第６のキャパシタのキャパシタンスＣ４を
Ｃ4＝３／（２πｆ0×２1/2Ｚ0）……式（５１）
とし、上記第１の抵抗素子の抵抗値Ｒを
Ｒ＝２Ｚ0……式（５２）
とし、
前記信号周波数ｆ0における前記第１、第２、第３の入力端子の入出力整合条件と、前記第１の入力端子と前記第２の入力端子との間と、前記第１の入力端子と前記第３の入力端子との間の分配・合成比を等しくする条件と、前記第２の入力端子と前記第３の入力端子との間のアイソレーション条件と位相差θ度の条件を満足することを特徴とする電力分配合成回路。
【請求項６】
第１の入出力端子と、第２の入出力端子と、第３の入出力端子とを具備する電力分配合成回路において、
上記第１の入出力端子に一端が接続され、他端が接地されている第１のインダクタと；
上記第２の入出力端子に一端が接続されている第４のインダクタと；
上記第３の入出力端子に一端が接続されている第５のインダクタと；
上記第１の入出力端子に一端が接続されている第１のキャパシタと；
上記第１の入出力端子に一端が接続され、上記第３の入出力端子に他端が接続されている第２のキャパシタと；
上記第１のキャパシタの他端に一端が接続され、他端が接地されている第３のキャパシタと；上記第１のキャパシタの他端に一端が接続され、上記第２の入出力端子に他端が接続されている第３のインダクタと；
上記第２の入出力端子に一端が接続され、他端が接地されている第４のキャパシタと；
上記第４のインダクタの他端に一端が接続され、他端が接地されている第５のキャパシタと；
上記第５のインダクタの他端に一端が接続され、他端が接地されている第６のキャパシタと；
上記第１のキャパシタの他端に一端が接続され、上記第２のキャパシタの他端に他端が接続されている第１の抵抗素子と；
を有し、
上記第１、第２および第３の入出力端子に接続される負荷インピーダンスをＺ０、信号周波数をｆ０としたときに、
上記第１のインダクタのインダクタンスＬ１を
Ｌ1＝（１／２）×（２1/2Ｚ0／２πｆ0）……式（４４）
とし、上記第１および第２のキャパシタのキャパシタンスＣ１を
Ｃ1＝１／（２πｆ0×２1/2Ｚ0）……式（４５）
とし、上記第３のキャパシタのキャパシタンスＣ２を
Ｃ2＝［ｔａｎ（π×θ／３６０）−１／２1/2］／（２πｆ0Ｚ0）
とし、上記第４のキャパシタのキャパシタンスＣ３を
Ｃ3＝［ｔａｎ｛（π×θ）／３６０｝／（２πｆ0×Ｚ0）］＋｛１／（２πｆ0×２1/2Ｚ0）……式（４８）
上記第３のインダクタのインダクタンスＬ３を
Ｌ3＝［Ｚ0×ｓｉｎ｛（π×θ）／１８０｝］／２πｆ0……式（４９）
とし、上記第４および第５のインダクタのインダクタンスＬ４を
Ｌ4＝（４／３）×（２1/2Ｚ0／２πｆ0）……式（５０）
とし、上記第５および第６のキャパシタのキャパシタンスＣ４を
Ｃ4＝３／（２πｆ0×２1/2Ｚ0）……式（５１）
とし、上記第１の抵抗素子の抵抗値Ｒを
Ｒ＝２Ｚ0……式（５２）
とし、上記第２の入出力端子と上記第３の入出力端子とに入力される信号の位相差をθとし、また、上記第２の入出力端子と上記第３の入出力端子とから出力される信号の位相差をθとした場合、θ＞３５．２６°であり、
前記信号周波数ｆ0における前記第１、第２、第３の入力端子の入出力整合条件と、前記第１の入力端子と前記第２の入力端子との間と、前記第１の入力端子と前記第３の入力端子との間の分配・合成比を等しくする条件と、前記第２の入力端子と前記第３の入力端子との間のアイソレーション条件を満足することを特徴とする電力分配合成回路。
【請求項７】
第１の入出力端子と、第２の入出力端子と、第３の入出力端子とを具備する電力分配合成回路において、
上記第１の入出力端子に一端が接続され、他端が接地されている第１のインダクタと；
上記第２の入出力端子に一端が接続されている第４のインダクタと；
上記第３の入出力端子に一端が接続されている第５のインダクタと；
上記第１の入出力端子に一端が接続されている第１のキャパシタと；
上記第１の入出力端子に一端が接続され、上記第３の入出力端子に他端が接続されている第２のキャパシタと；
上記第１のキャパシタの他端に一端が接続され、上記第２の入出力端子に他端が接続されている第３のインダクタと；
上記第２の入出力端子に一端が接続され、他端が接地されている第４のキャパシタと；
上記第４のインダクタの他端に一端が接続され、他端が接地されている第５のキャパシタと；
上記第５のインダクタの他端に一端が接続され、他端が接地されている第６のキャパシタと；
上記第１のキャパシタの他端に一端が接続され、上記第２のキャパシタの他端に他端が接続されている第１の抵抗素子と；
を有し、
上記第１、第２および第３の入出力端子に接続される負荷インピーダンスをＺ０、信号周波数をｆ０としたときに、
上記第１のインダクタのインダクタンスＬ１を
Ｌ1＝（１／２）×（２1/2Ｚ0／２πｆ0）……式（４４）
とし、上記第１および第２のキャパシタのキャパシタンスＣ１を
Ｃ1＝１／（２πｆ0×２1/2Ｚ0）……式（４５）
とし、上記第４のキャパシタのキャパシタンスＣ３を
Ｃ3＝［ｔａｎ｛（π×θ）／３６０｝／（２πｆ0×Ｚ0）］＋｛１／（２πｆ0×２1/2Ｚ0）……式（４８）
とし、上記第３のインダクタのインダクタンスＬ３を
Ｌ3＝［Ｚ0×ｓｉｎ｛（π×θ）／１８０｝］／２πｆ0……式（４９）
とし、上記第４および第５のインダクタのインダクタンスＬ４を
Ｌ4＝（４／３）×（２1/2Ｚ0／２πｆ0）……式（５０）
とし、上記第５および第６のキャパシタのキャパシタンスＣ４を
Ｃ4＝３／（２πｆ0×２1/2Ｚ0）……式（５１）
とし、上記第１の抵抗の抵抗値Ｒを
Ｒ＝２Ｚ0……式（５２）
とし、上記第２の入出力端子と上記第３の入出力端子とに入力される信号の位相差をθとし、また、上記第２の入出力端子と上記第３の入出力端子とから出力される信号の位相差をθとした場合、θ＝３５．２６°であり、
前記信号周波数ｆ0における前記第１、第２、第３の入力端子の入出力整合条件と、前記第１の入力端子と前記第２の入力端子との間と、前記第１の入力端子と前記第３の入力端子との間の分配・合成比を等しくする条件と、前記第２の入力端子と前記第３の入力端子との間のアイソレーション条件を満足することを特徴とする電力分配合成回路。
【請求項８】
第１の入出力端子と、第２の入出力端子と、第３の入出力端子とを具備する電力分配合成回路において、
上記第１の入出力端子に一端が接続され、他端が接地されている第１のインダクタと；
上記第２の入出力端子に一端が接続されている第４のインダクタと；
上記第３の入出力端子に一端が接続されている第５のインダクタと；
上記第１の入出力端子に一端が接続されている第１のキャパシタと；
上記第１の入出力端子に一端が接続され、上記第３の入出力端子に他端が接続されている第２のキャパシタと；
上記第１のキャパシタの他端に一端が接続され、他端が接地されている第２のインダクタと；
上記第１のキャパシタの他端に一端が接続され、上記第２の入出力端子に他端が接続されている第３のインダクタと；
上記第２の入出力端子に一端が接続され、他端が接地されている第４のキャパシタと；
上記第４のインダクタの他端に一端が接続され、他端が接地されている第５のキャパシタと；
上記第５のインダクタの他端に一端が接続され、他端が接地されている第６のキャパシタと；
上記第１のキャパシタの他端に一端が接続され、上記第２のキャパシタの他端に他端が接続されている第１の抵抗素子と；
を有し、
上記第１、第２および第３の入出力端子に接続される負荷インピーダンスをＺ０、信号周波数をｆ０としたときに、
上記第１のインダクタのインダクタンスＬ１を
Ｌ1＝（１／２）×（２1/2Ｚ0／２πｆ0）……式（４４）
とし、上記第１および第２のキャパシタのキャパシタンスＣ１を
Ｃ1＝１／（２πｆ0×２1/2Ｚ0）……式（４５）
とし、上記第２のインダクタのインダクタンスＬ２を
Ｌ2＝Ｚ0／｛［１／２1/2−ｔａｎ（π×θ／３６０）］×（２πｆ0）｝
とし、上記第４のキャパシタのキャパシタンスＣ３を
Ｃ3＝［ｔａｎ｛（π×θ）／３６０｝／（２πｆ0×Ｚ0）］＋｛１／（２πｆ0×２1/2Ｚ0）……式（４８）
とし、上記第３のインダクタのインダクタンスＬ３を
Ｌ3＝［Ｚ0×ｓｉｎ｛（π×θ）／１８０｝］／２πｆ0……式（４９）
とし、上記第４および第５のインダクタのインダクタンスＬ４を
Ｌ4＝（４／３）×（２1/2Ｚ0／２πｆ0）……式（５０）
とし、上記第５および第６のキャパシタのキャパシタンスＣ４を
Ｃ4＝３／（２πｆ0×２1/2Ｚ0）……式（５１）
とし、上記第１の抵抗素子の抵抗値Ｒを
Ｒ＝２Ｚ0……式（５２）
とし、上記第２の入出力端子と上記第３の入出力端子とに入力される信号の位相差をθとし、また、上記第２の入出力端子と上記第３の入出力端子とから出力される信号の位相差をθとした場合、θ＜３５．２６°であり、
前記信号周波数ｆ0における前記第１、第２、第３の入力端子の入出力整合条件と、前記第１の入力端子と前記第２の入力端子との間と、前記第１の入力端子と前記第３の入力端子との間の分配・合成比を等しくする条件と、前記第２の入力端子と前記第３の入力端子との間のアイソレーション条件を満足することを特徴とする電力分配合成回路。
【請求項９】
第１の入出力端子と、第２の入出力端子と、第３の入出力端子とを具備する電力分配合成回路において、
上記第１の入出力端子に一端が接続され、他端が接地されている第１のキャパシタと；
上記第２の入出力端子に一端が接続されている第５のインダクタと；
上記第３の入出力端子に一端が接続されている第６のインダクタと；
上記第１の入出力端子に一端が接続されている第１のインダクタと；
上記第１の入出力端子に一端が接続され、上記第３の入出力端子に他端が接続されている第２のインダクタと；
上記第１のインダクタの他端に一端が接続され、他端が接地されている第２のキャパシタと；
上記第１のインダクタの他端に一端が接続され、他端が接地されている第３のインダクタと；
上記第１のインダクタの他端に一端が接続され、上記第２の入出力端子に他端が接続されている第３のキャパシタと；
上記第２の入出力端子に一端が接続され、他端が接地されている第４のインダクタと；
上記第５のインダクタの他端に一端が接続され、他端が接地されている第４のキャパシタと；
上記第６のインダクタの他端に一端が接続され、他端が接地されている第５のキャパシタと；
上記第１のインダクタの他端に一端が接続され、上記第２のインダクタの他端に他端が接続されている第１の抵抗素子と；
を有し、
上記第１、第２および第３の入出力端子に接続される負荷インピーダンスをＺ０、信号周波数をｆ０としたときに、
上記第１および第２のインダクタのインダクタンスＬ１を
Ｌ1＝２1/2Ｚ0／２πｆ0……式（５４）
とし、上記第１のキャパシタのキャパシタンスＣ１を
Ｃ1＝２／（２πｆ0×２1/2Ｚ0）……式（５３）
とし、上記第３のインダクタのインダクタンスＬ２を
Ｌ2＝Ｚ0／［２πｆ0×ｔａｎ｛（π×θ）／３６０｝］……式（５６）
とし、上記第２のキャパシタのキャパシタンスＣ２を
Ｃ2＝１／（２πｆ0×２1/2Ｚ0）……式（５５）
とし、上記第４のインダクタのインダクタンスＬ３を
Ｌ3＝［２1/2／｛２1/2ｔａｎ（π×θ／３６０）＋１｝］×（Ｚ0／２πｆ0）……式（５７）
とし、上記第３のキャパシタのキャパシタンスＣ３を
Ｃ3＝１／［２πｆ0×Ｚ0×ｓｉｎ｛（π×θ）／１８０｝］……式（５８）
とし、上記第５および第６のインダクタのインダクタンスＬ４を
Ｌ4＝（１／３）×（２1/2Ｚ0／２πｆ0）……式（５９）
とし、上記第４および第５のキャパシタのキャパシタンスＣ４を
Ｃ4＝（３／４）×｛１／（２πｆ0×２1/2Ｚ0）｝……式（６０）
とし、上記第１の抵抗素子の抵抗値Ｒを
Ｒ＝２Ｚ0……式（６１）
とし、
前記信号周波数ｆ0における前記第１、第２、第３の入力端子の入出力整合条件と、前記第１の入力端子と前記第２の入力端子との間と、前記第１の入力端子と前記第３の入力端子との間の分配・合成比を等しくする条件と、前記第２の入力端子と前記第３の入力端子との間のアイソレーション条件と位相差θ度の条件を満足することを特徴とする電力分配合成回路。
【請求項１０】
第１の入出力端子と、第２の入出力端子と、第３の入出力端子とを具備する電力分配合成回路において、
上記第１の入出力端子に一端が接続され、他端が接地されている第１のキャパシタと；
上記第２の入出力端子に一端が接続されている第５のインダクタと；
上記第３の入出力端子に一端が接続されている第６のインダクタと；
上記第１の入出力端子に一端が接続されている第１のインダクタと；
上記第１の入出力端子に一端が接続され、上記第３の入出力端子に他端が接続されている第２のインダクタと；
上記第１のインダクタの他端に一端が接続され、他端が接地されている第３のインダクタと；
上記第１のインダクタの他端に一端が接続され、上記第２の入出力端子に他端が接続されている第３のキャパシタと；
上記第２の入出力端子に一端が接続され、他端が接地されている第４のインダクタと；
上記第５のインダクタの他端に一端が接続され、他端が接地されている第４のキャパシタと；
上記第６のインダクタの他端に一端が接続され、他端が接地されている第５のキャパシタと；
上記第１のインダクタの他端に一端が接続され、上記第２のインダクタの他端に他端が接続されている第１の抵抗素子と；
を有し、
上記第１、第２および第３の入出力端子に接続される負荷インピーダンスをＺ０、信号周波数をｆ０としたときに、
上記第１および第２のインダクタのインダクタンスＬ１を
Ｌ1＝２1/2Ｚ0／２πｆ0……式（５４）
とし、上記第１のキャパシタのキャパシタンスＣ１を
Ｃ1＝２／（２πｆ0×２1/2Ｚ0）……式（５３）
とし、上記第３のインダクタのインダクタンスＬ２を
Ｌ2＝Ｚ0／｛［ｔａｎ（π×θ／３６０）−１／２1/2］×（２πｆ0）｝
とし、上記第４のインダクタのインダクタンスＬ３を
Ｌ3＝［２1/2／｛２1/2ｔａｎ（π×θ／３６０）＋１｝］×（Ｚ0／２πｆ0）……式（５７）
とし、上記第３のキャパシタのキャパシタンスＣ３を
Ｃ3＝１／［２πｆ0×Ｚ0×ｓｉｎ｛（π×θ）／１８０｝］……式（５８）
とし、上記第５および第６のインダクタのインダクタンスＬ４を
Ｌ4＝（１／３）×（２1/2Ｚ0／２πｆ0）……式（５９）
とし、上記第４および第５のキャパシタのキャパシタンスＣ４を
Ｃ4＝（３／４）×｛１／（２πｆ0×２1/2Ｚ0）｝……式（６０）
とし、上記第１の抵抗素子の抵抗値Ｒを
Ｒ＝２Ｚ0……式（６１）
とし、上記第２の入出力端子と上記第３の入出力端子とに入力される信号の位相差をθとし、また、上記第２の入出力端子と上記第３の入出力端子とから出力される信号の位相差をθとした場合、θ＞３５．２６°であり、
前記信号周波数ｆ0における前記第１、第２、第３の入力端子の入出力整合条件と、前記第１の入力端子と前記第２の入力端子との間と、前記第１の入力端子と前記第３の入力端子との間の分配・合成比を等しくする条件と、前記第２の入力端子と前記第３の入力端子との間のアイソレーション条件を満足することを特徴とする電力分配合成回路。
【請求項１１】
第１の入出力端子と、第２の入出力端子と、第３の入出力端子とを具備する電力分配合成回路において、
上記第１の入出力端子に一端が接続され、他端が接地されている第１のキャパシタと；
上記第２の入出力端子に一端が接続されている第５のインダクタと；
上記第３の入出力端子に一端が接続されている第６のインダクタと；
上記第１の入出力端子に一端が接続されている第１のインダクタと；
上記第１の入出力端子に一端が接続され、上記第３の入出力端子に他端が接続されている第２のインダクタと；
上記第１のインダクタの他端に一端が接続され、上記第２の入出力端子に他端が接続されている第３のキャパシタと；
上記第２の入出力端子に一端が接続され、他端が接地されている第４のインダクタと；
上記第５のインダクタの他端に一端が接続され、他端が接地されている第４のキャパシタと；
上記第６のインダクタの他端に一端が接続され、他端が接地されている第５のキャパシタと；
上記第１のインダクタの他端に一端が接続され、上記第２のインダクタの他端に他端が接続されている第１の抵抗素子と；
を有し、
上記第１、第２および第３の入出力端子に接続される負荷インピーダンスをＺ０、信号周波数をｆ０としたときに、
上記第１および第２のインダクタのインダクタンスＬ１を
Ｌ1＝２1/2Ｚ0／２πｆ0……式（５４）
とし、上記第１のキャパシタのキャパシタンスＣ１を
Ｃ1＝２／（２πｆ0×２1/2Ｚ0）……式（５３）
とし、上記第４のインダクタのインダクタンスＬ３を
Ｌ3＝［２1/2／｛２1/2ｔａｎ（π×θ／３６０）＋１｝］×（Ｚ0／２πｆ0）……式（５７）
とし、上記第３のキャパシタのキャパシタンスＣ３を
Ｃ3＝１／［２πｆ0×Ｚ0×ｓｉｎ｛（π×θ）／１８０｝］……式（５８）
とし、上記第５および第６のインダクタのインダクタンスＬ４を
Ｌ4＝（１／３）×（２1/2Ｚ0／２πｆ0）……式（５９）
とし、上記第４および第５のキャパシタのキャパシタンスＣ４を
Ｃ4＝（３／４）×｛１／（２πｆ0×２1/2Ｚ0）｝……式（６０）
とし、上記第１の抵抗素子の抵抗値Ｒを
Ｒ＝２Ｚ0……式（６１）
とし、上記第２の入出力端子と上記第３の入出力端子とに入力される信号の位相差をθとし、また、上記第２の入出力端子と上記第３の入出力端子とから出力される信号の位相差をθとした場合、θ＝３５．２６°であり、
前記信号周波数ｆ0における前記第１、第２、第３の入力端子の入出力整合条件と、前記第１の入力端子と前記第２の入力端子との間と、前記第１の入力端子と前記第３の入力端子との間の分配・合成比を等しくする条件と、前記第２の入力端子と前記第３の入力端子との間のアイソレーション条件を満足することを特徴とする電力分配合成回路。
【請求項１２】
第１の入出力端子と、第２の入出力端子と、第３の入出力端子とを具備する電力分配合成回路において、
上記第１の入出力端子に一端が接続され、他端が接地されている第１のキャパシタと；
上記第２の入出力端子に一端が接続されている第５のインダクタと；
上記第３の入出力端子に一端が接続されている第６のインダクタと；
上記第１の入出力端子に一端が接続されている第１のインダクタと；
上記第１の入出力端子に一端が接続され、上記第３の入出力端子に他端が接続されている第２のインダクタと；
上記第１のインダクタの他端に一端が接続され、他端が接地されている第２のキャパシタと；
上記第１のインダクタの他端に一端が接続され、上記第２の入出力端子に他端が接続されている第３のキャパシタと；
上記第２の入出力端子に一端が接続され、他端が接地されている第４のインダクタと；上記第５のインダクタの他端に一端が接続され、他端が接地されている第４のキャパシタと；
上記第６のインダクタの他端に一端が接続され、他端が接地されている第５のキャパシタと；
上記第１のインダクタの他端に一端が接続され、上記第２のインダクタの他端に他端が接続されている第１の抵抗素子と；
を有し、
上記第１、第２および第３の入出力端子に接続される負荷インピーダンスをＺ０、信号周波数をｆ０としたときに、
上記第１および第２のインダクタのインダクタンスＬ１を
Ｌ1＝２1/2Ｚ0／２πｆ0……式（５４）
とし、上記第１のキャパシタのキャパシタンスＣ１を
Ｃ1＝２／（２πｆ0×２1/2Ｚ0）……式（５３）
とし、上記第２のキャパシタのキャパシタンスＣ２を
Ｃ2＝［１／２1/2−ｔａｎ（π×θ／３６０）］／（２πｆ0Ｚ0）
とし、上記第４のインダクタのインダクタンスＬ３を
Ｌ3＝［２1/2／｛２1/2ｔａｎ（π×θ／３６０）＋１｝］×（Ｚ0／２πｆ0）……式（５７）
とし、上記第３のキャパシタのキャパシタンスＣ３を
Ｃ3＝１／［２πｆ0×Ｚ0×ｓｉｎ｛（π×θ）／１８０｝］……式（５８）
とし、上記第５および第６のインダクタのインダクタンスＬ４を
Ｌ4＝（１／３）×（２1/2Ｚ0／２πｆ0）……式（５９）
とし、上記第４および第５のキャパシタのキャパシタンスＣ４を
Ｃ4＝（３／４）×｛１／（２πｆ0×２1/2Ｚ0）｝……式（６０）
とし、上記第１の抵抗素子の抵抗値Ｒを
Ｒ＝２Ｚ0……式（６１）
とし、上記第２の入出力端子と上記第３の入出力端子とに入力される信号の位相差をθとし、また、上記第２の入出力端子と上記第３の入出力端子とから出力される信号の位相差をθとした場合、θ＜３５．２６°であり、
前記信号周波数ｆ0における前記第１、第２、第３の入力端子の入出力整合条件と、前記第１の入力端子と前記第２の入力端子との間と、前記第１の入力端子と前記第３の入力端子との間の分配・合成比を等しくする条件と、前記第２の入力端子と前記第３の入力端子との間のアイソレーション条件を満足することを特徴とする電力分配合成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、無線周波数帯において、周波数ｆ０の高周波信号を、同相、位相差９０度、位相差θ度で分配合成するとともに、不要波を抑圧する電力分配合成回路に関するものである。
【０００２】
【従来の技術】
偶高調波ミキサは、局部発振波の二倍波と信号波との混合波を出力するミキサであり、局部発振波の二倍波と信号波との混合を行うことによって、局部発振波の偶数次の高調波を抑圧することができる。この偶高調波ミキサの構成は、既に種々報告されている。
【０００３】
図３４は、従来の偶高調波直交復調器ＤＭ１１を示す回路図である。
【０００４】
偶高調波直交復調器ＤＭ１１は、ＲＦ端子４６１から入力される周波数ｆｒｆの高周波信号を、９０度位相差、等振幅の２つの信号波に分配する９０度電力分配合成回路４６８と、局部発振回路４６４で発生した局部発振波を受けて等位相、等振幅の２つの信号波に分配する０度電力分配合成回路４６５と、分配された信号波と局部発振波とを混合し、Ｉ信号、Ｑ信号をそれぞれ出力する偶高調波ミキサ４６６、４６７と、ベースバンドのＩ信号が出力されるベースバンドＩ端子４６２と、ベースバンドのＱ信号が出力されるベースバンドＱ端子４６３とによって構成されている。
【０００５】
次に、従来の偶高調波直交復調器ＤＭ１１の動作について説明する。
【０００６】
偶高調波ミキサ４６６が、受信信号と局部発振波の二倍波とを混合し、ベースバンドのＩ信号をベースバンドＩ端子に出力し、また、偶高調波ミキサ４６７が、受信信号と局部発振波の二倍波とを混合し、ベースバンドのＱ信号をベースバンドＩ端子に出力する。
【０００７】
図３３は、従来の偶高調波直交復調器ＤＭ１１に使用されている従来の偶高調波ミキサ４６６を示す回路図である。
【０００８】
従来の偶高調波ミキサ４６６は、１９９６年に開催された、ＩＥＥＥ主催、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｍｉｃｒｏｗａｖｅ  Ｓｙｍｐｏｓｉｕｍの１９９６ＭＴＴ−Ｓ  Ｄｉｇｅｓｔの９６７ページから９７０ページに記載されているミキサである。
【０００９】
従来の偶高調波ミキサ４６６において、ＡＰＤＰ（アンチパラレルダイオードペア）４５１は、互いに逆極性のミキサダイオードが並列に接続されている回路である。
【００１０】
ＲＦ端子４５２は、周波数ｆｒｆの高周波信号が入力される端子であり、ベースバンド信号阻止用のキャパシタ４５５を介して、ＡＰＤＰ４５１の一端（Ａ端）に接続されている。
【００１１】
ベースバンド端子４５３は、混合出力であるベースバンド信号が出力される端子であり、高周波信号阻止用のインダクタ４５６を介して、ＲＦ端子４５２が接続される端子と同じＡＰＤＰ４５１の一端（Ａ端）に接続されている。
【００１２】
また、ＬＯ端子４５４は、周波数ｆｐの局部発振波が入力される端子であり、ＲＦ端子４５２とベースバンド端子４５３とが接続されている端子とは異なるＡＰＤＰ４５１の他端（Ｂ端）に接続されている。
【００１３】
また、先端開放スタブ４５７は、ＡＰＤＰ４５１のＡ端に接続された先端開放スタブであり、先端短絡スタブ４５８は、ＡＰＤＰ４５１のＢ端に接続された先端短絡スタブである。なお、上記スタブは、分布定数線路である。
【００１４】
偶高調波ミキサ４６６は、先端開放スタブ４５７と先端短絡スタブ４５８とを用いて、局部発振波の周波数ｆｐと、入力高周波信号の周波数ｆｒｆ（＝２ｆｐ）とを合波するミキサである。
【００１５】
なお、偶高調波ミキサ４６７の構成は、偶高調波ミキサ４６６の構成と同様である。
【００１６】
次に、偶高調波ミキサ４６６の動作について、説明する。
【００１７】
偶高調波ミキサ４６６において、先端開放スタブ４５７と先端短絡スタブ４５８とは、局部発振波の周波数ｆｐの概略四分の一の波長、すなわち、入力高周波信号の周波数ｆｒｆ（＝２ｆｐ）の概略二分の一波長となるように、スタブの長さが設計されている。
【００１８】
先端開放スタブ４５７は、ＡＰＤＰ４５１の端子のうちで、ＲＦ端子４５２とベースバンド端子４５３との側の端子（Ａ端）に接続され、ＤＣ近傍とｆｒｆ（＝２ｆｐ）近傍とにおいて、高インピーダンスとなり、したがって、ＡＰＤＰ４５１は、ＲＦ端子４５２とベースバンド端子４５３とに接続される。
【００１９】
一方、先端開放スタブ４５７は、ｆｐ近傍において、低インピーダンスとなり、ＡＰＤＰ４５１は、接地される。逆に、先端短絡スタブ４５８は、ＡＰＤＰ４５１の端子のうちで、ＬＯ端子４５４側の端子（Ｂ端）に接続され、ＤＣ近傍とｆｒｆ近傍とにおいて、低インピーダンスとなり、ＡＰＤＰ４５１は、接地される。一方、先端短絡スタブ４５８は、ｆｐ近傍において、高インピーダンスになり、したがって、ＡＰＤＰ４５１は、ＬＯ端子４５４に接続される。
【００２０】
偶高調波ミキサ４６６において、ＬＯ端子４５４に局部発振波が供給されると、ミキサダイオードが半周期ごとにＯＮして電流が流れる。これによって、ＡＰＤＰ４５１は、半周期ごとにコンダクタンスが高まる動作をする。このために、ＡＰＤＰ４５１を適用してミキサを構成すると、ＡＰＤＰ４５１があたかも局部発振波の偶数次の高調波で変調されているように見え、したがって、局部発振波の二倍波２ｆｐと信号波ｆｒｆとが混合され、局部発振波ｆｐと信号波ｆｒｆとの混合が抑制される。
【００２１】
この偶高調波ミキサ４６６によれば、２つのダイオードのバランスのみによって、局部発振波の偶数次の高調波を抑制することができ、通常の平衡型のミキサと比較して、はるかに高い抑制が可能である。
【００２２】
なお、偶高調波ミキサ４６７の動作は、偶高調波ミキサ４６６の動作と同様である。
【００２３】
図３５は、分布定数線路を組み合わせた従来のウィルキンソン型電力分配合成回路ＤＭ１２を示す図である。
【００２４】
図３４に示す従来の偶高調波直交復調器ＤＭ１１における０度電力分配合成回路４６５として、従来、図３５に示す分布定数線路を組み合わせたウィルキンソン型電力分配合成回路ＤＭ１２が使用されている。
【００２５】
図３６は、分布定数線路を組み合わせた従来のブランチライン型９０度電力分配合成回路ＤＭ１３を示す図である。
【００２６】
図３４に示す従来の偶高調波直交復調器ＤＭ１１における９０度電力分配合成回路４６８として、従来、図３６に示す分布定数線路を組み合わせたブランチライン型９０度電力分配合成回路ＤＭ１３が一般的に使用されている。
【００２７】
従来のウィルキンソン型電力分配合成回路ＤＭ１２において、入出力端子４７１、４７２、４７３に接続される負荷インピーダンスをＺ０とすると、周波数ｆ０で電気長９０度、特性インピーダンスＺの分布定数線路４７４、４７５の特性インピーダンスＺ１は、
Ｚ１＝２１／２Ｚ０……式（１）
であり、抵抗素子４７６の抵抗値Ｒは、
Ｒ＝２Ｚ０……式（２）
である。
【００２８】
分布定数線路を組み合わせた従来のブランチライン型９０度電力分配合成回路ＤＭ１３において、入出力端子４８１、４８２、４８３に接続される負荷インピーダンスをＺ０とすると、周波数ｆ０で電気長９０度、特性インピーダンスＺ１の分布定数線路４８４、４８５の特性インピーダンスＺ１は、
Ｚ１＝Ｚ０／２１／２……式（３）
であり、分布定数線路４８６、４８７の特性インピーダンスＺ２は、
Ｚ２＝Ｚ０……式（４）
であり、抵抗素子４８８の抵抗値Ｒは、
Ｒ＝Ｚ０……式（５）
である。
【００２９】
図３７は、分布定数線路を組み合わせた従来のウィルキンソン型電力分配合成回路ＤＭ１２を集中定数化した電力分配合成回路ＤＭ１４を示す図である。
【００３０】
図３８は、分布定数線路を組み合わせた従来のウィルキンソン型電力分配合成回路ＤＭ１２を集中定数化した電力分配合成回路ＤＭ１５を示す図である。
【００３１】
図３９は、分布定数線路を組み合わせた従来のブランチライン型９０度電力分配合成回路ＤＭ１３を、集中定数化した電力分配合成回路ＤＭ１６を示す図である。
【００３２】
図４０は、分布定数線路を組み合わせた従来のブランチライン型９０度電力分配合成回路ＤＭ１３を、集中定数化した電力分配合成回路ＤＭ１７を示す図である。
【００３３】
図３７に示すウィルキンソン型電力分配合成回路ＤＭ１４と、図３９に示すブランチライン型９０度電力分配合成回路ＤＭ１６とは、図３５に示す分布定数線路を、高域通過型の集中定数線路に置き換えた回路である。また、図３８に示すウィルキンソン型電力分配合成回路ＤＭ１５と図４０に示すブランチライン型９０度電力分配合成回路ＤＭ１７とは、図３５に示す分布定数線路を、低域通過型の集中定数線路に置き換えた回路である。
【００３４】
図３７に示す高域通過型ウィルキンソン型電力分配合成回路ＤＭ１４において、入出力端子４９１、４９２、４９３に接続される負荷インピーダンスをＺ０とすると、インダクタ４９４のインダクタンスＬ１は、
Ｌ１＝（１／２）×｛（２１／２Ｚ０）／（２πｆ０）｝……式（６）
であり、キャパシタ４９５、４９６の容量Ｃ１は、
Ｃ１＝１／（２πｆ０×２１／２Ｚ０）……式（７）
であり、インダクタ４９７、４９８のインダクタンスＬ２は、
Ｌ２＝（２１／２Ｚ０）／（２πｆ０）……式（８）
であり、抵抗素子４９９の抵抗値Ｒは、
Ｒ＝２Ｚ０……式（９）
である。
【００３５】
図３８に示す低域通過型ウィルキンソン型電力分配合成回路ＤＭ１５において、入出力端子５０１、５０２、５０３に接続される負荷インピーダンスをＺ０とすると、キャパシタ５０４の容量Ｃ１は、
Ｃ１＝２／（２πｆ０×２１／２Ｚ０）……式（１０）
であり、インダクタ５０５、５０６のインダクタンスＬ１は、
Ｌ１＝（２１／２Ｚ０）／（２πｆ０）……式（１１）
であり、キャパシタ５０７、５０８の容量Ｃ２は、
Ｃ２＝１／（２πｆ０×２１／２Ｚ０）……式（１２）
であり、抵抗素子５０９の抵抗値Ｒは、
Ｒ＝２Ｚ０……式（１３）
である。
【００３６】
図３９に示す高域通過型ブランチライン型９０度電力分配合成回路ＤＭ１６において、入出力端子５１１、５１２、５１３に接続される負荷インピーダンスをＺ０とすると、キャパシタ５１４、５１５の容量Ｃ１は、
Ｃ１＝１／（２πｆ０×Ｚ０）……式（１４）
であり、キャパシタ５１６、５１７の容量Ｃ２は、
Ｃ２＝２１／２／（２πｆ０×Ｚ０）……式（１５）
であり、インダクタ５１８、５１９、５２０、５２１のインダクタンスＬ１は、
Ｌ１＝（２１／２−１）×（Ｚ０／２πｆ０）……式（１６）
であり、抵抗素子５２２の抵抗値Ｒは、
Ｒ＝Ｚ０……式（１７）
である。
【００３７】
図４０に示す低域通過型ブランチライン型９０度電力分配合成回路ＤＭ１７において、入出力端子５３１、５３２、５３３に接続される負荷インピーダンスをＺ０とすると、インダクタ５３４、５３５のインダクタンスＬ１は、
Ｌ１＝Ｚ０／２πｆ０……式（１８）
であり、インダクタ５３６、５３７のインダクタンスＬ２は、
Ｌ２＝Ｚ０／（２１／２×２πｆ０）……式（１９）
であり、キャパシタ５３８、５３９、５４０、５４１の容量Ｃ１は
Ｃ１＝（１＋２１／２）／（２πｆ０×Ｚ０）……式（２０）
であり、抵抗素子５４２の抵抗値Ｒは、
Ｒ＝Ｚ０……式（２１）
である。
【００３８】
【発明が解決しようとする課題】
ところで、従来の偶高調波直交復調器ＤＭ１１は、ＲＦ・ベースバンド端子側で、９０度電力分配合成回路４６８と先端開放スタブ４５７とを使用し、ＬＯ端子側で、０度電力分配合成回路４６５と先端短絡スタブ４５８とを使用する。
【００３９】
つまり、従来の偶高調波直交復調器ＤＭ１１は、偶高調波ミキサ４６６と４６７とを有し、偶高調波ミキサ４６６が、先端開放スタブ４５７と先端短絡スタブ４５８との２つのスタブを含み、偶高調波ミキサ４６７も、先端開放スタブ４５７と先端短絡スタブ４５８との２つのスタブを含み、結局、従来の偶高調波直交復調器ＤＭ１１は、４つのスタブを有する。しかも、スタブ４５７、４５８は、周波数ｆ０で電気長が９０度の大型な分布定数線路である。
【００４０】
したがって、従来の偶高調波直交復調器ＤＭ１１は、小型化・高集積化が要求されるモノリシックマイクロ波集積回路への適用には不向きであるという問題がある。
【００４１】
また、先端開放スタブ４５７と先端短絡スタブ４５８とを集中定数化した場合、モノリシックマイクロ波集積回路において、インダクタやキャパシタの占有面積が増大するという問題がある。
【００４２】
本発明は、小型化・高集積化が要求されるモノリシックマイクロ波集積回路へ適用することができる電力分配合成回路を提供することを目的とするものである。
【００４３】
また、本発明は、インダクタやキャパシタの占有面積が増大しない電力分配合成回路を提供することを目的とするものである。
【００４４】
【課題を解決するための手段】
本発明は、電力分配合成回路において、スタブの代わり、キャパシタまたはインダクタを設け、不要波を抑圧する電力分配合成回路である。この結果、回路寸法を小型化することができる。
【００４５】
【発明の実施の形態および実施例】
［第１の実施形態］
図１は、本発明の第１の実施例である電力分配合成回路ＤＭ１の構成を示す回路図である。
【００４６】
電力分配合成回路ＤＭ１は、第１の入出力端子１と、第２の入出力端子２と、第３の入出力端子３と、インダクタンスＬ１を具備する第１のインダクタ４と、インダクタンスＬ２を具備する第２のインダクタ７と、インダクタンスＬ２を具備する第３のインダクタ８と、容量Ｃ１を具備する第１のキャパシタ５と、容量Ｃ１を具備する第２のキャパシタ６と、容量Ｃ２を具備する第３のキャパシタ９と、容量Ｃ２を具備する第４のキャパシタ１０と、抵抗値Ｒを具備する第１の抵抗素子１１とを有する。
【００４７】
第１のインダクタ４は、第１の入出力端子１に一端が接続され、他端が接地されている。第２のインダクタ７は、第２の入出力端子２に一端が接続されている。第３のインダクタ８は、第３の入出力端子３に一端が接続されている。
【００４８】
第１のキャパシタ５は、第１の入出力端子１に一端が接続され、第２の入出力端子２に他端が接続されている。第２のキャパシタ６は、第１の入出力端子１に一端が接続され、第３の入出力端子３に他端が接続されている。第３のキャパシタ９は、第２のインダクタ７の他端に一端が接続され、他端が接地されている。第４のキャパシタ１０は、第３のインダクタ８の他端に一端が接続され、他端が接地されている。
【００４９】
第１の抵抗素子１１は、第２の入出力端子２と第３の入出力端子３との間に接続されている。
【００５０】
図２は、従来の高域通過型ウィルキンソン型電力分配合成回路ＤＭ１４に、先端開放スタブを付加した電力分配合成回路ＤＭ２１を示す図である。
【００５１】
図２に示す従来の電力分配合成回路ＤＭ２１は、電力分配合成回路ＤＭ１に対応する従来例である。また、従来の電力分配合成回路ＤＭ２１は、入出力端子２１、２２、２３と、インダクタンスＬ１のインダクタ２４と、容量Ｃ１のキャパシタ２５、２６と、インダクタンスＬ２のインダクタ２７、２８と、先端開放スタブ２９、３０と、抵抗値Ｒの抵抗素子３１とを有する。
【００５２】
また、先端開放スタブ２９は、従来の偶高調波直交復調器ＤＭ１１における偶高調波ミキサ４６６を構成する先端開放スタブ４５７であり、一方、先端開放スタブ３０は、従来の偶高調波直交復調器ＤＭ１１における偶高調波ミキサ４６７を構成する先端開放スタブ４５７である。
【００５３】
従来の電力分配合成回路ＤＭ２１は、２本のスタブ２９、３０を使用し、これらスタブ２９、３０は、周波数ｆ０で電気長が９０度の大型な分布定数線路であるので、回路面積が増大するという問題がある。一方、電力分配合成回路ＤＭ１は、２個のキャパシタ９、１０を付加し、２個のインダクタ７、８の素子定数を調節することで、スタブを省略することができる。その結果、電力分配合成回路ＤＭ２１と比較し、回路面積（規模）を小さくすることが可能であり、モノリシックマイクロ波集積回路への適用に有効である。
【００５４】
ここで、電力分配合成回路ＤＭ１について、各構成素子の定数の設定方法について説明する。
【００５５】
入出力端子１、２、３に接続される負荷インピーダンスをＺ０と仮定する。インダクタ４のインダクタンスＬ１を、
Ｌ１＝（１／２）×（２１／２Ｚ０／２πｆ０）……式（２２）
と設定し、キャパシタ５、６の容量Ｃ１を
Ｃ１＝１／（２πｆ０×２１／２Ｚ０）……式（２３）
と設定し、インダクタ７、８のインダクタンスＬ２を、
Ｌ２＝（４／３）×（２１／２Ｚ０／２πｆ０）……式（２４）
と設定し、キャパシタ９、１０の容量Ｃ２を、
Ｃ２＝３×｛１／（２πｆ０×２１／２Ｚ０）｝……式（２５）
と設定し、抵抗素子１１の抵抗値Ｒを、
Ｒ＝２Ｚ０……式（２６）
と設定する。
【００５６】
次に、上記のように素子定数を設定した電力分配合成回路ＤＭ１が、周波数ｆ０における入出力端子１、２、３での入出力整合条件と、入出力端子１と入出力端子２との間と、入出力端子１と入出力端子３との間とに対する分配・合成比を等しくする条件と、さらに入出力端子２と入出力端子３との間のアイソレーション条件とを満足することを説明する。
【００５７】
図３は、電力分配合成回路ＤＭ１について、入出力端子２と入出力端子３とから同相励振した場合の等価回路を示す図である。
【００５８】
電力分配合成回路ＤＭ１を、入出力端子２と入出力端子３とから同相励振した場合、入出力端子２と入出力端子３との電位は等しくなるので、抵抗１１には電流が流れない。よって、図１に示す電力分配合成回路ＤＭ１において、抵抗値１１を抵抗値Ｒ／２に２分する点と、入出力端子１とを結んだ対称線で２分したときにおけるそれぞれの分岐点が開放されていると考えればよく、したがって、図３に示す等価回路図のようになる。
【００５９】
図３に示す等価回路図のインダクタ５３、キャパシタ５、インダクタ７、キャパシタ９のパラメータに、式（２２）、式（２３）、式（２４）、式（２５）の値を用いると、周波数ｆ０における入出力端子１、２、３での入出力整合条件と、入出力端子１と入出力端子２との間と、入出力端子１と入出力端子３との間とに対する分配・合成比を等しくする条件とを満足する。なお、５１、５２は、入出力端子である。
【００６０】
図４は、電力分配合成回路ＤＭ１について、入出力端子２と入出力端子３とから逆相励振した場合の等価回路を示す図である。
【００６１】
電力分配合成回路ＤＭ１を、入出力端子２と入出力端子３とから逆相励振した場合、入出力端子２と入出力端子３との電位は逆位相になるので、電力分配合成回路ＤＭ１において、抵抗値１１を抵抗値Ｒ／２に２分する点と、入出力端子１とを結んだ対称線で２分したときにおけるそれぞれの分岐点の電位が零となり、上記それぞれの分岐点が短絡されていると考えればよく、したがって、図４で示す等価回路図のようになる。
【００６２】
図４に示す等価回路図のキャパシタ５、インダクタ７、キャパシタ９、抵抗値Ｒ／２の抵抗素子６５のパラメータに、式（２３）、式（２４）、式（２５）、式（２６）の値を用いると、入出力端子２と入出力端子３との間のアイソレーション条件を満足する。なお、６１は、入出力端子であり、６５は抵抗である。
【００６３】
以上より、インダクタ４のインダクタンスＬ１に、
Ｌ１＝（１／２）×（２１／２Ｚ０／２πｆ０）
を設定し、キャパシタ５、６の容量Ｃ１に、
Ｃ１＝１／（２πｆ０×２１／２Ｚ０）
を設定し、インダクタ７、８のインダクタンスＬ２に、
Ｌ２＝（４／３）×（２１／２Ｚ０／２πｆ０）
を設定し、キャパシタ９、１０の容量Ｃ２に、
Ｃ２＝３×｛１／（２πｆ０×２１／２Ｚ０）｝
を設定し、抵抗素子１１の抵抗値Ｒに、
Ｒ＝２Ｚ０
を設定すればよいことがわかる。
【００６４】
この場合、入出力端子１から高周波信号を入力すると、１／２ずつに分配された高周波信号が、入出力端子２と入出力端子３とから同相で出力される。また、入出力端子２から高周波信号を入力すると、入出力端子３では、抵抗値Ｒの抵抗素子１１を通過した高周波信号と、キャパシタ５、６を通過した高周波信号とが等振幅かつ逆相で合成されるので、出力されない。
【００６５】
図５は、電力分配合成回路ＤＭ１の具体例を示す回路図である。
【００６６】
図５に示す電力分配合成回路ＤＭ１の具体例は、入出力端子７１、７２、７３と、インダクタンスＬのインダクタ７４と、容量Ｃのキャパシタ７５、７６と、インダクタンス８Ｌ／３のインダクタ７７、７８と、容量３Ｃのキャパシタ７９、８０と、抵抗値２Ｚ０の抵抗素子８１とを有する。
【００６７】
所望周波数ｆ０＝２ＧＨｚ、抑圧周波数ｆ１＝ｆ０／２＝１ＧＨｚとし、入出力端子７１、７３に接続される負荷インピーダンスＺ０＝５０Ω、また、インダクタンスＬ＝２．８１ｎＨ、容量Ｃ＝１．１３ｐＦとする。
【００６８】
図６は、電力分配合成回路ＤＭ１の具体例において、順方向伝達係数Ｓ２１、入力反射係数Ｓ１１、Ｓ２２、アイソレーションＳ３２の数値シミュレーション結果の周波数特性を示す図である。
【００６９】
図６から、周波数ｆ＝１．８５ＧＨｚ〜２．２３ＧＨｚにおいて、分配損失として（３．０５±０．０４）ｄＢの特性、入力反射量として−２０ｄＢ以下の特性、アイソレーションとして２０ｄＢ以上の特性が得られていることがわかる。また、周波数０．８１ＧＨｚ〜１．１２ＧＨｚにおいて、分配損失として−２０ｄＢ以下の特性、アイソレーションとして２０ｄＢ以上の特性が得られていることがわかる。
【００７０】
［第２の実施例］
図７は、本発明の第２の実施例である電力分配合成回路ＤＭ２の構成を示す回路図である。
【００７１】
電力分配合成回路ＤＭ２は、第１の入出力端子９１と、第２の入出力端子９２と、第３の入出力端子９３と、容量Ｃ１の第１のキャパシタ９４と、インダクタンスＬ１の第１のインダクタ９５と、インダクタンスＬ１の第２のインダクタ９６と、容量Ｃ２の第３のインダクタ９７と、容量Ｃ２の第４のインダクタ９８と、インダクタンスＬ２の第２のキャパシタ９９と、インダクタンスＬ２の第３のキャパシタ１００と、抵抗値Ｒの第１の抵抗素子１０１とを有する。
【００７２】
第１のキャパシタ９４は、第１の入出力端子９１に一端が接続され、他端が接地されている。第１のインダクタ９５は、第１の入出力端子９１に一端が接続され、第２の入出力端子９２に他端が接続されている。第２のインダクタ９６は、第１の入出力端子９１に一端が接続され、第３の入出力端子９３に他端が接続されている。第３のインダクタ９７は、第２の入出力端子９２に一端が接続されている。第４のインダクタ９８は、第３の入出力端子９３に一端が接続されている。
【００７３】
第２のキャパシタ９９は、第３のインダクタ９７の他端に一端が接続され、他端が接地されている。第３のキャパシタ１００は、第４のインダクタ９８の他端に一端が接続され、他端が接地されている。
【００７４】
第１の抵抗素子１０１は、第２の入出力端子９２と上記第３の入出力端子９３との間に接続されている。
【００７５】
図８は、従来の低域通過型ウィルキンソン型電力分配合成回路に先端短絡スタブを付加した電力分配合成回路ＤＭ２２を示す図である。
【００７６】
図８に示す従来の電力分配合成回路ＤＭ２２は、電力分配合成回路ＤＭ２に対応する従来例である。また、従来の電力分配合成回路ＤＭ２２は、入出力端子１１１、１１２、１１３と、容量Ｃ１のキャパシタ１１４と、インダクタンスＬ１のインダクタ１１５、１１６と、容量Ｃ２のキャパシタ１１７、１１８と、先端短絡スタブ１１９、１２０と、抵抗値Ｒの抵抗素子１２１とを有する。
【００７７】
図８に示すように、従来の電力分配合成回路ＤＭ２２では、スタブを２本使用するので、回路面積が増大するという問題がある。一方、電力分配合成回路ＤＭ２は、２個のインダクタ９７、９８を付加し、２個のキャパシタ９９、１００の素子定数を調節することで、スタブを省略することができる。その結果、電力分配合成回路ＤＭ２２と比較し、回路面積（規模）を小さくすることが可能であり、モノリシックマイクロ波集積回路への適用に有効である。
【００７８】
ここで、電力分配合成回路ＤＭ２について、各構成素子の定数の設定方法について説明する。
【００７９】
入出力端子９１、９２、９３に接続される負荷インピーダンスをＺ０と仮定する。キャパシタ９４の容量Ｃ１を、
Ｃ１＝２／（２πｆ０×２１／２Ｚ０）……式（２７）
と設定し、インダクタ９５、９６のインダクタンスＬ１を、
Ｌ１＝２１／２Ｚ０／２πｆ０……式（２８）
と設定し、インダクタ９７、９８のインダクタンスＬ２を、
Ｌ２＝（１／３）×（２１／２Ｚ０／２πｆ０）……式（２９）
と設定し、キャパシタ９９、１００の容量Ｃ２を、
Ｃ２＝（３／４）×｛１／（２πｆ０×２１／２Ｚ０）｝……式（３０）
と設定し、抵抗素子１０１の抵抗値Ｒを、
Ｒ＝２Ｚ０……式式（３１）
と設定する。
【００８０】
上記のように素子定数を設定した電力分配合成回路ＤＭ２が、周波数ｆ０における入出力端子９１、９２、９３での入出力整合条件と、入出力端子９１と入出力端子９２との間と、入出力端子９１と入出力端子９３との間とに対する分配・合成比を等しくする条件とを満足することを説明し、さらに入出力端子９２と入出力端子９３との間のアイソレーション条件を満足することを説明する。
【００８１】
図９は、入出力端子９１、９２、９３に接続される負荷インピーダンスをＺ０と仮定し、電力分配合成回路ＤＭ２を入出力端子９２と入出力端子９３とから同相励振した場合の等価回路を示す図である。
【００８２】
図１０は、電力分配合成回路ＤＭ２において、入出力端子９２と入出力端子９３とから逆相励振した場合の等価回路を示す図である。
【００８３】
電力分配合成回路ＤＭ２において、入出力端子９２と入出力端子９３とから同相励振した場合、入出力端子９２と入出力端子９３との電位が互いに等しくなるので、抵抗１０１には電流は流れない。よって、電力分配合成回路ＤＭ２において、抵抗値１０１を抵抗値Ｒ／２に２分する点と、入出力端子９１とを結んだ対称線で２分したときにおけるそれぞれの分岐点が、開放されていると考えればよく、したがって、図９に示す等価回路図のようになる。
【００８４】
また、電力分配合成回路ＤＭ２において、入出力端子９２と入出力端子９３とから逆相励振した場合、電力分配合成回路ＤＭ２において、入出力端子９３との電位が互いに逆位相になるので、電力分配合成回路ＤＭ２において、抵抗値１０１を抵抗値Ｒ／２に２分する点と、入出力端子９１とを結んだ対称線で２分したときにおけるそれぞれの分岐点の電位が零になり、それぞれの分岐点が短絡されていると考えればよく、したがって、図１０に示す等価回路図のようになる。
【００８５】
図９において、１４１、１４２は、入出力端子であり、１４３は、容量Ｃ１／２のキャパシタである。
【００８６】
また、図１０において、１５１は、入出力端子でり、１５５は、抵抗値Ｒ／２の抵抗素子である。
【００８７】
図９に示す等価回路におけるキャパシタ１４３、インダクタ９５、インダクタ９７、キャパシタ９９のパラメータに、式（２７）、式（２８）、式（２９）、式（３０）の値を用いると、周波数ｆ０における入出力端子９１、９２、９３での入出力整合条件と、入出力端子９１と入出力端子９２との間と、入出力端子９１と入出力端子９３との間に対する分配・合成比を等しくする条件とを満足する。
【００８８】
さらに、図１０の等価回路におけるインダクタ９５、インダクタ９７、キャパシタ９９、抵抗素子１５５のパラメータに、式（２８）、式（２９）、式（３０）、式式（３１）の値を用いると、入出力端子９２と入出力端子９３との間のアイソレーション条件を満足する。
【００８９】
以上より、キャパシタ９４の容量Ｃ１に、
Ｃ１＝２／（２πｆ０×２１／２Ｚ０）
を設定し、インダクタ９５、９６のインダクタンスＬ１に、
Ｌ１＝２１／２Ｚ０／２πｆ０
を設定し、インダクタ９７、９８のインダクタンスＬ２に
Ｌ２＝（１／３）×（２１／２Ｚ０／２πｆ０）
を設定し、キャパシタ９９、１００の容量Ｃ２に、
Ｃ２＝（３／４）×｛１／（２πｆ０×２１／２Ｚ０）｝
を設定し、抵抗素子１０１の抵抗値Ｒに、
Ｒ＝２Ｚ０
を設定すればよいことがわかる。
【００９０】
この場合、入出力端子９１から高周波信号を入力すると、１／２ずつに分配された高周波信号が、入出力端子９２と入出力端子９３とから同相で出力される。また、入出力端子９２から高周波信号を入力すると、入出力端子９３では、抵抗値Ｒの抵抗素子１０１を通過した高周波信号と、インダクタ９５、９６を通過した高周波信号とが、等振幅かつ逆相で合成されるので、出力されない。
【００９１】
図１１は、電力分配合成回路ＤＭ２の具体例を示す回路図である。
【００９２】
電力分配合成回路ＤＭ２の具体例は、入出力端子１６１、１６２、１６３と、容量Ｃのキャパシタ１６４と、インダクタンスＬのインダクタ１６５、１６６と、インダクタンスＬ／３のインダクタ１６７、１６８と、容量３Ｃ／８のキャパシタ１６９、１７０と、抵抗値２Ｚ０の抵抗素子１７１と有する。
【００９３】
所望周波数ｆ０＝１ＧＨｚとし、抑圧周波数ｆ１＝２ｆ０＝２ＧＨｚとし、入出力端子１６１、１６３に接続される負荷インピーダンスＺ０＝５０Ω、また、インダクタンスＬ＝１１．３ｎＨ、容量Ｃ＝４．５０ｐＦとする。
【００９４】
図１２は、電力分配合成回路ＤＭ２の具体例において、順方向伝達係数Ｓ２１、入力反射係数Ｓ１１、Ｓ２２、アイソレーションＳ３２についての数値シミュレーション結果の周波数特性を示す図である。
【００９５】
図１２から、周波数ｆ＝０．９０ＧＨｚ〜１．０７ＧＨｚにおいて、分配損失として（３．０３±０．０２）ｄＢの特性、入力反射量として−２０ｄＢ以下の特性、アイソレーションとして２０ｄＢ以上の特性が得られていることがわかる。また、周波数１．９１ＧＨｚ〜２．１４ＧＨｚにおいて、分配損失として−３０ｄＢ以下の特性、アイソレーションとして３５ｄＢ以上の特性が得られていることがわかる。
【００９６】
［第３の実施例］
図１３は、本発明の第３の実施例である電力分配合成回路ＤＭ３を示す回路図である。
【００９７】
電力分配合成回路ＤＭ３は、第１の入出力端子１８１と、第２の入出力端子１８２と、第３の入出力端子１８３と、インダクタンスＬ１の第１のインダクタ１８９と、インダクタンスＬ２の第３のインダクタ１９１と、インダクタンスＬ２の第４のインダクタ１９２と、第１のキャパシタ１８７と、容量Ｃ１の第２のキャパシタ１８５と、容量Ｃ１の第３のキャパシタ１８６と、第４のキャパシタ１８８と、インダクタンスＬ１の第２のインダクタ１９０と、容量Ｃ３の第５のキャパシタ１９３と、容量Ｃ３の第６のキャパシタ１９４と、抵抗値Ｒの第１の抵抗素子１８４とを有する。
【００９８】
また、第１のインダクタ１８９は、第１の入出力端子１８１に一端が接続され、他端が接地されている。第３のインダクタ１９１は、第２の入出力端子１８２に一端が接続されている。第４のインダクタ１９２は、第３の入出力端子１８３に一端が接続されている。
【００９９】
第１のキャパシタ１８７は、第１の入出力端子１８１に一端が接続され、第２の入出力端子１８２に他端が接続されている。第２のキャパシタ１８５は、第１の入出力端子１８１に一端が接続されている。第３のキャパシタ１８６は、第２の入出力端子１８２に一端が接続され、第３の入出力端子１８３に他端が接続されている。第４のキャパシタ１８８は、第２のキャパシタ１８５の他端に一端が接続され、第３の入出力端子１８３に他端が接続されている。
【０１００】
第２のインダクタ１９０は、第２のキャパシタ１８５の他端に一端が接続され、他端が接地されている。第５のキャパシタ１９３は、第３のインダクタ１９１の他端に一端が接続され、他端が接地されている。第６のキャパシタ１９４は、第４のインダクタ１９２の他端に一端が接続され、他端が接地されている。
【０１０１】
第１の抵抗素子１８４は、第２のキャパシタ１８５の他端に一端が接続され、他端が接地されている。
【０１０２】
図１４は、従来の高域通過型ブランチライン型９０度電力分配合成回路に先端開放スタブを付加した電力分配合成回路ＤＭ２３を示す図である。
【０１０３】
図１４に示す従来の電力分配合成回路ＤＭ２３は、電力分配合成回路ＤＭ３に対応する従来例である。また、従来の電力分配合成回路ＤＭ２３は、入出力端子２０１、２０２、２０３と、抵抗値Ｒの抵抗素子２０４と、容量Ｃ１のキャパシタ２０５、２０６と、容量Ｃ２のキャパシタ２０７、２０８と、インダクタンスＬ１のインダクタ２０９、２１０、２１１、２１２と、先端短絡スタ２１３、２１４ブとを有する。
【０１０４】
図１４に示すように、従来の電力分配合成回路ＤＭ２３では、スタブを２本使用するので、回路面積が増大するという問題がある。一方、電力分配合成回路ＤＭ３は、２個のキャパシタ１９３、１９４を付加し、２個のインダクタ１９１、１９２の素子定数を調節することで、スタブを省略することができる。その結果、電力分配合成回路ＤＭ２３と比較し、回路面積（規模）を小さくすることが可能であり、モノリシックマイクロ波集積回路への適用に有効である。
【０１０５】
ここで、本発明の第３の実施例である電力分配合成回路ＤＭ３について、各構成素子の定数の設定方法について説明する。
【０１０６】
入出力端子１８１，１８２、１８３に接続される負荷インピーダンスを、Ｚ０と仮定する。キャパシタ１８５、１８６の容量Ｃ１を、
Ｃ１＝１／（２πｆ０×Ｚ０）……式（３２）
と設定し、キャパシタ１８７、１８８の容量Ｃ２を、
Ｃ２＝２１／２／（２πｆ０×Ｚ０）……式（３３）
と設定し、インダクタ１８９、１９０のインダクタンスＬ１を、
Ｌ１＝（２１／２−１）×（Ｚ０／２πｆ０）……式（３４）
と設定し、インダクタ１９１、１９２のインダクタンスＬ２を、
Ｌ２＝｛４（２１／２−１）／３｝×（Ｚ０／２πｆ０）……式（３５）
と設定し、キャパシタ１９３、１９４の容量Ｃ３を、
Ｃ３＝３（１＋２１／２）／（２πｆ０×Ｚ０）……式（３６）
と設定し、抵抗素子１８４の抵抗値Ｒを、
Ｒ＝Ｚ０……式（３７）
と設定する。
【０１０７】
上記のように素子定数を設定すると、電力分配合成回路ＤＭ３が、周波数ｆ０における入出力端子１８１、１８２、１８３での入出力整合条件と、入出力端子１８１と入出力端子１８２との間と、入出力端子１８１と入出力端子１８３との間とに対する分配・合成比を等しくする条件と、さらに、入出力端子１８２と入出力端子１８３との間のアイソレーション条件と、位相差９０度の条件とを満足する。よって、キャパシタ１８５、１８６の容量Ｃ１を、
Ｃ１＝１／（２πｆ０×Ｚ０）
に設定し、キャパシタ１８７、１８８の容量Ｃ２を、
Ｃ２＝２１／２／（２πｆ０×Ｚ０）
に設定し、インダクタ１８９、１９０のインダクタンスＬ１を、
Ｌ１＝（２１／２−１）×（Ｚ０／２πｆ０）
に設定し、インダクタ１９１、１９２のインダクタンスＬ２を、
Ｌ２＝｛４（２１／２−１）／３｝×（Ｚ０／２πｆ０）
に設定し、キャパシタ１９３、１９４の容量Ｃ３を、
Ｃ３＝３（１＋２１／２）／（２πｆ０×Ｚ０）
に設定し、抵抗素子１８４の抵抗値Ｒを、
Ｒ＝Ｚ０
に設定すれば、入出力端子１８１から高周波信号を入力すると、１／２ずつに分配された高周波信号が、入出力端子１８２と入出力端子１８３とから、位相差９０度で出力される。
【０１０８】
また、入出力端子１８２から高周波信号を入力すると、入出力端子１８３では等振幅かつ逆相で合成されるので、出力されない。
【０１０９】
図１５は、電力分配合成回路ＤＭ３の具体例を示す回路図である。
【０１１０】
図１５に示す電力分配合成回路ＤＭ３の具体例は、入出力端子２２１、２２２、２２３と、抵抗値Ｚ０の抵抗素子２２４と、容量Ｃのキャパシタ２２５、２２６と、容量２１／２Ｃのキャパシタ２２７、２２８と、インダクタンスＬのインダクタ２２９、２３０と、インダクタンス４Ｌ／３のインダクタ２３１、２３２と、容量３（１＋２１／２）Ｃのキャパシタ２３３、２３４とを有する。また、所望周波数ｆ０＝２ＧＨｚ、抑圧周波数ｆ１＝ｆ０／２＝１ＧＨｚとし、入出力端子２２１、２２２、２２３に接続される負荷インピーダンスＺ０＝５０Ω、また、インダクタンスＬ＝１．６５ｎＨ、容量Ｃ＝１．５９ｐＦとする。
【０１１１】
図１６は、電力分配合成回路ＤＭ３の具体例において、順方向伝達係数Ｓ２１、Ｓ３１、入力反射係数Ｓ１１、Ｓ２２、Ｓ３３、アイソレーションＳ３２についての数値シミュレーション結果の周波数特性を示す図である。
【０１１２】
図１６より、周波数ｆ＝１．９５ＧＨｚ〜２．０５ＧＨｚにおいて、分配損失として（３．０５±０．０５）ｄＢの特性、入力反射量として−２０ｄＢ以下の特性、アイソレーションとして２０ｄＢ以上の特性が得られていることがわかる。また、周波数０．８９ＧＨｚ  １．０６ＧＨｚにおいて、分配損失として、−３５ｄＢ以下の特性、アイソレーションとして、５０ｄＢ以上の特性が得られていることがわかる。
【０１１３】
図１７は、電力分配合成回路ＤＭ３の具体例において、順方向伝達係数Ｓ２１とＳ３１との位相差の数値シミュレーション結果の周波数特性を示す図である。
【０１１４】
図１７から、周波数ｆ＝１．９２ＧＨｚ〜２．２１ＧＨｚにおいて、位相差として（９０±０．５）度の特性が得られていることがわかる。
【０１１５】
［第４の実施例］
図１８は、本発明の第４の実施例である電力分配合成回路ＤＭ４の構成を示す回路図である。
【０１１６】
電力分配合成回路ＤＭ４は、第１の入出力端子２３１と、第２の入出力端子２３２と、第３の入出力端子２３３と、容量Ｃ１の第１のキャパシタ２３９と、インダクタンスＬ３の第５のインダクタ２４１と、インダクタンスＬ３の第６のインダクタ２４２と、インダクタンスＬ２の第１のインダクタ２３７と、インダクタンスＬ１の第２のインダクタ２３５と、インダクタンスＬ１の第３のインダクタ２３６と、インダクタンスＬ２の第４のインダクタ２３８と、容量Ｃ１の第２のキャパシタ２４０と、容量Ｃ２の第３のキャパシタ２４３と、容量Ｃ２の第４のキャパシタ２４４と、抵抗値Ｒの第１の抵抗素子２３４とを有する。
【０１１７】
また、第１のキャパシタ２３９は、第１の入出力端子２３１に一端が接続され、他端が接地されている。第５のインダクタ２４１は、第２の入出力端子２３２に一端が接続されている。第６のインダクタ２４２は、第３の入出力端子２３３に一端が接続されている。第１のインダクタ２３７は、第１の入出力端子２３１に一端が接続され、第２の入出力端子２３２に他端が接続されている。第２のインダクタ２３５は、第１の入出力端子２３１に一端が接続されている。第３のインダクタ２３６は、第２の入出力端子２３２に一端が接続され、第３の入出力端子２３３に他端が接続されている。第４のインダクタ２３８は、第２のインダクタ２３５の他端に一端が接続され、第３の入出力端子２３３に他端が接続されている。
【０１１８】
第２のキャパシタ２４０は、第２のインダクタ２３５の他端に一端が接続され、他端が接地されている。第３のキャパシタ２４３は、第５のインダクタ２４１の他端に一端が接続され、他端が接地されている。第４のキャパシタ２４４は、第６のインダクタ２４２の他端に一端が接続され、他端が接地されている。
【０１１９】
第１の抵抗素子２３４は、第２のインダクタ２３５の他端に一端が接続され、他端が接地されている。
【０１２０】
図１９は、従来の低域通過型ブランチライン型９０度電力分配合成回路に先端短絡スタブを付加した電力分配合成回路ＤＭ２４を示す図である。
【０１２１】
電力分配合成回路ＤＭ２４は、入出力端子２５１、２５２、２５３と、抵抗値Ｒの抵抗素子２５４と、インダクタンスＬ１のインダクタ２５５、２５６と、インダクタンスＬ２のインダクタ２５７、２５８と、容量Ｃ１のキャパシタ２５９、２６０、２６１、２６２と、先端短絡スタブ２６３、２６４とを有する。
【０１２２】
図１９に示すように、従来の電力分配合成回路ＤＭ２４では、スタブを２本使用するので、回路面積が増大するという問題がある。一方、電力分配合成回路ＤＭ４は、２個のインダクタ２４１、２４２を付加し、２個のキャパシタ２４３、２４４の素子定数を調節することで、スタブを省略することができる。その結果、電力分配合成回路ＤＭ２４と比較し、回路面積（規模）を小さくすることが可能であり、モノリシックマイクロ波集積回路への適用に有効である。
【０１２３】
ここで、電力分配合成回路ＤＭ４について、各構成素子の定数の設定方法について説明する。
【０１２４】
入出力端子２３１、２３２、２３３に接続される負荷インピーダンスをＺ０と仮定する。インダクタ２３５、２３６のインダクタンスＬ１を、
Ｌ１＝Ｚ０／２πｆ０……式（３８）
と設定し、インダクタ２３７、２３８のインダクタンスＬ２を、
Ｌ２＝Ｚ０／（２１／２×２πｆ０）……式（３９）
と設定し、キャパシタ２３９、２４０の容量Ｃ１を、
Ｃ１＝（１＋２１／２）／（２πｆ０×Ｚ０）……式（４０）
と設定し、インダクタ２４１、２４２のインダクタンスＬ３を、
Ｌ３＝｛（２１／２−１）／３｝×（Ｚ０／２πｆ０）……式（４１）
と設定し、キャパシタ２４３、２４４の容量Ｃ２を、
Ｃ２＝｛３（１＋２１／２）／４｝×｛１／（２πｆ０×Ｚ０）｝……式（４２）
と設定し、抵抗素子２３４の抵抗値Ｒを、
Ｒ＝Ｚ０……式（４３）
と設定する。
【０１２５】
上記のように素子定数を設定すると、電力分配合成回路ＤＭ４が、周波数ｆ０における入出力端子２３１、２３２、２３３での入出力整合条件と、入出力端子２３１と入出力端子２３２との間と、入出力端子２３１と入出力端子２３３との間とに対する分配・合成比を等しくする条件と、さらに入出力端子２３２と入出力端子２３３との間のアイソレーション条件と、位相差９０度の条件とを満足する。
【０１２６】
よって、インダクタ２３５、２３６のインダクタンスＬ１を、
Ｌ１＝Ｚ０／２πｆ０
に設定し、インダクタ２３７、２３８のインダクタンスＬ２を、
Ｌ２＝Ｚ０／（２１／２×２πｆ０）
に設定し、キャパシタ２３９、２４０の容量Ｃ１を、
Ｃ１＝（１＋２１／２）／（２πｆ０×Ｚ０）
に設定し、インダクタ２４１、２４２のインダクタンスＬ３を、
Ｌ３＝｛（２１／２−１）／３｝×（Ｚ０／２πｆ０）
に設定し、キャパシタ２４３、２４４の容量Ｃ２を、
Ｃ２＝｛３（１＋２１／２）／４｝×｛１／（２πｆ０×Ｚ０）｝
に設定し、抵抗素子２３４の抵抗値Ｒを
Ｒ＝Ｚ０
に設定すれば、入出力端子２３１から高周波信号を入力すると、１／２ずつに分配された高周波信号が入出力端子２３２および入出力端子２３３から位相差９０度で出力される。
【０１２７】
また、入出力端子２３２から高周波信号を入力すると、入出力端子２３３では等振幅かつ逆相で合成されるので、出力されない。
【０１２８】
図２０は、電力分配合成回路ＤＭ４の具体例を示す回路図である。
【０１２９】
電力分配合成回路ＤＭ４の具体例は、抵抗値Ｚ０の抵抗素子２７４と、インダクタンスＬのインダクタ２７５、２７６と、インダクタンスＬ／２１／２のインダクタ２７７、２７８と、容量Ｃのキャパシタ２７９、２８０と、インダクタンス（２１／２−１）Ｌ／３のインダクタ２８１、２８２と、容量３Ｃ／４のキャパシタ２８３、２８４とを有する。
【０１３０】
そして、所望周波数をｆ０＝１ＧＨｚ、抑圧周波数をｆ１＝２ｆ０＝２ＧＨｚとし、入出力端子２７１、２７２、２７３に接続される負荷インピーダンスをＺ０＝５０Ω、また、インダクタンスＬ＝７．９６ｎＨ、容量Ｃ＝７．６８ｐＦとする。
【０１３１】
図２１は、電力分配合成回路ＤＭ４の具体例において、順方向伝達係数Ｓ２１、Ｓ３１、入力反射係数Ｓ１１、Ｓ２２、Ｓ３３、アイソレーションＳ３２についての数値シミュレーション結果の周波数特性を示す図である。
【０１３２】
図２１より、周波数ｆ＝０．９７ＧＨｚ  １．０３ＧＨｚにおいて、分配損失として（３．０７±０．０７）ｄＢの特性、入力反射量として−２０ｄＢ以下、アイソレーションとして２０ｄＢ以上の特性が得られていることがわかる。
【０１３３】
また、周波数１．８８ＧＨｚ〜２．２６ＧＨｚにおいて、分配損失として−３５ｄＢ以下の特性、アイソレーションとして４０ｄＢ以上の特性が得られていることがわかる。
【０１３４】
図２２は、電力分配合成回路ＤＭ４の具体例において、順方向伝達係数Ｓ２１とＳ３１との位相差の数値シミュレーション結果の周波数特性を示す図である。
【０１３５】
図２２より、周波数ｆ＝０、９４ＧＨｚ〜１．０４ＧＨｚにおいて、位相差として（９０±０．５）度の特性が得られていることがわかる。
【０１３６】
［第５の実施例］
図２３は、本発明の第５の実施例である電力分配合成回路ＤＭ５の構成を示す図である。
【０１３７】
電力分配合成回路ＤＭ５は、第１の入出力端子２９１と、第２の入出力端子２９２と、第３の入出力端子２９３と、インダクタンスＬ１の第１のインダクタ２９４と、インダクタンスＬ４の第４のインダクタ３０１と、インダクタンスＬ４の第５のインダクタ３０２と、容量Ｃ１の第１のキャパシタ２９５と、容量Ｃ１の第２のキャパシタ２９６と、インダクタンスＬ２の第２のインダクタ２９７と、容量Ｃ２の第３のキャパシタ２９８と、インダクタンスＬ３の第３のインダクタ３００と、容量Ｃ３の第４のキャパシタ２９９と、容量Ｃ４の第５のキャパシタ３０３と、容量Ｃ４の第６のキャパシタ３０４と、抵抗値Ｒの第１の抵抗素子３０５とを有する。
【０１３８】
また、第１のインダクタ２９４は、第１の入出力端子２９１に一端が接続され、他端が接地されている。第４のインダクタ３０１は、第２の入出力端子２９２に一端が接続されている。第５のインダクタ３０２は、第３の入出力端子２９３に一端が接続されている。
【０１３９】
第１のキャパシタ２９５は、第１の入出力端子２９１に一端が接続されている。第２のキャパシタ２９６は、第１の入出力端子２９１に一端が接続され、第３の入出力端子２９３に他端が接続されている。
【０１４０】
第２のインダクタ２９７は、第１のキャパシタ２９５の他端に一端が接続され、他端が接地されている。第３のキャパシタ２９８は、第１のキャパシタ２９５の他端に一端が接続され、他端が接地されている。第３のインダクタ３００は、第１のキャパシタ２９５の他端に一端が接続され、第２の入出力端子２９２に他端が接続されている。第４のキャパシタ２９９は、第２の入出力端子２９２に一端が接続され、他端が接地されている。第５のキャパシタ３０３は、第４のインダクタ３０１の他端に一端が接続され、他端が接地されている。第６のキャパシタ３０４は、第５のインダクタ３０２の他端に一端が接続され、他端が接地されている。
【０１４１】
第１の抵抗素子３０５は、第１のキャパシタ２９５の他端に一端が接続され、第２のキャパシタ２９６の他端に他端が接続されている。
【０１４２】
ここで、上記第２の入出力端子と上記第３の入出力端子とに入力される信号の位相差をθとし、また、上記第２の入出力端子と上記第３の入出力端子とから出力される信号の位相差をθとしている。
【０１４３】
図２４は、従来の高域通過型ウィルキンソン型電力分配合成回路にθ度伝送線路と先端開放スタブを付加した電力分配合成回路ＤＭ２５を示す図である。
【０１４４】
電力分配合成回路ＤＭ２５は、入出力端子３１１、３１２、３１３と、インダクタンスＬ１のインダクタ３１４と、容量Ｃ１のキャパシタ３１５、３１６と、インダクタンスＬ５のインダクタ３１７、３１８と、先端開放スタブ３１９、３２０と、θ度伝送線路３２１と、抵抗値Ｒの抵抗素子３２２とを有する。
【０１４５】
図２４に示すように、従来の電力分配合成回路ＤＭ２５では、スタブを３本使用するので、回路面積が増大するという問題がある。一方、電力分配合成回路ＤＭ５は、４個のキャパシタ２９８、２９９、３０３、３０４と２個のインダクタ３００、３０１を付加するのみで、３本のスタブを省略することができる。その結果、電力分配合成回路ＤＭ２５と比較し、回路面積（規模）を小さくすることが可能であり、モノリシックマイクロ波集積回路への適用に有効である。
【０１４６】
ここで、電力分配合成回路ＤＭ５について、各構成素子の定数の設定方法について説明する。
【０１４７】
入出力端子２９１、２９２、２９３に接続される負荷インピーダンスをＺ０と仮定する。インダクタ２９４のインダクタンスＬ１を、
Ｌ１＝（１／２）×（２１／２Ｚ０／２πｆ０）……式（４４）
と設定し、キャパシタ２９５、２９６の容量Ｃ１を、
Ｃ１＝１／（２πｆ０×２１／２Ｚ０）……式（４５）
と設定し、インダクタ２９７のインダクタンスＬ２を、
Ｌ２＝２１／２Ｚ０／２πｆ０……式（４６）
と設定し、キャパシタ２９８の容量Ｃ２を、
Ｃ２＝ｔａｎ｛（π×θ）／３６０｝／（２πｆ０×Ｚ０）……式（４７）
と設定し、キャパシタ２９９の容量Ｃ３を、
Ｃ３＝［ｔａｎ｛（π×θ）／３６０｝／（２πｆ０×Ｚ０）］＋｛１／（２πｆ０×２１／２Ｚ０）……式（４８）
と設定し、インダクタ３００のインダクタンスＬ３を、
Ｌ３＝［Ｚ０×ｓｉｎ｛（π×θ）／１８０｝］／２πｆ０……式（４９）
と設定し、インダクタ３０１、３０２のインダクタンスＬ４を、
Ｌ４＝（４／３）×（２１／２Ｚ０／２πｆ０）……式（５０）
と設定し、キャパシタ３０３、３０４の容量Ｃ４を、
Ｃ４＝３／（２πｆ０×２１／２Ｚ０）……式（５１）
と設定し、抵抗素子３０５の抵抗値Ｒを、
Ｒ＝２Ｚ０……式（５２）
と設定する。
【０１４８】
上記のように素子定数を設定すると、電力分配合成回路ＤＭ５が、周波数ｆ０における入出力端子２９１、２９２、２９３での入出力整合条件と、入出力端子２９１と入出力端子２９２との間と、入出力端子２９１と入出力端子２９３との間に対する分配・合成比を等しくする条件と、さらに入出力端子２９２と入出力端子２９３との間のアイソレーション条件と、位相差θ度の条件とを満足する。よって、インダクタ２９４のインダクタンスＬ１を、
Ｌ１＝（１／２）×（２１／２Ｚ０／２πｆ０）
に設定し、キャパシタ２９５、２９６の容量Ｃ１を、
Ｃ１＝１／（２πｆ０×２１／２Ｚ０）
に設定し、インダクタ２９７のインダクタンスＬ２を、
Ｌ２＝２１／２Ｚ０／２πｆ０
に設定し、キャパシタ２９８の容量Ｃ２を、
Ｃ２＝ｔａｎ｛（π×θ）／３６０｝／（２πｆ０×Ｚ０）
に設定し、キャパシタ２９９の容量Ｃ３を、
Ｃ３＝［ｔａｎ｛（π×θ）／３６０｝／（２πｆ０×Ｚ０）］＋｛１／（２πｆ０×２１／２Ｚ０）｝
に設定し、インダクタ３００のインダクタンスＬ３を、
Ｌ３＝［Ｚ０×ｓｉｎ｛（π×θ）／１８０｝］／２πｆ０
に設定し、インダクタ３０１、３０２のインダクタンスＬ４を、
Ｌ４＝（４／３）×（２１／２Ｚ０／２πｆ０）
に設定し、キャパシタ３０３、３０４の容量Ｃ４を、
Ｃ４＝３／（２πｆ０×２１／２Ｚ０）
に設定し、抵抗素子３０５の抵抗値Ｒを、
Ｒ＝２Ｚ０
に設定すれば、入出力端子２９１から高周波信号を入力すると、１／２ずつに分配された高周波信号が入出力端子２９２と入出力端子２９３とから、位相差θ度で出力される。
【０１４９】
また、入出力端子２９２から高周波信号を入力すると、入出力端子２９３では等振幅かつ逆相で合成されるので、出力されない。
【０１５０】
図２５は、電力分配合成回路ＤＭ５の具体例を示す回路図であり、位相差を４５度とした場合を示す図である。
【０１５１】
電力分配合成回路ＤＭ５の具体例は、入出力端子３４１、３４２、３４３と、インダクタンスＬのインダクタ３４４と、容量Ｃのキャパシタ３４５、３４６と、インダクタンス２Ｌのインダクタ３４７と、容量２１／２×ｔａｎ｛（π×θ）／３６０｝×Ｃのキャパシタ３４８と、容量［１＋２１／２ｔａｎ｛（π×θ）／３６０｝］×Ｃのキャパシタ３４９と、インダクタンス２１／２×ｓｉｎ｛（π×θ）／１８０｝×Ｌのインダクタ３５０と、インダクタンス８Ｌ／３のインダクタ３５１、３５２と、容量３Ｃのキャパシタ３５３、３５４と、抵抗値２Ｚ０の抵抗素子３５５とを有する。
【０１５２】
所望周波数ｆ０＝２ＧＨｚ、抑圧周波数ｆ１＝ｆ０／２＝１ＧＨｚとし、入出力端子３４１、３４２、３４３に接続されている負荷インピーダンスＺ０＝５０Ω、また、インダクタンスＬ＝２．８１ｎＨ、容量Ｃ＝０．６６ｐＦとする。
【０１５３】
図２６は、電力分配合成回路ＤＭ５の具体例において、順方向伝達係数Ｓ２１、Ｓ３１、入力反射係数Ｓ１１、Ｓ２２、Ｓ３３、アイソレーションＳ３２についての数値シミュレーション結果の周波数特性を示す図である。
【０１５４】
図２６より、周波数ｆ＝１．８８ＧＨｚ  ２．１２ＧＨｚにおいて、分配損失として（３．０１±０．０１）ｄＢの特性、入力反射量として−２５ｄＢ以下の特性、アイソレーションとして２５ｄＢ以上の特性が得られていることがわかる。
【０１５５】
また、周波数０．８６ＧＨｚ〜１．０７ＧＨｚにおいて、分配損失として−２５ｄＢ以下の特性、アイソレーションとして２５ｄＢ以上の特性が得られていることがわかる。
【０１５６】
図２７は、電力分配合成回路ＤＭ５の具体例において、順方向伝達係数Ｓ２１とＳ３１の位相差の数値シミュレーション結果の周波数特性を示す図である。
【０１５７】
図２７より、周波数ｆ＝１．９８ＧＨｚ〜２．０２ＧＨｚにおいて、位相差として（４５±１．０）度の特性が得られていることがわかる。
【０１５８】
ところで、位相差θを制御することによって、電力分配合成回路ＤＭ５を、より小型化することができる。
【０１５９】
つまり、ｔａｎ［（π×θ）／３６０］＞１／２１／２であるという条件を、電力分配合成回路ＤＭ５に加えれば，すなわち、θ＞３５．２６°であるときに、第２のインダクタ２９７を省略することができる。この場合、第３のキャパシタ２９８の容量Ｃ２’は、
Ｃ２’＝［ｔａｎ（π×θ／３６０）−１／２１／２］／（２πｆ０Ｚ０）
である。上記のように、電力分配合成回路ＤＭ５において第２のインダクタ２９７を省略することによって、電力分配合成回路がより小型化される。
【０１６０】
さらに、ｔａｎ［（π×θ）／３６０］＝１／２１／２であるという条件を、電力分配合成回路ＤＭ５に加えれば、すなわち、θ＝３５．２６°であるときに、第２のインダクタ２９７と第３のキャパシタ２９８とを省略することができる。上記のように、電力分配合成回路ＤＭ５において第２のインダクタ２９７と第３のキャパシタ２９８とを省略することによって、電力分配合成回路がより小型化される。
【０１６１】
また、ｔａｎ［（π×θ）／３６０］＜１／２１／２であるという条件を、電力分配合成回路ＤＭ５に加えれば，すなわち、θ＜３５．２６°であるときに、第３のキャパシタ２９８を省略することができる。この場合、第２のインダクタ２９７のインダクタンスＬ２’は、
Ｌ２’＝Ｚ０／｛［１／２１／２−ｔａｎ（π×θ／３６０）］×（２πｆ０）｝
である。上記のように、電力分配合成回路ＤＭ５において第３のキャパシタ２９８を省略することによって、電力分配合成回路がより小型化される。
【０１６２】
［第６の実施例］
図２８は、本発明の第６の実施例の電力分配合成回路ＤＭ６を示す回路図である。
【０１６３】
電力分配合成回路ＤＭ６は、第１の入出力端子３６１と、第２の入出力端子３６２と、第３の入出力端子３６３と、容量Ｃ１の第１のキャパシタ３６４と、インダクタンスＬ４の第５のインダクタ３７１と、インダクタンスＬ４の第６のインダクタ３７２と、インダクタンスＬ１の第１のインダクタ３６５と、インダクタンスＬ１の第２のインダクタ３６６と、容量Ｃ２の第２のキャパシタ３６７と、インダクタンスＬ２の第３のインダクタ３６８と、容量Ｃ３の第３のキャパシタ３７０と、インダクタンスＬ３の第４のインダクタ３６９と、容量Ｃ４の第４のキャパシタ３７３と、容量Ｃ４の第５のキャパシタ３７４と、抵抗値Ｒの第１の抵抗素子３７５とを有する。
【０１６４】
また、第１のキャパシタ３６４は、第１の入出力端子３６１に一端が接続され、他端が接地されている。第５のインダクタ３７１は、第２の入出力端子３６２に一端が接続されている。第６のインダクタ３７２は、第３の入出力端子３６３に一端が接続されている。第１のインダクタ３６５は、第１の入出力端子３６１に一端が接続されている。第２のインダクタ３６６は、第１の入出力端子３６１に一端が接続され、第３の入出力端子３６３に他端が接続されている。
【０１６５】
第２のキャパシタ３６７は、第１のインダクタ３６５の他端に一端が接続され、他端が接地されている。第３のインダクタ３６８は、第１のインダクタ３６５の他端に一端が接続され、他端が接地されている。第３のキャパシタ３７０は、第１のインダクタ３６５の他端に一端が接続され、第２の入出力端子３６２に他端が接続されている。第４のインダクタ３６９は、第２の入出力端子３６２に一端が接続され、他端が接地されている。第４のキャパシタ３７３は、第５のインダクタ３７１の他端に一端が接続され、他端が接地されている。第５のキャパシタ３７４は、第６のインダクタ３７２の他端に一端が接続され、他端が接地されている。
【０１６６】
第１の抵抗素子３７５は、第１のインダクタ３６５の他端に一端が接続され、上記第２のインダクタ３６６の他端に他端が接続されている。
【０１６７】
ここで、上記第２の入出力端子と上記第３の入出力端子とに入力される信号の位相差をθとし、また、上記第２の入出力端子と上記第３の入出力端子とから出力される信号の位相差をθとしている。
【０１６８】
図２９は、低域通過型ウィルキンソン型電力分配合成回路にθ度伝送線路と先端短絡スタブを付加した電力分配合成回路ＤＭ２６を示す図である。
【０１６９】
電力分配合成回路ＤＭ２６は、入出力端子３８１、３８２、３８３と、容量Ｃ１のキャパシタ３８４と、インダクタンスＬ１のインダクタ３８５、３８６と、容量Ｃ２のキャパシタ３８７、３８８と、先端短絡スタブ３８９、３９０と、θ度伝送線路３９１と、抵抗値Ｒの抵抗素子３９２とを有する。
【０１７０】
図２９に示すように、従来の電力分配合成回路ＤＭ２６では、スタブを３本使用するので、回路面積が増大するという問題がある。一方、電力分配合成回路ＤＭ６は、２個のキャパシタ３７０、３７３と４個のインダクタ３６８、３６９、３７１、３７２を付加することで、スタブを省略することができる。その結果、電力分配合成回路ＤＭ２６と比較し、回路面積（規模）を小さくすることが可能であり、モノリシックマイクロ波集積回路への適用に有効である。
【０１７１】
ここで、電力分配合成回路ＤＭ６において、各構成素子の定数を設定する方法について説明する。
【０１７２】
入出力端子３６１、３６２、３６３に接続される負荷インピーダンスを、Ｚ０と仮定する。
【０１７３】
キャパシタ３６４の容量Ｃ１を、
Ｃ１＝２／（２πｆ０×２１／２Ｚ０）……式（５３）
と設定し、インダクタ３６５、３６６のインダクタンスＬ１を、
Ｌ１＝２１／２Ｚ０／２πｆ０……式（５４）
と設定し、キャパシタ３６７の容量Ｃ２を、
Ｃ２＝１／（２πｆ０×２１／２Ｚ０）……式（５５）
と設定し、インダクタ３６８のインダクタンスＬ２を、
Ｌ２＝Ｚ０／［２πｆ０×ｔａｎ｛（π×θ）／３６０｝］……式（５６）
と設定し、インダクタ３６９のインダクタンスＬ３を、
Ｌ３＝［２１／２／｛２１／２ｔａｎ（π×θ／３６０）＋１｝］×（Ｚ０／２πｆ０）……式（５７）
と設定し、キャパシタ３７０の容量Ｃ３を、
Ｃ３＝１／［２πｆ０×Ｚ０×ｓｉｎ｛（π×θ）／１８０｝］……式（５８）
と設定し、インダクタ３７１、３７２のインダクタンスＬ４を、
Ｌ４＝（１／３）×（２１／２Ｚ０／２πｆ０）……式（５９）
と設定し、キャパシタ３７３、３７４の容量Ｃ４を、
Ｃ４＝（３／４）×｛１／（２πｆ０×２１／２Ｚ０）｝……式（６０）
と設定し、抵抗素子３０５の抵抗値Ｒを、
Ｒ＝２Ｚ０……式（６１）
と設定する。
【０１７４】
上記のように、素子定数を設定すると、電力分配合成回路ＤＭ６が、周波数ｆ０における入出力端子３６１、３６２、３６３での入出力整合条件と、入出力端子３６１と入出力端子３６２との間と、入出力端子３６１と入出力端子３６３との間とに対する分配・合成比を等しくする条件と、さらに入出力端子３６２と入出力端子３６３との間のアイソレーション条件と、位相差θ度の条件とを満足する。
【０１７５】
よって、キャパシタ３６４の容量Ｃ１を、
Ｃ１＝２／（２πｆ０×２１／２Ｚ０）
に設定し、インダクタ３６５、３６６のインダクタンスＬ１を、
Ｌ１＝（２１／２Ｚ０）／（２πｆ０）
に設定し、キャパシタ３６７の容量Ｃ２を、
Ｃ２＝１／（２πｆ０×２１／２Ｚ０）
に設定し、インダクタ３６８の容量Ｌ２を、
Ｌ２＝Ｚ０／［２πｆ０×ｔａｎ｛（π×θ）／３６０｝］
に設定し、インダクタ３６９のインダクタンスＬ３を、
Ｌ３＝［２１／２／｛２１／２ｔａｎ（π×θ／３６０）＋１｝］×（Ｚ０／２πｆ０）
に設定し、キャパシタ３７０のインダクタンスＣ３を、
Ｃ３＝１／［２πｆ０×Ｚ０×ｓｉｎ｛（π×θ）／１８０｝］
に設定し、インダクタ３７１、３７２のインダクタンスＬ４を、
Ｌ４＝（１／３）×（２１／２Ｚ０／２πｆ０）
に設定し、キャパシタ３７３、３７４の容量Ｃ４を、
Ｃ４＝（３／４）×｛１／（２πｆ０×２１／２Ｚ０）｝
に設定し、抵抗素子３０５の抵抗値Ｒを、
Ｒ＝２Ｚ０
に設定すれば、入出力端子３６１から高周波信号を入力すると、１／２ずつに分配された高周波信号が入出力端子３６２と入出力端子３６３とから位相差θ度で出力される。また、入出力端子３６２から高周波信号を入力すると、入出力端子３６３では、等振幅かつ逆相で合成されるので、出力されない。
【０１７６】
図３０は、電力分配合成回路ＤＭ６の具体例を示す回路図であり、位相差を４５度とした場合の回路図である。
【０１７７】
電力分配合成回路ＤＭ６の具体例は、入出力端子４１１、４１２、４１３と、容量Ｃのキャパシタ４１４と、インダクタンスＬのインダクタ４１５、４１６と、容量Ｃ／２のキャパシタ４１７と、インダクタンス［１／２１／２ｔａｎ｛（π×θ）／３６０｝］×Ｌのインダクタ４１８と、インダクタンス［１／｛２１／２ｔａｎ（π×θ／３６０）＋１｝］Ｌのインダクタ４１９と、容量［２１／２／２ｓｉｎ｛（π×θ）／１８０｝］×Ｃのキャパシタ４２０と、インダクタンス３Ｌのインダクタ４２１、４２２と、容量３Ｃ／８のキャパシタ４２３、４２４と、抵抗値２Ｚ０の抵抗素子４２５と有する。
【０１７８】
所望周波数ｆ０＝１ＧＨｚ、抑圧周波数ｆ１＝２ｆ０＝２ＧＨｚとし、入出力端子４１１、４１２、４１３に接続される負荷インピーダンスＺ０＝５０Ω、また、インダクタンスＬ＝１１．３ｎＨ、容量Ｃ＝４．５０ｐＦとする。
【０１７９】
図３１は、電力分配合成回路ＤＭ６の具体例において、順方向伝達係数Ｓ２１、Ｓ３１、入力反射係数Ｓ１１、Ｓ２２、Ｓ３３、アイソレーションＳ３２についての数値シミュレーション結果の周波数特性を示す図である。
【０１８０】
図３１より、周波数ｆ＝０．９１ＧＨｚ  １．０９ＧＨｚにおいて、分配損失として（３．０３±０．０３）ｄＢの特性、入力反射量として−２０ｄＢ以下の特性、アイソレーションとして２０ｄＢ以上の特性が得られていることがわかる。また、周波数１．９２ＧＨｚ  ２．１３ＧＨｚにおいて、分配損失として−３０ｄＢ以下の特性、アイソレーションとして３５ｄＢ以上の特性が得られていることがわかる。
【０１８１】
図３２は、電力分配合成回路ＤＭ６の具体例において、順方向伝達係数Ｓ２１とＳ３１の位相差の数値シミュレーション結果の周波数特性を示す図である。
【０１８２】
図３２より、周波数ｆ＝０．９７ＧＨｚ  １．０３ＧＨｚにおいて、位相差として（４５±２．０）度の特性が得られていることがわかる。
【０１８３】
ところで、位相差θを制御することによって、電力分配合成回路ＤＭ６を、より小型化することができる。
【０１８４】
つまり、ｔａｎ［（π×θ）／３６０］＞１／２１／２であるという条件を、電力分配合成回路ＤＭ６に加えれば，すなわち、θ＞３５．２６°であるときに、第２のキャパシタ３６７を省略することができる。なお、θは、位相差である。この場合、第３のインダクタ３６８のインダクタンスＬ２’は、
Ｌ２’＝Ｚ０／｛［ｔａｎ（π×θ／３６０）−１／２１／２］×（２πｆ０）｝
である。上記のように、電力分配合成回路ＤＭ６において第２のキャパシタ３６７を省略することによって、電力分配合成回路がより小型化される。
【０１８５】
さらに、ｔａｎ［（π×θ）／３６０］＝１／２１／２であるという条件を、電力分配合成回路ＤＭ６に加えれば、すなわち、θ＝３５．２６°であるときに、第２のキャパシタ３６７と第３のインダクタ３６８とを省略することができる。上記のように、電力分配合成回路ＤＭ５において第２のキャパシタ３６７と第３のインダクタ３６８とを省略することによって、電力分配合成回路がより小型化される。
【０１８６】
また、ｔａｎ［（π×θ）／３６０］＜１／２１／２であるという条件を、電力分配合成回路ＤＭ６に加えれば，すなわち、θ＜３５．２６°であるときに、第３のインダクタ３６８を省略することができる。この場合、第３のキャパシタ３６７の容量Ｃ２’は、
Ｃ２’＝［１／２１／２−ｔａｎ（π×θ／３６０）］／（２πｆ０Ｚ０）
である。上記のように、電力分配合成回路ＤＭ６において第３のインダクタ３６８を省略することによって、電力分配合成回路がより小型化される。
【０１８７】
【発明の効果】
本発明によれば、小型化・高集積化が要求されるモノリシックマイクロ波集積回路へ適用することができ、また、インダクタやキャパシタの占有面積が増大しないという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例である電力分配合成回路ＤＭ１の構成を示す回路図である。
【図２】従来の高域通過型ウィルキンソン型電力分配合成回路ＤＭ１４に、先端開放スタブを付加した電力分配合成回路ＤＭ２１を示す図である。
【図３】電力分配合成回路ＤＭ１について、入出力端子２と入出力端子３とから同相励振した場合の等価回路を示す図である。
【図４】電力分配合成回路ＤＭ１について、入出力端子２と入出力端子３とから逆相励振した場合の等価回路を示す図である。
【図５】電力分配合成回路ＤＭ１の具体例を示す回路図である。
【図６】電力分配合成回路ＤＭ１の具体例において、順方向伝達係数Ｓ２１、入力反射係数Ｓ１１、Ｓ２２、アイソレーションＳ３２の数値シミュレーション結果の周波数特性を示す図である。
【図７】本発明の第２の実施例である電力分配合成回路ＤＭ２の構成を示す回路図である。
【図８】従来の低域通過型ウィルキンソン型電力分配合成回路ＤＭ１５に先端短絡スタブを付加した電力分配合成回路ＤＭ２２を示す図である。
【図９】電力分配合成回路ＤＭ２について、入出力端子９２と入出力端子９３とから同相励振した場合の等価回路を示す図である。
【図１０】電力分配合成回路ＤＭ２において、入出力端子９２と入出力端子９３とから逆相励振した場合の等価回路を示す図である。
【図１１】電力分配合成回路ＤＭ２の具体例を示す回路図である。
【図１２】電力分配合成回路ＤＭ２の具体例において、順方向伝達係数Ｓ２１、入力反射係数Ｓ１１、Ｓ２２、アイソレーションＳ３２の数値シミュレーション結果の周波数特性を示す図である。
【図１３】本発明の第３の実施例である電力分配合成回路ＤＭ３を示す回路図である。
【図１４】従来の高域通過型ブランチライン型９０度電力分配合成回路ＤＭ１６に先端開放スタブを付加した電力分配合成回路ＤＭ２３を示す図である。
【図１５】電力分配合成回路ＤＭ３の具体例を示す回路図である。
【図１６】電力分配合成回路ＤＭ３の具体例において、順方向伝達係数Ｓ２１、Ｓ３１、入力反射係数Ｓ１１、Ｓ２２、Ｓ３３、アイソレーションＳ３２の数値シミュレーション結果の周波数特性を示す図である。
【図１７】電力分配合成回路ＤＭ３の具体例において、順方向伝達係数Ｓ２１とＳ３１との位相差の数値シミュレーション結果の周波数特性を示す図である。
【図１８】本発明の第４の実施例である電力分配合成回路ＤＭ４の構成を示す回路図である。
【図１９】従来の低域通過型ブランチライン型９０度電力分配合成回路ＤＭ１７に先端短絡スタブを付加した電力分配合成回路ＤＭ２４を示す図である。
【図２０】電力分配合成回路ＤＭ４の具体例を示す回路図である。
【図２１】電力分配合成回路ＤＭ４の具体例において、順方向伝達係数Ｓ２１、Ｓ３１、入力反射係数Ｓ１１、Ｓ２２、Ｓ３３、アイソレーションＳ３２の数値シミュレーション結果の周波数特性を示す図である。
【図２２】電力分配合成回路ＤＭ４の具体例において、順方向伝達係数Ｓ２１とＳ３１との位相差の数値シミュレーション結果の周波数特性を示す図である。
【図２３】本発明の第５の実施例である電力分配合成回路ＤＭ５の構成を示す図である。
【図２４】従来の高域通過型ウィルキンソン型電力分配合成回路ＤＭ１４にθ度伝送線路と先端開放スタブを付加した電力分配合成回路ＤＭ２５を示す図である。
【図２５】電力分配合成回路ＤＭ５の具体例を示す回路図であり、位相差を４５度とした場合を示す図である。
【図２６】電力分配合成回路ＤＭ５の具体例において、順方向伝達係数Ｓ２１、Ｓ３１、入力反射係数Ｓ１１、Ｓ２２、Ｓ３３、アイソレーションＳ３２の数値シミュレーション結果の周波数特性を示す図である。
【図２７】電力分配合成回路ＤＭ５の具体例において、順方向伝達係数Ｓ２１とＳ３１の位相差の数値シミュレーション結果の周波数特性を示す図である。
【図２８】本発明の第６の実施例の電力分配合成回路ＤＭ６を示す回路図である。
【図２９】従来の低域通過型ウィルキンソン型電力分配合成回路ＤＭ１５にθ度伝送線路と先端短絡スタブを付加した電力分配合成回路ＤＭ２６を示す図である。
【図３０】電力分配合成回路ＤＭ６の具体例を示す回路図であり、位相差を４５度とした場合の回路図である。
【図３１】電力分配合成回路ＤＭ６の具体例において、順方向伝達係数Ｓ２１、Ｓ３１、入力反射係数Ｓ１１、Ｓ２２、Ｓ３３、アイソレーションＳ３２の数値シミュレーション結果の周波数特性を示す図である。
【図３２】電力分配合成回路ＤＭ６の具体例において、順方向伝達係数Ｓ２１とＳ３１の位相差の数値シミュレーション結果の周波数特性を示す図である。
【図３３】従来の偶高調波直交復調器ＤＭ１１に使用されている従来の偶高調波ミキサ４６６を示す回路図である。
【図３４】従来の偶高調波直交復調器ＤＭ１１を示す回路図である。
【図３５】分布定数線路を組み合わせた従来のウィルキンソン型電力分配合成回路ＤＭ１２を示す図である。
【図３６】分布定数線路を組み合わせた従来のブランチライン型９０度電力分配合成回路ＤＭ１３を示す図である。
【図３７】分布定数線路を組み合わせた従来のウィルキンソン型電力分配合成回路ＤＭ１２を集中定数化した電力分配合成回路ＤＭ１４を示す図である。
【図３８】分布定数線路を組み合わせた従来のウィルキンソン型電力分配合成回路ＤＭ１２を集中定数化した電力分配合成回路ＤＭ１５を示す図である。
【図３９】分布定数線路を組み合わせた従来のブランチライン型９０度電力分配合成回路ＤＭ１３を集中定数化した電力分配合成回路ＤＭ１６を示す図である。
【図４０】分布定数線路を組み合わせた従来のブランチライン型９０度電力分配合成回路ＤＭ１３を、集中定数化した電力分配合成回路ＤＭ１７を示す図である。
Ｄ
【符号の説明】
ＤＭ１〜ＤＭ６…電力分配合成回路、
１、９１、１８１、２３１、２９１，３６１…第１の入出力端子、
２、９２、１８２、２３２、２９２，３６２…第２の入出力端子、
３、９３、１８３、２３３、２９３，３６３…第３の入出力端子、
９…第３のキャパシタ、
１０…第４のキャパシタ、
９７…第３のインダクタ、
９８…第４のインダクタ、
１９３…第５のキャパシタ、
１９４…第６のキャパシタ、
２４１…第５のインダクタ、
２４２…第６のインダクタ、
２９８…第３のキャパシタ、
２９９…第４のキャパシタ、
３０３…第５のキャパシタ、
３０４…第６のキャパシタ、
３００…第３のインダクタ
３０１…第４のインダクタ、
３７０…第３のキャパシタ
３７３…第４のキャパシタ、
３６８…第３のインダクタ、
３６９…第４のインダクタ、
３７１…第５のインダクタ、
３７２…第６のインダクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003625753.tif 000011
【図１１】
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【図１２】
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【図１３】
0003625753.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
0003625753.tif 000033
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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