(57)【特許請求の範囲】
【請求項１】
出力回路であって、
入力電圧がゲートに印加され、ドレインから出力電圧を出力する第１のトランジスタと、
前記第１のトランジスタと直列に接続され、前記第１のトランジスタのドレイン電流を制御する第２のトランジスタと、
電源電圧を分圧して、分圧された電圧を前記第２のトランジスタのゲートに印加し、これにより前記電源電圧が所定の値よりも小さい場合に前記第２のトランジスタをカットオフする分圧手段と、
前記第１のトランジスタのゲートに接続されたゲートと、前記第１のトランジスタのドレインに接続されたドレインとを有し、前記第１のトランジスタと逆極性の第３のトランジスタと、
を具備する出力回路。
【請求項２】
第１の電源電位と第２の電源電位とによって規定される電源電圧が供給されて動作する出力回路であって、
入力電圧がゲートに印加され、ドレインから出力電圧を出力する第１のトランジスタと、
前記第１のトランジスタと直列に接続され、前記第１のトランジスタのドレイン電流を制御する第２のトランジスタと、
前記電源電圧を分圧して、分圧された電圧を前記第２のトランジスタのゲートに印加し、これにより前記電源電圧が所定の値よりも小さい場合に前記第２のトランジスタをカットオフする分圧手段と、
前記第１のトランジスタのドレインと前記第２の電源電位との間を常に導通させるトランジスタと、
を具備する出力回路。
【請求項３】
第１の電源電位と第２の電源電位とによって規定される電源電圧が供給されて動作する出力回路であって、
入力電圧がゲートに印加され、ドレインから出力電圧を出力する第１のトランジスタと、
前記第１のトランジスタと直列に接続され、前記第１のトランジスタのドレイン電流を制御する第２のトランジスタと、
前記電源電圧を分圧して、分圧された電圧を前記第２のトランジスタのゲートに印加し、これにより前記電源電圧が所定の値よりも小さい場合に前記第２のトランジスタをカットオフする分圧手段と、
前記第１のトランジスタのドレインと前記第２の電源電位との間に接続された抵抗と、
を具備する出力回路。
【請求項４】
前記第２の電源電位は、アース電位であることを特徴とする請求項２又は３記載の出力回路。
【請求項５】
前記分圧手段は、複数の抵抗、複数のトランジスタ、又は、少なくとも１つの抵抗及び少なくとも１つのトランジスタを含むことを特徴とする請求項１〜４のいずれか１項記載の出力回路。
【請求項６】
第１の電源電位と第２の電源電位とによって規定される電源電圧が供給されて動作する出力回路であって、
入力電圧がゲートに印加され、ドレインから出力電圧を出力する第１のトランジスタと、
前記第１のトランジスタと直列に接続され、前記第１のトランジスタのドレイン電流を制御する第２のトランジスタと、
前記第１のトランジスタのゲートに接続されたゲートと前記第１のトランジスタのドレインに接続されたドレインとを有し、前記第１のトランジスタと逆極性の第３のトランジスタと、
前記第３のトランジスタと同極性であり、かつゲートしきい電圧が前記第３のトランジスタよりも大きい第４のトランジスタと、
を具備し、
前記第４のトランジスタは、前記電源電圧が所定の値よりも小さい場合に前記第２のトランジスタをカットオフするように接続されている、
ことを特徴とする出力回路。
【請求項７】
前記第１のトランジスタのドレインと前記第２の電源電位との間を常に導通させるトランジスタをさらに具備する請求項６記載の出力回路。
【請求項８】
前記第１のトランジスタのドレインと前記第２の電源電位との間に接続された第３の抵抗をさらに具備する請求項６記載の出力回路。
【請求項９】
前記第２の電源電位は、アース電位であることを特徴とする請求項７又は８記載の出力回路。
【請求項１０】
出力回路であって、
入力電圧がゲートに印加され、ドレインから出力電圧を出力する第１のトランジスタと、
前記第１のトランジスタと直列に接続され、前記第１のトランジスタのドレイン電流を制御する第２のトランジスタと、
前記第２のトランジスタのゲートに接続されたドレインを有し、前記第２のトランジスタと逆極性の第３のトランジスタと、
前記第２のトランジスタと同極性であり、かつゲートしきい電圧が前記第２のトランジスタよりも大きい第４のトランジスタと、
を具備し、
前記第４のトランジスタは、前記第３のトランジスタのゲートに接続されたドレインを有し、電源電圧が所定の値よりも小さい場合に前記第２のトランジスタをカットオフするように接続されている、
ことを特徴とする出力回路。
【請求項１１】
出力回路を具備するコンパレータであって、
前記出力回路が、
入力電圧がゲートに印加され、ドレインから出力電圧を出力する第１のトランジスタと、
前記第１のトランジスタと直列に接続され、前記第１のトランジスタのドレイン電流を制御する第２のトランジスタと、
電源電圧を分圧して、分圧された電圧を前記第２のトランジスタのゲートに印加し、これにより前記電源電圧が所定の値よりも小さい場合に前記第２のトランジスタをカットオフする分圧手段と、
前記第１のトランジスタのゲートに接続されたゲートと、前記第１のトランジスタのドレインに接続されたドレインとを有し、前記第１のトランジスタと逆極性の第３のトランジスタと、
を有することを特徴とするコンパレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号またはアナログ信号を出力する出力回路及びこれを使用したコンパレータに関し、特に、モータや電磁弁等のように安全性が要求される機器に使用されるＩＣやＬＳＩにおいて、主にＭＯＳトランジスタによって構成される出力回路及びコンパレータに関する。
【０００２】
【従来の技術】
一般に、ＭＯＳトランジスタを用いる出力回路はインバータの構成となっており、特に、コンプリメンタリＭＯＳトランジスタを用いる出力回路の場合には、図１０に示すようなプッシュプル動作とすることが多い。
【０００３】
図１０において、コンプリメンタリペアとなるＰチャネルのトランジスタＱ１とＮチャネルのトランジスタＱ２のそれぞれのゲートに入力電圧ＶINが印加され、トランジスタＱ１とＱ２のそれぞれのドレインからの反転出力を合成して出力電圧ＶOUTを得ている。トランジスタＱ１のソースは高電位側の電源電圧ＶDDに接続され、トランジスタＱ２のソースは低電位側の電源電圧ＶSSに接続される。尚、電源電圧ＶDDとＶSSの一方は、アース電位としてもよい。ここで、電源電圧ＶDDとＶSSの電位差がトランジスタの動作電圧の下限を下回ると、出力電圧ＶOUTが不安定になってしまうという問題があった。
【０００４】
従来、この問題を解決するために、図１１に示すように、出力に抵抗Ｒ１を接続したり、図１２に示すように、出力にデプレショントランジスタＱ３を接続することにより、出力がローレベルになることを保証しようとするものがあった。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＰチャネルのトランジスタＱ１が幾分でもＯＮ状態となると、出力がローレベルにならないおそれがある。また、抵抗Ｒ１の抵抗値を下げたり、デプレショントランジスタＱ３の電流値を増やすと、出力はローレベルになり易くなるが確実ではなく、しかも消費電流が増加してしまうという欠点がある。
【０００６】
また、アナログ出力回路として多く用いられる図１３に示すような出力回路においては、電源電圧ＶDDが低下して入力アナログ信号が不安定となった時に、出力がハイインピーダンスになることが望ましい。この場合には、出力に抵抗やデプレショントランジスタを接続することは妥当でない。
【０００７】
そこで、上記の点に鑑み、本発明の第１の目的は、電源電圧が低下して回路の動作下限電圧を下回った時に、出力電圧を確実にローレベル又はハイレベルに固定できる出力回路を提供することである。
【０００８】
また、本発明の第２の目的は、電源電圧が低下して回路の動作下限電圧を下回った時に、出力をハイインピーダンスにできる出力回路を提供することである。
【０００９】
さらに、本発明の第３の目的は、上記のような出力回路を使用したコンパレータを提供することである。
【００１０】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る出力回路は、入力電圧がゲートに印加され、ドレインから出力電圧を出力する第１のトランジスタと、第１のトランジスタと直列に接続され、第１のトランジスタのドレイン電流を制御する第２のトランジスタと、電源電圧を分圧して、分圧された電圧を第２のトランジスタのゲートに印加し、これにより電源電圧が所定の値よりも小さい場合に第２のトランジスタをカットオフする分圧手段と、第１のトランジスタのゲートに接続されたゲートと、第１のトランジスタのドレインに接続されたドレインとを有し、第１のトランジスタと逆極性の第３のトランジスタとを具備する。
【００１１】
本発明の第２の観点に係る出力回路は、第１の電源電位と第２の電源電位とによって規定される電源電圧が供給されて動作する出力回路であって、入力電圧がゲートに印加され、ドレインから出力電圧を出力する第１のトランジスタと、第１のトランジスタと直列に接続され、第１のトランジスタのドレイン電流を制御する第２のトランジスタと、電源電圧を分圧して、分圧された電圧を第２のトランジスタのゲートに印加し、これにより電源電圧が所定の値よりも小さい場合に第２のトランジスタをカットオフする分圧手段と、第１のトランジスタのドレインと第２の電源電位との間を常に導通させるトランジスタとを具備する。
【００１２】
本発明の第３の観点に係る出力回路は、第１の電源電位と第２の電源電位とによって規定される電源電圧が供給されて動作する出力回路であって、入力電圧がゲートに印加され、ドレインから出力電圧を出力する第１のトランジスタと、第１のトランジスタと直列に接続され、第１のトランジスタのドレイン電流を制御する第２のトランジスタと、電源電圧を分圧して、分圧された電圧を第２のトランジスタのゲートに印加し、これにより電源電圧が所定の値よりも小さい場合に第２のトランジスタをカットオフする分圧手段と、第１のトランジスタのドレインと第２の電源電位との間に接続された抵抗とを具備する。
以上において、第２の電源電位は、アース電位としても良い。また、分圧手段を、複数の抵抗、複数のトランジスタ、又は、少なくとも１つの抵抗及び少なくとも１つのトランジスタで構成することができる。
【００１３】
本発明の第４の観点に係る出力回路は、第１の電源電位と第２の電源電位とによって規定される電源電圧が供給されて動作する出力回路であって、入力電圧がゲートに印加され、ドレインから出力電圧を出力する第１のトランジスタと、第１のトランジスタと直列に接続され、第１のトランジスタのドレイン電流を制御する第２のトランジスタと、第１のトランジスタのゲートに接続されたゲートと第１のトランジスタのドレインに接続されたドレインとを有し、第１のトランジスタと逆極性の第３のトランジスタと、第３のトランジスタと同極性であり、かつゲートしきい電圧が第３のトランジスタよりも大きい第４のトランジスタとを具備し、第４のトランジスタは、電源電圧が所定の値よりも小さい場合に第２のトランジスタをカットオフするように接続されていることを特徴とする。
この出力回路は、第１のトランジスタのドレインと第２の電源電位との間を常に導通させるトランジスタをさらに具備するようにしても良いし、第１のトランジスタのドレインと第２の電源電位との間に接続された第３の抵抗をさらに具備するようにしても良い。ここで、第２の電源電位は、アース電位としても良い。
【００１４】
本発明の第５の観点に係る出力回路は、入力電圧がゲートに印加され、ドレインから出力電圧を出力する第１のトランジスタと、第１のトランジスタと直列に接続され、第１のトランジスタのドレイン電流を制御する第２のトランジスタと、第２のトランジスタのゲートに接続されたドレインを有し、第２のトランジスタと逆極性の第３のトランジスタと、第２のトランジスタと同極性であり、かつゲートしきい電圧が第２のトランジスタよりも大きい第４のトランジスタとを具備し、第４のトランジスタは、第３のトランジスタのゲートに接続されたドレインを有し、電源電圧が所定の値よりも小さい場合に第２のトランジスタをカットオフするように接続されていることを特徴とする。
【００１５】
本発明の１つの観点に係るコンパレータは、出力回路を具備するコンパレータであって、その出力回路が、入力電圧がゲートに印加され、ドレインから出力電圧を出力する第１のトランジスタと、第１のトランジスタと直列に接続され、第１のトランジスタのドレイン電流を制御する第２のトランジスタと、電源電圧を分圧して、分圧された電圧を第２のトランジスタのゲートに印加し、これにより前記電源電圧が所定の値よりも小さい場合に第２のトランジスタをカットオフする分圧手段と、第１のトランジスタのゲートに接続されたゲートと、第１のトランジスタのドレインに接続されたドレインとを有し、第１のトランジスタと逆極性の第３のトランジスタとを有することを特徴とする。
【００１６】
以上の様に構成した本発明に係る出力回路及びコンパレータによれば、電源電圧が低下して回路の動作下限電圧を下回った時に、出力電圧を確実にローレベル又はハイレベルに固定することができる。また、電源電圧が低下して回路の動作下限電圧を下回った時に、出力をハイインピーダンスに維持することができる。
【００１７】
【発明の実施の形態】
以下、図面に基いて本発明の実施の形態について説明する。尚、同一の要素には同一の番号を付して説明を省略する。
【００１８】
図１〜図３は、本発明の第１の実施の形態に係る出力回路の回路図である。図１は電源電圧が低下した時に出力電圧をローレベルに固定できる出力回路を示し、図２は電源電圧が低下した時に出力電圧をハイレベルに固定できる出力回路を示し、図３は電源電圧が低下した時に出力をハイインピーダンスに維持できる出力回路を示している。これらの出力回路は、デジタル出力回路として使用されることを想定しているが、アナログ出力回路としても使用できる。
【００１９】
図１において、コンプリメンタリペアとなるＰチャネルのトランジスタＱ１とＮチャネルのトランジスタＱ２のそれぞれのゲートに入力電圧ＶINが印加され、トランジスタＱ１とＱ２のそれぞれのドレインからの反転出力をプッシュプル動作により合成して出力電圧ＶOUTを得ている。この出力にはＮチャネルのデプレショントランジスタＱ３が接続されている。デプレショントランジスタとは、常に導通状態にある（無限大ではないインピーダンスを有する）トランジスタをいう。尚、ＮチャネルのデプレショントランジスタＱ３のかわりにPチャネルのデプレショントランジスタや抵抗を用いても良い。さらに、トランジスタＱ１のソースにはＰチャネルのトランジスタＱ１１のドレインが接続されており、トランジスタＱ１１のソースは高電位側の電源電圧ＶDDに接続されている。一方、トランジスタＱ２のソースは低電位側の電源電圧ＶSSに接続されている。電源電圧ＶDDとＶSSの一方は、アース電位としてもよい。トランジスタＱ１１のゲートには、抵抗Ｒ１１とＲ１２とからなる電源電圧の分圧手段が接続されている。尚、分圧手段に用いるインピーダンス素子としては、抵抗Ｒ１１とＲ１２の内の少なくとも一つのかわりに、トランジスタやダイオード等を用いてもよい。
【００２０】
ここで、電源電圧ＶDDとＶSSの電位差Ｖが所定の値よりも大きい場合にトランジスタＱ１１がＯＮとなるように、抵抗Ｒ１１とＲ１２の値を設定する。即ち、
Ｖ×Ｒ１１／（Ｒ１１＋Ｒ１２）＝Ｖgs＞Ｖth
とする。ここで、Ｖgsは、トランジスタＱ１１のゲート・ソース間電圧であり、Ｖthは、トランジスタＱ１１のゲートしきい電圧である。
【００２１】
一方、電源電位差Ｖが所定の値よりも小さい場合には、
Ｖ×Ｒ１１／（Ｒ１１＋Ｒ１２）＝Ｖgs＜Ｖth
となって、トランジスタＱ１１はＯＦＦとなる。これにより、電源電位差Ｖが所定の値よりも小さい場合に、出力回路の出力電圧を確実にローレベルとすることができる。
【００２２】
図２において、トランジスタＱ２のソースにはＮチャネルのトランジスタＱ２１のドレインが接続されており、トランジスタＱ２１のソースは低電位側の電源電圧ＶSSに接続されている。一方、トランジスタＱ１のソースは高電位側の電源電圧ＶDDに接続されている。トランジスタＱ２１のゲートには、抵抗Ｒ２１とＲ２２とからなる電源電圧の分圧手段が接続されている。尚、分圧手段に用いるインピーダンス素子としては、抵抗Ｒ２１とＲ２２の内の少なくとも一つのかわりに、トランジスタやダイオード等を用いてもよい。
【００２３】
ここで、電源電圧ＶDDとＶSSの電位差Ｖが所定の値よりも大きい場合にトランジスタＱ２１がＯＮとなるように、抵抗Ｒ２１とＲ２２の値を設定する。即ち、
Ｖ×Ｒ２２／（Ｒ２１＋Ｒ２２）＝Ｖgs＞Ｖth
とする。ここで、Ｖgsは、トランジスタＱ２１のゲート・ソース間電圧であり、Ｖthは、トランジスタＱ２１のゲートしきい電圧である。
【００２４】
一方、電源電位差Ｖが所定の値よりも小さい場合には、
Ｖ×Ｒ２２／（Ｒ２１＋Ｒ２２）＝Ｖgs＜Ｖth
となって、トランジスタＱ２１はＯＦＦとなる。これにより、電源電位差Ｖが所定の値よりも小さい場合に、出力回路の出力電圧を確実にハイレベルとすることができる。
【００２５】
図３において、トランジスタＱ１のソースにはＰチャネルのトランジスタＱ３１のドレインが接続されており、トランジスタＱ３１のソースは高電位側の電源電圧ＶDDに接続されている。一方、トランジスタＱ２のソースにはＮチャネルのトランジスタＱ３２のドレインが接続されており、トランジスタＱ３２のソースは低電位側の電源電圧ＶSSに接続されている。トランジスタＱ３１とＱ３２のゲートには、抵抗Ｒ３１〜Ｒ３３からなる電源電圧の分圧手段が接続されている。尚、分圧手段に用いるインピーダンス素子としては、抵抗Ｒ３１〜Ｒ３３の内の少なくとも一つのかわりに、トランジスタやダイオード等を用いてもよい。
【００２６】
ここで、電源電圧ＶDDとＶSSの電位差Ｖが所定の値よりも大きい場合にはトランジスタＱ３１とＱ３２がＯＮとなるように、抵抗Ｒ３１〜Ｒ３３の値を設定する。即ち、
Ｖ×Ｒ３１／（Ｒ３１＋Ｒ３２＋Ｒ３３）＝Ｖgs(1)＞Ｖth(1)
Ｖ×Ｒ３３／（Ｒ３１＋Ｒ３２＋Ｒ３３）＝Ｖgs(2)＞Ｖth(2)
とする。ここで、Ｖgs(1) とＶgs(2) は、それぞれトランジスタＱ３１とＱ３２のゲート・ソース間電圧であり、Ｖth(1) とＶth(2) は、それぞれトランジスタＱ３１とＱ３２のゲートしきい電圧である。
【００２７】
一方、電源電位差Ｖが所定の値よりも小さい場合には、
Ｖ×Ｒ３１／（Ｒ３１＋Ｒ３２＋Ｒ３３）＝Ｖgs(1) ＜Ｖth(1)
Ｖ×Ｒ３３／（Ｒ３１＋Ｒ３２＋Ｒ３３）＝Ｖgs(2) ＜Ｖth(2)
となって、トランジスタＱ３１とＱ３２はＯＦＦとなる。これにより、電源電位差Ｖが所定の値よりも小さい場合に、出力回路の出力を確実にハイインピーダンスとすることができる。
【００２８】
図４〜図６は、本発明の第２の実施の形態に係る出力回路の回路図である。図４は電源電圧が低下した時に出力電圧をローレベルに固定できる出力回路を示し、図５は電源電圧が低下した時に出力電圧をハイレベルに固定できる出力回路を示し、図６は電源電圧が低下した時に出力をハイインピーダンスに維持できる出力回路を示している。これらの出力回路は、デジタル出力回路として使用されることを想定しているが、アナログ出力回路としても使用できる。
【００２９】
図４において、トランジスタＱ１のソースにはＰチャネルのトランジスタＱ４１のドレインが接続されており、トランジスタＱ４１のソースは高電位側の電源電圧ＶDDに接続されている。一方、トランジスタＱ２のソースは低電位側の電源電圧ＶSSに接続されている。
【００３０】
ここで、トランジスタＱ４１のゲートと電源電圧ＶDDとの間には抵抗Ｒ４１が接続され、トランジスタＱ４１のゲートと電源電圧ＶSSとの間にはＮチャネルのトランジスタＱ４２が接続されている。トランジスタＱ４２のゲートしきい電圧ＶthをトランジスタＱ２のゲートしきい電圧よりも大きく設定しておくことにより、電源電圧ＶDDとＶSSの電位差Ｖが低下してＶ＜Ｖthとなった場合に、トランジスタＱ４２がＯＦＦとなり、トランジスタＱ４１もＯＦＦとなって、出力回路の出力電圧を確実にローレベルとすることができる。
【００３１】
図５において、トランジスタＱ２のソースにはＮチャネルのトランジスタＱ５１のドレインが接続されており、トランジスタＱ５１のソースは低電位側の電源電圧ＶSSに接続されている。一方、トランジスタＱ１のソースは高電位側の電源電圧ＶDDに接続されている。
【００３２】
ここで、トランジスタＱ５１のゲートと電源電圧ＶDDとの間にはＰチャネルのトランジスタＱ５２が接続され、トランジスタＱ５１のゲートと電源電圧ＶSSとの間には抵抗Ｒ５１が接続されている。トランジスタＱ５２のゲートしきい電圧ＶthをトランジスタＱ１のゲートしきい電圧よりも大きく設定しておくことにより、電源電圧ＶDDとＶSSの電位差Ｖが低下してＶ＜Ｖthとなった場合に、トランジスタＱ５２がＯＦＦとなり、トランジスタＱ５１もＯＦＦとなって、出力回路の出力電圧を確実にハイレベルとすることができる。
【００３３】
図６において、トランジスタＱ１のソースにはＰチャネルのトランジスタＱ６１のドレインが接続されており、トランジスタＱ６１のソースは高電位側の電源電圧ＶDDに接続されている。また、トランジスタＱ２のソースにはＮチャネルのトランジスタＱ６２のドレインが接続されており、トランジスタＱ６２のソースは低電位側の電源電圧ＶSSに接続されている。
【００３４】
ここで、トランジスタＱ６１のゲートと電源電圧ＶDDとの間には抵抗Ｒ６１が接続され、トランジスタＱ６１のゲートと電源電圧ＶSSとの間にはＮチャネルのトランジスタＱ６３が接続されている。トランジスタＱ６３のゲートしきい電圧Ｖth(1)をトランジスタＱ６２のゲートしきい電圧よりも大きく設定しておくことにより、電源電圧ＶDDとＶSSの電位差Ｖが低下してＶ＜Ｖthとなった場合に、トランジスタＱ６３がＯＦＦとなり、トランジスタＱ６１もＯＦＦとなる。
【００３５】
また、トランジスタＱ６２のゲートと電源電圧ＶDDとの間にはＰチャネルのトランジスタＱ６４が接続され、トランジスタＱ６２のゲートと電源電圧ＶSSとの間には抵抗Ｒ６２が接続されている。トランジスタＱ６４のゲートしきい電圧Ｖth(2)をトランジスタＱ６１のゲートしきい電圧よりも高く設定しておくことにより、電源電圧ＶDDとＶSSの電位差Ｖが低下してＶ＜Ｖthとなった場合に、トランジスタＱ６４がＯＦＦとなり、トランジスタＱ６２もＯＦＦとなって、出力回路の出力を確実にハイインピーダンスとすることができる。
【００３６】
図７〜図８は、本発明をコンパレータに適用した第３の実施の形態に係る回路図である。図７は電源電圧が低下した時に出力電圧をローレベルに固定できるコンパレータを示し、図７は電源電圧が低下した時に出力電圧をハイレベルに固定できるコンパレータを示している。
【００３７】
図７において、差動対を構成するＮチャネルのトランジスタＱ７１とＱ７２の共通ソースと低電位側の電源電圧ＶSSとの間には電流源が接続されており、トランジスタＱ７１とＱ７２のドレインと高電位側の電源電圧ＶDDとの間にはそれぞれＰチャネルのトランジスタＱ７３とＱ７４が接続されている。トランジスタＱ７２のドレインからの出力はＰチャネルのトランジスタＱ７５のゲートに接続され、トランジスタＱ７５のドレインから出力電圧ＶOUTが得られる。トランジスタＱ７５のドレインと低電位側の電源電圧ＶSSとの間には電流源および抵抗Ｒ７３が接続されている。トランジスタＱ７５のソースと電源電圧ＶDDとの間にはＰチャネルのトランジスタＱ７６が接続されている。トランジスタＱ７６のゲートには、抵抗Ｒ７１とＲ７２によって分圧された電位が印加されており、本発明の第１の実施の形態に係る出力回路と同様の動作をする。これにより、電源電位差Ｖが所定の値よりも小さい場合に、コンパレータの出力電圧を確実にローレベルとすることができる。尚、本発明の第２の実施の形態と同様に、抵抗Ｒ７２をＮチャネルのトランジスタで置き換えても良い。
【００３８】
図８において、差動対を構成するＰチャネルのトランジスタＱ８１とＱ８２の共通ソースと高電位側の電源電圧ＶDDとの間には電流源が接続されており、トランジスタＱ８１とＱ８２のドレインと低電位側の電源電圧ＶSSとの間にはそれぞれＮチャネルのトランジスタＱ８３とＱ８４が接続されている。トランジスタＱ８２のドレインからの出力はＮチャネルのトランジスタＱ８５のゲートに接続され、トランジスタＱ８５のドレインから出力電圧ＶOUTが得られる。トランジスタＱ８５のドレインと高電位側の電源電圧ＶDDとの間には電流源および抵抗Ｒ８３が接続されている。トランジスタＱ８５のソースと低電位側の電源電圧ＶSSとの間にはＮチャネルのトランジスタＱ８６が接続されている。トランジスタＱ８６のゲートには、抵抗Ｒ８１とＲ８２によって分圧された電位が印加されており、本発明の第１の実施の形態に係る出力回路と同様の動作をする。これにより、電源電位差Ｖが所定の値よりも小さい場合に、コンパレータの出力電圧を確実にハイレベルとすることができる。尚、本発明の第２の実施の形態と同様に、抵抗Ｒ８１をＰチャネルのトランジスタで置き換えても良い。
【００３９】
図９は、本発明の第４の実施の形態に係る出力回路の回路図である。図９に示す出力回路は、電源電圧が低下した場合に、前段に接続されるオペアンプ等の回路動作が不安定になるので、出力をハイインピーダンスに維持することを目的としている。そのため、出力と電源電圧との間に抵抗やデプレショントランジスタを接続することはできない。この出力回路は、アナログ出力回路として使用されることを想定しているが、デジタル出力回路としても使用できる。
【００４０】
図９において、ＰチャネルのトランジスタＱ９４のゲートに入力電圧ＶINが印加され、トランジスタＱ９４のドレインから出力電圧ＶOUTが得られる。トランジスタＱ９４のソースにはＰチャネルのトランジスタＱ９３のドレインが接続されており、トランジスタＱ９３のソースは高電位側の電源電圧ＶDDに接続されている。
【００４１】
ここで、トランジスタＱ９３のゲートと電源電圧ＶDDとの間には抵抗Ｒ９２が接続され、トランジスタＱ９３のゲートと電源電圧ＶSSとの間にはＮチャネルのトランジスタＱ９２が接続されている。さらに、トランジスタＱ９２のゲートと電源電圧ＶSSとの間には抵抗Ｒ９１が接続され、トランジスタＱ９２のゲートと電源電圧ＶDDとの間にはＰチャネルのトランジスタＱ９１が接続されている。トランジスタＱ９１のゲートしきい電圧ＶthをトランジスタＱ９３のゲートしきい電圧よりも高く設定しておくことにより、電源電圧ＶDDとＶSSの電位差Ｖが低下してＶ＜Ｖthとなった場合に、トランジスタＱ９１がＯＦＦとなり、トランジスタＱ９３もＯＦＦとなって、出力を確実にハイインピーダンスとすることがで きる。尚、トランジスタＱ９１のかわりに抵抗を用いても良く、抵抗９２のかわりにデプレショントランジスタを用いても良い。
【００４２】
本発明の目的を達成するためには、入力信号を反転増幅する第１のトランジスタと、第１のトランジスタのソース・ドレイン電流を制御する第２のトランジスタとが直列接続されていることが必要なのであり、以上の実施の形態において、必要に応じてトランジスタの極性を選び、第１のトランジスタと第２のトランジスタの接続位置を交換しても、本発明の範囲に含まれることは言うまでもない。この場合には、出力回路の最終出力は、第２のトランジスタから出力されることになる。
【００４３】
【発明の効果】
以上述べた様に、本発明によれば、電源電圧が低下して回路の動作下限電圧を下回った時に、出力電圧を確実にローレベル又はハイレベルに固定する出力回路を提供することができる。また、電源電圧が低下して回路の動作下限電圧を下回った時に、出力をハイインピーダンスにする出力回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る出力回路の回路図である。
【図２】本発明の第１の実施の形態に係る出力回路の回路図である。
【図３】本発明の第１の実施の形態に係る出力回路の回路図である。
【図４】本発明の第２の実施の形態に係る出力回路の回路図である。
【図５】本発明の第２の実施の形態に係る出力回路の回路図である。
【図６】本発明の第２の実施の形態に係る出力回路の回路図である。
【図７】本発明の第３の実施の形態に係るコンパレータの回路図である。
【図８】本発明の第３の実施の形態に係るコンパレータの回路図である。
【図９】本発明の第４の実施の形態に係る出力回路の回路図である。
【図１０】従来の出力回路の回路図である。
【図１１】従来の出力回路の回路図である。
【図１２】従来の出力回路の回路図である。
【図１３】従来の出力回路の回路図である。
【符号の説明】
Ｑ１〜Ｑ９４  ＭＯＳトランジスタ
Ｒ１〜Ｒ９２  抵抗
Ｃ７１、Ｃ８１  コンデンサ
ＶIN  入力電圧
ＶOUT  出力電圧
ＶDD  高電位側の電源電圧
ＶSS  低電位側の電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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