(57)【特許請求の範囲】
【請求項１】
インバータ・トランスの２次側に設けた同期整流器を制御する駆動回路を、２次コイルと同一極性の補助コイルを２次コイルに直列接続して構成したフライバック・コンバータにおける同期整流器のオンパルス幅制御方法において、
補助コイルの一端にカソード端子を接続した第１のダイオードと第１および第２の抵抗より成る直列回路を介して、補助コイルと２次コイルとの接合点に接続した並列コンデンサと、
第１と第２の抵抗との中間接続点にカソード端子を接続した第２のダイオードと、補助コイルと２次コイルとの接合点にカソード端子を接続したツエナー・ダイオードとの直列回路を補助コイルの両端に並列接続して形成したクランプ回路と、
補助コイルと２次コイルとの接合点に接続した同期整流器のドレイン端子に接続したエミッタ端子と、同期整流器のゲート端子に接続したバッファ・アンプの入力端に接続したコレクタ端子と、第２の抵抗と並列コンデンサの一端との接続点に接続したベース端子とを備えたスイッチ素子と、
スイッチ素子のベース端子と並列コンデンサの一端との間に接続した外部電源を入力する充電回路と、
によって同期整流器のオンパルス幅を制御する制御回路を構成し、
並列コンデンサの充放電電圧をクランプ回路によってクランプすることにより、入力電圧の変化に対してほぼ一定のオンパルス幅を同期整流器から発生させると共に、
負荷が小さい時は並列コンデンサからの放電量を小さくし、負荷が大きい時は放電量を大きくすることにより、負荷変動に対し同期整流器を追従させるようにオンパルス幅を制御することを特徴とするフライバック・コンバータにおける同期整流器のオンパルス幅の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、同期整流方式のスイッチング電源のうちで、特にフライバック・コンバータにおける制御方法に関する。
【０００２】
【従来の技術】
従来技術によるフライバック・コンバータの回路構成は図２に示す通りである。
インバータ・トランス１０４の１次側には、１次コイル１０６に直列接続したスイッチ素子１０３が設けてある。
また、２次側には１次コイル１０６の極性と異なる２次コイル１０７と補助コイル１０８が直列接続してあり、補助コイル１０８の一端に接続した抵抗１０１は同期整流器１０２のゲート端子に接続してある。同期整流器１０２のドレイン端子は２次コイル１０７と補助コイル１０８との接合点に接続してあり、ソース端子は２次コイル１０７に並列接続してある並列コンデンサ１０５の一端に接続してある。
【０００３】
【発明が解決しようとする課題】
上述した同期整流器としてＭＯＳ−ＦＥＴが用いられており、このＭＯＳ−ＦＥＴ１０２を補助コイル１０８に設けた抵抗１０１を介して駆動させると、１次側が自由共振モードの時は２次側エネルギーが１次側に戻り、ＭＯＳ−ＦＥＴの発振が安定しなかったりして損失が大きくなる。また、ＭＯＳ−ＦＥＴのゲート回路における抵抗による抵抗損Ｉ２Ｒが生ずるので、駆動電力損も大きくなる。
【０００４】
また、従来方式のフライバック・コンバータにおけるＭＯＳ−ＦＥＴのオン期間は負荷変動により大きく変化するばかりでなく、入力電圧の変動でオン期間が大幅に変化する欠点があった。
【０００５】
【課題を解決するための手段】
この発明は、上述した従来技術による欠点を解消するためになされたものであって、インバータ・トランスの２次側に設けた補助コイルにＭＯＳ−ＦＥＴの駆動を制御する充電回路と放電回路を設け、負荷の小さい時は充放電コンデンサの放電量は小さく、負荷が大きい時は放電量を大きくすることにより、負荷の変動に対応してＭＯＳ−ＦＥＴのゲートパルス幅を追従させるようにした。
【０００６】
さらに、並列コンデンサの放電電圧を一定にするように、補助コイルの両端に並列接続したダイオードとツエナーダイオードより成る直列回路を設け、入力電圧の変化に対してほぼ一定幅のゲートパルスを発生させるようにした。
【０００７】
【発明の実施の形態】
以下、この発明の実施例を図面を参照しながら説明する。
図１は、この発明に係る同期整流方式のフライバック・コンバータの回路構成を示すブロック図である。
【０００８】
図１において、インバータ・トランス４の１次側には１次コイル１１に直列接続したスイッチ素子３が設けてある。
また、インバータ・トランス４の２次側には２次コイル１２に直列接続した補助コイル１３が設けてあって、２次側コイルの極性は１次側のコイルの極性と反対である。
補助コイル１３の一端には第１のダイオード５と第１の抵抗６より成る直列回路が接続してあり、補助コイル１３と２次コイル１２との接合点と第１の抵抗６の他端との間には第２のダイオード１４とツエナーダイオード１５より成る直列回路が設けてあって、補助コイル１３の両端に並列接続してある。
【０００９】
また、第１の抵抗６の他端と第２のダイオード１４との接合点に一端を接続した第２の抵抗１６の他端は、補助コイル１３の両端に並列接続するように形成してある並列コンデンサ７の一端とスイッチ素子１のベース端子に接続してあり、さらに、外部電源によって抵抗を介して並列コンデンサ７を充電する充電回路９が、並列コンデンサ７の一端とスイッチ素子１のゲート端子との間に接続してある。
スイッチ素子１のエミッタ端子は２次コイル１２と補助コイル１３との接合点とＭＯＳ−ＦＥＴ２のドレイン端子との間に接続してあり、さらに、コレクタ端子はバッファ・アンプ１０を介してＭＯＳ−ＦＥＴ２のゲート端子に接続してある。なお、ＭＯＳ−ＦＥＴ２のソース端子は、２次コイル１２の両端に並列接続した並列コンデンサ８の一端に接続してあり、この並列コンデンサ８はＭＯＳ−ＦＥＴ２からの直流出力を平滑化させる。
【００１０】
次に、この発明に係るフライバック・コンバータにおけるＭＯＳ−ＦＥＴの動作特性を図３と図４に示す波形図を用いて説明する。
図３（ａ）は重負荷時における動作特性を示し、図３（ｂ）は軽負荷時における動作特性を示す。
また、図４（ａ）は低入力電圧時における動作特性を示し、図４（ｂ）は高入力電圧時における動作特性を示す。
【００１１】
１次コイル１１に直列接続してあるスイッチ素子３のスイッチングに伴って２次側コイルには電圧が誘起される。２次コイル１２と補助コイル１３の極性は１次コイル１１と反対であるので、スイッチ素子３がオフの時に２次コイル１２と補助コイル１３には誘起電圧ＶＮＳとＶＮＳ′が発生し、これに伴って２次コイル電流ＩＮＳが流れる。
重負荷時における誘起電圧ＶＮＳとＶＮＳ′は図３（ａ）の▲１▼と▲３▼に示す波形となり、２次コイル電流ＩＮＳは図３（ａ）の▲２▼に示す波形となる。
１次側が自由共振モードの時、２次エネルギーが１次側に戻り、発振が安定しなかったり、損失が大となる。軽負荷時における誘起電圧波形ＶＮＳとＶＮＳ′は図３（ｂ）の▲１▼と▲３▼に示すように振動成分を含んだ波形となり、２次コイル電流ＩＮＳは図３（ｂ）の▲２▼に示す波形となる。
【００１２】
補助コイル１３の誘起電圧波形ＶＮＳ′と充電回路９からの電荷を並列コンデンサ７を介して入力するスイッチ素子１のベース〜エミッタ間電圧ＶＢＥは、図３（ａ）と（ｂ）における▲４▼に示す波形となる。
スイッチ素子１のＶＢＥがしきい値電圧よりも大きくなるとスイッチ素子１はオンとなり、しきい値電圧より小さい時はオフとなり、その動作は図３（ａ）と（ｂ）における▲５▼に示す波形となる。
スイッチ素子１がオンとなるとバッファ・アンプ１０の入力端子電圧が低下するので、ＭＯＳ−ＦＥＴ２はオフとなる。
図３（ａ）と（ｂ）における▲６▼はＭＯＳ−ＦＥＴ２からの出力電流ＩＱ２を示し、▲７▼はボディ・ダイオード電流を示す。
【００１３】
フライバック・コンバータにおける２次側の整流素子から負荷に電流を供給する期間はＭＯＳ−ＦＥＴ２のオンパルス幅に比例しており、１次側のスイッチ素子３に同期している。
ＭＯＳ−ＦＥＴ２を駆動させるために補助コイル１３を設けてＶＮＳ′波形を生成させ、１次側のスイッチ素子３がオンしている期間に並列コンデンサ７を放電させ、オフしている期間に充電させる。スイッチ素子１のＶＢＥがしきい値を越えた時にスイッチ素子１をオンとさせ、これに伴ってＭＯＳ−ＦＥＴ２をオフさせる。
重負荷時におけるＭＯＳ−ＦＥＴ２からの出力電流ＩＱ２は図３（ａ）の▲６▼に示すように大きく、軽負荷時におけるＭＯＳ−ＦＥＴ２からの出力電流は図３（ｂ）の▲６▼に示すように小さい。
即ち、負荷変動に追従してＭＯＳ−ＦＥＴのオンパルス幅を制御することができる。
【００１４】
次に、入力電圧の変動に伴ってＭＯＳ−ＦＥＴのオンパルス幅は大きく変化するが、補助コイル１３の両端に並列に第２のダイオード１４とツエナーダイオード１５より成る直列回路を設けておくと、入力電圧はツエナー電圧によってクランプされるので並列コンデンサ７の放電電圧も一定になる。
即ち、１次側のスイッチ素子３がオンの時に補助コイル１３に発生するマイナス電圧を第２のダイオード１４とツエナーダイオード１５によってクランプし、このクランプ電圧で第２の抵抗１６を介して並列コンデンサ７を定電圧で放電させる。
【００１５】
１次コイル１１への入力電圧が変動した場合におけるＭＯＳ−ＦＥＴ２の動作特性は、図４（ａ）と（ｂ）に示す通りである。
入力電圧が低い時の２次コイル１２と補助コイル１３への誘起電圧は、図４（ａ）の▲１▼と▲３▼に示す波形となり、入力電圧が高い時の波形は図４（ｂ）の▲１▼と▲３▼に示す波形となる。
また、２次コイル電流ＩＮＳは図４（ａ）と（ｂ）における▲２▼に示すようになる。第２のダイオード１４とツエナーダイオード１５より成る直列回路への印加電圧ＶＤ２−ＺＤ１と、並列コンデンサ７への印加電圧ＶＣ１は、図４（ａ）と（ｂ）における▲４▼と▲５▼に示す波形となる。▲４▼において、（ＶＤ２＋ＶＺＤ１）はクランプ電圧を示す。
ＶＣ１はスイッチ素子１のベース〜エミッタ間電圧ＶＢＥに等しいので、スイッチ素子１のしきい値電圧よりもＶＣ１が高くなるとスイッチ素子１はオンとなり、ＭＯＳ−ＦＥＴ２はオフとなる。
図４（ａ）と（ｂ）における▲６▼，▲７▼は、スイッチ素子１のスイッチング動作とＭＯＳ−ＦＥＴ２から送出される電流波形を示しており、入力電圧の変動に対し、ほぼ一定のパルス幅を発生していることが判る。▲８▼はＭＯＳ−ＦＥＴ２のボディ・ダイオード電流波形を示す。
【００１６】
【発明の効果】
以上説明したように、この発明に係るフライバック・コンバータにおける同期整流器のオンパルス幅の制御方法によると、入力電圧の変動が発生した時もＭＯＳ−ＦＥＴのドライブ期間を一定に制御でき、また負荷変動に対して効率よく同期整流の追従を行わせることができるので、整流損失を低減させた少ない部品点数で低消費電力化した制御方法を実現できる。
【図面の簡単な説明】
【図１】この発明に係るフライバック・コンバータにおける同期整流器の回路構成を示すブロック図。
【図２】従来技術によるフライバック・コンバータにおける同期整流器の回路構成を示すブロック図。
【図３】この発明に係る同期整流器の動作特性を示す波形図。
【図４】この発明に係る同期整流器の動作特性を示す波形図。
【符号の説明】
１  スイッチ素子
２  ＭＯＳ−ＦＥＴ
３  １次側スイッチ素子
４  インバータ・トランス
５，１４  ダイオード
６，１６  抵抗
７，８  並列コンデンサ
９  充電回路
１０  バッファ・アンプ
１５  ツエナーダイオード
【図１】
0003619115.tif 000002
【図２】
0003619115.tif 000003
【図３】
0003619115.tif 000004
【図４】
0003619115.tif 000005