(57)【特許請求の範囲】
【請求項１】
入力電圧値に応じた周波数の出力を生成する発振回路において、
入力電圧値に応じた電流値を有する第一の定電流源と第二の定電流源を生成する電圧電流変換回路と、
該第一の定電流源により充電され、該第二の定電流源により放電される充放電用キャパシタと、
該充放電用キャパシタの充放電される端子に一方の入力端子が接続され、他方の入力端子に第一の基準電圧が供給され、該両入力端子を比較してＨレベルまたはＬレベルの出力信号を生成するコンパレータと、
該コンパレータの出力により制御され、該充放電用キャパシタが充電中に前記の両入力端子の電位が一致した時に該充放電用キャパシタの充放電される端子を該第一の基準電圧より高い第二の基準電圧に引き上げ、該充放電用キャパシタが放電中に前記の両入力端子の電位が一致した時に該充放電用キャパシタの充放電される端子を該第一の基準電圧より低い第三の基準電圧に引き下げる高低基準電圧発生回路とを有し、
前記電圧電流変換回路が、該充放電用キャパシタの端子が前記第二の基準電圧に引き上げられた後は該第二の定電流源を当該キャパシタに接続し、該充放電用キャパシタの端子が前記第三の基準電圧に引き下げられた後は該第一の定電流源を当該キャパシタに接続する様に、前記コンパレータの出力により制御されることを特徴とする発振回路。
【請求項２】
請求項１記載の発振回路において、
前記第一の基準電圧が、前記コンパレータのリニア動作可能な入力電圧付近の電圧値に設定されていることを特徴とする発振回路。
【請求項３】
請求項１記載の発振回路において、
前記第二の基準電圧は、高い方の電源電圧より低い所定の電圧に設定されていることを特徴とする発振回路。
【請求項４】
請求項１記載の発振回路において、
前記第三の基準電圧は、グランド電圧以上の所定の電圧に設定されていることを特徴とする発振回路。
【請求項５】
請求項１記載の発振回路において、
前記電圧電流変換回路は、前記第一の定電流源と該充放電用キャパシタの端子との間に設けられ、該コンパレータの出力によりオン・オフ制御される第一のスイッチと、前記第二の定電流源と該充放電用キャパシタの端子との間に設けられ、該コンパレータの出力によりオフ・オン制御される第二のスイッチとを有し、該第一のスイッチと第二のスイッチとは交互にオン・オフすることを特徴とする発振回路。
【請求項６】
請求項１記載の発振回路において、
前記高低基準電圧発生回路は、前記充放電用キャパシタの充放電される端子にカップリング用キャパシタを介して接続され、更に、該第二の基準電圧端子と該カップリング用キャパシタとの間に設けられ、該コンパレータの出力によりオン・オフ制御される第三のスイッチと、該第三の基準電圧端子と該カップリング用キャパシタとの間に設けられ、該コンパレータの出力によりオフ・オン制御される第四のスイッチとを有し、該第三のスイッチと第四のスイッチとは交互にオン・オフすることを特徴とする発振回路。
【請求項７】
入力信号の位相に同期し入力信号の所定倍の周波数の出力信号を発生するフェイズ・ロックド・ループ回路（以下ＰＬＬ回路と称する。）において、
該入力信号と該出力信号を所定倍分の１に分周した比較信号との位相差を検出し、該位相差に応じた出力電圧を出力する位相比較回路と、
該位相比較回路の出力電圧を入力電圧とし、上記出力信号をその出力に生成する請求項１乃至６のうち何れかの請求項記載の発振回路と、
該出力信号を所定倍分の１に分周する分周器とを有することを特徴とするＰＬＬ回路。
【請求項８】
請求項１記載の発振回路において、
前記第一の基準電圧が、前記コンパレータの入力範囲の略中央値の電圧値に設定されていることを特徴とする発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧の値に比例した周波数を有する出力を生成する電圧発振回路とそれを利用したＰＬＬ回路に関し、低い電源電圧においても十分な周波数範囲の出力を生成することができる回路の改良に関する。
【０００２】
【従来の技術】
ＰＬＬ（Ｐｈａｓｅ    Ｌｏｃｋｅｄ    Ｌｏｏｐ）回路は、受信信号に同期した出力を生成する回路として、例えばデジタル表示装置や無線装置等で広く使用されている。このＰＬＬ回路は、通常、入力信号と出力信号をＮ分の１に分周した比較信号との位相を比較し、その位相差に応じた電圧値に比例する電圧発振回路を備えている。
【０００３】
図１１は、従来の電圧発振回路の一例を示す回路図である。その構成は、入力電圧Ｖｉｎの電圧値に比例した電流Ｉ１，Ｉ２を生成し、ラッチ回路１６の出力によってその電流出力の向きを変える電圧電流変換器１と、充放電用キャパシタＣ１と、低い基準電圧ＶＲＬと高い基準電圧ＶＲＨをそれぞれ比較基準電圧とするコンパレータｃｏｍｐ１，ｃｏｍｐ２と、ラッチ回路１６から構成される。電圧電流変換器１内には、差動アンプ１６と、入力Ｖｉｎの電圧値に比例した電流ｉ１０，ｉ１１，Ｉ１を生成するＰチャネル型トランジスタからなる電流源Ｐ１，Ｐ２，Ｐ３と、カレントミラー回路を構成するＮチャネル型トランジスタＱ１，Ｑ２及びスイッチＳＷ１，ＳＷ２が設けられている。
【０００４】
図１２はその動作を説明するための波形図である。例えば、出力ＶｏｕｔがＨレベルの時、スイッチＳＷ１がオン、スイッチＳＷ２がオフ状態であり、電流源Ｐ１からキャパシタＣ１に向かって電流Ｉ１が流れる。その結果、ノードＡは基準電位ＶＲＨに向かって上昇する。ノードＡが基準電圧ＶＲＨに達すると、コンパレータｃｏｍｐ２の出力がＨからＬレベルになり、ラッチ回路１６を介して出力ＶｏｕｔがＬレベルに変化する。その結果、スイッチＳＷ１がオフ（開放）となり、スイッチＳＷ２がオン（短絡）となる。そして、キャパシタＣ１が電流Ｉ２によって放電を開始する。そして、ノードＡが基準電圧ＶＲＬに達すると、コンパレータｃｏｍｐ１の出力がＨからＬレベルに変化し、ラッチ回路１６を介して出力ＶｏｕｔがＬレベルからＨレベルに変化する。その結果スイッチＳＷ２がオフ（開放）となり、スイッチＳＷ１がオン（短絡）となる。そして、前述した最初の動作に戻る。
【０００５】
以上の様に、基準電圧ＶＲＨとＶＲＬとの間をノードＡがキャパシタＣ１の充放電に従って上下し、出力ＶｏｕｔにＨとＬレベルのクロックパルスが生成される。その時の出力Ｖｏｕｔの周波数は、キャパシタＣ１の充電と放電のスピードにより決まり、また充電と放電のスピードは、入力電圧Ｖｉｎに比例する電流値Ｉ１，Ｉ２に比例する。その結果、出力Ｖｏｕｔは入力電圧Ｖｉｎの値に応じた周波数を持つことになる。
【０００６】
【発明が解決しようとする課題】
しかしながら、近年における電源電圧の低電圧化に伴い、図１１に示したような電圧発振回路では、その出力周波数レンジが狭くなるという問題がある。特に、電源電圧が低くなるに従って、低周波数レンジがなくなる傾向にある。
【０００７】
即ち、二つのコンパレータｃｏｍｐ１，２には、高い基準電圧ＶＲＨと低い基準電圧ＶＲＬとが一方の入力信号として利用され、他方の入力信号にはノードＡの電圧が利用されている。そして、コンパレータの比較動作は、コンパレータｃｏｍｐ１においては低い基準電圧ＶＲＬ付近で、コンパレータｃｏｍｐ２においては高い基準電圧ＶＲＨ付近で行なわれる。従って、コンパレータの回路特性上、基準電圧ＶＲＨとＶＲＬとは、コンパレータのリニアな動作を保証している入力範囲内におさめることが必要となる。
【０００８】
ところが、電源電圧が低下すると、コンパレータの上記入力範囲が狭くなる傾向にあり、その結果、基準電圧ＶＲＨとＶＲＬとをその狭い入力範囲に収める様設計すると、それらの差電圧ΔＶ（＝ＶＲＨ−ＶＲＬ）が狭くなる。このことは、図１２に示した出力Ｖｏｕｔのパルス幅を小さくすることを意味し、出力の周波数レンジが高いほうに移動し、低い周波数帯域がなくなることを意味する。
【０００９】
一方、コンパレータのリニア動作可能な入力範囲の両端部に基準電圧ＶＲＨとＶＲＬとを設定すると、コンパレータ自身の動作が遅くなり、電圧発振回路の応答速度が遅くなり発振周波数のズレを招くことになる。
【００１０】
これを解決する為に、キャパシタＣ１の容量を大きくすることが考えられるが、それは集積回路内に形成されるキャパシタの面積を大きくすることになり、高集積化に逆行する。また、電流Ｉ１，Ｉ２を小さくすることも考えられるが、もともと入力電圧Ｖｉｎに比例した電流値であるので、電圧発振回路の動作レンジを大きくするためには、電流Ｉ１，Ｉ２のレンジも出来るだけ大きくしておく必要があり好ましくない。
【００１１】
そこで、本発明の目的は、上記従来の問題点を解決し、電源電圧に依存しない出力周波数レンジを有する発振回路を提供することにある。
【００１２】
また、本発明の目的は、電源電圧が低下した場合でも、速い応答速度と十分な出力の周波数レンジを確保することができる発振回路を提供することにある。
【００１３】
さらに、本発明の目的は、上記の発振回路を利用したＰＬＬ回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記の目的は、本発明によれば、入力電圧値に応じた周波数の出力を生成する発振回路において、
入力電圧値に応じた電流値を有する第一の定電流源と、
該第一の定電流源により充電される充電用キャパシタと、
該充電用キャパシタの充電される端子に一方の入力端子が接続され、他方の入力端子に第一の基準電圧が供給され、該両入力端子を比較してＨレベルまたはＬレベルの出力信号を生成するコンパレータと、
該コンパレータの出力により制御され、該充電用のキャパシタの充電される端子を前記第一の基準電圧より低い第二の基準電圧に引き下げる第一のスイッチ手段とを有することを特徴とする発振回路を提供することにより達成される。
【００１５】
その場合、第一の基準電圧がコンパレータのリニア動作可能な入力範囲の中央付近の電圧値に設定されていることが好ましい。
【００１６】
また、上記の目的は、本発明によれば、入力電圧値に応じた周波数の出力を生成する発振回路において、
入力電圧値に応じた電流値を有する第二の定電流源と、
該第二の定電流源により放電される放電用キャパシタと、
該放電用キャパシタの放電される端子に一方の入力端子が接続され、他方の入力端子に第一の基準電圧が供給され、該両入力端子を比較してＨレベルまたはＬレベルの出力信号を生成するコンパレータと、
該コンパレータの出力により制御され、該放電用キャパシタの放電される端子を前記第一の基準電圧より高い第三の基準電圧に引き上げる第二のスイッチ手段とを有することを特徴とする発振回路を提供することにより達成される。
【００１７】
その場合、第一の基準電圧がコンパレータのリニア動作可能な入力範囲の中央付近の電圧値に設定されていることが好ましい。
【００１８】
更に、上記の目的は、本発明によれば、入力電圧値に応じた周波数の出力を生成する発振回路において、
入力電圧値に応じた電流値を有する第一の定電流源と第二の定電流源を生成する電圧電流変換回路と、
該第一の定電流源により充電され、該第二の定電流源により放電される充放電用キャパシタと、
該充放電用キャパシタの充放電される端子に一方の入力端子が接続され、他方の入力端子に第一の基準電圧が供給され、該両入力端子を比較してＨレベルまたはＬレベルの出力信号を生成するコンパレータと、
該コンパレータの出力により制御され、該充放電用キャパシタが充電中に前記の両入力端子の電位が一致した時に該充放電用キャパシタの充放電される端子を該第一の基準電圧より高い第二の基準電圧に引き上げ、該充放電用キャパシタが放電中に前記の両入力端子の電位が一致した時に該充放電用キャパシタの充放電される端子を該第一の基準電圧より低い第三の基準電圧に引き下げる高低基準電圧発生回路とを有し、
前記電圧電流変換回路が、該充放電用キャパシタの端子が前記第二の基準電圧に引き上げられた後は該第二の定電流源を当該キャパシタに接続し、該充放電用キャパシタの端子が前記第三の基準電圧に引き下げられた後は該第一の定電流源を当該キャパシタに接続する様に、前記コンパレータの出力により制御されることを特徴とする発振回路を提供することにより達成される。
【００１９】
この場合も、上記第一の基準電圧は、コンパレータのリニア動作可能な入力範囲の中央付近の電圧値に設定されていることが好ましい。
【００２０】
上記した本発明によれば、コンパレータの一方の入力端子には、第二の基準電圧から放電されて下降しまたは第三の基準電圧から充電されて上昇する端子が接続され、コンパレータの他方の入力端子には第二と第三の基準電圧の中間の第一の基準電圧が供給される。従って、コンパレータの比較動作は、常に第一の基準電圧近傍で行なわれる。その為、電源電圧が低下してもコンパレータのリニア動作に影響はなく、十分広い周波数帯域特性と高速応答速度を持つことができる。また、一方の入力端子の振幅に依存せずにコンパレータのリニア特性が保証されるので、その入力端子に接続されるキャパシタの容量を小さくすることもできる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００２２】
図１は、本発明の電圧発振回路を利用するＰＬＬ回路のブロック構成図である。１０は位相比較回路、１１は電圧発振回路、１２は分周器である。例えば、テレビ信号の中の水平同期信号Ｈｓｙｎｃと分周器の出力が位相比較回路１０で比較され、その位相差に応じた出力電圧Ｖｉｎに比例した周波数の出力ＣＬＫが電圧発振回路で生成される。例えば、位相比較回路１０の二つの入力の位相差がゼロの時の出力電圧Ｖｉｎを中心にして、プラスマイナスの位相差に従って出力電圧Ｖｉｎが上下する様設定される。その結果、出力ＣＬＫの周波数は、ロックイン状態の周波数であるＨｓｙｎｃのＮ倍の周波数を中心にした周波数帯域を有することになる。
【００２３】
図２は、本発明の電圧発振回路の原理的な構成を示す回路図である。また、図３は、その動作を説明する為の波形図である。図２に示した回路図では、図１１で示した様な電圧電流変換回路により生成した、入力電圧Ｖｉｎに比例した電流Ｉ１を発生する電流源に充放電キャパシタＣ１を接続し、その接続点Ａをコンパレータｃｏｍｐ１の一方の入力端子に接続する。また、ノードＡには、コンパレータｃｏｍｐ１の出力で制御され、ノードＡをグランドまたは所定の低基準電圧ＶＲＬに接続するスイッチＳＷ１４が設けられている。そして、コンパレータの他方の入力端子は、コンパレータｃｏｍｐ１の動作レンジの略中央付近の電圧値に設定された基準電圧ＳＧが接続されている。
【００２４】
この様な回路構成の動作について図２を参照して説明する。例えば、今出力がＬレベルにあるとする。スイッチＳＷ１４はオープン状態であり、定電流Ｉ１によりキャパシタＣ１が充電され、ノードＡは上昇する。この上昇速度は定電流Ｉ１の大きさによって決まる。やがて、ノードＡが基準電圧ＧＣに達すると、コンパレータｃｏｍｐ１の出力がＨレベルとなり、スイッチＳＷ１４をオン（短絡）する。その結果、キャパシタＣ１は短時間で放電しノードＡはグランド電位または低基準電圧ＶＲＬレベルまで低下する。その為、コンパレータｃｏｍｐ１の出力Ｖｏｕｔも再度Ｌレベルに替わり、スイッチＳＷ１は再度オープン状態となる。そして、再度ノードＡがキャパシタＣ１の充電に従い上昇する。
【００２５】
上記の動作を繰り返すことにより、出力Ｖｏｕｔには、図３で示したクロックパルスが発生する。しかも、そのＬレベル時のパルス幅が、定電流Ｉ１の大きさに反比例して変化するので、出力Ｖｏｕｔの周波数は定電流Ｉ１の大きさに比例する。しかも、コンパレータｃｏｍｐ１の比較点は、基準電圧ＳＧ点付近であり、基準電圧ＳＧをコンパレータｃｏｍｐ１の入力範囲の中央付近に設定しておけば、電源電圧が低下してコンパレータｃｏｍｐ１の入力範囲が狭くなっても、リニア動作領域での動作となり、電圧発振回路の高速動作と低い周波数帯域に影響はない。低基準電圧ＶＲＬがコンパレータｃｏｍｐ１の入力範囲から外れていても、コンパレータのクリティカルな比較点はリニア動作領域内の基準電圧ＳＧ付近であり、コンパレータの動作に何ら影響を与えない。
【００２６】
図４は、同様に本発明の電圧発振回路の原理的な構成を示す第二の回路図である。また、図５は、その動作を説明する為の波形図である。この例では、入力電圧Ｖｉｎに比例した電流Ｉ２を発生する電流源に充放電キャパシタＣ１を接続し、その接続点Ａをコンパレータｃｏｍｐ１の一方の入力端子に接続する。また、ノードＡには、コンパレータｃｏｍｐ１の出力で制御され、ノードＡを高い基準電圧ＶＲＨ又は電源Ｖｄｄに接続するスイッチＳＷ１３が設けられている。そして、コンパレータの他方の入力端子は、コンパレータｃｏｍｐ１の動作レンジの略中央付近の電圧値に設定された基準電圧ＳＧが接続されている。尚、コンパレータの入力端子は、図２の場合と逆になっているが、これは単に極性だけの問題であり、同じ入力端子に基準電圧とノードＡを入力する場合には、その出力Ｖｏｕｔの極性を逆にすべくスイッチＳＷ１３の入力にインバータを介する必要がある。
【００２７】
さて、図５に従って図４の回路を説明する。今仮に、出力ＶｏｕｔがＬレベルにあるとする。その状態では、キャパシタＣ１が定電流Ｉ２によって放電され、ノードＡのレベルは定電流Ｉ２の大きさに反比例した速度で低下する。やがて、ノードＡが基準電圧ＳＧに達すると、コンパレータｃｏｍｐ１の出力がＨレベルに変化する。その結果、スイッチＳＷ１３がオン（短絡）状態となり、ノードＡを高い基準電圧ＶＲＨに引き上げる。従って、再びコンパレータｃｏｍｐ１の出力はＬレベルに切り換わり、スイッチＳＷ１３をオフ（オープン）状態とし、キャパシタＣ１が定電流Ｉ２により放電され、ノードＡは再度下降する。
【００２８】
上記の動作を繰り返すことで、出力Ｖｏｕｔには図５で示したパルス信号が発生する。しかも、そのパルス幅は、定電流Ｉ２の大きさに反比例し、従ってパルスの周波数は定電流Ｉ２の大きさに比例する。しかも、コンパレータｃｏｍｐ１の比較点は基準電圧ＳＧ付近であり、電源電圧の低下による影響はない。
【００２９】
尚、図２及び図４の充電用または放電用のキャパシタＣ１のノードＡと反対側の端子は、何らかの定電圧端子に接続されていれば良い。従って、例えば、図２の場合のキャパシタは、ノードＡと電源Ｖｄｄとの間に設けられていても良い。また図４の場合のキャパシタも、ノードＡと電源Ｖｄｄとの間に設けられていても良い。
【００３０】
図６は、上記の原理的な回路例を元に形成した電圧発振回路例である。また、図７はその動作を説明する波形図である。
【００３１】
図６に示された回路例では、図１１にて説明した入力電圧Ｖｉｎに比例した定電流Ｉ１とＩ２を生成し、コンパレータ１８の出力Ｖｏｕｔにより電流出力の向きを変える電圧電流変換回路１が設けられている。入力電圧Ｖｉｎを一方の入力とするオペアンプ１５の出力が、Ｐチャネル型トランジスタＰ１のゲートに接続され、トランジスタＰ１のドレイン端子と抵抗Ｒの接続点がオペアンプ１５の他方に入力端子に接続されている。オペアンプ１５は、二つの入力端子が等しくなるよう制御され、例えば、入力Ｖｉｎの電圧が高いとそれに伴いトランジスタＰ１のゲートは低い電位となり、電流ｉ１０が大きくなり、抵抗Ｒの電圧（ｉ１０×Ｒ）も高くなり、オペアンプはバランスする。従って、入力Ｖｉｎの電圧の大きさに比例した電流ｉ１０が生成される。
【００３２】
その結果、電源Ｖｄｄに接続された３つのＰチャネル型トランジスタＰ１，Ｐ２，Ｐ３の電流ｉ１１とＩ１も同様に電圧Ｖｉｎに比例した電流値となる。また、トランジスタＱ１，Ｑ２はカレントミラー回路を構成し、トランジスタＱ２を流れる電流Ｉ２は、トランジスタＱ１を流れる電流ｉ１１と同じ電流値になる。その結果、電流Ｉ１，Ｉ２は共に入力Ｖｉｎの電圧値に比例した定電流となる。
【００３３】
電圧電流変換回路１の出力は、充電と放電用のキャパシタＣ１に接続され、その接続点ノードＡは、コンパレータ１８の一方の入力端子Ｖ−に接続される。そしてコンパレータ１８の出力ＶｏｕｔはスイッチＳＷ１，ＳＷ２を交互にオンさせるよう制御する。１７はインバータである。また、コンパレータ１８の他方に入力端子Ｖ＋には、コンパレータ１８の入力範囲の中間レベルに設定された基準電圧ＳＧが接続される。
【００３４】
さて、ノードＡは、コンパレータ１８の出力Ｖｏｕｔによって高い基準電圧値ＶＲＨと低い基準電圧値ＶＲＬの電圧を交互に供給する高低基準電圧発生回路２にキャパシタＣ２を介して接続される。具体的には、スイッチＳＷ３，４を出力Ｖｏｕｔによりオン・オフ制御する。１９はインバータである。この高低基準電圧発生回路２により、キャパシタＣ２を介してノードＡの電圧を引き上げたり、引き下げたりすることにより、コンパレータ１８の比較点が常に基準電圧ＳＧ付近で行なわれるようになり、電源電圧の低下に影響を受けることがなくなる。
【００３５】
図７に従って、図６の回路の動作について説明する。今仮に、出力ＶｏｕｔがＨレベルであるとする。その場合、スイッチＳＷ１とＳＷ４がオン（短絡）状態である。スイッチＳＷ１がオン（短絡）状態であるので、電流Ｉ１がノードＡを経由してキャパシタＣ１に流れる。その結果、ノードＡが上昇し、やがて基準電圧ＳＧに達すると、出力ＶｏｕｔがＨレベルからＬレベルに変化する。その結果、スイッチＳＷ３とＳＷ２がオン（短絡）状態になる。スイッチＳＷ３のオンにより、キャパシタＣ２には高い基準電圧ＶＲＨが接続され、ノードＡはキャパシタＣ２を介して交流的に引き上げられる。その引き上げの程度は、キャパシタＣ１とＣ２の容量比（Ｃ２／（Ｃ１＋Ｃ２））分である。従って、ノードＡには、ＳＧ＋｛Ｃ２／（Ｃ１＋Ｃ２）｝×（ＶＲＨ−ＶＲＬ）に引き上げられる。
【００３６】
出力ＶｏｕｔがＬレベルの状態では、スイッチＳＷ２がオン（短絡）状態であるので、電流Ｉ２によりキャパシタＣ１が放電される。即ち、ノードＡが低下し、やがて基準電圧ＳＧに達すると、コンパレータ１８の出力ＶｏｕｔがＬからＨレベルに切り換わり、今度はスイッチＳＷ４とＳＷ１をオン（短絡）状態にする。スイッチＳＷ４がオン状態になり、キャパシタＣ２を介してノードＡが引き下げられ、ＳＧ−｛Ｃ２／（Ｃ１＋Ｃ２）｝×（ＶＲＨ−ＶＲＬ）に引き下げられる。そして、スイッチＳＷ１を介して、再度キャパシタＣ１が電流Ｉ１で充電されノードＡが上昇する。
【００３７】
これらの動作を繰り返すことで、図７に示した如き出力Ｖｏｕｔが生成される。そして、出力Ｖｏｕｔのパルス幅は、電流値Ｉ１，Ｉ２の大きさに反比例し、従って出力Ｖｏｕｔの周波数は、電流値Ｉ１，Ｉ２の大きさに比例する。即ち、入力Ｖｉｎの電圧値に比例した周波数のパルス出力Ｖｏｕｔが生成される。
【００３８】
更に、コンパレータ１８の他方の入力端子Ｖ＋側は、そのリニア動作特性が保証される入力範囲の中央付近に設定された基準電圧ＳＧに接続されている。そして、一方の入力端子Ｖ−はその基準電圧ＳＧより低いレベルから上昇し、ＳＧより高いレベルから下降するノードＡに接続されている。従って、コンパレータ１８の比較点は常に入力範囲の中央付近（＝ＳＧ）になり、電源電圧が低下してもその動作特性に影響はない。しかも、リニア特性の中心領域での比較動作であるため、その応答特性は高速である。更に、一方の入力端子Ｖ−側の振幅を、コンパレータの入力範囲に関係なく大きくとることができる。従って、電流値Ｉ１，Ｉ２に対してキャパシタＣ１の容量を小さくすることが許される。即ち、キャパシタＣ１の容量を小さくすると同じ電流値Ｉ１，Ｉ２に対しては、ノードＡの振幅が大きくなる。しかし、それは本発明により許される。従って、キャパシタＣ１を集積回路で実現する場合にその面積を小さくすることができる。
【００３９】
図８は、図６の回路図の電圧電流変換部１内のオペアンプ１５の回路例である。オペアンプ１５は、入力Ｖｉｎとその逆相入力／Ｖｉｎが比較される比較部１５ａとその出力を増幅する増幅部１５ｂから構成される。比較部１５ａには、カレントミラー回路を構成する負荷トランジスタＰ１０，Ｐ１１と、定電圧Ｖ１がゲートに印加されて定電流源となるトランジスタＱ１２と、差動入力Ｖｉｎ，／Ｖｉｎがそれぞれのゲートに入力されるトランジスタＱ１０，Ｑ１１から構成される。そして、トランジスタＱ１１のドレイン端子がＰチャネル型トランジスタＰ１２のゲートに接続され、そのドレイン端子が出力端子Ｖｏに接続される。トランジスタＱ１３は、定電圧Ｖ２が入力される定電流源である。
【００４０】
例えば、入力側Ｖｉｎが低くなると、トランジスタＱ１０のコンダクタンスが高くなり、トランジスタＱ１１のコンダクタンスが低くなる。従ってトランジスタＱ１１のドレイン端子の電位が下降し、Ｐチャネル型トランジスタＰ１２により反転増幅されて出力Ｖｏは上昇する。その結果、図６に示したオペアンプの場合には、出力Ｖｏの上昇により、Ｐチャネル型トランジスタＰ１のゲートが上昇し、電流ｉ１０は低下する。その結果、抵抗Ｒの電圧降下値である逆相の入力／Ｖｉｎ側の電位も低下し、やがて、２つの入力端子Ｖｉｎと／Ｖｉｎの差がゼロになるところでオペアンプの動作は安定状態となる。入力側Ｖｉｎが高くなる場合は、上記と全く逆の動作により、電流ｉ１０も上昇する。
【００４１】
図９は、図６のコンパレータ１８及び図２、４で示したコンパレータｃｏｍｐ１の詳細回路例である。コンパレータ１８は、入力比較部１８ａ、その出力を増幅する増幅部１８ｂ及び増幅部１８ｂの出力Ｖｏに従ってＨまたはＬレベルのデジタル信号に変換する出力変換部１８ｃから構成される。入力比較部１８ａと増幅部１８ｂとは、図８で示したオペアンプの比較部１５ａと増幅部１５ｂと同じである。コンパレータの場合には、その増幅部１８ｂの出力がＰチャネル型トランジスタＰ１３とＮチャネル型トランジスタＱ１４からなるＣＭＯＳインバータの入力端子に接続される。従って、出力Ｖｏｕｔは、入力Ｖ＋とＶ−の電位関係が代わる度に、ＨレベルまたはＬレベルに切り換わるデジタル値となる。
【００４２】
動作は、例えば、入力端子Ｖ＋が他方の入力端子Ｖ−より大きい場合は、トランジスタＱ１０のコンダクタンスが低く、Ｑ１１のコンダクタンスが高くなる。その為、トランジスタＱ１１のドレイン端子は上昇し、Ｐチャネル型トランジスタＰ１２により反転増幅され、そのドレイン端子は低下し、出力ＶｏｕｔにはＨレベルが出力される。即ち、Ｖ＋＞Ｖ−の状態では、出力ＶｏｕｔはＨレベルになる。逆に、入力端子の関係がＶ＋＜Ｖ−の状態では、出力ＶｏｕｔはＬレベルになる。
【００４３】
図９に示された回路構成から明らかな通り、入力端子が接続される入力比較部１８ａでは、そのリニアな動作特性が保証される入力の範囲が、電源Ｖｄｄの電位に影響を受ける。即ち、負荷トランジスタＰ１０，Ｐ１１により、入力トランジスタＱ１０とＱ１１のドレイン端子は、電源Ｖｄｄからトランジスタの閾値Ｖｔｈ（Ｐ）分低下したレベルに制限される。また、トランジスタＱ１０とＱ１１の共通ソース端子からＮ型トランジスタの閾値電圧Ｖｔｈ（Ｎ）分上昇したレベル付近が、入力Ｖ＋，Ｖ−のリニア特性の中心となる。しかも、トランジスタＱ１０，Ｑ１１のソース・ドレイン間電圧はある程度の電位差がないと正常な動作が得られない。従って、電源電圧Ｖｄｄのレベルが低くなることは、比較部１８ａのリニア動作特性が得られる入力の動作範囲が狭くなることを意味する。もちろん、トランジスタの閾値を下げることによりある程度避けることはできるが、それにも限界がある。
【００４４】
従って、本発明の如く、コンパレータの入力比較部１８ａの一方の入力端子を、リニア特性の中心領域に固定しておくことで、その比較動作は常にリニア特性に従うものとなる。従って、電源電圧Ｖｄｄの低下の影響を余り受けないことになる。
【００４５】
図１０は、上述したスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ１３，ＳＷ１４を構成するＣＭＯＳスイッチ回路の例である。Ｐチャネル型トランジスタＰ１５とＮチャネル型トランジスタＱ１５とが並列に接続され、そのゲートに、スイッチ信号の反転、非反転信号が入力されて、オン（短絡）、オフ（オープン）状態にされる。
【００４６】
本発明は、上記した実施の形態の回路図に限定されることはない。要すれば、コンパレータ出力によってノードＡが基準電圧ＳＧの上側と下側に引き上げまたは引き下げされるよう動作し、それに伴い、キャパシタＣ１を入力電圧に比例した電流Ｉ１，Ｉ２で放電または充電するよう動作すればよい。
【００４７】
また、上記の原理回路図で示した通り、ノードＡの引き上げと引き下げは、何れか一方だけ行なわれる場合でも良い。
【００４８】
【発明の効果】
以上説明した通り、本発明によれば、電源電圧を低下させても影響を受けないで十分広い周波数帯域を有し、高速性を損なわない電圧発振回路を提供することができる。従って、その電圧発振回路を利用すれば電源電圧が低下しても特性が劣化しないＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の電圧発振回路を利用するＰＬＬ回路のブロック構成図である。
【図２】本発明の電圧発振回路の原理的な構成を示す回路図である。
【図３】図２の電圧発振回路の動作を説明する為の波形図である。
【図４】本発明の電圧発振回路の原理的な構成を示す別の回路図である。
【図５】図４の電圧発振回路の動作を説明する為の波形図である。
【図６】実施の形態の電圧発振回路例である。
【図７】図６の動作を説明する波形図である。
【図８】図６の回路図の電圧電流変換部１内のオペアンプ１５の回路例である。
【図９】コンパレータ１８、ｃｏｍｐ１の詳細回路例である。
【図１０】スイッチＳＷを構成するＣＭＯＳスイッチ回路例である。
【図１１】従来の電圧発振回路の一例を示す回路図である。
【図１２】図１１の動作を説明するための波形図である。
【符号の説明】
１                                    電圧電流変換回路
２                                    高低基準電圧発生回路
１０                                位相比較回路
１１                                電圧発振回路
１２                                分周器
Ｃ１                                充電放電キャパシタ
ＳＷ１，ＳＷ２            スイッチ
ＳＷ３，ＳＷ４            スイッチ
ＳＷ１３，ＳＷ１４    スイッチ
ＳＧ                                第一の基準電圧
ＶＲＨ                            第二の基準電圧
ＶＲＬ                            第三の基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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