(57)【特許請求の範囲】
【請求項１】
複数のワード線とこれに交差するビット線の各交差箇所に浮遊ゲートに蓄積された電荷によって記憶データを保持するメモリセルが設けられたメモリセルアレイと、
前記複数のワード線毎にそのワード線に接続されたメモリセルの書き換えを許可するか否かの書換可否情報を予め記憶して出力する記憶回路と、
アドレス信号を解読して前記複数のワード線の内の１つを選択するデコード回路と、
前記複数のワード線毎に設けられ、前記デコード回路によって対応するワード線が選択されたときに該ワード線に対する前記書換可否情報を保持して出力するラッチ回路と、
前記選択されたワード線に接続されるメモリセルに対する書き換え制御信号が与えられたときに、前記ラッチ回路から出力される前記書換可否情報に従って該ワード線に書き換え用高電圧を印加する高電圧印加回路とを、
備えたことを特徴とする不揮発性メモリ。
【請求項２】
前記記憶回路は、浮遊ゲートに蓄積される電荷によって前記書換可否情報を記憶する不揮発性のメモリセルを、前記メモリセルアレイと同一の領域に前記複数のワード線毎に配置し、かつ該メモリセルアレイと同様に書き換えできるように構成したことを特徴とする請求項１記載の不揮発性メモリ。
【請求項３】
複数のワード線、このワード線に対応して配置された複数のソース線、及びこれらのワード線とソース線に交差するビット線の各交差箇所に、浮遊ゲートに蓄積される電荷によって記憶データを保持する絶縁ゲート型電界効果トランジスタによる不揮発性のメモリセルが配置され、これらの各メモリセルの制御ゲート、ソース及びドレインが、それぞれ対応するワード線、ソース線及びビット線に接続されたメモリセルアレイと、
アドレス信号を解読して前記複数のワード線の内の１つを選択するデコード回路と、
前記複数のワード線毎に設けられ、制御ゲート及びソースがそれぞれ対応するワード線及びソース線に接続され、ドレインが該ワード線に対応して設けられたセキュリティ線に接続されて、浮遊ゲートに蓄積される電荷によって書換可否情報を保持する絶縁ゲート型電界効果トランジスタによる不揮発性のメモリセルで構成された記憶回路と、
前記各ワード線に対応して設けられ、該各ワード線の書き換え情報を保持するラッチ回路と、
消去イネーブル信号に従って前記各ワード線と該ワード線に対応する出力ノードとの間の接続をオン／オフ制御する第１のスイッチと、
書込イネーブル信号に従って前記各ソース線と該ソース線に対応する前記出力ノードとの間の接続をオン／オフ制御する第２のスイッチと、
リセット信号に従って前記ラッチ回路をリセットするリセット回路と、
セット信号が与えられたときに、前記デコード回路で選択されたワード線に対応する前記記憶回路のメモリセルに書き換え可能の情報が保持されている場合に、該ワード線に対応する前記ラッチ回路をセットするセット回路と、
前記消去イネーブル信号または前記書込イネーブル信号が与えられたときに、前記ラッチ回路がセットされているワード線に対応する前記出力ノードに、消去または書込用の高電圧を出力する高電圧出力回路とを、
備えたことを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、書き換え禁止機能を有する不揮発性メモリに関するものである。
【０００３】
【従来の技術】
【０００４】
電気的に消去と書き換えが可能で、電源を切断しても記憶内容が消滅しない不揮発性メモリは、随時更新されるデータを保存する他、プログラムや定数の格納にも使用される。特に小規模なシステムの場合、１つの不揮発性メモリの記憶領域を、データの保存とプログラムや定数の格納に共用することが多い。この場合、プログラムや定数の格納用の領域を書き換え禁止状態に設定して、この領域が誤って消去されたり書き換えられたりすることを防止する必要がある。
【０００５】
従来、不揮発性メモリに使用される書き換え禁止回路は、入力されたアドレスが書き換え禁止領域である否かを判定する回路と、書き換え禁止領域の場合に消去や書き込みに必要な信号等の出力を停止する回路とを用いて、記憶領域の書き換えを禁止するようにしていた。
【０００６】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の不揮発性メモリに使用される書き換え禁止回路では、予め書き換え禁止領域を限定する必要があったり、或いは一定のブロック毎に書き換え禁止領域を設定する必要があった。このため、不揮発性メモリの使用状態に合わせて、任意の領域を書き換え禁止領域に設定することができなかった。
【０００８】
本発明は、前記従来技術が持っていた課題を解決し、書き換え禁止領域を自由に設定することができる不揮発性メモリを提供するものである。
【０００９】
【課題を解決するための手段】
【００１０】
前記課題を解決するために、本発明の内の第１の発明の不揮発性メモリは、複数のワード線とこれに交差するビット線の各交差箇所に浮遊ゲートに蓄積された電荷によって記憶データを保持するメモリセルが設けられたメモリセルアレイと、前記複数のワード線毎にそのワード線に接続されたメモリセルの書き換えを許可するか否かの書換可否情報を予め記憶して出力する記憶回路と、アドレス信号を解読して前記複数のワード線の内の１つを選択するデコード回路と、前記複数のワード線毎に設けられ、前記デコード回路によって対応するワード線が選択されたときに該ワード線に対する前記書換可否情報を保持して出力するラッチ回路と、前記選択されたワード線に接続されるメモリセルに対する書き換え制御信号が与えられたときに、前記ラッチ回路から出力される前記書換可否情報に従って該ワード線に書き換え用高電圧を印加する高電圧印加回路とを、備えたことを特徴としている。
【００１２】
第２の発明は、第１の発明における記憶回路を、浮遊ゲートに蓄積される電荷によって書換可否情報を記憶する不揮発性のメモリセルを、メモリセルアレイと同一の領域に複数のワード線毎に配置することによって、該メモリセルアレイと同様に書き換えできるように構成している。
【００１３】
第３の発明は、不揮発性メモリにおいて、複数のワード線、このワード線に対応して配置された複数のソース線、及びこれらのワード線とソース線に交差するビット線の各交差箇所に、浮遊ゲートに蓄積される電荷によって記憶データを保持する絶縁ゲート型電界効果トランジスタによる不揮発性のメモリセルが配置され、これらの各メモリセルの制御ゲート、ソース及びドレインが、それぞれ対応するワード線、ソース線及びビット線に接続されたメモリセルアレイと、アドレス信号を解読して前記複数のワード線の内の１つを選択するデコード回路を有している。
【００１４】
また、この不揮発性メモリは、前記複数のワード線毎に設けられ、制御ゲート及びソースがそれぞれ対応するワード線及びソース線に接続され、ドレインが該ワード線に対応して設けられたセキュリティ線に接続されて、浮遊ゲートに蓄積される電荷によって書き換え可否の情報を保持する絶縁ゲート型電界効果トランジスタによる不揮発性のメモリセルで構成された記憶回路と、前記各ワード線毎に設けられ、消去イネーブル信号によって各ワード線と該ワード線に対応する出力ノードとの間の接続をオン／オフ制御する第１のスイッチと、前記各ソース線毎に設けられ、書込イネーブル信号によって各ソース線と該ソース線に対応する前記出力ノードとの間の接続をオン／オフ制御する第２のスイッチを有している。
【００１５】
更に、この不揮発性メモリは、前記各ワード線に対応して設けられ、該各ワード線の書き換え情報を保持するラッチ回路と、リセット信号に従って前記ラッチ回路をリセットするリセット回路と、セット信号が与えられたときに、前記選択回路で選択されたワード線に対応する前記記憶回路のメモリセルに書き換え可能の情報が保持されている場合に、該ワード線に対応する前記ラッチ回路をセットするセット回路と、前記消去イネーブル信号または前記書込イネーブル信号が与えられたときに、前記ラッチ回路がセットされているワード線に対応する前記出力ノードに、消去または書込用の高電圧を出力する高電圧出力回路とを備えている。
【００１６】
本発明によれば、以上のように不揮発性メモリを構成したので、次のような作用が行われる。
【００１７】
アドレス信号がデコード回路で解読されて１本のワード線が選択される。一方、記憶回路には各ワード線毎にメモリセルの書き換えを許可するか否かの設定情報が記憶されており、選択されたワード線の設定情報が書き換え許可の場合にのみ、例えば、高電圧印加回路のラッチ部にメモリセルを書き換える旨の情報がセットされる。メモリセルの書き換えタイミングでは、ラッチ部にメモリセルを書き換える旨の情報がセットされている場合にのみ、該当するメモリセルに高電圧が供給される。従って、記憶回路を書き換え禁止に設定しておけば、高電圧は出力されずメモリセルの書き換えは行われない。
【００１８】
【発明の実施の形態】
【００１９】
（第１の実施形態）
【００２０】
図１は、本発明の第１の実施形態を示す不揮発性メモリの概略の構成図である。
【００２１】
この不揮発性メモリは、アドレス信号ＡＤの内の行アドレスＡＲが与えられるロウデコーダ１０と、列アドレスＡＣが与えられるカラムデコーダ２０を有している。ロウデコーダ１０は、行アドレスＡＲを解読して対応するワード線ＷＬｉ（但し、ｉ＝１〜ｍ）を駆動するものであり、カラムデコーダ２０は、列アドレスＡＣを解読して対応するビット線ＢＬｊ（但し、ｊ＝１〜ｎ）を駆動するものである。ワード線ＷＬｉとビット線ＢＬｊは、メモリセルアレイ３０に接続されている。
【００２２】
メモリセルアレイ３０は、後述するように、ワード線ＷＬｉとビット線ＢＬｊの各交差箇所に、浮遊ゲートを有する絶縁ゲート型の電界効果トランジスタを、メモリセルＭＣｉ，ｊとして配置したものである。各メモリセルＭＣｉ，ｊの制御ゲートはワード線ＷＬｉに接続され、ソースはこのワード線ＷＬｉに対応して設けられたソース線ＳＬｉに接続され、ドレインはビット線ＢＬｊに接続されている。ワード線ＷＬｉとソース線ＳＬｉは、高電圧印加デコーダ４０に接続されている。
【００２３】
高電圧印加デコーダ４０は、禁止情報設定部６０に設定されたワード線ＷＬｉ単位のセキュリティ信号ＳＥＱｉに基づいて、メモリセルアレイ３０内のメモリセルＭＣｉ，ｊに対する消去と書き換え禁止の制御を行うものである。
【００２４】
禁止情報設定部６０は、従来のＥＥＰＲＯＭ等の不揮発性メモリで構成され、セット及びリセット状態をセキュリティ信号ＳＥＱｉとして記憶させるものである。この禁止情報設定部６０では、メモリセルアレイ３０内のメモリセルＭＣｉ，ｊに、プログラムや固定データを記憶させた後、書き換えを禁止する領域のワード線ＷＬｉ対応に、セキュリティ信号ＳＥＱｉを“Ｌ”に設定して、書き換え禁止を設定するようになっている。
【００２５】
更に、この不揮発性メモリは、制御部７０と高電圧発生部８０を有している。制御部７０は、アドレス信号ＡＤ、データＤＴ及びクロック信号等に基づいて、メモリセルアレイ３０に対する消去、書き込み、読み出し等のアクセス制御を行うものである。制御部７０は、ロウデコーダ１０に対して、相補的なイネーブル信号ＥＮ，ＥＮＨＮを出力すると共に、高電圧発生部８０に対してイネーブル信号ＥＮＰを出力するようになっている。
【００２６】
また、制御部７０から高電圧印加デコーダ４０に対して、消去制御用の相補的なイネーブル信号ＥＨＶ，ＥＨＶＮ、書込制御用の相補的なイネーブル信号ＰＨＶ，ＰＨＶＮ、ワード線状態ラッチ用のイネーブル信号ＥＳＥＴ，ＳＥＴ、及びラッチリセット用のリセット信号ＲＳＴを出力するようになっている。
【００２７】
高電圧発生部８０は、例えばチャージポンプで構成され、イネーブル信号ＥＮＰに応じて消去及び書き込みに必要な高電圧ＶＰＰを発生するものである。高電圧発生部８０は、イネーブル信号ＥＮＰが与えられていないときは電源電圧ＶＤＤを、イネーブル信号ＥＮＰが与えられたときにこの電源電圧ＶＤＤよりも高い高電圧ＶＰＰを発生して、ロウデコーダ１０と高電圧印加デコーダ４０へ出力するようになっている。
【００２８】
図２は、図１の不揮発性メモリのワード線ＷＬｉに対応した回路図である。
【００２９】
ロウデコーダ１０は、行アドレスＡＲを解読してワード線ＷＬｉに対する選択信号を生成する論理ゲート１１と、この論理ゲート１１の出力信号を電力増幅するバッファ１２と、このバッファ１２の出力側とワード線ＷＬｉとの間の接続を制御するスイッチ１３を有している。スイッチ１３は、イネーブル信号ＥＮでオン／オフ制御されるＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１３ａと、イネーブル信号ＥＮＨＮでオン／オフ制御されるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１３ｂを並列に接続したトランスファーゲートで構成されている。ＰＭＯＳ１３ｂの基板電位は、高電圧発生部８０の出力側に接続され、高電圧ＶＰＰが与えられるようになっている。
【００３０】
メモリセルアレイ３０は、ワード線ＷＬｉとビット線ＢＬ１〜ＢＬｎの各交差箇所に、メモリセルＭＣｉ，ｊ（但し、ｊ＝１〜ｎ）を配置したものである。メモリセルＭＣｉ，ｊの制御ゲートは、ワード線ＷＬｉに共通接続され、ソースはソース線ＳＬｉに共通接続されている。メモリセルＭＣｉ，ｊのドレインは、ビット線ＢＬｊに接続されている。
【００３１】
各メモリセルＭＣｉ，ｊは、消去時に、例えばドレインとソースを接地電位ＧＮＤに接続して制御ゲートに高電圧ＶＰＰを印加することにより、浮遊ゲートの負の電荷が引き抜かれてオン状態となり、ワード線ＷＬｉ単位に記憶データが消去される。書き込み時には、ドレインを接地電位ＧＮＤ、制御ゲートを“Ｈ”レベルとし、ソースに高電圧ＶＰＰを印加することにより、浮遊ゲートに負の電荷が蓄積されてオフ状態となり、ワード線ＷＬｉとビット線ＢＬｊで指定されたメモリセルＭＣｉ，ｊ単位に書き込みが行われる。
【００３２】
また、読み出し時には、制御ゲートを“Ｈ”、ソースを接地電位ＧＮＤにすることにより、メモリセルＭＣｉ，ｊのオン／オフ状態がドレインに出力される。これにより、ワード線ＷＬｉで選択された各メモリセルＭＣｉ，１〜ＭＣｉ，ｎの状態を、それぞれビット線ＢＬ１〜ＢＬｎを介して読み出すことができるようになっている。
【００３３】
高電圧印加デコーダ４０は、ワード線ＷＬｉとソース線ＳＬｉに対応するスイッチ４１，４２を有している。スイッチ４１は、ワード線ＷＬｉとノードＮ１の間を、相補的なイネーブル信号ＥＨＶ，ＥＨＶＮに従ってオン／オフするもので、イネーブル信号ＥＨＶでオン／オフ制御されるＮＭＯＳ４１ａと、イネーブル信号ＥＨＶＮでオン／オフ制御されるＰＭＯＳ４１ｂを並列に接続したトランスファーゲートで構成されている。ＰＭＯＳ４１ｂの基板電位は、高電圧発生部８０の出力側に接続され、高電圧ＶＰＰが与えられるようになっている。
【００３４】
同様に、スイッチ４２は、ソース線ＳＬｉとノードＮ１の間を、相補的なイネーブル信号ＰＨＶ，ＰＨＶＮに従ってオン／オフするもので、ＮＭＯＳ４２ａとＰＭＯＳ４２ｂによるトランスファーゲートで構成され、このＰＭＯＳ４２ｂの基板電位が、高電圧発生部８０の出力側に接続されている。ソース線ＳＬｉは、イネーブル信号ＰＨＶＮでオン／オフ制御されるＮＭＯＳ４３を介して接地電位ＧＮＤに接続されている。
【００３５】
更に、高電圧印加デコーダ４０は、選択されたワード線ＷＬｉを記憶するためのラッチ４４を有している。ラッチ４４は、２つのインバータ４４ａ，４４ｂをループ状に接続して構成され、高電圧発生部８０から供給される高電圧ＶＰＰを電源として動作するようになっている。ラッチ４４のセット端子はノードＮ２に接続され、リセット端子はＮＭＯＳ４５を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ４５のゲートには、リセット信号ＲＳＴが与えられるようになっている。
【００３６】
ノードＮ２は、高電圧発生部８０から供給される高電圧ＶＰＰを電源として動作するインバータ４６を介して、ノードＮ１に接続されている。更に、ノードＮ２は、直列に接続されたＮＭＯＳ４７，４８，４９を介して、接地電位ＧＮＤに接続されている。ＮＭＯＳ４７，４９のゲートには、それぞれイネーブル信号ＳＥＴとセキュリティ信号ＳＥＱｉが与えられるようになっている。また、ＮＭＯＳ４８のゲートは、イネーブル信号ＥＳＥＴでオン／オフ制御されるＮＭＯＳ５０を介して、ワード線ＷＬｉに接続されている。
【００３７】
図３及び図４は、それぞれ図２の消去時及び書き込み時の動作を示すタイミング図である。以下、これらの図３及び図４を参照しつつ、図２の動作を（１）消去時の動作、及び（２）書き込み時の動作に分けて説明する。なお、図１中のメモリセルアレイ３０には、プログラムやデータが格納され、禁止情報設定部６０には、各ワード線ＷＬｉに対応する書き換えの禁止情報が設定されているものとする。
【００３８】
（１）  消去時の動作
【００３９】
消去及び書き込みの特定のタイミングを除き、ロウデコーダ１０に対するイネーブル信号ＥＮ，ＥＮＨＶは許可状態となり、高電圧印加デコーダ４０に対するイネーブル信号ＥＨＮ，ＥＨＶＮ、イネーブル信号ＰＨＮ，ＰＨＶＮ、及びイネーブル信号ＥＳＥＴ，ＳＥＴは禁止状態となっている。
【００４０】
図３の時刻Ｔ１において、消去対象のアドレスを指定するアドレス信号ＡＤが入力されると、対応するロウデコーダ１０の論理ゲート１１の出力信号が“Ｌ”となり、バッファ１２の出力信号が“Ｈ”となって、スイッチ１３を介して選択されたワード線ＷＬｉが“Ｈ”となる。一方、選択されていないワード線ＷＬｉは“Ｌ”である。また、制御部１０では、例えば、アドレス信号ＡＤとデータＤＴ等に基づいて、消去動作を行うためのシーケンスが開始される。
【００４１】
時刻Ｔ２において、制御部１０から出力されるリセット信号ＲＳＴが“Ｈ”から“Ｌ”に変化し、イネーブル信号ＥＳＥＴ，ＳＥＴが“Ｌ”から“Ｈ”に変化する。これにより、ラッチ４４はリセット状態から解除され、ワード線ＷＬｉの電位がＮＭＯＳ５０を介してＮＭＯＳ４７のゲートに与えられる。また、ＮＭＯＳ４７はオン状態となる。
【００４２】
ワード線ＷＬｉが選択され、かつセキュリティ信号ＳＥＱｉが“Ｈ”の場合、ＮＭＯＳ４７〜４９がすべてオン状態となり、ノードＮ２は“Ｌ”となって、この状態がラッチ４４に保持される。一方、ワード線ＷＬｉが非選択、またはセキュリティ信号ＳＥＱｉが“Ｌ”の場合は、ノードＮ２は“Ｈ”の状態に維持される。
【００４３】
時刻Ｔ３において、イネーブル信号ＥＳＥＴ，ＳＥＴが“Ｌ”に変化し、イネーブル信号ＥＮ，ＥＮＨＮが禁止状態、イネーブル信号ＥＨＶ，ＥＨＶＮが許可状態に変化すると共に、高電圧発生部８０に対するイネーブル信号ＥＮＰが“Ｈ”となる。
【００４４】
これにより、ロウデコーダ１０のスイッチ１３はオフ状態となり、ワード線ＷＬｉがロウデコーダ１０から切り離される。一方、高電圧印加デコーダ４０のスイッチ４１はオン状態となり、ワード線ＷＬｉがノードＮ１に接続される。この時、スイッチ４２とＮＭＯＳ４３は、それぞれオフ状態とオン状態となっており、ソース線ＳＬｉは選択、非選択に拘らず、接地電位ＧＮＤである。
【００４５】
イネーブル信号ＥＮＰによる高電圧発生部８０の動作で、この高電圧発生部８０から出力される電圧は、電源電圧ＶＤＤから高電圧ＶＰＰに上昇する。これにより、ノードＮ２が“Ｌ”であれば、インバータ４６の出力電圧が高電圧ＶＰＰとなり、スイッチ４１を介してワード線ＷＬｉに印加される。そして、選択されたワード線ＷＬｉに接続されたメモリセルＭＣｉ，１〜ＭＣｉ，ｎの記憶内容が一斉に消去される。
【００４６】
一方、選択されていないワード線ＷＬｉ、またはセキュリティ信号ＳＥＱｉが“Ｌ”のワード線ＷＬｉの場合には、ノードＮ２が“Ｈ”となっているので、インバータ４６の出力電圧は“Ｌ”であり、これらのワード線ＷＬｉに接続されたメモリセルＭＣｉ，１〜ＭＣｉ，ｎの記憶内容は変化しない。
【００４７】
時刻Ｔ４において、高電圧発生部８０に対するイネーブル信号ＥＮＰが“Ｌ”となり、この高電圧発生部８０から出力される電圧は、高電圧ＶＰＰから電源電圧ＶＤＤに戻る。
【００４８】
時刻Ｔ５において、イネーブル信号ＥＮ，ＥＮＨＮが許可状態、イネーブル信号ＥＨＶ，ＥＨＶＮが禁止状態に変化し、元の状態に復旧する。
【００４９】
（２）  書き込み時の動作
【００５０】
図４の時刻ｔ１〜ｔ２に示すように、この時刻ｔ１〜ｔ２における書き込み時の動作は、消去時の時刻Ｔ１〜Ｔ２の動作と同じである。
【００５１】
図４の時刻ｔ３において、イネーブル信号ＥＳＥＴ，ＳＥＴが“Ｌ”に変化し、イネーブル信号ＥＮ，ＥＮＨＮが禁止状態、イネーブル信号ＰＨＶ，ＰＨＶＮが許可状態に変化すると共に、高電圧発生部８０に対するイネーブル信号ＥＮＰが“Ｈ”となる。
【００５２】
これにより、ロウデコーダ１０のスイッチ１３はオフ状態となり、ワード線ＷＬｉがロウデコーダ１０から切り離される。一方、高電圧印加デコーダ４０のスイッチ４２とＮＭＯＳ４３は、それぞれオン状態とオフ状態となり、ソース線ＳＬｉがノードＮ１に接続される。この時、スイッチ４１はオフ状態である。
【００５３】
イネーブル信号ＥＮＰによる高電圧発生部８０の動作で、この高電圧発生部８０から出力される電圧は高電圧ＶＰＰに上昇する。従って、ノードＮ２が“Ｌ”であれば、インバータ４６の出力電圧が高電圧ＶＰＰとなり、スイッチ４２を介してソース線ＳＬｉに印加される。そして、選択されたソース線ＳＬｉに接続されたメモリセルＭＣｉ，１〜ＭＣｉ，ｎには、それぞれのビット線ＢＬ１〜ＢＬｎの状態に応じた書き込みが行われる。
【００５４】
一方、選択されていないワード線ＷＬｉ、またはセキュリティ信号ＳＥＱｉが“Ｌ”のワード線ＷＬｉの場合には、ノードＮ２が“Ｈ”となっているので、インバータ４６の出力電圧は“Ｌ”であり、これらのワード線ＷＬｉに接続されたメモリセルＭＣｉ，１〜ＭＣｉ，ｎの記憶内容は変化しない。
【００５５】
時刻ｔ４において、イネーブル信号ＥＮＰが“Ｌ”となり、高電圧発生部８０から出力される電圧は、高電圧ＶＰＰから電源電圧ＶＤＤに戻る。
【００５６】
時刻ｔ５において、イネーブル信号ＥＮ，ＥＮＨＮが許可状態、イネーブル信号ＰＨＶ，ＰＨＶＮが禁止状態に変化し、元の状態に復旧する。
【００５７】
ここでは、消去時と書き込み時の動作について詳細に説明したが、読み出し時には、イネーブル信号ＥＨＶ，ＥＨＶＮ，ＰＨＶ，ＰＨＶＮが禁止状態に設定され、高電圧印加デコーダ４０がワード線ＷＬｉ及びソース線ＳＬｉから切り離されると共に、このソース線ＳＬｉが接地電位ＧＮＤに設定されて、通常の読み出し動作が行われる。
【００５８】
以上のように、この第１の実施形態の不揮発性メモリは、ワード線ＷＬｉの選択状態を保持するラッチ４４を有し、このラッチ４４に保持された状態とワード線ＷＬｉ単位に与えられるセキュリティ信号ＳＥＱｉに基づいて、消去用及び書き換え用の高電圧ＶＰＰの出力を制御するスイッチ４１，４２を有する高電圧印加デコーダ４０を備えている。これにより、書き換え禁止領域を、ワード線ＷＬｉ単位に自由に設定することができるという利点がある。
【００５９】
（第２の実施形態）
【００６０】
図５は、本発明の第２の実施形態を示す不揮発性メモリの概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００６１】
この不揮発性メモリは、図１における禁止情報設定部６０とメモリセルアレイ３０を合体したメモリセルアレイ３０Ａを設け、これに対応して機能を追加した高電圧印加デコーダ４０Ａと制御部７０Ａを設けたものである。
図６は、図５の不揮発性メモリのワード線ＷＬｉに対応した回路図である。
【００６２】
メモリセルアレイ３０Ａは、図２と同様のビット線ＢＬ１〜ＢＬｎに対応するメモリセルＭＣｉ，１〜ＭＣｉ，ｎに加えて、セキュリティ用のメモリセルＭＣｉ，ｓを設けたものである。メモリセルＭＣｉ，ｓは、メモリセルＭＣｉ，１〜ＭＣｉ，ｎと同様に、浮遊ゲートを有する絶縁ゲート型の電界効果トランジスタで、制御ゲートとソースは、それぞれワード線ＷＬｉとソース線ＳＬｉに接続されている。また、ドレインはセキュリティ線ＳＱｉに接続されており、メモリセルＭＣｉ，ｓの記憶内容がセキュリティ信号ＳＥＱｉとして、このセキュリティ線ＳＱｉに出力されるようになっている。
【００６３】
高電圧印加デコーダ４０Ａは、図２の高電圧印加デコーダ４０に、ＮＭＯＳ５１，５４、インバータ５２，５５及びＰＭＯＳ５３を追加したものである。メモリセルアレイ３０Ａのセキュリティ線ＳＱｉは、ＮＭＯＳ５１を介してノードＮ３に与えられるようになっている。ＮＭＯＳ５１のゲートには、制御部７０Ａからイネーブル信号ＥＳＱが与えられ、このイネーブル信号ＥＳＱによってオン／オフ制御される用になっている。
【００６４】
ノードＮ３は、インバータ５２を介してＮＭＯＳ４８のゲートに接続されると共に、オン状態に設定されたプルアップ用のＰＭＯＳ５３を介して電源電位ＧＮＤに接続されている。更に、セキュリティ線ＳＱｉは、ＮＭＯＳ５４を介して接地電位ＧＮＤに接続され、このＮＭＯＳ５４のゲートには、イネーブル信号ＥＳＱがインバータ５５を介して与えられている。その他の構成は、図２と同様である。
【００６５】
図７及び図８は、それぞれ図６の書き込み時及び消去時の動作を示すタイミング図である。以下、これらの図７及び図８を参照しつつ、図２の動作を（１）セキュリティ情報の書き込み、（２）消去時の動作、及び（３）書き込み時の動作に分けて説明する。なお、図２中のメモリセルＭＣｉ，１〜ＭＣｉ，ｎには、プログラムやデータが格納され、セキュリティ用のメモリセルＭＣｉ，ｓは、消去状態となっているものとする。
【００６６】
（１）  セキュリティ情報の書き込み
【００６７】
図７の時刻ｔ１１において、書き込み対象のアドレスを指定するアドレス信号ＡＤが入力されると、選択されたワード線ＷＬｉが“Ｈ”となり、選択されていないワード線ＷＬｉは“Ｌ”となる。また、制御部１０では、例えば、アドレス信号ＡＤとデータＤＴ等に基づいて、書き込み動作を行うためのシーケンスが開始される。
【００６８】
時刻ｔ１２において、制御部１０から出力されるイネーブル信号ＥＳＱが“Ｈ”となり、セキュリティ線ＳＱｉがＮＭＯＳ５１を介してノードＮ３に接続される。この時、セキュリティ用のメモリセルＭＣｉ，ｓは、消去状態でオン状態となっているので、ノードＮ３は“Ｌ”となりＮＭＯＳ４９のゲートには“Ｈ”が与えられる。
【００６９】
時刻ｔ１３において、制御部１０から出力されるリセット信号ＲＳＴが“Ｌ”に変化し、イネーブル信号ＥＳＥＴ，ＳＥＴが“Ｈ”に変化する。これにより、ラッチ４４はリセット状態から解除され、ワード線ＷＬｉの電位がＮＭＯＳ５０を介してＮＭＯＳ４７のゲートに与えられる。また、ＮＭＯＳ４７はオン状態となる。ワード線ＷＬｉが選択されて“Ｈ”となっているので、ＮＭＯＳ４７〜４９がすべてオン状態となり、ノードＮ２は“Ｌ”となって、この状態がラッチ４４に保持される。一方、非選択のワード線ＷＬｉは“Ｌ”であるので、ノードＮ２は“Ｈ”の状態に維持される。
【００７０】
時刻ｔ１４において、イネーブル信号ＥＳＥＴ，ＳＥＴ、及びイネーブル信号ＥＳＱが“Ｌ”に変化し、イネーブル信号ＥＮ，ＥＮＨＮが禁止状態、イネーブル信号ＰＨＶ，ＰＨＶＮが許可状態に変化すると共に、高電圧発生部８０に対するイネーブル信号ＥＮＰが“Ｈ”となる。
【００７１】
これにより、ワード線ＷＬｉがロウデコーダ１０から切り離される。一方、高電圧印加デコーダ４０Ａのスイッチ４２とＮＭＯＳ４３は、それぞれオン状態とオフ状態となり、ソース線ＳＬｉがノードＮ１に接続される。更に、ＮＭＯＳ５４はオン状態となってセキュリティ線ＳＱｉは接地電位ＧＮＤとなる。
【００７２】
イネーブル信号ＥＮＰによって、高電圧発生部８０から出力される電圧は、電源電圧ＶＤＤから高電圧ＶＰＰに上昇する。書き込み対象のメモリセルＭＣｉ，ｓに対応するノードＮ２は“Ｌ”となっているので、インバータ４６の出力電圧が高電圧ＶＰＰとなり、スイッチ４２を介してソース線ＳＬｉに印加される。これにより、書き込み対象のメモリセルＭＣｉ，ｓに書き込みが行われる。
【００７３】
一方、選択されていないワード線ＷＬｉでは、ノードＮ２が“Ｈ”となっているので、インバータ４６の出力電圧は“Ｌ”であり、これらのワード線ＷＬｉに接続されたメモリセルＭＣｉ，ｓには書き込みが行われない。
【００７４】
時刻ｔ１５において、イネーブル信号ＥＮＰが“Ｌ”となり、高電圧発生部８０から出力される電圧は、高電圧ＶＰＰから電源電圧ＶＤＤに戻る。
【００７５】
時刻ｔ１６において、イネーブル信号ＥＮ，ＥＮＨＮが許可状態、イネーブル信号ＰＨＶ，ＰＨＶＮが禁止状態に変化し、元の状態に復旧する。
【００７６】
このように、書き換えを禁止するワード線ＷＬｉを順次選択し、これらのワード線ＷＬｉに接続されたセキュリティ用のメモリセルＭＣｉ，ｓに書き込みを行うことにより、セキュリティ情報を設定することができる。
【００７７】
（２）  消去時の動作
【００７８】
図８の時刻Ｔ１１において、消去対象のアドレスを指定するアドレス信号ＡＤが入力されると、選択されたワード線ＷＬｉは“Ｈ”となり、選択されていないワード線ＷＬｉが“Ｌ”となる。
【００７９】
時刻Ｔ１２において、イネーブル信号ＥＳＱが“Ｈ”となり、セキュリティ線ＳＱｉがＮＭＯＳ５１を介してノードＮ３に接続される。セキュリティ用のメモリセルＭＣｉ，ｓが、消去されてオン状態（セキュリティ信号ＳＥＱｉが“Ｌ”）であれば、ノードＮ３は“Ｌ”となりＮＭＯＳ４９のゲートには“Ｈ”が与えられる。メモリセルＭＣｉ，ｓが、書き込まれてオフ状態（セキュリティ信号ＳＥＱｉが“Ｈ”）であれば、ノードＮ３は“Ｈ”となりＮＭＯＳ４９のゲートには“Ｌ”が与えられる。
【００８０】
時刻Ｔ１３において、制御部１０から出力されるリセット信号ＲＳＴが“Ｌ”に変化し、イネーブル信号ＥＳＥＴ，ＳＥＴが“Ｈ”に変化する。これにより、ラッチ４４はリセット状態から解除され、ワード線ＷＬｉの電位がＮＭＯＳ５０を介してＮＭＯＳ４８のゲートに与えられる。また、ＮＭＯＳ４７はオン状態となる。選択されたワード線ＷＬｉは“Ｈ”となっているので、セキュリティ信号ＳＥＱｉが“Ｌ”であれば、ＮＭＯＳ４７〜４９がすべてオン状態となり、ノードＮ２は“Ｌ”となって、この状態がラッチ４４に保持される。一方、非選択のワード線ＷＬｉや、セキュリティ信号ＳＥＱｉが“Ｈ”の場合は、ノードＮ２は“Ｈ”の状態に維持される。
【００８１】
時刻Ｔ１４において、イネーブル信号ＥＳＥＴ，ＳＥＴ、及びイネーブル信号ＥＳＱが“Ｌ”に変化し、イネーブル信号ＥＮ，ＥＮＨＮが禁止状態、イネーブル信号ＥＨＶ，ＥＨＶＮが許可状態に変化すると共に、高電圧発生部８０に対するイネーブル信号ＥＮＰが“Ｈ”となる。
【００８２】
これにより、ワード線ＷＬｉがロウデコーダ１０から切り離されて、ノードＮ１に接続される。
【００８３】
イネーブル信号ＥＮＰによって、高電圧発生部８０から出力される電圧は、電源電圧ＶＤＤから高電圧ＶＰＰに上昇する。消去対象のワード線ＷＬｉに対応するノードＮ２は“Ｌ”となっているので、インバータ４６の出力電圧が高電圧ＶＰＰとなり、スイッチ４２を介してソース線ＳＬｉに印加される。これにより、書き込み対象のメモリセルＭＣｉ，ｓに書き込みが行われる。
【００８４】
一方、選択されていないワード線ＷＬｉでは、ノードＮ２が“Ｈ”となっているので、インバータ４６の出力電圧は“Ｌ”であり、これらのワード線ＷＬｉに接続されたメモリセルＭＣｉ，ｓには書き込みが行われない。
【００８５】
時刻Ｔ１５において、イネーブル信号ＥＮＰが“Ｌ”となり、高電圧発生部８０から出力される電圧は、高電圧ＶＰＰから電源電圧ＶＤＤに戻る。
【００８６】
時刻Ｔ１６において、イネーブル信号ＥＮ，ＥＮＨＮが許可状態、イネーブル信号ＰＨＶ，ＰＨＶＮが禁止状態に変化し、元の状態に復旧する。
【００８７】
（３）  書き込み時の動作
【００８８】
メモリセルアレイ３０Ａ中のメモリセルＭＣｉ，１〜ＭＣｉ，ｎに対する書き込み動作は、セキュリティ情報の書き込みの動作とほぼ同一である。但し、セキュリティ情報の書き込み時には、セキュリティ用のメモリセルＭＣｉ，ｓがオン状態であったが、セキュリティ情報の書き込み終了後は、このセキュリティ用のメモリセルＭＣｉ，ｓが禁止状態に応じてオフ状態に書き込まれている。従って、書き込みの可否は、選択されたワード線ＷＬｉに対応するセキュリティ用のメモリセルＭＣｉ，ｓの状態で決定される。その他の動作は、セキュリティ情報の書き込みの動作と同じである。
【００８９】
以上のように、この第２の実施形態の不揮発性メモリは、メモリセルアレイ３０Ａ中にセキュリティ情報を格納するためのメモリセルＭＣｉ，ｓを設けている。これにより、回路構成が簡素化できると共に、一旦メモリセルＭＣｉ，ｓに書き込みを行うと、これに対する消去や書き込みが不可能になって更にセキュリティが向上できるという利点がある。
（第３の実施形態）
【００９０】
図９は、本発明の第３の実施形態を示す高電圧印加デコーダの回路図であり、図６中の要素と共通の要素には共通の符号が付されている。
【００９１】
この高電圧印加デコーダ４０Ｂは、図６中の高電圧印加デコーダ４０Ａのインバータ５２に代えて、２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）５６を設けたものである。ＮＡＮＤ５６の第１の入力側は、ノードＮ３に接続され、第２の入力側には、例えば制御部７０から、セキュリティ書込信号ＳＱＷが与えられるようになっている。その他の構成は、図６と同様である。
【００９２】
このような高電圧印加デコーダ４０Ｂでは、セキュリティ書込信号ＳＱＷを“Ｌ”に設定することにより、メモリセルアレイ３０Ａ内のセキュリティ用のメモリセルＭＣｉ，ｓのアクセスが可能になり、このメモリセルＭＣｉ，ｓに設定されたセキュリティ情報の書き換えをすることができる。
【００９３】
以上のように、この第３の実施形態の高電圧印加デコーダは、セキュリティ情報を格納するためのメモリセルＭＣｉ，ｓに対して、アクセス禁止状態を解除するためのセキュリティ書込信号ＳＱＷを与えるＮＡＮＤ５６を有している。これにより、簡素化された回路構成で、書き換え禁止領域を自由に設定することができるという利点がある。
【００９４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００９５】
（ａ）  メモリセルＭＣｉ，ｊに対する消去、書き込み、及び読み出し動作は、例示した動作に限定されない。
【００９６】
（ｂ）  高電圧印加デコーダ４０におけるラッチ４４の構成や、このラッチ４４のセット及びリセットのための回路構成は、図示したものに限定されない。例えば、インバータを組み合わせたラッチ４４に代えて、セットリセット型のフリップフロップを用いても良い。また、セット用の回路は、ＡＮＤゲート等を使用しても良い。
【００９７】
【発明の効果】
【００９８】
以上詳細に説明したように、第１の発明によれば、ワード線毎にメモリセルの書き換えを許可するか否かの設定情報を記憶する記憶回路と、この記憶回路に書き換え許可の情報が設定されたワード線にのみ、書き換えのための高電圧を出力する高電圧印加回路を有している。これにより、書き換え禁止領域を、ワード線単位に自由に設定することができる。
【０１００】
第２の発明によれば、書き換えを許可するか否かの設定情報を記憶する記憶回路を、メモリアレイと同様の不揮発性のメモリセルで構成している。これにより、回路構成が簡素化できると共に、一旦書き換え禁止に設定すると再び書き換え可能にすることが困難となり、セキュリティの向上を図ることができる。
【０１０１】
第３の発明によれば、記憶データを保持するメモリセルと、書き換え許可の設定情報を記憶する記憶回路を、同様の浮遊ゲートを有する絶縁ゲート型電界効果トランジスタで構成している。これにより、回路の簡素化が可能になる。また、ワード線及びソース線に、それぞれ消去用及び書込用の高電圧を区別して印加するようにしている。これにより、ワード線に対する一括消去や、選択されたワード線のビット毎の書き込みを自由に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す不揮発性メモリの概略の構成図である。
【図２】図１の不揮発性メモリのワード線ＷＬｉに対応した回路図である。
【図３】図２の消去時の動作を示すタイミング図である。
【図４】図２の書き込み時の動作を示すタイミング図である。
【図５】本発明の第２の実施形態を示す不揮発性メモリの概略の構成図である。
【図６】図５の不揮発性メモリのワード線ＷＬｉに対応した回路図である。
【図７】図６の書き込み時の動作を示すタイミング図である。
【図８】図６の消去時の動作を示すタイミング図である。
【図９】本発明の第３の実施形態を示す高電圧印加デコーダの回路図である。
【符号の説明】
ＢＩｊ    ビット線
ＭＣｉ，ｊ    メモリセル
ＳＬｉ    ソース線
ＳＱｉ    セキュリティ線
ＷＬｉ    ワード線
１０    ロウデコーダ
３０，３０Ａ    メモリセルアレイ
４０，４０Ａ，４０Ｂ    高電圧印加デコーダ
４１，４２    スイッチ
４４    ラッチ
４６    インバータ
６０    禁止情報設定部
７０    制御部
８０    高電圧発生部
【図１】
0003625812.tif 000002
【図２】
0003625812.tif 000003
【図３】
0003625812.tif 000004
【図４】
0003625812.tif 000005
【図５】
0003625812.tif 000006
【図６】
0003625812.tif 000007
【図７】
0003625812.tif 000008
【図８】
0003625812.tif 000009
【図９】
0003625812.tif 000010