(57)【特許請求の範囲】
【請求項１】
電源端子に入力される電源電圧と基準電圧とを比較して検出信号を出力する電源電圧検出回路と、
前記電源電圧検出回路の出力側に接続されたインバータ回路と、
前記インバータ回路の出力によりＯＮ／ＯＦＦ制御されるスイッチ回路と、
前記電源電圧検出回路の出力が時定数回路を通してリセット端子に接続されるとともに、前記スイッチ回路の出力がセット端子に接続されるラッチ回路と、
を備える電源電圧監視回路。
【請求項２】
前記ラッチ回路は、Ｄ形フリップフロップにより構成されることを特徴とする請求項１に記載の電源電圧監視回路。
【請求項３】
前記時定数回路は、コンデンサを含むことを特徴とする請求項１又は２に記載の電源電圧監視回路。
【請求項４】
前記スイッチ回路は、ＭＯＳトランジスタであることを特徴とする請求項１〜３のいずれかに記載の電源電圧監視回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧監視回路、特にデジタル機器のデジタル回路に動作電力を供給する電源の電圧をモニタする回路に関する。
【０００２】
【従来の技術】
デジタル機器のデジタル回路には、多数のフリップフロップ回路（Ｆ／Ｆ）、ラッチ回路、カウンタ、レジスタ等が使用される。これらのデジタル回路が動作する為には、動作電力を供給する電源回路が必要である。また、斯るデジタル回路は、電源投入（オン）時に正しく動作し、誤動作を防止する為に、パワーオンリセット回路によりリセットして、初期化するのが一般的である。更に、電源投入以外に、電源に何らかの原因で停電または瞬断（一時的な電源の遮断）が生じた場合についても初期化が必要である。その為に電源電圧監視回路が使用される。
【０００３】
従来の電源電圧監視回路の一例を図５に示す。この回路は、電源入力端子５、電源電圧検出回路１、制御端子１６、インバータ回路２１、ＮＯＲ回路２２、ＮチャンネルＭＯＳトランジスタ（ＮＭＯＳ）３１、３２、３３、３６、３７、ＰチャンネルＭＯＳトランジスタ（ＰＭＯＳ）３４、３５、ＮＯＲ回路４１、インバータ回路４２及び出力端子７で構成される。
【０００４】
電源電圧検出回路１は、電源入力端子５から入力される電源電圧が予め設定されたレベル以下であるか、以上であるかに応じてＬレベル又はＨレベルを出力する回路である。この電源電圧検出回路１の出力信号は、ＮＭＯＳ及びＰＭＯＳ３１〜３７より成る回路に入力されると共にＮＯＲ回路２２、４１の一方の入力として入力される。
【０００５】
通常は、制御端子１６にＨレベルの信号が入力され、ＮＯＲ回路２２は、電源電圧検出回路１の出力信号のみが制御されるよう構成されている。また、この電源電圧監視回路では、出力信号がＨレベルのとき、内部回路の初期化を行うよう構成している。
【０００６】
次に、図５の電源電圧監視回路の動作を、図６のタイムチャートを参照して説明する。図６（ａ）は、電源入力端子５における電源電圧の例を示す。（ｂ）は、電源電圧検出回路１の出力電圧波形を示す。（ｃ）は、Ｌ２端子、即ちＮＭＯＳ３１、３２のドレイン端子電圧波形である。（ｄ）はＬ１端子、即ちＮＭＯＳ３３、３６のドレイン電圧波形である。（ｅ）は、出力端子７の出力電圧波形である。
【０００７】
電源入力端子５が電源電圧が入力されると、入力直後の電圧は、電源電圧検出回路１の内部で設定した電圧より低いので、電源電圧検出回路１は、Ｈレベルの信号を出力する。ＮＯＲ回路４１の出力は、電源電圧検出回路１の出力（図６（ｂ）参照）とＬ１端子電圧（図６（ｄ）参照）で決まるが、電源電圧検出回路１の出力はＨレベルである為に、Ｌ１端子電圧に無関係にＬレベルの信号を出力する。これは、インバータ回路４２で反転されＨレベルとなり、出力端子７からリセット信号を出力して内部回路の初期化を行う。同時に、ＮＭＯＳ３１のゲートには、電源電圧検出回路１の出力が入力されているので、これをオンし、NOR回路２２の出力であるＣＳ１はＬレベルである。Ｌ２端子はＬレベル（図６（ｃ）参照）、Ｌ１端子は、Ｈレベルである（図６（ｄ）参照）。
【０００８】
その後、電源電圧（図６（ａ）参照）が電源電圧検出回路１の回路内部で設定した電圧よりも高くなると、電源電圧検出回路１はＬレベルの信号を出力する（図６（ｂ）参照）。ＮＯＲ回路２２の出力ＣＳ１がＨレベル、Ｌ１端子がＬレベル、ＮＯＲ回路４１はＨレベル、インバータ回路４２の出力である出力端子７の電圧はＬレベルとなり（図６（ｅ）参照）リセット状態は解除される。
【０００９】
次に、図６（ａ）に示す如く、電源電圧が設定電圧以下に瞬断等により一時的に低下した場合についての動作を説明する。電源電圧検出回路１の出力はＬレベルからＨレベルに立上がる。ＮＯＲ回路４１はＬレベルになる。これは、インバータ回路４２を介して出力端子７の電圧をＨレベルとしてリセット信号を出力する。
【００１０】
また、Ｌ２端子はＬレベル、ＮＯＲ回路２２の出力ＣＳ１はＬレベルとなり、Ｌ１端子はＨレベルとなる（図６（ｃ）、（ｄ）を参照）。その後、電源電圧が上昇して設定電圧を超すと、電源電圧検出回路１は、Ｌレベルを出力し、ＮＯＲ回路２２の出力ＣＳ１はＨレベル、Ｌ１端子はＬレベル、ＮＯＲ回路４１の出力はＨレベル、出力端子７の出力はＬレベルになり、リセット状態が解除されることになる。
【００１１】
【発明が解決しようとする課題】
上述従来の電源電圧監視回路は次のような問題点を有する
第１の問題点は、従来の技術においては、電源電圧検出回路１の出力信号をリセット信号として用いるため、電源瞬断時以外のノイズ等によって電源電圧が一瞬低下した場合でもリセット信号を出力し誤動作するということである。
【００１２】
第２の問題点は、従来の技術において、電源電圧検出回路１の出力信号をリセット信号として用いるため、電源電圧検出回路１の出力が内部で設定された電圧と電源電圧を比較する時にチャタリングすると、リセット信号もチャタリングするということである。
【００１３】
そこで、本発明の目的は、電源の瞬断がノイズ等による異常かを判断し、不当に初期化することない高性能、高安定性の電源電圧監視回路を提供することにある。
【００１４】
【課題を解決するための手段】
前述の課題を解決するため、本発明による電源電圧監視回路は、次のような特徴的な構成を採用している。
【００１５】
（１）電源端子に入力される電源電圧と基準電圧とを比較して検出信号を出力する電源電圧検出回路と、
前記電源電圧検出回路の出力側に接続されたインバータ回路と、
前記インバータ回路の出力によりＯＮ／ＯＦＦ制御されるスイッチ回路と、
前記電源電圧検出回路の出力が時定数回路を通してリセット端子に接続されるとともに、前記スイッチ回路の出力がセット端子に接続されるラッチ回路と、
を備えることを特徴とする電源電圧監視回路。
【００１６】
（２）前記ラッチ回路は、Ｄ形フリップフロップにより構成される上記（１）の電源電圧監視回路。
【００１７】
（３）前記時定数回路は、コンデンサを含む上記（１）又は（２）の電源電圧監視回路。
【００１８】
（４）前記スイッチ回路は、ＭＯＳトランジスタである上記（１）〜（３）のいずれかの電源電圧監視回路。
【００２１】
【発明の実施の形態】
以下、本発明の電源電圧監視回路の好適実施形態例を添付図、特に図１乃至図４を参照して詳細に説明する。
【００２２】
先ず、本発明の電源電圧監視回路の好適実施形態例のブロック図を示す図１を参照して本発明の原理を説明する。この電源電圧監視回路は、電源電圧検出回路１、信号生成回路２、制御回路３及びラッチ回路４を有する。
【００２３】
電源電圧検出回路１は、電源電圧及び基準電圧が入力される電源入力端子５及び基準電圧入力端子６を有する。電源電圧検出回路１は、電源入力端子５に入力される電源電圧を基準電圧と比較して、電源電圧が基準電圧より低いときＬレベル、高いときＨレベルの信号を出力する。
【００２４】
信号生成回路２は、電源電圧検出回路１の出力信号の時間を検出して、リセット信号を出力する。制御回路３は、信号生成回路２とラッチ回路４に、セット信号を出力する。ラッチ回路４は、信号生成回路２からのリセット信号と、制御回路３からのセット信号により、内部を初期化する出力信号を出力端子７へ出力する。
【００２５】
次に、図１の電源電圧監視回路の動作を詳細に説明する。尚、この電源電圧監視回路は、出力端子７の出力信号がＬレベルのとき、内部回路の初期化を行うものとする。
【００２６】
電源入力端子５から電源電圧が入力されると、電源入力直後は基準電圧入力端子６から入力される基準電圧よりも電源電圧が低いため電源電圧検出回路１はＬレベルの信号を出力する。制御回路３は電源電圧検出回路１からＬレベルの信号が入力されると、信号生成回路２とラッチ回路４のセット信号入力端子４２にＬレベルの信号を出力する。
【００２７】
信号生成回路２は、電源電圧検出回路１と制御回路３の出力信号がＬレベルのとき、ラッチ回路４のリセット信号入力端子４１にＬレベルを出力する。ラッチ回路４は、リセット信号入力端子４１にＬレベルが入力されたときにリセット信号を出力し、セット信号入力端子４２に入力される信号がＬレベルからＨレベルに立ち上がったときにリセット解除信号であるＨレベルの信号を出力する動作を行う。
【００２８】
電源入力直後は、前記の動作でラッチ回路４のリセット入力信号端子４１とセット信号入力端子４２にＬレベルの信号が入力されているため、ラッチ回路４は出力端子７にリセット信号を出力し内部回路の初期化を行う。
【００２９】
その後、電源電圧が電源電圧検出回路１に入力される基準電圧よりも高くなると電源電圧検出回路１はＨベルの信号を出力する。電源電圧検出回路１の出力信号がＨレベルになると、制御回路３の出力信号はある設定時間で、信号生成回路２とラッチ回路４のセット信号入力端子４２にＬレベルからＨレベルに立上がる信号を出力する。
【００３０】
また、信号生成回路２は、電源電圧検出回路１の出力がＨレベルになると、制御回路３の出力信号がＬレベルからＨレベルになる直前に必ずラッチ回路４のリセット信号入力端子４１にＨレベルを出力するように立ち上がりヒステリシス制御を行う。この制御によりラッチ回路４のリセット信号入力端子４１とセット信号入力端子４２に同時に動作信号が入力されることがなく、ラッチ回路４の誤動作及びリセット信号のチャタリングを防止する。
【００３１】
ラッチ回路４は、リセット信号入力端子４１にＨレベルの信号が入力された後、セット信号入力端子４２にＬレベルからＨレベルとなる信号が入力され、Ｈレベルの信号を出力しリセット状態を解除する。この動作により電源投入時にリセット信号が出力されて内部回路の初期化を行い、その後リセット信号を解除する。
【００３２】
次に、電源電圧が瞬断等により一瞬低下すると、電源電圧検出回路１の出力は電源電圧の低下を検出し、ＨレベルからＬレベルに立下げる。電源電圧検出回路１の出力がＬレベルになると、制御回路３の出力はすぐに信号生成回路２とラッチ回路４のセット信号入力端子４２にＬレベルの信号を出力する。
【００３３】
信号生成回路２は、電源電圧検出回路１の出力がＨレベルからＬレベルに立下がり、制御回路３からＬレベルの信号が入力されたときに、ある設定時間でラッチ回路４のリセット信号入力端子４１にＬレベルの信号を出力する。このとき、制御回路３の出力信号がＬレベルになった後に必ずラッチ回路４のリセット信号入力端子４１にＬレベルを出力するように立下がりヒステリシス制御を行う。この制御により、ラッチ回路４のリセット信号入力端子４１とセット信号入力端子４２に同時に動作信号が入力されることなく、ラッチ回路４の誤動作及びリセット信号のチャタリングを防止する。
【００３４】
ラッチ回路４は、セット信号入力端子４２にＬレベルが入力された後にリセット信号入力端子４１にＬレベルの信号が入力されるためリセット信号を出力し内部回路の初期化を行う。しかし、電源電圧が一瞬低下し電源電圧監視回路１がＬレベルの信号を出力している時間が、信号生成回路２の設定時間より短い場合は、信号生成回路２はラッチ回路４のリセット入力信号端子にリセット信号を出力しないため、ラッチ回路４は内部回路にリセット信号を出力しない。
【００３５】
その後、電源電圧が上昇し、基準電圧以上になると電源電圧検出回路１はＨレベルの信号を出力する。電源電圧検出回路１の出力信号がＨレベルになると、制御回路３の出力信号はある設定時間で、信号生成回路２とラッチ回路４のセット信号入力端子４２にＬレベルからＨレベルに立上がる信号を出力する。
【００３６】
また、信号生成回路２は電源電圧検出回路１の出力がＨレベルになると、制御回路３の出力信号がＬレベルからＨレベルになる直前に必ずラッチ回路４のリセット信号入力端子４１にＨレベルの信号を出力すように立ち上がりヒステリシス制御を行う。この制御によりラッチ回路４は、リセット信号端子とセット信号端子に同時に動作信号が入力されることなく、ラッチ回路４の誤動作及びリセット信号のチャタリングを防止する。
【００３７】
ラッチ回路４は、リセット信号入力端子４１にＨレベルの信号が入力された後、セット信号入力端子の入力がＬレベルからＨレベルの信号が入力されリＨレベルを出力しリセット状態を解除する。このような動作から電源瞬断時にもリセット信号が出力され内部回路が初期化される。
【００３８】
以上の説明から明らかな如く、電源電圧が瞬断等により一瞬低下したときに、信号生成回路２が電源電圧検出回路１の出力信号時間を検出し、出力信号時間が設定時間より短いとラッチ回路４にリセット信号を出力せず、出力信号時間が設定時間より長いとラッチ回路４にリセット信号を出力することで、電源電圧の低下の原因をノイズか瞬断かを判断し、ノイズによる誤動作を防止している。また、ラッチ回路４に入力されるセット信号及びリセット信号のタイミングをヒステリシス制御することで、電源電圧検出回路１や制御回路３がチャタリングを起こしても、リセット信号がチャタリングを起こさない。
【００３９】
次に、図１に示した本発明の原理に基づく電源電圧監視回路の具体的回路例を図２を参照して説明する。
【００４０】
図２の電源電圧監視回路にあっては、電源入力端子５から入力される電源電圧と基準電圧入力端子６から入力される基準電圧を比較し、電源電圧が基準電圧より低い電圧のときにＬレベルの信号を出力し、電源電圧が基準電圧より高いときにＨレベルの信号を出力する電源電圧検出回路１と、電源電圧検出回路１の出力端子を抵抗２０１の一端とインバータ回路３０の入力に接続し、抵抗２０１の他端は抵抗２０２の第１の一端とバッファ回路４０３の入力端子４１に接続し、抵抗２０２の他端は抵抗２０３とコンデンサ３８の一端（端子２３）に接続し、抵抗２０３の他端はＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）３３のドレイン及びバッファ回路４０２の入力端子４２に接続し、コンデンサ３８の他端及びＮＭＯＳ３３のソースは接地端子８に接続し、ＮＭＯＳ３３のゲートはインバータ回路３０の出力に接続し、Ｄ―Ｆ／Ｆ回路４０１のデータ入力端子Ｄは電源入力端子５と接続し、クロック入力端子Ｃはバッファ回路４０２の出力に接続し、リセット入力端子Ｒはバッファ回路４０３の出力に接続し、その出力端子Ｑは出力端子７に接続した回路構成となっている。
【００４１】
Ｄ−Ｆ／Ｆ回路４０１は、リセット入力端子にＬレベルの信号が入力されたときにＬレベルを出力し内部回路をリセットする。また、クロック入力端子Ｃに入力される信号の立上がりでデータ入力端子Ｄに入力されている信号を出力する。
【００４２】
次に、図２の電源電圧監視回路の動作について説明する。
電源入力端子５から電源電圧が入力されると、電源入力直後は基準電圧入力端子６から入力される基準電圧よりも電源電圧が低いため電源電圧検出回路１はＬレベルの信号を出力する。電源電圧検出回路１からＬレベルの信号が出力されると、インバータ回路３０はＨレベルの信号を出力し、ＮＭＯＳ３３をオンさせる。電源電圧検出回路１の出力がＬレベルでＮＭＯＳ３３がオンすると、抵抗２０１，２０２，２０３全ての入力端子がＬレベルとなる。入力端子４１，４２がＬレベルになると、バッファ回路４０２，４０３を介してＤ−Ｆ／Ｆ回路４０１のクロック入力端子Ｃとリセット入力端子ＲにＬレベルの信号が入力される。
【００４３】
Ｄ−Ｆ／Ｆ回路４０１は、リセット入力端子ＲにＬレベルの信号が入力されると、出力はＬレベルとなりリセット信号を出力し内部回路の初期化を行う。その後、電源電圧が基準電圧よりも高くなると電源電圧検出回路１はＬレベルからＨレベルの信号を出力する。電源電圧検出回路１がＨレベルの信号を出力すると、インバータ回路３０はＬレベルの信号を出力し、ＮＭＯＳ３３をオフさせる。電源電圧検出回路１がＨレベルの信号を出力し、ＮＭＯＳ３３がオフすると、バッファ回路４０２の入力端子４２の電位Ｖ４２は抵抗２０１，２０２とコンデンサ３８の時定数により決まる。また、バッファ回路４０３の入力端子４１の電位Ｖ４１はコンデンサ３８に電荷が全て充電されるまで下記に示す（１）式で決まる。
Ｖ41＝（ＶDD−Ｖ42）×（Ｒ202／（Ｒ201＋Ｒ202））＋Ｖ42・・（１）
【００４４】
（１）式から、バッファ回路４０３の入力端子４１の電位Ｖ４１はバッファ回路４０２の入力端子Ｖ４２の電位４２より必ず高くなり、バッファ回路４０３がＨレベルの信号を出力した後、バッファ回路４０２がＨレベルの信号を出力する。このため、Ｄ−Ｆ／Ｆ回路４０１は、リセット信号入力端子にＨレベルの信号が入力された後に、必ずクロック入力端子ＣにＨレベルの信号が入力される。
【００４５】
このように、リセット信号がＨレベルになるまでクロック信号をＨレベルにしないような立上がりヒステリシスを持たすことで、バッファ回路４０２，４０３のチャタリングによるクロック信号とリセット信号の同時動作による誤動作を防止している。Ｄ−Ｆ／Ｆ回路４０１は、クロック信号入力端子にＬレベルからＨレベルの信号が入力されると、データ信号入力端子に入力されている電源電圧のＨレベルの信号を出力しリセット状態を解除する。この動作により電源投入時にはリセット信号を出力して内部回路を初期化し、その後解除する。
【００４６】
次に、電源電圧が瞬断等により一瞬低下すると、電源電圧検出回路１は電源電圧の低下を検出し、出力信号をＨレベルからＬレベルに立下げる。電源電圧検出回路１の出力がＬレベルになると、インバータ回路３０はＨレベルの信号を出力し、ＮＭＯＳ３３はオンする。コンデンサ３８の第１の入力端子２３の電位Ｖ２３は、ＮＭＯＳ３３がオフしているときは電源と同じ電位になっているが、ＮＭＯＳ３３がオンすると、抵抗２０１〜２０３とＮＭＯＳ３３のオン抵抗の合成抵抗とコンデンサ３８の容量値の放電時定数により決まる。このときの、コンデンサ３８の電荷が全て放電するまでのバッファ回路４０２の入力端子４２とバッファ回路４０３の入力端子４１の電位Ｖ42，Ｖ41は（２），（３）式より決まる。Ｖ42＝Ｖ23×（ＲON＊／（Ｒ203＋ＲON＊）） ・・・・・・（２）
ＲON＊：ＮＭＯＳ３３のオン抵抗
Ｖ41＝Ｖ23×（Ｒ201／（Ｒ201＋Ｒ202））   ・・・・・・（３）
【００４７】
（２），（３）式よりＤ−Ｆ／Ｆ回路４０１に入力されるクロック信号とリセット信号の同時動作防止のためＶ４２＜Ｖ４１に設定すると、バッファ回路４０３の入力端子４１の電位Ｖ４１よりバッファ回路４０２の入力端子４２の電位Ｖ４２の方が早くＬレベルになり、Ｄ−Ｆ／Ｆ回路４０１に入力されるクロック信号はリセット信号に比べて早くＬレベルになる。つまり、リセット信号がＨレベルからＬレベルになるときは、クロック信号は必ずＬレベルになっているように立下がりヒステリシスを持つ制御され、バッファ回路４０２，４０３のチャタリングによるクロック信号とリセット信号の同時動作を防止している。
【００４８】
Ｄ−Ｆ／Ｆ回路４０１は、リセット信号入力端子にＬレベルの信号が入力されると、リセット信号を出力し内部回路を初期化する。但し、リセット信号を出力する場合は、電源電圧検出回路１が検出信号を出力している時間が、コンデンサ３８の電荷が放電しバッファ回路４０２がＬレベルと認識する電位になるまでの時間より長い場合で、容量３８の電荷が放電しバッファ回路４０２がＬレベルと認識する電位になるまでの時間より短い場合は、Ｄ−Ｆ／Ｆ回路４０１にリセット信号が入力されず内部回路にリセット信号を出力しない。この動作より、瞬断と比べノイズのような非常に短い電源電圧の低下では、内部回路をリセットせずノイズによる誤動作を防止している。その後、電源電圧が基準電圧よりも高くなると電源電圧検出回路１はＬレベルからＨレベルの信号を出力すると、上述した電源投入時と同様な動作を行いリセット状態の解除を行う。
【００４９】
次に、図３のタイムチャートを参照して説明する。  電源が入力され、電源電圧（図３（ａ）参照）が基準電圧より低いとき、電源電圧検出回路１はＬレベルを出力し（図３（ｂ）参照）、電源電圧検出回路１の出力信号が入力されるインバータ回路３０はＨレベルを出力する（図３（ｃ）参照）。
【００５０】
バッファ回路４０２，４０３の入力は、電源電圧検出回路１の出力信号とインバータ回路３０の出力がＨレベルのときＬレベルとなり、バッファ回路４０２，４０３はＬレベルを出力する（図３（ｄ）、（ｅ）参照）。バッファ回路４０３がＬレベルを出力すると、Ｄ−Ｆ／Ｆ回路４０１はリセット信号を出力する（図３（ｈ）参照）。その後、電源電圧が基準電圧より高くなると、電源電圧検出回路１がＨレベルとなり、電源電圧検出回路１の出力信号が入力されるインバータ回路３０がＬレベルを出力する。
【００５１】
電源電圧検出回路１の出力信号がＨレベルでインバータ回路３０の出力がＬレベルのとき、バッファ回路４０２，４０３の入力電位ｖ４２，ｖ４１は抵抗２０１，２０２とコンデンサ３８の時定数で決まる。バッファ回路４０２，４０３の入力がしきい値より高くなると、バッファ回路４０２，４０３はＨレベルを出力する。立上がりヒステリシス制御によりバッファ回路４０３の入力電位はバッファ回路４０２の入力電位より高いため、バッファ回路４０２，４０３がしきい値付近でチャタリングを起こしても、必ずバッファ回路４０３がＨレベルを出力した後に、バッファ回路４０２がＨレベルを出力し誤動作しない。Ｄ−Ｆ／Ｆ回路４０１はバッファ回路４０２がＬレベルからＨレベルになると、Ｈレベルの信号を出力し、内部回路に入力するリセット信号を解除する。
【００５２】
次に、電源電圧が瞬断等により一瞬低下し基準電圧より低くなると、電源電圧検出回路１は電源電圧の低下を検出しＬレベルの信号を出力する。インバータ回路３０は、電源電圧検出回路１の出力信号が入力されているため、Ｈレベルを出力する。電源電圧検出回路１の出力信号がＨレベルからＬレベルに変化し、インバータ回路３０の出力がＨレベルのとき、バッファ回路４０２と４０３の入力は抵抗２０１，２０２，２０３，ＮＭＯＳ３３のオン抵抗とコンデンサ３８の放電時定数で決まる。
【００５３】
立下がりヒステリシス制御によりバッファ回路４０２の入力電位Ｖ４２はバッファ回路４０３の入力電位Ｖ４１より低いため、バッファ回路４０２，４０３がしきい値付近でチャタリングを起こしても、必ずバッファ回路４０２がＬレベルを出力した後に、バッファ回路４０３がＬレベルを出力し誤動作しない。Ｄ−Ｆ／Ｆ回路４０１は、バッファ回路４０３がＬレベルの信号を出力するとリセット信号を出力する。その後、電源電圧が基準電圧よりも高くなり、電源電圧検出回路１がＬレベルからＨレベルの信号を出力すると、上述した電源投入時と同様な動作を行いリセット状態の解除を行う。
【００５４】
次に、電源電圧の瞬断時間が非常に短い場合の動作を、図４のタイムチャートを参照して説明する。
【００５５】
ノイズ等により電源電圧の瞬断時間が非常に短い場合、バッファ回路４０３の入力電位Ｖ４１がしきい値（図４（ｅ）参照）より低くならないうちに瞬断が解除されるため、バッファ回路４０３がＬレベルを出力しない。そのため、Ｄ−Ｆ／Ｆ回路４０１にリセット信号が入力されず、内部回路にリセット信号を出力しない。
【００５６】
以上、本発明の電源電圧監視回路原理及び具体的実施形態例を図１に基づき詳細に説明した。しかし、本発明は、斯る特定例のみに限定されるべきではなく、特定用途に応じて適宜変形変更が可能であることが当業者には容易に理解できよう。
【００５７】
【発明の効果】
上述の説明から理解される如く、本発明の電源電圧監視回路によると、電源電圧検出回路の出力で動作する信号生成回路、制御回路及びラッチ回路を設けることにより、電源電圧検出回路の検出出力の時間を検出することにより瞬断か、ノイズ等かを判断する。従って、ノイズ等によりシステムが誤動作するのを阻止し、システムの信頼性乃至動作安定性を実現することができるという実用上の顕著な効果が得られる。
【図面の簡単な説明】
【図１】本発明の電源電圧監視回路の原理を示すブロック図である。
【図２】図１の原理に基づく本発明の電源電圧監視回路の好適実施形態例の回路図である。
【図３】電源電圧に瞬断が生じた場合の図２の電源電圧監視回路の各部の動作を説明するタイミングチャートである。
【図４】電源電圧に短時間のノイズが生じた場合の図２の回路各部の動作を説明するタイミングチャートである。
【図５】従来の電源電圧監視回路の回路図である。
【図６】図５の電源電圧監視回路の動作を説明するタイミングチャートである。
【符号の説明】
１              電源電圧検出回路
２              信号生成回路
３              制御回路
４              ラッチ回路（Ｄ形フリップフロップ）
５              電源入力端子
６              基準電圧入力端子
７              出力端子
１６            制御端子
３０            インバータ回路
３３            トランジスタ（ＮＭＯＳ）
３８            コンデンサ
２０１〜２０３  抵抗
４０１          Ｄ形フリップフロップ
４０２、４０３  バッファ回路
【図１】
0003641375.tif 000002
【図２】
0003641375.tif 000003
【図３】
0003641375.tif 000004
【図４】
0003641375.tif 000005
【図５】
0003641375.tif 000006
【図６】
0003641375.tif 000007