(57)【特許請求の範囲】
【請求項１】
板面に導体配線を形成した装置基板と、
絶縁物層で互いに分離された素子形成用の島を複数有し、素子形成面を前記装置基板側に向けて表面実装された絶縁分離型の半導体チップと、
該半導体チップの前記素子形成面とは反対側の面に直接接して半導体チップを覆うように形成され、前記装置基板上に至った外周縁が、装置基板上に形成された電源用導体配線に接触導通する導電性被覆層とを設け、
前記半導体チップの前記反対側の面が、前記導電性被覆層によって前記電源用導体配線に導通していることを特徴とする混成集積回路装置。
【請求項２】
前記半導体チップは素子形成面に突設した複数のハンダバンプにより前記装置基板上に固着され、かつ、少なくとも各ハンダバンプを覆って絶縁性被覆層が形成されていることを特徴とする請求項１に記載の混成集積回路装置。
【請求項３】
前記半導体チップを、第１の絶縁物層を介在させて接合したメイン半導体基板とサブ半導体基板とで構成するとともに、前記メイン半導体基板を、これの板厚方向へ延びて前記第１の絶縁物層に至る第２の絶縁物層により複数の前記島に区画し、かつ、前記メイン半導体基板の板面が前記素子形成面として装置基板に向くとともに、前記導電性被覆層が前記サブ半導体基板の板面に直接接して前記半導体チップを覆っている請求項１または２に記載の混成集積回路装置。
【請求項４】
前記導電性被覆層を銀−エポキシないし銀−シリコンのペーストで構成した請求項１ないし３のいずれか一つに記載の混成集積回路装置。
【請求項５】
前記電源用導体配線はアース用導体配線である請求項１ないし４のいずれか一つに記載の混成集積回路装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は混成集積回路に関し、特に絶縁分離型の半導体チップを装置基板に表面実装した際の、チップ内素子のノイズ環境改善を図るものである。
【０００２】
【従来の技術】
図８には絶縁分離型半導体チップ２を内装した樹脂モールドパッケージＰの一例を示す。図において、半導体チップ２は、Ｎ+ シリコン層２１２上にＮ- シリコン層２１１を有するメイン半導体基板２１と、Ｐ++シリコンのサブ半導体基板２２とを、絶縁物層たるＳｉＯ2 膜２３を介して接合したもので、下側のサブ半導体基板２２は銀ペースト等の導電性樹脂５１によってアース電位のリードフレーム５２上に固定され導通している。
【０００３】
メイン半導体基板２１は、板面（素子形成面）２ａの複数位置で板厚方向へ延びて前記ＳｉＯ2 膜２３に至るＳｉＯ2 膜２４によって、素子形成用の複数の島Ｌに区画されており、各島Ｌ内のＮ- シリコン層２１１内に形成された図略の能動素子の信号電極がワイヤボンディング５３、５４により所定のリード５５、５６と結ばれている。
【０００４】
ところで、上述の絶縁分離型半導体チップ２では、各島Ｌ間にＳｉＯ2 膜２３、２４を挟んでコンデンサが形成されるため、隣接する島Ｌに形成された素子の電位変化やノイズが容量結合により互いに伝播して誤作動を生じるおそれがある。そこで、既述の如く、サブ半導体基板２２をアース電位とすることにより、隣接する素子間の容量結合を解消して誤作動の発生を防止している。
【０００５】
【発明が解決しようとする課題】
近年、混成集積回路の小型化を実現するためにフリップチップ等の表面実装用半導体チップが注目されているが、前記絶縁分離型の半導体チップをフリップチップにすると、素子形成面側で装置基板にハンダ固定されるため、装置基板とは反対側になるサブ半導体基板は電気的に浮いた状態となり、素子間の容量結合の解消ができないばかりか、サブ半導体基板がアンテナとして機能して外部ノイズを素子に導入するという問題を生じる。
【０００６】
本発明はこのような課題を解決するもので、表面実装用の絶縁分離型半導体チップで素子間の容量結合を解消した混成集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は上記目的を達成するため、請求項１に記載の発明においては、混成集積回路装置に、板面に導体配線を形成した装置基板（１）と、絶縁物層（２３、２４）で互いに分離された素子形成用の島（Ｌ）を複数有し、素子形成面を前記装置基板側に向けて表面実装された絶縁分離型の半導体チップ（２）と、該半導体チップの前記素子形成面（２ａ）とは反対側の面（２ｂ）に直接接して半導体チップを覆うように形成され、前記装置基板上に至った外周縁（３１）が、装置基板上に形成された電源用導体配線（１３）に接触導通する導電性被覆層（３）とを設け、半導体チップの前記反対側の面が、前記導電性被覆層によって前記電源用導体配線に導通している。
【０００９】
請求項２に記載の発明においては、前記半導体チップは素子形成面に突設した複数のハンダバンプ（２５）により前記装置基板上に固着され、かつ、少なくとも各ハンダバンプを覆って絶縁性被覆層（４）が形成されている。請求項３に記載の発明においては、前記半導体チップ（２）を、第１の絶縁物層（２３）を介在させて接合したメイン半導体基板（２１）とサブ半導体基板（２２）とで構成するとともに、前記メイン半導体基板を、これの板厚方向へ延びて前記第１の絶縁物層に至る第２の絶縁物層（２４）により複数の前記島（Ｌ）に区画し、かつ、前記メイン半導体基板の板面が前記素子形成面（２ａ）として装置基板（１）に向くとともに、前記導電性被覆層（３）が前記サブ半導体基板の板面に直接接して前記半導体チップを覆っている。
【００１０】
請求項４に記載の発明においては、前記導電性被覆層（３）を銀−エポキシないし銀−シリコンのペーストで構成する。請求項５に記載の発明においては、前記電源用導体配線（１３）はアース用導体配線である。なお、上記各手段のカッコ内の符号は、後述する実施例記載の具体的手段との対応関係を示すものである。
【００１２】
【発明の作用効果】
請求項１に記載の発明によれば、半導体チップの素子形成面と反対側の面が、これに直接接して半導体チップを覆うように設けた導電性被覆層によって、装置上の電源用導体配線に導通する。これにより、絶縁物層を挟んで隣接する島間の容量結合は解消され、各島に形成された素子間の高周波信号の伝播が阻止されて、誤作動が防止される。
【００１３】
本請求項に記載の発明によれば、半導体チップを導電性被覆層で覆うだけの簡易な構造で、表面実装された絶縁分離型半導体チップの素子の動作環境を大きく改善することができる。また、半導体チップを覆う前記導電性被覆層は外部ノイズに対するシールド機能も有する。請求項２に記載の発明によれば、いわゆるフリップチップに本発明を適用することができる。また、請求項３に記載の発明によれば、サブ半導体基板を電源用導体配線に導通させることにより、メイン半導体基板内に形成される素子間の高周波信号伝播が防止される。
【００１４】
【実施例】
以下、本発明を図に示す実施例について説明する。
（第１実施例）
図１には混成集積回路装置の半導体チップ設置部の拡大断面を示す。半導体チップ２は絶縁分離型のフリップチップであり、下側のメイン半導体基板２１と上側のサブ半導体基板２２とより構成されている。前記サブ半導体基板２２はＰ++シリコンよりなり、これの下面に第１の絶縁物層たる酸化膜（ＳｉＯ2 ）２３が形成してある。
【００１５】
メイン半導体基板２１は下側のＮ- シリコン層２１１と上側のＮ+ シリコン層２１２よりなり、これはＮ- シリコン層２１１にアンチモン等を気相拡散してＮ+ シリコン層２１２とするものである。このメイン半導体基板２１の上面を、ＳｉＯ2 膜２３を形成した前記サブ半導体基板２２の下面に接合して半導体チップ２とする。
【００１６】
メイン半導体基板２１には板面（素子形成面）２ａの複数位置に、板厚方向へ延びて前記ＳｉＯ2 膜２３に至る、第２の絶縁物層としてのＳｉＯ2 膜２４が形成されて、これらＳｉＯ2 膜２３、２４により複数の素子形成用の島Ｌが区画されている。各島ＬのＮ- シリコン層には所定の能動素子（図示略）が形成されている。
【００１７】
前記ＳｉＯ2 膜２４はメイン半導体基板２１を板厚方向へ延びるトレンチの側壁に形成されており、トレンチ内には多結晶シリコン等が充填されている。なお、前記メイン半導体基板２１とサブ半導体基板２２の板厚の比率は、説明を容易にするために実際とは異なっている。
このような構成の半導体チップ２は、メイン半導体基板２１の素子形成面２ａが下方の装置基板１に向き、この素子形成面２ａからハンダバンプ２５が突出している。前記装置基板１の上面には信号用あるいは電源用の各導体配線１１、１２、１３が印刷形成されており、半導体チップ２はハンダバンプ２５を導体配線１１、１２上に位置決めしてリフローハンダ付けにより固着されている。
【００１８】
前記ハンダパンプ２５により、半導体チップ２下面と装置基板１との間に形成された間隙内にはエポキシ系の絶縁性樹脂材が注入されて被覆層４となり、ハンダパンプ２５間の短絡を防止している。この絶縁性被覆層４は毛細管現象により半導体チップ２の下面全面に侵入するとともに、表面張力によって図示の如く半導体チップ２の外周面を覆うように上方へ延びる。絶縁性被覆層４は加熱することによって硬化する。なお、絶縁性被覆層４として熱膨張率が大きい等の樹脂材を使用すれば、放冷過程で大きく収縮して半導体チップ２を装置基板１に押しつけ、強固に保持する。
【００１９】
この状態でメイン半導体基板２１内の各島Ｌ間は、ＳｉＯ2 膜２３、２４を挟んで形成されるコンデンサＣ１、Ｃ２とサブ半導体基板２２の比較的小さい抵抗分Ｒ１とが互いに直列に接続されて容量結合されている。したがって、隣接する島Ｌに形成された各素子の高周波信号が、上記容量結合を介して互いに影響して誤作動の原因となる。また、電気的に浮いた状態で外部に露出している前記サブ半導体基板２２が往々にしてアンテナとして機能して、外部ノイズを素子に導入するおそれがある。
【００２０】
そこで、図１に示すように、半導体チップ２全体を覆って銀−エポキシ、銀−シリコン等の導電性被覆層３を形成する。導電性被覆層３は、露出したサブ半導体基板２２に接してこれの上面２ｂを覆って十分な厚さで形成され、絶縁性被覆層４の外表面に沿って山形に垂れて装置基板１に至っている。そして、導電性被覆層３の外周縁３１が、半導体チップ２周囲の装置基板１上に形成されたアース用導体配線１３を覆ってこれに接触し導通している。
【００２１】
前記導電性被覆層３は半導体チップ２の上方から樹脂材を滴下させるポッティングにより形成され、前記アース用導体配線１３の形成範囲は、樹脂材の流動性を考慮して、両者の十分な接触導通がなされるように決定する。導電性樹脂材は形成後に熱硬化される。
このような導電性被覆層３を設けたことにより、サブ半導体基板２２は極く小さい抵抗分によりアース用導体配線１３に接続されて、実質的にアース電位となる。これにより、メイン半導体基板２１内の隣接する島Ｌ間に形成された前記コンデンサＣ１、Ｃ２は、図２に示す如く、サブ半導体基板２２の比較的小さい抵抗分Ｒ２、Ｒ３によりそれぞれアースされ、この結果、前記島Ｌ間の容量結合が解消される。
【００２２】
以上の如く、隣接する島Ｌ間の容量結合が解消されることにより、各島Ｌに形成された素子間の信号干渉が防止されるとともに、サブ半導体基板２２がほぼアース電位の導電性被覆層３で覆われることにより、外部ノイズに対するシールドも確保される。
上述した半導体チップを有する混成集積回路装置の製造工程を図３で簡単に説明する。装置基板１上に前記半導体チップ２および他の回路部品を搭載し（ステップ１０１）、リフローハンダ付けを行うとともにフラックスを洗浄する（ステップ１０２）。次に絶縁性樹脂材を半導体チップ下方へ注入して熱硬化させ（ステップ１０３）、続いて、導電性樹脂材をポッティング形成して熱硬化させる（ステップ１０４）。その後、装置基板全体をパッケージングし、検査する（ステップ１０５、１０６）。
【００２３】
本実施例は、半導体チップ２を導電性被覆層３で覆う簡易かつ製造容易な構造により、チップ内素子の動作環境を大きく改善することができる。すなわち、導電性被覆層の形成は、組付け工程の増加を伴わず、また、高精度の位置合わせ等も不要であるから、製造コストおよび設備コストの上昇を回避することができる。
【００２４】
なお、半導体チップの外周面を覆う絶縁性被覆層４は、その表面張力により半導体チップ２の外周面を上方へ延びるから、ある条件下では図４に示すようにサブ半導体基板２２の上面外周縁にまで延び、他の条件下では図５に示すようにサブ半導体基板２２に接するＳｉＯ2 膜２３近くまでしか延びない場合もある。いずれの場合でも、導電性被覆層３が接触導通してサブ半導体基板２２をアースしているから、本発明の効果は失われない。しかし、絶縁性被覆層４の上方への延びが、メイン半導体基板２１の最外周部の島Ｌ１を完全には覆わない場合もあるから、この島Ｌ１には素子を形成しないことが好ましい。
【００２５】
（参考例）図６に示すように、サブ半導体基板２２を接続部材としてのワイヤボンディング２６によりアース用導体配線１３に導通接続するようにしても、上記第１実施例と同様に、絶縁分離された各島Ｌに形成された素子間の作動環境を改善することができる。
【００２６】
（参考例）また、図７に示すように、接続部材たるリード２７によりサブ半導体基板２２をアース用導体配線１３に導通接続するようにしても、上記第２実施例と同様の効果がある。上記各実施例では、装置基板上の導体配線をアース電位としたが、アース電位以外の電源電位としても良い。また、前記導電性被覆層は樹脂材以外に接着剤を使用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る、混成集積回路装置の半導体チップ設置部の拡大断面図である。
【図２】本発明の第１実施例に係る、メイン半導体基板の島内に形成された素子間の電気的等価回路図である。
【図３】本発明の第１実施例に係る、混成集積回路装置の製造工程を示す概略フローチャートである。
【図４】本発明の第１実施例に係る、混成集積回路装置の半導体チップ設置部の拡大断面図である。
【図５】本発明の第１実施例に係る、混成集積回路装置の半導体チップ設置部の拡大断面図である。
【図６】本発明の第２実施例に係る、混成集積回路装置の半導体チップ設置部の部分拡大断面図である。
【図７】本発明の第３実施例に係る、混成集積回路装置の半導体チップ設置部の部分拡大断面図である。
【図８】従来の半導体チップパッケージの断面図である。
【符号の説明】
１…装置基板、１３…アース用導体配線、２…半導体チップ、２ａ…素子形成面、２ｂ…素子形成面とは反対側の面、２１…メイン半導体基板、２２…サブ半導体基板、２３、２４…ＳｉＯ2 膜、２５…ハンダバンプ、３…導電性被覆層、３１…外周縁、４…絶縁性被覆層、Ｌ…島、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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