(57)【特許請求の範囲】
【請求項１】
誤り訂正符号としてパンクチャド符号が用いられ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信装置において、
前記データのビット毎に、前記ビットに対するメトリックとして、前記ビットに対する条件付き事後確率を計算するメトリック計算手段と、
前記メトリック計算手段の出力に対して、予め定められている規則に従ってビット挿入処理を行うビット挿入手段と、
前記ビット挿入手段の出力に対して復号処理を行う復号手段と
を備えることを特徴とするデータ受信装置。
【請求項２】
前記メトリック計算手段は、前記ビット毎に、値０に対するメトリック、または、値１に対するメトリックの何れか一方のみを計算し、他方は、前記一方の値と、所定の基準値とから計算する
ことを特徴とする請求項１に記載のデータ受信装置。
【請求項３】
シンボルの逆拡散を行うシンボル逆拡散手段を更に備え、
前記メトリック計算手段は、前記シンボル逆拡散手段の出力に対してメトリック計算を実行する
ことを特徴とする請求項１に記載のデータ受信装置。
【請求項４】
シンボルの逆拡散を行うシンボル逆拡散手段を更に備え、
前記シンボル逆拡散手段は、前記メトリック計算手段の出力に対してシンボル逆拡散を実行する
ことを特徴とする請求項１に記載のデータ受信装置。
【請求項５】
誤り訂正符号としてパンクチャド符号が用いられ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信方法において、
前記データのビット毎に、前記ビットに対するメトリックとして、前記ビットに対する条件付き事後確率を計算するメトリック計算ステップと、
前記メトリック計算ステップの処理結果に対して、予め定められている規則に従ってビット挿入処理を行うビット挿入ステップと、
前記ビット挿入ステップの処理結果に対して復号処理を行う復号ステップと
を備えることを特徴とするデータ受信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ受信装置および方法に関し、特に、誤り訂正符号として、パンクチャド符号が用いられ、かつ、多値多位相方式でデジタル変調されて伝送されたデータを受信し、復号することができるようにしたデータ受信装置および方法に関する。
【０００２】
【従来の技術】
米国においては、デジタル放送が既に開始されている。ヨーロッパでも、デジタルテレビ放送を導入するために、標準化組織Digital Video Broadcasting(DVB)が結成され、その標準方式がまとめられようとしている。このデジタル放送については、例えば、日経エレクトロニクス１９９６．１．１５（ｎｏ．６５３）ページ１３９乃至１５１に、「ディジタル放送，米国についで欧州も実用へ」として紹介されている。
【０００３】
ディジタル放送を行う場合、その消費電力ができるだけ少なくなるようにすることが望まれる。このような電力制限の厳しいこのような通信路においては、一般的に、誤り訂正符号を用いて符号化利得を得て電力の低減が図られている。この様なシステムにおいては、送信側で誤り訂正符号化を行い、受信側で誤り訂正復号を行うのが一般的である。特に信号電力対雑音電力比（Ｃ／Ｎ比）の小さい通信路においては、畳み込み符号が有利であり、この符号はビタビ復号法を用いることにより、容易に軟判定復号を行うことができ、高利得を得ることができる。
【０００４】
さらに、畳み込み符号化器の符号出力の系列を、ある一定の規則に従って、間引くことにより、同一の復号器を用いて、複数の符号化率を容易に実現できるパンクチャド符号が知られている。また、パンクチャド符号化器の符号出力の系列をある一定の規則に従って、ビット毎に拡散することによって、伝送路上で重畳される雑音に対する耐性を向上させることができる。
【０００５】
図９は、ＤＶＢの地上波テレビジョン放送のための規格ＤＶＢ−Ｔにおいて提案されている送信装置の構成例を表している。この装置では、パンクチャド畳み込み符号、ビット拡散、ＱＰＳＫ変調方式が用いられている。
【０００６】
すなわち、図９の例においては、情報源１より出力された１ビットシリアルデータは、畳み込み符号化器２に入力され、パンクチャド符号の母符号系列Ｘ，Ｙが生成される。この例では、符号化率が１／２とされている。Ｘ，Ｙは、それぞれ１ビットの符号系列を表している。
【０００７】
この符号系列Ｘ，Ｙは、ビット消去回路３に入力され、所定の規則に従って、ビット消去処理が行われるようになされている。ビット消去回路３より出力されたシリアル化されたパンクチャド符号系列は、直並列変換器４に入力され、１系列のデータから２系列のデータに変換されるようになされている。
【０００８】
直並列変換器４より出力された２系列のデータｘ，ｙは、ビット拡散回路５−１，５−２にそれぞれ入力され、ビットの順番が拡散（交錯）されるビット拡散処理が行われるようになされている。ビット拡散回路５−１，５−２より出力されたビット拡散後のデータｘ’，ｙ’は、信号点割当回路６に入力され、伝送路上のシンボルへ割り当てられる。信号点割当回路６は、相互に直交する同相成分（Ｉ成分）と直交成分（Ｑ成分）で表される信号点の座標データＩ’，Ｑ’を出力する。
【０００９】
シンボル拡散回路７は、信号点割当回路６より出力された座標データＩ’，Ｑ’により規定されるシンボルの順番を拡散するシンボル拡散処理を実行し、拡散後のシンボルのＩ成分とＱ成分を出力する。変調器８は、例えば、OFDM(Orthogonal Frequency Division Multiplex)方式で、Ｉ成分とＱ成分をデジタル変調し、アンテナ９を介して電波で出力するようになされている。
【００１０】
図１０は、畳み込み符号化器２の構成例を表している。但し、この構成例は、ＤＶＢ−Ｔで規定されているものではなく、畳み込み処理の説明のための原理的構成を示すものである。この例においては、情報源１より出力された１ビットのシリアルデータが端子２１から入力され、遅延回路２２，２３により、それぞれ１クロック分ずつ順次遅延された後、加算器２４と２５に出力されている。加算器２４にはまた、端子２１の出力と遅延回路２２の出力とが供給されており、加算器２４は、これらのデータを加算（排他的論理和演算）した後、端子２６からデータＸとして出力するようになされている。また、加算器２５は、端子２１の出力と遅延回路２３の出力を加算（排他的論理和演算）して、端子２７からデータＹとして出力するようになされている。
【００１１】
すなわち、この実施例においては、１ビットの入力に対して、遅延回路２２と２３の内部状態から定まる２ビットの母符号が出力されることになる。この例の場合、拘束長が３、内部遅延素子が２、状態数が４、符号化率が１／２となる。
【００１２】
図１１は、この畳み込み符号化器２の状態遷移図を表している。この畳み込み符号化器２の状態遷移は、次のようになる。
【００１３】
すなわち、例えば、状態００（遅延素子２２の出力と遅延素子２３の出力が共に０の状態）において、端子２１から０が入力されると、端子２６，２７から、（ＸＹ）＝（００）が出力され、状態００に遷移する。状態００から１が入力されると、（ＸＹ）＝（１１）が出力され、状態は１０に遷移する。状態０１から０が入力されると、（ＸＹ）＝（１１）が出力され、状態００に遷移する。状態０１から１が入力されると、（ＸＹ）＝（００）が出力され、状態１０に遷移する。
【００１４】
他の状態においても、図１１に示すように、０または１の入力に対して、図示した出力が出され、図示した状態に遷移する。
【００１５】
ビット消去回路３では、ある規則に従って、母符号系列（ＸＹ）から適当な位置のデータを消去することによって、結果として符号化率を変えることができる。以下に、例えば、
Ｘ：１０
Ｙ：１１
のような消去マップに従ってビットが消去される場合について説明する。
【００１６】
消去マップの１に対応するビットは伝送され、０に対応するビットは伝送されない（消去される）。消去マップによれば、ある時点での畳み込み符号化器２の出力Ｘ（＝Ｘ１）とＹ（＝Ｙ１）は、Ｘ１Ｙ１の順で伝送され、次の時点では、畳み込み符号化器２の出力Ｘ（＝Ｘ２）は消去されて伝送されず、Ｙ（＝Ｙ２）のみ伝送されることになる。すなわち、この２つの時点で伝送されるビットは、Ｘ１Ｙ１Ｙ２となる。この操作で畳み込み符号化器２に入力されるビット数は２ビット、ビット消去回路３から出力されるビット数は３ビットとなるので、符号化率Ｒは２／３となる。この操作は２単位時間ごとに繰り返される。
【００１７】
直並列変換器４では、入力される１系列のデータＸ１，Ｙ１，Ｙ２，・・・が２系列のデータ（ｘ，ｙ）に変換される。
【００１８】
ビット拡散回路５−１，５−２は、入力データ系列ｘ，ｙの順番を所定の規則に従って入れ替えることによって、ビットを拡散する。このとき、一般にビット拡散器５−１と５−２の拡散方法は異なるものとされる。
【００１９】
以下にビット拡散の例を示す。Ｍビットの入力データを１ブロックとし、適当な数値ｓを定める。ビット拡散は、Ｍビットの入力系列からなるベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）から、
拡散後のＭビットの出力系列からなるベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）への置換を意味する。このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）である。
【００２０】
ビット拡散回路５−１，５−２で異なるｓを用いることによって、同じアルゴリズムで異なるビット拡散回路を構成することができる。
【００２１】
信号点割当回路６では、入力されたデータ（ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。割り当ては、例えば図１２に示すように、ＱＰＳＫ方式に従って行われる。すなわち、
（ｘ’，ｙ’）＝（０，０）のとき、（Ｉ’，Ｑ’）＝（１／√２，１／√２）、
（ｘ’，ｙ’）＝（０，１）のとき、（Ｉ’，Ｑ’）＝（１／√２，−１／√２）、
（ｘ’，ｙ’）＝（１，０）のとき、（Ｉ’，Ｑ’）＝（−１／√２，１／√２）、
（ｘ’，ｙ’）＝（１，１）のとき、（Ｉ’，Ｑ’）＝（−１／√２，−１／√２）
のように割り当てが行われる。
【００２２】
シンボル拡散回路７は、（Ｉ’，Ｑ’）で表されるシンボルＳ’の順番を所定の規則に従って入れ替えることによって、シンボルの拡散を行い、シンボルＳ（Ｉ，Ｑ）を得るものであり、これによって、伝送路上で受けたバースト的な誤りを拡散することができる。
【００２３】
具体的な例（ＤＶＢ−Ｔとは異なる）を示すと、Ｎ−１個のシンボルを拡散の単位ブロックとして、Ｎ未満の、Ｎと互いに素な数Ｇを定めたとき、拡散は、拡散前のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）から
拡散後のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）への置換として実行される。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００２４】
変調器８では、入力されるシンボルＳのＩ成分とＱ成分に従って、搬送波を変調し、アンテナ９を介して送信する。
【００２５】
図１３は、図９の送信装置より送信されたデータを受信する受信装置の構成例を表している。復調器３２は、アンテナ３１を介して受信した電波を復調し、Ｉ成分信号とＱ成分信号を出力する。シンボル逆拡散回路３３は、図９のシンボル拡散回路７におけるシンボル拡散処理と逆の処理、すなわち、シンボル拡散回路７において入れ替えたシンボルの順番を元の順番に戻す処理を行い、Ｉ信号成分Ｉ’とＱ信号成分Ｑ’を出力する。
【００２６】
ビット逆拡散回路３４−１，３４−２は、シンボル逆拡散回路３３より出力されたＩ’信号とＱ’信号に対して、図９のビット拡散回路５−１，５−２において変更したビットの順番を、元の順番に戻す処理を実行する。
【００２７】
ビット逆拡散回路３４−１，３４−２より出力されたＩ’信号成分に対応するデータｘと、Ｑ’信号成分に対応するデータｙは、並直列変換器３５に入力され、２系列のデータ（ｘ，ｙ）から１系列のデータに変換され、ビット挿入回路３６に供給される。
【００２８】
ビット挿入回路３６においては、図９のビット消去回路３におけるビット消去処理と反対に、ビット挿入処理が行われる。ビット挿入回路３６により、ビットが挿入されたＩ信号成分のデータｘとＱ信号成分のデータｙは、ビタビ復号器３７に入力され、ビタビ復号され、再生情報３８として出力されるようになされている。
【００２９】
次に、その動作について説明する。
【００３０】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、各シンボルのＩ成分とＱ成分のデータが得られる。このＩ成分とＱ成分のデータは、シンボル逆拡散回路３３に入力され、そこで、シンボル拡散回路７における場合と逆の操作が行なわれ、逆拡散されたデータＩ’とＱ’が得られる。
【００３１】
すなわち、この逆拡散の操作は、シンボル拡散回路７で用いた場合と同じ値Ｎ，Ｇを用いて表すと、逆拡散前のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）を、
逆拡散後のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）へ置換する処理となる。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００３２】
シンボル逆拡散回路３３から供給されたＩ成分データＩ’と、Ｑ成分データＱ’は、それぞれビット逆拡散回路３４−１，３４−２に供給される。
【００３３】
ビット逆拡散回路３４−１，３４−２は、それぞれ、ビット拡散回路５−１，５−２に対応し、それぞれ、ビット拡散回路５−１，５−２と逆の操作を行う。
【００３４】
すなわち、Ｍ個の入力データを１ブロックとし、適当な数値ｓを定め、Ｍ個の入力系列からなるベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）から、
逆拡散後のＭ個の出力系列からなるベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）が求められる。このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）である。
【００３５】
ここで、ビット逆拡散回路３４−１，３４−２のビット逆拡散で用いる数値ｓは、それぞれ、ビット拡散回路５−１，５−２で用いる数値ｓと同じ値を用いる。
【００３６】
こうしてビット逆拡散されたデータ系列（ｘ，ｙ）は、次段の並直列変換器３５に供給され、そこで直並列変換器４と逆の操作が行なわれ、２系列のデータ（ｘ，ｙ）から１系列のデータに変換される。
【００３７】
ビット挿入回路３６では、ビット消去回路３と逆の操作が行われる。すなわち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いたビット消去回路３の処理に対応して、ビット挿入回路３６は、
Ｘ１，Ｙ１，Ｙ２（いまの場合、ｘ１，ｙ１，ｙ２）
の順で入力されるデータに対して、消去されているデータＸ２（ｘ２）に相当する位置で任意のダミーデータ（ここでは０とする）を挿入して、
Ｘデータとして、Ｘ１（ｘ１），０を、
Ｙデータとして、Ｙ１（ｙ１），Ｙ２（ｙ２）を、
この順で出力する。また、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器３７に供給する。
【００３８】
ビタビ復号器３７では、畳み込み符号化器２の状態遷移（図１１）に従ってビタビ復号を行う。図１４にビタビ復号器３７の例を示す。入力端子６２−１，６２−２には、ビット挿入回路３６より出力されたデータＸ，Ｙが、それぞれ入力される。これらのデータＸ，Ｙは、ブランチメトリック演算回路６３−１乃至６３−４に入力されている。ブランチメトリック演算回路６３−１においては、入力データ（Ｘ，Ｙ）と図１２に示した座標点（１／√２，１／√２）との距離を、ブランチメトリックとして演算する。同様に、ブランチメトリック演算回路６３−２乃至６３−４においては、入力データ（Ｘ，Ｙ）と座標点（１／√２，−１／√２），（−１／√２，１／√２）または（−１／√２，−１／√２）との距離が演算されるようになされている。
【００３９】
ブランチメトリック演算回路６３−１，６３−４の出力（ブランチメトリック）ＢＭ００は、ＡＣＳ（Add Compare Select）回路６４−１に入力されている。同様に、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−２に入力され、ブランチメトリック演算回路６３−１の出力（ブランチメトリック）ＢＭ００とブランチメトリック演算回路６３−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路６４−３に入力され、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−４に入力されている。
【００４０】
ＡＣＳ回路６４−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路６４−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【００４１】
ＡＣＳ回路６４−１乃至６４−４は、入力された一方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算するとともに、他方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算する。そして、２つの加算結果を比較し、その比較結果に対応して、小さい方の加算値をステートメトリック記憶装置６６−１乃至６６−４に、新たなステートメトリックＳＭとして出力するとともに、その選択結果を表す信号ＳＥＬ００乃至ＳＥＬ１１をパスメモリ６５に出力している。パスメモリ６５にはまた、ステートメトリック記憶装置６６−１乃至６６−４に記憶されている、ステートメトリックＳＭ００乃至ＳＭ１１が入力されている。
【００４２】
ステートメトリック記憶装置６６−１乃至６６−４は、端子６１から入力される信号によりリセットされるようになされている。パスメモリ６５は、端子６７から復号結果を出力するようになされている。
【００４３】
次に、その動作について説明する。
【００４４】
ブランチメトリック演算回路６３−１では、入力データ（Ｘ，Ｙ）と座標点（１／√２，１／√２）との距離がブランチメトリックＢＭ００として計算される。同様にブランチメトリック演算回路６３−２では入力データ（Ｘ，Ｙ）と座標点（１／√２，−１／√２）との距離、ブランチメトリック演算回路６３−３では入力データ（Ｘ，Ｙ）と座標点（−１／√２，１／√２）との距離、ブランチメトリック演算回路６３−４では入力データ（Ｘ，Ｙ）と座標点（−１／√２，−１／√２）との距離が、ブランチメトリックＢＭ０１，ＢＭ１０，ＢＭ１１としてそれぞれ計算される。なお、ここでは、前段のビット挿入回路３６から供給される挿入フラグに従って、挿入されたダミーデータに関する距離計算は省略される。すなわち、挿入されたビットと比較すべき座標との距離は、すべて同じ（例えば０）とされる。
【００４５】
ＡＣＳ回路６４−１では畳み込み符号化器２の状態遷移に従って次の２つの式が計算され、尤度の大きい方、すなわち、計算結果の小さい方が選択され、その選択情報ＳＥＬは後段のパスメモリ６５に、その計算結果ＳＭはステートメトリック記憶装置６６−１に、それぞれ供給される。
【００４６】
ＳＭ００＋ＢＭ００      （１）
ＳＭ０１＋ＢＭ１１      （２）
【００４７】
ここで、ＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、ブランチメトリック演算回路６３−１の演算結果、ＢＭ１１は、ブランチメトリック演算回路６３−４の演算結果を、それぞれ表している。
【００４８】
式（１）の計算結果の方が小さければＳＥＬ００＝０が、式（２）の計算結果の方が小さければＳＥＬ００＝１が、後段のパスメモリ６５に供給される。そして、前者の場合、ＳＭ００＋ＢＭ００が、後者の場合、ＳＭ０１＋ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【００４９】
この計算を図１１にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（２）のようになる。計算結果のうち小さいほうが新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【００５０】
同様の動作が、ＡＣＳ回路６４−２乃至６４−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【００５１】
パスメモリ６５では、図１１の状態遷移図に従って、ＡＣＳ回路６４−１乃至６４−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。
【００５２】
図１５は、ブランチメトリック演算回路６３−１の構成例を表している。端子６２−１より入力されたデータＸは、減算回路５１に入力され、発生回路５２が出力する１／√２が減算されるようになされている。減算回路５１の出力は、乗算回路５３に分岐して入力され、乗算される（すなわち、自乗される）ようになされている。セレクタ２０３は、乗算回路５３の出力と、発生回路２０２の出力の供給を受け、端子２０１を介してＸに対するダミーフラグがビット挿入回路３６より入力されたとき、発生回路２０２が発生する０を選択し、その他のとき、乗算回路５３の出力を選択し、加算回路５４に出力する。
【００５３】
同様に、端子６２−２より入力されたデータＹが、減算回路５５に入力され、発生回路５６が出力する１／√２が減算されるようになされている。減算回路５５の出力は、乗算回路５７に分岐して入力され、乗算（自乗）されるようになされている。セレクタ２０６は、乗算回路５７の出力と、発生回路２０５の出力の供給を受け、端子２０４を介してＹに対するダミーフラグがビット挿入回路３６より入力されたとき、発生回路２０５が発生する０を選択し、その他のとき、乗算回路５７の出力を選択し、加算回路５４に出力している。加算回路５４は、セレクタ２０３の出力と、セレクタ２０６の出力とを加算し、ブランチメトリックＢＭ００として出力するようになされている。
【００５４】
すなわち、この例においては、フラグが入力されていないとき、減算回路５１が、Ｘ−１／√２を出力し、これが乗算回路５３において自乗され、乗算回路５３から（Ｘ−１／√２）2が出力される。同様に、減算回路５５が、Ｙ−１／√２を出力し、この値が乗算回路５７により自乗され、乗算回路５７は（Ｙ−１／√２）2を出力する。加算回路５４は、乗算回路５３の出力と乗算回路５７の出力の加算値（Ｘ−１／√２）2＋（Ｙ−１／√２）2をブランチメトリックＢＭ００として出力する。一方、Ｘのダミーフラグが入力されたとき、セレクタ２０３は、０を出力するので、加算回路５４の出力は、（Ｙ−１／√２）2となり、Ｙのダミーデータが入力されたとき、セレクタ２０６は０を出力するので、加算回路５４の出力は、（Ｘ−１／√２）2となる。
【００５５】
ブランチメトリック演算回路６３−２乃至６３−４においても、図１５に示した場合と同様の構成の回路により、同様の演算が行われる。但し、ブランチメトリック演算回路６３−２においては、発生回路５２の出力は１／√２、発生回路５６の出力は−１／√２とされる。また、ブランチメトリック演算回路６３−３においては、発生回路５２と５６の出力は、それぞれ−１／√２と１／√２とされ、ブランチメトリック演算回路６３−４においては、それぞれ−１／√２と−１／√２とされる。
【００５６】
図１６にパスメモリ６５のブロック図を示す。端子７１−１乃至７１−４には、ＡＣＳ回路６４−１乃至６４−４より出力された選択情報ＳＥＬ００乃至ＳＥＬ１１が入力されている。これらの選択情報ＳＥＬ００乃至ＳＥＬ１１は、それぞれ２入力１出力のセレクタ７３−１乃至７３−４に制御信号として入力されている。また、セレクタ７３−１には、２つの入力として、端子７２−１から固定データ０が入力されている。同様に、セレクタ７３−２乃至７３−４には、端子７２−２乃至７２−４から、それぞれ２入力として固定データ０，１または１が入力されている。
【００５７】
セレクタ７３−１乃至７３−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１に対応して、２つの入力のうちの一方を選択し、後段のレジスタ８１−１乃至８１−４に出力する。但し、この第１列目のセレクタ７３−１乃至７３−４には、上述したように、端子７２−１乃至７２−４から２入力として同一のデータが入力されているため、レジスタ８１−１乃至８１−４には、それぞれ０，０，１または１が記憶されることになる。
【００５８】
以下、同様に、ｎ列（図１６の例の場合、４列）のセレクタとレジスタからなる構成が設けられている。すなわち、第２列目においては、セレクタ７４−１乃至７４−４とレジスタ８２−１乃至８２−４が設けられている。セレクタ７４−１には、前列のレジスタ８１−１の出力とレジスタ８１−２の出力が供給されている。セレクタ７４−２には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力され、セレクタ７４−３には、レジスタ８１−１の出力とレジスタ８１−２の出力が入力され、セレクタ７４−４には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力されている。そして、セレクタ７４−１乃至７４−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１の値に対応して、２入力のうちの一方を選択し、後段のレジスタ８２−１乃至８２−４に出力する処理を行う。例えば、レジスタ７４−１は、選択情報ＳＥＬ００が０であるとき、レジスタ８１−１の出力を選択し、選択情報ＳＥＬ００が１であるとき、レジスタ８１−２の出力を選択し、出力するようになされている。
【００５９】
最終列のレジスタ８４−１乃至８４−４の出力は、４入力１出力のセレクタ８５に入力されている。
【００６０】
最小値比較回路８８には、端子８７−１乃至８７−４から、図１４のステートメトリック記憶装置６６−１乃至６６−４より出力されたステートメトリックＳＭ００乃至ＳＭ１１が入力されている。最小値比較回路８８は、４つのステートメトリックの大きさを比較し、最小のものを選択する。そして、ステートメトリックＳＭ００が最小であったとき、データ００を出力し、ステートメトリックＳＭ０１が最小であったとき、データ０１を出力し、ステートメトリックＳＭ１０が最小であったとき、データ１０を出力し、ステートメトリックＳＭ１１が最小であったとき、データ１１を出力する。セレクタ８５は、最小値比較回路８８からの入力が００であるとき、レジスタ８４−１の出力を選択し、０１であるとき、レジスタ８４−２の出力を選択し、１０であるとき、レジスタ８４−３の出力を選択し、１１であるとき、レジスタ８４−４の出力を選択し、端子８６から復号結果として出力するようになされている。端子７２−１乃至７２−４の固定値は、それぞれの状態に対応する復号情報を意味する。
【００６１】
このような、パスメモリ６５の結線は、図１１の状態遷移図に基づいている。パスメモリ６５の構成のうち、最上行は状態００に、第２行目は状態０１に、第３行目は状態１０に、最下行は状態１１に、それぞれ対応する。また、第１列目は復号情報の取り込みを行う。図１１によれば、状態００に到達するパスは、状態００と状態０１からの２本存在する。それぞれのパスに対応する入力ビットすなわち復号情報は、いずれの場合も０である。そこで、状態００（最上行）における第１列では、選択情報ＳＥＬ００によってそれに対応する復号情報０が選択されるように、セレクタ７３−１の入力端子が配線されている。
【００６２】
第１列目においては、状態０１、状態１０、状態１１に対しても同様にして結線されている。
【００６３】
第２列目以降においては、復号系列の選択、伝搬および記憶が行われる。図１１によれば、状態００に到達するパスは、状態００、状態０１からの２本存在する。そこで、状態００における第２列では、選択情報ＳＥＬ００によって、それに対応する状態からのデータが選択されるように、セレクタ７４−１の入力端子が配線されている。
【００６４】
第２列目の第２行乃至第３行の状態０１、状態１０、状態１１においても同様にして結線されている。
【００６５】
パスメモリ６５の最終列では、記憶された４つの復号データから、最も尤度の大きいパスに対応するデータが最終的な復号データとして出力される。「最も尤度の大きいパス」とは、４つのステートメトリックＳＭ００乃至ＳＭ１１のうち、最小の値を持つものに対応するパスであり、セレクタ８５で、その時点におけるステートメトリックの最小値に対応するパス、すなわち、最も尤度の大きいパスが選択されることになる。
【００６６】
【発明が解決しようとする課題】
ところで、近年、高速（高ビットレート）の伝送が叫ばれる中、前述のデジタルデータ伝送システムの変調方式を、ＱＰＳＫから１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭ等に拡張することが考えられる。こうすると、伝送できるビット数は、ＱＰＳＫの２ビットに対してそれぞれ、４ビット、６ビット、または８ビットとなり、ＱＰＳＫに対して２倍、３倍、６倍に増加することになる。
【００６７】
図１７に１６ＱＡＭによるデータ送信装置のブロック図を示す。図１７において、図９における場合と対応する部分には、同一の符号を付してある。すなわち、この例においては、直並列変換器４において、ビット消去回路３より出力されたシリアルデータが、４ビットを単位とするデータｕ，ｖ，ｘ，ｙに変換される。そして、各データ毎に、ビット拡散回路９１−１乃至９１−４において、ビット拡散処理が行われ、データｕ’，ｖ’，ｘ’，ｙ’として、信号点割当回路６に供給されるようになされている。その他の構成は、図９における場合と同様である。
【００６８】
すなわち、この例においては、直並列変換器４において、１系列のデータが１６ＱＡＭに対応する４系列のデータ（ｕ，ｖ，ｘ，ｙ）に変換され、それぞれがビット拡散回路９１−１乃至９１−４において、所定の規則に従って、ビットの順番を入れ替えることにより、ビット拡散処理が行われる。その処理は、図９におけるビット拡散回路５−１，５−２における処理と同様の処理であり、それぞれが異なる数値ｓを用いて、異なるビット拡散処理を実行する。
【００６９】
信号点割当回路６では、入力された４ビットのデータ（ｕ’，ｖ’，ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。割り当ては、例えば図１８に従って行われる。すなわち、例えば、
（ｕ’，ｖ’，ｘ’，ｙ’）＝（０，０，０，０）のとき、
（Ｉ’，Ｑ’）＝（３／√１０，３／√１０）、
（ｕ’，ｖ’，ｘ’，ｙ’）＝（０，０，０，１）のとき、
（Ｉ’，Ｑ’）＝（３／√１０，１／√１０）、
のように割り当てが行われる。
【００７０】
他の入力に関しても同様に割り当てが行われる。
【００７１】
以下、図９における場合と同様の処理が行われ、データが送信される。
【００７２】
図１７に示す送信装置で、図１８に示すような１６ＱＡＭ方式で信号点割り当てを行い、送信したデータを受信する場合、受信装置は、図１３に対応して、図１９に示すように構成することが考えられる。しかしながら、実際には、図１９に示すように構成することはできない。
【００７３】
すなわち、上述したように、シンボル逆拡散回路３３に復調器３２より入力されるデータ（Ｉ，Ｑ）のそれぞれの成分Ｉ，Ｑは、ＱＰＳＫ方式の場合、それぞれが１ビットを表していたが、１６ＱＡＭ方式の場合、それぞれが２ビットを表すことになる。例えば、図１８に示す信号点配置の場合、Ｉは、第１ビット目と第３ビット目の情報を含み、Ｑは、第２ビット目と第４ビット目の情報を含んでいる。例えば、Ｉは、１／√１０，３／√１０といった１つの値であり、Ｑも同様に１つの値である。従って、これを図１９に示すように、ｕ’，ｖ’に分割したり、ｘ’，ｙ’に分割することはできない。その結果、１６ＱＡＭ方式の場合におけるデータ受信装置は、やはり図１３に示すように構成されることになる。
【００７４】
その結果、図１３のビット挿入回路３６において行われる処理は、次のようなものとなる。
【００７５】
すなわち、いま、ビット挿入回路３６に、図２０（Ａ）に示すように、ｘ１，ｙ１，ｘ２，ｙ２，ｘ３，ｙ３，・・・のようにデータが入力されたとすると、同図（Ｂ）に示すように、ｘ１，ｙ１が、データＸ１，Ｙ１として出力され、次にダミーデータｄが、データＸ２として出力され、データｘ２が、データＹ２として出力される。また、同様に、データｙ２，ｘ３が、データＸ３，Ｙ３として出力された後、ダミーデータｄが、データＸ４として出力され、次に、データｙ３が、データＹ４として出力される。
【００７６】
しかしながら、この処理は、図１７のビット消去回路３における処理と逆の処理を実行していることにはならない。すなわち、ビット消去回路３において行っていたビット消去（ビット操作）処理は、１ビット単位で行っていたものである。これに対して、図２０（Ｂ）に示すデータｘ１，ｙ２などは、それぞれが２ビットのデータに対応しているものであり、その後に１ビットのダミーデータｄを挿入し、さらにその次に２ビットのデータｘ２を出力すると、結局、元のデータ配列とは全く異なるデータ配列が出力されてしまうことになる。
【００７７】
その結果、ビット挿入回路３６の出力を、ビタビ復号器３７でビタビ復号すると、復号結果は、性能が若干劣化するといった類のものではなく、全く復号が不可能となる。
【００７８】
これに対して、例えば図１９に示すデータ受信装置のシンボル逆拡散回路３３において、硬判定を行うようにすれば、図１９に示すように、（Ｉ，Ｑ）から、ｕ’，ｖ’，ｘ’，ｙ’を生成することができる。すなわち、この場合、（Ｉ，Ｑ）の座標と図１８に示す各信号点との距離が計算され、（Ｉ，Ｑ）が最も距離の短い信号点に対応されるので、この信号点から、ｕ’，ｖ’，ｘ’，ｙ’を生成することが可能である。しかしながら、このような硬判定を行うと、正確なデータの復号が困難になる。
【００７９】
本発明は、このような状況に鑑みてなされたものであり、１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭなどの多値多位相変調方式でパンクチャドの誤り訂正復号を伝送した場合においても、データを正確に復号化することができるようにするものである。
【００８０】
【課題を解決するための手段】
請求項１に記載のデータ受信装置は、データのビット毎に、ビットに対するメトリックとして、ビットに対する条件付き事後確率を計算するメトリック計算手段と、メトリック計算手段の出力に対して、予め定められている規則に従ってビット挿入処理を行うビット挿入手段と、ビット挿入手段の出力に対して復号処理を行う復号手段とを備えることを特徴とする。
【００８１】
請求項５に記載のデータ受信方法は、データのビット毎に、ビットに対するメトリックとして、ビットに対する条件付き事後確率を計算するメトリック計算ステップと、メトリック計算ステップの処理結果に対して、予め定められている規則に従ってビット挿入処理を行うビット挿入ステップと、ビット挿入ステップの処理結果に対して復号処理を行う復号ステップとを備えることを特徴とする。
【００８２】
請求項１に記載のデータ受信装置においては、データのビット毎に、ビットに対するメトリックとして、ビットに対する条件付き事後確率をメトリック計算手段が計算し、メトリック計算手段の出力に対して、予め定められている規則に従ってビット挿入手段がビット挿入処理を行い、ビット挿入手段の出力に対して復号手段が復号処理を行う。例えば、送信側から送られてきた信号からメトリックをメトリック計算手段が計算し、得られたメトリックデータのビットに各対して、予め定められている規則に従って、ビット挿入手段がビット挿入処理を実行し、復号手段がデータの復号処理を実行する。
【００８３】
請求項５に記載のデータ受信方法においては、データのビット毎に、ビットに対するメトリックとして、ビットに対する条件付き事後確率をメトリック計算ステップが計算し、メトリック計算ステップの処理結果に対して、予め定められている規則に従ってビット挿入ステップがビット挿入処理を行い、ビット挿入ステップの処理結果に対して復号ステップが復号処理を行う。例えば、送信側から送られてきた信号からメトリックをメトリック計算ステップが計算し、得られたメトリックデータのビットに各対して、予め定められている規則に従って、ビット挿入ステップがビット挿入処理を実行し、復号ステップがデータの復号処理を実行する。
【００８４】
【発明の実施の形態】
図１７のデータ送信装置においては、ビット拡散を行うようにしたが、ビット拡散を行わないでデータを伝送することも可能である。図１は、このような場合のデータ送信装置の構成の一例を示すブロック図である。この図において、図１７と同一の部分には同一の符号を付してあるので、その説明は省略する。この実施例では、ビット拡散回路９１−１乃至９１−４が除外されている。その他の構成は、図１７の場合と同様である。
【００８５】
即ち、直並列変換器４から出力されたデータｕ，ｖ，ｘ，ｙは、ビット拡散が行われずに信号点割当回路６に直接供給されている。その他の動作は、前述の場合と同様であるのでその説明は省略する。
【００８６】
図２は、図１のデータ送信装置から伝送されたデータを受信する、本発明のデータ受信装置の第１の実施例を表している。図２において、図１３に示す従来例と対応する部分には、同一の符号を付してある。図２の実施例においては、シンボル逆拡散回路３３の出力するＩ’信号とＱ’信号がメトリック計算回路１０２に入力され、メトリックが計算されるようになされている。メトリック計算回路１０２より出力されたメトリックデータ（ｕ０，ｕ１），（ｖ０，ｖ１），（ｘ０，ｘ１），（ｙ０，ｙ１）は、並直列変換器１０３に入力され、４系列のデータから１系列のデータ（Ｐｒ０，Ｐｒ１）に変換されるようになされている。ビット挿入回路１０４は、並直列変換器１０３から出力されたデータに対して、図１（図１７）のビット消去回路３におけるビット消去処理と逆の操作により、ビット挿入処理を行う。ビット挿入回路１０４により、ビットが挿入されたＩ信号成分のデータ（ｘ０，ｘ１）とＱ信号成分のデータ（ｙ０，ｙ１）は、ビタビ復号器１０５に入力され、ビタビ復号され、再生情報３８として出力されるようになされている。
【００８７】
その他の構成は、図１３における場合と同様である。
【００８８】
図３は、メトリック計算回路１０２の詳細な構成例を示している。
【００８９】
この図に示すように、図２のシンボル逆拡散回路３３より出力されたＩ’信号とＱ’信号は、ｎ個の確率計算回路１１１−１乃至１１１−ｎに入力される。いまの場合、図１８に示すように、１６ＱＡＭで信号点割り当て処理が行われているので、このｎは１６とされる。
【００９０】
確率計算回路１１１−１では、図１８に示す１６ＱＡＭの００００に対応するシンボルＳ００００が送信され、受信信号Ｒを受信する確率Ｐ（Ｓ００００∩Ｒ）が計算される。以下、同様に、確率計算回路１１１−２においては、１６ＱＡＭの０００１に対応するシンボルＳ０００１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ０００１∩Ｒ）が計算され、確率計算回路１１１−３においては、１６ＱＡＭの００１０に対応するシンボルＳ００１０が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ００１０∩Ｒ）が計算される。そして、確率計算回路１１１−１６においては、１６ＱＡＭの１１１１に対応するシンボルＳ１１１１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ１１１１∩Ｒ）が計算される。
【００９１】
加算回路１１２−１は、第１のビットが０であるシンボル、すなわち、Ｓ００００，Ｓ０００１，Ｓ００１０，Ｓ００１１，Ｓ０１００，Ｓ０１０１，Ｓ０１１０，Ｓ０１１１に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。また、加算回路１１２−２乃至１１２−４は、それぞれ、第２のビット乃至第４のビットが０であるシンボルに対する確率を計算する確率計算回路１１１−ｉの出力の入力をそれぞれ受け、その和を演算する。
【００９２】
また、加算回路１１２−５は、第１ビットが１であるシンボル、すなわち、Ｓ１１１１，Ｓ１１１０，Ｓ１１０１，Ｓ１１００，Ｓ１０１１，Ｓ１０１０，Ｓ１００１，Ｓ１０００に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。加算回路１１２−６乃至１１２−８は、それぞれ、第２のビット乃至第４のビットが１であるシンボルに対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。
【００９３】
これに対して、加算回路１１３は、１６ＱＡＭの全てのシンボル、すなわち、Ｓ００００乃至Ｓ１１１１に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。割算回路１１４−１乃至１１４−８は、加算回路１１２−１乃至１１２−８の出力を加算回路１１３の出力でそれぞれ割り算するようになされている。
【００９４】
割算回路１１４−１乃至１１４−４の出力は、ｕ０，ｖ０，ｘ０，ｙ０として、また、割算回路１１４−５乃至１１４−８の出力は、ｕ１，ｖ１，ｘ１，ｙ１として並直列変換器１０３に供給される。
【００９５】
次に、その動作について説明する。
【００９６】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、シンボルのＩ成分とＱ成分のデータが抽出される。このＩ成分とＱ成分のデータは、シンボル逆拡散回路３３において、図１（図１７）のシンボル拡散回路７と逆の操作（並べ換えられたシンボルの順番を元の順番に戻す処理）が行なわれ、逆拡散されたＩ’信号とＱ’信号を得る。
【００９７】
このシンボル逆拡散の操作は、シンボル拡散回路７と同じ値の数Ｎ，Ｇを用いて、逆拡散前のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）
を、逆拡散後のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）
へ置換する処理である。
【００９８】
このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００９９】
続いて、メトリック計算回路１０２におけるメトリック計算について説明する。ここにおけるメトリックとは、次式によって規定される、所定の受信信号を受信したときに、その受信信号を構成するビットに対する条件付き事後確率を意味する。
Ｐ（ｂｉ＝０｜Ｒ）＝Ｐ（ｂｉ＝０∩Ｒ）／Ｐ（Ｒ）          （３）
【０１００】
ここで、Ｐ（ｂｉ＝０｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）（Ｉｒ＝Ｉ’：Ｑｒ＝Ｑ’）を受信したとき、送信シンボルのｉビット目が０である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝０∩Ｒ）は、ｉビット目が０であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【０１０１】
同様に、次式（４）によって、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝Ｐ（ｂｉ＝１∩Ｒ）／Ｐ（Ｒ）          （４）
【０１０２】
ここで、Ｐ（ｂｉ＝１｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝１∩Ｒ）は、ｉビット目が１であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【０１０３】
また、次式（５）によっても、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝１−Ｐ（ｂｉ＝０｜Ｒ）         （５）
【０１０４】
メトリック計算回路１０２では、入力のＩ成分Ｉ’とＱ成分Ｑ’から、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックをそれぞれ計算し、
第１のビットが０である場合に対するメトリックＰ（ｂ１＝０｜Ｒ）をｕ０、
第２のビットが０である場合に対するメトリックＰ（ｂ２＝０｜Ｒ）をｖ０、
第３のビットが０である場合に対するメトリックＰ（ｂ３＝０｜Ｒ）をｘ０、
第４のビットが０である場合に対するメトリックＰ（ｂ４＝０｜Ｒ）をｙ０
また、
第１のビットが１である場合に対するメトリックＰ（ｂ１＝１｜Ｒ）をｕ１、
第２のビットが１である場合に対するメトリックＰ（ｂ２＝１｜Ｒ）をｖ１、
第３のビットが１である場合に対するメトリックＰ（ｂ３＝１｜Ｒ）をｘ１、
第４のビットが１である場合に対するメトリックＰ（ｂ４＝１｜Ｒ）をｙ１
として出力する。
【０１０５】
図３の実施例においては、各々のメトリックの計算は、前述の式（３）と式（４）に従って行われる。すなわち、ビットの値が０に対するメトリックは、次のように求められる。
0003684560.tif 000002
【０１０６】
また、ビットの値が１に対するメトリックは、次のように求められる。
0003684560.tif 000003
【０１０７】
ここで、Ｐ（Ｓj∩Ｒ）は、シンボルＳjが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓj∩Ｒ）は、ｉ番目のビットが０であるすべてのシンボルＳjについての確率Ｐ（Ｓj∩Ｒ）の和を表している。
【０１０８】
また、Ｐ（Ｓm∩Ｒ）は、シンボルＳmが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓm∩Ｒ）は、ｉ番目のビットが１であるすべてのシンボルＳmについての確率Ｐ（Ｓm∩Ｒ）の和を表している。
【０１０９】
一方、Ｐ（Ｓk∩Ｒ）は、シンボルＳkが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓk∩Ｒ）は、１６ＱＡＭで定義されるすべてのシンボルＳkについての確率Ｐ（Ｓk∩Ｒ）の和を表している。
【０１１０】
図３に示すメトリック計算回路１０２において、確率計算回路１１１−１は、Ｐ（Ｓ００００∩Ｒ）、すなわち、１６ＱＡＭの００００に対応するシンボルＳ００００が送信され、受信信号Ｒを受信する確率を計算する。
【０１１１】
確率計算回路１１１−２は、Ｐ（Ｓ０００１∩Ｒ）、すなわち、１６ＱＡＭの０００１に対応するシンボルＳ０００１が送信され、受信信号Ｒを受信する確率を計算する。
【０１１２】
確率計算回路１１１−３は、Ｐ（Ｓ００１０∩Ｒ）、すなわち、１６ＱＡＭの００１０に対応するシンボルＳ００１０が送信され、受信信号Ｒを受信する確率を計算する。
【０１１３】
以下、同様にして、１６ＱＡＭの残りのシンボルに対しても、それぞれ確率を計算し、全部で１６個の確率の計算結果を得る。
【０１１４】
加算回路１１２−１は、式（８）の分子を計算する回路で、第１のビットが０のシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
に対する確率の和を求める。
【０１１５】
また、加算回路１１２−２乃至１１２−４は、第２乃至第４のビットの値が０であるシンボルに対する確率の和を求める。
【０１１６】
割算回路１１４−１乃至１１４−４は、加算回路１１２−１乃至１１２−４の出力を加算回路１１３の出力で割り算する計算器であり、式（８）を計算する。
【０１１７】
加算回路１１３は、式（８）または式（１１）の分母を計算するブロックで、１６ＱＡＭすべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
Ｓ１１００、Ｓ１１０１、Ｓ１１１０、Ｓ１１１１、
に対する確率の和を求める。
【０１１８】
そして、割算回路１１４−１乃至１１４−４の出力は、それぞれ、ｕ０，ｖ０，ｘ０，ｙ０として並直列変換器１０３に出力される。
【０１１９】
一方、加算回路１１２−５は、式（１１）の分子を計算する回路で、第１のビットが１のシンボル、すなわち、
Ｓ１１１１、Ｓ１１１０、Ｓ１１０１、Ｓ１１００、
Ｓ１０１１、Ｓ１０１０、Ｓ１００１、Ｓ１０００、
に対する確率の和を求める。
【０１２０】
また、加算回路１１２−６乃至１１２−８は、第２乃至第４のビットの値が１であるシンボルに対する確率の和をそれぞれ求める。
【０１２１】
割算回路１１４−５乃至１１４−８は、加算回路１１２−５乃至１１２−８の出力を加算回路１１３の出力で割り算する計算器であり、式（１１）を計算する。
【０１２２】
そして、割算回路１１４−５乃至１１４−８の出力は、それぞれ、ｕ１，ｖ１，ｘ１，ｙ１として並直列変換器１０３に出力される。
【０１２３】
メトリック計算回路１０２の演算結果ｕ０，ｖ０，ｘ０，ｙ０とｕ１，ｖ１，ｘ１，ｙ１は、後段の並直列変換器１０３で、図１（図１７）の直並列変換器４と逆の操作が行われ、４系列のデータから１系列のデータ（Ｐｒ０，Ｐｒ１）に変換される。
【０１２４】
ビット挿入回路１０４では、図１（図１７）のビット消去回路３と逆の操作が行われる。すなわち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いて、（Ｐｒ０，Ｐｒ１）として、
（ｕ１０，ｕ１１），（ｖ１０，ｖ１１），（ｘ１０，ｘ１１），（ｙ１０，ｙ１１），（ｕ２０，ｕ２１），（ｖ２０，ｖ２１），（ｘ２０，ｘ２１），（ｙ２０，ｙ２１）・・・
の順で入力されるデータに対して、３つのデータを１周期として、最後の３つのデータの直前に、任意のダミーデータ（ここでは（０，０））を挿入して、
データＸ（Ｘ０，Ｘ１）として、（ｕ１０，ｕ１１），（０，０），（ｙ１０，ｙ１１），（０，０），（ｘ２０，ｘ２１）・・・
データＹ（Ｙ０，Ｙ１）として、（ｖ１０，ｖ１１），（ｘ１０，ｘ１１），（ｕ２０，ｕ２１），（ｖ２０，ｖ２１），（ｙ２０，ｙ２１）・・・
を、この順で出力するとともに、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器１０５に供給する。
【０１２５】
ビタビ復号器１０５では、畳み込み符号化器２の状態遷移に従ってビタビ復号を行い、再生情報３８を得る。
【０１２６】
図４は、ビタビ復号器１０５の詳細な構成の一例を示すブロック図である。入力端子６２−１乃至６２−４には、図２に示すビット挿入回路１０４が出力するメトリックＸ０，Ｘ１，Ｙ０，Ｙ１がそれぞれ入力されるようになされている。また、入力端子６２−５，６２−６には、ビット挿入回路１０４が出力するＸダミーフラグとＹダミーフラグがそれぞれ入力されるようになされている。セレクタ１２０−１，１２０−２は、入力端子６２−５から入力されるＸダミーフラグが立っている場合は、発生回路１２３−１から出力される１をそれぞれ選択し、出力する。また、Ｘダミーフラグが立っていない場合は、入力端子６２−１，６２−２から入力されるメトリックＸ０，Ｘ１をそれぞれ選択し、メトリックＸ０’，Ｘ１’として出力する。
【０１２７】
セレクタ１２０−３，１２０−３も同様の構成とされている。すなわち、Ｙダミーフラグが立っている場合は、セレクタ１２０−３，１２０−４は、発生回路１２３−２から出力される１をそれぞれ選択し、出力する。また、Ｙダミーフラグが立っていない場合は、入力端子６２−３，６２−４からそれぞれ入力されるメトリックＹ０，Ｙ１を選択し、メトリックＹ０’，Ｙ１’として出力する。
【０１２８】
なお、本実施例では、Ｙダミーフラグは常に立っていない状態とされているので、Ｙ０’＝Ｙ０，Ｙ１’＝Ｙ１となる。
【０１２９】
乗算回路１２１−１は、セレクタ１２０−１から出力されたデータＸ０’と、セレクタ１２０−３から出力されたメトリックＹ０’とを乗算し、乗算結果をブランチメトリックＢＭ００として出力するようになされている。乗算回路１２１−２は、セレクタ１２０−１から出力されたメトリックＸ０’と、セレクタ１２０−４から出力されたメトリックＹ１’を乗算し、乗算結果をブランチメトリックＢＭ０１として出力している。同様に、乗算回路１２１−３は、セレクタ１２０−２から出力されたメトリックＸ１’とセレクタ１２０−３から出力されたメトリックＹ０’を乗算し、乗算結果をブランチメトリックＢＭ１０として出力し、乗算回路１２１−４は、セレクタ１２０−２から出力されたメトリックＸ１’とセレクタ１２０−４から出力されたメトリックＹ１’とを乗算し、その乗算結果をブランチメトリックＢＭ１１として出力するようになされている。
【０１３０】
乗算回路１２１−１の出力（ブランチメトリック）ＢＭ００と、乗算回路１２１−４の出力（ブランチメトリック）ＢＭ１１は、ＡＣＳ（Accumulate Compare Select）回路１２２−１に入力されている。同様に、乗算回路１２１−２の出力（ブランチメトリック）ＢＭ０１と、乗算回路１２１−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路１２２−２に入力され、乗算回路１２１−１の出力（ブランチメトリック）ＢＭ００と、乗算回路１２１−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路１２２−３に入力され、乗算回路１２１−２の出力（ブランチメトリック）ＢＭ０１と、乗算回路１２１−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路１２２−４に入力されている。
【０１３１】
ＡＣＳ回路１２２−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路１２２−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路１２２−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路１２２−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【０１３２】
その他の構成は、図１４における場合と同様である。
【０１３３】
次に、その動作について説明する。乗算回路１２１−１では、Ｉ成分を構成するビットの値が０である場合に対するメトリックＸ０と、Ｑ成分を構成するビットの値が０である場合に対するメトリックＹ０の積（Ｉ成分を構成する第１のビットの値が０であり、かつ、Ｑ成分を構成する第２のビットの値が０である確率）を計算し、ブランチメトリックＢＭ００として出力する。このブランチメトリックＢＭ００は、畳み込み符号化器２の符号出力００に対応している。
【０１３４】
同様にして、乗算回路１２１−２は、Ｉ成分を構成するビットの値が０である場合に対するメトリックＸ０と、Ｑ成分を構成するビットの値が１である場合に対するメトリックＹ１の積（Ｉ成分を構成する第１のビットの値が０であり、かつ、Ｑ成分を構成する第２のビットの値が１である確率）を計算し、ブランチメトリックＢＭ０１として出力する。このブランチメトリックＢＭ０１は、畳み込み符号化器２の符号出力０１に対応している。
【０１３５】
乗算回路１２１−３は、Ｉ成分を構成するビットの値が１である場合に対するメトリックＸ１と、Ｑ成分を構成するビットの値が０である場合に対するメトリックＹ０の積（Ｉ成分を構成する第１のビットの値が１であり、かつ、Ｑ成分を構成する第２のビットの値が０である確率）を計算し、ブランチメトリックＢＭ１０として出力する。このブランチメトリックＢＭ１０は、畳み込み符号化器２の符号出力１０に対応する。乗算回路１２１−４においては、Ｉ成分を構成するビットの値が１である場合に対するメトリックＸ１と、Ｑ成分を構成するビットの値が１である場合に対するメトリックＹ１の積（Ｉ成分を構成する第１のビットの値が１であり、かつ、Ｑ成分を構成する第２のビットの値が１である確率）を計算し、ブランチメトリックＢＭ１１として出力する。このブランチメトリックＢＭ１１は、畳み込み符号化器２の符号出力１１に対応している。
【０１３６】
ＡＣＳ回路１２２−１は、畳み込み符号化器２の状態遷移（図１１）に従って、次の２つの式の計算を行う。
ＳＭ００×ＢＭ００    （１２）
ＳＭ０１×ＢＭ１１    （１３）
【０１３７】
ここでＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、乗算回路１２１−１の演算結果、ＢＭ１１は、乗算回路１２１−４の演算結果をそれぞれ表している。
【０１３８】
そして、ＡＣＳ回路１２１−１は、尤度の大きい方、すなわち、上記（１２）式と（１３）式のうち、計算結果の大きい方を選択し、その選択情報ＳＥＬ００を後段のパスメモリ６５に出力するとともに、式（１２）と式（１３）を計算して得られた結果のうち大きい方を、後段のステートメトリック記憶装置６６−１に供給し、記憶させる。すなわち式（１２）の計算結果の方が大きければ、ＳＥＬ００＝０とし、式（１３）の計算結果の方が大きければ、ＳＥＬ００＝１とする。また、前者の場合、ＳＭ００×ＢＭ００が、後者の場合、ＳＭ０１×ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【０１３９】
この計算を図１１にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１２）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（１３）のようになる。計算結果のうち大きい方が新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【０１４０】
同様の動作が、ＡＣＳ回路１２２−２乃至１２２−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【０１４１】
パスメモリ６５では、図１１の状態遷移図に従って、ＡＣＳ回路１２２−１乃至１２２−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。このパスメモリ６５は、図１６に示した場合と同様に構成され、その動作も同様であるので、その説明は省略する。
【０１４２】
なお、図３の確率計算回路１１１−１乃至１１１−１６における計算方法として、伝送路によって様々な計算法が考えられるが、ガウス伝送路を仮定した場合には、例えば、確率計算回路１１１−１において、以下のように確率を計算することができる。
0003684560.tif 000004
【０１４３】
ここで、σは伝送路の雑音電力の１／２の平方根を表す。すなわち、２σ2が伝送路の雑音電力を表す。||Ｓ００００−Ｒ||は、シンボルＳ００００とＲとのユークリッド距離である。
【０１４４】
確率計算回路１１１−２乃至１１１−１６においても、同様にして、確率を計算することができる。
【０１４５】
図５は、データ受信装置の第２の実施例を表している。この実施例においては、メトリック計算回路１４０がシンボルを構成する第１乃至第４ビットの値０に対するメトリックを計算するようになされている。並直列変換器１４１は、メトリック計算回路１４０から出力された第１乃至第４ビットの値０に対する４系列のメトリックデータ（ｕ，ｖ，ｘ，ｙ）を１系列のデータに変換するようになされている。
【０１４６】
その他の構成は、図２に示す場合と同様である。
【０１４７】
次に、この実施例の動作について説明する。
【０１４８】
アンテナ３１により受信された信号は、復調器３２により復調され、Ｉ成分とＱ成分が抽出される。シンボル逆拡散回路３３は、図１（図１７）に示すシンボル拡散回路７と逆の操作により、逆拡散されたデータＩ’とＱ’を得る。メトリック計算回路１４０は、図２に示すメトリック計算回路１０２のビットの値０に対するメトリックを計算する構成、即ち、図６に示す構成とされている。この図６の構成は、図３の加算回路１１２−５乃至１１２−８と割算回路１１４−５乃至１１４−８を省略した構成とされている。
【０１４９】
メトリック計算回路１４０により出力されたメトリックデータ（ｕ，ｖ，ｘ，ｙ）は、並直列変換器１４１に入力され、図１（図１７）に示す直並列変換器４と逆の操作が行われて１系列の直列データに変換され、ビット挿入回路３６に出力される。ビット挿入回路３６は、図１（図１７）に示すビット消去回路３と逆の操作を実行する。即ち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いて、
Ｘ１，Ｙ１，Ｙ２
の順に入力されるデータに対して、Ｘ２に対応する位置に任意のダミーデータ（この実施例では０）を挿入して、
Ｘデータとして  Ｘ１，０，・・・
Ｙデータとして  Ｙ１，Ｙ２，・・・
をビタビ復号器３７に対して出力する。
【０１５０】
また、ビット挿入回路３６は、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器３７に供給する。
【０１５１】
図７は、図５に示すビタビ復号器３７の構成例を表している。この実施例においては、入力端子６２−１にデータＸ（メトリック）が入力され、入力端子６２−２にデータＹ（メトリック）が入力されるようになされている。また、入力端子６２−３，６２−４には、ＸダミーフラグとＹダミーフラグがそれぞれ入力されるようになされている。
【０１５２】
反転回路１３１−１，１３１−２は、それぞれデータＸとデータＹの全てのビットを反転し、出力するようになされている。発生回路１２３−１，１２３−２は、データ１を発生し、出力するようになされている。セレクタ１２０−１，１２０−２は、Ｘダミーフラグに応じて入力を切り換え、入力されたデータを出力するようになされている。また、セレクタ１２０−３，１２０−４も同様に、Ｙダミーフラグに応じて入力を切り換え、入力されたデータを出力するようになされている。
【０１５３】
なお、その他の構成は、図４における場合と同様であるのでその説明は省略する。
【０１５４】
次に、その動作について説明する。
【０１５５】
入力端子６２−１に入力されたデータＸは、セレクタ１２０−１に入力されるとともに、反転回路１３１−１に入力される。反転回路１３１−１は、データＸを反転し、セレクタ１２０−２に供給する。セレクタ１２０−１は、入力端子６２−３に入力されたＸダミーフラグが立っている場合は、発生回路１２３−１から出力される１を選択し、データＸ０として出力する。また、Ｘダミーフラグが立っていない場合は、入力端子６２−１から入力されるデータＸを選択し、データＸ０として出力する。また、セレクタ１２０−２は、Ｘダミーフラグが立っている場合は、発生回路１２３−１から出力される１を選択し、Ｘダミーフラグが立っていない場合は、反転回路１３１−１によってビットが全て判定されたデータＸを選択し、データＸ１として出力する。
【０１５６】
入力端子６２−２に入力されたデータＹは、セレクタ１２０−３に入力されるとともに、反転回路１３１−２に入力される。反転回路１３１−２は、データＹを反転し、セレクタ１２０−４に供給する。セレクタ１２０−３は、入力端子６２−４に入力されたＹダミーフラグが立っている場合は、発生回路１２３−２から出力される１を選択し、データＹ０として出力する。また、Ｙダミーフラグが立っていない場合は、入力端子６２−２から入力されるデータＹを選択し、データＹ０として出力する。また、セレクタ１２０−４は、Ｙダミーフラグが立っている場合は、発生回路１２３−２から出力される１を選択し、Ｙダミーフラグが立っていない場合は、反転回路１３１−２によってビットが全て反転されたデータＹを選択し、データＹ１として出力する。
【０１５７】
乗算回路１２１−１は、セレクタ１２０−１から出力されたデータＸ０と、セレクタ１２０−３から出力されたデータＹ０とを乗算し、ブランチメトリックＢＭ００として出力する。すなわち、乗算回路１２１−１では、Ｉ成分を構成するビットの値が０である場合に対するメトリックに対応するデータＸ０と、Ｑ成分を構成するビットの値が０である場合に対するメトリックに対応するデータＹ０の積（Ｉ成分を構成する第１のビットが０であり、かつ、Ｑ成分を構成する第２のビットが０である確率）を計算し、ブランチメトリックＢＭ００として出力する。このブランチメトリックＢＭ００は、畳み込み符号化器２の符号出力００に対応している。
【０１５８】
同様にして、乗算回路１２１−２は、セレクタ１２０−１から出力されたデータＸ０と、セレクタ１２０−４から出力されたデータＹ１とを乗算し、ブランチメトリックＢＭ０１として出力する。すなわち、乗算回路１２１−２は、Ｉ成分を構成するビットの値が０である場合に対するメトリックデータＸ０と、Ｑ成分を構成するビットの値が１である場合に対するメトリックデータＹ１の積（Ｉ成分を構成する第１のビットが０であり、かつ、Ｑ成分を構成する第２のビットが１である確率）を計算し、ブランチメトリックＢＭ０１として出力する。このブランチメトリックＢＭ０１は、畳み込み符号化器２の符号出力０１に対応している。
【０１５９】
乗算回路１２１−３は、セレクタ１２０−２から出力されたデータＸ１と、セレクタ１２０−３から出力されたデータＹ０とを乗算し、ブランチメトリックＢＭ１０として出力する。すなわち、乗算回路１２１−３は、Ｉ成分を構成するビットの値が１である場合に対するメトリックデータＸ１と、Ｑ成分を構成するビットの値が０である場合に対するメトリックデータＹ０の積（Ｉ成分を構成する第１のビットが１であり、かつ、Ｑ成分を構成する第２のビットが０である確率）を計算し、ブランチメトリックＢＭ１０として出力する。このブランチメトリックＢＭ１０は、畳み込み符号化器２の符号出力１０に対応する。
【０１６０】
また、乗算回路１２１−４は、セレクタ１２０−２から出力されたデータＸ１と、セレクタ１２０−４から出力されたデータＹ１とを乗算し、ブランチメトリックＢＭ１１として出力する。すなわち、乗算回路１２１−４においては、Ｉ成分を構成するビットの値が１である場合に対するメトリックデータＸ１と、Ｑ成分を構成するビットの値が１である場合に対するメトリックデータＹ１の積（Ｉ成分を構成する第１のビットが１であり、かつ、Ｑ成分を構成する第２のビットが１である確率）を計算し、ブランチメトリックＢＭ１１として出力する。このブランチメトリックＢＭ１１は、畳み込み符号化器２の符号出力１１に対応している。
【０１６１】
それ以降のブロックの動作は、図４の場合と同様であるので、その説明は省略する。
【０１６２】
以上のように、ビタビ復号器３７によりビタビ復号が実行され、再生データ３８が得られることになる。なお、図５に示す実施例のその他の動作は、図２の場合と同様であるので、その説明は省略する。
【０１６３】
図８は、データ受信装置の第３の実施例を示している。この実施例では、図５に示す実施例のシンボル逆拡散回路３３とメトリック計算回路１４０の順序が逆になっている。即ち、復調器３２により復調を行った後に、メトリック計算回路１４０によりシンボルを構成する各ビット毎にメトリックを求め、シンボル逆拡散回路１６０により、シンボルの逆拡散が実行される。その他の構成は、図５に示す場合と同様の構成とされている。
【０１６４】
次に、この実施例の動作について説明する。
【０１６５】
アンテナ３１により受信された信号は、復調器３２により復調され、シンボルのＩ成分とＱ成分のデータが抽出される。メトリック計算回路１４０は、復調器３２から出力されたＩ成分とＱ成分のデータを元に、シンボルを構成するビットそれぞれについてメトリックを計算する。
【０１６６】
即ち、メトリック計算回路１４０から出力されるメトリックデータ（ｕ’，ｖ’，ｘ’，ｙ’）は、それぞれ、
ｕ’：シンボルを構成する第１のビットの値０に対するメトリック
ｖ’：シンボルを構成する第２のビットの値０に対するメトリック
ｘ’：シンボルを構成する第３のビットの値０に対するメトリック
ｙ’：シンボルを構成する第４のビットの値０に対するメトリック
とされている。
【０１６７】
メトリック計算回路１４０から出力されたメトリックデータ（ｕ’，ｖ’，ｘ’，ｙ’）は、シンボル逆拡散回路１６０に入力され、図１（図１７）に示すシンボル拡散回路７と逆の操作が行われる。即ち、前述した拡散回路に対応する逆拡散の操作は、拡散回路と同じ値のＮ，Ｇを用いて、逆拡散前のメトリックデータグループＳｉを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）
から、拡散後のメトリックデータグループＳ’ｉを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）
への置換となる。
【０１６８】
なお、このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ  ｍｏｄ  Ｎ）である。
【０１６９】
シンボル逆拡散回路１６０から出力されたデータは、並直列変換器１４１に出力され、前述の場合と同様の処理が実行される。その他の動作は、図５の場合と同様であるので、その説明は省略する。
【０１７０】
なお、図８に示す実施例では、シンボルを構成する各ビット毎に値０に対するメトリックのみを求めるようにしたが、シンボルを構成する各ビット毎に値０と値１に対するメトリックを求めるように構成してもよいことは言うまでもない。
【０１７１】
以上のように、いずれの実施例においても、データのビット毎にビットに対するメトリックを計算し、データのビットに対して予め定められている規則に従って、ビット挿入処理を行うようにしたので、誤り訂正符号としてパンクチャド符号が用いられ、かつ、１６ＱＡＭ方式でデータ変調して伝送されたデータを軟判定処理することができ、その結果、受信したデータを座標上最も近いシンボルとして硬判定処理する場合に較べて、正確に復号処理を行うことができる。
【０１７２】
なお、ビット消去回路３により、ビット消去することにより、パンクチャド符号を生成し、この誤り訂正符号を用いて行われる誤り訂正処理は、ビット挿入回路１０４（３６）とビタビ復号器１０５（３７）で実行される。
【０１７３】
また、以上の実施例では、２入力のビタビ復号器３７として、図７に示す、反転回路１３１−１，１３１−２と乗算回路１２１−１乃至１２１−４を備える構成を用いたが、図１４に示す、ブランチメトリック演算回路６３−１乃至６３−４を具備する構成を用いてもよい。また、図４に示す、４入力のビタビ復号器１０５の場合は、乗算回路１２１−１乃至１２１−４を図１４に示すブランチメトリック演算回路６３−１乃至６３−４に置換した構成としてもよい。
【０１７４】
上記実施例においては、１６ＱＡＭ方式でデータを変調し、復調するようにしたが、このほか、６４ＱＡＭ、２５６ＱＡＭなどの、Ｉ成分とＱ成分が、それぞれ２以上のビットに対応する多値多位相変調方式を採用する場合においても、本発明は適用することが可能である。
【０１７５】
【発明の効果】
請求項１に記載のデータ受信装置または請求項５に記載のデータ受信方法によれば、データのビット毎に、ビットに対するメトリックとして、ビットに対する条件付き事後確率を計算し、その計算結果に対して、予め定められている規則に従ってビット挿入処理を行い、ビット挿入処理の処理結果に対して復号処理を行うようにしたので、誤り訂正符号としてパンクチャド符号を用い、かつ、多値多位相方式でデジタルされて伝送したデータを正確に復号することが可能となる。
【図面の簡単な説明】
【図１】データ送信装置の構成例を示すブロック図である。
【図２】本発明を適用した、受信装置の第１の実施例の構成を示すブロック図である。
【図３】図２に示すメトリック計算回路１０２の構成例を示すブロック図である。
【図４】図２に示すビット挿入回路１０４の構成例を示すブロック図である。
【図５】本発明を適用した、受信装置の第２の実施例の構成を示すブロック図である。
【図６】図５に示すメトリック計算回路１４０の構成例を示すブロック図である。
【図７】図５に示すビタビ復号器３７の構成例を示すブロック図である。
【図８】本発明を適用した、受信装置の第３の実施例の構成を示すブロック図である。
【図９】従来のデータ送信装置の構成例を示すブロック図である。
【図１０】図９の畳み込み符号化器の構成例を示すブロック図である。
【図１１】図１０の畳み込み符号化器の状態遷移を説明する図である。
【図１２】ＱＰＳＫの信号点配置を説明する図である。
【図１３】従来のデータ受信装置の構成例を示すブロック図である。
【図１４】図１３のビタビ復号器の構成例を示すブロック図である。
【図１５】図１４のブランチメトリック演算回路の構成例を示すブロック図である。
【図１６】図１４のパスメモリの構成例を示すブロック図である。
【図１７】１６ＱＡＭを用いた場合のデータ送信装置の構成例を示すブロック図である。
【図１８】１６ＱＡＭの信号点配置を説明する図である。
【図１９】図１７の装置で送信したデータを受信するデータ受信装置の構成例を示す図である。
【図２０】図１９の例の動作を説明する図である。
【符号の説明】
３２  復調器，  ３３  シンボル逆拡散回路，  ３５  並直列変換器，  ３６ビット挿入回路，  ３７  ビタビ復号器，  ３８  再生情報，  １０１−１乃至１０１−４  ビット逆拡散回路，  １０２−１乃至１０２−４  メトリック計算回路，  １１１−１乃至１１１−１６  確率計算回路，  １１２，１１３  加算回路，  １１４  割算回路
【図１】
0003684560.tif 000005
【図２】
0003684560.tif 000006
【図３】
0003684560.tif 000007
【図４】
0003684560.tif 000008
【図５】
0003684560.tif 000009
【図６】
0003684560.tif 000010
【図７】
0003684560.tif 000011
【図８】
0003684560.tif 000012
【図９】
0003684560.tif 000013
【図１０】
0003684560.tif 000014
【図１１】
0003684560.tif 000015
【図１２】
0003684560.tif 000016
【図１３】
0003684560.tif 000017
【図１４】
0003684560.tif 000018
【図１５】
0003684560.tif 000019
【図１６】
0003684560.tif 000020
【図１７】
0003684560.tif 000021
【図１８】
0003684560.tif 000022
【図１９】
0003684560.tif 000023
【図２０】
0003684560.tif 000024