(57)【特許請求の範囲】
【請求項１】
絶縁性支持ウェハと、
該絶縁性支持ウェハ上に配置され、該絶縁性支持ウェハから絶縁された第１の導電型を有する単結晶シリコン層と、
該単結晶シリコン層を突き抜けて、該単結晶シリコン層を横方向に分離された複数のウェルに分割する誘電体バリアウェブと、
前記各ウェルは、第２の導電型を有する浅い拡散部を有し、これによって、前記光起電力発生装置の表面の照射に応答して出力電圧を発生する接合部を備え、
頂面から前記単結晶シリコン層の全厚みの少なくとも一部分を通り抜け、間隔をあけて配置された複数のトレンチウェルと
を備えたことを特徴とする光起電力発生装置。
【請求項２】
前記単結晶シリコン層が約１０μｍを超える厚みを有することを特徴とする請求項１に記載の光起電力発生装置。
【請求項３】
前記トレンチウェルが互いに中心間で約５μｍから約２０μｍの間隔をあけて配置されることを特徴とする請求項１に記載の光起電力発生装置。
【請求項４】
前記各トレンチウェルが矩形断面を有することを特徴とする請求項１に記載の光起電力発生装置。
【請求項５】
前記ウェルが直列接続されていることを特徴とする請求項１に記載の光起電力発生装置。
【請求項６】
前記単結晶シリコン層の前記各ウェルの底部が前記第１の導電型を有する高濃度の薄い層で裏打ちされていることを特徴とする請求項１に記載の光起電力発生装置。
【請求項７】
前記単結晶シリコン層がエピタキシャル形成された層であることを特徴とする請求項１に記載の光起電力発生装置。
【請求項８】
前記誘電体ウェブがポリシリコンであることを特徴とする請求項１に記載の光起電力発生装置。
【請求項９】
前記トレンチウェルが互いに中心間で約５μｍから約２０μｍの間隔を有することを特徴とする請求項２に記載の光起電力発生装置。
【請求項１０】
前記トレンチウェルが互いに中心間で約５μｍから約２０μｍの間隔を有することを特徴とする請求項９に記載の光起電力発生装置。
【請求項１１】
前記各トレンチウェルがいかなる方向にも最大約３μｍの厚さを有することを特徴とする請求項１０に記載の光起電力発生装置。
【請求項１２】
前記単結晶シリコン層がエピタキシャル形成された層であることを特徴とする請求項１１に記載の光起電力発生装置。
【請求項１３】
前記誘電体バリアウェブがポリシリコンであることを特徴とする請求項１２に記載の光起電力発生装置。
【請求項１４】
前記ウェルが電気的に直列接続されていることを特徴とする請求項１３に記載の光起電力発生装置。
【請求項１５】
前記単結晶シリコン層の前記各ウェルの底部が前記第１の導電型を有する高濃度の薄い層で裏打ちされていることを特徴とする請求項１４に記載の光起電力発生装置。
【請求項１６】
前記トレンチウェルがＳＯＩ層の底表面から形成されるが、ＳＯＩ層全体を貫通しないことを特徴とする請求項１に記載の光起電力発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体光起電力発生装置に関する。より詳細には、ターンオフ速度を上げる光起電力発生装置用の新規構造を有する光起電力リレー用の高速ターンオン・オフ光起電力発生装置に関する。
【０００２】
【従来の技術】
一般に、光起電力発生装置（ＰＶＧ；Photo-Voltaic Generator）は、よく知られており、例えば、Ｋｉｎｚｅｒ特許（特許文献１）、Ｃａｎｔａｒｉｎｉ特許（特許文献２）およびＣａｎｔａｒｉｎｉとＬｉｚｏｔｔｅ特許（特許文献３）に開示されている。これらの光起電力発生装置は、入力制御信号がＭＯＳＦＥＴ入力から光学的に切り離されているパワーＭＯＳＦＥＴなどの半導体装置にターンオン制御信号を与えるために使用される。そのトータルなリレーは光起電力リレー（ＰＶＲ；Photo-Voltaic Relay）として知られている。したがって、ＰＶＲでは、ＬＥＤなどからの入力放射信号が光起電力発生装置（ＰＶＧ）の表面を照射して、ＭＯＳＦＥＴや他のゲートスイッチング装置のゲートへ出力ゲート電圧を発生させる。
【０００３】
ＰＶＲの周波数応答は、少なくとも部分的に、ＰＶＧのターンオン時間およびターンオフ時間によって制限される。これらターンオン時間およびターンオフ時間は、ターンオフ時間を減らす構造がターンオン時間を増やし、その逆もまた同様であるという設計上のトレードオフで結びついている。例えば、ＳＯＩの厚みを増やすとターンオン時間が減るが、ターンオフ時間は増える。本ＰＶＧ「スタック（stack）」は、ＳＯＩ構造を用いており、厚さ約３５μｍのＮ型シリコン層が厚い「ハンドル」ウェハによって支持され、そのウェハから絶縁されている。ＳＯＩ層の頂面は浅いＰ型拡散部を有し、それによって、シリコンに入るフォトンがホール−電子対を生成し、これら対がＰ／Ｎ接合で集められて、出力電圧を発生させる。複数の同一の絶縁された構造が、共通のシリコンチップ上で互いに横方向に分離され、直列接続されて所望の出力電圧信号を発生させる。
【０００４】
【特許文献１】
米国特許第４７２１９８６号明細書
【０００５】
【特許文献２】
米国特許第５５４９７９２号明細書
【０００６】
【特許文献３】
米国特許第５９７３２５７号明細書
【０００７】
【発明が解決しようとする課題】
このような厚さ３５μｍのＳＯＩ層を用いたスタックでは、ターンオフ時間（入力光信号除去後）が約１００μｓ、ターンオン時間が約３０μｓである。より薄いＳＯＩ層、例えば、厚さ２０μｍの層を用いると、ターンオフ時間は約５０μｓに減少するが、ターンオン時間は５０μｓに増える。ＳＯＩ厚をさらに減らすとターンオフ時間はさらに減少するが、ターンオン時間はさらに増える（上述したデータは、リレー入力に１２ミリアンペアの電流を流すことを想定している）。
【０００８】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ターンオン時間を大きく増やさずにターンオフ時間を減らすことができるようにした光起電力発生装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明によれば、トレンチウェルのマトリックスがＮ−シリコン体の厚さを突き抜けて、再結合部位が増大するため、装置表面の照射が取り除かれたとき、出力電圧がより迅速に消失する。非臨界面積および長さの断面形状のトレンチウェルを用い、また、それらのトレンチウェルを（ウェル幅のサイズに対して）比較的間隔をあけて配置することにより、Ｎ−シリコンの領域は僅かだけ減少し、したがって、ターンオン時間も僅かだけ減少する。本発明のトレンチウェルは、シリコンにトレンチをエッチングし、それらのトレンチを薄い酸化物（厚さ３００Åから５００Å）で裏打ちし、次いでそれらのウェルを真性ポリシリコンで充填して、形成される任意の所望の断面形状を有するウェルである。
【００１０】
一例として、３５μｍ厚のＳＯＩ層を用いる場合（ターンオンが速い場合）、１０μｍの間隔（中心間）を有する３μｍ×３μｍのトレンチウェルのマトリックスは、Ｎ−シリコン領域が１０％未満しか減らないので、ターンオン速度の犠牲は限られている。さらに、ＳＯＩ層厚を、例えば、５０μｍに増大させることができ、トレンチウェルによるターンオン速度の損失は、ＳＯＩ厚の増大から得られる追加の１０％の吸収において取り戻せることになる。
【００１１】
トレンチウェルの新規使用は、また、ＰＶＧにおけるターンオフ時間に影響を与える他の要因と合わせて考慮すべきである。すなわち、互いにあいまってマイクロエレクトロニクスリレーの応答時間性能全体を改善する項目が４つある。これら４項目は、１）制御回路、２）ＳＯＩ厚、３）埋込み注入層、そして４）トレンチウェルである。これらの項目について以下に詳細に述べる。
【００１２】
１）制御回路
実験によると、「ＢＯＳＦＥＴ」制御回路が「高速ターンオフ」応答時間には最良の回路であることが判明している（例えば、特許文献１参照、図１４）。このターンオフ時間は、ＳＯＩ厚にもよるが、の制御回路の応答時間を約５０％上回る（例えば、特許文献２参照）。この制御回路はターンオン時間には影響を与えないが、ターンオフ時間を大きく改善する。
【００１３】
２）ＳＯＩ厚
ＳＯＩ厚を薄くするとターンオフ時間は減少するが、代わりに、ターンオン時間は増える。これはＳＯＩ層を厚くすると、発生する短絡電流がより大きくなるためである。ターンオン時間とターンオフ時間との最適な組合せは、２０μｍ（最適範囲１５−２５μｍ）の薄いＳＯＩ厚であることが判明した。この薄いＳＯＩを用いることによって、ターンオフが約３０から３５％高速になるが、ターンオン時間は約１５から２０％減少するだけである。
【００１４】
３）埋込み注入層
埋込みＮ＋層（シリコン層底部）を比較すると、ターンオフ時間は約３０％改善され、ターンオン時間に影響はない。
【００１５】
４）トレンチウェル
トレンチウェルを付加することで、標準セル（トレンチウェルなし）よりも、ターンオフ時間は４０−５０％減少するが、ターンオン時間は１５−２０％減少するだけである。ターンオン時間対ターンオフ時間の最適な組合せを得るためのシリコンの（トレンチウェルによる）最適な減少割合は、セル領域を１０％から２０％で減らすことである。
【００１６】
４項目すべてを組み合わせることによって、応答時間を大きく改善することができる。この改善は、以下の表では従来技術よりも周波数応答で４倍の改善として示されている。
【００１７】
【表１】
0003699443.tif 000002
【００１８】
【表２】
0003699443.tif 000003
【００１９】
【発明の実施の形態】
図１及び図２は、上述した特許文献２に開示されているタイプのＰＶＧを示す図である。支持ウェハまたはハンドルウェハ２０（図１）に、酸化物絶縁層２２によって薄いＳＯＩシリコン層２１が接合されている。複数のウェル３０、３１、３２、３３、３４が非導電性ポリシリコンフィラウェブ（filler web）３５によって規定されている。ウェブ３５は、エッチングしたトレンチ内の薄い酸化物層３５ａおよび真性ポリシリコンフィル（fill）３５ｂによって形成することができる。ウェル３０から３４の各々が、底部Ｎ＋層３６を有する。ウェル３０から３４の各々がそれぞれ浅いＰ＋拡散部４０から４４およびＮ＋接触拡散部（図１の５０および５１）を有し、図１に示すようにセルを直列接続することが可能になっている。
【００２０】
本発明によると、図１に６０から６３として概略的に示すように複数のトレンチウェルがＳＯＩ２１を垂直に貫通して形成され、同様なトレンチウェルがＳＯＩ２１（図２）の全表面にわたって配置されている。各ウェルは、ウェブ３５のように、厚さ約３００Åから５００Åの酸化物で裏打ちし、真性ポリシリコンで充填したトレンチから形成することができる。
【００２１】
ＳＯＩ２１は、好ましくは約２０μｍ厚であり、１５から２５μｍの範囲とすべきである。トレンチウェル６０から６３は、好ましくは約３μｍ×３μｍのサイズであり、中心間の間隔が約１０μｍである。中心間の間隔は７から１３μｍの範囲でよく、トレンチウェルのサイズも必要に応じて選択することができる。ウェルは所望の深さとすることができ、Ｎ＋層３６に達する必要はない。さらに、トレンチウェルは装置底部から形成し、シリコン最上部に完全に達しないようにすることができる。
【００２２】
図２では、ペデスタルを矩形のアレイとして示してあるが、他の形状を用いることもできる。例えば、トレンチウェルを、互い違いに並べることもでき、トレンチ型の細長いウェルとして形成して、シリコン面積に対するトレンチウェルの割合を適切にすることもできる。
【００２３】
本発明を、その特定の実施形態に関して説明してきたが、他の多くの変形形態や変更形態、また、その他の使用は、当業者には明らかであろう。したがって、本発明は、本明細書における特定の開示によって制限されるものではない。
【図面の簡単な説明】
【図１】本発明のピラーを含むＰＶＧの微小部分を示す断面図である。
【図２】図１のＰＶＧの上面図である。
【符号の説明】
２０  支持ウェハまたはハンドルウェハ
２１  ＳＯＩシリコン層
２２  酸化物絶縁層
３０、３１、３２、３３、３４  ウェル
３５  非導電性ポリシリコンフィラウェブ
３５ａ  酸化物層
３５ｂ  真性ポリシリコンフィル
３６  底部Ｎ＋層
４０、４１、４２、４３、４４  浅いＰ＋拡散部
５０、５１    Ｎ＋接触拡散部
６０、６１、６２、６３  トレンチウェル
【図１】
0003699443.tif 000004
【図２】
0003699443.tif 000005