(57)【特許請求の範囲】
【請求項１】
第１電位あるいは接地電位を有する入力信号の電位に応じて、前記接地電位あるいは前記第１電位とは異なる第２電位を有する出力信号を出力するレベルシフタ回路において、
制御ノードと前記第２電位に設定された第２電位ノードとの間に接続され、ゲート電極が前記出力信号を出力する出力ノードに接続された第１導電型の第１のトランジスタと、
前記出力ノードと前記第２の電位ノードとの間に接続され、ゲート電極が前期制御ノードに接続された第１導電型の第２のトランジスタと、
ゲート電極が前記入力信号に与えられ、一方の電極には前記第１電位ノードからの電位が与えられた第１導電型の第３のトランジスタと、ゲート電圧に前記入力信号が与えられ、前記制御ノードと前記接地ノードとの間に接続された第２導電型の第４のトランジスタと、前記出力ノードの電位に応じて前記制御ノードと前記第３のトランジスタの他方の電極との電気的な接続を制御する第２導電型の第５のトランジスタを有する第１の駆動回路と、
ゲート電極に前記入力信号に基づいて生成された、該入力信号と相補的な電位が与えられ、一方の電極には前記第１電位からの電位が与えられた第１導電型の第６のトランジスタと、ゲート電極に前記入力信号の相補的な電位が与えられ、前記出力ノードと前記接地ノードとの間に接続された第２導電型の第７のトランジスタと、前記制御ノードの電位に応じて前記出力ノードと前記第６のトランジスタの他方の電極との電気的な接続を制御する第２導電型の第８のトランジスタを有する第２の駆動回路と、
を有することを特徴とするレベルシフタ回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、入力信号のレベルに応じて所望のレベルの出力信号を生成し、次段半導体装置等に供給するレベルシフタ回路に関するものである。
【０００２】
【従来の技術】
（第１の従来例）
図２は、第１の従来例のレベルシフタ回路を示す回路図である。
この回路は、入力端子１から入力されて第１の電源電位Ｖｃｃと接地電位Ｖｓｓとの電位差を振幅とする入力信号φ１のレベルを変換し、電源電位Ｖｃｃより電位の高い第２の電源電位Ｖｐｐと接地電位Ｖｓｓ間の電位差を振幅とする出力信号φ２を、出力端子２から次段の回路へ供給するレベルシフタ回路である。
図２のレベルシフタ回路は、入力信号φ１を入力するインバータ３と、インバータ３の出力をノードＮ３を介して入力し、インバータ３の出力に対して逆相の信号をノードＮ４から出力するインバータ４とを、有している。また、このレベルシフタ回路は、電源電位Ｖｐｐにそれぞれソースが接続され、ドレインとゲートが互いに交差接続されたＰ型チャネル電界効果トランジスタ（以下、ＰＭＯＳという）５及びＰＭＯＳ６と、各ＰＭＯＳ５及びＰＭＯＳ６のドレインと接地電位Ｖｓｓ間に接続され、ゲートに入力されたノードＮ３またはノードＮ４の電位レベルでそれぞれオン、オフ動作するＮ型チャネル電界効果トランジスタ（以下、ＮＭＯＳという）７及びＮＭＯＳ８とを、備えている。ＮＭＯＳ７のドレインはＰＭＯＳ５のドレインとノードＮ５で接続され、ノードＮ５の電位でＰＭＯＳ６がオン、オフ動作する構成になっている。また、ＮＭＯＳ８のドレインはＰＭＯＳ６のドレインとノードＮ６で接続され、ノードＮ６の電位に基づいてＰＭＯＳ５がオン、オフ動作すると共に、ノードＮ６の電位レベルが出力される構成になっている。
図３は、図２の動作波形を示す図である。図３を用いて図２のレベルシフタ回路の動作を説明する。
入力信号φ１の電位レベルが、電位Ｖｓｓから電位Ｖｃｃに変化すると、２つのインバータ３，４により、ノードＮ４のレベルは、電位Ｖｃｃになる。これにより、図３の（ａ）に示すように、ＮＭＯＳ８がオン状態となって出力信号φ２の電位を下げようとする。これと同時に、ＮＭＯＳ７はオフ状態となり、ノードＮ５の電位は、出力信号φ２の電位によってオン状態であるＰＭＯＳ５を介して、ノードＮ５の電位は電位Ｖｐｐとなる。また、ノードＮ５の電位が電位Ｖｐｐとなることで、ＰＭＯＳ６が、オフ状態となる。これによって、ノードＮ６のレベルが、接地電位Ｖｓｓとなり、出力信号φ２のレベルが接地電位Ｖｓｓとなる。
次に、図３の（ｂ）のように、入力信号φ１の電位レベルが、電位Ｖｃｃから電位Ｖｓｓに変化すると、インバータ３によりノードＮ３のレベルは、接地電位Ｖｓｓから電位Ｖｃｃに変化し、ＮＭＯＳ７をオン状態にする。また、インバータ４によってノードＮ４が接地電位Ｖｓｓとなり、ＮＭＯＳ８がオフ状態となる。そして、ノードＮ５は電位Ｖｐｐから電位Ｖｓｓに降下し、これと同時に、ＰＭＯＳ６がオン状態、ＰＭＯＳ５がオフ状態になる。
【０００３】
（第２の従来例）
図４は、第２の従来例のレベルシフタ回路を示す回路図であり、図５は、図４の動作波形を示す図である。
図４の回路は、図２のレベルシフタ回路にラッチ回路１０を設け、制御信号φｃが入力されているときは、第１の従来例と同様にレベル変換動作をし、制御信号φｃが入力されていないときは、入力信号φ１のレベルに関わらず出力信号φ２のレベルを一定にするレベルシフタ回路である。
このレベルシフタ回路は、図２の第１の従来例のレベルシフタ回路におけるＰＭＯＳ５、ＰＭＯＳ６、ＮＭＯＳ７、及びＮＭＯＳ８のドレインの間に電位保持用のラッチ回路１０を設けている。ラッチ回路１０は、各ＰＭＯＳ５、ＰＭＯＳ６のドレイン間に各ゲートとドレインが互いに交差接続されかつ各ソースが接地電位Ｖｓｓに接続された２個のＮＭＯＳ１１及びＮＭＯＳ１２と、スイッチ手段１３とを、備えている。スイッチ手段１３は、制御信号φｃをゲートに入力してＰＭＯＳ５及びＮＭＯＳ７間を接続するＮＭＯＳ１５と、制御信号φｃをゲートに入力してＰＭＯＳ６及びＮＭＯＳ８間を接続するＮＭＯＳ１６とを、有している。
図４のレベルシフタ回路は、制御信号φｃが入力されているとき、図２のレベルシフタ回路と同様に動作し、図５のように、制御信号φｃが入力されていないとき、ＮＭＯＳ１５，１６がオフ状態となり、入力信号φ１の電位にかかわらず出力信号φ２の電位を保持する。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のレベルシフタ回路においては、次のような課題があった。
入力信号φ１の電位が電位Ｖｃｃから電位Ｖｓｓへ変化するとき、或いは電位Ｖｓｓから電位Ｖｃｃへ変化するとき、共に第２の電源電位Ｖｐｐから接地電位Ｖｓｓに対して貫通電流が発生する。また、入力信号φ１の電位が電位Ｖｃｃから電位Ｖｓｓへ変化してから出力信号φ２のレベルが電位Ｖｓｓから電位Ｖｐｐに変化するまで、或いは入力信号φ１の電位が電位Ｖｓｓから電位Ｖｃｃへ変化してから出力信号φ２のレベルが電位Ｖｐｐから電位Ｖｓｓに変化するまでの遅延時間が長いという課題があった。
即ち、図３の（ｂ）のように、入力信号φ１の電位が電位Ｖｃｃから電位Ｖｓｓになると、インバータ３によってノードＮ３が接地電位Ｖｓｓから電源電位ＶｃｃになってＮＭＯＳ７がオン状態となる。しかし、このとき、出力信号φ２の電位は、まだ電位Ｖｓｓであり、ＰＭＯＳ５とＮＭＯＳ７が共にオン状態となり、大きな貫通電流Ｉ１が流れ、また、ノードＮ５の電位が電位Ｖｓｓとなるまでに時間がかかる。また、ノードＮ５の電位が下がると、ＰＭＯＳ６がオン状態となり、ノードＮ４の電位が電位Ｖｓｓになるまでに、ＰＭＯＳ６及びＮＭＯＳ８に大きな貫通電流Ｉ２が流れる。
次に、図３の（ａ）のように、入力信号φ１の電位が電位Ｖｓｓから電位Ｖｃｃになると、２個のインバータ３，４により、ノードＮ４の電位は、電位Ｖｓｓから電位Ｖｃｃになる。そのため、ＮＭＯＳ８がオン状態となり、ＰＭＯＳ６とＮＭＯＳ８が共にオン状態となって大きな貫通電流Ｉ２が流れる。一方、出力信号φ２の電位が接地電位Ｖｓｓとなるのが妨げられる。
このように、貫通電流Ｉ１，Ｉ２の発生と遅延時間が長い従来のレベルシフタ回路を有し、特に第２の電源電位Ｖｐｐを内部発生させている半導体回路において、貫通電流Ｉ１，Ｉ２の増加は、内部昇圧回路の負担を重くし、他の回路の動作に影響を与える等の大きな問題を生じている。
本発明は前記従来技術が持っていた課題として、大きな貫通電流が流れる点と遅延時間が長い点について解決したレベルシフタ回路を提供するものである。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明では、第１電位あるいは接地電位を有する入力信号の電位に応じて、前記接地電位あるいは前記第１電位とは異なる第２電位を有する出力信号を出力するレベルシフタ回路において、制御ノードと前記第２の電位に設定された第２電位ノードとの間に接続され、ゲート電極が前記出力信号を出力する出力ノードに接続された第１導電型の第１のトランジスタと、前記出力ノードと前記第２電位ノードとの間に接続され、ゲート電極が前記制御ノードに接続された第１導電型の第２のトランジスタと、ゲート電極に前記入力信号が与えられ、一方の電極には前記第１電位ノードからの電位が与えられた第１導電型の第３のトランジスタと、ゲート電極に前記入力信号が与えられ、前記制御ノードと前記接地ノードとの間に接続された第２導電型の第４のトランジスタと、前記出力ノードの電位に応じて前記制御ノードと前記第３のトランジスタの他方の電極との電気的な接続を制御する第２導電型の第５のトランジスタを有する第１の駆動回路と、ゲート電極に前記入力信号に基づいて生成された、該入力信号と相補的な電位が与えられ、一方の電極には前記第１の電位からの電位が与えられた第１導電型の第６のトランジスタと、ゲート電極に前記入力信号の相補的な電位が与えられ、前記出力ノードと前記接地ノードとの間に接続された第２導電型の第７のトランジスタと、前記制御ノードの電位に応じて前記出力ノードと前記第６のトランジスタの他方の電極との電気的な接続を制御する第２導電型の第８のトランジスタを有する第２の駆動回路と、を有している。
【０００６】
第２の発明では、第１電位あるいは接地電位を有する入力信号の電位に応じて、前記接地電位あるいは前記第１電位とは異なる第２電位を有する出力信号を出力するレベルシフタ回路において、前記出力信号を出力する出力ノードと前記第２電位に設定された第２電位ノードとの間に接続され、ゲート電極が制御ノードに接続された第１導電型の第１のトランジスタと、前記制御ノードと前記第２電位ノードとの間に接続され、ゲート電極が前記出力ノードに接続された第１導電型の第２のトランジスタと、前記出力ノードと第１のノードとの間に接続され、前記制御ノードの電位に応じて、前記出力ノードと前記第１のノードとの電気的な接続を制御する第２導電型の第３のトランジスタと、前記制御ノードと第２のノードとの間に接続され、前記出力ノードの電位に応じて、前記制御ノードと前記第２のノードとの電気的な接続を制御する第２導電型の第４のトランジスタと、前記入力信号を前記第１のノードに出力する第１の駆動回路と、前記第１の駆動回路の出力に基づいて生成された、前記入力信号と相補的な電位を有する信号を前記第２のノードに出力する第２の駆動回路と、を有している。
【０００７】
第３の発明では、第１電位あるいは接地電位を有する入力信号の電位に応じて、前記接地電位あるいは前記第１電位とは異なる第２電位を有する出力信号を出力するレベルシフタ回路において、前記出力信号を出力する出力ノードと前記第２電位に設定された第２電位ノードとの間に接続され、ゲート電極が制御ノードに接続された第１導電型の第１のトランジスタと、前記制御ノードと前記第２電位ノードとの間に接続され、ゲート電極が前記出力ノードに接続された第１導電型の第２のトランジスタと、前記出力ノードと第１のノードとの間に接続され、前記制御ノードの電位に応じて、前記出力ノードと前記第１のノードとの電気的な接続を制御する第２導電型の第３のトランジスタと、前記制御ノードと第２のノードとの間に接続され、前記出力ノードの電位に応じて、前記制御ノードと前記第２のノードとの電気的な接続を制御する第２導電型の第４のトランジスタと、前記第１のノードと前記接地電位ノードとの間に接続され、前記入力信号の電位に応じて、前記第１のノードと前記接地電位ノードとの電気的な接続を制御する第２導電型の第５のトランジスタと、前記第２のノードと前記接地電位ノードとの間に接続され、前記入力信号に基づいて生成された、該入力信号と相補的な電位に応じて、前記第２のノードと前記接地電位ノードとの電気的な接続を制御する第２導電型の第６のトランジスタと、前記第１のノードと前記第２のノードとに接続され、該第１のノードと該第２のノードの電位をそれぞれ保持する保持回路と、を有している。
【０００８】
第４の発明では、第３の発明において、前記レベルシフタ回路は、前記第１のノードと前記第５のトランジスタとの間に接続され、制御信号に応じて、前記第１のノードと前記第５のトランジスタとの電気的な接続を制御する第１のスイッチ手段と、前記第２のノードと前記第６のトランジスタとの間に接続され、前記制御信号に応じて、前記第２のノードと前記第６のトランジスタとの電気的な接続を制御する第２のスイッチ手段と、を有している。
【０００９】
第５の発明では、第４の発明において、前記保持回路は、前記制御信号により、前記第１及び第２のスイッチ手段が共に前記第１及び第２のノードと前記第５及び第６のトランジスタとを電気的にそれぞれ遮断した状態の時に動作して、前記第１及び第２のノードの電位を保持し、前記制御信号により、前記第１及び第２のスイッチ手段が共に前記第１及び第２のノードと前記第５及び第６のトランジスタとを電気的にそれぞれ接続した状態の時に非動作状態となるように、活性化信号により動作制御される。
第６の発明では、第３〜第５の発明のいずれか１つにおいて、前記レベルシフタ回路は、前記第１と第２のノードに接続され、リセット信号に応じて、前記第１のノードと前記第２のノードの電位をそれぞれ異なる所定の電位に設定するリセット回路を有している。
【００１０】
【作用】
第１の発明によれば、以上のようにレベルシフタ回路を構成したので、第１の駆動回路は、入力信号の電位及び出力ノードの電位に応じて、制御ノードの電位を制御する。また、第２の駆動回路は、入力信号の相補的な電位及び制御ノードの電位に応じて、出力ノードの電位を制御する。第１のトランジスタは、出力ノードの電位に基づいてオン、オフ動作し、第２のトランジスタは、制御ノードの電位に基づいて第１のトランジスタとは相補的にオン、オフ動作する。  
【００１１】
第２の発明によれば、第２の駆動回路が、第２ノードを入力信号に基づいて生成された、入力信号と相補的な電位が与えられ、第１の駆動回路が、第１のノードには入力信号が与えられている。第２のトランジスタは、出力ノードの電位に基づいてオン、オフ動作し、第１のトランジスタは、制御ノードの電位に基づいて第２のトランジスタとは相補的にオン、オフ動作する。第４のトランジスタがオン状態のとき、第２のノードが制御ノードに接続される。また、第３のトランジスタがオン状態のとき、第１のノードが出力ノードに接続される。
第３の発明によれば、第１のトランジスタは、制御ノードの電位に基づいてオン、オフ動作し、第２のトランジスタは、出力ノードの電位に基づいて第１のトランジスタとは相補的にオン、オフ動作する。第３のトランジスタがオン状態のとき、第１のノードの電位が、出力ノードに供給される。また、第４のトランジスタがオン状態のとき、第２のノードの電位が制御ノードに供給される。保持回路は、それらの第１と第２のノードの電位を保持する。第５のトランジスタは、入力信号の電位に応じて、第１のノードと接地電位ノードの間の導通を制御し、第６のトランジスタは、入力信号に基づいて生成された、入力信号と相補的な電位に応じて、第２のノードと接地電位ノードの間の導通を制御する。
第４の発明によれば、第１及び第２のスイッチ手段は、制御信号に応じて、第１及び第２のノードと第５及び第６のトランジスタとの間を接続／遮断する。
第５の発明によれば、保持回路は、活性化信号により制御され、第１及び第２のスイッチ手段の遮断状態の時に第１及び第２のノードの電位を保持し、第１及び第２のスイッチ手段の接続状態の時に非動作状態となる。
第６の発明によれば、リセット回路は、リセット信号に応じて、第１と第２のノードの電位をそれぞれ異なる所定の電位に設定する。
【００１２】
【実施例】
（第１の実施例）
図１は、本発明の第１の実施例のレベルシフタ回路を示す回路図である。
このレベルシフタ回路は、入力端子２１から入力された第１電位（例えば、第１の電源電位Ｖｃｃ）と接地電位Ｖｓｓとの電位差を振幅とする入力信号φ２１のレベルを変換し、電源電位Ｖｃｃより電位の高い第２電位（例えば、第２の電源電位Ｖｐｐ）と接地電位Ｖｓｓ間の電位差を振幅とする出力信号φ２２を、出力端子２２から次段の回路へ供給する回路である。
図１のレベルシフタ回路は、入力信号φ２１を駆動して２値の電位の論理信号を出力する駆動用インバータ２３と、このインバータ２３の出力をノードＮ２３を介して入力し、インバータ２３の出力に対して逆相の論理信号をノードＮ２４から出力する駆動用インバータ２４とを、有している。また、このレベルシフタ回路は、第２電位ノード（例えば、電源電位Ｖｐｐノード）に各第１電極であるソースがそれぞれ接続され、各第２電極であるドレインと各制御電極であるゲートが互いに交差接続された第１のトランジスタのＰＭＯＳ２５及び第２のトランジスタのＰＭＯＳ２６を備え、かつ第１電位ノード（例えば、電源電位Ｖｃｃノード）と接地電位Ｖｓｓノード間に接続されて各ＰＭＯＳ２５及びＰＭＯＳ２６のゲートの電位をそれぞれ制御する第１の駆動回路３０及び第２の駆動回路４０を設けている。ＰＭＯＳ２６のゲートとＰＭＯＳ２５のドレインを接続する制御ノードＮ２５の電位は、第１の駆動回路３０で制御され、ＰＭＯＳ２５のゲートとＰＭＯＳ２６のドレインの接続ノードＮ２６の電位は、第２の駆動回路４０で制御される構成になっている。
第１の駆動回路３０は、ソースが電源電位Ｖｃｃノードに接続されてノードＮ２３の電位によってオン、オフ動作するＰＭＯＳ３１と、ＰＭＯＳ３１のドレインにドレインが直列接続され、ゲートに与えられたノードＮ２６の電位でオン、オフ動作する第３のトランジスタのＮＭＯＳ３２と、ＮＭＯＳ３２のソースにドレインがノードＮ３２で接続されてソースが接地電位Ｖｓｓノードに接続され、ノードＮ２３の電位によってオン、オフ動作するＮＭＯＳ３３とを、備えている。なお、ノードＮ３２とノードＮ２５は、同電位となるように接続され、ノードＮ２６の電位が出力ノードＮ４２及び出力端子２２を介して出力信号φ２２として出力される構成になっている。
第２の駆動回路４０は、ソースが電源電位Ｖｃｃノードに接続されてノードＮ２４の電位によってオン、オフ動作するＰＭＯＳ４１と、ＰＭＯＳ４１のドレインにドレインが直列接続されてゲートに与えられたノードＮ２５の電位でオン、オフ動作する第４のトランジスタであるＮＭＯＳ４２と、ＮＭＯＳ４２のソースにドレインがノードＮ４２で接続されてソースが接地電位Ｖｓｓノードに接続され、ノードＮ２４の電位によってオン、オフ動作するＮＭＯＳ４３とを、備えている。なお、ノードＮ４２とノードＮ２６は、同電位となるように接続されている。
【００１３】
図６は、図１の動作波形を示す図であり、図６を参照しつつ、図１のレベルシフタ回路の動作を説明する。
図６は、入力信号φ２１、ノードＮ２３、ノードＮ２４、ノードＮ２５、及び出力信号φ２２の電位が、それぞれ示されている。図６の（ａ）に示すように、入力信号φ２１の電位が電位Ｖｓｓであるとすると、各ノードＮ２３、ノードＮ２４の電位はぞれぞれ電位Ｖｃｃ、電位Ｖｓｓであり、ＰＭＯＳ２５はオフ状態、ＰＭＯＳ２６はオン状態となっている。また、ＮＭＯＳ３２はオン状態、ＮＭＯＳ４２はオフ状態となっている。ここで、入力信号φ２１の電位が電位Ｖｓｓから電位Ｖｃｃに変化すると、ノードＮ２３の電位は電位Ｖｃｃから電位Ｖｓｓになり、ＰＭＯＳ３１がオン状態、ＮＭＯＳ３３がオフ状態となる。その時、出力信号φ２２の電位、即ちノードＮ２６の電位は、電位Ｖｃｃよりも十分高いので、ノードＮ２５はＰＭＯＳ３１とＮＭＯＳ３２を介して、電源電位Ｖｃｃによってチャージアップされ始める。その後、インバータ２４によってノードＮ２４の電位が、電位Ｖｓｓから電位Ｖｃｃになり、ＰＭＯＳ４１がオフ状態に、ＮＭＯＳ４３がオン状態となって出力信号φ２２の電位が、そのＮＭＯＳ４３を介して放電されて電位Ｖｐｐから降下する。
この時には、ノードＮ２５の電位は、ＰＭＯＳ３１とＮＭＯＳ３３を介してチャージアップされているので、素早くＰＭＯＳ２６をオフ状態とすることができる。そのため、電源電位ＶｐｐからＰＭＯＳ２６を介して電位Ｖｓｓへ流れる貫通電流を少なくでき、かつ出力信号φ２２の電位が電位Ｖｓｓになることを高速にすることができる。また、出力信号φ２２が降下することにより、ＰＭＯＳ２５を介してノードＮ２５が、さらに、チャージアップされる。そして、出力信号φ２２の電位が十分下がるとＮＭＯＳ３２がオフ状態となるので、電源電位Ｖｐｐから電源電位Ｖｃｃへの貫通電流を防止できる。
【００１４】
次に、図６の（ｂ）に示すように、入力信号φ２１の電位が電位Ｖｃｃから電位Ｖｓｓに変化すると、ノードＮ２３の電位は電位Ｖｓｓから電位Ｖｃｃになり、ＰＭＯＳ３１がオフ状態、ＮＭＯＳ３３がオン状態となる。その時、ノードＮ２５の電位は、電位Ｖｐｐから降下し始める。
また、インバータ２４によってノードＮ２４の電位が、電位Ｖｃｃから電位Ｖｓｓになり、ＰＭＯＳ４１がオン状態、ＮＭＯＳ４３がオフ状態となる。その時、ノードＮ２５の電位は電位Ｖｃｃよりも十分高いので、ＰＭＯＳ４１とＮＭＯＳ４２を介して出力信号φ２２の電位が、チャージアップされ始める。ノードＮ２５の電位が降下するのとＰＭＯＳ４１とＮＭＯＳ４２を介したチャージアップが同時に行われるので、素早くＰＭＯＳ２５をオフ状態とすることができ、電源電位ＶｐｐからＰＭＯＳ２５を介して電位Ｖｓｓへ流れる貫通電流を少なくできる。さらに、出力信号φ２２の電位が電位Ｖｐｐになることを高速にすることができる。また、ノードＮ２５の電位が下がることによってＰＭＯＳ２６がオン状態となり、このＰＭＯＳ２６を介して出力信号φ２２のチャージアップが継続される。さらに、ＮＭＯＳ４２によっても、チャージアップが加速される。そして、ノードＮ２５の電位が十分下がると、ＮＭＯＳ４２がオフ状態となるので、電源電位Ｖｐｐから電源電位Ｖｃｃへの貫通電流を防止できる。
図７は、貫通電流の比較を示す図であり、従来の図２における貫通電流と図１のレベルシフタ回路の貫通電流が示されている。図７中の（１）は、従来の貫通電流、（２）が本実施例の貫通電流であり、本実施例の場合、貫通電流の量も流れている時間も少なくなっている。
以上のように、本実施例では、入力信号φ２１の電位が電位Ｖｓｓから電位Ｖｃｃに変化した場合、ＰＭＯＳ２５がオン状態になる前にＮＭＯＳ３２によってノードＮ２５がチャージアップされる。従って、各ノードＮの電圧変化がより高速化されると共に、電源電位Ｖｐｐから接地電位Ｖｓｓへの貫通電流が小さくなる。また、ノードＮ２６の電位が、十分低く（もしくは接地電位Ｖｓｓに）なった時点で、ＮＭＯＳ３２がオフ状態となっており、電源電位Ｖｐｐから電源電位Ｖｃｃへの定常電流が流れない。一方、入力信号φ２１の電位が電位Ｖｃｃから電位Ｖｓｓに変化した場合、ＰＭＯＳ２６がオン状態になる前にＮＭＯＳ４２によって出力信号φ２２の電位がチャージアップされる。従って、各ノードＮの電圧変化がより高速化されると共に、電源電位Ｖｐｐから接地電位Ｖｓｓへの貫通電流が小さくなる。また、ノードＮ２５の電位が、十分低く（もしくは接地電位Ｖｓｓに）なった時点で、ＮＭＯＳ４２がオフ状態となり、電源電位Ｖｐｐから電源電位Ｖｃｃへの定常電流が流れない。
【００１５】
（第２の実施例）
図８は、本発明の第２の実施例のレベルシフタ回路を示す回路図である。
図８のレベルシフタ回路は、入力端子５１から入力された第１の電源電位Ｖｃｃと接地電位Ｖｓｓとの電位差を振幅とする入力信号φ５１のレベルを変換し、電源電位Ｖｃｃより電位の高い第２の電源電位Ｖｐｐと接地電位Ｖｓｓ間の電位差を振幅とする出力信号φ５２を、出力端子５２から次段の回路へ供給する回路である。
図８のレベルシフタ回路は、入力信号φ５１を駆動して２値の電位の論理信号を出力する第１の駆動回路であるインバータ５３と、インバータ５３の出力を第２のノードＮ５３を介して入力し、インバータ５３の出力に対して逆相の論理信号を第１のノードＮ５４から出力する第２の駆動回路であるインバータ５４とを有している。また、このレベルシフタ回路は、電源電位Ｖｐｐに各第１電極であるソースがそれぞれ接続され、かつ各第２電極であるドレインと各制御電極であるゲートが互いに交差接続された第１のトランジスタのＰＭＯＳ５５及び第２のトランジスタのＰＭＯＳ５６を備え、ＰＭＯＳ５５のドレイン及びＰＭＯＳ５６のゲートを接続する出力ノードＮ５５とインバータ５３の出力との間にドレイン及びソースの接続された第３のトランジスタであるＮＭＯＳ５７と、ＰＭＯＳ５６のドレイン及びＰＭＯＳ５５のゲートを接続する制御ノードＮ５６とインバータ５４の出力との間にドレイン及びソースの接続された第４のトランジスタであるＮＭＯＳ５８とを、設けている。ＮＭＯＳ５７のゲートは、ノードＮ５６に接続され、ＮＭＯＳ５８のゲートは、ノードＮ５５に接続され、そのノードＮ５５が出力端子５２に接続されて出力信号φ５２の電位を出力する構成になっている。
【００１６】
図９は、図８の動作波形を示す図であり、図９を参照しつつ、図８のレベルシフタ回路の動作を説明する。
図９は、入力信号φ５１、ノードＮ５３、ノードＮ５４、ノードＮ５６、及び出力信号φ５２の各電位が示されている。図９の（ａ）のように、入力信号φ５１の電位が電位Ｖｓｓであるとすると、ノードＮ５３の電位は電位Ｖｃｃ、ノードＮ５４の電位は電位Ｖｓｓ、ノードＮ５６の電位は電位Ｖｓｓ、及び出力信号φ５２の電位は電位Ｖｐｐとなっている。そのため、ＰＭＯＳ５５はオン状態、ＰＭＯＳ５６はオフ状態，ＮＭＯＳ５７はオフ状態、及びＮＭＯＳ５８はオン状態となっている。
入力信号φ５２の電位が、電位Ｖｓｓから電位Ｖｃｃに変化すると、インバータ５３によってノードＮ５３の電位は、電位Ｖｃｃから電位Ｖｓｓとなる。また、インバータ５４によってノードＮ５４の電位は、電位Ｖｓｓから電位Ｖｃｃに変化する。このとき、ＮＭＯＳ５８のゲートの電位は、電位Ｖｐｐであり、ノードＮ５６の電位は、ＮＭＯＳ５８を介してプリチャージされる。その結果、ＰＭＯＳ５５のオン抵抗がまず大きくなり、その後ＮＭＯＳ５７がオン状態となり、出力信号φ５２の電位が、電位Ｖｐｐから下がり始める。従って、貫通電流を特に低減できる。また、出力信号φ５２の電位が下がることにより、ＮＭＯＳ５８がオフ状態となり、ＰＭＯＳ５６がオン状態となる。そのため、ノードＮ５６の電位が電位Ｖｐｐに上昇する。このように、本実施例では、ＮＭＯＳ５８がオフ状態となってから、ノードＮ５６の電位が電位Ｖｐｐに上昇するので、第１の実施例よりも、さらに、電源電位Ｖｐｐからの貫通電流を少なくできる。
【００１７】
次に、図９の（ｂ）に示すように、入力信号φ５１の電位が、電位Ｖｃｃから電位Ｖｓｓに変化すると、インバータ５３によってノードＮ５３の電位は、電位Ｖｓｓから電位Ｖｃｃとなる。また、インバータ５４によってノードＮ５４の電位は、電位Ｖｃｃから電位Ｖｓｓに変化する。このとき、ＮＭＯＳ５７のゲートの電位は電位Ｖｐｐであり、出力信号φ５２の電位は、ＮＭＯＳ５７を介してプリチャージされる。その結果、ＰＭＯＳ５６のオン抵抗がまず大きくなり、その後ＮＭＯＳ５８がオン状態となるので、貫通電流を特に低減できる。ノードＮ５６の電位は、ＮＭＯＳ５８がオン状態になることで、電位Ｖｐｐより下がり始める。ノードＮ５６の電位が下がることによって、ＮＭＯＳ５７がオフ状態となり、ＰＭＯＳ５５がオン状態になる。これにより、出力信号φ５２の電位は、電位Ｖｐｐまで上昇する。この場合も、出力信号φ５２の電位は、ＮＭＯＳ５７がオフ状態となってから、電位Ｖｐｐまで上昇するので、電源電位Ｖｐｐから電源電位Ｖｃｃへの定常的な貫通電流を防止できる。
以上のように、本実施例では、入力信号φ５１の電位が電位Ｖｓｓから電位Ｖｃｃになるとき、まず、ノードＮ５６の電位がＮＭＯＳ５８を介してプリチャージされる。そして、ＰＭＯＳ５５のオン抵抗が大きくなった後にＮＭＯＳ５７が、オン状態となるので、電源電位Ｖｐｐから接地電位Ｖｓｓへの貫通電流が抑えられる。また、出力信号φ５２の電位が電位Ｖｐｐになった時点では、ＮＭＯＳ５８がオフ状態となっているので、電源電位Ｖｐｐから電源電位Ｖｃｃへの定常的な貫通電流を防止できる。一方、図９の（ｂ）に示すように、入力信号φ５１の電位が電位Ｖｃｃから電位Ｖｓｓになる場合も同様に、貫通電流を低減できる。
【００１８】
（第３の実施例）
図１０は、本発明の第３の実施例のレベルシフタ回路を示す回路図である。
図１０のレベルシフタ回路は、制御信号φｃが入力されているときに、入力端子６１から入力された第１の電源電位Ｖｃｃと接地電位Ｖｓｓとの電位差を振幅とする入力信号φ６１のレベルを変換し、電源電位Ｖｃｃより電位の高い第２の電源電位Ｖｐｐと接地電位Ｖｓｓ間の電位差を振幅とする出力信号φ６２を、出力端子６２から次段の回路へ供給する回路である。また、制御信号φｃの電位が電位Ｖｓｓのときには、入力信号φ６１の電位に関わらず出力信号φ６２の電位を一定にする機能を有している。
図１０のレベルシフタ回路は、入力信号φ６１を駆動するインバータ６３と、電源電位Ｖｐｐノードに各第１電極であるソースがそれぞれ接続され、かつ各第２電極であるドレインと各制御電極であるゲートが互いに交差接続された第１のトランジスタのＰＭＯＳ６５及び第２のトランジスタのＰＭＯＳ６６と、ＰＭＯＳ６５のドレイン及びＰＭＯＳ６６のゲートを接続する制御ノードＮ６５にドレインの接続された第３のトランジスタであるＮＭＯＳ６７と、ＰＭＯＳ６６のドレイン及びＰＭＯＳ６５のゲートが接続された出力ノードＮ６６にドレインの接続された第４のトランジスタのＮＭＯＳ６８とを、備えている。各ＮＭＯＳ６７，６８のゲートは、ノードＮ６６とノードＮ６５にそれぞれ接続されている。
このレベルシフタ回路は、さらに、各ＮＭＯＳ６７，６８のソース間に接続されて電源電位Ｖｃｃ及び接地電位Ｖｓｓ間の電位差で動作し、それらＮＭＯＳ６７，６８のソース側の第１のノードＮ６７及び第２のノードＮ６８の電位をそれぞれ保持する保持回路である電位保持手段７０と、制御信号φｃに応じて各ノードＮ６７，６８と接地電位Ｖｓｓ間を接続するスイッチ手段８０と、入力信号φ６１及びインバータ６３の出力の電位に基づき、各ノードＮ６７，６８を接地電位Ｖｓｓにそれぞれ接続する第５のトランジスタのＮＭＯＳ９１及び第６のトランジスタのＮＭＯＳ９２とを、設けている。電位保持手段７０は、入力と出力を互いの出力と入力に接続したインバータ７０ａと７０ｂとで構成され、スイッチ手段８０は、制御信号φｃをゲートに入力した第１のスイッチ手段のＮＭＯＳ８１と第２のスイッチ手段のＮＭＯＳ８２とで構成されている。
図１１は、図１０の動作波形を示す図であり、各入力信号φ６１、出力信号φ６２、ノードＮ６３、ノードＮ６５、ノードＮ６７、及びノードＮ６８の電位がそれぞれ示されている。図１１を参照しつつ、図１０のレベルシフタ回路の動作を説明する。
【００１９】
図１１の（ａ）のように、入力信号φ６１の電位が電位Ｖｓｓ、かつ制御信号φｃが電位Ｖｃｃとすると、ノードＮ６３の電位は電位Ｖｃｃ、ノードＮ６７の電位は電位Ｖｓｓ、ノードＮ６８の電位は電位Ｖｃｃ、ノードＮ６５の電位は電位Ｖｓｓ、及び出力信号φ６２の電位は電位Ｖｐｐとなっている。即ち、各ＰＭＯＳ６６、ＮＭＯＳ６７、ＮＭＯＳ８１、及びＮＭＯＳ９１は、オン状態である。
入力信号φ６１の電位が、電位Ｖｓｓから電位Ｖｃｃになると、インバータ６３によってノードＮ６３の電位が、電位Ｖｃｃから電位Ｖｓｓに変化し、ＮＭＯＳ９１がオフ状態となる。そして、ＮＭＯＳ９２がオン状態、ノードＮ６８の電位が電位Ｖｓｓになり、インバータ７０ｂによってノードＮ６７の電位が電位Ｖｃｃとなる。そのため、ＮＭＯＳ６７を介してノードＮ６５の電位がプリチャージされるので、ＰＭＯＳ６６を介して接地電位Ｖｓｓに流れる貫通電流が抑えられる。また、ＮＭＯＳ６８を介して出力信号φ６２の電位が電位Ｖｓｓにディスチャージされる。一方、ＰＭＯＳ６５を介してノードＮ６５がさらに電位Ｖｐｐにプリチャージされて貫通電流を低減している。
制御信号φｃの電位が電位Ｖｓｓである場合、２つのＮＭＯＳ８１，８２は、オフ状態であり、ノードＮ６７は電位Ｖｃｃ、ノードＮ６８は電位Ｖｓｓに保持される。そのため、出力信号φ６２の電位は、電位Ｖｓｓのままとなる。
次に、図１１の（ｂ）に示すように、入力信号φ６１の電位が電位Ｖｓｓから電位Ｖｃｃになると、インバータ６３によってノードＮ６３の電位が電位Ｖｓｓから電位Ｖｃｃに変化し、ＮＭＯＳ９２がオフ状態となる。そして、ＮＭＯＳ９１がオン状態、及びノードＮ６７の電位が電位Ｖｓｓになり、インバータ７０ａによってノードＮ６８の電位が電位Ｖｃｃとなる。そのため、ＮＭＯＳ６８を介して出力信号φ６２の電位がプリチャージされるので、ＰＭＯＳ６５を介して接地電位Ｖｓｓに流れる貫通電流が抑えられる。また、ＮＭＯＳ６７を介してノードＮ６５の電位が電位Ｖｓｓにディスチャージされる。一方、ＰＭＯＳ６６を介して出力信号φ６２が、さらに電位Ｖｐｐにプリチャージされて貫通電流を低減している。
以上のように、本実施例では、入力信号φ６１が電位Ｖｓｓと電位Ｖｃｃ間で変化し、スイッチ手段８０のＮＭＯＳ８１，８２がオン状態のとき、各インバータ７０ａ，７０ｂによってＮＭＯＳ６７，６８のソースのノードＮ６７，６８の各電位が、電位Ｖｃｃまたは電位Ｖｓｓに確定され、ＮＭＯＳ６７，６８を介してノードＮ６５もしくはノードＮ６６がプリチャージされる。そのため、消費電力の少ないラッチ機能を有するレベルシフタ回路とすることができる。また、スイッチ手段８０のＮＭＯＳ８１，８２がオフ状態のとき、入力信号φ６１に関係なく出力信号φ６２の電位を保持することができる。
【００２０】
（第４の実施例）
第４の実施例は、図１０の第３の実施例における電位保持手段７０を、ＭＯＳトランジスタで構成した電位保持手段１００に置き換えたものである。図１２は、本発明の第４の実施例に用いられる保持回路である電位保持手段１００を示す回路図である。
この電位保持手段１００は、電源電位Ｖｃｃに各第１電極であるソースがそれぞれ接続され、かつ各第２電極であるドレインと各制御電極であるゲートが互いに交差接続されたＰＭＯＳ１０１及びＰＭＯＳ１０２と、そのＰＭＯＳ１０１のドレイン及びＰＭＯＳ１０２のゲートの接続ノードＮ１０１にドレインの接続されたＮＭＯＳ１０３と、ＰＭＯＳ１０２のドレイン及びＰＭＯＳ１０１のゲートの接続ノードＮ１０２にドレインの接続されたＮＭＯＳ１０４とを、備えている。各ＮＭＯＳ１０３，１０４のゲートは、ノードＮ１０２とノードＮ１０１にそれぞれ交差接続されている。２つのＮＭＯＳ１０３，１０４のソースには、活性化信号φ１０１の電位に基づいてオン、オフ動作し、オン状態のときに該ＮＭＯＳ１０３，１０４のソースを接地電位Ｖｓｓノードに接続するＮＭＯＳ１０５が、設けられている。ノードＮ１０１及びノードＮ１０２が、図１０中の点Ａ及び点Ｂに接続される。
次に、図１２の電位保持手段１００を有した図１０のレベルシフタ回路の動作を、図１０及び図１１を参照しつつ説明する。
本実施例では、第３の実施例のレベルシフタ回路における電位保持手段７０を電位保持手段１００に置き換えているので、入力信号φ６１が変化するとき、活性化信号φ１０１を電位Ｖｓｓとすることで、ＮＭＯＳ１０５がオフ状態となる。そのため、電位保持手段１００における電源電位Ｖｃｃから接地電位Ｖｓｓへの貫通電流が、低減される。この第４の実施例における他の動作は、第３の実施例と同様であり、消費電力の少ないラッチ機能を有するレベルシフタ回路とすることができる。また、スイッチ手段８０のＮＭＯＳ８１，８２がオフ状態のときＮＭＯＳ１０５をオン状態にすることにより、入力信号φ６１に関係なく出力信号φ６２の電位を保持することができる。
【００２１】
（第５の実施例）
図１３は、リセット手段を示す回路図である。
第５の実施例は、図１０の第３の実施例にリセット回路である図１３のリセット手段１１０を設けている。リセット手段１１０は、図１０のレベルシフタ回路の第１のノードＮ６７及び第２のノードＮ６８間に端子Ｃ及び端子Ｄを接続され、リセット信号φｒに基づいてノードＮ６７及びノードＮ６８の電位を確定する。
リセット手段１１０は、第１電極のドレインが端子Ｃに接続され、第２電極のソースを接地電位Ｖｓｓノードに接続したＮＭＯＳ１１１と、ドレインが電源電位Ｖｃｃノードに接続され、ソースが端子Ｄに接続されたＰＭＯＳ１１２とを有している。リセット信号φｒはＮＭＯＳ１１１のゲートに入力され、そのリセット信号φｒがインバータ１１３を介してＰＭＯＳ１１２のゲートにも入力される構成になっている。
【００２２】
次に、図１３のリセット手段１１０を備えたレベルシフタ回路の動作について図１０を参照しつつ説明する。
リセット信号φｒが、例えば電位Ｖｃｃとなると、ＮＭＯＳ１１１がオン状態となり、ノードＮ６７の電位が電位Ｖｓｓに設定される。同時に、ノードＮ６８の電位が電位Ｖｃｃに設定され、出力信号φ６２の電位は電源電位Ｖｐｐとなる。即ち、リセット動作が実施される。リセット信号φｒが入力されない状態（即ち、リセット信号φｒの電位が電位Ｖｓｓ）のときは、ＮＭＯＳ１１１及びＰＭＯＳ１１２は、オフ状態であり、図１０のレベルシフタ回路は、図１１に示されるような通常の動作を行う。
以上のように、本実施例では、レベルシフタ回路にリセット手段１１０を設けているので、入力信号φ６１の電位に関わらず出力をリセットすることができる。
なお、本発明は、上記実施例に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１）  第１から第５の実施例における各ＰＭＯＳ及びＮＭＯＳは、それぞれチャネルをそれぞれ変更して、ＮＭＯＳ及びＰＭＯＳとし、電源電位Ｖｃｃと接地電位Ｖｓｓ間の振幅を有する入力信号を入力して、電源電位Ｖｃｃと接地電位Ｖｓｓよりも低い電位の第２電位（例えば、電源電位Ｖｂｂ）間で振幅する信号に変換するレベルシフタ回路としてもよい。この場合にも、第１から第５の実施例と同様の効果を発揮し、電源電位Ｖｂｂにおける低消費電力化と高速化を実現する。
（２）  第１から第５の実施例における各ＰＭＯＳ及びＮＭＯＳは、ＰＮＰ型及びＮＰＮ型バイポーラトランジスタで構成することも可能である。
（３）  リセット手段１１０の第１のノードＮ６７と第２のノードＮ６８に対する接続は、逆に接続してもよい。この場合には、ノードＮ６７の電位が第１の電源電位Ｖｃｃに設定され、ノードＮ６８の電位が接地電位Ｖｓｓに設定される。
【００２３】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、制御ノード及び出力ノードの電位を制御する第１，第２の駆動回路を設けているので、例えば、入力信号の電位が接地電位と第１電位間で変化したとき、制御ノードが、接地電位から第２電位までプリチャージされる。また、第１の駆動回路を介してそのプリチャージを加速することができるので、遅延時間を短くすることができる。これにより、第２のトランジスタが早くオフ状態になり、第２電位ノードから接地電位ノードに流れる貫通電流を低減できる。さらに、制御ノードの電位が十分高くなると、第２電位ノードから第１電位ノードへの貫通電流を少なくすることができる。結果として、例えば、内部昇圧回路等で第２電位を生成する半導体集積装置等において、該内部昇圧回路の負担を軽減する。  
第２の発明によれば、制御ノード及び出力ノードに対して第１，第２の駆動回路の出力電位を供給する第３及び第４のトランジスタを設けているので、例えば、入力信号の電位が接地電位と第１電位間で変化したとき、出力ノードが、接地電位から第２電位までプリチャージされるのに対し、まず、第４のトランジスタを介して出力ノードがプリチャージされ、第１のトランジスタのオン抵抗が大きくなった後に、第３のトランジスタがオン状態となる。そのため、貫通電流を少なくすることができる。また、出力ノードの電位が十分高くなると、第４のトランジスタはオフ状態となるので、第２電位ノードから第１電位ノードへの貫通電流を少なくすることができる。結果として、貫通電流を低減し、低消費電力のレベルシフタ回路を実現できる。
【００２４】
第３及び第４の発明によれば、第１及び第２のスイッチ手段が接続状態の場合、入力信号の電位が接地電位と第１電位間で変化したとき、保持回路によって第１及び第２のノードの電位が、第１電位または接地電位に確定され、その第１及び第２のノードの電位に基づいて、制御ノード及び出力ノードがプリチャージされる。そのため、消費電力の少ないラッチ機能を有するレベルシフタ回路とすることができる。また、第１及び第２のスイッチ手段が遮断状態のとき、入力信号に関係なく出力信号の電位を保持することができる。
第５の発明によれば、第４の発明における保持回路を、活性化信号により制御しているので、消費電力を低減できる。
第６の発明によれば、リセット回路を設けているので、入力信号の電位に関わらず出力信号の電位をリセットすることができる。  
【図面の簡単な説明】
【図１】本発明の第１の実施例のレベルシフタ回路を示す回路図である。
【図２】第１の従来例のレベルシフタ回路を示す回路図である。
【図３】図２の動作波形を示す図である。
【図４】第２の従来例のレベルシフタ回路を示す回路図である。
【図５】図４の動作波形を示す図である。
【図６】図１の動作波形を示す図である。
【図７】貫通電流の比較を示す図である。
【図８】本発明の第２の実施例のレベルシフタ回路を示す回路図である。
【図９】図８の動作波形を示す図である。
【図１０】本発明の第３の実施例のレベルシフタ回路を示す回路図である。
【図１１】図１０の動作波形を示す図である。
【図１２】本発明の第４の実施例に用いられる電位保持手段を示す回路図である。
【図１３】リセット手段を示す回路図である。
【符号の説明】
２５，５６，６５                    ＰＭＯＳ（第１のトランジスタ）
２６，５５，６６                    ＰＭＯＳ（第２のトランジスタ）
３２，５８，６７ ＮＭＯＳ（第３のトランジスタ）
４２，５７，６８ ＮＭＯＳ（第４のトランジスタ）
５３ 第２の駆動回路
５４ 第１の駆動回路
７０，１００                        電位保持手段（保持回路）
８１，８２ 第１，第２のスイッチ手段
９１ ＮＭＯＳ（第５のトランジスタ）
９２ ＮＭＯＳ（第６のトランジスタ）
Ｖｃｃ                              第１の電源電位（第１電位）
Ｖｐｐ                              第２の電源電位（第２電位）
Ｖｓｓ                              接地電位
【図１】
0003625851.tif 000002
【図２】
0003625851.tif 000003
【図３】
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【図４】
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【図５】
0003625851.tif 000006
【図６】
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【図７】
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【図８】
0003625851.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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