(57)【特許請求の範囲】
【請求項１】
半導体基板での第１導電型の半導体領域（１）の表層部に形成された第２導電型のチャネル領域（２）と、
前記チャネル領域（２）の表層部に形成された第１導電型の複数のソースまたはエミッタ領域（３）と、
前記第１導電型の半導体領域（１）の表面側において少なくとも前記チャネル領域（２）の一部領域に対しゲート絶縁膜（４）を介して配置された複数のゲート電極（５）と、
前記第１導電型の半導体領域（１）の表面側においてセル毎のコンタクトホール（８）を通して前記ソースまたはエミッタ領域（３）と接するように配置された複数のソースまたはエミッタ電極（７）と、
を備えたパワーＭＯＳトランジスタにおいて、
前記ソースまたはエミッタ用コンタクトホール（８）内及びその周辺部であるソースまたはエミッタセルの内部には基板電位をとるためのボディコンタクト領域を設けずに当該セルの外部において設けられる複数のボディコンタクト領域（１４）と、
前記第１導電型の半導体領域（１）の表面側においてセル毎のコンタクトホール（１６）を通して前記ボディコンタクト領域（１４）と接するように配置された複数の基板電位専用電極（１５）とをさらに設け、
第１層配線を用いて形成される前記複数のソースまたはエミッタ電極（７）を、第２層配線を用いて形成されるソースまたはエミッタ配線（１８）に接続することによって前記複数のソースまたはエミッタ領域（３）を連結するとともに、該連結されたソースまたはエミッタ領域（３）を、トランジスタ形成領域上に形成されるソースまたはエミッタ配線（１８）を通じて電位が印加されるものとする一方で、
前記複数の基板電位専用電極（１５）を、前記基板電位配線（２２）に接続することによって前記複数のボディコンタクト領域（１４）を連結するとともに、該連結されたボディコンタクト領域を、トランジスタ形成領域の外周部にて連結される基板電位配線（２２）を通じて電位が印加されるものとすることを特徴とするパワーＭＯＳトランジスタ。
【請求項２】
前記トランジスタ形成領域は、列を成して並べられるソースまたはエミッタセル群が多数並列されてなり、前記複数のボディコンタクト領域（１４）は、本来ソースまたはエミッタセルが配置されるべき位置に形成されるものであって、前記基板電位配線（２２）のうち、前記ソースまたはエミッタセルのセル列に沿って延設される部分は、ソースまたはエミッタ配線（１８）と直交されていることを特徴とする請求項１に記載のパワーＭＯＳトランジスタ。
【請求項３】
前記ソースまたはエミッタセルの外部に設けたボディコンタクト領域（１４）から延びる基板電位専用電極（１５）に基板電位を制御する基板電位制御回路（４０，５０，９０）を接続したことを特徴とする請求項１または２に記載のパワーＭＯＳトランジスタ。
【請求項４】
前記基板電位制御回路（４０）は、ゲート電極（５）と基板の電位差をトランジスタのオン・オフで一定とする電圧を加えるものであることを特徴とする請求項３に記載のパワーＭＯＳトランジスタ。
【請求項５】
前記基板電位制御回路（５０）は、トランジスタ・オフ時に基板に逆バイアスをかけるものであることを特徴とする請求項３に記載のパワーＭＯＳトランジスタ。
【請求項６】
前記ボディコンタクト領域（１４）がトランジスタ形成領域内において複数連結されており、前記基板電位制御回路（９０）は、これら連結された各ボディコンタクト領域（１４）に対応するトランジスタセルを独立してオン・オフ制御するようにしたものであることを特徴とする請求項３に記載のパワーＭＯＳトランジスタ。
【請求項７】
半導体基板での第１導電型の半導体領域（１）の表層部に形成された第２導電型のチャネル領域（２）と、
前記チャネル領域（２）の表層部に形成された第１導電型のソースまたはエミッタ領域（３）と、
前記第１導電型の半導体領域（１）の表面側において少なくとも前記チャネル領域（２）の一部領域に対しゲート絶縁膜（４）を介して配置されたゲート電極（５）と、
前記第１導電型の半導体領域（１）の表面側においてセル毎のコンタクトホール（８）を通して前記ソースまたはエミッタ領域（３）と接するように配置されたソースまたはエミッタ電極（７）と、
を備えたパワーＭＯＳトランジスタにおいて、
前記ソースまたはエミッタ用コンタクトホール（８）内及びその周辺部であるソースまたはエミッタセルの内部には基板電位をとるためのボディコンタクト領域を設けずに当該セルの外部においてボディコンタクト領域（１４）を設け、
前記ソースまたはエミッタセルの外部に設けたボディコンタクト領域（１４）から延びる基板電位専用電極（１５）に基板電位を制御する基板電位制御回路（４０）を接続し、該基板電位制御回路（４０）によって、ゲート電極（５）と基板の電位差をトランジスタのオン・オフで一定とする電圧を加えることを特徴とするパワーＭＯＳトランジスタ。
【請求項８】
半導体基板での第１導電型の半導体領域（１）の表層部に形成された第２導電型のチャネル領域（２）と、
前記チャネル領域（２）の表層部に形成された第１導電型のソースまたはエミッタ領域（３）と、
前記第１導電型の半導体領域（１）の表面側において少なくとも前記チャネル領域（２）の一部領域に対しゲート絶縁膜（４）を介して配置されたゲート電極（５）と、
前記第１導電型の半導体領域（１）の表面側においてセル毎のコンタクトホール（８）を通して前記ソースまたはエミッタ領域（３）と接するように配置されたソースまたはエミッタ電極（７）と、
を備えたパワーＭＯＳトランジスタにおいて、
前記ソースまたはエミッタ用コンタクトホール（８）内及びその周辺部であるソースまたはエミッタセルの内部には基板電位をとるためのボディコンタクト領域を設けずに当該セルの外部においてボディコンタクト領域（１４）を設けるとともに、このボディコンタクト領域（１４）をトランジスタ形成領域内において複数設け、
前記ソースまたはエミッタセルの外部に設けたボディコンタクト領域（１４）から延びる基板電位専用電極（１５）に基板電位を制御する基板電位制御回路（９０）を接続し、該基板電位制御回路（９０）によって、各ボディコンタクト領域（１４）に対応するトランジスタセルを独立してオン・オフ制御することを特徴とするパワーＭＯＳトランジスタ。
【請求項９】
請求項１に記載のパワーＭＯＳトランジスタにおいて、
前記半導体基板の表層部に形成された第１導電型の複数のドレインまたはコレクタ領域（１０）と、
前記第１導電型の半導体領域（１）の表面側においてセル毎のコンタクトホール（１２）を通して前記ドレインまたはコレクタ領域（１０）と接するように配置された複数のドレインまたはコレクタ電極（１１）とを備え、
第１層配線を用いて形成される前記複数のドレインまたはコレクタ電極（１１）を、第２層配線を用いて形成されるドレインまたはコレクタ配線（１９）に接続することによって前記複数のドレインまたはコレクタ領域（１０）を連結するとともに、該連結されたドレインまたはコレクタ領域（１０）を、トランジスタ形成領域上に形成されるドレインまたはコレクタ配線（１９）を通じて電位が取り出されるものとすることを特徴とするパワーＭＯＳトランジスタ。
【請求項１０】
請求項９に記載のパワーＭＯＳトランジスタにおいて、
前記トランジスタ形成領域は、列を成して並べられるソースまたはエミッタセル群と、ドレインまたはコレクタセル群とが多数並列されてなり、前記複数のボディコンタクト領域（１４）は、本来ソースまたはエミッタセルが配置されるべき位置に形成されるものであって、前記基板電位配線（２２）のうち、前記ソースまたはエミッタセルのセル列に沿って延設される部分は、ソースまたはエミッタ配線（１８）、および、ドレインまたはコレクタ配線（１９）と直交されていることを特徴とするパワーＭＯＳトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はパワーＭＯＳトランジスタに関するものである。
【０００２】
【従来の技術】
従来技術として、多層配線構造を用いたストライプ型ＬＤＭＯＳにおいては、多層配線を用いることによって配線領域を縮小して配線抵抗を低減することができる。この構造の一例を図２０，２１に示す。この場合、図２０の平面図で示すごとくストライプ型のコンベンショナル構造を有している。そして、ソース・ドレイン・ゲートの各端子はそれぞれ別の配線を引き出しているが、基板電位に関しては、図２１に示すごとくソースセルにおいてコンタクトホール１００を大きくしＮ＋ソース領域１０１に加えてＰ＋ボディコンタクト領域１０２を形成してソースと共通で基板電位をとっている。また、基板電位とソースの電位を独立に制御するには、図２２に示すように、ソースセルにおけるコンタクト部分を大きくする必要があり、ソースセルの占有面積が大きくなり、その結果、素子面積が大きくなってしまう問題があった。
【０００３】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、素子面積の縮小化を図りつつ所望の基板電位をとることができるパワーＭＯＳトランジスタを提供することにある。
【０００４】
【課題を解決するための手段】
請求項１に記載のパワーＭＯＳトランジスタは、ソースまたはエミッタ用コンタクトホール内及びその周辺部であるソースまたはエミッタセルの内部には基板電位をとるためのボディコンタクト領域を設けずに当該セルの外部において設けられる複数のボディコンタクト領域と、第１導電型の半導体領域の表面側においてセル毎のコンタクトホールを通して前記ボディコンタクト領域と接するように配置された複数の基板電位専用電極とをさらに設け、第１層配線を用いて形成される前記複数のソースまたはエミッタ電極を、第２層配線を用いて形成されるソースまたはエミッタ配線に接続することによって前記複数のソースまたはエミッタ領域を連結するとともに、該連結されたソースまたはエミッタ領域を、トランジスタ形成領域上に形成されるソースまたはエミッタ配線を通じて電位が印加されるものとする一方で、前記複数の基板電位専用電極を、前記基板電位配線に接続することによって前記複数のボディコンタクト領域を連結するとともに、該連結されたボディコンタクト領域を、トランジスタ形成領域の外周部にて連結される基板電位配線を通じて電位が印加されるものとすることを特徴としている。これにより、素子面積の縮小化を図りつつ所望の基板電位をとることができる。
【０００５】
請求項２に記載のパワーＭＯＳトランジスタは、請求項１に記載のパワーＭＯＳトランジスタにおいて、前記トランジスタ形成領域は、列を成して並べられるソースまたはエミッタセル群が多数並列されてなり、前記複数のボディコンタクト領域は、本来ソースまたはエミッタセルが配置されるべき位置に形成されるものであって、前記基板電位配線のうち、前記ソースまたはエミッタセルのセル列に沿って延設される部分は、ソースまたはエミッタ配線と直交されていることを特徴としている。そして、請求項３に記載のように、ソースまたはエミッタセルの外部に設けたボディコンタクト領域から延びる基板電位専用電極に基板電位を制御する基板電位制御回路を接続する。これにより、汎用性が増すことになる。
【０００６】
請求項４に記載のパワーＭＯＳトランジスタは、請求項３に記載のパワーＭＯＳトランジスタにおいて、基板電位制御回路は、ゲート電極と基板の電位差をトランジスタのオン・オフで一定とする電圧を加えるものであることを特徴としている。これにより、スイッチング特性を向上させることができる。
【０００７】
請求項５に記載のパワーＭＯＳトランジスタは、請求項３に記載のパワーＭＯＳトランジスタにおいて、基板電位制御回路は、トランジスタ・オフ時に基板に逆バイアスをかけるものであることを特徴としている。これにより、閾値電圧Ｖｔの最適化を図ることができる。
【０００８】
請求項６に記載のパワーＭＯＳトランジスタは、請求項３に記載のパワーＭＯＳトランジスタにおいて、ボディコンタクト領域がトランジスタ形成領域内において複数連結されており、基板電位制御回路は、これら連結された各ボディコンタクト領域に対応するトランジスタセルを独立してオン・オフ制御するようにしたものであることを特徴としている。これにより、素子全体の出力電流の制御を行うことができるようになる。
請求項７に記載のパワーＭＯＳトランジスタは、ソースまたはエミッタ用コンタクトホール内及びその周辺部であるソースまたはエミッタセルの内部には基板電位をとるためのボディコンタクト領域を設けずに当該セルの外部においてボディコンタクト領域を設け、ソースまたはエミッタセルの外部に設けたボディコンタクト領域から、ソースまたはエミッタ電極とは別の電極を延設するとともに、ソースまたはエミッタセルの外部に設けたボディコンタクト領域から延びる電極に基板電位を制御する基板電位制御回路を接続し、この基板電位制御回路によって、ゲート電極と基板の電位差をトランジスタのオン・オフで一定とする電圧を加えることを特徴とする。これにより、素子面積の縮小化を図りつつ所望の基板電位をとることができるようになり、さらにスイッチング特性についてもこれを向上させることができる。
請求項８に記載のパワーＭＯＳトランジスタは、ソースまたはエミッタ用コンタクトホール内及びその周辺部であるソースまたはエミッタセルの内部には基板電位をとるためのボディコンタクト領域を設けずに当該セルの外部においてボディコンタクト領域を設け、ソースまたはエミッタセルの外部に設けたボディコンタクト領域から、ソースまたはエミッタ電極とは別の電極を延設するとともに、ソースまたはエミッタセルの外部に設けたボディコンタクト領域から延びる電極に基板電位を制御する基板電位制御回路を接続し、この基板電位制御回路によって、各ボディコンタクト領域に対応するトランジスタセルを独立してオン・オフ制御するようにしたことを特徴としている。これにより、素子面積の縮小化を図りつつ所望の基板電位をとることができるようになり、さらに素子全体の出力電流の制御についてもこれを行うことができるようになる。
請求項９に記載のパワーＭＯＳトランジスタは、請求項１に記載のパワーＭＯＳトランジスタにおいて、前記半導体基板の表層部に形成された第１導電型の複数のドレインまたはコレクタ領域と、前記第１導電型の半導体領域の表面側においてセル毎のコンタクトホールを通して前記ドレインまたはコレクタ領域と接するように配置された複数のドレインまたはコレクタ電極とを備え、第１層配線を用いて形成される前記複数のドレインまたはコレクタ電極を、第２層配線を用いて形成されるドレインまたはコレクタ配線に接続することによって前記複数のドレインまたはコレクタ領域を連結するとともに、該連結されたドレインまたはコレクタ領域を、トランジスタ形成領域上に形成されるドレインまたはコレクタ配線を通じて電位が取り出されるものとすることを特徴とする。
請求項１０に記載のパワーＭＯＳトランジスタは、請求項９に記載のパワーＭＯＳトランジスタにおいて、前記トランジスタ形成領域は、列を成して並べられるソースまたはエミッタセル群と、ドレインまたはコレクタセル群とが多数並列されてなり、前記複数のボディコンタクト領域（１４）は、本来ソースまたはエミッタセルが配置されるべき位置に形成されるものであって、前記基板電位配線（２２）のうち、前記ソースまたはエミッタセルのセル列に沿って延設される部分は、ソースまたはエミッタ配線（１８）、および、ドレインまたはコレクタ配線（１９）と直交されていることを特徴とする。
【０００９】
【発明の実施の形態】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
図１に、本実施の形態におけるパワーＭＯＳトランジスタの平面図を示す。このパワーＭＯＳトランジスタは、ＮチャネルＬＤＭＯＳであり、ストライプ型のコンベンショナル構造を有している。また、図６の縦断面図で示すごとく、多層配線構造を用いたストライプ型ＬＤＭＯＳでもある。
【００１０】
図２には、半導体基板の最表層での平面図を示し、セル（ソースセルＳ、ドレインセルＤ、基板コンタクトセルＢ）の配置を示す。図３にはセル上でのゲート配線１７を示し、図４にはソース第２層配線１８とドレイン第２層配線１９を示す。さらに、図５には基板電位配線２２を示す。
【００１１】
図６は、図１のＵ−Ｕ線（ドレインセル・ソースセル・ドレインセル）での縦断面図である。また、図７は、図１のＶ−Ｖ線（ドレインセル・基板コンタクトセル・ドレインセル）での縦断面図である。また、図８は、図１のＷ−Ｗ線（基板コンタクトセル・ソースセル・ソースセル・ソースセル）での縦断面図である。
【００１２】
図６のソースセルにおいて、Ｎ型シリコン基板（第１導電型の半導体領域）１の表層部にはチャネルＰウェル領域２が形成されるとともに、チャネルＰウェル領域２の表層部にはＮ＋ソース領域３が形成されている。また、Ｎ型シリコン基板１の表面側（上面側）において、少なくともチャネルＰウェル領域２の一部領域に対しゲート酸化膜（ゲート絶縁膜）４を介してポリシリコンゲート電極５が配置されている。このポリシリコンゲート電極５はシリコン酸化膜６にて覆われている。さらに、Ｎ型シリコン基板１の表面側（上面側）において、シリコン酸化膜６の上にはアルミによるソース電極（ソース第１層配線）７が配置されており、このソース電極（アルミ層）７はコンタクトホール８を通してＮ＋ソース領域３と接触している。コンタクトホール８内及びその周辺部がソースセルとなり、このようなソースセルが、図２に示すように多数形成されている。特に、ソースセルＳのレイアウトに関して、ソースセルＳは直線的に連続して並べられるとともに、この列を成すソースセル群が、多数並設されている。
【００１３】
さらに、図６のドレインセルにおいて、Ｎ型シリコン基板１の表層部にはＮウェル層９が形成されるとともに、Ｎウェル層９の表層部にはＮ＋領域１０が形成されている。前述のシリコン酸化膜６の上にはアルミによるドレイン電極（ドレイン第１層配線）１１が配置されており、このドレイン電極（アルミ層）１１はコンタクトホール１２を通してＮ＋領域１０と接触している。コンタクトホール１２内及びその周辺部がドレインセルとなり、このようなドレインセルが、図２に示すように多数形成されている。特に、ドレインセルＤのレイアウトに関して、ドレインセルＤは直線的に連続して並べられるとともに、この列を成すドレインセル群が、多数並設されている。図２においてソースセルの列とドレインセルの列は交互に配置されている。
【００１４】
また、図６に示すように、セル間（例えば、ソース・ドレインセル間）にはＬＯＣＯＳ酸化膜１３が形成されている。
さらに、列を成して並べられたソースセル群において本来ソースセルが配置されるべき位置において図７の基板コンタクトセルが形成されている。この基板コンタクトセルにおいて、Ｎ型シリコン基板１の表層部にＰウェル層２が形成されるとともに、Ｐウェル層２の表層部にはＰ＋ボディコンタクト領域１４が形成されている。前述のシリコン酸化膜６の上にはアルミ等の金属よりなる基板電位専用電極１５が配置されており、この基板電位専用電極（アルミ層）１５はコンタクトホール１６を通してＰ＋ボディコンタクト領域１４と接触している。コンタクトホール１６内及びその周辺部が基板コンタクトセルとなり、このような基板コンタクトセルが、図２に示すように多数形成されている。特に、基板コンタクトセルＢのレイアウトに関して、基板コンタクトセルＢはソースセル列内において数セルおきに配置されている。
【００１５】
即ち、ストライプ型ＬＤＭＯＳにおいてはそれぞれのソースセルの列で基板部分が共通であることを利用してソースセルの列の一部に基板電位コンタクト専用の領域を設けている。これにより、素子面積を増加することなく基板電位をソースと独立に制御することが可能となる。
【００１６】
多層配線構造に関して、図３に示すようにゲート配線１７が配置されており、前述のポリシリコンゲート電極５は素子（トランジスタ形成領域）の外周部で配線１７と接続されている。また、図４に示すようにソース第２層配線１８およびドレイン第２層配線１９が形成されている。ソース第２層配線１８はビアホール２０を通して１層目のソース配線（ソース電極）７と接続されている。一方、図４のドレイン第２層配線１９はビアホール２１を通して１層目のドレイン配線（ドレイン電極）１１と接続されている。さらに、図５に示すように基板電位配線２２が形成されており、この基板電位配線２２は各基板コンタクトセルＢの基板電位専用電極１５と接続されている。よって、各所における基板電位を共通の配線２２にて取り出すことができる。
【００１７】
図６，７，８で多層配線構造を説明すると、ドレイン電極（アルミ層）１１およびソース電極（アルミ層）７の上にはシリコン酸化膜２３が形成され、その上にソース第２層配線１８とドレイン第２層配線１９が形成されている。
【００１８】
このようなＭＯＳＦＥＴにおいては、図６に示すように、ポリシリコンゲート電極５への電圧印加により、ドレイン電極（アルミ層）１１から電流が、Ｎ＋領域１０→Ｎウェル層９→チャネルＰウェル領域２の表層部→Ｎ＋領域３→ソース電極（アルミ層）７へと流れる。
【００１９】
回路構成としては、図９に示すように、チップ内においてパワーＭＯＳトランジスタＴｒ１とゲート駆動回路３０と基板電位制御回路４０が形成されている。パワーＭＯＳトランジスタＴｒ１にはチップの外部において負荷が接続されている。この外部負荷がパワーＭＯＳトランジスタＴｒ１のドレイン側に配置され、ソースは接地し、高電位とグランド側との間に配置される負荷に対してグランド側にパワーＭＯＳトランジスタＴｒ１を配置している。ゲート駆動回路３０にはバッファ３１が備えられ、トランジスタ駆動指令信号（トランジスタのオン・オフ信号）φ０がバッファ３１を介してパワーＭＯＳトランジスタＴｒ１のゲート端子に入力される。基板電位制御回路４０にはオペアンプ４１と抵抗４２，４３が備えられ、前述のトランジスタ駆動指令信号φ０を反転した信号が抵抗４３を介してオペアンプ４１の非反転入力端子に入力される。また、オペアンプ４１には正電源電圧（＋１２ボルト）と負電源電圧（−１２ボルト）が接続されている。さらに、オペアンプ４１の出力端子は図５の基板電位配線２２を介して各基板コンタクトセルＢの基板電位専用電極１５と接続されている。
【００２０】
ここで、パワーＭＯＳトランジスタ（ＬＤＭＯＳトランジスタ）Ｔｒ１にはその構造上、寄生容量Ｃ１ができ、この寄生容量Ｃ１の充放電によりスイッチングに遅れが生じる。本回路構成では、トランジスタ・オフ時（ゲート電圧＝０ボルト）に基板電圧として−Ｖｇ（例えば、−５ボルト）を印加する。一方、トランジスタ・オン時（例えば、Ｖｇ＝５ボルト）には基板電位を０ボルトにする。このようにすることにより、ゲート電位と基板電位間の電位差が一定になる。これにより、寄生容量Ｃ１での充放電がなくなり、スイッチングの遅れを小さくし、バッファ３１の制御安定性が向上する。
【００２１】
このように、図２の素子本体については、ソースセルＳ、ドレインセルＤおよび基板コンタクトセルＢからなり、ソースセルＳ、ドレインセルＤの列が交互に配置され、基板コンタクトセルＢはソースセル列内に数セルおきに配置されている。そして、基板コンタクト部をソース部とは別に設けることにより、素子面積を増加させることなく容易に基板電位をソース電位と独立にし、基板電位を回路上で制御することが可能となる。
【００２２】
また、それと同時に、図２２に示すトランジスタ構造におけるＮ＋ソース領域１０１，１０１の間にあった基板コンタクト用のＰ＋領域１０２を別の位置に配置することにより、素子自体の面積も縮小している。
【００２３】
以上説明してきたように、従来、ＬＤＭＯＳの基板電位コンタクトはソースコンタクトと共通になっていたが、本実施形態においては、基板コンタクトセルＢを独立に設け、基板電位をソース電位と分離している。これにより、基板電位を独立に制御することができる。つまり、図６のソース用コンタクトホール８内及びその周辺部であるソースセルの内部には基板電位をとるためのボディコンタクト領域を設けずに当該セルの外部においてボディコンタクト領域１４（図７参照）を設けたことにより、素子面積の縮小化を図りつつ所望の基板電位をとることができる。また、ソースセルの外部に設けたボディコンタクト領域１４から、ソース電極７とは別の電極１５を延設し、この電極１５に基板電位を制御する基板電位制御回路４０を接続した。これにより、汎用性が増すことになる。さらに、基板電位制御回路４０は、ゲート電極５と基板の電位差をトランジスタのオン・オフで一定とする電圧を加えるものであり、これにより、スイッチング特性を向上させることができる。
【００２４】
換言すると、パワーＭＯＳトランジスタの駆動回路としての基板電位制御回路４０はゲート電極５と基板の電位差をトランジスタのオン・オフで一定とする電圧を加えるものであり、そのための構造として、ソース用コンタクトホール８内及びその周辺部であるソースセルの内部には基板電位をとるためのボディコンタクト領域を設けずにソースセルの外部においてボディコンタクト領域１４を設けるとともに、このボディコンタクト領域１４から、ソース電極７とは別の電極１５を延設すればよい。
【００２５】
以下に、応用例を説明する。
図９に示した回路構成以外にも図１０に示す回路構成としてもよい。
図１０において、基板に逆バイアスをかけると基板効果によって閾値電圧Ｖｔが上昇することを利用して、閾値電圧Ｖｔを回路５０により制御することができる。詳しくは、トランジスタ・オフ時（ゲート電圧＝０ボルト）には基板に逆バイアス（例えば、数ボルト）を印加して閾値電圧Ｖｔを高くしておく。また、トランジスタ・オン時（例えば、Ｖｇ＝５ボルト）には基板電位を０ボルトにして閾値電圧Ｖｔを下げる。このように、基板電位制御回路としての基板バイアス回路５０は、トランジスタ・オフ時に基板に逆バイアスをかけるものであり、これにより、閾値電圧Ｖｔの最適化を図ることができる。
【００２６】
換言すると、パワーＭＯＳトランジスタの駆動回路としての基板電位制御回路５０はトランジスタ・オフ時に基板に逆バイアスをかけるものであり、そのための構造として、ソース用コンタクトホール８内及びその周辺部であるソースセルの内部には基板電位をとるためのボディコンタクト領域を設けずにソースセルの外部においてボディコンタクト領域１４を設けるとともに、このボディコンタクト領域１４から、ソース電極７とは別の電極１５を延設すればよい。
【００２７】
他の構成例として、図２においては基板コンタクトセルＢをソースセル列内に設けたが、図１１に示すように基板コンタクトセルＢをソースセル列内には設けずにソースセル列の端部にのみ基板コンタクトセルＢを設けてソースセル列の端部のみで基板電位をとってもよい。
【００２８】
あるいは、図１２の平面図および図１２のＸ−Ｘ断面である図１３に示すように、メッシュ構造のリサーフ型ＬＤＭＯＳにおいて各ソースセルで基板コンタクトをとらず、Ｐ領域６１を通じて素子外周部で基板電位をとってもよい。詳しくは、基板６０の上面から二重拡散によるＰウェル領域６１とＮウェル領域６２が形成され、ソース・ドレインセル群においてＰ領域６３、Ｎ＋ソース領域６４、Ｐ＋領域６５が形成されている。図１３ではＰ領域６３とＰ＋領域６５によりチャネル領域が構成され、少なくとも領域６３，６５の一部領域の上にはゲート絶縁膜６６を介してゲート電極６７が配置されている。Ｎ＋ソース領域６４はコンタクトホール６８を通してソース電極６９と接している。また、Ｎウェル領域６２の表層部にはＮ領域７０とＮ＋領域７１が形成されている。Ｎ＋領域７１はドレイン電極７２と接している。ソース・ドレインセル群の外周部においてＰ領域７３とＰ＋領域７４が形成されている。Ｐ型のボディコンタクト領域７３，７４はコンタクトホール７５を通して基板電位専用電極７６と接している。
【００２９】
なお、リサーフ型ＬＤＭＯＳにおいては、Ｐウェル領域６１を通じて各基板コンタクトセル（Ｐ領域７３，７４）がつながっているので、メッシュ型でもストライプ型でも容易に適用することができる。
【００３０】
また、図１４，１５に示すように、ＶＤＭＯＳＦＥＴに適用してもよい。図１４は平面図であり、図１５は図１４のＡ−Ａ断面である。ＶＤＭＯＳにおいてソース部をストライプ状に配置した場合、同様にして基板電位を独立にとることができる。詳しくは、図１５において、ドレイン領域となるＮ＋型シリコン基板８０上にはＮ−型シリコン層８１がエピタキシャル成長されている。つまり、Ｎ−型シリコン層８１はＮ＋  型シリコン基板８０上に形成され、同基板８０よりも低濃度である。Ｎ−型シリコン層８１の表層部にはゲート酸化膜８２を介してポリシリコンゲート電極８３が配置されている。ポリシリコンゲート電極８３の端部でのＮ−型シリコン層８１の表層部にはチャネルＰウェル領域８４が形成されるとともに、チャネルＰウェル領域８４の内部においてその表層部にはＮ＋  ソース領域８５が形成されている。このように、Ｎ−型シリコン層８１での少なくともチャネルＰウェル領域８４の一部領域に対しゲート酸化膜８２を介してポリシリコンゲート電極８３が配置されている。さらに、ソースセル外においてＮ−型シリコン層８１の表層部からＮ＋型シリコン基板８０に達するディープＮ＋領域８６が形成されるとともに、ディープＮ＋領域８６はコンタクトホール（図示略）を通して基板電位専用電極（図示略）と接している。
【００３１】
さらに、その他のＭＯＳ構造の基板部分が複数のソースセルで共通電位となる場合にも同様の手段で基板電位を独立にとることができる。具体的には、ＩＧＢＴにおいてエミッタ部をストライプ状に配置した場合、またはトレンチＩＧＢＴにおいてベース部（チャネル領域）が共通になっている場合、同様にして基板電位を独立にとることができる。ＩＧＢＴに適用する場合においては図６のソース電極（ソース領域）がエミッタ電極（エミッタ領域）となり、ドレイン電極がコレクタ電極となる。
【００３２】
また、ストライプ型（コンベンショナルＬＤＭＯＳ・ＶＤＭＯＳ）の場合、基板電位を複数に分割してもよい。詳しく説明すると、図１６に示すように、基板電位配線２２ａ，２２ｂ，２２ｃを形成し、各基板電位配線２２ａ，２２ｂ，２２ｃはｍ列分（図１６では２列分）のソースセル列での各基板コンタクトセルＢと接続されている。また、回路構成として、図１７に示すように、基板バイアス回路９０に対し、分割した各基板電位配線２２ａ，２２ｂ，２２ｃを接続し、各配線に独立して電位を加えて独立してトランジスタセルをオン・オフする。つまり、図１８の等価回路に示すように、複数のトランジスタセルＴｒ１０，Ｔｒ１１，Ｔｒ１２を選択的にオン・オフする。
【００３３】
例えば、ゲート電圧を５ボルトにした状態で、トランジスタセルＴｒ１０とＴｒ１１の基板電位を数ボルトにしてオフ状態にし、また、トランジスタセルＴｒ１２の基板電位を０ボルトにしてオン状態にすることにより、トランジスタセルＴｒ１２を通じて所定量の電流を流すことができる。
【００３４】
このように、ボディコンタクト領域１４がトランジスタ形成領域内において複数設けられ、基板電位制御回路としての基板バイアス回路９０は、各ボディコンタクト領域１４に対応するトランジスタセルＴｒ１０，Ｔｒ１１，Ｔｒ１２を独立してオン・オフ制御することにより、素子全体の出力電流の制御を行うことができるようになる。
【００３５】
換言すると、パワーＭＯＳトランジスタの駆動回路としての基板電位制御回路９０は各トランジスタセルの基板電位を独立して制御して各トランジスタセルを独立してオン・オフ制御するようにしたものであり、そのための構造として、ソース用コンタクトホール８内及びその周辺部であるソースセルの内部には基板電位をとるためのボディコンタクト領域を設けずにソースセルの外部においてボディコンタクト領域１４をトランジスタ形成領域内に複数設けて各ボディコンタクト領域１４に対応するトランジスタセルを構成し、さらに、各ボディコンタクト領域１４から、ソース電極とは別の電極１５を延設すればよい。
【００３６】
また、ＮチャネルＬＤＭＯＳの場合を示したが、ＰチャネルＬＤＭＯＳでもよい。
また、図８では基板電位を独立して印加したが、図８に代わる図１９に示すように、ソース部と基板電位を共通にして素子面積の縮小化のみを図るようにしてもよい。
【図面の簡単な説明】
【図１】実施の形態におけるパワーＭＯＳトランジスタの平面図。
【図２】半導体基板の最表層での平面図。
【図３】セル上でのゲート配線を示す平面図。
【図４】セル上でのソース第２層配線、ドレイン第２層配線を示す平面図。
【図５】基板電位配線を示す平面図。
【図６】図１のＵ−Ｕ線での縦断面図。
【図７】図１のＶ−Ｖ線での縦断面図。
【図８】図１のＷ−Ｗ線での縦断面図。
【図９】実施の形態における回路構成図。
【図１０】別例における回路構成図。
【図１１】別例におけるパワーＭＯＳトランジスタの平面図。
【図１２】別例におけるパワーＭＯＳトランジスタの平面図。
【図１３】図１２のＸ−Ｘ線での縦断面図。
【図１４】別例におけるパワーＭＯＳトランジスタの平面図。
【図１５】図１４のＡ−Ａ線での縦断面図。
【図１６】別例におけるパワーＭＯＳトランジスタの平面図。
【図１７】別例における回路構成図。
【図１８】別例における等価回路図。
【図１９】別例における縦断面図。
【図２０】従来技術を説明するための平面図。
【図２１】従来技術を説明するための縦断面図。
【図２２】従来技術を説明するための縦断面図。
【符号の説明】
１…Ｎ型シリコン基板、２…チャネルＰウェル層、３…Ｎ＋ソース領域、４…ゲート酸化膜、５…ポリシリコンゲート電極、６…シリコン酸化膜、７…ソース電極（アルミ層）、８…コンタクトホール、９…Ｎウェル層、１０…Ｎ＋領域、１１…ドレイン電極（アルミ層）、１２…コンタクトホール、１３…ＬＯＣＯＳ酸化膜、１４…Ｐ＋ボディコンタクト領域、１５…基板電位専用電極（アルミ層）、１６…コンタクトホール、１７…ゲート配線、１８…ソース第２層配線、１９…ドレイン第２層配線、２０…ビアホール、２１…ビアホール、２２…基板電位配線、４０…基板電位制御回路、５０…基板バイアス回路、９０…基板バイアス回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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