(57)【特許請求の範囲】
【請求項１】
デジタル輝度信号Ｙとデジタル色差信号Ｕ，Ｖを、デジタル色信号Ｒ，Ｇ，Ｂに変換するＹＵＶ−ＲＧＢデジタル変換回路において、
デジタル輝度信号Ｙとデジタル色差信号Ｖから色信号Ｒに変換するＹＶ−Ｒ変換部と、
デジタル輝度信号Ｙとデジタル色差信号Ｕ，Ｖから色信号Ｇに変換するＹＵＶ−Ｇ変換部と、
デジタル輝度信号Ｙとデジタル色差信号Ｕから色信号Ｂに変換するＹＵ−Ｂ変換部と、
を有し、
各変換部は、デジタル色差信号に乗算される小数を含む係数が２−ｎ（ｎは自然数）の有限数の項に近似展開された各項同士を加算するために、
入力信号をビットシフトさせて、入力信号×２−ｋ（ｋは、ｋ≦ｎとなる自然数）を出力し、１又は複数回のビットシフトにより各々の２−ｎの項を演算する各段に設けられたの複数のビットシフト回路と、
乗数ｋの値が異なる２組の入力信号×２−ｋの項の加算を実施する各段に設けられた複数の加算器と、
を有し、加算される２組の項の各乗数ｋの差が同じとなる組合せの加算を、一つの加算器で共用したことを特徴とするＹＵＶ−ＲＧＢデジタル変換回路。
【請求項２】
請求項１において、
前記複数の加算器は、複数の２−ｎの項のうち値が小さい項と対応する項同士の加算を優先して行うように多段に接続され、前段の加算器の出力を前記ビットシフト回路にてビットシフトさせた時に、次段の加算器での加算以降に足される相手が無い下位ビットを脱落させながら複数回の加算を実施することを特徴とするＹＵＶ−ＲＧＢデジタル変換回路。
【請求項３】
請求項１又は２において、
ＹＵＶ−Ｇ変換部は、色差信号Ｕ×２−ｉ（ｉはｉ≦ｎとなる自然数）の項と色差信号Ｖ×２−ｊ（ｊはｊ≦ｎとなる自然数）の項との２組の項を加算する複数の加算器を有し、２組の項の各乗数の差（ｉ−ｊ）が同じ組合せの加算を、一つの加算器にて共用したことを特徴とするＹＵＶ−ＲＧＢデジタル変換回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
最終段の加算器からは、所定ビットの加算出力と共に桁上がり信号とが出力され、
前記最終段の加算器の出力を入力し、前記桁上がり信号に基づいて前記所定ビットの加算出力を強制的にオール１とする輝度制限回路をさらに設けたことを特徴とするＹＵＶ−ＲＧＢデジタル変換回路。
【請求項５】
請求項４において、
各変換部は、色差信号Ｕ又はＶから所定の階調値を減算する演算器を有し、
最終段の加算器からは、所定ビットの加算出力及び桁上がり信号と共に、前記演算器の出力がマイナスであったことを示すマイナス符号信号が出力され、
前記輝度制限回路は、前記マイナス符号信号に基づいて前記所定ビットの加算出力を強制的にオール０とすることを特徴とするＹＵＶ−ＲＧＢデジタル変換回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
デジタル色差信号に乗算される係数が２−ｎの複数の項に近似展開された総展開数は、ＲＧＢの各信号のＳＮ比が６０ｄＢ以上となる有限数に設定されることを特徴とするＹＵＶ−ＲＧＢデジタル変換回路。
【請求項７】
請求項１乃至６のいずれかに記載のＹＵＶ−ＲＧＢデジタル変換回路と、
ＲＧＢ信号に基づいて画像表示する画像表示部と、
ＹＵＶ−ＲＧＢデジタル変換回路の出力であるＲＧＢ信号に対して、前記画像表示部の駆動に適した処理を実施する信号処理回路と、
前記信号処理回路の出力に基づいて、前記画像表示部を駆動する駆動回路と、
を有することを特徴とする画像表示装置。
【請求項８】
請求項７において、
前記画像表示部は、一対の基板間に液晶を封入した液晶パネルであることを特徴とする画像表示装置。
【請求項９】
請求項７又は８に記載の画像表示装置と、前記画像表示装置に電力を供給する電源装置とを有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル輝度信号Ｙとデジタル色差信号Ｕ，Ｖを、デジタル色信号Ｒ，Ｇ，Ｂに変換するＹＵＶ−ＲＧＢデジタル変換回路と、それを用いた画像表示装置と、その画像表示装置を用いた電子機器に関する。
【０００２】
【背景技術】
画像表示装置を有する電子機器として、たとえばプロジェクタを例に挙げれば、
このプロジェクタの液晶表示装置は、一対の基板間に液晶を封入した液晶パネルと、入力されたＲＧＢ信号に対して、液晶パネルの駆動に適した例えばガンマ補正、極性反転等の信号処理を実施する信号処理回路と、この信号処理回路の出力に基づいて液晶パネルを駆動する駆動回路と、を有する。
【０００３】
ここで、液晶表示装置の小型化の要請から、信号処理回路をＩＣ化する必要があり、従って、液晶表示装置の信号処理回路には、デジタルのＲＧＢ信号を供給する必要がある。
【０００４】
この液晶表示装置に供給されるＲＧＢ信号は、プロジェクタ本体のコントロールボードより出力される。このコントロールボードには、輝度信号Ｙ及び色差信号Ｕ，ＶをＲＧＢ信号に変換するＹＵＶ−ＲＧＢ変換回路が設けられる。ここで、コントロールボードではＲＧＢ信号に各種処理を施す必要があり、この処理をＶＲＡＭなどのメモリを用いるので、コントロールボードでの信号処理はデジタル処理が適しており、ＹＵＶ−ＲＧＢ変換回路でのＹＵＶ−ＲＧＢ変換をデジタルにて行うと効率がよい。
【０００５】
ＹＵＶ信号とＲＧＢ信号とは、各信号を８ビット（＝２５６階調）とすると、下記の関係にある。
【０００６】
Ｒ＝Ｙ＋（Ｖ−１２８）×１．３７１                          …（１）
Ｇ＝Ｙ−（Ｖ−１２８）×０．３３７−（Ｕ−１２８）×０．６９８…（２）
Ｂ＝Ｙ＋（Ｕ−１２８）×１．７３３                          …（３）
なお、色差信号Ｕ又はＶから減算される１２８の値は、２５６階調の中間値であり、フル階調の数によって異なる。このように、色差信号Ｕ，Ｖからフル階調値の中間値を減算する理由は、式（１）〜（３）に示す各係数が、フル階調値の中間値の時を０として正、負となる色差信号に乗算される必要があるからである。
【０００７】
ここで、（Ｖ−１２８）及び（Ｕ−１２８）に乗算される係数は、それぞれ１．３７１、０．３３７、０．６９８、１．７３３のように小数を含んでいる。
【０００８】
このような小数の積をロジックで実現するには、この小数を２-n（ｎは自然数）の和に展開して演算する方法が知られている。例えば（Ｖ−１２８）×０．５＝（Ｖ−１２８）×２-1は、（Ｖ−１２８）のデジタル値を１ビットだけ下位にシフトすれば求められ、同様にして、（Ｖ−１２８）×２-nはｎビットだけ下位にシフトすることで、各乗数（−ｎ）毎に容易に演算することができる。
【０００９】
上述した各係数を２-nの和に展開すると、下記の通りとなる。
【００１０】
0003684740.tif 000002
【発明が解決しようとする課題】
上述の係数は、展開数を有限とする限り、近似したものしか使用できない。ここで、この係数を多項にわたって展開すれば、より正確な値を用いることができるが、回路規模が大きくなってしまう。一方、回路規模を小さくしようとして展開数を少なくし過ぎれば、演算誤差がより大きくなる。このように、係数の展開数は、回路規模の観点と演算誤差の観点との双方を考慮して決定する必要がある。
【００１１】
次に、展開数を決定した後の演算回路の規模について考察すると、例えば上述の（１）式にて係数１．３７１を７項まで展開して近似するものとした場合、これらの各項を順番に加算すると６つの加算器が必要となり、回路規模も増大する。また、例えばデータを８ビットとすると、最上位の２0の項は整数部のみで８ビット要し、最下位の２-8の項では小数部のみで８ビット要し、演算過程では整数部及び小数部のトータルで１６ビット要し、これによっても回路規模は増大してしまう。
【００１２】
そこで、本発明の目的とするところは、デジタルＹＵＶ信号からデジタルＲＧＢ信号に変換するための各変換部において、デジタル色差信号に乗算される小数を含む係数が２-nの有限数の項に近似展開され、その各項同士を加算するための加算器の数を少なくして回路規模を縮小することができるＹＵＶ−ＲＧＢデジタル変換回路並びにそれを用いた画像表示装置及び電子機器を提供することにある。
【００１３】
本発明の他の目的は、２-nの各項同士を加算する演算過程において、不要なビットを切り捨てることで回路規模を縮小することができるＹＵＶ−ＲＧＢデジタル変換回路並びにそれを用いた画像表示装置及び電子機器を提供することにある。
【００１４】
本発明のさらに他の目的は、理論値以外の規格外の入力値があっても、表示が反転することのないＲＧＢ信号を出力することができるＹＵＶ−ＲＧＢデジタル変換回路並びにそれを用いた画像表示装置及び電子機器を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１の発明は、デジタル輝度信号Ｙとデジタル色差信号Ｕ，Ｖを、デジタル色信号Ｒ，Ｇ，Ｂに変換するＹＵＶ−ＲＧＢデジタル変換回路において、
デジタル輝度信号Ｙとデジタル色差信号Ｖから色信号Ｒに変換するＹＶ−Ｒ変換部と、
デジタル輝度信号Ｙとデジタル色差信号Ｕ，Ｖから色信号Ｇに変換するＹＵＶ−Ｇ変換部と、
デジタル輝度信号Ｙとデジタル色差信号Ｕから色信号Ｂに変換するＹＵ−Ｂ変換部と、
を有し、
各変換部は、デジタル色差信号に乗算される小数を含む係数が２-n（ｎは自然数）の有限数の項に近似展開された各項同士を加算するために、
入力信号をビットシフトさせて、入力信号×２-k（ｋは、ｋ≦ｎとなる自然数）を出力し、１又は複数回のビットシフトにより各々の２-nの項を演算する各段に設けられたの複数のビットシフト回路と、
乗数ｋの値が異なる２組の入力信号×２-kの項の加算を実施する各段に設けられた複数の加算器と、
を有し、加算される２組の項の各乗数ｋの差が同じとなる組合せの加算を、一つの加算器で共用したことを特徴とする。
【００１６】
請求項１の発明によれば、例えばＹＶ信号よりＲ信号に変換するに際して、例えばＶ×（２0＋２-2＋２-4＋２-5＋２-6＋２-7＋２-8）が演算されるが、このうち、例えば２-7＋２-8、２-5＋２-6は共に一乗差の加算である。そこでまず、Ｖ×２-1を１段目のビットシフト回路を用いて得た後、各々の乗数ｋの差が一乗差となるＶ×２-1とＶ×２0との加算を行う。このＶ（２0＋２-1）を、ビットシフト回路で下位側に５ビットシフトすれば２-5＋２-6が得られ、他のビットシフト回路にて下位側に７ビットシフトすれば２-7＋２-8が得られる。このように、一つの加算器を乗数差の等しい項の加算に共用できるため、回路規模を縮小できる。
【００１７】
請求項２の発明は、請求項１において、
前記複数の加算器は、複数の２-nの項のうち値が小さい項と対応する項同士の加算を優先して行うように多段に接続され、前段の加算器の出力を前記ビットシフト回路にてビットシフトさせた時に、次段の加算器での加算以降に足される相手が無い下位ビットを脱落させながら複数回の加算を実施することを特徴とする。
【００１８】
請求項２の発明によれば、最終出力のデータの桁への桁上がりに無関係な桁を、演算の途中にて切り捨てることができるため、演算ビット数が低減し、回路規模を縮小することができる。
【００１９】
請求項３の発明は、請求項１又は２において、
ＹＵＶ−Ｇ変換部は、色差信号Ｕ×２-i（ｉはｉ≦ｎとなる自然数）の項と色差信号Ｖ×２-j（ｊはｊ≦ｎとなる自然数）の項との２組の項を加算する複数の加算器を有し、２組の項の各乗数の差（ｉ−ｊ）が同じ組合せの加算を、一つの加算器にて共用したことを特徴とする。
【００２０】
ＹＵＶ−ＲＧＢ変換部は、色差信号としてＵ，Ｖが用いられ、色差信号Ｕ同士の例えば一乗差の項を加算する加算器と、色差信号Ｖ同士の一乗差の項を加算する加算器とは、入力されるデータがＵ，Ｖと異なるため、この場合には加算器を共用できない。請求項３の発明のように構成すれば、色差信号Ｕ×２-iと色差信号Ｖ×２-jとは一つの加算器に共通して入力させることができるため、加算器の数が減って回路規模が縮小する。
【００２１】
請求項４の発明は、請求項１乃至３のいずれかにおいて、
最終段の加算器からは、所定ビットの加算出力と共に桁上がり信号とが出力され、
前記最終段の加算器の出力を入力し、前記桁上がり信号に基づいて前記所定ビットの加算出力を強制的にオール１とする輝度制限回路をさらに設けたことを特徴とする。
【００２２】
請求項４の発明によれば、最終段の加算器の最大値を超える規格外の値が出力される場合でも、輝度制限回路により強制的に最大値に修正でき、画質を向上させることができる。
【００２３】
請求項５の発明は、請求項４において、
各変換部は、色差信号Ｕ又はＶから所定の階調値を減算する演算器を有し、
最終段の加算器からは、所定ビットの加算出力及び桁上がり信号と共に、前記演算器の出力がマイナスであったことを示すマイナス符号信号が出力され、
前記輝度制限回路は、前記マイナス符号信号に基づいて前記所定ビットの加算出力を強制的にオール０とすることを特徴とするＹＵＶ−ＲＧＢデジタル変換回路。
【００２４】
請求項５の発明によれば、規格外の入力により最終段の加算器の出力がマイナスの値となっても、輝度制限回路により最小輝度の値に強制的に修正されるので、画質を向上させることができる。
【００２５】
請求項６の発明は、請求項１乃至５のいずれかにおいて、
デジタル色差信号に乗算される係数が２-nの複数の項に近似展開された総展開数は、ＲＧＢの各信号のＳＮ比が６０ｄＢ以上となる有限数に設定されることを特徴とする。
【００２６】
請求項６の発明によれば、展開数を有限としても、ＳＮ比が６０ｄＢ以上の精度を得ることができ、デジタルにてＹＵＶ−ＲＧＢ変換を実施しながら、所定以上の画質をの画像を再生することができる。
【００２７】
請求項７〜９の各発明は、請求項１乃至６のいずれかに記載のＹＵＶ−ＲＧＢデジタル変換回路を含む画像表示装置及び電子機器を定義している。
【００２８】
【発明の実施の形態】
以下、本発明の実施例を図面を参照して具体的に説明する。
【００２９】
（装置全体の構成）
図１は、本発明の実施例にかかる例えばプロジェクタ等の電子機器の液晶表示にかかる構成部分のブロック図を示している。図１において、電子機器のコントロールボード１０には、コンポジットビデオ信号を入力してアナログ−デジタル変換するアナログ−デジタル変換器（ＡＤＣ）１２を有する。ＡＤＣ１２の後段には、デジタルクロマ回路１４が設けられている。このデジタルクロマ回路１４は、デジタル化されたビデオ信号より、輝度信号Ｙと時分割の複合信号であるＵ／Ｖ信号とを分離するものである。デジタルクロマ回路１４の出力を図１７に示す。図１７に示す数値は画素番号を示し、輝度信号Ｙは、１画素あたり８ビットの情報を持つ。一方色差信号の複合信号Ｕ／Ｖは、隣接する２画素でＵ信号とＶ信号とは同じ信号が共用され、２画素あたりにＵ，Ｖ共それぞれ８ビットの情報を持つ。
【００３０】
このＹ信号及びＵ／Ｖ信号を入力するＹＵＶ−ＲＧＢ変換回路１６は、ＹＵＶ信号をＲＧＢ信号に変換するもので、図２に示すように、輝度信号Ｙを遅延させる遅延回路１６Ａと、時分割の複合信号であるＵ／Ｖ信号をパラレルなＵ信号及びＶ信号に分離するＵ／Ｖ分離回路１６Ｂとを有する。遅延回路１６Ａから出力されるＹ信号と、Ｕ／Ｖ分離回路１６Ｂから出力されるＵ信号及びＶ信号は、図１７に示すように並列に出力される。
【００３１】
さらに、このＹＵＶ−ＲＧＢ変換回路１６は、図２に示す通り、ＹＶ−Ｒ変換回路１６Ｃと、ＹＵＶ−Ｇ変換回路１６Ｄと、ＹＵ−Ｂ変換回路１６Ｅとを有するが、その詳細は後述する。
【００３２】
このコントロールボード１０には、アナログＰＣ（パーソナルコンピュータ）信号を入力するＡＤＣ１８が設けられ、このＡＤＣ１８はアナログのＲＧＢ信号をデジタルに変換して出力する。
【００３３】
ＹＵＶ−ＲＧＢ変換回路１６又はＡＤＣ１８からデジタルＲＧＢ信号を入力するグラフィックコントローラ２０は、グラフィック表示のための種々のデジタル処理を実施する。このために、グラフィックコントローラ２０はＶＲＡＭを有し、デジタルＲＧＢ信号をＶＲＡＭに格納して各種処理を実施する。例えば、ＡＤＣ１２を介して入力されたビデオ信号がＣＲＴ用のガンマ補正がかけられているため、これを元に戻すガンマ補正処理がグラフィックコントローラ２０で実施される。さらには、飛び越し走査のための処理がグラフィックコントローラ２０にて実施される。
【００３４】
グラフィックコントローラ１０からの出力は、図１に示すＬＣＤ３０を駆動コントロールするＬＣＤコントローラ３２に供給される。このＬＣＤコントローラ３２でも、ＲＧＢ信号に対してデジタル処理が実施され。例えば、このＬＣＤコントローラ３２では、ＬＣＤ３０の印加電圧−透過率特性に応じたガンマ補正処理、極性反転駆動のための信号反転処理、駆動周波数を下げるための信号処理、さらにはアンプのばらつきを画像上にて見え難くするための信号処理などが実施される。
【００３５】
なお、ＬＣＤ３０は、スイッチング素子を用いない単純マトリックス液晶表示パネル、ＴＦＴで代表される三端子スイッチング素子あるいはＭＩＭにて代表される二端子スイッチング素子を用いたアクティブマトリックス液晶表示パネル、強誘電液晶表示パネルなど、種々のタイプの液晶パネルを用いることができる。
【００３６】
次に、本発明の特徴的構成であるＹＵＶ−ＲＧＢ変換回路１６について、図３以降を参照して説明する。
【００３７】
（色差信号に乗算される係数の２-nの展開数について）
ＹＵＶ−ＲＧＢ変換回路１６は、上述した式（１）〜（３）に基づいて、それぞれＲＧＢの各色信号を演算して出力するものであるが、色差信号に乗算される係数の２-nの展開数についてまず検討する。
【００３８】
式（１）〜（３）に示す各係数を展開した項である２-nのｎをどこまで持つかで、その近似された係数に基づき演算回路を設計した場合の各色ＲＧＢのＳＮ比を計算することができ、展開数とＳＮ比との関係を、下記の表１に示す。
【００３９】
【表１】
0003684740.tif 000003
ここで、上記の表１より明らかなように、展開数が少ない場合ほど演算精度は低下し、この演算精度の低下に起因してノイズが増えるため、ＳＮ比は低下する。なお、上記表１において、ｎの数が変わったにも拘わらずＳＮ比が変化していないのは、ｎの上限におさまりかつ誤差をより小さくするような項が存在しないからである。
【００４０】
本発明者等の考察によれば、演算回路のＳＮ比が６０［ｄＢ］以上あれば、液晶表示上の画質に問題ないことが分かり、現在のレーザディスクのＳＮ比が４０［ｄＢ］であることを考えると、このことの妥当性が裏付けられる。ここで、本実施例では、このＹＵＶ−ＲＧＢ変換回路１６をＩＣで構成し、このＹＵＶ−ＲＧＢ変換ＩＣが将来的に長く使用されることを考慮して、回路のＳＮ比の下限を７０［ｄＢ］に設定した。この場合の、各係数の展開は下記の式（４）〜（７）の通りである。
【００４１】
１．３７１≒２0＋２-2＋２-4＋２-5＋２-6＋２-7＋２-8        …（４）
０．３３７≒２-2＋２-4＋２-6＋２-7＋２-10                  …（５）
０．６９８≒２-1＋２-3＋２-4＋２-7＋２-9                   …（６）
１．７３３≒２0＋２-1＋２-2＋２-3＋２-4＋２-5＋２-7＋２-8＋２-9…（７）
なお、回路のＳＮ比の下限を変更する場合の展開数に関しては、上記の表１を考慮して決定することができる。
【００４２】
（ＹＵＶ−ＲＧＢ変換回路の構築原理）
次に、上記（１）の演算式及び（４）の展開式に従って、輝度信号Ｙ及び色差信号ＶをＲ信号に変換する回路を例に挙げて、本発明の変換回路の構築の手法について説明する。
【００４３】
図３は、式（４）の展開式に用いられる２-nが乗算される（Ｖ−１２８）が８ビットとされ、その乗算した結果の各項のビットの広がり示している。
【００４４】
ここで、本発明者等が注目した点は、（４）式を（１）式の（Ｖ−１２８）に乗算した結果の最終出力が、図３中の２0〜２7の桁に存在する８ビットであり、それ以外の桁は、式（４）の加算途中において２0〜２7の桁まで桁上がされるものだけを考慮すれば良いことである。
【００４５】
従って、２0〜２7のいずれの桁にも影響の無い項は、演算過程において無視すしても演算精度は確保され、しかも演算途中のビット数を低減することで回路規模を縮小することができる。
【００４６】
ここで、図３に示す７項のうち、値の大きな上位の項から順次加算するとすれば、２-1以下の桁は、最後の演算まで２0以上の桁に桁上がりする可能性があり、これでは演算途中での下位側ビットを省略することはできず、回路規模は縮小されない。
【００４７】
そこで、本発明者等は、図３に示す７項のうち、値の小さな下位の項から優先して加算することとした。
【００４８】
例えば、図３の下位側の２項である２-8の項＋２-7の項をまず加算する場合を考察すると、２-8の項の最下位ビットである２-8の桁は、今後も一切加算される相手がなく、桁上がりに無関係な演算上不要な桁であることが分かる。また、２-8の項＋２-7の項の演算が終了した後は、その演算結果のうちの２-7の桁も、今後は一切加算される相手がなく、桁上がりに無関係な演算上不要な桁であることが分かる。
【００４９】
このように、図３に示す７項のうち、値の小さな下位の項から優先して加算することにより、演算上無駄な下位側の桁を切り捨てることができ、加算器のビット数が少なくて済むため、これにより回路規模を縮小することができる。
【００５０】
次に、図３に示す７項を加算する加算器について考察する。図３に示す７項のうち、値の小さな下位の項から順番に加算するとすれば、６つの加算器が必要となる。
【００５１】
ここで、デジタル値の特性として、８ビット×２-kの演算は、その８ビットデータを下位側にｋビットシフトするビットシフト回路にて実現できることは上述した通りである。
【００５２】
本発明者等は、図３に示す７項の中に、２-nの乗数（−ｎ）の差が同じとなる加算の組合せが、複数組存在することに着目した。例えば、乗数（−ｎ）の差が一乗差となる加算の組合せとして、（２-8の項＋２-7の項）の組合せと、（２-6の項＋２-5の項）の組合せとの２組存在する。
【００５３】
このとき、加算器の入力として、（Ｖ−１２８）が１ビットシフト回路を通過する前後の２入力とすれば、この加算器は（Ｖ−１２８）×（２0＋２-1）を出力できる。この加算器の出力を、下位側に７ビットシフトすれば、（２-8の項＋２-7の項）の演算結果が得られ、下位側に５ビットシフトすれば、（２-6の項＋２-5の項）が得られる。
【００５４】
このように、この加算器は、２-nの乗数（−ｎ）の差が同じであれば、ｎの値に拘わらず共用できるのであり、以下の実施例では、この手法により加算器の数を低減している。
【００５５】
（ＹＶ−Ｒ変換回路の一構成例）
上述の構築原理に従って作成されたＹＵＶ−ＲＧＢ変換回路は、上述の式（１）〜（３）のとおり３つの変換回路を含むが、その一例を、図４に示すＹＶ−Ｒ変換回路を例に挙げて説明する。
【００５６】
図４に示すＹＶ−Ｒ変換回路への入力は、８ビットの輝度信号Ｙ及び色差信号Ｖである。色差信号Ｖは（Ｖ−１２８）演算部４０に入力し、Ｖ−１２８の演算が実施される。この演算は、デジタル値の特性上、８ビット色差信号Ｖの最上位ビットを反転させるだけで実施できる。この値を、図５に示す通りＡで示す。この８ビットデータＡは、−１２８〜０〜＋１２７の正又は負の値となり、データ自体は８ビットで表現できる。ここで、データＡは正の値の最大値が１２７であるため、データＡが正であれば、２7のビットは必ず“０”である。データＡが負の時は、例えばＡ＝−１のときは、２0〜２7の各ビットがオール１となり、Ａ＝−２の時には２0のビットのみが“０”となるように表される。従って、データＡが負の時には、２7のビットが必ず“１となる。このように、本実施例では、データＡの最上位ビットの値を、図５に示すように符号ビットとし、このことを利用して、後述するクリッピング回路６４にて符号に基づく階調制限処理を実施している。なお、データＡの情報は上記のものに限らず、例えばＡ＝−１２８のとき２0〜２7の各ビットをオール０とし、Ａ＝＋１２７のとき２0〜２7の各ビットをオール１とし、データＡが正の時には２7のビットは必ず“１”となり、データＡが負の時には２7のビットは必ず“０”となるようにしてもよい。
【００５７】
図４に示す回路では、ＹＶからＲへの変換を下記の式（８）の通り、第１項から第４項に分けて実施している。
【００５８】
0003684740.tif 000004
ここで、
第１項＝［（Ｖ−１２８）×（２-7＋２-8）］
第２項＝［（Ｖ−１２８）×（２-5＋２-6）］
第３項＝［（Ｖ−１２８）×（２-2＋２-4）］
第４項＝［Ｙ＋（Ｖ−１２８）×２0］                      …（８）
そして、図４において、第１項＋第２項＝［（Ｖ−１２８）×（２-7＋２-8）］＋［（Ｖ−１２８）×（２-5＋２-6）］の演算を実施するために、第１段目に１ビットシフト回路４２、第２段目に一乗差加算器４４、第３段目に加算器４６、第４段目に加算器４８、第５段目に５ビットシフト回路５０を設けている。
【００５９】
上述の第１項及び第２項は、２-nの乗数（−ｎ）の差が一乗差であり、この２組の演算に一乗差加算器４４を兼用している。この第１項＋第２項の演算を図４及び図５を参照して説明する。なお、上述したデータＡを１ビットシフト回路４２を通過させることで、図５に示すように、データＡが下位側に１ビットシフトされたデータＢを得る。この１ビットシフトの際に、データＡの最上位の符号ビットの値をデータＢの２7のビットに付加して、符号拡張を行う。したがって、データＢは９ビットとなる（図５参照）。なお、以降のｋビットシフトの際にも、ビットシフト後のデータの上位側のｋ個の桁には、ビットシフト前の最上位ビットの符号ビットが付加される符号拡張が実施される。
【００６０】
次に、Ａ＋Ｂを演算する一乗差加算器４４の出力Ｃとして、（Ｖ−１２８）×（２0＋２-1）が得られる。このＡ＋Ｂの演算を含めて全ての加算演算は、同一桁のビット値同士（桁上がりビット及び符号ビットの桁も含む）を桁上がりを考慮して加算して実施し、同一桁にデータがない場合（Ａ＋Ｂの場合の２-1の桁）にはＯを加算する。
【００６１】
このデータＣは、図５に示すとおり、データ部分の最下位桁が２-1でデータ部分の最上位桁は２6となる８ビットデータとなる。この加算時には桁上がりが生じるので、２7の桁が桁上がりビットとなり、データＣの２8の桁が符号ビットとなり、トータル１０ビットとなる。
【００６２】
このデータＣが、２ビットシフト回路４６にて下位側に２ビットシフトされて、データＤ＝（Ｖ−１２８）×（２-2＋２-3）が得られる。このデータＤは、図５に示すとおり、データ部分の最下位桁が２-3でデータ部分の最上位桁は２4となる８ビットデータに加えて、２5の桁が桁上がりビットとなり、２6〜２8の３ビットが符号拡張されて符号ビットとなり、トータル１２ビットである。
【００６３】
ところで、このデータＤは、加算器４８にてデータＣと加算されることになるが、この加算時以降を含めて、データＤの下位２桁の２-3と２-2の桁のデータは、加算される相手が存在しない。したがって、データＤの下位２桁のデータは、図５に示す通り切り捨てることができる。
【００６４】
そうすると、加算器４８の演算結果であるＣ＋Ｄ＝Ｅ＝（Ｖ−１２８）×（２0＋２-1＋２-2＋２-3）は、図５に示す通り、データＣと同様にデータ部分は８ビットとなり、この場合には２7及び２8の２桁が桁上がりビットとして必要となり、２9の桁が符号ビットとなる。
【００６５】
次に、データＥは５ビットシフト回路４８にて、下位側に５ビットシフトされ、データＦが得られる。このデータＦは、データ部分の最下位桁が２-6でデータ部分の最上位桁は２1となる８ビットデータに加えて、２2及び２3の２桁が桁上がりビットとなり、２4 〜２9 の５桁が符号拡張されて符号ビットとなり、トータル１６ビットである。ところでこのデータＦは、後述する加算器６２にて他のデータと加算されることになるが、この加算時以降を含めて、データＦの下位２桁の２-6と２-5の桁のデータは、加算される相手が存在しない。したがって、データＦの下位２桁のデータは、図５に示す通り切り捨てることができ、この結果、データＦはトータル１４ビットとなる。
【００６６】
次に、上述の式（８）の第３項及び第４項の演算について説明する。第３項のの演算を実施する回路として、図４の通り、１段目の２ビットシフト回路５２、２段目の二乗差加算器５４、３段目の２ビットシフト回路５６が設けられている。
【００６７】
また、第４項の演算のために０乗差加算器５８が設けられている。そして、第３項＋第４項の加算を実施するために、加算器６０が設けられている。
【００６８】
まず、第４項の演算について説明すると、（Ｖ−１２８）演算部４０の出力Ａと輝度信号Ｙとが０乗差加算器５８に入力され、その出力＝Ｙ＋（Ｖ−１２８）×２0として、図５に示すデータＧが得られる。このデータＧは、データ部分の最下位桁が２0でデータ部分の最上位桁は２7となる８ビットデータに加えて、２8の桁が桁上がりビットとなり、２9の桁が符号ビットとなり、トータル１０ビットである。
【００６９】
次に、第３項の演算について説明すると、まず、（Ｖ−１２８）演算部４０からのデータＡが、２ビットシフト回路５２にて下位側に２ビットシフトされて、図５に示すデータＨが得られる。このデータＨは、データ部分の最下位桁が２-2でデータ部分の最上位桁は２4となる７ビットデータに加えて、２5〜２7の桁が符号拡張されて符号ビットとなり、トータル１０ビットである。二乗差加算器５４は、このデータＨとデータＡとを加算し、Ａ＋Ｈ＝（Ｖ−１２８）×（２0＋２-2）として、図５に示すデータＩを得る。このデータＩは、データの最下位桁が２-2でデータの最上位桁は２6となる９ビットデータを有し、２7の桁が桁上がりビットとなり、２8の桁が符号ビットとなり、トータル１１ビットである。このデータＩは、さらに２ビットシフト回路５６により下位側に２ビットシフトされて、データＪとなる。従って、このデータＪは、データ部分の最下位桁が２-4でデータ部分の最上位桁は２4となる９ビットデータに加えて、２5が桁上がりビットとなり、２6〜２8が符号拡張されて符号ビットとなり、トータル１３ビットである。
【００７０】
第３項＋第４項の演算を実施する加算器６０の出力として、図５に示す通りデータＫが得られる。このデータＫは、データの最下位桁が２-4でデータの最上位桁は２7となる１２ビットデータに加えて、２8の桁が桁上がりビットとなり、２9の桁が符号ビットとなり、トータル１４ビットである。なお、データＫでは、２9以上のビットの桁上がりはデータとして不要であるので、２9の桁に桁上がりデータを設ける必要はない。
【００７１】
そして最後に、第１項＋第２項＋第３項＋第４項の演算を実施する最終段の加算器６２の出力として、図５に示す通りデータＬが得られる。この最終出力のデータ部分は８ビットでよいので、図５の通り下位４ビットは切り捨てられ、２0〜２7のデータ部分に加えて、２8の桁が桁上がりビットとなり、２9の桁が符号ビットとなる。
【００７２】
なお、規格内の入力ＹＶがあった場合には、８ビットの出力データＬの最小値は０（８ビット全て０）で最大値は２５５（８ビット全て１）となる。ただし、規格外の入力があった場合には、例えば出力データＬの値が２５６（８ビットのデータ全て０）となる場合があり、この場合の誤動作に備えてデータＬは桁上がりビットを有している。また、他の例として、例えば出力データＬ＝−１（８ビットのデータ全て１）となる場合があり、この場合の誤動作に備えてデータＬは符号ビットを有している。
【００７３】
（クリッピング回路について）
図４に示すとおり、最終段の加算器６２の後段には、輝度制限回路として機能するクリッピング回路６４が設けられている。このクリッピング回路６４の機能は２つあり、その一つは、上述の通り符号ビットがマイナスを示した場合の誤動作を解消するものである。このときには、データＬを“０”とみなして良いため、データＬの２0〜２7の各桁の８ビット全てを強制的に“０”にしている。
【００７４】
クリッピング回路６４の他の一つの機能は、データＬに桁上がりがあった場合の誤動作を解消するものである。このときには、データＬは“２５５”とみなして良いため、データＬの２0〜２7の各桁のデータ８ビット全てを強制的に“１”にしている。
【００７５】
このクリッピング回路６２の一例を図６に示す。同図に示すように、符号ビットが“１”であると、インバータを介して８つのアンドゲートに“０”が入力されるので、８ビットの各桁の出力は強制的に“０”とされる。ここで、符号ビットが“０”である場合には、アンドゲートの一方の入力端には常に“１”が入力されるので、桁上がりビットが“０”である限り、出力データＬの８ビットがそのままオアゲート及びアンドゲートを介して出力される。一方、桁上がりビットが“１”となった場合には、オア回路を介して全てのアンドゲートの他方の入力端に“１”が入力されるので、８ビットの各桁の出力は強制的に“１”とされる。
【００７６】
（ＹＶ−Ｒ変換回路の他の構成例について）
図７（Ａ）は、ＹＶ−Ｒ変換回路の変形例を模式的に示している。図７（Ａ）は図４の実施例とは異なり、二乗差の加算器７２を、［（Ｖ−１２８）×（２-2＋２-4）］と、［（Ｖ−１２８）×（２-5＋２-7）］と、［（Ｖ−１２８）×（２-6＋２-8）］の３種の二乗差の加算に共用した例を示している。
【００７７】
図７（Ａ）のＹＶ−Ｒ変換回路の詳細を図８に、図８中の信号Ａ〜Ｊを図９に示す。なお、図９に示す符号ビットと桁上がりビットは、図４，図５の実施例と同様である。図８及び図９において、（Ｖ−１２８）演算部４０からの出力データＡは図４と同じであり、２ビットシフト回路７Ｏの出力データＢは、
Ｂ＝（Ｖ−１２８）×２-2
となる。その後段の二乗差加算器７２からの出力データＣは、
Ｃ＝（Ｖ−１２８）×（２0＋２-2）
となる。さらにその後段の１ビットシフト回路７６からの出力データＤは、
Ｄ＝（Ｖ−１２８）×（２-1＋２-3）
となる。さらにその後段の加算器７８からの出力データＥは、
Ｅ＝（Ｖ−１２８）×（２0＋２-1＋２-2＋２-3）
となる。さらにその後段の３ビットシフト回路８０からの出力データＦは、
Ｆ＝（Ｖ−１２８）×（２-3＋２-4＋２-5＋２-6）
となる。
【００７８】
ここで、加算器８４に入力される一方のデータＣは、他方のデータＦが加算器７８を経て得られる時間分だけ遅延させる必要があり、遅延回路８２にて遅延され同期がとられる。加算器８４の出力データＧは、
Ｇ＝（Ｖ−１２８）×（２0＋２-2＋２-3＋２-4＋２-5＋２-6）
となる。その後段の２ビットシフト回路８６からの出力データＨは、
Ｈ＝（Ｖ−１２８）×（２-2＋２-4＋２-5＋２-6＋２-7＋２-8）
となる。
【００７９】
一方、０乗差加算器８８からの出力データＩは、
Ｉ＝Ｙ＋（Ｖ−１２８）
となり、これが遅延回路９０にて遅延されて、２ビットシフト回路８６からの出力データＨと同期がとられて、最終段の加算器９２に入力される。そして、この最終段の加算器９２からの出力データＪとして、
Ｊ＝Ｙ＋（Ｖ−１２８）×（２0＋２-2＋２-4＋２-5＋２-6＋２-7＋２-8）
が得られ、図４，図５の実施例と同じ結果が得られる。この出力データＪは、図６に示すクリッピング回路６４に供給される。
【００８０】
（ＹＵ−Ｂ変換回路の構成例について）
図７（Ｂ）は、ＹＵ−Ｂ変換回路を模式的に示している。図７（Ｂ）のＹＵ−Ｂ変換回路の詳細を図１０に示す。なお、図１０に示す各データも、上述の実施例同様に、符号ビットと桁上がりビットを有しているが、その詳細は省略する。図１０の実施例では、一乗差の３種類の演算に、一乗差加算器１０２を兼用している。
【００８１】
図１０において、（Ｕ−１２８）演算部４１からの出力データＡは図４、図８と同じであり、１ビットシフト回路１０Ｏの出力データＢは、
Ｂ＝（Ｕ−１２８）×２-1
となる。その後段の一乗差加算器１０２からの出力データＣは、
Ｃ＝（Ｕ−１２８）×（２0＋２-1）
となる。さらにその後段の３ビットシフト回路１０４からの出力データＤは、
Ｄ＝（Ｕ−１２８）×（２-3＋２-4）
となる。さらにその後段の加算器１０６からの出力データＥは、
Ｅ＝（Ｕ−１２８）×（２0＋２-1＋２-3＋２-4）
となる。
【００８２】
一方、（Ｕ−１２８）演算部４１からの出力データＡは、２ビットシフト回路１０８にも入力され、その出力データＦは、
Ｆ＝（Ｕ−１２８）×２-2
となる。その後段の二乗差加算器１１０からの出力データＧは、
Ｇ＝（Ｕ−１２８）×（２0＋２-2）
となる。その後段の加算器１１２には、データＤ，Ｇが入力され、その出力データＨとして、
Ｈ＝（Ｕ−１２８）×（２0＋２-2＋２-3＋２-4）
となる。さらにその後段の５ビットシフト回路１１４の出力データＩとして、
Ｉ＝（Ｕ−１２８）×（２-5＋２-7＋２-8＋２-9）
が得られる。データＨ，Ｉが入力される加算器１１６の出力データＪは、
Ｊ＝（Ｕ−１２８）×（２0＋２-1＋２-3＋２-4＋２-5＋２-7＋２-8＋２-9）
となる。
【００８３】
さらに、輝度信号Ｙは遅延回路１１８にて遅延されて、データＪと同期がとられて最終段の加算器１２０に入力され、その出力データＫとして、
Ｋ＝Ｙ＋（Ｕ−１２８）×（２0＋２-1＋２-3＋２-4＋２-5＋２-7＋２-8＋２-9）
が得られ、式（７）と同じ結果が得られる。この出力データＫは、図６に示すクリッピング回路６４に供給される。
【００８４】
（ＹＵＶ−Ｇ変換回路の構成例について）
図７（Ｃ）は、ＹＵＶ−Ｇ変換回路の一例を模式的に示している。図７（Ｃ）の例では、一乗差加算器を３種類の一乗差の項の加算に兼用している。ここで、上述の実施例と異なる点は、色差信号Ｕ×２-iと色差信号Ｖ×２-jとの加算にあたり、各乗数の差（ｉ−ｊ）が同じ（本例の場合一乗差）となる組合せに、加算器を共用している点である。本実施例の場合には、色差信号Ｕ同士の一乗差の項を加算する加算器と、色差信号Ｖ同士の一乗差の項を加算する加算器とは、入力されるデータがＵ，Ｖと異なるため、この場合には加算器を共用できないからである。
【００８５】
この図７（Ｃ）の回路の詳細を図１１に示す。図１１において、（Ｖ−１２８）演算部４０の出力データＡは、２ビットシフト回路２０４及び０乗差加算器２１２に入力され、（Ｕ−１２８）演算部４１の出力データＢは、１ビットシフト回路２０２及び０乗差加算器２１２に入力される。
【００８６】
まず、一乗差加算器２１０のルートの演算から説明すると、データＢが入力される１ビットシフト回路２０２からの出力データＣは、
Ｃ＝（Ｕ−１２８）×２-1
となる。データＡが入力される２ビットシフト回路２０４の出力データＤは、
Ｄ＝（Ｖ−１２８）×２-2
となり、データＣ，Ｄが入力される一乗差加算器２１０からの出力データＥは、
Ｅ＝（Ｕ−１２８）×２-1＋（Ｖ−１２８）×２-2
となる。このデータＥは２ビットシフト回路２１６にて、下位側に２ビットシフトされて、その出力データＦとして、
Ｆ＝（Ｕ−１２８）×２-3＋（Ｖ−１２８）×２-4
が得られる。さらに、データＥ，Ｆが入力される加算器２２４からの出力データＧとして、
Ｇ＝（Ｕ−１２８）×（２-1＋２-3）＋（Ｖ−１２８）×（２-2＋２-4）
が得られる。
【００８７】
次に、０乗差加算器２１２の演算ルートについて説明すると、データＡ，Ｂが入力される０乗差加算器２１２からの出力データＨとして、
Ｈ＝（Ｕ−１２８）＋（Ｖ−１２８）
が得られる。このデータＨは７ビットシフト回路２２０により下位側に７ビットシフトされて、その出力データＩとして、
Ｉ＝（Ｕ−１２８）×２-7＋（Ｖ−１２８）×２-7
が得られる。一方、一乗差加算器２１０からの出力データＥは８ビットシフト回路２１８にも入力され、その出力データＪとして、
Ｊ＝（Ｕ−１２８）×２-9＋（Ｖ−１２８）×２-10
が得られる。
【００８８】
これらデータＩ，Ｊが入力される加算器２２６からの出力データＫとして、
Ｋ＝（Ｕ−１２８）×（２-7＋２-9）＋（Ｖ−１２８）×（２-7＋２-10）
が得られる。
【００８９】
次に、二乗差加算器２１４のルートでの演算について説明すると、データＢ，Ｄが入力される二乗差加算器２１４からの出力データＬとして、
Ｌ＝（Ｕ−１２８）＋（Ｖ−１２８）×２-2
が得られる。このデータＬは４ビットシフト回路２２２により下位側に４ビットシフトされて、その出力データＭとして、
Ｍ＝（Ｕ−１２８）×２-4＋（Ｖ−１２８）×２-6
が得られる。このデータＭは遅延回路２２８により遅延されて、データＫと同期がとられて加算器２３０に入力される。加算器２３０からの出力データＮは、
Ｎ＝（Ｕ−１２８）×（２-4＋２-7＋２-9）＋（Ｖ−１２８）×（２-6＋２-7＋２-10）
となる。さらに、加算器２２４からのデータＧは遅延回路２３２により遅延され、加算器２３０からのデータＮと共に加算器２３４に入力される。この加算器２３４からの出力データＯは、
0003684740.tif 000005
となる。
【００９０】
このデータＯは符号反転回路２３８に入力され、８ビットのデータ部分及び桁上がりビット、符号ビットから成る１０ビットの全てのビットが反転され、さらに最下位ビットに“１”が加えられ、データ反転処理されたデータＰが出力される。
【００９１】
最後に、輝度信号Ｙが、遅延回路２３６により遅延されてデータＰと同期がとられて、この信号ＹとデータＰとが加算器２４に入力される。データＰは予め反転処理されているので、信号ＹよりデータＰが減算され、この加算器２４０からの出力データＱとして、
0003684740.tif 000006
が得られる。このデータＱも、クリッピング回路６４に供給される点は、上述の各実施例と同様である。
【００９２】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９３】
例えば、上述した各実施例では省略したが、加算器の前段には例えばＤ型フリッフフロップにて構成される、２入力の同期をとるための回路を挿入することが好ましい。この場合、上述の実施例の通り、無駄な下位ビットを切り捨てることで、ビット毎に必要なＤ型フリッフフロップの数を減少でき、回路規模の縮小に寄与できる。
【００９４】
上述の実施例の液晶表示装置を用いて構成される電子機器は、図１２に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。この表示情報出力源１０００が、上述した各種実施例のＹＵＶ−ＲＧＢ変換回路を含んでいる。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【００９５】
このような構成の電子機器として、図１３に示す液晶プロジェクタ、図１４に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図１５に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【００９６】
図１３に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。  図１３において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【００９７】
図１４に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【００９８】
図１５に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶表示基板１３０４と回路基板１３０８とを接続するものである。
【００９９】
ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図１２に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板の外付け回路とされ、図１５の場合には回路基板１３０８に搭載できる。
【０１００】
図１５はページャの構成を示すものであるから、液晶表示基板１３０４以外に回路基板１３０８が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶表示基板１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図１６に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【０１０１】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置等の他の画像表示装置にも適用可能である。
【０１０２】
【図面の簡単な説明】
【図１】図１は、本発明の一実施例の電子機器のうちの液晶表示に必要な回路部を示すブロック図である。
【図２】図２は、図１に示す回路のデジタルクロマ回路とＹＵＶ−ＲＧＢ変換回路のブロック図である。
【図３】図３は、ＹＶ−Ｒ変換に用いられるＶ×２-nの８ビットの各項のビットの広がりを示す概略説明図である。
【図４】図４は、ＹＶ−Ｒ変換回路の一例を示すブロックである。
【図５】図５は、図４の各回路の出力データを説明するための概略説明図である。
【図６】図６は、図３に示すクリッピング回路の一例を示す回路図である。
【図７】図７（Ａ）〜（Ｃ）は、ＹＶ−Ｒ変換、ＹＵ−Ｂ変換及びＹＵＶ−Ｇ変換の手法を模式的に示す模式図である。
【図８】図８は、図７（Ａ）に示す手法に基づき設計されたＹＶ−Ｒ変換回路のブロック図である。
【図９】図９は、図８の各回路の出力データを説明するための概略説明図である。
【図１０】図１０は、図７（Ｂ）に示す手法に基づき設計されたＹＵ−Ｂ変換回路のブロック図である。
【図１１】図１１は、図７（Ｃ）に示す手法に基づき設計されたＹＵＶ−Ｇ変換回路のブロック図である。
【図１２】図１２は、電子機器のブロック図である。
【図１３】図１３は、電子機器の一例であるプロジェクタの概略説明図である。
【図１４】図１４は、電子機器の一例であるパーソナルコンピュータの外観図である。
【図１５】図１５は、電子機器の一例であるページャの分解斜視図である。
【図１６】図１６は、外付け回路を備えた液晶表示装置の一例を示す概略斜視図である。
【図１７】図１７は、ＹＵＶ信号の分離する動作を示すタイミングチャートである。
【符号の説明】
１０  コントロールボード
１２，１８  アナログ−デジタルコンバータ
１４  デジタルクロマ回路
１６  ＹＵＶ−ＲＧＢ変換回路
１６Ａ  遅延回路
１６Ｂ  Ｕ／Ｖ分離回路
１６Ｃ  ＹＶ−Ｒ変換回路
１６Ｄ  ＹＵＶ−Ｇ変換回路
１６Ｅ  ＹＵ−Ｂ変換回路
２０  グラフィックコントローラ
３０  ＬＣＤ
３２  ＬＣＤコントローラ
４０  （Ｖ−１２８）演算部
４１  （Ｕ−１２８）演算部
４２，７６，１００，２０２  １ビットシフト回路
４４，１０２，２１０  一乗差加算器
４６，５２，５６，７０，８６，１０８，２０４，２１６  ２ビットシフト回路
４８，６０，６２，７８，８４，９２，１０６，１１２  加算器
５０，１１４  ５ビットシフト回路
５４，７２，１１０，２１４  二乗差加算器
５８，８８，２１２  ０乗差加算器
６４  クリッピング回路（輝度制限回路）
８０，１０４  ３ビットシフト回路
８２，９０，１１８，２２８，２３２，２３６  遅延回路
１１６，１２０，２２４，２２６，２３０，２３４，２４０  加算器
２１８  ８ビットシフト回路
２２０  ７ビットシフト回路
２２２  ４ビットシフト回路
２３８  符号反転回路
【図１】
0003684740.tif 000007
【図２】
0003684740.tif 000008
【図３】
0003684740.tif 000009
【図４】
0003684740.tif 000010
【図５】
0003684740.tif 000011
【図６】
0003684740.tif 000012
【図７】
0003684740.tif 000013
【図８】
0003684740.tif 000014
【図９】
0003684740.tif 000015
【図１０】
0003684740.tif 000016
【図１１】
0003684740.tif 000017
【図１２】
0003684740.tif 000018
【図１３】
0003684740.tif 000019
【図１４】
0003684740.tif 000020
【図１５】
0003684740.tif 000021
【図１６】
0003684740.tif 000022
【図１７】
0003684740.tif 000023