(57)【特許請求の範囲】
【請求項１】
信号に応じて伝送路に電流を供給する差動回路を含むカレントスイッチ型のドライバを有する電子装置において、
前記信号を前記差動回路に伝える信号配線を伝送路構造とし、
該伝送路構造の信号配線は、コモングランドに接続されたグランド線を備えない２本の線路が対になった配線構造を有し、該２本の線路には、相補信号が供給されることを特徴とする電子装置。
【請求項２】
前記信号配線は、前記差動回路を構成するトランジスタの制御電極の近傍まで延びていることを特徴とする請求項１記載の電子装置。
【請求項３】
前記２本の線路間の距離の１．５倍又はこれを超える距離だけ隔てた位置に別の伝送路構造の信号配線を具備することを特徴とする請求項１記載の電子装置。
【請求項４】
更に、２本の線路が対になった伝送路構造を有する電源配線を具備することを特徴とする請求項１ないし３のいずれか一項記載の電子装置。
【請求項５】
前記信号配線の上位の層として、２本の線路が対になった配線構造の電源配線を有し、
該２本の線路の一方は、コモングランドに接続されたグランド線であることを特徴とする請求項１記載の電子装置。
【請求項６】
前記信号に応答して容量が変化する素子を前記差動回路に接続し、該差動回路との間で電荷の授受を行なうことを特徴とする請求項１ないし５のいずれか一項記載の電子装置。
【請求項７】
前記電子装置は、前記伝送路に接続する電子部品を具備し、該電子部品と前記伝送路とを伝送路構造の配線で接続することを特徴とする請求項１ないし６のいずれか一項記載の電子装置。
【請求項８】
前記電子装置は、前記伝送路に接続する電子部品を具備し、該電子部品と前記伝送路とをスタックトペア配線構造の配線で接続することを特徴とする請求項１ないし６のいずれか一項記載の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ドライバから出力されるディジタル信号を伝送路に送出する伝送回路を具備する電子装置に関し、より詳細にはＧＨｚ帯及びそれ以上の帯域で高速伝送を行なうための技術に関する。
【０００２】
【従来の技術】
近年、ＬＳＩ技術で作られるＩＣチップを動作させるためのクロック周波数は２ＧＨｚに達する。その一方で、ＩＣチップと信号をやり取りする伝送路（バスとも言う）の周波数は最高でも５００ＭＨｚ程度に過ぎず、信号をやり取りするためのバンド幅がＩＣチップの動作周波数に比べ極めて低い。よって、ＩＣチップと信号をやり取りするためのＩ／Ｏバンド幅が不足しているのが現状である。このため、ロジックチップやメモリチップなどのＩＣチップにキャッシュメモリを設け、ＩＣチップ内部での高速信号処理を保証するとともに、伝送路上のバンド幅不足に対応している。
【０００３】
【発明が解決しようとする課題】
しかしながら、キャッシュメモリをＩＣチップに搭載することで大きなチップ面積が必要となるだけでなく、キャッシュメモリのアドレス計算が余分に必要となり、アーキテクチャも複雑になる。仮に、ＩＣチップの動作クロックと整合したＩ／Ｏバンド幅の確保ができれば、キャッシュメモリが不用でアーキテクチャの単純なシステムとなる。ＩＣチップのＩ／Ｏは本質的に、チップ内部の処理ビット数と同じであることがディジタルシステムの基本である。従って、バンド幅を整合させるには、ＩＣチップの動作クロックとＩ／Ｏに接続される伝送路のクロック（バスクロックと言う）が同じ周波数でなければならない。今後、ＧＨｚ帯へ突入する時代にあって、チップ間を接続する信号伝送の改善は急務である。ＧＨｚ帯の信号伝送は、ＧＨｚ帯で動作可能な伝送路を提供するのみでは実現できない。伝送路に接続されるドライバやレシーバなどの電子部品を含むシステム全体が高速信号を伝送できる構成となっている必要がある。
【０００４】
従って、本発明は上記従来技術の課題を解決し、ＧＨｚ帯及びこれを超える帯域の高速伝送を良好に行なえる電子装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明は、信号に応じて伝送路に電流を供給する差動回路を含むカレントスイッチ型のドライバを有する電子装置において、前記信号を前記差動回路に伝える信号配線を伝送路構造としたことを特徴とする電子装置である。信号配線を伝送路構造としたため、寄生インダクタンスと寄生キャパシタンスを無視できるほど小さくできる。よって、ＧＨｚ帯及びこれを超える帯域の高速伝送を良好に行なえるようになる。
【０００６】
なお、電子装置とは例えば、ＩＣチップ単体、ＩＣチップをパッケージ化したもの、ＩＣチップやパッケージ化された電子装置を配線基板上に搭載して伝送路で接続した電子装置を含むものである。
【０００７】
【発明の実施の形態】
図１は、本発明の一実施の形態による電子装置を示す図であって、（Ａ）は電子装置のレイアウトを示す平面図、（Ｂ）は図（Ａ）のレイアウトの模式的な断面図である。また、図２は図１に示す電子装置の回路図である。説明の都合上、まず図２の回路図を説明する。
【０００８】
本発明の一実施の形態の電子装置は、配線基板１０を有する。配線基板１０上には、ＩＣチップ１１、１２及び１３が設けられている。ＩＣチップ１１〜１３は例えば、ベアチップ又は外部接続用の端子を有するパッケージされた電子部品である。電子部品も電子装置であり、本発明の電子装置は図１に示すシステム的な構成のみならず、ＩＣチップ１１〜１３等の個々の電子部品も含む。ＩＣチップ１１は伝送路１４の一端に接続されており、内部にドライバ１６を有する。ＩＣチップ１２は分岐伝送路１５を介して伝送路１４に接続されており、内部に差動アンプで構成されるレシーバ１７を有する。同様に、ＩＣチップ１３は分岐伝送路１６を介して伝送路１４に接続されており、内部に差動アンプで構成されるレシーバ１８を有する。伝送路１４の他端には、終端抵抗ＲＴで構成された終端回路が接続されている。終端抵抗ＲＴは、伝送路１４の両端、つまり伝送路１４を構成する２つのペア配線を接続する。
【０００９】
ＩＣチップ１１のドライバ１６は伝送路１４を駆動して信号を送出する。ＩＣチップ１２、１３のレシーバ１７及び１８は伝送路１４上の信号を受信する。
【００１０】
ドライバ１６は、伝送路１４のペア配線の両端に接続されている。ドライバ１６、伝送路１４及び終端抵抗ＲＴでループが形成されている。ドライバ１６は、カレントスイッチ型であり、電圧調整抵抗ＲＥ１に常に一定の電流を流す機能を有する。ドライバ１６は、２つのｎチャネルＭＯＳ（ｎＭＯＳ）トランジスタ１９、２０、バラクタ２１、２２及び２つの抵抗ＲＥ１、ＲＥ２を有する。トランジスタ１９と２０は差動回路を構成する。バラクタ２１と２２は、入力信号Ｖｉｎ、／Ｖｉｎに応答して容量が変化する容量性素子であり、上記差動回路との間で電荷の授受を行い、差動回路のスイッチング動作を高速にする。
【００１１】
上述したように、ドライバ１６、伝送路１４及び終端抵抗ＲＴでループを形成する。このループにおいて、分岐伝送路１５、１６を含め、伝送路１４はいかなる場所でもコモングランドに接続されておらず、独立したグランド線として機能する。これにより、グランドレベルが他方の信号レベルと相補的にスイングする。よって、差動アンプのレシーバ１７、１８に有効な最大振幅を与えることができる。
【００１２】
トランジスタ１９と２０のゲートはそれぞれ、ＩＣチップ１１の内部回路（図示を省略する）から供給される入力信号／Ｖｉｎ及びＶｉｎを受取る。入力信号／Ｖｉｎ及びＶｉｎは相補信号である。トランジスタ１９と２０のドレインは、抵抗ＲＥ１を介して高電位側の電源電圧Ｖｄｄに接続されている。抵抗ＲＥ１は、電源Ｖｄｄからみて一定の電流の値を決める電流制御用の抵抗である。トランジスタ２０のソースは、伝送路１４を構成する２つの伝送線の一方に接続されている。トランジスタ１９のソースは、抵抗ＲＥ２を介して伝送路１４の他方の伝送線に接続されている。抵抗ＲＥ２は、終端抵抗として機能する。バラクタ２１と２２はトランジスタで構成されている。バラクタ２１のドレインとソースは抵抗ＲＥ１の一端に接続され、ゲートは入力信号Ｖｉｎを受ける。バラクタ２２のドレインとソースは抵抗ＲＥ１の一端に接続され、ゲートは入力信号／Ｖｉｎを受ける。抵抗ＲＥ２の一端は、低電位側の電源電圧Ｖｓｓ（例えばグランド）に接続されている。
【００１３】
本実施例の特徴のいくつかを以下に示す。
【００１４】
第１に、トランジスタ１９と２０からなるカレントスイッチ型のドライバを用いる。第２に、バラクタ２１と２２を用いている。第３に、ＩＣチップ１６の内部回路から供給されるドライバ１６の入力信号Ｖｉｎ、／Ｖｉｎを伝送する信号配線を伝送路構造とする。第３の特徴に関し、好ましくは、電源配線など、ドライバ１６に関与する信号配線も伝送路構造とする。
【００１５】
上記第１の特徴は主として、入力信号Ｖｉｎ、／Ｖｉｎの変化時に起こる伝送路１４上の電圧降下を軽減することを意図している。上記第２の特徴は主として、トランジスタ１９と２０のｐｎ接合容量の影響を軽減又は実質的に消去することを意図している。上記第３の特徴は主として、トランジスタ１９と２０の寄生キャパシタを軽減又は実質的に消去することを意図している。本発明は、上記第１及び第２の特徴を省略した電子回路、つまり第３の特徴だけを有する電子回路を含む。この構成でも、ＧＨｚ帯のディジタル信号を少ない波形の歪みで伝送することができる。好ましくは、電子回路は上記第１から第３の特徴を具備する。上記第３の特徴は、第１及び第２の特徴と相俟って、ＧＨｚ帯のディジタル信号をより少ない波形の歪みで伝送することができる。
【００１６】
以下、上記第１から第３の特徴について順を追って説明する。
【００１７】
まず、第１の特徴は、前述したように、図２に示すトランジスタ１９と２０からなるカレントスイッチ型のドライバを用いる。このドライバを用いる理由は次の通りである。
【００１８】
ドライバは、パルス状の出力信号であるディジタル信号を伝送路１４に送出する。このような信号出力のためには、スイッチと電源が必要である。電流の流れていない状態から瞬時に大量の電流が流れる状態になれば、その電流遷移勾配ｄｉ／ｄｔは急峻になり、ｖ＝Ｌｓ（ｄｉ／ｄｔ）の電圧降下が起こる。なお、Ｌｓは回路中の寄生インダクタンスを示す。この電圧降下が起こると、電源Ｖｄｄが瞬時にこのｖ分だけ低下する（Ｖｄｄ−ｖ）。これを防ぐためには、回路中の寄生インダクタンスＬｓを零としなければならないが、現実には到底不可能である。ＧＨｚ帯の信号伝送における信号の立ち上がり時間ｔｒは７５ｐｓ以下であり、寄生インダクタンスＬｓは問題である。
【００１９】
この問題を解決するために、信号に応じて伝送路に電流を供給する差動回路を含むカレントスイッチ型のドライバを構成する。好ましくは、このドライバをできるだけ少ない数のトランジスタ（図２では、２つのトランジスタ）で構成する。
【００２０】
図３は、図２のドライバ１６からバラクタ２１と２２を除去した回路構成のシミュレーションモデル回路を示す。図３中、Ｌ１は、寄生インダクタンスで、２ｎＨに設定した。電源電圧ＶｄｄはＤＣ＝２Ｖに設定した。トランジスタ１９はスイッチと、ｐｎ接合容量に主に起因した寄生キャパシタＣ３で図示してある。入力信号Ｖｉｎ、／Ｖｉｎの立ち上がり時間（状態遷移時間）ｔｔｒａｎを７５ｐｓに設定し、寄生キャパシタＣ３を１０ｆＦに設定した。トランジスタ２０はスイッチと、ｐｎ接合容量に主に起因した寄生キャパシタＣ１で図示してある。トランジスタ２０の寄生キャパシタＣ１を１０ｆＦに設定した。トランジスタ１９、２０のオン・オフ時間を１ｎｓに設定した。
【００２１】
伝送線路１４は１５０ｍｍの長さとし、この長さに相当する遅延時間ＴＤを１ｎｓに設定した。また、伝送路１４の特性インピーダンスを２８Ωに設定した。更に、伝送路１４の電圧を０．６Ｖに設定した。図３中、単位のない数値は抵抗値を示す。電流制御用の抵抗ＲＥ１を６５Ωとして図示してあるが、これは抵抗ＲＥ１本来の値を５０Ωとし、更にトランジスタ１９と２０のオン抵抗を１５Ωとした合計値である。抵抗ＲＥ２と終端抵抗ＲＴは２８Ωに設定した。
【００２２】
図４に、図３に示すシミュレーションモデル回路のシミュレーション結果を示す。図中、横軸は時間、縦軸は電流又は電圧を示す。電流Ｉは電源Ｖｄｄから流れ出る電流である。電圧Ｖ１、Ｖ２及びＶ３はそれぞれ図３に示すノードの電圧である。図４に示すように、数ＧＨｚの入力信号の立ち上がりに対し、電流Ｉ及び電源電圧Ｖ１は若干変動変動するが、伝送路１４の入力端の電圧Ｖ２はすばやく立ち上がり、また伝送路１４の出力端の電圧Ｖ３は電Ｖ２圧の立ち上って１．０ｎｓ後にすばやく立ちあがっている。
【００２３】
図２に示すバラクタ２１及び２２は、図４に示す電流Ｉと電源電圧Ｖ１の変動を抑制する機能を持つ。電流Ｉ及び電源電圧Ｖ１は、トランジスタ１９、２０の入力信号の変化時のｐｎ接合の影響で変動する。以下、バラクタ２１、２２を使用する上記第２の特徴について説明する。
【００２４】
図２に示すように、バラクタ２１、２２はそれぞれｎチャネルＭＯＳトランジスタで構成され、それぞれ反転信号Ｖｉｎ、／Ｖｉｎが与えられている。トランジスタ１９、２０のｐｎ接合容量をチャージするのに必要な電荷は、入力信号Ｖｉｎ、／Ｖｉｎに同期してバラクタ２１、２２から放出される。このため、電源Ｖｄｄの負荷が実質的に無くなる。換言すれば、バラクタ２１、２２はトランジスタ１９、２０のｐｎ接合容量に相当するｐｎ接合容量を持っている。つまり、トランジスタ１９、２０から電荷が放出される時、バラクタ２１、２２は電荷を必要とする。放出された電荷は、バラクタ２１、２２のｐｎ接合容量に蓄積される。
【００２５】
図５は、図２に示すドライバ１６の断面図を示す図であり、バラクタ２１、２２の機能を図示してある。ｐチャネルの半導体基板２４上にドライバ１６を含むＩＣチップ１１の回路が形成されている。半導体基板２４にはトレンチ・アイソレーション２５が形成され、図の左側にトランジスタ１９とバラクタ２１が形成され、右側にトランジスタ２０とバラクタ２２が形成されている。トランジスタ１９は、ｎチャネルの拡散領域２６、２７及び半導体基板２４上に形成された絶縁層上に設けられたゲート１９を有する。バラクタ２１は、ｎチャネルの拡散領域２９、３０及び半導体基板２４上に形成された絶縁層上に設けられたゲート３１を有する。トランジスタ１９とバラクタ２１とは、ｐ＋拡散領域３２で電気的に絶縁されている。トランジスタ２０は、ｎチャネルの拡散領域３３、３４及び半導体基板２４上に形成された絶縁層上に設けられたゲート３５を有する。バラクタ２２は、ｎチャネルの拡散領域３６、３７及び半導体基板２４上に形成された絶縁層上に設けられたゲート３８を有する。トランジスタ２０とバラクタ２２とは、ｐ＋拡散領域３９で電気的に絶縁されている。
【００２６】
拡散領域２６、２９、３０及び３２は電源Ｖｄｄに接続されている。同様に、拡散領域３４、３６、３７及び３９は電源Ｖｄｄに接続されている。拡散領域２７は図２に示す抵抗ＲＥ２に接続され、拡散領域３３は図２に示す伝送路１４に接続されている。
【００２７】
図５は、入力信号Ｖｉｎがプラスからマイナスに変化し、反転（相補）信号である入力信号／Ｖｉｎがマイナスからプラスに変化する様子を示す。入力信号Ｖｉｎ、／Ｖｉｎが遷移すると、各トランジスタのゲート１９下（チャネル）又はこの近傍で不用になったホールと電子が結合する。例えば、トランジスタ１９のチャネルのホールと、バラクタ２１のチャネルの電子とが結合する。入力電圧Ｖｉｎ、／Ｖｉｎが逆に変化すると、電子とホールの関係が図５に示す関係とは逆になる。バラクタ２１、２２は可変容量なので、ポールと電子のポンプアップとポンプダウンを積極的に行なうので、電源ＶｄｄやグランドＶｓｓに影響を与えることがない。
【００２８】
以上の動作から、トランジスタ１９、２０のｐｎ接合容量は実質的に消去されたと言える。
【００２９】
図６は、図２に示すドライバ１６のシミュレーションモデル回路を示す。図３に示すシミュレーションモデル回路との相違は、図３に示されるトランジスタ１９と２０の寄生キャパシタＣ３、Ｃ１がバラクタ２１、２２の作用で消去されていることである。
【００３０】
図７に、図６に示すシミュレーションモデル回路のシミュレーション結果を示す。図４と比較すると、図７に示す電流Ｉ及び電源電圧Ｖ１共に、波形の歪みはほとんど無く、非常に安定している。また、電圧Ｖ３もほぼ理想的な波形をしており、図２に示す回路構成のドライバ１６が高速ドライバとしての性能を有することが分る。
【００３１】
このように、第１及び第２の特徴により、電流Ｉは一定となり、寄生インダクタンスやｐｎ接合容量に起因する問題点はほぼ解消できた。しかしながら、ドライバに接続する配線に寄生する寄生キャパシタの存在を考慮していない。１０ｆＦ程度の小さな寄生キャパシタであっても、ＧＨｚ帯の信号伝送には大きな影響を与える。この問題点に着目したのは、前述した第３の特徴である。第３の特徴は、入力信号Ｖｉｎ、／Ｖｉｎを伝送する信号配線を伝送路構造とする。好ましくは、電源配線など、ドライバ１６に関与する信号配線も伝送路構造とする。
【００３２】
伝送線路は、単位長さ当りのインダクタンスＬ０とキャパシタンスＣ０を持つが、電磁界が外部に漏れないという条件のもとで考えると、配線上でＬ０とＣ０は同時に存在するため、インピーダンスＺ＝ｊωＬ０＋（ｊωＣ）−１ではなく、この２乗平均
【００３３】
【数１】
0003721124.tif 000002
となる。配線のインピーダンスはｊωが消去され、実数抵抗となる。即ち、キャパシタンスとインダクタンスは実質的に存在しない。この端的な例が同軸ケーブルである。配線ならばストリップ線路（マイクロストリップ線路などを含む）、コプレーナ線路、スタックト・ペア線路などがある。このような伝送路構成は、数十ＧＨｚに絶える線路であり、寄生インダクタンスと寄生キャパシタンスは無視できるほど小さくできる。
【００３４】
先に簡単に説明した図１を参照して、ドライバ１６の第３の特徴を説明する。
【００３５】
図１（Ａ）は、トランジスタ１９、２０とバラクタ２１、２２のレイアウトを示している。トランジスタ１９とバラクタ２２は図の横方向に隣り合い、トランジスタ２０とバラクタ２１は図の横方向に隣り合っている。図の縦方向にはバラクタ２１とトランジスタ１９が隣り合い、トランジスタ２０とバラクタ２２が隣り合っている。
【００３６】
横方向には、伝送路構造の信号配線７０、７１が設けられている。信号配線７０、７１はコプレナー配線構造をもつ配線であって、それぞれ入力信号Ｖｉｎ、／Ｖｉｎ（“／”は反転信号を意味する）を伝送する。信号配線７０と７１は、所定の距離だけ離間して同じ層レベルで隣り合っている。信号配線７０はトランジスタ２０とバラクタ２１のゲートの近傍に延びている。信号配線７０はトランジスタ２０のゲート４５の近傍にまで延びており、これに接続されている。また、信号配線７０はバラクタ２１のゲート５７の近傍を通り、これに接続されている。同様に、信号配線７１はトランジスタ１９とバラクタ２２のゲートの近傍に延びている。信号配線７１はトランジスタ１９のゲート５４の近傍を通り、これに接続されている。また、信号配線７１はバラクタ２２のゲート６２の近傍にまで延びており、これに接続されている。
【００３７】
コプレナー配線構造は、トランジスタ１９、２０やバラクタ２１、２２に関係するその他の配線にも適用されている。例えば、Ｖｄｄの電源配線５５とＶｓｓの電源配線５６はコプレナー配線構造を有し、トランジスタ１９とバラクタ２１の上を通っている。また、Ｖｄｄの電源配線４３とＶｓｓの電源配線４４はコプレナー配線構造を有し、トランジスタ２０とバラクタ２２の上を通っている。電源配線４３、４４、５５、５６は信号配線７０、７１が設けられている配線レベルよりも高い層レベルに位置している。また、図示していないが、クロックを伝達するクロック線も伝送路構造を持つことが好ましい。
【００３８】
図１（Ｂ）は、トランジスタ２０付近の層構造を示す断面図である。層構造を分かり易くするために、図１（Ｂ）は図１（Ａ）の平面を一本の直線ではなく、屈曲した線に沿って断面を見た様子を示している。
【００３９】
前述した半導体基板２４内には拡散領域４０と４１が形成されている。半導体基板２４上には絶縁層６５が形成されており、ゲート４５やプラグ６７、６８が形成されている。絶縁層６５は便宜上、一体に図示されているが、実際にはゲート酸化膜やその上に設けられた絶縁層などのように、いくつかの絶縁層を含むものである。絶縁層６５上には絶縁層６６が形成されている。この絶縁層６６も便宜上、一体に図示されているが、実際には複数の絶縁層を含むものである。絶縁層６６内にも受けられたビア４７を介して、プラグ６７と抵抗層４２とが電気的に接続されている。抵抗層４２は、図２の抵抗ＲＥ１を形成する。抵抗層４２は、ｐｎ接合容量を誘発する原因となる拡散抵抗ではなく、モリブデンやタングステンなどの金属膜抵抗が好ましい。
【００４０】
抵抗層４２は、ビア４８を介してＶｄｄの電源配線４３に接続されている。電源配線４３は電源配線４４とともに、コプレナー配線構造を有する。また、電源配線４３と４４の隣には、コプレナー配線構造の電源配線７３と７４（図１（Ａ）には図示なし）が設けられている。絶縁層６６上には、コプレナー配線構造の電源配線７５（他方の電源配線は、電源配線７５の裏に隠れている）が設けられている。
【００４１】
拡散領域４１は、プラグ６８を介してコンタクト配線６９に接続されている。コンタクト配線６９は、伝送路１４の一方の配線に図示するように接続されている。伝送路１４は、抵抗層４２と同じ層レベルに設けられている。
【００４２】
ゲート４５は、信号配線７０に接続されているが、この様子は図１（Ｂ）には現れない。信号配線７０と７１は、ゲート４５よりも高い層レベル、つまり伝送路１４や抵抗層４２等が形成された層レベルにある。ゲート４５と信号配線７０とは、絶縁層６５内に設けられたビア（図１には現れない）で電気的に接続されている。
【００４３】
このように、チップＩＣ１１内部の配線を伝送路構造としたため、寄生インダクタンスと寄生キャパシタンスは無視できるほど小さく抑えることができる。これにより、数十ＧＨｚの信号を良好に伝送することができる。
【００４４】
ここで、図１（Ａ）に図示されている部分のうち、未だ説明していない部分を以下に説明する。伝送路１４の他方の線路は、コンタクト４６を介してＶｓｓの電源配線４４に接続されているとともに、伝送路４９及びコンタクト５３を介してＶｓｓの電源配線５６に接続されている。トランジスタ１９の２つの拡散領域はそれぞれ、抵抗層５０と５２を介して、電源配線５５（Ｖｄｄ）と電源配線５６（Ｖｓｓ）に接続されている。抵抗層５０は、前述した電流制御用の抵抗ＲＥ１を形成する。抵抗層５２は、前述した終端抵抗に相当する抵抗ＲＥ２を形成する。抵抗層５０はビア５１を介してＶｄｄの電源配線５５に接続され、抵抗層５２はＶｓｓのビア５３を介して電源配線５６に接続されている。
【００４５】
バラクタ２１は、２つの拡散層にコンタクトする配線５８を有する。配線５８は、Ｖｄｄの電源配線５９にコンタクトしている。バラクタ２２は、２つの拡散層にコンタクトする配線６３を有する。配線６３は、Ｖｄｄの電源配線４３にコンタクトしている。
【００４６】
なお、上記構成において、配線５８や６３や、抵抗層４２、５０、５２、及び伝送路４９がコプレナー伝送線構造になっていないが、これらの長さは極めて短いので、寄生キャパシタンスと寄生インダクタンスは無視できる程度の大きさである。
【００４７】
ここで、図１（Ｂ）を参照して、配線層の距離関係を説明する。
【００４８】
まず、電源線４３、４４の高さｗと対向する面間の距離ｄとの関係について説明する。この伝送路のインピーダンスＺ０は、次の式（１）の通り計算できる。
【００４９】
【数２】
0003721124.tif 000003
ただし、μrは比透磁率、μ0は真空中の透磁率、εｒは比誘電率、ε0は真空中の比誘電率である。
【００５０】
この式（１）に以下の表１に示す数値を当てはめて、フリンジファクタＫ（ＫＣ：キャパシタンスに起因するフランジファクタ、ＫＬ：インダクタンスに起因するフランジファクタ）を計算すると次の通りである。
【００５１】
【表１】
0003721124.tif 000004
スタックトペア線路でこのフリンジファクタKを用いる場合には、式１にKを挿入すればよい。
【００５２】
【数３】
0003721124.tif 000005
図１（Ｂ）に示す断面構造では、電源配線４３、４４は同一サイズなので、KC=KLとなる。
【００５３】
式(1)より、隣接対向面が厚みよりはるかに大きいときは電磁界のフリンジ的な広がりが無視できないため、式（１）に従い、厚比率みが大きくなるにつれてフリンジ効果が大きくなる。その大きくなる度合いは対向面距離の関数となる。ペア線路のリンクが強くなれば、フリンジ効果は小さくなり、ｔ／ｄ＝１０となるとεr=４．５でK=１．１４となり、式（１）にほぼ近くなる。
【００５４】
εr=４．５でＺ０＝５０Ωを考える。式（１）ではｔ／ｄ＝３．５６となりフリンジ効果を無視できない。
【００５５】
式（２）で計算すると、Ｋ＝１．４、ｔ／ｄ＝２．５が得られる。Ｚ０＝７５Ωでは、式（１）からｔ／ｄ＝２．３７、式（２）ではK＝２、ｔ／ｄ＝１．２が得られる。Ｋ＝２は対向面電磁界エネルギと、フリンジ電磁界エネルギが同じである条件となり、クロストークに関係する電磁界広がりが大きいことを意味する。クロストークを防止するため、カップリングの強さ、すなわち特性インピーダンスを５０Ω以下に設定することが一般的となっていること、ｔ／ｄはチップ上の配線間の切りこみ深さ、すなわちアスペクトレイショそのものである。以上から、５０Ωより少し大きな特性インピーダンスのところであるアスペクト比=１．５以上（ｔ／ｗ≧１．５）を規定することが好ましい。
【００５６】
図８に、ｔ／ｄの値とフランジファクタＫとの関係を示す。ｔ／ｗ≧１．５を満足すれば、フランジファクタＫは２を下回る値となる。
【００５７】
このように、電源配線４３、４４のアスペクト比を１．５以上して対向面積を増やすことでＶｄｄとＶｓｓのカップリングを強くし、電磁界の外部への漏れを小さくすることができる。なお、電源配線４３と４４との間の上記規定は、他の電源配線ペアは勿論のこと、信号配線７０と７１との関係についても同様に当てはまる。
【００５８】
第２に、ｄ＜ｈの条件を満たすことが好ましい。ｈは抵抗層４２と電源配線４３との間の距離である。これは、対向面電磁界のフリンジができるだけ層に渡って交差しないようにする、つまりクロストークを避けるためである。
【００５９】
第３に、ｓ／ｄは１．５以上（ｓ／ｄ≧１．５）であることが好ましい。ｓは、隣接する配線との間隔である。この関係もフリンジの影響をできるだけ避けるためである。
【００６０】
以上の各条件は、他の全ての配線で実現することが好ましい。ドライバのみならず、後述するレシーバや、数ＧＨｚのクロック周波数で動作するＬＳＩの論理やメモリトランジスタの結線などは全て、伝送路構造であることが好ましい。また、システム内の各ＩＣチップ内の全ての配線で上記各条件を実現することが好ましい。
【００６１】
以上のように構成することで、電流の揺らぎがほとんどない理想に近いカレントスイッチ型のドライバ回路１６を実現することができる。
【００６２】
ここで、消費電力を考察する。図４や図７に示すように、定電流Ｉは約２１ｍＡであり、この電流が電源Ｖｄｄから常時流れ出ている。電圧を０．６Ｖとすると、１３ｍＷと大きな電力を消費する。６４ビットアドレスデータ線は制御信号を含め２００ビット以上の線路が必要で、トータル２．６Ｗの大電力を消費する。抵抗ＲＥ１を増大させ、０．３Ｖの振幅としてもＩ＝１０．５ｍＡで１．３Ｗの電力消費となる。しかし、前述したように、理想に近いほぼ完全な信号がドライバ１６を通るから、０．３Ｖ以下の振幅でも十分な信号源として働くことになる。
【００６３】
次に、分岐について説明する。
【００６４】
図２の電子装置は、便宜上２つの分岐を有している。つまり、分岐伝送路１５、１６を介して伝送路１４にＩＣチップ１２と１３が接続されている。実際には、もう少し多い数のＩＣチップが接続される場合が多い。
【００６５】
図９は、図２の電子装置が８分岐構成の場合のシミュレーションモデル回路を示す。８つのＩＣチップ内のレシーバは差動アンプで構成されている。レシーバの信号を差動アンプを構成するトランジスタのゲートで受けることから、１分岐当り０．２ｐＦの容量があると仮定した。これは、前述した第１ないし第３の特徴を具備するドライバ１６はほとんど配線容量を持たないため、十分過ぎる程の大きな容量である。つまり、０．２ｐＦの８分岐は、０．１ｐＦの１６分岐や０．０５ｐＦの３２分岐に相当し、これらの容量値は設計可能な現実的な値である。
【００６６】
図１０に、図９のシミュレーション結果を示す。図１０の横軸及び縦軸は、図４や図７と同じである。電流Ｉの揺らぎと電圧Ｖ１、Ｖ２及びＶ３の揺らぎが発生しているが、実用上はほとんど問題にならないレベルである。図示を省略するが、０．１ｐＦの１６分岐や０．０５ｐＦの３２分岐では、より平滑で良好な波形が得られることが確認できている。
【００６７】
上記シミュレーションから、負荷をトータルで２ｐＦ以内に収めれば、ドライバ１６はＧＨｚ帯の信号伝送を有効に行なえる。
【００６８】
次に、図２のＩＣチップ１２、１３のレシーバ１７、１８について図１１を参照して説明する。
【００６９】
図１１は、ＩＣチップ１２のレシーバ１７及びその周辺回路を示す回路図である。レシーバ１７は、２つのｐＭＯＳトランジスタ７８、７９及び３つのｎＭＯＳトランジスタ８０、８１、８２から構成されている。トランジスタ７８、７９のソースは電源Ｖｄｄに接続され、ドレインはトランジスタ８０、８１のドレインにそれぞれ接続されている。トランジスタ７８、７９のゲートは相互に接続されるとともに、トランジスタ８０のドレインに接続されている。トランジスタ８０と８１のゲートは、分岐伝送路１５に接続されている。トランジスタ８２のドレインはトランジスタ８０、８１のソースに接続され、ソースは電源Ｖｓｓに接続されている。トランジスタ８２のゲートは、ｐＭＯＳトランジスタ８４とｎＭＯＳトランジスタ８５で構成される電流設定部８３の出力に接続されている。トランジスタ８４のソースは電源Ｖｄｄに接続され、ゲートは電源Ｖｓｓに接続され、ドレインはトランジスタ８５のドレイン及びトランジスタ８２のゲートに接続されている。トランジスタ８５のソースは電源Ｖｓｓに接続されている。トランジスタ８１のドレインは、図示を省略するＩＣチップ１２の内部回路に接続されている。
【００７０】
伝送路１４から分岐伝送路１５を通り入力された信号は、トランジスタ８０、８１のゲートに入る。トランジスタ８０と８１の電位差に応じて、トランジスタ８０、８１の一方がオンし、他方がオフする。従って、トランジスタ７８と８０の回路か又はトランジスタ７９と８１の回路のどちらか一方に電流が流れる。この電流は、電源Ｖｄｄから見て定電流である。トランジスタ８２はこの定電流を制御する。
【００７１】
前述したように、伝送路１４はコモングランドに一切接続されていないので、伝送路１４上ではグランドレベルが信号と相補的にスイングする。分岐伝送路１５、１６もコモングランドに接続されていない。よって、トランジスタ８０と８１のゲートに十分な電位差を与えることができる。この際、図９、図１０のシミュレーションで明らかなように、波形の乱れは実質的に問題を生じることのない程度のものである。従って、信号の伝送及び受信は極めて信頼性の高いものとなる。
【００７２】
レシーバ１７や内部回路の配線も、ドライバ１６と同様に、伝送路構成とすることが好ましい。
【００７３】
ここで、図１１に示す分岐線路１５の長さがシステム全体に与える影響について説明する。ＩＣチップ１２内の絶縁層の比誘電率を３とすると、電磁波伝送速度は１．７３×１０８［ｍ／ｓ］となり、分岐伝送路１５の長さを１００μｍとした場合の伝送遅れは０．５７８ｐｓとなる。伝送路１４のパルス立ち上がり時間を７５ｐｓと設定すると、分岐伝送路１５の往復で生じる遅れは０．５７８×２＝１．１５６ｐｓであり、７５ｐｓの間に６５回往復可能な時間である。この間に信号の立ち上がりは安定領域に達する。従って、立ち上がり中の波形の乱れはあるものの、立ち上がった後は安定した波形が分岐伝送路１５を伝搬する。結論として、１００μｍ程度の長さの分岐伝送路１５は、その存在を実質的に無視できる。
【００７４】
更に、分岐伝送路１５が接続されるパッケージ上のパッドからパッケージ内のパッドまでのＩＣチップ１２内部の配線(以下、パッケージ配線という)を考える。パッケージ配線の周囲にある絶縁体の比誘電率を４．５とすると、パッケージ配線の電磁波伝送速度は１．４１×１０８[ｍ／ｓ]となり、１ｍｍの配線長の遅れは７．１ｐｓとなる。７５ｐｓの信号の立ち上がり動作中に５．３回往復可能である。通常（３回の反射往復）／（立ち上がり時間）以上で設計可能であり、５．３回は十分に実用的な値である。分岐伝送路１５の存在は実質的に無視できるので、パッケージ配線の長さを主として、分岐伝送路の長さを設計することが好ましい。一般に、上記５．３回をまるめて、（６×（分岐長さのトータルな遅延時間））＜（波形の立ち上がり時間）の条件を満足すれば、分岐配線の影響は実質的に問題ないものとなる。この条件は、上記特定の値に基づき算出したものであるが、実際には現実的な様々な実施の態様で満足されるものである。上記条件をより一般的に記述すると、分岐伝送路１５は、伝送路１４上の信号の波形の立ち上がり時間が当該分岐伝送路１５を所定回数往復した場合に生じる遅延時間のｎ倍（上記の例ではｎ＝６）よりも大なる条件を満足する長さを有する。
【００７５】
次に、電子装置１０のシステム構造を説明する。
【００７６】
図２を参照して説明したように、電子装置１０はプリント配線基板などの配線基板８６上にＩＣチップ１１〜１３や伝送路１４を搭載したものである。
【００７７】
図１２は電子装置１０の模式的な平面図、図１３は図１２中のＡ−Ａ線断面図である。また、図１４は、パッケージ化されたＩＣチップ１１とその周辺の斜視図である。図１２では、図２に示すＩＣチップ１３の図示を省略してある。
【００７８】
伝送路１４は、ビット単位に等長のスタックト・ペア配線１４１、１４２、１４３を有する。前述したように、ＩＣチップ１１〜１３内で好ましい伝送路構造はコプレナー線路であったが、アスペクト比の大きい縦長の断面構造はパッケージや配線基板上で形成するのは難しい。よって、伝送路１４をスタックト・ペア線路で構成している。
【００７９】
図１３に示すように、配線基板８６は絶縁層（比誘電率εｒ）９１の内部に、スタックト・ペア配線１４１、１４２、１４３やＶｓｓの電源配線８９やＶｄｄの電源配線９０を具備する。電源配線８９、９０はチップの外部端子間を接続するものである。スタックト・ペア配線１４１、１４２、１４３は、Ｖｓｓの電源配線８９やＶｄｄの電源配線９０の上部に位置している。図１２に示すＩＣチップのパッド８７はレシーバ１６１、１６２、１６３の各々に対して２つのパッド８７を有し、一方のパッドがスタックト・ペア配線１４１、１４２、１４３の上側の配線に接続され、他方のパッド８７が下側の配線に接続される。図１４にこの接続の様子を示す。この接続は、フリップチップ接続である。つまり、上側の配線は、絶縁層９１上に設けられた接続領域９３を介してＩＣチップ１１のパッド８７に接続する。下側の配線は、絶縁層９１から露出する接続領域９２を介してＩＣチップ１１のパッド８７に接続する。なお、絶縁層９１は簡略化するために一体的に図示されているが、各種の配線基板がそうであるように、複数の絶縁層からなる。
【００８０】
電源配線８９、９０は絶縁層９１上に設けられた接続領域に接続され、フリップチップ接続でＩＣチップ１１に接続されている。
【００８１】
ＩＣチップ１２もフリップフロップ接続されている。ＩＣチップ１２は、スタックト・ペア配線１４１、１４２、１４３上を跨るように設けられている。レシーバ１７毎（図１２では、レシーバ１７１のみを実線で示す）に設けられたパッド８８と、伝送路１４に接続される接続領域とをフリップチップ接続する。接続領域が設けられている位置は、ＩＣチップ１１のパッド８７位置から等しい距離にある。各スタックト・ペア配線１４１、１４２、１４３は、線路特性インピーダンスに整合する終端抵抗ＲＴ１、ＲＴ２、ＲＴ３で終端されている。
【００８２】
ここで、図１３において、ｄはスタックト・ペア配線間の距離、ｔはスタックト・ペア配線の厚み、ｗはスタックト・ペア配線の上側配線の幅、ｓはスタックト・ペア配線と隣り合うスタックト・ペア配線との間の距離、ｈ１はスタックト・ペア配線の上側配線と絶縁層９１の露出面との間の距離、ｈ２はスタックト・ペア配線の下側配線と電源配線８９との間の距離を示す。好ましくは、スタックト・ペア配線の下側配線の幅は、上側配線の幅ｗの１．２〜１．５倍程度であることが好ましい。これは、上下配線の位置ずれや、電磁界が下層に漏れるのを防止するためである。また、隣接するスタックト・ペア配線とのクロストークを防止するために、ｗ≦ｓであることが好ましい。同様な観点から、（ｄ＋ｔ）≦ｓ／２、ｄ≦ｈ１、ｄ≦２ｈ２であることが好ましい。
【００８３】
前述したように、配線基板８６ではスタックト・ペア配線を採用しているため、以下の要件を満足する必要がある。第１に、パッド８７や８８のピッチの２倍のピッチでスタックト・ペア配線１４１、１４２、１４３を配置し、パッド８７や８８はスタックト・ペア配線１４１、１４２、１４３が延びる方向に直交する方向に直線状に配列される。ここでパッド８７、８８がＩＣチップ自体に設けられている場合には、チップ面積の縮小化に伴い、パッド８７、８８の配列ピッチが狭くなり、スタックト・ペア配線１４１、１４２、１４３を好適に配置できなくなる可能性がある。
【００８４】
この点を考慮して、ＩＣチップ上のパッドとパッケージ上のパッドとを接続する中間配線を設けることが好ましい。この中間配線を模式的に示すと、図１５に示すようになる。説明を分かり易くするために、図１５では伝送線１４がコプレナー配線であるかのように図示してある。ＩＣチップ１２のパッケージ９２の中央付近に、パッド８８が一列配列されている。チップ９１にはパッド８９が一列配列されている。パッド８９のピッチはパッド８８のピッチよりも小さい。パッド８８と８９を中間配線９０が接続する。ＩＣチップ１３も同様に構成されている。
【００８５】
ＩＣチップ１１もＩＣチップ１２や１３と同様に、中間配線９７を採用している。ＩＣチップ１１のパッケージ９４の一辺に一列配列されたパッド８７と、チップ９５上に一列配列されたパッド９６とは、中間配線９７で接続されている。
【００８６】
このような中間配線９０や９７を用いても、高速信号系では全ての線路に渡って特性インピーダンスが同一であること、および等長配線であることが求められる。
【００８７】
特性インピーダンス２８Ωを基準に考える。今、スタックト・ペア配線の幅ｗ（図１３参照）を２００μｍ、比誘電率εｒを４．５とする。この値をスタックト・ペア配線の特性インピーダンスの近似式(前述した式（２）)を代入すると、２つの配線間の距離ｄはｄ＝３９μｍとなる（ｄは図１３参照）。なお、この近似式は次の通りである。
【００８８】
【数４】
0003721124.tif 000006
伝送路１４や分岐伝送路１５、１６を含むループは伝送路構成であり、特性インピーダンスの不整合はない。並行等長配線の場合、パッドピッチはｗ／２＝１００μｍとなり、現在の技術でも設計可能である。ｈ２の厚みをプリント配線板プリプレーグの標準である６０μｍにすれば、理想的な層構造となる。
【００８９】
一方、パッケージ配線はチップ上のパッドのピッチに従って設計する必要がある。このピッチを５０μｍとすると、パッケージ上のスタックト・ペア配線の幅ｗは１００μｍとなる。上記式（３）より、ｄ＝１９．５μｍとなる。
【００９０】
以上のようにして、全ての線路に渡り２８Ωの特性インピーダンスが得られる。
【００９１】
各中間配線９０を等長配線とするために、中間配線を図１６に示すような配置とする。その他の中間配線も同様な配置とする。
【００９２】
図１６は、中間配線９０の部分を拡大した平面図である。各中間配線９０はスタックト・ペア線路で構成されている。また、各中間配線９０は同一の線路長を有する。つまり、中間配線９０はファンアウト構造を有する。同一の線路長とするために、各中間配線９０は外側に広がるように緩やかにカーブしている。配線長は、この広がりの程度を調節することで任意に決められる。カーブしているので、ミアンダーパターンのような折れ曲がりが無く、スムースな伝送が可能であり、また隣接配線間距離も比較的広く取れるため、クロストークに対しても有利である。更に、パッケージ上のパッド８８とチップ９１上のパッドを独立に設計することができる。
【００９３】
図１７は、各中間配線９０の曲線形状を円弧に設計するためのモデルを示す図である。このモデルは、円弧ＡＢを一定にして弦ＡＢを変数にするためのモデルである。弦ＡＢ＝ｌ１は最外端パッド間の直線距離である。これを変数とし円弧ＡＢを一定とする半径ＯＰを見出す関係式を検討する。いま、線分ＰＣ＝ｒ１・ｈ１、ＯＣ＝ｈ１とすると、（ｌ１・２）２＝ｒ１２・ｈ１２が得られ、θ１／２＝ｔａｎ−１（ｌ１／２ｈ１）から、円弧ＡＢ＝ｒ１θ１[ラジアン]が得られる。これらの式からｈ１を適当に決めると、ｒ１が求まる。円弧ＡＢ＝ｒ１θ１を一定として、次以降のパッド間距離ｌｘに対してｈｘとｒｘを求めることができる。
【００９４】
【数５】
0003721124.tif 000007
勿論、円弧ＡＢは楕円や任意の高次曲線（図１６）でも良い。電磁界的に複雑な伝送特性とならない形状であれば良い。
【００９５】
中間配線をマイクロストリップ線路で形成することとしても良い。図１８は、この実施の形態を示す図である。スタックト・ペア線路の伝送路１４１〜１４４は対応するパッド８７に接続されている。パッド８７は、べたのグランド１００上に設けられている。マイクロストリップ線路で形成される中間配線１０１は、パッド８７とチップ９６上のパッドとを接続する。
【００９６】
マイクロストリップ線路などのストリップ線路は、グランドに対して電界が広がり、単位長さ当りのキャパシタンスＣｏが増大する特性を持つ。そのため、インピーダンス
【００９７】
【数６】
0003721124.tif 000008
は同一線幅ｗであれば小さくなる。逆に、Ｚ０を一定とすれば、線幅ｗを小さくできることになる。マイクロストリップ線路の特性インピーダンスの近似式は次の通りである。ただし、記号の定義は図１３を参照して説明した通りである。
【００９８】
【数７】
0003721124.tif 000009
Ｚ０を２８Ωとすると、ｄ＝３９μｍでｗ＝１７０μｍとなる。配線の厚みｔ＝２５μｍの補正は、経験的に２５μｍを幅ｗから減算すれば良い。補正後の幅ｗはｗ＝１４５μｍとなる。スタックト・ペア配線ｗ＝２００μｍに対して同じペア線間スペースｄ＝３９μｍで、マイクロストリップ線路にするとｗ＝１４５μｍまで微細化が可能となる。チップ上のパッド９０のピッチが５０μｍ、中間配線１０１の幅ｗが１００μｍの設計に対して１４５μｍの幅ｗは十分とは言えないが、パッド９６の付近で中間配線１０１を絞り込むことで対応できる。絞り込む配線長は分岐配線長と同じ考えでよく、（６×（絞り込み長さのトータルな遅延時間））＜（波形の立ち上がり時間）の条件を満足すればよい。
【００９９】
このように、スタックト・ペア線路１４１〜１４４とストリップ線路１０１との組み合わせで、ペア線路間距離ｄを一定にして線路の幅ｗを変えることができる。このような配線は、パッケージを使用することなく、チップを直接配線基板上に接続する構成に好適に適用できる。
【０１００】
図２などに示す構成では、ドライバ１６はバスの端に接続されている。本発明は、ドライバ１６が伝送路１４の途中に設けられている構成も含む。
【０１０１】
図１９はこの構成を示す。図１９中、前述した構成要素と同一のものには同一の参照番号を付してある。トライバ１６は、分岐伝送路１５を介して伝送路１４の途中に接続されている。ドライバ１６が出力する信号は分岐伝送路１５を通り、伝送路１４を両方向に伝搬する。同じ特性インピーダンスであるため、エネルギ保存の法則から、信号電圧は１／２となる。図の右方向に流れる信号は終端抵抗（図１９での図示を省略してある）で吸収され、消滅する。左へ流れた信号はレシーバ１７に入力する。レシーバ１７を構成するトランジスタ８１のゲートは１０ｆＦ以下の容量なので、解放端とみなされ、信号エネルギは全反射する。このため、信号電圧は２倍に見え、レシーバ１７は正規の電圧で差動する。全反射したエネルギは再び右に戻って行く。送信分岐点に到達したとき、ドライバ１６がまだ作動中ならば飽和出力電流を流している。このため、外部からみるとハイインピーダンスとなり、戻り信号エネルギはドライバ１６に影響を与えることなく右に進んで終端抵抗で消滅する。送信分岐点に戻ったとき、ドライバ１６が既に送信を終えているならば、他の動作していない分岐点と同じハイインピーダンスとなっているため、問題はない。
【０１０２】
図１９の構成は、図２のＩＣチップ１１がドライバ１７と電流設定部８３を有し、ＩＣチップ１２や１３がドライバ１６を具備している場合も含む。つまり、１ビットのバスが信号を両方向に伝送する（換言すれば、送受信兼用）構成である。
【０１０３】
この構成を具備するＩＣチップ１１を図２０に示す。ＩＣチップ１１はドライバ１６に加え、レシーバ１１７と電流設定部１１８を具備する。レシーバ１１７と電流設定部１１８の回路構成は、図１１に示すレシーバ１７と電流設定部８３の回路構成と同一である。レシーバ１１７と伝送路１４とは、ｐＭＯＳトランジスタ１２０、１２１を介して接続されている。トランジスタ１２０、１２１のゲートは入力信号Ｖｉｎで制御される。
【０１０４】
伝送路１４の途中に、レシーバ１７とドライバ１２７を有するＩＣチップ１２が接続されている。同様に、レシーバ１８とドライバ１２８を有するＩＣチップ１３が伝送路１４の途中に接続されている。
【０１０５】
以上、本発明をその実施の形態に基づき具体的に説明した。本発明は、前述の実施の形態に限定されるものではなく、様々な実施の態様を含む。例えば、本発明はＭＯＳトランジスタに代えてバイポーラトランジスタで構成した実施の態様を含む。
【０１０６】
最後に、本発明の要旨の一部を以下に列挙する。
【０１０７】
（付記１）  信号に応じて伝送路に電流を供給する差動回路を含むカレントスイッチ型のドライバを有する電子装置において、
前記信号を前記差動回路に伝える信号配線を伝送路構造としたことを特徴とする電子装置。
【０１０８】
（付記２）  前記信号配線はコプレナー配線構造を有することを特徴とする付記１記載の電子装置。
【０１０９】
（付記３）  前記信号配線はコプレナー配線構造を有し、前記差動回路を構成するトランジスタの制御電極の近傍まで延びていることを特徴とする付記１記載の電子装置。
【０１１０】
（付記４）  前記信号配線は２本の線路が対になったコプレナー配線構造を有し、前記電子装置は２本の線路間の距離の１．５倍又はこれを超える距離だけ隔てた位置に別の配線を具備することを特徴とする付記１記載の電子装置。
【０１１１】
（付記５）  前記電子装置は更に、伝送路構造を有する電源配線を具備することを特徴とする付記１ないし４のいずれか一項記載の電子装置。
【０１１２】
（付記６）  前記信号配線は２本の線路が対になったコプレナー配線構造を有し、その上位の層として、２本の線路が対になったコプレナー配線構造の電源配線を有することを特徴とする付記１記載の電子装置。
【０１１３】
（付記７）  前記信号に応答して容量が変化する素子を前記差動回路に接続し、当該差動回路との間で電荷の授受を行なうことを特徴とする付記１ないし６のいずれか一項記載の電子装置。
【０１１４】
（付記８）  前記電子装置は前記伝送路に接続する電子部品を具備し、該電子部品と前記伝送路とをコプレナー配線構造以外の伝送路構造の配線で接続することを特徴とする付記１ないし７のいずれか一項記載の電子装置。
【０１１５】
（付記９）  前記電子装置は前記伝送路に接続する電子部品を具備し、該電子部品と前記伝送路とをスタックトペア配線構造の配線で接続することを特徴とする付記１ないし７のいずれか一項記載の電子装置。
【０１１６】
（付記１０）  前記電子装置は前記伝送路に接続する電子部品を具備し、該電子部品内のチップ上の端子と前記伝送路に接続するための外部端子との間を、伝送路構造を有する配線で接続したことを特徴とする付記１ないし９のいずれか一項記載の電子装置。
【０１１７】
（付記１１）  前記電子装置は前記伝送路に接続する電子部品を具備し、該電子部品内のチップ上の端子と前記伝送路に接続するための外部端子との間を、スタックトペア配線構造の配線で接続したことを特徴とする付記１ないし９のいずれか一項記載の電子装置。
【０１１８】
（付記１２）  前記電子装置は前記伝送路に接続する電子部品を具備し、該電子部品内のチップ上の端子と前記伝送路に接続するための外部端子との間を、ストリップ配線構造の配線で接続したことを特徴とする付記１ないし９のいずれか一項記載の電子装置。
【０１１９】
（付記１３）  前記チップ上の端子と前記伝送路に接続するための外部端子とを接続する配線は、等しい長さの複数の信号線を有することを特徴とする付記１０ないし１２のいずれか一項記載の電子装置。
【０１２０】
（付記１４）  前記チップ上の端子と前記伝送路に接続するための外部端子とを接続する配線は、等しい長さでかつ円弧状の信号線を有することを特徴とする付記１０ないし１２のいずれか一項記載の電子装置。
【０１２１】
（付記１５）  前記伝送路は、信号を伝達するスタックトペア配線構造の信号線と、スタックトペア配線構造の電源配線とを具備することを特徴とする付記１ないし１４のいずれか一項記載の電子装置。
【０１２２】
（付記１６）  前記電源配線は外部端子間を接続する電源配線であり、前記信号線の下部に配置されていることを特徴とする付記１５記載の電子装置。
【０１２３】
（付記１７）  前記伝送路の一端に終端回路を有することを特徴とする付記１ないし１６記載の電子装置。
【０１２４】
（付記１８）  前記電子装置は前記伝送路に接続する電子部品を具備し、前記伝送路と電子部品を接続する分岐伝送路は、伝送路上の信号の波形の立ち上がり時間が当該分岐伝送路を所定回数往復した場合に生じる遅延時間のｎ倍よりも大なる条件を満足する長さであることを特徴とする付記１ないし１７のいずれか一項記載の電子装置。
【０１２５】
（付記１９）  前記電子装置は、伝送路から信号を受信するレシーバを有することを特徴とする付記１ないし１８のいずれか一項記載の電子装置。
【０１２６】
【発明の効果】
以上説明したように、本発明によれば、ＧＨｚ帯及びこれを超える帯域の高速伝送を良好に行なえる電子装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による電子装置を示す図である。
【図２】図１に示す電子装置の回路図である
【図３】図２のドライバ１６からバラクタ２１と２２を除去した回路構成のシミュレーションモデル回路を示す図である。
【図４】図３に示すシミュレーションモデル回路のシミュレーション結果を示す図である。
【図５】図２に示すドライバ１６の断面図を示す図である。
【図６】図２に示すドライバ１６のシミュレーションモデル回路を示す回路図である。
【図７】図６に示すシミュレーションモデル回路のシミュレーション結果を示す図である。
【図８】ペア線路間の距離に対する線路の厚みの比とフランジファクタＫとの関係を示すグラフである。
【図９】図２の電子装置が８分岐構成の場合のシミュレーションモデル回路を示す回路図である。
【図１０】図９のシミュレーション結果を示す図である。
【図１１】図２に示すＩＣチップ１２のレシーバ１７及びその周辺回路を示す回路図である。
【図１２】電子装置の模式的な平面図である。
【図１３】図１２中のＡ−Ａ線断面図である。
【図１４】パッケージ化されたＩＣチップ１１とその周辺の斜視図である。
【図１５】中間配線を模式的に示した電子装置を示す図である。
【図１６】図１６は、中間配線を拡大した平面図である。
【図１７】中間配線の曲線形状を円弧に設計するためのモデルを示す図である。
【図１８】中間配線をマイクロストリップ線路で形成した実施の形態を示す図である。
【図１９】ドライバが伝送路の途中に設けられている構成を示す図である。
【図２０】トライバとレシーバの両方を具備するＩＣチップを含むシステムを示す図である。
【符号の説明】
１０    電子装置
１１、１２、１３    電子装置
１４    伝送路
１５、１６    分岐伝送路
１７、１８    レシーバ
１９、２０    ｎＭＯＳトランジスタ
２１、２２    バラクタ
４０、４１    拡散領域
４２    抵抗層
４３    Ｖｄｄ電源配線
４４    Ｖｓｓ電源配線
４５    ゲート
４６、４７    コンタクト
５０、５２    抵抗層
５１、５３    コンタクト
５４    ゲート
５５    Ｖｄｄ電源配線
５６    Ｖｓｓ電源配線
５７    ゲート
５８    配線
５９    コンタクト
６２    ゲート
６３、６４    コンタクト
７０、７１    伝送路構造の信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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