(57)【特許請求の範囲】
【請求項１】
ゲート電極と第１導電型の半導体からなるウェル領域とが電気的に接続され、チャネル領域の直下には不純物濃度の薄い領域が形成され、該不純物濃度の薄い領域の下には不純物濃度が濃い領域が形成された動的閾値トランジスタを備えた半導体装置を製造する方法において、
上記第１導電型の半導体からなるウェル領域に、上記半導体にイオン種を注入して、上記第１導電型の半導体からなるウェル領域の上層部に非晶質化された領域を形成する工程と、
上記非晶質化された領域にハロゲン原子を導入する工程と、
上記ハロゲン原子を導入する工程の後に上記非晶質化された領域中に、該領域の最上層部には不純物濃度の薄い領域が残るように、第１導電型を与える不純物を導入して、第１導電型の不純物濃度が濃い領域を形成する工程と、
上記第１導電型の不純物濃度が濃い領域を形成する工程の後に上記非晶質化された領域を再結晶化させるための熱処理工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
ゲート電極と第１導電型の半導体からなるウェル領域とが電気的に接続され、チャネル領域の直下には不純物濃度の薄い領域が形成され、該不純物濃度の薄い領域の下には不純物濃度が濃い領域が形成された動的閾値トランジスタを備えた、カウンタードープ構造の半導体装置を製造する方法において、
上記第１導電型の半導体からなるウェル領域に、上記半導体にイオン種を注入して、上記第１導電型の半導体からなるウェル領域の上層部に非晶質化された領域を形成する工程と、
上記非晶質化された領域にハロゲン原子を導入する工程と、
上記ハロゲン原子を導入する工程の後に上記非晶質化された領域中に、該領域の最上層部には不純物濃度の薄い領域が残るように、第２導電型を与える不純物を導入して、第２導電型の不純物濃度が濃い領域を形成する工程と、
上記第２導電型の不純物濃度が濃い領域を形成する工程の後に上記非晶質化された領域を再結晶化させるための熱処理工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１あるいは請求項２に記載の半導体装置の製造方法であって、
上記半導体はシリコンであり、上記イオン種はシリコンイオンであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置の製造方法であって、
上記ハロゲン原子とはフッ素原子であることを特徴とする半導体装置の製造方法。
【請求項５】
動的閾値トランジスタで構成される相補型の回路を備えた半導体装置であって、
請求項１乃至３のいずれかに記載の半導体装置の製造方法で製造されたことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
上記相補型の回路は、
上記相補型の回路を高速で動作させるアクティブモードと、
上記相補型の回路を低速で動作させ、もしくは動作を停止させるスタンドバイモードと
の少なくとも２つのモードを有し、
上記相補型の回路がスタンドバイモードにあるときには、上記相補型の回路がアクティブモードにあるときよりも低い電源電圧が上記相補型の回路に供給されることを特徴とする半導体装置。
【請求項７】
請求項５あるいは請求項６に記載の半導体装置を具備したことを特徴とするスタティック型ランダムアクセスメモリ装置。
【請求項８】
請求項５あるいは請求項６に記載の半導体装置もしくは請求項７に記載のスタティック型ランダムアクセスメモリ装置を具備したことを特徴とする携帯電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、並びに半導体装置、スタティック型ランダムアクセスメモリ装置及び携帯電子機器に関する。より具体的には、ゲート電極とウェル領域とが電気的に接続された動的閾値トランジスタの製造方法及びそのような製造方法により製造された半導体装置に関する。また、そのような半導体装置を有するスタティック型ランダムアクセスメモリ装置及び携帯電子機器に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた回路において消費電力を減少させるには、電源電圧を下げることが最も有効である。しかし、単に電源電圧を低下させるとＭＯＳＦＥＴの駆動電流が低下し、回路の動作速度が遅くなる。この現象は、電源電圧がトランジスタの閾値の３倍以下になると顕著になることが知られている。この現象を防ぐためには、閾値を低くすればよいが、そうするとＭＯＳＦＥＴのオフ時のリーク電流が増大するという問題が生じることとなる。そのため上記問題が生じない範囲で閾値の下限が規定される。閾値の下限は、電源電圧の下限に対応しているため、低消費電力化の限界を規定することとなる。
【０００３】
従来、上記問題を緩和するために、バルク基板を用いた動的閾値動作トランジスタ（以下、ＤＴＭＯＳと言う。）が提案されている（特開平１０−２２４６２号公報、Novel Bulk Threshold Voltage MOSFET(B-DTMOS) with Advanced Isolation(SITOS) and Gate to Shallow Well Contact(SSS-C) Processes for Ultra Low Power Dual Gate CMOS, H.Kotaki et al., IEDM Tech. Dig., p459, 1996）。上記ＤＴＭＯＳは、オン時に実効的な閾値が低下するため、低電源電圧で高駆動電流が得られるという特徴を持つ。ＤＴＭＯＳの実効的な閾値が、オン時に低下するのは、ゲート電極とウェル領域が電気的に短絡されているからである。
【０００４】
以下、Ｎ型のＤＴＭＯＳの動作原理を説明する。なお、Ｐ型のＤＴＭＯＳは、極性を逆にすることで同様の動作をする。上記Ｎ型のＭＯＳＦＥＴにおいて、ゲート電極の電位がローレベルにあるとき（オフ時）はＰ型のウェル領域の電位もローレベルにあり、実効的な閾値は通常のＭＯＳＦＥＴの場合と変わりない。したがって、オフ電流値（オフリーク）は通常のＭＯＳＦＥＴの場合と同じである。
【０００５】
一方、ゲート電極の電位がハイレベルにある時（オン時）はＰ型のウェル領域の電位もハイレベルになり、基板バイアス効果により実効的な閾値が低下し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加する。このため、低電源電圧で低リーク電流を維持しながら大きな駆動電流を得ることができる。したがって、低電圧駆動で低消費電力な回路が実現される。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来技術であるＤＴＭＯＳは、ゲート電極とウェル領域とが電気的に接続されているために、オン時にはゲート電流が流れてしまうというＤＴＭＯＳ特有の問題があった。
【０００７】
ゲート電流の影響を図１２及び図１３を用いて考察する。図１２は、Nチャネル型ＤＴＭＯＳの、ドレイン電流（Ｉｄ）及びゲート電流（Ｉｇ）対ゲート電圧（Ｖｇ）の特性を示す図である。ゲート電圧が増していくと、ゲート電流は指数関数的に増加することが分かる。図１２に示すNチャネル型ＤＴＭＯＳの例では、ゲート電圧が０．５Ｖにおけるゲート電流は、オフ電流（Ｖｇ＝０ＶにおけるＩｄ）に匹敵する。
【０００８】
図１３は、２段のインバータ回路からなるＣＭＯＳ回路の回路図である。電源線（ＶＤＤ）と接地線（ＧＮＤ）との間には、インバータ回路１，２が接続されている。各インバータ回路１，２は、夫々Ｎチャネル型ＤＴＭＯＳ１１，１３及びＰチャネル型ＤＴＭＯＳ１２，１４で構成されている。インバータ回路１の入力には入力端子ＩＮが設けられ、インバータ回路１の出力はインバータ回路２の入力に接続され、インバータ回路２の出力には出力端子ＯＵＴが設けられている。
【０００９】
ここで、入力端子ＩＮにローレベルが印加されている場合を考える。このとき、中間ノードＭＩＤはハイレベルにあり、出力端子ＯＵＴにはローレベルが出力される。このとき、Ｐチャネル型ＤＴＭＯＳ１２及びＮチャネル型ＤＴＭＯＳ１３はオン状態となり、Ｎチャネル型ＤＴＭＯＳ１１及びＰチャネル型ＤＴＭＯＳ１４はオフ状態となっている。オフ状態であるＮチャネル型ＤＴＭＯＳ１１においては、（図１３の矢印２２で示す経路で）図１２のグラフのＡで示すオフ電流が流れる。一方、オン状態であるＮチャネル型ＤＴＭＯＳ１３においては、ゲート電極からソース電極に向かって（図１３の矢印２３）、図１２のグラフのＢで示すゲート電流が流れる。上記ゲート電流は、ゲート電圧が増していくと指数関数的に増加する。
【００１０】
以上の理由から、電源電圧は低く（例えば０．６Ｖ程度）制限され、閾値も低く（例えば０．３Ｖ程度）しなけらばならなかった。その結果、チャネル領域の不純物濃度が薄くなってゲート空乏層の幅が広がることにより、基板バイアス効果が低く抑えられていた。したがって、基板バイアス効果による駆動電流の増大が妨げられていた。
【００１１】
本発明は、上記問題を解決するべくなされたものであり、その目的は、大きな基板バイアス効果が得られ駆動電流が大きなＤＴＭＯＳを用いた半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、第１の発明の半導体装置の製造方法は、
ゲート電極と第１導電型の半導体からなるウェル領域とが電気的に接続された動的閾値トランジスタを備えた半導体装置を形成する方法において、
上記第１導電型の半導体からなるウェル領域に、上記半導体にイオン種を注入して、上記第１導電型の半導体からなるウェル領域の上層部に非晶質化された領域を形成する工程と、
上記非晶質化された領域にハロゲン原子を導入する工程と、
上記ハロゲン原子を導入する工程の後に上記非晶質化された領域に第１導電型を与える不純物を導入する工程と、
上記第１導電型を与える不純物を導入する工程の後に上記非晶質化された領域を再結晶化させるための熱工程と
を含むことを特徴としている。
【００１３】
本明細書において、第１導電型とはＰ型またはＮ型を意味する。また、第２導電型とは、第１導電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味する。
【００１４】
上記手順によれば、上記ウェル領域内に上記イオン種を注入することにより上記非晶質化された領域を形成し、上記非晶質化された領域に上記ハロゲン原子を導入する。その後、上記非晶質化された領域に第１導電型を与える不純物を導入し、さらに上記非晶質化された領域を再結晶化させるための熱工程を行なう。そのため、上記動的閾値トランジスタのチャネル領域の直下には不純物濃度の薄い領域を形成し、さらにその下には不純物濃度が濃い領域を形成することができる。上記不純物濃度の薄い領域は、その厚さが通常の不純物プロファイルをもつ動的閾値トランジスタで形成されるゲート空乏層幅より薄くすることができる（すなわち、極めて急峻な不純物プロファイルを形成することができる）ので、ゲート絶縁膜から浅いウェル領域側に伸びる空乏層幅を抑制することができる。したがって、動的閾値トランジスタの基板バイアス効果を増大させて、駆動電流を大きくすることができる。
【００１５】
更にまた、上記手順によれば、選択エピタキシャル成長工程等が不要であり、主たる工程は注入工程のみでよい。選択エピタキシャル成長は歩留りが悪化する原因となることがあるが、上記手順によればそのような恐れがない。したがって、簡単な工程で、歩留り良く、基板バイアス効果が大きく駆動電流が大きな半導体装置を形成することができる。
【００１６】
また、第２の発明の半導体装置の製造方法は、
ゲート電極と第１導電型の半導体からなるウェル領域とが電気的に接続された動的閾値トランジスタを備えた半導体装置を形成する方法において、
上記第１導電型の半導体からなるウェル領域に、上記半導体にイオン種を注入して、上記第１導電型の半導体からなるウェル領域の上層部に非晶質化された領域を形成する工程と、
上記非晶質化された領域にハロゲン原子を導入する工程と、
上記ハロゲン原子を導入する工程の後に上記非晶質化された領域に第２導電型を与える不純物を導入する工程と、
上記第２導電型を与える不純物を導入する工程の後に上記非晶質化された領域を再結晶化させるための熱工程と
を含むことを特徴としている。
【００１７】
上記手順は、第１の発明の半導体装置の製造方法において、上記ハロゲン原子を導入する工程の後に導入する不純物を第２導電型としたものである。上記手順によれば、動的閾値トランジスタの基板バイアス効果をさらに効果的に増大して、非常に大きな駆動電流を得ることができる。
【００１８】
１実施の形態では、上記半導体はシリコンであり、上記イオン種はシリコンイオンであることを特徴としている。
【００１９】
上記実施の形態によれば、上記半導体はＬＳＩの材料として最も広く使われているシリコンであるので、本発明の半導体装置の製造方法によって、上記動的閾値トランジスタと他の素子とを混載するのが容易となる。また、上記イオン種は上記半導体を構成する元素と同種であるので、再結晶後の不純物準位に起因するリーク電流等を抑えることができる。
【００２０】
また、１実施の形態では、上記ハロゲン原子とはフッ素原子であることを特徴としている。
【００２１】
上記実施の形態は、上記ハロゲン原子を具体的に特定するものである。上記実施の形態によれば、他のハロゲン原子（塩素原子、臭素原子等）に比べて素子の特性の劣化を抑えることができる。
【００２２】
また、第３の発明の半導体装置は、
動的閾値トランジスタで構成される相補型の回路を備えた半導体装置であって、
請求項１乃至３のいずれかに記載の半導体装置の製造方法で製造されたことを特徴としている。
【００２３】
上記第３の発明は、上記第１あるいは第２の発明の半導体装置の製造方法により製造された動的閾値トランジスタからなる相補型回路を備えた半導体装置である。上記動的閾値トランジスタは基板バイアス効果が大きいので、駆動力を落さずに閾値を高くすることができる。そのため、オフ電流を少なくすることができる。したがって、動的閾値トランジスタによる相補型回路からなる半導体装置を、動作速度を高速に保ったまま低消費電力化することができる。
【００２４】
１実施の形態では、
上記相補型の回路は、
上記相補型の回路を高速で動作させるアクティブモードと、
上記相補型の回路を低速で動作させ、もしくは動作を停止させるスタンドバイモードと
の少なくとも２つのモードを有し、
上記相補型の回路がスタンドバイモードにあるときには、上記相補型の回路がアクティブモードにあるときよりも低い電源電圧が上記相補型の回路に供給されることを特徴としている。
【００２５】
上記実施の形態によれば、上記相補型の回路が高速に動作する必要があるときには、上記相補型回路をアクティブモードとし、上記相補型の回路が高速に動作する必要がない時は上記相補型回路をスタンドバイモードとする。上記相補型の回路がスタンバイモードにあるときには、上記相補型の回路がアクティブモードにあるときに比べて上記相補型に供給される電源電圧が低くなる。そのため、上記相補型の回路がスタンドバイ状態にあるときには、動的閾値トランジスタからなる相補型回路のリーク電流の多くを占めるゲート電流を大幅に低減することができる。一方、上記相補型の回路がアクティブ状態にあるときには、十分大きな駆動電流が得られるので、上記相補型の回路を高速に動作させることができる。したがって、動的閾値トランジスタの相補型回路からなる半導体装置を、動作速度を高速に保ったまま低消費電力化することができる。
【００２６】
また、第４の発明のスタティック型ランダムアクセスメモリ装置は、第３の発明の半導体装置を具備したことを特徴としている。
【００２７】
上記第４の発明によれば、スタティック型ランダムアクセスメモリ装置が第３の発明の半導体装置を具備しているから、リーク電流を低減することができる。したがって、スタティック型ランダムアクセスメモリの動作速度を高速に保ったまま低消費電力化することができる。
【００２８】
また、第５の発明の携帯電子機器は、
第３の発明の半導体装置もしくは第４の発明のスタティック型ランダムアクセスメモリ装置を具備したことを特徴としている。
【００２９】
上記第５の発明の携帯電子機器によれば、携帯電子機器の機能と動作速度を保ったままＬＳＩ部の消費電力を大幅に下げることが可能になる。これにより、電池寿命を大幅にのばすことが可能になる。
【００３０】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００３１】
本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。
【００３２】
（実施の形態１）
本実施の形態は、ＤＴＭＯＳからなるＣＭＯＳ回路において、回路がアクティブ状態にある時とスタンドバイ状態にある時とで電源電圧を変えることにより、回路の動作速度を保ったまま、スタンドバイ時のゲート電流に起因するリーク電流を低減する半導体装置に関するものである。ここで、アクティブ状態とは回路が高速で動作する状態にあることを指し、スタンドバイ状態とは、回路が低速で動作し、もしくは停止状態となる状態にあることを指す。本実施の形態１の半導体装置を、図１〜図３を用いて説明する。
【００３３】
図１は、Ｎチャネル型ＤＴＭＯＳの一例の、ドレイン電流（Ｉｄ）及びゲート電流（Ｉｇ）対ゲート電圧（Ｖｇ）の特性を示すグラフである。図２は、Ｐチャネル型ＤＴＭＯＳの一例の同様なグラフである。なお、Ｉｄ及びＩｇは、単位ゲート幅あたりの電流値に規格化されている。
【００３４】
回路の動作速度の観点からは、ドレイン電流が大きい方が動作速度を早くすることができるので、ゲート電流が著しく増大しない範囲で電源電圧を高くする方がよい。図１の例では、例えば電源電圧を０．６Ｖとすることができる。しかしながら、回路が実質的に休止状態（スタンドバイ状態）にあるときは、ゲート電流が消費電力の大部分を占めることとなる。
【００３５】
ゲート電流による消費電流を低減する方法としては、回路に供給される電源を遮断する方法がある。これにより、回路の消費電流を０とすることができる。しかしながら、回路に供給される電源を遮断した場合、回路の各ノードにおける状態（情報）が失われてしまう。これを防ぐためには、不揮発性メモリを設け、電源を遮断する前にこのメモリに状態を記憶すればよい。
【００３６】
上記状態を記憶するための不揮発性メモリを設けることなくゲート電流による消費電流を低減する他の方法は、回路がスタンドバイ状態の時には電源電圧を低下させるというものである。電源電圧を低下させるとゲート電流は指数関数的に減少するので、スタンドバイ状態にある回路の消費電流を著しく低減することができる。しかも、回路の各ノードにおける状態は保持されるので、別に不揮発性メモリを設ける必要がない。また、回路の状態を不揮発性メモリに書き込んだり、逆に不揮発性メモリから読み出したりする動作も不要である。
【００３７】
スタンドバイ時の電源電圧は、ゲート電流がトランジスタのオフリーク電流以下になるようにするのがより好ましい。図１の例では、オフリーク電流は約１０-12Ａ／μｍであり、ゲート電流がそれと等しくなるのはゲート電圧が０．４Ｖの時である。また、図２において、Ｐチャネル型ＤＴＭＯＳも、ほぼ同様の特性を持っている。したがって、図１の例では、回路がスタンドバイ状態にある時には電源電圧を０．４Ｖ以下とするのがより好ましい。無論、トランジスタのオフリーク電流は素子の閾値により大きく変わるものであるから、スタンドバイ時の電源電圧は、トランジスタのゲート電流がオフリーク電流以下となり、回路の各ノードにおける状態（情報）が失われない程度に適宜決めればよい。
【００３８】
図３は、本実施の形態の半導体装置の構成を示す図である。ＤＴＭＯＳによるＣＭＯＳ回路で構成される基本回路ブロック３１には、電源３から、電源線３３と電圧調整回路３２と電源線３４とを介して、電力が供給される。電圧調整回路３２は、対応する基本回路ブロック３１がアクティブ状態にあるか、あるいはスタンドバイ状態にあるかに応じて異なる電圧を電源線３４に供給する。基本回路ブロック３１を構成するＤＴＭＯＳが夫々図１と図２の特性を持つ場合、例えば、基本回路ブロック３１がアクティブ状態にあるときには０．６Ｖを、スタンドバイ状態にあるときには０．４Ｖの電圧を供給する。
【００３９】
基本回路ブロック３１は、図３に示すように複数個あってもよい。この場合、スタンドバイ状態にすべき基本回路ブロックに供給する電源電圧のみを下げて、ゲート電流を抑制することができる。したがって、一部の回路のみを動作させる場合において、スタンドバイ状態にすべき回路とアクティブ状態にすべき回路とを適切に分けて、回路の動作速度を高速に保ったまま低消費電力化することができる。
【００４０】
なお、基本回路ブロック３１を構成するトランジスタは、ＤＴＭＯＳのみで構成される必要はなく、一部が通常のＭＯＳＦＥＴであってもよい。
【００４１】
本実施の形態の半導体装置によれば、ＤＴＭＯＳによるＣＭＯＳ回路で構成される基本回路ブロックがアクティブ状態の時とスタンドバイ状態の時とで電源電圧を変え、スタンドバイ状態の時には電源電圧を低下させることができる。そのため、回路がスタンドバイ状態にあるときには、ＤＴＭＯＳからなるＣＭＯＳ回路のリーク電流の大半を占めるゲート電流を大幅に低減することができる。一方、回路がアクティブ状態にあるときには、十分大きなドレイン電流が得られるので、回路を高速に動作させることができる。したがって、ＤＴＭＯＳによるＣＭＯＳ回路からなる半導体装置を、動作速度を高速に保ったまま低消費電力化することができる。
【００４２】
（実施の形態２）
本実施の形態２の半導体装置は、ＤＴＭＯＳからなるＣＭＯＳ回路において、ＤＴＭＯＳの基板バイアス効果を増大することにより所望のドレイン電流を得るための閾値を上昇させ、結果としてオフ電流を減少させるものである。本実施の形態２の半導体装置を、図４〜図６を用いて説明する。
【００４３】
図４は、本実施の形態２の半導体装置の断面の概略図であり、Ｎチャネル型ＤＴＭＯＳとＰチャネル型ＤＴＭＯＳが夫々描かれている。半導体基板１１１上には、Ｎ型の深いウェル領域１２１とＰ型の深いウェル領域１２２が形成されている。さらに、Ｎ型の深いウェル領域１２１上にはＰ型の浅いウェル領域１２３が、Ｐ型の深いウェル領域１２２上にはＮ型の浅いウェル領域１２４が夫々形成されている。
【００４４】
Ｐ型の浅いウェル領域１２３上には、Ｎ型のソース領域１６１、Ｎ型のドレイン領域１６２が形成され、及びゲート絶縁膜１５１を介してゲート電極１５２が形成され、ゲート電極１５２の側壁にはゲート側壁絶縁膜１５３が形成されている。図示しないが、ゲート電極１５２とＰ型の浅いウェル領域１２３とは電気的に接続され、Ｎチャネル型ＤＴＭＯＳ４を構成する。一方、Ｎ型の浅いウェル領域１２４上には、Ｐ型のソース領域１６３、Ｐ型のドレイン領域１６４が形成され、及びゲート絶縁膜１５１を介してゲート電極１５２が形成され、ゲート電極１５２の側壁にはゲート側壁絶縁膜１５３が形成されている。図示しないが、ゲート電極１５２とＮ型の浅いウェル領域１２４とは電気的に接続され、Ｐチャネル型ＤＴＭＯＳ５を構成する。
【００４５】
各素子間を分離するため、素子分離領域１３１，１３２が設けられている。素子分離領域１３１，１３２は、各ＤＴＭＯＳの浅いウェル領域１２３，１２４を互いに電気的に分離するに足る深さを有する。これにより、ゲート電極１５２と電気的に接続された浅いウェル領域１２３，１２４の電位が素子毎に独立に変位しても、素子間の干渉を防ぐことができる。
【００４６】
Ｎチャネル型ＤＴＭＯＳ４のチャネル領域の直下には、Ｐ型の不純物濃度の薄い領域１３７が形成され、さらにその下部にＰ型の不純物濃度の濃い領域１２５が形成されている。一方、Ｐチャネル型ＤＴＭＯＳ５のチャネル領域の直下には、Ｎ型の不純物濃度の薄い領域１３８が形成され、さらにその下部にＮ型の不純物濃度の濃い領域１２６が形成されている。Ｐ型の不純物濃度の薄い領域１３７及びＮ型の不純物の薄い領域１３８の厚さは、例えば５ｎｍ〜４０ｎｍとすることができ、それらの不純物濃度は、例えば１×１０17ｃｍ-3〜５×１０18ｃｍ-3とすることができる。不純物濃度の薄い領域１３７，１３８の不純物濃度は、ＤＴＭＯＳが所望の閾値となるように決めれば良い。Ｐ型の不純物濃度の濃い領域１２５及びＮ型の不純物濃度の濃い領域１２６の厚さは、例えば５ｎｍ〜５０ｎｍとすることができ、それらの不純物濃度は、例えば２×１０19ｃｍ-3〜５×１０18ｃｍ-3とすることができる。不純物濃度の濃い領域１２５，１２６の下端は、ソース・ドレイン領域１６１〜１６４の下面より浅いことが望ましい。なぜなら、不純物濃度の濃い領域１２５，１２６と、ソース・ドレイン領域１６１〜１６４との接合では空乏層幅が非常に狭くなり大きな容量がつくため、その接合面積を極力小さくするのが好ましいからである。
【００４７】
ＤＴＭＯＳの基板バイアス効果について考察する。ここでは、Ｎチャネル型ＤＴＭＯＳに関して考察するが、Ｐチャネル型ＤＴＭＯＳについても、符号が異なる以外は同様である。基板バイアス効果とは、浅いウェル領域にバイアスを印加すると、トランジスタの閾値が下がり、ドレイン電流が増加する効果のことである。基板バイアス効果の大きさをあらわす量として基板バイアス効果因子γを定義する。
【００４８】
【式１】
0003727578.tif 000002
【００４９】
ここで、Ｖｂはソース領域の電位を基準として浅いウェル領域に印加された電圧であり、ΔＶｔは浅いウェル領域に電圧Ｖｂが印加されたことによる閾値のシフト量（負の値）である。ここでの閾値とは、浅いウェル領域に電圧Ｖｂが常にかかった状態での閾値であり、浅いウェル領域の電圧が変動するＤＴＭＯＳで実測される閾値とは異なることに注意されたい。ＤＴＭＯＳにおいては、Ｖｂが電源電圧ＶｄｄのときのΔＶｔからγを求めることとする。
【００５０】
（１）式から、浅いウェル領域に一定の電圧Ｖｂをかけた時、γが大きいほど閾値のシフト量ΔＶｔが増加し、ドライブ電流が多く流れることが分かる。
【００５１】
ところで、閾値のシフト量ΔＶｔはゲート酸化膜から基板側に伸びる空乏層の幅Ｘｄに反比例する。
【００５２】
【式２】
0003727578.tif 000003
【００５３】
ここで、Ｔｏｘはゲート絶縁膜厚である。したがって、（２）式から基板バイアス効果を増大するためには、ゲート絶縁膜から基板側に伸びる空乏層の幅Ｘｄを抑制するのが効果的であることが分かる。
【００５４】
図４に示す半導体装置は、空乏層の幅Ｘｄを抑制する構造となっている。ゲート絶縁膜１５１から基板側に伸びる空乏層は、不純物濃度の濃い領域１２５，１２６の中にはほとんど侵入できない。すなわち、不純物濃度の濃い領域１２５，１２６は空乏層ストッパーの役割を果たしている。したがって、不純物濃度の薄い領域１３７，１３８の厚さは、不純物濃度の濃い領域１２５，１２６が無い場合の空乏層の厚さより薄くしなければならない。反転層が形成されたときの空乏層の厚さは、不純物濃度の濃い領域１２５，１２６が無い場合、不純物濃度が５×１０17ｃｍ-3で約５０ｎｍである。したがって、不純物濃度の濃い領域１２５，１２６が空乏層ストッパーの役割を十分果たすためには、不純物濃度の濃い領域１２５，１２６の厚さが４０ｎｍ以下であることが好ましい。
【００５５】
ここで、γが上昇したときの効果を見積る。例えば、通常のウェル構造のＤＴＭＯＳにおいては、γは０．２程度である。一方、図４に示す半導体装置では、γを０．５程度にすることができる。Ｖｂ＝０．６Ｖとすると、（１）式より、γ＝０．２のときΔＶｔ＝−０．１２Ｖとなり、γ＝０．５のときΔＶｔ＝−０．３０Ｖとなる。すなわち、γが０．２から０．５に増加すると、閾値のシフト量の絶対値は０．１８Ｖ増加する。したがって、同じ閾値（ここでの閾値とは、基板バイアスが０のときの閾値）であれば、γが大きくなればドライブ電流が増加する。また、同じドライブ電流であれば、γが大きくなれば閾値（ここでの閾値とは、基板バイアスが０のときの閾値）を大きくすることができる。例えば、γが０．２から０．５に増加すると、閾値（ここでの閾値とは、基板バイアスが０のときの閾値）が０．１８Ｖ増加しても同じドレイン電流を得ることができる（実際は基板濃度が増加して空乏層幅が縮まるためドレイン電流は更に大きくなる）。室温におけるＤＴＭＯＳのサブスレショルド特性によると、ゲート電圧０．０６Ｖにつきドレイン電流が１桁増加するから、閾値（ここでの閾値とは、基板バイアスが０のときの閾値）が０．１８Ｖ増加すれば、オフ電流は３桁小さくなる。かくして、γを大きくすることによりオフ電流を低減することが可能となる。
【００５６】
同様にして、γ＝０．３、Ｖｂ＝０．６Ｖとすると、ΔＶｔ＝−０．１８Ｖとなる。したがって、ドライブ電流が同じであるとすると、γが０．２から０．３に上昇することによって、オフ電流は１桁低下する。図４に示す半導体装置においては、不純物濃度の薄い領域１３７，１３８の厚さと不純物濃度の濃い領域１２５，１２６の不純物濃度によってγが変化する。通常のウェル構造を持つＤＴＭＯＳはγ＝０．２程度であるから、上述の結果よりγが０．３以上であることが望ましい。
【００５７】
なお、ＤＴＭＯＳのγは以下の方法で見積ることができる。ＤＴＭＯＳと同じウェル不純物プロファイルを持つ通常ＭＯＳ（ゲート電極と浅いウェル領域が接続されていないＭＯＳＦＥＴ）でのドライブ電流をＩｃｖとする。ここで、ドライブ電流とは、Ｎチャネル型ＭＯＳＦＥＴの場合、ソース領域に０Ｖ、ゲート電極及びドレイン電極に電源電圧Ｖｄｄを加えた時のドレイン電流である。一方、ＤＴＭＯＳのドライブ電流をＩｄｔとする。これらは、
【００５８】
【式３】
0003727578.tif 000004
【００５９】
【式４】
0003727578.tif 000005
【００６０】
【式５】
0003727578.tif 000006
【００６１】
という式で表される。ここで、Ａは定数、アルファは１〜２（例えば１．３）なる定数、Ｖｔｃは通常ＭＯＳの閾値である。（３）〜（５）式より、
【００６２】
【式６】
0003727578.tif 000007
【００６３】
となり、γ以外は直接測定可能な量であるから、（６）式よりγを求めることができる。なお、αを求める際には、通常ＭＯＳにおいてＶｄｄを変化させてＩｃｖを測定し、Ｉｃｖ−Ｖｄｄ特性のグラフを作図し、（３）式のプロットと一致するようなαを求める。
【００６４】
次に、図５及び図６を用いて本実施の形態２の半導体装置の形成手順を説明する。
【００６５】
まず、半導体基板１１１上に、素子分離領域１３１，１３２を形成する。上記素子分離領域１３１，１３２は、例えばＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。上記ＳＴＩ法を用いれば、さまざまな幅の素子分離領域を同時に形成するのが容易である。上記素子分離領域１３１，１３２の深さは、互いに隣り合う素子の浅いウェル領域１２３，１２４を電気的に分離し、かつ深いウェル領域１２１，１２２は電気的に分離しないように設定される。素子分離領域１３１，１３２の深さは、例えば、０．２〜２μｍとするのが好ましい。
【００６６】
次に、上記半導体基板１１１内にＮ型の深いウェル領域１２１とＰ型の深いウェル領域１２２を形成する。Ｎ型を与える不純物イオンとしては31Ｐ+が挙げられる。例えば、不純物イオンとして31Ｐ+を使用した場合、注入エネルギーとして２４０〜１５００ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ-2の条件とすることができる。Ｐ型を与える不純物イオンとしては11Ｂ+が挙げられる。例えば、不純物イオンとして11Ｂ+イオンを使用した場合、注入エネルギーとして１００〜１０００ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ-2の条件とすることができる。
【００６７】
次に、深いウェル領域１２１，１２２上に、Ｐ型の浅いウェル領域１２３とＮ型の浅いウェル領域１２４とを形成する。Ｎ型を与える不純物イオンとしては31Ｐ+が挙げられる。例えば、不純物イオンとして31Ｐ+を使用した場合、注入エネルギーとして１３０〜９００ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ-2の条件で形成することができる。Ｐ型を与える不純物イオンとしては11Ｂ+が挙げられる。例えば、不純物イオンとして11Ｂ+イオンを使用した場合、注入エネルギーとして６０〜５００ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ-2の条件で形成することができる。
【００６８】
ウェル領域を形成するための不純物注入の順番は上記の限りではなく、順番を入れ替えてもよい。
【００６９】
なお、上記浅いウェル領域１２３，１２４と深いウェル領域１２１，１２２との接合の深さは、上記浅いウェル領域１２３，１２４への不純物の注入条件、深いウェル領域１２１，１２２への不純物の注入条件、及びこれより後に行われる熱工程により決定される。上記素子分離領域１３１，１３２の深さは、隣接する素子の浅いウェル領域１２３，１２４が電気的に分離され、かつ深いウェル領域１２１，１２２は電気的に分離されないように設定される。
【００７０】
次に、図５（ａ）に示すように、上記浅いウェル領域１２３，１２４の最上層に、浅いウェル領域１２３，１２４と同導電型の不純物を注入して、Ｐ型の不純物濃度の濃い領域１２５及びＮ型の不純物濃度の濃い領域１２６を形成する。Ｎ型を与える不純物イオンとしては75Ａｓ+が挙げられる。例えば、不純物イオンとして75Ａｓ+を使用した場合、注入エネルギーとして３〜１５ＫｅＶ、注入量として１×１０12〜１×１０13ｃｍ-2の条件で形成することができる。Ｐ型を与える不純物イオンとしては115Ｉｎ+が挙げられる。例えば、不純物イオンとして115Ｉｎ+イオンを使用した場合、注入エネルギーとして５〜２０ＫｅＶ、注入量として１×１０12〜１×１０13ｃｍ-2の条件で形成することができる。
【００７１】
なお、不純物の濃い領域１２５，１２６形成用の不純物イオンとして上記75Ａｓ+イオンや115Ｉｎ+イオン以外にも、31Ｐ+イオン、122Ｓｂ+イオン、11Ｂ+イオン、49ＢＦ2+イオン、デカボランイオン等も使用することができる。
【００７２】
次に、図５（ｂ）に示すように、シリコン基板の露出した活性領域にのみシリコン基板の面方位を受け継いだ単結晶シリコン膜１４１を選択的にエピタキシャル成長させ、それ以外の領域にはポリシリコン膜１４２を成長させる。すなわち、活性領域上には単結晶シリコン膜１４１が形成され、素子分離領域１３１，１３２上ではポリシリコン膜１４２が形成される。単結晶シリコン膜１４１の厚さは、例えば８ｎｍ〜５０ｎｍとすることができる。上記選択エピタキシャル成長は、以下の方法で行うことができる。ＨＦ（弗化水素酸）処理によりシリコン基板表面を清浄化した後、ＬＰＣＶＤ（減圧化学的気相成長）法により、例えば、５８０〜６８０℃、Ｓｉ2Ｈ6もしくはＳｉＨ4ガスが２０〜１００Ｐａの条件でシリコン膜を堆積すれば、活性領域上には単結晶シリコン膜を、それ以外の領域上にはポリシリコン膜を形成することができる。シリコン膜の形成時には、導電型を与える不純物を含むガスを導入しないのが最も望ましい。
【００７３】
次に、図５（ｃ）に示すように、弗化水素酸と、硝酸と、酢酸の混合液により、ポリシリコン膜１４２を選択的にエッチングする。このように、活性領域上には単結晶シリコン膜を、それ以外の領域上にはポリシリコン膜を形成し、ポリシリコンのみをエッチングする方法では、素子分離領域上のシリコン残りを防止する効果が大きいという利点がある。
【００７４】
なお、上記活性領域上には単結晶シリコン膜を、それ以外の領域上にはポリシリコン膜を形成する工程と、ポリシリコン膜を選択的にエッチングする工程とは、他の工程で置きかえることができる。すなわち、図５（ａ）の状態で上記活性領域上のみに単結晶シリコン膜を選択エピタキシャル成長させ、図５（ｃ）の形状にすることができる。この方法によれば、より少ない工程で活性領域上のみに単結晶シリコン膜を形成することができる。
【００７５】
次に、図６（ｄ）に示すように、単結晶シリコン膜１４１上に、ゲート絶縁膜１５１及びゲート電極１５２を形成する。この時の熱処理により、単結晶シリコン膜１４１には、不純物濃度の濃い領域１２５，１２６から不純物が拡散し、夫々Ｐ型の不純物濃度の薄い領域１３７及びＮ型の不純物濃度の薄い領域１３８となる。
【００７６】
次に、図６（ｅ）に示すように、ソース領域１６１，１６３及びドレイン領域１６２，１６４を形成する。この時、ゲート側壁絶縁膜１５３を利用して、公知の方法でゲート電極側壁絶縁膜やＬＤＤ（Lightly Doped Drain）領域を形成してもよい。また、ゲート電極側壁絶縁膜を形成する工程を、例えばシリコンナイトライドの堆積及びエッチングバックにより行なえば、ソース領域１６１，１６３及びドレイン領域１６２，１６４と素子分離領域１３２との境界に存する段差にはシリコンナイトライドからなるサイドウォール１５４が形成される。したがって、ソース領域１６１，１６３及びドレイン領域１６２，１６４上にコンタクト孔を形成する際に素子分離領域１３２が掘れてソース・ドレイン接合が剥き出しになってリーク電流が発生するのを防止することができる。
【００７７】
なお、ＤＴＭＯＳを作成するために必須である、ゲート電極と浅いウェル領域とを接続する方法は、特開平１０−２２４６２号公報で開示されている。
【００７８】
この後、不純物の活性化アニールを行う。活性化アニールは、不純物が十分に活性化され、かつ不純物が過度に拡散しないような条件で行う。例えば、８００〜１０００℃で１０〜１００秒アニールすることができる。
【００７９】
この後、公知の手法により、配線等を形成することによりＣＭＯＳ回路を構成して半導体装置を形成することができる。
【００８０】
なお、ＤＴＭＯＳ以外にも、通常構造のＭＯＳＦＥＴが混在していても良い。この場合は、通常のＭＯＳＦＥＴとすべき素子においては、ゲート電極と浅いウェル領域とを接続せず、浅いウェル領域の電位を固定すればよい。
【００８１】
上記製造方法によれば、あらかじめ浅いウェル領域の最上層部に不純物濃度の濃い領域を形成しておいて、その後に単結晶シリコン膜をエピタキシャル成長させている。そのため、イオン注入では困難な急峻なプロファイルを形成することができる。また、活性領域上に成長した膜は基板結晶の方位を受け継いだ単結晶シリコンであるから、改めて再結晶化するための熱工程が不要となり、急峻なプロファイルを形成することができる。したがって、基板バイアス効果が顕著なＤＴＭＯＳからなるＣＭＯＳ回路を形成することができる。
【００８２】
本実施の半導体装置によれば、ＤＴＭＯＳのチャネル領域の直下には不純物濃度の薄い領域が形成され、さらにその下には不純物濃度が濃い領域が形成されている。上記不純物濃度の薄い領域は、通常の不純物プロファイルをもつＤＴＭＯＳで形成されるゲート空乏層幅より薄いので、ゲート絶縁膜から浅いウェル領域側に伸びる空乏層幅が抑制される。そのため、基板バイアス効果が増大するので、ＤＴＭＯＳの閾値を高くしてオフ電流を少なくすることができる。したがって、ＤＴＭＯＳによるＣＭＯＳ回路からなる半導体装置を、動作速度を高速に保ったまま低消費電力化することができる。
【００８３】
（本実施の形態３）
本実施の形態３は、実施の形態２の半導体装置を形成する他の方法に関する。図７及び図８を用いて本実施の形態３の半導体装置の形成手順を説明する。
【００８４】
素子分離領域１３１，１３２、深いウェル領域１２１，１２２、及び浅いウェル領域１２３，１２４は実施の形態２で説明した手順で形成する。
【００８５】
次に、図７（ａ）に示すように、イオン注入により、浅いウェル領域１２３，１２４の上層部に非晶質領域２１１を形成する。上記イオン注入に用いるイオン種は、半導体に導電性を与えないものが好ましいが、特に限定されない。より好ましくは、基板と同じ原子よりなるイオン種を用いるのが良い。そのようにすれば、後に再結晶化すれば不純物準位に起因するリーク電流等を抑えることができる。例えば、シリコン基板を用いた場合は、28Ｓｉ+イオンを用いるのが良い。その場合、例えば、注入エネルギーとして５〜５０ＫｅＶ、注入量として１×１０14〜１×１０16ｃｍ-2の条件とすることができる。無論、注入条件はこの限りではない。
【００８６】
次に、図７（ｂ）に示すように、ハロゲンイオンを非晶質領域２１１に注入する。上記ハロゲンイオンとしては、19Ｆ+イオンを用いるのが好ましい。19Ｆ+イオンを用いた場合、他のハロゲンを用いた場合に比べて素子の特性の劣化を抑えることができる。なお、浅いウェル領域１２３，１２４の上層部に非晶質領域２１１が形成されない場合、ハロゲン原子２１２は注入された場所に留まらずに基板外に逃げてしまうことが分かっている。しかしながら、非晶質領域２１１に注入されたハロゲン原子２１２は非晶質領域２１１に留まっている。
【００８７】
次に、図７（ｃ）及び図８（ｄ）に示すように、フォトレジスト２１３をマスクとして、Ｎ型の浅いウェル領域１２４の上層部に形成された非晶質領域２１１中にＮ型の不純物濃度が濃い領域２２６を、Ｐ型の浅いウェル領域１２３の上層部に形成された非晶質領域２１２中にＰ型の不純物濃度が濃い領域２２５を、夫々イオン注入により形成する。この時、非晶質領域２１２の最上層部には、例えば厚さ５ｎｍ〜４０ｎｍの不純物濃度の薄い領域が残るように、注入条件を定めれば良い。
【００８８】
次に、図８（ｅ）に示すように、非晶質領域２１２を再結晶化する熱処理を行なう。このとき、ハロゲン原子の作用により、不純物濃度が濃い領域２２５，２２６の不純物原子はほとんど拡散しない。かくして、不純物濃度が濃い領域２２５，２２６の上に、Ｐ型の不純物濃度が薄い領域２３７及びＮ型の不純物濃度が薄い領域２３８を残すことができる。なお、この後に行なわれるゲート形成工程やソース・ドレイン領域形成工程における熱処理が、上記非晶質領域２１２を再結晶化する熱処理を兼ねていても良い。
【００８９】
次に、図８（ｆ）に示すように、実施の形態２で説明した手順でゲート電極、ソース・ドレイン領域等を形成して半導体装置が完成する。
【００９０】
上記手順によっても、ＤＴＭＯＳのチャネル領域の直下には不純物濃度の薄い領域を形成し、さらにその下には不純物濃度が濃い領域を形成することができる。上記不純物濃度の薄い領域は、通常の不純物プロファイルをもつＤＴＭＯＳで形成されるゲート空乏層幅より薄くすることができるので、ゲート絶縁膜から浅いウェル領域側に伸びる空乏層幅を抑制することができる。したがって、ＤＴＭＯＳの基板バイアス効果を増大させて、駆動電流を大きくすることができる。
【００９１】
さらに上記手順によれば、実施の形態２で説明した手順では必要となる選択エピタキシャル成長工程等が不要であり、主たる工程は注入工程のみでよい。選択エピタキシャル成長は歩留りが悪化する原因となることがあるが、上記手順によればそのような恐れがない。したがって、簡単な工程で、歩留り良く、実施の形態２の半導体装置を形成することができる。
【００９２】
（実施の形態４）
本実施の形態４の半導体装置は、ＤＴＭＯＳからなるＣＭＯＳ回路において、ＤＴＭＯＳの基板バイアス効果を増大することにより所望のドレイン電流を得るための閾値を上昇させ、結果としてオフ電流を減少させる別の方法を示すものである。本実施の形態４の半導体装置を、図９を用いて説明する。
【００９３】
本実施の形態４の半導体装置が、実施の形態2の半導体装置と異なるのは、ゲート絶縁膜直下における不純物プロファイルのみであり、いわゆるカウンタードープ構造となっている。
【００９４】
Ｎチャネル型ＤＴＭＯＳ６のゲート絶縁膜１５１の直下には、Ｎ型の不純物濃度の薄い領域１７３が形成され、さらにその下部にＮ型の不純物濃度の濃い領域１７１が形成されている。一方、Ｐチャネル型ＤＴＭＯＳ７のゲート絶縁膜１５１の直下には、Ｐ型の不純物濃度の薄い領域１７４が形成され、さらにその下部にＰ型の不純物濃度の濃い領域１７２が形成されている。不純物濃度の薄い領域１７３，１７４の厚さは、例えば、５ｎｍ〜１０ｎｍとし、不純物濃度を５×１０15ｃｍ-3〜２×１０17ｃｍ-3とすることができる。また、不純物濃度の濃い領域１７１，１７２の厚さは、例えば、５ｎｍ〜１５ｎｍとし、不純物濃度を１×１０16ｃｍ-3〜２×１０18ｃｍ-3とすることができる。しかしながら、夫々不純物濃度はこの限りではない。
【００９５】
本実施の形態の半導体装置を形成する手順は、実施の形態３で説明した手順を用いれば良い。ただし、Ｐ型の浅いウェル領域１２３上にはＮ型の不純物濃度の濃い領域１７１及びＮ型の不純物濃度が薄い領域１７３を、Ｎ型の浅いウェル領域１２４上にはＰ型の不純物濃度の濃い領域１７２及びＰ型の不純物濃度が薄い領域１７４を、夫々形成する点が異なる。上記手順によれば、選択エピタキシャル成長工程を行なう必要がない。したがって、簡単な工程で、歩留り良く、実施の形態４の半導体装置を形成することができる。
【００９６】
本実施の形態の半導体装置によっても、ゲート空乏層幅を抑制することができる。しかも、γは０．８〜１．０程度にまで大きくすることができるので、基板バイアス効果は実施の形態２の半導体装置よりもいっそう大きくすることができる。したがって、より低消費電力で高速動作が可能な、ＤＴＭＯＳによるＣＭＯＳ回路からなる半導体装置が提供される。
【００９７】
（実施の形態５）
実施の形態１の半導体装置と、実施の形態２または４の半導体装置との長所を組み合わせれば、更に低消費電力な、ＤＴＭＯＳによるＣＭＯＳ回路からなる半導体装置が提供される。
【００９８】
実施の形態１の半導体装置では、スタンドバイ時に電源電圧を低下させることにより、ゲート電流を低減する。しかしながら、例えば図１の例では、電源電圧が０．４Ｖ以下となる領域ではリーク電流に対する寄与はオフ電流が支配的になる。そのため、更にリーク電流を減少させるためには、閾値を上げれば良いが、そうするとドライブ電流が減少して回路の動作速度が低下してしまう。
【００９９】
そこで、実施の形態２または４の半導体装置を用いれば、基板バイアス効果の増大により、ＤＴＭＯＳのドライブ電流を保ったまま閾値を上げることができるので、オフリークを低減することができる。回路がスタンドバイ時には、その分更に電源電圧を低下させてゲート電流を低減することが有効となる。したがって、ＤＴＭＯＳによるＣＭＯＳ回路からなる半導体装置を、動作速度を高速に保ったまま更に低消費電力化することができる。
【０１００】
（実施の形態６）
実施の形態１，２，４，５のいずれかの半導体装置を、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）に用いることができる。ＳＲＡＭは高速動作が可能ではあるが、揮発性メモリであるために、スタンドバイ時のリーク電流が問題となっていた。
【０１０１】
図１０は本実施の形態５となるＳＲＡＭの回路図である。Ｎ１，Ｎ２，ＳＴ１，ＳＴ２はＮチャネル型ＤＴＭＯＳであり、Ｐ１，Ｐ２はＰチャネル型ＤＴＭＯＳである。また、ＷＤはワード線、ＢＩＴ１は第１ビット線、ＢＩＴ２は第２ビット線、ＶＤＤは電源線、ＧＮＤは接地線である。
【０１０２】
Ｎ１とＰ１、Ｎ２とＰ２は夫々対になって相補型のインバータ回路を構成し、２つのインバータ回路がフリップフロップ回路を構成している。また、ＳＴ１とＳＴ２は選択トランジスタとなっている。ＳＲＡＭをＤＴＭＯＳで構成した場合、実施の形態１〜４のいずれかの半導体装置を用いることにより、スタンドバイ時のリーク電流を低減することができる。したがって、スタティック型ランダムアクセスメモリの動作速度を高速に保ったまま低消費電力化することができる。（実施の形態７）
実施の形態１，２，４〜６のいずれかの半導体装置を、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。
【０１０３】
図１１は、携帯電話の例を示している。制御回路３１１には、本発明の半導体装置が組み込まれている。なお、上記制御回路３１１は、本発明の半導体装置からなる論理回路と、メモリとを混載したＬＳＩ（大規模集積回路）から成っていてもよい。３１２は電池、３１３はＲＦ（無線周波数）回路部、３１４は表示部、３１５はアンテナ部、３１６は信号線、３１７は電源線である。
【０１０４】
本発明の半導体装置を携帯電子機器に用いることにより、携帯電子機器の機能と動作速度を保ったままＬＳＩ部の消費電力を大幅に下げることが可能になる。これにより、電池寿命を大幅にのばすことが可能になる。
【０１０５】
【発明の効果】
以上より明らかなように、第１の発明の半導体装置の製造方法によれば、上記ウェル領域内に上記イオン種を注入することにより上記非晶質化された領域を形成し、上記非晶質化された領域に上記ハロゲン原子を導入する。その後、上記非晶質化された領域に第１導電型を与える不純物を導入し、さらに上記非晶質化された領域を再結晶化させるための熱工程を行なう。そのため、上記動的閾値トランジスタのチャネル領域の直下には不純物濃度の薄い領域を形成し、さらにその下には不純物濃度が濃い領域を形成することができる。上記不純物濃度の薄い領域は、その厚さが通常の不純物プロファイルをもつ動的閾値トランジスタで形成されるゲート空乏層幅より薄くすることができる（すなわち、極めて急峻な不純物プロファイルを形成することができる）ので、ゲート絶縁膜から浅いウェル領域側に伸びる空乏層幅を抑制することができる。したがって、動的閾値トランジスタの基板バイアス効果を増大させて、駆動電流を大きくすることができる。
【０１０６】
更にまた、上記手順によれば、選択エピタキシャル成長工程等が不要であり、主たる工程は注入工程のみでよい。選択エピタキシャル成長は歩留りが悪化する原因となることがあるが、上記手順によればそのような恐れがない。したがって、簡単な工程で、歩留り良く、基板バイアス効果が大きく駆動電流が大きな半導体装置を形成することができる。
【０１０７】
また、第２の発明の半導体装置の製造方法は、第１の発明の半導体装置の製造方法において、上記ハロゲン原子を導入する工程の後に導入する不純物を第２導電型としたものである。上記手順によれば、動的閾値トランジスタの基板バイアス効果をさらに効果的に増大して、非常に大きな駆動電流を得ることができる。
【０１０８】
１実施の形態によれば、上記半導体はＬＳＩの材料として最も広く使われているシリコンであるので、本発明の半導体装置の製造方法によって、上記動的閾値トランジスタと他の素子とを混載するのが容易となる。また、上記イオン種は上記半導体を構成する元素と同種であるので、再結晶後の不純物準位に起因するリーク電流等を抑えることができる。
【０１０９】
また、１実施の形態は、上記ハロゲン原子を具体的に特定するものである。上記実施の形態によれば、他のハロゲン原子（塩素原子、臭素原子等）に比べて素子の特性の劣化を抑えることができる。
【０１１０】
また、第３の発明の半導体装置は、上記第１あるいは第２の発明の半導体装置の製造方法により製造された動的閾値トランジスタからなる相補型回路を備えた半導体装置である。上記動的閾値トランジスタは基板バイアス効果が大きいので、駆動力を落さずに閾値を高くすることができる。そのため、オフ電流を少なくすることができる。したがって、動的閾値トランジスタによる相補型回路からなる半導体装置を、動作速度を高速に保ったまま低消費電力化することができる。
【０１１１】
１実施の形態によれば、上記相補型の回路が高速に動作する必要があるときには、上記相補型回路をアクティブモードとし、上記相補型の回路が高速に動作する必要がない時は上記相補型回路をスタンドバイモードとする。上記相補型の回路がスタンバイモードにあるときには、上記相補型の回路がアクティブモードにあるときに比べて上記相補型に供給される電源電圧が低くなる。そのため、上記相補型の回路がスタンドバイ状態にあるときには、動的閾値トランジスタからなる相補型回路のリーク電流の多くを占めるゲート電流を大幅に低減することができる。一方、上記相補型の回路がアクティブ状態にあるときには、十分大きな駆動電流が得られるので、上記相補型の回路を高速に動作させることができる。したがって、動的閾値トランジスタの相補型回路からなる半導体装置を、動作速度を高速に保ったまま低消費電力化することができる。
【０１１２】
また、第４の発明のスタティック型ランダムアクセスメモリ装置によれば、スタティック型ランダムアクセスメモリ装置が第３の発明の半導体装置を具備しているから、リーク電流を低減することができる。したがって、スタティック型ランダムアクセスメモリの動作速度を高速に保ったまま低消費電力化することができる。
【０１１３】
また、第５の発明の携帯電子機器によれば、携帯電子機器の機能と動作速度を保ったままＬＳＩ部の消費電力を大幅に下げることが可能になる。これにより、電池寿命を大幅にのばすことが可能になる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体装置を構成する、Ｎチャネル型ＤＴＭＯＳのドレイン電流およびゲート電流のゲート電圧依存性を示すグラフである。
【図２】  本発明の実施の形態１の半導体装置を構成する、Ｐチャネル型ＤＴＭＯＳのドレイン電流およびゲート電流のゲート電圧依存性を示すグラフである。
【図３】  本発明の実施の形態１の半導体装置の構成図である。
【図４】  本発明の実施の形態２の半導体装置の断面図である。
【図５】  本発明の実施の形態２の半導体装置を作成する手順を示す図である。
【図６】  本発明の実施の形態２の半導体装置を作成する手順を示す図である。
【図７】  本発明の実施の形態３の半導体装置の作成手順を示す図である。
【図８】  本発明の実施の形態３の半導体装置の作成手順を示す図である。
【図９】  本発明の実施の形態４の半導体装置の断面図である。
【図１０】  本発明の実施の形態５のスタティック型ランダムアクセスメモリ装置の回路図である。
【図１１】  本発明の実施の形態５の携帯電子機器の構成図である。
【図１２】  Ｎチャネル型ＤＴＭＯＳのドレイン電流およびゲート電流のゲート電圧依存性を示すグラフであり、従来技術の問題点を説明する図である。
【図１３】  ＤＴＭＯＳを用いて構成したインバータ回路の回路図であり、従来技術の問題点を説明する図である。
【符号の説明】
１１１・・・半導体基板
１２１・・・Ｎ型の深いウェル領域
１２２・・・Ｐ型の深いウェル領域
１２３・・・Ｐ型の浅いウェル領域
１２４・・・Ｎ型の浅いウェル領域
１２５、２２５、１７２・・・Ｐ型の不純物濃度の濃い領域
１２６、２２６、１７１・・・Ｎ型の不純物濃度の濃い領域
１３１、１３２・・・素子分離領域
１３７、２３７、１７４・・・Ｐ型の不純物濃度の薄い領域
１３８、２３８、１７３・・・Ｎ型の不純物濃度の薄い領域
１４１・・・単結晶シリコン膜
１４２・・・ポリシリコン膜
１５１・・・ゲート絶縁膜
１５２・・・ゲート電極
１５３・・・ゲート側壁絶縁膜
１６１・・・Ｎ型のソース領域
１６２・・・Ｎ型のドレイン領域
２１１・・・非晶質領域
２１２・・・ハロゲン原子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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