(57)【特許請求の範囲】
【請求項１】
電荷蓄積部、ならびに第１および第２の基準電荷をそれぞれ発生する第１および第２の基準電荷転送回路を備え、可変電流で電荷蓄積部へ電荷を蓄積し、電荷蓄積部の蓄積電荷が閾値に達するまで、第１および第２の基準電荷転送回路から第１および第２の基準電荷を電荷蓄積部へ供給して電荷蓄積部から蓄積電荷を取り除き、前記第１および第２の基準電荷の相対的な大きさに基づいて前記可変電流値を求めるＡ／Ｄ変換器の調整方法において、
前記Ａ／Ｄ変換の前に、
充電電流を第１蓄積期間だけ電荷蓄積部へ供給して電荷を蓄積し、
前記第１蓄積期間中に、第１の基準電荷転送回路からの第１の基準電荷を第１の期間だけ電荷蓄積部へ供給して電荷蓄積部から蓄積電荷を取り除き、
前記第１蓄積期間後に、電荷蓄積部の蓄積電荷が閾値に達するまで、第２の基準電荷転送回路からの第２の基準電荷を第２の期間だけ電荷蓄積部へ供給して、電荷蓄積部から蓄積電荷を取り除き、
充電電流を第２蓄積期間だけ電荷蓄積部へ改めて供給して電荷を蓄積し、
前記第２蓄積期間中に、第１の基準電荷転送回路から第１の基準電荷を第３の期間だけ電荷蓄積部へ供給して電荷蓄積部から蓄積電荷を取り除き、
前記第２蓄積期間後に、電荷蓄積部の蓄積電荷が前記閾値に達するまで、第２の基準電荷転送回路からの第２の基準電荷を第４の期間だけ供給して、電荷蓄積部から蓄積電荷を取り除き、
前記第１蓄積期間および第２蓄積期間が同じ長さであり、
第１および第２の基準電荷の相対的な大きさを、第１，第２，第３，第４の期間中における第１および第２の基準電荷転送回路の利用状況に基づいて求めるＡ／Ｄ変換器の調整方法。
【請求項２】
前記電荷蓄積部は積分器を含み、第１および第２の基準電荷転送回路は、それぞれ第１および第２の基準電流を供給する基準電流回路を含み、
ある電荷量の蓄積では、積分器へ充電電流を積分期間だけ供給し、
第１の期間における第１の基準電流の供給は、充電期間中に第１の基準電流を複数期間供給することを含む請求項１のＡ／Ｄ変換器の調整方法。
【請求項３】
前記Ａ／Ｄ変換は、決定された相対的な大きさに基づいて実行される請求項１のＡ／Ｄ変換器の調整方法。
【請求項４】
蓄積および取り除き処理を複数回実行し、
平均期間を得るために、第１および第２の基準電流が供給される各期間の平均を求め、
平均期間に基づいて相対的な大きさを決定する請求項１のＡ／Ｄ変換器の調整方法。
【請求項５】
前記期間は、積分器に供給される電荷パケット数に基づいて決定される請求項１のＡ／Ｄ変換器の調整方法。
【請求項６】
第１，第２，第３および第４の期間ならびに第１および第２の蓄積期間の少なくとも１つは断続的であり、複数の期間を含む請求項１のＡ／Ｄ変換器の調整方法。
【発明の詳細な説明】
発明の背景
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に関する。さらに具体的に言えば、本発明は、Ａ／Ｄ変換器を調整（較正）する装置に関する。
電荷平衡型のＡ／Ｄ変換器は既知である。電荷平衡型のＡ／Ｄ変換器の一例として、積分器、積分器に基準電流ＩREFを供給する基準電流源、および未知変数を代表する可変電流ＩXを供給する可変電流源によって構成される二重積分（dual slope）型のＡ／Ｄ変換器がある。二重積分型Ａ／Ｄ変換器では、可変電流ＩXが期間ｔXだけ積分される。積分器内に蓄積される電荷量Ｑは可変電流ＩXと期間ｔXとの積に等しい。次いで、可変電流ＩXとは反対の極性を示す既知の基準電流ＩREFが、積分器から電荷を取り除く（例えば、積分器を放電させる）ために積分器へ供給される。基準電流ＩREFは、積分器の電荷が可変電流ＩXの積分前の、初期レベルに達するまで、期間ｔRだけ供給される。積分器から取り除かれた電荷量は基準電流ＩREFと期間ｔRとの積に等しい。
可変電流ＩX（すなわち、未知変数）は以下のようにして求められる。
ＩX・ｔX＝ＩREF・ｔR                           …式１
したがって、
ＩX＝ＩREF・ｔＲ／ｔX                           …式２
ここで、基準電流ＩREF、期間ｔR、ｔXは既知なので、可変電流ＩXを算出することができる。
従来の二重積分型Ａ／Ｄ変換器の問題点は、回路の最小および最大定格電圧（例えば、レール電圧は一般的に０−５Ｖである）によって定まるダイナミックレンジが一般的に非常に狭いことである。例えば、積分器にはレール電圧を上回る電圧や下回る電圧は充電できない。これにより、充電電流および積分時間の一方あるいは両方が制限されることになる。これは、結果的に変換レンジを制限することになる。
このような問題点を解決するために、Ａ／Ｄ変換器は回路部に比較器を追加して用いられ、積分器の出力電圧がレール電圧に到達したことを判定できるようになっている。積分器の出力電圧がレール電圧に達すると、積分器から電荷を取り除くために、基準電流が可変電流と共に積分器へ供給される。この結果、積分がより長い時間行われることになり、積分器のダイナミックレンジが効果的に広がる。このような動作では、基準電流ＩREFは可変電流ＩXよりも大きい必要がある。これにより、たとえ可変電流ＩXが積分されている間であっても、積分器の出力がレール電圧に到達しないように、基準電流ＩREFによって積分器から十分に素早く電荷が取り除かれる。
しかしながら、基準電流ＩREFを可変電流ＩXよりも著しく大きくすると、Ａ／Ｄ変換器の分解能が低下してしまう。Ａ／Ｄ変換器の分解能を高くするために、第２基準電流ＩREF2の電流源が二重積分型Ａ／Ｄ変換器に付加されている。第２基準電流ＩREF2の値は第１基準電流ＩREFのそれよりも小さい。したがって、可変電流ＩXが積分され、次いで、第１基準電流ＩREFによって積分器が所定期間ｔRだけ放電された後、第２基準電流ＩREF2によって積分器の残りの電荷が放電される。第２基準電流ＩREF2の値は第１基準電流ＩREFのそれよりも極めて小さいので、Ａ／Ｄ変換器の分解能が飛躍的に高くなる。
しかしながら、第２基準電流源を追加すると新たな問題が生じる。例えば、Ａ／Ｄ変換器の出力の精度は、２つの基準電流ＩREF、ＩREF2の正確な比に強く依存する。比が予定値と異なると、Ａ／Ｄ変換器の出力には、補償が困難な差分誤差（differential errors）や非直線性などが生じ得る。
従来技術では、シリコン上での電流源の配置を特別なものとするといった、間違え易い上に非常に長い開発期間を要する方法で上記した問題を緩和しようとしている。特別な集積回路の開発段階ではコストがかさみ、構成が不必要に複雑化するのみならず、シリコン製造設備間を運搬する際の形状が制限されるので、結局、各電流源の正確な比率を得ることは非常に難しい。
発明の要約
調整（較正）装置は、積分器ならびに第１および第２の基準電流源を備えたＡ／Ｄ変換器を調整する。ある量の電荷が積分器に蓄積される。蓄積された前記電荷は、第１および第２の基準電流を、蓄積電荷量が閾値に達するまで第１および第２の期間だけ積分器へ供給することによって取り除かれる。積分器には前記ある量の電荷が再び蓄積され、第１および第２の基準電流を、前記第１および第２の期間とは異なる第３および第４の期間だけ供給することによって再び取り除かれる。第１および第２の基準電流の相対的な大きさは、それぞれ第１、第２、第３、第４の期間に基づいて決定される。
【図面の簡単な説明】
図１は、本発明のＡ／Ｄ変換器のブロック図である。
図２Ａは、図１のＡ／Ｄ変換器を用いた通常のＡ／Ｄ変換器のフローチャートである。
図２Ｂは、図２Ａに示した変換を実行した際の積分器の出力をプロットした図である。
図３は、Ａ／Ｄ変換器の好ましい出力をプロットした図である。
図４は、Ａ／Ｄ変換器が適切に調整されていないときに現れる２種類の誤差をプロットした図である。
図５は、本発明の調整装置のフローチャートである。
図５Ｂ、５Ｃは、本発明の調整装置を採用した積分器の出力をプロットした図である。
図６Ａ、６Ｂは、本発明の調整装置を採用した第２実施形態の積分器の出力をプロットした図である。
図７Ａ、７Ｂは、本発明の調整装置を採用した第３実施形態の積分器の出力をプロットした図である。
図８は、トランスミッタ内に装備された本発明のＡ／Ｄ変換器のブロック図である。
好ましい実施形態の詳細な説明
１．変換の概要
図１はアナログ−デジタル（Ａ／Ｄ）変換器１０のブロック図である。Ａ／Ｄ変換器１０はコントローラ／タイマ１２と、一組の基準電流源ＩL、ＩSと、可変電流源ＩXと、複数のＭＯＳスイッチング素子１４、１６、１８と、積分器２０と、一組の比較器２２、２４と、出力部２６とを含む。
可変電流源ＩXは、未知の（または検知された）パラメータを代表する大きさの可変アナログ電流ＩXを供給する。Ａ／Ｄ変換器１０を初期化するために、上限電圧ＶHおよび下限電圧ＶLが、それぞれ比較器２２、２４の反転入力端子に供給される。コントローラ１２は、積分器２０の出力が下限値となるようにスイッチ１４、１６を制御した基準電流源ＩL、ＩSを積分器２０へ接続させる。
通常の変換サイクルでは、可変電流ＩXの値は本質的には２段階のプロセスで測定される。変換の第１段階では、コントローラ１２は、積分期間ｔXだけスイッチ１４、１６を開いてスイッチ１８を閉じ、幾らかの量の電荷ＱXを電流源ＩXから積分器２０に蓄積させる。
第２段階では、コントローラ１２は、蓄積された電荷ＱXが積分器２０から取り除かれるように、スイッチ１４、１６を制御して電流ＩL、ＩSを積分器２０に供給する。電流ＩL、ＩSは実質上既知である。電流源ＩLから出力される電流は電流源ＩSから出力される電流よりも大きい。コントローラ１２はタイマを含む。このタイマは、コントローラ１２と共にコントローラチップ内に集積化されていても良いし、あるいは別個のタイマ回路であっても良い。コントローラ１２は、積分器２０に蓄積された電荷を取り除くために各電流源ＩL、ＩSが積分器２０に接続される期間を選択できる。これらの期間に基づいて、コントローラ１２は、電流ＩXのアナログ値を代表し、結果として電流ＩXによって代表される検知変数を代表するデジタル数を格納するために、出力部２６を制御する。
２．Ａ／Ｄ変換器１０の詳細動作
図１、２Ａ、２Ｂを参照すれば、Ａ／Ｄ変換器１０の更に詳細な動作を更に理解できる。先に簡単に説明したように、コントローラ１２は、積分器２０の出力を下限値とするために、スイッチ１４、１６を制御して電流源ＩL、ＩSを積分器２０に接続させる。これは、図２Ａのブロック２８に示されている。
次いで、コントローラ１２は電流源ＩXを積分器２０に接続するために、スイッチ１４、１６を開いてスイッチ１８を閉じる。これは、図２Ａのブロック３０に示されている。積分器２０は、オペアンプ３２および容量Ｃ１を含み、可変電流源ＩXからオペアンプ３２の反転入力端子へ供給される電荷を積分する。
図２Ｂには、積分器２０に蓄積される電荷ＱXと時間との関係がプロットされている。可変電流ＩXが積分され始めると、図２Ｂに示したように、積分器２０に蓄積される電荷量が増える。可変電流ＩXが積分器２０に積分される時間全体は変換期間ｔXと呼ばれる。したがって、電流ＩXの積分は変換期間ｔXが終了するまで継続される。これは図２Ａのブロック３４に示されている。
変換期間ｔXの間、電荷量ＱXは積分器２０の出力が上限に達するまで増える。これは図２Ａのブロック３６に示されている。積分器２０の出力が上限を越えると、比較器２２はコントローラ１２へ上限信号を供給する。コントローラ１２は、上限信号に応答して、積分器２０へ電流ＩLを供給するためのスイッチ１４を閉じる。電流ＩLは電流ＩXよりも大きいので、積分器２０へ電流ＩL、ＩXの双方が供給されることにより、電荷ＱXは、電流ＩXによって蓄積されるよりも早く電流ＩLによって取り除かれることになるので減少する。換言すれば、電荷は大きな基準電流ＩLの供給によって積分器２０から取り除かれる。スイッチ１４が閉じて、電流ＩLが積分器２０へ供給される期間はｔLと定義される。期間ｔLの間に電流ＩLによって取り除かれる電荷は大きな電荷パケットと定義される。
スイッチ１４が積分期間中の最初に閉じられる期間は、図２Ｂにおいて期間ｔL1で示されている。積分器２０から大きな電荷パケットを取り除くことは、図２Ａのブロック３８に示されている。このサイクルは、変換期間ｔXが経過するまで繰り返される。図２Ｂに示した例では、コントローラ１２はスイッチ１４を閉じることにより、大きな基準電流ＩLを積分器２０へ期間ｔL1、ｔL2、ｔL3の３回供給する。
積分期間あるいは変換期間が経過すると、コントローラ１２は、可変電流ＩXを積分器２０から切り離すためにスイッチ１８を開く。これは図２Ａのブロック４０に示されている。次いで、コントローラ１２は（スイッチ１４、１８は開いたままで）スイッチ１６を閉じて小さな基準電流ＩSを供給することで小さな電荷パケットを取り除き、積分器２０から残りの全ての電荷を取り除く。これにより、積分器２０に蓄積された電荷が漸次減少する。小さな基準電流ＩSは期間ｔSだけ積分器２０へ供給され、積分器２０の出力が下限値に達するまでの期間ｔSの間、小さな電荷パケットが積分器２０から取り除かれる。これで積分サイクルは完了する。これは、図２Ａのブロック４２、４４、４６に示されている。
出力部２６は、定数レジスタ４８、調整レジスタ５０、マルチプレクサ５２、演算論理装置（ＡＬＵ）５４、およびデータレジスタ５６を含む。レジスタ４８、５０には、電流ＩL、ＩSの所望の比率に応じた値が格納される。好ましい実施形態の一例では、電流ＩLの大きさは電流ＩSの３２倍である。したがって、レジスタ４８には値“３２”が格納され、レジスタ５０には値“１”が格納される。コントローラ１２は、スイッチ１４、１６、１８を制御するとき、出力部２６も操作する。データレジスタ５６には最初は“０”がセットされる。そして、コントローラ１２がスイッチ１４を閉じる各クロック周期ごとに、定数レジスタ４８に格納された値がマルチプレクサ５２により選択されてＡＬＵ５４へ送出される。次いで、コントローラ１２はＡＬＵ５４に対して、データレジスタ５６に現在格納されている値に、レジスタ４８から供給された値を加算する旨の信号を送出する。
さらに、コントローラ１２は、スイッチ１６を閉じる各クロック周期ごとに、調整レジスタ５０に格納されている値をマルチプレクサ５２で選択させてＡＬＵ５４へ送出させる。次いで、コントローラ１２は、調整レジスタ５０から出力された値を、データレジスタ５６に現在格納されている値に加算させる信号をＡＬＵ５４へ送出する。
したがって、時間ｔX、ｔSが経過して積分サイクルが完了した時点では、データレジスタ５６には、それぞれ各スイッチ１４、１６が閉じている間のクロック周期の数を示す値が記憶されることになる。この値は、積分器２０から取り除かれた電荷量を示し、したがって可変電流ＩXの大きさを代表する。
さらに具体的にいえば、可変電流ＩXによって積分器２０に蓄えられた電荷は次式で表される。
ｑ＝ＩX・ｔX                                    …式３
電流ＩL，ＩSによって積分器２０から取り除かれた総電荷量もまた、可変電流ＩXによって積分器２０に蓄えられた電荷量と等しくなるはずである。したがって、
ＩX・ｔX＝ＩL（ｔL1＋ｔL2＋ｔL3）＋ＩS・ｔS   …式４
各クロック周期がｔCLKで表されるとすると、
ｔX＝ｎX・ｔCLK
ｔL1＝ｎL1・ｔCLK
ｔL2＝ｎL2・ｔCLK
ｔL3＝ｎL3・ｔCLK
ｔS＝ｎS・ｔCLK
ここで、ｎXはＩXが積分器２０へ供給されるクロック周期（ｔCLK）の数、ｎSはＩSが積分器２０へ供給されるクロック周期（ｔCLK）の数であり、またｎL1、ｎL2、ｎL3は、それぞれ期間ｔL1、ｔL2、ｔL3のクロック周期（ｔCLK）の数である。従って、
ＩX ｎX ｔCLK
＝ＩL ｔCLK（ｎL1＋ｎL2＋ｎL3）＋ＩS ｔCLK ｎS  …式５
そして、
ＩX ｎX＝ＩL（ｔL1＋ｔL2＋ｔL3）＋ＩS ｎS       …式６
ここで、ｎL1＋ｎL2＋ｎL3＝ｎLと置き、このｎLを、ＩLが積分器２０へ供給される期間のクロック周期（ｔCLK）の総数とすれば、
ＩX＝（ＩL ｎL＋ＩS ｎS）／ｎX                …式７
ここで、ＩL＝３２ＩS、最小デジタル値（例えば、デジタル値の“１”）＝ｔCLK・ＩSと仮定し、ＩLとＩSとの比が正確に予定値に等しい（例えば、ＩLが正確に３２ＩSと等しい）と仮定すれば、Ａ／Ｄ変換器１０からは、図３のカーブに示したように、連続したデジタル出力曲線が得られ、例えば、ｎL、ｎSおよびデジタル出力値の関係は次のようになる。
ｎL         ｎS         デジタル出力値
１          ３１            ６３
２            ０            ６４
すなわち、積分サイクル中に、大きな基準電流ＩLは１クロック期間だけ供給され、小さな基準電流ＩSは３１クロック期間だけ供給されたとすれば、ＩL＝３２ＩSなのでデジタル出力値は６３となる。さらに、大きな基準電流ＩLが２クロック期間だけ供給され、小さな基準電流ＩSが０クロック期間だけ供給されたとすれば、デジタル出力値は６４となる。これは期待通りの動作である。
３．変換中に生ずる誤差
ＩLとＩSとの比が厳密には所望値ではないとすると、非直線性や差分誤差がＡ／Ｄ変換器の出力に生じる。このような誤差が生じると出力が不連続となって非常に問題となる。
例えば、小さな基準電流ＩSが期待された本来の値よりも１０％大きいと仮定する。この結果、積分器２０に蓄積された残りの電荷を期間ｔSの間に放電させるためのクロックサイクル数が本来の期待値よりも小さく（本来の値以下に）なる。例えば、次のようなデジタル出力値が得られる。
ｎL         ｎS         デジタル出力値
１          ２８            ６０
２            ０            ６４
すなわち、大きな基準電流ＩLは１クロック期間だけ供給され、積分器２０に蓄積された残りの電荷を取り除くための小さな基準電流ＩSは２８クロック期間しか供給されない。したがって、デジタル出力値は６０となる。しかしながら、積分サイクル間に大きな基準電流ＩLが２クロック期間だけ供給されれば、積分器２０に蓄積された残りの電荷を取り除くための小さな基準電流ＩSは０クロック期間だけ供給される。すなわち、ＩSが供給される必要はない。したがって、デジタル値は６４に飛ぶ。この不連続性は図４において曲線Ａで示される。このような４ステップの飛び越しがあると、Ａ／Ｄ変換器１０からはデジタル値６１、６２、６３は得られないことになる。
その他の例として、例えば、小さな基準電流ＩSが所望値よりも１０％小さいと仮定する。この結果、積分器２０に蓄積されている電荷を積分期間の最後の取り除くために供給される。ＩSのクロックサイクル数は本来よりも多く（本来の値以上に）なる。例えば、次のようなデジタル出力値が得られる。
ｎL         ｎS         デジタル出力値
１          ３４            ６６
２            ０            ６４
すなわち、大きな基準電流ＩLは１クロック期間だけ供給され、積分器２０に蓄積された残りの電荷を取り除くための小さな基準電流ＩSは３４クロック期間だけ供給される。この結果、デジタル出力値は６６となる。しかしながら、積分サイクルの間に大きな基準電流ＩLが２クロック期間だけ供給されれば、積分器２０に蓄積されている残りの電荷を取り除くための小さな基準電流ＩSは０クロック期間だけ供給される。この結果、デジタル出力値は６４となる。この不連続出力は、図４において曲線Ｂで示される。本質的に、入力されるアナログ値が大きいと、Ａ／Ｄ変換器のデジタル値はステップ状に減少する。図４において曲線Ａ，Ｂで示されている誤差は、分離したり補償することが難しいので非常に問題となる。
４．変換器１０の調整
本発明によれば、電流ＩL、ＩSの比は、もはや所望値である必要はない。むしろ、本発明は、電流ＩL、ＩSの実際の比を測定する装置を備えている。実際の比は、後続のＡ／Ｄ変換の過程で使用される。
本発明で実際される調整技術は、図５Ａ，５Ｂ，５Ｃを参照することにより最も良く理解することができる。
比較器２２，２４に上限値および下限値をセットした後、スイッチ１４，１６，１８は、積分器２０が下限値を出力するようにコントローラ１２によって制御される。これは図５Ａのブロック５８に示されている。次いで、コントローラ１２はスイッチ１４，１６を開いてスイッチ１８を閉じ、積分器２０へ可変電流ＩXを供給する。可変電流ＩXは積分器２０によって期間ｔXだけ積分される。これは図５Ａのブロック６０に示され、かつ図５Ｂにも示されている。期間ｔXが経過すると、Ｍ個の大きな電荷パケットが、大きな基準電流ＩLを用いて積分器２０から取り除かれる。すなわち、コントローラ１２はＭクロック期間だけスイッチ１８を開いてスイッチ１４を閉じる。これは図５Ａのブロック６２に示され、かつ図５Ｂでは期間ｔL1として示されている。したがって、期間ｔL1はｔCLKのＭ倍と一致する。
次いで、コントローラ１２はスイッチ１４を開いてスイッチ１６を閉じ、積分器２０へ小さな基準電流ＩSを供給する。この小さな基準電流ＩSを用いて、積分器２０の出力が、比較器２４の反転入力端子に供給されている下限値を下回るまで、積分器２０から小さな電荷パケットが取り除かれる。すなわち、コントローラ１２は、積分器２０から残りの電荷を取り除くのに十分なクロック期間だけスイッチ１６が閉じられるようにこれを制御する。これは図５Ａのブロック６４，６６に示され、かつ図５Ｂでは期間ｔS1として示されている。
これが完了すると、コントローラ１２は，積分器２０が再び下限値を出力するようにスイッチ１４，１６，１８を制御する。これは図５Ａのブロック６８に示されている。
可変電流ＩXが期間ｔXだけ積分される。これは図５Ａのブロック７０に示されており、かつ図５Ｃでは期間ｔXとして示されている。
次いで、コントローラ１２は、Ｎ個の大きな電荷パケットを積分器２０に蓄積されている電荷から取り除くために、スイッチ１８を開いてスイッチ１４を閉じ、大きな基準電流ＩLを積分器２０へ供給する。ＮはＭと異なり、望ましくはＭよりも小さい。Ｎクロック期間が経過すると（その結果、積分器２０に蓄積されている電荷からＮ個の大きな電荷パケットが取り除かれている）、コントローラ１２は、積分器２０に蓄積されている電荷の中から小さな電荷パケットを取り除くために、スイッチ１４を開いてスイッチ１６を閉じ、小さな基準電流ＩSを積分器２０へ供給する。スイッチ１６は、積分器２０から所望量の電荷を取り除くのに必要なクロック期間の数だけ閉じられる。これは図５Ａのブロック７４，７６に開示され、かつ図５Ｃでは期間ｔS2として示されている。積分器２０の出力が下限値に戻ると調整動作は完了する。これは図５Ａのブロック７８に示されている。
本質的に、調整サイクルでは、積分器２０は最初に所望のレベルまで充電され、蓄積された電荷は基準電流ＩL，ＩSが供給されることで取り除かれる。次いで、積分器２０は再び正確に同じレベルまで充電され、蓄積された電荷は再び基準電流ＩL，ＩSによって取り除かれる。しかしながら、基準電流ＩL，ＩSを再び供給する際には、最初の積分時とは異なった数のクロック期間が用いられる。この情報を用いて、コントローラ１２は基準電流ＩL，ＩSの正確な比を以下のように決定する。
最も関心のある電荷量は、図５Ｂ，５Ｃでは符号Ｑで表されている。この電荷量は、最初は期間ｔL1−ｔL2だけ大きな基準電流ＩLを利用して積分器２０から取り除かれる。同じ電荷量Ｑが、小さな基準電流ＩSを利用しても取り除かれている。しかしながら、電荷量Ｑを取り除くためには期間ｔS2−ｔS1が必要であった。したがって、
Ｑ＝ＩL（ｔL1−ｔL2）                             …式８
Ｑ＝ＩS（ｔS2−ｔS1）                             …式９
したがって
ＩL（ｔL1−ｔL2）＝ＩS（ｔS2−ｔS1）            …式１０
すなわち
ＩL／ＩS＝（ｔS2−ｔS1）／（ｔL1−ｔL2）        …式１１
全ての期間ｔL1，ｔL2，ｔS2，ｔS1はコントローラ１２にとって既知なので、ＩL，ＩSの正確な比が測定でき、続いて実行される変換で利用される。例えば、ＩL，ＩSの実際の比が３２対１ではなく３２対１．１であると、定数レジスタ４８には値３２が格納され、調整レジスタ５０には値１．１が格納される。好ましい実施形態では、調整レジスタ５０は３０ビットのレジスタであり、少数点以下にも多くの桁を有する。したがって、ＩL，ＩSの正確な比を得ることができ、続いて実行される変換で利用される。
本発明による調整技術は異なった多くの方法によっても実現できる。本発明の調整技術の第２実施形態を図６Ａ，６Ｂに示す。図６Ａにおいて、積分器２０は最初に可変電流ＩXを期間ｔXだけ積分する。次いで、積分器２０へ電流ＩLを期間ｔLだけ供給することによって、積分器２０から電荷が取り除かれる。最後に、積分器２０へ基準電流ＩSを期間ｔS1だけ供給することによって、積分器２０に残っている電荷が取り除かれる。
次いで、積分器２０には可変電流ＩXが期間ｔXだけ供給されて電荷が再び蓄積される。次いで、小さな基準電流ＩSを積分器２０へ期間ｔS2だけ供給することによって、全ての電荷が積分器２０から取り除かれる。大きな電流ＩLを期間ｔLだけ供給することによって積分器２０から最初に取り除かれる電荷量Ｑは、小さな電流ＩSを期間（ｔS2−ｔS1）だけ供給することによって積分器２０から取除かれる電荷量Ｑと同じである。したがって、
ＩL ｔL＝ＩS（ｔS2−ｔS1）                        …式１２
そして
ＩL／ＩS＝（ｔS2−ｔS1）／ｔL                     …式１３
したがって、ＩL，ＩSの正確な比が求められてレジスタ４８，５０へ格納され、続いて実行されるＡ／Ｄ変換器で利用される。
本発明の調整技術のさらに他の実施形態を図７Ａ，７Ｂに示す。図７Ａでは、スイッチ１８が閉じられて可変電流ＩXが積分器２０へ供給されている間に、コントローラ１２はスイッチ１４を期間ｔL1、ｔL2の２回閉じ、積分器２０へ大きな基準電流ＩLを２回供給する。次いで、積分期間ｔXの終了後、積分器２０に蓄積された電荷は、スイッチ１４，１８を開いてスイッチ１６を閉じることによって、小さな基準電流ＩSを期間ｔS1だけ供給することにより取り除かれる。
図７Ｂでは、可変電流ＩXが期間ｔXだけ積分器２０へ再び供給され、この間、大きな基準電流ＩLは、期間ｔL3の１回だけ供給される。可変電流ＩXの積分器期間はいずれの場合も同じ（共にｔX）なので、電流ＩL、ＩSが供給されている間に取り除かれる電荷量も同じになる。しかしながら、各電流ＩL、ＩSが積分器２０へ供給される時間は図７Ａ，７Ｂで異なっている。したがって
ＩL（ｔL1＋ｔL2）＋ＩS ｔS1＝ＩL ｔL3＋ＩS ｔS2   …式１４
したがって
ＩL（ＩL1＋ｔL2）／ＩS＋ｔS1＝ＩL ｔL3／ＩS＋ｔS2  …式１５
そして、
ＩL（ｔL1＋ｔL2）／ＩS−ＩL ｔL3／ＩS＝ｔS2−ｔS1 …式１６
ＩL（ｔL1＋ｔL2−ｔL3）／ＩS＝ｔS2−ｔS1        …式１７
したがって、
ＩL／ＩS＝（ｔS2−ｔS1）／（ｔL1＋ｔL2−ｔL3）  …式１８
したがって同様に、ＩL，ＩSの正確な関係を知ることができ、後続のＡ／Ｄ変換器で利用することができる。
論理回路では割り算が問題となるので、上記した式は、後続のＡ／Ｄ変換器で使用される調整定数を生成するために、他の手段を用いて解くことができる。例えば、
１クロック期間CLKだけ供給されるＩSに割り当てられるデジタル値をＤS（例えば、ＤS＝１）、１クロック期間ｔCLKだけ供給されるＩLに割り当てられるデジタル値をＤL（例えば、ＤL＝３２）とすると、仮にＩL／ＩSが名目上３２であれば、ＤL／ＤSも名目上は３２である。ＤSの名目上の値は調整レジスタに格納され、以下の関係に基づいて補正または更新される。
ＤS’＝ＤS・ＩS／ＩSNOM                         …式１９
ここで、ＤS’は補正または更新された後のＤSであり、ＩSNOMはＩSの名目上の値である。
ここで、ｄL＝ＤL・ΔｔL／ｔCLK
ｄS＝ＤS・ΔｔS／ｔCLK
とする。ただし、
ΔｔL＝ｔL1＋ｔL2−ｔL3
ΔｔS＝ｔS2−ｔS1
である。これらを式１８に代入すると、
ＩL／ＩS＝ΔｔS／ΔｔL
＝（ｄS／ＤS）／（ｄL／ＤL）
＝（ＤL／ＤS）・（ｄS／ｄL）        …式２０
したがって
ＩS＝ＩL・（ＤS／ＤL）・（ｄL／ｄS）        …式２１
式１９に代入すると、
ＤS’＝ＤS ＩS／ＩSNOM
＝ＤS（ＩL／ＩSNOM）（ＤS／ＤL）（ｄL／ｄS）      …式２２
一般的な近似式を用いると、（Ｘ−Ｙ）／Ｘが“１”よりも十分に小さければ、Ｘ／Ｙは１＋（Ｘ−Ｙ）／Ｘとほぼ等しい。  …式２３
式２３は、ＩL，ＩS間の相対誤差が２０％以下であれば、式２２において成立するので、式２２内のｄL／ｄSを書き直すと次式が得られる
ＤS’＝
ＤS(ＩL／ＩSNOM)(ＤS／ＤL)｛１＋(ｄL−ｄS)／ｄL｝ …式２４
ここで、（ＩL／ＩSNOM）（ＤS／ＤL）はほぼ“１”なので、
ＤS’＝ＤS＋（ＤS／ｄL）（ｄL−ｄS）              …式２５
ｄLおよびＤSが２つの累乗として表されると、割り算を行うことなく、以下のような簡単な式を用いて、足し算、引き算および桁移動（すなわち、２の累乗による掛け算や割り算）だけで補償が行えるようになる。
ＤS’＝ＤS＋２−K・（ｄL−ｄS）                 …式２６
近似や簡略化によって僅かに誤差が生じることがある。しかしながら、このような方式を繰り返し適用すれば、このような誤差は基本的に消去される。例えば、このような繰り返しは、ＤSの古い値と更新された値との差が無視できる程度になるか、あるいは閾値を下回るまで継続される。
期間ｄL−ｄSは、調整の最初の段階ではＩL，ＩSの各クロック期間ごとにＤL，ＤSによってカウンタをそれぞれインクリメントし、調整の次の段階では、ＩL，ＩSの各クロック期間ごとに、それぞれＤL，ＤSによって前記カウンタをデクリメントすることによって計算できる。したがって、図７Ａ，７ＢのｔL1，ｔL2が１クロックパルスを表し、ｔS1が５０クロックパルスを表すと仮定すると、図７Ａに示された内容が実行された後では、カウンタの総カウント数は１１４（すなわち、３２＋３２＋５０）になるであろう。次いで、図７Ｂに示された部分の間では、同じ値がデクリメントされる。各カウンタ値の差によって誤差（ＩL，ＩSの実際の比と所望の比との差）が生じる。例えば、図７ＢのｔS2が８０カウントであると、図７Ｂに示された例での総カウント数は１１２（すなわち、３２＋８０）になる。したがって、誤差は２になるであろう。この誤差は、補償されたＤS（Ｄ’S）を演算するために、ｋビットだけ右へシフトされてＤSに加算される。補償されたＤSは、後続のＡ／Ｄ変換器および調整で利用される。
これらの実施形態では、大小の電流源ＩL，ＩSが任意数のクロック期間だけ積分器に接続されることができる。しかしながら、大きな電流源ＩLを最短でも８クロック期間は接続し、一方、小さな電流源ＩSを最短でも１クロック期間は接続すれば、良好に機能することが確認できた。ＩLの大きさはＩSの３２倍であることが望ましい。したがって、大きな電流源ＩLは積分器に最短でも８クロック期間は接続され、小さな電流源ＩSは最短でも１クロック期間は接続されるので、電流ＩL，ＩSが作用する最短期間の比は２５６対１（８×３２：１）となる。
図１に示した変換器１０は論理演算回路５４を用いているが、カウンタ、および可変電流が積分器２０へ供給される間のクロックパルスを前記カウンタに計数させるための周辺論理回路を用いても同じ結果が得られることになる。
さらに、図１に示したＡ／Ｄ変換器１０は電流源ＩL，ＩS，ＩXを具備しているが、予定の抵抗値を示す抵抗の両端の電圧を用いたり、切換式を容量を用いたりしても同様の効果が得られる。
さらに、ＩSに対するＩLの比を決定するための割り算は、普通の簡単な足算や引算を繰り返すことによっても実現できる。
さらに、コントローラ１２は、各スイッチや出力部２６に接続される制御ライン上に適宜の順序でステップ（step）を発生させるために準備されたステートマシーン（state machine）やステートマシーンロジックを一般的には含んでいる。このようなステートマシーンは、コントローラ１２の積分機能として、ソフトウエア的に構成されるか、あるいは独立した論理回路として構成される。
本発明の調整技術は、実際の比の平均値を得るために多数回繰り返され得ることに注意すべきである。実際の比の平均値は、精度を改善するために、後続のＡ／Ｄ変換で利用される。
調整工程は、温度やドリフトの影響を除去するために必要とされる頻度で繰り返されることができる。
本発明の技術は製造工程においても実行されることができる。調整技術の結果を利用すれば、電流源を製造時に調整することができ、または抵抗の抵抗値を所望の正確な比が得られるようにすることができる。
図８は、トランスミッタ１００内で用いられるＡ／Ｄ変換器１０のブロック図である。トランスミッタ１００はさらに、入力回路１０２、マイクロプロセッサ１０４、クロック源１０６、メモリ１０８、電力分配回路１１０、および入出力回路１１２を含んでいる。トランスミッタ１００は、温度，圧力，差圧流量，ｐＨあるいはその他の種々のプロセス制御パラメータ等の、未知のパラメータを検知するセンサ１１４に接続されている。トランスミッタ１００はまた、電流ループ１１６を介して遠隔操作室１１８と接続されている。図８では、遠隔操作室１１８は抵抗Ｒおよび電圧源Ｖで表されている。
動作時には、センサ１１４は所望のパラメータを検知し、検知したパラメータを代表する検知信号を入力回路１０２へ供給する。好ましい実施形態では、入力回路１０２は、例えばバッファ、レベルシフタ、あるいはアンプのような信号調整回路である。入力回路１０２は、調整済みの出力信号をＡ／Ｄ変換器１０へ供給する。圧力トランスミッタでは、センサは一般的にはトランスミッタハウジング内に設置されることに注意すべきであり、図８ではセンサ１１４´として破線で示されている。流量トランスミッタや多くの温度トランスミッタでは、センサはトランスミッタハウジング外にあり、図ではセンサ１１４として示されている。本発明では、いずれの場合も考慮されている。
Ａ／Ｄ変換器１０は、入力回路１０２から供給される調整済みの出力信号を、上記と同様にしてデジタル信号に変換する。デジタル信号はマイクロプロセッサ１０４へ供給される。好ましい実施形態では、マイクロプロセッサ１０４はクロック源１０６およびメモリ１０８と接続される。クロック源１０６はマイクロプロセッサ１０４にタイミングを指示し、メモリ１０８は、トランスミッタ１００が動作している間にマイクロプロセッサ１０４によってアクセスされるプログラム命令および他の情報を供給する。
マイクロプロセッサ１０４は、センサ１１４内で繰り返し発生する既知の誤差を含んでＡ／Ｄ変換器１０から供給されるデジタル検知信号を補償し、補償された出力信号をＩ／Ｏ（入出力）回路１１２へ供給する。好ましい実施形態では、Ｉ／Ｏ回路１１２は４−２０ｍＡの電流を、補償された出力の関数としてループ１１６上に出力する。あるいは回路１１２は、補償された出力を代表するデジタル信号をループ１１６へ出力する。
電力分配回路１１０は、トランスミッタ１００内の他の電気回路部を付勢するための調整された電圧出力ＶSを供給する。電力分配回路１１０は、コントローラ１１８によって付勢される。
本発明のＡ／Ｄ変換器１０は、トランスミッタ１００のようなトランスミッタ内で使用されるのに特に適している。このような多くのトランスミッタでは高精度および高分解能が要求される。したがって、Ａ／Ｄ変換器１０によってもたらされる精度の改善が、そのような装置の利用を促進する。
外部電力源によって完全に付勢されるトランスミッタ１００のようなトランスミッタ内では電力需要が非常に重要である。Ａ／Ｄ変換器１０は、いかなる調整回路も追加することなく正確に調整されるので、トランスミッタ１００の消費電力はＡ／Ｄ変換器１０によっては増加せず、必要とする電力の問題を悪化させることがない。したがって、Ａ／Ｄ変換器１０はトランスミッタ１００内の装備に好適である。
ここでは、本発明を好ましい実施形態を参照して説明したが、当業者には、発明の精神および範囲から逸脱することなく、形式および細部において変更を行うことができることを認識できるであろう。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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