(57)【特許請求の範囲】
【請求項１】
第１及び第２の電源線をそれぞれ有する第１の電源領域及び第２の電源領域と、
前記第１の電源領域と前記第２の電源領域の間の領域に配置され、前記第１の電源領域の第１の電源線が接続された第１の中継電源線と、
前記第１の電源領域と前記第２の電源領域の間の領域に配置され、前記第２の電源領域の第２の電源線が接続された第２の中継電源線と、を有し、
前記第１の中継電源線と前記第２の中継電源線は所定の複数の箇所において相互に接続されている半導体集積回路の電源回路であって、
前記第１の電源領域は複数の前記第１の電源線を有し、
前記第２の電源領域は複数の前記第２の電源線を有し、
前記第１の電源線と前記第２の電源線とはピッチが互いに異なる、
ことを特徴とする半導体集積回路の電源回路。
【請求項２】
前記第１の電源線と前記第１の中継電源線とは直交して接続され、
前記第２の電源線と前記第２の中継電源線とは直交して接続されていることを特徴とする請求項１記載の半導体集積回路の電源回路。
【請求項３】
前記第２の電源領域は前記第１の電源領域を取り囲むように配置され、
前記第１及び第２の中継電源線は、前記第１の電源領域と前記第２の電源領域の間の領域に前記第１の電源領域の外周に沿って配置されていることを特徴とする請求項１記載の半導体集積回路の電源回路。
【請求項４】
前記第１の電源領域は前記第１の電源線と電位が異なる第３の電源線を有し、
前記第２の電源領域は前記第２の電源線と電位が異なる第４の電源線を有し、
前記第１の電源領域と前記第２の電源領域の間の領域に配置され、前記第１の電源領域の第３の電源線が接続された第３の中継電源線と、
前記第１の電源領域と前記第２の電源領域の間の領域に配置され、前記第２の電源領域の第４の電源線が接続された第４の中継電源線とを更に有する半導体集積回路の電源回路であって、
前記第３の電源線と前記第４の電源線とは電位が互いに異なり、前記第３の中継電源線と前記第４の中継電源線は電気的に分離されていることを特徴とする請求項１記載の半導体集積回路の電源回路。
【請求項５】
ピッチの異なる複数の電源線、電位の異なる複数の電源線又はピッチの異なる複数の電源線及び電位の異なる複数の電源線を半導体集積回路に配線する電源回路配線方法において、電位毎に中継電源線を設け、前記電源線を電位毎に該中継電源線に接続し、前記電源線には、該中継電源線を介して電源を供給することを特徴とする半導体集積回路の電源配線方法。
【請求項６】
ａ．セルに電源を供給する電源線を配線する半導体チップの外周に入出力セルを配置し、このセルの配置情報をレイアウトデータベースに記憶する工程と、ｂ．前記半導体チップ内部に電源線の配線に影響を与えるセルを配置し、このセルの配置情報を前記レイアウトデータベースに記憶する工程と、ｃ．前記半導体チップ内部に標準の電源の電位と異なる電位の電源線を配置する場合、異なる電位の電源線を配置する領域を設定し、この設定された領域の情報を前記レイアウトデータベースに記憶する工程と、ｄ．前記半導体チップ内部に標準の電源線のピッチと異なるピッチの電源線を配置する場合、異なるピッチの電源線を配置する領域を設定し、この設定された領域の情報を前記レイアウトデータベースに記憶する工程と、ｅ．前記セルの配置された領域又は電源線の配置される領域の領域間に、中継電源線を配線する工程と、ｆ．前記中継電源線のうち、隣接する領域の中継電源線であって、かつ、同じ電位の中継電源線を相互に接続し、更に、前記セルの配置された領域又は電源線の配置される領域内における電源線を配線する工程とよりなることを特徴とする電源配線方法。
【請求項７】
コンピュータに、ａ．セルに電源を供給する電源線を配線する半導体チップの外周に入出力セルを配置し、このセルの配置情報をレイアウトデータベースに記憶する手順と、ｂ．前記半導体チップ内部に電源線の配線に影響を与えるセルを配置し、このセルの配置情報を前記レイアウトデータベースに記憶する手順と、ｃ．前記半導体チップ内部に標準の電源の電位と異なる電位の電源線を配置する場合、異なる電位の電源線を配置する領域を設定し、この設定された領域の情報を前記レイアウトデータベースに記憶する手順と、ｄ．前記半導体チップ内部に標準の電源線のピッチと異なるピッチの電源線を配置する場合、異なるピッチの電源線を配置する領域を設定し、この設定された領域の情報を前記レイアウトデータベースに記憶する手順と、ｅ．前記セルの配置された領域又は電源線の配置される領域の領域間に、中継電源線を配線する手順と、ｆ．前記中継電源線のうち、隣接する領域の中継電源線であって、かつ、同じ電位の中継電源線を相互に接続し、更に、前記セルの配置された領域又は電源線の配置される領域内における電源線を配線する手順を実行させることを特徴とするプログラムを記録した記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
半導体集積回路の電源回路及び電源配線方法並びに電源配線手順を実行するプログラムを記録した記録媒体に関する。
【０００２】
【従来の技術】
大規模集積回路（以下、「ＬＳＩ」という。）の規模が大きくなるに従い、一つのＬＳＩ内部に標準（スタンダードセル、標準的なゲートアレイ等）とは異なる電位の電源又は標準とは異なるピッチの電源線（電源線は、セルに直接電源を供給する電源用配線をいい、ピッチが異なるとは、電源線の間隔又は電源線自体の線幅が異なることを言う。）を配線する必要が生じる。
【０００３】
従来は、電源線のピッチや電源線の電位の異なる領域間に電位の種類の合計分だけの垂直な同電位線分を挿入し双方の領域から、垂直な線分に接続する配線の配線層を変えたり、片方の配線を折り曲げて電源線のピッチを変えることで接続を行ってきた。
図１は、配線層を変えることにより、異なる電位を接続する従来例の方法である。電源領域１には、電源線１〜４が配線され、電源領域２には、電源線５〜８が配線されている。電源領域１の電源線１、３と電源領域２の電源線６、８が同電位の電源であり、また、電源領域１の電源線２、４と電源領域２の電源線５、７が同電位の電源である場合を示す。
【０００４】
本方法では、電源線１〜８は２層配線であり、電源領域１と電源領域２の間に設けた電源Ｃ１は１層配線、同じく電源Ｃ２は２層配線である。電源領域１の電源線１、３及び電源領域２の電源線６、８と電源Ｃ１は同電位であり、電源領域１の電源線２、４及び電源領域２の電源線５、７と電源Ｃ２は同電位である。
電源領域１の電源線２、４及び電源領域２の電源線５、７は２層にあり、また、これらと同電位の電源Ｃ２も２層にあるので、そのまま、接点部１５〜１８において接続される。また、電源領域１の電源線１、３及び電源領域２の電源線６、８は、２層にあり、これと同電位の電源Ｃ１は１層にあるので、電源線１、３、６、８は、層変換部１１〜１４で、２層から１層に変換され、１層の電源Ｃ１と接点部２０〜２３で接続される。
【０００５】
図２は、電源線を折り曲げることにより接続する方法である。この場合は、電源線１〜８は、２層配線であり、電源Ｃ１、Ｃ２は、１層配線である。電源線１〜８と電源Ｃ１、Ｃ２とは、層を異にするが、スルーホール等で接点部３０〜３７で接続される。電源線２、４は、方向変換部４１〜４４で折り曲げられて、電源線６、８との重ならないようにされて、電源Ｃ２と接続される。
【０００６】
【発明が解決しようとする課題】
図１の方式では、予め電源線１〜８の配線層が確定していなければならず、また、電源領域間に電源Ｃ１、Ｃ２の２層の配線層を使用するため、電源領域間の信号配線の接続の自由度が減少し、信号の配線が困難となることもある。
図２の方式は、電源線１〜８の間隔が、電源線の太さに対して、十分に広いことが必要で、電源線１〜８の間隔が狭いと、電源線をいくら曲げても、電源線との重なりを避けることができないという問題がある。
【０００７】
また、これらの方式は、電源配線層や電源線のピッチに依存していることから、半導体集積回路の電源の配線における、電源配線層又は電源線のピッチの自由度を低下させることにもつながる。
そこで、本発明は、上記問題に鑑みなされたものであり、電源配線のための手数を削減し、信号配線又は電源配線の自由度を損なうことなく、複数の異電位又は異電源ピッチを有する電源線を配線する半導体集積回路の電源回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
請求項１に記載された発明は、第１及び第２の電源線をそれぞれ有する第１の電源領域及び第２の電源領域と、第１の電源領域と第２の電源領域の間の領域に配置され、第１の電源領域の第１の電源線が接続された第１の中継電源線と、第１の電源領域と第２の電源領域の間の領域に配置され、第２の電源領域の第２の電源線が接続された第２の中継電源線と、を有し、第１の中継電源線と前記第２の中継電源線は所定の複数の箇所において相互に接続されている半導体集積回路の電源回路であって、第１の電源領域は複数の前記第１の電源線を有し、第２の電源領域は複数の前記第２の電源線を有し、第１の電源線と前記第２の電源線とはピッチが互いに異なる、ことを特徴とする半導体集積回路の電源回路である。
【００１０】
請求項２に記載された発明は、請求項１記載の半導体集積回路の電源回路において、前記第１の電源線と前記第１の中継電源線とは直交して接続され、前記第２の電源線と前記第２の中継電源線とは直交して接続されていることを特徴とする。
【００１２】
請求項３に記載された発明は、請求項１記載の半導体集積回路の電源回路において、前記第２の電源領域は前記第１の電源領域を取り囲むように配置され、前記第１及び第２の中継電源線は、前記第１の電源領域と前記第２の電源領域の間の領域に前記第１の電源領域の外周に沿って配置されていることを特徴とする。
【００１３】
請求項４に記載された発明は、請求項１記載の半導体集積回路の電源回路において、前記第１の電源領域は前記第１の電源線と電位が異なる第３の電源線を有し、前記第２の電源領域は前記第２の電源線と電位が異なる第４の電源線を有し、前記第１の電源領域と前記第２の電源領域の間の領域に配置され、前記第１の電源領域の第３の電源線が接続された第３の中継電源線と、前記第１の電源領域と前記第２の電源領域の間の領域に配置され、前記第２の電源領域の第４の電源線が接続された第４の中継電源線とを更に有する半導体集積回路の電源回路であって、前記第３の電源線と前記第４の電源線とは電位が互いに異なり、前記第３の中継電源線と前記第４の中継電源線は電気的に分離されていることを特徴とする。
【００１６】
請求項５に記載された発明は、ピッチの異なる複数の電源線、電位の異なる複数の電源線又はピッチの異なる複数の電源線及び電位の異なる複数の電源線を半導体集積回路に配線する電源回路配線方法において、電位毎に中継電源線を設け、前記電源線を電位毎に該中継電源線に接続し、前記電源線には、該中継電源線を介して電源を供給することを特徴とする半導体集積回路の電源配線方法である。
【００１８】
請求項６に記載された発明は、ａ．電源線を配線する半導体チップの外周に入出力セルを配置し、このセルの配置情報をレイアウトデータベースに記憶する工程と、ｂ．前記半導体チップ内部に電源線の配線に影響を与えるセルを配置し、このセルの配置情報を前記レイアウトデータベースに記憶する工程と、ｃ．前記半導体チップ内部に標準の電源の電位と異なる電位の電源線を配置する場合、異なる電位の電源線を配置する領域を設定し、この設定された領域の情報を前記レイアウトデータベースに記憶する工程と、ｄ．前記半導体チップ内部に標準の電源線のピッチと異なるピッチの電源線を配置する場合、異なるピッチの電源線を配置する領域を設定し、この設定された領域の情報を前記レイアウトデータベースに記憶する工程と、ｅ．前記セルの配置された領域又は電源線の配置される領域の領域間に、中継電源線を配線する工程と、ｆ．前記中継電源線のうち、隣接する領域の中継電源線であって、かつ、同じ電位の中継電源線を相互に接続し、更に、前記セルの配置された領域又は電源線の配置される領域内における電源線を配線する工程とよりなることを特徴とする電源配線方法である。
【００２０】
請求項７に記載された発明は、コンピュータに、ａ．セルに電源を供給する電源線を配線する半導体チップの外周に入出力セルを配置し、このセルの配置情報をレイアウトデータベースに記憶する手順と、ｂ．前記半導体チップ内部に電源線の配線に影響を与えるセルを配置し、このセルの配置情報を前記レイアウトデータベースに記憶する手順と、ｃ．前記半導体チップ内部に標準の電源の電位と異なる電位の電源線を配置する場合、異なる電位の電源線を配置する領域を設定し、この設定された領域の情報を前記レイアウトデータベースに記憶する手順と、ｄ．前記半導体チップ内部に標準の電源線のピッチと異なるピッチの電源線を配置する場合、異なるピッチの電源線を配置する領域を設定し、この設定された領域の情報を前記レイアウトデータベースに記憶する手順と、ｅ．前記セルの配置された領域又は電源線の配置される領域の領域間に、中継電源線を配線する手順と、ｆ．前記中継電源線のうち、隣接する領域の中継電源線であって、かつ、同じ電位の中継電源線を接続し、更に、前記セルの配置された領域又は電源線の配置される領域内における電源線を配線する手順を実行させることを特徴とするプログラムを記録した記録媒体である。
【００２２】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
図３は、本発明の配線の基本を説明するための図である。電源領域１の電源線と電源領域２の電源線の電位が同じ場合である。電源領域１には、電源線５５〜５７が配線され、電源領域２には、電源線５８〜６０が配線されている。
【００２３】
本発明においては、各電源領域毎に、隣接する領域の間に、中継電源線を設ける。つまり、電源領域１の中継電源線Ｃと電源領域２の中継電源線Ｄを、隣接する電源領域１、２の間に設けている。更に、各電源線は中継電源線と直交する。つまり、電源領域１の電源線５５〜５７は、中継電源線Ｃと電源線５５〜５７との交点６１〜６３で接続される。同じく、電源領域２の電源線５８〜６０は、電源線５８〜６０と中継電源線Ｄとの交点６４〜６６で接続される。また、中継電源線Ｃと中継電源線Ｄとは、任意の複数の箇所において相互に接続される。図３では、接続回線５３、５４により、２箇所で接続されている。
【００２４】
図４は、本発明の第１の実施の形態を説明するための図で、二つの電源領域が、夫々、同じ二つの電位の電源線を有する場合である。なお、以降の説明において、電源線及び中継電源線は、横線の場合は、２層に配線され、縦線の場合は、１層に配線される。電源線及び中継電源線の１層と２層は、必要に応じ、コンタクトホール等で接続される。
【００２５】
電源領域１は、電源線７０、７１、７４、７５を有し、更に、電源領域１の中継電源線Ｃ１及び中継電源線Ｃ２を設ける。また、電源領域２は、電源線７２、７３、７６、７７を有し、更に、電源領域２の中継電源線Ｄ１及び中継電源線Ｄ２を設ける。ここで、電源線７０〜７３、中継電源線Ｃ１及び中継電源線Ｄ１の電位が同じであり、電源線７４〜７７、中継電源線Ｃ２及び中継電源線Ｄ２の電位が同じであるとする。
【００２６】
電源領域１の電源線７０、７１は、中継電源線Ｃ１と接続し、電源領域１の電源線７４、７５は、中継電源線Ｃ２と接続する。また、電源領域２の電源線７２、７３は、中継電源線Ｄ１と接続し、電源領域２の電源線７６、７７は、中継電源線Ｄ２に接続する。中継電源線Ｃ１と中継電源線Ｄ１は、接続回線Ｅ１で接続され、中継電源線Ｃ２と中継電源線Ｄ２は、接続回線Ｅ２で接続される。中継電源線同士を密接に結合する（多くの点で接続する）ことにより、中継電源線を細くすることができる。つまり、中継電源線同士を多点で接続すると、電源経路が多くとれて、特定の中継電源線を経由する割合が減少するから、その電源線を細くすることが可能となる。
【００２７】
このように接続した結果、電源線７０〜７３は、中継電源線Ｃ１及び中継電源線Ｄ１を介して外部電源に接続され、また、電源線７４〜７７は、中継電源線Ｃ２及び中継電源線Ｄ２を介して外部電源に接続される。
図５は、本発明の第２の実施の形態を説明するための図で、隣接する電源領域の一方の電源領域が他方の電源領域の外周に位置する場合である。中継電源線は、一方の電源領域及び他方の電源領域の間に設ける。
【００２８】
電源領域１が電源領域２の外周に位置し、電源領域１の電源線Ａと電源領域２の電源線Ｂとが同電位の場合を説明する。電源領域１の中継電源線Ｃ及び電源領域２の中継電源線Ｄを、電源領域１及び電源領域２の間にループ状に設ける。電源領域１の電源線Ａは、電源領域１の中継電源線Ｃと交点８０〜８３で接続される。また、電源領域２の電源線Ｂは、電源領域２の中継電源線Ｄと交点８４〜８７で接続される。二つの中継電源線Ｃ、Ｄは、任意の点で接続回線Ｅにより接続される。
【００２９】
図６は、本発明の第３の実施の形態を説明するための図で、二つの電源領域が、夫々、二つの電位の電源線を有し、そのうちの一つの電位が、隣接する領域の電源線と同じ場合である。
電源領域１の同じ電位の電源線９０及び電源線９１と電源領域２の同じ電位の電源線９２及び電源線９３とが同電位で、電源領域１の同じ電位の電源線９４及び電源線９５と電源領域２の同じ電位の電源線９６及び電源線９７とが異なる電位を有する場合である。
【００３０】
電源領域１の電源線９０、９１を電源領域１の中継電源線Ｃ２に接続し、電源領域２の電源線９２、９３を電源領域２の中継電源線Ｄ２に接続する。そして、中継電源線Ｃ２、Ｄ２の電位は同じであるから、中継電源線Ｃ２と中継電源線Ｄ２を接続回線Ｅ２で接続する。
更に、電源領域１の電源線９４、９５は、電源領域１の中継電源線Ｃ１に交点１００、１０１で接続される。また、電源領域２の電源線９６、９７は、電源領域２の中継電源線Ｄ１に交点１０２、１０３で接続される。中継電源線Ｃ１と中継電源線Ｄ１とは、電位が異なるので、分離したままである。
【００３１】
図７は、コンピュータを用いて、ＬＳＩの電源配線のレイアウト設計を行うフローである。次の段階よりなる。
ａ．図８に示すように、セルに電源を供給するための電源線を配線する半導体チップの外周にＩ／Ｏセル（入出力セル）を配置し、このセルの配置情報をレイアウトデータベース１１０の配置情報領域１１１に記憶する段階。
【００３２】
ｂ．図９に示すように、前記半導体チップ内部に、例えば、ＲＯＭ、ＲＡＭ、ＰＬＬ（Ｐhase  Ｌocked Ｌoop ）等のような電源線の配線に影響を与えるセルを配置し、このセルの配置情報を前記レイアウトデータベース１１０の配置情報１１１に記憶する段階。
ｃ．図１０に示すように、前記半導体チップ内部に標準の電源の電位（スタンダードセル、標準的なゲートアレイ等における電位）と異なる電位の電源線を配置する場合、異なる電位の電源線を配置する領域を設定し、この設定された領域の情報を前記レイアウトデータベース１１０の領域情報１１２に記憶する段階。
【００３３】
ｄ．図１１に示すように、前記半導体チップ内部に標準の電源線のピッチと異なるピッチの電源線を配置する場合、異なるピッチの電源線を配置する領域を設定し、この設定された領域の情報を前記レイアウトデータベース１１０の領域情報１１２に記憶する段階。
ｅ．図１２に示すように、前記ｂの段階で設定されたセルの配置された領域又は前記ｃ、ｄの段階で設定された電源線の配置される領域の領域間に、各領域毎に、かつ電位毎に中継電源線を配線し、この情報を電源配線情報記憶手段１１３に記憶する段階。
【００３４】
ｆ．図１３に示すように、前記中継電源線のうち、隣接する領域の中継電源線であって、かつ、同じ電位の中継電源線を接続し、更に、前記ｂの段階で設定されたセルの配置された領域又は前記ｃ、ｄの段階で設定された電源線の配置される領域内に電源線を配線する段階。
この、配線レイアウト後に、電源線に合わせてセルを配置する処理が行われ、その後、このレイアウトデータベース１１０内の配置情報１１１と領域情報１１２と電源配線情報１１３とに基づいて自動配置、自動配線処理を行うことが可能となる。
【００３５】
なお、前記ｂの段階で設定されたセルの配置された領域又は前記ｃ、ｄの段階で設定された電源線の配置される領域の領域間の中継電源線は、図１２のように各領域の周囲を中継電源線で囲むことにより、結果として、中継電源線が領域間に設けるようにしてもよい。
【００３６】
上述の如く本発明の実施の形態によれば、次に述べる種々の効果を実現することができる。
電源供給の中継を行う中継電源線を設け、半導体上のセルに電源を供給する電源線には中継電源線を介して電源を供給することにより、効率の良い配線を行い、Ｉ／Ｏセルとの接続回線数を減少させ、その結果、信号配線又は電源配線の自由度を上げた複数の異電位、異電源ピッチ又は異電位及び異電源ピッチを有する電源線を配線する半導体集積回路の電源回路を提供することができる。
また、電源線と中継電源線とを直交して接続することにより、各電源線及び各中継電源線を、夫々平行に配線し、電源線と中継電源線を効率よく整然と配線することができる。
また、半導体集積回路に複数の電源領域を設け、更に電源領域に対して、電位毎に一又は複数の中継電源線を設けることにより、領域を単位として配線を行い、設置するセルに応じて、柔軟に電源配線を行うことができる。
また、中継電源線を電源領域の外周又は隣接する電源領域の間に設けたことにより、中継電源線の配線による、信号配線又は電源配線の自由度を上げることができる。
また、隣接する電源領域の一方の電源領域が他方の電源領域の外周に位置する場合であっても、信号配線又は電源配線の自由度を上げ、複数の異電位、異電源ピッチ又は異電位及び異電源ピッチを有する電源線を配線する半導体集積回路の電源回路を提供することができる。
また、同じ電位の中継電源線を相互に接続することにより、Ｉ／Ｏセルとの接続回線を少なくでき、信号配線又は電源配線の自由度を損なうことを最小にすることができる。
また、隣接する電源領域の中継電源線を複数箇所において接続することにより、電源供給の経路を複数とし、その結果、個々の電源線に流れる電流を少なくし、電源線の幅を狭くすることができる。
また、半導体集積回路に配線する電源回路配線方法において、電位毎に中継電源線を設け、前記電源線を電位毎に該中継電源線に接続し、前記電源線には、該中継電源線を介して電源を供給することにより、効率の良い配線を行い、Ｉ／Ｏセルとの接続回線数を減少させ、その結果、半導体集積回路の配線において、信号配線又は電源配線の自由度を上げることができる。
また、半導体チップ内部に標準の電源の電位と異なる電位の電源線を配置する場合、異なる電位の電源線を配置する領域を設定し、この設定された領域の情報をレイアウトデータベースに記憶する工程と、半導体チップ内部に標準の電源線のピッチと異なるピッチの電源線を配置する場合、異なるピッチの電源線を配置する領域を設定し、この設定された領域の情報をレイアウトデータベースに記憶する工程を設けることにより、特に、半導体集積回路の電源回路における電源の配線方法において、電源配線のための手数を削減し、信号配線又は電源配線の自由度を上げた複数の異電位、異電源ピッチ又は異電位及び異電源ピッチを有する電源線を配線することができる。
また、前記半導体チップ内部に標準の電源の電位と異なる電位の電源線を配置する場合、異なる電位の電源線を配置する領域を設定し、この設定された領域の情報をレイアウトデータベースに記憶する手順と、前記半導体チップ内部に標準の電源線のピッチと異なるピッチの電源線を配置する場合、異なるピッチの電源線を配置する領域を設定し、この設定された領域の情報をレイアウトデータベースに記憶する手順を設けることにより、半導体集積回路の電源回路における電源の配線において、電源配線のための手数を削減し、信号配線又は電源配線の自由度を上げた複数の異電位、異電源ピッチ又は異電位及び異電源ピッチを有する電源線を配線することができる電源配線方法の手順が記録されたプログラムを記録した記憶媒体を提供することができる。
【発明の効果】
上述の如く本発明によれば、電源配線のための手数を削減し、信号配線又は電源配線の自由度を損なうことなく、複数の異電位又は異電源ピッチを有する電源線を配線する半導体集積回路の電源回路を提供することができる。
【００３７】
請求項２記載の発明によれば、電源線と中継電源線とが、直交して接続することにより、各電源線及び各中継電源線を、夫々平行に配線し、電源線と中継電源線を効率よく整然と配線するすることができる。
請求項３記載の発明によれば、半導体集積回路に複数の電源領域を設け、更に電源領域に対して、電位毎に一又は複数の中継電源線を設けることにより、領域を単位として配線を行い、設置するセルに応じて、柔軟に電源配線を行うことができる。
【００３８】
請求項４記載の発明によれば、中継電源線を電源領域の外周又は隣接する前記電源領域の間に設けたことにより、中継電源線の配線による、信号配線又は電源配線の自由度を上げることができる。
請求項５記載の発明によれば、隣接する電源領域の一方の電源領域が他方の電源領域の外周に位置する場合であっても、請求項４に係る発明と同様に、信号配線又は電源配線の自由度を上げ、複数の異電位、異電源ピッチ又は異電位及び異電源ピッチを有する電源線を配線する半導体集積回路の電源回路を提供することができる。
【００３９】
請求項６記載の発明によれば、同じ電位の中継電源線を相互に接続することにより、Ｉ／Ｏセルとの接続回線を少なくでき、信号配線又は電源配線の自由度を損なうことを最小にすることができる。
請求項７記載の発明によれば、隣接する電源領域の中継電源線を複数箇所において接続することにより、電源供給の経路を複数とし、その結果、個々の電源線に流れる電流を少なくし、電源線の幅を狭くすることができる。
【００４０】
請求項８記載の発明によれば、半導体集積回路に配線する電源回路配線方法において、電位毎に中継電源線を設け、前記電源線を電位毎に該中継電源線に接続し、前記電源線には、該中継電源線を介して電源を供給することにより、効率の良い配線を行い、Ｉ／Ｏセルとの接続回線数を減少させ、その結果、半導体集積回路の配線において、信号配線又は電源配線の自由度を上げることができる。
【００４１】
請求項９記載の発明によれば、半導体チップ内部に標準の電源の電位と異なる電位の電源線を配置する場合、異なる電位の電源線を配置する領域を設定し、この設定された領域の情報をレイアウトデータベースに記憶する工程と、半導体チップ内部に標準の電源線のピッチと異なるピッチの電源線を配置する場合、異なるピッチの電源線を配置する領域を設定し、この設定された領域の情報をレイアウトデータベースに記憶する工程を設けることにより、特に、半導体集積回路の電源回路における電源の配線方法において、電源配線のための手数を削減し、信号配線又は電源配線の自由度を上げた複数の異電位、異電源ピッチ又は異電位及び異電源ピッチを有する電源線を配線することができる。
【００４２】
請求項１０記載の発明によれば、前記半導体チップ内部に標準の電源の電位と異なる電位の電源線を配置する場合、異なる電位の電源線を配置する領域を設定し、この設定された領域の情報をレイアウトデータベースに記憶する手順と、前記半導体チップ内部に標準の電源線のピッチと異なるピッチの電源線を配置する場合、異なるピッチの電源線を配置する領域を設定し、この設定された領域の情報をレイアウトデータベースに記憶する手順を設けることにより、半導体集積回路の電源回路における電源の配線において、電源配線のための手数を削減し、信号配線又は電源配線の自由度を上げた複数の異電位、異電源ピッチ又は異電位及び異電源ピッチを有する電源線を配線することができる電源配線方法の手順が記録されたプログラムを記録した記憶媒体を提供することができる。
【図面の簡単な説明】
【図１】従来の配線層を変えることによる接続方法
【図２】従来の電源線を折り曲げることにより接続する方法である。
【図３】本発明の配線の基本を説明するための図である。
【図４】本発明の第１の実施の形態を説明するための図である。
【図５】本発明の第２の実施の形態を説明するための図である。
【図６】本発明の第３の実施の形態を説明するための図である。
【図７】コンピュータを用いて、ＬＳＩの電源配線のレイアウト設計を行うフローである。
【図８】半導体チップの外周にＩ／Ｏセルを配置する図である。
【図９】電源線の配線に影響を与えるセルを配置する図である。
【図１０】異なる電位の電源線を配置する領域を設定する図である。
【図１１】異なるピッチの電源線を配置する領域を設定する図である。
【図１２】各領域毎に中継電源線を配線する図である。
【図１３】同じ電位の中継電源線を接続し、領域内の電源線を配線する図である。
【符号の説明】
１１、１２、１３、１４    層変換部
２０．２１、２２、２３    接点部
３０、３１、３２、３３    接点部
４１、４２、４３、４４    方向変換部
５５〜６０    電源線
５０、５１    中継電源線
５３、５４    接続回線
１１０    レイアウトデータベース
１１１    配置情報
１１２    領域情報
１１３    電源配線情報記憶手段
Ａ    電源領域１の電源線
Ｂ    電源領域２の電源線
Ｃ    電源領域１の中継電源線
Ｄ    電源領域２の中継電源線
Ｅ    接続回線
【図１】
0003647642.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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