(57)【特許請求の範囲】
【請求項１】
層間絶縁膜上に複数のビットラインを形成する段階と、
セル領域にあるビットライン間の開口部を満たしてビットライン開口部埋立膜を形成する段階と、
前記ビットライン開口部埋立膜が形成された構造物の全面に下記除去する段階で層間絶縁膜を保護するエッチング防止膜及びキャパシタ酸化膜を順次に形成する段階と、
前記セル領域にあるビットライン間の層間絶縁膜が露出されるように前記キャパシタ酸化膜、エッチング防止膜及びビットライン開口部埋立膜を順次に異方性エッチングして開口を形成する段階と、
前記開口が形成された構造物の全面に下部電極用シリコン膜及び下部電極埋立膜を順次に形成する段階と、
前記キャパシタ酸化膜が露出される時点まで前記下部電極埋立膜及び前記下部電極用シリコン膜の一部分を順次に異方性エッチングして前記開口内に下部電極埋立膜を残して下部電極を完成する段階と、
残留された前記キャパシタ酸化膜及び前記下部電極埋立膜を除去する段階と、
を含むことを特徴とする半導体装置のクラウン型キャパシタの製造方法。
【請求項２】
前記ビットライン開口部埋立膜は、
Ｏ3−ＴＥＯＳ膜であることを特徴とする請求項１記載の半導体装置のクラウン型キャパシタの製造方法。
【請求項３】
前記エッチング防止膜は、
ＨＴＯ膜、ＬＰＴＥＯＳ膜及びＰＥＴＥＯＳ膜のうち、いずれかであることを特徴とする請求項１記載の半導体装置のクラウン型キャパシタの製造方法。
【請求項４】
前記ＨＴＯ膜は、
Ｎ2ＯガスとＳｉＨ4ガス及びＳｉＣｌ2Ｈ4ガスのうち、いずれかを反応させてＬＰＣＶＤ方法で形成されることを特徴とする請求項３記載の半導体装置のクラウン型キャパシタの製造方法。
【請求項５】
前記キャパシタ酸化膜は、
ＢＰＳＧ膜であることを特徴とする請求項１記載の半導体装置のクラウン型キャパシタの製造方法。
【請求項６】
前記ＢＰＳＧ膜は、
ホウ素とリンとを含有し、各々の重量パーセントは２％ないし５％であることを特徴とする請求項５記載の半導体装置のクラウン型キャパシタの製造方法。
【請求項７】
前記下部電極埋立膜は、
ＰＳＧ膜であることを特徴とする請求項１記載の半導体装置のクラウン型キャパシタの製造方法。
【請求項８】
前記ＰＳＧ膜は、
３％ないし５％の重量パーセントを有するリンを含むことを特徴とする請求項７記載の半導体装置のクラウン型キャパシタの製造方法。
【請求項９】
前記キャパシタ酸化膜及び下部電極埋立膜を除去する段階は、
脱イオン水とＨＦとの比が１００：１ないし１５０：１の化学溶液を利用してウェットエッチングする段階を更に含むことを特徴とする請求項１記載の半導体装置のクラウン型キャパシタの製造方法。
【請求項１０】
前記層間絶縁膜は、
ＢＰＳＧ膜であることを特徴とする請求項１記載の半導体装置のクラウン型キャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置のクラウン型（ｃｒｏｗｎ  ｔｙｐｅ）キャパシタの製造方法に関するもので、特に、三重層（ｔｒｉｐｌｅ  ｌａｙｅｒ）を利用してその下部電極を形成するクラウン型キャパシタの製造方法に関するものである。
【０００２】
【従来の技術】
メモリーセルの面積減少に伴うセルキャパシタンスの減少はＤＲＡＭの集積度の増加に深刻な障害要因になる。このようなセルキャパシタンスの減少はメモリーセルの読み出し能力を低下させてソフトエラー率を増加させるのみならず、低電圧における素子動作が難しくなる。したがって、半導体メモリー装置の高集積化のために、前記セルキャパシタンスの減少は必ず解決しなければならない問題である。
【０００３】
近年、セルキャパシタンスの増加を図るための３次元構造のキャパシタが提案されている。この３次元構造のキャパシタとしては、ピン型下部電極、箱型下部電極、円筒型下部電極、クラウン型下部電極などがある。
【０００４】
これらのキャパシタのうち、その製造技術上の問題やキャパシタの面積を確保する問題などを鑑みると、デザインルール（ｄｅｓｉｎｅ  ｒｕｌｅ）が０．２０マイクロメートル以下である半導体装置においては、特にクラウン型下部電極が適するので、クラウン型下部電極の製造方法に対しての多くの研究が進んでいる。通常のクラウン型下部電極の典型的な製造方法としては単一層を利用してその下部電極を形成することがある。
【０００５】
図１ないし図５は従来の半導体装置のクラウン型キャパシタの製造方法を説明するための断面図である。
【０００６】
まず、図１は層間絶縁膜１０上に形成されたビットライン２０、キャパシタ酸化膜３０及びアーク膜４０の構成を説明するための断面図である。
【０００７】
ＢＰＳＧ（ｂｏｒｏ  ｐｈｏｓｐｈｏ  ｓｉｌｌｉｃａｔｅ  ｇｌａｓｓ）からなる層間絶縁膜１０上には、複数のビットライン２０が順次に形成される。ここで、層間絶縁膜１０はセル領域と周辺回路領域に規定されている。続いて、図示しなかったビットライン２０が形成された結果物の全面に窒化膜を形成した後、周辺回路領域にある層間絶縁膜１０が露出されるように周辺回路領域にある窒化膜だけを異方性エッチングする。
【０００８】
これによって、セル領域にあるビットライン２０は窒化膜で堆積されるが、周辺回路領域にあるビットラインは、その側壁だけにスペーサ形態で窒化膜が残るようになる。このようにして窒化膜が形成されると、図２に示したように下部電極用シリコン膜５０はビットライン２０と短絡されることなく、セル領域の層間絶縁膜１０と自己整合的にコンタクト（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｃｏｎｔａｃｔ）を取ることができるようになる。
【０００９】
便宜上以下においては、窒化膜が存在しないものと見なして説明する。続いて、セル領域にあるビットライン２０間の開口部を埋め立てるため、前記結果物の全面にはＰＳＧ（ｐｈｏｓｐｈｏ  ｓｉｌｌｉｃａｔｅ  ｇｌａｓｓ）またはＢＰＳＧからなったキャパシタ酸化膜３０を形成する。このキャパシタ酸化膜３０上には、窒化物からなったアーク膜４０を形成する。
【００１０】
この時、下部電極用シリコン膜５０は前述したように、ビットライン２０と短絡されることなく層間絶縁膜１０と自己整合的にコンタクトを取っている。続いて、前記下部電極用シリコン膜５０が形成された後、セル領域に生成される開口を埋め立てるため、前記シリコン膜５０が堆積された構造物上に下部電極埋立膜６０を形成する。
【００１１】
図３及び図４は下部電極５０ａを形成する段階を説明するための断面図である。
【００１２】
まず、下部電極用シリコン膜５０が露出されるように下部電極埋立膜６０を異方性エッチングする。続いて、キャパシタ酸化膜３０を露出させるため、下部電極用シリコン膜５０とアーク膜４０を異方性エッチングして下部電極５０ａを完成する。この下部電極５０ａはキャパシタの格納電極としての役目を果たす。
【００１３】
【発明が解決しようとする課題】
図５はキャパシタ酸化膜３０と下部電極埋立膜６０を除去する段階を説明するための断面図である。
【００１４】
キャパシタ酸化膜３０と下部電極埋立膜６０はウェットエッチング方法で除去するが、この過程で周辺回路領域にある層間絶縁膜１０の表面の一部も除去されて損失領域Ａが生じる。その結果、後続の熱処理工程で層間絶縁膜１０の他の部分が損失領域Ａに流入される。それによって、ビットライン２０が移動して隣接するメタルコンタクト（図示せず）と短絡されるか、またはビットライン２０が崩れる現象が発生する。
【００１５】
この現象を防止するためには、キャパシタ酸化膜３０を完全に除去せずに、所定の厚さを残すことが好ましい。しかし、この場合、後続の熱処理工程で残されたキャパシタ酸化膜３０自体の熱応力により周辺回路領域には微細な亀裂が発生するという不都合がある。しかも、キャパシタ酸化膜３０を残すことによって、下部電極埋立膜６０も完全に除去されないまま残ってしまう。この残りの下部電極埋立膜６０により前記下部電極５０ａの内側壁の表面積が不均一になってキャパシタの電気的な特性についての信頼性が低下する。
【００１６】
もちろん、亀裂の発生がない適当な物質をキャパシタ酸化膜３０として使用すると、キャパシタ酸化膜３０が残らない場合もあるが、相変わらず下部電極埋立膜６０が残るのを防止することができない。特にキャパシタ酸化膜３０においては、前述した亀裂の発生を防止することが必要であると共に、空洞（ｖｏｉｄ）が生じない状態でビットライン２０間の開口部を埋め立てる役目を果たすことが必要である。しかしながら、これらの条件を満たす物質を発見することができなかった。キャパシタ酸化膜３０において前記ビットライン間の開口部に空洞が存在すると、自己整合コンタクトのために開口を形成する時、コンタクト部位に異質物が存在するようになって電気的な特性が劣化されるのみならず、下部電極用シリコン膜を形成する時、空洞内部にもシリコンが堆積されてビットライン開口部埋立膜の延長線上に隣接する下部電極が互いに短絡される恐れがある。
【００１７】
前述のように、下部電極５０ａを形成する時、キャパシタ酸化膜３０の単一層を利用する従来のクラウン型キャパシタの製造方法では、下部電極５０ａの形成時、層間絶縁膜１０の流動によってビットライン１０が移動し、ビットライン２０が望まない部分と短絡される現象と、ビットライン２０自体が崩れる現象を防止することができなかった。
【００１８】
したがって、本発明の目的は層間絶縁膜の流動を防止し、かつ下部電極の表面積が均一になるようにしてキャパシタの電気的信頼性を向上すると共に、ビットライン２０間の開口部を埋め立てる時、空洞の発生を防止して前述の問題点を解決することができる半導体装置のクラウン型キャパシタの製造方法を提供することである。
【００１９】
【課題を解決するための手段】
前記のような目的を達成するため、本発明の半導体装置のクラウン型キャパシタの製造方法は、層間絶縁膜上に複数のビットラインを形成する段階と、セル領域にあるビットライン間の開口部を満たしてビットライン開口部埋立膜を形成する段階と、前記ビットライン開口部埋立膜が形成された構造物の全面に下記除去する段階で層間絶縁膜を保護するエッチング防止膜及びキャパシタ酸化膜を順次に形成する段階と、前記セル領域にあるビットライン間の層間絶縁膜が露出されるように前記キャパシタ酸化膜、エッチング防止膜及びビットライン開口部埋立膜を順次に異方性エッチングして開口を形成する段階と、前記開口が形成された構造物の全面に下部電極用シリコン膜及び下部電極埋立膜を順次に形成する段階と、前記キャパシタ酸化膜が露出される時点まで前記下部電極埋立膜及び前記下部電極用シリコン膜の一部分を順次に異方性エッチングして前記開口内に下部電極埋立膜を残して下部電極を完成する段階と、残留された前記キャパシタ酸化膜及び前記下部電極埋立膜を除去する段階と、を含む。
【００２０】
前記ビットライン開口部埋立膜は、Ｏ3−ＴＥＯＳ膜である。
【００２１】
前記エッチング防止膜は、ＨＴＯ膜、ＬＰＴＥＯＳ膜及びＰＥＴＥＯＳ膜のうち、いずれかであることが好ましい。
【００２２】
前記ＨＴＯ膜は、Ｎ2ＯガスとＳｉＨ4ガス及びＳｉＣｌ2Ｈ4ガスのうち、いずれかを反応させてＬＰＣＶＤ方法で形成されることが好ましい。
【００２３】
前記キャパシタ酸化膜は、ＢＰＳＧ膜である。
【００２４】
前記ＢＰＳＧ膜は、ホウ素とリンとを含有し、各々の重量パーセントは２％ないし５％であることが好ましい。
【００２５】
前記下部電極埋立膜は、ＰＳＧ膜である。
【００２６】
前記ＰＳＧ膜は、３％ないし５％の重量パーセントを有するリンを含むことが好ましい。
【００２７】
前記キャパシタ酸化膜及び下部電極埋立膜を除去する段階は、脱イオン水とＨＦとの比が１００：１ないし１５０：１の化学溶液を利用してウェットエッチングする段階を更に含むことが好ましい。
【００２８】
前記層間絶縁膜は、ＢＰＳＧ膜である。
【００２９】
本発明に係る半導体装置のクラウン型キャパシタの製造方法によれば、下部電極埋立膜とキャパシタ酸化膜との除去時、エッチング防止膜が層間絶縁膜を十分に保護するので、層間絶縁膜に損失領域が発生せず、層間絶縁膜の流動によるビットラインの移動やビットライン自体が崩れる現象を防止することができる。
【００３０】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の実施の形態について説明する。
【００３１】
図６ないし図１０は本発明に係る半導体装置のクラウン型キャパシタの製造方法を説明するための断面図である。
【００３２】
まず、図６はビットライン１２０とビットライン開口部埋立膜１２５とを形成する段階を説明するための断面図である。
【００３３】
ＢＰＳＧからなった層間絶縁膜１１０上には、複数のビットライン１２０を形成する。ここで、層間絶縁膜１１０はセル領域と周辺回路領域に規定されている。
【００３４】
続いて、ビットライン１２０が形成された構造物（図示せず）の全面に窒化膜を形成した後、周辺回路領域にある層間絶縁膜１１０が露出されるように周辺回路領域にある窒化膜だけを異方性エッチングする。
【００３５】
ここで、セル領域にあるビットライン１２０は窒化膜で堆積されるが、周辺回路領域にあるビットライン１２０は、その側壁だけにスペーサ形態で窒化膜が残るようになる。このようにして窒化膜を形成すると、下部電極用シリコン膜１５０は、図８に示したようにビットライン１２０と短絡されることなく、セル領域の層間絶縁膜１１０と自己整合的にコンタクトを取ることができるようになる。
【００３６】
そして、周辺回路領域にある窒化膜を異方性エッチングして除去することによって、後続の熱処理工程において窒化膜から発生する熱応力によって周辺回路領域に微細な亀裂が生じるのを防止することができる。便宜上以下では、窒化膜が存在しないものと見なして説明する。
【００３７】
続いて、セル領域にあるビットライン１２０間の開口部を埋め立てるため、結果物の全面にはビットライン開口部埋立膜１２５を形成する。このビットライン開口部埋立膜１２５はＯ3とＴＥＯＳの気体をＡＰＣＶＤ方法で反応させて製造したＯ3−ＴＥＯＳ膜であることが好ましい。Ｏ3−ＴＥＯＳ膜のビットライン開口部埋立膜１２５はビットライン１２０間の開口部に空洞の発生を防止する。ビットライン開口部埋立膜１２５に空洞が生じると、図８に示したように自己整合コンタクトのための開口を形成する時、コンタクトの部位に異物が流入して電気的な特性が劣化されると共に、下部電極用シリコン膜１５０を形成する時、空洞の内部にもシリコンが堆積されてビットライン開口部埋立膜１２５の延長線上に隣接する下部電極が互いに短絡される。
【００３８】
続いて、周辺回路領域にある層間絶縁膜１１０を露出させるため、ビットライン開口部埋立膜１２５を異方性エッチングする。この周辺回路領域においては、ビットライン１２０の側壁に、ビットライン開口部埋立膜１２５がスペーサー形態で存在する。このように、周辺回路領域にあるビットライン開口部埋立膜１２５を異方性エッチングして除去するので、後続の熱処理工程でビットライン開口部埋立膜１２５から発生する熱応力によって周辺回路領域に微細な亀裂が生じるのを防止することができる。
【００３９】
図７はエッチング防止膜１２７、キャパシタ酸化膜１３０及びアーク膜１４０を形成する段階を説明するための断面図である。
【００４０】
まず、前記ビットライン開口部埋立膜１２５をエッチングして得られた構造物の全面にエッチング防止膜１２７を、例えば１５００Å程度の厚さで形成する。エッチング防止膜１２７は７５０℃以上の温度でＬＰＣＶＤ方法でＳｉＨ4ガスとＮ2Ｏガスを反応させて製造するＭＳ−ＨＴＯ（Ｍｏｎｏｓｉｌａｎｅ−Ｈｏｔ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜、８００℃以上の温度でＬＰＣＶＤ方法でＳｉＣｌ2Ｈ2ガスとＮ2Ｏガスを反応させて製造するＤＣＳ−ＨＴＯ（ＤｉＣｈｌｏｒｏＳｉｌａｎｅ  Ｈｏｔ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜、６５０℃以上の温度でＬＰＣＶＤ方法でＴＥＯＳガスを分解させて製造するＬＰＴＥＯＳ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＴｅｔｒａＥｔｈｙｌ  ＯｒｔｈｏＳｉｌｌｉｃａｔｅ）膜、または５００℃以下の温度でＰＥＣＶＤ方法でＴＥＯＳガスを分解させて製造するＰＥＴＥＯＳ（Ｐｌａｓｍａ  ＥｎｈａｎｃｅｄＴｅｔｒａＥｔｙｌ  ＯｒｔｈｏＳｉｌｌｉｃａｔｅ）膜であることが好ましい。
【００４１】
その次、エッチング防止膜１２７上に熱応力による微細な亀裂の発生を防止するため、ホウ素とリンの重量パーセントが各々２％以上である、好ましくはホウ素とリンの重量パーセントが各々３．６％と４．０％であるＢＰＳＧ膜を６０００Åの厚さで形成した後、７５０℃の温度で３０分間熱処理して平坦化させることによって、キャパシタ酸化膜１３０を形成する。続いて、キャパシタ酸化膜１３０上に窒化物からなったアーク膜１４０を３５０Åの厚さで形成する。この実施の態様ではアーク膜１４０を形成したが、このアーク膜を必ず必要とすることではない。
【００４２】
図８は下部電極用シリコン膜１５０と下部電極埋立膜１６０を形成する段階を説明するための断面図である。
【００４３】
まず、セル領域にあるビットライン１２０と間の層間絶縁膜１１０が露出されるように前記アーク膜１４０、キャパシタ酸化膜１３０、エッチング防止膜１２７及びビットライン開口部埋立膜１２５を順次に異方性エッチングして開口を形成する。次に、開口が形成された構造物上に多結晶シリコンを６００Åの厚さで堆積して下部電極用シリコン膜１５０を形成する。この時、下部電極用シリコン膜１５０は前述のようにビットライン１２０と短絡されることがなく層間絶縁膜１１０と自己整列コンタクトされる。下部電極用シリコン膜１５０は層間絶縁膜１１０に存在する金属プラグ（図示せず）と接続されることによって、半導体基板と電気的に接続される。
【００４４】
次に、前記開口の表面の平坦化のため、重量パーセントが３％ないし５％であるリンを含むＰＳＧ膜を２５００Åの厚さで堆積して下部電極埋立膜１６０を形成する。
【００４５】
図９は下部電極１５０ａを形成する段階を説明するための断面図である。図９に示したように、キャパシタ酸化膜１３０が露出されるように下部電極埋立膜１６０、下部電極用シリコン膜１５０及びアーク膜１４０を異方性エッチングして下部電極１５０ａを形成する。
【００４６】
図１０はキャパシタ酸化膜１３０と下部電極埋立膜１６０を除去する段階を説明するための断面図である。
【００４７】
より詳細には、脱イオン水とＨＦとの比が１００：１ないし１５０：１の化学溶液を利用してウェットエッチング方法でキャパシタ酸化膜１３０と下部電極埋立膜１６０を除去する。エッチング溶液としてＨＦ溶液を使用する場合には、エッチング防止膜１２７として用いるＨＴＯとキャパシタ酸化膜１３０として用いるＢＰＳＧのエッチング選択比が１：３以上であり、キャパシタ酸化膜１３０として用いるＢＰＳＧと下部電極埋立膜１６０として用いるＰＳＧのエッチング選択比が１：１．５程度であるので、キャパシタ酸化膜１３０と下部電極埋立膜１６０を完全に除去する間に、エッチング防止膜１２７の厚さが薄くなるが、エッチング防止の役目を果たすためには十分である。
【００４８】
【発明の効果】
前述のように、本発明に係る半導体装置のクラウン型キャパシタの製造方法によると、ビットライン開口部埋立膜、エッチング防止膜及びキャパシタ酸化膜の三重層を利用してキャパシタの下部電極を形成するので、下部電極埋立膜とキャパシタ酸化膜の除去時、エッチング防止膜が層間絶縁膜を十分に保護することができる。これによって、層間絶縁膜の損失領域の発生を防止して層間絶縁膜の流動によるビットラインの移動やビットライン自体が崩れる現象を防止することができる。
【００４９】
また、エッチング防止膜が層間絶縁膜を十分に保護するので、下部電極埋立膜とキャパシタ酸化膜を十分にエッチングすることもできる。したがって、本発明は下部電極の内側壁に下部電極埋立膜が残られることを防止するので、下部電極の表面積を極大化、かつ均一にして、キャパシタの電気的な特性についての信頼性が向上する。
【００５０】
更に、キャパシタ酸化膜が残されないので、周辺回路領域に熱応力による微細な亀裂が生じるのを防止することができる。そして、ビットライン開口部埋立膜がビットライン間の開口部を空洞なしに埋め立てるので、自己整合コンタクトの形成時コンタクト部位の電気的接続が確実になり、キャパシタ間の短絡を防止することができる。
【００５１】
また、エッチング防止膜が周辺回路領域にあるビットラインの上部面を堆積するので、別の後続工程がなくても次に形成されるキャパシタの上部電極とビットラインが電気的に十分に絶縁できる。
【図面の簡単な説明】
【図１】  従来の半導体装置のクラウン型キャパシタの製造方法を説明するための断面図である。
【図２】  従来の半導体装置のクラウン型キャパシタの製造方法を説明するための断面図である。
【図３】  従来の半導体装置のクラウン型キャパシタの製造方法を説明するための断面図である。
【図４】  従来の半導体装置のクラウン型キャパシタの製造方法を説明するための断面図である。
【図５】  従来の半導体装置のクラウン型キャパシタの製造方法を説明するための断面図である。
【図６】  本発明の半導体装置のクラウン型キャパシタの製造方法を説明するための断面図である。
【図７】  本発明の半導体装置のクラウン型キャパシタの製造方法を説明するための断面図である。
【図８】  本発明の半導体装置のクラウン型キャパシタの製造方法を説明するための断面図である。
【図９】  本発明の半導体装置のクラウン型キャパシタの製造方法を説明するための断面図である。
【図１０】  本発明の半導体装置のクラウン型キャパシタの製造方法を説明するための断面図である。
【符号の説明】
１０，１１０  層間絶縁膜、２０，１２０  ビットライン、３０，１３０  キャパシタ酸化膜、４０，１４０  アーク膜、５０，１５０  シリコン膜、５０ａ，１５０ａ  下部電極、６０，１６０  下部電極埋立膜。
【図１】
0003639756.tif 000002
【図２】
0003639756.tif 000003
【図３】
0003639756.tif 000004
【図４】
0003639756.tif 000005
【図５】
0003639756.tif 000006
【図６】
0003639756.tif 000007
【図７】
0003639756.tif 000008
【図８】
0003639756.tif 000009
【図９】
0003639756.tif 000010
【図１０】
0003639756.tif 000011