(57)【特許請求の範囲】
【請求項１】
第１のワード線群及び第２のワード線群を含む複数のワード線と、上記複数のワード線と交差するデータ線と、上記複数のワード線と上記複数のデータ線の交点に配置された複数のメモリセルとを有する半導体集積回路であって、
第１の領域に上記データ線の延在する方向に複数配置された第１のワードドライバ群を含む第１ブロックと、
第２の領域に上記データ線の延在する方向に複数配置された第２のワードドライバ群を含む第２ブロックと、
上記第１のワードドライバ群に接続される上記第１のワード線群の各々は、上記第２のワードドライバ群に接続される上記第２のワード線群の各々と隣接して配置され、
上記第１の領域と上記第２の領域とは、上記ワード線の延在する方向にずれた位置に各々配置され、
上記第１ブロックは上記第１のワードドライバ群に動作電圧を供給する第１給電線を含み、上記第１給電線は第１の電流制限手段により制御され、
上記第２ブロックは上記第２のワードドライバ群に動作電圧を供給する第２給電線を含み、上記第２給電線は第２の電流制限手段により制御され、
上記第１ブロックが上記第１の電流制限手段により上記第１のワードドライバ群に含まれるＭＯＳトランジスタのサブスレッショルド電流が制限されているときに、上記第２ブロックの上記第２給電線には上記第２の電流制限手段を介して動作電圧が供給され、上記第２のワードドライバ群が動作可能な状態にされた半導体集積回路。
【請求項２】
上記第２ブロックが上記第２の電流制限手段により上記第２のワードドライバ群に含まれるＭＯＳトランジスタのサブスレッショルド電流が制限されているときに、上記第１ブロックの上記第１給電線には上記第１の電流制限手段を介して動作電圧が供給され、上記第１のワードドライバ群が動作可能な状態にされた請求項１記載の半導体集積回路。
【請求項３】
上記第１領域と上記第２領域とが、互いに隣接配置された請求項１又は２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は微細ＭＯＳトランジスタで構成された半導体集積回路に係り、特に高速・低電力動作に適した回路に関する。
【０００２】
【従来の技術】
１９８９  インターナショナル  シンポジウム  オン  ブイ・エル・エス・アイ  テクノロジー，システムズ  アンド  アプリケーションズ、プロシーディングズ  オブ  テクニカル  ペーパーズ（1989年5月）第１８８頁から第１９２頁（1989 International Symposium on VLSI Technology, Systems and Applications, Proceedings of Technical Papers, pp.188-192 (May 1989)）に述べられているように、ＭＯＳトランジスタが微細化されるにつれてその耐圧が低下するために、その動作電圧を低くせざるを得ない。
この場合に、高速動作を維持するためには、動作電圧の低下に見合ってＭＯＳトランジスタのしきい電圧（ＶT）も低下させる必要がある。これは、動作速度は、ＭＯＳトランジスタの実効ゲート電圧、すなわち動作電圧からＶTを差し引いた値で支配され、この値が大きいほど高速だからである。
例えば、実効チャネル長が０．１５μｍ以下、チップ内部の標準的動作電圧が１Ｖ、昇圧されたワード線の電圧が１．７５Ｖ程度と予想される１６ギガビットＤＲＡＭでは、トランジスタのＶT（チャネル幅μｍ，ドレイン電流１０ｎＡで定義、接合温度２５℃の標準条件、簡単のためにＰＭＯＳトランジスタのＶTは符号を反転させて示す）は−０．０４Ｖともなる。
しかし、動作電圧が２Ｖ程度以下になり、ＶTを０．４Ｖ程度以下にせざるを得なくなると、以下に述べるように、ＭＯＳトランジスタのサブスレッショルド特性（テーリング特性）によって、トランジスタを完全にオフすることはもはやできなくなり、直流電流が流れるという現象が生ずる。
【０００３】
図６に示す従来のＣＭＯＳインバータについて説明する。理想的には、入力信号ＩＮが低レベル（＝ＶSS）の時はＮチャネルＭＯＳトランジスタＭNがオフ、ＩＮが高レベル（＝ＶCC）の時はＰチャネルＭＯＳトランジスタＭPがオフになり、いずれにしても出力電圧が確定した状態では電流が流れることはない。しかし、ＭＯＳトランジスタのＶTが低くなると、サブスレッショルド特性を無視することができなくなる。
【０００４】
図７に示すように、サブスレッショルド領域におけるドレイン電流ＩDSは、ゲート・ソース間電圧ＶGSの指数関数に比例し、次式で表される。
【０００５】
【数１】
0003721067.tif 000002
【０００６】
ただし、ＷはＭＯＳトランジスタのチャネル幅、Ｉ0、Ｗ0はＶTを定義する際の電流値およびチャネル幅、Ｓはテーリング係数（ＶGS-log ＩDS特性の傾きの逆数）である。したがって、ＶGS＝０でもサブスレッショルド電流
【０００７】
【数２】
0003721067.tif 000003
【０００８】
が流れる。図６のＣＭＯＳインバータでオフ状態のトランジスタはＶGS＝０であるから、非動作時において高電源電圧ＶCCから接地電位である低電源電圧ＶSSに向かって上記の電流ＩLが流れることになる。
このサブスレッショルド電流は、図７に示すように、しきい電圧をＶTからＶT'に低下させると、ＩLからＩL'に指数関数的に大きくなる。
数２の上式から明らかなように、サブスレッショルド電流を低減するためには、ＶTを大きくするかＳを小さくすればよい。しかし、前者は実効ゲート電圧の低下による速度の低下を招く。特に、耐圧の点から微細化とともに動作電圧を低くしていくと、速度低下は顕著になり、微細化の利点を生かせなくなるので好ましくない。また後者は、室温動作を前提とする限り、次の理由により困難である。
テーリング係数Ｓは、ゲート絶縁膜の容量ＣOXとゲート下の空乏層の容量ＣDにより、次のように表される。
【０００９】
【数３】
0003721067.tif 000004
【００１０】
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷である。上式から明らかなように、ＣOXおよびＣDの如何にかからわずＳ≧ｋＴ ln 10／ｑであり、室温では６０ｍＶ以下にすることは困難である。
【００１１】
【発明が解決しようとする課題】
以上述べた現象のために、多数のＭＯＳトランジスタで構成された半導体集積回路の実質的な直流電流は著しく増大してしまう。特に高温動作時には、ＶTが低くＳが大きくなるため、この問題はさらに深刻になる。低電圧動作・低電力化が重要である今後のコンピュータ等のダウンサイジング時代においては、あるいは携帯用機器に必須である電池動作の時代においては、このサブスレッショルド電流の増大は本質的な問題である。
【００１２】
この問題を、代表的な半導体集積回路であるメモリを用いてさらに説明する。メモリＬＳＩ、例えばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）では図８に示すように、メモリアレーＭＡ内の任意のメモリセルＭＣを選択するために、行線（ワード線ＷＬ）を選択・駆動するためのＸデコーダ（ＸＤＥＣ）とワードドライバ（ＷＤ）ならびに列線（データ線Ｄ）の信号を増幅するセンスアンプ（ＳＡ）とセンスアンプを駆動するセンスアンプ駆動回路（ＳＡＤ）および列線を選択するＹデコーダ（ＹＤＥＣ）から構成される。さらにこれらの回路を制御するための周辺回路（ＰＲ）が内蔵されている。これらの回路の主要部は、動作時や待機時あるいは電池バックアップ時などでの低消費電力化のために、上述のＣＭＯＳ論理回路を基本にした回路構成になっている。しかし、トランジスタのしきい値電圧ＶT（以下、簡単のためにＰＭＯＳトランジスタとＮＭＯＳトランジスタの絶対値は等しく、ＶTと仮定する。）が低下してくると、上述の理由で貫通電流が激増してくる。特にデコーダとドライバあるいは周辺回路部でそれが顕著になる。これらを構成する回路数が圧倒的に多く、しかも特殊な機能をもつためである。
例えば、デコーダやドライバについてみると、アドレス信号によって多数の同じ形式の回路の中から少数の特定の回路を選択し駆動する。ＶTが十分大きければ、多数の非選択回路は完全にカットして、すなわち貫通電流を実質的に零にしたまま、この選択・駆動がなされる。一般にメモリの記憶容量が増加すると、このデコーダやドライバの数は増えるが、非選択回路に貫通電流が流れない限り、記憶容量が増大しても全体の電流が増えることはない。しかし、これが可能なのはＶTが大きい場合だけで、上述のように低くなると貫通電流は激増する。同様にチップ全体が非選択（待機状態）の場合、従来はチップ内のほとんどの回路をオフにして、電源電流を極力小さくできていたが、もはやこれは不可能となる。この問題はメモリＬＳＩに限らず、メモリを内蔵するＣＭＯＳ論理回路を基本にした全ての半導体集積回路で共通である。
【００１３】
従って本発明の目的とするところは、ＭＯＳトランジスタを微細化しても高速・低電力の半導体集積回路装置を提供すること、特にメモリあるいはメモリを内蔵する半導体集積回路装置において問題となるワードドライバ，デコーダなどの貫通電流を低減することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、多数の同種の回路から構成されており、所望の時間帯には少数の回路だけが選択的に動作し、残りは非選択状態を保つような半導体集積回路において、上記多数の回路を少なくとも１個以上のブロックとし、該ブロックに対応して給電線を設け、この給電線に選択的に所望の動作電圧を与える。その選択機能は、アドレス信号、活性時と待機時などの動作モードを指定する信号あるいは活性時間帯内でのある特定時間帯を指定する信号、もしくはそれらの組み合わせ信号により実現される。
【００１５】
トランジスタのしきい値電圧が低くても、非選択回路に流れる貫通電流を最小化できる。
【００１６】
【発明の実施の形態】
まず、本発明をＤＲＡＭのワードドライバ（図８中ＷＤ）に適用した例について説明する。ワード線が選択され所要のワード電圧ＶCHがワード線に印加された後の状態を例にとると、図９に示す従来の構成では、ＶTが十分高くありさえすれば、すべてのＣＭＯＳドライバには貫通電流が流れない。しかし、ＶTが０．４Ｖ程度以下と低くなると、ワードドライバに貫通電流が流れるようになり、大容量化しワードドライバ数（ｒ）が増加すると共にこの大きさは無視できなくなる。この貫通電流の合計ＩAは、
【００１７】
【数４】
0003721067.tif 000005
【００１８】
と表せる。ここで、図２に示すようにＶTは電流値Ｉ0で定義したしきい値電圧、Ｓはテーリング係数である。ワードドライバ電源ＶCHは通常、外部電源をチップ内部で昇圧して供給されるので、電流駆動能力には限界があり、ＩAが大きくなると処理できなくなる。
これを解決する方法として、（１）ワードドライバの給電線に所要の電圧を所望の期間だけ印加する方法、（２）ワードドライバ群を複数のドライバからなる多数のブロックに分けて、所要の電圧を選択したい特定ブロックにのみ印加する方法、（３）両者を組み合わせた方法、がある。
【００１９】
図１０は、ワードドライバの給電線に所要の電圧を所望の期間だけ印加し、サブスレッショルド電流が流れる時間を限定した実施例である。ドライバの論理入力が確定した後にブロックの共通給電線に所要のワード電圧を供給することに特長がある。図１１に示す動作タイミングに従い、ワードドライバを構成するＰＭＯＳトランジスタの電圧関係に着目して、動作を説明する。ＮＭＯＳトランジスタとキャパシタ（蓄積容量）からなる周知のＤＲＡＭ用メモリセルの場合、非選択状態のすべてのワード線の電圧はＶSS（０Ｖ）でなければならないために、選択しようとするワードドライバを含む全てのワードドライバ内の該ＰＭＯＳトランジスタのゲート電圧はＶCHである。次に選択動作が始まると選択ドライバ（＃１）のＰＭＯＳトランジスタのゲートＮX1だけが０Ｖとなる。このとき、その他のワードドライバ（＃２〜＃ｒ）ではＶCHのままであり、これですべてのワードドライバのＰＭＯＳトランジスタのゲート電圧が確定する。今、ＰＭＯＳトランジスタのソースが接続された共通給電線ＰBの電圧を、上述したＰＭＯＳトランジスタのゲート電圧が確定する前までは、該ＰＭＯＳトランジスタのサブスレッショルド電流が無視できる程度に、ＶCHよりも低いある電圧以下、極端な場合には０Ｖに設定しておく。ここで、ある電圧とは、ＰＭＯＳトランジスタのＶTに対して、ＶCH−（０．４Ｖ−ＶT）程度である。なぜなら、ＰＭＯＳトランジスタのサブスレッショルド電流を無視できる程度に小さくするためには、ゲート−ソース間の電圧からＶTを引いた実効ゲート電圧が、前述したように０．４Ｖ程度必要だからである。例えば、１６ギガビットＤＲＡＭでは、前述したようにＶCH＝１．７５Ｖ，ＶT＝−０．０４Ｖ程度なので、ここでいうある電圧は、１．３１Ｖ程度である。ゲート電圧確定後に共通給電線ＰBをＶCHに上げると、選択ワード線には対応したＰＭＯＳトランジスタからＶCHの電圧が印加される。所望の期間印加した後、すべてのワードドライバでＰＭＯＳトランジスタのゲート電圧をＶCHにすると、選択ワード線は対応するＮＭＯＳトランジスタによって０Ｖに放電する。その後に、共通給電線ＰBの電圧を再び上述したある電圧以下に降下させる。このような駆動法によって、共通駆動線にＶCHが印加されている期間中には非選択ワードドライバのＰＭＯＳトランジスタにはサブスレッショルド電流は依然として流れ続けるという問題点があるが、それ以外の時間帯には外電流が流れることはない。なお、共通給電線に所要のワード電圧を印加した後にドライバの論理入力が確定しても、ワード線には正常な電圧が得られる。この場合には、給電線にワード電圧を印加してからドライバの論理入力が確定するまでの期間は、すべてのワードドライバにサブスレッショルド電流が無駄に流れる。これに対して、論理入力が確定してから共通給電線にワード電圧を印加する方法では、この期間の無駄な電流は削減できる。ただし、やや低速な動作となる。共通給電線の寄生容量が大きいために、この部分での立ち上がり時間が長く必要となり、その分だけアクセス時間が遅くなるためである。
【００２０】
図１２ならびに図１３は、上述した問題点を解決する概念的実施例で、ワードドライバ群を複数のドライバからなる多数のブロックに分割し、サブスレッショルド電流を選択されたブロックだけに限定したことに特長がある。すなわち、分割数に逆比例して該電流を低減できる。図１２は、ｎ個のワードドライバからなるブロックｍ個を１次元配置したもの（ただし、ｍ・ｎ＝ｒ）で、図１０に示した実施例に比べて１／ｍだけサブスレッショルド電流を小さくできる。図１３は、ｌ（小文字のエル）個のワードドライバからなるブロックをｋ（以下ではボルツマン定数ではない）個だけ行方向に、またｊ個だけ列方向に２次元（マトリクス）配置したもの（ただし、ｊ・ｋ・ｌ＝ｒ）である。この構成では、図１０に示した実施例に比べて１／（ｊ・ｋ）だけサブスレッショルド電流を小さくできる。図１２の１次元配置は図１３の２次元配置についての説明から自明となるので、以下では２次元配置を例にさらにいくつかの実施例をもとに詳細に説明する。
【００２１】
図１４は２次元配置の代表的選択方式の実施例で、図１５はその動作タイミング図である。選択したいブロック、例えばＢ1,1に対応する行線（ＰS1）に所要のワード電圧ＶCHを印加し、対応する列線（ΦB1）には０Ｖを印加する。ブロック選択ＰＭＯＳトランジスタＱ1,1はオンとなり、Ｂ1,1に属する給電線（Ｐ1,1）はＶCHに充電される。Ｂ1,1に属するワードドライバを構成するＰＭＯＳトランジスタのゲート電圧は既に確定しているので、それに応じて選択されたワード線にＶCHが印加される。もちろん前述したように、Ｐ1,1にＶCHを印加した後に上述のゲート電圧が確定してもワード線を正常に駆動できる。所望の期間だけ印加した後、Ｐ11はそれに接続されているＮＭＯＳトランジスタで０Ｖに放電される。非選択ブロックに属する給電線は０Ｖのままである。ここで簡単のために、ブロック選択ＰＭＯＳトランジスタならびに給電線放電用ＮＭＯＳトランジスタのＶTを充分高く（０．４Ｖ程度）選んだ場合を考える。非選択ブロックの給電線は常に０Ｖなので、非選択ブロック中のワードドライバにはサブスレッショルド電流は流れない。したがって、全体の貫通電流を、ほぼ選択ブロック内のｌ個のワードドライバの貫通電流だけと大幅に低減できる。また、給電線が分割され、分割された寄生容量の小さい給電線を駆動すれば良いので、図１０に示した実施例に比べて高速に動作できる。
【００２２】
図１は、２次元配置の選択方式の他の実施例である。図１４に示した実施例と同様に、行の給電線（例えばＰS1）と列の制御線（例えばΦB1）で交点のブロックだけを選択する。図４に示した実施例と異なる点は以下の通りである。図４では、選択されていない状態における各ブロックの給電線の電圧は０Ｖで、ブロックの選択動作が開始されてからも非選択ブロックの給電線は全て０Ｖである。いずれかひとつのブロックを選択するとき、その給電線の電圧を０ＶからＶCHまで充電しなければならないため、低速でかつ過渡電流が大きくなる欠点がある。これを解決するためには、あるブロックが非選択状態から選択状態になるとき、その給電線の電圧変化ができるだけ小さく、なおかつ他の非選択ブロックのサブスレッショルド電流が無視できるほど小さく抑えられていることが望ましい。
図１に示す実施例は、これを実現するもので、以下の二つの特長を持つ。
（１）ドライバをブロックに分けた階層型給電線：それぞれｌ個のワードドライバからなるブロックをｊ・ｋ個設けて、マトリクス状に配置する。それらをｋ個ずつに分け、ｊ個のセクタとする。各ブロックの給電線ＰB1〜ＰBkを、ブロック選択トランジスタＱB1〜ＱBkを介して、セクタの給電線（例えばＰS1）に接続する。また、各セクタの給電線ＰS1〜ＰSjを、セクタ選択トランジスタＱS1〜ＱSjを介して、給電線Ｐに接続する。さらに、Ｐを動作モードと待機モードを選択するトランジスタＱを介して、ワード電圧ＶCHの給電線に接続する。
（２）階層的なゲート幅の設定：ブロック選択トランジスタのゲート幅（ｄ・Ｗ）を、ブロック内のワードドライバトランジスタのゲート幅の合計（ｌ・Ｗ）よりも十分小さく選んでおく（ｄ≪ｌ）。また、セクタ選択トランジスタのゲート幅（ｅ・Ｗ）を、セクタ内のブロック選択トランジスタのゲート幅の合計（ｋ・ｄ・Ｗ）よりも十分小さく選んでおく（ｅ≪ｋ・ｄ）。さらに、Ｑのゲート幅（ｆ・Ｗ）を、全セクタ選択トランジスタのゲート幅の合計（ｊ・ｅ・Ｗ）よりも十分小さく選んでおく（ｆ≪ｊ・ｅ）。
【００２３】
動作時には、ＱとＱS1及びＱB1をオンにして、選択ワードドライバ（＃１）を含むブロックＢ1及びＢ1を含むセクタＳ1に対応した給電線ＰB1及びＰS1にＶCHを供給する。ここで、すべてのトランジスタのＶTは、同じ低い値と仮定する。この構成により、非選択セクタ（Ｓ2〜Ｓj）のそれぞれ全体の貫通電流は、対応したセクタ選択トランジスタ（ＱS2〜ＱSj）１個のサブスレッショルド電流に等しくなる。また、選択セクタ（Ｓ1）内の非選択ブロック（Ｂ2〜Ｂk）の各々の貫通電流は、対応したブロック選択トランジスタ（ＱB2〜ＱBk）１個のサブスレッショルド電流に等しくなる。なぜなら、サブスレッショルド電流はトランジスタのゲート幅に比例するから、例えばＳ1内の非選択ブロックで仮にｌ・ｉの電流が流れようとしても、結局は全体の貫通電流は、ブロック選択トランジスタのサブスレッショルド電流（ｄ・ｉ）に制限されるためである。したがって、全貫通電流ＩAは、表１に示すようにほぼ（ｌ＋ｋ・ｄ＋ｊ・ｅ）ｉとなる。ＩAを小さくするためには、ｌと（ｋ・ｄ）及び（ｊ・ｅ）を同程度の値に設定するのがよい。ここで、ｄ，ｅ，ｆを４程度にしておけば、直列トランジスタ（Ｑ，ＱS1，ＱB1）の速度並びにチップ面積に与える影響は小さくできる。
【００２４】
例えば待機時には、Ｑ，Ｑ1〜Ｑkをすべてほとんどオフの状態にする。全体の貫通電流ＩSはＱのサブスレッショルド電流と等しくなり、従来に比べｆ／ｊ・ｋ・ｌだけ小さくできる。なお、ブロックの給電線の電圧は、ｊ・ｋ・ｌ・Ｗとｆ・Ｗの比とテーリング係数によって定まるΔＶだけＶCHから下がり、図２に示すようになる。
【００２５】
表１には、数値例として１６ギガビットＤＲＡＭを想定して得られた電流値も示している。そこで用いたパラメータは、ゲート幅５μｍで電流１０ｎＡが流れる電圧で定義したしきい値電圧ＶTが−０．１２Ｖ，テーリング係数Ｓが９７ｍＶ／ｄｅｃ．，接合温度Ｔが７５℃，実効ゲート長Ｌeffが０．１５μｍ，ゲート酸化膜厚ＴOXが４ｎｍ，ワード電圧ＶCHが１．７５Ｖ，電源電圧ＶCCが１Ｖである。本発明により、サブスレッショルド電流が従来の約７００ｍＡから、動作時では約３５０分の１の約２ｍＡに、待機時では約３３０００分の１の約２０μＡに低減できる。
【００２６】
【表１】
0003721067.tif 000006
【００２７】
図３は、動作波形の模式図である。待機時（Φ，ΦS1〜ΦSj，ΦB1〜ΦBk：ＶCH）には、ＱとＱS1〜ＱSj及びＱB1〜ＱBkがほとんどオフになっているので、ＰはＶCHよりも低い電圧ＶCH−ΔＶ"になっており、ＰS1〜ＰSjはより低い電圧ＶCH−ΔＶ'に、ＰB1〜ＰBkはそれよりもさらに低い電圧ＶCH−ΔＶになっている。すべてのワード線は、ＰB1〜ＰBkの電圧と無関係にＶSSに固定されている。外部クロック信号／ＲＡＳ（ここで「／」はバー信号を示す）がオンになると、まずΦでＱがオンになり、Ｐの寄生容量Ｃをｔ1時間充電しＶCHにする。次に、ΦS1でＱS1がオンになり、ＰS1の寄生容量ＣS1をｔ2時間充電しＶCHにする。また、ΦB1でＱB1がオンになり、ＰB1の寄生容量ＣB1をｔ3時間充電しＶCHにする。このとき、ＱS2〜ＱSj及びＱB2〜ＱBkはほとんどオフのままである。その後、Ｘデコーダ出力信号Ｘ1によりワードドライバ＃１が選択され、ワード線が駆動される。／ＲＡＳがオフになると、ＱとＱS1及びＱB1はオフになる。Ｐ，ＰS1，ＰB1は、長時間が経過すると、それぞれＶCH−ΔＶ"，ＶCH−ΔＶ'，ＶCH−ΔＶとなる。ここで、アクセス時間を損なうことなく、給電線（Ｐ，Ｐ1）をＶCHに充電できる。なぜなら、Ｃが大きくてもΔＶ"は数百ｍＶ程度と小さく、しかも／ＲＡＳがオンした直後からＰの充電時間（ｔ1）を十分とれるからである。また、セクタやブロックに分割されているのでＣS1，ＣB1が比較的小さいため、ＰS1，ＰB1の充電時間（ｔ2，ｔ3）は短くできるからである。
【００２８】
以上の説明では、トランジスタのサブストレート（基板）の接続に触れなかったが、ＰＭＯＳトランジスタのサブストレートを全てＶCHに接続するのが望ましい。その方が、ドレインを接続する給電線にサブストレートも接続するよりも、給電線の充電に要する電荷が小さく充電時間が短くなる。前述のように非選択ブロックの給電線はＶCHからΔＶだけ低下したときに、基板バイアス効果により非選択ブロック内のＰＭＯＳトランジスタのしきい電圧が高くなるためである。ソースがゲートよりも低い電圧になる上に、しきい電圧が高くなることによって、サブストレートがドレインと同じ電圧の場合に比べ、小さなΔＶで同じ電流低減効果が得られる。
【００２９】
なお、ワード電圧ＶCHは電源電圧ＶCCから昇圧されているので、ワードドライバのＭＯＳトランジスタには他の回路よりも大きな振幅の電圧がゲートに入力される。そこで、その分だけＶTを高くしてさらに低電流化することもできる。ただし、動作速度がやや遅くなるという欠点がある。
【００３０】
この欠点は、ワードドライバ内のトランジスタのしきい電圧を低くし、スイッチとして用いるトランジスタのしきい電圧をそれよりも高くすることにより、緩和される。例えば、図１のＱとＱS1〜ＱSj及びＱB1〜ＱBkのしきい電圧をワードドライバ内のトランジスタよりも高くし、ｄ，ｅ，ｆを大きく設定することにより、スイッチのオン抵抗による動作速度の劣化は防止しながら、貫通電流をさらに低減できる。オフでのサブスレッショルド電流には指数関数的に影響するのに対し、オン抵抗には１次関数でしか影響しないためである。ゲート幅に伴いゲート容量が大きくなっても、図３での充電時間ｔ1，ｔ2，ｔ3が確保できれば、動作速度の点で問題ない。したがって、動作速度を劣化させることなく貫通電流をさらに低減できる。レイアウト面積の点でも、比較的個数が少ないため問題ない。場合によっては、Ｑだけにしきい電圧の高いトランジスタを用いても、待機電流の低減に有効である。
【００３１】
本実施例では、スイッチとして１個のＰＭＯＳトランジスタを用いているが、その他にも次の二つの条件を満たす範囲で種々の素子もしくは回路が考えられる。（１）スイッチが選択された場合：該スイッチを短絡したと仮定したときに該スイッチの負荷（例えばブロック選択用スイッチでは、ｌ個のワードドライバ）で流れる動作電流（サブスレッショルド電流及び選択されたワード線の充電電流）よりも、該スイッチの電流駆動能力が大きい。（２）スイッチが非選択の場合：該スイッチを短絡したと仮定したときに負荷で流れる待機電流（サブスレッショルド電流）よりも、該スイッチの電流供給能力が小さい。この二つの条件を満たすように、選択時と非選択時とでインピーダンスをそれぞれ小と大というように可変にできればよい。
【００３２】
図３に示した動作では、／ＲＡＳが０Ｖとなっている活性期間中は、Φ，ΦS1，ΦB1を下げたままにして、Ｑ，ＱS1，ＱB1をオンに保っていた。これは、／ＲＡＳにより発生される活性時と待機時の動作モードを指定する信号によりΦを制御し、その信号とアドレス信号との組み合わせ信号によりΦS1，ΦB1を制御することにより実現される。さらに、／ＲＡＳの立ち下がりからワード線の駆動が終了するまでの期間を指定する信号を用いて、ワード線駆動後はΦ，ΦS1，ΦB1をＶCHにしてＱ，ＱS1，ＱB1をオフにすることも可能である。これによりワード線駆動後の貫通電流を、活性時であっても待機電流ＩSと同程度に低減できる。この効果は、／ＲＡＳが０Ｖとなっている活性期間が長いほど大きい。ただし、この場合、メモリセルの再書込みのために、／ＲＡＳの立上りから一定期間、Φ，ΦS1，ΦB1を下げてＱ，ＱS1，ＱB1をオンにする必要がある。
【００３３】
図４は、５１２個のワードドライバを４個のブロックに分けた例である。データ線対あたり５１２個のメモリセル（ＭＣ1〜ＭＣ512）が設けられ、５１２本のワード線により選択される。メモリセルを高密度に配置するために、このワード線の線幅と間隔は最小加工寸法と同程度である。そのため、ワードドライバをワード線と同ピッチでレイアウトすることはできず、一般に４段程度に分けてレイアウトされる。レイアウト上の各段をそのままワードドライバのブロック（Ｂ1〜Ｂ4）としたのが図４であり、各ブロックの給電線を別にすることにより、レイアウト面積が増加することはない。このように、ｌの値を、データ対線あたりのメモリセル数よりも小さくできる。逆に大きくすることが可能なのは自明であり、ｌの値の自由度は大きい。したがって、動作時の貫通電流ＩAが最も小さくなるようにｌと（ｋ・ｄ）及び（ｊ・ｅ）を設定することができる。
【００３４】
以上本発明をワードドライバに適用した実施例を説明したが、本発明の趣旨を逸脱しないかぎり、これに限定されるものではない。以下に示すような変形も可能である。
【００３５】
図５に、図１の階層型給電線方式をデコーダに適用した例を示す。ＮＡＮＤ回路とインバータのＣＭＯＳ論理回路２段で構成されたＡＮＤ回路で構成した例で、ＶCCとＶSSの両側に階層型給電線を用いることが特徴である。ＮＡＮＤ回路は、待機時ではすべてＶCCを出力し、動作時に少数が０Ｖを出力する。貫通電流はＶSS側のＮＭＯＳトランジスタで定まるので、ＶSS側に階層型給電線を用いる。反対に、インバータは、待機時ではすべて０Ｖを出力し、動作時に少数がＶCCを出力する。貫通電流はＰＭＯＳトランジスタで定まるので、ＶCC側に階層型給電線を用いる。このように、ＶCCとＶSSの両側に階層型給電線を用いることにより、多段の論理回路であっても、動作を不安定にすること無く、貫通電流を低減できる。なお、図１０から図１５に示したような方式のいずれも、同様にデコーダなどの多段の回路に適用できる。
【００３６】
センスアンプ駆動回路のようにＶCC／２を中心に動作を行う回路でも、ＶCCとＶSSの両側に本発明を適用することにより、貫通電流を低減できる。待機時に同じ電圧を出力し、動作時に少数が動作する回路群であれば、本発明を適用できる。そのとき、全ての回路が同一のトランジスタサイズである必要はなく、構成が異なっていても良い。また、ブロック内の回路数やセクタ内のブロック数が異なっていても良い。
【００３７】
複数の回路が同時に動作する場合、１個のブロック内で複数の回路を動作させるか、複数のブロックを同時に選択すればよい。また、スイッチとして動作するトランジスタは複数に分割して配置しても良い。その場合、給電線を短くして配線抵抗の影響を軽減でき、選択ブロックの給電線を短時間で充電できる。
【００３８】
本発明は、ＤＲＡＭだけでなく、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）やリード・オンリー・メモリ（ＲＯＭ）あるいはフラッシュメモリなどのメモリおよびメモリ内蔵論理ＬＳＩにも適用できる。また、ＮＭＯＳ論理回路などのＣＭＯＳ以外の論理回路にも適用できる。本発明は、しきい電圧が小さくなるほど効果が大きく、動作電流において貫通電流が支配的となってくるしきい電圧０．４Ｖ程度以下のＬＳＩでは、効果が著しい。特に、動作電圧２Ｖ程度以下では動作速度の点から０．２Ｖ程度のしきい電圧が必要になり、あるいはゲート長０．２μｍ程度以下ではスケーリング則により０．２Ｖ程度のしきい電圧となるので、そのようなＬＳＩでは非常に効果が大きく、電池動作なども始めて可能となる。
【００３９】
【発明の効果】
以上に述べた実施例で明らかなように、本発明により、動作速度を損なうことなく貫通電流を低減でき、低消費電力で高速動作を行う半導体装置を実現できる。
【図面の簡単な説明】
【図１】ワードドライバに適用した実施例を示す図である。
【図２】ワードドライバのＰＭＯＳトランジスタの動作点を示す図である。
【図３】図１に示した実施例の動作タイミング図である。
【図４】５１２個のワードドライバを４個のブロックに分けた例を示す図である。
【図５】デコーダに適用した実施例である。
【図６】従来のＣＭＯＳインバータの回路図である。
【図７】トランジスタのサブスレッショルド特性を示す図である。
【図８】メモリのブロック図である。
【図９】ワードドライバの従来の給電線を示す図である。
【図１０】サブスレッショルド電流の流れる時間を限定した実施例を示す図である。
【図１１】図１０に示した実施例の制御タイミング図である。
【図１２】ブロックを１次元配置した実施例を示す図である。
【図１３】ブロックを２次元配置した実施例を示す図である。
【図１４】２次元配置の代表的選択方式の実施例である。
【図１５】図１４に示した実施例の制御タイミング図である。
【符号の説明】
ＷＤ…ワードドライバ、ＷＬ…ワード線、ＸＤＥＣ…Ｘデコーダ、Ｄ…データ線、ＳＡ…センスアンプ、ＹＤＥＣ…Ｙデコーダ、ＳＡＤ…センスアンプ駆動回路、ＭＣ…メモリセル、ＭＡ…メモリアレー、ＰＲ…周辺回路、ＶCH…ワード電圧、ＶCC…電源電圧、ＶSS…接地電圧（０Ｖ）、Ｓ1〜Ｓj…セクタ、Ｂ1〜Ｂk…ブロック、ｊ…セクタ数、ｋ…セクタ１個あたりのブロック数、ｌ…ブロック１個あたりの回路数、Ｐ…給電線、Ｑ…動作モードと待機モードを選択するトランジスタ、ＰS1〜ＰSk…セクタの給電線、ＱS1〜ＱSj…セクタ選択トランジスタ、ＰB1〜ＰBk…ブロックの給電線、ＱB1〜ＱBk…ブロック選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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