(57)【特許請求の範囲】
【請求項１】
周期毎に所望のタイミングパルスを発生するＮ（Ｎは２以上の整数）個のタイミングジェネレータ、上記タイミングジェネレータ毎に設けられ上記タイミングジェネレータからのタイミングパルスを入力し所望の波形を形成して出力ピンに送出するＮ個のフォーマッタ、および上記タイミングパルスのタイミングが上記周期毎に変化しないかまたは次周期のタイミングパルスまでの間隔が所定の値以上となる範囲で変化する第１のモードでは、上記全タイミングジェネレータを動作可能状態としかつ上記各タイミングジェネレータの出力を対応する各１個のフォーマッタへのみ送出し、上記タイミングパルスのタイミングが次周期のタイミングパルスまでの間隔に何ら制限されることなく上記周期毎に変化する第２のモードでは、上記周期毎に順次異なるタイミングジェネレータを選択接続して当該１個のタイミングジェネレータのみを動作可能状態としかつ上記当該１個のタイミングジェネレータの出力を上記全フォーマッタへ並列に送出する切換制御装置を備えた半導体試験装置のタイミング発生装置。
【請求項２】
切換制御装置は、タイミングジェネレータ毎に設けられイネーブル信号の入力によって当該タイミングジェネレータを動作可能状態とするイネーブル回路、第１のモードと第２のモードとでそのレベルが変化するモード信号を発生するモード信号発生回路、周期毎にそのレベルが変化するチェンジ信号を発生するチェンジ信号発生回路、上記モード信号が第１のモードのレベルのときは上記全イネーブル回路にイネーブル信号を送出し、上記モード信号が第２のモードのレベルのときは上記チェンジ信号のレベルの変化毎に順次異なるイネーブル回路を選択し当該１個のイネーブル回路にイネーブル信号を順次送出するイネーブル信号作成回路、および上記タイミングジェネレータ毎に接続され一方の入力端に当該タイミングジェネレータからの出力が入力され他方の入力端に上記モード信号が入力されるＮ個のオア回路と上記タイミングジェネレータ毎に接続され１個の入力端に当該タイミングジェネレータからの出力が入力され残りの入力端に当該タイミングジェネレータを除く残りのタイミングジェネレータに接続された上記オア回路からの出力が入力され出力端が当該タイミングジェネレータに対応するフォーマッタに接続されたＮ個のアンド回路とからなるインターリーブ制御回路を備えたことを特徴とする請求項１記載の半導体試験装置のタイミング発生装置。
【請求項３】
タイミングジェネレータ毎に設けられ当該タイミングジェネレータと上記当該タイミングジェネレータに対応するフォーマッタとの間に挿入接続されたＮ個の第２のオア回路を備えたことを特徴とする請求項２記載の半導体試験装置のタイミング発生装置。
【請求項４】
Ｎが３以上の場合において、切換制御装置は、タイミングジェネレータ毎に設けられイネーブル信号の入力によって当該タイミングジェネレータを動作可能状態とするイネーブル回路、第１のモードと第２のモードとでそのレベルが変化するモード信号を発生するモード信号発生回路、周期毎にそのレベルが変化するチェンジ信号を発生するチェンジ信号発生回路、上記モード信号が第１のモードのレベルのときは上記全イネーブル回路にイネーブル信号を送出し、上記モード信号が第２のモードのレベルのときは上記チェンジ信号のレベルの変化毎に順次異なるイネーブル回路を選択し当該１個のイネーブル回路にイネーブル信号を順次送出するイネーブル信号作成回路、および第ｎ（ｎは１からＮまで変化する整数）番目を除く残り（Ｎ−１）個の上記タイミングジェネレータからの出力が入力されるＮ個の第１のアンド回路と上記第１のアンド回路毎に設けられ一方の入力端に当該第１のアンド回路からの出力が入力され他方の入力端に上記モード信号が入力されるＮ個のオア回路と上記タイミングジェネレータ毎に接続され一方の入力端に当該タイミングジェネレータからの出力が入力され他方の入力端に上記当該タイミングジェネレータからの出力がその入力から除かれている上記第１のアンド回路に接続された上記オア回路からの出力が入力され出力端が当該タイミングジェネレータに対応するフォーマッタに接続されたＮ個の第２のアンド回路とからなるインターリーブ制御回路を備えたことを特徴とする請求項１記載の半導体試験装置のタイミング発生装置。
【請求項５】
タイミングジェネレータ毎に設けられ当該タイミングジェネレータと上記当該タイミングジェネレータに対応するフォーマッタとの間に挿入接続された、その入力端が互いに並列に接続されたＮ個の第３のアンド回路および上記各第３のアンド回路と直列に接続されたＮ個の第２のオア回路を備えたことを特徴とする請求項４記載の半導体試験装置のタイミング発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＬＳＩ試験装置などの半導体試験装置の、特にそのタイミング信号を作成するタイミング発生装置に関するものである。
【０００２】
【従来の技術】
図１５は、例えば、オーム社発行ＬＳＩハンドブックＰ．６５１に記載された一般的なＬＳＩ試験装置の回路構成を一部省略して示した図である。本装置を使用してＬＳＩの機能試験を行う場合の動作の概略を示すと次の通りである。
【０００３】
即ち、ＣＰＵからの信号により、タイミングジェネレータはタイミング信号を作成し、パターン発生器は入力パターン信号を作成する。これらタイミング信号と入力パターン信号とを入力してマオーマッタ（フォーマットコントローラ）が波形整形を行う。この波形整形された試験パターンは、ピンエレクトロニクス部のドライバで電圧レベルが定められて、被測定デバイスの入力ピンに印加される。
そして、被測定デバイスからの出力信号は、ピンエレクトニクス部の比較器（コンパレータ）で高レベルか低レベルかのレベル比較が行われ、この比較結果の信号はパターン比較器により期待値パターンとの論理比較が行われる。この比較を行うタイミングは、タイミングジェネレータからのストローブ信号を入力して指定される。
【０００４】
本願は、図１５で示すＬＳＩ試験装置において、被測定デバイスへの出力波形を整形するフォーマッタへの、波形の立上りや立下りを規定するためのタイミング信号や、パターン比較器へのストローブ信号を作成するタイミングジェレータを構成要素の中心とするタイミング発生装置に関するもので、以下、この範囲の構成および動作について説明する。
【０００５】
図１６はＬＳＩ試験装置における従来のタイミング発生装置の一例を示す構成図である。図において、１は基準信号発生部で、図１５ではＣＰＵに内蔵されており、ＬＳＩ試験装置の内部基準信号（周期など）を形成する。２１、２２、・・・２ＮはＮ個のタイミングジェネレータで、基準信号発生部１からの基準信号および図示はしないがＣＰＵからの制御信号に基づきタイミング信号を作成する。３１、３２、・・・３ＮはＮ個のフォーマッタで、タイミングジェネレータ２１等からのタイミング信号と図示しない制御パターンに基づき必要な波形整形を行い被測定デバイスの入出力端子であるピン４１、４２、・・・４Ｎへ信号を出力する。
以上のように、図１６に示す回路では、１個のピン４（４１、４２、・・・４Ｎの総称）に対して、それぞれ１個のタイミングジェネレータ２（２１、２２、・・・２Ｎの総称）および１個のフォーマッタ３（３１、３２、・・・３Ｎの総称）を備えている。
【０００６】
ところで、被測定デバイスとしては、マイコン等のデバイス、メモリ等のデバイス、また、マイコン付メモリ等のデバイス等があるが、一般に、マイコン等ではピン数が多いが、メモリ等ではピン数が少なく、複数のデバイスに同時に信号を入力して試験する場合もある。
また、タイミング信号は、読み込み、書き込みなどの１つの処理単位を１周期として出力される。そして、試験パターンとして各周期におけるタイミング信号のパルスの発生タイミングが変化しない場合もあるが、このタイミングをリアルタイムに変化させる（タイミングオンザフライと称す）場合もある。前者の、タイミングが変化しない場合は、各タイミングジェネレータ２は周期毎に所望のタイミング信号を発生し、特に問題は生じない。しかし、後者の、タイミングが変化する場合は問題が生じ得る。
【０００７】
即ち、タイミングジェネレータ２では、制御信号等を入力してラッチ回路等を含む構成で指令されたタイミング設定を行うが、これらの内部処理演算のために必要な時間遅れＴＤが発生する。従って、周期毎のパルスのタイミングの変化によっては、図１７に示すように、周期ｉのタイミングパルスの出力処理が終了した後、周期ｉ＋１で要求されるタイミングパルスのタイミング迄の時間が上述の時間遅れＴＤに相当する時間より短くなる範囲では周期ｉ＋１でのタイミングパルスのタイミング設定が不可能となる。即ち、同図にハッチングで示すように、タイミングジェネレータ２の設定処理待ち時間分のタイミング設定禁止領域（タイミングデッドゾーン）が生じる。
勿論、周期毎にパルスのタイミングが変化しても、パルスの間隔が上述の時間遅れＴＤを越える範囲であれば、問題はない。
【０００８】
図１８は上述したタイミングデッドゾーンの問題を解消するべく考案されたタイミング発生装置の構成図である。ここでは、１個のピン４（フォーマッタ３）に対して一対の２個のタイミングジェネレータ２ａ、２ｂを設けている。５（５１ａ、５１ｂ、・・・５Ｎａ、５Ｎｂの総称）は入力されるイネーブル信号のレベルによってタイミングジェネレータ２の動作可能状態／動作停止状態の切換を行うイネーブル回路、６（６１、・・・６Ｎの総称）は各一対のタイミングジェネレータ２の切換を行うインターリーブ回路である。
【０００９】
図１８のタイミング発生装置では、基準信号発生部１からのチェンジ（Change）信号に基づき、動作可能状態とするタイミングジェネレータ２として、周期毎に２ａ、２ｂの一方を交互に切り換える。
これによって、個々のタイミングジェネレータ２は、次に発生すべきパルスのタイミングまでに少なくとも１周期分の時間が確保されることになるので、タイミングデッドゾーンの問題が解消される訳である。
【００１０】
【発明が解決しようとする課題】
従来の場合、図１６に示すタイミング発生装置では、タイミングジェネレータ２の必要数を１ピンに対して１個にとどめることができるが、タイミングオンザフライで、次周期のタイミングパルスまでの間隔に何ら制限が設けられない場合には、タイミングデッドゾーンの存在のために、所望のタイミング設定が不可能となる。
一方、上記問題を解消する図１８に示すタイミング発生装置では、１ピン当り、２個のタイミングジェネレータ２が必要となり、装置の基板の実装部品数が増加して消費電力の増加、基板サイズの増大を引き起こすとともに、装置の価格も上昇するという問題点があった。
【００１１】
この発明は以上のような問題点を解消するためになされたもので、１ピン当りのタイミングジェネレータを１個とした構成で、一定の範囲でのタイミングオンザフライによるタイミング設定を可能とするタイミング発生装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
請求項１に係る半導体試験装置のタイミング発生装置は、周期毎に所望のタイミングパルスを発生するＮ（Ｎは２以上の整数）個のタイミングジェネレータ、上記タイミングジェネレータ毎に設けられ上記タイミングジェネレータからのタイミングパルスを入力し所望の波形を形成して出力ピンに送出するＮ個のフォーマッタ、および上記タイミングパルスのタイミングが上記周期毎に変化しないかまたは次周期のタイミングパルスまでの間隔が所定の値以上となる範囲で変化する第１のモードでは、上記全タイミングジェネレータを動作可能状態としかつ上記各タイミングジェネレータの出力を対応する各１個のフォーマッタへのみ送出し、上記タイミングパルスのタイミングが次周期のタイミングパルスまでの間隔に何ら制限されることなく上記周期毎に変化する第２のモードでは、上記周期毎に順次異なるタイミングジェネレータを選択接続して当該１個のタイミングジェネレータのみを動作可能状態としかつ上記当該１個のタイミングジェネレータの出力を上記全フォーマッタへ並列に送出する切換制御装置を備えたものである。
【００１３】
また、請求項２に係る半導体試験装置のタイミング発生装置は、請求項１において、その切換制御装置は、タイミングジェネレータ毎に設けられイネーブル信号の入力によって当該タイミングジェネレータを動作可能状態とするイネーブル回路、第１のモードと第２のモードとでそのレベルが変化するモード信号を発生するモード信号発生回路、周期毎にそのレベルが変化するチェンジ信号を発生するチェンジ信号発生回路、上記モード信号が第１のモードのレベルのときは上記全イネーブル回路にイネーブル信号を送出し、上記モード信号が第２のモードのレベルのときは上記チェンジ信号のレベルの変化毎に順次異なるイネーブル回路を選択し当該１個のイネーブル回路にイネーブル信号を順次送出するイネーブル信号作成回路、および上記タイミングジェネレータ毎に接続され一方の入力端に当該タイミングジェネレータからの出力が入力され他方の入力端に上記モード信号が入力されるＮ個のオア回路と上記タイミングジェネレータ毎に接続され１個の入力端に当該タイミングジェネレータからの出力が入力され残りの入力端に当該タイミングジェネレータを除く残りのタイミングジェネレータに接続された上記オア回路からの出力が入力され出力端が当該タイミングジェネレータに対応するフォーマッタに接続されたＮ個のアンド回路とからなるインターリーブ制御回路を備えたものである。
【００１４】
また、請求項３に係る半導体試験装置のタイミング発生装置は、請求項２において、タイミングジェネレータ毎に設けられ当該タイミングジェネレータと上記当該タイミングジェネレータに対応するフォーマッタとの間に挿入接続されたＮ個の第２のオア回路を備えたものである。
【００１５】
また、請求項４に係る半導体試験装置のタイミング発生装置は、請求項１のＮが３以上の場合において、切換制御装置は、タイミングジェネレータ毎に設けられイネーブル信号の入力によって当該タイミングジェネレータを動作可能状態とするイネーブル回路、第１のモードと第２のモードとでそのレベルが変化するモード信号を発生するモード信号発生回路、周期毎にそのレベルが変化するチェンジ信号を発生するチェンジ信号発生回路、上記モード信号が第１のモードのレベルのときは上記全イネーブル回路にイネーブル信号を送出し、上記モード信号が第２のモードのレベルのときは上記チェンジ信号のレベルの変化毎に順次異なるイネーブル回路を選択し当該１個のイネーブル回路にイネーブル信号を順次送出するイネーブル信号作成回路、および第ｎ（ｎは１からＮまで変化する整数）番目を除く残り（Ｎ−１）個の上記タイミングジェネレータからの出力が入力されるＮ個の第１のアンド回路と上記第１のアンド回路毎に設けられ一方の入力端に当該第１のアンド回路からの出力が入力され他方の入力端に上記モード信号が入力されるＮ個のオア回路と上記タイミングジェネレータ毎に接続され一方の入力端に当該タイミングジェネレータからの出力が入力され他方の入力端に上記当該タイミングジェネレータからの出力がその入力から除かれている上記第１のアンド回路に接続された上記オア回路からの出力が入力され出力端が当該タイミングジェネレータに対応するフォーマッタに接続されたＮ個の第２のアンド回路とからなるインターリーブ制御回路を備えたものである。
【００１６】
また、請求項５に係る半導体試験装置のタイミング発生装置は、請求項４において、タイミングジェネレータ毎に設けられ当該タイミングジェネレータと上記当該タイミングジェネレータに対応するフォーマッタとの間に挿入接続された、その入力端が互いに並列に接続されたＮ個の第３のアンド回路および上記各第３のアンド回路と直列に接続されたＮ個の第２のオア回路を備えたものである。
【００１７】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１におけるタイミング発生装置を示す構成図である。図は２ピンに出力するもので、従来と同一部分には同一符号を付すことで個々の説明は省略する。図において、７は図示はしていないが、ＣＰＵからの制御信号に基づき第１のモードか第２のモードかのモード信号を発生するモード信号発生回路である。ここで、第１のモードは、モード信号の”Ｈ”レベルが相当し、タイミングパルスのタイミングが周期毎に変化しないかまたは次周期のタイミングパルスまでの間隔が所定の値（既述したＴＤが相当）以上となる範囲で変化する場合が該当する。第２のモードは、モード信号の”Ｌ”レベルが相当し、タイミングパルスのタイミングが次周期のタイミングパルスまでの間隔に何ら制限されることなく周期毎に変化する場合が該当する。
【００１８】
８は、基準信号発生部１からのChange信号（周期毎に”Ｈ”レベルと”Ｌ”レベルを交互に繰り返す）とモード信号発生回路７からのモード信号とに基づき各イネーブル回路５１、５２にイネーブル信号を送出するイネーブル信号作成回路で、ＮＯＴ回路８０１およびＮＯＲ回路８０２、８０３を備えている。９はＯＲ回路９０１、９０２、９０３、９０４およびＡＮＤ回路９０５、９０６からなるインターリーブ制御回路で、モード信号発生回路７からのモード信号に基づき、タイミングジェネレータ２１、２２からのタイミングパルスをそのままそれぞれフォーマッタ３１、３２へ送出するインターリーブＯＦＦの信号伝送形態と、タイミングジェネレータ２１、２２のいずれかからのタイミングパルスを両方のフォーマッタ３１、３２へ送出するインターリーブＯＮの信号伝送形態との切換えを行う。
【００１９】
次に動作について説明する。先ず、第１のモードで処理される場合の動作を図２、図３に基づいて説明する。この場合、モード信号発生回路７からのモード信号は第１のモードに該当する”Ｈ”レベルに固定される（図３（ａ）、また図２では点線で示す）。また、イネーブル回路５はその入力信号が”Ｌ”レベルのとき該当のタイミングジェネレータ２を動作可能状態（図２ではＴＧＯＮと表示）とする構成となっている。従って、図３（ｃ）（ｄ）に示すように、この第１のモードにおいては、イネーブル信号作成回路８はChange信号の如何にかかわらず、両イネーブル回路５１、５２へは常に”Ｌ”レベル信号を送出し、両タイミングジェネレータ２１、２２を常時動作可能状態としている。
また、インターリーブ制御回路９では、そのＯＲ回路９０１、９０２はいずれもその一方の入力端が”Ｈ”レベルに保たれるので、両ＯＲ回路９０１、９０２の出力端は”Ｈ”レベルに保たれる。
【００２０】
ところで、各タイミングジェネレータ２１、２２からのタイミング信号は、常時”Ｈ”レベルで、パルスの部分が”Ｌ”レベルになる波形を設定している。従って、図３に示すように、タイミングジェネレータ２１（ＴＧ  ＮＯ．１）から出力されたタイミングパルスはそのままフォーマッタ３１に伝達され（図３（ｇ））、このフォーマッタ３１で波形整形された信号がピン４１に送出される。また、タイミングジェネレータ２２（ＴＧ  ＮＯ．２）から出力されたタイミングパルスはそのままフォーマッタ３２に伝達され（図３（ｈ））、このフォーマッタ３２で波形整形された信号がピン４２に送出される。
そして、各タイミングジェネレータ２１、２２の出力は、互いに独立で、それぞれ独自の異なる（勿論、同一でもよい）タイミングでの処理が可能となる。
【００２１】
次に、第２のモードで処理される場合の動作を図４、図５に基づいて説明する。この場合、モード信号発生回路７からのモード信号は第２のモードに該当する”Ｌ”レベルに固定される（図５（ａ））。従って、図５（ｃ）（ｄ）に示すように、イネーブル信号作成回路８はChange信号に応答し、周期毎に、イネーブル回路５１と５２とへ送出するイネーブル信号を交互に”Ｌ”レベルとするので、タイミングジェネレータ２１と２２とが１周期づれてＯＮ／ＯＦＦの状態を繰り返す。
【００２２】
図５に示す周期１では、タイミングジェネレータ２１（ＴＧ  ＮＯ．１）がＯＮ、タイミングジェネレータ２２（ＴＧ  ＮＯ．２）がＯＦＦの状態にある。ここで、ＴＧ  ＮＯ．１がタイミングパルスを出力すると（図５（ｅ））、インターリーブ制御回路９の回路構成からそのパルスはＴＧ  ＮＯ．１−ＯＲ回路９０３−ＡＮＤ回路９０５のルートでフォーマッタ３１へ送出される（図５（ｇ））と同時に、ＴＧ  ＮＯ．１−ＯＲ回路９０１−ＡＮＤ回路９０６のルートでフォーマッタ３２へ送出される（図５（ｈ））。
即ち、周期１では１個のタイミングジェネレータ２１からのタイミングパルスが２個のフォーマッタ３１、３２に同時に送出される。同様の要領で、周期２では、ＯＮ状態である１個のタイミングジェネレータ２２からのタイミングパルスが２個のフォーマッタ３１、３２に同時に送出される。周期３以降も同様の動作を繰り返す。
【００２３】
従って、図５の特に周期１と２とで示すように、既述したタイミングオンザフライにより、発生すべきタイミングパルスの間隔が必要な時間（ＴＤ）より短くなる場合においても、個々のタイミングジェネレータ２１または２２から見れば必要な処理時間が確保されているので、所望のタイミングのパルスを発生させることができる。換言すれば、既述したタイミングデッドゾーンが存在しない、自由度の高いタイミング設定が可能となる。
以上のように、この発明では、第２のモードにおいて、両フォーマッタ３１、３２（ピン４１、４２）に同一タイミングのパルスを送出することができる。なお、このように、ＬＳＩ試験において、両ピン４１、４２に同一タイミングのタイミング信号を送出するケースとしては、２個の被測定デバイスを同時に試験する場合で両デバイスの同一ピンに信号を供給する場合や、メモリ等のデバイスにおけるアドレス信号用のＸ、Ｙ一対のピンに信号を供給する場合等、多々存在し、本願発明はこれらのケースに活用されることになる。
【００２４】
ところで、従来の１個のピン当り１個のタイミングジェネレータ２を設けてそれぞれ独立に処理する場合、即ち、本願発明では図２に示したインターリーブＯＦＦとした状態に相当するが、２ピンに同一タイミングのパルスを送出しようとしても、既述したタイミングデッドゾーンの問題があり、タイミングパルスの発生間隔に制限のない第２のモードでは所望の処理ができない。図６はこの様子を参考までに示したものである。ハッチングの部分はタイミングデッドゾーンを示す。
【００２５】
なお、以上ではインターリーブ制御回路９のＯＲ回路９０３、９０４について特に説明をしなかったが、特に、インターリーブＯＮ時、いずれか一方のタイミングジェネレータ２からのパルスが、当該タイミングジェネレータ２に対応するフォーマッタ３へ伝達されるまでの時間遅れと他方のフォーマッタ３へ伝達されるまでの時間遅れとを厳密に一致させるために挿入するものである。
【００２６】
実施の形態２．
図７はこの発明の実施の形態２におけるタイミング発生装置を示す構成図で、３ピンに対応したものである。先の実施の形態１の場合と同一または相当する部分については、同一符号を付して詳細な説明は省略する。
なお、３ピン構成が必要となるのは以下の事情による。即ち、近年の被測定デバイスは、高速動作の傾向にあり、ＬＳＩ試験装置によるテストを行う上で、周期の最小時間は増々小さくなる傾向にある。従って、既述したタイミングデッドゾーンの時間帯より周期が小さく設定するケースが生じ、このような場合に３ピン構成が必要となる。
【００２７】
図において、１０はチェンジ信号発生回路で、基準信号発生部１からのＤ0（周期）信号に基づき３個のChange信号Ｑ１、Ｑ２、Ｑ３を作成してイネーブル信号作成回路８へ送出する。図８はこのチェンジ信号発生回路１０の内部構成図で、３個のフリップフロップ回路、２個のＡＮＤ回路およびＯＲ回路からなり、図９に示すように、周期が進むにつれて、その”Ｈ”レベルが順次ずれていくように、３個のChange信号Ｑ１、Ｑ２、Ｑ３を発生する。
【００２８】
また、イネーブル信号作成回路８は３個のＮＯＲ回路８０４〜８０６から構成されている。更に、インターリーブ制御回路９は６個のＯＲ回路９０７〜９１２、および９個のＡＮＤ回路９１３〜９２１から構成されている。なお、この内、ＡＮＤ回路９１６〜９１８およびＯＲ回路９１０〜９１２は遅れ時間調整用である。
【００２９】
次に動作について説明する。先ず、第１のモードでは、図１０、図１１（ａ）に示すように、モード信号発生回路７からのモード信号が”Ｈ”レベルに固定される。従って、Change信号Ｑ１、Ｑ２、Ｑ３のレベルの如何にかかわらず、イネーブル信号作成回路８からのイネーブル信号は”Ｌ”レベルとなり、各タイミングジェネレータ２１、２２、２３はいずれもＯＮとなる（図１１（ｅ）〜（ｇ））。
また、インターリーブ制御回路９では、そのＯＲ回路９０７、９０８、９０９はいずれもその一方の入力端が”Ｈ”レベルに保たれるので、それらＯＲ回路９０７、９０８、９０９の出力端は”Ｈ”レベルに保たれる。
【００３０】
従って、タイミングジェネレータ２１（ＴＧ  ＮＯ．１）からのタイミングパルスはそのままフォーマッタ３１に伝達され（図１１（ｋ））、タイミングジェネレータ２２（ＴＧ  ＮＯ．２）からのタイミングパルスはそのままフォーマッタ３２に伝達され（図１１（ｌ））、またタイミングジェネレータ２３（ＴＧ  ＮＯ．３）からのタイミングパルスはそのままフォーマッタ３３に伝達される（図１１（ｍ））。
以上のように、３個のタイミングジェネレータ２１、２２、２３の出力は互いに独立で、それぞれ独自の異なるタイミングでの処理が可能となる。
【００３１】
次に第２のモードでは、図１２、図１３（ａ）に示すように、モード信号発生回路７からのモード信号が”Ｌ”レベルに固定される。この結果、イネーブル信号作成回路８においては、チェンジ信号発生回路１０からChange信号が”Ｈ”レベルとなる出力に接続されたイネーブル回路５へのイネーブル信号が”Ｌ”レベルとなり、当該イネーブル回路５のタイミングジェネレータ２が動作可能状態（ＯＮ）となる。
【００３２】
従って、図１３に示す周期１では、ＴＧ  ＮＯ．１がＯＮ、ＴＧ  ＮＯ．２、ＮＯ．３がＯＦＦの状態にある。ここで、ＴＧ  ＮＯ．１がタイミングパルスを出力すると（図１３（ｈ））、インターリーブ制御回路９の回路構成からそのパルスはＴＧ  ＮＯ．１−ＡＮＤ回路９１６−ＯＲ回路９１０−ＡＮＤ回路９１９のルートでフォーマッタ３１へ送出される（図１３（ｋ））。そして、それと同時に、ＴＧ  ＮＯ．１−ＡＮＤ回路９１３−ＯＲ回路９０７−ＡＮＤ回路９２０のルートでフォーマッタ３２へ送出され（図１３（ｌ））、また、ＴＧ  ＮＯ．１−ＡＮＤ回路９１５−ＯＲ回路９０９−ＡＮＤ回路９２１のルートでフォーマッタ３３へ送出される（図１３（ｍ））。
即ち、周期１では、１個のタイミングジェネレータ２１からのタイミングパルスが３個のフォーマッタ３１、３２、３３に同時に送出される。同様の要領で、周期２では、ＯＮ状態である１個のタイミングジェネレータ２２からのタイミングパルスが、また、周期３では、ＯＮ状態にある１個のタイミングジェネレータ２３からのタイミングパルスがそれぞれ３個のフォーマッタ３１、３２、３３に同時に送出される。
【００３３】
従って、図１３に例示するように、タイミングオンサフライにより、発生すべきタイミングパルスの間隔が必要な時間（ＴＤ）より短くなる場合においても、個々のタイミングジェネレータ２１、２２または２３から見れば必要な処理時間が確保されているので、所望のタイミングパルスを発生させることができる。換言すれば、既述したタイミングデッドゾーンが存在せず自由度の高い、３ピン同一タイミングの設定が可能となる訳である。
なお、図１４は、インターリーブＯＦＦのモードで３ピンに同一タイミングのパルスを発生しようとすると、いわゆるタイミングデッドゾーンが存在することを説明するもので、図６と同様の趣旨のものであり、それ以上の説明は省略する。
【００３４】
なお、以上の実施の形態例では、それぞれ２ピンまたは３ピンへタイミング信号を出力するタイミング発生装置について説明したが、それより多いピン数を備えたものへの適用も可能である。即ち、図１のタイミング発生装置をＮ個のピン４１〜４Ｎへ出力可能なものに拡張するには、タイミングジェネレータ２、イネーブル回路５、フォーマッタ３をそれぞれＮ個備えるとともに、イネーブル信号作成回路８としては、第１のモードでは全タイミングジェネレータ２をＯＮ状態とし、第２のモードでは周期毎に順次異なるタイミングジェネレータ２をＯＮ状態とさせるイネーブル信号を発生するものとする。そして、インターリーブ制御回路９としては、タイミングジェネレータ２毎に接続され一方の入力端に当該タイミングジェネレータ２からの出力が入力され他方の入力端にモード信号が入力されるＮ個のＯＲ回路（図１では９０１、９０２が該当する）と、タイミングジェネレータ２毎に接続され１個の入力端に当該タイミングジェネレータ２からの出力が入力され残りの入力端に当該タイミングジェネレータ２を除く残りのタイミングジェネレータ２に接続されたＯＲ回路からの出力が入力され出力端が当該タイミングジェネレータ２に対応するフォーマッタ３に接続されたＮ個のＡＮＤ回路（図１では９０５、９０６が該当する）とを備えたものとすればよい。
【００３５】
また、図７のタイミング発生装置をＮ個のピン４１〜４Ｎへ出力可能なものに拡張するには、上記したと同様のタイミングジェネレータ２、イネーブル回路５、フォーマッタ３およびイネーブル信号作成回路８を備えるとともに、インターリーブ制御回路９として、第ｎ（ｎは１からＮまで変化する整数）番目を除く残り（Ｎ−１）個のタイミングジェネレータ２からの出力が入力されるＮ個の第１のＡＮＤ回路（図７では９１３〜９１５が該当する）と、第１のＡＮＤ回路毎に設けられ一方の入力端に当該第１のＡＮＤ回路からの出力が入力され他方の入力端にモード信号が入力されるＮ個のＯＲ回路（図７では９０７〜９０９が該当する）と、タイミングジェネレータ２毎に接続され一方の入力端に当該タイミングジェネレータ２からの出力が入力され他方の入力端に当該タイミングジェネレータ２からの出力がその入力から除かれている第１のＡＮＤ回路に接続されたＯＲ回路からの出力が入力され出力端が当該タイミングジェネレータ２に対応するフォーマッタ３に接続されたＮ個の第２のＡＮＤ回路（図７では９１９〜９２１が該当する）とを備えたものとすればよい。
【００３６】
【発明の効果】
以上のように、請求項１に係る半導体試験装置のタイミング発生装置は、周期毎に所望のタイミングパルスを発生するＮ（Ｎは２以上の整数）個のタイミングジェネレータ、上記タイミングジェネレータ毎に設けられ上記タイミングジェネレータからのタイミングパルスを入力し所望の波形を形成して出力ピンに送出するＮ個のフォーマッタ、および上記タイミングパルスのタイミングが上記周期毎に変化しないかまたは次周期のタイミングパルスまでの間隔が所定の値以上となる範囲で変化する第１のモードでは、上記全タイミングジェネレータを動作可能状態としかつ上記各タイミングジェネレータの出力を対応する各１個のフォーマッタへのみ送出し、上記タイミングパルスのタイミングが次周期のタイミングパルスまでの間隔に何ら制限されることなく上記周期毎に変化する第２のモードでは、上記周期毎に順次異なるタイミングジェネレータを選択接続して当該１個のタイミングジェネレータのみを動作可能状態としかつ上記当該１個のタイミングジェネレータの出力を上記全フォーマッタへ並列に送出する切換制御装置を備えたので、上記第１のモードでは、タイミングが相互に独立したＮ個のタイミング信号を各出力ピンへ送出することができ、上記第２のモードでは、タイミングデッドゾーンが存在せず、自由な設定時間で同一タイミングのタイミング信号をＮ個の各出力ピンへ送出することができる。
【００３７】
また、請求項２に係る半導体試験装置のタイミング発生装置の切換制御装置は、タイミングジェネレータ毎に設けられイネーブル信号の入力によって当該タイミングジェネレータを動作可能状態とするイネーブル回路、第１のモードと第２のモードとでそのレベルが変化するモード信号を発生するモード信号発生回路、周期毎にそのレベルが変化するチェンジ信号を発生するチェンジ信号発生回路、上記モード信号が第１のモードのレベルのときは上記全イネーブル回路にイネーブル信号を送出し、上記モード信号が第２のモードのレベルのときは上記チェンジ信号のレベルの変化毎に順次異なるイネーブル回路を選択し当該１個のイネーブル回路にイネーブル信号を順次送出するイネーブル信号作成回路、および上記タイミングジェネレータ毎に接続され一方の入力端に当該タイミングジェネレータからの出力が入力され他方の入力端に上記モード信号が入力されるＮ個のオア回路と上記タイミングジェネレータ毎に接続され１個の入力端に当該タイミングジェネレータからの出力が入力され残りの入力端に当該タイミングジェネレータを除く残りのタイミングジェネレータに接続された上記オア回路からの出力が入力され出力端が当該タイミングジェネレータに対応するフォーマッタに接続されたＮ個のアンド回路とからなるインターリーブ制御回路を備えたので、その具体的な回路を実現して確実な動作が得られる。
【００３８】
また、請求項３に係る半導体試験装置のタイミング発生装置は、そのタイミングジェネレータ毎に設けられ当該タイミングジェネレータと上記当該タイミングジェネレータに対応するフォーマッタとの間に挿入接続されたＮ個の第２のオア回路を備えたので、各フォーマッタへの伝送時間の同一性がより確実となる。
【００３９】
また、請求項４に係る半導体試験装置のタイミング発生装置は、Ｎが３以上の場合において、切換制御装置は、タイミングジェネレータ毎に設けられイネーブル信号の入力によって当該タイミングジェネレータを動作可能状態とするイネーブル回路、第１のモードと第２のモードとでそのレベルが変化するモード信号を発生するモード信号発生回路、周期毎にそのレベルが変化するチェンジ信号を発生するチェンジ信号発生回路、上記モード信号が第１のモードのレベルのときは上記全イネーブル回路にイネーブル信号を送出し、上記モード信号が第２のモードのレベルのときは上記チェンジ信号のレベルの変化毎に順次異なるイネーブル回路を選択し当該１個のイネーブル回路にイネーブル信号を順次送出するイネーブル信号作成回路、および第ｎ（ｎは１からＮまで変化する整数）番目を除く残り（Ｎ−１）個の上記タイミングジェネレータからの出力が入力されるＮ個の第１のアンド回路と上記第１のアンド回路毎に設けられ一方の入力端に当該第１のアンド回路からの出力が入力され他方の入力端に上記モード信号が入力されるＮ個のオア回路と上記タイミングジェネレータ毎に接続され一方の入力端に当該タイミングジェネレータからの出力が入力され他方の入力端に上記当該タイミングジェネレータからの出力がその入力から除かれている上記第１のアンド回路に接続された上記オア回路からの出力が入力され出力端が当該タイミングジェネレータに対応するフォーマッタに接続されたＮ個の第２のアンド回路とからなるインターリーブ制御回路を備えたので、その具体的な回路を実現して確実な動作が得られる。
【００４０】
また、請求項５に係る半導体試験装置のタイミング発生装置は、そのタイミングジェネレータ毎に設けられ当該タイミングジェネレータと上記当該タイミングジェネレータに対応するフォーマッタとの間に挿入接続された、その入力端が互いに並列に接続されたＮ個の第３のアンド回路および上記各第３のアンド回路と直列に接続されたＮ個の第２のオア回路を備えたので、各フォーマッタへの伝送時間の同一性がより確実となる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１におけるタイミング発生装置を示す構成図である。
【図２】  図１の装置の第１のモードの動作を説明する図である。
【図３】  図２における動作波形を示すタイミングチャートである。
【図４】  図１の装置の第２のモードの動作を説明する図である。
【図５】  図４における動作波形を示すタイミングチャートである。
【図６】  図１の装置において、インターリーブをＯＦＦした状態で各ピンに同一タイミングの信号を出力する場合の動作波形を示すタイミングチャートである。
【図７】  この発明の実施の形態２におけるタイミング発生装置を示す構成図である。
【図８】  図７のチェンジ信号発生回路１０の内部構成を示す図である。
【図９】  図８のチェンジ信号発生回路１０の動作波形を示すタイミングチャートである。
【図１０】  図７の装置の第１のモードの動作を説明する図である。
【図１１】  図１０における動作波形を示すタイミングチャートである。
【図１２】  図７の装置の第２のモードの動作を説明する図である。
【図１３】  図１２における動作波形を示すタイミングチャートである。
【図１４】  図７の装置において、インターリーブをＯＦＦした状態で各ピンに同一タイミングの信号を出力する場合の動作波形を示すタイミングチャートである。
【図１５】  従来からの一般的なＬＳＩ試験装置の回路構成を示す図である。
【図１６】  従来のタイミング発生装置を示す構成図である。
【図１７】  タイミングデッドゾーンを説明するためのタイミングチャートである。
【図１８】  インターリーブ回路を用いた従来のタイミング発生装置を示す構成図である。
【符号の説明】
１  基準信号発生部、２．２１〜２Ｎ  タイミングジェネレータ、
３．３１〜３Ｎ  フォーマッタ、４．４１〜４Ｎ  ピン、
５．５１〜５Ｎ  イネーブル回路、７  モード信号発生回路、
８  イネーブル信号作成回路、９  インターリーブ制御回路、
９０１，９０２，９０７〜９０９  オア回路としてのＯＲ回路、
９０３，９０４，９１０〜９１２  第２のオア回路としてのＯＲ回路、
９０５，９０６  アンド回路としてのＡＮＤ回路、
９１３〜９１５  第１のアンド回路としてのＡＮＤ回路、
９１９〜９２１  第２のアンド回路としてのＡＮＤ回路、
９１６〜９１８  第３のアンド回路としてのＡＮＤ回路、
１０  チェンジ信号発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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