(57)【特許請求の範囲】
【請求項１】
予備の行ラインおよび列ラインを有するＤＲＡＭの欠陥救済判定回路であって、
予備の行ラインまたは列ラインに予め割り当てられたアドレスを表すプログラム情報を保持するプログラム情報保持回路と、
リードまたはライトのオペレーションにおいてアクセスする行ラインおよび列ラインのアドレス情報を更新し保持するアドレス情報更新保持回路であって、アドレスストローブ信号に応じて入力されるアドレス情報を保持し、プログラム情報ストローブ信号に応じてプログラム情報保持回路からのプログラム情報を保持し、これら２つの情報をアドレス情報として選択的に出力するアドレス情報更新保持回路と、
プログラム情報保持回路から出力されるプログラム情報とアドレス情報更新保持回路から出力されるアドレス情報を比較して、アクセスする行ラインまたは列ラインを予備の行ラインまたは列ラインに置き換えるか否かを判定する比較判定回路であって、プログラム情報とアドレス情報を受け取る複数の排他的ＯＲ回路と該排他的ＯＲ回路の各々の出力を受け取る複数のＦＥＴからなるダイナミックＯＲ回路を有する比較判定回路と、
を含むＤＲＡＭの欠陥救済判定回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般的には、半導体メモリの欠陥救済判定回路および方法に関し、さらに詳しく言えば、予備の行ラインおよび列ライン（ビットラインおよびワードライン）を有する半導体メモリの欠陥セルまたはラインを予備のライン（セル）に置き換えることを判定するための回路および方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体メモリ製品の多くは、予備の行ラインおよび列ライン（ビットラインおよびワードライン）を設け、これらの予備の行ラインまたは列ラインを障害（欠陥）が発生した行ラインまたは列ラインと置き換えることにより、メモリ製品の歩留まりを高める、いわゆる欠陥救済方式を採用している。欠陥救済判定回路は、アクセスされたアドレスと予備の行ラインおよび列ラインに予め割り当てられたアドレスとを比較して予備ラインへの置き換えをするか否かを判定するための回路である。
【０００３】
図１は従来の欠陥救済判定回路の例を示した図である。図１の回路１はメモリの製品テスト時に欠陥であると判定されたアドレスをフューズ等を用いて予めプログラムされた情報（以下、プログラム情報と呼ぶ）として保持する回路である。回路２はリードまたはライトのオペレーション時にアクセス（入力）されたアドレスをアドレス情報として更新し保持する回路である。入力されるアドレス情報の数はメモリの構成に依存して変わるが、通常１０から１４必要となる。回路３は回路１から出力されるプログラム情報と回路２から出力されるアドレス情報を比較し予備ラインを選択するか否かを判定する回路である。
【０００４】
図２は図１の比較判定回路３の構成を示す図である。図２では、回路１から出力されるプログラム情報（ｉ）と回路２から出力されるアドレス情報（ｉ）が排他的ＮＯＲ回路４で比較される。そして、比較結果がＮＡＮＤ回路およびＮＯＲ回路からなる組み合わせ回路５で合計され、その全てが一致した場合に予備ラインに置き換える結果が出力される。
【０００５】
図２の比較判定回路３では、通常論理ゲートからなる組み合わせ回路および使用するトランジスタサイズの最適化をおこなっている。しかしながら、入力数が１０乃至１４と多いために、図２のように組み合わせ回路５として最低３段の論理ゲートが必要となる。その結果、比較判定結果の出力に時間がかかるという問題がある。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、高速に動作する半導体メモリの欠陥救済判定回路および方法を提供することである。
【０００７】
本発明の目的は、回路面積をほとんど増加させることなく、高速に動作する半導体メモリの欠陥救済判定回路および方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の回路によれば、予備の行ラインおよび列ラインを有するＤＲＡＭの欠陥救済判定回路であって、
予備の行ラインまたは列ラインに予め割り当てられたアドレスを表すプログラム情報を保持するプログラム情報保持回路と、
リードまたはライトのオペレーションにおいてアクセスする行ラインおよび列ラインのアドレス情報を更新し保持するアドレス情報更新保持回路であって、アドレスストローブ信号に応じて入力されるアドレス情報を保持し、プログラム情報ストローブ信号に応じてプログラム情報保持回路からのプログラム情報を保持し、これら２つの情報をアドレス情報として選択的に出力するアドレス情報更新保持回路と、
プログラム情報保持回路から出力されるプログラム情報とアドレス情報更新保持回路から出力されるアドレス情報を比較して、アクセスする行ラインまたは列ラインを予備の行ラインまたは列ラインに置き換えるか否かを判定する比較判定回路であって、プログラム情報とアドレス情報を受け取る複数の排他的ＯＲ回路と該排他的ＯＲ回路の各々の出力を受け取る複数のＦＥＴからなるダイナミックＯＲ回路を有する比較判定回路と、を含むＤＲＡＭの欠陥救済判定回路が提供される。
【００１０】
【発明の実施の形態】
図３は本発明の半導体メモリの欠陥救済判定回路の一実施例を示した図である。図３の回路は３つの回路１、２’、３’から構成される。回路１は、予備の行ラインまたは列ラインに予め割り当てられたアドレスを表すプログラム情報を保持するプログラム情報保持回路である。回路１は図２の回路１と同様な機能を有する回路が使用できる。回路２’はリードまたはライトのオペレーションにおいてアクセスする行ラインおよび列ラインのアドレス情報を更新し保持するアドレス情報更新保持回路である。このアドレス情報更新保持回路回路２’は、図２の従来の回路２にはない、前のオペレーションの終了時にプログラム情報保持回路から出力されるプログラム情報を予めアドレス情報として保持する機能を有している。この機能を満たすために回路１の出力６が回路２’に入力されている。回路３’はプログラム情報保持回路から出力されるプログラム情報とアドレス情報更新保持回路から出力されるアドレス情報を比較して、アクセスする行ラインまたは列ラインを予備の行ラインまたは列ラインに置き換えるか否かを判定する比較判定回路である。
【００１１】
図３の本発明の欠陥救済判定回路は、以下にその詳細が示されるように、ＤＲＡＭ等の半導体メモリの一連のリードライト動作において準備期間として必要となるプりチャージ期間を有効に利用して欠陥救済判定の高速化を図ることに特徴がある。また、本発明の欠陥救済判定回路は、アドレス情報更新保持回路２’のアドレスを更新し保持する前に、前のオペレーションの終了時のプログラム情報保持回路１の出力（プログラム情報）を予めアドレス情報更新保持回路回路２’にアドレス情報として保持させることにより、比較判定回路３’の回路構成を単純化して比較判定の高速化を図ることに特徴がある。
【００１２】
図４は本発明の欠陥救済判定回路の動作に必要となる半導体メモリのタイミングチャートの例を示した図である。図４はＳＳＤＲＡＭのタイミング方式の例を示している。図４で、ＸＣＬＫ、ＸＣＭＤ，ＸＡＤＤはそれぞれ、外部入力クロック、外部入力コマンド、外部入力アドレスを示している。外部入力コマンドＸＣＭＤは、複数のピンからなり、それらの組み合わせで、ＰＲ（Precharge Command）、ＡＣＴ（Active Command）、ＷＴ（Write Command）、ＲＤ（Read Command）などが、アドレスといっしょに入力されるようになっている。なお メモリー製品では、通常電源入力後、まずＰＲ（Precharge Command）を入力することが、スペックで決められている。
【００１３】
ここで、図３の本発明の欠陥救済判定回路の動作の概要を説明する。
回路１には、予備の行ラインまたは列ラインに予め割り当てられたアドレスを表すプログラム情報が保持されている。まず 外部からのＰＲ（Precharge Command）に基つ゛き、プログラム情報ストローブ信号がチップ内部で作られる。この信号により、回路１のプログラム情報は回路２’に入力され、回路２’のアドレス情報を更新しアドレス情報として保持される。同時に回路２’のアドレス情報の出力となり、回路３’に入力される。また、図４に示されるように、このプログラム情報ストローブ信号からプリチャージ入力信号が作られる。プリチャージ入力信号は回路３’に入力されて回路３’の出力をプリチャージする。
【００１４】
外部からＡＣＴ（Active Command）が入力されると、ロウアドレスストローブ信号がチップ内部で作られる。同時に外部から入力されたロウアドレスは回路２’に取り込まれ保持される。保持されたロウアドレスは新たなアドレス情報として回路３’に入る。回路３’ではアドレス情報とプログラム情報との比較判定が行われる。その結果により、通常のワード（列）ラインまたは予備のワード（列）ラインが選択される。
【００１５】
また、ＡＣＴ（Active Command）の後に、ＷＴ（Write Command）またはＲＤ（Read Command）が入力されると、カラムアドレスストローブ信号がチップ内部で作られ、カラムアドレス用の欠陥救済判定が上記ロウアドレス用の欠陥救済判定と同じ動作で行われる。その結果により、通常のカラムラインまたは予備のカラムラインが選択される。プログラム情報ストローブ信号とプリチャージ入力信号はロウアドレス用カラムアドレス用とも同じ信号が使用される。なお、適用するメモリー製品がページモードを持つ製品の場合、複数のＷＴ（Write Command）またはＲＤ（Read Command）が、ＰＲ（Precharge Command）の前に入力される場合があるため、本発明の欠陥救済判定回路は、カラムアドレス用の欠陥救済判定回路には適用できない。しかしながら、ロウアドレスに対しては、プリチャージ動作が毎サイクル必要であるため、全ての製品への適用が可能である。
【００１６】
次に、本発明のアドレス情報更新保持回路２’と比較判定回路３’のより具体的な構成を示すと共に、これらの構成に基づく本発明の欠陥救済判定回路の動作について詳細に説明する。
【００１７】
図５は本発明のアドレス情報更新保持回路２’の構成を示す図である。図５は入力用のインバータ７、８と転送ゲート９、１０とインバータ１１、１２からなるラッチ回路と出力用インバータ１３から構成される。この回路２’はアドレス本数分必要となるので、１つの欠陥救済判定回路について１０乃至１４個必要である。ただし、インバータ７、８は１つの欠陥救済判定回路ブロックで共用できるので、従来の回路２に比べて新たに必要となる回路は、伝送ゲート１０と欠陥救済判定回路ブロックごとのインバータ８である。
【００１８】
回路２’の動作としては、まず図４のタイミングによりＰＲ（Precharge Command）がＬＯＷになると、すなわちプリチャージ期間がスタートすると、プログラム情報ストローブ信号がＬＯＷになり、インバータ８の出力により伝送ゲート１０がＯＮして導通する。その結果、回路１からのプログラム情報がラッチ回路１１、１２に保持されると同時にアドレス情報として出力用インバータ１３から出力される。また、図４のタイミングによりロウまたはカラムのアドレスストローブ信号がＬＯＷになると、インバータ７の出力により伝送ゲート９がＯＮして導通する。その結果、アドレス入力がラッチ回路１１、１２に保持されると同時にアドレス情報として出力用インバータ１３から出力される。
【００１９】
図６は本発明の比較判定回路３’の構成を示す図である。図６の回路は複数の排他的ＯＲ回路群１４とＮ型ＦＥＴ群からなるダイナミックＯＲ回路１５とプリチャージ用Ｐ型ＦＥＴからなるスイッチ１６から構成される。回路３’の動作としては、図４のタイミングによりＰＲ（Precharge Command）がＬＯＷになると、すなわちプリチャージ期間がスタートすると、上記したアドレス情報更新保持回路２’の動作により、回路１からのプログラム情報がアドレス情報更新保持回路２’からアドレス情報として排他的ＯＲ回路１４に入力される。また、回路１からは図３に示すように、直接プログラム情報が排他的ＯＲ回路１４に入力されている。したがって、回路１からのプログラム情報と回路２’からのアドレス情報は同じ情報として排他的ＯＲ回路１４に入力されることになる。排他的ＯＲ回路１４は入力が同じなのでＬＯＷを出力する。その結果、全てのＮ型ＦＥＴからなるスイッチ１５はＯＦＦ状態を維持する。この時、図４のタイミングによりプリチャージ入力信号がＬＯＷとなり、このＬＯＷ信号がプリチャージ用Ｐ型ＦＥＴからなるスイッチ１６に入力される。その結果、判定結果出力がＨＩＧＨとなる。
【００２０】
次にリードライト動作がスタートすると、外部より入力されたアドレスが上記した回路２’の動作により回路２’から新たなアドレス情報として出力される。回路２’からの新たなアドレス情報は排他的ＯＲ回路群１４に入力され、回路１からのからのプログラム情報と比較される。排他的ＯＲ回路群１４のいずれか１つの排他的ＯＲ回路において、アドレス情報とプログラム情報の不一致があると、その排他的ＯＲ回路の出力はＨＩＧＨとなる。その結果、その排他的ＯＲ回路に対応するＦＥＴ１６がＯＮして判定結果出力をＬＯＷとして更新する。
【００２１】
図６の本発明の比較判定回路３’は排他的ＯＲ回路１４とＮ型ＦＥＴからなる一段のダイナミックＯＲ回路から構成されている。ちなみに、この構成は本発明が
（１）プリチャージ期間を有効に利用すること、及び
（２）アドレス情報更新保持回路回路２’のアドレスを更新し保持する前に、前のオペレーションの終了時のプログラム情報保持回路１の出力（プログラム情報）を予めアドレス情報更新保持回路回路２’にアドレス情報として保持させること、
により得られる新規な構成である。したがって、図６の比較判定回路３’は、図２の従来の組み合わせ回路５として最低３段の論理ゲートが必要な比較判定回路に比べて論理ゲート数が少ないので、より高速に動作することができる。また、図５の本発明のアドレス情報更新保持回路２’で新たに必要となる伝送ゲート１０はＣＭＯＳ伝送ゲートで構成でき、かつ保持回路（ラッチ回路）は既存の回路を共有できるので、増加する回路面積は無視できるほど小さい。
【図面の簡単な説明】
【図１】従来の欠陥救済判定回路の例を示した図である。
【図２】図１の従来の比較判定回路３の構成を示す図である。
【図３】本発明の半導体メモリの欠陥救済判定回路の一実施例を示した図である。
【図４】本発明の欠陥救済判定回路の動作に必要となる半導体メモリのタイミングチャートの例を示した図である。
【図５】本発明のアドレス情報更新保持回路２’の構成を示す図である。
【図６】本発明の比較判定回路３’の構成を示す図である。
【符号の説明】
４  排他的ＮＯＲ回路
５  組み合わせ回路（論理ゲート）
６  出力線
７、８、１１、１２、１３  インバータ
９、１０  伝送ゲート
１４  排他的ＯＲ回路
１５  Ｎ型ＦＥＴからなるＯＲ回路
１６  プリチャージ用Ｐ型ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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