(57)【特許請求の範囲】
【請求項１】
リセット信号（Ｒｅｓｅｔ）の反転信号とプラス入力端子（ＩＮＰ）から入力される信号の論理積信号を出力するＡＮＤ回路（６１）と、
リセット信号（Ｒｅｓｅｔ）の反転信号とマイナス入力端子（ＩＮＮ）から入力される信号の反転信号の否定論理積信号を出力するＮＡＮＤ回路（６２）と、
駆動電源（Ｖｃｃ）がコレクタに接続され、前記ＡＮＤ回路（６１）の出力がベースに接続され、エミッタが可変電流源（３１）を介して共通電位に接続されたトランジスタ（Ｔｒ１）と、
駆動電源（Ｖｃｃ）がコレクタに接続され、前記ＮＡＮＤ回路（６２）の出力がベースに接続され、エミッタがスイッチ素子（ＳＷ２）と可変電流源（３２）を介して共通電位に接続されたトランジスタ（Ｔｒ２）と、
前記可変電流源（３１）及び前記可変電流源（３２）の電流吸い込み側の端子を接続するスイッチ素子（ＳＷ１）と、
前記リセット信号が立ち上がると一定時間、スイッチ素子ＳＷ１をオン、スイッチ素子ＳＷ２をオフさせ、一定時間が経過するとスイッチ素子ＳＷ１をオフ、スイッチ素子ＳＷ２をオンさせる制御信号を出力するスイッチ制御回路（７１）と、
前記トランジスタ（Ｔｒ１）のエミッタと前記可変電流源（３１）の共通接続点（ａ）に接続された出力端子（ＴＰ１）と、前記トランジスタ（Ｔｒ２）のエミッタと前記可変電流源（３２）の共通接続点（ｂ）に接続された出力端子（ＴＮ１）と、
前記共通接続点（ａ）と前記共通接続点（ｂ）の間に接続されたコンデンサ（Ｃ３）から成る入力バッファ回路（３０）と、
前記出力端子（ＴＰ１）と前記出力端子（ＴＮ１）から出力される信号の差動信号を出力する差動増幅器（４０）と、
前記差動増幅器（４０）の出力インピーダンスを低下させ、プラス出力端子（ＯＵＴＰ）とマイナス出力端子（ＯＵＴＮ）からパルス信号を出力する出力バッファ回路（５０）とを備えたことを特徴とする遅延時間可変回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたパルス波形を、任意の時間遅延させて出力する遅延時間可変回路に関するものである。
【０００２】
【従来の技術】
図１３は、従来の遅延時間可変回路の一例を示す回路図である。同図において、入力パルスは入力端子ＩＮＰと入力端子ＩＮＮを介して入力バッファ回路１０に入力される。この入力バッファ回路１０の出力がヒステリシスコンパレータ２０に入力され、このヒステリシスコンパレータ２０の出力が出力端子ＯＵＴＰ及び出力端子ＯＵＴＮから出力される。
【０００３】
入力バッファ回路１０は、駆動電源Ｖｃｃをコレクタに接続され、入力端子ＩＮＰをベースに接続され、エミッタを電流源１１を介して共通電位に接続されたトランジスタＴｒ１と、駆動電源Ｖｃｃをコレクタに接続され、入力端子ＩＮＮをベースに接続され、エミッタを電流源１２を介して共通電位に接続されたトランジスタＴｒ２を具備し、トランジスタＴｒ１のエミッタと電流源１１の共通接続点ａに接続された出力端子ＴＰ１と、トランジスタＴｒ２のエミッタと電流源１２の共通接続点ｂに接続された出力端子ＴＮ１と、共通接続点ａと共通電位を接続するコンデンサＣ１と、共通接続点ｂと共通電位を接続するコンデンサＣ２によって構成されている。
【０００４】
つまり、入力バッファ回路１０は、エミッタフォロア構成を成した２個のトランジスタＴｒ１、Ｔｒ２と、このトランジスタＴｒ１、Ｔｒ２のエミッタと共通電位を接続するコンデンサＣ１、Ｃ２によって構成されている。
【０００５】
ヒステリシスコンパレータ２０は、出力端子ＴＰ１と出力端子ＴＮ１から出力される信号に対して、予め定められたヒステリシスの範囲内の比較信号を発生し、これを出力端子ＯＵＴＰ及び出力端子ＯＵＴＮから出力する。
【０００６】
このように構成された従来の遅延時間可変回路の動作を図１４に示したタイミングチャートを用いて説明する。同図は、入力端子ＩＮＰと入力端子ＩＮＮから入力される入力パルス信号（１０１）と、共通接続点ａの信号波形（１０２）と共通接続点ｂの信号波形（１０３）と入力バッファ回路１０の出力信号（１０４）とヒステリシスコンパレータ２０の出力端子ＯＵＴＰ及び出力端子ＯＵＴＮから出力される出力信号（１０５）の関系を示すタイミングチャートである。
【０００７】
上述した構成の入力バッファ回路１０に入力パルス信号（１０１）を入力すると、共通電位に対する共通接続点ａとｂの信号波形は、コンデンサＣ１とＣ２の放電作用によって、図１４の信号波形（１０２）と信号波形（１０３）のように急峻な立ち上がりとなだらか立ち下がりをもった波形となる。
【０００８】
上記の信号波形（１０２）と信号波形（１０３）より、出力信号（１０４）に示すような差動信号が得られ、この出力信号（１０４）の波形をヒステリシスコンパレータ２０に予め定められたヒステリシスＨ１を用いて比較信号を求めることによって、出力端子ＯＵＴＰ及び出力端子ＯＵＴＮから、入力パルス信号（１０１）を遅延時間Ｔ１だけ遅らせた出力信号（１０５）を得ることが可能となる。
【０００９】
この遅延時間Ｔ１は、ヒステリシスコンパレータ２０のヒステリシスＨ１とコンデンサＣ１とＣ２の放電時間を変化させることによって調節することが可能である。
【００１０】
【発明が解決しようとする課題】
ところが、上記に説明した従来の遅延時間可変回路では、ヒステリシスコンパレータを用いるため、回路構成が複雑になるという問題点があった。また、遅延時間を決定するパラメータが、コンデンサの放電時間とヒステリシスコンパレータのヒステリシス幅の２つであったため、遅延時間の誤差が大きくなるという問題点もある。更に、従来の遅延時間可変回路では、入力信号を遅延させるためにコンデンサを用いているため遅延時間を長くするためには大容量のコンデンサが必要となるが、大容量のコンデンサを用いると大きなチャージ電流が必要となり、これがノイズの発生源になるという問題点がある。
【００１１】
本発明は、上記問題を解決するもので、簡単な回路で構成され、低ノイズ化を実現すると共に、遅延時間を外部から調整することが可能な遅延時間可変回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
このような目的を達成するために請求項１に記載の発明では、リセット信号（Ｒｅｓｅｔ）の反転信号とプラス入力端子（ＩＮＰ）から入力される信号の論理積信号を出力するＡＮＤ回路（６１）と、リセット信号（Ｒｅｓｅｔ）の反転信号とマイナス入力端子（ＩＮＮ）から入力される信号の反転信号の否定論理積信号を出力するＮＡＮＤ回路（６２）と、駆動電源（Ｖｃｃ）がコレクタに接続され、前記ＡＮＤ回路（６１）の出力がベースに接続され、エミッタが可変電流源（３１）を介して共通電位に接続されたトランジスタ（Ｔｒ１）と、駆動電源（Ｖｃｃ）がコレクタに接続され、前記ＮＡＮＤ回路（６２）の出力がベースに接続され、エミッタがスイッチ素子（ＳＷ２）と可変電流源（３２）を介して共通電位に接続されたトランジスタ（Ｔｒ２）と、前記可変電流源（３１）及び前記可変電流源（３２）の電流吸い込み側の端子を接続するスイッチ素子（ＳＷ１）と、前記リセット信号が立ち上がると一定時間、スイッチ素子ＳＷ１をオン、スイッチ素子ＳＷ２をオフさせ、一定時間が経過するとスイッチ素子ＳＷ１をオフ、スイッチ素子ＳＷ２をオンさせる制御信号を出力するスイッチ制御回路（７１）と、前記トランジスタ（Ｔｒ１）のエミッタと前記可変電流源（３１）の共通接続点（ａ）に接続された出力端子（ＴＰ１）と、前記トランジスタ（Ｔｒ２）のエミッタと前記可変電流源（３２）の共通接続点（ｂ）に接続された出力端子（ＴＮ１）と、前記共通接続点（ａ）と前記共通接続点（ｂ）の間に接続されたコンデンサ（Ｃ３）から成る入力バッファ回路（３０）と、前記出力端子（ＴＰ１）と前記出力端子（ＴＮ１）から出力される信号の差動信号を出力する差動増幅器（４０）と、前記差動増幅器（４０）の出力インピーダンスを低下させ、プラス出力端子（ＯＵＴＰ）とマイナス出力端子（ＯＵＴＮ）からパルス信号を出力する出力バッファ回路（５０）とを備えたことを特徴とするものである。
【００１３】
このような構成によれば、プラス入力端子及びマイナス入力端子から入力された入力パルスは入力バッファ回路のコンデンサの作用によって台形波に変換され、この台形波は差動増幅器によって急峻なエッジを持つパルス波形に整形される。そして、ここで整形されたパルス波形は出力バッファ回路によって出力インピーダンスを下げられ、出力端子から出力される。
【００１４】
入力バッファ回路で変換される台形波は、バイアス電流源として用いられた可変電流源回路の電流値を変化させることによって斜辺の傾きを変化させることが可能であり、この斜辺の傾きが出力パルスの遅延時間となる。従って請求項１に記載の発明では、可変電流源回路の電流値を変化させることによって出力パルスの遅延時間を自由に変化させることが可能となる。また、コンデンサに蓄えられた電荷を２個の電流源を介して放電し、瞬時に出力信号をリセットすることが可能なリセット回路付遅延時間可変回路を提供することが可能となる。
【００２１】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。図１は本発明に係る遅延時間可変回路の一実施例を示す回路図である。
【００２２】
図１において、入力パルスは入力端子ＩＮＰと入力端子ＩＮＮを介して入力バッファ回路３０に入力される。この入力バッファ回路３０の出力が差動増幅器４０に入力され、この差動増幅器４０の出力が出力バッファ回路５０に入力され、この出力バッファ回路５０の出力が出力端子ＯＵＴＰ及び出力端子ＯＵＴＮから出力される。
【００２３】
入力バッファ回路３０は、駆動電源Ｖｃｃをコレクタに接続され、入力端子ＩＮＰをベースに接続され、エミッタを可変電流源３１を介して共通電位に接続されたトランジスタＴｒ１と、駆動電源Ｖｃｃをコレクタに接続され、入力端子ＩＮＮをベースに接続され、エミッタを可変電流源３２を介して共通電位に接続されたトランジスタＴｒ２を具備し、トランジスタＴｒ１のエミッタと可変電流源３１の共通接続点ａに接続された出力端子ＴＰ１と、トランジスタＴｒ２のエミッタと可変電流源３２の共通接続点ｂに接続された出力端子ＴＮ１と、共通接続点ａと共通接続点ｂを接続するコンデンサＣ３によって構成されている。
【００２４】
つまり、入力バッファ回路３０は、従来例と同様にエミッタフォロア構成を成した２個のトランジスタＴｒ１、Ｔｒ２と、このトランジスタＴｒ１、Ｔｒ２のエミッタ間を接続するコンデンサＣ３によって構成されている。
【００２５】
差動増幅器４０は、トランジスタＴｒ３、Ｔｒ４と抵抗Ｒ１、Ｒ２と電流源４１から成る。トランジスタＴｒ３のベースには入力バッファ回路３０の出力端子ＴＰ１が接続され、トランジスタＴｒ４のベースには入力バッファ回路３０の出力端子ＴＮ１が接続される。またトランジスタＴｒ３、Ｔｒ４のエミッタは共通接続された後、電流源４１を介して共通電位に接続され、コレクタは抵抗Ｒ１、Ｒ２を介して駆動電源Ｖｃｃに接続される。このコレクタと抵抗の共通接続点ｃ，ｄが差動増幅器４０の出力端子ＴＰ２、ＴＮ２に接続される。
【００２６】
出力バッファ５０は、トランジスタＴｒ５、Ｔｒ６と電流源５１、５２から成る。トランジスタＴｒ５のベースには差動増幅器４０の出力端子ＴＰ２が接続され、トランジスタＴｒ６のベースには差動増幅器４０の出力端子ＴＮ２が接続される。またトランジスタＴｒ５のエミッタは電流源５１を介して共通電位に接続されコレクタは駆動電源Ｖｃｃに接続される。同様にトランジスタＴｒ６のエミッタは電流源５２を介して共通電位に接続されコレクタは駆動電源Ｖｃｃに接続される。
【００２７】
また、トランジスタＴｒ５のエミッタは出力端子ＯＵＴＮに接続され、トランジスタＴｒ６のエミッタは出力端子ＯＵＴＰに接続されている。
【００２８】
このように構成された従来の遅延時間可変回路の動作を図２に示したタイミングチャートを用いて説明する。同図は、入力端子ＩＮＰと入力端子ＩＮＮから入力される入力パルス信号（２０１）と、共通接続点ａの信号波形（２０２）と共通接続点ｂの信号波形（２０３）と入力バッファ回路３０の出力信号（２０４）と出力バッファ５０の出力端子ＯＵＴＰ及び出力端子ＯＵＴＮから出力される出力信号（２０５）の関系を示すタイミングチャートである。
【００２９】
上述した構成の入力バッファ回路３０に入力パルス信号（２０１）を入力すると、共通電位に対する共通接続点ａとｂの信号波形は、コンデンサＣ３の放電作用によって、図２の信号波形（２０２）と信号波形（２０３）のように急峻な立ち上がりとなだらか立ち下がりをもった波形となる。
【００３０】
上記の信号波形（２０２）と信号波形（２０３）は出力端子ＴＰ１、ＴＮ１を介して正負の入力信号として差動増幅器４０に入力されるため、差動増幅器４０の入力波形は信号波形（２０２）と信号波形（２０３）の差動信号となる。この差動増幅器４０に入力される波形（出力端子ＴＰ１−ＴＮ１間の波形）が図２の（２０４）に示した台形状の波形である。
【００３１】
差動増幅器４０は入力された信号波形（２０４）を充分に高い利得で差動増幅することによって、出力端子ＴＰ２及び出力端子ＴＮ２から、入力パルス信号（２０１）を遅延時間Ｔ２だけ遅らせた出力パルス信号を得ることが可能となる。この遅延時間Ｔ２は、入力バッファ回路３０の可変電流源３１、３２の電流値を変化させることによって調節することが可能である。
【００３２】
エミッタフォロアによって構成された出力バッファ回路５０は、差動増幅器４０の出力端子ＴＰ２−ＴＮ２から入力されたパルス状の波形の出力インピーダンスを下げ、出力端子ＯＵＴＰ、ＯＵＴＮから出力する。
【００３３】
図１に示した本発明の遅延時間可変回路は、このような動作によって、入力パルス信号を任意の時間遅延させた出力パルス信号を出力することが可能である。
【００３４】
また、図１に示した本発明の遅延時間可変回路を複数個用いて周波数可変発振器を製作することが可能である。その一実施例を図３に示す。同図の回路では、図１に示した本発明の遅延時間可変回路５０１〜５０３の出力信号を反転させて３個直列に接続すると共に最終段の遅延時間可変回路５０３の出力を反転させて１段目の遅延時間可変回路５０１にフィードバック接続している。尚、同図では、簡単のため図１に示した本発明の遅延時間可変回路を図中の遅延時間可変回路５０１〜５０３のように略式表示している。
【００３５】
このような周波数可変発振器は、一般にリングオシレータと呼ばれ、遅延時間可変回路１段あたりの遅延時間をＴ（ｓｅｃ）、段数をＮとすると、発振周波数ｆは、
ｆ＝１／（２×Ｔ×Ｎ）      （Ｈｚ）
となる。
【００３６】
また、このような周波数可変発振器の各部の信号のタイムチャートを図４に示す。同図は、各遅延時間可変回路５０１〜５０３に入力される信号（前段の遅延時間可変回路の出力信号である。）▲１▼〜▲３▼と、最終段の遅延時間可変回路５０３の出力信号▲４▼を示したタイムチャートである。
【００３７】
このような構成の周波数可変発振器では、最終段の遅延時間可変回路５０３の出力信号▲４▼が１段目の遅延時間可変回路５０１の入力信号▲１▼と一致するため、発振が起きる。この時の発振周波数は遅延時間を変化させることによって任意に変更することが可能である。従って、図１に示した本発明の遅延時間可変回路では、遅延時間を容易に変更することが可能であるため、このような周波数可変発振器の製作に適している。
【００３８】
更に、図１に示した本発明の遅延時間可変回路を複数個用いて多相出力が可能なスタータブルオシレータを製作することが可能である。その一実施例を図５に示す。
【００３９】
同図の回路は、図１に示した本発明の遅延時間可変回路６０１の出力端子ＯＵＴＰとスタート信号ＳＴＡＲＴを入力し、出力を次段の遅延時間可変回路の入力端子ＩＮＰに出力するＡＮＤ回路６０１ａと、遅延時間可変回路６０１の出力端子ＯＵＴＮの反転信号とスタート信号ＳＴＡＲＴを入力し、出力を次段の遅延時間可変回路の入力端子ＩＮＮに出力するするＮＡＮＤ回路６０１ｂを備えた回路を４段直列に接続して構成されている。また、最終段のＡＮＤ回路６０４ａの出力は１段目の遅延時間可変回路６０１の入力端子ＩＮＮに接続され、最終段のＮＡＮＤ回路６０４ｂの出力は１段目の遅延時間可変回路６０１の入力端子ＩＮＰに接続されている。尚、同図では、簡単のため図１に示した本発明の遅延時間可変回路を図中の遅延時間可変回路６０１〜６０４のように略式表示している。
【００４０】
このように構成された回路において、ＡＮＤ回路６０１ａ〜６０４ａは、ある遅延時間を持つ遅延時間可変回路６０１〜６０４の出力をスタート信号ＳＴＡＲＴがハイレベルの間だけ次段の遅延時間可変回路に伝達し、スタート信号ＳＴＡＲＴがローレベルの間は出力をローレベルに保持する。
【００４１】
また、ＮＡＮＤ回路６０１ｂ〜６０４ｂは、ある遅延時間を持つ遅延時間可変回路６０１〜６０４の出力をスタート信号ＳＴＡＲＴがハイレベルの間だけ次段の遅延時間可変回路に伝達し、スタート信号ＳＴＡＲＴがローレベルの間は出力をハイレベルに保持する。
【００４２】
ここで、上記に説明したスタータブルオシレータの各部の信号のタイムチャートを図６に示す。同図は、各遅延時間可変回路６０１〜６０４の入力端子ＩＮＰに入力される信号（前段のＡＮＤ回路の出力信号である。）▲１▼〜▲５▼と、１段目の遅延時間可変回路６０１の出力端子ＯＵＴＮの出力信号▲６▼を示したタイムチャートである。
【００４３】
同図において、スタート信号ＳＴＡＲＴがローの状態では、ＡＮＤ回路６０１ａ〜６０４ａの出力は常にローレベルであるため（この時、はＮＡＮＤ回路６０１ｂ〜６０４ｂの出力は常にハイレベルである。）発振は起こらない。
【００４４】
やがて、スタート信号ＳＴＡＲＴがハイの状態になると、出力信号▲２▼が立ち上がる。続いて、予め遅延時間可変回路６０２に設定された遅延時間Ｔ３だけ時間が経過した後、出力信号▲３▼が立ち上がる。以下、同様に出力信号▲４▼、▲５▼、▲６▼と続く。ここで、出力信号▲５▼から出力信号▲１▼への信号伝達は、信号を入れ換えて接続されているため、信号を反転して伝送したとみなすことができる。この反転動作には付加的な遅延時間は発生しないため、同図に示すような周期性を持った信号を発生することが可能である。
【００４５】
また、同図には簡単のため示していないがＮＡＮＤ回路６０１ｂ〜６０４ｂの出力信号▲２▼’〜▲５▼’は、ＡＮＤ回路６０１ａ〜６０４ａの出力の出力▲２▼〜▲５▼の反転信号である。
【００４６】
更に、図５に示したスタータブルオシレータは図１に示した本発明の遅延時間可変回路を用いて構成したため、各段の遅延時間可変回路の遅延時間を外部信号によって調節することが可能である。従って、図７に示した回路のように、各段の遅延時間可変回路に遅延時間制御信号ＤＴを入力することによって、発振周波数を制御することが可能である。
【００４７】
図８のタイムチャートは、各段の遅延時間可変回路に備えられた可変電流源の電流値を調整し遅延時間ｄｔを設定した場合の各部の信号波形を示すタイムチャートである。同図のタイムチャートに示されたとおり、４段の遅延時間可変回路を直列接続して構成されたスタータブルオシレータでは、各段の遅延時間可変回路の遅延時間をｄｔ（ｓｅｃ）に設定すると、１周期が８ｄｔ（ｓｅｃ）の発振信号が得られる。従って、この発振信号の発振周波数は１／（８×ｄｔ）（Ｈｚ）である。
【００４８】
上記のように、図１に示した本発明の遅延時間可変回路を複数個用いてスタータブルオシレータを製作した場合、外部信号によって発振周波数を制御することが可能なスタータブルオシレータを製作することが可能である。
【００４９】
また、本発明に関わる他の実施例として出力信号を発振していないディフォルトの状態に素早く戻すリセット機能を持ったリセット機能付遅延時間可変回路について説明する。図９は本発明の遅延時間可変回路にリセット機能を付加して構成したリセット機能付遅延時間可変回路の回路図である。同図を用いて本発明に係わるリセット機能付遅延時間可変回路について詳しく説明する。尚、同図において図１と同一の働きを持つ構成要素は同一の符号を付しその説明を省略する。
【００５０】
図９において、図１と異なる点は入力端子ＩＮＰ、ＩＮＮとトランジスタＴｒ１、Ｔｒ２の間にＡＮＤ回路６１、６２を挿入した点と、トランジスタＴｒ１、Ｔｒ２と可変電流源３１、３２の間にスイッチ回路７０を挿入した点である。尚、同図では、簡単のため出力バッファ回路５０は省略している。
【００５１】
スイッチ回路７０は、スイッチ素子ＳＷ１、ＳＷ２とこのスイッチ素子ＳＷ１、ＳＷ２に制御信号を出力するスイッチ制御回路７１から成り、スイッチ素子ＳＷ１は電流源３１、３２の吸い込み側を互いに接続する位置に接続され、スイッチ素子２は、リセット状態において正側に充電されるコンデンサが接続されたトランジスタのエミッタと可変電流源の間に挿入される。
【００５２】
リセット信号Ｒｅｓｅｔはスイッチ制御回路７１の入力端子に接続され、リセット信号Ｒｅｓｅｔの反転信号はＡＮＤ回路６１、６２の入力に接続されている。また、スイッチ制御回路７１は、入力端子に入力されたリセット信号が立ち上がると一定時間（コンデンサを放電させる時間）、スイッチ素子ＳＷ１をオン、スイッチ素子ＳＷ２をオフさせ、一定時間が経過するとスイッチ素子ＳＷ１をオフ、スイッチ素子ＳＷ２をオンさせる制御信号を出力する。
【００５３】
このような構成のリセット機能付遅延時間可変回路において、通常の動作を行っている場合（リセット信号Ｒｅｓｅｔがローとなった状態である。）上記スイッチ制御回路７１の動作によりスイッチ素子ＳＷ１はオフ、スイッチ素子ＳＷ２はオンとなる。この場合の等価回路を図１０に示す。同図より明らかなように、この場合は図１の回路と同様であるためスイッチ回路７０が存在しない場合と同様である。
【００５４】
また、リセット信号Ｒｅｓｅｔがリセット状態（リセット信号Ｒｅｓｅｔがハイとなっている状態である。）となって一定時間経過した後も図１０と同じ状態である。
【００５５】
そして、リセット機能付遅延時間可変回路が通常の動作を行っている時、コンデンサＣ３がリセット状態と逆の充電状態、すなわち、共通接続点a側はプラス、共通接続点b側がマイナスに充電された瞬間に、リセット信号Ｒｅｓｅｔがリセット状態となった場合、スイッチ制御回路７１は、一定時間、スイッチ素子ＳＷ１をオン、スイッチ素子ＳＷ２をオフさせる。
【００５６】
この場合の等価回路を図１１に示す。同図より明らかなように図９のリセット機能付遅延時間可変回路では、リセットがかかった瞬間にコンデンサＣ３がリセット状態と逆の充電状態であった場合、コンデンサＣ３に充電された電荷は、同図の点線で示した経路を通過し電流源３１、３２を介して放電される。
【００５７】
このように、図９のリセット機能付遅延時間可変回路では、リセットがかかった瞬間にコンデンサＣ３がリセット状態と逆の充電状態であった場合、コンデンサＣ３に充電された電荷を二つの電流源３１、３２を介して放電することにより、出力信号をリセットするリカバリー時間を大幅に短縮することが可能となる。この様子を図１２に示したタイムチャートを用いて説明する。
【００５８】
図１２は、リセット信号Ｒｅｓｅｔと、トランジスタＴｒ１のベースに入力される信号（３０１）とトランジスタＴｒ２のベースに入力される信号（３０２）と共通接続点ａの信号波形（３０３）と共通接続点ｂの信号波形（３０４）と入力バッファ回路３０の出力信号（３０５）とスイッチ素子ＳＷ１の制御信号（３０６）とスイッチ素子ＳＷ２の制御信号（３０７）と出力バッファ５０の出力端子ＴＰ２及び出力端子ＴＮ２から出力される出力信号（３０８）の関系を示すタイミングチャートである。
【００５９】
また、図１２においてＴ５の期間はリセット信号Ｒｅｓｅｔがローとなっており、リセット機能付遅延時間可変回路が通常の動作を行っている状態である。この状態の信号波形は図２と同様である。
【００６０】
その後、Ｔ６のタイミングでリセット信号Ｒｅｓｅｔがローからハイとなりリセット機能付遅延時間可変回路にリセットがかかる。この時、上述の動作により、コンデンサＣ３に充電された電荷が２個の電流源３１、３２を介して放電されるため信号（３０３）においては同図Ｔ８に示した部分の信号が急激に立ち下がり、信号（３０５）においては同図Ｔ９に示した部分の信号が急激に立ち下がる。従ってリセットがかかってから出力信号がリセットされるまでに要するリカバリー時間をＴ７に短縮することが可能となるため、短い時間で出力信号をリセットすることが可能となる。
【００６１】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。したがって本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形をも含むものである。
【００６２】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。請求項１に記載の発明では、ヒステリシスコンパレータ等の複雑な回路を用いずトランジスタと抵抗とコンデンサのみで構成された簡単な回路で遅延時間を広範囲に可変することが可能な遅延時間可変回路を提供することが可能になる。
また、コンデンサに蓄えられた電荷を２個の電流源を介して放電し、瞬時に出力信号をリセットすることが可能なリセット回路付遅延時間可変回路を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る遅延時間可変回路の一実施例を示す回路図である。
【図２】本発明に係る遅延時間可変回路の動作を説明するタイムチャートである。
【図３】リングオシレータの構成図である。
【図４】リングオシレータのタイムチャートである。
【図５】スタータブルオシレータの構成図である。
【図６】スタータブルオシレータのタイムチャートである。
【図７】周波数可変機能を付加したスタータブルオシレータの構成図である。
【図８】スタータブルオシレータのタイムチャートである。
【図９】リセット機能付遅延時間可変回路の回路図である。
【図１０】リセット機能付遅延時間可変回路の通常動作時の概念図である。
【図１１】リセット機能付遅延時間可変回路のリセット時の概念図である。
【図１２】リセット機能付遅延時間可変回路のタイムチャートである。
【図１３】従来の遅延時間可変回路の一実施例を示す回路図である。
【図１４】従来の遅延時間可変回路の動作を説明するタイムチャートである。
【符号の説明】
１０、３０  入力バッファ回路
２０  ヒステリシスコンパレータ
４０  差動増幅器
５０  出力バッファ回路
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６  トランジスタ
Ｃ１、Ｃ２、Ｃ３  コンデンサ
１１、１２、４１、５１，５２  電流源
３１，３２  可変電流源
Ｒ１、Ｒ２  抵抗
５０１，５０２，５０３、６０１、６０２，６０３，６０４  遅延時間可変回路
６０１ａ、６０２ａ、６０３ａ、６０４ａ  ＡＮＤ回路
６０１ｂ、６０２ｂ、６０３ｂ、６０４ｂ  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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