(57)【特許請求の範囲】
【請求項１】
シングル・エンド小スイング入力アナログ信号を出力標準論理レベルに変換する電流補償直接センス増幅器回路であって、
シングル・エンド入力信号を受け取る入力ゲートを有するトランジスタと、
前記トランジスタに結合された補償型電流源と、
前記トランジスタに結合された入力を有する出力デバイスと、
前記シングル・エンド入力信号がアナログ「１」電圧レベルとアナログ「０」電圧レベルの中間（トリップ点）であるとき、前記出力デバイスをそのトリップ点の電圧レベルの近傍にバイアスするように前記電流源を制御するための制御電圧を発生する制御電圧発生器を備え、
前記制御電圧発生器が、出力デバイスにおけるトリップ点に対応する基準電圧に結合された負入力と、前記センス増幅器回路とほぼ同じ構成要素を備えるセンス増幅器回路の模擬回路に結合された正入力とを有する差動増幅器を含む、電流補償直接センス増幅器回路。
【請求項２】
シングル・エンド入力信号を受け取る入力ゲートを有するＦＥＴと、前記ＦＥＴのドレインに結合された補償型電流源と、前記ＦＥＴのドレインに結合された入力を有する出力デバイスとを備え、シングル・エンド小スイング入力アナログ電圧信号をＶｄｄおよびおよびＧｎｄの出力標準論理レベルに変換する、請求項１に記載の回路。
【請求項３】
前記ＦＥＴが共通ソース接続ＮＦＥＴを備え、そのドレインが、制御電圧にそのゲートが結合されたＰＦＥＴを備える電流源に接続される請求項２に記載の記載の回路。
【請求項４】
前記出力デバイスがインバータを備える、請求項１に記載の回路。
【請求項５】
前記出力デバイスが、前記ドレインにおける信号を増幅するために前記トランジスタのドレインに抵抗結合された１対のクロス・カップル・インバータを備える、請求項１に記載の回路。
【請求項６】
前記模擬回路が、前記差動増幅器の出力によって制御されるゲートされた電流源と、「１」電圧レベルと「０」電圧レベルの中間の直流電圧に接続されたそのシングル・エンド入力とを有する、請求項１に記載の回路。
【請求項７】
前記制御電圧発生器において、前記出力デバイスにおけるトリップ点に対応する基準電圧を発生させるための手段として、その入力がその出力に接続されたインバータを用いたことを特徴とする、請求項１に記載の回路。
【請求項８】
前記制御電圧発生器において、前記出力デバイスにおけるトリップ点に対応する基準電圧を発生させるための手段として、各インバータの入力が他方のインバータの出力に接続された、１対のクロス・カップル・インバータを用いたことを特徴とする、請求項１に記載の回路。
【請求項９】
１対のセンス増幅器回路が、前記制御電圧を発生するための共通制御電圧発生器を共有する、請求項３に記載の回路。
【請求項１０】
各々がマルチプレックス選択ＮＦＥＴに接続されたシングル・エンド入力を有し、各々が前記シングル・エンド入力の１つを感知するための個別選択入力を有する、複数の共通ソースＮＦＥＴを含む、請求項２に記載の回路。
【請求項１１】
直接感知回路に対してプロセス／電圧／温度（ＰＶＴ）補償を与える安定化直接感知メモリ・アーキテクチャであって、
制御電圧にあり第１ノードに電流をゲートするためのゲートを有する電流供給トランジスタと、前記第１ノードおよび出力デバイスに入力信号を接続するための入力トランジスタとを備える安定化直接感知（ＳＤＳ）回路と、
ＳＤＳ回路の模擬回路として機能する安定化直接感知回路を備え、さらに電流供給トランジスタ、入力トランジスタ、およびＳＤＳ回路と同様の出力デバイスを有し、制御電圧を発生する安定化バイアス発生回路と
を備える安定化直接感知メモリ・アーキテクチャ。
【請求項１２】
前記バイアス発生回路が、前記第１ノードへの電流を制御するための電流供給トランジスタ用制御電圧を発生する差動増幅器を備え、前記模擬回路の第２ノードが前記差動増幅器への第１入力であり、前記出力デバイスの模擬回路によって発生した基準切換え点電圧が前記差動増幅器への第２入力を形成する、請求項１１に記載の安定化直接感知メモリ・アーキテクチャ。
【請求項１３】
前記バイアス発生回路が、第１ノードを、前記差動増幅器の前記第１入力である第２ノードに接続する、直列に接続されたトランジスタを備え、前記出力デバイスの模擬回路によって発生した基準切換え点電圧が前記差動増幅器に対する第２入力を形成し、前記入力トランジスタが「１」ビット線レベルと「０」ビット線レベル間の中間切換え点電圧における直流電圧である電圧源から入力を受け取る、請求項１１に記載の安定化直接感知メモリ・アーキテクチャ。
【請求項１４】
前記バイアス発生回路において、前記出力デバイスが、ビット線切換え点電圧が前記出力デバイスの切換え点電圧に一致するように制御電圧を調節する基準電圧を与えるため、その入力がその出力に接続され、その交流切換え点に非常に近い電圧の発生をもたらすインバータ回路を備える、請求項１１に記載の安定化直接感知メモリ・アーキテクチャ。
【請求項１５】
前記バイアス発生回路がメモリ・アレイ内の複数のＳＤＳ回路に共通であり、それらによって共有されており、前記制御電圧が、前記メモリ・アレイのビット線切換え点電圧を各ＳＤＳ回路の出力デバイスの切換え点電圧に一致させるために、前記メモリ・アレイ内の複数のＳＤＳ回路に分散されている、請求項１１に記載の安定化直接感知メモリ・アーキテクチャ。
【請求項１６】
前記ＳＤＳ回路が、前記制御電圧によってそのゲートが制御される電流供給ＰＦＥＴを備える、請求項１１に記載の安定化直接感知メモリ・アーキテクチャ。
【請求項１７】
前記ＳＤＳ回路が、前記制御電圧によってそのゲートが制御される電流供給ＮＦＥＴを備える、請求項１１に記載の安定化直接感知メモリ・アーキテクチャ。
【請求項１８】
前記ＳＤＳ回路が、ビット線プリチャージ電圧に重ねられる小さい信号の最大限の増幅をもたらす動作範囲にセンス増幅器を置くように調節される、ＰＦＥＴによって与えられる調整可能な電流源負荷を有する共通ソースＮＦＥＴ構成を有するシングル・エンド・センス増幅器を備える、請求項１１に記載の安定化直接感知メモリ・アーキテクチャ。
【請求項１９】
小スイング入力アナログ信号のレベルを論理信号レベルに量子化しながら可変の動作状態を補償する方法であって、
制御信号入力を有する可変電流供給デバイスを使用して量子化回路への電流供給を変化させるステップと、
前記量子化回路に含まれるデバイスを表す１つまたは複数のデバイスを含む前記量子化回路の模擬回路を使用して前記制御信号を発生するステップとを含み、
それによって、前記電流供給の前記変化により、前記可変動作状態の変化によって生じる前記量子化回路の切換え点の望ましくない変化が低減される方法。
【請求項２０】
前記発生するステップが、前記模擬回路の切換え点デバイスを表す入力および前記量子化回路における他のデバイスを表す入力に基づいて前記制御信号を発生する、請求項１９に記載の方法。
【請求項２１】
前記変化させるステップが、電流源トランジスタを経て、前記入力アナログ信号を受け取る入力ゲートを有する量子化回路トランジスタに電源電流を変化させ、前記量子化回路トランジスタが、前記量子化回路トランジスタに結合された出力デバイスを切り換える、請求項１９に記載の方法。
【請求項２２】
前記入力アナログ信号がアナログ「１」電圧レベルとアナログ「０」電圧レベルの中間（トリップ点）であるとき、前記量子化回路における出力デバイスをそのトリップ点の近傍にバイアスするように、前記制御信号が前記量子化回路における電流源を制御する、請求項１９に記載の方法。
【請求項２３】
メモリ・アレイにおいて、前記模擬回路によって発生した前記制御信号を前記メモリ・アレイにおける複数の量子化回路に分散させることを含む、請求項１９に記載の方法。
【請求項２４】
前記量子化回路がメモリ・アレイ内の直接感知回路であり、電源トランジスタを通る電流供給を変化させ、前記量子化入力トランジスタにより前記入力アナログ信号を量子化し、量子化入力トランジスタによって出力デバイスを切り換えることを含む、請求項１９に記載の方法。
【請求項２５】
電流源トランジスタを通る電流供給を変化させ、量子化入力トランジスタにより前記アナログ信号を量子化し、前記量子化入力トランジスタによって出力デバイスを切り換えることにより、前記模擬回路が前記制御信号を発生する、請求項２４に記載の方法。
【請求項２６】
直接感知操作を実行しながら可変動作状態を補償する方法であって、
制御信号入力を有する可変電流供給デバイスを使用して直接感知回路に対する電流供給を変化させるステップと、
前記直接感知回路に含まれるデバイスを表す１つまたは複数のデバイスを含む前記直接感知回路の模擬回路を使用して前記制御信号を発生するステップとを含み、
それによって、前記電流供給の前記変化により、前記可変動作状態の変化から生じる前記直接感知回路の切換え点の望ましくない変化が低減される方法。
【請求項２７】
前記発生するステップが、前記模擬回路の切換え点デバイスを表す入力と前記直接感知回路における他のデバイスを表す入力とに基づいて前記制御信号を発生する、請求項２６に記載の方法。
【請求項２８】
前記変化させるステップが、電流源トランジスタを経て、入力アナログ信号を受け取る入力ゲートを有する直接感知回路電流源トランジスタに至る電流を変化させ、前記直接感知トランジスタが、前記直接感知回路トランジスタに結合された出力デバイスを切り換える、請求項２６に記載の方法。
【請求項２９】
入力アナログ信号がアナログ「１」電圧レベルとアナログ「０」電圧レベルの中間（トリップ点）であるときに、直接感知回路における出力デバイスをそのトリップ点の電圧レベル近傍にバイアスするように前記制御信号が前記直接感知回路における電流源を制御する、請求項２６に記載の方法。
【請求項３０】
メモリ・アレイにおいて、模擬回路によって発生された前記制御信号を前記メモリ・アレイにおける複数の直接感知回路に分散させることを含む、請求項２６に記載の方法。
【請求項３１】
前記直接感知回路がメモリ・アレイ内にあり、電流源トランジスタを通る電流供給を変化させ、感知入力トランジスタにより入力アナログ信号を感知し、前記感知入力トランジスタによって出力デバイスを切り換えることを含む、請求項２６に記載の方法。
【請求項３２】
電流源トランジスタを通る電流供給を変化させ、感知入力トランジスタにより入力アナログ信号を感知し、前記感知入力トランジスタによって出力デバイスを切り換えることにより、前記模擬回路が前記制御信号を発生する、請求項３１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に安定化直接感知メモリ・アーキテクチャに関し、詳細にはＰＦＥＴによって与えられる調整可能な電流源負荷を有する共通ソースＮＦＥＴ増幅器を備える安定化直接感知メモリ増幅器に関する。ＰＦＥＴ電流源は、ビット線プリチャージ電圧に重ねられる小さい信号の最大限の増幅をもたらす動作範囲にＮＦＥＴ増幅器を置くように自動的に調節される。模擬バイアス発生回路が、この動作点調節を行い、少数のトランジスタを使用して直接シングル・エンド感知動作を実現する。
【０００２】
本発明はまた、伝送線からのまたはあらゆるタイプのメモリ・セルからのデータを感知するために、また一般に光学インタフェース伝送システムのように小さいアナログ信号レベルをフル・ディジタル信号に変換する必要があるあらゆる用途に一般に適用できる。
【０００３】
【従来の技術】
直接感知方式は、高密度、重いデータ線からの読取り妨害に対し安定していること、容量性線間結合および関連するデータ・パターンに対する感受性がなくなること、ならびにその他の雑音上の利点という利点を有する。直接感知方式は、「１」ビット線電圧と「０」ビット線電圧の間の遷移に応答した、静的ラッチ、またはインバータ、または単純なＦＥＴデバイスの切換えを利用したものである。１．２ボルトの電源電圧を有する典型的な従来技術のインバータでは、インバータは、ゲート電圧に約２００ｍＶの変化があると論理高レベルから論理低レベルに切り換えられる。製造プロセスにおけるばらつきにより、正常なバランスからＮＦＥＴベータとＰＦＥＴベータの間の極端なアンバランスまでの範囲に及ぶ様々なケースが生じる。出力高と出力低の間で切り換えるのに必要なゲート電圧の変化（２００ｍＶ）は、プロセス変動および温度変動からある程度独立しているが、絶対直流電圧切換え点は、様々なプロセス範囲および温度範囲で数百ミリボルト移動することがある。小さいビット線信号によってある切換え点範囲を有するインバータを切り換えるには、厳しい製造許容度を必要とし、プロセス・ウィンドウが限られることがある。
【０００４】
従来技術の他の制限は、電力供給が低下したときのその電圧感受性である。電力供給が低下すると、正しい論理「１」レベルを出力する出力インバータの能力が低下し、Ｖｄｄが１．２Ｖから０．９Ｖに下がったときＯＵＴ信号は遅くなり最終的に低下し、典型的ビット線電圧レベルは、プリチャージ電圧レベルの上下約５０ｍＶである。この感受性により、直接感知方式の動作電圧が制限され、製品の品質レベル、信頼性および動作範囲が低下する。
【０００５】
温度は、小さい入力信号を感知するインバータの能力に対してより深刻な影響を及ぼす。最悪ケースの「１」レベルをシミュレートするためにビット線電圧が１．２ボルトから１．１ボルトに下がった場合、低温度では「１」インバータ入力レベルと「０」インバータ入力レベルの差が大幅に減少する。それにより、低温度では、「０」データ入力に対して出力ノードが偽って高レベルを出力する。これは、ＮＦＥＴのＶｔおよびベータをＰＦＥＴのそれに対してドリフトさせることによって引き起こされその結果、動作範囲および温度範囲が限られてしまう。
【０００６】
【発明が解決しようとする課題】
したがって、本発明の主な目的は、製造歩留りを高め、製造許容度とは独立に動作電圧範囲および温度範囲を拡大するために、直接感知回路に対してプロセス／電圧／温度（ＰＶＴ）補償を与える安定化直接感知メモリ・アーキテクチャを提供することである。
【０００７】
【課題を解決するための手段】
本発明は、シングル・エンド小スイング入力アナログ信号を出力標準論理レベルに変換する電流補償直接センス増幅器回路であって、
シングル・エンド入力信号を受け取る入力ゲートを有するトランジスタと、トランジスタに結合された補償型電流源と、トランジスタに結合された入力を有する出力デバイスと、シングル・エンド入力信号がアナログ「１」電圧レベルとアナログ「０」電圧レベルの中間（トリップ点）であるとき、出力デバイスをそのトリップ点の電圧レベルの近傍にバイアスするように電流源を制御するための制御電圧を発生する制御電圧発生器を備え、
制御電圧発生器が、出力デバイスにおけるトリップ点に対応する基準電圧に結合された負入力と、センス増幅器回路とほぼ同じ構成要素を備えるセンス増幅器回路の模擬回路に結合された正入力とを有する差動増幅器を含む、電流補償直接センス増幅器回路を提供する。
【０００８】
安定化直接感知メモリ・アーキテクチャに関する本発明の上記の目的および利点は、本発明の幾つかの好ましい実施形態についての以下の詳細な説明を添付図面と併せ参照すれば当技術分野の技術者には容易に理解できるであろう。図面中、同じ要素はすべての図で同一の参照符号で示す。
【０００９】
【発明の実施の形態】
図１および図２は、入力信号を受け取り、これを論理レベルに量子化する量子化回路を示す。図１および図２に示す直接センス増幅器回路は、入力信号を論理レベル出力信号に量子化する量子化回路の他の代替実施形態の例である。
【００１０】
図１は、ゲインを有さず、単純なインバータ出力を有する安定化直接センス（ＳＤＳ）増幅器回路の基本的実施形態を示す。この回路は、図３のものと同様な模擬バイアス発生回路と組み合わせると、ＰＶＴ変動によって生じる問題に解決策を与える。この実施形態において、出力ラッチは、単純なインバータＩＮＶであり、制御電流源ＰＦＥＴトランジスタＴ１４がＤＬノードに電流を注入し、またはＤＬノードから電流を引き出すのに使用される。電流源から供給される電流の量は、図３のものと同様な模擬バイアス発生回路によって与えられるＶ＿ｘ基準入力によって制御される。
【００１１】
図１を参照すると、Bitline_0とBitline_1におけるビット線入力は、それぞれＮＦＥＴデバイスＴ１８とＴ２０に接続される。追加の直列ＮＦＥＴデバイスＴ１７とＴ１９は、感知のため偶数ビット線と奇数ビット線のいずれかを選択するのに使用される。
【００１２】
図１の回路は、本質的にＰＦＥＴ  Ｔ１４によって与えられる調整可能な電流源負荷を有する共通ソースＮＦＥＴ構成（Ｔ１８、Ｔ２０）である、シングル・エンド・センス増幅器を与える。ＰＦＥＴ電流源は、自動的にビット線プリチャージ電圧に重ねられる小さい信号の最大限の増幅をもたらす動作範囲にＮＦＥＴ増幅器Ｔ１８またはＴ２０を置くように調節される。図３のものと同様な模擬バイアス発生回路は、この動作点への調整を行い、小数のトランジスタを使用しながら直接シングル・エンド感知操作を実現する。
【００１３】
図２は、ゲインを有し、ＰＶＴ変動も補償する二重インバータ出力ラッチ回路１０を備える、安定化直接センス（ＳＤＳ）増幅器回路の好ましい実施形態を示す。
【００１４】
図３は、図２の制御された電流源トランジスタＴ１０のゲートに対する入力である補償済み基準電圧Ｖ＿ｘを出力する模擬バイアス発生回路である。この基準電圧は、図２の安定化直接センス（ＳＤＳ）増幅器回路の切換え点を安定させるために使用される。
【００１５】
図２を参照すると、そのゲートが図３の模擬バイアス発生回路からの基準入力である入力Ｖ＿ｘにある、ＰＦＥＴ電流源デバイスＴ１０が、電流をノードＤＬにゲートするのに使用される。ＶＤＤよりも高い直流電圧であるＶＰＸを有する直列ＮＦＥＴ  Ｔ６が、第１ノードＤＬを第２ノードＭＤＱＧＡＴＥに接続し、また接続されたインバータＩＮＶ＿１およびＩＮＶ＿２へ入力するための出力を有する出力インバータ・ラッチ回路１０に接続する。
【００１６】
出力ラッチ回路の２個のインバータの相対強さは、弱いフィードバック・インバータでサイズ設定される。弱いフィードバック・インバータを有するラッチの切換え点は、より単一のインバータとして振舞い、その切換え点は、図３における出力ラッチ模擬回路によってより正確に予測される。回復ＦＥＴ  Ｔ１１は、出力ラッチ１０を初期化するために使用される。
【００１７】
図２のＳＤＳ回路は、ノードＭＤＱＧＡＴＥへのノードＤＬの抵抗結合によってノードＤＬ上のデータ信号の増幅を行う。ノードＤＬレベルが１データ・ビット線信号に応答して低下したとき、ＩＮＶ＿１とＩＮＶ＿２で形成されるラッチは、ノードＤＬの全負荷効果なしにＭＤＱＧＡＴＥレベルを増幅する。正確なＶ＿ｘ電圧を与えるには、このゲイン回路、または同等なゲイン回路が、図３の模擬回路で正確に表されなければならない。
【００１８】
図２のＳＤＳ回路および図３のバイアス回路は、ＭＤＱＧＡＴＥノードに増幅された信号を与えるためにセンス増幅器を介してＤＣゲインを与えるトラッキング回路を提供する。このゲインは、そのゲート上にＶＰＸを有するＮＦＥＴ  Ｔ６によって形成される抵抗分離によって達成される。トラッキング回路は、ＤＬノードまたは増幅されたＭＤＱＧＡＴＥノードのいずれかを追跡するように設計できる。図６は、ＤＬノードとＭＤＱＧＡＴＥノードの間の約２Ｘのゲインを示し、このゲインは、Ｖ＿ｘバイアス・レベルで反射される。
【００１９】
このゲインまたは増幅は、ＤＬノードへの出力ラッチ１０の抵抗結合によって達成される。図６のグラフはこれを視覚的に説明したものである。
【００２０】
図６は、０．８ボルトと１．２ボルトの間の掃引ビット線電圧に応答する模擬安定化回路およびセンス増幅器ノードＭＤＱＧＡＴＥの内部電圧を示す。本発明では、ビット線電圧がＶｄｄ−Ｖｄｄ／８の、または他のビット線電圧レベルの出力インバータ／ラッチ・スイッチをＰＶおよびＴから独立にする。図６の第２のグラフは、ＭＤＱＧＡＴＥ電圧とＢＬ電圧の関係を温度の関数として示し、Ｖｄｄ−Ｖｄｄ／８の整合性のある切換え点を実施する。この場合、センス増幅器およびその交流応答が温度変動に対して安定になる。
【００２１】
図３の安定化バイアス発生回路は図２の回路を模倣し、図２のＳＤＳ回路の模擬回路として機能する同様なセンス増幅器３０および同様な出力インバータ／ラッチ回路３２を有する。安定化回路はまた、標準設計の差動増幅器Ｄｉｆｆ−Ａｍｐ３４も含む。Ｄｉｆｆ−ＡＭＰ３４の出力は、トランジスタＴ１０およびＤＬノードへの電流を制御するために図２の回路への入力として使用される電圧Ｖ＿ｘを発生する。ＭＯＮ（モニタ）ノードは、Ｄｉｆｆ−Ａｍｐ３４への正入力であり、出力インバータ／ラッチ回路の模擬回路３２によって発生する基準切換え点電圧がＤｉｆｆ−Ａｍｐ３４へのマイナス入力を形成する。
【００２２】
図３の左側のVoltageSourceV0からのＶ＿ｂｌｒｅｆ入力は、「１」ビット線レベルと「０」ビット線レベルの中間点、すなわちトリップ点を示す固定直流電圧である。
【００２３】
図４は、１ビット線レベルおよび０ビット線レベルの経時的グラフを示し、Ｖ＿ｂｌｒｅｆ電圧レベルが、回路設計で最も低い１ビット線レベルと最も高い０ビット線レベルの中間であることを示している。
【００２４】
トレンチ記憶技術で設計できるような、短いビット線と高いセル・キャパシタンスを有するＤＲＡＭメモリの設計においては、セルとビット線の転送比は５０％である。したがってＶｄｄが１．２ボルトの場合、妥当なトリック点はＶｄｄ−１５０ｍｖであり、これはＶｄｄ−Ｖｄｄ／８と表すことができる。
【００２５】
図３において、模擬出力インバータ・ラッチ２４は、インバータ２５および２６からなり、出力インバータ・ラッチの負荷を図２のＳＤＳ回路でシミュレートするためにＭＯＮノードに接続される。図３において、インバータ２５の出力は、ターゲット電圧の潜在的な変更を防止するためにターゲット・ノードから遮断されるが、他の実施形態ではターゲット・ノードに接続できる。ＭＯＮノードは、ビット線切換え点が出力インバータ／ラッチ・トリップ点電圧に一致するようにＶ＿ｘ電圧レベルを調整するためにバイアス回路が使用する基準電圧を与える。
【００２６】
換言すれば、Ｄｉｆｆ−Ａｍｐ３４は模擬センス増幅器回路３０のＭＯＮノードの電圧を監視し、これを模擬出力ラッチ回路３２で発生する所望のターゲット・レベルと比較する。Ｄｉｆｆ−Ａｍｐ３４は、Ｖｂｌｒｅｆ電圧が１レベルと０レベルの中間であるときにＭＯＮノードにおける電圧を模擬回路３２のターゲット電圧出力に等しくする、Ｖ＿ｘ電圧レベルを出力する。ＭＯＮノードは、ターゲット電圧レベルでバイアスされる出力インバータ／ラッチの模擬物によって負荷される。
【００２７】
この基準レベルＶ＿ｘが図３の回路によって発生されると、ビット線トリップ点を、図５に示すように、出力インバータ／ラッチのトリップ点と一致させるため、ＤＲＡＭにおける数百のＳＤＳセンス増幅器にそれを分散することができる。この構成では、たとえばＶｄｄ−Ｖｄｄ／８のビット線切換え点が通常は約Ｖｄｄ／２の出力切換え手段の切換え点電圧と一致することを保証するため、制御電圧は、ＰＶＴの状態ごとに発生される。良好なトラッキングを達成するには、模擬回路の幾何レイアウトがＳＤＳセンス増幅器のそれとよく一致する必要がある。
【００２８】
図５は、図３に示したものと同様なＶ＿ｘ発生回路が、Ｖ＿ｂｌｒｅｆ入力に応答し、WordDriverWL0．．．WLnを有するＤＲＡＭアレイのBitline対に接続される、図２に示したものと同様なＳＤＳセンス増幅器のメモリ・アレイの各々に制御入力として印加されるＶ＿ｘ出力信号を発生する。
【００２９】
ＳＤＳ増幅器回路の２つの実施形態を開示したが、図１はゲインを有さず、図２は追加のゲインを有するものである。Ｖ＿ｘ発生回路は、適切なトラッキングを達成するためにＤＲＡＭアレイ内のＳＤＳ回路と同じ実装で構成する必要はない。
【００３０】
代替実施形態では、図２の出力ラッチは図１の回路と同様な、単純なインバータで置き換えることができ、制御された電流源を使ってＭＤＱＧＡＴＥノードに電流を注入し、またはそれから電流を引き出すことができる。ゲインはＤＬノードとＭＤＱＧＡＴＥノードの間の抵抗分離からＭＤＱＧＡＴＥノードで実現される。電流源から供給される電流の量は、ＳＤＳセンス増幅器で使用されるどんなゲイン構成も含むように修正した図２の模擬回路を有するＶ＿ｘ（またはＶ＿ｙ）基準発生器によって制御される。これらの電流源は、ＳＤＳセンス増幅器が読取り機能を果たしていないときにＲＤ＿ｓｅｌ信号で遮断することができる。
【００３１】
もう１つの実施形態では、Ｖ＿ｘ制御デバイスの二重機能を果たすため、現在はＶ＿ｘによって制御されるゲートを有するＰＦＥＴである電流供給デバイスをＶ＿ｙによって制御されるゲートを有するＮＦＥＴＳで置き換えることができる。１：１電流ミラーを使用してＰＦＥＴ基準レベル（Ｖ＿ｘ）をＮＦＥＴ基準レベル（Ｖ＿ｙ）に変換する方法は当技術分野で周知である。
【００３２】
図１および図２の回路で実施される本発明は、増幅器が本質的に、ＰＦＴによって与えられる可調節電流源負荷を有する共通ソースＮＦＥＴ構成である、シングル・エンド・センス増幅器を提供する。ＰＦＥＴ電流源は、ビット線プリチャージ電圧に重ねられる小さい信号の最大限の増幅をもたらす動作範囲にＮＦＥＴ増幅器を置くように自動的に調整される。模擬バイアス発生回路はこの動作点調節を行い、少数のトランジスタを使用しながら直接シングル・エンド感知動作を提供する。
【００３３】
本発明の回路は、シングル・エンド高ゲイン方式の問題点、すなわち直流電圧を拒絶し、ＰＶＴ変化に応答して動作点を安定させる方式の問題点を解決するものであり、シリコン面積を節減するために、多くのＳＤＳ増幅器によって補償回路が共用される。これは、面積を節減するという利点を有するが、局所変動を補償しない。従来技術の安定化増幅器回路は、本発明のごとき分散フィードバック技術ではなく、各増幅器ごとに別々のフィードバック技術を教示している。動作点補償の他の形態には、増幅器負荷電流の代わりにプリチャージまたは直流電圧を調節すること、模擬物用の代替回路を使用すること、およびビット線感知デバイスを通る導通を変調するための回路が含まれる。
【００３４】
クロス・チップ・トラッキングを改善するため、複数の模擬回路を使用して、チップの様々な領域の物理的分離によりシリコン・チップ全体におけるパラメータ変動を補償することができる。
【００３５】
±０．７５シグマ、±３シグマＮＦＥＴベータおよびＰＦＥＴベータ、（両方ともに、逆方向で）、ＶＴ不一致、および０．９ｖ〜１．３ｖの電圧で−１０〜１０５℃の温度変動をカバーするプロセス・ケースを本発明の安定化直接感知メモリ・アーキテクチャで試みた。結果は全てのケースが合格であり、無補償の直接感知方式に比べて動作範囲および処理範囲が大幅に拡大した。
【００３６】
安定化直接感知メモリ・アーキテクチャに関する本発明の幾つかの実施形態および変形形態を本明細書において詳細に述べたが、本発明の開示および教示は当技術分野の技術者に多くの代替設計を示唆していることは明らかである。
【００３７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３８】
（１）シングル・エンド入力信号を受け取る入力ゲートを有するトランジスタと、前記トランジスタに結合された補償型電流源と、前記トランジスタに結合された入力を有する出力デバイスとを備え、シングル・エンド小スイング入力アナログ信号を出力標準論理レベルに変換する電流補償直接センス増幅器回路。
（２）シングル・エンド入力信号を受け取る入力ゲートを有するＦＥＴと、前記ＦＥＴのドレインに結合された補償型電流源と、前記ＦＥＴのドレインに結合された入力を有する出力デバイスとを備え、シングル・エンド小スイング入力アナログ電圧信号をＶｄｄおよびおよびＧｎｄの出力標準論理レベルに変換する、上記（１）に記載の回路。
（３）前記ＦＥＴが共通ソース接続ＮＦＥＴを備え、、そのドレインが、制御電圧にそのゲートが結合されたＰＦＥＴを備える電流源に接続される上記（２）に記載の記載の回路。
（４）前記出力デバイスがインバータを備える、上記（１）に記載の回路。
（５）前記出力デバイスが、前記ドレインにおける信号を増幅するために前記トランジスタのドレインに抵抗結合された１対のクロス・カップル・インバータを備える、上記（１）に記載の回路。
（６）前記シングル・エンド入力信号がアナログ「１」電圧レベルとアナログ「０」電圧レベルの中間であるとき、前記出力デバイスをそのトリップ点の近傍にバイアスするように前記電流源を制御するための制御電圧を発生する制御電圧発生器をさらに備える、上記（１）に記載の回路。
（７）前記制御電圧発生器が、出力デバイス・トリップ点基準に結合された負入力と、前記センス増幅器回路とほぼ同じ構成要素を備えるセンス増幅器回路の模擬回路に結合された正入力とを有する差動増幅器を備える、上記（５）に記載の回路。
（８）前記模擬回路が、前記差動増幅器の出力によって制御されるゲートされた電流源と、「１」電圧レベルと「０」電圧レベルの中間の直流電圧に接続されたそのシングル・エンド入力とを有する、上記（７）に記載の回路。
（９）前記制御電圧発生器において、前記出力デバイス・トリップ点基準が、その入力がその出力に接続されたインバータを備える、上記（６）に記載の回路。
（１０）前記制御電圧発生器において、前記出力デバイス・トリップ点基準が、各インバータの入力が他方のインバータの出力に接続された、１対のクロス・カップル・インバータを備える、上記（６）に記載の回路。
（１１）１対のセンス増幅器回路が、前記制御電圧を発生するための共通制御電圧発生器を共有する、上記（３）に記載の回路。
（１２）各々がマルチプレックス選択ＮＦＥＴに接続されたシングル・エンド入力を有し、各々が前記シングル・エンド入力の１つを感知するための個別選択入力を有する、複数の共通ソースＮＦＥＴを含む、上記（２）に記載の回路。
（１３）直接感知回路に対してプロセス／電圧／温度（ＰＶＴ）補償を与える安定化直接感知メモリ・アーキテクチャであって、
制御電圧にあり第１ノードに電流をゲートするためのゲートを有する電流供給トランジスタと、前記第１ノードおよび出力デバイスに入力信号を接続するための入力トランジスタとを備える安定化直接感知（ＳＤＳ）回路と、
ＳＤＳ回路の模擬回路として機能する安定化直接感知回路を備え、電流供給トランジスタ、入力トランジスタ、およびＳＤＳ回路と同様の出力デバイスを有し、制御電圧を発生する安定化バイアス発生回路と
を備える安定化直接感知メモリ・アーキテクチャ。
（１４）前記バイアス発生回路が、前記第１ノードへの電流を制御するための電流供給トランジスタ用制御電圧を発生する差動増幅器を備え、前記模擬回路の第２ノードが前記差動増幅器への第１入力であり、前記出力デバイスの模擬回路によって発生した基準切換え点電圧が前記差動増幅器への第２入力を形成する、上記（１３）に記載の安定化直接感知メモリ・アーキテクチャ。
（１５）前記バイアス発生回路が、第１ノードを、前記差動増幅器の前記第１入力である第２ノードに接続する、直列に接続されたトランジスタを備え、前記出力デバイスの模擬回路によって発生した基準切換え点電圧が前記差動増幅器に対する第２入力を形成し、前記入力トランジスタが「１」ビット線レベルと「０」ビット線レベル間の中間切換え点電圧における直流電圧である電圧源から入力を受け取る、上記（１３）に記載の安定化直接感知メモリ・アーキテクチャ。
（１６）前記バイアス発生回路において、前記出力デバイスが、ビット線切換え点電圧が前記出力デバイスの切換え点電圧に一致するように制御電圧を調節する基準電圧を与えるため、その入力がその出力に接続され、その交流切換え点に非常に近い電圧の発生をもたらすインバータ回路を備える、上記（１３）に記載の安定化直接感知メモリ・アーキテクチャ。
（１７）前記バイアス発生回路がメモリ・アレイ内の複数のＳＤＳ回路に共通であり、それらによって共有されており、前記制御電圧が、前記メモリ・アレイのビット線切換え点電圧を各ＳＤＳ回路の出力デバイスの切換え点電圧に一致させるために、前記メモリ・アレイ内の複数のＳＤＳ回路に分散されている、上記（１３）に記載の安定化直接感知メモリ・アーキテクチャ。
（１８）前記ＳＤＳ回路が、前記制御電圧によってそのゲートが制御される電流供給ＰＦＥＴを備える、上記（１３）に記載の安定化直接感知メモリ・アーキテクチャ。
（１９）前記ＳＤＳ回路が、前記制御電圧によってそのゲートが制御される電流供給ＮＦＥＴを備える、上記（１３）に記載の安定化直接感知メモリ・アーキテクチャ。
（２０）前記ＳＤＳ回路が、ビット線プリチャージ電圧に重ねられる小さい信号の最大限の増幅をもたらす動作範囲にセンス増幅器を置くように調節される、ＰＦＥＴによって与えられる調整可能な電流源負荷を有する共通ソースＮＦＥＴ構成を有するシングル・エンド・センス増幅器を備える、上記（１３）に記載の安定化直接感知メモリ・アーキテクチャ。
（２１）小スイング入力アナログ信号のレベルを論理信号レベルに量子化しながら可変の動作状態を補償する方法であって、
制御信号入力を有する可変電流供給デバイスを使用して量子化回路への電流供給を変化させるステップと、
前記量子化回路に含まれるデバイスを表す１つまたは複数のデバイスを含む前記量子化回路の模擬回路を使用して前記制御信号を発生するステップとを含み、
それによって、前記電流供給の前記変化により、前記可変動作状態の変化によって生じる前記量子化回路の切換え点の望ましくない変化が低減される方法。
（２２）前記発生するステップが、前記模擬回路の切換え点デバイスを表す入力および前記量子化回路における他のデバイスを表す入力に基づいて前記制御信号を発生する、上記（２１）に記載の方法。
（２３）前記変化させるステップが、電流源トランジスタを経て、前記入力アナログ信号を受け取る入力ゲートを有する量子化回路トランジスタに電源電流を変化させ、前記量子化回路トランジスタが、前記量子化回路トランジスタに結合された出力デバイスを切り換える、上記（２１）に記載の方法。
（２４）前記入力アナログ信号がアナログ「１」電圧レベルとアナログ「０」電圧レベルの中間であるとき、前記量子化回路における出力デバイスをそのトリップ点の近傍にバイアスするように、前記制御信号が前記量子化回路における電流源を制御する、上記（２１）に記載の方法。
（２５）メモリ・アレイにおいて、前記模擬回路によって発生した前記制御信号を前記メモリ・アレイにおける複数の量子化回路に分散させることを含む、上記（２１）に記載の方法。
（２６）前記量子化回路がメモリ・アレイ内の直接感知回路であり、電源トランジスタを通る電流供給を変化させ、前記量子化入力トランジスタにより前記入力アナログ信号を量子化し、量子化入力トランジスタによって出力デバイスを切り換えることを含む、上記（２１）に記載の方法。
（２７）電流源トランジスタを通る電流供給を変化させ、量子化入力トランジスタにより前記アナログ信号を量子化し、前記量子化入力トランジスタによって出力デバイスを切り換えることにより、前記模擬回路が前記制御信号を発生する、上記（２６）に記載の方法。
（２８）直接感知操作を実行しながら可変動作状態を補償する方法であって、
制御信号入力を有する可変電流供給デバイスを使用して直接感知回路に対する電流供給を変化させるステップと、
前記直接感知回路に含まれるデバイスを表す１つまたは複数のデバイスを含む前記直接感知回路の模擬回路を使用して前記制御信号を発生するステップとを含み、
それによって、前記電流供給の前記変化により、前記可変動作状態の変化から生じる前記直接感知回路の切換え点の望ましくない変化が低減される方法。
（２９）前記発生するステップが、前記模擬回路の切換え点デバイスを表す入力と前記直接感知回路における他のデバイスを表す入力とに基づいて前記制御信号を発生する、上記（３１）に記載の方法。
（３０）前記変化させるステップが、電流源トランジスタを経て、入力アナログ信号を受け取る入力ゲートを有する直接感知回路電流源トランジスタに至る電流を変化させ、前記直接感知トランジスタが、前記直接感知回路トランジスタに結合された出力デバイスを切り換える、上記（２８）に記載の方法。
（３１）入力アナログ信号がアナログ「１」電圧レベルとアナログ「０」電圧レベルの中間であるときに、直接感知回路における出力デバイスをそのトリップ点の近傍にバイアスするように前記制御信号が前記直接感知回路における電流源を制御する、上記（２８）に記載の方法。
（３２）メモリ・アレイにおいて、模擬回路によって発生された前記制御信号を前記メモリ・アレイにおける複数の直接感知回路に分散させることを含む、上記（２８）に記載の方法。
（３３）前記直接感知回路がメモリ・アレイ内にあり、電流源トランジスタを通る電流供給を変化させ、感知入力トランジスタにより入力アナログ信号を感知し、前記感知入力トランジスタによって出力デバイスを切り換えることを含む、上記（２８）に記載の方法。
（３４）電流源トランジスタを通る電流供給を変化させ、感知入力トランジスタにより入力アナログ信号を感知し、前記感知入力トランジスタによって出力デバイスを切り換えることにより、前記模擬回路が前記制御信号を発生する、上記（３３）に記載の方法。
【図面の簡単な説明】
【図１】ゲインを有さず、単純なインバータ出力を有し、ＰＶＴ変動を補償する、本発明による安定化直接センス（ＳＤＳ）増幅器回路の基本的実施形態の回路図である。
【図２】ゲインを有し二重インバータ出力ラッチ回路を備える安定化直接センス（ＳＤＳ）増幅器回路の第２実施形態の回路図である。
【図３】図２の回路に対する入力であり、図２の安定化直接センス（ＳＤＳ）増幅器回路の切換え点を安定させるために使用される、補償された基準電圧Ｖ＿ｘを出力する安定化バイアス発生回路の回路図である。
【図４】１ビット線レベルと０ビット線レベルの間の中間におけるＶ＿ｂｌｒｅｆ電圧レベルを示す、１ビット線レベルと０ビット線レベルを時間に対してプロットしたグラフである。
【図５】Ｖ＿ｂｌｒｅｆ入力信号に応答し、ＤＲＡＭアレイにおける各ＳＤＳセンス増幅器に対する制御入力として印加されるＶ＿ｘ出力信号を発生する、図２に示すようなＶ＿ｘ発生回路を示す図である。
【図６】ＤＬノードへの出力ラッチ回路の抵抗結合によってゲインまたは増幅がどのように実現されるかを示すグラフである。
【符号の説明】
１０  二重インバータ出力ラッチ回路
２４  出力インバータ・ラッチ
２５  インバータ
２６  インバータ
３０  センス増幅器
３２  出力インバータ／ラッチ回路
３４  差動増幅器
Ｔ６  ＮＦＥＴデバイス
Ｔ１０  電流源トランジスタ
Ｔ１１  ＦＥＴトランジスタ
Ｔ１４  ＰＦＥＴトランジスタ
Ｔ１７  ＮＦＥＴデバイス
Ｔ１８  ＮＦＥＴデバイス
Ｔ１９  ＮＦＥＴデバイス
Ｔ２０  ＮＦＥＴデバイス
Ｖ０  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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