(57)【特許請求の範囲】
【請求項１】
それぞれ多数のメモリセルを有する第１及び第２メモリセルアレイと、第１メモリセルアレイのメモリセルを選択する第１行デコーダと、第２メモリセルアレイのメモリセルを選択する第２行デコーダと、を少なくとも備えた半導体集積回路において、
第１、第２行デコーダによるメモリセルのアクセスに際して、データの円滑なアクセスのために電源電圧以上に昇圧された昇圧電圧をワード線に対し出力するワード線昇圧回路と、
第１、第２メモリセルアレイの選択に対応して入力されるブロック選択情報に応じ、第１、第２メモリセルアレイが同時に選択される場合と、第１、第２メモリセルアレイが相互に独立的に選択される場合とにそれぞれ対応させて、ワード線昇圧回路の出力電圧レベルを調節し、第１、第２メモリセルアレイのうちの一方のみが選択される場合にはワード線昇圧回路の出力電圧レベルを低下させ、第１及び第２メモリセルアレイの両方が選択される場合にはワード線昇圧回路の出力電圧レベルをそのまま出力させるようになっているワード線昇圧制御回路と、を備え、
そのワード線昇圧制御回路は、第１入力端子にワード線昇圧回路の出力を直接的に受け、第２入力端子にワード線昇圧回路の出力を遅延手段を介し反転して受け、そして第３入力端子にブロック選択情報を受ける論理回路と、該論理回路の出力に従ってワード線昇圧回路の出力の電圧レベルを選択的に放電させるプルダウン手段と、を備えてなることを特徴とする半導体集積回路。
【請求項２】
多数のメモリセルを有する複数のノーマルメモリセルアレイと、ノーマルメモリセルアレイのうちの少なくとも一つに対し設けられ、多数のメモリセルを有するエキストラメモリセルアレイと、を備え、行アドレスのデコーディングによりノーマルメモリセルアレイ、エキストラメモリセルアレイのメモリセルを選択するようになった半導体集積回路において、
電源電圧より高い昇圧電圧を発生するワード線昇圧回路と、
前記昇圧電圧を受けて、第１ワード線電圧又は第１ワード線電圧とは異なる電圧レベルの第２ワード線電圧を、行アドレスに同期して発生されるノーマルメモリセルアレイ、エキストラメモリセルアレイを選択するためのブロック選択情報に応じて選択的に発生するワード線昇圧制御回路と、を備え、
そのワード線昇圧制御回路は、第１入力端子にワード線昇圧回路の出力を直接的に受け、第２入力端子にワード線昇圧回路の出力を遅延手段を介し反転して受け、そして第３入力端子にブロック選択情報を受ける論理回路と、該論理回路の出力に従ってワード線昇圧回路の出力の電圧レベルを選択的に放電させるプルダウン手段と、を備えてなることを特徴とする半導体集積回路。
【請求項３】
第１ワード線電圧が第２ワード線電圧より高い電圧で、第１ワード線電圧は、ノーマルメモリセルアレイ及びエキストラメモリセルアレイが同時に選択されるときに出力され、第２ワード線電圧は、ノーマルメモリセルアレイのみが選択されるときに出力されるようになっている請求項２記載の半導体集積回路。
【請求項４】
メモリセルを有するノーマルメモリセルアレイと、ノーマルメモリセルアレイに隣接して設けられたメモリセルを有するエキストラメモリセルアレイと、所定の行アドレスをデコードしてノーマルメモリセルアレイ、エキストラメモリセルアレイの有するメモリセルの選択を行う行デコーダと、チップ外部から供給される電源電圧以上の昇圧電圧を出力するワード線昇圧回路と、を備えた半導体集積回路のワード線昇圧制御回路であって、
第１入力端子にワード線昇圧回路の出力を直接的に受け、第２入力端子にワード線昇圧回路の出力を遅延手段を介し反転して受け、そして第３入力端子に行アドレスに同期して発生されるノーマルメモリセルアレイ、エキストラメモリセルアレイを選択するためのブロック選択情報を受ける論理回路と、該論理回路の出力により制御され、ワード線昇圧回路の出力の電圧レベルを選択的に放電させるプルダウン手段と、を備え、ワード線昇圧回路の出力の電圧レベルを、ブロック選択情報に応じて選択的に、相互に電圧レベルの異なる第１ワード線電圧又は第２ワード線電圧として行デコーダに提供することを特徴とするワード線昇圧制御回路。
【請求項５】
第１ワード線電圧が第２ワード線電圧より高い電圧で、第１ワード線電圧は、ノーマルメモリセルアレイ及びエキストラメモリセルアレイが同時に選択されるときに出力され、第２ワード線電圧は、ノーマルメモリセルアレイのみが選択されるときに出力されるようになっている請求項４記載のワード線昇圧制御回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体集積回路に関し、特に、一定の電圧レベルのワード線信号を供給するためのワード線昇圧回路（word-line boosting circuit）及びその制御回路に関するものである。
【０００２】
【従来の技術】
通常、ダイナミックＲＡＭのような半導体集積回路の場合には、一つのアクセストランジスタと一つのストレージキャパシタとからメモリセルが構成され、このストレージキャパシタに‘１’又は‘０’のデータを貯蔵するようになっている。そして、ストレージキャパシタに貯蔵されたデータは、アクセストランジスタのチャネルを通じてビット線に伝達される。このとき、データがビット線に伝達される速度及び電圧レベルの状態は、アクセストランジスタのゲートに印加されるワード線の電圧レベルにより変わってくる。
【０００３】
一方、半導体集積回路の高集積化、大容量化に伴うトランジスタの小型化で、チップの高速動作の要求に相反するように、チップの動作電源電圧は低電圧化されている。つまり、高集積半導体集積回路のように低い電源電圧を使用する場合、メモリセル内のアクセストランジスタのゲートに印加されるワード線の電圧レベルが、ストレージキャパシタに貯蔵されているデータのビット線伝達にとって十分なレベルとならないため、動作速度の低下等の問題が生じる。
【０００４】
このような問題を解決するために、この分野では、チップ内に電源電圧以上の昇圧電圧を出力する電圧昇圧回路を備える技術が提示され、チップの動作速度の高速化に対応できるようになった。この電圧昇圧回路は、この分野で「ブースティング回路」、あるいは、「ワード線昇圧回路」とも呼ばれている。
【０００５】
図９Ａ、Ｂに、電圧昇圧回路を備えるワード線昇圧方式の従来例をブロック図で示す。図９Ａに示すように、従来では、別途の電源を用いずにワード線電圧を供給電源電圧レベルである電源電圧ＶCCより高い電圧にするため、チャージポンピングを利用したワード線昇圧回路１を内蔵している。ワード線の昇圧レベルは、ポンピングキャパシタ（図示せず）とエネーブルされるワード線が有する寄生キャパシタとの間の電荷分配比（charge sharing ratio）によって決定される。すなわち、ポンピングキャパシタのサイズがワード線寄生キャパシタより大きければ大きい程、昇圧されるレベルは上昇する。したがって、ワード線昇圧回路１のポンピングキャパシタのサイズは、ワード線の負荷を考慮して、エネーブル時にワード線の電圧レベルがＶCC＋ＶTN以上になるように決定しなければならない。尚、ＶTNは、メモリセルのアクセストランジスタのしきい電圧である。
【０００６】
もし、ポンピングキャパシタのサイズがワード線の負荷に比べてあまりに大きいと、ワード線電圧が非常に高くなり、それによって過度なストレスが加えられてしまい、チップの寿命が短くなる。反対に、ポンピングキャパシタのサイズがワード線の負荷に比べてあまりに小さいと、データ線の電圧がメモリセルのストレージキャパシタに十分に伝達されなくなる。結局、従来のワード線昇圧回路では、ワード線昇圧回路に連結されるワード線の負荷が常に一定でなければ、一定のワード線の電圧レベルを維持することができないということである。
【０００７】
一方、図９Ｂは、高集積半導体集積回路で用いられるようになったワード線昇圧方式を示している。一つのワード線昇圧回路１に、二つのメモリセルアレイブロック３Ａ、３Ｂが接続されており、回路動作時にエネーブルされるワード線を選択する行デコーダ２Ａ、２Ｂのコーディング（coding）方式が相互に異なるようにされている。そして、いずれかのメモリセルアレイブロック３Ａ（３Ｂ）で、アクティブ時に常に一定数のワード線がエネーブルされ、ワード線昇圧回路１と連結される。これに対して他方のメモリセルアレイブロック３Ｂ（３Ａ）は、アクティブ時に行アドレスにより一定数のワード線がエネーブルされる場合もあれば、全く動作しない場合もある。したがって、ワード線昇圧回路１に連結されるワード線の負荷については、一つのメモリセルアレイブロックがエネーブルされる場合と、二つのメモリセルアレイブロックがエネーブルされる場合とで異なってくることになる。
【０００８】
もし、二つのメモリセルアレイブロック３Ａ、３Ｂがすべてエネーブルされる場合のワード線負荷を考慮してワード線昇圧回路を設計すると、一つのメモリセルアレイブロックのみがエネーブルされる場合、ワード線電圧があまりに高くなり、過度なストレスが加えられてメモリ素子の寿命を短くする。反対に、メモリセルアレイブロック３Ａ、３Ｂのうちの一方がエネーブルされる場合を考慮してワード線昇圧回路を設計すると、二つのメモリセルアレイブロックがエネーブルされる場合、ワード線の負荷が、ワード線昇圧回路のポンピングキャパシタのサイズに比べて非常に大きくなるので、ワード線電圧が極端に低くなる。すなわち、このようなワード線昇圧方式では、安定したワード線電圧を供給し難く、その結果、半導体集積回路の信頼性を低下させることになっている。
【０００９】
【発明が解決しようとする課題】
したがって本発明の目的は、第一に、半導体集積回路の信頼性を向上させられるワード線昇圧回路を提供することにある。第二に、ワード線の負荷に関係なく一定のワード線電圧を供給できるワード線昇圧回路を提供することにある。第三に、ワード線の負荷に関係なく一定のワード線電圧を供給できるような制御を行う昇圧制御回路を備えるワード線昇圧回路を提供することにある。第四に、ワード線昇圧回路がワード線の負荷に関係なく一定のワード線電圧レベルを供給できるように制御するワード線昇圧制御回路を提供することにある。第五に、所定のブロック選択情報を入力として、ワード線の負荷に関係なく一定のワード線電圧を供給させることのできるワード線昇圧制御回路を提供することにある。第六に、ノーマルメモリセルアレイ及びスペアメモリセルアレイに対してそれぞれ別に備えられるようなワード線昇圧回路を提供することにある。第七に、ノーマルメモリセルアレイ及びスペアメモリセルアレイにそれぞれ備えられ、ワード線昇圧レベルを調節するための昇圧制御回路を含んでなるワード線昇圧回路を提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するために本発明は、それぞれ多数のメモリセルを有する第１及び第２メモリセルアレイと、第１メモリセルアレイのメモリセルを選択する第１行デコーダと、第２メモリセルアレイのメモリセルを選択する第２行デコーダと、を少なくとも備えた半導体集積回路について、第１、第２行デコーダによるメモリセルのアクセスに際して、データの円滑なアクセスのために電源電圧以上に昇圧された昇圧電圧をワード線に対し出力するワード線昇圧回路と、第１、第２メモリセルアレイの選択に対応して入力されるブロック選択情報に応じ、第１、第２メモリセルアレイが同時に選択される場合と、第１、第２メモリセルアレイが相互に独立的に選択される場合とにそれぞれ対応させて、ワード線昇圧回路の出力電圧レベルを調節するワード線昇圧制御回路と、を備えることを一つの特徴としている。
【００１１】
このような半導体集積回路に備えられるワード線昇圧制御回路については、第１、第２メモリセルアレイのうちの一方のみが選択される場合にはワード線昇圧回路の出力電圧レベルを低下させ、第１及び第２メモリセルアレイの両方が選択される場合にはワード線昇圧回路の出力電圧レベルをそのまま出力させるような回路構成とすると、比較的簡単な構成とできるので、好ましい。
【００１２】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。以下において、ワード線の負荷問題を解決するための本発明によるワード線昇圧制御回路が備えられるワード線昇圧回路、及び、このワード線昇圧回路とメモリセルアレイとの連結関係の各種実施例が発明の理解のために説明される。
【００１３】
図１は、この分野で一般的なダイナミックＲＡＭにおけるワード線昇圧回路とメモリセルアレイとを用いると共に、本発明によるワード線昇圧制御回路を設けた実施例を示すブロック図である。それぞれ多数のメモリセルを備えたメモリセルアレイ１３Ａ、１３Ｂと、メモリセルアレイ１３Ａのメモリセルを選択する行デコーダ１２Ａと、メモリセルアレイ１３Ｂのメモリセルを選択する行デコーダ１２Ｂと、この行デコーダ１２Ａ、１２Ｂにそれぞれ接続され、所定のメモリセルのアクセス時に、メモリセルデータの円滑なアクセスのために電源電圧以上の昇圧された電圧を出力するワード線昇圧回路１０と、ワード線昇圧回路１０に接続され、メモリセルアレイ１３Ａ又は１３Ｂを選択するブロック選択情報を入力とするワード線昇圧制御回路１１と、を有する構成とされている。
【００１４】
ワード線昇圧制御回路１１は、ブロック選択情報によりメモリセルアレイ１３Ａ、１３Ｂが同時に選択される場合と、メモリセルアレイ１３Ａ、１３Ｂが相互に独立的に選択される場合とに応じて、ワード線昇圧回路１０の出力レベルを調節するようになっている。メモリセルアレイ１３Ａは、動作時、常に一定数のワード線が行デコータ１２Ａにより選択されてワード線昇圧回路１０に連結される。一方、メモリセルアレイ１３Ｂは、行デコーダ１２Ｂにより特定アドレスが入力されるときにのみ、メモリセルアレイ１３Ｂにある一定数のワード線がエネーブルされてワード線昇圧回路１０に連結される。
【００１５】
メモリセルアレイ１３Ａのみがエネーブルされる場合、ワード線昇圧回路１０における負荷は、メモリセルアレイ１３Ａでエネーブルされるワード線の数と相応する。一方、メモリセルアレイ１３Ａ、１３Ｂの両方がエネーブルされる場合、メモリセルアレイ１３Ａでエネーブルされるワード線の負荷に、メモリセルアレイ１３Ｂでエネーブルされるワード線の負荷が追加される。そこで、ワード線昇圧制御回路１１が、メモリセルアレイ１３Ｂの選択信号についての情報（ブロック選択情報）を受けてワード線昇圧回路１０の出力を制御し、メモリセルアレイ１３Ｂの動作状態に応じるワード線負荷の変化に対応して補償を行う。それによって、メモリセルアレイ１３Ａ、１３Ｂに供給されるワード線の電圧レベルが一定に維持される。
【００１６】
図２は、本発明によるワード線昇圧回路とその制御回路を、エキストラ（EXTRA ）メモリセルアレイを有するメモリセルアレイに適用した例を示すブロック図である。このエキストラメモリセルアレイとは、欠陥セル救済のために備えられるスペア又は冗長メモリセルアレイとは異なるもので、通常のノーマル（NORMAL）メモリセルアレイの一部分として、一つのチップ内でノーマルメモリセルアレイと隣接させてレイアウトされ、パリティ（parity）ビットを貯蔵するセルアレイである。そして、バイトワイドメモリの中でも、×８、×１６系列よりは×９、×１８のようなメモリに主に適用され、データ出力動作時にパリティビットを同時に出力する。
【００１７】
図２に示す例は、メモリセルアレイがエキストラメモリセルアレイを備える場合に可能な構成例であって、行デコーダと本発明によるワード線昇圧回路及びその制御回路の配置関係が示されている。レイアウトの効率性及び容易性を考慮し、アクティブ時に電流が一方に過重されることを防止するために、ノーマルメモリセルアレイを対称に分割して各ブロックで一定数のワード線を動作させ、さらに、同数の入／出力データを接続している。そして、このようにメモリセルアレイが対称に分割配列された状態で、図２に示すようにエキストラメモリセルアレイを追加配置するものである。図示のように、エキストラメモリセルアレイは、ノーマルメモリセルアレイの配置と同様に対称に分割配置される。しかしながら、エキストラメモリセルアレイにおいてエネーブルされるワード線が一つのみ必要とされるのであれば、二つに分割されたエキストラメモリセルアレイ（Ａ）、（Ｂ）のうちの常に一つのみがエネーブルされる。一方、ワード線昇圧回路は、ポンピングキャパシタのサイズの限界、レイアウトの簡潔性、信号線バッシング（bussing ）処理の容易性等の理由により、左右対称の中の一方を担当可能として二つ設けられる。
【００１８】
エキストラメモリセルアレイは、一つのメモリセルアレイブロックにおいてノーマルメモリセルアレイに伴って非対称的に動作するので、ワード線昇圧回路に連結されるワード線の負荷も非対称的となる。したがって、ワード線の電圧レベルをエキストラメモリセルアレイの動作状態に関係なく一定にするためには、図２に示すように、エキストラメモリセルアレイ選択情報を受けるワード線昇圧制御回路を、ワード線昇圧回路に接続する必要がある。
【００１９】
図３に、図１及び図２に示すワード線昇圧制御回路の回路例を示す。この例のワード線昇圧制御回路は、所定のブロック選択情報バーφＢＬＳを入力とするパストランジスタ２１と、パストランジスタ２１のチャネルにゲートが接続され、ワード線昇圧回路２０の出力端にチャネルの一端が接続されるプルダウントランジスタ２２と、プルダウントランジスタ２２のチャネルの他端と接地電圧端との間に接続され、プルダウントランジスタ２２のチャネルに流れる電流を放電させるためのキャパシタ２３と、から構成される。
【００２０】
ブロック選択情報φＢＬＳは、例えば図２に示す例ではエキストラメモリセルアレイをエネーブルさせる信号であり、ブロック選択情報バーφＢＬＳは、そのブロック選択情報φＢＬＳを反転させた信号である。そして、エキストラメモリセルアレイにあるエキストラメモリセルが選択されると、ブロック選択情報バーφＢＬＳが論理“ロウ”のレベルになり、プルダウントランジスタ２２がＯＦＦとされ、それにより、ワード線昇圧回路２０によって生成される電圧レベルがそのままワード線に伝達される。一方、エキストラメモリセルアレイが選択されない場合は、ブロック選択情報バーφＢＬＳが論理“ハイ”のレベルになり、プルダウントランジスタ２２がＯＮとされ、それにより、エキストラメモリセルアレイのワード線負荷を駆動できる電荷（charge）がキャパシタ２３に抜け出す。すなわち、エネーブルされる場合のエキストラメモリセルアレイのワード線の負荷を、キャパシタ２３によって肩代わりさせるものである。その結果、ワード線の電圧レベルを、エキストラメモリセルアレイがエネーブルされる場合と同じにできる。したがって、キャパシタ２３のサイズは、エキストラメモリセルアレイのワード線負荷に応じて決定される。
【００２１】
このようなワード線昇圧制御回路の他の回路例について、図４Ａに示す。第１入力端子にワード線昇圧回路２０の出力信号を直接的に受け、第２入力端子にワード線昇圧回路２０の出力信号を遅延手段３１を介して受け、そして第３入力端子にブロック選択情報バーφＢＬＳを受けるＮＡＮＤゲート３２と、このＮＡＮＤゲート３２の出力端に直列接続されるインバータ３３と、インバータ３３にゲートが接続されると共に、ワード線昇圧回路２０の出力端と接地電圧端との間にチャネルが設けられ、ＮＡＮＤゲート３２の出力信号に従って、ワード線昇圧回路２０の出力信号の電圧レベルを選択的に放電させるためのトランジスタ（プルダウン手段）３４と、から構成されたワード線昇圧制御回路が示されている。
【００２２】
その動作について説明すると、例えば図２に示す例の場合、エキストラメモリセルアレイがエネーブルされると、ブロック選択情報バーφＢＬＳが論理“ロウ”のレベルとなり、トランジスタ３４のノードｎ１の電圧が０Ｖとなってトランジスタ３４がＯＦＦとされる。したがって、ワード線昇圧回路２０の出力は、レベルの変化なしにそのままワード線に伝達される。一方、エキストラメモリセルアレイがエネーブルされない場合、ブロック選択情報バーφＢＬＳが論理“ハイ”レベルの信号としてＮＡＮＤゲート３２に入力される。そして、ワード線昇圧回路２０の出力が論理“ハイ”のレベルになると同時に、信号線３５も論理“ハイ”のレベルとなってＮＡＮＤゲート３２に入力される。遅延手段３１は、奇数個のインバータで構成されており、論理“ハイ”になる以前のワード線昇圧回路２０の出力（すなわち論理“ロウ”レベル）により、その出力は論理“ハイ”のレベルとなっている。それによって、ＮＡＮＤゲート３２が論理“ロウ”レベルの信号を出力し、ノードｎ１が論理“ハイ”のレベルに遷移する。したがって、トランジスタ３４がＯＮとされる。さらに、遅延手段３１の出力信号が所定の遅延時間の後に論理“ロウ”のレベルに変わると、ＮＡＮＤゲート３２が論理“ハイ”レベルの信号を出力し、トランジスタ３４は再びＯＦＦとされる。このトランジスタ３４がＯＮしている間に、エキストラメモリセルアレイのワード線の負荷を駆動する程度の電荷だけがトランジスタ３４を通して抜け出す。すなわち、エネーブルされた場合のエキストラメモリセルアレイのワード線負荷分を、肩代わりするようになっている。
【００２３】
遅延手段３１は、図４Ｂに示すように、普通のインバータ４１、４３、…、４５及び抵抗と、キャパシタ４２、４４、…、４６を利用して構成すればよい。その遅延時間は、インバータの個数とこれに付加された抵抗、及びキャパシタの個数とサイズによって決定される。その際、遅延時間により、図４Ｃに示すようなトランジスタ３４のゲートに伝達されるノードｎ１でのパルス幅が決定されるので、エキストラメモリセルアレイのワード線負荷を考慮して設定する必要がある。そして、パルスを発生させるためには、図４Ａに示す回路の論理構成において、必ずワード線昇圧回路の出力と反対の論理状態を形成しなければならないので、インバータの個数は奇数とされる。
【００２４】
図５は、本発明の理解のために示すもので、ワード線の負荷が変化するときについて、ワード線昇圧回路に昇圧制御回路が備えられる場合と備えられない場合とで、ワード線昇圧回路の出力特性を比較して示す波形図である。このシミュレーション結果は、電源電圧ＶCCが４Ｖの場合のもので、ノーマルメモリセルアレイとエキストラメモリセルアレイのキャパシタンス負荷は、３０ｐＦ（pico Farad＝１０-12  farad）程度である。図５から分かるように、ノーマルメモリセルアレイが一つのみエネーブルされるときに、従来のワード線昇圧方式を使用すると、ノーマルメモリセルアレイとエキストラメモリセルアレイがすべてエネーブルされる場合に比べて約０．８Ｖ程度高くなる。ところが、本発明によるワード線昇圧制御回路を使用すると、ノーマルメモリセルアレイの一つのみがエネーブルされる場合でも、ノーマルメモリセルアレイとエキストラメモリセルアレイがすべてエネーブルされる場合と同程度で、ワード線昇圧レベルは５Ｖとなる。尚、このとき、図３に示すワード線昇圧制御回路におけるキャパシタ２３は、エキストラメモリセルアレイのワード線負荷に合わせて３０ｐＦとした。また、図４Ａに示すワード線昇圧制御回路のプルダウントランジスタ３４のサイズはＷ／Ｌ＝１００／１．１、遅延時間によるパルス幅は約５ｎｓとした。
【００２５】
次に、本発明によるワード線昇圧回路及びその制御回路を、スペアワード線昇圧回路に適用した構成例を図６にブロック図で示す。この例の構成上の特徴は、本発明によるワード線昇圧制御回路を備えたワード線昇圧回路の概念を、欠陥セルの救済を行うためのスペアメモリセルアレイに適用したことである。これは、通常のダイナミックＲＡＭに備えられるスペアメモリセルアレイに対し供給されるワード線の電圧レベルが、ノーマルワード線に供給される電圧レベルと同程度の電圧レベルとされるために、過度なストレスが加わるという問題を解決するためのものである。そのために、ノーマルワード線ＷＬに対してワード線昇圧回路５０Ａ、スペアワード線ＳＷＬに対してワード線昇圧回路５０Ｂをそれぞれ設け、昇圧電圧の伝送路を相互に分離すると共に、ワード線昇圧回路５０Ａとスペアワード線昇圧回路５０Ｂとにそれぞれ連結されたノーマルワード線ＷＬとスペアワード線ＳＷＬとの負荷の差を、昇圧制御回路５３を用いて補償することを特徴としている。
【００２６】
ノーマルワード線の昇圧電圧伝送路Ｖpnとスペアワード線の昇圧電圧伝送路Ｖpsとを分離して、ワード線昇圧回路５０Ａとスペアワード線昇圧回路５０Ｂとをそれぞれ備えるようにし、スペアワード線昇圧回路５０Ｂの出力端にスペアワード線昇圧制御回路５３を設けることで、ワード線昇圧電圧を、各最終端における電圧レベルが等しくなるように供給できる。すなわち、昇圧電圧伝送路Ｖpnから行デコーダ５２Ａを通じたメモリセルアレイ方向への負荷と、昇圧電圧伝送路Ｖpsから行デコーダ５２Ｂを通じたメモリセルアレイ方向への負荷とは異なるので、出力される昇圧電圧が同じであると、最終端の電圧レベルは違ったものになってしまう。そこで、図６に示すように、ワード線昇圧回路５０Ａ、５０Ｂを別に構成して伝送路を分け、伝送路Ｖpsに昇圧制御回路５３を設けることにより、スペアワード線ＳＷＬに供給される電圧レベルを調節して、最終端の電圧レベルを同じ電圧レベルに最適化できるようにしている。
【００２７】
図７Ａに、図６に示すスペアワード線昇圧回路５０Ｂ及び昇圧制御回路５３の回路例を示す。スペアワード線ＳＷＬの負荷は、ノーマルワード線ＷＬに比べ小さいので、スペアワード線昇圧回路５０Ｂの出力端に一方の電極を、そして接地電圧端に他方の電極をそれぞれ接続したＮ形チャネルを有するキャパシタ６５を用いて昇圧制御回路５３を構成し、スペアワード線ＳＷＬについて負荷を加えることで、ノーマルワード線ＷＬの負荷と等しくなるようにしている。したがって、図６に示すワード線ＷＬとスペアワード線ＳＷＬとが、同じ電圧レベルを有するようにできる。このとき、キャパシタ６５のサイズは、スペアワード線ＳＷＬに供給されるスペアワード線電圧レベルを考慮して、最適となるようにする必要がある。
【００２８】
図７Ｂに示すのは、ワード線昇圧制御回路５３の他の実施例で、図６に示すスペアワード線昇圧回路５０Ｂの出力が伝達される経路に、例えばクランプ素子としてＮＭＯＳダイオードのチャネルを設けて、スペアワード線ＳＷＬの電圧レベルをそのしきい電圧ＶT だけ降下させ、スペアメモリセルアレイに過剰ストレスがかからないようにして信頼性を高める例を示している。
【００２９】
図８は、ノーマルメモリセルアレイに連結されるノーマルワード線とスペアメモリセルアレイに連結されるスペアワード線とにそれぞれ供給される各電圧レベルを、相互に等しくするようにした図６に示す実施例の出力特性を示す波形図である。同図に示すように、ワード線に昇圧電圧が供給されるとき、ノーマルワード線に供給される電圧レベルとスペアワード線に供給される電圧レベルとが等しくなっているので、スペアワード線の負担が格段に減少することが分かる。
【００３０】
本実施例に示されたワード線昇圧回路及びその制御回路は、本発明の思想に立脚して実現した最適の例であって、これらは、本発明の技術的範囲から外れない限り、例えば論理構成を考慮して回路構成を変えたりしても実施可能であることは明白な事実である。
【００３１】
【発明の効果】
以上述べてきたように本発明は、ワード線の負荷問題を解決するために、ワード線昇圧回路に制御回路を備えるようにしたことで、ノーマルメモリセルアレイがエキストラメモリセルアレイを備える場合や、ノーマルメモリセルアレイとスペアメモリセルアレイが備えられる場合でも、ノーマルメモリセルアレイと、エキストラメモリセルアレイ又はスペアメモリセルアレイとに対し、同程度のワード線電圧を供給できるので、半導体集積回路の高速化や信頼性向上、あるいは長寿命化に寄与できる。また、結果的に、ワード線の負荷を最小化することができるので、データアクセス動作の高速動作及びその信頼性を向上させることも可能となる。
【図面の簡単な説明】
【図１】本発明によるワード線昇圧回路及びその制御回路を備えた半導体集積回路の一実施例を示すブロック図。
【図２】エキストラメモリセルアレイをもつ半導体集積回路に本発明によるワード線昇圧回路及びその制御回路を適用した場合の実施例を示すブロック図。
【図３】本発明に係るワード線昇圧制御回路の構成例を示す回路図。
【図４】Ａは、本発明に係るワード線昇圧制御回路の他の構成例を示す回路図、Ｂは、Ａに示す遅延手段の構成例を示す回路図、Ｃは、Ａに示す回路により提供されるワード線電圧及びＡに示すトランジスタのゲートに印加されるパルス信号の各波形図。
【図５】図２に示す実施例と従来例とでワード線昇圧回路の出力特性を比較して示す波形図。
【図６】スペアワード線をもつ半導体集積回路に本発明によるワード線昇圧回路及びその制御回路を適用した場合の実施例を示すブロック図。
【図７】Ａは、図６に示すスペアワード線昇圧回路及びその制御回路の構成例を示す回路図、Ｂは、スペアワード線昇圧制御回路の他の構成例を示す回路図。
【図８】図６に示す実施例と従来例とでワード線電圧の特性を比較して示す波形図。
【図９】ワード線昇圧方式の従来例を示すブロック図。
【符号の説明】
１０、２０、５０Ａ、５０Ｂ  ワード線昇圧回路
１１、５３  ワード線昇圧制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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