(57)【特許請求の範囲】
【請求項１】
ループフィルタの出力に応じた周波数の出力クロック信号を発生する電圧制御型発振器と、上記電圧制御型発振器の出力を分周する分周器と、外部リファレンス信号を所定の周波数の比較周波数信号に変換する変換手段と、上記分周器の出力信号と上記比較周波数信号との位相周波数比較をして位相周波数誤差に対応する誤差信号を発生する位相周波数比較器と、上記誤差信号に応じた電荷量を発生するチャージポンプと、上記チャージポンプの出力端子と特定電位との間に直列に接続された第１の容量と第１の抵抗とからなる上記ループフィルタとを備えた二次のＰＬＬと、上記出力クロック信号に基づいて制御されかつ上記分周器の分周数を再帰的に制御し、上記出力クロックの周波数を拡散する一次のΔΣ変調器を含むクロック変調回路と、上記ループフィルタの出力点に接続され、上記第１の容量の１／１０以上の容量値を有する第２の容量とを備えることを特徴とする自己変調型クロック発生回路。
【請求項２】
上記ΔΣ変調器の出力値の制御によって、固定クロック発生回路に随時切替え可能なことを特徴とする請求項１に記載の自己変調型クロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の技術分野】
本発明はクロック発生回路に関するものであり、特に出力クロックの周波数を拡散させた自己変調型クロック発生回路に係わるものである。
【０００２】
【従来の技術】
現在、ＣＰＵをはじめマイクロプロセッサなどで使用される高速クロックを生成するクロック発生回路に関し、特に周辺機器に対する電磁障害輻射（ＥＭＩ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減したクロック発生回路がある。このようなものには例えば特開平７−２３５８６２号公報に開示されるクロック回路があり、これは、図６に示されるようにＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）内の電圧制御型発振器３９の発振信号を分周する分周器４２を、水晶発振回路３３からの外部のリファレンス信号を用いて制御するクロック変調方式をとっている。クロックに低い周波数の変調を掛けることによって、クロックの電力を特定の一つの周波数に集中させず、ある一定の周波数帯に拡散させて、ＥＭＩ低減効果を得ている。なお、図６において３５は水晶発振回路３３のリファレンス信号を分周するリファレンス分周器であり、３７は、リファレンス分周器３５の出力と分周回路４２の出力とを位相比較する位相周波数比較器であり、３８はフィルタであり、４１は分周器４２を制御するクロック変調回路であり、４０はクロックを外部に出力するバッファである。
【０００３】
一般にＰＬＬ技術では、外部のリファレンス信号と内部の電圧制御型発振器の発振信号とを、それぞれ分周して比較周波数と呼ばれる、共通の周波数になるように設定し、この周波数で両分周器信号を位相周波数比較して得られる誤差信号を、ループフィルタと呼ばれる低域通過フィルタを通して電圧制御型発振器の周波数補正信号とすることで、電圧制御型発振器を持続的に所定の周波数に保ち、高速クロックを得る仕組みになっている。ある瞬間の位相周波数比較から次の位相周波数比較までの間、電圧制御型発振器は外からの補正を与えられないまま発振を続けなければならない。この状態が長く続くほど、リファレンス信号からのずれは広がってゆく。したがって比較周波数が高いほど、すなわち電圧制御型発振器の補正が早く行われるほど、誤差は小さく、補正信号はわずかで済み、逆に比較周波数が低いほど、補正信号は大きくなる。
【０００４】
また、クロックのサイクル間ジッタと呼ばれる、クロック周波数の瞬間的な跳躍現象の主要因は、上記誤差信号がループフィルタを通過したあとの残留成分であることが知られている。従って、サイクル間ジッタを抑制するためには比較周波数を高くして、誤差が大きくならないうちに補正をかけることが重要である。
【０００５】
【発明が解決しようとする課題】
しかるに、上述の従来のクロック発生回路では、クロック変調回路を動かすための内部クロックとして外部のリファレンス信号が用いられている。高速クロックを作り出すクロック生成器ではリファレンス信号の周波数は相対的に低く、次の位相周波数比較までに刻むクロックの数はわずかである。このため次の位相周波数比較までにクロック変調回路が処理を終えるための十分なクロック数を確保するためには、比較周波数を下げなくてはならない。その結果、誤差信号は大きくなり、サイクル間ジッタが増加するという問題点を有していた。
【０００６】
また、２次（２ｎｄ  ｏｒｄｅｒ）またはそれ以上の次数を持ったΔΣ変調器を用いて通信用ＰＬＬを制御することで、ＰＬＬ内の分周器が対応できない分数分周を行わせ、変調無しの固定クロックを生成するクロック生成器が報告されている。そこではΔΣ変調器で高分解能の直流信号を再生するために、ノイズランダム性の高い２次またはそれ以上の次数のΔΣ変調器を使用しなくてはならないが、良く知られているようにΔΣ変調器はノイズシェーピング効果を持ち、動作周波数の１／６以下のノイズを低減するとともに、それ以上の周波数のノイズを増大させる働きがあり、ΔΣ変調器の次数を上げるほど高い周波数のノイズ、いわゆる残留量子化雑音が増加するので、これがＰＬＬに印加されることでサイクル間ジッタを増加させる原因となっていた。
【０００７】
さらに、一般的な二次ＰＬＬに対してクロック変調方式を適用することには、以下に述べる問題点があった。第１の容量と第１の抵抗とのグラウンドへの直列接続で構成されるループフィルタを持った２次ＰＬＬシステムにおいては、上記第１の容量の容量値ＣＬに対して十分小さい（例えば５０分の１の）容量値Ｃａｄｄを持ったアディショナル容量が、上記ループフィルタに対して並列に接続して用いられるのが通例である。この時も系は２次ＰＬＬシステムとして近似的に扱われる。ここで、アディショナル容量が上記第１の容量に対して十分小さいことが、系の安定性を保証するための絶対条件と言われている。すなわち、二次ＰＬＬの安定性の指標である位相余裕の、そのシステムが取れる最大値は、上記第１の容量とアディショナル容量との比で次のように表現される（ＲＬは第１の抵抗の抵抗値を表す）。
位相余裕＝｜ｔａｎ−１（Ｘ／γ）−ｔａｎ−１（ｘ）｜  …式１
（ここで、γ≡（ＣＬ  ／Ｃａｄｄ）、Ｘ≡ωτ１、τ１≡ＲＬ・ＣＬである。）
【０００８】
いま、上記第１の容量とアディショナル容量との比が１である場合を考えると、最大可能な位相余裕がゼロであるということになり、このようなシステムは安定に存在できない。また、上記アディショナル容量を用いた二次ＰＬＬ近似システムの帯域ω３ｄＢは次のように表現される。
ω３ｄＢ＝ωｎ・√（−（２ζ２−１）＋√（（２ζ２−１）２＋１））  …式２
（ここでωｎ＝√（Ｋｏ・Ｉｐ／２πＮＣａｄｄ）、ζ＝１／２ωｎτ２、  Ｋｏは電圧制御型発振器のゲイン、Ｉｐはチャージポンプの電流値、Ｎは分周器の分周数、τ２≡ＲＬ・Ｃａｄｄである。これらは以下の記述でも同様とする。）
【０００９】
式２を決定する各種パラメータの内ほとんどは、通常、クロック発生回路が目的とする出力クロック周波数によって決まってしまい、ＣａｄｄとＲＬが調整可能なパラメータとして残る。Ｃａｄｄはωｎとζを、ＲＬはζのみを変えることができる。従って、ＲＬの調整によってζを一定に保ち、これによって式２の根号内を一定に保ちながら、かつＣａｄｄによってωｎを変化させることで帯域ω３ｄＢを調整することができるとされる。しかし、先に述べたとおり、ＣａｄｄはＣＬに対して十分小さい範囲でしか動かすことが許されていないため、二次ＰＬＬにΔΣ変調法を適用しようとしても、ΔΣ変調器が発生する高周波ノイズを除去するための十分なＰＬＬ帯域を確保できなかった。
【００１０】
【課題を解決するための手段】
第１の容量と第１の抵抗とのグラウンドへの直列接続で構成されるループフィルタを持った２次ＰＬＬにおいて、ＰＬＬ内の高速電圧制御型発振器発振信号を上記ＰＬＬ内の分周器で分周して得られる信号によって制御され、かつ上記分周器を再帰的に制御するクロック変調回路を用いることにより、上記クロック変調回路が或る位相周波数比較の瞬間から次の位相周波数比較までの間に処理を終えるのに十分なクロック数を与えることを保証しつつ比較周波数を高いままに保つことで、サイクル間ジッタの原因となる誤差信号の発生を最小限に抑えるとともに、上記クロック変調回路として一次のΔΣ変調器を用いることで、サイクル間ジッタの原因となる高周波ノイズの発生を最小限にとどめ、さらに、上記第１の容量の、１／１０程度以上の容量値を持つ第２の容量を上記ループフィルタに対して並列に用いて系を３次（３ｒｄ  ｏｒｄｅｒ）ＰＬＬとすることで、上記ΔΣ変調器が発生する高周波ノイズを効果的に除去する。
【００１１】
【発明の実施の形態】
本発明の自己変調型クロック発生回路では、ループフィルタの出力に応じた周波数の出力クロック信号を発生する電圧制御型発振器と、上記電圧制御型発振器の出力を分周する分周器と、外部リファレンス信号を所定の周波数の比較周波数信号に変換する変換手段と、上記分周器の出力信号と上記比較周波数信号との位相周波数比較をして位相周波数誤差に対応する誤差信号を発生する位相周波数比較器と、上記誤差信号に応じた電荷量を発生するチャージポンプと、上記チャージポンプの出力端子と特定電位との間に直列に接続された第１の容量と第１の抵抗とからなる上記ループフィルタとを備えた二次のＰＬＬと、上記出力クロック信号に基づいて制御されかつ上記分周器の分周数を再帰的に制御し、上記出力クロックの周波数を拡散する一次のΣΔ変調器を含むクロック変調回路と、上記ΔΣ変調器が上記ＰＬＬに与える残留量子化雑音を取り除くべく上記ＰＬＬに接続された第２の容量とを備える。
【００１２】
また、上記第２の容量は上記第１の容量の１／１０以上の容量値を有することが好ましい。
【００１３】
また、上記ΔΣ変調器の出力値の制御によって、固定クロック発生回路に随時切替え可能とすることも好ましい。
【００１４】
【実施例】
次に図面を用いて本発明の実施例を詳細に説明する。図１は本発明によるクロック発生回路の一例を説明するための説明図である。同図において、１は第１の容量１０を含んだ二次ＰＬＬ  システムであり、２はクロック変調回路であり、３は第２の容量である。
【００１５】
二次ＰＬＬ  システム１は、次の要素からなる。４は外部リファレンス信号であり、５はリファレンス分周器（必要に応じて逓倍器を用いても良い。）であり、リファレンス信号を分周して所定の比較周波数の比較周波数信号としてのリファレンス分周器信号６を発生する。７は位相周波数比較器であり、リファレンス分周器信号６と後述する分周器の分周器信号とのとを位相周波数比較をして位相周波数誤差に対応する誤差信号を発生する。８はチャージポンプであり、誤差信号に応じた電荷量を発生する。９はループフィルタであり、第１の容量１０、は第１の抵抗１１から構成され、１２はループフィルタ出力端子である。また、ループフィルタ９に含まれている容量１０と抵抗１１は互いに直列接続されてグラウンドもしくは電源端子に接続されている。第２の容量３はループフィルタ出力端子１２とグラウンドもしくは電源端子との間に接続されている。なお、ループフィルタ９にはアディショナル抵抗、あるいはアディショナル容量が付加されることがある。さらにループフィルタ９はアクティブに構成されることもある。この場合、第１の容量１０と第１の抵抗１１は互いに直列接続されて、仮想グラウンドあるいは仮想バイアス電源に接続され、この時第２の容量３もまた仮想グラウンドあるいは仮想バイアス電源に接続されることになる。１３は電圧制御型発振器であり、ループフィルタ出力端子１２からの出力信号に応じた周波数の出力クロック信号１４を発生する。１５は出力クロック信号１４を分周する分周器であり、中間分周器信号１６を発生するｎ／（ｎ＋１）プリスケーラ１５ａ、パルススワロウカウンタ１５ｂ、メインカウンタ１５ｃから構成される。ｎ／（ｎ＋１）プリスケーラ１５ａはモード切替信号に応じて分周数をｎまたは（ｎ＋１）に切り替え、様々な分周数に対応可能としてある。メインカウンタ１５ｃは設定値、すなわち、分周数をカウントダウンするダウンカウンタであり、１セットのカウント動作を終えるとデータロード信号を発生し、設定値をロードして再びダウンカウントを繰り返すように構成されている。なお、プリスケーラを用いない分周器の場合には、分周器の適当な分周段の出力を中間分周器信号１６とする。
【００１６】
クロック変調回路２はシーケンサ１７、それぞれにシーケンサ１７からのタイミング信号１８を受ける変調パターン発生器１９、ゲインオフセットコントローラ２０、一次ΔΣ変調器２１から構成される。また、ΔΣ変調器からの出力信号２２は基本分周数設定信号２３に加算されて加算信号２４となり、分周器１５の設定値として用いられる。すなわち、基本分周数設定信号２３の示す基本分周数Ｎに、出力信号２２の示すΔＮを変調値として加える。メインカウンタ１５ｃはこのような加算信号２４を設定値としてロードして設定値の示す分周数をカウントダウンし、これにより分周器１５は出力クロック信号１４を分周して分周器信号２５を発生する。なお、基本周波数設定信号２３はＲＯＭ２６から読み出され、クロック変調パターン、ゲイン、オフセットはＲＯＭ２６にデータとして持たせて簡単な処理によって作り出すこととしてあり、後の調整を容易としている。
【００１７】
次に本例の動作につき、まず基本的なＰＬＬ動作について説明する。外部リファレンス信号４はリファレンス分周器５で分周されてリファレンス分周器出力信号６に変換される。リファレンス分周器信号６は分周器信号２５とともに位相周波数比較器７に入力されてリファレンス分周器信号６と分周器信号２５の位相周波数誤差が検出される。位相周波数比較器７の出力である誤差信号はチャージポンプ８に送られ、上記位相周波数誤差に比例する電荷量に変換されてループフィルタ９に送られる。その結果、ループフィルタ出力端子１２からの出力信号は上記位相周波数誤差に応じて変化して、電圧制御型発振器出力１４を、上記位相周波数誤差が縮まる方向に変化させる。このように調整された電圧制御型発振器出力１４を分周器１５に入力して分周器信号２５をリファレンス分周器出力信号６と比較することで、位相周波数誤差の調整が行われ、上記一連の動作を繰り返すことによって、電圧制御型発振器からの出力信号１４を、ある周波数のある位相に持続的に保つことができる。このとき、リファレンス分周器信号６および分周器信号２５は、共に、比較周波数と呼ばれる周波数を持つ信号になっている。
【００１８】
次に、分周器１５とクロック変調回路２の関係について説明する。
【００１９】
分周器１５は１セットのダウンカウント動作を終えると、次の１セットのダウンカウント動作に入る前に、分周数の設定を更新する。分周器１５は分周動作中に、プリスケーラ１５ａからの分周中間出力信号１６をシーケンサ１７に送る。シーケンサ１７は分周中間出力信号１６を用いてクロック変調回路２が必要とするタイミング信号１８を生成する。クロック変調回路２はその出力段に一次のΔΣ変調器２１を有し、クロック変調パターン発生器１９とゲイン・オフセットコントローラ２０とによって作られた所定の変調ディジタル信号に対して、主として高い周波数の量子化ノイズを加えることで変調ディジタル信号のビット数を下げる。例えば、クロック変調パターン発生器１９から図２の（ａ）に示すデジタル三角波信号が出力され、このデジタル三角波信号はゲイン・オフセットコントローラ２０によって同図（ｂ）に示すようにゲインとオフセットが与えられた後、ΔΣ変調器２１によってΔΣ変調されて同図（２２）に示されるより量子化ステップ数の少ないデジタル信号である出力信号２２に変調される。出力信号２２は基本分周数設定信号２３と加算され、この加算信号２４に基づいて分周器１５は分周数の設定を行う。以上の一連の動作は上記分周器１５に対して再帰的に行われる。これにより、分周器１５に対する基本分周数設定信号２３に微小な揺らぎを与えることが可能となる。すなわち、分周器１５ではビット数不足のために分数分周が行えないことにより作り出せない基本分周数に対する±１．５％または０．５％などの揺らぎを、基本分周数設定信号２３に変調データ（ｂ）を帯域外の量子化雑音を用いて少ないビット数に丸めた形（出力信号２２）で与えることにより、実現するのである。これにより端子１２の信号は図２の（１２）に示すように僅かに揺らぎ、出力クロック信号の周波数は拡散される。
【００２０】
また、分周中間出力信号１６を適宜調整することで、クロック変調回路２が必要とするだけの十分な周期のタイミング信号１８を生成することができる。従って、クロック変調回路２のタイミング信号の生成に要する期間のために比較周波数を下げる必要はなく、サイクル間ジッタの原因となる比較周波数低下を回避しつつ、クロック変調効果によってＥＭＩ低減を実現できる。
【００２１】
また、クロック変調回路２で用いるΔΣ変調器２１は、出力クロック信号１４のクロック周波数に故意に揺らぎを与えることを目的として用いるので、直流制御を行う場合と違って高分解能を要求されることはないから、次数を一次とすることができる。また次数を積極的に一次とすることによっては、図３に示すように二次、３次のΔΣ変調器に比べて高い周波数の量子化ノイズが少ないことから、サイクル間ジッタの原因となる上記高い周波数の量子化ノイズの発生を、最小限にとどめることができる。この量子化ノイズは変調信号帯に対して高い周波数帯に分離されているため、次に述べるようにＰＬＬを適正に調整することによって除去可能である。
【００２２】
次に、第２の容量３（容量値Ｃｓ）について述べ、本発明における第２の容量３が、一次ΔΣ変調器２１で発生する高周波ノイズを除去するのに有効であることを説明する。第１の容量１０の容量値ＣＬに対してＣｓが、１／１０程度以上である場合、第２の容量３を含めたＰＬＬシステムは二次システムに近似することはできず、３次システムとして扱われなくてはならず、この意味でＣｓは、ＣＬに対して十分小さい容量値Ｃａｄｄとは本質的に異なるパラメータとして理解されなくてはならない。３次ＰＬＬの位相余裕は次式で表される。
位相余裕＝｜ｔａｎ−１（Ｘ／（α＋１））−ｔａｎ−１（ｘ）｜  …式３
（ここで、α≡（ＣＬ／Ｃｓ）、Ｘ≡ωτ１、τ１≡ＲＬ・ＣＬである。）
【００２３】
式３により明らかなとおり、３次ＰＬＬにおいては、Ｃｓ＝ＣＬであっても最大位相余裕はゼロにはならず、系は必ずしも不安定ではないことが分かる。後述するが、固定クロック生成器が必要とする系の安定性と変調型クロック生成器が必要とする系の安定性は、必ずしも同程度ではなく、後者にとっては、上式でＣｓ＝ＣＬとおいた場合でも十分に安定であると言える。
さて、３次ＰＬＬの帯域ω３ｄＢは次式で表される。
ω３ｄＢ＝√（２√（−ｐ）×ｃｏｓ（（１／３）・ｃｏｓ−１（−ｑ／（２√（−ｐ３））））−（ａ／３））  …式４
（ここで、ｐ＝−（ａ３／９）＋（ｂ／３）、ｑ≡（２ａ３／２７）−（ａｂ／３）＋ｃであり、
さらに、ａ≡（α＋１）（Ｎ（α＋１）−２τ１２Ａ）／（τ１２Ｎ）、ｂ≡−（α＋１）２Ａ（Ａτ１２＋２Ｎ）／（τ１２Ｎ２）、Ｃ≡−（α＋１）２Ａ２／（τ１２Ｎ２）、Ａ≡Ｋｏ・Ｉｐ／（２πＣＬ）×（α／（α＋１））である。）
【００２４】
式４に典型的な設計値を与えてグラフ化した帯域の例を図４に示す。同図より明らかなとおり、比ＣＬ／Ｃｓが大きい領域、すなわちＣｓがＣＬに対して十分に小さく、二次ＰＬＬに近似できる領域では、Ｃｓに帯域を調整する能力が無い。一方、比ＣＬ／Ｃｓが小さい領域、すなわちＣＬに対してＣｓが、１／１０程度以上である領域においては、Ｃｓに帯域を調整する働きがあることが分かる。従って、ＣＬに対して１／１０程度以上の容量値Ｃｓを持つ第２の容量３を用いることで、一次ΔΣ変調器で発生する高周波ノイズを除去するために必要な帯域調整を行うことが可能となる。具体的に図５を参照しながら述べる。同図の▲１▼には一次ΔΣ変調器の雑音特性を示し、▲２▼には調整前のＰＬＬ、すなわち、二次ＰＬＬの特性を示し、▲３▼には調整後のＰＬＬ、すなわち、３次ＰＬＬの特性を示してある。同図に示すように二次ＰＬＬでは取り除けない一次ΔΣ変調器の高周波数の雑音成分を、Ｃｓを調整してＰＬＬ帯域ｆ３ｄＢを比較周波数ｆｓの１／６以下に設定することによって取り除くのである。
【００２５】
次に３次ＰＬＬにクロック変調を適用した場合の安定性について述べる。サイクル間ジッタ抑制が重要とされるクロック生成器においては、長周期ジッタと呼ばれる低い周波数でのクロック周波数の揺らぎは問題とされない。このことが低い周波数によるクロック変調を可能にしている。ところで、３次ＰＬＬで位相余裕が減少することと、狭帯域化によって負帰還領域が狭くなるためにＰＬＬの内部ノイズの比較的低い成分が残留することとによって、ＰＬＬ出力に低い周波数での揺らぎが発生する。しかし、この揺らぎは瞬間的な周波数跳びであるサイクル間ジッタの原因とはならない。さらに、このような低い揺らぎ成分は、意図的に加えているクロック変調信号に比してわずかなものであり、変調型クロック生成器のクロック特性を損なうことはない。
【００２６】
また、サイクル間ジッタだけが重要視されるような固定クロック生成器についても同様な議論が成り立つから、一次ΔΣ変調器２１を停止もしくはゼロ出力状態において、上記３次ＰＬＬシステムを固定クロック生成器として使用することも可能である。
【００２７】
また、上記固定クロック生成器と上記変調型クロック生成器とを、ＰＬＬ内部定数の切替えを一切行わずに、一次ΔΣ変調器の出力値の制御のみの切り替えで実現することができる。
【００２８】
【発明の効果】
本発明によれば、第１の容量と第１の抵抗の特定電位（グラウンドや電源、あるいは仮想グラウンドあるいは仮想バイアス電源）への直列接続で構成されるループフィルタを持った２次（２ｎｄ  ｏｒｄｅｒ）ＰＬＬと、当該ＰＬＬ内の電圧制御型発振器の発振信号を上記ＰＬＬ内の分周器で分周して得られる分周器信号によって制御され、かつ上記分周器を再帰的に制御する、一次（１ｓｔ  ｏｒｄｅｒ）ΔΣ変調器と、上記第１の容量の、１／１０程度以上の容量値を持つ第２の容量とを、組み合わせることによって、クロック発生回路を構成したので、電磁障害輻射（ＥＭＩ）の低減に加えて、サイクル間ジッタを減少できる。
【図面の簡単な説明】
【図１】本発明の一実施例の自己変調型クロック発生回路の構成を説明する説明図。
【図２】図１の要部のクロック変調回路の動作説明のための波形図。
【図３】図１の要部のΔΣ変調器の特性を説明するための説明図。
【図４】図１の要部のＰＬＬの特性を説明するための説明図。
【図５】図１の要部のＰＬＬの特性を説明するための説明図。
【図６】従来のクロック発生回路の構成を説明するための説明図。
【符号の説明】
１  二次のＰＬＬ
２  クロック変調回路
３  第２の容量
【図１】
0003613787.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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