(57)【特許請求の範囲】
【請求項１】
印刷データに対応して複数の発熱抵抗体の通電を制御するサーマルヘッド駆動用集積回路であって、
シリアルに供給される印刷データを順次転送して格納するシフトレジスタと、  前記シフトレジスタに格納された第１の印刷データを一括して保持する第１の保持手段と、
前記シフトレジスタに格納された第２の印刷データを一括して保持する第２の保持手段と、
前記発熱抵抗体を通電時間ｔ１の間通電させるための信号が入力される第１の制御端子と、
前記発熱抵抗体を通電時間ｔ２（ｔ２＞ｔ１）の間通電させるための信号が入力される第２の制御端子と、
前記第１及び２の保持手段に保持されたデータを順次一括に読み出して前記複数の発熱抵抗体の通電を制御する駆動手段と、を有し、
前記駆動手段は、前記第１の制御端子に入力された信号と前記第１の保持手段の出力した信号とに基づいて前記発熱抵抗体を通電時間ｔ１の間通電し、前記第２の制御端子に入力された信号と前記第２の保持手段の出力した信号とに基づいて前記発熱抵抗体を通電時間ｔ２の間通電することを特徴とするサーマルヘッド駆動用集積回路。
【請求項２】
印刷データに対応して複数の発熱抵抗体の通電を制御するサーマルヘッド駆動用集積回路であって、
シリアルに供給される第１の印刷データを順次転送して格納する第１のシフトレジスタと、
シリアルに供給される第２の印刷データを順次転送して格納する第２のシフトレジスタと、
前記シフトレジスタに格納された第１又は第２の印刷データを一括して保持する保持手段と、
前記発熱抵抗体を通電時間ｔ１の間通電させるための第１の信号と、前記発熱抵抗体を通電時間ｔ２（ｔ２＞ｔ１）の間通電させるための第２の信号が入力される制御端子と、
前記保持手段に保持されたデータを順次一括に読み出して前記複数の発熱抵抗体の通電を制御する駆動手段と、を有し、
前記駆動手段は、前記制御端子に入力された第１の信号に基づいた信号と、前記保持手段の出力した第１の印刷データに基づいた信号と、に基づいて前記発熱抵抗体を通電時間ｔ１の間通電し、前記制御端子に入力された第２の信号に基づいた信号と前記保持手段の出力した第２の印刷データに基づいた信号に基づいて前記発熱抵抗体を通電時間ｔ２の間通電することを特徴とするサーマルヘッド駆動用集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はサーマルヘッド駆動用集積回路に係り、例えば、各発熱抵抗体に対する通電時間を複数設定することで多色印刷が可能なサーマルヘッド駆動用集積回路に関する。
【０００２】
【従来の技術】
パーソナルコンピュータやワードプロセッサ等の各種ＯＡ供給の普及に伴い作成した文書や画像を印刷するプリンタとして、サーマルヘッドを使用したプリンタが広く使用されている。
このサーマルヘッドは、例えば、Ａ４用紙にライン順次で印字を行う場合、１列に並べた１７２８個の発熱抵抗体を備えている。そして、発熱抵抗体を６４個毎のブロックに分け、各ブロック毎にサーマルヘッド駆動用ＩＣにより、各発熱抵抗体のＯＮ（通電）、ＯＦＦ（通電停止）を制御するようになっている。
【０００３】
図４はこのようなサーマルヘッド駆動用ＩＣにおける基本構成をブロックで表したものである。
この図に示されるように、サーマルヘッド駆動用ＩＣ１００は、シフトレジスタ１０１と、ラッチ回路１０２と、ドライバ１０３とから構成されている。
シフトレジスタ１０１には、ドライバ１０３に接続される発熱抵抗体に対応する６４個のＤ−ＦＦ（データ−フリップ・フロップ回路）が直列に接続されており、シリアルに供給される印字データを制御端子ＣＬＫから入力されるクロック信号にしたがってシフトするように成っている。
ラッチ回路１０２も６４個のラッチ素子を備えており、制御端子ＬＣＨから入力されるラッチ信号によって、対応するシフトレジスタ１０１の各ＤＦＦの印刷データが対応する各ラッチ素子に矢印Ｂで示されるように一斉に保持すると共に、保持した印刷データをドライバ１０３に供給するようになっている。
ドライバ１０３は、接続される発熱抵抗体を駆動する６４のトランジスタを備えており、制御端子ＳＴＢからストローブ信号が供給されている間、ラッチ回路１０２から供給されている印刷データに従って、印字データが”１”に対応するトランジスタから各発熱抵抗体に通電するようになっている。
【０００４】
ところで、サーマルヘッドによる印字は１色であるのが通常であり、そのためのサーマルヘッドドライバＩＣも図４に示すように１色用に構成されてる。
一方、１ドットを印刷する１つの発熱抵抗体により、複数階調の印刷をしたり、複数色の印刷をする場合が考えられる。すなわち、１つの発熱抵抗体に対する通電時間を変更することによって発色濃度を変えたり、通電時間による加熱熱エネルギ量に応じて異なる色を発色する記録紙を使用することによって複数色印刷をする場合が考えられる。
図５は、従来からある１色用のサーマルヘッド駆動用ＩＣを使用することで考えられる、２色印刷用のサーマルヘッド駆動用ＩＣの構成を表したものである。
この図に示されるように、２色（例えば、赤と黒）用のサーマルヘッド駆動用ＩＣ１００を構成する場合、入力される印字データとしては赤用の印字データｒと黒用の印字データｂの２種類となる。このため赤印字データ用のシフトレジスタ１０１ｒとラッチ回路１０２ｒ、及び黒印字データ用のシフトレジスタ１０１ｂとラッチ回路１０２ｂが使用される。
ドライバ１０３については、ラッチ回路１０２ｒとラッチ回路１０２ｂから供給される印字データのいずれか一方を選択するための論理回路を組むことで、発熱抵抗体に通電するためのトランジスタを赤用と黒用とで共通使用することが可能であるが、トランジスタの駆動を制御するストローブ信号も赤用と黒用が必要になるため、制御端子ＳＴＢｒとＳＴＢｂが設けられる。
【０００５】
このような駆動部の構成において、ストローブ信号ＳＴＢｒの出力時間と、ストローブ信号ＳＴＢｂの出力時間を別々にすることで、印字色に応じてドライバ１０３のトランジスタがＯＮになる時間が変化し、発熱抵抗体による発熱時間も変化することで複数階調印刷や複数色印刷が行われる。
例えば、短時間の通電で赤が発色し、長時間の通電で黒が発色するような記録紙を使用する場合、赤用の印刷データｒを供給しながらパルス幅が短いストローブ信号ＳＴＢｒを供給することで１ラインの内の赤を印刷することが可能になる。一方、黒用の印刷データＤＡＴｂをを供給しながらパルス幅が長いストローブ信号ＳＴＢｂを供給することで同一ラインの黒を印刷することが可能になる。
【０００６】
【発明が解決しようとする課題】
しかし、図５に示すように、従来の１色用のサーマルヘッドドライバＩＣを使用して２色用のサーマルヘッドドライバＩＣを構成すると、印刷データの種類（図５の場合には赤と黒の２種類）の増加に応じて、シフトレジスタやラッチ回路を使用する色の数だけ配置する必要がある。
すなわち、ｎ色分の印字データによるｎ色印刷を行う場合には、シフトレジスタやラッチ回路もｎ組必要になり、チップが大型化するという問題がある。
【０００７】
そこで本発明は、１の発熱抵抗体で複数階調印刷や複数色印刷を行う場合でも、回路サイズが大きくなることを抑えることが可能なサーマルヘッド駆動用集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明では、印刷データに対応して複数の発熱抵抗体の通電を制御するサーマルヘッド駆動用集積回路であって、シリアルに供給される印刷データを順次転送して格納するｎ組のシフトレジスタと、前記シフトレジスタに格納された印刷データを一括して保持するｍ（ｍ＞ｎ）組の保持手段と、このｍ組の保持手段に保持されたデータを順次一括に読み出して前記複数の発熱抵抗体の通電を制御する１組の駆動手段とを備え、少なくとも１組の前記シフトレジスタの出力は、複数組の前記保持手段の入力と接続されている。
また本発明では、印刷データに対応して複数の発熱抵抗体の通電を制御するサーマルヘッド駆動用集積回路であって、シリアルに供給される印刷データを順次転送して格納するｎ組のシフトレジスタと、前記シフトレジスタに格納された印刷データを一括して保持するｍ（ｍ＜ｎ）組の保持手段と、このｍ組の保持手段に保持されたデータを順次一括に読み出して前記複数の発熱抵抗体の通電を制御する１組の駆動手段とを備え、少なくとも１組の前記保持手段の入力は、複数組の前記シフトレジスタの出力と接続されている。
このように本発明では、シフトレジスタと保持手段の一方を他方よりも少なくし、少ない側の少なくとも１組を共通使用するようにしたものである。これによりサーマルヘッド駆動用集積回路の回路サイズを小さくすることができる。
【０００９】
【発明の実施の形態】
以下、本発明のサーマルヘッド駆動用集積回路における好適な実施の形態について、図面を参照して詳細に説明する。
（１）第１の実施形態の概要
本実施形態では、２色の印字データに対してラッチ回路を赤用と黒用の２つ使用するが、このラッチ回路にデータを供給するシフトレジスタを１つとし、赤データｒの入力と黒データｂの入力に対して共通使用するようにする。このようにシフトレジスタを共通使用することで、シフトレジスタが１つで済みチップを小型化することができる。
このようなサーマルヘッド駆動用集積回路を使用する場合には、赤データｒと黒データｂの入力を制御端子ＳＩから交互に入力すると共に、各色データ６４ビット分が入力終了した後に対応するラッチ信号を入力することで２色印刷（印字）が可能になる。
シフトレジスタを共通使用することで、赤用データｒと黒用データｂを対応するラッチ回路にラッチ及び印字するための時間は、２つのシフトレジスタでパラレルに入力する場合に比べて遅くなる。この点に関しては、シフトレジスタに供給するクロック信号ＣＬＫの動作周波数を倍にすることで同一速度の印字が可能になる。
【００１０】
（２）第１の実施形態の詳細
図１は、本実施形態のサーマルヘッド駆動用集積回路（ＩＣ）の回路構成を表したブロック図である。
本サーマルヘッド駆動用集積回路０は半導体チップに集積形成されており、サーマルヘッドを構成する複数の発熱抵抗体１への通電を印刷データに応じて制御するために使用される。そして、本実施形態では、２色印刷が可能であり、例として通電時間ｔ１で赤を発色し、通電時間ｔ２（ｔ２＞ｔ１）で黒色を発色する記録紙を使用して赤と黒の２色印刷をする場合のサーマルヘッド駆動用ＩＣについて説明する。
【００１１】
図１に示されるように、サーマルヘッド駆動用ＩＣ０は、外部端子として、ドライバ出力端子ＤＯ１〜ＤＯ６４、電源端子ＶＤＤ、接地端子ＶＳＳ、印刷データ入力端子ＳＩ、印刷データ出力端子ＳＯ、各種の制御端子ＳＴＢｒ、ＳＴＢｂ、ＬＣＨｒ、ＬＣＨｂ、ＣＬＫを備えている。
そして、サーマルヘッド駆動用ＩＣ０は、その内部回路として、サーマルヘッドを駆動するドライバとしての駆動部１１と、シリアルに供給される印刷データを順次転送して格納するシフトレジスタ部４と、シフトレジスタ部４に格納された印刷データをのうち、赤印刷用の赤データｒをラッチするラッチ部５ｒと、黒印刷用の黒データｂをラッチするラッチ部５ｂとを備えている。
【００１２】
駆動部１１は、ドライバ出力端子ＤＯ１〜ＤＯ６４に対応して、駆動トランジスタ２、インバータ１２、ＮＯＲ回路１３、２つの２入力ＡＮＤ回路３ｒ、３ｂをそれぞれ６４組と、２つのインバータ７ｒ、７ｂを有している。
各駆動トランジスタ２は、エンハンスメント形のＦＥＴが使用される。各駆動トランジスタ２は、対応する各ドライバ出力端子ＤＯ１〜ＤＯ６４にオープンドレイン接続されており、このドライバ出力端子ＤＯ１〜ＤＯ６４には合計６４個の発熱抵抗体１が接続されるようになっている。全てのソースは接地電位ＶＳＳに接続されている。
また各駆動トランジスタ２のゲートには、Ｌ長が大きくなるように構成された遅延手段としてのインバータ１２の出力端子が接続され、インバータ１２の入力端子には、２入力のＮＯＲ回路１３が接続されている。ＮＯＲ回路１３の両入力端子には、赤色印刷用のＡＮＤ回路３ｒの出力端子と、黒色印刷用のＡＮＤ回路３ｂとが接続されている。
６４個の各ＡＮＤ回路３ｒの第１の入力端子はインバータ７ｒを介して制御端子ＳＴＢｒに共通接続されている。同様に、６４個の各ＡＮＤ回路３ｂの第１の入力端子はインバータ７ｂを介して制御端子ＳＴＢｂに共通接続されている。なお、制御端子ＳＴＢｒ、ＳＴＢｂは、プルアップ抵抗を介して電源ＶＤＤにプルアップされている。
また、各ＡＮＤ回路３ｒの第２の入力端子は、全てラッチ回路５ｒの対応する各段に接続される。各ＡＮＤ回路３ｂの第２の入力端子は、全てラッチ回路５ｂの対応する各段に接続されている。
【００１３】
シフトレジスタ部４は、６４個のＤ−ＦＦ（データ−フリップ・フロップ）の直列接続により構成されており、１ライン分の印刷データのうち６４ビット分の赤データｒ、黒データｂを順次出力端子側にシフトしながら記憶するようになっている。
シフトレジスタ４は、バッファ８を介して、印刷データの入力端子ＳＩに接続されている。また、シフトレジスタ４の最終段は、それぞれバッファ８を介して印刷データの出力端子ＳＯに接続されている。
また、シフトレジスタ４の各段は、バッファ８を介して制御端子ＣＬＫに共通接続されており、それぞれクロック信号が供給されるようになっている。
シフトレジスタ４は、制御端子ＣＬＫに印加されるクロック信号の立ち上りで、データ入力端子ＳＩに入力された印刷データ信号を順次読み込むと共に、既に読み込んだ（Ｄ−ＦＦに格納されている）印刷データを出力端子ＳＯ側の段にシフトするようになっている。
【００１４】
ラッチ部５は、赤データｒを取り込むラッチ回路５ｒと、黒データｂを取り込むラッチ回路５ｂを備えている。ラッチ回路５ｒ、５ｂは６４個のラッチ素子ＬＡで構成され、各段の出力はそれぞれ対応するＡＮＤ回路３ｒ、３ｂの第２の入力端子に接続されている。ラッチ回路５ｒ、５ｂの各段の入力は、共に、シフトレジスタ４における対応する段のＤ−ＦＦの出力に接続されている。
ラッチ回路５ｒの各ラッチ素子ＬＡは、バッファ８を介して制御端子ＬＣＨｒが共通接続されており、ラッチ信号ＬＣＨｒが供給される。ラッチ回路５ｂの各ラッチ素子ＬＡも同様に、バッファ８を介して制御端子ＬＣＨｂｒが共通接続され、ラッチ信号ＬＣＨｂが供給されるようになっている。
ラッチ回路５ｒ、５ｂは、ラッチ信号ＬＣＨｒ、ＬＣＨｂの立ち上り時に、シフトレジスタ４の対応段に記憶されていた印刷データを一括して取り込む。そしてラッチ回路５ｒ、５ｂは、次のラッチ信号ＬＣＨｒ、ＬＣＨｂが供給されるまで（立ち上り時まで）、直前に取り込んだ印刷データをそのまま保持し、それぞれ対応するＡＮＤ回路３ｒ、３ｂの第２の入力端子に供給するようになっている。
【００１５】
ラッチ回路５ｒ、５ｂは、入力が共にシフトレジスタ４に接続されることで、同一のシフトレジスタ４からそれぞれ赤データｒ、黒データｂが取り込まれる。すなわち、シフトレジスタ４に赤データｒが入力された場合には、ラッチ信号ＬＣＨｒが供給されることで赤データｒがラッチ回路５ｒに取り込まれ、シフトレジスタ４に黒データｂが入力された場合にはラッチ信号ＬＣＨｂが供給されて黒データｂがラッチ回路５ｂに取り込まれる。
このように、第１実施形態のサーマルヘッド駆動用集積回路によれば、シフトレジスタ４を赤データｒ用と黒データｂ用で共用することで１つとすることにより、チップをシフトレジスタ１つ分小型化することができる。
【００１６】
次に、このように構成されたサーマルヘッド駆動用ＩＣにより赤と黒の２色印刷をする場合の動作について説明する。
いま、第ｍライン以降の印刷する場合を例に説明することとする。
第ｍライン１ラインに含まれる赤色の印刷を行う場合、共通使用の制御端子ＳＩから６４ビット分の赤データｒがシリアルに供給される。そして制御端子ＣＬＫからクロック信号が供給される毎に６４ビットの赤データｒが順次Ｄ−ＦＦを出力端子ＳＯ方向にシフトされながらシフトレジスタ４に格納される。
このシフトレジスタ４に格納された赤データｒは、ラッチ回路５ｒ、５ｂの双方に供給されるが、赤データｒなので黒用のラッチ信号ＬＣＨｂが供給されることはなく、ラッチ信号ＬＣＨｒのみが制御端子ＬＣＨｒから供給される。このため、シフトレジスタ４に格納された６４ビットの赤データｒは、ラッチ信号ＬＣＨｒの立ち上り時に、一斉にラッチ回路５ｒのみに取り込まれる。
ラッチ回路５ｒに取り込まれた赤データｒは、次のラッチ信号ＬＣＨｒが供給されて次ライン（第ｍ＋１ライン）の赤データｒがラッチされるまでの間、それぞれ駆動部１１における赤データｒ用のＡＮＤ回路３ｒに供給され続ける。
【００１７】
そして、所定のタイミングでＬレベルのストローブ信号ＳＴＢｒが時間Ｔ１（Ｔ１＝ｔ１＋α（αは立ち上りの遅れによる時間））だけ供給されると、インバータ７ｒで反転されてＨレベルの信号がＡＮＤ回路３ｒに供給され、ラッチ回路５ｒの対応段から供給されている赤データｒが、ＡＮＤ回路３ｒから出力される。なお、この間に黒データｂ用のストローブ信号ＳＴＢｂが出力されることはなく、従って、ＡＮＤ回路３ｂから黒データｂは出力されない。
ＡＮＤ回路３ｒから赤データｒが出力されると、赤データｒはＮＯＲ回路１３で反転された後、インバータ１２で再度反転されて駆動トランジスタ２のゲートに出力される。
すなわち、各段のラッチ回路５ｒから供給される赤データｒの信号レベルがＨレベルである場合には、ストローブ信号ＳＴＢｒによって、インバータ１２からＨレベルの信号が出力される。これにより駆動トランジスタ２がＯＮされ、サーマルヘッドの対応する発熱抵抗体１が時間ｔ１だけ通電されて赤色が印刷される。
一方、赤データｒの信号レベルがＬレベルであるビットの駆動トランジスタ２はＯＦＦになる。
【００１８】
シフトレジスタ４に入力された６４ビット分の赤データｒがラッチ信号ＬＣＨｒの供給によってラッチ回路５ｒに保持され、ストローブ信号ＳＴＢｒの出力により駆動部１１がサーマルヘッドを駆動して赤データｒを印刷している間に、同一ラインに対する黒色の印刷を行うための処理が行われる。
すなわち、赤データｒがラッチ回路５ｒに保持された後、制御端子ＳＩから第ｍライン用の黒データｂがシリアルに供給され、制御端子ＣＬＫからクロック信号ＣＬＫが供給される毎に黒データｂが順次Ｄ−ＦＦを出力端子ＳＯ方向にシフトされながらシフトレジスタ４に格納される。
このシフトレジスタ４に格納された黒データｂも、ラッチ回路５ｒ、５ｂの双方に供給されるが、黒データｂなので赤用のラッチ信号ＬＣＨｒが供給されることはなく、ラッチ信号ＬＣＨｂのみが制御端子ＬＣＨｂから供給される。このため、シフトレジスタ４に格納された６４ビットの黒データｂは、ラッチ信号ＬＣＨｂの立ち上り時に、一斉にラッチ回路５ｂのみに取り込まれる。
ラッチ回路５ｂに取り込まれた黒データｂは、次のラッチ信号ＬＣＨｂが供給されて次ライン（第ｍ＋１ライン）の黒データｂがラッチされるまでの間、それぞれ駆動部１１における黒データｂ用のＡＮＤ回路３ｂに供給され続ける。
【００１９】
そして、所定のタイミングでＬレベルのストローブ信号ＳＴＢｂが時間Ｔ２（Ｔ２＝ｔ２＋α）だけ供給されると、赤データｒの印刷時と同様に、黒データｂ用のＡＮＤ回路３ｂから黒データｂが出力される。そしてＨレベルの黒データｂが出力されると、ＮＯＲ回路１３で反転出力された後、インバータ１２で再度反転されると共に遅延しながら立ち上り、駆動トランジスタ２をＯＮする。駆動トランジスタ２は、ストローブ信号ＳＴＢｂ＝Ｔ２に対応する時間ｔ２だけ発熱抵抗体１に通電する。これにより、記録紙には黒色が印刷される。
【００２０】
以上の赤データｒと黒データｂの印刷動作により、１ライン６４ビット分の印刷が終了し、図示しない駆動部により記録紙又はサーマルヘッドが１ライン分移動し、次のｍ＋１ラインについての印刷が同様にして行われる。
【００２１】
以上説明したように、ラッチ信号ＬＣＨｒ、ＬＣＨｂの供給タイミングと、ストローブ信号ＳＴＢｒ、ＳＴＢｂの供給タイミングを制御することで、１つのシフトレジスタ４を赤データｒの入力用と黒データｂの入力用に共用して２色の印刷を行うことができる。
なお、赤データｒ専用のシフトレジスタと、黒データｂ専用のシフトレジスタを使用する図５の構成に比べて、同一周波数のクロック信号ＣＬＫを供給する場合には、本実施形態のサーマルヘッド駆動用集積回路の場合印刷速度が遅くなるが、クロック信号ＣＬＫの動作周波数を倍にすることでシフトレジスタが２つの場合と同じ速さで印刷することが可能である。
【００２２】
また、クロック信号ＣＬＫの動作周波数をさらに上げて、３倍、４倍、５倍以上とすることで、本実施形態のサーマルヘッド駆動用集積回路を使用して、１色印刷と同等の速度で２色印刷を行うことが可能である。このことに関しては後述する第２の実施形態、第３の実施形態にも共通する。
ただし、クロック信号ＣＬＫの動作周波数を上げた場合、例えば、シフトレジスタ４にｍ＋１ラインの赤データｒがシフトレジスタ４に格納し終わった時点で、まだｍラインの赤データｒを印刷中（ｍラインに対するストローブ信号ＳＴＢｒの供給中）になる可能性がある。このように、ｍ＋１ラインの赤データｒをラッチ信号ＬＣＨｒによってラッチ回路５ｒ保持させる場合、ｍラインの赤データｒの印刷が終了していなければ、ラッチ回路５ｒからＡＮＤ回路３ｒにｍラインの赤データｒを供給し続ける必要がある。従って、シフトレジスタ４へのｍ＋１ラインの赤データｒが格納し終わっていても、直ちにはラッチ信号ＬＣＨｒは供給されない。この場合、ラッチ回路５ｒにはｍラインの赤データｒが保持され、ラッチ回路５ｂにはｍラインの黒データｂが保持され、シフトレジスタ４にはｍ＋１ラインの赤データｒが格納された状態である。
そして、ストローブ信号ＳＴＢｒの供給が終了（時間Ｔ１が経過）してｍラインの赤データｒの印刷が終了すると、ストローブ信号ＳＴＢｂが出力されてｍラインの黒データｂの印刷が開始されると共に、ラッチ信号ＬＣＨｒが供給されてシフトレジスタ４に格納されているｍ＋１ラインの赤データｒが一斉にラッチ回路５ｒに保持される。
同様に、ｍ＋１ラインの黒データｂをラッチ信号によってラッチ回路５ｂに保持させる場合、ｍラインの黒データｂ印刷中であればその印刷が終了した後に、ラッチ信号ＬＣＨｂが供給されてラッチ回路５ｒにｍ＋１ラインの黒データｂが一斉に保持されると共に、ストローブ信号ＳＴＢｒが供給されてｍ＋１ラインの赤データｒの印刷が開始される。
【００２３】
なお、本実施形態では、各発熱抵抗体への通電を制御する各駆動トランジスタ２のそれぞれのゲートに、Ｌ長が大きいインバータ１２を接続し、このインバータ１２にＮＯＲ回路１３の出力端子を接続し、ストローブ信号ＳＴＢｒ、ＳＴＢｂによって赤データｒ、黒データｂがＮＯＲ回路１３の２入力端子にそれぞれ入力されるようにしている。このように、本実施形態では、Ｌ長を大きくすることで遅延時間を調整してオーバーシュートを緩和するための素子としてインバータ１２を使用しており、赤データｒと黒データｂ共にインバータ１２を通過して駆動トランジスタ２を駆動するため、同一ドットに対する駆動トランジスタ２のスイッチングスピードが赤データｒと黒データｂとで同一になり、同一ドットに対する階調制御や色制御（ＰＷＭ＝パルス幅で制御）に関して、各ドット（ビット）毎の階調が不均一になることが防止され、印字品質を向上させることができる。本実施形態によれば、クロック信号ＣＬＫの動作周波数を上げて、高速印刷を行う場合であっても、印字品質を維持することができる。
【００２４】
次に第２の実施形態について説明する。
（３）第２実施形態の概要
この第２の実施形態のサーマルヘッド駆動用集積回路では、第１の実施形態と同様に、２つのラッチ回路を設ける一方、１つのシフトレジスタを赤データｒと黒データｂとで共用する点で共通するが、ラッチ回路５ｒ、５ｂへのデータの取込方法において異なるものである。
すなわち、第１実施形態では、シフトレジスタに交互に格納される赤データｒと黒データｂは、互いに独立して交互に供給されるラッチ信号ＬＣＨｒ、ＬＣＨｂによって対応するラッチ回路５ｒ、５ｂに保持される。このように第１実施形態における赤データｒはラッチ回路５ｒのみに保持され、黒データｂはラッチ回路５ｂにのみ保持される。
これに対して第２実施形態では、ラッチ回路５ｒはシフトレジスタ４から直接赤データｒを保持せずに、一旦ラッチ回路５ｂを介して出力される赤データｒを保持する。このように、第２実施形態では、赤データｒ及び黒データｂは、ラッチ回路５ｒ、５ｂの双方に保持されることになる。そして、互いに独立して交互に供給されるストローブ信号ＳＴＢｒ、ＳＴＢｂによって、赤データｒと黒データｂの印刷タイミングが決定されるようになっている。
【００２５】
（４）第２実施形態の詳細
図２は、第２実施形態におけるサーマルヘッド駆動用集積回路（ＩＣ）の回路構成を表したブロック図である。なお、第１実施形態と同一の部分には同一の参照符号を付してその説明を適宜省略する。
図２に示されるように、第２実施形態のラッチ回路５ｒでは、ラッチ素子としてＤ−ＦＦが使用され、その入力にはラッチ回路５ｂにおける対応段のラッチ素子の出力が入力されると共に、ラッチ回路５ｂと共通のラッチ信号ＬＣＨが入力される。そしてＤ−ＦＦで構成される各ラッチ素子からの出力を駆動部１１のＡＮＤ回路３ｒに供給するようになっている。
【００２６】
ラッチ回路５ｒにおけるＤ−ＦＦは、シフトレジスタ４の各段に使用されているＤ−ＦＦと同一の素子が使用されている。このＤ−ＦＦ素子は、内部に２種類のデータを格納するように成っている。
Ｄ−ＦＦ素子は、前段と後段のデータ記憶部を備えることで内部に２つのデータを格納し、後段に格納されているデータ（先に入力されたデータ）が出力端子から出力されるようになっている。そして、新たにデータが入力される場合、まず前段に格納されていたデータが後段にシフトされ、その後新たなデータが前段に格納されるようになっている。例えば、データＤ１、データＤ２の順番にデータが入力された場合、Ｄ−ＦＦ素子の前段にデータＤ１が、後段にデータＤ２が格納され、先に入力されたデータＤ１が出力端子から出力される。
そして、次のデータＤ３がクロック信号ＣＬＫ（ラッチ回路５ｒではラッチ信号ＬＣＨ）によって入力される場合、クロック信号ＣＬＫ（ＬＣＨ）の立ち上りで、前段に格納されていたデータＤ２が後段に格納されて出力端子から出力される（この時点では前段後段共にデータＤ２が格納される）。そして、クロック信号ＣＬＫ（ＬＣＨ）の立ち下りで、最新入力データＤ３が前段に格納され、前段データＤ３、後段データＤ２の状態になる。
このようなＤ−ＦＦ素子をラッチ回路５ｒのラッチ素子として使用することで、共通のラッチ信号ＬＣＨを使用してラッチ回路５ｂからデータを格納することができる。
【００２７】
このように構成された第２実施形態による赤データｒと黒データｂに基づく印刷動作について次に説明する。
赤データｒがシフトレジスタ４に格納されると、ラッチ信号ＬＣＨが両ラッチ回路５ｒ、５ｂに供給され、その立ち上り時に赤データｒがラッチ回路５ｂの各ラッチ素子ＬＡに格納され、ラッチ回路５ｂからは格納した赤データｒが出力されてＡＮＤ回路３ｂおよびラッチ回路５ｒのＤ−ＦＦに供給される。
そしてラッチ回路５ｒでは、ラッチ回路５ｂから出力される赤データｒを、ラッチ信号ＬＣＨの立ち下り時に各Ｄ−ＦＦの前段に格納する。この状態では、ラッチ回路５ｒ、５ｂには対応する赤データｒ、黒データｂがまだ格納されていない（出力されていない）ので、両ストローブ信号ＳＴＢｒ、ＳＴＢｂは共に出力されない。
【００２８】
次に黒データｂがシフトレジスタ４に格納されてラッチ信号ＬＣＨが両ラッチ回路５ｒ、５ｂに供給されると、ラッチ回路５ｂでは、その立ち上り時に黒データｂを各ラッチ素子ＬＡに格納すると共に、格納した黒データｂをＡＮＤ回路３ｂおよびラッチ回路５ｒのＤ−ＦＦに供給する。
一方ラッチ回路５ｒの各Ｄ−ＦＦでは、既に前段に格納されている赤データｒがラッチ信号ＬＣＨの立ち上り時に後段に格納され、後段に格納された赤データｒがＤ−ＦＦから出力されて駆動部１１のＡＮＤ回路３ｒに供給される。そして、ラッチ信号ＬＣＨの立ち下り時において、ラッチ回路５ｂの各ラッチ素子ＬＡから供給されている黒データｂを前段に格納する。
【００２９】
このように、２つ目のラッチ信号ＬＣＨの立ち上りによって、ラッチ回路５ｂからは黒データｂ、ラッチ回路５ｒからは赤データｒが出力され、両ストローブ信号ＳＴＢｒ、ＳＴＢｂの出力による印刷が可能な状態になる。
すなわち、最初にＬレベルのストローブ信号ＳＴＢｒが時間Ｔ１だけ供給されると、ラッチ回路５ｒの対応段から供給されている赤データｒが、各ＡＮＤ回路３ｒから出力されて駆動トランジスタ２を駆動し、サーマルヘッド１により赤データｒの印刷が行われる。
赤データｒの印刷が終了した後（ストローブ信号ＳＴＢｒが出力されて時間Ｔ１を経過した後）、次に黒データｂ用のストローブ信号ＳＴＢｂが時間Ｔ２だけ供給され、ラッチ回路５ｂの対応段から供給されている黒データｂが各ＡＮＤ回路３ｂから出力されて駆動トランジスタ２を駆動し、サーマルヘッド１により黒データｂの印刷が行われる。
【００３０】
以上の赤データｒと黒データｂの印刷が行われている間にシフトレジスタ４には次のライン用の赤データｒの格納が行われる。そして、黒データｂの印刷が終了した後に、ラッチ信号ＬＣＨが供給されて、上記下と同様にして、次ラインの赤データｒがラッチ回路５ｂの各ラッチ素子ＬＡと、ラッチ回路５ｒの各Ｄ−ＦＦの前段に格納される。そして、同様に次ラインの黒データｂがラッチ回路５ｂに格納されると共に、ラッチ回路５ｒの後段に赤データｒが格納された後、前段に黒データｂが格納され、ストローブ信号ＳＴＢｒ、ＳＴＢｂの出力により次ラインの赤データｒ、黒データｂの印刷が行われる。
【００３１】
以上説明したように、本実施形態では、ラッチ回路５ｒからは黒データｂと赤データｒが交互に出力され、ラッチ回路５ｂからは赤データｒと黒データｂが交互に出力される（なお、同時に赤データｒが出力され、また同時に黒データｂが出力されることはない。）が、ストローブ信号ＳＴＢｒ、ＳＴＢｂの供給タイミング（赤データｒがラッチ回路５ｒから出力され、黒データｂがラッチ回路５ｂあから出力されている間のタイミング）によって、赤データｒがＡＮＤ回路３ｒから時間Ｔ１だけ出力され、黒データｂがＡＮＤ回路３ｂから時間Ｔ２だけ出力され、赤データｒの印刷、黒データｂの印刷が適切に行われる。
このように第２実施形態によれば、シフトレジスタ４を赤データｒ用と黒データｂ用で共用することで１つとすることでチップを小型化し、かつ、赤データｒと黒データｂを適切なタイミングで印刷することができる。
【００３２】
なお、第２の実施形態では、図２に示すように、ラッチ回路５ｒの各Ｄ−ＦＦのデータ入力端子を、ラッチ回路５ｂの対応するラッチ素子ＬＡの出力端子に接続する構成としたが、次のようにしてもよい。
すなわち、ラッチ回路５ｒの前段にデータが格納されるタイミング（ラッチ信号ＬＣＨの立ち下り時）において、ラッチ回路５ｂの各ラッチ素子ＬＡから出力されている印刷データと、シフトレジスタ４の各Ｄ−ＦＦから出力されている印刷データとは同一である。従って、ラッチ回路５ｒの各Ｄ−ＦＦのデータ入力端子を、シフトレジスタ４における対応段のＤ−ＦＦの出力端子に接続するようにしてもよい。この場合、ラッチ回路５ｒの各Ｄ−ＦＦのデータ入力端子は、ラッチ回路５ｂの対応段のラッチ素子ＬＡの入力端子と共通接続される。
このように構成した場合においても、第２実施形態と同様にサーマルヘッド駆動用集積回路を動作させることで、赤データｒと黒データｂを適切に印刷することができる。
【００３３】
以上説明したように、第１及び第２の実施形態のサーマルヘッド駆動用ＩＣ０では、シリアルに供給される印刷データを保持するシフトレジスタ４及びラッチ回路５を赤データｒ用と黒データｂ用の２系統に分け、出力時間（パルス幅）の異なるストローブ信号ＳＴＢｒ、ＳＴＢｂによってＡＮＤ回路３ｒ、３ｂから出力している。
そしてＡＮＤ回路３ｒから出力される赤データｒと、ＡＮＤ回路３ｂから出力される黒データｂを、２入力のＮＯＲ回路１３で共通の出力端子から出力し、更に、同一の遅延素子、すなわち、１入力のインバータ１２から出力させることで駆動トランジスタ２のＯＮ、ＯＦＦを制御するようにしている。
このように本実施形態によれば、２色の印刷データが同一の遅延素子から出力されて駆動トランジスタ２を駆動しているため、各発熱抵抗体１における通電の遅延時間を各色に対して同一にすることができる。
また、本実施形態のサーマルヘッド駆動用ＩＣ０では、遅延素子としてインバータ１２を１つだけ使用している。そして、このインバータ１２は、１入力であり、その入力に対するＬ長が大きく構成されている。このように本実施形態では、Ｌ長が大きい部分が１カ所であるため、チップサイズの大型化が防止される。
【００３４】
次に第３の実施形態について説明する。
（５）第３実施形態の概要
この第３実施形態のサーマルヘッド駆動用集積回路では、赤データｒと黒データｂに対応してシフトレジスタを２つ設ける一方、ラッチ回路を１つとして赤データｒ用と黒データｂ用で共用することにより、ラッチ回路数を１つ減らしてチップサイズを小型化するようにしたものである。
【００３５】
（６）第３実施形態の詳細
図３は、本実施形態のサーマルヘッド駆動用集積回路（ＩＣ）の回路構成を表したブロック図である。なお、第１実施形態と同一の部分には同一の参照符号を付してその説明を適宜省略する。
図３に示されるように、第１実施形態で説明したシフトレジスタ４と同一に構成された赤データｒ用のシフトレジスタ４ｒと、黒データｂ用のシフトレジスタ４ｂを備えている。
図３に示されるように、第３実施形態におけるサーマルヘッド駆動用集積回路は、第１実施形態で説明したシフトレジスタ４と同一構成のシフトレジスタ４ｒとシフトレジスタ４ｂとを備えている。シフトレジスタ４ｒには制御端子ＳＩｒから赤データｒがシリアル入力され、シフトレジスタ４ｂには制御端子ＳＩｂから黒データｂがシリアル入力されるようになっている。
【００３６】
また、本実施形態では赤データｒと黒データｂの保持に関して共用される１つのラッチ回路５を備えている。このラッチ回路５は、シフトレジスタ４ｒ、４ｂの各段に対応して６４個のラッチ素子ＬＡを備えており、各段の出力はそれぞれ対応するＡＮＤ回路３の第２の入力端子に接続されている。ラッチ回路５の各段のデータ入力端子には、ＡＮＤ回路５３ｒとＡＮＤ回路５３ｂの両出力端子が接続され、制御端子にはＯＲ回路５３Ｌの出力端子が接続されている。
各ＯＲ回路５３Ｌの第１の入力端子（図面左側）及び、各ＡＮＤ回路５３ｒの第１の入力端子には、バッファ８を介して制御端子ＬＣＨｒが共通接続されており、ラッチ信号ＬＣＨｒが供給される。また、各ＯＲ回路５３Ｌの第２の入力端子（図面右側）及び、各ＡＮＤ回路５３ｂの第１の入力端子には、バッファ８を介して制御端子ＬＣＨｂが共通接続されており、ラッチ信号ＬＣＨｂが供給されるようになっている。
各ＡＮＤ回路５３ｒの第２の入力端子は、それぞれシフトレジスタ４ｒにおける対応段のＤ−ＦＦの出力端子と接続されている。各ＡＮＤ回路５３ｂの第２の入力端子は、それぞれシフトレジスタ４ｂにおける対応段のＤ−ＦＦの出力端子と接続されている。
【００３７】
このようにラッチ回路５には、ＡＮＤ回路５３ｒを介してシフトレジスタ４ｒから赤データｒが供給され、ＯＲ回路５３Ｌを介して供給されるラッチ信号ＬＣＨｒの立ち上り時に赤データｒを一括して取り込み、駆動部１１のＡＮＤ回路３に供給する。また、ＡＮＤ回路５３ｂを介してシフトレジスタ４ｂから黒データｂが供給され、ＯＲ回路５３Ｌを介して供給されるラッチ信号ＬＣＨｂの立ち上り時に黒データｂを一括して取り込み、駆動部１１のＡＮＤ回路３に供給する。
【００３８】
一方、本実施形態における駆動部１１は、各駆動トランジスタ２のゲートにはＡＮＤ回路３の出力端子が接続されいる。ＡＮＤ回路３の第２の入力端子には、それぞれラッチ回路５の対応段のラッチ素子ＬＡの出力端子が接続されており、第１の入力端子にはインバータ７を介して、電源ＶＤＤにプルアップされた制御端子ＳＴＢに共通接続されている。
なお、第１及び第２の実施形態では、Ｌ長の長いインバータ１２によりオーバーシュートを防止するようにしたが、本実施形態ではインバータ１２を使用しない代わりに、制御端子ＳＴＢに接続されるＡＮＤ回路３の第１の入力端子（図面左側）側のＬ長を長くするようにすることでオーバーシュートを防止するようにしている。
【００３９】
このように第３の実施形態によれば、ラッチ回路を１つとして赤データｒ用と黒データｂ用で共用することにより、ラッチ回路数を１つ減らすことができ、チップサイズを小型化することができる。
なお、ラッチ回路５はラッチ素子ＬＡの他に、ＯＲ回路５３Ｌ、ＡＮＤ回路５３ｒ、５３ｂの使用が必要であるが、駆動部１１の論理素子数を減らすことができるため、ラッチ回路５と駆動部１１をあわせた素子数の増加はわずかであり、ラッチ回路１つ分減らすことによりサーマルヘッド駆動用集積回路全体ではチップを小型化することが可能である。
【００４０】
次に第３実施形態による、赤データｒと黒データｂに基づく印刷動作について説明する。
まず赤データｒが制御端子ＳＩｒからシリアルに順次入力されシフトレジスタ４ｒに格納されると、各段のＤ−ＦＦからは対応するＡＮＤ回路５３ｒに赤データｒが供給される。
この状態でラッチ回路５では、赤用のラッチ信号ＬＣＨｒが各ＯＲ回路５３ＬとＡＮＤ回路５３ｒに供給される。すると、ラッチ信号ＬＣＨｒがＯＲ回路５３Ｌを介してラッチ素子ＬＡに供給されると共に、ＡＮＤ回路５３ｒから赤データｒが供給されて、赤データｒが各ラッチ素子ＬＡに格納されると共に、駆動部１１のＡＮＤ回路３に供給される。
その後ストローブ信号ＳＴＢが時間Ｔ１だけ供給され、各ＡＮＤ回路３からは赤データｒの内容に応じて対応する駆動トランジスタ２が駆動されて赤データｒに基づく印刷が行われる。
シフトレジスタ４ｒへの赤データｒの入力からの印刷終了までの間に、黒データｂが制御端子ＳＩｂからシリアルに順次入力されシフトレジスタ４ｂに格納される。そして赤データｒの印刷が終了した後（ストローブ信号ＳＴＢｒが供給されて時間Ｔ１が経過した後）、黒用のラッチ信号ＬＣＨｂが各ＯＲ回路５３ＬとＡＮＤ回路５３ｂに供給される。すると、ラッチ信号ＬＣＨｂがＯＲ回路５３Ｌを介してラッチ素子ＬＡに供給されると共に、ＡＮＤ回路５３ｂから黒データｂが供給されて、各ラッチ素子ＬＡには赤データｒに変わって新たに黒データｂが格納されると共に、駆動部１１のＡＮＤ回路３に黒データｂが供給される。
その後ストローブ信号ＳＴＢが時間Ｔ２だけ供給され、各ＡＮＤ回路３からは黒データｂの内容に応じて対応する駆動トランジスタ２が駆動されて黒データｂに基づく印刷が行われる。
【００４１】
なお、赤データｒと黒データｂを別々のタイミングで制御端子ＳＩｒと制御端子ｂにそれぞれ入力するようにしたが、赤データｒと黒データｂを同一タイミングで入力するようにし、赤用のラッチ信号ＬＣＨｒと黒用のラッチ信号ＬＣＨｂの供給タイミングをずらす（一方の印刷が終了した後に他方用のラッチ信号を供給する）ようにしてもよい。このように、赤データｒと黒データｂとを同一タイミングでそれぞれのシフトレジスタ４ｒ、４ｂに順次入力する場合には、制御端子ＣＬＫｒと制御端子ＣＬＫｂとを共通にすることができる。すなわち、シフトレジスタ４ｒの各Ｄ−ＦＦと、シフトレジスタ４ｂの各Ｄ−ＦＦを全てバッファ８を介して共通の制御端子ＣＬＫに共通接続することができる。
【００４２】
以上、本実施形態のサーマルヘッド駆動用ＩＣ０の構成と動作について説明したが、本発明ではこれらの構成及び動作に限定されるものではなく、各請求項に記載された発明の範囲において各種変形をすることが可能である。
【００４３】
例えば、説明した実施形態では、赤色と黒色の２色印刷の場合について説明したが、ｎ色印刷の場合やｎ階調印刷の場合も同様に適用することが可能である。
この場合においても、第１〜第３の実施形態で説明したと同様に、特定数色毎のシフトレジスタ又はラッチ回路を共通使用することで、ｎ色、ｎ階調印刷の場合であっても、少なくとも１つ以上のシフトレジスタ又はラッチ回路を少なくすることができる。その結果サーマルヘッド駆動用集積回路のチップサイズを小型化することができる。
【００４４】
【発明の効果】
本発明では、シフトレジスタと保持手段の一方を他方よりも少なくし、少ない側の少なくとも１組を共通使用するようにしたので、１の発熱抵抗体で複数階調印刷や複数色印刷を行う場合でも、サーマルヘッド駆動用集積回路の回路サイズが大きくなることを抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるサーマルヘッド駆動用集積回路の回路構成を表したブロック図である。
【図２】同上、第２の実施形態におけるサーマルヘッド駆動用集積回路の回路構成を表したブロック図である。
【図３】同上、第２の実施形態におけるサーマルヘッド駆動用集積回路の回路構成を表したブロック図である。
【図４】従来のサーマルヘッド駆動用ＩＣの基本構成表したブロック図である。
【図５】従来の１色用サーマルヘッド駆動用ＩＣを使用することで考えられる、２色印刷用のサーマルヘッド駆動用ＩＣの構成を表したブロック図である。
【符号の説明】
０    サーマルヘッド駆動用集積回路
１    発熱抵抗体
２    駆動トランジスタ
３、３ｒ、３ｂ    ＡＮＤ回路
３５Ｌ    ＯＲ回路
３５ｒ、３５ｂ    ＡＮＤ回路
４、４ｒ、４ｂ    シフトレジスタ
５、５ｒ、５ｂ    ラッチ回路
７ｒ、７ｂ    インバータ
８    バッファ
１１    駆動部
１２    インバータ
１３    ＮＯＲ回路
【図１】
0003625389.tif 000002
【図２】
0003625389.tif 000003
【図３】
0003625389.tif 000004
【図４】
0003625389.tif 000005
【図５】
0003625389.tif 000006