(57)【特許請求の範囲】
【請求項１】
被写体像を表す複数の画素信号をラスタ走査態様で出力するイメージセンサ、
所定水平画素数毎に発生する水平クロックをカウントする水平カウンタ、
ハイレベル期間とローレベル期間との間の比率が互いに異なる複数の水平ゲート信号を前記水平カウンタのカウント値に基づいて発生する水平ゲート信号発生手段、
前記イメージセンサの画素数に応じて前記複数の水平ゲート信号のいずれか１つを選択する水平ゲート信号選択手段、
所定垂直画素数毎に発生する垂直クロックをカウントする垂直カウンタ、
ハイレベル期間とローレベル期間との間の比率が互いに異なる複数の垂直ゲート信号を前記垂直カウンタのカウント値に基づいて発生する垂直ゲート信号発生手段、
前記イメージセンサの画素数に応じて前記複数の垂直ゲート信号のいずれか１つを選択する垂直ゲート信号選択手段、
前記イメージセンサから出力された画素信号に前記水平ゲート信号選択手段によって選択された水平ゲート信号および垂直ゲート信号選択手段によって選択された垂直ゲート信号に基づいてゲートをかけるゲート手段、
前記ゲート手段から出力された画素信号を積分する積分手段、および
前記積分手段によって求められた積分値に基づいて撮影条件および信号処理条件の少なくとも一方を調整する調整手段を備える、ディジタルカメラ。
【請求項２】
前記水平ゲート信号のレベルは前記水平カウンタの下位ｎ（ｎは整数）ビットの値に応じて変化し、
前記垂直ゲート信号のレベルは前記垂直カウンタの下位ｍ（ｍは整数）ビットの値に応じて変化する、請求項１記載のディジタルカメラ。
【請求項３】
前記水平ゲート信号発生手段は２ｎ種類の水平ゲート信号を発生し、
前記垂直ゲート信号発生手段は２ｍ種類の垂直ゲート信号を発生する、請求項２記載のディジタルカメラ。
【請求項４】
画面上の所定エリア内においてのみ前記水平ゲート信号および前記垂直ゲート信号を有効化する有効化手段をさらに備え、
前記ゲート手段は、前記有効化手段によって有効化された水平ゲート信号および垂直ゲート信号によって前記画素信号にゲートをかける、請求項２または３記載のディジタルカメラ。
【請求項５】
前記所定エリアの水平画素数は２ｎに前記所定水平画素数を掛けた値の整数倍であり、
前記所定エリアの垂直画素数は２ｍに前記所定垂直画素数を掛けた値の整数倍である、請求項４記載のディジタルカメラ。
【請求項６】
前記所定エリアは複数のブロックによって形成され、
各ブロックの水平画素数は２ｎに前記所定水平画素数を掛けた値の整数倍であり、
前記各ブロックの垂直画素数は２ｍに前記所定垂直画素数を掛けた値の整数倍である、請求項４記載のディジタルカメラ。
【請求項７】
前記所定エリアはサイズが等しい複数のブロックによって形成され、
水平方向におけるブロック数は２ｎの整数倍であり、
垂直方向におけるブロック数は２ｍの整数倍であり、
各ブロックの水平画素数は前記所定水平画素数の整数倍であり、
前記各ブロックの垂直画素数は前記所定垂直画素数の整数倍である、請求項４記載のディジタルカメラ。
【請求項８】
前記ｎおよび前記ｍは同じ値である、請求項２ないし７のいずれかに記載のディジタルカメラ。
【請求項９】
前記信号処理条件は白バランスを含み、
前記画素信号はＲ成分，Ｇ成分およびＢ成分からなる、請求項１ないし８のいずれかに記載のディジタルカメラ。
【請求項１０】
前記撮影条件は絞り量を含み、
前記画素信号はＲ成分，Ｇ成分およびＢ成分の少なくとも１つを含む、請求項１ないし８のいずれかに記載のディジタルカメラ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、ディジタルカメラに関し、特にたとえば、撮影された被写体像の画素信号を積分し、これによって求められた積分値に基づいて撮影条件や信号処理条件を調整する、ディジタルカメラに関する。
【０００２】
【従来の技術】
ディジタルカメラでは、白バランスや絞りを調整するとき、積分回路が被写体の画素信号を積分し、ＣＰＵが積分値に基づいてアンプゲインおよびＦ値を制御していた。このとき、ＣＰＵの制御プログラムには積分値を所定値と比較するステップおよび比較結果に応じてアンプゲインおよびＦ値を切り換えるステップが設けられ、このような制御プログラムによって白バランスおよび絞りが最適値に設定されていた。
【０００３】
【発明が解決しようとする課題】
しかし、被写体を撮影するＣＣＤイメージャの画素数が変わると、積分値も変わってしまう。たとえば、前回採用していたＣＣＤイメージャの画素数が１３０万画素で今回採用するＣＣＤイメージャの画素数が２００万画素である場合、積分値は単純に２０／１３倍される。このため、ＣＣＤイメージャの画素数を変更するにも拘わらず積分処理を変更しなければ、積分値が飽和してしまい、白バランスや絞りを適切に調整できない。しかしながら、積分処理を変更するには、従来は積分回路を設計し直す必要があり、手間がかかっていた。
【０００４】
それゆえに、この発明の主たる目的は、画素数が変更しても容易に積分値を求めることができる、ディジタルカメラを提供することである。
【０００５】
【課題を解決するための手段】
この発明に従うディジタルカメラは、被写体像を表す複数の画素信号をラスタ走査態様で出力するイメージセンサ、所定水平画素数毎に発生する水平クロックをカウントする水平カウンタ、ハイレベル期間とローレベル期間との間の比率が互いに異なる複数の水平ゲート信号を水平カウンタのカウント値に基づいて発生する水平ゲート信号発生手段、イメージセンサの画素数に応じて複数の水平ゲート信号のいずれか１つを選択する水平ゲート信号選択手段、所定垂直画素数毎に発生する垂直クロックをカウントする垂直カウンタ、ハイレベル期間とローレベル期間との間の比率が互いに異なる複数の垂直ゲート信号を垂直カウンタのカウント値に基づいて発生する垂直ゲート信号発生手段、イメージセンサの画素数に応じて複数の垂直ゲート信号のいずれか１つを選択する垂直ゲート信号選択手段、イメージセンサから出力された画素信号に水平ゲート信号選択手段によって選択された水平ゲート信号および垂直ゲート信号選択手段によって選択された垂直ゲート信号に基づいてゲートをかけるゲート手段、ゲート手段から出力された画素信号を積分する積分手段、および積分手段によって求められた積分値に基づいて撮影条件および信号処理条件の少なくとも一方を調整する調整手段を備える。
【０００６】
【作用】
この発明によれば、被写体像を表す複数の画素信号が、イメージセンサからラスタ走査態様で出力される。また、所定水平画素数毎に発生する水平クロックが、水平カウンタによってカウントされる。水平ゲート信号発生手段は、このような水平カウンタのカウント値に基づいて、ハイレベル期間とローレベル期間との間の比率が互いに異なる複数の水平ゲート信号を発生する。水平ゲート信号選択手段は、イメージセンサの画素数に応じて、複数の水平ゲート信号の中から、いずれか１つを選択する。一方、所定垂直画素数毎に発生する垂直クロックは、垂直カウンタによってカウントされる。垂直ゲート信号発生手段は、この垂直カウンタのカウント値に基づいて、ハイレベル期間とローレベル期間との間の比率が互いに異なる複数の垂直ゲート信号を発生する。そして、垂直ゲート信号選択手段が、イメージセンサの画素数に応じて、複数の垂直ゲート信号のいずれか１つを選択する。
【０００７】
イメージセンサによって撮影された被写体像の画素信号は、選択された水平ゲート信号および垂直ゲート信号に基づいて、ゲート手段によってゲートをかけられる。積分手段は、ゲート手段から出力された画素信号を積分し、調整手段は、積分手段によって求められた積分値に基づいて、撮影条件および信号処理条件の少なくとも一方を調整する。
【０００８】
この発明のある実施例では、水平ゲート信号のレベルは水平カウンタの下位ｎ（ｎは整数）ビットの値に応じて変化し、垂直ゲート信号のレベルは垂直カウンタの下位ｍ（ｍは整数）ビットの値に応じて変化する。
【００１０】
この発明のその他の実施例では、水平ゲート信号発生手段は２ｎ種類の水平ゲート信号を発生し、垂直ゲート信号発生手段は２ｍ種類の垂直ゲート信号を発生する。
【００１１】
この発明のある局面では、有効化手段が、画面上の所定エリア内においてのみ水平ゲート信号および垂直ゲート信号を有効化する。さらに、ゲート手段は、有効化された水平ゲート信号および垂直ゲート信号によって画素信号にゲートをかける。
【００１２】
この発明のある実施例では、所定エリアの水平画素数は２ｎに所定水平画素数を掛けた値の整数倍であり、所定エリアの垂直画素数は２ｍに所定垂直画素数を掛けた値の整数倍である。
【００１３】
この発明の他の実施例では、所定エリアは複数のブロックによって形成され、各ブロックの水平画素数は２ｎに所定水平画素数を掛けた値の整数倍であり、各ブロックの垂直画素数は２ｍに所定垂直画素数を掛けた値の整数倍である。
【００１４】
この発明のその他の実施例では、所定エリアはサイズが等しい複数のブロックによって形成され、水平方向におけるブロック数は２ｎの整数倍であり、垂直方向におけるブロック数は２ｍの整数倍であり、各ブロックの水平画素数は所定水平画素数の整数倍であり、各ブロックの垂直画素数は所定垂直画素数の整数倍である。
【００１５】
【発明の効果】
この発明によれば、水平カウンタのカウント値に基づいて複数の水平ゲート信号を作成し、垂直カウンタのカウント値に基づいて複数の垂直ゲート信号を作成し、そして、作成された複数の水平ゲート信号および複数の垂直ゲート信号の中から、所望の水平ゲート信号および垂直ゲート信号を選択するようにしたため、画素数が変更されたときでも、値が飽和しない積分値を容易に求めることができる。
【００１６】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００１７】
【実施例】
図１を参照して、この実施例のディジタルカメラ１０は、光学レンズ１２を含む。この光学レンズ１２から入射された光度が、絞りユニット１４を介して、ＣＣＤイメージャ１６に照射される。ＣＣＤイメージャ１６の前面には、３原色のフィルタ要素がベイヤ配列された色フィルタ（図示せず）が装着される。ＣＣＤイメージャ１６はラスタスキャン方式で駆動され、これによってＲ，ＧおよびＢのいずれか１つの原色成分のみを有する画素信号がＣＣＤイメージャ１６から出力される。
【００１８】
出力された画素信号は、ＣＤＳ／ＡＧＣ回路１７によって周知のノイズ除去およびレベル調整を施され、これらの処理を経た画素信号が、Ａ／Ｄ変換器１８によってディジタル信号に変換される。第１信号処理回路２０は、Ａ／Ｄ変換器１８から出力された画素信号に対して色補間を施す。これによって、各画素がＲ，ＧおよびＢの全ての色成分を持つ画素信号が生成され、第１信号処理回路２０からは、１つの画素を構成するＲ信号，Ｇ信号およびＢ信号が同時に出力される。
【００１９】
このうち、Ｒ信号はアンプ２２でα倍され、Ｂ信号はアンプ２４でβ倍される。つまり、Ｒ信号に利得αが与えられ、Ｂ信号に利得βが与えられる。一方、Ｂデータには利得は与えられない。アンプ２２および２４からそれぞれ出力されたＲ′信号およびＢ′信号ならびに信号処理回路２０からのＧ信号は、マトリクス回路２６でマトリクス演算を施され、これによってＹ信号（輝度信号）とＲ′−Ｙ信号およびＢ′−Ｙ信号（色差信号）とが生成される。マトリクス演算回路２６から出力された輝度信号および色差信号は、第２信号処理回路３４に入力される。
【００２０】
ＬＣＤ３６にリアルタイムの動画像（スルー画像）を表示する動画像表示モードでは、第２信号処理回路３４は、画素数変換や走査方式変換などの処理を輝度信号および色差信号に施す。そして、これらの処理が施された輝度信号および色差信号をＬＣＤ３６に出力する。この結果、スルー画像がＬＣＤ３６に表示される。一方、オペレータによってシャッタボタン（図示せず）が押されると、第２信号処理回路３４は、シャッタボタンの操作時点で撮影された被写体像の輝度信号および色差信号に圧縮処理を施す。そして、圧縮信号をメモリカード３８に記録する。
【００２１】
アンプ２２から出力されたＲ′信号、アンプ２４から出力されたＢ′信号および第１信号処理回路２０から出力されたＧ信号は、積分回路２８にも入力される。
積分回路２８は、入力されたＲ′信号，Ｇ信号およびＢ′信号のうち、図４（Ａ）に示す積分エリア内に属する信号を、同じ色成分毎に積分する。ただし、必ずしも積分エリア内の全ての信号を積分する訳ではなく、ゲート信号発生回路３０から出力されたゲート信号に応じて、積分エリア全体にわたってあるいは積部エリア内の一部分で積分する。
【００２２】
これによって求められた積分値ＩＲ′，ＩＧおよびＩＢ′は、ＣＰＵ３２に入力される。ＣＰＵ３２は、入力されたこれらの積分値に基づいて絞りユニット１４ならびにアンプ２２および２４を制御する。つまり、最適露光量が得られるＦ値を絞りユニット１４に設定し、白バランスが適切に調整されるゲインαおよびβをアンプ２２および２４にそれぞれ設定する。この結果、ＬＣＤ３６に表示されるスルー画像およびメモリカード３８に書き込まれる撮影画像の画質が向上する。
【００２３】
なお、絞り量は撮影条件の１つであり、白バランスは信号処理条件の１つである。撮影条件としては、絞り量の他にシャッタスピードやフォーカスがあり、上述の積分値に基づいてこれらの撮影条件を調整してもよい。
【００２４】
図４（Ａ）を参照して、積分エリアは複数の画素ブロックによって形成される。画素ブロックは、水平方向および垂直方向のいずれも８個配置される。また、図４（Ｂ）から分かるように、各画素ブロックの水平画素数は“１６０”であり、垂直画素数は“６０”である。この結果、積分エリアの水平画素数は“１２８０”となり、垂直画素数は“４８０”となる。
【００２５】
ゲート信号発生回路３０は、図２に示すように構成される。Ｈカウンタ３０ａは、図４（Ｂ）に示すように水平４画素毎に立ち上がる水平クロックＨＣＬＫに応答してインクリメントされ、かつ水平同期信号によってリセットされる。Ｈカウンタ３０ａは８ビット程度のディジタルカウンタであり、カウント値はデコーダ３０ｂに与えられる。ただし、デコーダ３０ｂに与えられるのは下位３ビットのカウント値である。この下位３ビットのカウント値は、“０”〜“７”のいずれかを示す。
【００２６】
デコーダ３０ｂは、入力されたカウント値に応答して、図５に示すような波形を持つ８種類の水平ゲート信号を発生する。１／８パルスはカウント値が“０”のときだけハイレベルとなるゲート信号であり、２／８パルスはカウント値が“０”および“３”のときだけハイレベルとなるゲート信号である。３／８パルスはカウント値が“０”，“３”および“６”のときにハイレベルとなるゲート信号であり、４／８パルスはカウント値が“０”，“２“，”４“および“６”のときにハイレベルとなるゲート信号である。５／８パルスはカウント値が“０”，“３”および“６”以外の値をとるときにハイレベルとなり、６／８パルスはカウント値が“０”および“４”以外の値をとるときにハイレベルとなる。７／８パルスはカウント値が“０”以外の値をとるときにハイレベルとなり、８／８パルスは常にハイレベルとなる。つまり、１／８パルス〜８／８パルスは、ハイレベル期間およびローレベル期間の比率が互いに異なる信号である。
【００２７】
デコーダ３０ｂから出力された８種類の水平ゲート信号は、セレクタ３０ｃに与えられる。セレクタ３０ｃは、ＣＰＵ３２から出力されたセレクト信号ＨＳＥＬに従って、これらの水平ゲート信号のいずれか１つを選択する。選択された水平ゲート信号は、ＡＮＤゲート３０ｄに与えられる。ＡＮＤゲート３０ｄには、図４（Ａ）に示す水平ゲート信号ＨＧＡＴＥも与えられる。水平ゲート信号ＨＧＡＴＥは、積分エリアの左端で立ち上がり、積分エリアの右端で立ち下がるパルスである。ＡＮＤゲート３０ｄは、このような水平ゲート信号ＨＧＡＴＥとセレクタ３０ｃから出力された水平ゲート信号とに論理積を施し、論理積信号をＡＮＤゲート３０ｋに入力する。
【００２８】
Ｖカウンタ３０ｅは、図４（Ｂ）に示すように垂直１ライン毎に立ち上がる垂直クロックＶＣＬＫに応答してインクリメントされ、かつ垂直同期信号によってリセットされる。Ｖカウンタ３０ｅもまた８ビット程度のディジタルカウンタであり、カウント値の下位３ビットだけがデコーダ３０ｆに与えられる。デコーダ３０ｆも、入力された３ビット分のカウント値に基づいて８種類の垂直ゲート信号を発生する。この８種類の垂直ゲート信号も、図５に示す要領で変化する１／８パルス〜８／８パルスであり、ローレベル期間およびハイレベル期間の比率は互いに異なっている。
【００２９】
セレクタ３０ｇは、ＣＰＵ３２から入力されたセレクト信号ＶＳＥＬに応答して、デコーダ３０ｆから出力された８種類の垂直ゲート信号のいずれか１つを選択し、選択した垂直ゲート信号をＡＮＤゲート３０ｈに与える。ＡＮＤゲート３０ｈには、図４（Ａ）に示す垂直ゲート信号ＶＧＡＴＥも入力される。図４（Ａ）から分かるように、垂直ゲート信号ＶＧＡＴＥは、積分エリアの上端で立ち上がり、積分エリアの下端で立ち下がる。このような垂直ゲート信号ＶＧＡＴＥが、ＡＮＤゲート３０ｈに与えられる。ＡＮＤゲート３０ｈは、入力された２つの垂直ゲート信号に論理積を施し、論理積信号をＡＮＤゲート３０ｉに入力する。
【００３０】
ＡＮＤゲート３０ｉは、ＡＮＤゲート３０ｄおよび３０ｈから出力された論理積信号にさらに論理積処理を施す。これによって生成された論理積信号が、積分回路２８の積分処理に用いられるゲート信号となる。つまり、セレクタ３０ｃおよび３０ｇから出力された水平ゲート信号および垂直ゲート信号のうち、積分エリア内に属する部分だけが有効化され、この有効化された部分が積分処理のためのゲート信号となる。
【００３１】
なお、ＣＰＵ３２から出力されるセレクト信号ＨＳＥＬおよびＶＳＥＬは、ＣＣＤイメージャ１６の解像度（画素数）に応じて決定される。このため、このセレクト信号ＨＳＥＬおよびＶＳＥＬに関する設定が使用段階で変更されることはない。また、ゲート信号ＨＧＡＴＥおよびＶＧＡＴＥも、ＣＣＤイメージャ１６の解像度に応じた波形を持つ。このため、ゲート信号ＨＧＡＴＥおよびＶＧＡＴＥについても、上述のデコード処理およびセレクト処理と同じ要領で生成される。
【００３２】
図３を参照して、ゲート信号発生回路３０から出力されたゲート信号は、ＡＮＤゲート２８ａ，２８ｄおよび２８ｇに入力される。ＡＮＤゲート２８ａ，２８ｄおよび２８ｇにはまた、アンプ２２から出力されたＲ′信号，第１信号処理回路２０から出力されたＧ信号およびアンプ２４から出力されたＢ′信号が入力される。
【００３３】
ＡＮＤゲート２８ａは、ゲート信号がハイレベルとなる期間だけＲ′信号を出力する。加算器２８ｂは、ＡＮＤゲート２８ａからのＲ′信号をＳＲＡＭ２８ｃから出力された積分値ＩＲ′と加算し、積分値ＩＲ′を更新する。更新された積分値ＩＲ′は、ＳＲＡＭ２８ｃに格納される。このようにして、ゲート信号がハイレベルとなる期間に入力されたＲ′信号が積分されていく。
【００３４】
ＡＮＤゲート２８ｄもまた、ゲート信号がハイレベルとなる期間にＧ信号を出力し、加算器２８ｅに与える。加算器２８ｅは、与えられたＲ′信号をＳＲＡＭ２８ｃから読み出された積分値ＩＧと加算し、これによって更新された積分値ＩＧをＳＲＡＭ２８ｆに書き込む。この結果、ゲート信号がハイレベルとなる期間に入力されたＧ信号の積分値ＩＧが求められる。
【００３５】
ＡＮＤゲート２８ｇも、ハイレベルのゲート信号に応答してＢ′信号を出力する。加算器２８ｈは、ＡＮＤゲート２８ｇから出力されたＢ′信号をＳＲＡＭ２８ｉから読み出された積分値ＩＢ′と加算し、新たに求められた積分値ＩＢ′をＳＲＡＭ２８ｉに格納する。これによって、ゲート信号がハイレベルとなる期間に入力されたＢ′信号の積分値ＩＢ′が求められる。
【００３６】
このようにして生成された積分値ＩＲ′，ＩＧおよびＩＢ′がＣＰＵ３２に与えられ、ＣＰＵ３２によって、絞りなどの撮影条件ならびに白バランスのような信号処理条件が調整される。
【００３７】
以上の説明から分かるように、デコーダ３０ｂは、Ｈカウンタ３０ａのカウント値に基づいて、１／２ｎ（ｎ＝３）周期毎にレベルが変化しうる複数の水平ゲート信号を発生する。そして、この複数の水平ゲート信号のいずれか１つが、セレクタ３０ｃによって選択される。デコーダ３０ｆもまた、Ｖカウンタ３０ｅのカウント値に基づいて、１／２ｍ（ｍ＝３）周期毎にレベルが変化しうる複数の垂直ゲート信号を発生する。そして、この複数の垂直ゲート信号のいずれか１つが、セレクタ３０ｇによって選択される。
【００３８】
ここで、水平ゲート信号のレベルは、所定水平画素数（＝４画素）毎にインクリメントされるＨカウンタ３０ａの下位ｎビットの値に応じて変化し、垂直ゲート信号のレベルは、所定垂直画素数（１ライン）毎にインクリメントされるＶカウンタ３０ｅの下位ｍビットの値に応じて変化する。また、図５から分かるように、複数の水平ゲート信号はハイレベル期間およびローレベル期間の比率が互いに異なる信号であり、複数の垂直ゲート信号もまたハイレベル期間およびローレベル期間の比率が互いに異なる信号である。さらに、同じ図５から分かるように、水平ゲート信号は２ｎ種類（８種類）あり、垂直ゲート信号もまた２ｍ種類（８種類）ある。
【００３９】
このように、水平ゲート信号のレベルは下位ｎビットのカウント値に応じて変化し、垂直ゲート信号のレベルもまた下位ｍビットのカウント値に応じて変化するため、複数の水平ゲート信号および複数の垂直ゲート信号を容易に作成することができる。そして、作成された複数の水平ゲート信号および複数の垂直ゲート信号の中から、所望の水平ゲート信号および垂直ゲート信号を選択するようにしたため、画素数が変更されたときでも値が飽和しない積分値を容易に求めることができる。
【００４０】
また、図４（Ａ）に示すように、積分エリアの水平画素数（＝１２８０）は、２ｎ（＝８）に上述の所定水平画素数（＝４）を掛けた値の整数倍であり、積分エリアの垂直画素数（＝４８０）は、２ｍ（＝８）に上述の所定垂直画素数（＝１）を掛けた値の整数倍である。積分エリアはまた、複数の画素ブロックによって形成され、各画素ブロックの水平画素数（＝１６０）は２ｎ（＝８）に所定水平画素数（＝４）を掛けた値の整数倍であり、垂直画素数（＝６０）は２ｍ（＝８）に所定垂直画素数（＝１）を掛けた値の整数倍である。さらに、各画素ブロックのサイズは互いに等しく、水平方向の画素ブロック数は２ｎの整数倍（＝８）であり、垂直方向の画素ブロック数は２ｍの整数倍（＝８）である。そして、各画素ブロックの水平画素数（＝１６０）は所定水平画素数（＝４）の整数倍であり、垂直画素数（＝６０）は所定垂直画素数（＝１）の整数倍である。
【００４１】
したがって、積分エリアには、必ず１周期の整数倍の水平ゲート信号および垂直ゲート信号が収まり、画素ブロックにも、１周期の整数倍の水平ゲート信号および垂直ゲート信号が必ず収まる。この結果、複数の水平ゲート信号および複数の垂直ゲート信号のいずれが選択されたときでも、積分値が正確に算出される。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図である。
【図２】図１実施例の一部を示すブロック図である。
【図３】図１実施例の動作の一部を示す図解図である。
【図４】図１実施例の動作の一部を示すフロー図である。
【図５】図１実施例の動作の一部を示すタイミング図である。
【符号の説明】
１０…ディジタルカメラ
２８…積分回路
３０…ゲート信号発生回路
３０ａ…Ｈカウンタ
３０ｅ…Ｖカウンタ
３０ｂ，３０ｆ…デコーダ
３０ｃ，３０ｇ…セレクタ
２８ａ，２８ｄ，２８ｇ，３０ｄ，３０ｈ，３０ｉ…ＡＮＤゲート
２８ｂ，２８ｅ，２８ｈ…加算器
２８ｃ，２８ｆ，２８ｉ…ＳＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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