(57)【特許請求の範囲】
【請求項１】
複数の配線からなるバスと、
複数のデータ信号を入力して前記複数の配線に出力する複数の駆動回路と、
クロック信号を入力して遅延した反転クロック信号を出力する遅延回路とを備え、
前記各駆動回路は、入力データ信号の論理状態の遷移方向に応じて出力データ信号の出力タイミングに時間差が生じるように構成され、
前記各駆動回路は、第１の電源側に接続され且つ直列接続された第１及び第２のＰ型ＭＯＳトランジスタを有する第１の回路部と、第１の電源よりも低電圧の第２の電源側に接続され且つ直列接続された第１及び第２のＮ型ＭＯＳトランジスタを有する第２の回路部とを有し、
前記第１のＰ型ＭＯＳトランジスタ及び前記第１のＮ型ＭＯＳトランジスタに共通のデータ信号が入力し、前記第２のＰ型ＭＯＳトランジスタ及び第２のＮ型ＭＯＳトランジスタの一方に前記クロック信号が入力し、前記第２のＰ型ＭＯＳトランジスタ及び第２のＮ型ＭＯＳトランジスタの他方に前記遅延した反転クロック信号が入力することで、前記時間差として前記クロック信号に対する前記遅延した反転クロック信号の遅延時間に対応した時間差が生じる
ことを特徴とする回路装置。
【請求項２】
前記時間差は、前記出力データ信号の論理状態の遷移時間よりも長い
ことを特徴とする請求項１に記載の回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、回路装置、特にバスを駆動する回路を有するＣＭＯＳＬＳＩの配線の低電力化に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳプロセスの微細加工技術は年々進歩しており、大規模で高速な集積回路（ＶＬＳＩ）が実現可能となっている。市場からのＶＬＳＩに対する要求は、従来は「小面積」及び「高性能」という点におかれていたが、現在では「低消費電力」という点が重要になりつつある。
【０００３】
今後ますます集積回路の微細化が進行し、プロセスパラメータが比例縮小されたとき、集積回路内の大域配線部分とその他の論理回路部分との消費電力を比較すると、配線部分の消費電力が論理回路部分の消費電力を上回ることとなる。バスは、集積回路内の大域配線が集合したものであるため、将来的にバスの消費電力がチップ全体に占める比率が増大することは明らかであり、ＶＬＳＩの低消費電力化のためにはバスの消費電力を低減させることが非常に重要であると考えられている。
【０００４】
バスは、例えば３２ビット、６４ビットといった多数の配線が並行に近接して配置されたものであり、長距離配線として用いられることが多い。近年の微細プロセスでは、隣接配線間の静電容量が対地容量の数十倍程度になっており、配線間容量が支配的となっている。
【０００５】
ここで、隣接する配線の信号どうしが互いに逆方法に同時に遷移した場合、すなわち一方の論理値が“０”から“１”に、他方が“１”から“０”に同時に移行した場合を考えると、配線間容量の電位が逆転することから、容量が２倍相当に見えることが知られている。この容量の増加により、信号遅延が増加するばかりでなく、消費電力も増加することになる。
【０００６】
従来技術として文献Ａ（A bus delay reduction technique considering crosstalk (Kyushu Univ.), Design Automation and Test in Europe (DATE) 2000）には、遅延インバータによってバスクロックのタイミングを意図的に遅延させるよう構成されたバスドライバを配線１本おきに設けるという提案がなされている。これにより、バスドライバのタイミングが１本おきにずれることから、隣接する配線どうしの信号が同時に逆方向に遷移することを防止可能である。しかしながら、この方法では、予め設計段階で各配線を特定し、配線の順序を考慮して適切な設計をしなければならず、設計負担が大きくなる。
【０００７】
また、文献Ｂ（特開平１１−７３４９号公報）には、ＩＣ間のバスデータ転送において、クロックの１周期内で各配線のデータ信号を少しずつ遅延させることでクロストークを防止するという提案がなされている。しかしながら、この方法では、１クロック周期内で各信号を遅延させるため、遅延時間のオーバーヘッドが大きくなり、バスの配線数が多い（データ幅が大きい）場合やクロック周期が短い場合には適用が困難である。
【０００８】
また、上述した方法はいずれも、隣接する配線の電位の遷移方向が逆方向であっても同方向であっても、遷移タイミングに同様のずれが生じる。そのため、逆方向遷移の場合には低消費電力化が可能であっても、同方向遷移の場合には逆に消費電力が増大するという問題がある。
【０００９】
【発明が解決しようとする課題】
このように、集積回路におけるバスでの低消費電力化、特に隣接する配線間における信号の逆方向遷移に伴う低消費電力化が要求されているが、従来の方法では、設計段階の負担が大きくなるといった問題、バスの配線数が多い場合に適用が困難になるといった問題、さらには同方向遷移の場合には消費電力が増大するといった問題があった。
【００１０】
本発明は、上記従来の課題を解決し、容易且つ的確にバスでの低消費電力化をはかることが可能な回路装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
本発明に係る回路装置は、複数の配線からなるバスと、データ信号を入力して前記配線に出力する複数の駆動回路とを備え、前記駆動回路は、入力データ信号の論理状態の遷移方向に応じて出力データ信号の出力タイミングに時間差が生じるように構成されていることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１３】
図１は、本発明の実施形態の構成例を示した図である。
【００１４】
ｎ個のラッチ回路１１1〜１１nにはそれぞれデータ信号Ｄ1〜Ｄnが入力しており、共通のクロック信号ＣＬＫによってデータ信号Ｄ1〜Ｄnがラッチされる。ラッチ回路１１1〜１１nの出力にはそれぞれ駆動回路（バスドライバ）１２1〜１２nが接続されており、駆動回路１２1〜１２nからは配線１３1〜１３nからなるバスにデータが出力される。これらの配線１３1〜１３nは、並行に且つ近接して配置されており、隣接する配線間には寄生容量１５が存在している。また、配線１３1〜１３nの途中には、必要に応じて駆動回路（バスリピータ）１４1〜１４nが設けられている。
【００１５】
上記駆動回路１２1〜１２n及び１４1〜１４nを構成する各バッファは、入力データ信号の論理状態の遷移方向に応じて、すなわち入力信号の論理値がハイ（Ｈ）からロウ（Ｌ）に立ち下がる場合とロウ（Ｌ）からハイ（Ｈ）に立ち上がる場合とで、出力データ信号の出力タイミングに時間差が生じるように構成されている。なお、これらのバッファは、入力データ信号の論理値を反転させて出力するタイプのものであってもよいし、入力データ信号の論理値をそのまま出力するタイプのものであってもよい。
【００１６】
図２は、駆動回路１２1〜１２nを構成するバッファの入力データ信号（ａ）と出力データ信号（ｂ）との関係の一例を示したものである。図の例では、入力データ信号が立ち上がる場合よりも立ち下がる場合の方が出力タイミングが時間差ｔdだけ遅れているが、逆に入力データ信号が立ち下がる場合よりも立ち上がる場合の方が出力タイミングが時間差ｔdだけ遅れるようにしてもよい。時間差ｔdは、論理状態の遷移時間（論理値がハイからロウ或いはロウからハイに遷移する時間）よりも長いことが望ましい。なお、論理状態の遷移時間は、図２（ｂ）に示すように、電圧振幅（ハイレベル電圧とロウレベル電圧との差）の１０％から９０％或いは９０％から１０％に電圧が変化する時間を指すものとする。
【００１７】
このように、上述した構成によれば、入力データ信号の論理状態の遷移方向に応じて、出力データ信号の出力タイミングに時間差が生じるため、隣接する配線の電位が互いに逆方向となっている期間、すなわち配線間容量（寄生容量）が増大して見える期間を短くすることができ、消費電力を低減することが可能となる。特に、出力タイミングの時間差ｔdを論理状態の遷移時間よりも長くすることで、隣接する配線の電位が互いに逆方向となっている期間を実質的にゼロにすることができ、上述した効果をより確実に奏することができる。また、時間差ｔdを最適化することで、信号の遅延時間を最小限に抑えることができ、高速化を維持することが可能となる。
【００１８】
また、上述した構成によれば、論理状態の遷移方向に応じて自動的に出力タイミングに時間差が生じることになる。そのため、従来のように予め設計段階で配線の順序等を考慮する必要がなく、設計負担を軽減することが可能となる。また、従来のように各データ信号を順次遅延させるわけではないので、バスの配線数が多い場合等であっても容易に適用可能である。
【００１９】
また、上述した構成では、隣接する配線間において論理状態の遷移が逆方向となる場合においてのみ時間差が生じ、遷移が同方向となる場合には時間差は生じない。従来技術で説明した方法では、逆方向遷移であっても同方向遷移であっても遷移タイミングに同様のずれが生じるため、同方向遷移において消費電力が増大するおそれがあったが、上述した構成ではこのような問題を回避することが可能となる。
【００２０】
さらに、上述した構成によれば、回路構成等の観点からも消費電力を低減させることが可能である。すなわち、従来の集積回路では、配線間容量の影響を受けないような信号パターンに変換するために、余分な論理回路を付加したりデータ送出周期を速くしたりする必要があったが、上述した構成ではそのような構成を採用する必要がなく、消費電力を低減させることができる。
【００２１】
次に、上述した駆動回路１２1〜１２n及び１４1〜１４nを構成する各バッファの構成例を説明する。
【００２２】
図３〜図６に示したバッファはいずれも、プラス電源側（プルアップ側）に接続された回路とマイナス電源側（プルダウン側、接地側）に接続された回路とからなり、プラス電源側回路とマイナス電源側回路とで駆動能力を互いに異ならせることで、出力タイミングに時間差が生じるように構成されている。また、いずれも相補型ＭＩＳ（ＭＯＳ）構造を基本構成としている。
【００２３】
図３に示した回路例では、Ｐ型ＭＯＳトランジスタ２１及び２３がそれぞれ１段目及び２段目のプラス電源側回路を構成し、Ｎ型ＭＯＳトランジスタ２２及び２４がそれぞれ１段目及び２段目のマイナス電源側回路を構成しており、１段目ではＮ型ＭＯＳトランジスタ２２の駆動能力をＰ型ＭＯＳトランジスタ２１の駆動能力よりも大きくし、２段目ではＰ型ＭＯＳトランジスタ２３の駆動能力をＮ型ＭＯＳトランジスタ２４の駆動能力よりも大きくしている。
【００２４】
このような構成を得るには、例えば、１段目及び２段目それぞれにおいて、ゲート幅とゲート長の比をＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとで異ならせるようにすればよい。具体的には、１段目では、Ｎ型ＭＯＳトランジスタ２２のゲート幅をＰ型ＭＯＳトランジスタ２１のゲート幅よりも長く、或いはＮ型ＭＯＳトランジスタ２２のゲート長をＰ型ＭＯＳトランジスタ２１のゲート長よりも短くし、２段目では、Ｐ型ＭＯＳトランジスタ２３のゲート幅をＮ型ＭＯＳトランジスタ２４のゲート幅よりも長く、或いはＰ型ＭＯＳトランジスタ２３のゲート長をＮ型ＭＯＳトランジスタ２４のゲート長よりも短くすればよい。
【００２５】
図４に示した回路例では、１段目ではＰ型ＭＯＳトランジスタ３１ａ及び３１ｂがプラス電源側回路を、Ｎ型ＭＯＳトランジスタ３２がマイナス電源側回路を構成し、２段目ではＰ型ＭＯＳトランジスタ３３がプラス電源側回路を、Ｎ型ＭＯＳトランジスタ３４ａ及び３４ｂがマイナス電源側回路を構成しており、１段目ではマイナス電源側回路の駆動能力をプラス電源側回路の駆動能力よりも大きくし、２段目ではプラス電源側回路の駆動能力をマイナス電源側回路の駆動能力よりも大きくしている。
【００２６】
図５に示した回路例では、１段目ではＰ型ＭＯＳトランジスタ４１がプラス電源側回路を、Ｎ型ＭＯＳトランジスタ４２ａ及び４２ｂがマイナス電源側回路を構成し、２段目ではＰ型ＭＯＳトランジスタ４３ａ及び４３ｂがプラス電源側回路を、Ｎ型ＭＯＳトランジスタ４４がマイナス電源側回路を構成しており、１段目ではマイナス電源側回路の駆動能力をプラス電源側回路の駆動能力よりも大きくし、２段目ではプラス電源側回路の駆動能力をマイナス電源側回路の駆動能力よりも大きくしている。
【００２７】
図６に示した回路例では、１段目ではＰ型ＭＯＳトランジスタ５１及び電流制限回路５３がプラス電源側回路を、Ｎ型ＭＯＳトランジスタ５２がマイナス電源側回路を構成し、２段目ではＰ型ＭＯＳトランジスタ５４がプラス電源側回路を、Ｎ型ＭＯＳトランジスタ５５及び電流制限回路５６がマイナス電源側回路を構成しており、１段目ではマイナス電源側回路の駆動能力をプラス電源側回路の駆動能力よりも大きくし、２段目ではプラス電源側回路の駆動能力をマイナス電源側回路の駆動能力よりも大きくしている。
【００２８】
図７は、図６に示した電流制限回路５３の構成例を示したものである。図７（ａ）はＰ型ＭＯＳトランジスタ５３ａのゲートとドレインを共通接続した例、図７（ｂ）はＰ型ＭＯＳトランジスタ５３ｂのゲートを接地した例、図７（ｃ）はＰ型ＭＯＳトランジスタ５３ｃのゲートに所定の電位を与えた例であり、これらの構成によって電流制限回路が得られる。
【００２９】
図８は、図６に示した電流制限回路５６の構成例を示したものである。図８（ａ）はＮ型ＭＯＳトランジスタ５６ａのゲートとドレインを共通接続した例、図８（ｂ）はＮ型ＭＯＳトランジスタ５６ｂのゲートをプラス電源に接続した例、図８（ｃ）はＮ型ＭＯＳトランジスタ５６ｃのゲートに所定の電位を与えた例であり、これらの構成によって電流制限回路が得られる。
【００３０】
なお、図３〜図６でそれぞれ示した各回路の段数をさらに増やしてバッファを構成するようにしてもよい。また、図３〜図６の回路構成手法を適宜組み合わせることで、プラス電源側回路の駆動能力とマイナス電源側回路の駆動能力とを異ならせるようにしてもよい。
【００３１】
また、上述した図３〜図６の例はいずれも、１段目ではマイナス電源側回路の駆動能力をプラス電源側回路の駆動能力よりも大きく、２段目ではプラス電源側回路の駆動能力をマイナス電源側回路の駆動能力よりも大きくすることで、信号の立ち下がりの方が立ち上がりよりも出力タイミングが遅れるようにしたが、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタの関係を逆にすることで、１段目ではプラス電源側回路の駆動能力をマイナス電源側回路の駆動能力よりも大きく、２段目ではマイナス電源側回路の駆動能力をプラス電源側回路の駆動能力よりも大きくして、信号の立ち上がりの方が立ち下がりよりも出力タイミングが遅れるようにすることも可能である。
【００３２】
図９は、本実施形態の構成によって得られる低消費電力化の効果を定量的に示したものである。これは、互いに隣接する２本の配線（配線Ａ、配線Ｂ）の各遷移状態において、それらの配線を駆動する駆動回路（バスドライバ）に電源から流入する電荷量を示したものである。配線間容量をＣc、対地容量をＣo、電圧振幅をＶとして示している。
【００３３】
図９からわかるように、互いに隣接する２本の配線の一方がハイ（Ｈ）からロウ（Ｌ）、他方がロウ（Ｌ）からハイ（Ｈ）というように互いに逆方向に遷移する場合には、本方式では電源から流入する電荷量が従来技術に比べてＣcＶだけ減少し、１箇所につき(1/2)ＣcＶ2の電力を低減することができる。
【００３４】
また、本方式における流入電荷量と従来方式における流入電荷量との比を考えると、上記逆方向遷移の場合は、
(Ｃc＋Ｃo)／(２Ｃc＋Ｃo)
となる。また、図９に示した各遷移が同じ確率で起こると仮定した場合、流入電荷量の比は、
(３Ｃc＋４Ｃo)／(４Ｃc＋４Ｃo)
となる。
【００３５】
現在の技術ではＣcがＣoの１０倍以上であることから、逆方向遷移については５０％程度、平均でも２３％程度の電力削減が可能である。
【００３６】
次に、図１に示した駆動回路１２1〜１２n及び１４1〜１４nを構成する各バッファの他の構成例について説明する。
【００３７】
図１０に示したバッファは、相補型ＭＩＳ（ＭＯＳ）構造を基本構成としたトライステートバッファで、プラス電源側（プルアップ側）に接続された回路とマイナス電源側（プルダウン側、接地側）に接続された回路とからなり、プラス電源側回路とマイナス電源側回路とで能動状態に移行するタイミングを互いに異ならせることで、出力タイミングに時間差が生じるように構成されている。
【００３８】
具体的には、Ｐ型ＭＯＳトランジスタ６１及び６２がプラス電源側回路を構成し、Ｎ型ＭＯＳトランジスタ６３及び６４がマイナス電源側回路を構成している。Ｐ型ＭＯＳトランジスタ６１及びＮ型ＭＯＳトランジスタ６４にはデータ信号Ｄが入力しており、また、Ｎ型ＭＯＳトランジスタ６３にはクロック信号ＣＬＫが入力し、Ｐ型ＭＯＳトランジスタ６２にはクロック信号ＣＬＫを反転したクロック信号／ＣＬＫが遅延回路６５を介して入力している。クロック信号ＣＬＫはデータ信号Ｄが確定した後に入力する（立ち上がる）ようになっており、クロック信号が入力することでデータ信号がバスを構成する配線に出力される。
【００３９】
このような構成により、入力データ信号Ｄがロウ（Ｌ）からハイ（Ｈ）に立ち上がる場合には、クロック信号ＣＬＫの立ち上がりタイミングに同期して、Ｎ型ＭＯＳトランジスタ６３及び６４からなるマイナス電源側回路が導通状態（能動状態）となり、出力データ信号がハイ（Ｈ）からロウ（Ｌ）に立ち下がる。一方、入力データ信号Ｄがハイ（Ｈ）からロウ（Ｌ）に立ち下がる場合には、反転クロック信号／ＣＬＫの立ち下がりタイミングに同期して、Ｐ型ＭＯＳトランジスタ６１及び６２からなるプラス電源側回路が導通状態（能動状態）となり、出力データ信号がロウ（Ｌ）からハイ（Ｈ）に立ち上がる。遅延回路６５により、Ｐ型ＭＯＳトランジスタ６２に入力する反転クロック信号／ＣＬＫの立ち下がりタイミングは、Ｎ型ＭＯＳトランジスタ６３に入力するクロック信号ＣＬＫの立ち上がりタイミングよりも所定期間遅れるため、入力データ信号が立ち下がる場合の方が立ち上がる場合よりもデータ信号の出力タイミングが遅れる（時間差ｔd遅れる）ことになる。
【００４０】
なお、上述した例ではＰ型ＭＯＳトランジスタ６２の入力側に遅延回路６５を設けるようにしたが、Ｎ型ＭＯＳトランジスタ６３の入力側に遅延回路６５を設け、Ｐ型ＭＯＳトランジスタ６２に反転クロック信号／ＣＬＫを、Ｎ型ＭＯＳトランジスタ６３に遅延したクロック信号ＣＬＫを入力するようにしてもよい。この場合には、入力データ信号が立ち上がる場合の方が立ち下がる場合よりもデータ信号の出力タイミングが遅れることになる。
【００４１】
また、上述した例ではバスを構成する配線１本毎に遅延回路６５を設けるようにしたが、図１１に示すように、複数の配線（複数のバッファ）で遅延回路６５を共有するようにしてもよい。
【００４２】
また、図１０に示したようなトランジスタの直列接続構成を避けたい場合には、図１２に示したような構成を用いても図１０に示した回路と同様の機能を達成することができる。図１２の例では、Ｐ型ＭＯＳトランジスタ７１の入力側に所定の論理機能を有する論理回路７３ａを、Ｎ型ＭＯＳトランジスタ７２の入力側に所定の論理機能を有する論理回路７３ｂを設けている。また、論理回路７３ａと論理回路７３ｂとでは、データ信号Ｄの立ち上がりと立ち下がりとで遅延時間（出力タイミング）が異なっており、論理回路７３ａ及び７３ｂを設けることで、図１２に示した回路全体の入出力関係が図１０に示した回路全体の入出力関係と同等になるようにしている。
【００４３】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００４４】
【発明の効果】
本発明によれば、入力データ信号の論理状態の遷移方向に応じて出力データ信号の出力タイミングに時間差を生じさせることにより、バスでの低消費電力化を容易且つ的確にはかることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態の構成例を示した図。
【図２】図１に示した駆動回路における入力データ信号と出力データ信号との関係の一例を示した図。
【図３】図１に示した駆動回路を構成する各バッファの構成の一例を示した図。
【図４】図１に示した駆動回路を構成する各バッファの構成の他の例を示した図。
【図５】図１に示した駆動回路を構成する各バッファの構成の他の例を示した図。
【図６】図１に示した駆動回路を構成する各バッファの構成の他の例を示した図。
【図７】図６に示した電流制限回路の構成の一例を示した図。
【図８】図６に示した電流制限回路の構成の他の例を示した図。
【図９】本発明の実施形態によって得られる低消費電力化の効果を示した図。
【図１０】図１に示した駆動回路の構成の一例を示した図。
【図１１】図１０に示した駆動回路の一変更例を説明するための図。
【図１２】図１０に示した駆動回路の他の変更例を示した図。
【符号の説明】
１１1〜１１n…ラッチ回路
１２1〜１２n、１４1〜１４n…駆動回路
１３1〜１３n…配線
１５…寄生容量
２１、２３、３１ａ、３１ｂ、３３、４１、４３ａ、４３ｂ、５１、５４、５３ａ〜５３ｃ、６１、６２、７１…Ｐ型ＭＯＳトランジスタ
２２、２４、３２、３４ａ、３４ｂ、４２ａ、４２ｂ、４４、５２、５５、５６ａ〜５６ｃ、６３、６４、７２…Ｎ型ＭＯＳトランジスタ
５３、５６…電流制限回路
６５…遅延回路
７３ａ、７３ｂ…論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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