(57)【特許請求の範囲】
【請求項１】
１メモリセルに２ビット以上の情報を記憶する不揮発性半導体記憶装置において、
トランジスタのソース及びドレインを形成する第１及び第２の拡散層間のチャネル領域上に配置された第１及び第２のゲート電極と、
第１及び第２のゲート電極の直下のチャネル領域であり、予め定められた複数の閾値の一を当該他のチャネル部と独立に記憶する第１及び第２のチャネル部と、
第１及び第２のチャネル部に記憶された閾値の組み合わせをひとつの値として出力するセンスアンプとを備え、
前記第１のゲート電極は前記第１のチャネル部と前記第１の拡散層とを覆うように形成され、
前記第２のゲート電極は前記第２のチャネル部と前記第２の拡散層の全てとを覆うように形成される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、センスアンプは、一のチャネル部がその記憶する閾値に関わらず導通可能な電圧を該ゲート電極に与えつつ、当該他のゲート電極の電圧を段階的に変化させて他のチャネル部が記憶する閾値を判定すると共に、第１及び第２のチャネル部の閾値の組み合わせをひとつの値として出力することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１及び２のいずれかに記載の不揮発性半導体記憶装置において、
第１のゲート電極は拡散層に対して直交して配置され、
第２のゲート電極は拡散層に対して平行かつ拡散層の上に配置され、
第２のゲート電極は拡散層より幅を有すると共に、拡散層及び拡散層間のチャネル領域の一部を覆う
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
トランジスタのソース及びドレインを形成する拡散層間のチャネル領域上に配置された第１及び第２のゲート電極、及び、これらのゲート電極に対向する第１及び第２のチャネル部を備え、第１及び第２のチャネル部のそれぞれに閾値が書き込まれた不揮発性メモリから、１つの値を読み取る方法において、
隣接する前記不揮発性メモリの前記第２のゲート電極にそれぞれ相補電圧を加え、第１及び第２のチャネル部に書き込まれた閾値を判定する閾値判定段階と、
判定された第１及び第２のチャネル部の閾値の組み合わせを、ひとつの値として出力する段階と
を含ことを特徴とする不揮発性メモリセルの読み取り方法。
【請求項５】
請求項４に記載の不揮発性メモリセルの読み取り方法において、前記閾値判定段階は、第１のチャネル部が閾値に関わらず導通可能であるように第１のゲート電極に電圧を与えつつ、第２のゲート電極に与える電圧を段階的に変化させて、第２のチャネル部に記憶された閾値を判定する段階と、
第２のチャネル部が閾値に関わらず導通可能であるように第１のゲート電極に電圧を与えつつ、第１のゲート電極に与える電圧を段階的に変化させて、第１のチャネル部に記憶された閾値を判定する段階と
を含むことを特徴とする不揮発性メモリセルの読み取り方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に１メモリセルに対して多値の情報を入出力する不揮発性半導体装置に関する。
【０００２】
【従来の技術】
従来の不揮発性メモリセルの平面図を図１０に示す。図１１は図１０のＢ−Ｂ’断面図である。また、図１２は図１１を回路的に表したものである。
【０００３】
一般に、不揮発性メモリセルを用いて１メモリセルにつき１ビット以上の多値の情報を記憶させる場合、トランジスタのチャネル部の閾値を複数種類用意する。読み出す際には、メモリセルにどの閾値が与えられているかを検知し、検知結果を論理演算することにより、多値の出力情報を得ている。
【０００４】
図１３を参照して、１メモリセルに２ビットの情報を持たせる場合の読み出し動作の一例を説明する。メモリセルに２ビットの情報を持たせるために閾値を４種類用意し、その閾値をＶＴ０、ＶＴ１、ＶＴ２、ＶＴ３とする。一方、ゲート電圧の設定値をＶＷＤ１、ＶＷＤ２、ＶＷＤ３とする。ここで、ゲート電圧と閾値は次の式１のような大小関係を有するとする。
【０００５】
０  ＜  ＶＴ０  ＜  ＶＷＤ１  ＜  ＶＴ１  ＜  ＶＷＤ２  ＜  ＶＴ２  ＜  ＶＷＤ３  ＜  ＶＴ３  …  式１
また、センスアンプ回路はメモリセルに電流が流れた場合にＯＮ、流れなかった場合はＯＦＦと判定する回路を用いるとする。
【０００６】
いま、読み出すメモリセルの閾値がＶＴ１であるとする。まず第一読み出しでゲートの電圧をＶＷＤ１にする。メモリセルの閾値はＶＴ１であるため、この時点ではメモリセルは導通状態にはならず、判定はＯＦＦである。次に第二読み出しでゲート電圧をＶＷＤ２にする。ゲート電圧がメモリセルの閾値ＶＴ１より高レベルに達し、メモリセルは導通状態になるため、判定はＯＮとなる。第三読み出しでゲートの電圧をＶＷＤ３にする。この場合も判定はＯＮとなる。以上の第一読み出しから第三読み出しの判定結果を論理演算して出力データを決定する。図１５はメモリセルの閾値に対して判定値および出力情報を割り振った場合の一例である。図１５のように各メモリセルの閾値に対して出力情報（ＯＵＴ  ＤＡＴＡ）を割り振ることにより、１メモリセルに２ビットの情報を持たせている。
【０００７】
同様に、図１５及び図１６を参照して１メモリセルに４ビットの情報を持たせる場合の閾値と読み出し判定結果および出力情報の一例を考える。４ビットの出力情報を持たせる場合、メモリセルの閾値の個数は１６個、読み出し回数（ゲート切換回数）は１５回である。
【０００８】
【発明が解決しようとする課題】
一般化すると、多値数ｎの従来の不揮発性メモリセルの場合、必要な閾値数（ＮＴＶ）及びゲート電圧切換回数（ＧＮＷ）は次の式２及び３で表すことができる。
【０００９】
ＮＴＶ  ＝  ｎ２（個）  …  式２
ＧＮＷ  ＝  ＮＴＶ  −  １（回）  …  式３
つまり、１メモリセルに持たせる出力情報が２ビットから４ビットになると、閾値数は４個から１６個になると同時に、読み出し回数は３回から１５回になってしまう。このため、従来の不揮発性メモリセルでは、より多い出力情報を持たせることは現実的に不可能である。
【００１０】
また、図１０、１１、１２に図示したメモリセルでは、同一ワード線（ゲート）方向にＯＮビット（電流を流すことが可能なセル）が続いた場合、選択メモリセルがＯＦＦビット（電流を流さないセル）であっても隣接セル方向に電流（ＩＬ１）を流してしまう。この問題を解消するにはＯＦＦビットを読み出すためのプリチャージ技術が必要となる。その結果として、従来の不揮発性半導体装置にはプリチャージのための複雑な論理回路が必要となり、その分、装置を構成する素子数が大きくなっている。しかも、プリチャージを行ってもＩＬ１は完全には無くならない。このため、微少な電流を検知して判定するセンスアンプ回路にとって、正確な動作の妨げとなっている。
【００１１】
更に、図１０に図示したメモリセルは、先に記したようにイオン注入により閾値を設定しており、選択セルに対して隣接セルに対して隣接セルの情報（閾値）によりセンスアンプ回路が充電を行う拡散層（ＢＮ）の本数も異なり、過渡的な設計の難易度も増してしまっていた。
【００１２】
このような状況に鑑みて、本発明が解決しようとする課題は、不揮発性メモリセルから多値を読み取る動作において、必要な閾値の数を減らしてゲート電圧の切換回数を少なくすること、及び、プリチャージ技術を不要とすること、並びに、多値技術を用いる不揮発性半導体記憶装置の過渡的な設計の難易度を下げることである。
【００１３】
【課題を解決するための手段】
上述の課題を解決するため、本発明は次のような手段を提供する。
【００１４】
まず、１メモリセルに２ビット以上の情報を記憶する不揮発性半導体記憶装置において、トランジスタのソース及びドレインを形成する拡散層間のチャネル領域上に配置された第１及び第２のゲート電極と、第１及び第２のゲート電極の直下のチャネル領域であり、予め定められた複数の閾値の一を当該他のチャネル部と独立に記憶する第１及び第２のチャネル部と、第１及び第２のチャネル部に記憶された閾値の組み合わせをひとつの値として出力するセンスアンプとを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【００１５】
このような不揮発性半導体記憶装置によれば、１メモリセルに複数の情報を持たせる場合に必要となる閾値の個数）を従来より少なくすることができる。また、読み出す際に隣接メモリセルと電気的に遮断できるのでプリチャージ技術が不要になる。更に、隣接セル部への電流経路が常に遮断され、過渡的な設計が容易になる。
【００１６】
センスアンプの例としては、一のチャネル部がその記憶する閾値に関わらず導通可能な電圧を該ゲート電極に与えつつ、当該他のゲート電極の電圧を段階的に変化させて他のチャネル部が記憶する閾値を判定すると共に、第１及び第２のチャネル部の閾値の組み合わせをひとつの値として出力する。
【００１７】
ゲート電極とチャネル領域の位置関係は、例えば、第１のゲート電極は拡散層に対して直交して配置され、第２のゲート電極は拡散層に対して平行かつ拡散層の上に配置され、第２のゲート電極は拡散層より幅を有すると共に、拡散層及び拡散層間のチャネル領域の一部を覆うようになる。
【００１８】
次に、トランジスタのソース及びドレインを形成する拡散層間のチャネル領域上に配置された第１及び第２のゲート電極、及び、これらのゲート電極に対向する第１及び第２のチャネル部を備え、予め定められたビット数の多値を記憶する不揮発性メモリセルに値を書き込む方法において、記憶すべき一の値を予め定められた規則に従って第１及び第２のチャネル部のそれぞれに与えるべき２つの閾値の組に変換する第１の段階と、第１の段階で得た閾値を第１及び第２のチャネル部のそれぞれに与える段階とを含むことを特徴とする不揮発性メモリセルの書き込み方法を提供する。
【００１９】
更に、トランジスタのソース及びドレインを形成する拡散層間のチャネル領域上に配置された第１及び第２のゲート電極、及び、これらのゲート電極に対向する第１及び第２のチャネル部を備え、第１及び第２のチャネル部のそれぞれに閾値が書き込まれた不揮発性メモリから、１つの値を読み取る方法において、第１及び第２のチャネル部に書き込まれた閾値を判定する閾値判定段階と、判定された第１及び第２のチャネル部の閾値の組み合わせを、ひとつの値として出力する段階とを含むことを特徴とする不揮発性メモリセルの読み取り方法を提供する。
【００２０】
この不揮発性メモリセルの読み取り方法において、閾値判定段階の例としては、第１のチャネル部が閾値に関わらず導通可能であるように第１のゲート電極に電圧を与えつつ、第２のゲート電極に与える電圧を段階的に変化させて、第２のチャネル部に記憶された閾値を判定する段階と、第２のチャネル部が閾値に関わらず導通可能であるように第１のゲート電極に電圧を与えつつ、第１のゲート電極に与える電圧を段階的に変化させて、第１のチャネル部に記憶された閾値を判定する段階とを含む方法がある。
【００２１】
【発明の実施の形態】
本発明の一実施の形態であるメモリセルの構成について図面を参照して説明する。図１は本実施の形態のメモリセルの平面図である。ＢＮはトランジスタのソースおよびドレインとなる拡散層である。第一のゲート電極ＷＯＲＤ１はＢＮの垂直方向に複数のＢＮと交わるように形成されている。また、第二のゲート電極ＷＯＲＤ２Ｔ、ＷＯＲＤ２Ｂはメモリセルのソースとなる拡散層の直上に形成され、なおかつ、第二のゲート電極はＢＮ以上の幅をもちＢＮを覆う形になっている。
【００２２】
図２は図１のＡ−Ａ’断面図であり、その一部を拡大したものが図３である。更に、図１のメモリセルを回路図で図示したのが図４である。図３においてメモリセルのソースはＢＮ１であり、このＢＮ１の直上および第二のチャネル領域（ＣＨ２）にかけて第二のゲート電極ＷＯＲＤ２Ｔが形成されている。また、メモリセルのドレインにあたるＢＮ０の直上および第一のチャネル領域（ＣＨ１）にかけて第一のゲート電極ＷＯＲＤ１が形成されている。ここでＢＮ０とＢＮ１間にあるチャネル領域ＣＨ１、ＣＨ２はイオン注入等により個別にその閾値を与えることが可能である。
【００２３】
次に、本実施の形態のメモリセルの動作を、１メモリセルに２ビットの情報を持たせた場合について説明する。
【００２４】
今、図５のように、ＣＨ１の閾値をＶＴ０（０Ｖ＜ＶＴ０＜１／２ＶＣＣ）とし、ＣＨ２の閾値をＶＴ１（１／２ＶＣＣ＜ＶＴ１＜ＶＣＣ）とする。また、ここでセンスアンプ回路は読み出しを行う際にＢＮ０からＢＮ１に電流が流れればＯＮ、流れなければＯＦＦと判定するものとする。このような図５のメモリセルを読み出す際のＷＯＲＤ１及びＷＯＲＤ２の動作を図６に示す。尚、縦軸は電圧であり、横軸は時間である。
【００２５】
図６において、第一読み出し時間では、ＷＯＲＤ１をＶＣＣレベルにする。ＶＴ０、ＶＴ１はＶＣＣより低いレベルにある。このためＣＨ１の領域は導通可能状態にある。ここでＷＯＲＤ２Ｔのレベルを１／２ＶＣＣにする。いまＣＨ２の閾値はＶＴ１であるため、ＢＮ０からＢＮ１に向かって電流は流れない。よって、センスアンプの判別はＯＦＦとなる。
【００２６】
次の第二読み出しでは、ＷＯＲＤ１を１／２ＶＣＣのレベルに変化させると共に、ＷＯＲＤ２ＴをＶＣＣレベルに変化させる。第一読み出しと同様に、ＣＨ２の閾値はＶＣＣより低いためＣＨ２領域は導通可能状態にある。ここでＣＨ１の閾値はＶＴ０であり、１／２ＶＣＣより低いためＣＨ１領域も導通可能である。結果として、ＢＮ０からＢＮ１に向かって電流が流れ、判定はＯＮである。
【００２７】
ここでは例としてＷＯＲＤ２Ｔを用いて説明したが、ＷＯＲＤ２Ｂを用いた場合も同じ動作であり、読み出し動作期間中はＷＯＲＤ２Ｔ、ＷＯＲＤ２Ｂはどちらか一方にのみ電圧が加わるものとする。
【００２８】
図７はＣＨ１及びＣＨ２の閾値を組み合わせた時の読み出し結果である。図７に示したように、第一及び第二読み出しの判定結果の組み合わせに対して出力データ（ＯＵＴ  ＤＡＴＡ）を割り振ると１メモリセルで２ビットのデータを持たせることが可能となる。
【００２９】
次に、本実施の形態のメモリセルの動作を、１メモリセルに４ビットの情報を持たせた場合について説明する。
【００３０】
１メモリセルに持たせる情報を２ビットから４ビットにするため、ＣＨ１、ＣＨ２で設定される閾値の種類を４種類とし、読み出し動作数を６回としてある。ここで、ＣＨ１およびＣＨ２の設定されるべき閾値をＶＴ０、ＶＴ１、ＶＴ２、ＶＴ３とし、ＷＯＲＤ１、ＷＯＲＤ２Ｔ、ＷＯＲＤ２Ｂがとる電圧をＶＷＤ０、ＶＷＤ１、ＶＷＤ２、ＶＷＤ３とする。ここで、閾値とゲート電圧の大小関係は次の式４で表されるものとする。
【００３１】
０  ＜  ＶＴ０  ＜  ＶＷＤ０  ＜  ＶＴ１  ＜  ＶＷＤ１  ＜  ＶＴ２  ＜  ＶＷＤ２  ＜  ＶＴ３  ＜  ＶＷＤ３  …  式４
ここで、ＣＨ１の閾値をＶＴ１とし、ＣＨ２の閾値をＶＴ２とした場合を例に読み出し動作を図８を参照して説明する。尚、図８では、ＷＯＲＤ１のレベルを破線にて、ＷＯＲＤ２Ｔ（またはＷＯＲＤ２Ｂ）のレベルを実線にて表している。
【００３２】
まず、第一読み出しから第三読み出しの間、ＷＯＲＤ１のレベルをＶＷＤ３とする。ＶＷＤ３はＶＴ３より高いレベルにあるため、ＣＨ１部は第一読み出しから第三読み出し時まで導通可能状態にある。この状態でＷＯＲＤ２Ｔのレベルを段階的に変えていく。第一読み出し時にＷＯＲＤ２ＴをＶＷＤ０のレベルにする。今、ＣＨ２の閾値ＶＴ２  ＞  ＶＷＤ０であるため、メモリセルに電流は流れずＯＦＦである。第二読み出しでＷＯＲＤ２ＴのレベルをＶＷＤ１にする。ここでもメモリセルに電流は流れず判定はＯＦＦとなる。第三読み出しでＷＯＲＤ２ＴのレベルをＶＷＤ２にする。ＣＨ２の閾値ＶＴ２  ＜  ＶＷＤ２であるため、メモリセルに電流が流れ、判定はＯＮとなる。
【００３３】
次に、第四読み出し時から第六読み出しまでＷＯＲＤ２ＴのレベルをＶＷＤ３にする。ＣＨ２の閾値はＶＴ２であるため第四読み出しから第六読み出し時までＣＨ２領域は導通可能状態にある。第四読み出し時にＷＯＲＤ１のレベルをＶＷＤ２にする。ＣＨ１の閾値はＶＴ１であるため、メモリセルに電流が流れ判定はＯＮである。次に、第五読み出し時にＷＯＲＤ１のレベルをＶＷＤ１にする。ここでもＣＨ１の閾値よりゲート電圧の方が高いためメモリセルに電流が流れＯＮの判定となる。次に、第六読み出しでＷＯＲＤ１のレベルをＶＷＤ０にするとＣＨ１部はカットオフするためメモリセルに電流は流れない。そのため第六読み出しの判定はＯＦＦである。
【００３４】
このように、第一読み出しから第三読み出しの間では、ＷＯＲＤ１のレベルをＶＷＤ３に固定してＷＯＲＤ２Ｔのレベルを段階的に変更し、第四読み出しから第六読み出しの間では、逆に、ＷＯＲＤ２ＴのレベルをＶＷＤ３に固定してＷＯＲＤ１のレベルを段階的に変更する。以上の第一読み出し乃至第六読み出しの判定結果に対し、図９のように出力データを割り振ることにより、１メモリセルに４ビットのデータを持たせている。
【００３５】
以上のように、本実施の形態のメモリセルを用いた場合には、多値数ｎのメモリセルに設定する必要のある閾値の数ＮＴＶ及びゲート電圧切換回数ＧＮＷは次の式５及び式６により表される。
【００３６】
ＮＴＶ  ＝  ｎ（個）  …  式５
ＧＮＷ  ＝  （ＮＴＶ  −  １）  ×  ２（回）  …式６
【００３７】
【発明の効果】
このように本発明によれば、１メモリセルに複数の情報を持たせる場合の閾値の個数（種類）を従来より少なくすることができる。また、従来より少ないゲート電圧切換数で読み出せるので、高速に動作させることが可能である。結果として多値数が多いほど有利になる。
【００３８】
また、読み出す際に隣接メモリセルと電気的に遮断できる。このため、プリチャージ回路、ＧＮＤセレクタ等の回路素子を削除することが可能である。
【００３９】
更に、隣接セル部への電流経路が常に遮断されるので、隣接メモリセルを介して選択された拡散層以外の拡散層容量への充電電流もなくなる。このため常に安定に動作させる事が可能である。
【００４０】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、当業者の通常の知識の範囲内でその変更や改良が可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるメモリセル部の構成を説明する図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図２の点線部の拡大図である。
【図４】図１のメモリセル部の回路図である。
【図５】図３のメモリセル部に閾値が与えられた状態を説明する図である。
【図６】本発明のメモリセル部から２ビットの情報を読み出す際のＷＯＲＤ１及びＷＯＲＤ２の動作を説明する図である。
【図７】本発明のメモリセル部から２ビットの情報を読み出す際のＣＨ１及びＣＨ２の閾値の組み合わせと出力値の対応関係を説明する図である。
【図８】本発明のメモリセル部から４ビットの情報を読み出す際のＷＯＲＤ１及びＷＯＲＤ２の動作を説明する図である。
【図９】本発明のメモリセル部から４ビットの情報を読み出す際のＣＨ１及びＣＨ２の閾値の組み合わせと出力値の対応関係を説明する図である。
【図１０】従来のメモリセル部を説明する図である。
【図１１】図１０のＢ−Ｂ’断面図である。
【図１２】図１０のメモリセル部の回路図である。
【図１３】従来のメモリセル部から２ビットの情報を読み出す動作を説明する図である。
【図１４】従来のメモリセル部から２ビットの情報を読み出す際の読み出し結果と出力値の対応関係を説明する図である。
【図１５】従来のメモリセル部から４ビットの情報を読み出す動作を説明する図である。
【図１６】従来のメモリセル部から４ビットの情報を読み出す際の読み出し結果と出力値の対応関係を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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