(57)【特許請求の範囲】
【請求項１】
段差のある半導体基体上に、露光光に対して透明な膜を形成する工程と、
形成された前記露光光に対して透明な膜の表面を平坦化する工程と、
平坦化された前記露光光に対して透明な膜上に、前記露光光に対し光吸収性を持ち、膜厚が７０ｎｍ以下の有機膜からなる第１の反射防止膜を形成する工程と、
前記第１の反射防止膜上にレジスト膜を形成する工程と、
前記レジスト膜上に第２の反射防止膜を形成する工程と、
前記レジスト膜に露光する工程と、
露光された前記レジスト膜を現像し、前記レジスト膜が除去された領域の前記露光光に対して透明な膜を除去する工程と
を有することを特徴とする半導体素子の製造方法。
【請求項２】
前記第１の反射防止膜の消衰係数は、０．５以上であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記第２の反射防止膜の消衰係数は、０．５以上であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記第１の反射防止膜の膜厚は、０．１μｍよりも小さいことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記第１の反射防止膜の膜厚は、０．０５μｍ以下であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記第１の反射防止膜及び第２の反射防止膜は、有機膜であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項７】
前記第２の反射防止膜は、干渉型の反射防止膜であることを特徴とする請求項１記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高集積半導体装置や薄膜集積回路又は、液晶等のディスプレイ装置の製造において、選択エッチングの保護膜として用いる微細ホトレジストパタンの形成に関するものである。
【０００２】
【従来の技術】
ホトレジストパタン形成法として、図１（ａ）に示すような、半導体基板上に単層のホトレジスト層を塗布形成し、その後、露光現像工程を経る単層レジスト法が一般に用いられている。この際、吸光剤をレジストに含有させることにより、ハレーション防止や寸法精度向上を行っている。しかし、吸光剤含有レジストは、吸光剤を含まないレジスト（透明レジスト）に比べて解像度が悪く、パタン形成の際の必要露光量も多い。
【０００３】
このため、レジスト膜の下（または上）に塗布で形成する有機反射防止膜を設けてハレーション防止および寸法精度向上を図っている。
【０００４】
レジスト膜の上に設ける塗布で形成する有機反射防止膜（以下、上置き反射防止膜）は、図１（ｂ）に示す構造で適用される。上置き反射防止膜の屈折率と膜厚を最適化すれば、レジスト／上置き反射防止膜界面の反射光と、上置き反射防止膜／大気界面の反射光とがお互いに逆位相となり、反射光を低減することが可能となる。これにより、レジスト膜内の干渉が低減され、寸法精度の向上に寄与できる。しかし、下地からの反射は抑制できないため、ハレーションを防止することは不可能である。
【０００５】
レジスト膜の下に設ける反射防止膜（以下、下置き反射防止膜）は、図１（ｃ）に示す構造で適用される。下置き反射防止膜に露光光を吸光する性能を持たせて下地からの反射を防止し、ハレーション防止および寸法精度向上を図っている。しかし、現状の市販製品の消衰係数ｋの値は低いため、充分な吸光性能を得るためには、約０．１μｍ以上の膜厚が必要である。
【０００６】
また、下地の段差がある場合、段差部をカバーするためにも、下置き反射防止膜の膜厚はある程度以上必要であった。しかし、近年、ＣＭＰ技術に代表されるような下地平坦化技術が進み、リソグラフィにおいては、平坦基板上でのパタン形成が可能となった。従って、下置き反射防止膜も、下地段差を考慮することなく膜厚を設定することが可能となった。
【０００７】
一方、レジストパタンの微細化に伴い、レジスト膜厚の薄膜化も必要となっている。例えば、０．１５μｍのパタンを形成する場合は、レジスト膜厚は解像寸法の約三倍の厚さである０．４５μｍ以下にしなければならない。これは、膜厚を厚くすると、レジストパタンが現像時に倒れる現象が発生しやすいためである。上記のように、パタンの微細化のためには、レジストの薄膜化が必要であるが、その下の下置き反射防止膜が厚い場合、以下の問題が発生する。通常、下置き反射防止膜は有機膜である。又、レジストも有機膜である。従って、レジストパタンをマスクに下置き反射防止膜をドライエッチングすると、両者のエッチング選択比が小さいため、レジストの残存膜厚が小さくなり、基板のドライエッチングに必要なレジスト膜厚が不足してしまう。
【０００８】
【発明が解決しようとする課題】
パタンの微細化に伴い、ホトレジスト膜厚の薄膜化が必須となっている。それに伴い、下置き反射防止膜の薄膜化が必要となっている。
【０００９】
下置き反射防止膜は、その使い方で、干渉型と吸収型に分かれる。干渉型は、その膜厚と屈折率を最適化することにより、無反射条件を作り出して反射を防止する。干渉型で気を付けなければならないのは、下地によって要求される特性が異なることである。例えば、下地が反射面の場合は、屈折率と膜厚の調整により、効率よい反射防止が可能であるが、  下地が露光光に対して透明である場合、その膜厚バラツキを反映した散乱光が戻ってくるため、ウェハ面内全体を無反射にすることは不可能である。このため、下置き反射防止膜は、吸収型の方が有利である。
【００１０】
吸収型の反射防止膜は、露光光を吸収する機能を持たせることにより、下地への露光光の透過を防ぎ、また、レジストへの反射光も小さくすることが出来る。露光時の下置き反射防止膜とレジスト界面での反射光の強度は、下置き反射防止膜の膜厚に依存して周期的に変化する（図２）。従来は、  図２に示したような、下置き反射防止膜の消衰係数ｋが０．４付近のものが用いられてきた。その時の下置き反射防止膜の膜厚は、２番目の極小値にあたる、１００ｎｍ前後が適当である。微細なパタンを形成する場合、パタン幅に対するレジスト膜厚比、すなわちアスペクト比は大きくなり、下置き反射防止膜の加工が非常に困難になる。前述の下置き反射防止膜厚では、レジストの薄膜化に直面したときに、厚すぎる値である。
【００１１】
膜厚を薄くするためには、膜厚が４０ｎｍ以下となる１番目の極小値で使用することが考えられるが、この場合は、消衰係数が小さいと干渉型と同様の特性となり、下地基板の変動の影響を受けてしまうため、反射防止が困難である。２番目の極小値を用いる場合の消衰係数ｋと反射率および必要膜厚の関係を図３（ｂ）に示す、反射率が最小になるｋ値は０．４であり、その時の必要膜厚は約１００ｎｍとなる。これに対し、１番目の極小値を用いる場合について、同様に図３（ａ）に示す。反射率が最小となるｋ値は０．８であり、その時の必要膜厚は約４０ｎｍと薄膜化が可能である。さらにｋ値を大きくすると、より薄膜化が可能となるが、反射率は大きくなってしまう。しかし、この場合は反射防止膜とレジスト界面での反射率が支配的となり、下地基板の反射率の変動影響は受けない。つまり、下置き反射防止膜のみで適用する場合には、レジスト膜内に戻ってくる反射光が大きいため、定在波が顕著となる。レジスト膜内での干渉を減らすためには、上置き反射防止膜を併用するのが有効である。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）段差のある半導体基体上に、露光光に対して透明な膜を形成する工程と、形成された前記露光光に対して透明な膜の表面を平坦化する工程と、平坦化された前記露光光に対して透明な膜上に、前記露光光に対し光吸収性を持ち、膜厚が７０ｎｍ以下の有機膜からなる第１の反射防止膜を形成する工程と、前記第１の反射防止膜上にレジスト膜を形成する工程と、前記レジスト膜上に第２の反射防止膜を形成する工程と、前記レジスト膜に露光する工程と、露光された前記レジスト膜を現像し、前記レジスト膜が除去された領域の前記露光光に対して透明な膜を除去する工程とを有する半導体素子の製造方法である。
（２）前述する（１）記載の半導体素子の製造方法において、前記第１の反射防止膜の消衰係数は、０．５以上である。
（３）前述する（１）記載の半導体素子の製造方法において、前記第２の反射防止膜の消衰係数は、０．５以上である。
（４）前述する（１）記載の半導体素子の製造方法において、前記第１の反射防止膜の膜厚は、０．１μｍよりも小さい。
（５）前述する（１）記載の半導体素子の製造方法において、前記第１の反射防止膜の膜厚は、０．０５μｍ以下である。
（６）前述する（１）記載の半導体素子の製造方法において、前記第１の反射防止膜及び第２の反射防止膜は、有機膜である。
（７）前述する（１）記載の半導体素子の製造方法において、前記第２の反射防止膜は、干渉型の反射防止膜である。
前述した手段によれば、図１（ｄ）の構造、即ち、下置き反射防止膜と上置き反射防止膜を併用すれば、基板からの反射も大気界面からの反射も防止でき、レジスト膜内干渉も低減できる。
【００１３】
この際、上置き反射防止膜による反射防止の効率を上げるには、下置き反射防止膜の消衰係数ｋをさらに上げるのも有効である。上置き反射防止膜は、反射光の位相および強度が理想値とずれると、その効果が減少してしまう。下置き反射防止膜の消衰係数ｋを上げると、レジストの屈折率との相違が大きくなるために、下置き反射防止膜とレジストの界面での反射が大きくなって、実効的には「反射膜」となる。この反射光はウェハ内のどの位置でも位相も強度も揃うことになる。よって、上置き反射防止膜で効率よく反射防止が可能となる。
【００１４】
他に、上置き反射防止膜の反射防止効率を上げる方法としては、上置き反射防止膜に吸光性能を持たせれば良い。強度のばらついた反射光を吸収して、ある程度強度を揃えることにより、効率が向上する。
【００１５】
このように、下置き反射防止膜の吸光性能を向上することにより、薄膜化を可能とする。しかし、下置き反射防止膜の吸光性能を向上すると、反射防止膜表面の反射率が大きくなり、レジスト膜内の干渉が大きくなるため、上置き反射防止膜を併用する。
【００１６】
【発明の実施の形態】
（実施例１）
以下に、本発明の第１の実施例を図４を参照しながら説明する。
【００１７】
まず、段差を有するシリコン基板１０上にＳｉＯ２膜を被着した基板を用意した（図４（ａ））。なお、  ＳｉＯ２膜は、露光光であるＫｒＦエキシマ光（波長２４８ｎｍ）に対し透明である。次に、ＣＭＰ処理により、図４（ｂ）に示すような基板表面を平坦にする。この時、パタン形成に関係する部分の基板表面の急峻な段差は≦５０ｎｍであった。次に、膜厚約３０ｎｍの下置き反射防止膜１を塗布する。この下置き反射防止膜１の消衰係数ｋは０．８であり、ＫｒＦエキシマ光を約９３％吸光する膜である。次に、上記反射防止膜１上に、ホトレジスト３を約３５０ｎｍの膜厚で塗布する。次に、膜厚約６５ｎｍの上置き反射防止膜２を塗布する（図４（ｃ））。この上置き反射防止膜は、水溶性であり、その屈折率（実部）は１．５１である。この膜厚および屈折率は、反射防止となる条件である。
【００１８】
次にクロムパタン４を有するホトマスク５を用いて、ホトレジスト３に露光光を照射した（図４（ｄ））。ここでは、露光光として、ＫｒＦエキシマ光を用いた。次に、現像処理を施し、ホトレジストパタン３ａを形成した（図４（ｅ））。
【００１９】
次に、ホトレジストパタン３ａをマスクに、下置き反射防止膜１をエッチングによって加工し、下置き反射防止膜パタン１ａを形成した。この際、ホトレジストに対する反射防止膜のエッチング選択比はほぼ１であり、下置き反射防止膜１の膜厚が３０ｎｍと薄いため、  反射防止膜エッチング後のホトレジストの残存膜厚は約３００ｎｍとなり、以後の、  ＳｉＯ２膜１２の加工のマスクとして十分な膜厚が得られた。また、反射防止膜加工における寸法シフトはほとんど見られなかった。
【００２０】
さらに、ホトレジストパタン３ａおよび下置き反射防止膜パタン１ａをマスクに、  ＳｉＯ２膜１２をエッチングして、  ＳｉＯ２膜パタン１２ａを形成した（図４（ｆ））。この方法を用いれば、レジストパタン露光時に、下地に露光光がほとんど透過することはない。下置き反射防止膜表面からの反射光は、上置き反射防止膜によって、ある程度抑制することが出来た。よって、良好なパタンを形成でき、寸法精度は従来法で±４０ｎｍだったのが、本方法では±２５ｎｍと向上した。
【００２１】
この方法において、下置き反射防止膜の消衰係数ｋは０．８に限らず、０．５〜１．０の範囲において同様の効果を確認した。また、下置き反射防止膜の膜厚も３０ｎｍに限らず、≦７０ｎｍであれば同様の効果が得られる。
【００２２】
（実施例２）
以下に、本発明の第２の実施例を図５を参照しながら説明する。
【００２３】
まず、段差を有するシリコン基板１０上にＳｉＯ２膜を被着した基板を用意した（図５（ａ））。なお、  ＳｉＯ２膜は、露光光であるＫｒＦエキシマ光（波長２４８ｎｍ）に対し透明である。次に、ＣＭＰ処理により、図５（ｂ）に示すような基板表面を平坦にする。この時、パタン形成に関係する部分の基板表面の急峻な段差は≦３０ｎｍであった。次に、膜厚約２０ｎｍの下置き反射膜８を塗布する。この下置き反射膜８の消衰係数ｋは２．０であり、ＫｒＦエキシマ光を約半分吸収し、約半分は反射する膜である。実施例１に比べ、その膜厚が変動しても、反射率の変動が少ないのが特徴である。次に、上記反射膜８上に、ホトレジスト３を塗布する。次に、膜厚約６５ｎｍの上置き反射防止膜２を塗布する（図５（ｃ））。この上置き反射防止膜は、水溶性であり、その屈折率（実部）は１．５１である。この膜厚および屈折率は、反射防止となる条件である。
【００２４】
次にクロムパタン４を有するホトマスク５を用いて、ホトレジスト３に露光光を照射した（図５（ｄ））。ここでは、露光光として、ＫｒＦエキシマ光を用いた。次に、現像処理を施し、ホトレジストパタン３ａを形成した（図５（ｅ））。
【００２５】
次に、ホトレジストパタン３ａをマスクに、下置き反射膜８をエッチングによって加工し、下置き反射膜パタン８ａを形成した。この際、下置き反射膜８の膜厚が２０ｎｍと薄いため、寸法シフトはほとんど見られない。
【００２６】
さらに、ホトレジストパタン３ａおよび下置き反射膜パタン８ａをマスクに、ＳｉＯ２膜１２をエッチングして、  ＳｉＯ２膜パタン１２ａを形成した（図５（ｆ））。
【００２７】
この方法を用いると、レジストパタン露光時に、下地に露光光が透過することはなく、ウェハ全面においてほぼ均一な反射が起こる。均一な反射光は、上置き反射防止膜で効率良く干渉を抑えることが可能である。
【００２８】
（実施例３）
次に、本発明の第３の実施例を説明する。実施例２と同じ下置き反射防止膜を用い、上置き反射防止膜は併用しないでパタンを形成した。この際、下置き反射防止膜の消衰係数ｋは１．０以上とした。この結果、形成したレジストパタンの寸法バラツキは実施例に比べ大きくなった。しかし、従来法の消衰係数ｋの小さな下置き反射防止膜を４０ｎｍで用いた場合に比べ、良好なパタンが形成できた。
【００２９】
（実施例４）
次に、本発明の第４の実施例を説明する。上記リソグラフィを用いて、半導体素子を製作した結果、寸法精度が良好で、特性ばらつきの小さな良好な素子が形成できた。また、この結果は、設計ルール０．１６μｍ以下の素子の製作で特に効果が大きかった。
【００３０】
【発明の効果】
本発明により、第１反射防止膜である下置き反射防止膜が強い吸光性能を持つために、露光光が下地にほとんど透過せず、反射光が発生しにくい。このため、ハレーションが起こらない。また、第２の反射防止膜である上置き反射防止膜が、干渉により定在波の振幅を小さくする。このため、寸法精度が向上する。
【００３１】
第１反射防止膜である下置き反射防止膜は、ホトレジストに比べて充分に薄い膜厚で適用することができるため、ホトレジストパタンの膜厚ロスが少ない。このため、従来よりもレジストの薄膜化も可能となる。
【図面の簡単な説明】
【図１】（ａ）は、単層レジスト法を用いた場合の断面摸式図、（ｂ）は、下置き反射防止膜を用いた場合の断面摸式図、（ｃ）は上置き反射防止膜を用いた場合の断面摸式図、（ｄ）は本発明のパタン形成方法を用いた場合の断面摸式図。
【図２】レジスト／下置き反射防止膜界面における反射率の、下置き反射防止膜膜厚依存性を示す図。
【図３】レジスト／下置き反射防止膜界面における反射率の、下置き反射防止膜の消衰係数ｋ依存性を示す図。
【図４】本発明のパタン形成方法を用いてレジストパタンを形成した半導体装置の断面摸式図。
【図５】本発明のパタン形成方法を用いてレジストパタンを形成した半導体装置の断面摸式図。
【符号の説明】
１．．．下置き反射防止膜、１ａ．．．下置き反射防止膜パタン、２．．．上置き反射防止膜、３．．．ホトレジスト、３ａ．．．ホトレジストパタン、４．．．クロムパタン、５．．．ホトマスク、６．．．露光光、７．．．反射光、  ８．．．下置き反射膜、８ａ．．．下置き反射膜パタン、１０．．．シリコン基板、１１．．．透明膜、１２．．．  ＳｉＯ２膜、１２ａ．．．  ＳｉＯ２膜パタン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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