(57)【特許請求の範囲】
【請求項１】
第１及び第２のＬＣ共振回路を介して、電磁結合にてデータの送信を行なうように構成された無接点型メモリカードにおいて、複数ビットで形成されるシリアルデータの内容に応じてシングルショット信号より成る送信信号を形成する第１及び第２のデータ送信信号形成回路と、前記送信信号に応答して前記第１及び第２のＬＣ共振回路を各々駆動する第１及び第２の送信駆動回路とを、前記第１及び第２のＬＣ共振回路のそれぞれに対応して設け、前記シリアルデータに対応して送信される前記第１及び第２のデータ送信信号形成回路からの送信信号は、前記第１のデータ送信信号形成回路からの送信信号より前記第２のデータ送信信号形成回路からの送信信号を、前記ビット毎に遅れた位相で出力されるよう構成することにより、前記各送信駆動回路の駆動タイミングを各々のビット内において互いにずらして成ると共に、前記第１のＬＣ共振回路からの送信信号と前記第２のＬＣ共振回路からの送信信号とを並列に送信することを特徴とする無接点型メモリカードの通信回路。
【請求項２】
第１及び第２のＬＣ共振回路を介して、電磁結合にてデータの送信を行なうように構成された無接点型メモリカードにおいて、送信データの内容に応じてシングルショット信号より成る送信信号を形成するデータ送信信号形成回路と、前記送信信号に応答して前記ＬＣ共振回路を駆動する送信駆動回路と、前記ＬＣ共振回路に対して並列に接続されて成る共振制動回路と、前記送信信号の出力されるタイミングに対して所定の位相関係にある制動信号を形成する制動信号形成回路とを、前記第１、第２のＬＣ共振回路のそれぞれに対応して設け、前記各データ送信信号形成回路は、互いに異なるタイミングで前記送信信号を形成することにより、前記各送信駆動回路の駆動タイミングを互いにずらして成るとともに、前記各制動信号形成回路は、少なくとも他方の側のＬＣ共振回路が駆動されているタイミングでは自己の側のＬＣ共振回路に制動信号を出力し、該制動信号によって前記共振制動回路を構成するスイッチング素子を制御することにより、前記ＬＣ共振回路の振動減衰を促進するように構成したことを特徴とする無接点型メモリカードの通信回路。
【請求項３】
前記共振制動回路が、スイッチング素子として設けられたＦＥＴと抵抗との直列回路より成ることを特徴とする請求項２記載の無接点型メモリカードの通信回路。
【請求項４】
前記第１及び第２のＬＣ共振回路が並列共振回路であり、送信信号のパルス幅がビット時間幅の１／８以下で、かつ共振制動信号のパルス幅が、ビット時間幅の１／４〜５／８の範囲にあることを特徴とする請求項２記載の無接点型メモリカードの通信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＣ共振回路を介して、電磁結合（あるいは電磁誘導とも称する）にてデータの送信／受信を行なうように構成された無接点型メモリカードの通信回路に関する。
【０００２】
【従来の技術】
近年においては、サイズが小さく、しかも高信頼性の記憶媒体として、いわゆる無接点型メモリカードの実用化が進んでおり、応用範囲の拡大とともに、そのメモリ容量も、一段と高容量化していく傾向にある。
【０００３】
メモリ容量の高容量化に伴って、そのデータの伝送スピードも当然ながら高速化を求められているが、ＬＣ共振回路を介して、電磁結合にてデータの伝送を行なうという条件下で、データの伝送速度を上げていくことは、一般的には非常に困難である。ここで伝送速度を実質的に上げる方法としては、第１に単純に１ビット当たりの伝送所要時間を小さくすること、第２に複数個のＬＣ共振回路を設け、並列的にデータの伝送を行なうこと、第３には多相変調方式を採用して複数ビット・データを同時に伝送すること、などが考えられるが、最後の第３の方法は、多相ＰＳＫや多相ＦＳＫのために複雑な構成の変・復調回路が必要となり、特にリーダ／ライタの小型化や低価格化が求められる傾向の強い無接点メモリカード・システムの分野においては、採用は困難である。
【０００４】
図６は、従来の無接点型メモリカード・システムの通信回路を示す回路図であり、図７は、その要部の波形図である。
【０００５】
リーダ／ライタ通信回路１のプリントコイル型アンテナ２と、無接点型メモリカード１０のＬＣ並列型の共振回路１１を構成するプリントコイル型アンテナ１２とは、アクセス時には互いに対向して、いわゆる電磁結合により、相互にデータの授受を行なうように構成されている。すなわちリーダ／ライタ側、カード側双方のアンテナ２および１２は、いずれも送・受信兼用となっている。
【０００６】
ここで図７に示されるビット時間幅（１ビットの時間長さ）ｔb の調歩同期式シリアル送信データＢＤが、カード側よりリーダ／ライタ側に送信されるものとすると、前記送信データＢＤのビット・データが“０”のときに対応してシングルショット信号より成る送信信号ＴＸが形成され、送信駆動トランジスタ１３を駆動する。すなわち共振回路１１は、前記送信データＢＤが“０”となるごとに、シングルショット駆動され、この結果、リーダ／ライタ通信回路１のアンテナ２にも、電磁誘導による起電力が発生する。この場合、駆動はシングルショット駆動であるが、共振回路１１の共振現象により、アンテナ１２の電流波形は自由減衰波形を示し、リーダ／ライタ通信回路１のアンテナ２に発生する誘導波形も、概略的にはそれに相似形の自由減衰波形となる。アンテナ２に発生する前記誘導波形は、受信復調回路３に入力されて受信復調されるが、まずコンデンサＣ１および抵抗Ｒ１、Ｒ２によって、直流カットおよびバイアスされてから、ウインド・コンパレータへの入力信号（すなわち受信復調対象信号）ＷＰとなる。従って入力信号ＷＰの波形は、アンテナ１２および２に現れる波形（図示省略）と概略的には相似形であるが、ここで抵抗Ｒ３、Ｒ４、Ｒ５によって規定されるウインド幅Ｗに対して、前記入力信号ＷＰが外に飛び出していると、ウインドコンパレータの出力である受信復調信号ＲＤは、“０”レベルとなるように構成されている。また該受信復調信号ＲＤは、そのスタート・ビットの検出点ＴR0を位相上の相対的基準点とする所定のサンプリング区間ｔc 内に、一瞬でも“０”レベルに下がっていれば、リーダ／ライタ内の受信データ処理回路にて、その区間の受信ビット・データを“０”として扱かわれるように構成されている。
【０００７】
一方、リーダ／ライタ側よりカード側に対して、ビット時間幅ｔb の調歩同期式シリアル送信データＴＤが送信される場合には、該送信データＴＤのビット・データが“０”であるときに、所定の周波数の送信キャリア信号ＴＣが送信変調回路４を介して、送信駆動回路５に入力される。すなわち送信変調回路４は、送信データＴＤによって送信キャリア信号ＴＣをいわゆる反転ＡＳＫ変調（送信データが“０”のときにキャリア信号を出力するように変調）するもので、送信データＴＤが“０”である間は、送信駆動回路５のコンデンサＣ２とアンテナ２によって構成される直列共振回路が駆動され、さらにこれに誘導されて、カード側の共振回路１１にも共振波形ＲＳが現れる。この共振波形ＲＳは、検波回路１４に入力されて検波されるために、基本的には、前記送信キャリア信号ＴＣによってアンテナ２が駆動されているときには、検波回路１４から出力される受信データＲＸも“０”となる。また該受信データＲＸは、そのスタート・ビットの検出点ＴS0を位相上の相対的基準点とする所定のサンプリング・タイミングＴSPごとに、シリアル受信データとして１ビットずつ、取り込まれるように構成されている。
【０００８】
以上のように、図６、図７に示される従来の無接点型メモリカード・システムにおいては、カード側における受信は、ＬＣ共振回路を介して行なうように構成されているが、これはリーダ／ライタ側からの送信信号に対して、最大限の振幅にて受信応答できるために、カード側の受信回路の構成を簡素化する上で有効であり、さらにはＬＣ共振回路の共振周波数以外の周波数帯のノイズも入り込みにくくなるために、システムの外部からのノイズによる通信エラーが発生しにくいという利点がある。またカード側からの送信時には、シングルショット信号より成る送信信号によって、前記共振回路を送信駆動するように構成されているが、これはカード側からの送信に要する電力を最少限に抑えるのに有効である。しかし共振回路に特有の自由減衰のために、いずれの場合についても、通信上の共振信号が尾を引くという現象が介在し、通信上の信頼性や通信速度の向上に対する障害となっている。
【０００９】
【発明が解決しようとする課題】
まずシングルショット信号より成る送信信号にて送信駆動する場合には、共振回路における自由減衰のために、シリアル送信データＢＤのビット時間幅ｔb 内では、充分に振幅が小さくならず、その結果、リーダ／ライタ側で受信エラーを引き起こす危険が高かった。すなわち図７に示されるように、時間ＴS にてビット・データが“０”であって送信信号が出力され、時間ＴE にて次のビット・データが“１”となって送信信号が出力されない場合を想定すると、時間ＴE に対応するサンプリング区間ｔc に至った時点での振幅が、共振回路における自由減衰によって尾を引いていて（以下、残響現象と称する）、まだウインド幅Ｗを越えていると、そこで通信エラーが発生してしまうことになる。
【００１０】
一方、所定の周波数のキャリア信号を受信して検波する場合についても、本来はキャリア信号が無くなっているはずのビット周期に入っても、共振回路における自由減衰のために、先行する信号が尾を引いていて（この場合についても同様に、以下、残響現象と称する）、充分に振幅が小さく収まっていないと、同様な通信エラーが発生する。すなわち図７に示されるように、元の送信データＴＤが、ビット・データ“０”から“１”へと変化したときに対応するサンプリング・タイミングＴSPにて、まだ残響現象が大きく残っているほど、受信データ判定上の時間幅マージンｔm が小さくなり、さらには該マージンｔm が無くなった時点で通信エラーが発生することになる。
【００１１】
以上のように、従来技術による無接点型メモリカードの通信回路においては、送・受信のいずれの場合についても、ＬＣ共振回路における残響現象の介在のために、通信の信頼性が損なわれており、逆に通信の信頼性を上げるためには、通信速度を下げてビット周期を長く確保し、残響現象が充分に収まった時点で次のビットの通信区間に入るという手法で対応せざるを得なかったのが実状である。なお単純に送信側の駆動力を上げて、通信波形の振幅を大きくしたとしても、残響現象における振幅までもが大きくなってしまうために、結局、通信信頼性上のマージンや通信速度の向上には結びつかないことは明らかである。
【００１２】
また複数個のＬＣ共振回路を設け、並列的にデータの伝送を行なうことにより実質的に通信速度を上げるという手法については、送信時における前記複数個のＬＣ共振回路の駆動のために、カード側の瞬間電力が不足する危険性がある。
【００１３】
本発明の目的は、ＬＣ共振回路を介して電磁結合にてデータの送信を行なうように構成された無接点型メモリカードにおいて、上記従来技術の欠点を解消し、通信上の信頼性を損なうことなく、通信速度を上げることのできる通信回路を実現することにある。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明のうち、請求項１に記載の発明は、第１及び第２のＬＣ共振回路を介して、電磁結合にてデータの送信を行なうように構成された無接点型メモリカードにおいて、複数ビットで形成されるシリアルデータの内容に応じてシングルショット信号より成る送信信号を形成する第１及び第２のデータ送信信号形成回路と、前記送信信号に応答して前記第１及び第２のＬＣ共振回路を各々駆動する第１及び第２の送信駆動回路とを、前記第１及び第２のＬＣ共振回路のそれぞれに対応して設け、前記シリアルデータに対応して送信される前記第１及び第２のデータ送信信号形成回路からの送信信号は、前記第１のデータ送信信号形成回路からの送信信号より前記第２のデータ送信信号形成回路からの送信信号を、前記ビット毎に遅れた位相で出力されるよう構成することにより、前記各送信駆動回路の駆動タイミングを各々のビット内において互いにずらして成ると共に、前記第１のＬＣ共振回路からの送信信号と前記第２のＬＣ共振回路からの送信信号とを並列に送信することを特徴とする。
【００１６】
また請求項２に記載の発明は、第１、および第２のＬＣ共振回路を介して、電磁結合にてデータの送信を行なうように構成された無接点型メモリカードにおいて、送信データの内容に応じてシングルショット信号より成る送信信号を形成するデータ送信信号形成回路と、前記送信信号に応答して前記ＬＣ共振回路を駆動する送信駆動回路と、前記ＬＣ共振回路に対して並列に接続されて成る共振制動回路と、前記送信信号の出力されるタイミングに対して所定の位相関係にある制動信号を形成する制動信号形成回路とを、前記第１、第２のＬＣ共振回路のそれぞれに対応して設け、前記各データ送信信号形成回路は、互いに異なるタイミングで前記送信信号を形成することにより、前記各送信駆動回路の駆動タイミングを互いにずらして成るとともに、前記各制動信号形成回路は、少なくとも他方の側のＬＣ共振回路が駆動されているタイミングでは制動信号を出力し、該制動信号によって前記共振制動回路を構成するスイッチング素子を制御することにより、前記ＬＣ共振回路の振動減衰を促進するように構成したことを特徴とする。
【００１８】
【発明の実施の形態】
図１〜図５は、本発明の実施の形態による無接点型メモリカード・システムを示しており、図１は、その電磁結合による通信回路を示す回路図である。また図２および図３は、リーダ／ライタおよび無接点型メモリカードのそれぞれの概略構成を示すブロック図で、図４および図５は、電磁結合による通信波形を示す波形図である。なお図２に示されるリーダ／ライタ２０は、一般にマイクロコンピュータ・システム内に組み込まれて使用され、本実施例でも、マイクロコンピュータ（以下マイコン）１９との間で、１バイト単位で受信データや送信データの受渡しを行なうように構成されている。
【００１９】
リーダ／ライタ２０において、発振回路２１の出力は、分周回路２２にて電源供給用キャリア周波数まで分周された後、プッシュプル型の電源供給用駆動回路２３に入力されて、電源供給用プリントコイル型アンテナ２４を直列共振駆動するように構成されている。一方、図３に示されるように、アクセス時に前記アンテナ２４に対向するように構成されたカード側の電源受取り用のプリントコイル型アンテナ７０は、整流回路７１およびクロック信号形成回路７３に接続されており、さらに整流回路７１による整流電源は、定電圧回路７２にてレギュレートされ、ＶSS系電源としてカード内の回路の各部に渡って供給される。またクロック信号形成回路７３にて前記電源供給用キャリア周波数の信号に復元されて成るクロック信号ＣＬＫも、同様にカード内の各部に供給されている。
【００２０】
図１に示されるように、本実施の形態の無接点型メモリカード・システムの通信回路は、２組のデータ送・受信用の電磁結合インターフェースを有しており、リーダ／ライタ通信回路４０においては、プリントコイル型の第１通信用アンテナ４１、第２通信用アンテナ４２が設けられている。なおリーダ／ライタ通信回路４０において、第１、第２の各受信復調回路４３、４４の基本的な構成および動作は、前述の図７の受信復調回路３の場合と同様であり、さらに第１、第２の送信変調回路４５、４６および第１、第２の送信駆動回路４７、４８についても、その基本的な構成や動作は、前述の図７の送信復調回路４および送信駆動回路５の場合と、それぞれ同様である。
【００２１】
一方、無接点型メモリカード通信回路５０内に設けられた第１、第２のＬＣ並列型の共振回路５１、５２は、プリントコイル型の通信用アンテナとコンデンサとから成り、それぞれの通信用アンテナは、アクセス実行時には前記リーダ／ライタ側の第１、第２の通信用アンテナ４１、４２に対向するように構成されている。また前記共振回路５１、５２は、それぞれ第１、第２の送信駆動トランジスタ５３、５４および第１、第２の検波回路５５、５６に接続されている。ここで上記の各共振回路５１、５２、各送信駆動トランジスタ５３、５４、および各検波回路５５、５６の構成や動作は、基本的には前述の図７における共振回路１１、送信駆動トランジスタ１３、および検波回路１４とそれぞれ同様であるが、本発明の実施例を示す図１においては、第１、第２の各共振回路５１、５２に対して、それぞれ第１、第２の共振制動回路５７、５８が接続されている。第１共振制動回路５７は、実質的にはスイッチング素子として設けられた電界効果型トランジスタ（ＦＥＴ）５９と抵抗６０によって構成されており、これらは第１共振回路に対して、並列に接続されており、第２共振回路５２と第２共振制動回路５８との関係についても、全く同様である。
【００２２】
ここでカード側からリーダ／ライタ側へのデータの送信について説明する。本実施の形態のカードには、図３に示されるように、ＥＥＰーＲＯＭより成る不揮発性メモリ７４が内蔵されており、例えばメイン制御回路７５からの制御信号等に応じて不揮発性メモリ７４より読み出される１バイトのデータは、データバス７６を介して、その上位４ビット、下位４ビットが、それぞれパラレル／シリアル変換用の第１、第２のデータ送信用シフトレジスタ７７、７８に分割されてセットされる。この結果、送信制御回路７９からの送信用タイミング信号等に応じて、前記第１シフトレジスタ７７からは、１バイトのデータの上位４ビットが、調歩同期式にて第１シリアル送信データＢＤ１として出力され、同様に前記第２シフトレジスタ７８からは、下位４ビットに基づいた第２シリアル送信データＢＤ２が出力される。さらに第１、第２の送信信号形成回路８０、８１は、前記第１、第２の送信データＢＤ１、ＢＤ２に応じて、シングルショット信号より成る送信信号ＴＸ１、ＴＸ２を形成する。この場合、図４に示されるように、送信データＢＤ１、ＢＤ２の各ビット・データが“０”のときに対応してシングルショット信号より成る送信信号ＴＸ１、ＴＸ２が形成され、それぞれ第１、第２の送信駆動トランジスタ５３、５４を駆動するが、第２の送信信号ＴＸ２は、第１の送信信号ＴＸ１に対して、ビット時間幅ｔb の半分だけ、遅れた位相で出力されるように構成されているために、第１、第２の駆動トランジスタ５３、５４が同時に駆動されることは避けられることになる。すなわちカード側は、電磁結合にて電力の供給を受けているために、その電源に充分に大きな電流容量を持たせることは困難であるが、上記のように、各データ送信信号形成回路８０、８１が、互いに異なるタイミングで送信信号ＴＸ１、ＴＸ２を形成することにより、各送信駆動トランジスタ５３、５４の駆動タイミングを互いにずらすように構成すれば、瞬間消費電力が大きくなりすぎて電源電圧が低下し、その結果、回路が誤動作したり、通信エラーが発生したりするという事故を防止することができる。
【００２３】
一方、第１、第２の送信用制動信号形成回路８２、８３は、第１、第２の送信信号ＴＸ１、ＴＸ２の出力されるタイミングに対して、それぞれ所定の位相関係において第１、第２の送信用制動信号ＴＢ１、ＴＢ２を形成して、第１、第２の共振制動回路５７、５８に供給する。この結果、第１、第２の共振回路５１、５２の電流波形は、送信信号ＴＸ１、ＴＸ２に応答して駆動された後、単純に自由減衰していくのではなく、送信用制動信号ＴＢ１、ＴＢ２によってＦＥＴ５３、５４がＯＮ状態になる区間で、共振回路の残響における振動エネルギーが逃げる経路ができて、共振条件を崩されるために、急激に減衰が促進されることになる。またリーダ／ライタ側の第１、第２の通信用アンテナ４１、４２には、第１、第２の共振回路５１、５２のアンテナの電流波形に対応した起電力が誘導されるために、結局、第１、第２の受信復調回路４３、４４の受信復調対象信号（すなわち受信復調用ウインド・コンパレータへの入力信号）ＷＰ１、ＷＰ２も、図４に示されるように、それぞれ第１、第２の送信用制動信号ＴＢ１、ＴＢ２が出力される区間で、急激に振動減衰が促進されることになる。この結果、図４に示されるように、例えば時間ＴS1、ＴS2にてビット・データが“０”であって送信信号が出力され、時間ＴE1、ＴE2にて次のビット・データが“１”となって送信信号が出力されない場合においても、時間ＴE1、ＴE2に対応するサンプリング区間に至った時点では、受信復調対象信号ＷＰ１、ＷＰ２の振幅が充分に小さなレベルとなるまで振動減衰を促進されているために、ウインド幅Ｗを越えて通信エラーが発生してしまうような危険は全く解消される。
【００２４】
しかも第１、第２の送信用制動信号形成回路８２、８３は、図４に示されるように、互いに他方の側の共振回路がシングルショット駆動されるタイミングにおいては、少なくとも送信用制動信号ＴＢ１、ＴＢ２を形成して、自己の側の共振回路に制動を加えるように構成されているために、時間の有効使用が可能になるとともに、第１、第２の共振回路５１、５２のアンテナ相互間の信号の干渉も防止できることになる。すなわち、例えばスペース的な制約等から、第１、第２の共振回路５１、５２のアンテナが比較的近接して配置されると、一方のアンテナのシングルショット駆動が、他方のアンテナに対して電磁誘導による干渉を加える可能性があり、その結果、ますます通信エラーの発生する危険性が高くなるはずであるが、上記のような構成によれば、一方のアンテナがシングルショット駆動されるタイミングでは、他方のアンテナは共振条件を崩されて制動をかけられているために、複数個の共振回路における相互干渉による通信上の信頼性の低下も防止できる。
【００２５】
一方、リーダ／ライタ側においては、第１、第２の受信復調回路４３、４４から出力される受信復調信号ＲＤ１、ＲＤ２は、図２に示されるように、シリアル／パラレル変換用の第１、第２の受信用シフトレジスタ２５、２６にそれぞれ入力され、ここで１バイトの受信データの上位４ビット、下位４ビットの受信が完了するごとに、受信データ用バッファレジスタ２７に移される。また上記のように受信バッファレジスタに１バイトの受信データが移されると、受信制御回路２８より受信データ読み取り可を示す信号ＲＸＲＤＹが出力され、マイコン１９からのアウトプット・イネーブル信号ＯＥに応じて、１バイトの受信データＲＢを読み出すことが可能な状態となる。なおリーダ／ライタ側におけるデータ受信も、基本的にシングルショット受信方式であり、従って、第１、第２の受信復調信号ＲＤ１、ＲＤ２は、それぞれそのスタート・ビットの検出点を位相上の相対的基準点とする所定のサンプリング区間内に、一瞬でも“０”レベルに下がっていれば、第１、第２の受信用シフトレジスタ２５、２６に取り込まれる際に、その区間の受信ビット・データが“０”として扱かわれるように構成されているために、受信復調信号ＲＤ１、ＲＤ２が“０”となる時間幅が、第１、第２の共振制動回路５７、５８の制動機能によって小さくなっても、受信上の問題とはならない。すなわち第１、第２の送信用制動信号形成回路８２、８３は、いずれも実質的に通信上の有効タイミングを過ぎた所定の位相にて、第１、第２の送信用制動信号ＴＢ１、ＴＢ２を出力するように構成されている。
【００２６】
なおカード側において、ＬＣ並列型の各共振回路５１、５２を駆動する送信信号ＴＸ１、ＴＸ２のパルス幅については、ビット時間幅の１／８以下が適当であり、これ以上大きくしても消費電力量が増えるのみで、通信上の有効信号成分とはならない。すなわち通信上の有効信号成分は、共振回路を流れる電流の瞬間変化の大きさ（電流の微分値）に比例することは明らかであり、さらには送信信号ＴＸ１、ＴＸ２のパルス幅を大きくしすぎると、並列共振回路のアンテナを貫通する電流が、過渡（変化）領域から飽和（定常）領域へと近づいて過大な値となる危険もある。また送信用制動信号ＴＢ１、ＴＢ２の時間幅については、制動を有効にするためには、ビット時間幅の１／４以上は必要であるが、送信信号ＴＸ１、ＴＸ２の出力されるタイミングに対して、微小な時間幅はずらす方が好ましいために、最大でもビット時間幅の５／８以下が好適となる。
【００２７】
一方、リーダ／ライタ側においては、受信復調のためにウインド・コンパレータが使用されており、受信復調対象信号ＷＰ１、ＷＰ２に対しては、振動中心から上、下両側への振れを検出するように構成されているが、片側だけのコンパレータによって、振動中心からいずれか一方への振れのみを検出するようにしてもよい。
【００２８】
次にリーダ／ライタ側からカード側へのデータの送信について説明する。図２に示されるように、マイコン１９からの１バイトごとの送信データＴＢは、まず送信データ用バッファレジスタ３０に受け渡され、もし第１、第２送信用シフトレジスタ３１、３２がまだ前回の送信データの送信を継続中であれば、その送信が終了して第１、第２の送信用シフトレジスタ３１、３２が空になるまで、そのまま送信データ用バッファレジスタ３０内に待機する。第１、第２の送信用シフトレジスタ３１、３２が空であると、前記１バイトの送信データの上位４ビット、下位４ビットは、それぞれ第１、第２の送信用シフトレジスタ３１、３２内にセットされ、ここでパラレル／シリアル変換されて、それぞれシリアル送信データＴＤ１、ＴＤ２として第１、第２送信変調回路４５、４６に入力されていく。また上記のように送信データ用バッファレジスタ３０が、第１、第２の送信用シフトレジスタ３１、３２に対する送信データの受渡しを終わると、送信制御回路２９はマイコン１９に対して新たな送信データの受取りが可能なことを示す信号ＴＸＲＤＹを与える。すなわち、マイコン１９からのライト・イネーブル信号ＷＥに応じて、新たに送信データＴＢを送信データ用バッファレジスタ３０に対して書き込むことが可能な状態となる。
【００２９】
一方、前記シリアル送信データＴＤ１、ＴＤ２のビット・データが“０”であるときには、それぞれ所定の周波数の送信キャリア信号ＣＳが第１、第２の送信変調回路４５、４６を介して、第１、第２の送信駆動回路４７、４８に入力される。すなわち第１、第２の送信変調回路４５、４６は、シリアル送信データＴＤ１、ＴＤ２によって送信キャリア信号ＣＳを、いわゆる反転ＡＳＫ変調しており、この結果、シリアル送信データＴＤ１、ＴＤ２が“０”である間は、第１、第２の通信用アンテナ回路４１、４２は直列共振駆動され、さらにこれに誘導されて、カード側の第１、第２の共振回路５１、５２にも共振波形ＲＳ１、ＲＳ２が現れる。この共振波形ＲＳ１、ＲＳ２は、それぞれ第１、第２の検波回路５５、５６に入力されて検波され、基本的には前記送信キャリア信号ＣＳによって第１、第２の通信用アンテナ４１、４２が駆動されているときには、検波回路５５、５６から出力される受信復調信号ＲＸ１、ＲＸ２も“０”の状態となる。ここで図３、図４に示されるように、受信復調信号ＲＸ１、ＲＸ２は、受信制御回路８６に含まれたタイミング制御機能に基づいて、受信復調信号ＲＸ１のスタート・ビットの検出点ＴS0を位相上の相対的基準点とする所定のサンプリング・タイミングＴSPごとに、シリアル受信データとして１ビットずつ、第１、第２のデータ受信用シフトレジスタ８４、８５に取り込まれていくように構成されているが、本実施例では各ビット時間幅ｔb において、前記サンプリング・タイミングＴSPを過ぎた残りの区間のうち、後半の半分以上の区間を受信時制動区間ｔs として利用している。
【００３０】
すなわち前述のサンプリング・タイミングＴSPを通り越してから、次のビットの通信区間に入るまでの区間は、通信上では有効な区間ではなくなるために、本実施の形態においては、受信用制動信号形成回路８７にて受信用制動信号ＲＢ１、ＲＢ２を形成し、これらを第１、第２の共振制動回路５７、５８に入力して第１、第２の共振回路５１、５２の共振条件を崩すことにより、前記共振波形ＲＳ１、ＲＳ２の振動減衰を促進するように構成している。この結果、送信キャリア信号ＣＳが無くなっているビット周期に入っていけば、共振波形ＲＳ１、ＲＳ２の振幅はさらに充分に小さくなっていくために、図５に示されるように、元の送信データＴＤ１が、ビット・データ“０”から“１”へと変化したときに対応するサンプリング・タイミングＴSPでは、受信データ判定上の時間幅マージンｔmも充分に確保されて、通信エラーの発生も防止される。また第１、第２の受信用シフトレジスタ８４、８５は、シリアル／パラレル変換用のデータ受信回路として設けられたもので、前記受信復調信号ＲＸ１、ＲＸ２は、第１、第２の受信用シフトレジスタ８４、８５に取り込まれて、ここで１バイトの上位４ビット、下位４ビットとしての受信が完了されるごとに、データバス７６を介して、例えば不揮発性メモリ７４の書込みデータ等として取り込まれる。なお本実施の形態においては、送信側であるリーダ／ライタ側では、送信のビット・データが“０”のときにはビット周期全体に渡って送信キャリア信号ＣＳが与えられるように構成されているが、図５に示されるシリアル送信データＴＤ’のように、通信上で無効な区間となることが想定される区間ｔi においては、送信側にても送信キャリア信号ＣＳが除去されるように構成しておけば、受信側での振動減衰をより促進することが可能である。すなわち上記信号ＴＤ’が、変調用データ信号としてリーダ／ライタ側の送信変調回路に与えられる場合には、受信用制動信号ＲＢ１、ＲＢ２によって、受信側の共振回路に制動がかけられている区間では、ほぼ送信側でも共振駆動も停止されていることになるために、残響を抑える効果はより大きなものとなる。
【００３１】
なお受信制御回路８６および送信制御回路７９は、それぞれ受信時、送信時における動作シーケンスの制御や動作タイミング信号の形成の機能を果たしているものであり、メイン制御回路７５は、通信全体のシーケンスの制御や、メモリ・アクセスの際のアドレス等の制御を行なっている。また前述の実施の形態においては、第１、第２の共振制動回路は、スイッチング素子として設けられたＦＥＴと抵抗との直列回路より成り、ＦＥＴのドレイン側が抵抗の一端に接続され、さらに抵抗の他端がＬＣ並列共振型の共振回路に接続されているが、上記の抵抗の介在は、ＦＥＴにおけるダイオード効果により、共振回路の信号がＦＥＴのソース側のレベルでクランプされることを防止するためのものである。従ってダイオード効果を持たない構成のアナログ・スイッチを、共振制動回路のスイッチング素子として用いる場合には、上記のような抵抗は不要となる。さらにはＦＥＴと抵抗の直列回路の場合には、スイッチング素子がＯＮ状態になったときの該共振制動回路自体を、残響エネルギーを逃がす経路として利用することにより、残響現象における振動減衰を促進しているが、ＦＥＴと抵抗の直列回路の代わりに、ＦＥＴ等のスイッチング素子とコンデンサとの直列回路によって共振制動回路を構成することも可能である。その場合には、スイッチング素子の状態に応じて、共振回路自体のコンデンサの容量に対して、共振制動回路のコンデンサの容量を加えたり、除いたりして、共振周波数を大きく変化させることにより、残響の振動減衰を促進することになるために、スイッチング素子がＯＮ状態になったとき、あるいはＯＦＦ状態になったときの任意のいずれか一方で、制動が加わるように構成することが可能である。また前述の実施例においては、共振回路としてはＬＣ並列型の共振回路が用いられているが、ＬＣ直列型の共振回路についても、本発明を適用することが可能である。
【００３２】
【発明の効果】
以上に述べたように本発明においては、本来の通信に必要なタイミングを過ぎた区間では、共振回路における振動減衰が促進されて、余計な残響による通信への悪影響を取り除けるように構成しているために、通信の信頼性を損なうことなく、通信速度を上げることが可能となり、また同一の通信速度を前提とするなら、通信上の信頼性をより向上させることが可能となる。
【００３３】
また本発明によれば、複数個の共振回路を用いて通信する場合についても、送信時にエネルギー消費が集中して、回路動作や通信の信頼性が損なわれる危険を防止することが可能である。
【００３４】
さらに本発明によれば、複数個の共振回路を用いて通信する場合に、時間を有効に用いながら、上記の余計な残響による通信への悪影響と、複数個の共振回路の相互干渉による通信への悪影響とを、ともに防止することが可能となり、より確実かつ安全に通信速度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による通信回路の構成を示す回路図である。
【図２】本発明の実施の形態によるリーダ／ライタの概略構成を示すブロック図である。
【図３】本発明の実施の形態における無接点メモリカードの概略構成を示すブロック図である。
【図４】本発明の実施の形態における要部の通信波形を示す波形図である。
【図５】本発明の実施の形態における要部の通信波形を示す波形図である。
【図６】従来技術による通信回路の構成を示す回路図である。
【図７】従来技術による通信回路の要部の通信波形を示す波形図である。
【符号の説明】
５０  無接点型メモリカード通信回路
５１  第１共振回路
５２  第２共振回路
５３  第１送信駆動用トランジスタ
５４  第２送信駆動用トランジスタ
５５  第１検波回路
５６  第２検波回路
５７  第１共振制動回路
５８  第２共振制動回路
７８  受信用制動信号形成回路
８０  送信用制動信号形成回路
８５  第１送信信号形成回路
８６  第２送信信号形成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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