(57)【特許請求の範囲】
【請求項１】
アモルファス状態の強誘電体膜を成膜したのち、過酸化水素水を用いた酸化処理を行い、次いで、酸化処理後の強誘電体膜を熱処理して結晶化することを特徴とする強誘電体膜の改質方法。
【請求項２】
上記過酸化水素水の濃度が、２０容量％以上であることを特徴とする請求項１記載の強誘電体膜の改質方法。
【請求項３】
上記結晶化後の強誘電体膜が、Ｐｂを含むペロブスカイト酸化物であることを特徴とする請求項１または２に記載の強誘電体膜の改質方法。
【請求項４】
白金族、白金族の酸化物、或いは、これらの積層構造のいずれかからなる下部電極上に、アモルファス状態のＰｂを含む酸化物を成膜したのち、過酸化水素水処理を行い、次いで、過酸化水素処理したＰｂを含む酸化物を熱処理して結晶化してＰｂを含むペロブスカイト酸化物としたのち、上部電極を形成することを特徴とする容量素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜の改質方法及び容量素子の製造方法に関するものであり、特に、２Ｔｒ＋２Ｃ型或いは１Ｔｒ＋１Ｃ型のＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）に用いられる強誘電体膜のヒステリシス特性やリーク特性等の電気的特性を改善する方法に特徴のある強誘電体膜の改質方法及び容量素子の製造方法に関するものである。
【０００２】
【従来の技術】
従来、各種の情報を記録するためにＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、或いは、ＦＬＡＳＨ（フラッシュ・メモリ）等の半導体記憶装置が用いられている。この内、ＤＲＡＭは読出、書込の速度が速く、また、耐用年数が長いという特長を有するが、揮発性であるため、リフレッシュ動作が必要となり、そのために、常に電源電圧とつながっていなくてはならない。
【０００３】
また、ＳＲＡＭは、電源電圧につなげている限りメモリ内容は消えず、且つ、読出及び書込の速度が速いという特長があるが、セル面積が大きくＤＲＡＭの３〜４倍を要し、高集積化に向かないという問題がある。
【０００４】
一方、ＦＬＡＳＨは、不揮発性メモリであるため、リフレッシュ動作を必要としないが、書込速度が遅く、且つ、耐用年数が短いという問題がある。例えば、書込速度がＤＲＡＭの１００ｎ秒程度に対して、１〜１０ｍ秒を要し、また、耐用年数は、ＤＲＡＭの１０15回に対して、１０5 回程度と大幅に短くなる。
【０００５】
近年、この様な問題を全て解決するメモリとして、即ち、リフレッシュ動作の必要がなく、動作速度が速く、且つ、耐用年数の長いメモリとして強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）が注目されている。
【０００６】
このＦｅＲＡＭは、強誘電体膜の分極特性を利用した不揮発性メモリであるためリフレッシュ動作を必要とせず、また、書込及び読出速度がＤＲＡＭと同程度であり、且つ、耐用年数も１０12回以上とＦＬＡＳＨより長いという特長がある。
【０００７】
このＦｅＲＡＭに用いられる強誘電体膜材料としては、ＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 ）やＰＬＺＴ（ＬａドープＰＺＴ）等のＰｂを含むペロブスカイト酸化物、或いは、ＳＢＴ等のＢｉ系層状ペロブスカイト酸化物が使用されている。この様な強誘電体キャパシタに用いる強誘電体薄膜は、スパッタ法やゾル−ゲル（Ｓｏｌ−Ｇｅｌ）法等によって形成されているので、図５を参照して従来の強誘電体薄膜の形成フローを説明する。
【０００８】
図５参照
まず、下地絶縁膜上に、下部電極を形成したのち、スパッタ法やゾル−ゲル法等によってアモルファス状態の強誘電体薄膜を形成し、次いで、酸素雰囲気中で５００〜８００℃、例えば、７００℃程度の温度で熱処理することによって結晶化して分極反転が可能な多結晶状のペロブスカイト構造とし、最後に上部電極を形成することによって、強誘電体キャパシタの基本構成が完成する。
【０００９】
この様に、結晶化工程において高温の酸素アニールを行う必要があるので、下部電極及び上部電極としては、高温の酸素雰囲気中でも酸化しない、或いは、酸化しても電気伝導性が損なわれないＰｔ，Ｒｕ，Ｉｒ等の白金族、或いは、ＲｕＯ2 ，ＩｒＯ2 等の白金族の酸化物が使用されている。
【００１０】
次に、図６を参照して、この様な強誘電体キャパシタを用いたＦｅＲＡＭの製造工程の一例を説明する。
図６参照
図６はＦｅＲＡＭの概略的断面図であり、まず、ｎ型シリコン基板２１の所定領域にｐ型ウエル領域２２を形成するとともに、ｎ型シリコン基板２１を選択酸化することによって素子分離酸化膜２３を形成したのち、素子形成領域にゲート酸化膜２４を介してゲート電極２５を形成し、ゲート電極２５をマスクとしてＡｓ等のイオンを注入することによってｎ- 型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域２６を形成する。  次いで、全面にＳｉＯ2 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール２７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ+ 型ドレイン領域２８及びｎ+ 型ソース領域２９を形成する。
【００１１】
次いで、厚いＳｉＯ2 膜等からなる第１層間絶縁膜３０を形成したのち、素子分離酸化膜２３上の第１層間絶縁膜３０上に、スパッタリング法によって密着性改善層としてのＴｉ膜３１を堆積させ、引き続いて、Ｔｉ膜３１上にＰｔ下部電極３２を形成する。
【００１２】
次いで、スパッタ法を用いてアモルファス状のスパッタＰＺＴ膜を堆積させたのち、７００〜８００℃の大気圧酸素雰囲気中において低速加熱長時間熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させることによって、結晶化したＰＺＴ膜３３とする。
【００１３】
次いで、所定の面積の開口を有するメタルマスクを用いたマスクスパッタリング法を用いてＰＺＴ膜３３上にＰｔ上部電極３４を形成したのち、大気圧酸素雰囲気中において５００〜６５０℃で３０分間程度の熱処理を行なってＰＺＴ膜３３が受けた損傷を回復し、最後に、全面に新たに第２層間絶縁膜３５を形成したのち、ｎ+ 型ソース領域２９とＰｔ上部電極３４とを接続する接続電極３６を設けるとともに、Ｐｔ下部電極３１に接続する接地電極３７及びｎ+ 型ドレイン領域２８に接続するビット線３８を形成することによってＦｅＲＡＭの１メモリセルの基本構造が完成する。
【００１４】
【発明が解決しようとする課題】
しかし、この様なＰＺＴ膜の形成プロセスの場合には、次の様な問題がある。即ち、ＦｅＲＡＭの高集積化・高性能化の要請に伴って強誘電体キャパシタ部の強誘電体膜を薄膜化する必要があるが、ＰＺＴ膜を１５０ｎｍ以下に薄膜化した場合に、リーク電流が増加してしまい、良好なヒステリシス特性が得られなくなるという問題がある。
【００１５】
この様なＰＺＴ膜におけるリーク電流は、一般的にＰＺＴの酸素欠陥、Ｐｂ欠陥に起因する不純物準位や可動イオンに左右されるために、リーク電流を低減するためには結晶欠陥の少ないものが理想とされる。しかし、１５０ｎｍ以下の膜厚の場合には、各種の成膜方法で成膜されたアモルファス状態のＰＺＴ膜は、欠陥を生じやすい状態にある。
【００１６】
例えば、ＰＺＴ薄膜に対してＡｒスパッタリングを施した場合、ＰＺＴ薄膜中のＰｂ−Ｏ結合が切れて金属Ｐｂになることが報告されている（必要ならば、Ｍａｔｅｒ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃｃ．，ｖｏｌ．２００，ｐｐ．２６７−２７４，１９９０参照）。
【００１７】
この金属Ｐｂは、ＰＺＴ薄膜中を容易に移動できるため、結晶化アニール工程中にＰＺＴ薄膜、特に、電極界面近傍にＰｂ欠損が生じてしまうことが容易に推測できる。このＰＺＴ膜の膜厚が厚ければ、ＰＺＴ表面の欠陥部分が膜全体に占める割合が少なくなるため、リークに対するマージンが向上するが、薄膜化した場合には、反対にこのマージンが低下することになる。
【００１８】
なお、高誘電率膜であるＣＶＤ−Ｔａ2 Ｏ5 における酸素空孔や残留カーボンの除去を行う目的で、結晶化後に６００℃以下の温度における改質処理を行うことが提案（必要ならば、特開平１０−１３５２３３号公報参照）されている。
【００１９】
例えば、
▲１▼Ｏ3 を含むガス雰囲気中におけるアニール処理、
▲２▼Ｈ2 Ｏ2 を含むエアゾルを噴射しながらのアニール処理、或いは、
▲３▼Ｈ2 Ｏ2 溶液の塗布後のアニール処理
が提案されているが、これらの改質処理は、結晶化後の処理であり、ＰＺＴ膜の場合には、結晶化アニール工程においてＰｂ−Ｏ結合欠陥等の欠陥がすでに発生しているので、ＰＺＴ膜に適用しても改質効果は期待できない。
【００２０】
一方、ＦｅＲＡＭにおいては、図６から明らかなように、厚い第１層間絶縁膜３０及び第２層間絶縁膜３５を形成したのち、スルーホールを形成し、ＡｌやＴｉＮ等を用いてトランジスタ部と強誘電体キャパシタ部とを接続する配線を形成しているが、強誘電体キャパシタ部の膜厚が厚いとトランジスタ部に形成するスルーホールのアスペクト比が大きくなるため、電極配線層の形成が困難になるという問題がある。
【００２１】
したがって、ＦｅＲＡＭの高集積化のためには、強誘電体キャパシタを構成するＰＺＴ膜を薄膜化することが望まれる。また、３Ｖ以下の低電圧動作の要求により、ヒステリシスの抗電圧Ｖc 、即ち、分極反転が生ずるのに必要な最低の電圧を小さくすることが必須となるが、膜質が一定ならば、膜厚減少に伴って抗電圧Ｖc も小さくなるので、この観点からも薄膜化が望まれる。
しかし、ＰＺＴ膜を薄膜化した場合には、上述のリーク電流が増加してしまい、良好なヒステリシス特性が得られなくなるという問題がある。
【００２２】
したがって、本発明は、アモルファス状態の強誘電体膜における結合欠陥の発生を防止し、或いは、欠陥を修復することによって膜質を飛躍的に改善することを目的とする。
【００２３】
【課題を解決するための手段】
図１は本発明の原理的構成を示すプロセスフローであり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、強誘電体膜の改質方法に関し、アモルファス状態の強誘電体膜を成膜したのち、過酸化水素水を用いた酸化処理を行い、次いで、酸化処理後の強誘電体膜を熱処理して結晶化することを特徴とする。
【００２４】
この様に、結晶化工程前のアモルファス状態の強誘電体膜に対して過酸化水素水を用いた酸化処理を行うことによって、強誘電体膜を構成する金属元素の遊離による欠陥の発生を抑制することができ、それによって、結晶化後の強誘電体膜の電気的特性を向上することができる。
【００２７】
（２）また、本発明は、上記（１）において、過酸化水素水の濃度が、２０容量％以上であることを特徴とする。
【００２８】
この様に、過酸化水素水として、２０容量％以上の過酸化水素水を用いることによって、アモルファス状態の強誘電体膜の表面における結合欠陥の発生を効果的に抑制することができる。
なお、１００容量％の場合には、純粋な過酸化水素（Ｈ2 Ｏ2 ）となる。
【００２９】
（３）また、本発明は、上記（１）または（２）において、結晶化後の強誘電体膜が、Ｐｂを含むペロブスカイト酸化物であることを特徴とする。
【００３０】
この様なアモルファス状態における結合欠陥は、ＰＺＴ等のＰｂを含む酸化物において顕著であり、結晶化後に強誘電体特性を示すためには、結晶化後の強誘電体膜が、ペロブスカイト構造である必要がある。
なお、結晶化後の強誘電体膜が、パイロクロア構造の場合には良好な強誘電体特性を示さない。
【００３１】
（４）また、本発明は、容量素子の製造方法において、白金族、白金族の酸化物、或いは、これらの積層構造のいずれかからなる下部電極上に、アモルファス状態のＰｂを含む酸化物を成膜したのち、過酸化水素水処理を行い、次いで、過酸化水素処理したＰｂを含む酸化物を熱処理して結晶化してＰｂを含むペロブスカイト酸化物としたのち、上部電極を形成することを特徴とする。
【００３２】
この様に、上記（１）乃至（３）の強誘電体膜の改質方法を容量素子、即ち、強誘電体キャパシタの製造工程に適用することによって、リーク電流が少なく良好なヒステリシス特性を有する強誘電体キャパシタを製造することができ、また、その際には、下部電極としては、酸化を防止し、或いは、酸化後にも電気伝導性を損なわないために、白金族（Ｐｔ，Ｒｕ，Ｉｒ）、白金族の酸化物（ＲｕＯ2 ，ＩｒＯ2 ）、或いは、これらの積層構造（Ｐｔ／ＩｒＯ2 等）のいずれかを用いることが望ましい。
【００３３】
【発明の実施の形態】
ここで、まず、図２及び図３を参照して、本発明の第１の実施の形態を説明するが、まず、図２を参照して本発明の第１の実施の形態の製造工程を説明し、次いで、図３を参照して、本発明の第１の実施の形態の結晶化ＰＺＴ膜の特性の説明図である。
図２（ａ）参照
まず、シリコン基板（図示せず）の表面を熱酸化して、厚さが、例えば、５００ｎｍの下地ＳｉＯ2 膜１１を形成したのち、この下地ＳｉＯ2 膜１１上に、スパッタリング法を用いて、厚さ２０ｎｍのＴｉ膜１２及び厚さ２００ｎｍのＰｔ下部電極１３を順次堆積させて、強誘電体キャパシタの下部電極とする。
【００３４】
次いで、Ｐｂ1.1 Ｚｒ0.53Ｔｉ0.47Ｏ3 組成で直径が５０ｍｍの円板をターゲットとして用いて、ＡｒとＯ2 の流量比がＡｒ：Ｏ2 ＝８：２のプロセスガスを流して０．０２Ｔｏｒｒとした状態で、５０ＷのＲＦパワーを印加して室温において、膜厚が７０ｎｍ及び１１０ｎｍのスパッタＰＺＴ膜１４を成膜する。
このスパッタＰＺＴ膜１４は、成膜した状態においてはアモルファス状態である。
【００３５】
図２（ｂ）参照
次いで、これらのスパッタＰＺＴ膜１４の表面に、室温（２４℃）において、濃度が２０〜１００容量％の過酸化水素水１５を塗布し、１秒後に除去する。
この際の濃度としては、２０容量％、３０容量％、５０容量％、１００容量％を採用した。
【００３６】
図２（ｃ）参照
次いで、５００〜８００℃、例えば、６５０℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、スパッタＰＺＴ膜１４をペロブスカイト酸化物として結晶化させて結晶化ＰＺＴ膜１６とする。
【００３７】
次いで、図示しないものの、直径０．２〜０．５ｍｍの開口を有するメタルマスクを用いたマスクスパッタリング法を用いて結晶化ＰＺＴ膜１６上に、厚さが、例えば、２００ｎｍのＰｔ上部電極を形成し、次いで、５００℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、Ｐｔ上部電極の堆積工程において、結晶化ＰＺＴ膜１６が受けた損傷を回復させることによって、強誘電体キャパシタの基本構成が完成する。
【００３８】
この様にして形成した結晶化ＰＺＴ膜１６の表面を反射顕微鏡を用いて観察したところ、欠陥は殆ど見られなかったが、比較のために過酸化水素水処理を行わずに結晶化した場合には、数μｍ程度の大きさの凸状の欠陥が多数観測された。
【００３９】
図３（ａ）参照
図３（ａ）は、過酸化水素水処理における過酸化水素濃度と欠陥密度の関係を示した図であり、比較のために、過酸化水素水処理を行わずに結晶化した場合、及び、０容量％、即ち、純水、及び、１０容量％の濃度の過酸化水素水処理を行った場合の結果も合わせて示している。
図から明らかなように、過酸化水素濃度を２０容量％以上にした場合に、欠陥密度の低減効果は明らかである。
【００４０】
図３（ｂ）参照
図３（ｂ）は、結晶化ＰＺＴ膜のヒステリシス特性の説明図であり、過酸化水素水処理を行わない場合には、リーク電流が多いためにヒステリシスが膨らんでいるが、３０容量％の濃度の過酸化水素水処理を行った場合には、リーク電流が少なく、シャープなヒステリシスとなっているのが分かる。
【００４１】
この様に、アモルファス状のスパッタＰＺＴ膜を成膜後、過酸化水素水を用いた酸化処理を行うことによって、Ｐｂ−Ｏ結合欠陥等の欠陥の発生を抑制することができ、それによってリーク電流を低減することができるので、良好なヒステリシス特性を有する強誘電体キャパシタを形成することができる。
【００４２】
次に、下部電極として、Ｐｔ／ＩｒＯ2 の積層構造を用いた本発明の第２の実施の形態を説明するが、下部電極の構造以外は上記の第１の実施の形態と同様であるので図示は省略する。
まず、シリコン基板の表面を熱酸化して、厚さが、例えば、５００ｎｍの下地ＳｉＯ2 膜を形成したのち、この下地ＳｉＯ2 膜上に、スパッタリング法を用いて、厚さ５０ｎｍのＩｒＯ2 膜及び厚さ１５０ｎｍのＰｔ下部電極を順次堆積させて、強誘電体キャパシタの下部電極とする。
【００４３】
以降は、上記の第１の実施の形態と同様に、Ｐｂ1.1 Ｚｒ0.53Ｔｉ0.47Ｏ3 をターゲットとして用いて、ＡｒとＯ2 の流量比がＡｒ：Ｏ2 ＝８：２のプロセスガスを流して０．０２Ｔｏｒｒとした状態で、５０ＷのＲＦパワーを印加して室温において、膜厚が７０ｎｍ及び１４０ｎｍのスパッタＰＺＴ膜を成膜する。
【００４４】
次いで、これらのスパッタＰＺＴ膜の表面に、室温（２４℃）において、濃度が２０〜１００容量％の過酸化水素水を塗布し、１秒後に除去したのち、５００〜８００℃、例えば、６５０℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させて結晶化ＰＺＴ膜とする。
【００４５】
次いで、直径０．２〜０．５ｍｍの開口を有するメタルマスクを用いたマスクスパッタリング法を用いて結晶化ＰＺＴ膜上に、厚さが、例えば、２００ｎｍのＰｔ上部電極を形成し、次いで、５００℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、Ｐｔ上部電極の堆積工程において、結晶化ＰＺＴ膜が受けた損傷を回復させることによって、強誘電体キャパシタの基本構成が完成する。
【００４６】
図４（ａ）参照
図４（ａ）は、比較のために１４０ｎｍの膜厚に形成したスパッタＰＺＴ膜を過酸化水素水処理を行うことなく結晶化アニールを行った場合の結晶化ＰＺＴ膜のヒステリシス特性を示す図であり、膜厚が１４０ｎｍの場合には、酸化処理を行わなくとも良好な特性が得られている。
【００４７】
図４（ｂ）参照
図４（ｂ）も、比較のために７０ｎｍの膜厚に形成したスパッタＰＺＴ膜を過酸化水素水処理を行うことなく結晶化アニールを行った場合の結晶化ＰＺＴ膜のヒステリシス特性を示す図であり、欠陥密度が増加することによって、リーキーなキャパシタとなってしまうことが理解される。
【００４８】
図４（ｃ）参照
図４（ｃ）は、７０ｎｍの膜厚に形成したスパッタＰＺＴ膜を３０容量％の濃度の過酸化水素水によって酸化処理を行った場合の結晶化ＰＺＴ膜のヒステリシス特性を示す図であり、良好なヒステリシス特性が得られている。
なお、図においては、印加電圧を２Ｖ，３Ｖ，５Ｖの３つの電圧にした場合のヒステリシス特性を示している。
【００４９】
この第２の実施の形態においても、過酸化水素水による酸化処理を行うことによって、ＰＺＴ膜を薄膜化した場合にも、Ｐｂ−Ｏ結合欠陥等の欠陥が低減してリークパスが少なくなるのでリーク電流が減少し、且つ、良好なヒステリシス特性が得られることが確認された。
【００５０】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に示した構成に限られるものでなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、強誘電体膜としてＰＺＴを用いているが、ＰＺＴに限られるものではなくＰＺ，ＰＴ，ＰＬＺＴ等のＰｂを含むペロブスカイト酸化物一般にも適用されるものである。
【００５１】
また、Ｐｂを含むペロブスカイト酸化物以外にも、ＳＢＴ等の下記の一般式
（Ｂｉ2 Ｏ2 ）2+（Ａn-1 Ｂn Ｏ3n+1）2-
但し、Ａ＝Ｂｉ，Ｐｂ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ、
Ｂ＝Ｔｉ，Ｔａ，Ｎｂ，Ｗ，Ｍｏ，Ｆｅ，Ｃｏ，Ｃｒ、
ｎ＝１〜５
で表されるＢｉ系層状ペロブスカイト酸化物においても、ＢｉがＰｂを含むペロブスカイト酸化物におけるＰｂと同様の振る舞いをするので、この様なＢｉ系層状ペロブスカイト酸化物に対しても、結晶化アニール工程前に酸化処理を行うことが効果的である。
【００５２】
また、上記の各実施の形態の説明においては、ＰＺＴ膜をスパッタ法によって成膜しているが、ゾル−ゲル法或いはＭＯＣＶＤ法によって成膜したＰＺＴ膜にも適用されるものであり、いずれにしても、結晶化アニール工程の前に酸化処理すれば良い。
【００５３】
また、過酸化水素水による酸化処理は、過酸化水素水の塗布に限られるものではなく、スパッタＰＺＴ膜を成膜したシリコン基板を過酸化水素水中に漬けることによって接触させても良いものであり、さらには、過酸化水素を含むエアゾルを噴霧しても良いものである。
【００５５】
また、上記の各実施の形態においては、下部電極として、Ｐｔ或いはＰｔ／ＩｒＯ2 を用いているが、高温の酸素雰囲気中の結晶化処理工程において酸化しない物質或いは酸化しても電気伝導性を損なわない物質であれば良く、例えば、Ｒｕ，Ｉｒ，或いは、ＲｕＯ2 等を用いても良いものである。
即ち、白金族（Ｐｔ，Ｒｕ，Ｉｒ）、白金族の酸化物（ＲｕＯ2 ，ＩｒＯ2 ）、或いは、これらの積層構造（Ｐｔ／ＩｒＯ2 等）のいずれかを用いることが望ましい。
【００５６】
また、上記の実施の形態の説明においては、２Ｔｒ＋２Ｃ型の強誘電体メモリの情報蓄積キャパシタを前提として説明しているが、１Ｔｒ＋１Ｃ型の強誘電体メモリの情報蓄積キャパシタにも適用されるものであり、さらに、この様な強誘電体メモリ用のキャパシタに限られるものではなく、通常の半導体集積回路装置における容量の大きな微小キャパシタとして、或いは、他の電子デバイスのキャパシタとしても適用されるものである。
【００５７】
【発明の効果】
本発明によれば、結晶化アニール工程前のアモルファス状の強誘電体膜に対して酸化処理を行っているので、強誘電体膜を薄膜化した場合も良好な特性が得られ、それによって、強誘電体キャパシタに用いる強誘電体膜の薄膜化が可能になり、ひいては、ＦｅＲＡＭの高集積化、高性能化、高信頼性化が可能になり、ロジック回路混載置ＦｅＲＡＭの実現に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の製造工程の説明図である。
【図３】本発明の第１の実施の形態の結晶化ＰＺＴ膜の特性の説明図である。
【図４】本発明の第２の実施の形態の結晶化ＰＺＴ膜の特性の説明図である。
【図５】従来の強誘電体薄膜の形成フローを示す図である。
【図６】従来のＦｅＲＡＭの概略的断面図である。
【符号の説明】
１１  下地ＳｉＯ2 膜
１２  Ｔｉ膜
１３  Ｐｔ下部電極
１４  スパッタＰＺＴ膜
１５  過酸化水素水
１６  結晶化ＰＺＴ膜
２１  ｎ型シリコン基板
２２  ｐ型ウエル領域
２３  素子分離酸化膜
２４  ゲート酸化膜
２５  ゲート電極
２６  ｎ- 型ＬＤＤ領域
２７  サイドウォール
２８  ｎ+ 型ドレイン領域
２９  ｎ+ 型ソース領域
３０  第１層間絶縁膜
３１  Ｔｉ膜
３２  Ｐｔ下部電極
３３  ＰＺＴ膜
３４  Ｐｔ上部電極
３５  第２層間絶縁膜
３６  接続電極
３７  接地電極
３８  ビット線
【図１】
0003663575.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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