(57)【特許請求の範囲】
【請求項１】
電源電位を受けて駆動し、前記電源電位に非依存の基準電位を発生する基準電位発生回路と、前記電源電位が供給される電源電位ノードと内部電位ノードとの間に直列に接続され、前記基準電位と前記内部電位ノードに現れる内部電位との電位差に応じた電流を前記内部電位ノードに供給するドライバトランジスタと電流制御トランジスタとを有する内部電位発生回路を備える、半導体装置。
【請求項２】
電源電位を受けて駆動し、前記電源電位に非依存の基準電位を発生する基準電位発生回路と、前記基準電位発生回路からの基準電位および内部電源電位に応じた比較電位を受け、これらの２つの受けた電位の電位差に応じたドライバ制御信号を出力する増幅回路と、電流供給ノードと内部電源電位ノードとの間に接続され、ゲート電極に前記ドライバ制御信号を受けるドライバトランジスタとを有する定電圧回路、および前記内部電源電位ノードの電位の所定電位からのずれに応じた電流を前記電流供給ノードに供給する電流供給回路を有する内部電源電位発生回路を備える、半導体装置。
【請求項３】
前記内部電源電位ノードに供給された内部電源電位を受けて駆動し、内部クロック信号を発生して、前記内部クロック信号を与えられたクロック信号に同期させる内部クロック信号同期回路をさらに備える、請求項１または２記載の半導体装置。
【請求項４】
電源電位ノードと内部電源電位ノードとの間に接続され、前記内部電源電位ノードに現れる内部電源電位が所定電位よりも低いと導通状態とされるアナログ制御ドライバトランジスタと、前記電源電位ノードと前記内部電源電位ノードとの間に直列に接続され、前記内部電源電位の前記所定電位からのずれに応じて電流駆動能力が制御される電流制御トランジスタおよび前記所定電位と前記内部電源電位との電位差が所定電圧よりも大きいと導通状態とされるデジタル制御ドライバトランジスタとを有する内部電源電位発生回路を備える、半導体装置。
【請求項５】
前記電流制御トランジスタは、ｐチャネルＭＯＳトランジスタで構成され、
前記内部電源電位発生回路は、さらに、前記内部電源電位が前記所定電位よりも高いと前記電流制御トランジスタのゲートを充電し、低いと前記電流制御トランジスタのゲートを放電するアナログチャージポンプ回路と、前記内部電源電位が前記所定電位から所定電圧だけ高い電位よりも高いと前記電流制御トランジスタのゲートを充電し、前記内部電源電位が前記所定電位から所定電圧だけ低い電位よりも低いと前記電流制御トランジスタのゲートを放電するデジタルチャージポンプ回路とを有する、請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に係り、特にPLL(Phase Locked Loop)回路やDLL 
(Delay Locked Loop)回路を備える半導体装置または内部でクロックを発生させるためのリングオシレータを備える半導体装置または外部から与えられる電源電位をレベル変換して内部回路に供給するコンバータを備える半導体装置に関するものである。
【背景技術】
【０００２】
現在、PLL(Phase Locked Loop)回路はカラーテレビジョンの色再現安定性を向上させるためのAPC(Automatic Phase control)方式色副搬送波再生用集積回路の中に使用されたり、有線通信などでも上位局から受けた基準クロックに自局内に置かれた高安定な発振器から出力されるクロックを同期させて、安定なクロックを自局内の各種通信装置に配分するために使用されたりしている。
【０００３】
図２４は従来のPLL(Phase Locked Loop)回路を示しており、図において１ａは電源電位VCCが与えられる電源電位ノード、１ｂは接地電位GNDが与えられる接地電位ノード、２は内部クロックintCLKおよび外部クロックextCLKを受け、内部クロックintCLKと外部クロックextCLKとの周波数および位相のずれに応じた制御信号UPおよび/DOWNを出力する位相比較回路で、制御信号UPを内部クロックintCLKの周波数が外部クロックextCLKの周波数よりも大きいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも早いときＬレベルに、内部クロックintCLKの周波数が外部クロックextCLKの周波数よりも小さいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも遅いときＨレベルにし、制御信号/DOWNを内部クロックintCLKの周波数が外部クロックextCLKの周波数よりも大きいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも早いときＬレベルに、内部クロックintCLKの周波数が外部クロックextCLKの周波数よりも小さいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも遅いときＨレベルにする。
【０００４】
３は位相比較回路２からの制御信号UPおよび/DOWNを受け、制御信号UPがＬレベルで制御信号/DOWNがＬレベルのときはノード３ａに電荷を供給し、制御信号UPがＨレベルで制御信号/DOWNがＨレベルのときはノード３ａから電荷を引き抜くチャージポンプ回路で、電源電位ノード１ａとノード３ｂとの間に定電流を流すための定電流回路３ｃ、ノード３ｂとノード３ａとの間に接続され、ゲートに位相比較回路２からの制御信号UPを受けるｐチャネルＭＯＳトランジスタ３ｄ、ノード３ａとノード３ｅとの間に接続され、ゲートに位相比較回路２からの制御信号/DOWNを受けるｎチャネルＭＯＳトランジスタ３ｆ、およびノード３ｅと接地電位ノード１ｂとの間に定電流を流すための定電流回路３ｇを有している。
【０００５】
４はチャージポンプ回路３におけるノード３ａから電荷が供給または引き抜かれるのに応じて変化する出力電位VP をノード４ａに出力するループフィルタで、ノード３ａとノード４ａとの間に接続された抵抗素子４ｂ、ノード４ａとノード４ｃとの間に接続された抵抗素子４ｄ、およびノード４ｃと接地電位ノード１ｂとの間に接続されたキャパシタ４ｅを有している。５はループフィルタ４におけるノード４ａから受ける出力電位VP を受け、この出力電位VP に応じた出力電位VN を出力する電流調整電位出力回路で、電源電位ノード１ａとノード５ａとの間に接続され、ゲートがループフィルタ４におけるノード４ａに接続されたｐチャネルＭＯＳトランジスタ５ｂおよびノード５ａと接地電位ノード１ｂとの間に接続され、ゲートがノード５ａに接続されたｎチャネルＭＯＳトランジスタ５ｃを有している。
【０００６】
６はループフィルタ４からの出力電位VP および電流調整電位出力回路５からの出力電位VN を受け、この出力電位VP およびVN に応じて駆動電流が調整され、この駆動電流の調整によって周波数が調整される内部クロックintCLKを出力するリングオシレータで、電源電位ノード１ａとノード６ａａとの間に接続され、ゲートにループフィルタ４からの出力電位VP を受ける電流調整用ｐチャネルＭＯＳトランジスタ６ａｂ、ノード６ａａと出力ノード６ａｃとの間に接続され、ゲートが入力ノード６ａｄに接続されたｐチャネルＭＯＳトランジスタ６ａｅ、出力ノード６ａｃとノード６ａｆとの間に接続され、ゲートが入力ノード６ａｄに接続されたｎチャネルＭＯＳトランジスタ６ａｇ、およびノード６ａｆと接地電位ノード１ｂとの間に接続され、ゲートに電流調整電位出力回路５からの出力電位VN を受ける電流調整用ｎチャネルＭＯＳトランジスタ６ａｈをそれぞれが有し、リング状に接続された奇数個のインバータ６ａを備えている。
【０００７】
次に以上のように構成された従来のPLL回路の動作について説明する。まず、内部クロックintCLKの周波数が外部クロックextCLKの周波数よりも大きいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも早いときは、位相比較回路２が制御信号UPおよび/DOWNをＬレベルにする。するとこの信号を受けるチャージポンプ回路３におけるｐチャネルＭＯＳトランジスタ３ｄが導通状態、ｎチャネルＭＯＳトランジスタ３ｆが非導通状態となり、ノード３ａに電荷が供給され、これによってループフィルタ４におけるノード４ａの出力電位VP が上昇する。そして、この出力電位VP を受ける電流調整電位出力回路５におけるｐチャネルＭＯＳトランジスタ５ｂに流れる電流は小さくなり、ノード５ａの出力電位VN が低下していき、ｎチャネルＭＯＳトランジスタ５ｃに流れる電流がｐチャネルＭＯＳトランジスタ５ｂを流れる電流に等しくなるレベルで出力電位VN が落ち着く。
【０００８】
さらに、出力電位VP が上昇して出力電位VN が下降したのを受けて、リングオシレータ６の各インバータ６ａにおける電流調整用ｐチャネルＭＯＳトランジスタ６ａｂおよび電流調整用ｎチャネルＭＯＳトランジスタ６ａｈに流れる電流が小さくなり、これによりインバータ６ａの遅延時間が大きくなる。その結果、リングオシレータ６から出力される内部クロックintCLKの周波数が小さくなり、また、周波数が小さくなることによって次の周期のクロックが遅れて発生されて位相の進みが戻される。
【０００９】
次に、内部クロックintCLK周波数が外部クロックextCLKの周波数よりも小さいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも遅いときは位相比較回路２が制御信号UPおよび/DOWNをＨレベルにする。するとこの信号を受けるチャージポンプ回路３におけるｐチャネルＭＯＳトランジスタ３ｄが非導通状態、ｎチャネルＭＯＳトランジスタ３ｆが導通状態となり、ノード３ａから電荷が引き抜かれ、これによってループフィルタ４におけるノード４ａの出力電位VP が下降する。そして、この出力電位VP を受ける電流調整電位出力回路５におけるｐチャネルＭＯＳトランジスタ５ｂに流れる電流は大きくなり、ノード５ａの出力電位VN が上昇していき、ｎチャネルＭＯＳトランジスタ５ｃに流れる電流がｐチャネルＭＯＳトランジスタ５ｂを流れる電流に等しくなるレベルで出力電位VN が落ち着く。
【００１０】
さらに、出力電位VP が下降して出力電位VN が上昇したのを受けて、リングオシレータ６の各インバータ６ａにおける電流調整用ｐチャネルＭＯＳトランジスタ６ａｂおよび電流調整用ｎチャネルＭＯＳトランジスタ６ａｈに流れる電流が大きくなり、これによりインバータ６ａの遅延時間が小さくなる。その結果、リングオシレータ６から出力される内部クロックintCLKの周波数が大きくなり、また、周波数が大きくなることによって次の周期のクロックが早めに発生されて位相の遅れが取り戻される。このようにしてPLL回路は外部クロックextCLKと内部クロックintCLKに等しくしており、この内部クロックintCLKが外部クロックextCLKに等しくされたことを内部クロックintCLKが外部クロックextCLKにロックされたと呼んでいる。
【００１１】
内部クロック信号を生成する回路としては、特許文献１（特開平６−３４３０２２号公報）および特許文献２（特開昭５９−０８９０３６号公報）がある。特許文献１は、リング発振回路の動作電流をカレントミラー回路の出力電流で制御し、制御電圧の可変範囲を広くすることを図る。特許文献２は、ＰＬＬ回路において、ループフィルタ出力電圧をＡ／Ｄ変換して保持し、さらに保持電圧をＤ／Ａ変換して電圧制御発振回路の制御電圧として利用する構成を示す。
【特許文献１】特開平６−３４３０２２号公報
【特許文献２】特開昭５９−８９０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記した従来のPLL回路では、ループフィルタ4の出力電位VP が直接ｐチャネルＭＯＳトランジスタ5b、6abのゲートに入力されているため、出力電位VP が少し変動するだけでｐチャネルＭＯＳトランジスタ5bに流れる電流が大きく変化し、従ってｎチャネルＭＯＳトランジスタ5cに流れる電流も大きく変化することで、ｐチャネルＭＯＳトランジスタ6ab、ｎチャネルＭＯＳトランジスタ6ahに流れる電流が大きく変化してしまう。これによって、出力電位VP が少し変動するだけでリングオシレータ6から出力される内部クロックintCLKが大きく変化してしまうため、内部クロックintCLKが外部クロックextCLKにロックされた後も内部クロックintCLKの周波数が外部クロックextCLKの周波数前後で大きく振動してしまう、つまりジッタが大きいという問題があった。
【００１３】
また、上記したPLL回路では外部クロックextCLKの供給が一時中断すると、供給の中断された外部クロックextCLKに内部クロックintCLKをロックさせようとしてループフィルタ4の出力電位VP を変化させるので再び外部クロックextCLKが与えられたとき、内部クロックintCLKを外部クロックextCLKに再びロックさせるまでに時間がかかるという問題があった。
【００１４】
また、上記したPLL回路では奇数段のインバータ6aをリング状に接続したリングオシレータ6を用いているため、外部クロックextCLKの周波数が高いと内部クロックintCLKを外部クロックextCLKにロックさせるのが困難になるという問題があった。
【００１５】
さらに、電源電位ＶCCの変動が激しいとｐチャネルＭＯＳトランジスタ6ab、ｎチャネルＭＯＳトランジスタ6ahに流れる電流が変化して内部クロックintCLKの周波数がすぐに変わってしまうため、外部クロックextCLKに内部クロックextCLKをロックするのが困難となるという問題があった。
【００１６】
この発明は上記した点に鑑みてなされたものであり、安定に内部電源電圧を生成することのできる半導体装置を得ることを目的としている。
【００１７】
また、変動が抑制された電源電位を安定に内部回路に供給することのできる半導体装置を提供することをさらに他の目的としている。
【課題を解決するための手段】
【００１８】
この発明の第１の観点に係る半導体装置は、電源電位を受けて駆動し、電源電位に非依存の基準電位を発生する基準電位発生回路と、電源電位が供給される電源電位ノードと内部電位ノードとの間に直列に接続され、基準電位と前記内部電位ノードに現れる内部電位との電位差に応じた電流を内部電位ノードに供給するドライバトランジスタと電流制御トランジスタとを有する内部電位発生回路を備える。
【００１９】
この発明の第２の観点に係る半導体装置は、電源電位を受けて駆動し、この電源電位に非依存の基準電位を発生する基準電位発生回路と、基準電位発生回路からの基準電位および内部電源電位に応じた比較電位を受け、これらの２つの受けた電位の電位差に応じたドライバ制御信号を出力する増幅回路と、電流供給ノードと内部電源電位ノードとの間に接続され、ゲート電極に前記ドライバ制御信号を受けるドライバトランジスタとを有する定電圧回路、および内部電源電位ノードの電位の所定電位からのずれに応じた電流を電流供給ノードに供給する電流供給回路を有する内部電源電位発生回路を備える。
【００２０】
好ましくは、内部電源電位ノードに供給された内部電源電位を受けて駆動し、内部クロック信号を発生して、前記内部クロック信号を与えられたクロック信号に同期させる内部クロック信号同期回路がさらに設けられる。
【００２１】
この発明の第３の観点に係る半導体装置は、電源電位ノードと内部電源電位ノードとの間に接続され、内部電源電位ノードに現れる内部電源電位が所定電位よりも低いと導通状態とされるアナログ制御ドライバトランジスタと、電源電位ノードと内部電源電位ノードとの間に直列に接続され、内部電源電位の所定電位からのずれに応じて電流駆動能力が制御される電流制御トランジスタおよび所定電位と内部電源電位との電位差が所定電圧よりも大きいと導通状態とされるデジタル制御ドライバトランジスタとを有する内部電源電位発生回路を備える。
【００２２】
好ましくは、電流制御トランジスタは、ｐチャネルＭＯＳトランジスタで構成される。
【００２３】
内部電源電位発生回路は、好ましくは、さらに、内部電源電位が所定電位よりも高いと電流制御トランジスタのゲートを充電し、低いと電流制御トランジスタのゲートを放電するアナログチャージポンプ回路と、内部電源電位が所定電位から所定電圧だけ高い電位よりも高いと電流制御トランジスタのゲートを充電し、内部電源電位が所定電位から所定電圧だけ低い電位よりも低いと前記電流制御トランジスタのゲートを放電するデジタルチャージポンプ回路とを有する。
【発明の効果】
【００２４】
電源電位ノードと内部電位ノードとの間に直列にドライバトランジスタと電流制御トランジスタとを接続し、電源電位ノードから内部電位ノードに電流を流すか否かは、ドライバトランジスタに、電源電位ノードから内部電位ノードに流す電流の大きさの調整は電流制御トランジスタにそれぞれ役割を分担させることにより、オーバーシュートおよびアンダーシュートを抑制することができ、安定した内部電位を得ることが出来る。
【００２５】
また、内部電源電位の所定の電位からのずれに応じて電流供給ノードに電流を供給することにより、内部電源電位が所定電位から低いほうへずれる傾向の強い時には電流供給ノードに供給する電流を多くし、高いほうへずれる傾向の強い時には電流供給ノードに供給する電流を少なくすることにより、内部電源電位の所定電位からのずれを少なくすることができ、安定した内部電源電位を得ることが出来る。
【００２６】
また、安定した内部電源電位を内部クロック信号同期回路に供給することにより、内部クロック信号の変動を抑制することができ、内部クロック信号が安定して、与えられたクロック信号にロックすることができる。
【００２７】
電源電位ノードと内部電位ノードとの間に直列に、デジタル制御ドライバトランジスタと電流制御トランジスタとを接続し、電源電位ノードから内部電位ノードに電流を流すか否かは、デジタル制御ドライバトランジスタに、電源電位ノードから内部電位ノードに流す電流の大きさの調整は電流制御トランジスタにそれぞれ役割を分担させることにより、オーバーシュートおよびアンダーシュートを抑制することができ、安定した内部電位を得ることが出来る。
【００２８】
また、アナログ制御ドライバトランジスタとデジタル制御ドライバトランジスタとを設けることにより、内部電源電位と所定電位との電位差が大きいとアナログおよびデジタル制御ドライバトランジスタ両者により電流が供給され、急速に内部電源電位を所定電位に近づけることができ、また、内部電源電位と所定電位との差が小さい時には、名ログ制御ドライバトランジスタにより電流制御が行われ、内部電源電位を高精度で所定電位に設定することができ、安定に内部電源電位を所定電位レベルに維持することが出来る。
【００２９】
また、アナログチャージポンプとデジタルチャージポンプとを設けることにより、内部電源電位が所定電位から大きくずれた時には２つのチャージポンプで電流制御トランジスタのゲートを充放電することで高速で電流制御トランジスタのゲート電位を最適値に近づけ、内部電源電位が所定値に近い時にはアナログチャージポンプで電流制御トランジスタのゲーとを充放電する事により、高精度でこのゲート電位を最適値に設定することができ、電流制御トランジスタのゲート電位を常に最適値に維持することができ、安定に内部電源電位を所定電位レベルに維持することが出来る。
【発明を実施するための最良の形態】
【００３０】
実施の形態１．
以下にこの発明の実施の形態１であるSRAM(Static Random Access Memory)が使用されたコンピュータについて、図１から図７に基づいて説明する。図１において100は水晶発振器にから出力される源クロックに基づき外部クロック信号extCLKを発生する外部クロック信号発生回路、200は外部クロック信号発生回路100からの外部クロック信号extCLKに同期して動作するマイクロプロセッサ、300は外部クロック信号発生回路100からの外部クロック信号extCLKおよびマイクロプロセッサからの制御信号CTRL（複数の信号を総称する）を受け、制御信号CTRLに基づき外部クロック信号extCLKに同期してマイクロプロセッサから与えられたアドレス信号Ai に対応したメモリセルに記憶されたデータをデータDj として出力したり、マイクロプロセッサから与えられたデータDj をアドレス信号Ai に対応したメモリセルに記憶するSRAMである。
【００３１】
SRAM300において、310aは外部電源電位ノード300aに与えられる外部電源電位extVCC(5V)およびもう接地電位ノード300bに与えられるもう１つの外部電源電位である接地電位GND(0V)を受け、内部電源電位ノード300cに内部電源電位intVCC(3V)を出力する内部電源電位発生回路（図２）、310bは外部電源電位extVCCおよび接地電位GNDを受け、クロック用内部電源電位ノード300dに内部電源電位intVCCを出力するクロック用内部電源電位発生回路で、この実施の形態１では内部電源電位発生回路310aと同じ回路にしている。、320はクロック用内部電源電位ノード300dからクロック用内部電源電位を受けて駆動し、内部クロック信号intCLK,φ1,φ2 を出力し、内部クロック信号intCLKを外部クロック信号extCLKに同期させる内部クロック信号同期回路（図３）で、この実施の形態１ではPLL回路により構成されている。
【００３２】
330はアドレス信号Ai および内部クロック信号同期回路320からの内部クロック信号intCLKを受け、内部クロック信号intCLKのＬレベルからＨレベルへの変化時にアドレス信号Ai をラッチして内部アドレス信号intAi として出力し、アドレス信号Ai を受ける回路の電流をカットオフする入力バッファ、340aは内部アドレス信号intAi および内部クロック信号同期回路320からの内部クロック信号φ1 を受け、内部クロック信号φ1 がＨレベルになると内部アドレス信号intAi に応じたワード線の電位WLを上昇させ、内部クロック信号φ1 がＬレベルになると内部アドレス信号intAi によらず全てのワード線の電位WLを接地電位GNDにする行デコーダ、340bは内部アドレス信号intAi および内部クロック信号同期回路320からの内部クロック信号φ1 を受け、内部クロック信号φ1 がＨレベルになると内部アドレス信号intAi に応じた列選択線の電位CSLを上昇させ、内部クロック信号φ1 がＬレベルになると内部アドレス信号intAi によらず全ての列選択線の電位CSLを接地電位GNDにする列デコーダである。
【００３３】
350はメモリセルアレイで、複数行および複数列に配置され、それぞれが１ビットのデータを記憶する複数のメモリセル351と、複数行に配置されそれぞれが対応した行に配置された複数のメモリセルに接続される複数のワード線352と、複数列に配置されそれぞれが対応した列に配置された複数のメモリセルに接続され、ビット線353aおよび353bを有する複数のビット線対353と、各ビット線対353に接続され、内部クロック信号同期回路320から出力される内部クロック信号φ1 を受け、内部クロック信号φ1 がＬレベルになるとビット線対の電位BL,/BLを内部電源電位intVCCにイコライズするビット線イコライズ回路354を有している。
【００３４】
そして、メモリセル351は内部電源電位ノード300cと記憶ノード351aとの間に接続され、ポリシリコンで形成された高負荷抵抗またはゲートが記憶ノード351bに接続されるｐチャネル負荷トランジスタからなる負荷素子351cと、内部電源電位ノード300cと記憶ノード351bとの間に接続され、ポリシリコンで形成された高負荷抵抗またはゲートが記憶ノード351aに接続されるｐチャネル負荷トランジスタからなる負荷素子351dと、記憶ノード351aと接地電位ノード300bとの間に接続され、ゲートが記憶ノード351bに接続されるｎチャネルドライバトランジスタ351eと、記憶ノード351bと接地電位ノード300bとの間に接続され、ゲートが記憶ノード351aに接続されるｎチャネルドライバトランジスタ351fと、ビット線353aと記憶ノード351aとの間に接続され、ゲートがワード線352に接続されるｎチャネルアクセストランジスタ351gと、ビット線353bと記憶ノード351bとの間に接続され、ゲートがワード線352に接続されるｎチャネルアクセストランジスタ351hとを有する。
【００３５】
さらに、ビット線イコライズ回路354は内部電源電位ノード300cとビット線353aとの間に接続され、ゲートに内部クロック信号φ1 を受け、この内部クロック信号φ1 がＬレベルになると導通状態となるプリチャージトランジスタ354aと、内部電源電位ノード300cとビット線353bとの間に接続され、ゲートに内部クロック信号φ1 を受け、この内部クロック信号φ1 がＬレベルになると導通状態となるプリチャージトランジスタ354bと、ビット線353aとビット線353bとの間に接続され、ゲートに内部クロック信号φ1 を受け、この内部クロック信号φ1 がＬレベルになると導通状態となるイコライズトランジスタ354cとを有している。
【００３６】
360はライトイネーブル信号/WEやアウトプットイネーブル信号/OEなどの制御信号CTRLを受け、読み出し／書き込み制御信号R/Wを出力する制御回路、370は入出力回路で、Ｉ／Ｏ線371aおよび371bからなるＩ／Ｏ線対371と、各ビット線対353とＩ／Ｏ線対371との間に接続され、列デコーダ340bからの列選択信号CSLを受け、Ｈレベルにされた列選択信号CSLに応じたビット線対353とＩ／Ｏ線対371とを接続するＩ／Ｏゲート回路372と、Ｉ／Ｏ線対371に接続され、内部クロック信号同期回路320から出力される内部クロック信号φ2 および制御回路360からの読み出し／書き込み制御信号R/Wを受け、読み出し／書き込み制御信号R/Wが読み出しを示し、かつ内部クロック信号φ2 がＬレベルになると活性化してＩ／Ｏ線対371に生じた電位差を増幅したデータRDj を出力し、それ以外は非活性化されているセンスアンプ373と、データWDj および制御回路360からの読み出し／書き込み制御信号R/Wを受け、読み出し／書き込み制御信号R/Wが書き込みを示すとデータWDj に応じた電位差をＩ／Ｏ線対371に与える書き込み回路374とを有する。
【００３７】
そして、Ｉ／Ｏゲート回路372はビット線353aとＩ／Ｏ線371aとの間に接続され、ゲートに列デコーダ340bからの列選択信号CSLを受けるトランジスタ372aと、ビット線353bとＩ／Ｏ線371bとの間に接続され、ゲートに列デコーダ340bからの列選択信号CSLを受けるトランジスタ372bとを有している。
【００３８】
380はセンスアンプ373からのデータRDj に応じたデータDj を読み出しデータとして出力したり、書き込みデータとして与えられたデータDj に応じたデータWDj を書き込み回路374に与える入出力バッファで、制御回路360からの読み出し／書き込み信号R/W、内部クロック信号同期回路320から出力される内部クロック信号φ2 を受け、読み出し／書き込み信号R/Wが読み出しを示すとき、内部クロック信号φ2 がＬレベルであるとセンスアンプ373からのデータRDj に応じたデータDj を読み出しデータとして出力し、ＨレベルであるとデータRDj をラッチしてデータDj を保持する。。また、読み出し／書き込み信号R/Wが書き込みを示すとき、データDj を書き込みデータとして取り込み、このデータDj に応じたデータWDj を出力する。
【００３９】
図２は内部電源電位発生回路310aを示す回路図である。図２において311は電流供給ノード312から電流を受け、内部電源電位intVccを定電圧の基準電位Vref にするように動作する定電圧回路で、外部電源電位extVCCおよび接地電位GNDを受け、この外部電源電位extVCCの変動によらない基準電位(3V)を出力する基準電位発生回路313と、基準電位発生回路313からの基準電位Vref および比較電位となる内部電源電位intVccを受け、内部電源電位intVccが基準電位Vref よりも低いとＬレベル、内部電源電位intVccが基準電位Vref よりも高いとＨレベルとなるドライバ制御信号DRVを出力する差動増幅回路314と、電流供給ノード312と内部電源電位ノード300cとの間に接続され、ゲートがドライバ制御信号DRVが出力される差動増幅回路314の出力ノード314aに接続されるｐチャネルドライバトランジスタ315とを有している。
【００４０】
基準電位発生回路313は外部電源電位ノード300aと基準電位Vref が出力される基準電位ノード313aとの間に外部電源電位extVccの変動によらない一定電流を流す定電流回路313bと、基準電位ノード313aと接地電位ノード300bとの間に接続される抵抗素子313cとを有しており、定電流回路313bは外部電源電位ノード300aとノード313baとの間に接続され、ゲートがノード313bbとの間に接続されるｐチャネルＭＯＳトランジスタ313bcと、ノード313baと接地電位ノード300bとの間に接続され、ゲートがノード313bdに接続されるｎチャネルＭＯＳトランジスタ313beと、外部電源電位ノード300aとノード313bbとの間に接続される抵抗素子313bfと、ノード313bbとノード313bdとの間に接続され、ゲートがノード313baに接続されるｐチャネルＭＯＳトランジスタ313bgと、ノード313bdと接地電位ノード300bとの間に接続され、ゲートがノード313bdに接続されるｎチャネルＭＯＳトランジスタ313bhと、外部電源電位ノード300aと基準電位ノード313aとの間に接続され、ゲートがノード313bbに接続されるｐチャネルＭＯＳトランジスタ313biとを有している。
【００４１】
差動増幅回路314は外部電源電位ノード300aとドライバ制御信号DRVを出力する出力ノード314aとの間に接続され、ゲートがノード314bに接続されるｐチャネルＭＯＳトランジスタ314cと、ノード314aとノード314dとの間に接続されゲートに基準電位Vref を受けるｎチャネルＭＯＳトランジスタ314eと、外部電源電位ノード300aとノード314bとの間に接続され、ゲートがノード314bに接続されるｐチャネルＭＯＳトランジスタ314fと、ノード314bとノード314dとの間に接続されゲートに内部電源電位intVccを受けるｎチャネルＭＯＳトランジスタ314gと、ノード314dと接地電位ノード300bとの間に接続され、ゲートが外部電源電位ノード300aに接続されるｎチャネルＭＯＳトランジスタ314hとを有している。
【００４２】
316は内部電源電位intVccの所定電位である基準電位Vref からのずれに応じて、内部電源電位intVccの基準電位Vref に対するアンダーシュートおよびオーバーシュートが最小値になるように電流供給ノード312に電流を供給する電流供給回路で、外部電源電位ノード300aと電流供給ノード312との間に接続されるｐチャネル電流制御トランジスタ316aと、基準電位発生回路313からの基準電位Vref および内部電源電位intVccを受け、内部電源電位intVccの基準電位Vref に対するアンダーシュートが大きくなると電流制御トランジスタ316aのゲートを放電し、オーバーシュートが大きくなると電流制御トランジスタ316aのゲートを充電する電流制御回路316bとを有する。
【００４３】
電流制御回路316bは内部電源電位intVccおよび基準電位Vref を受け、内部電源電位intVccが基準電位Vref よりも高いとＬレベル、低いとＨレベルの信号を出力し、定電圧回路311における差動増幅回路314と同じ構成の差動増幅回路316baおよび316bbを有する比較回路316bcと、外部電源電位ノード300aと電流制御トランジスタ316aのゲートに接続されるノード316bdとの間に接続され、ゲートが差動増幅回路316baの出力に接続されるｐチャネルＭＯＳトランジスタ316beおよびノード316bdと接地電位ノード300bとの間に接続されるｎチャネルＭＯＳトランジスタ316bfを有するチャージポンプ回路316bgと、ノード316bdと接地電位ノード300bとの間に接続されるキャパシタ316bhを有するループフィルタ316biとを有する。
【００４４】
次に図２に示された内部電源電位発生回路の動作について説明しておく。外部電源電位extVccが5V±2V程度であれば基準電位発生回路313から出力される基準電位Vref は外部電源電位extVccの変動によらず3Vとなる。差動増幅回路314はこの基準電位Vref と内部電源電位intVccを受け、内部電源電位ノード300cに接続されているデコーダ340aおよび340bやメモリセル351などの内部回路が動作して電流を消費することで内部電源電位intVccが基準電位Vref よりも低下（アンダーシュート）すると、出力ノード314aから出力されるドライバ制御信号DRVを低下させドライバトランジスタ315を導通状態にする。このドライバトランジスタ315が導通することによって電流供給ノード312から内部電源電位ノード300cに電流が流れ、内部電源電位intVccが上昇する。そして、内部電源電位ノード300cに電流が流れ込むことによって内部電源電位intVccが基準電位Vref を越えてこの基準電位Vref よりも高くなると（オーバーシュート）、差動増幅回路314はドライバ制御信号DRVを上昇させドライバトランジスタを非導通状態にする。すると、内部電源電位intVccはデコーダ340aおよび340bやメモリセル351などの内部回路により消費されて低下していく。従って、電流供給ノード312に供給される電流が小さければ基準電位Vref よりも低下した内部電源電位intVccがなかなか上昇せずアンダーシュートが大きくなり、電流供給ノード312に供給電流が小さければ内部電源電位intVccに流れ込む電流が大きくなりオーバーシュートが大きくなる。
【００４５】
図３は電流供給回路316のアンダーシュートが大きくなった時の動作を示すタイミング図で、まず、内部電源電位intVccのアンダーシュートが図３の（ａ）のｔ1 からｔ2 の期間に示すように大きくなると、比較回路316bcにおける差動増幅回路316baおよび316bbからの出力電位Va が図３の（ｂ）に示すように長期間Ｈレベルとなり、チャージポンプ回路316bgにおけるｐチャネルＭＯＳトランジスタ316beが非導通状態、ｎチャネルＭＯＳトランジスタ316bfが導通状態となる期間が長くなり、電流制御トランジスタ316aのゲート電位Vg が図３の（ｃ）に示すように大きく低下し、これによって電流制御トランジスタ316aを介して電流供給ノード312に供給される電流Is が図３の（ｄ）に示すように大きくなり、内部電源電位intVccのアンダーシュートが図３の（ａ）の時刻ｔ3 からｔ4 の期間に示すように抑制される。なお、時刻ｔ2 以降は差動増幅回路316baおよび差動増幅回路316bbの出力VaのＬレベルおよびＨレベルになる期間が図３の（ｂ）に示すように同程度に短くなるので、電流制御トランジスタ316aのゲート電位Vg および供給電流Is はそれぞれ図３の（ｃ）および（ｄ）に示すようにほとんど変化しなくなる。
【００４６】
図４は電流供給回路316のオーバーシュートが大きくなった時の動作を示すタイミング図で、まず、内部電源電位intVccのオーバーシュートが図４の（ａ）のｔ1 からｔ2 の期間に示すように大きくなると、比較回路316bcにおける差動増幅回路316baおよび316bbからの出力電位Va が図４の（ｂ）に示すように長期間Ｌレベルとなり、チャージポンプ回路316bgにおけるｐチャネルＭＯＳトランジスタ316beが導通状態、ｎチャネルＭＯＳトランジスタ316bfが非導通状態となる期間が長くなり、電流制御トランジスタ316aのゲート電位Vg が図４の（ｃ）に示すように大きく上昇し、これによって電流制御トランジスタ316aを介して電流供給ノード312に供給される電流Is が図４の（ｄ）に示すように大きくなり、内部電源電位intVccのオーバーシュートが図４の（ａ）の時刻ｔ3 からｔ4 の期間に示すように抑制される。なお、時刻ｔ2 以降は差動増幅回路316baおよび差動増幅回路316bbの出力VaのＬレベルおよびＨレベルになる期間が図４の（ｂ）に示すように同程度に短くなるので、電流制御トランジスタ316aのゲート電位Vg および供給電流Is はそれぞれ図４の（ｃ）および（ｄ）に示すようにほとんど変化しなくなる。
【００４７】
図５は内部クロック信号同期回路320を示す回路図である。図５において321は外部クロック信号extCLKが与えられる外部クロック信号入力ノード321aおよび内部クロック信号入力ノード321bを有し、内部クロック信号intCLKと外部クロック信号extCLKとの周波数および位相のずれに応じた比較信号/UPおよびDOWNを出力する位相比較回路で、比較信号/UPを内部クロック信号intCLKの周波数が外部クロック信号extCLKの周波数よりも大きいときまたは内部クロック信号intCLKの位相が外部クロック信号extCLKの位相よりも早いときＨレベルに、内部クロック信号intCLKの周波数が外部クロック信号extCLKの周波数よりも小さいときまたは内部クロック信号intCLKの位相が外部クロック信号extCLKの位相よりも遅いときＬレベルにし、比較信号DOWNを内部クロック信号intCLKの周波数が外部クロック信号extCLKの周波数よりも大きいときまたは内部クロック信号intCLKの位相が外部クロック信号extCLKの位相よりも早いときＨレベルに、内部クロック信号intCLKの周波数が外部クロック信号extCLKの周波数よりも小さいときまたは内部クロック信号intCLKの位相が外部クロック信号extCLKの位相よりも遅いときＬレベルにする。
【００４８】
322は位相比較回路321からの比較信号/UPおよびDOWNを受け、比較信号/UPがＬレベルで比較信号DOWNがＬレベルのときは充放電ノード322aに電荷を供給し、比較信号/UPがＨレベルで比較信号DOWNがＨレベルのときは充放電ノード322aから電荷を引き抜くチャージポンプ回路で、内部電源電位ノード300cとノード322bとの間に定電流を流し、内部電源電位発生回路310aの基準電位発生回路313における定電流回路313bと同じ構成の定電流回路322cと、ノード322bと充放電ノード322aとの間に接続され、ゲートに位相比較回路321からの比較信号/UPを受けるｐチャネルＭＯＳトランジスタ322dと、充放電ノード322aとノード322eとの間に接続され、ゲートに位相比較回路321からの比較信号DOWNを受けるｎチャネルＭＯＳトランジスタ322fと、ノード322eと接地電位300bとの間に定電流を流し、定電流回路322cと同じ構成の定電流回路322gとを有している。
【００４９】
323は充放電ノード322aの電位が上昇すると低下するｐチャネル電流制御信号Vp および電流制御信号充放電ノード322aの電位が上昇すると上昇するｎチャネル電流制御信号Vn を出力する電流制御回路で、充放電ノード322aに接続されるノード323aとノード323bとの間に接続され、充放電ノード322aの電位を受けてこの電位に応じた電位をノード323bに出力するループフィルタ323cと、ノード323bに接続され、ループフィルタ323cを介して充放電ノード322aに接続される第１の入力ノード323da、第２の入力ノード323dbおよび増幅出力ノード323dcを有し、第２の入力ノード323dbの電位と第１の入力ノード323daの電位差を増幅したｐチャネル電流制御信号Vp を増幅出力ノード323dcに出力するオペアンプ323dと、ｐチャネル電流制御信号Vp を受けてこのｐチャネル電流制御信号Vp に応じたフィードバック電位Vf をオペアンプ323dの第２の入力ノード323dbに与え、オペアンプ323dとでｐチャネル電流制御信号Vp を制御するｐチャネル電流制御回路323eと、ｐチャネル電流制御信号Vp を受けてこのｐチャネル電流制御信号Vp に応じたｎチャネル電流制御信号Vn を出力するｎチャネル電流制御回路323fとを有している。
【００５０】
ループフィルタ323cはノード323aとノード323bとの間に接続された抵抗素子323caと、ノード323bとノード323cbとの間に接続された抵抗素子323ccと、ノード323cbと接地電位ノード300bとの間に接続されるキャパシタ323cdとを有している。また、オペアンプ323dは内部電源電位発生回路310aにおける差動増幅回路314と同じ構成となっている。また、ｐチャネル電流制御回路323eはクロック用内部電源電位ノード300dとフィードバック電位Vf が出力され、オペアンプ323dの第２の入力ノード323dbに接続されるノード323eaとの間に接続され、ゲートがオペアンプ323dの増幅出力ノード323dcに接続されるｐチャネルＭＯＳトランジスタ323ebと、ノード323eaに接続されるノード323ecと接地電位ノード300bとの間に接続される抵抗素子323edと、ノード323eaと接地電位ノード300bとの間に接続されるキャパシタ323eeとを有している。さらに、ｎチャネル電流制御回路323fはクロック用内部電源電位ノード300dとｎチャネル電流制御信号Vn が出力されるノード323faとの間に接続され、ゲートがオペアンプ323dにおける増幅出力ノード323dcに接続されるｐチャネルＭＯＳトランジスタ323fbと、ノード323faと接地電位ノード300bとの間に接続され、ゲートがノード323faに接続されるｎチャネルＭＯＳトランジスタ323fcとを有している。
【００５１】
324はクロック用内部電源電位ノード300dからの内部電源電位intVccにより駆動され、ｐチャネル電流制御信号Vp およびｎチャネル電流制御信号Vn を受け、このｐチャネル電流制御信号Vp およびｎチャネル電流制御信号Vn により駆動電流が制御され、駆動電流が大きいと周波数が大きくなり、駆動電流が小さいと周波数が小さくなる内部クロック信号intCLKを位相比較回路321における内部クロック信号入力ノード321bに接続される内部クロック信号出力ノード325に出力する内部クロック信号発生回路で、ｐチャネル電流制御信号Vp およびｎチャネル電流制御信号Vn により駆動電流が制御される3段のインバータ324aからなるリングオシレータにより構成されている。
【００５２】
そして、インバータ324aはクロック用内部電源電位ノード300dとノード324aaとの間に接続され、ゲートがオペアンプ323dにおける増幅出力ノード323dcに接続されるｐチャネル電流制御トランジスタ324abと、ノード324aaとノード324acとの間に接続され、ゲートがノード324adに接続されるｐチャネルＭＯＳトランジスタ324aeと、ノード324acとノード324afとの間に接続され、ゲートがノード324adに接続されるｎチャネルＭＯＳトランジスタ324agと、ノード324afとノード300bとの間に接続され、ゲートがｎチャネル電流制御回路323fにおけるノード323faに接続されるｎチャネル電流制御トランジスタ324ahとを有している。
【００５３】
次に図５に示された内部クロック信号同期回路320の動作について説明しておく。まず、内部クロック信号intCLKの周波数が外部クロック信号extCLKの周波数よりも大きいときまたは内部クロック信号intCLKの位相が外部クロック信号extCLKの位相よりも早いときは、位相比較回路321が比較信号/UPおよびDOWNをＨレベルにする。するとこの信号を受けるチャージポンプ回路322におけるｐチャネルＭＯＳトランジスタ322dが非導通状態、ｎチャネルＭＯＳトランジスタ322fが導通状態となり、充放電ノード322aから電荷が引き抜かれ、これによってループフィルタ323cを介してノード323bの電位が低下し、オペアンプ323dにおける第１の入力ノード323daの入力電位Vinが低下する。すると、オペアンプ323dはフィードバック電位Vf が入力電位Vinに等しくなるようにｐチャネル電流制御信号Vp を上昇させる。また、ｐチャネル電流制御信号VP を受けるｎチャネル電流制御回路323fにおけるｐチャネルＭＯＳトランジスタ323fbに流れる電流は小さくなり、ノード323faから出力されるｎチャネル電流制御信号Vn が低下していき、ｎチャネルＭＯＳトランジスタ323fcに流れる電流がｐチャネルＭＯＳトランジスタ323fbを流れる電流に等しくなるレベルでｎチャネル電流制御信号Vn が落ち着く。
【００５４】
さらに、ｐチャネル電流制御信号VP が上昇してｎチャネル電流制御信号Vn が低下したのを受けて、内部クロック信号発生回路324の各インバータ324aにおけるｐチャネル電流制御トランジスタ324abおよびｎチャネル電流制御トランジスタ324ahに流れる電流が小さくなり、これによりインバータ324aの遅延時間が大きくなる。その結果、内部クロック信号発生回路324から出力される内部クロックintCLKの周波数が小さくなり、また、周波数が小さくなることによって次の周期のクロックが遅れて発生されて位相の進みが戻される。
【００５５】
次に、内部クロックintCLK周波数が外部クロックextCLKの周波数よりも小さいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも遅いときは位相比較回路321が比較信号/UPおよびDOWNをＬレベルにする。するとこの信号を受けるチャージポンプ回路322におけるｐチャネルＭＯＳトランジスタ322dが導通状態、ｎチャネルＭＯＳトランジスタ322fが導通状態となり、充放電ノード322aに電荷が充電され、これによってループフィルタ323cを介してノード323bの電位が上昇し、オペアンプ323dにおける第１の入力ノード323daの入力電位Vinが上昇する。すると、オペアンプ323dはフィードバック電位Vf が入力電位Vinに等しくなるようにｐチャネル電流制御信号Vp を低下させる。また、ｐチャネル電流制御信号VP を受けるｎチャネル電流制御回路323fにおけるｐチャネルＭＯＳトランジスタ323fbに流れる電流は大きくなり、ノード323faから出力されるｎチャネル電流制御信号Vn が上昇していき、ｎチャネルＭＯＳトランジスタ323fcに流れる電流がｐチャネルＭＯＳトランジスタ323fbを流れる電流に等しくなるレベルでｎチャネル電流制御信号Vn が落ち着く。
【００５６】
さらに、ｐチャネル電流制御信号VP が低下してｎチャネル電流制御信号Vn が上昇したのを受けて、内部クロック信号発生回路324の各インバータ324aにおけるｐチャネル電流制御トランジスタ324abおよびｎチャネル電流制御トランジスタ324ahに流れる電流が大きくなり、これによりインバータ324aの遅延時間が小さくなる。その結果、内部クロック信号発生回路324から出力される内部クロックintCLKの周波数が大きくなり、また、周波数が大きくなることによって次の周期のクロックが早めに発生されて位相の遅れが取り戻される。
【００５７】
ここで、ｐチャネル電流制御トランジスタ324abおよびｎチャネル電流制御トランジスタ324ahに流れる電流は、ｎチャネル電流制御回路323fにより等しくなっており、また、ｐチャネル電流制御トランジスタ324abに流れる電流はｐチャネル電流制御トランジスタ323eにおけるｐチャネルＭＯＳトランジスタ323ebとゲートに受ける電位Vp が等しいため、このｐチャネルＭＯＳトランジスタ323ebに流れる電流に等しい。このｐチャネルＭＯＳトランジスタ323ebに流れる電流は抵抗値Rの抵抗素子323edに流れる電流Iに等しく、この抵抗素子323edの両端にかかる電圧はノード323eaのフィードバック電位Vf がオペアンプ323dにおける第１の入力ノード323daに与えられる入力電位Vinに等しくされるのでVinとなるため、I=Vin/Rとなり、この電流の入力電位Vinの変化に対する変化量は1/Rに比例するため、抵抗値Rを十分大きくすれば入力電位Vinが大きく変化しても電流Iの変化量はわずかで、内部クロック信号intCLKの制御が容易になるとともに、外部クロック信号extCLKにロックされた後のジッタが小さくなる。
【００５８】
いま、比較のために、チャージポンプ回路322の出力ノード322aを、直接ループフィルタ323cを介してリングオシレータで構成される内部クロック信号発生回路324のインバータのＰＭＯＳトランジスタに対する電流制御信号Ｖｐとして利用することを考る。この場合、内部クロック発生回路324のインバータのＭＯＳトランジスタのゲート電位によりＭＯＳトランジスタを流れる電流の変化が最も大きいゲート電位依存性を有する領域（線形領域）を利用して、リングオシレータの各インバータのＭＯＳトランジスタの駆動電流を制御する事になる。この構成の場合、チャージポンプ回路322の出力信号の変化に従ってリングオシレータの各インバータの駆動電流が変化するため、外部クロック信号に対して同期を取る際のリングオシレータのインバータの動作電流が、少しのチャージポンプ回路の出力信号の変化で変動することになり、外部クロック信号に対する内部クロック信号のずれ（ジッタ）が大きくなり、安定に内部クロック信号を生成することができなくなり、また、外部クロック信号に対する同期引込み時において内部クロック信号の変化が大きいと、内部クロック信号の位相／周波数調整が容易ではなく、高速で同期引込みをすることができなくなり、また、ジッタも大きくなる。
【００５９】
このような問題を解決するために、図５に示されるように、オペアンプ323d、ＭＯＳトランジスタ323eb、および抵抗素子323edを利用してフィードバック制御を行って電流制御信号を生成するものである。以下に説明するように、フィードバック制御および抵抗素子323ed両者が意味を有している。ノード323eaの電位は、抵抗素子323edの抵抗値とトランジスタ323ebが駆動する電流量で決定される。オペアンプ323dの動作によりループフィルタ323cの出力ノード323bとフィードバックノード323eaとがバーチャルショートされるため、このノード323eaのフィードバック電位Vfはループフィルタ323cの出力電位Vinと等しくなる。
【００６０】
フィードバックノード323eaには、抵抗素子323edが接続されており、この抵抗素子323eaの抵抗値をRとすると、抵抗素子323edに流れる電流Iは、I＝Vf／R＝Vin／Rで表される。この抵抗素子323edに供給される電流Iは、ＭＯＳトランジスタ323ebから供給されており、このＭＯＳトランジスタ323ebを流れる電流が、リングオシレータ（内部クロック信号発生回路324）を構成するインバータの動作電流を決定している。抵抗素子323edの抵抗値Rが大きい場合、入力電位Vinの変化に対して電流Iの変化を小さくすることができる。リングオシレータを流れる電流の大きさは、外部クロック信号と内部クロック信号との位相／周波数差に応じて調整され、内部クロック信号が外部クロック信号に完全に同期している場合には、リングオシレータを流れる電流量は、リングオシレータの動作特性で決定される。しかしながら、以下に図６を参照して説明するように、本願図６を参照して説明しておりますように、同期引込みおよび同期確立までにリングオシレータの発振周期を変更する必要があり、この動作時に外部クロック信号と内部クロック信号との差に応じて電流量を調整する必要があり、リングオシレータの動作特性に応じてこの動作時の電流量を一意的に決定することはできません。
【００６１】
このリングオシレータの発振周期を変更する際に、外部クロック信号と内部クロック信号との小さな差に対してリングオシレータの動作電流Ｉが大きく変化した場合、内部クロック信号の位相が大きく変化し、過剰制御となり、内部クロック信号の外部クロック信号に対する同期確立を高速で行うことが出来なくなります。審査官殿が、「電流の変化がわずかであることと制御が容易であることの関係が不明である」と述べられておりますが、この制御の意味は、「内部クロック信号の位相制御を細かいステップで正確に行うことができないこと」を示しており、外部クロック信号の少しの変動に対して内部クロック信号が大きく変化すると内部クロック信号のジッタが大きくなり、安定な内部クロック信号を生成することができなくなる。抵抗素子323edを利用して、入力電位Vinに対するリングオシレータの動作電流Iの変化を小さくすることにより、内部クロック信号の位相／周波数の入力電位に対する依存性を小さくすることができ、細かいステップで内部クロック信号の位相／周波数を制御することができ、ジッタを低減することができる。
【００６２】
また、チャージポンプ回路322の出力信号を受けるループフィルタ323cの出力信号で直接リングオシレータの動作電流を制御する場合、ループフィルタ323cの出力信号（入力電位Vin）がハイレベルとなり、ループフィルタ323cの出力ノード323daの電位が電源電位からみてＰＭＯＳトランジスタのしきい値電圧レベルとなると、ＰＭＯＳトランジスタは、電流をほとんど流さなくなり、リングオシレータは事実上発振動作を停止し、内部クロック信号を生成するクロック同期回路としての機能が損なわれることになる。これに対しまして、図５に示すように、オペアンプ323dとＭＯＳトランジスタ323ebと、抵抗素子323edとを利用することにより、このような状態でも、オペアンプ323dおよびＭＯＳトランジスタ323ebで構成されるフィードバックループにおいて、フィードバック電位Vfが、入力電位Vinに等しくなるように制御が行われ、ＭＯＳトランジスタ323ebを介して電流を供給することができ、ＭＯＳトランジスタのしきい値電圧に左右されることなくリングオシレータに動作電流を供給して、発振動作を行わせることができる。すなわち、フィードバック電位Vfが0Vにならない限り、リングオシレータに電流を供給することができ、ループフィルタの出力電位を直接利用してリングオシレータの動作電流を制御する構成に較べて、同期可能周波数範囲を広くすることができるという効果を奏する。
【００６３】
図６は内部クロック信号同期回路320の動作を示すタイミング図で、まず、図６の（ａ）および（ｂ）に示すように時刻ｔ1 の寸前では外部クロック信号extCLKおよび内部クロック信号intCLKが共にＬレベルで同じレベルとなっているので位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにしており、チャージポンプ回路322は充放電ノード322aを充放電しない。そして、図６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＨレベルに立ち上がる時刻ｔ2 よりも早く内部クロック信号intCLKが時刻ｔ1 で立ち上がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322におけるｎチャネルＭＯＳトランジスタ322fが導通状態となり、充放電ノード322aから電荷が引き抜かれ、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように上昇させ、これにより内部クロック信号の周波数が小さくなる。
【００６４】
そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ2 で立ち上がると、外部クロック信号extCLKと内部クロック信号intCLKが共にＨレベルとなるので位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ3 で立ち下がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が遅れていることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＬレベルにされ、比較信号DOWNは図６の（ｄ）に示すようにＬレベルのままとなる。すると、チャージポンプ回路322におけるｐチャネルＭＯＳトランジスタ322bが導通状態となり、充放電ノード322aに電荷が充電され、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように低下させ、これにより内部クロック信号intCLKの周波数が大きくなり、この内部クロック信号intCLKは図６の（ｂ）に示すように時刻ｔ4 で立ち下がる。すると、外部クロック信号extCLKおよび内部クロック信号intCLKは共にＬレベルとなるので、位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。
【００６５】
そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ5 で立ち上がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が遅れていることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＬレベルにされ、比較信号DOWNは図６の（ｄ）に示すようにＬレベルのままとなる。すると、再びチャージポンプ回路322により充放電ノード322aに電荷が充電され、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように低下させ、これにより内部クロック信号intCLKの周波数がさらに大きくなり、この内部クロック信号intCLKは図６の（ｂ）に示すように時刻ｔ6 で立ち上がる。すると、外部クロック信号extCLKおよび内部クロック信号intCLKは共にＨレベルとなるので、位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。
【００６６】
そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ7 で立ち下がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が遅れていることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＬレベルにされ、比較信号DOWNは図６の（ｄ）に示すようにＬレベルのままとなる。すると、再びチャージポンプ回路322により充放電ノード322aに電荷が充電され、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように低下させ、これにより内部クロック信号intCLKの周波数がさらに大きくなり、この内部クロック信号intCLKは図６の（ｂ）に示すように時刻ｔ8 で立ち上がる。すると、外部クロック信号extCLKおよび内部クロック信号intCLKは共にＬレベルとなるので、位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。
【００６７】
そして、図６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＬレベルに立ち下がる時刻ｔ12よりも早く内部クロック信号intCLKが時刻ｔ11で立ち下がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322により充放電ノード322aから電荷が引き抜かれ、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように上昇させ、これにより内部クロック信号の周波数が小さくなる。そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ12で立ち下がると、外部クロック信号extCLKと内部クロック信号intCLKが共にＬレベルとなるので位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。
【００６８】
そして、図６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＨレベルに立ち上がる時刻ｔ14よりも早く内部クロック信号intCLKが時刻ｔ13で立ち上がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322により充放電ノード322aから電荷が引き抜かれ、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように上昇させ、これにより内部クロック信号の周波数が小さくなる。そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ12で立ち下がると、外部クロック信号extCLKと内部クロック信号intCLKが共にＬレベルとなるので位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。
【００６９】
そして、図６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＬレベルに立ち下がる時刻ｔ16よりも早く内部クロック信号intCLKが時刻ｔ15で立ち下がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322により充放電ノード322aから電荷が引き抜かれ、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように上昇させ、これにより内部クロック信号の周波数が小さくなる。そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ16で立ち下がると、外部クロック信号extCLKと内部クロック信号intCLKが共にＬレベルとなるので位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。
【００７０】
以上のように内部クロック信号intCLKが外部クロック信号extCLKに同期されると（ロックインされると）、図６における時刻ｔ17以降に示されるように比較信号/UPおよびDOWNはほとんど活性化されず、図６の（ｃ）および（ｄ）にそれぞれ示すように外部クロック信号extCLKの立ち上がりおよび立ち下がりでわずかに活性化されるだけで、従ってチャージポンプ回路322による充放電ノード322aの充放電はほとんど行われず、電流制御回路323から出力されるｐチャネル電流制御信号Vp もほとんど変化せずほぼ一定となる。
【００７１】
次に、SRAM300の読み出し動作について図７に基づき説明する。従ってマイクロプロセッサ200から与えられる制御信号CTRLは読み出しを示している。また、ここでは、内部クロック信号intCLKは既に内部クロック信号同期回路320により外部クロック信号extCLKにロックインされているとする。まず、アドレス信号Ai が図７の（ｄ）に示すようにアドレスadd0にされ、内部クロック信号intCLKが図７の（ａ）に示すように時刻ｔ1 でＬレベルからＨレベルに変化すると、この内部クロック信号intCLKを受けるアドレスバッファ330はアドレス信号Ai をラッチして内部アドレス信号intAi として出力し、アドレス信号Ai を受ける回路の電流をカットオフする。
【００７２】
次に、図７の（ｃ）に示すように内部クロック信号φ2 が時刻ｔ2 でＬレベルになると、この内部クロック信号φ2 を受ける入出力バッファ380は以前のアクセスで出力されたデータのラッチを解除し、内部クロック信号φ2 を受けるセンスアンプ373は活性化される。そして、図７の（ｂ）に示すように内部クロック信号φ1 が時刻ｔ3 でＨレベルになると、この内部クロック信号φ1 を受けるビット線イコライズ回路354はビット線対353のイコライズ／プリチャージを中断する。また、内部クロック信号φ1 を受ける行デコーダ340aは活性化して内部アドレス信号intAi に応じたワード線の電位WLを図７の（ｅ）に示すように上昇させ、これによりメモリセル351からビット線対353にデータが読み出され、ビット線対353に電位差が生じる。
【００７３】
また、内部クロック信号φ1 を受ける列デコーダ340bは活性化して内部アドレス信号intAi に応じた列選択信号CSLを図７の（ｆ）に示すように上昇させ、この列選択信号CSLを受けるＩ／Ｏゲート回路372はビット線対353に生じた電位差をＩ／Ｏ線対371に伝達する。すると、センスアンプ373はこのＩ／Ｏ線対371に生じた電位差に応じてＨレベルまたはＬレベルのデータRDj を出力し、入出力バッファ380はこれを受けて図７の（ｇ）に示すようにデータDj をd0にする。また、内部クロック信号φ2 が時刻ｔ4 でＨレベルになると、これを受ける入出力バッファ380はd0を示しているデータDj をラッチし、内部クロック信号φ2 を受けるセンスアンプ373は非活性化される。
【００７４】
そして、内部クロック信号φ1 が図７の（ｂ）に示すように時刻ｔ5 でＬレベルになると、この内部クロック信号φ1 を受ける行デコーダ340aおよび列デコーダ340bは共に非活性化され、全てのワード線352の電位WLが図７の（ｅ）に示されるようにＬレベルとされ、全ての列選択信号CSLが図７の（ｆ）に示すようにＬレベルとされる。また、内部クロック信号φ1 を受けるビット線イコライズ回路354はビット線対353を内部電源電位intVccにイコライズ／プリチャージする。そして、図７の（ｄ）に示すようにアドレス信号Ai が次にアクセスするアドレスadd1にされ、内部クロック信号intCLKが図７の（ａ）に示すように時刻ｔ6 で再びＬレベルからＨレベルに変化すると、時刻ｔ1 から時刻ｔ6 の前のシステムサイクルにおける動作と同様に動作し、d1を示すデータDj が図７の（ｇ）に示すように出力される。
【００７５】
以上のようにこの実施の形態１においては、SRAM300が内部クロック信号同期回路320を備え、この内部クロック信号同期回路320からの内部クロック信号intCLK,φ1,φ2 に応じて、アドレスバッファ330の消費電流をカットオフしたり、行デコーダ340a、列デコーダ340bおよびセンスアンプ373を非活性化しているので１システムサイクル中にずっと動作状態にさせておくよりも消費電力が小さい。
【００７６】
また、内部クロック信号同期回路320が外部電源電位extVCCの変動に比べ変動の少ない内部電源電位intVCCによって駆動されるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になる。また、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【００７７】
また、内部クロック信号同期回路320に内部電源電位intVccを供給するクロック用内部電源電位発生回路310bを他の内部回路に内部電源電位intVccを供給する内部電源電位発生回路310aと分離したので、内部クロック信号同期回路320に供給される内部電源電位intVccは安定し、さらに内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【００７８】
また、内部電源電位発生回路310aおよび310bにおいて、内部電源電位intVccの基準電位Vref に対するアンダーシュートおよびオーバーシュートが小さくなるように電流供給ノード312に電流を供給する電流供給回路316を設けたので、安定した内部電源電位intVCCを得ることができる。
【００７９】
さらに、内部クロック信号同期回路320において、ループフィルタ323cからの入力電位Vinで直接内部クロック信号発生回路324の駆動電流を制御せずにオペアンプ323dから出力されるｐチャネル電流制御信号Vp で制御し、駆動電流が入力電位Vinに比例して変化するので、わずかな入力電位Vinの変化により内部クロック信号発生回路324の駆動電流が大きく変化するのを抑制でき、内部クロック信号intCLKが外部クロック信号extCLKにロックインした後の内部クロック信号intCLKの外部クロック信号extCLKからのずれ（ジッタ）を小さくできる。
実施の形態２．
以下にこの発明の実施の形態２であるSRAM(Static Random Access Memory)が使用されたコンピュータについて、図８から図１１に基づいて説明する。この実施の形態２が実施の形態１と異なる点は、SRAM300の内部クロック信号同期回路320における電流制御回路323の構成である。以下、実施の形態１と同じものには同一符号を付けて説明を省略し、異なる点について説明する。
【００８０】
図８はこの実施の形態２における内部クロック信号同期回路320の回路図を示しており、図８において323gは充放電ノード322aと、ノード323aとの間に接続され外部クロック信号入力ノード321aへの外部クロック信号extCLKの供給が中断されるとそれぞれＨレベルおよびＬレベルとなる保持信号HDおよび/HDを受け、この保持信号HDおよび/HDがそれぞれＨレベルおよびＬレベルになると非導通状態となるトランスファゲートで、充放電ノード322aとノード323aとの間に接続され、ゲートに保持信号HDを受けるｐチャネルＭＯＳトランジスタ323gaおよび充放電ノード322aとノード323aとの間にｐチャネルＭＯＳトランジスタ323gaと並列に接続され、ゲートに保持信号/HDを受けるｎチャネルＭＯＳトランジスタ323gbを有している。従って、オペアンプ323dの第１の入力ノード323daはループフィルタ323cおよびトランスファゲート323gを介して充放電ノード322aに接続されることになる。
【００８１】
また、ｐチャネル電流制御回路323eはノード323eaとノード323ecとの間に接続され、外部クロック信号入力ノード321aへの外部クロック信号extCLKの供給が中断されるとそれぞれＨレベルおよびＬレベルとなる保持信号HDおよび/HDを受け、この保持信号HDおよび/HDがそれぞれＨレベルおよびＬレベルになると非導通状態となり、ノード323eaとノード323ecとの間に接続され、ゲートに保持信号HDを受けるｐチャネルＭＯＳトランジスタ323efおよびノード323eaとノード323ecとの間に接続され、ゲートに保持信号/HDを受けるｎチャネルＭＯＳトランジスタ323egを有するトランスファゲート323ehをさらに備えている。
【００８２】
また、電流制御回路323は外部電源電位extVCCおよび接地電位GNDの投入時に電位が高く、その後電位が低下して低い電位に維持される抵抗値切り換え電位Vr を出力する抵抗値切り換え回路323h（図9、10および11）をさらに備え、ｐチャネル電流制御回路323eにおける抵抗素子がノード323ecと接地電位ノード300bとの間に接続され、ゲートが抵抗値切り換え回路323hからの抵抗値切り換え電位Vr を受けるｎチャネル抵抗用トランジスタ323eiから構成されている。このｎチャネル抵抗用トランジスタ323eiはトランスファゲート323ehを介してオペアンプ323dにおける第２の入力ノード323dbに接続されている。
【００８３】
図９は抵抗値切り換え回路323hの具体的回路を示しており、この抵抗値切り換え回路323hは、抵抗値切り換え電位Vr が出力される出力ノード323haに接続される外部端子323hbを有している。そして、この外部端子323hbに、外部電源電位extVccおよび接地電位GNDの投入時は外部電源電位extVcc(5V)が与えられ、その後外部電源電位よりも低い電位(1V)が与えられる。従って、この抵抗値切換信号Vr をゲートに受ける抵抗用トランジスタ323eiの抵抗値は外部電源電位extVccおよび接地電位GNDの投入時がもっとも小さく、その後大きくされる。
【００８４】
図１０は抵抗値切り換え回路323hの他の具体的回路を示しており、この抵抗値切り換え回路323hは、外部電源電位ノード300aとノード323hcとの間に接続される抵抗323hdと、ノード323hcと出力ノード323haとの間に接続される抵抗323heと、出力ノード323haと接地電位ノード300bとの間に接続される抵抗323hfと、外部電源電位ノード300bとノード323hcとの間に抵抗323hdに並列に接続され、ゲートが外部端子323hgに接続されるｎチャネルＭＯＳトランジスタ323hhと、ノード323hcと出力ノード323haとの間に抵抗323heに並列に接続され、ゲートが外部端子323hiに接続されるｎチャネルＭＯＳトランジスタ323hjとを有している。そして、外部電源電位extVccおよび接地電位GNDの投入時は外部端子323hgおよび323hiに外部電源電位extVccが与えられるため、出力ノード323haから出力される抵抗値切り換え電位Vr はほぼ外部電源電位extVCCとなり、その後、外部端子323hgまたは323hiの一方に外部電源電位extVccが、他方に接地電位GNDが与えられ、出力ノード323haから出力される抵抗値切り換え電位Vr はほぼextVcc/2となり、外部端子323hgおよび323hiに接地電位GNDが与えられ、出力ノード323haから出力される抵抗値切り換え電位Vr はほぼextVcc/3となる。従って、この抵抗値切換信号Vr をゲートに受ける抵抗用トランジスタ323eiの抵抗値は外部電源電位extVccおよび接地電位GNDの投入時がもっとも小さく、その後大きくされる。
【００８５】
図１１は抵抗値切り換え回路323hの他の具体的回路を示しており、この抵抗値切り換え回路323hは、位相比較回路321からの比較信号/UPおよびDOWNを受け、内部クロック信号intCLKが外部クロック信号extCLKにロックされておらず、比較信号/UPおよびDOWNがそれぞれ活性のＬレベルおよびＨレベルになる時間が長いと出力ノード323haから出力される抵抗値切り換え電位Vr をほぼextVCCにし、内部クロック信号intCLKが外部クロック信号extCLKにロックされるにつれて、比較信号/UPおよびDOWNがそれぞれ活性のＬレベルおよびＨレベルになる時間がほとんどなくなってくると抵抗値切り換え電位Vr を低下させていき、Vth(約1V)にする抵抗制御回路323hkと、外部電源電位extVccの立ち上がり時に所定期間出力ノード323haから出力される抵抗値切り換え電位Vr をほぼextVCCにするスタートアップ回路323hmとを有する。
【００８６】
そして、抵抗制御回路323hkは比較信号/UPおよびDOWNを受け、この２つの比較信号が同じレベルであるとＨレベル、異なるレベルであるとＬレベルの信号を出力するexNOR回路323hnと、外部電源電位ノード300aとノード323hpとの間に接続され、チャージポンプ回路322における定電流回路322cと同じ構成の定電流回路323hqと、ノード323hpと出力ノード323haとの間に接続され、ゲートにexNOR回路323hnからの出力を受けるｐチャネルＭＯＳトランジスタ323hrと、出力ノード323haとノード323hsとの間に接続される抵抗素子323htと、ノード323hsと接地電位ノード300bとの間に接続され、ゲートが接地電位ノード300bに接続され、しきい値電圧の絶対値がVthのｐチャネルＭＯＳトランジスタ323huとを有している。
【００８７】
さらに、スタートアップ回路323hmは外部電源電位extVccの立ち上がり時に所定期間Ｌレベルとなり、その後Ｈレベルとなるパワーオンリセット信号/PORを出力するパワーオンリセット信号発生回路323hvと、外部電源電位ノード300aと出力ノード323haとの間に接続され、ゲートがパワーオンリセット信号/PORを受けるｐチャネルスタートアップトランジスタ323hwとを有している。
【００８８】
そして、内部クロック信号intCLKが外部クロック信号extCLKにロックされておらず、比較信号/UPおよびDOWNがそれぞれ活性のＬレベルおよびＨレベルになる時間が長いと、exNOR回路323hnの出力がＬレベルになる時間が長いので出力ノード323haへの充電量が多くなり、この出力ノード323haから出力される抵抗値切り換え電位Vr はほぼextVCCとなる。また、内部クロック信号intCLKが外部クロック信号extCLKにロックされるにつれて、比較信号/UPおよびDOWNがそれぞれ活性のＬレベルおよびＨレベルになる時間がほとんどなくなってくると、exNOR回路323hnの出力がＬレベルになる時間が短いので出力ノード323haへの充電量が少なくなり、出力ノード323haから抵抗素子323htおよびｐチャネルＭＯＳトランジスタ323huを介しての放電量の方が多くなり、抵抗値切り換え電位Vr は低下してｐチャネルＭＯＳトランジスタ323huのしきい値電圧の絶対値Vth(約1V)となる。
【００８９】
従って、外部電源電位extVCCおよび接地電位GNDの投入時はスタートアップ回路323hmにより抵抗値切り換え電位Vr はほぼextVccにされ、その後は抵抗制御回路323hkにより抵抗値切り換え電位Vr は低下していくので、この抵抗値切換信号Vr をゲートに受ける抵抗用トランジスタ323eiの抵抗値は外部電源電位extVccおよび接地電位GNDの投入時がもっとも小さく、その後大きくされる。
【００９０】
このように抵抗用トランジスタ323eiの抵抗値を外部電源電位extVccおよび接地電位GNDの投入時に最も小さく、その後大きくされるよう切り換えることで、外部電源電位extVccおよび接地電位GNDの投入時の内部クロック信号intCLKの外部クロック信号extCLKからのずれが大きいときはオペアンプ323dにおける第１の入力ノード323daに入力される入力電位Vinの変動に対し、電流制御信号Vp およびVn が大きく変動するので内部クロック信号intCLKは早く外部クロック信号extCLKに近づき、内部クロック信号intCLKが外部クロック信号extCLKにロックされる頃には入力電位Vinの変動に対する電流制御信号Vp およびVn の変動が小さくなるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【００９１】
また、外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、保持信号HDがＨレベルに、/HDがＬレベルにされる。これを受けるトランスファゲート323gおよび323ehが非導通状態となり、オペアンプ323dに入力される入力電位Vinおよびフィードバック電位Vf がある程度の時間は保持され、これによって電流制御信号Vp およびVn が保持されるので、内部クロック信号intCLKはある程度の時間は外部クロック信号extCLKが与えられなくなった時点での状態を維持する。従って、外部クロック信号extCLKが一時的に外部クロック信号入力ノード321aに供給されなくなっても、再び外部クロック信号extCLKが外部クロック信号入力ノード321aに供給されると、すぐに内部クロック信号intCLKは外部クロック信号extCLKにロックインする。
【００９２】
以上のようにこの実施の形態２においても実施の形態１と同様に、SRAM300が内部クロック信号同期回路320を備え、この内部クロック信号同期回路320からの内部クロック信号intCLK,φ1,φ2 に応じて、アドレスバッファ330の消費電流をカットオフしたり、行デコーダ340a、列デコーダ340bおよびセンスアンプ373を非活性化しているので１システムサイクル中にずっと動作状態にさせておくよりも消費電力が小さい。
【００９３】
また、内部クロック信号同期回路320が外部電源電位extVCCの変動に比べ変動の少ない内部電源電位intVCCによって駆動されるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になる。また、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【００９４】
また、内部クロック信号同期回路320に内部電源電位intVccを供給するクロック用内部電源電位発生回路310bを他の内部回路に内部電源電位intVccを供給する内部電源電位発生回路310aと分離したので、内部クロック信号同期回路320に供給される内部電源電位intVccは安定し、さらに内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【００９５】
また、内部電源電位発生回路310aおよび310bにおいて、内部電源電位intVccの基準電位Vref に対するアンダーシュートおよびオーバーシュートが小さくなるように電流供給ノード312に電流を供給する電流供給回路316を設けたので、安定した内部電源電位intVCCを得ることができる。
【００９６】
また、内部クロック信号同期回路320において、ループフィルタ323cからの入力電位Vinで直接内部クロック信号発生回路324の駆動電流を制御せずにオペアンプ323dから出力されるｐチャネル電流制御信号Vp で制御し、わずかな入力電位Vinの変化により内部クロック信号発生回路324の駆動電流が大きく変化するのを抑制できるので、内部クロック信号intCLKが外部クロック信号extCLKにロックインした後の内部クロック信号intCLKの外部クロック信号extCLKからのずれ（ジッタ）を小さくできる。
【００９７】
さらに、これに加えてこの実施の形態２では抵抗用トランジスタ323eiの抵抗値を外部電源電位extVccおよび接地電位GNDの投入時に最も小さく、その後大きくされるよう切り換えることで、外部電源電位extVccおよび接地電位GNDの投入時の内部クロック信号intCLKの外部クロック信号extCLKからのずれが大きいときはオペアンプ323dにおける第１の入力ノード323daに入力される入力電位Vinの変動に対し、電流制御信号Vp およびVn が大きく変動するので内部クロック信号intCLKは早く外部クロック信号extCLKに近づき、内部クロック信号intCLKが外部クロック信号extCLKにロックされる頃には入力電位Vinの変動に対する電流制御信号Vp およびVn の変動が小さくなるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【００９８】
また、トランスファゲート323gおよび323ehを設けて、外部クロック信号extCLKが与えられなくなった時にオペアンプ323dに入力される入力電位Vinおよびフィードバック電位Vf をある程度の時間は保持できるようにしたので、内部クロック信号intCLKはある程度の時間は外部クロック信号extCLKが与えられなくなった時点での状態を維持し、外部クロック信号extCLKが一時的に外部クロック信号入力ノード321aに供給されなくなっても、再び外部クロック信号extCLKが外部クロック信号入力ノード321aに供給されると、すぐに内部クロック信号intCLKは外部クロック信号extCLKにロックインする。
実施の形態３．
以下にこの発明の実施の形態３であるSRAMが使用されたコンピュータについて、図１２に基づいて説明する。この実施の形態３が実施の形態２と異なる点は、SRAM300の内部クロック信号同期回路320における電流制御回路323の構成で、この実施の形態３の電流制御回路323は、図８に示された実施の形態２における電流制御回路323の構成に加え、さらに図１２に示される電位保持回路323iを有している点である。以下、実施の形態２と同じものには同一符号を付けて説明を省略し、異なる点について説明する。
【００９９】
図１２はこの実施の形態３における電流制御回路323の電位保持回路323iの回路図で、この電位保持回路323iは保持信号HDおよびオペアンプ323dにおける第１の入力ノード323daから入力電位Vinを受け、保持信号HDがＬレベルからＨレベルへ変化したときの入力電位Vinをデジタル信号に変換して記憶し、この記憶したデジタル信号をアナログ信号ANとして出力する電位記憶回路323iaと、内部電源電位ノード300cとノード323ibとの間に接続されるｐチャネルＭＯＳトランジスタ323icと、電位記憶回路323iaからのアナログ信号ANとノード323ibの電位を受け、出力がｐチャネルＭＯＳトランジスタ323icのゲートに接続され、オペアンプ323dと同じ構成のオペアンプ323idと、ノード323ibと第１の入力ノード323daとの間に接続され、保持信号HDおよび/HDを受け、この保持信号HDおよび/HDがそれぞれ外部クロック信号extCLKの供給が停止したことを示すＨレベルおよびＬレベルになると導通状態となるトランスファゲート323ieと、ノード323ibとノード323eaとの間に接続され、保持信号HDおよび/HDを受け、この保持信号HDおよび/HDがそれぞれＨレベルおよびＬレベルになると導通状態となるトランスファゲート323ifとを有する。
【０１００】
電位記憶回路323iaは、内部電源電位ノード300cとノード323igとの間に接続される抵抗値Rの抵抗323ihと、ノード323igとノード323iiとの間に接続される抵抗値Rの抵抗323ijと、ノード323iiとノード323ikとの間に接続される抵抗値Rの抵抗323imと、ノード323ikと接地電位ノード300bとの間に接続される抵抗値Rの抵抗323inと、入力電位Vinおよびノード323igの電位（3intVcc/4)を受け、入力電位Vinがノード323igの電位よりも低いとＨレベル、高いとＬレベルとなる信号IN1を出力する差動増幅回路323ipと、入力電位Vinおよびノード323iiの電位(intVcc/2)を受け、入力電位Vinがノード323iiの電位よりも低いとＨレベル、高いとＬレベルとなる信号IN2を出力する差動増幅回路323iqと、入力電位Vinおよびノード323ikの電位(intVcc/4)を受け、入力電位Vinがノード323ikの電位よりも低いとＨレベル、高いとＬレベルとなる信号IN3を出力する差動増幅回路323irと、保持信号HDおよび信号IN1,IN2,IN3を受け、保持信号HDがＬレベルからＨレベルに変化したときの信号IN1,IN2,IN3を再び保持信号HDがＬレベルからＨレベルに変化するまで記憶して、信号OUT1,OUT2,OUT3として出力するラッチ回路323isとを有する。
【０１０１】
この電位記憶回路323iaはさらに、内部電源電位ノード300cとアナログ信号ANが出力されるノード323itとの間に接続され、この内部電源電位ノード300cとノード323itとの間に一定電流i(=intVcc/4R)を流す定電流回路323iuと、ノード323itと接地電位ノード300bとの間に直列に接続され、それぞれが抵抗値Rを有する抵抗323iv1,323iv2,323iv3,323iv4と、抵抗323iv1の両端に接続され、ゲートがラッチ回路323isからの信号OUT1を受けるｎチャネルＭＯＳトランジスタ323iwと、抵抗323iv2の両端に接続され、ゲートがラッチ回路323isからの信号OUT2を受けるｎチャネルＭＯＳトランジスタ323ixと、抵抗323iv3の両端に接続され、ゲートがラッチ回路323isからの信号OUT3を受けるｎチャネルＭＯＳトランジスタ323iyとを有する。
【０１０２】
さらに、トランスファゲート323ieはノード323ibと入力ノード323daとの間に接続され、ゲートに保持信号HDを受けるｎチャネルＭＯＳトランジスタ323ie1と、ノード323ibと入力ノード323daとの間にｎチャネルＭＯＳトランジスタ323ie1と並列に接続され、ゲートに保持信号/HDを受けるｐチャネルＭＯＳトランジスタ323ie2とを有する。トランスファゲート323ifはノード323ibとノード323eaとの間に接続され、ゲートに保持信号HDを受けるｎチャネルＭＯＳトランジスタ323if1と、ノード323ibとノード323eaとの間にｎチャネルＭＯＳトランジスタ323if1と並列に接続され、ゲートに保持信号/HDを受けるｐチャネルＭＯＳトランジスタ323if2とを有する。
【０１０３】
この電位記憶回路323iaにおいては、ノード323daからの入力電位Vinが接地電位からノード323ikの電位のintVcc/4までの範囲内にあるときは、差動増幅回路323ip,323iq,323irから出力される信号IN1,IN2,IN3はＨレベル、Ｈレベル、Ｈレベルとなり、入力電位Vinがノード323ikの電位のintVcc/4からノード323iiの電位のintVcc/2までの範囲内にあるときは、差動増幅回路323ip,323iq,323irから出力される信号IN1,IN2,IN3はＨレベル、Ｈレベル、Ｌレベルとなり、入力電位Vinがノード323iiの電位のintVcc/2からノード323igの電位の3intVcc/4までの範囲内にあるときは、差動増幅回路323ip,323iq,323irから出力される信号IN1,IN2,IN3はＨレベル、Ｌレベル、Ｌレベルとなり、入力電位Vinがノード323igの電位の3intVcc/4から内部電源電位intVccまでの範囲内にあるときは、差動増幅回路323ip,323iq,323irから出力される信号IN1,IN2,IN3はＬレベル、Ｌレベル、Ｌレベルとなる。
【０１０４】
従って、このIN1,IN2,IN3がラッチ回路323isにより保持されて信号OUT1,OUT2,OUT3として出力されると、信号OUT1,OUT2,OUT3がＨレベル、Ｈレベル、Ｈレベルのときは、ｎチャネルＭＯＳトランジスタ323iw,323ix,323iyが導通状態となるので、ノード323itと接地電位ノード300bとの間の合成抵抗はほぼRとなり、定電流回路323iuが流す電流ｉはi=intVcc/4Rなので、ノード323itから出力されるアナログ信号ANはAN=Ri=intVcc/4となる。また、信号OUT1,OUT2,OUT3がＨレベル、Ｈレベル、Ｌレベルのときは、ｎチャネルＭＯＳトランジスタ323iw,323ixが導通状態、323iyが非導通状態となるので、ノード323itと接地電位ノード300bとの間の合成抵抗はほぼ2Rとなり、ノード323itから出力されるアナログ信号ANはAN=2Ri=intVcc/2となる。また、信号OUT1,OUT2,OUT3がＨレベル、Ｌレベル、Ｌレベルのときは、ｎチャネルＭＯＳトランジスタ323iwが導通状態、323ix,323iyが非導通状態となるので、ノード323itと接地電位ノード300bとの間の合成抵抗はほぼ3Rとなり、ノード323itから出力されるアナログ信号ANはAN=3Ri=3intVcc/4となる。また、信号OUT1,OUT2,OUT3がＬレベル、Ｌレベル、Ｌレベルのときは、ｎチャネルＭＯＳトランジスタ323iw,323ix,323iyが非導通状態となるので、ノード323itと接地電位ノード300bとの間の合成抵抗はほぼ4Rとなり、ノード323itから出力されるアナログ信号ANはAN=4Ri=intVccとなる。
【０１０５】
そして、このアナログ信号ANを受けるオペアンプ323idが、ノード323ibの電位がアナログ信号ANより高いとｐチャネルＭＯＳトランジスタ323icを非導通状態とし、低いとｐチャネルＭＯＳトランジスタ323icを導通状態とすることでノード323ibの電位がアナログ信号ANに等しくされる。従って、トランスファゲート323ieおよび323ifを保持信号HDおよび/HDがそれぞれ外部クロック信号extCLKの供給が停止したことを示すＨレベルおよびＬレベルになると導通状態となり、入力電位Vinおよびフィードバック電位323eaがアナログ信号ANに等しく保持される。
【０１０６】
このように、外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、電位保持回路323iによりオペアンプ323dに入力される入力電位Vinおよびフィードバック電位Vf が保持され、これによって電流制御信号Vp およびVn が保持されるので、内部クロック信号intCLKは外部クロック信号extCLKが与えられなくなった時点での状態を維持する。従って、外部クロック信号extCLKが長時間外部クロック信号入力ノード321aに供給されなくなっても、再び外部クロック信号extCLKが外部クロック信号入力ノード321aに供給されると、すぐに内部クロック信号intCLKは外部クロック信号extCLKにロックインする。
【０１０７】
以上のようにこの実施の形態３においても実施の形態２と同様に、SRAM300が内部クロック信号同期回路320を備え、この内部クロック信号同期回路320からの内部クロック信号intCLK,φ1,φ2 に応じて、アドレスバッファ330の消費電流をカットオフしたり、行デコーダ340a、列デコーダ340bおよびセンスアンプ373を非活性化しているので１システムサイクル中にずっと動作状態にさせておくよりも消費電力が小さい。
【０１０８】
また、内部クロック信号同期回路320が外部電源電位extVCCの変動に比べ変動の少ない内部電源電位intVCCによって駆動されるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になる。また、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【０１０９】
また、内部クロック信号同期回路320に内部電源電位intVccを供給するクロック用内部電源電位発生回路310bを他の内部回路に内部電源電位intVccを供給する内部電源電位発生回路310aと分離したので、内部クロック信号同期回路320に供給される内部電源電位intVccは安定し、さらに内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【０１１０】
また、内部電源電位発生回路310aおよび310bにおいて、内部電源電位intVccの基準電位Vref に対するアンダーシュートおよびオーバーシュートが小さくなるように電流供給ノード312に電流を供給する電流供給回路316を設けたので、安定した内部電源電位intVCCを得ることができる。
【０１１１】
また、内部クロック信号同期回路320において、ループフィルタ323cからの入力電位Vinで直接内部クロック信号発生回路324の駆動電流を制御せずにオペアンプ323dから出力されるｐチャネル電流制御信号Vp で制御し、わずかな入力電位Vinの変化により内部クロック信号発生回路324の駆動電流が大きく変化するのを抑制できるので、内部クロック信号intCLKが外部クロック信号extCLKにロックインした後の内部クロック信号intCLKの外部クロック信号extCLKからのずれ（ジッタ）を小さくできる。
【０１１２】
また、抵抗用トランジスタ323eiの抵抗値を外部電源電位extVccおよび接地電位GNDの投入時に最も小さく、その後大きくされるよう切り換えることで、外部電源電位extVccおよび接地電位GNDの投入時の内部クロック信号intCLKの外部クロック信号extCLKからのずれが大きいときはオペアンプ323dにおける第１の入力ノード323daに入力される入力電位Vinの変動に対し、電流制御信号Vp およびVn が大きく変動するので内部クロック信号intCLKは早く外部クロック信号extCLKに近づき、内部クロック信号intCLKが外部クロック信号extCLKにロックされる頃には入力電位Vinの変動に対する電流制御信号Vp およびVn の変動が小さくなるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【０１１３】
さらに、これに加えてこの実施の形態３では外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、電位保持回路323iによりオペアンプ323dに入力される入力電位Vinおよびフィードバック電位Vf が保持され、これによって電流制御信号Vp およびVn が保持されるので、内部クロック信号intCLKは外部クロック信号extCLKが与えられなくなった時点での状態を維持する。従って、外部クロック信号extCLKが長時間外部クロック信号入力ノード321aに供給されなくなっても、再び外部クロック信号extCLKが外部クロック信号入力ノード321aに供給されると、すぐに内部クロック信号intCLKは外部クロック信号extCLKにロックインする。
実施の形態４．
以下にこの発明の実施の形態４であるSRAMが使用されたコンピュータについて、図１３に基づいて説明する。この実施の形態４が実施の形態３と異なる点は、SRAM300の内部クロック信号同期回路320における電流制御回路323の構成で、この実施の形態４の電流制御回路323では、図１３に示されるように、電位保持回路323iにおけるトランスファゲート323ifおよびｐチャネル電流制御回路323eにおけるトランスファゲート323ehがなくなっている点である。以下、実施の形態３と同じものには同一符号を付けて説明を省略し、異なる点について説明する。
【０１１４】
この実施の形態４における電流制御回路323においても、実施の形態３における電流制御回路323と同様に外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、オペアンプ323dにおける第１の入力ノード323daの入力電位Vinを電位保持回路323iが保持する。この実施の形態４では、電位保持回路323iが保持するのはこの第１の入力ノード323daの入力電位Vinだけであるが、入力電位Vinが保持されればオペアンプ323dが入力電位Vinとノード323eaからのフィードバック電位Vf を等しくするように動作するので、ノード323eaのフィードバック電位Vf を保持しなくても、このノード323eaのフィードバック電位Vf を保持したのと同様に内部クロック信号intCLKは外部クロック信号extCLKが与えられなくなった時点での状態を維持する。
【０１１５】
以上のようにこの実施の形態４においても実施の形態３と同様に、SRAM300が内部クロック信号同期回路320を備え、この内部クロック信号同期回路320からの内部クロック信号intCLK,φ1,φ2 に応じて、アドレスバッファ330の消費電流をカットオフしたり、行デコーダ340a、列デコーダ340bおよびセンスアンプ373を非活性化しているので１システムサイクル中にずっと動作状態にさせておくよりも消費電力が小さい。
【０１１６】
また、内部クロック信号同期回路320が外部電源電位extVCCの変動に比べ変動の少ない内部電源電位intVCCによって駆動されるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になる。また、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【０１１７】
また、内部クロック信号同期回路320に内部電源電位intVccを供給するクロック用内部電源電位発生回路310bを他の内部回路に内部電源電位intVccを供給する内部電源電位発生回路310aと分離したので、内部クロック信号同期回路320に供給される内部電源電位intVccは安定し、さらに内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【０１１８】
また、内部電源電位発生回路310aおよび310bにおいて、内部電源電位intVccの基準電位Vref に対するアンダーシュートおよびオーバーシュートが小さくなるように電流供給ノード312に電流を供給する電流供給回路316を設けたので、安定した内部電源電位intVCCを得ることができる。
【０１１９】
また、内部クロック信号同期回路320において、ループフィルタ323cからの入力電位Vinで直接内部クロック信号発生回路324の駆動電流を制御せずにオペアンプ323dから出力されるｐチャネル電流制御信号Vp で制御し、わずかな入力電位Vinの変化により内部クロック信号発生回路324の駆動電流が大きく変化するのを抑制できるので、内部クロック信号intCLKが外部クロック信号extCLKにロックインした後の内部クロック信号intCLKの外部クロック信号extCLKからのずれ（ジッタ）を小さくできる。
【０１２０】
また、抵抗用トランジスタ323eiの抵抗値を外部電源電位extVccおよび接地電位GNDの投入時に最も小さく、その後大きくされるよう切り換えることで、外部電源電位extVccおよび接地電位GNDの投入時の内部クロック信号intCLKの外部クロック信号extCLKからのずれが大きいときはオペアンプ323dにおける第１の入力ノード323daに入力される入力電位Vinの変動に対し、電流制御信号Vp およびVn が大きく変動するので内部クロック信号intCLKは早く外部クロック信号extCLKに近づき、内部クロック信号intCLKが外部クロック信号extCLKにロックされる頃には入力電位Vinの変動に対する電流制御信号Vp およびVn の変動が小さくなるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【０１２１】
さらに、これに加えてこの実施の形態４では外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、電位保持回路323iによりオペアンプ323dに入力される入力電位Vinが保持され、これによって電流制御信号Vp およびVn が保持されるので、内部クロック信号intCLKは外部クロック信号extCLKが与えられなくなった時点での状態を維持する。従って、外部クロック信号extCLKが長時間外部クロック信号入力ノード321aに供給されなくなっても、再び外部クロック信号extCLKが外部クロック信号入力ノード321aに供給されると、すぐに内部クロック信号intCLKは外部クロック信号extCLKにロックインする。
【０１２２】
また、トランスファゲート電位保持回路323iにおけるトランスファゲート323ifおよびｐチャネル電流制御回路323eにおけるトランスファゲート323ehが設けられないぶん実施の形態３にくらべ内部クロック信号同期回路320のレイアウト面積が小さくなる。
実施の形態５．
以下にこの発明の実施の形態５であるSRAMが使用されたコンピュータについて、図１４に基づいて説明する。この実施の形態５が実施の形態４と異なる点は、SRAM300の内部クロック信号同期回路320における電流制御回路323の構成で、この実施の形態５の電流制御回路323では、図１４に示されるように、オペアンプ323dおよびｐチャネル電流制御回路323eがなく、ノード323bから直接ｐチャネル電流制御信号Vp が出力されている点、抵抗値切り換え回路323hがない点およびチャージポンプ回路322におけるｐチャネルＭＯＳトランジスタ322dがゲートに比較信号/UPの反転信号UPを受け、ｎチャネルＭＯＳトランジスタ322fがゲートに比較信号DOWNの反転信号/DOWNを受ける点である。以下、実施の形態４と同じものには同一符号を付けて説明を省略し、異なる点について説明する。
【０１２３】
この実施の形態５における電流制御回路323においても、実施の形態４における電流制御回路323と同様に、外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、電位保持回路323iがノード323bの電位Vp を保持する。
【０１２４】
以上のようにこの実施の形態５においても実施の形態４と同様に、SRAM300が内部クロック信号同期回路320を備え、この内部クロック信号同期回路320からの内部クロック信号intCLK,φ1,φ2 に応じて、アドレスバッファ330の消費電流をカットオフしたり、行デコーダ340a、列デコーダ340bおよびセンスアンプ373を非活性化しているので１システムサイクル中にずっと動作状態にさせておくよりも消費電力が小さい。
【０１２５】
また、内部クロック信号同期回路320が外部電源電位extVCCの変動に比べ変動の少ない内部電源電位intVCCによって駆動されるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になる。また、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【０１２６】
また、内部クロック信号同期回路320に内部電源電位intVccを供給するクロック用内部電源電位発生回路310bを他の内部回路に内部電源電位intVccを供給する内部電源電位発生回路310aと分離したので、内部クロック信号同期回路320に供給される内部電源電位intVccは安定し、さらに内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。
【０１２７】
また、内部電源電位発生回路310aおよび310bにおいて、内部電源電位intVccの基準電位Vref に対するアンダーシュートおよびオーバーシュートが小さくなるように電流供給ノード312に電流を供給する電流供給回路316を設けたので、安定した内部電源電位intVCCを得ることができる。
【０１２８】
さらに、これに加えてこの実施の形態５では外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、電位保持回路323iによりノード323bから出力されるｐチャネル電流制御信号Vp が保持され、これによってｎチャネル電流制御信号Vn も保持されるので、内部クロック信号intCLKは外部クロック信号extCLKが与えられなくなった時点での状態を維持する。従って、外部クロック信号extCLKが長時間外部クロック信号入力ノード321aに供給されなくなっても、再び外部クロック信号extCLKが外部クロック信号入力ノード321aに供給されると、すぐに内部クロック信号intCLKは外部クロック信号extCLKにロックインする。
実施の形態６．
以下にこの発明の実施の形態６であるSRAMが使用されたコンピュータについて、図１５から図１７に基づいて説明する。この実施の形態６が実施の形態１から実施の形態５と異なる点は、SRAM300の内部クロック信号同期回路320が実施の形態１から実施の形態５ではPLL回路であったのに対し、この実施の形態６ではDLL(Delay Locked Loop)回路になっている点で、つまりこの実施の形態６では実施の形態１から実施の形態５のリングオシレータにより構成されていた内部クロック信号発生回路324を図１５に示すように外部クロック信号extCLKを受ける遅延回路に置き換えている。以下、実施の形態１から実施の形態５と同じものには同一符号を付けて説明を省略し、異なる点について説明する。
【０１２９】
図１５はこの実施の形態６における内部クロック信号同期回路320の回路図を示しており、図１５において図５に示されたリングオシレータにより構成された内部クロック信号発生回路324とは、内部クロック信号発生回路324における内部クロック信号intCLKを受けて内部クロック信号φ2 を出力している初段のインバータ324aが内部クロック信号intCLKでなく外部クロック信号extCLKを受けている点で異なっている。
【０１３０】
図１６は内部クロック信号intCLKの位相が外部クロック信号extCLKよりも進んでいるときの内部クロック信号同期回路320の動作を示すタイミング図で、まず、図１６の（ａ）および（ｂ）に示すように時刻ｔ1 の寸前では外部クロック信号extCLKおよび内部クロック信号intCLKが共にＬレベルで同じレベルとなっているので位相比較回路321は比較信号/UPを図１６の（ｃ）に示すようにＨレベル、比較信号DOWNを図１６の（ｄ）に示すようにＬレベルにしており、ｐチャネル電流制御信号Vp は図１６の（ｅ）に示すように変化しない。そして、図１６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＨレベルに立ち上がる時刻ｔ2 よりも早く内部クロック信号intCLKが時刻ｔ1 で立ち上がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図１６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図１６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322および電流制御回路323によりｐチャネル電流制御信号Vp が図１６の（ｅ）に示すように上昇し、これにより内部クロック信号発生回路324の駆動電流が減少するので、内部クロック信号intCLKの遅延時間が大きくなる。
【０１３１】
そして、外部クロック信号extCLKが図１６の（ａ）に示すように時刻ｔ2 で立ち上がると、外部クロック信号extCLKと内部クロック信号intCLKが共にＨレベルとなるので、位相比較回路321は比較信号/UPを図１６の（ｃ）に示すようにＨレベル、比較信号DOWNを図１６の（ｄ）に示すようにＬレベルにし、ｐチャネル電流制御信号Vp は図１６の（ｅ）に示すように変化しなくなる。そして、図１６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＬレベルに立ち下がる時刻ｔ4 よりも早く内部クロック信号intCLKが時刻ｔ3 で立ち下がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図１６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図１６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322および電流制御回路323により、ｐチャネル電流制御信号Vp が図１６の（ｅ）に示すように上昇し、これにより内部クロック信号intCLKの遅延時間が大きくなる。
【０１３２】
以上のように内部クロック信号intCLKが外部クロック信号extCLKに同期されると（ロックインされると）、図１６における時刻ｔ5 以降に示されるように比較信号/UPおよびDOWNはほとんど活性化されず、図１６の（ｃ）および（ｄ）にそれぞれ示すように外部クロック信号extCLKの立ち上がりおよび立ち下がりでわずかに活性化されるだけで、従ってｐチャネル電流制御信号Vp も図１６の（ｅ）に示すようにほとんど変化せずほぼ一定となる。
【０１３３】
図１７は内部クロック信号intCLKの位相が外部クロック信号extCLKよりも遅れているときの内部クロック信号同期回路320の動作を示すタイミング図で、まず、図１７の（ａ）および（ｂ）に示すように時刻ｔ1 の寸前では外部クロック信号extCLKおよび内部クロック信号intCLKが共にＬレベルで同じレベルとなっているので位相比較回路321は比較信号/UPを図１７の（ｃ）に示すようにＨレベル、比較信号DOWNを図１７の（ｄ）に示すようにＬレベルにしており、ｐチャネル電流制御信号Vp は図１７の（ｅ）に示すように変化しない。そして、図１７の（ａ）に示すように外部クロック信号extCLKが時刻ｔ1 でＨレベルに立ち上がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が遅れていることを位相比較回路321が検知して比較信号/UPを図１７の（ｃ）に示すようにＬレベルに立ち下げ、比較信号DOWNを図１６の（ｄ）に示すようにＬレベルのままとする。すると、チャージポンプ回路322および電流制御回路323によりｐチャネル電流制御信号Vp が図１７の（ｅ）に示すように低下し、これにより内部クロック信号発生回路324の駆動電流が増加するので、内部クロック信号intCLKの遅延時間が小さくなる。
【０１３４】
そして、外部クロック信号extCLKが図１６の（ａ）に示すように時刻ｔ2 で立ち上がると、外部クロック信号extCLKと内部クロック信号intCLKが共にＨレベルとなるので、位相比較回路321は比較信号/UPを図１６の（ｃ）に示すようにＨレベル、比較信号DOWNを図１６の（ｄ）に示すようにＬレベルにし、ｐチャネル電流制御信号Vp は図１６の（ｅ）に示すように変化しなくなる。そして、図１６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＬレベルに立ち下がる時刻ｔ4 よりも早く内部クロック信号intCLKが時刻ｔ3 で立ち下がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図１６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図１６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322および電流制御回路323により、ｐチャネル電流制御信号Vp が図１６の（ｅ）に示すように上昇し、これにより内部クロック信号intCLKの遅延時間が小さくなる。
【０１３５】
以上のように内部クロック信号intCLKが外部クロック信号extCLKに同期されると（ロックインされると）、図１６における時刻ｔ5 以降に示されるように比較信号/UPおよびDOWNはほとんど活性化されず、図１６の（ｃ）および（ｄ）にそれぞれ示すように外部クロック信号extCLKの立ち上がりおよび立ち下がりでわずかに活性化されるだけで、従ってｐチャネル電流制御信号Vp も図１６の（ｅ）に示すようにほとんど変化せずほぼ一定となる。
【０１３６】
以上のようにこの実施の形態６においても、内部クロック信号intCLKが外部クロック信号extCLKにロックされ、その他の回路も実施の形態１から実施の形態５までと同様に動作し、同様の効果を奏する。また、この実施の形態７では内部クロック信号発生回路324が奇数の３段のインバータ324から構成されているが、この内部クロック信号発生回路324はもはやリングオシレータでなく遅延回路であるので、偶数段のインバータ324により構成されてもよい。
実施の形態７．
以下にこの発明の実施の形態７であるSRAMが使用されたコンピュータについて、図１８から図２１に基づいて説明する。この実施の形態７が実施の形態１から実施の形態５と異なる点は、この実施の形態７では実施の形態１から実施の形態５の３段のインバータ324aを有するリングオシレータにより構成されていた内部クロック信号発生回路324を図１８、図１９または図２０に示すように３段の相補入力および相補出力をもつ増幅回路324bを有するリングオシレータに置き換えている点である。以下、実施の形態１から実施の形態５と同じものには同一符号を付けて説明を省略し、異なる点について説明する。
【０１３７】
図１８はこの実施の形態７における内部クロック信号同期回路320の内部クロック信号発生回路324の回路図を示しており、図１８において324bは相補の入力ノード324baおよび324bbと、相補の出力ノード324bcおよび324bdを有し、入力ノード324baの電位が324bbの電位より高いと出力ノード324bcの電位が324bdの電位よりも高くなるように入力ノード324baおよび324bbに生じた電位差よりも大きい電位差を生じさせ、入力ノード324baの電位が324bbの電位より低いと出力ノード324bcの電位が324bdの電位よりも低くなるように入力ノード324baおよび324bbに生じた電位差よりも大きい電位差を生じさせる差動増幅回路である。
【０１３８】
この差動増幅回路324bは、クロック用内部電源電位ノード300dとノード324beとの間に接続され、ゲートにｐチャネル電流制御信号Vp を受けるｐチャネル電流制御トランジスタ324bfと、ノード324beと出力ノード324bdとの間に接続され、ゲートが出力ノード324bdに接続されるｐチャネルＭＯＳトランジスタ324bgと、ノード324beと出力ノード324bcとの間に接続され、ゲートが出力ノード324bdに接続され、ｐチャネルＭＯＳトランジスタ324bgとで、カレントミラー回路を構成するｐチャネルＭＯＳトランジスタ324bhと、出力ノード324bdとノード324biとの間に接続され、ゲートが入力ノード324baに接続されるｎチャネル入力トランジスタ324bjと、出力ノード324bcとノード324biとの間に接続され、ゲートが入力ノード324bbに接続されるｎチャネル入力トランジスタ324bkと、ノード324biと接地電位ノード300bとの間に接続され、ゲートにｎチャネル電流制御信号Vn を受けるｎチャネル電流制御トランジスタ324bmとを有する。
【０１３９】
さらに、324cは最終段の差動増幅回路324bの相補の出力ノード324bcおよび324bdの電位を受け、出力ノード324bcの電位が324bdの電位よりも高いとＨレベル、低いとＬレベルとなる内部クロック信号intCLKを出力する差動増幅回路から構成される内部クロックバッファで、この内部クロックバッファ324cは、内部電源電位ノード300cと内部クロック信号出力ノード325との間に接続され、ゲートがノード324caに接続されるｐチャネルＭＯＳトランジスタ324cbと、内部電源電位ノード300cとノード324caとの間に接続され、ゲートがノード324caに接続され、ｐチャネルＭＯＳトランジスタ324cbとでカレントミラー回路を構成するｐチャネルＭＯＳトランジスタ324ccと、内部クロック信号出力ノード325とノード324cdとの間に接続され、ゲートが差動増幅回路324bにおける出力ノード324bdに接続されるｎチャネルＭＯＳトランジスタ324ceと、ノード324caとノード324cdとの間に接続され、ゲートが差動増幅回路324bにおける出力ノード324bcに接続されるｎチャネルＭＯＳトランジスタ324cfと、ノード324cdと接地電位ノード300bとの間に接続され、ゲートが内部電源電位ノード300cに接続されるｎチャネルＭＯＳトランジスタ324cgとを有する。
【０１４０】
また、324dは２段目の差動増幅回路324bの相補の出力を受け、この出力の電位差に応じたレベルとなる内部クロック信号φ1 を出力し、内部クロック信号intCLKを出力する差動増幅回路324cと同じ構成の差動増幅回路から構成される内部クロックバッファ、324eは初段の差動増幅回路324bの相補の出力を受け、この出力の電位差に応じたレベルとなる内部クロック信号φ2 を出力し、内部クロック信号intCLKを出力する差動増幅回路324cと同じ構成の差動増幅回路から構成される内部クロックバッファである。
【０１４１】
図１９は他の内部クロック信号発生回路324を示す回路図で、図１９において324fは相補の入力ノード324faおよび324fbと、相補の出力ノード324fcおよび324fdを有し、入力ノード324faの電位が324fbの電位より高いと出力ノード324fcの電位が324fdの電位よりも高くなるように入力ノード324faおよび324fbに生じた電位差よりも大きい電位差を生じさせ、入力ノード324faの電位が324fbの電位より低いと出力ノード324fcの電位が324fdの電位よりも低くなるように入力ノード324faおよび324fbに生じた電位差よりも大きい電位差を生じさせる差動増幅回路である。
【０１４２】
この差動増幅回路324fは、クロック用内部電源電位ノード300dとノード324feとの間に接続され、ゲートにｐチャネル電流制御信号Vp を受けるｐチャネル電流制御トランジスタ324ffと、ノード324feとノード324fgとの間に接続され、ゲートが入力ノード324fbに接続されるｐチャネル入力トランジスタ324fhと、ノード324feと出力ノード324fdとの間に接続され、ゲートが出力ノード324fdに接続されるｐチャネルＭＯＳトランジスタ324fiと、ノード324fgと出力ノード324fcとの間に接続され、ゲートが出力ノード324fdに接続され、ｐチャネルＭＯＳトランジスタ324fiとで、ｐチャネルカレントミラー回路を構成するｐチャネルＭＯＳトランジスタ324fjと、出力ノード324fdとノード324fkとの間に接続され、ゲートが出力ノード324fcに接続されるｎチャネルＭＯＳトランジスタ324fmと、出力ノード324fcとノード324fnとの間に接続され、ゲートがノード324fcに接続され、ｎチャネルＭＯＳトランジスタ324fmとでｎチャネルカレントミラー回路を構成するｎチャネルＭＯＳトランジスタ324fpと、ノード324fkとノード324fnとの間に接続され、ゲートが入力ノード324faに接続されるｎチャネル入力トランジスタ324fqと、ノード324fnと接地電位ノード300bとの間に接続され、ゲートにｎチャネル電流制御信号Vn を受けるｎチャネル電流制御トランジスタ324frとを有する。また、ｐチャネルカレントミラー回路およびｎチャネルカレントミラー回路はクローズドループを形成している。
【０１４３】
図２０は他の内部クロック信号発生回路324を示す回路図で、図２０において324gは相補の入力ノード324gaおよび324gbと、相補の出力ノード324gcおよび324gdを有し、入力ノード324gaの電位が324gbの電位より高いと出力ノード324gcの電位が324gdの電位よりも高くなるように入力ノード324gaおよび324gbに生じた電位差よりも大きい電位差を生じさせ、入力ノード324gaの電位が324gbの電位より低いと出力ノード324gcの電位が324gdの電位よりも低くなるように入力ノード324gaおよび324gbに生じた電位差よりも大きい電位差を生じさせる差動増幅回路である。
【０１４４】
この差動増幅回路324gは、クロック用内部電源電位ノード300dとノード324geとの間に接続され、ゲートにｐチャネル電流制御信号Vp を受けるｐチャネル電流制御トランジスタ324gfと、ノード324geとノード324ggとの間に接続され、ゲートが出力ノード324gdに接続されるｐチャネルＭＯＳトランジスタ324ghと、ノード324ggと出力ノード324giとの間に接続され、ゲートが入力ノード324gaに接続されるｐチャネル入力トランジスタ324giと、出力ノード324gdとノード324gjとの間に接続され、ゲートが入力ノード324gaに接続され、ｐチャネル入力トランジスタ324giとでインバータを構成しているｎチャネル入力トランジスタ324gkと、ノード324ggと出力ノード324gcとの間に接続され、ゲートが入力ノード324gbに接続されるｐチャネル入力トランジスタ324gmと、出力ノード324gcとノード324gjとの間に接続され、ゲートが入力ノード324gbに接続され、ｐチャネル入力トランジスタ324gmとでインバータを構成するｎチャネル入力トランジスタ324gnと、ノード324gjとノード324gpとの間に接続され、ゲートが出力ノード324gdに接続されるｎチャネルＭＯＳトランジスタ324gqと、ノード324gpと接地電位ノード300bとの間に接続され、ゲートにｎチャネル電流制御信号Vn を受けるｎチャネル電流制御トランジスタ324grとを有する。
【０１４５】
図２１は図１８から図２０に示されたリングオシレータからなる内部クロック信号発生回路324の動作を示すタイミング図で、最終段の差動増幅回路324b、324fまたは324gの出力ノード324bc,324bd、324fc,324fdまたは324gc,324gdの電位Vout ,/Vout は図２１の（ａ）に示すように内部電源電位intVccと接地電位GNDとの間でフルスイングしない。そして、図２１の（ａ）に示すように時刻ｔ1 からｔ2 の期間で電位Vout が/Vout よりも高くなると内部クロック信号intCLKは図２１の（ｂ）に示すようにＨレベルとなり、図２１の（ａ）に示すように時刻ｔ2 からｔ3 の期間で電位Vout が/Vout よりも低くなると内部クロック信号intCLKは図２１の（ｂ）に示すようにＬレベルとなり、以後同様に発振する。
【０１４６】
以上のようにこの実施の形態７においても、ｐチャネル電流制御信号Vp が低下し、ｎチャネル電流制御信号Vn が上昇すると内部クロック信号intCLKの周波数が大きくなり、ｐチャネル電流制御信号Vp が上昇し、ｎチャネル電流制御信号Vn が低下すると内部クロック信号intCLKの周波数が大きくなり実施の形態１から実施の形態５と同様に内部クロック信号intCLKが外部クロック信号extCLKにロックされ、その他の回路も実施の形態１から実施の形態５までと同様に動作し、同様の効果を奏する。
【０１４７】
さらにこれに加え、内部クロック信号発生回路324をそれぞれが相補の入力信号を増幅して相補の出力信号を出力する３段の差動増幅回路324b,324fまたは324gで構成されたリングオシレータで形成したので、差動増幅回路324b,324fまたは324gが相補入力の微小な電位差を増幅して次段の差動増幅回路324b,324fまたは324gに伝えるため、相補出力の変化が初段から最終段に伝わって再び初段の差動増幅回路324b,324fまたは324gに戻ってくるまでの時間が短く、また、差動増幅回路324b,324fまたは324g。の相補出力は内部電源電位intCLKと接地電位GNDとの間でフルスイングしないため、相補出力の変化が速い。従って高周波数の内部クロック信号を出力することができ、第１のクロック信号入力ノードに与えられるクロック信号が高周波数でも内部クロック信号をロックさせることができる。
実施の形態８．
以下にこの発明の実施の形態８であるSRAMが使用されたコンピュータについて、図２２および図２３に基づいて説明する。この実施の形態８が実施の形態１から実施の形態７と異なる点は、SRAM300の内部電源電位発生回路310a、クロック用内部電源電位発生回路310bおよび内部クロック信号同期回路320の構成で、内部クロック信号同期回路320が新たに図２２に示された内部クロック信号intCLKが外部クロック信号extCLKにロックしたことを示すロックイン信号LKを出力するロックイン検出回路326を有し、内部電源電位発生回路310aおよびクロック用内部電源電位発生回路310bがロックイン信号LKが図２３に示すようにロックインを示すＨレベルになると電流制御トランジスタ316aのゲート電位Vg を保持する保持回路316cを有し、この内部電源電位発生回路310aおよびクロック用内部電源電位発生回路310bにおける差動増幅回路316baおよび316bbがロックイン信号LKの反転信号/LKを受け、この反転ロックイン信号/LKがロックインを示すＬレベルになると非活性化される。以下、実施の形態１から実施の形態７と同じものには同一符号を付けて説明を省略し、異なる点について説明する。
【０１４８】
図２２はこの実施の形態８における内部クロック信号同期回路320のロックイン検出回路326の回路図を示しており、このロックイン検出回路326は位相比較回路321からの比較信号/UPおよびDOWNを受け、この２つの信号のレベルが同じであると外部電源電位extVccレベルのＨレベル、異なるとＬレベルとなる信号を出力するexNOR回路326aと、外部電源電位ノード300aとノード326bとの間に接続され、ゲートがexNOR回路326aの出力を受けるｐチャネルＭＯＳトランジスタ326cと、ノード326bと接地電位ノード300bとの間に接続される抵抗素子326dと、ノード326bとロックイン信号LKが出力される出力ノード326eとの間に接続されるインバータ326fとを有する。
【０１４９】
そして、内部クロック信号intCLKが外部クロック信号extCLKにロックされておらず、比較信号/UPおよびDOWNがそれぞれ活性のＬレベルおよびＨレベルになる時間が長いと、exNOR回路326aの出力がＬレベルになる時間が長いのでノード326bへの充電量が多くなり、このノード326bの電位はほぼextVCCとなり、ロックイン信号LKはインバータ326fによりＬレベルにされる。また、内部クロック信号intCLKが外部クロック信号extCLKにロックされるにつれて、比較信号/UPおよびDOWNがそれぞれ活性のＬレベルおよびＨレベルになる時間がほとんどなくなってくると、exNOR回路326aの出力がＬレベルになる時間が短いのでノード326bへの充電量が少なくなり、ノード326bから抵抗素子326dを介しての放電量の方が多くなり、ノード326bの電位はほぼ接地電位GNDとなり、ロックイン信号LKはインバータ326fにより外部電源電位extVccレベルのＨレベルにされる。
【０１５０】
図２３は内部電源電位発生回路310aの回路図を示しており、クロック用内部電源電位発生回路310bも同じ回路構成である。図２３において、差動増幅回路316baは外部電源電位ノード300aとノード316bjとの間に接続され、ゲートがノード316bkに接続されるｐチャネルＭＯＳトランジスタ316bmと、外部電源電位ノード300aとノード316bkとの間に接続され、ゲートがノード316bkに接続され、ｐチャネルＭＯＳトランジスタ316bmとでカレントミラー回路を構成するｐチャネルＭＯＳトランジスタ316bnと、ノード316bjとノード316bpとの間に接続され、ゲートが内部電源電位intVccを受けるｎチャネルＭＯＳトランジスタ316bqと、ノード316bkとノード316bpとの間に接続され、ゲートが基準電位Vref を受ける316brと、ノード316bpと接地電位ノード300bとの間に接続され、ゲートがロックイン信号LKの反転信号/LKを受けるｎチャネルＭＯＳトランジスタ316bsとを有する。また、差動増幅回路316bbもこの差動増幅回路316baと同じ構成となっている。そして、ロックイン信号LKがロックインを示すＨレベルになると、この反転信号/LKはＬレベルとなりｎチャネルＭＯＳトランジスタ316bsが非導通状態となって差動増幅回路316baおよび316bbは非活性化される。
【０１５１】
また、保持回路316cはロックイン信号LKおよび電流制御トランジスタ316aのゲート電位Vg を受け、ロックイン信号LKがＬレベルからＨレベルへ変化したときのゲート電位Vinをデジタル信号に変換して記憶し、この記憶したデジタル信号をアナログ信号AGとして出力する電位記憶回路316caと、外部電源電位ノード300aとノード316cbとの間に接続されるｐチャネルＭＯＳトランジスタ316ccと、電位記憶回路316caからのアナログ信号AGとノード316cbの電位を受け、出力がｐチャネルＭＯＳトランジスタ316ccのゲートに接続され、オペアンプ323dと同じ構成のオペアンプ316cdと、ノード316cbとノード316bdとの間に接続され、ロックイン信号LKおよびこの反転信号/LKを受け、これらの信号がそれぞれ内部クロック信号intCLKが外部クロック信号extCLKにロックされたことを示すＨレベルおよびＬレベルになると導通状態となるトランスファゲート316ceと、ノード316bdと外部電源電位extVccと接地電位GNDとの間の電位（この実施の形態では外部電源電位extVccの半分の電位extVcc/2）が与えられるノード316cfとの間に接続される高抵抗値の抵抗素子316cgを有するスタートアップ回路316chとを有する。
【０１５２】
そして、トランスファゲート316ceは、ノード316cbとノード316bdとの間に接続され、ゲートにロックイン信号LKを受けるｎチャネルＭＯＳトランジスタ316ciおよびノード316cbとノード316bdとの間にｎチャネルＭＯＳトランジスタ316ciと並列に接続され、ゲートにロックイン信号LKの反転信号/LKを受けるｐチャネルＭＯＳトランジスタ316cjを有している。
【０１５３】
さらに、電位記憶回路316caは図１２に示された電位記憶回路323iaにおいて、駆動される電源電位を内部電源電位intVccから外部電源電位extVccに変更し、保持信号HDに変えてロックイン信号LKにしたものが使用されている。従って、この保持回路316cは図１２に示された電位保持回路323iと同様に動作して内部クロック信号intCLKが外部クロック信号extCLKにロックされた時の電流制御トランジスタ316aのゲート電位Vg を保持する。また、外部電源電位extVccの投入時はスタートアップ回路316chを介して最適値に近いゲート電位Vg をあらかじめ与えておくことで早く電流供給ノード312に与えられる電流Is を最適値にすることができる。また、チャージポンプ回路316bgによる電流制御トランジスタ316aのゲートの充放電が開始されれば、この充放電電流の方が高抵抗値の抵抗素子316cgを流れる電流に比べればはるかに大きいので、スタートアップ回路316chはほとんど動作に寄与しなくなる。
【０１５４】
また、クロック用内部電源電位310bにおいては、ロックイン信号LKの替わりに外部クロック信号extCLKが供給されなくなるとＨレベルとなる保持信号HDを入力して外部クロック信号extCLKが供給されなくなるとこのときの電流制御トランジスタ316aのゲート電位Vg が保持されるようにすることで、外部クロック信号extCLKが再供給されたときに素早く電流供給ノード312に与える電流Is を最適値にすることができる。
【０１５５】
以上のようにこの実施の形態８においても、安定した内部電源電位intVccが供給され、実施の形態１から実施の形態７までと同様に動作し、同様の効果を奏する。さらにこれに加え、電流制御トランジスタ316aのゲート電位Vg を保持する保持回路316cを設けたので、電流供給ノード312に与える電流供給量Is の最適値を維持することができる。従って安定した内部電源電位intVccが得られる。
【０１５６】
また、外部電源電位intVCC投入時に電流制御トランジスタ316aのゲート電位Vg を最適値に近いextVCC/2にするスタートアップ回路316chを設けたので、電源電位投入後に素早く電流供給量を最適の状態にすることができる。
実施の形態９．
以下にこの発明の実施の形態９であるSRAMが使用されたコンピュータについて説明する。この実施の形態９が実施の形態２から実施の形態５と異なる点は、実施の形態２から実施の形態５ではSRAM300における保持信号HDおよび/HDが内部クロック信号同期回路320における外部クロック信号入力ノード321aに外部クロック信号extCLKの供給が中断されるとそれぞれＨレベルおよびＬレベルとなっていたが、この実施の形態９においては外部からのクロック制御によりこの保持信号HDおよび/HDをそれぞれＨレベルおよびＬレベルにできる点で異なる。
【０１５７】
以上のようにこの実施の形態９のSRAM300は外部からのクロック制御によりこの保持信号HDおよび/HDをそれぞれＨレベルおよびＬレベルにできるようにしたことにより、外部クロック信号入力ノード321aに外部クロック信号extCLKの供給が中断されるときだけでなく、例えば電源を投入したまま長時間コンピュータを使用しないときに、コンピュータが消費電力を減らすスリープモードに入ると、消費電力を減少させるいくつかの動作と併せて外部クロック信号発生回路100の外部クロック信号extCLKの周波数を低下させて消費電力を減少させるような場合、SRAM300の外部からのクロック制御により保持信号HDおよび/HDをそれぞれＨレベルおよびＬレベルにして周波数を低下させる前の状態を保持しておくことで、コンピュータが使用され始めて外部クロック信号extCLKが元の状態に戻ったときに保持信号HDおよび/HDをそれぞれＬレベルおよびＨレベルに戻すとすぐに内部クロック信号intCLKが外部クロック信号extCLKにロックする。
実施の形態１０．
以下にこの発明の実施の形態１０であるSRAMが使用されたコンピュータについて図２５に基づいて説明する。この実施の形態１０が実施の形態１から実施の形態７と異なる点は内部電源電位発生回路310aおよび310bの構成で、この構成の異なる点について説明し、同じものについては説明を省略する。
【０１５８】
図２５はこの実施の形態１０のSRAMの内部電源電位発生回路310aおよび310bの回路図を示しており、この図２５に示された内部電源電位発生回路310aおよび310bが図２に示された実施の形態１から実施の形態７における内部電源電位発生回路310aおよび310bの回路図と異なる点は、まず定電圧回路311に新たに外部電源電位ノード300aと内部電源電位ノード300cとの間に接続され、ゲートに差動増幅回路314からのドライバ制御信号DRVA（これは基準電位Vref と内部電源電位intVCCとの電位差の増幅信号でアナログ信号である）を受け、内部電源電位intVCCが基準電位Vref よりも低いと導通状態とされるアナログ制御ドライバトランジスタ311aが追加されている点、差動増幅回路314に新たに外部電源電位ノード300aとノード314iとの間に接続され、ゲートがノード314bに接続されるｐチャネルＭＯＳトランジスタ314jと、ノード314iとノード314dとの間に接続され、ゲートに基準電位Vref を受けるｎチャネルＭＯＳトランジスタ314kが追加されている点で異なる。
【０１５９】
また、差動増幅回路314の出力ノード314iとドライバトランジスタ315のゲートとの間に内部電源電位intVCCが基準電位Vref よりもVref /10程度以上低下するとドライバ制御信号DRVDをextVCC-2｜Vthp ｜（Vthp はｐチャネルＭＯＳトランジスタのしきい値電圧）とし、さもなくばextVCCとする（つまり差動増幅回路314から出力されるアナログ信号をデジタル信号のドライバ制御信号DRVDに変換する）バッファ回路311bを新たに設けてドライバトランジスタ315を内部電源電位が基準電位よりもVref /10程度以上低下すると導通状態としてデジタル制御している点でも異なる。このようにデジタル制御ドライバトランジスタ315とアナログ制御ドライバトランジスタ311aとを混在させた内部電源電位発生回路を、ミックスドモード(Mixed-mode)内部電源電位発生回路と呼ぶことにする。
【０１６０】
また、電流供給回路316において、内部電源電位intVCCと基準電位Vref との電位差を増幅した比較回路316bcからのアナログな出力電位Vaによって制御され、内部電源電位intVCCが基準電位Vref よりも高いと電流制御トランジスタ316aのゲートを充電し、低いと放電するアナログチャージポンプ回路316bgに定電流源として作用するｐチャネルＭＯＳトランジスタ316bwとｎチャネルＭＯＳトランジスタ316bxとを新たに追加している点、バッファ回路316buおよび316bvを有し、比較回路316bcからのアナログな出力電位Vaを内部電源電位intVCCが基準電位Vref からVref /10以上低くなると接地電位GNDとなり、さもなくば外部電源電位extVCCとなるデジタルな出力電位DVu および内部電源電位intVCCが基準電位Vref よりもVref /10以上高くなると外部電源電位extVCCとなり、さもなくば接地電位GNDとなるデジタルな出力電位DVd に変換するデジタル変換回路316btを新たに追加している点、およびデジタル変換回路316btからのデジタルな出力電位DVu およびDVd によって制御され、内部電源電位intVCCが基準電位Vref よりもVref /10以上高くなると電流制御トランジスタ316aのゲートを充電し、Vref /10以上低くなると電流制御トランジスタ316aのゲートを放電するデジタルチャージポンプ回路316cを新たに追加している点である。
【０１６１】
バッファ回路311bはしきい値電圧Vthp を有するｐチャネルＭＯＳトランジスタ311ba,311bb,311bcおよび定電流源として作用するｎチャネルＭＯＳトランジスタ311bdから構成され、extVCC-3｜Vthp ｜の制限電位LMTを出力する制限電位発生回路と、ｐチャネルＭＯＳトランジスタ311beおよびｎチャネルＭＯＳトランジスタ311bfから構成されるインバータと、ｐチャネルＭＯＳトランジスタ311bgおよびｎチャネルＭＯＳトランジスタ311bhから構成されるインバータと、しきい値電圧Vthp を有し、ノード311biと接地電位ノード300bとの間に接続され、ゲートに制限電位LMTを受けてノード311biにLMT+｜Vthp ｜＝extVCC-2｜Vthp ｜の電位を与えるｐチャネルＭＯＳトランジスタ311bjからなる下限電位供給回路を有する。
【０１６２】
また、デジタルチャージポンプ回路316cは定電流源として作用するｐチャネルＭＯＳトランジスタ316caおよびｎチャネルＭＯＳトランジスタ316cdと、ゲートにデジタル変換回路316btからの出力電位DVu および出力電位DVd をそれぞれ受けるｐチャネルＭＯＳトランジスタ316cbおよびｎチャネルＭＯＳトランジスタ316ccとを有する。そして、この実施の形態ではデジタル制御ドライバトランジスタのチャネル幅をアナログ制御ドライバトランジスタのチャネル幅よりも大きくしている。また、デジタルチャージポンプ回路316cを構成するトランジスタのチャネル幅もアナログチャージポンプ回路316bgを構成するトランジスタのチャネル幅よりも大きくしている。
【０１６３】
次に、以上のように構成されたミックスドモード内部電源電位発生回路310aおよび310bの動作について説明する。まず、内部電源電位intVCCが基準電位発生回路313から出力される基準電位Vref よりも低くなるとこれを受けて差動増幅回路314から出力されるドライバ制御信号DRVAは内部電源電位intVCCが低下するに連れてアナログ制御ドライバトランジスタ311aの導通／非導通の境目付近の電位から次第に低下し接地電位に近づく。するとアナログ制御ドライバトランジスタ311aのコンダクタンスはこのアナログドライバ制御信号DRVAが接地電位に向けて低下するに連れて次第に大きくなり、従ってこのアナログ制御ドライバトランジスタ311aを通って電源電位ノード300aから内部電源電位ノード300cに流れる電流も次第に大きくなっていく。
【０１６４】
一方、内部電源電位intVCCが基準電位Vref からVref /10以上低下するまでは差動増幅回路314における出力ノード314iの電位がバッファ311bにおけるトランジスタ311beおよび311bfから構成されるインバータの論理しきい値よりも高い電位となるので、バッファ回路311bから出力されるデジタルドライバ制御信号DRVDは外部電源電位extVCCとなり、デジタル制御ドライバトランジスタ315は非導通状態とされており、従って内部電源電位intVCCが基準電位Vref より低下しても、アナログ制御ドライバトランジスタ311aによって内部電源電位ノード300cに電流を供給することによって内部電源電位intVCCが基準電位Vref まで上昇すれば、デジタル制御ドライバトランジスタは非導通状態のままとなる。
【０１６５】
しかし、アナログ制御ドライバトランジスタ311aによって内部電源電位ノード300cに電流を供給するだけでは内部電源電位intVCCの消費量が大きすぎて内部電源電位intVCCが低下し続け、基準電位Vref からVref /10以上低下した場合は、差動増幅回路314における出力ノード314iの電位がバッファ311bにおけるトランジスタ311beおよび311bfから構成されるインバータの論理しきい値よりも低い電位となり、バッファ回路311bから出力されるデジタルドライバ制御信号DRVDはノード311biに与えられる電位、すなわちextVCC-2｜Vthp ｜となり、デジタル制御ドライバトランジスタ315は導通状態とされ、アナログ制御ドライバトランジスタ311aよりもチャネル幅が大きく電流駆動能力の大きいデジタル制御ドライバトランジスタ315により内部電源電位ノード300cに大きな電流を流すことによって内部電源電位intVCCが基準電位Vref に戻される。
【０１６６】
内部電源電位intVCCが基準電位Vref よりも高くなった場合はアナログドライバ制御信号DRVAはアナログ制御ドライバトランジスタ311aの導通／非導通の境目付近の電位から上昇し、アナログ制御ドライバトランジスタ311aは非導通状態となり、差動増幅回路314における出力ノードの電位314iもバッファ回路311bにおけるインバータの論理しきい値よりも高いのでデジタルドライバ制御信号DRVDは外部電源電位extVCCとなり、デジタル制御ドライバトランジスタ315も非導通状態のままとなる。従って内部電源電位intVCCが内部回路で使用されることで、内部電源電位intVCCは次第に低下していく。
【０１６７】
また、デジタル制御ドライバトランジスタ315を介して内部電源電位ノード300cに供給される電流が多いと内部電源電位intVCCのオーバーシュートが大きくなり、逆に少ないとアンダーシュートが大きくなるので、このオーバーシュートおよびアンダーシュートを最適値にするために電流制御トランジスタ316aの電流駆動能力を電流供給回路316により内部電源電位intVCCの基準電位Vref からのずれに応じて制御している。この電流供給回路316においては、内部電源電位intVCCが基準電位Vref よりも低くなると比較回路316bcから出力される電位Vaが上昇し、アナログチャージポンプ回路316bgにおけるｐチャネルＭＯＳトランジスタ316beおよびｎチャネルＭＯＳトランジスタ316bfがそれぞれ非導通状態および導通状態となり、電流制御トランジスタ316aのゲート電位Vg が低下し、この電流制御トランジスタ316aの電流駆動能力が上昇する。
【０１６８】
内部電源電位intVCCのアンダーシュートが大きく、内部電源電位intVCCが基準電位Vref よりもVref /10以上低下すると、比較回路316bcから出力される電位Va はデジタル変換回路316btにおけるバッファ回路316bvの論理しきい値よりも高くなり、このバッファ回路316bvからの出力電位DVd は外部電源電位extVCCとなり、一方電位Vaはバッファ回路316buの論理しきい値（バッファ回路316bvの論理しきい値よりも低く設定されている）よりも高いのでこのバッファ回路316buからの出力電位DVu も外部電源電位extVCCとなりデジタルチャージポンプ回路316cにおけるｐチャネルＭＯＳトランジスタ316cbおよびｎチャネルＭＯＳトランジスタ316ccはそれぞれ非導通状態および導通状態となり、電流制御トランジスタ316aのゲートがチャネル幅の大きいｎチャネルＭＯＳトランジスタ316ccを介して急速に放電され、この電流制御トランジスタ316aの電流駆動能力が急速に上昇する。
【０１６９】
また、内部電源電位intVCCのオーバーシュートが大きく、内部電源電位intVCCが基準電位Vref よりもVref /10以上上昇すると、比較回路316bcから出力される電位Va はデジタル変換回路316btにおけるバッファ回路316buの論理しきい値よりも低くなり、このバッファ回路316buからの出力電位DVu は接地電位GNDとなり、一方電位Vaはバッファ回路316bvの論理しきい値（バッファ回路316buの論理しきい値よりも高く設定されている）よりも低いのでこのバッファ回路316bvからの出力電位DVd も接地電位GNDとなりデジタルチャージポンプ回路316cにおけるｐチャネルＭＯＳトランジスタ316cbおよびｎチャネルＭＯＳトランジスタ316ccはそれぞれ導通状態および非導通状態となり、電流制御トランジスタ316aのゲートがチャネル幅の大きいｐチャネルＭＯＳトランジスタ316cbを介して急速に充電され、この電流制御トランジスタ316aの電流駆動能力が急速に低下する。
【０１７０】
以上のようにこの実施の形態１０では、実施の形態１から実施の形態７と同様の効果を奏し、さらにSRAM300における内部電源電位発生回路310aおよび310bをデジタル制御ドライバトランジスタ315とアナログ制御ドライバトランジスタ311aとを混在させたミックスドモード内部電源電位発生回路で構成したので、内部電源電位intVCCと基準電位Vref との電位差が大きいとアナログ制御ドライバトランジスタ311aおよびデジタル制御ドライバトランジスタ315の両方が導通し、急速に内部電源電位intVCCが基準電位Vref に近づき、内部電源電位intVCCと基準電位Vref との電位差が小さいとアナログ制御ドライバトランジスタ311aのみ導通して精度良く内部電源電位intVCCが基準電位Vref にされる。従って、素早くかつ正確に内部電源電位intVCCを基準電位Vref にすることができる。
【０１７１】
また、電流供給回路316にアナログチャージポンプ回路316bgとデジタルチャージポンプ回路316dとを設け、内部電源電位intVCCがVref -Vref /10からVref +Vref /10の範囲にあるときはアナログチャージポンプ回路316bgのみで電流制御トランジスタ316aのゲートが充放電され、この範囲をはずれるとアナログチャージポンプ回路316bgおよびデジタルチャージポンプ回路316dの両方で電流制御トランジスタ316aのゲートが充放電されるようにしたので、内部電源電位intVCCが基準電位Vref から大きく外れたときは２つのチャージポンプ回路316bgおよび316dで電流制御トランジスタ316aのゲートを充放電するため急速にこのゲート電位が最適値に近づき（ゲート電位の粗調整）、さらに内部電源電位intVCCが基準電位Vref に近いとアナログチャージポンプ回路316bgのみで電流制御トランジスタ316aのゲートを充放電するため精度良くこのゲート電位を最適値にもっていくことができ（ゲート電位の微調整）、従って素早くかつ正確に電流制御トランジスタのゲート電位を最適値にできる。
実施の形態１１．
次にこの発明の実施の形態１１であるSRAMが使用されたコンピュータについて図２６に基づいて説明する。この実施の形態１１が実施の形態１０と異なる点はSRAM300の内部電源電位発生回路310aおよび310bにおける電流供給回路316の構成で、図２３に示された実施の形態８の内部電源電位発生回路310aおよび310bと同様に、内部クロック信号intCLKが外部クロック信号extCLKに同期したことをロックイン信号LKが示すと電流制御トランジスタ316aのゲート電位Vg を保持する保持回路316cを有し、比較回路316bcにおける差動増幅回路316baおよび316bbが内部クロック信号intCLKが外部クロック信号extCLKに同期したことをロックイン信号LKが示すと非活性化されて、チャージポンプ回路316bgおよび316dの充放電動作が非活性化されるようになっている点である。
【０１７２】
以上のようにこの実施の形態１１では実施の形態１０と同様の効果を奏し、さらに内部電源電位発生回路310aおよび310bにおける電流供給回路316に電流制御トランジスタ316aのゲート電位Vg を保持する保持回路316cを設けたので、デジタル制御ドライバトランジスタ315を介して内部電源電位ノード300cに供給する電流供給量の最適値を維持することができる。
【０１７３】
また、この電位保持回路316cは外部電源電位intVCC投入時に電流制御トランジスタ316aのゲート電位Vg を最適値に近いextVCC/2にするスタートアップ回路316chも有しているので、電源電位投入後に素早く電流供給量を最適の状態にすることができる。
実施の形態１２．
次にこの発明の実施の形態１２であるSRAMが使用されたコンピュータについて図２７に基づいて説明する。この実施の形態１２が実施の形態１０と異なる点は、SRAM300の内部電源電位発生回路310aおよび310bにおける、ｐチャネルＭＯＳトランジスタで構成されていたアナログ制御ドライバトランジスタ311aおよびデジタル制御ドライバトランジスタ315に変わり、共にゲートに基準電位Vref を受け、しきい値電圧Vthn をもつｎチャネルＭＯＳトランジスタで構成されアナログ制御されるドライバトランジスタ311cおよび317が設けられている点、これに伴い差動増幅回路314およびバッファ回路311bが省略されている点、ドライバトランジスタ317および電流制御トランジスタ316aの順に電源電位ノード300aと内部電源電位ノード300cとの間に直列に接続されている点、比較回路316bcにおける差動増幅回路316baおよび316bbが基準電位Vref をそのまま受けずにしきい値電圧Vthn をもつｎチャネルＭＯＳトランジスタ316bjによりしきい値電圧Vthn ぶんだけ低下させた電位Vref -Vthn を受けている点、および内部電源電位intVCCは基準電位Vref でなく、この基準電位よりしきい値電圧Vthn ぶんだけ低いVref -Vthn に等しくなるように制御される点で異なる。
【０１７４】
そして、ドライバトランジスタ311cおよび317は内部電源電位intVCCが電位Vref -Vthn よりも低くなると導通状態となり、高くなると非導通状態となる。また、ドライバトランジスタ317のチャネル幅はドライバトランジスタ311cのチャネル幅よりも大きくされ、ドライバトランジスタ311cおよび317とｎチャネルＭＯＳトランジスタ316bjはしきい値電圧が等しくVthn になるようにチャネル長を等しくしてある。
【０１７５】
以上のようにこの実施の形態１２では、実施の形態１から実施の形態７と同様の効果を奏し、さらに実施の形態１０と同様にSRAM300における内部電源電位発生回路310aおよび310bの電流供給回路316にアナログチャージポンプ回路316bgとデジタルチャージポンプ回路316dとを設け、内部電源電位intVCCがVref -Vref /10からVref +Vref /10の範囲にあるときはアナログチャージポンプ回路316bgのみで電流制御トランジスタ316aのゲートが充放電され、この範囲をはずれるとアナログチャージポンプ回路316bgおよびデジタルチャージポンプ回路316dの両方で電流制御トランジスタ316aのゲートが充放電されるようにしたので、内部電源電位intVCCが基準電位Vref から大きく外れたときは２つのチャージポンプ回路316bgおよび316dで電流制御トランジスタ316aのゲートを充放電するため急速にこのゲート電位が最適値に近づき（ゲート電位の粗調整）、さらに内部電源電位intVCCが基準電位Vref に近いとアナログチャージポンプ回路316bgのみで電流制御トランジスタ316aのゲートを充放電するため精度良くこのゲート電位を最適値にもっていくことができ（ゲート電位の微調整）、従って素早くかつ正確に電流制御トランジスタのゲート電位を最適値にできる。
【０１７６】
なお、実施の形態１から実施の形態１２ではPLL回路またはDLL回路、および内部電源電位発生回路を同期型のSRAMに用いた例を示したが、外部から与えられたクロック信号に同期して動作するシンクロナスDRAMにも適用できる。また、図２に示された実施の形態１におけるSRAMの内部電源電位発生回路、図２５に示された実施の形態１０におけるSRAMの内部電源電位発生回路または図２７に示された実施の形態１２におけるSRAMの内部電源電位発生回路は標準DRAMにも適用できる。さらに、内部電源電位発生回路において、ｐチャネルＭＯＳトランジスタからなるドライバトランジスタをｐｎｐ型バイポーラトランジスタで、ｎチャネルＭＯＳトランジスタからなるドライバトランジスタをｎｐｎ型バイポーラトランジスタで置き換えることも可能である。
【産業上の利用可能性】
【０１７７】
この発明は、外部クロック信号に従って内部クロック信号を生成する内部クロック発生回路を有する半導体装置に対して適用することが出来る。特に、外部電源電圧が不安定となる環境下で動作する内部クロック信号発生回路内蔵半導体装置に対して適用することにより、内部クロック信号を安定に発生して内部動作を安定化させることができる。
【図面の簡単な説明】
【０１７８】
【図１】この発明の実施の形態１のコンピュータのブロック図である。
【図２】この発明の実施の形態１の内部電源電位発生回路の回路図である。
【図３】この発明の実施の形態１の内部電源電位発生回路の動作を示すタイミング図である。
【図４】この発明の実施の形態１の内部電源電位発生回路の動作を示すタイミング図である。
【図５】この発明の実施の形態１の内部クロック信号同期回路の回路図である。
【図６】この発明の実施の形態１の内部クロック信号発生回路の動作を示すタイミング図である。
【図７】この発明の実施の形態１のSRAMの動作を示すタイミング図である。
【図８】この発明の実施の形態２の内部クロック信号同期回路の回路図である。
【図９】この発明の実施の形態２の抵抗値切り換え回路の回路図である。
【図１０】この発明の実施の形態２の抵抗値切り換え回路の回路図である。
【図１１】この発明の実施の形態２の抵抗値切り換え回路の回路図である。
【図１２】この発明の実施の形態３の電位保持回路の回路図である。
【図１３】この発明の実施の形態４の電流制御回路の回路図である。
【図１４】この発明の実施の形態５の電流制御回路の回路図である。
【図１５】この発明の実施の形態６の内部クロック信号発生回路の回路図である。
【図１６】この発明の実施の形態６の内部クロック信号同期回路の動作を示すタイミング図である。
【図１７】この発明の実施の形態６の内部クロック信号同期回路の動作を示すタイミング図である。
【図１８】この発明の実施の形態７の内部クロック信号発生回路の回路図である。
【図１９】この発明の実施の形態７の内部クロック信号発生回路の回路図である。
【図２０】この発明の実施の形態７の内部クロック信号発生回路の回路図である。
【図２１】この発明の実施の形態７の内部クロック信号発生回路の動作を示すタイミング図である。
【図２２】この発明の実施の形態８のロックイン検出回路の回路図である。
【図２３】この発明の実施の形態８の内部電源電位発生回路の回路図である。
【図２４】従来のPLL回路の回路図である。
【図２５】この発明の実施の形態１０の内部電源電位発生回路の回路図である。
【図２６】この発明の実施の形態１１の内部電源電位発生回路の回路図である。
【図２７】この発明の実施の形態１２の内部電源電位発生回路の回路図である。
【符号の説明】
【０１７９】
300a  外部電源電位ノード、  300b  接地電位ノード
300c  内部電源電位ノード、  300d  クロック用内部電源電位ノード
310a  内部電源電位発生回路、  310b  クロック用内部電源電位発生回路
311  定電圧回路、  311a  アナログ制御ドライバトランジスタ
312  電流供給ノード、
313  基準電位発生回路、  314  差動増幅回路
315  ドライバトランジスタ、  316  電流供給回路
316a  電流制御トランジスタ、  316b  電流制御回路
316bg  アナログチャージポンプ回路、  316c  保持回路
316ch  スタートアップ回路、  316d  デジタルチャージポンプ回路
317  ドライバトランジスタ
320  内部クロック信号同期回路、  321  位相比較回路
321a  外部クロック信号入力ノード、  321b  内部クロック信号入力ノード
322  チャージポンプ回路、  322a  充放電ノード
323  電流制御回路、  323d  オペアンプ、  323da  第１の入力ノード
323db  第２の入力ノード、  323dc  増幅出力ノード
323eb  ｐチャネルＭＯＳトランジスタ、  323ed  抵抗素子
323ei  抵抗用トランジスタ、  323h  抵抗値切り換え回路
323hk  抵抗制御回路、  323g  トランスファゲート、  323i  電位保持回路
324  内部クロック信号発生回路、  324b  差動増幅回路
324f  差動増幅回路、  324g  差動増幅回路
324fe  ノード、  324ff  ｐチャネル電流制御トランジスタ
324fc  出力ノード、  324fh  ｐチャネル入力トランジスタ
324fd  出力ノード、  324fn  ノード
324fq  ｎチャネル入力トランジスタ
324fr  ｎチャネル電流制御トランジスタ
325  内部クロック信号出力ノード
【図１】
0003701289.tif 000002
【図２】
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【図３】
0003701289.tif 000004
【図４】
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【図５】
0003701289.tif 000006
【図６】
0003701289.tif 000007
【図７】
0003701289.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
0003701289.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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