(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置であって、
ダイナミック型のメモリセルがマトリクス状に配列された複数のメモリセルブロックと、
前記複数のメモリセルブロックのうちの１つを選択するためのブロックアドレスと、メモリセルブロック内の複数本のワード線のうちの１本を選択するための行アドレスと、を含むアドレスが入力されるアドレス入力部と、
前記アドレスに従って選択されるメモリセルに対応するデータを入出力するためのデータ入出力部と、
ワード線の活性化を制御するためのワード線活性化制御部と、
を備え、
前記ワード線活性化制御部は、
前記行アドレスに変化があるか否かを検出するための行アドレス遷移検出部を備えており、
前記ワード線活性化制御部は、
前記メモリセルに対し、データの読み出しと書き込みとの少なくとも一方が可能なサイクルであって、同じ行アドレスを含むアドレスを用いる前記サイクルが連続し、前記連続するサイクルにおいて前記行アドレスの変化が前記行アドレス遷移検出部によって検出されない場合であって、
（ａ）前記連続するサイクルにおいて、前記連続するサイクルのうちの最初のサイクルにおいてワード線が活性化された第１のメモリセルブロックに対してリフレッシュの実行が要求されない第１の場合には、
前記第１のメモリセルブロック内のワード線を、非活性化することなく前記連続するサイクルのうちの最終のサイクルまで活性化した状態で保持し、
（ｂ）前記連続するサイクルにおいて、前記第１のメモリセルブロック内のワード線が活性化状態となっているときに、前記第１のメモリセルブロックに対してデータの読み出しと書き込みとの少なくとも一方の実行とリフレッシュの実行とが共に要求される第２の場合には、
前記第１のメモリセルブロックに対するデータの読み出しと書き込みとの少なくとも一方を実行した後に、前記第１のメモリセルブロック内の前記活性化状態のワード線を非活性化させて前記第１のメモリセルブロックに対するリフレッシュを実行することを特徴とする半導体メモリ装置。
【請求項２】
請求項１記載の半導体メモリ装置であって、
前記アドレス入力部には、前記行アドレスとともに列アドレスも同時に入力され、
前記行アドレスは、複数ビットで構成される前記アドレスのうちの最も上位にある複数のビットに割り当てられている、半導体メモリ装置。
【請求項３】
請求項１または２記載の半導体メモリ装置であって、
前記ワード線活性化制御部は、
前記第１の場合には、
（ｉ）前記最初のサイクルにおいて活性化された前記第１のメモリセルブロック内のワード線を、非活性化することなく前記最終のサイクルまで活性化した状態で保持するとともに、
（ｉｉ）前記最初のサイクルより後で前記最終のサイクル以前のサイクルにおいて、前記第１のメモリセルブロックとは異なる第２のメモリセルブロック内のメモリセルに対し、データの読み出しと書き込みとの少なくとも一方を実行した場合に、
前記最初のサイクルより後で前記最終のサイクル以前の前記サイクルにおいて活性化された前記第２のメモリセルブロック内のワード線を、非活性化することなく前記最終のサイクルまで活性化した状態で保持する、半導体メモリ装置。
【請求項４】
ダイナミック型のメモリセルがマトリクス状に配列された複数のメモリセルブロックと、前記複数のメモリセルブロックのうちの１つを選択するためのブロックアドレスと、メモリセルブロック内の複数本のワード線のうちの１本を選択するための行アドレスと、を含むアドレスが入力されるアドレス入力部と、前記アドレスに従って選択されるメモリセルに対応するデータを入出力するためのデータ入出力部と、を備える半導体メモリ装置において、ワード線の活性化を制御するための方法であって、
前記メモリセルに対し、データの読み出しと書き込みとの少なくとも一方が可能なサイクルであって、同じ行アドレスを含むアドレスを用いる前記サイクルが連続し、前記連続するサイクルにおいて前記行アドレスの変化が検出されない場合であって、
（ａ）前記連続するサイクルにおいて、前記連続するサイクルのうちの最初のサイクルにおいてワード線が活性化された第１のメモリセルブロックに対してリフレッシュが要求されない第１の場合には、
前記第１のメモリセルブロック内のワード線を、非活性化することなく前記連続するサイクルのうちの最終のサイクルまで活性化した状態で保持し、
（ｂ）前記連続するサイクルにおいて、前記第１のメモリセルブロック内のワード線が活性化状態となっているときに、前記第１のメモリセルブロックに対してデータの読み出しと書き込みとの少なくとも一方の実行とリフレッシュの実行とが共に要求される第２の場合には、
前記第１のメモリセルブロックに対するデータの読み出しと書き込みとの少なくとも一方を実行した後に、前記第１のメモリセルブロック内の前記活性化状態のワード線を非活性化させて前記第１のメモリセルブロックに対するリフレッシュを実行することを特徴とするワード線の活性化制御方法。
【請求項５】
請求項４記載のワード線の活性化制御方法であって、
前記第１の場合には、
（ｉ）前記最初のサイクルにおいて活性化された前記第１のメモリセルブロック内のワード線を、非活性化することなく前記最終のサイクルまで活性化した状態で保持するとともに、
（ｉｉ）前記最初のサイクルより後で前記最終のサイクル以前のサイクルにおいて、前記第１のメモリセルブロックとは異なる第２のメモリセルブロック内のメモリセルに対し、データの読み出しと書き込みとの少なくとも一方を実行した場合に、
前記最初のサイクルより後で前記最終のサイクル以前の前記サイクルにおいて活性化された前記第２のメモリセルブロック内のワード線を、非活性化することなく前記最終のサイクルまで活性化した状態で保持する、ワード線の活性化制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ装置内のワード線の活性化制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、ＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えた半導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭあるいはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含むメモリセルアレイを備えているとともに、リフレッシュ制御部を内蔵しており、リフレッシュ動作を内部で実行している。このため、擬似ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに擬似ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような擬似ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
【発明が解決しようとする課題】
ところで、擬似ＳＲＡＭにおいてアクセスが実行されるサイクルでは、サイクル毎に、アドレスによって選択されるワード線が活性化および非活性化されている。しかしながら、連続するサイクルで同一のワード線が活性化される場合などに、サイクル毎にワード線の活性化および非活性化を繰り返すと、電流が無駄に消費されるという問題があった。なお、これは、擬似ＳＲＡＭに限らず、サイクル毎にワード線の活性化および非活性化を繰り返す半導体メモリ装置に共通する問題である。
【０００５】
この発明は、上述した従来の課題を解決するためになされたものであり、半導体メモリ装置内のワード線の活性化に伴う消費電流を低減することのできる技術を提供することを目的とする。
【０００６】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明の装置は、半導体メモリ装置であって、
ダイナミック型のメモリセルがマトリクス状に配列された複数のメモリセルブロックと、
前記複数のメモリセルブロックのうちの１つを選択するためのブロックアドレスと、メモリセルブロック内の複数本のワード線のうちの１本を選択するための行アドレスと、を含むアドレスが入力されるアドレス入力部と、
前記アドレスに従って選択されるメモリセルに対応するデータを入出力するためのデータ入出力部と、
ワード線の活性化を制御するためのワード線活性化制御部と、
を備え、
前記ワード線活性化制御部は、
前記行アドレスに変化があるか否かを検出するための行アドレス遷移検出部を備えており、
前記ワード線活性化制御部は、
前記メモリセルに対し、データの読み出しと書き込みとの少なくとも一方が可能なサイクルであって、同じ行アドレスを含むアドレスを用いる前記サイクルが連続し、前記連続するサイクルにおいて前記行アドレスの変化が前記行アドレス遷移検出部によって検出されない場合であって、
（ａ）前記連続するサイクルにおいて、前記連続するサイクルのうちの最初のサイクルにおいてワード線が活性化された第１のメモリセルブロックに対してリフレッシュの実行が要求されない第１の場合には、
前記第１のメモリセルブロック内のワード線を、非活性化することなく前記連続するサイクルのうちの最終のサイクルまで活性化した状態で保持し、
（ｂ）前記連続するサイクルにおいて、前記第１のメモリセルブロック内のワード線が活性化状態となっているときに、前記第１のメモリセルブロックに対してデータの読み出しと書き込みとの少なくとも一方の実行とリフレッシュの実行とが共に要求される第２の場合には、
前記第１のメモリセルブロックに対するデータの読み出しと書き込みとの少なくとも一方を実行した後に、前記第１のメモリセルブロック内の前記活性化状態のワード線を非活性化させて前記第１のメモリセルブロックに対するリフレッシュを実行することを特徴とする。
【０００７】
この半導体メモリ装置では、ワード線活性化制御部が備えられており、ワード線活性化制御部は、同じ行アドレスを含むアドレスを用いるサイクルが連続する場合には、最初のサイクルで活性化されたワード線を、同じ行アドレスが用いられる最終のサイクルまで活性化した状態で保持する。このようなワード線活性化制御部を用いれば、サイクル毎にワード線の活性化および非活性化を繰り返す必要がないため、ワード線の活性化に伴う消費電流を低減することが可能となる。
【０００８】
なお、この装置を用いる効果は、最初のサイクルから最終のサイクルまでの複数のサイクルのうち、２以上のサイクルにおいて、活性化されたワード線上のメモリセルに対してデータの読み出しや書き込みが行われる場合に、顕著となる。
【０００９】
上記の装置において、
前記アドレス入力部には、前記行アドレスとともに列アドレスも同時に入力され、
前記行アドレスは、複数ビットで構成される前記アドレスのうちの最も上位にある複数のビットに割り当てられていることが好ましい。
【００１０】
このように、行アドレスを最も上位にある複数のビットに割り当てれば、行アドレスが比較的変化しにくくなるので、ワード線が活性化した状態で保持される頻度を高めることができ、この結果、ワード線の活性化に伴う消費電流を低減することが可能となる。
【００１２】
上記の装置において、
前記ワード線活性化制御部は、
前記第１の場合には、
（ｉ）前記最初のサイクルにおいて活性化された前記第１のメモリセルブロック内のワード線を、非活性化することなく前記最終のサイクルまで活性化した状態で保持するとともに、
（ｉｉ）前記最初のサイクルより後で前記最終のサイクル以前のサイクルにおいて、前記第１のメモリセルブロックとは異なる第２のメモリセルブロック内のメモリセルに対し、データの読み出しと書き込みとの少なくとも一方を実行した場合に、
前記最初のサイクルより後で前記最終のサイクル以前の前記サイクルにおいて活性化された前記第２のメモリセルブロック内のワード線を、非活性化することなく前記最終のサイクルまで活性化した状態で保持するようにしてもよい。
【００１３】
なお、最初のサイクルより後で最終のサイクル以前のサイクルは、最終のサイクルと異なるサイクルであってもよいし、最終のサイクルであってもよい。
【００１４】
このように、複数のメモリセルブロックが設けられている場合には、ワード線活性化制御部は、２以上のメモリセルブロックの中のワード線を同時に活性化した状態で保持することができる。したがって、活性化されたワード線上のメモリセルに対して、データの読み出しや書き込みが行われる頻度を高めることができ、この結果、ワード線の活性化に伴う消費電流をかなり低減することが可能となる。
【００１５】
また、本発明の方法は、ダイナミック型のメモリセルがマトリクス状に配列された複数のメモリセルブロックと、前記複数のメモリセルブロックのうちの１つを選択するためのブロックアドレスと、メモリセルブロック内の複数本のワード線のうちの１本を選択するための行アドレスと、を含むアドレスが入力されるアドレス入力部と、前記アドレスに従って選択されるメモリセルに対応するデータを入出力するためのデータ入出力部と、を備える半導体メモリ装置において、ワード線の活性化を制御するための方法であって、
前記メモリセルに対し、データの読み出しと書き込みとの少なくとも一方が可能なサイクルであって、同じ行アドレスを含むアドレスを用いる前記サイクルが連続し、前記連続するサイクルにおいて前記行アドレスの変化が検出されない場合であって、
（ａ）前記連続するサイクルにおいて、前記連続するサイクルのうちの最初のサイクルにおいてワード線が活性化された第１のメモリセルブロックに対してリフレッシュが要求されない第１の場合には、
前記第１のメモリセルブロック内のワード線を、非活性化することなく前記連続するサイクルのうちの最終のサイクルまで活性化した状態で保持し、
（ｂ）前記連続するサイクルにおいて、前記第１のメモリセルブロック内のワード線が活性化状態となっているときに、前記第１のメモリセルブロックに対してデータの読み出しと書き込みとの少なくとも一方の実行とリフレッシュの実行とが共に要求される第２の場合には、
前記第１のメモリセルブロックに対するデータの読み出しと書き込みとの少なくとも一方を実行した後に、前記第１のメモリセルブロック内の前記活性化状態のワード線を非活性化させて前記第１のメモリセルブロックに対するリフレッシュを実行することを特徴とする。
【００１６】
この方法を用いる場合にも、本発明の装置を用いる場合と同様の作用・効果を奏し、ワード線の活性化に伴う消費電流を低減することが可能となる。
【００１７】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、そのワード線の活性化制御方法、半導体メモリ装置と制御装置とを備えた半導体メモリシステム、半導体メモリ装置の制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【００１８】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．メモリチップの端子構成と動作状態の概要：
Ｂ．メモリチップ内部の全体構成：
Ｃ．ワード線活性化制御部の内部構成：
Ｄ．ワード線活性化制御部の動作：
Ｄ１．オペレーションサイクルにおける動作（リフレッシュ要求が無い場合）：
Ｄ２．オペレーションサイクルにおける動作（リフレッシュ要求がある場合）：
Ｄ３．スタンバイサイクルおよびスヌーズ状態における動作：
Ｅ．電子機器への適用例：
【００１９】
Ａ．メモリチップの端子構成と動作状態の概要：
図１は、本発明の実施例としてのメモリチップ３００の端子の構成を示す説明図である。メモリチップ３００は、以下のような端子を有している。
【００２０】
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
ＺＺ：スヌーズ入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
＃ＬＢ：下位バイトイネーブル入力端子，
＃ＵＢ：上位バイトイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２１】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。
【００２２】
このメモリチップ３００は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な擬似ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ３００には、リフレッシュタイマ７０を含むリフレッシュ制御部が内蔵されている。本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」と呼び、内蔵されたリフレッシュ制御部によるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。
【００２３】
メモリチップ３００の内部には、入力されたアドレスＡ０〜Ａ１９の中のいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路１１０が設けられている。そして、メモリチップ３００内の回路は、アドレス遷移検出回路１１０から供給されるアドレス遷移信号に基づいて動作する。例えば、外部アクセスと内部リフレッシュとの調停は、アドレス遷移信号に基づいて行われる。なお、以下の説明では、アドレス遷移検出回路１１０を「ＡＴＤ回路」と呼び、アドレス遷移信号を「ＡＴＤ信号」と呼ぶ。
【００２４】
図１に示すチップセレクト信号＃ＣＳとスヌーズ信号ＺＺは、メモリチップ３００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリチップ３００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２５】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）でスヌーズ信号ＺＺがＨレベルのときは、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」と呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２６】
チップセレクト信号＃ＣＳとスヌーズ信号ＺＺが共にＨレベルのときには、スタンバイサイクルが行われる。スタンバイサイクルでは、外部アクセスの実行が禁止されるため、すべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００２７】
チップセレクト信号＃ＣＳがＨレベル（非アクティブ）のときにスヌーズ信号ＺＺがＬレベルになると、メモリチップ３００はスヌーズ状態（「パワーダウン状態」とも呼ぶ）に移行する。スヌーズ状態では、リフレッシュ動作に必要な回路以外は停止している。スヌーズ状態での消費電力は極めて少ないので、メモリ内のデータのバックアップに適している。
【００２８】
なお、リフレッシュ動作は、オペレーションサイクルとスタンバイサイクルでは第１のリフレッシュモードに従って実行され、スヌーズ状態では第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ７０がリフレッシュタイミング信号を発生した後に、ＡＴＤ信号に同期してリフレッシュ動作が開始される。一方、第２のリフレッシュモードでは、リフレッシュタイマ７０がリフレッシュタイミング信号を発生すると直ちにリフレッシュ動作が開始される。第２のリフレッシュモードでのリフレッシュ動作はＡＴＤ信号と非同期に行われるので、アドレスＡ０〜Ａ１９の入力は不要である。このように、このメモリチップ３００は、３つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。これらの２つのモードにおけるリフレッシュ動作の詳細については後述する。
【００２９】
図１に示すアドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。
【００３０】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、Ｈレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。下位バイトイネーブル信号＃ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワード（１６ビット）の下位バイトと上位バイトとのうちのいずれか１バイトのみに関して読み出しや書き込みを行うための制御信号である。例えば、下位バイトイネーブル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブル信号＃ＵＢをＨレベルに設定すると、１ワードの下位８ビットのみに関して読み出しや書き込みが行われる。なお、図１では、電源端子は省略されている。
【００３１】
図３は、メモリチップ３００の動作の概要を示すタイミングチャートである。図２に示した３つの動作状態（オペレーション、スタンバイ、スヌーズ）のいずれであるかは、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの変化に応じて、随時判断される。図３の最初の３つのサイクルは、オペレーションサイクルである。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ１９の変化の最短周期）は、このメモリチップ３００のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えば約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３２】
図３の４番目のサイクルでは、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、スタンバイサイクルが開始される。５番目のサイクルでは、さらに、スヌーズ信号ＺＺがＬレベルに下がっているので、メモリチップ３００はスヌーズ状態となる。なお、図３（ａ）に示すように、アドレスＡ０〜Ａ１９が変化しない場合には、ＡＴＤ信号は生成されない。
【００３３】
Ｂ．メモリチップ内部の全体構成：
図４は、メモリチップ３００の内部構成を示すブロック図である。このメモリチップ３００は、データ入出力バッファ１０と、メモリセルアレイ２０と、アドレスバッファ６０とを備えている。
【００３４】
メモリセルアレイ２０は、４つのブロック２０Ａ〜２０Ｄに区分されている。第１のブロック２０Ａは、メモリセルサブアレイ２２Ａと、行デコーダ２４Ａと、列デコーダ２６Ａと、ゲート２８Ａとを備えている。他のブロック２０Ｂ〜２０Ｄも同様である。各ブロック２０Ａ〜２０Ｄの構成はほぼ同じなので、以下では主に第１のブロック２０Ａと、これに関連する他の回路について説明する。
【００３５】
１つのブロック２０Ａの構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、サブアレイ２２Ａは、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対（データ線対とも呼ばれる）とが接続されている。行デコーダ２４Ａは、行ドライバを含んでおり、供給される行アドレスに従ってサブアレイ２２Ａ内の複数本のワード線のうちの１本を選択して活性化する。列デコーダ２６Ａは、列ドライバを含んでおり、供給される列アドレスに従ってサブアレイ２２Ａ内の複数組のビット線対の中の１ワード（１６ビット）分のビット線対を同時に選択する。また、ゲート２８Ａは、読み出し回路や書き込み回路を含んでおり、データ入出力バッファ１０とサブアレイ２２Ａと間のデータのやり取りを可能とする。なお、ブロック２０Ａ内には、図示しないプリチャージ回路やセンスアンプなども設けられている。
【００３６】
アドレスバッファ６０は、外部装置から与えられた２０ビットのアドレスＡ０〜Ａ１９を他の内部回路に供給する回路である。最も下位の２ビットのアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのうちのいずれか１つを選択するためのブロックアドレスとして用いられる。また、ブロックアドレスＡ０〜Ａ１よりも上位の６ビットのアドレスＡ２〜Ａ７は列アドレスとして用いられ、最も上位の１２ビットのアドレスＡ８〜Ａ１９は行アドレスとして用いられる。従って、ブロックアドレスＡ０〜Ａ１によって４つのブロック２０Ａ〜２０Ｄのうちの１つが選択され、選択されたブロックの中から、列アドレスＡ２〜Ａ７と行アドレスＡ８〜Ａ１９とによって１ワード（１６ビット）分のメモリセルが選択される。選択されたメモリセルに対応する１ワード分のデータは、データ入出力バッファ１０を介して読み出され、あるいは書き込まれる。すなわち、外部装置は、１つのアドレスＡ０〜Ａ１９を入力することにより、１つのブロック内の１ワード分のメモリセルに同時にアクセスすることが可能である。
【００３７】
各ブロック２０Ａ〜２０Ｄには、それぞれ、行プリデコーダ３０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄと、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄとがこの順に接続されている。メモリチップ３００内には、さらに、リフレッシュタイマ７０と、リフレッシュカウンタコントローラ９０と、リフレッシュカウンタ１００と、ＡＴＤ（アドレス遷移検出）回路１１０と、行アドレス遷移検出回路１３０とが設けられている。
【００３８】
ＡＴＤ回路１１０は、外部装置から供給された２０ビットのアドレスＡ０〜Ａ１９の中のいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、図３（ａ）に示すようなＡＴＤ信号を生成する。
【００３９】
図５は、ＡＴＤ回路１１０の内部構成を示すブロック図である。ＡＴＤ回路１１０は、２０ビットのアドレスＡ０〜Ａ１９の各ビットに対応した２０個の遷移検出回路１１１と、２０入力ＯＲゲート１１８とを備えている。各遷移検出回路１１１は、インバータ１１２と、２つのパルス発生回路１１３，１１４と、ＯＲゲート１１５とを有している。パルス発生回路１１３，１１４としては、例えばワンショットマルチバイブレータが使用される。
【００４０】
第１のパルス発生回路１１３は、アドレスビットＡ０の立ち上がりエッジに応じて、所定のパルス幅を有するパルスを１つ生成する。また、インバータ１１２と第２のパルス発生回路１１４は、アドレスビットＡ０の立ち下がりエッジに応じて、所定のパルス幅を有するパルスを１つ生成する。したがって、ＯＲゲート１１５からは、アドレスビットＡ０の立ち上がりエッジと立ち下がりエッジの各エッジ毎に、パルスが１つずつ出力される。これは、他のアドレスビットＡ１〜Ａ１９についても同様である。
【００４１】
２０入力ＯＲゲート１１８には、２０個の遷移検出回路１１１の出力が入力されている。従って、２０ビットの行アドレスＡ０〜Ａ１９の中の１つ以上のビットのレベルが変化すると、ＯＲゲート１１８からパルス状のＡＴＤ信号が出力される。
【００４２】
図４のリフレッシュタイマ７０は、一定のリフレッシュ周期毎にリフレッシュタイミング信号ＲＦＴＭを発生する回路である。リフレッシュタイマ７０は、例えばリングオシレータによって構成される。リフレッシュ周期は、例えば約３２μｓに設定されている。
【００４３】
リフレッシュ要求信号発生回路５０Ａ〜５０Ｄは、リフレッシュタイマ７０から供給されるリフレッシュタイミング信号ＲＦＴＭに応じて、各ブロック２０Ａ〜２０Ｄのためのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３を発生する。このリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、対応するブロックコントローラ４０Ａ〜４０Ｄにそれぞれ供給される。
【００４４】
ブロックコントローラ４０Ａ〜４０Ｄには、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３とともに、外部装置から与えられたブロックアドレスＡ０〜Ａ１が供給されている。リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、４つのブロック２０Ａ〜２０Ｄにおいてリフレッシュ動作を開始すべきことを意味している。また、オペレーションサイクルでは、ブロックアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのいずれに外部アクセスが要求されているかを示している。そこで、ブロックコントローラ４０Ａ〜４０Ｄは、これらの信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３，Ａ０〜Ａ１に応じて、４つのブロックに対する外部アクセスと内部リフレッシュとを調停する。この調停は、具体的には、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３との出力レベルをそれぞれ設定することによって行われる。
【００４５】
行プリデコーダ３０Ａ〜３０Ｄは、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３のレベルに応じて、外部装置から与えられた行アドレスＡ８〜Ａ１９と、リフレッシュカウンタ１００から与えられたリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９とのうちの一方を選択して、行デコーダ２４Ａ〜２４Ｄに供給する。この２種類のアドレスＡ８〜Ａ１９，ＲＦＡ８〜ＲＦＡ１９の選択は、行プリデコーダ毎に独立に行われる。例えば、第１のブロック２０Ａに対して外部アクセスの要求がある場合にリフレッシュの要求があったときには、第１の行プリデコーダ３０Ａは行アドレスＡ８〜Ａ１９を選択して第１のブロック２０Ａに供給し、他の行プリデコーダ３０Ｂ〜３０ＤはリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９を選択して対応するブロック２０Ｂ〜２０Ｄにそれぞれ供給する。なお、第１の行プリデコーダ３０Ａは、第１のブロック２０Ａに対する外部アクセスの終了後に、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９を第１のブロック２０Ａに供給する。
【００４６】
なお、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄと、行プリデコーダ３０Ａ〜３０Ｄの構成および動作については、さらに後述する。
【００４７】
リフレッシュカウンタコントローラ９０は、４つのブロック２０Ａ〜２０Ｄのすべてにおいて、同一のリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９に従ってリフレッシュ動作が完了したか否かを検出する。この検出は、後述するように、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化を調べることによって行われる。４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作が完了すると、リフレッシュカウンタコントローラ９０は、リフレッシュカウンタ１００にカウントアップ信号＃ＣＮＴＵＰを供給する。リフレッシュカウンタ１００は、このカウントアップ信号＃ＣＮＴＵＰに応じてリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９の値を１つカウントアップする。
【００４８】
メモリチップ３００は、図４に示す回路の他に、チップセレクト信号＃ＣＳやスヌーズ信号ＺＺに従ってチップ内の回路の動作状態を制御するコントローラや、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，＃ＵＢに応じて入出力状態を制御するコントローラなどを有しているが、図４では、図示の便宜上省略されている。
【００４９】
なお、図４のデータ入出力バッファ１０とアドレスバッファ６０とは、それぞれ本発明におけるデータ入出力部とアドレス入力部とに相当する。また、図４において、データ入出力バッファ１０とアドレスバッファ６０とメモリセルアレイ２０とを除く回路部分（３０Ａ〜３０Ｄ，４０Ａ〜４０Ｄ，５０Ａ〜５０Ｄ，７０，９０，１００，１１０，１３０）は、メモリセルアレイ２０内のワード線の活性化を制御しており、本発明のワード線活性化制御部に相当する。
【００５０】
なお、ワード線活性化制御部は、メモリセルアレイ２０のリフレッシュ動作を制御するリフレッシュ制御部としての機能も有している。特に、行プリデコーダ３０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄと、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄとで構成される回路部分は、内部リフレッシュと外部アクセスとの調停を行う調停回路としての機能を有している。
【００５１】
Ｃ．ワード線活性化制御部の内部構成：
図６は、図４の第１のブロックコントローラ４０Ａの内部構成を示すブロック図である。なお、他のブロックコントローラ４０Ｂ〜４０Ｄも図６と同じ構成を有している。
【００５２】
ブロックコントローラ４０Ａは、外部アクセス実施信号＃ＥＸ０を発生させる外部アクセス実施信号発生回路４２と、リフレッシュ実施信号＃ＲＦ０を発生させるリフレッシュ実施信号発生回路４４と、リフレッシュ実施信号＃ＲＦ０に応じてリセット信号ＲＳＴ０を発生させるリセット信号発生回路４６とを備えている。外部アクセス実施信号発生回路４２およびリフレッシュ実施信号発生回路４４には、それぞれ、チップセレクト信号＃ＣＳと、ブロックアドレスＡ０〜Ａ１と、ＡＴＤ信号と、リフレッシュ要求信号発生回路５０Ａからのリフレッシュ要求信号ＲＦＲＥＱ０とが供給されている。また、外部アクセス実施信号発生回路４２には、行アドレス遷移検出回路（以下、「ＲＡＴＤ回路」とも呼ぶ）１３０から行アドレス遷移信号ＲＡＴ（以下、「ＲＡＴ信号」と呼ぶ）が供給されている。
【００５３】
リフレッシュ要求信号発生回路５０Ａには、スヌーズ信号ＺＺとリフレッシュタイミング信号ＲＦＴＭとＡＴＤ信号とが入力されている。リフレッシュ要求信号発生回路５０Ａは、スヌーズ信号ＺＺがＬレベルのとき（すなわち、スヌーズ状態）には、リフレッシュタイミング信号ＲＦＴＭの立ち上がりエッジに応じて直ちにリフレッシュ要求信号ＲＦＲＥＱ０をＨレベルに立ち上げる。一方、スヌーズ信号ＺＺがＨレベル（すなわち、オペレーションサイクルおよびスタンバイサイクル）のときには、リフレッシュタイミング信号ＲＦＴＭが立ち上がった後に発生するＡＴＤ信号の立ち上がりエッジに応じてリフレッシュ要求信号ＲＦＲＥＱ０をＨレベルに立ち上げる。
【００５４】
行アドレス遷移検出回路（ＲＡＴＤ回路）１３０は、外部装置から供給された１２ビットの行アドレスＡ８〜Ａ１９の中のいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、ＲＡＴ信号を出力する回路である。なお、ＲＡＴＤ回路１３０は、図５に示すＡＴＤ回路１１０と同様に構成されており、ＲＡＴＤ回路１３０には、アドレスＡ０〜Ａ１９のうちの行アドレスＡ８〜Ａ１９のみが入力されている。図４に示すように、このＲＡＴ信号は、４つのブロックコントローラ４０Ａ〜４０Ｄにそれぞれ供給されている。
【００５５】
図７は、図６の外部アクセス実施信号発生回路４２の内部構成を示すブロック図である。外部アクセス実施信号発生回路４２は、ＲＳラッチ４１０およびインバータ４１１と、セット信号生成回路４２０と、リセット信号生成回路４３０とを備えている。セット信号生成回路４２０からの出力信号Ｑ４２０はＲＳラッチ４１０のセット端子Ｓに入力され、リセット信号生成回路４３０からの出力信号Ｑ４３０はＲＳラッチ４１０のリセット端子Ｒに入力される。
【００５６】
セット信号生成回路４２０は、インバータ４２１とデコーダ４２２と３入力ＡＮＤゲート４２３とパルス発生回路４２４とを備えている。デコーダ４２２は、供給されるブロックアドレスＡ０〜Ａ１の値が第１のブロック２０Ａを示す”０”となる場合には、その出力をＨレベルとし、他の場合にはＬレベルとする。３入力ＡＮＤゲート４２６には、ＡＴＤ信号と、インバータ４２１によって反転されたチップセレクト信号＃ＣＳと、デコーダ４２２の出力信号とが入力されている。そして、ＡＮＤゲート４２３の出力は、パルス発生回路４２４に与えられる。
【００５７】
セット信号生成回路４２０は、ＡＴＤ信号に同期して、第１のブロックコントローラ４０Ａに関連する第１のブロック２０Ａに対して外部アクセスが要求されているか否かを判断する。すなわち、セット信号生成回路４２０は、チップセレクト信号＃ＣＳがＬレベル（アクティブ）であり、かつ、ブロックアドレスＡ０〜Ａ１の値が”０”のときには、ブロック２０Ａに対して外部アクセスが要求されているものと判断し、ＲＳラッチ４１０のセット端子Ｓにパルス信号Ｑ４２０を供給する。ＲＳラッチ４１０およびインバータ４１１は、パルス信号Ｑ４２０に従って外部アクセス実施信号＃ＥＸ０をアクティブ（Ｌレベル）に設定する。なお、外部アクセス実施信号＃ＥＸ０がアクティブ（Ｌレベル）になると、ブロック２０Ａ（図４）内の行アドレスＡ８〜Ａ１９によって選択されたワード線が活性化され、外部アクセスが実施される。
【００５８】
リセット信号生成回路４３０は、インバータ４３１とＡＮＤゲート４３２と３入力ＯＲゲート４３６と２つのパルス発生回路４３４，４３８とを備えている。ＡＮＤゲート４３２には、インバータ４３１によって反転されたデコーダ４２２からの出力信号とリフレッシュ要求信号ＲＦＲＥＱ０とが供給されている。第１のパルス発生回路４３４は、チップセレクト信号＃ＣＳの立ち上がりエッジに伴いパルスを発生させる回路である。３入力ＯＲゲート４３６には、ＡＮＤゲート４３２の出力信号と、ＲＡＴ信号と、第１のパルス発生回路４３４の出力信号とが入力されている。そして、ＯＲゲート４３６の出力は、第２のパルス発生回路４３８に与えられる。
【００５９】
リセット信号生成回路４３０は、次の３つの場合に、ＲＳラッチ４１０のリセット端子Ｒにパルス信号Ｑ４３０を供給する。（１）第１のブロック２０Ａに対する外部アクセスの要求が無く、かつ、リフレッシュ要求があるとき。（２）行アドレスＡ８〜Ａ１９が変化したとき。（３）チップセレクト信号＃ＣＳがＨレベル（非アクティブ）に立ち上がったとき。ＲＳラッチ４１０およびインバータ４１１は、パルス信号Ｑ４３０に従って外部アクセス実施信号＃ＥＸ０を非アクティブ（Ｈレベル）に設定する。
【００６０】
図６のリフレッシュ実施信号発生回路４４も、第１のブロック２０Ａへの外部アクセスが要求されているか否かを判断して、リフレッシュ実施信号＃ＲＦ０の状態（レベル）を設定する。すなわち、ブロック２０Ａに対する外部アクセス要求が無く、かつ、リフレッシュ要求があるときには、リフレッシュ実施信号＃ＲＦ０はアクティブ（Ｌレベル）に設定される。なお、リフレッシュ実施信号＃ＲＦ０がアクティブ（Ｌレベル）になると、ブロック２０Ａ（図４）内のリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９によって選択されたワード線が活性化され、そのワード線上のすべてのメモリセルについてリフレッシュが実施される。ブロック２０Ａに対する外部アクセス要求もリフレッシュ要求も無いときには、リフレッシュ実施信号＃ＲＦ０は非アクティブ（Ｈレベル）に設定される。
【００６１】
また、ブロック２０Ａに対する外部アクセスの要求がある場合には、リフレッシュ要求があっても、リフレッシュ実施信号＃ＲＦ０は非アクティブ（Ｈレベル）に設定される。その後、リフレッシュ実施信号＃ＲＦ０は、ブロック２０Ａに対する外部アクセスが終了するまで非アクティブ（Ｈレベル）のまま保持され、外部アクセスが終了した後にアクティブ（Ｌレベル）に設定される。こうしてリフレッシュ実施信号＃ＲＦ０がアクティブ（Ｌレベル）になると、ブロック２０Ａにおけるリフレッシュ動作が開始される。
【００６２】
図６のリセット信号発生回路４６は、リフレッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じて、短パルス状のリセット信号ＲＳＴ０を発生する。このリセット信号発生回路４６は、例えばワンショットマルチバイブレータで構成される。リフレッシュ要求信号発生回路５０Ａは、リセット信号発生回路４６から供給されたリセット信号ＲＳＴ０に従ってリフレッシュ要求信号ＲＦＲＥＱ０をＬレベルに戻す。これにより、ブロック２０Ａに対するリフレッシュ要求が解除される。
【００６３】
なお、ブロックコントローラ４０Ａの動作については、さらに、後述する。
【００６４】
ブロックコントローラ４０Ａ（図６）から出力された外部アクセス実施信号＃ＥＸ０やリフレッシュ実施信号＃ＲＦ０は、ブロック２０Ａ内の行プリデコーダ３０Ａ（図４）に供給される。
【００６５】
図８は、図４の第１の行プリデコーダ３０Ａの内部構成を示すブロック図である。行プリデコーダ３０Ａは、２つのスイッチ＆ラッチ回路３４，３６と、判定回路３８とを備えている。なお、他の行プリデコーダ３０Ｂ〜３０Ｄも図８と同じ構成を有している。
【００６６】
判定回路３８には、ブロックコントローラ４０Ａから外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０とが供給されている。判定回路３８は、第１のスイッチ＆ラッチ回路３４に外部アクセス実施信号＃ＥＸ０に応じた制御信号ＬＥＸを供給し、第２のスイッチ＆ラッチ回路３６にリフレッシュ実施信号＃ＲＦ０に応じた制御信号ＬＲＦを供給する。
【００６７】
外部アクセス実施信号＃ＥＸ０がアクティブ（Ｌレベル）の場合には、第１のスイッチ＆ラッチ回路３４は、制御信号ＬＥＸに従って、外部装置から供給された行アドレスＡ８〜Ａ１９をラッチして第１のブロック２０Ａ内の行デコーダ２４Ａに供給する。また、この場合には、第２のスイッチ＆ラッチ回路３６は、制御信号ＬＲＦに従って、その出力を禁止している。
【００６８】
一方、リフレッシュ実施信号＃ＲＦ０がアクティブ（Ｌレベル）の場合には、第２のスイッチ＆ラッチ回路３６は、制御信号ＬＲＦに従って、リフレッシュカウンタ１００（図４）から供給されたリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９をラッチして行デコーダ２４Ａに供給する。また、この場合には、第１のスイッチ＆ラッチ回路３４は、制御信号ＬＥＸに従って、その出力を禁止している。
【００６９】
なお、ブロックコントローラ４０Ａ（図６）は、２つの実施信号＃ＥＸ０，＃ＲＦ０を同時にアクティブ（Ｌレベル）にすることが無いように構成されている。２つの実施信号＃ＥＸ０，＃ＲＦ０がいずれも非アクティブ（Ｈレベル）のときには、行プリデコーダ３０Ａは、行デコーダ２４ＡにアドレスＡ８〜Ａ１９，ＲＦＡ８〜ＲＦＡ１９を供給しない。
【００７０】
このように、行プリデコーダ３０Ａは、２つの実施信号＃ＥＸ０，＃ＲＦ０のレベルに応じて、行アドレスＡ８〜Ａ１９とリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９とのうちの一方を選択して、ブロック２０Ａ（図４）内の行デコーダ２４Ａに供給する。そして、行デコーダ２４Ａは、行プリデコーダ３０Ａから行アドレスＡ８〜Ａ１９またはリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９が供給されているときに、各アドレスＡ８〜Ａ１９またはＲＦＡ８〜ＲＦＡ１９に従って選択されるブロック２０Ａ内の１本のワード線を活性化状態とする。
【００７１】
Ｄ．ワード線活性化制御部の動作：
Ｄ１．オペレーションサイクルにおける動作（リフレッシュ要求が無い場合）：
図９は、オペレーションサイクルにおける第１のブロックコントローラ４０Ａ（図６）の動作を示すタイミングチャートである。オペレーションサイクルでは、チップセレクト信号＃ＣＳ（図９（ｂ））がＬレベル（アクティブ）となり、かつ、スヌーズ信号ＺＺ（図９（ｃ））がＨレベルとなる。時刻ｔ１〜ｔ７では、ＡＴＤ信号（図９（ａ））の立ち上がりエッジが形成されており、各時刻から始まるオペレーションサイクルは７つ連続している。
【００７２】
図９は、オペレーションサイクルにおいて、リフレッシュ要求が無い場合、すなわち、図６のリフレッシュ要求信号発生回路５０Ａに与えられるリフレッシュタイミング信号ＲＦＴＭ（図９（ｋ））に立ち上がりエッジがない発生しない場合を示している。この場合には、第１のブロックコントローラ４０Ａ内のリフレッシュ実施信号発生回路４４に与えられるリフレッシュ要求信号ＲＦＲＥＱ０（図９（ｌ））はＬレベルとなる。したがって、リフレッシュ実施信号発生回路４４から出力されるリフレッシュ実施信号＃ＲＦ０（図９（ｍ））はＨレベル（非アクティブ）のままであり、リセット信号発生回路４６から出力されるリセット信号ＲＳＴ０（図９（ｎ））はＬレベルのままである。
【００７３】
時刻ｔ１から始まる第１のサイクルでは、ブロックアドレスＡ０〜Ａ１（図９（ｄ））の値が”０”となっており、第１のブロック２０Ａに対する外部アクセスが要求されている。したがって、図７のセット信号生成回路４２０は、時刻ｔ１においてパルス信号Ｑ４２０を出力する（図９（ｆ））。そして、ＲＳラッチ４１０およびインバータ４１１は、パルス信号Ｑ４２０に応じて外部アクセス実施信号＃ＥＸ０（図９（ｊ））をＬレベル（アクティブ）に設定する。
【００７４】
時刻ｔ２から始まる第２のサイクルでは、ブロックアドレスＡ０〜Ａ１の値が”０”から第２のブロック２０Ｂを示す”１”に変化しており、第１のブロック２０Ａに対する外部アクセスは要求されていない。また、行アドレスＡ８〜Ａ１９（図９（ｅ））の値が”ｐ”から”ｑ”に変化している。したがって、図６のＲＡＴＤ回路１３０は、時刻ｔ２において行アドレスの変化を検出し、ＲＡＴ信号（図９（ｇ））を出力する。そして、図７のリセット信号生成回路４３０は、ＲＡＴ信号に応じてパルス信号Ｑ４３０（図９（ｉ））を出力する。ＲＳラッチ４１０およびインバータ４１１は、パルス信号Ｑ４３０に応じて外部アクセス実施信号＃ＥＸ０をＨレベル（非アクティブ）に設定する。
【００７５】
時刻ｔ３から始まる第３のサイクルでは、ブロックアドレスＡ０〜Ａ１の値が”０”に変化しており、第１のブロック２０Ａに対する外部アクセスが要求されている。なお、行アドレスＡ８〜Ａ１９の値は”ｑ”のままである。このとき、第１のサイクルと同様に、パルス信号Ｑ４２０が出力されるので、外部アクセス実施信号＃ＥＸ０はＬレベル（アクティブ）に設定される。
【００７６】
時刻ｔ４から始まる第４のサイクルでは、ブロックアドレスＡ０〜Ａ１の値が”１”に変化しており、第１のブロック２０Ａに対する外部アクセスは要求されていない。しかしながら、行アドレスＡ８〜Ａ１９の値は”ｑ”のままで変化していないので、ＲＡＴ信号はパルスを含んでいない。このため、図７のＲＳラッチ４１０およびインバータ４１１は、外部アクセス実施信号＃ＥＸ０をＬレベル（アクティブ）のまま保持する。
【００７７】
時刻ｔ５から始まる第５のサイクルでは、ブロックアドレスＡ０〜Ａ１の値が”０”に変化しており、第１のブロック２０Ａに対する外部アクセスが要求されている。このとき、第１および第３のサイクルと同様に、パルス信号Ｑ４２０が出力されるが、外部アクセス実施信号＃ＥＸ０は、既にＬレベル（アクティブ）となっているので、Ｌレベル（アクティブ）のまま保持される。
【００７８】
時刻ｔ６から始まる第６のサイクルでは、ブロックアドレスＡ０〜Ａ１の値が”０”のままであり、第１のブロック２０Ａに対する外部アクセスが要求されている。そして、行アドレスＡ８〜Ａ１９の値は”ｑ”から”ｒ”に変化している。このとき、第２のサイクルと同様に、ＲＡＴ信号が出力されるので、外部アクセス実施信号＃ＥＸ０がＨレベル（非アクティブ）に設定される。そして、この後、第１および第３のサイクルと同様に、パルス信号Ｑ４２０が出力されるので、外部アクセス実施信号＃ＥＸ０は再度Ｌレベル（アクティブ）に設定される。
【００７９】
時刻ｔ７から始まる第７のサイクルでは、ブロックアドレスＡ０〜Ａ１の値が第３のブロック２０Ｃを示す”２”に変化しており、第１のブロック２０Ａに対する外部アクセスは要求されていない。しかしながら、行アドレスＡ８〜Ａ１９の値は”ｒ”のまま変化していない。したがって、第４のサイクルと同様に、外部アクセス実施信号＃ＥＸ０はＬレベル（アクティブ）のまま保持される。
【００８０】
時刻ｔ８の前に、チップセレクト信号＃ＣＳはＨレベル（非アクティブ）に立ち上がっている。このとき、図７のリセット信号生成回路４３０内の第１のパルス発生回路４３４はパルス信号Ｑ４３４（図９（ｈ））を出力するので、リセット信号生成回路４３０からはパルス信号Ｑ４３０が出力される。これに応じて、外部アクセス実施信号＃ＥＸ０はＨレベル（非アクティブ）に設定される。
【００８１】
図９の第３のサイクルに示すように、第１のブロックコントローラ４０Ａは、第１のブロック２０Ａに対する外部アクセスの要求があったときには、外部アクセス実施信号＃ＥＸ０をＬレベル（アクティブ）に設定する。そして、第３〜第５のサイクルに示すように、第１のブロックコントローラ４０Ａは、外部アクセス実施信号＃ＥＸ０を一旦Ｌレベル（アクティブ）に設定した後には、後続のサイクルで用いられるアドレスＡ０〜Ａ１９のうち、行アドレスＡ８〜Ａ１９が変化するまでＬレベル（アクティブ）のまま保持する。
【００８２】
図１０は、図９に示すオペレーションサイクルにおける各ブロックコントローラ４０Ａ〜４０Ｄの動作を示すタイミングチャートである。図１０（ａ）〜（ｅ）は、図９（ａ）〜（ｅ）と同じである。また、リフレッシュ要求が無い場合を仮定しているので、リフレッシュタイミング信号ＲＦＴＭ（図１０（ｊ））は、図９（ｋ）と同じである。したがって、各ブロックコントローラ４０Ａ〜４０Ｄに入力されるリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１０（ｋ）〜（ｎ））と、各ブロックコントローラ４０Ａ〜４０Ｄから出力されるリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３（図１０（ｏ）〜（ｒ））とは、それぞれ図９（ｌ），（ｍ）と同じ信号レベルとなっている。
【００８３】
図１０（ｆ）〜（ｉ）は、各ブロックコントローラ４０Ａ〜４０Ｄから出力される外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３を示しており、図１０（ｆ）は図９（ｊ）と同じである。
【００８４】
図示するように、第２のサイクルでは、ブロックアドレスＡ０〜Ａ１の値が第２のブロック２０Ｂを示す”１”に変化しており、第２のブロック２０Ｂに対する外部アクセスが要求されている。したがって、第２のブロックコントローラ４０Ｂは、外部アクセス実施信号＃ＥＸ１（図１０（ｇ））をＬレベル（アクティブ）に設定する。また、第２のサイクルで用いられる行アドレスＡ８〜Ａ１９の値”ｐ”は、第５のサイクルまで”ｐ”のまま変化していないので、第２のブロックコントローラ４０Ｂは、時刻ｔ２から始まる４つのサイクルで外部アクセス実施信号＃ＥＸ１をＬレベル（アクティブ）のまま保持している。なお、第３，第５のサイクルでは、外部アクセス実施信号＃ＥＸ１はＬレベル（アクティブ）で保持されているが、第２のブロック２０Ｂに対して外部アクセスは要求されていない。
【００８５】
また、第７のサイクルでは、ブロックアドレスＡ０〜Ａ１の値が第３のブロック２０Ｃを示す”２”に変化しているので、第３のブロックコントローラ４０Ｃは、外部アクセス実施信号＃ＥＸ２（図１０（ｈ））をＬレベル（アクティブ）に設定している。
【００８６】
図１０の第２〜第６のサイクルに示すように、ブロックコントローラ４０Ａ〜４０Ｄは、すでに１つの外部アクセス信号がＬレベル（アクティブ）に設定されている場合（図１０（ｇ））にも、他の外部アクセス実施信号をＬレベル（アクティブ）に設定することができる（図１０（ｆ））。そして、各外部アクセス実施信号は一旦Ｌレベル（アクティブ）に設定されると、後続のサイクルで用いられるアドレスＡ０〜Ａ１９のうち、行アドレスＡ８〜Ａ１９が変化するまでＬレベル（アクティブ）のまま保持される。
【００８７】
なお、仮に、図１０の第４のサイクルで、第３のブロック２０Ｃに対する外部アクセス要求がある場合には、第３の外部アクセス実施信号＃ＥＸ３もＬレベル（アクティブ）に設定され、行アドレスＡ８〜Ａ１９が変化するまでＬレベル（アクティブ）のまま保持される。
【００８８】
図１１は、図１０に示すオペレーションサイクルにおけるワード線の状態を示すタイミングチャートである。図１１（ａ）〜（ｅ）は図１０（ａ）〜（ｅ）と同じであり、図１１（ｆ）〜（ｉ）は図１０（ｆ）〜（ｉ）と同じであり、図１１（ｊ）〜（ｍ）は図１０（ｏ）〜（ｒ）と同じである。
【００８９】
図１１（ｎ）〜（ｑ）は、各ブロック２０Ａ〜２０Ｄ（図４）のサブアレイ２２Ａ〜２２Ｄ内のワード線ＷＬの状態を示している。なお、各サブアレイ内には、複数本のワード線が含まれているが、１つのサブアレイ内では２本以上のワード線は同時に活性化されない。例えば、図１１（ｎ）では、サブアレイ２２Ａ内で順次活性化される異なるワード線が同じタイミングチャート上に描かれている。Ｈレベルに立ち上がっているワード線ＷＬｐ，ＷＬｑ，ＷＬｒは、活性化された異なるワード線をそれぞれ示している。
【００９０】
図１２は、図１１の各オペレーションサイクルにおける各サブアレイ２２Ａ〜２２Ｄ内の活性化されたワード線を模式的に示す説明図である。図１２（Ａ）〜（Ｇ）は、それぞれ図１１の時刻ｔ１〜ｔ７から始まる第１〜第７のオペレーションサイクルにおける各サブアレイ２２Ａ〜２２Ｄ内の様子を示している。なお、サブアレイ２２Ａ〜２２Ｄ内の活性化されたワード線は横線で描かれている。また、サブアレイ２２Ａ〜２２Ｄ内に描かれた縦線はビット線対を示しており、ワード線とビット線対との双方が描かれたサブアレイでは、ワード線とビット線対で選択された１ワード分のメモリセル（○印の部分）に対して外部アクセスが実施される。
【００９１】
第１のサイクルでは、図１１（ｆ）〜（ｉ）に示すように、第１の外部アクセス実施信号＃ＥＸ０のみがＬレベル（アクティブ）に設定されている。したがって、第１のサイクルでは、図１１（ｎ）〜（ｐ），図１２（Ａ）に示すように、第１のサブアレイ２２Ａ内の行アドレスＡ８〜Ａ１９（図１１（ｅ））によって選択された”ｐ”番目のワード線ＷＬｐのみが活性化され、他のサブアレイ２２Ｂ〜２２Ｄ内のワード線はいずれも活性化されない。なお、第１のサイクルでは、第１のブロック２０Ａに対して外部アクセスが要求されているので（図１１（ｄ））、第１のサブアレイ２２Ａ内のメモリセルに対して外部アクセスが実施される（図１２（Ａ））。
【００９２】
第２のサイクルでは、第２の外部アクセス実施信号＃ＥＸ１のみがＬレベル（アクティブ）に設定されている。したがって、第２のサイクルでは、図１１（ｎ）〜（ｐ），図１２（Ｂ）に示すように、第１のサブアレイ２２Ａ内の”ｐ”番目のワード線ＷＬｐが非活性化され、第２のサブアレイ２２Ｂの”ｑ”番目のワード線ＷＬｑのみが活性化される。なお、第２のサイクルでは、第２のブロック２０Ｂに対して外部アクセスが要求されているので、第２のサブアレイ２２Ｂ内のメモリセルに対して外部アクセスが実施される（図１２（Ｂ））。
【００９３】
第３のサイクルでは、第２の外部アクセス実施信号＃ＥＸ１がＬレベル（アクティブ）に設定されたまま、第１の外部アクセス実施信号＃ＥＸ０もＬレベル（アクティブ）に設定される。したがって、第３のサイクルでは、図１１（ｎ）〜（ｐ），図１２（Ｃ）に示すように、第２のサブアレイ２２Ｂ内の”ｑ”番目のワード線ＷＬｑが活性化されたまま、第１のサブアレイ２２Ａ内の”ｑ”番目のワード線ＷＬｑが活性化される。なお、第３のサイクルでは、第１のブロック２０Ａに対して外部アクセスが要求されているので、第１のサブアレイ２２Ａ内のメモリセルに対しては外部アクセスが実施されるが、第２のサブアレイ２２Ｂ内のメモリセルに対しては外部アクセスは実施されない（図１２（Ｃ））。
【００９４】
第４，第５のサイクルでは、２つの外部アクセス実施信号＃ＥＸ０，＃ＥＸ１が共にＬレベル（アクティブ）に設定されたままである。したがって、第４，第５のサイクルでは、図１１（ｎ）〜（ｐ），図１２（Ｄ），（Ｅ）に示すように、２つのサブアレイ２２Ａ，２２Ｂ内の”ｑ”番目のワード線ＷＬｑが双方活性化されたままとなっている。ただし、第４のサイクルでは、第２のサブアレイ２２Ｂ内のメモリセルに対してのみ外部アクセスが実施され（図１２（Ｄ））、第５のサイクルでは、第１のサブアレイ２２Ａ内のメモリセルに対してのみ外部アクセスが実行される（図１２（Ｅ））。
【００９５】
第６のサイクルでは、第１の外部アクセス実施信号＃ＥＸ０のみがＬレベル（アクティブ）に設定されている。したがって、第６のサイクルでは、図１１（ｎ）〜（ｐ），図１２（Ｆ）に示すように、２つのサブアレイ２２Ａ，２２Ｂ内の”ｑ”番目のワード線ＷＬｑが非活性化され、第１のサブアレイ２２Ａ内の”ｒ”番目のワード線ＷＬｒのみが活性化される。なお、第６のサイクルでは、第１のサブアレイ２２Ａ内のメモリセルに対して外部アクセスが実施される（図１２（Ｆ））。
【００９６】
第７のサイクルでは、第４のサイクルと同様に、第１の外部アクセス実施信号＃ＥＸ０に加えて、第３の外部アクセス実施信号＃ＥＸ２もＬレベル（アクティブ）に設定されている。したがって、第７のサイクルでは、図１１（ｎ）〜（ｐ），図１２（Ｇ）に示すように、第１のサブアレイ２２Ａ内の”ｒ”番目のワード線ＷＬｒが活性化されたまま、第３のサブアレイ２２Ｃ内の”ｒ”番目のワード線ＷＬｒが活性化される。なお、第７のサイクルでは、第３のサブアレイ２２Ｃ内のメモリセルに対してのみ外部アクセスが実行される（図１２（Ｇ））。
【００９７】
図９〜図１２で説明したように、各ブロックコントローラ４０Ａ〜４０Ｄは、あるブロックに対する外部アクセスが要求されると、そのブロックに対応する外部アクセス実施信号をアクティブに設定する。このとき、そのブロック内の行アドレスで選択されたワード線が活性化されて、活性化されたワード線上のメモリセルに対して外部アクセスが実施される。そして、各ブロックコントローラ４０Ａ〜４０Ｄは、一旦、アクティブ（Ｌレベル）に設定した外部アクセス実施信号を、後続のサイクルで用いられるアドレスＡ０〜Ａ１９のうちの行アドレスＡ８〜Ａ１９が変化するまで保持する。このとき、ワード線は活性化した状態で保持され、そのブロックに対する外部アクセスが再度要求されたサイクルでは、すでに活性化されたワード線上のメモリセルに対して外部アクセスが実施される。このようにすれば、ワード線の活性化および非活性化をサイクル毎に繰り返さなくて済むので、電流の消費をかなり低減させることが可能となる。
【００９８】
このように、本実施例におけるワード線活性化制御部は、同じ行アドレスを含むアドレスを用いるオペレーションサイクルが連続する場合に、最初のサイクルにおいて活性化された第１のメモリセルブロック内のワード線を、非活性化することなく最終のサイクルまで活性化した状態で保持することができる。
【００９９】
また、これと同時に、ワード線活性化制御部は、最初のサイクルより後で最終のサイクル以前のサイクルにおいて活性化された第２のメモリセルブロック内のワード線を、非活性化することなく最終のサイクルまで活性化した状態で保持することも可能である。このようにして、２以上のブロックにおいて、ワード線を同時に活性化した状態で保持する場合には、活性化されたワード線上のメモリセルに対して外部アクセスが実施される頻度を高めることができ、この結果、ワード線の活性化に伴う消費電流をかなり低減することが可能となる。
【０１００】
なお、本実施例においては、行アドレスは、２０ビットで構成されるアドレスのうちの最も上位にある複数のビットに割り当てられているので、行アドレスが比較的変化しにくくなる。このようにすれば、ワード線が活性化した状態で保持される頻度を高めることができるので、ワード線の活性化に伴う消費電流をさらに低減することが可能となる。
【０１０１】
Ｄ２．オペレーションサイクルにおける動作（リフレッシュ要求がある場合）：
図１３は、オペレーションサイクルにおいてリフレッシュ要求があった場合の第１のブロックコントローラ４０Ａ（図６）の動作を示すタイミングチャートであり、図９に対応する図である。図１３は、図９の７つの連続するオペレーションサイクル期間中に、リフレッシュ要求があった場合の動作を示している。なお、図１３（ａ）〜（ｈ）は、図９（ａ）〜（ｈ）と同じである。
【０１０２】
図１３（ｋ）に示すように、第２のサイクル期間中に、リフレッシュタイミング信号ＲＦＴＭがＨレベルに立ち上がっている。リフレッシュ要求信号発生回路５０Ａ（図６）は、ＡＴＤ信号（図１３（ａ））の次の立ち上がりエッジ（時刻ｔ３）に同期して、リフレッシュ要求信号ＲＦＲＥＱ０（図１３（ｌ））をＨレベルに設定し、第１のブロック２０Ａに対してリフレッシュを要求する。なお、前述のように、リフレッシュ要求信号ＲＦＲＥＱ０は、第１のブロック２０Ａにおいてリフレッシュが終了するまでＨレベルに保たれる。
【０１０３】
第３のサイクルでは、リフレッシュ要求信号ＲＦＲＥＱ０がＨレベルに設定されており、第１のブロック２０Ａに対してリフレッシュが要求されているが、ブロックアドレスＡ０〜Ａ１の値が”０”となっており、第１のブロック２０Ａに対する外部アクセスが要求されている。このとき、外部アクセス実施信号＃ＥＸ０（図１３（ｊ））はＬレベル（アクティブ）に設定され、第１のブロック２０Ａでは外部アクセスが優先して実施される。
【０１０４】
第４のサイクルでは、ブロックアドレスＡ０〜Ａ１の値が”１”に変化しており、第１のブロック２０Ａに対して外部アクセスは要求されていない。また、第４のサイクルにおいて、リフレッシュ要求信号ＲＦＲＥＱ０はＨレベルに保持されており、第１のブロック２０Ａに対するリフレッシュが要求されている。このとき、図７のリセット信号生成回路４３０内のＡＮＤゲート４３２の出力はＨレベルとなるので、リセット信号生成回路４３０からは、パルス信号Ｑ４３０（図１３（ｉ））が出力される。そして、ＲＳラッチ４１０およびインバータ４１１は、パルス信号Ｑ４３０に応じて外部アクセス実施信号＃ＥＸ０をＨレベル（非アクティブ）に設定する。
【０１０５】
また、第４のサイクルでは、第１のブロック２０Ａに対する外部アクセスの要求が無く、かつ、リフレッシュの要求があるので、図６のリフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０（図１３（ｍ））をＬレベル（アクティブ）に設定する。
【０１０６】
なお、このとき、図８の第１の行プリデコーダ３０Ａは、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９を選択して第１の行デコーダ２４Ａに供給する。したがって、第１のブロック２０Ａでは、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１３（ｏ））によって選択された”ｎ”番目のワード線が活性化され、そのワード線上のすべてのメモリセルについてリフレッシュが実施される。
【０１０７】
第４のサイクルにおいて、リフレッシュ動作を行うために十分な時間が経過すると、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０をＨレベル（非アクティブ）に立ち上げる。リセット信号発生回路４６は、リフレッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じて短パルス状のリセット信号ＲＳＴ０（図１３（ｎ））を発生する。そして、リフレッシュ要求信号発生回路５０Ａ（図６）は、リセット信号ＲＳＴ０に応じて、リフレッシュ要求信号ＲＦＲＥＱをＬレベルに戻す。これにより、第１のブロック２０Ａに関するリフレッシュ動作が完了する。
【０１０８】
なお、第５のサイクルでは、ブロックアドレスＡ０〜Ａ１の値が”０”に変化しているので、外部アクセス実施信号＃ＥＸ０は再度Ｌレベル（アクティブ）に設定される。
【０１０９】
図１３と図９とを比較して分かるように、第１のブロックコントローラ４０Ａは、外部アクセスの要求がなく、かつ、リフレッシュ要求がある場合には、行アドレスＡ８〜Ａ１９が変化しなくても、外部アクセス実施信号＃ＥＸ０をＨレベル（非アクティブ）に設定する。
【０１１０】
図１４は、図１３に示すオペレーションサイクルにおける各ブロックコントローラ４０Ａ〜４０Ｄの動作を示すタイミングチャートであり、図１０に対応する図である。図１４（ａ）〜（ｅ）は、図１３（ａ）〜（ｅ）と同じである。図１４（ｊ）のリフレッシュタイミング信号ＲＦＴＭは図１３（ｋ）と同じであり、第１のブロックコントローラ４０Ａに関する各信号＃ＥＸ０（図１４（ｆ）），ＲＦＲＥＱ０（図１４（ｋ）），＃ＲＦ０（図１４（ｏ））は、図１３（ｊ），（ｌ），（ｍ）と同じである。
【０１１１】
リフレッシュタイミング信号ＲＦＴＭ（図１４（ｊ））が第２のサイクル期間中にＨレベルに立ち上がると、第３のサイクルにおいて、すべてのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１４（ｋ）〜（ｎ））がＨレベルに設定され、各ブロック２０Ａ〜２０Ｄに対するリフレッシュが要求される。
【０１１２】
第３のサイクルでは、第１のブロック２０Ａに対して外部アクセスが要求されているので、図１３で説明したように、第１のブロック２０Ａでは外部アクセスが優先して実施される。一方、他の３つのブロック２０Ｂ〜２０Ｄに対して外部アクセスは要求されていないので、３つのブロック２０Ｂ〜２０Ｄではリフレッシュが実施される。すなわち、第３のサイクルでは、３つの外部アクセス実施信号＃ＥＸ１〜＃ＥＸ３（図１４（ｇ）〜（ｉ））がＨレベル（非アクティブ）に設定されるとともに、３つのリフレッシュ実施信号＃ＲＦ１〜＃ＲＦ３（図１４（ｐ）〜（ｒ））がＬレベル（アクティブ）に設定される。なお、第３のサイクルでは、３つのブロック２０Ｂ〜２０Ｄ内のリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１４（ｔ））によって選択された”ｎ”番目のワード線が活性化され、そのワード線上のすべてのメモリセルについてリフレッシュが実施される。この後、リフレッシュ実施信号＃ＲＦ１〜＃ＲＦ３がＨレベルに立ち上がると、リフレッシュ要求信号ＲＦＲＥＱ１〜ＲＦＲＥＱ３がＬレベルに戻り、３つのブロック２０Ｂ〜２０Ｄに関するリフレッシュ動作が完了する。
【０１１３】
なお、第４のサイクルでは、第２のブロック２０Ｂに対する外部アクセスが要求されているので、第２の外部アクセス実施信号＃ＥＸ１（図１４（ｇ））が再度Ｌレベル（アクティブ）に設定される。
【０１１４】
ところで、図１３，図１４で説明したように、各ブロック２０Ａ〜２０Ｄにおけるリフレッシュは、同じリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１４（ｔ））に従って実施されている。すなわち、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９の値”ｎ”によって各ブロック２０Ａ〜２０Ｄ内のｎ番目のワード線が活性化され、ｎ番目のワード線上のすべてのメモリセルがリフレッシュされる。なお、第１のブロック２０Ａにおけるリフレッシュは第４のサイクルで実施され、他のブロック２０Ｂ〜２０Ｄにおけるリフレッシュは第３のサイクルで実施されており、各ブロックにおけるリフレッシュは、それぞれ１つのサイクル期間中に実施される。
【０１１５】
各ブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作が完了すると、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１４（ｋ）〜（ｎ））がそれぞれＬレベルに戻る。図４のリフレッシュカウンタコントローラ９０は、すべてのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３がＬレベルに戻ると、カウントアップ信号＃ＣＮＴＵＰ（図１４（ｓ））を発生する。
【０１１６】
図１５は、図４のリフレッシュカウンタコントローラ９０の内部構成を示すブロック図である。このコントローラ９０は、４入力ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅延回路９６と、インバータ９８とを備えている。４入力ＮＯＲゲート９２には、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が入力されている。４入力ＮＯＲゲート９２の出力Ｑ９２は、ＮＡＮＤゲート９４の一方の入力端子に入力されている。出力Ｑ９２は、さらに、遅延回路９６で遅延され、インバータ９８で反転された後に、ＮＡＮＤゲート９４の他方の入力端子に入力されている。この構成から理解できるように、ＮＡＮＤゲート９４から出力されるカウントアップ信号＃ＣＮＴＵＰは、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が共にＬレベルに立ち下がった後に、遅延回路９６における遅延時間だけＬレベルとなるようなパルス信号となる（図１４（ｓ））。
【０１１７】
リフレッシュカウンタ１００（図４）は、このカウントアップ信号＃ＣＮＴＵＰに応じて、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１４（ｔ））の値を１つカウントアップする。従って、次のリフレッシュ動作は、”ｎ＋１”番目のワード線に関して行われる。
【０１１８】
図１６は、図１４に示すオペレーションサイクルにおけるワード線の状態を示すタイミングチャートであり、図１１に対応する図である。図１６（ａ）〜（ｅ）は図１４（ａ）〜（ｅ）と同じであり、図１６（ｆ）〜（ｉ）は図１４（ｆ）〜（ｉ）と同じであり、図１６（ｊ）〜（ｍ）は図１４（ｏ）〜（ｒ）と同じである。また、図１６（ｒ）は図１４（ｔ）と同じである。
【０１１９】
図１６（ｎ）〜（ｑ）は、各ブロック２０Ａ〜２０Ｄ（図４）のサブアレイ２２Ａ〜２２Ｄ内のワード線ＷＬの状態を示している。
【０１２０】
図１７は、図１６の各オペレーションサイクルにおける各サブアレイ２２Ａ〜２２Ｄ内の活性化されたワード線を模式的に示す説明図であり、図１２に対応する図である。なお、図１７は、図１２とほぼ同じであり、サブアレイ２２Ａ〜２２Ｄの右上に「＊」が付されたもののみが異なっている。また、サブアレイ２２Ａ〜２２Ｄ内に破線で描かれた横線は、リフレッシュを実施する際に活性化されたワード線を示している。
【０１２１】
第３のサイクルでは、図１６（ｆ）〜（ｉ）に示すように、第１の外部アクセス実施信号＃ＥＸ０のみがＬレベル（アクティブ）に設定されている。また、図１６（ｊ）〜（ｍ）に示すように、第２ないし第４のリフレッシュ実施信号＃ＲＦ１〜＃ＲＦ３がＬレベル（アクティブ）に設定されている。したがって、第３のサイクルでは、図１６（ｎ）〜（ｑ），図１７（Ｃ）に示すように、第１のサブアレイ２２Ａ内の行アドレスＡ８〜Ａ１９（図１６（ｅ））によって選択される”ｑ”番目のワード線ＷＬｑが活性化されるとともに、他のサブアレイ２２Ｂ〜２２Ｄ内のリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１６（ｒ））によって選択される”ｎ”番目のワード線ＷＬｎが活性化される。このとき、図１６（ｏ）と図１１（ｏ）とを比較して分かるように、第２のサブアレイ２２Ｂ内では、”ｑ”番目のワード線ＷＬｑが一旦非活性化された後に、”ｎ”番目のワード線ＷＬｎが活性化される。
【０１２２】
なお、第３のサイクルでは、第１のサブアレイ２２Ａ内のメモリセルに対してのみ外部アクセスが実施され、第２ないし第４のサブアレイ２２Ｂ〜２２Ｄ内の”ｎ”番目のワード線ＷＬｎ上のすべてのメモリセルについてリフレッシュが実施される（図１７（Ｃ））。
【０１２３】
第４のサイクルでは、第２の外部アクセス実施信号＃ＥＸ１のみがＬレベル（アクティブ）に設定されている。また、第１のリフレッシュ実施信号＃ＲＦ０（図１６（ｏ））のみがＬレベル（アクティブ）に設定されている。したがって、第４のサイクルでは、図１６（ｎ）〜（ｑ），図１７（Ｄ）に示すように、第２のサブアレイ２２Ｂ内の”ｑ”番目のワード線ＷＬｑが再度活性化されるとともに、第１のサブアレイ２２Ａ内のリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９によって選択される”ｎ”番目のワード線ＷＬｎが活性化される。
【０１２４】
なお、第４のサイクルでは、第２のサブアレイ２２Ｂ内のメモリセルに対してのみ外部アクセスが実施され、第１のサブアレイ２２Ａ内の”ｎ”番目のワード線ＷＬｎ上のすべてのメモリセルについてリフレッシュが実施される（図１７（Ｄ））。
【０１２５】
このようにして、４つのブロック２０Ａ〜２０Ｄのサブアレイ２２Ａ〜２２Ｄ内において、同じリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９で指定される”ｎ”番目のワード線上のすべてのメモリセルがリフレッシュされる。
【０１２６】
図１３〜図１７で説明したように、各ブロックコントローラ４０Ａ〜４０Ｄは、リフレッシュが要求されると、外部アクセスが要求されている１つのブロック以外の他のブロックに対応するリフレッシュ実施信号をアクティブに設定する。このとき、他のブロック内では、活性化状態で保持されているワード線が非活性化される。その後、リフレッシュアドレスで選択されたワード線が活性化されて、そのワード線上のすべてのメモリセルに対してリフレッシュが実施される。
【０１２７】
そして、外部アクセスが実施される１つのブロックに関しては、そのブロックに対する外部アクセス要求が無くなった後に、リフレッシュ実施信号がアクティブに設定される。このとき、その１つのブロック内の活性化状態のワード線が非活性化される。この後、リフレッシュアドレスで選択されたワード線が活性化されて、その活性化されたワード線上のすべてのメモリセルに対してリフレッシュが実施される。
【０１２８】
このように、本実施例におけるワード線活性化制御部は、同じ行アドレスを含むアドレスを用いるオペレーションサイクルが連続する場合に、最初のサイクルにおいて活性化された第１のメモリセルブロック内のワード線を、非活性化することなく最終のサイクルまで活性化した状態で保持することができる。そして、ワード線活性化制御部は、最初のサイクルより後で最終のサイクル以前のサイクルにおいてリフレッシュが実行される場合には、活性化状態のワード線を、リフレッシュが実行される前に非活性化させることができる。このようにすれば、半導体メモリ装置においてリフレッシュを実行することができるとともに、また、リフレッシュが実行されない期間では、サイクル毎にワード線の活性化および非活性化を繰り返す必要がないため、ワード線の活性化に伴う消費電流を低減することが可能となる。
【０１２９】
また、これと同時に、ワード線活性化制御部は、最初のサイクルより後で最終のサイクル以前のサイクルにおいて活性化された第２のメモリセルブロック内のワード線を、非活性化することなく最終のサイクルまで活性化した状態で保持することも可能である。そして、ワード線活性化制御部は、最初のサイクルより後で最終のサイクル以前のサイクルにおいてリフレッシュが実行される場合には、第１のメモリセルブロック内の活性化状態のワード線を、第１のメモリセルブロックにおけるリフレッシュが実行される前に非活性化させる。また、第２のメモリセルブロック内に活性化状態のワード線が含まれる場合には、第２のメモリセルブロック内の活性化状態のワード線を、第２のメモリセルブロックにおけるリフレッシュが実行される前に非活性化させることができる。
【０１３０】
このように、ワード線活性化制御部は、２以上のメモリセルブロックの中のワード線を同時に活性化した状態で保持することができ、リフレッシュが必要となったときには、各メモリセルブロックにおいてリフレッシュが実行される前に、各メモリセルブロック内の活性化状態のワード線を非活性化することができる。
【０１３１】
Ｄ３．スタンバイサイクルおよびスヌーズ状態における動作：
オペレーションサイクルでは、図９〜図１７で説明したように、外部アクセスとともにリフレッシュが実施されるが、スタンバイサイクルとスヌーズ状態では、外部アクセスは実施されず、リフレッシュのみが実施される。
【０１３２】
図１８は、スタンバイサイクルにおける各ブロックコントローラ４０Ａ〜４０Ｄのリフレッシュ動作を示すタイミングチャートである。スタンバイサイクルでは、チップセレクト信号＃ＣＳ（図１８（ｂ））がＨレベル（非アクティブ）となり、かつ、スヌーズ信号ＺＺ（図１８（ｃ））がＨレベルとなる。
【０１３３】
時刻ｔ１１においてリフレッシュタイミング信号ＲＦＴＭ（図１８（ｊ））が立ち上がる。その後、アドレスＡ０〜Ａ１９（図１８（ｄ））が変化して、ＡＴＤ信号のパルスが発生する（図１８（ａ））。なお、スタンバイサイクルにおいては、原則としてアドレスＡ０〜Ａ１９が変化する必要は無い。しかし、図２で説明したように、本実施例のスタンバイサイクルでは、ＡＴＤ信号に同期してリフレッシュを実行する第１のリフレッシュモードが採用されている。そこで、外部装置は、スタンバイサイクルの期間中において、少なくとも１つのアドレスビット（例えばＡ０）を定期的に変化させて内部リフレッシュを実行させる。このようなアドレスビットの変化の周期は、リフレッシュタイミング信号ＲＦＴＭで規定されるリフレッシュ周期の１／２以下であることが好ましい。この理由は、リフレッシュ周期の１／２以下の期間毎にアドレスビットが変化すれば、リフレッシュタイミング信号ＲＦＴＭがＨレベルの期間において必ずＡＴＤ信号が発生するからである。
【０１３４】
リフレッシュタイミング信号ＲＦＴＭが立ち上がると、ＡＴＤ信号（図１８（ａ））の次の立ち上がりエッジ（時刻ｔ１２）に同期して、各ブロック２０Ａ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１８（ｋ）〜（ｎ））がＨレベルに立ち上がる。スタンバイサイクルでは、外部アクセスは行われないので、４つのブロック２０Ａ〜２０Ｄに対する外部アクセス要求信号＃ＥＸ０〜＃ＥＸ３（図１８（ｆ）〜（ｉ））はＨレベル（非アクティブ）に保持され、リフレッシュ実施信号＃ＲＦ０〜３（図１８（ｏ）〜（ｒ））はＬレベル（アクティブ）に設定される。この結果、４つのブロック２０Ａ〜２０Ｄにおいて、同じリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１８（ｔ））で指定される”ｎ”番目のワード線上のすべてのメモリセルがリフレッシュされる。
【０１３５】
４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作がすべて完了すると、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１８（ｋ）〜（ｎ））がＬレベルに戻る。リフレッシュカウンタコントローラ９０（図４）は、これらのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化に応じて、カウントアップ信号＃ＣＮＴＵＰ（図１８（ｓ））を発生する。
【０１３６】
このように、スタンバイサイクルでは、いずれのブロック２０Ａ〜２０Ｄに対しても外部アクセスが無いので、４つのブロック２０Ａ〜２０Ｄにおいて同時にリフレッシュ動作が実行される。
【０１３７】
図１９は、スヌーズ状態における各ブロックコントローラ４０Ａ〜４０Ｄのリフレッシュ動作を示すタイミングチャートである。スヌーズ状態では、チップセレクト信号＃ＣＳ（図１９（ｂ））がＨレベル（非アクティブ）となり、かつ、スヌーズ信号ＺＺ（図１９（ｃ））がＬレベルとなる。なお、スヌーズ状態では、ＡＴＤ信号（図１９（ａ））は発生しない。
【０１３８】
時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭ（図１９（ｊ））が立ち上がると、直ちに４つのブロック２０Ａ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１９（ｋ）〜（ｎ））がＨレベルに立ち上がる。スヌーズ状態では外部アクセスは行われないので、４つのブロック２０Ａ〜２０Ｄに対する外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３（図１９（ｆ）〜（ｉ））はＨレベル（非アクティブ）に保持され、リフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３（図１９（ｏ）〜（ｒ））はＬレベル（アクティブ）に立ち下がる。この結果、４つのブロック２０Ａ〜２０Ｄにおいて、同じｎ番目のワード線上のすべてのメモリセルがリフレッシュされる。その後の動作は、図１８に示したスタンバイサイクルのものと同じである。
【０１３９】
以上のように、オペレーションサイクルやスタンバイサイクルにおいては、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュ動作をすべきことが通知されると、ＡＴＤ信号に同期してリフレッシュ要求信号ＲＦＲＥＱ０が発生し、これに応じてリフレッシュ動作が開始される（図２の第１のリフレッシュモード）。一方、スヌーズ状態では、リフレッシュ動作の開始タイミングはＡＴＤ信号に同期しておらず、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュ動作の開始時期が示されると、直ちに４つのブロック２０Ａ〜２０Ｄにおいて同時にリフレッシュ動作が実行される（図２の第２のリフレッシュモード）。
【０１４０】
なお、図１８に示すように、本実施例のスタンバイサイクルでは、第１のリフレッシュモードに従ってリフレッシュ動作を行っているが、これに代えて、第２のリフレッシュモードに従ってリフレッシュ動作を行うようにしてもよい。こうすれば、スタンバイサイクルの期間中において、アドレスを定期的に変化させてＡＴＤ信号を発生させる必要がなくなるという利点がある。
【０１４１】
Ｅ．電子機器への適用例：
図２０は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機６００は、本体部６１０と、蓋部６２０とを備えている。本体部６１０には、キーボード６１２と、液晶表示部６１４と、受話部６１６と、本体アンテナ部６１８とが設けられている。また、蓋部６２０には、送話部６２２が設けられている。
【０１４２】
図２１は、図２０の携帯電話機６００の電気的構成を示すブロック図である。ＣＰＵ６３０には、バスラインを介して、キーボード６１２と、液晶表示部６１４を駆動するためのＬＣＤドライバ６３２と、ＳＲＡＭ６４０と、ＶＳＲＡＭ６４２と、ＥＥＰＲＯＭ６４４とが接続されている。
【０１４３】
ＳＲＡＭ６４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ６４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ６４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ３００を採用することができる。ＥＥＰＲＯＭ６４４は、携帯電話機６００の各種の設定値を格納するために利用される。
【０１４４】
携帯電話機６００の動作を一時的に停止させるときには、ＶＳＲＡＭ６４２をスヌーズ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ６４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ６４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ３００は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【０１４５】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１４６】
（１）上記実施例では、ＡＴＤ回路（図４）が設けられており、ＡＴＤ信号をブロックコントローラ４０Ａ〜４０Ｄなどのクロック信号として用いているが、これに代えて、外部装置からクロック信号を供給するようにしてもよい。
【０１４７】
（２）上記実施例では、メモリセルアレイ２０は４つのブロック２０Ａ〜２０Ｄに区分されているが、メモリセルアレイ２０は１つのブロックとして扱われてもよい。この場合には、ワード線活性化制御部は、図４においてブロック毎に設けられている行プリデコーダ３０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄと、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄとを、１つずつ備えていればよい。なお、この場合には、アドレスは、ブロックアドレスを含まず、行アドレスおよび列アドレスを含むこととなる。
【０１４８】
このように、メモリセルアレイ２０が１つのブロックとして扱われる場合には、ワード線活性化制御部は、外部アクセスが要求されたときに、そのブロック内の行アドレスで選択されたワード線を活性化し、活性化したワード線を後続のサイクルで用いられるアドレスのうちの行アドレスが変化するまで保持すればよい。なお、同じ行アドレスを含むアドレスが用いられる後続のサイクルにおいて、異なる列アドレスが用いられる場合には、すでに活性化されたワード線上の異なるメモリセルに対して外部アクセスが実施される。
【０１４９】
一般に、ワード線活性化制御部は、同じ行アドレスを含むアドレスを用いるオペレーションサイクルが連続する場合に、その連続するサイクルのうちの最初のサイクルにおいて活性化されたワード線を、非活性化することなく最終のサイクルまで活性化した状態で保持するように構成されていればよい。
【０１５０】
なお、上記のように、メモリセルアレイ２０が１つのブロックとして扱われる場合には、リフレッシュは、外部アクセスが実施されない期間中に実施される必要がある。しかしながら、上記実施例のように、メモリセルアレイを複数のブロックに区分すれば、１つのブロックにおいて外部アクセスが実施される期間中に、他のブロックにおいてリフレッシュを実施することが可能となり（リフレッシュの透過性）、この結果、データの読み出しまたは書き込みを比較的高速に行うことが可能となる。
【０１５１】
（３）上記実施例のメモリチップ３００は、所定期間内にリフレッシュが必要なダイナミック型のメモリセルを用いているが、これに代えて、リフレッシュの不要なメモリセルを用いるようにしてもよい。このようなメモリセルとしては、例えば、強誘電体メモリを用いることが可能である。なお、強誘電体メモリでは、キャパシタの材料として、ＳＢＴ（タンタル酸ビスマスストロンチウム）やＰＺＴ（チタン酸ジルコン酸鉛）などの強誘電体が用いられている。
【０１５２】
なお、上記のように、リフレッシュの不要なメモリセルを用いる場合には、ワード線活性化制御部内のリフレッシュに関する回路を省略することができる。具体的には、図４のリフレッシュタイマ７０と、リフレッシュカウンタコントローラ９０と、リフレッシュカウンタ１００と、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄとを省略できる。
【図面の簡単な説明】
【図１】本発明の実施例としてのメモリチップ３００の端子の構成を示す説明図である。
【図２】チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリチップ３００の動作状態の区分を示す説明図である。
【図３】メモリチップ３００の動作の概要を示すタイミングチャートである。
【図４】メモリチップ３００の内部構成を示すブロック図である。
【図５】ＡＴＤ回路１１０の内部構成を示すブロック図である。
【図６】図４の第１のブロックコントローラ４０Ａの内部構成を示すブロック図である。
【図７】図６の外部アクセス実施信号発生回路４２の内部構成を示すブロック図である。
【図８】図４の第１の行プリデコーダ３０Ａの内部構成を示すブロック図である。
【図９】オペレーションサイクルにおける第１のブロックコントローラ４０Ａ（図６）の動作を示すタイミングチャートである。
【図１０】図９に示すオペレーションサイクルにおける各ブロックコントローラ４０Ａ〜４０Ｄの動作を示すタイミングチャートである。
【図１１】図１０に示すオペレーションサイクルにおけるワード線の状態を示すタイミングチャートである。
【図１２】図１１の各オペレーションサイクルにおける各サブアレイ２２Ａ〜２２Ｄ内の活性化されたワード線を模式的に示す説明図である。
【図１３】オペレーションサイクルにおいてリフレッシュ要求があった場合の第１のブロックコントローラ４０Ａ（図６）の動作を示すタイミングチャートであり、図９に対応する図である。
【図１４】図１３に示すオペレーションサイクルにおける各ブロックコントローラ４０Ａ〜４０Ｄの動作を示すタイミングチャートであり、図１０に対応する図である。
【図１５】図４のリフレッシュカウンタコントローラ９０の内部構成を示すブロック図である。
【図１６】図１４に示すオペレーションサイクルにおけるワード線の状態を示すタイミングチャートであり、図１１に対応する図である。
【図１７】図１６の各オペレーションサイクルにおける各サブアレイ２２Ａ〜２２Ｄ内の活性化されたワード線を模式的に示す説明図であり、図１２に対応する図である。
【図１８】スタンバイサイクルにおける各ブロックコントローラ４０Ａ〜４０Ｄのリフレッシュ動作を示すタイミングチャートである。
【図１９】スヌーズ状態における各ブロックコントローラ４０Ａ〜４０Ｄのリフレッシュ動作を示すタイミングチャートである。
【図２０】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図２１】図２０の携帯電話機６００の電気的構成を示すブロック図である。
【符号の説明】
１０…データ入出力バッファ
２０…メモリセルアレイ
２０Ａ〜２０Ｄ…ブロック
２２Ａ〜２２Ｄ…メモリサブアレイ
２４Ａ〜２４Ｄ…行デコーダ
２６Ａ〜２６Ｄ…列デコーダ
２８Ａ〜２８Ｄ…ゲート
３０Ａ〜３０Ｄ…行プリデコーダ
３４，３６…スイッチ＆ラッチ回路
３８…判定回路
４０Ａ〜４０Ｄ…ブロックコントローラ
４２…外部アクセス実施信号発生回路
４４…リフレッシュ実施信号発生回路
４６…リセット信号発生回路
５０Ａ〜５０Ｄ…リフレッシュ要求信号発生回路
６０…アドレスバッファ
１１０…ＡＴＤ回路
７０…リフレッシュタイマ
９０…リフレッシュカウンタコントローラ
９２…４入力ＮＯＲゲート
９４…ＮＡＮＤゲート
９６…遅延回路
９８…インバータ
１００…リフレッシュカウンタ
１１０…アドレス遷移検出回路（ＡＴＤ回路）
１１１…遷移検出回路
１１２…インバータ
１１３，１１４…パルス発生回路
１１５…ＯＲゲート
１１８…１２入力ＯＲゲート
１３０…行アドレス遷移検出回路（ＲＡＴＤ回路）
３００…メモリチップ
４１０…ＲＳラッチ
４１１…インバータ
４２０…セット信号生成回路
４２１…インバータ
４２２…デコーダ
４２３…３入力ＡＮＤゲート
４２４…パルス発生回路
４３０…リセット信号生成回路
４３１…インバータ
４３２…ＡＮＤゲート
４３４，４３８…パルス発生回路
４３６…３入力ＯＲゲート
６００…携帯電話機
６１０…本体部
６１２…キーボード
６１４…液晶表示部
６１６…受話部
６１８…本体アンテナ部
６２０…蓋部
６２２…送話部
６３０…ＣＰＵ
６３２…ＬＣＤドライバ
６４０…ＳＲＡＭ
６４２…ＶＳＲＡＭ
６４４…ＥＥＰＲＯＭ
【図１】
0003627647.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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