(57)【特許請求の範囲】
【請求項１】
入力されたデジタルデータ信号のビットデータに基づき、選沢されるアナログ出力電圧設定用の第一容量アレイと、第一容量アレイに対し電荷供給するための基準電源配線とを具備し、
第一容量アレイ及び第一容量アレイに接続される外部容量に対し初期設定用の電荷をプリチャージするプリチャージ期間と、上記ビットデータに基づいて第一容量アレイの容量を選択し、選択された容量にアナログ設定用の電荷をチャージし、第一容量アレイの総容量及び外部容量の容量比によってアナログ出力電圧を決定する変換期間とを有するＤ／Ａコンバータにおいて、
第一容量アレイの端子と、基準電源配線との間に、初期設定用の容量に対するプリチャージを制御するスイッチ素子が設けられ、
スイッチ素子の基準電源配線側端子に近接した該基準電源配線と、該基準電源配線側端子の端子電圧とは異なる電位に設定された配線との間に、上記基準電源配線のインピーダンスを低下させるための第二容量が設けられていることを特徴とするＤ／Ａコンバータ。
【請求項２】
請求項１記載のＤ／Ａコンバータにおいて、
第二容量は、基準電源配線を形成する第一導電層と、第一導電層とは別に絶縁層を隔てて形成された第二導電層とにより形成され、
第二導電層には、上記基準電源配線電位とは異なる電位が付与されていることを特徴とするＤ／Ａコンバータ。
【請求項３】
請求項２記載のＤ／Ａコンバータにおいて、
第二導電層に付与される電位レベルはアナログ出力電圧の電圧範囲の中心電位に設定されていることを特徴とするＤ／Ａコンバータ。
【請求項４】
請求項２記載のＤ／Ａコンバータにおいて、
第二導電層に付与される電位レベルはＧＮＤ電位に設定されていることを特徴とするＤ／Ａコンバータ。
【請求項５】
請求項２記載のＤ／Ａコンバータにおいて、
第二導電層に付与される電位レベルは、上記電位レベルと相違する、基準電源電位或いはＤ／Ａコンバータ駆動用電源電位に設定されていることを特徴とするＤ／Ａコンバータ。
【請求項６】
請求項１ないし５の何れかに記載のＤ／Ａコンバータを有することを特徴とするドライバモノリシック型表示装置のデータドライバ。
【請求項７】
請求項６記載のドライバモノリシック型表示装置のデータドライバにおいて、
Ｄ／Ａコンバータは、Ｐｏｌｙ−Ｓｉあるいは連続粒界結晶Ｓｉからなる基板上にモノリシックに形成されていることを特徴とするドライバモノリシック型表示装置のデータドライバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶パネル等の階調表示のために好適なＤ／Ａコンバータ、及びそれを用いたドライバモノリシック型表示装置のデータドライバに関するものである。
【０００２】
【従来の技術】
ドライバモノリシック型液晶表示装置において、Ｐｏｌｙ−Ｓｉ（多結晶シリコン）等の安価なシリコン基板上にデータドライバ回路をモノリシックに形成する場合、モノリシックなデータドライバ回路内に形成したＴＦＴ（薄膜トランジスタ）によりＤ／Ａコンバート用のアンプを構成すると、ＴＦＴの特性ばらつきが単結晶Ｓｉを用いた場合に比べて非常に大きく、アンプ出力のばらつきを抑え、Ｄ／Ａコンバート（デジタルデータ信号をアナログデータ信号に変換して出力）を安定して行うことは極めて困難である。
【０００３】
このため、ドライバモノリシック型液晶表示装置のデータドライバ回路内にＤ／Ａコンバータを構成する場合は出力部にアンプを用いないで容量分割方式（容量アレイ電荷再分布型）のＤ／Ａコンバータを採用することがある。これは、各容量への電荷のチャージを切り換えるためのスイッチのオン抵抗が誤差の原因とならず、かつ精度が容量の絶対精度ではなく、その比で決まるのでモノリシック集積化に適したものである。
【０００４】
次に、図４ないし図１３を用いて容量分割方式のＤ／Ａコンバータの動作について説明する。図４ないし図１１は従来のデータドライバ回路を構成するＤ／Ａコンバータの回路構成と、上記回路構成が制御信号によって、どのようなスイッチ状態にあるかを示している。図中のＳＷＨｎ、ＳＷＭｎ、ＳＷＬｎはNch ＴＦＴにて形成されたアナログスイッチを示し、ＳＷＨｐ、ＳＷＭｐ、ＳＷＬｐはPch ＴＦＴにて形成されたアナログスイッチを示す。
【０００５】
即ちNch ＴＦＴにて形成されたアナログスイッチはそのゲート端子にＨｉレベルの信号入力が印加された場合ＯＮ（＝１）し、ゲート端子にＬｏｗレベルの信号入力が印加された場合ＯＦＦ（＝０）する。また、Pch ＴＦＴにて形成されたアナログスイッチはそのゲート端子にＬｏｗレベルの信号入力が印加された場合ＯＮ（＝１）し、ゲート端子にＨｉレベルの信号入力が印加された場合ＯＦＦ（＝０）する。Nch ＴＦＴ、Pch ＴＦＴにて形成された各アナログスイッチを相補的に設けることにより冗長性を大きくして信頼性を向上させている。
【０００６】
尚、以下の説明を簡単にするため、Ｄ／Ａコンバータに入力されるデジタルデータ信号は２ビット（図はBit 0 ＝１、Bit 1 ＝１の場合を示す）としている。以下、容量分割方式のＤ／Ａコンバータの処理について説朋する。図４ないし図１１に示すようにＤ／Ａコンバータには、データ信号Bit 0 、Bit 1 、及び制御信号ＶＲＨ、ＳＥＮと基準電圧であるＶＨ、ＶＬ、ＶＭが入力される。ここでＶＲＨ信号がＨｉである期間をプリチャージ期間、ＶＲＨ信号がＬｏｗである期間をＤＡＣ期間（Ｄ／Ａ変換期間）とする。尚、図１２及び図１３にプリチャージ期間、及びＤＡＣ期間の各容量（コンデンサ）ヘの電荷（電圧）の充電を基にした本Ｄ／Ａコンバータの出力計算説明を示す。
【０００７】
まず、図４及び図５に示すようにプリチャージ期間（スイッチ状態Ａ）ではＳＷＭｎ、ＳＷＭｐ及びＳＷＬｎ、ＳＷＬｐがＯＮ（＝１）であるためＣ0 、Ｃ1 （第一容量アレイ）の両端には（ＶＭ−ＶＬ）の電位差が生じている。
【０００８】
続いて図６及び図７に示すようにＳＥＮがアクティブ（Ｈｉ）となりＳＷbus1がＯＮとなると、Ｃbus1（外部容量）の両端にはＶＭ−ＧＮＤ＝ＶＭの電位差が生じる。尚、Ｃ0 、Ｃ1 （第一容量アレイ）へのプリチャージはデータ信号Bit 0 、Bit 1 の入力状態（ビット（Bit)データ）には関係なく行う。
【０００９】
即ち、プリチャージ期間にＣ0 、Ｃ1 （第一容量アレイ）及びＣbus1（外部容量）に蓄えられる電荷量の総和ＱA は、ＱA ＝（２1 ＋２0 ）×Ｃ×（ＶＭ−ＶＬ）＋Ｃbus1×ＶＭとなり、一般式としては下記のように示される（図１３（ａ）参照）。
【００１０】
【数１】
0003730140.tif 000002
【００１１】
※（Ｃ：Ｄ／Ａコンバータ形成上の最小コンデンサ容量＝最下位ビットの容量Ｎ：Ｄ／Ａコンバータのビット、本例の場合は、０と１）
次に図８及び図９に示すようにＤＡＣ期間（スイッチ状態Ｃ）では、ＳＷＭｎ、ＳＷＭｐ及びＳＷＬｎ、ＳＷＬｐがＯＦＦ（＝０）となり、ＳＷＨｎ、ＳＷＨｐがＯＮ（＝１）となる。この場合のバスライン1 電位をＶout とすれば、Ｃ0 、Ｃ1 、及びＣbus1に蓄えられる電荷量の総和ＱB の一般式は以下の通りとなる（図１３（ｂ）参照）。
【００１２】
【数２】
0003730140.tif 000003
【００１３】
＊（Ｃ：Ｄ／Ａコンバータ形成上の最小のコンデンサ容量単位＝最下位ビットの容量、ＢｉｔＮ：Ｄ／Ａコンバータの入力ＯＮ状態のビット）
上記一般式に本実施の形態のBit 0 ＝１、Bit 1 ＝１を適用すると、下式のようになる。
【００１４】
ＱB ＝（２1 ＋２0 ）×Ｃ×（Ｖout −ＶＨ）＋｛（２1 ＋２0 ）−（２1 ＋２0 ）｝×Ｃ×（Ｖout −ＶＬ）＋Ｃbus1×Ｖout ＝３×Ｃ×（Ｖout −ＶＨ）＋Ｃbus1×Ｖout
このとき、ＳＷＭｎ、ＳＷＭｐはＯＦＦであるので、各容量Ｃ0 、Ｃ1 （第一容量アレイ）及びＣbus1（外部容量）に蓄えられる電荷量の総和は変わらないため、ＱA ＝ＱB の関係がなりたつ。
【００１５】
即ち、一般式として、
【００１６】
【数３】
0003730140.tif 000004
【００１７】
上式よりバスライン電位Ｖout を求めると下式が得られる。
【００１８】
【数４】
0003730140.tif 000005
【００１９】
その後、図１０及び１１に示すようにＳＥＮが非アクティブ（ＳＷbus1がＯＦＦ）となってバスライン1 電位はＶout を保持する。以上の説明のとおり、Ｖout はBit 0 ，Bit 1 によって選択されたＣ0 、Ｃ1 （第一容量アレイ）の容量総和とバスライン容量Ｃbus1（外部容量）の容量の比によって決定される。
【００２０】
さらに多階調出力を必要とするならば、Ｃを細かく分割すればよい。例えば、８Ｂｉｔの場合であれば、Ｃ0 〜Ｃ7 （第一容量アレイ）を用意して各容量Ｃ0 〜Ｃ7 は図１３に示すように、２0 、２1 、２2 、…２7 の容量比で分割すればよい。図１２にＤ／Ａコンバート処理におけるバスライン電位の変化を表すイメージを示す。
【００２１】
以上のように図４ないし図１２で示すような処理を繰り返して、デジタルデータ信号を、階調表示のためのアナログ出力電圧であるアナログデータ信号に変換して出力するＤ／Ａコンバートを行う。
【００２２】
ところが、上述のＤ／Ａコンバータを用いて、例えば、ＸＧＡ（１０２４×７６８）の表示解像度でリフレッシュレートを６０Ｈｚの液晶表示装置を駆動する場台、液晶表示装置を構成するデータドライバ回路の占有面積が非常に大きくなるため表示領域に対する周辺ドライバの面積が大きくなる、或いはデータドライバ回路を構成する素子数が多くなり、データドライバ回路の歩留まり低下などの種々の不具合が生じている。
【００２３】
すなわち、ＸＧＡ（１０２４×７６８）の表示解像度でリフレッシュレートを６０Ｈｚとすると、Ｄ／Ａコンバータに要求される総変換時間は、最大で１／６０／７６８／１０２４＝２０ｎｓとなる。（実際は垂直ブランキング時間及び水平ブランキング時間があるため総変換時間はさらに短くなる。）
上述のＤ／ＡコンバータのＣbus （外部容量）は、液晶表示装置の表示部を構成するソースバスラインの容量を想定したものであり、仮にソースバスライン容量Ｃbus の容量を、１０ｐＦとし、液晶層に印加する電圧レベルの範囲を最大１１Ｖ、最小３Ｖとした（液晶層には正負極性反転した電圧を印加しなければ分極などの特性劣化を引き起こす為、ここでは７Ｖを映像言号のセンター値として±４Ｖ印加することを想定する）。
【００２４】
また基準電源電圧ＶＨ、ＶＬの振幅を１Ｖ〜９Ｖ、ＶＭ＝７Ｖ（アナログスイッチの制御端子に印加する電圧振幅を１０Ｖ程度とすると、アナログスイッチがＯＮ／ＯＦＦできる基準電圧範囲は１Ｖ〜９Ｖ程度であると想定する）とした場合、前述のＶout の式よりＣ0 、Ｃ1 （第一容量アレイ）、Ｃ0 ＋Ｃ1 ＝Ｃall の容量（この場合２ビットを想定）は１０ｐＦが必要である。これは以下の理由に基づいている。
【００２５】
つまり、Ｖout 正極＝Ｃall ／（Ｃall ＋Ｃbus ）×（９−１）＋７＝１０ｐＦ／（１０ｐＦ＋１０ｐＦ）×（９−１）＋７＝１１Ｖ
Ｖout 負極＝Ｃall ／（Ｃall ＋Ｃbus ）×（１−９）＋７＝１０ｐＦ／（１０ｐＦ＋１０ｐＦ）×（１−９）＋７＝３Ｖ
ここでＤ／Ａコンバートに許容される最大の総変換時間２０ｎｓの半分程度の時間をプリチャージ時間（１０ｎｓ）に当てられると仮定し、Ｃall ＋Ｃbus ＝２０ｐＦの容量を基準電圧の９９％まで充電するための、アナログスイッチに求められるＯＮ抵抗Ｒonは、０．２２ｋΩとなる。これは、（Ｃall ＋Ｃbus ）×Ｒon×４．５＝２０ｐＦ×Ｒon×４．５＝２０ｎｓと、９９％充電に要する時間が約４．５τ（時定数）とから算出される。
【００２６】
０．２２ｋΩという高いＲonは、単結晶Ｓｉなどに比べて移動度の低いＰｏｌｙ−Ｓｉ（多結晶シリコン）や（Ｐｏｌｙ−Ｓｉよりは移動度は高いが単結晶Ｓｉよりは低い）連続粒界結晶Ｓｉなどを用いたＴＦＴでは比較的大きなサイズのＴＦＴが必要となる。
【００２７】
前述のＸＧＡ表示を行うためには、これらのＣ0 、Ｃ1 といった容量Ｃ、アナログスイッチ用ＴＦＴを有するＤ／Ａコンバータが水平画素数（１０２４個）だけ必要となり、液晶表示装置を構成するデータドライバ回路の占有面積が非常に大きくなる。このため、表示領域に対する周辺ドライバ回路の面積が大きくなる（相対的に表示領域が小さくなる）、或いはデータドライバ回路を構成する素子数が多くなりデータドライバ回路の歩留まり低下などの種々の不具合が生じる事になる。
【００２８】
そこで上述の不具合を解消する為に以下のような方策が提案されている。図１４は上述の不具合を軽減できるドライバモノリシック型の液晶表示装置の構成を示している。上記液晶表示装置には、デジタル型のデータドライバ回路４１と、スキャンドライバ回路４２と、それらにより駆動される表示部４３とが設けられている。表示部４３は、液晶を備えた画素４３ａと、それを駆動するためのＴＦＴ４３ｂとをマトリクス状に有している。よって、表示部４３における、デジタル型のデータドライバ回路４１に接続された各バスライン（図中ではbus と表記した）には、見かけ上、前述のＣbus （外部容量）がそれぞれ接続されていることになる。
【００２９】
図１４に示すように、データドライバ回路４１はサンプリングパルス生成回路、ＬＡＴ（ラッチ）１回路1 〜ＬＡＴ１回路256 、ＬＡＴ２回路1 〜ＬＡＴ２回路256 並びにＤＡＣ回路1 〜ＤＡＣ回路256 及びBus Selecter1-4 〜Bus Selecter1021-1024 を有するＤ／Ａコンバータ４１ａ1 〜Ｄ／Ａコンバータ４１ａ256 より構成されている。
【００３０】
データドライバ回路４１にはデジタルデータ信号である映像データ（Video Data）A0〜A7、B0〜B7、CO〜C7、D0〜D7及び各種制御信号であるＳＰ、ＣＫ、ＣＫＢ、ＲＥＳ、ＬＡＴ2 、ＳＥ0 〜3 、ＶＲＨ、並びにＤ／Ａコンバータ用の基準電源電圧であるＶＨ、ＶＬ、ＶＭが入力される。
【００３１】
図１４から分かるように液晶表示装置の表示部４３を構成するBus 配線４本毎にＬＡＴ１回路、ＬＡＴ２回路、Ｄ／Ａコンバータが１組割り当てられている。即ち１組のＬＡＴ１回路、ＬＡＴ２回路、Ｄ／Ａコンバータを、外部容量として機能する４本のBus 配線が共有する形態をとっている。
【００３２】
以下、図１４及び図１５を用いて、上述のドライバモノリシック型液晶表示装置のデータドライバ回路４１の動作について説明する。
【００３３】
データドライバ回路４１に入力される映像データは、図１５及び図１６に示すようにＡ〜Ｄの４相のデータを、本来のデータレート（１／６０／７６８／１０２４＝２０ｎｓ）の４倍（２０ｎｓ×４＝８０ｎｓ）に時間軸伸長（実際は各フェーズの間にブランキング時間があるので４倍にはならないが説明を簡便にするためブランキング時間＝０ｎｓとする。）して並列に入力する。
【００３４】
図１５より明らかなようにData系列Ａ〜Ｄは、２５６データを１つのフェーズとして１水平期間のBus （画素）データであるＡ〜Ｄ４系列のデータを４フェーズに分割して入力している。また、各Data系列のBus データの入力順序は図１５に示すように、同時刻にはＡ〜Ｄのデータ系列は４データ飛ばしで並列に入力され、同一系列のデータ入力順序は１６データ飛ばしで入力され、さらに同一系列のフェーズ間データは１データずらして入力される。
【００３５】
各フェーズで入力された映像データは、図１７に示すような動作を行うサンプリングパルス生成回路よりクロック信号ＣＫによって順次出力されるサンプリング信号Samp 1〜64によって一旦、ＬＡＴ１回路1 〜256 にメモリされる。サンプリングパルス生成回路に入力されるスタートパルスであるＳＰ信号は各フェーズの最初の映像データの出力タイミングに合わせて入力され、第ｎフェーズの最終データ（例えば、第１フェーズであれば、1009、1013、1017、1021の画素データ）がサンプリングパルスSamp 64 によってＬＡＴ１回路256 ヘメモリされた後、ＬＡＴ２信号が出力されＬＡＴ１回路ｎにメモリされたデータはＬＡＴ２回路1 〜256 へ転送される。
【００３６】
つまり、第ｎフェーズの映像データをサンプリングしている間、ＬＡＴ２回路1 〜256 は第（ｎ−１）フェーズにてサンプリングされた映像データを出力しつづける（ただし第１フェーズは第４フェーズでサンプリングしたData）。第ｎフェーズの間、Bus Selecterは第（ｎ−１）フェーズで取り込んだBus データに対応するBus を選択して、Ｄ／Ａコンバータ４１ａ1 〜４１ａ256 と、Bus ライン容量Ｃbus （外部容量）によってＤ／Ａコンバートが行われる。
【００３７】
先に述べた例では、Ｄ／Ａ変換時間＝１水平期間／１０２４であるが、上述のようなデータ処理を行うことによって１水平期間の１／４の期間、Ｄ／Ａコンバータ４１ａ1 〜４１ａ256 ヘデータが入力されることとなり、Ｄ／Ａ変換時間をこれまでより大幅に拡大することができる。このような方策によってＤ／Ａ変換時間の拡大が可能になるのに加えてデータドライバ回路４１内に設けるＤ／Ａコンバータ４１ａ1 〜４１ａ256 の回路数も１水平解像度（１０２４）の１／４ですみ、データドライバ回路４１を構成する回路素子数の低減が可能となる。
【００３８】
もちろん、入力する映像データの系列数を増やせばデータドライバ回路４１内に設けるＤ／Ａコンバータの数を更に減らし、必要なＤ／Ａ変換速度を軽減することは可能である。
【００３９】
【発明が解決しようとする課題】
しかしながら、上述の方策を用いた場合、以下のような不具合という課題を生じている。
【００４０】
図１４に示すＤ／Ａコンバータ４１ａ1 〜４１ａ256 は１／４水平期間に同時に動作するため、Ｄ／Ａ４１ａ1 〜４１ａ256 コンバータのＤＡＣ回路1 〜256 を構成するＣ、及びBus ライン２５６本分の容量をプリチャージ期間で充放電する必要がある。
【００４１】
ここで、Ｄ／Ａコンバータに入力する基準電圧電源のインピーダンスについて考える。図４で示すようにＤ／Ａコンバータの基準電源電圧は外部駆動回路より供給される。外部駆動回路の電源出力インピーダンスは十分に低いが、液晶表示装置のモノリシックに形成されたデータドライバ回路４１内の基準電源配線が、線幅が小さい配線にて引き回されているため、上記基準電源配線の配線抵抗Ｒは無視できない大きさになっている。
【００４２】
このため、データドライバ回路４１内部の電源配線インピーダンスが高くなりＤ／Ａコンバートを行う際、プリチャージ期間内に十分な電荷の供給が行えずにＤ／Ａコンバータからのアナログ出力電圧の低下が発生し、表示品位の低下を招来する。
【００４３】
また、図１８（ａ）に示すように１水平期間で異なる表示階調（例えばウインドー表示４３ｃなど）を有する表示を行う際、水平期間に表示階調の変化しない箇所４３ｄ（ウインドー表示４３ｃの上下の部分）と水平期間に表示階調の変化する箇所４３ｅで表示階調に差が生じ図１８（ｂ）に示すような横クロストーク４３ｆの原因にもなる。
【００４４】
これは上述の表示階調の変化しない箇所４３ｄに当る水平ラインのＤ／Ａコンバートを行う際のプリチャージ期間での充電量と，表示階調の変化する箇所４３ｅに当る水平ラインのＤ／Ａコンバートを行う際のプリチャージ期間での充電量が異なり、プリチャージ期間内にＣ及びＣbus （外部容量）をＶＭレベルまで充電できないために発生する。
【００４５】
つまり、各箇所４３ｄ、４３ｅでは、一水平期間で選択されているＣ（第一容量アレイ）の総容量が異なり、図１８（ａ）であれば、表示階調の変化する箇所４３ｅの方がＣの総容量は大きい。なぜなら表示階調の変化する箇所４３ｅの領域には黒表示を行う領域があり、充電される容量の総数が多くなるためである。
【００４６】
このように、データドライバ回路４１内部の配線インピーダンスによってＤ／Ａコンバータを構成する出力電圧設定用の容量の充電不足によって、液晶表示装置の黒レベルの浮き、横クロストーク４３ｆの発生など表示品位の低下を引き起こすなどの不具合を生じる。
【００４７】
【課題を解決するための手段】
本発明のＤ／Ａコンバータは、上記課題を解決するために、入力されたデジタルデータ信号のビットデータに基づき、選沢されるアナログ出力電圧設定用の第一容量アレイと、第一容量アレイに対し電荷供給するための基準電源配線とを具備し、第一容量アレイ及び第一容量アレイに接続される外部容量に対し初期設定用の電荷をプリチャージするプリチャージ期間と、上記ビットデータに基づいて第一容量アレイの容量を選択し、選択された容量にアナログ設定用の電荷をチャージし、第一容量アレイの総容量及び外部容量の容量比によってアナログ出力電圧を決定する変換期間とを有するＤ／Ａコンバータにおいて、第一容量アレイの端子と、基準電源配線との間に、初期設定用の容量に対するプリチャージを制御するスイッチ素子が設けられ、スイッチ素子の基準電源配線側端子に近接した該基準電源配線と、該基準電源配線側端子の端子電圧とは異なる電位に設定された配線との間に、上記基準電源配線のインピーダンスを低下させるための第二容量が設けられていることを特徴としている。
【００４８】
上記構成によれば、第二容量を設けたので、Ｄ／Ａコンバートを行う際、上記プリチャージ期間に充電すべき第一容量及び外部容量に対し、プリチャージ期間内に十分な電荷の供給を行うことが可能になる。これにより、上記構成では、プリチャージ期間内での、電荷の供給が不十分なことに起因する表示品位の低下を回避できる。
【００４９】
上述のＤ／Ａコンバータにおいては、第二容量は、基準電源配線を形成する第一導電層と、第一導電層とは別に絶縁層を隔てて形成された第二導電層とにより形成され、第二導電層には、上記基準電源配線電位とは異なる電位が付与されていることが好ましい。
【００５０】
上述のＤ／Ａコンバータでは、第二導電層に付与される電位レベルはアナログ出力電圧の電圧範囲の中心電位に設定されていてもよい。
【００５１】
上述のＤ／Ａコンバータにおいては、第二導電層に付与される電位レベルはＧＮＤ電位に設定されていてもよい。
【００５２】
上述のＤ／Ａコンバータでは、第二導電層に付与される電位レベルは、上記電位レベルと相違する、基準電源電位或いはＤ／Ａコンバータ駆動用電源電位に設定されていてもよい。
【００５３】
上記構成によれば、第二導電層に付与される電位レベルを、Ｄ／Ａコンバータが出力するアナログ出力電圧の電圧範囲の中心電位或いはＧＮＤ電位もしくは上記電位レベルと相違する、基準電源電位或いはＤ／Ａコンバータ駆動用電源電位に設定することによって、上述の基準電源配線のインピーダンスを低下させるための第二容量を形成することが、より容易に可能になる。
【００５４】
上述のＤ／Ａコンバータにおいては、第二容量は、スイッチ素子の基準電源配線側端子に近接して設けられていることが望ましい。上記構成によれば、第二容量を、スイッチ素子の基準電源配線側端子に近接して設けたことにより上記基準電源配線のインピーダンス低減効果を高めることが可能になる。
【００５５】
本発明のドライバモノリシック型表示装置のデータドライバは、前述の課題を解決するために、上述の何れかに記載のＤ／Ａコンバータを有することを特徴としている。
【００５６】
上記構成によれば、上述の何れかに記載のＤ／Ａコンバータを有することにより、前述したように、表示品位の低下を回避できる。
【００５７】
上述のデータドライバにおいては、Ｄ／Ａコンバータは、Ｐｏｌｙ−Ｓｉあるいは連続粒界結晶Ｓｉからなる基板上にモノリシックに形成されていることが好ましい。
【００５８】
上記構成によれば、Ｄ／Ａコンバータを、Ｐｏｌｙ−Ｓｉあるいは連続粒界結晶Ｓｉからなる基板上にモノリシックに形成することにより、ドライバモノリシック型の表示装置を安価に確実に実現できる。
【００５９】
ところで、特開平１１−１２２１１１号公報には、Ｄ／Ａコンバータを構成する出力設定容量の電荷を放電させる（リセットする）方策について開示されている。しかしながら、上記公報に記載の発明は、Ｄ／Ａコンバータの消費電力低減と高速動作を目指すことを目的としている。一方、本発明はプリチャージについての発明であり、第一容量アレイに蓄積された電荷の放電ではなく、充電に関するものであり、上記公報に記載の発明とは趣旨を異にする。
【００６０】
また、特開平１１−１２２１１１号公報においても、基準電圧配線の配線抵抗（インピーダンス）によって入力容量群（第一容量アレイに相当）の充電制限を受けることなり、上述の課題が生じることになる。
【００６１】
【発明の実施の形態】
本発明の実施の形態について図１ないし図１７に基づいて説明すれば、以下の通りである。
【００６２】
以下、本発明の実施の形態に係るＤ／Ａコンバータについて図１に基づいて説明する。図４ないし図１７に示した従来のＤ／Ａコンバータとの違いとしては、基準電源配線（ＶＭ、ＶＨ、ＶＬ）のインピーダンス低減用の容量Ｃｐ（第二容量）を設けたことが挙げられる。本発明の実施の形態では、他の構成については図４ないし図１７に示した構成と同様であるのでそれらの説明を省いた。
【００６３】
インピーダンス低減用の容量Ｃｐは、Ｄ／Ａコンバータを構成するアナログ出力電圧設定用の容量Ｃn （第一容量アレイ）と基準電源配線との間に設けられた容量充放電制御用のアナログスイッチＳＷＭｎ、ＳＷＭｐ、ＳＷＨｎ、ＳＷＨｐ、ＳＷＬｎ、ＳＷＬｐ（スイッチ素子）の基準電源配線側の端子の直近（近接した位置）にそれぞれ各容量Ｃｐｍ、Ｃｐｈ、Ｃｐｌとして設けられ、それらの一方の端子がアナログスイッチの基準電源側端子に接続されている。
【００６４】
一方、各容量Ｃｐｍ、Ｃｐｈ、Ｃｐｌにおける、他方の端子（つまり、Ｄ／Ａコンバータ容量の充放電制御用のアナログスイッチＳＷＭｎ、ＳＷＭｐ、ＳＷＨｎ、ＳＷＨｐ、ＳＷＬｎ、ＳＷＬｐに繋がる端子とは反対側に位置する端子）は、図１より明らかなように、基準電源とは異なる電圧に設定されたドライバ内部配線ＧＮＤに接続されている。
【００６５】
図１では説明を簡単にするため、１Ｂｉｔ分しか図示していないが実際には、各容量Ｃｐｍ、Ｃｐｈ、Ｃｐ１は全てのＤ／Ａコンバータ４１ａ1 〜４１ａ256 を構成する全ての容量の充放電制御用のアナログスイッチＳＷＭｎ、ＳＷＭｐ、ＳＷＨｎ、ＳＷＨｐ、ＳＷＬｎ、ＳＷＬｐの基準電源配線側の端子の直近に基準電源配線のインピーダンス低減用の容量Ｃｐがそれぞれ設けられている。
【００６６】
即ち、図４及び図１４に示す様に、液晶表示装置を駆動する外部駆動用回路の基準電源の出力部のインピーダンスをいくら低く抑えても、図に示す様なドライバ内部（或いは液晶表示装置の内部）配線抵抗ＲによってＤ／Ａコンバータ４１ａ1 〜Ｄ／Ａコンバータ４１ａ256 の容量Ｃに充電電荷を供給する基準電源配線におけるドライバ内部配線のインピーダンスは低くできない。
【００６７】
しかしながら、本実施の形態によれば、ドライバモノリシック型液晶表示装置のデータドライバ回路（データドライバ）４１のＤ／Ａコンバータ４１ａの内部基準電源配線にバイパスコンデンサの様に配置されたインピーダンス低減用の容量Ｃｐ（第二容量）によってＤ／Ａコンバータ４１ａの充放電電荷の一時的な供給を上述の各容量Ｃｐｍ、Ｃｐｈ、Ｃｐｌから供給する。
【００６８】
このことにより、本実施の形態では、見かけ上のＤ／Ａコンバータ４１ａの内部基準電源配線インピーダンスを低減でき、プリチャージ期間内に十分な電荷の供給を行うことを可能にし、プリチャージ期間内にＣ（第一容量アレイ）及びＣbus （外部容量）をＶＭレベルまで充電できないために発生する、横クロストーク、及びＤ／Ａコンバータ出力電圧の低下に起因する表示品位の劣化を予防できる。
【００６９】
本実施の形態では、各容量Ｃｐｍ、Ｃｐｈ、ＣｐｌのＤ／Ａコンバータ容量の充放電制御用のアナログスイッチＳＷＭｎ、ＳＷＭｐ、ＳＷＨｎ、ＳＷＨｐ、ＳＷＬｎ、ＳＷＬｐに繋がる端子（基準電源電位）とは反対側に位置する端子は、ＧＮＤ電位に設定されたドライバ内部配線ＧＮＤに接続されているが、ＧＮＤ電位に限定されるものでは無く、各容量Ｃｐｍ、Ｃｐｈ、ＣｐｌのアナログスイッチＳＷＭｎ、ＳＷＭｐ、ＳＷＨｎ、ＳＷＨｐ、ＳＷＬｎ、ＳＷＬｐに繋がる端子電圧と異なる電位（本実施の形態では、ＶＭ、ＶＨ、ＶＬとは異なる電位）に設定された配線に接続されていてもよい。
【００７０】
例えば容量Ｃｐｍのアナログスイッチ側とは反対側の端子は図１ではＧＮＤ配線に接続されているが、ＶＭ以外の配線であれば容量Ｃｐｍはバイパス容量として機能するので、ＶＨ配線、ＶＬ配線に接続してもよいし、図１に示す以外の電源配線を用意し、その配線電位をＤ／Ａコンバータが出力すべき電圧範囲の中心電位に設定して、それらに接続してもよい。
【００７１】
また、図２は本発明の実施の形態の具体的な配線例を示すものである。以下、上述の各容量Ｃｐｍ、Ｃｐｈ、Ｃｐｌの具体的な実現方法について述べる。図２より明らかなようにデータドライバ回路４１を形成する内部配線は幾つかの導電層を用いて、それらの間に絶縁層を介して互いに交差している（多層配線）。これらの導電層の交差を積極的に利用して各容量Ｃｐｍ、Ｃｐｈ、Ｃｐｌを、他の部材と同時に、特に追加の工程無しに実現できる。
【００７２】
図２ではデータドライバ回路４１を構成するＤ／Ａコンバータ４１ａ内にＧＮＤ配線を設けて、その配線との交差（クロス部）を利用して各容量Ｃｐｍ、Ｃｐｈ、Ｃｐｌを形成している。
【００７３】
つまり、図２（ａ）に示すように、各容量Ｃｐｍ、Ｃｐｈ、Ｃｐｌは、各アナログスイッチに到る基準電源配線の、それぞれ対応したアナログスイッチに近接した位置に、電極部２ｃ、電極部２ｃと異層の電極部２ｄ、及び電極部２ｃと電極部２ｄとに密に挟まれた誘電体層２ｅとにより形成されている。電極部２ｃは、必要な容量に応じた面積を有する電極面を備え、基準電源配線と同層にて設けられている。一方、電極部２ｄは、基準電源配線と異層でかつ交差するＧＮＤ配線における電極部２ｃに対面する位置に、ほぼ同面積にて設けられている。誘電体層２ｅは、多層基板における絶縁層（例えばＡｌＮ）により形成されている。
【００７４】
また、図３に示すように、それぞれ対応したアナログスイッチと接続された各基準電源配線２ｆ、２ｇ、２ｈと相違する各基準電源配線と交差するようにそれぞれ各配線２ｉ、２ｊ、２ｋを配置し、必要に応じて、上述の電極部２ｃ及び電極部２ｄと同様な電極面を形成することで各容量Ｃｐｍ、Ｃｐｈ、Ｃｐｌを形成するようにしてもよい。このとき、例えば、配線２ｈと配線２ｉとを電気的接続するには、それらの間にある誘電体層２ｅに厚さ方向にスルーホール２ｍを形成し、そのスルーホール２ｍを介して配線２ｈと配線２ｉとを電気的接続すればよい。
【００７５】
これまで説明したようなＤ／Ａコンバータの応用例として、上述のＤ／ＡコンバータをＰｏｌｙ−Ｓｉ或いは連続粒界結晶Ｓｉなどにて液晶表示装置を構成するドライバと共にモノリシック化（内蔵）して形成することによりデシタル方式のドライバモノリシック型液晶表示装置が実現できる。
【００７６】
尚、上記では、液晶表示装置を表示装置の例として挙げたが、階調表示のように、デジタルデータ信号をアナログデータ信号に変換する必要がある、例えばプラズマディスプレイ、発光ダイオード（ＬＥＤ）ディスプレイ、エレクトロルミネッセンスディスプレイ、レーザディスプレイといった表示装置にも適用可能なことは明らかである。
【００７７】
【発明の効果】
本発明のＤ／Ａコンバータは、以上のように、入力されたデジタルデータ信号のビットデータに基づき、選沢されるアナログ出力電圧設定用の第一容量アレイと、第一容量アレイに対し電荷供給するための基準電源配線とによってアナログ出力電圧を決定する変換期間とを有するＤ／Ａコンバータにおいて、第一容量アレイの端子と、基準電源配線との間に、初期設定用の容量に対するプリチャージ制御するスイッチ素子が設けられ、スイッチ素子の基準電源配線側端子に近接した該基準電源配線と、該基準電源配線側端子の端子電圧とは異なる電位に設定された配線との間に、上記基準電源配線のインピーダンスを低下させるための第二容量が設けられている構成である。
【００７８】
それゆえ、上記構成は、基準電源配線のインビーダンスを低下させるための第二容量を具備することにより、Ｄ／Ａコンバートを行う際、上記プリチャージ期間に充電すべき第一容量アレイに対し、プリチャージ期間内に十分な電荷を供給できて、プリチャージ期間内での、電荷の供給が不十分なことに起因する表示品位の低下を回避できるという効果を奏する。
【００７９】
本発明のドライバモノリシック型表示装置のデータドライバは、前述の課題を解決するために、上述の何れかに記載のＤ／Ａコンバータを有する構成である。
【００８０】
それゆえ、上記構成は、上述のＤ／Ａコンバータを有することにより、前述したように、表示品位の低下を回避できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の第一形態に係るＤ／Ａコンバータの要部回路図である。
【図２】上記Ｄ／Ａコンバータの一具体例であって、（ａ）は要部回路図であり、（ｂ）はインピーダンス低減用の容量Ｃｐの概略構成図である。
【図３】上記Ｄ／Ａコンバータの一変形例であって、（ａ）は要部回路図であり、（ｂ）はインピーダンス低減用の容量Ｃｐの概略構成図である。
【図４】従来の容量分割方式のＤ／Ａコンバータの動作説明図（スイッチ状態Ａ）である。
【図５】上記動作説明図（スイッチ状態Ａ）に関するタイミングチャートである。
【図６】上記Ｄ／Ａコンバータの他の動作説明図（スイッチ状態Ｂ）である。
【図７】上記動作説明図（スイッチ状態Ｂ）に関するタイミングチャートである。
【図８】上記Ｄ／Ａコンバータのさらに他の動作説明図（スイッチ状態Ｃ）である。
【図９】上記動作説明図（スイッチ状態Ｃ）に関するタイミングチャートである。
【図１０】上記Ｄ／Ａコンバータのさらに他の動作説明図（スイッチ状態Ｄ）である。
【図１１】上記動作説明図（スイッチ状態Ｄ）に関するタイミングチャートである。
【図１２】上記Ｄ／Ａコンバータの動作に関する概略説明図であって、（ａ）はプリチャージ期間とＤＡＣ期間とにおけるバスラインの電位の変化例を示し、（ｂ）は上記変化のときの各スイッチ動作を示す。
【図１３】上記Ｄ／Ａコンバータのアナログ出力電圧のための電荷充電の説明図であって、（ａ）はプリチャージ期間の電荷充電ＱA を示し、（ｂ）はＤＡＣ期間の電荷充電ＱB を示す。
【図１４】従来のデジタルドライバモノリシック型の液晶表示装置の概略構成図である。
【図１５】上記液晶表示装置のデータドライバ回路に入力する映像データの入力順序の説明図である。
【図１６】上記データドライバ回路に入力する駆動信号のタイミングチャートである。
【図１７】上記データドライバ回路のサンプリングパルス生成回路に動作を示す説明図であって、（ａ）はブロック図、（ｂ）は動作のタイミングチャートである。
【図１８】上記液晶表示装置の表示部におけるウインドー表示時の横クロストークの発生例の説明図であって、（ａ）はウインドー表示を示し、（ｂ）は横クロストークを示す。
【符号の説明】
Ｃ0 、Ｃ1   容量（第一容量アレイ）
Ｃbus1  容量（外部容量）
ＳＷＨを、ＳＷＭ、ＳＷＬ、ＳＷbus   スイッチ（スイッチ素子）
Ｃｐｈ、Ｃｐｍ、Ｃｐｌ  容量（第二容量）
ＶＨ、ＶＬ、ＶＭ  基準電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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