(57)【特許請求の範囲】
【請求項１】
ＡＴＭスイッチから出力されたセルがどの端末に対するものであるかを検出するセル検出手段と、一定時間内に前記セル検出手段で検出された前記端末に対するセルの個数とその端末用に予め設定された一定の閾値とを比較し、その比較結果に応じた応答信号を前記ＡＴＭスイッチへ返送する応答信号返送手段とを含み、この応答信号に対応して前記端末にて前記ＡＴＭスイッチから出力されたセルを受信することを特徴とするＡＴＭトラヒックシェーピング装置。
【請求項２】
前記応答信号返送手段は前記セル検出手段で検出された前記端末に対するセルの個数が前記閾値未満である場合に前記ＡＴＭスイッチへ受信可能を示す応答信号を返送することを特徴とする請求項１記載のＡＴＭトラヒックシェーピング装置。
【請求項３】
さらに、前記応答信号返送手段は前記セル検出手段で検出された前記端末に対するセルの個数が前記閾値以上である場合に前記ＡＴＭスイッチへ受信不可能を示す応答信号を返送することを特徴とする請求項１又は２記載のＡＴＭトラヒックシェーピング装置。
【請求項４】
前記セル検出手段はＡＴＭフォーラムで規定されているＡＴＭ標準インタフェースであるＵＴＯＰＩＡレベル２インタフェースを有する前記ＡＴＭスイッチから出力されるＵＴＯＰＩＡレベル２信号（ＴｘＳＯＣ、ＴｘＥＮＢ、及びＴｘＡＤＤＲ）より、前記ＡＴＭスイッチから出力されたセルがどのＴｘＡＤＤＲに属するセルかを検出し、そのＴｘＡＤＤＲに対応する該当セル受信信号を出力することを特徴とする請求項１乃至３いずれかに記載のＡＴＭトラヒックシェーピング装置。
【請求項５】
前記応答信号返送手段は外部より設定されるシェーピングレート設定の周期で出力アベーラブル信号を有効にし、前記セル検出手段から出力される該当セル受信信号を受信したら、前記出力アベーラブル信号を無効にする前記端末の個数に対応した個数のアベーラブル出力制御回路と、前記ＴｘＡＤＤＲを選択信号として前記複数のアベーラブル信号から１つを選択し、前記ＡＴＭスイッチに対し前記ＵＴＯＰＩＡレベル２信号のＴｘＣＬＡＶ信号として出力するセレクタとを含むことを特徴とする請求項１乃至４いずれかに記載のＡＴＭトラヒックシェーピング装置。
【請求項６】
前記アベーラブル出力制御回路は、クロックを分周する分周カウンタと、前記シェーピングレート設定により設定される分周数Ｍ（Ｍは正の整数）と前記分周カウンタのカウンタ値Ｌ（Ｌは正の整数）とを比較し、一致したら一致パルスを出力する比較器と、前記一致パルスでダウンカウントし、前記該当セル受信信号でアップカウントするアップダウンカウンタと、前記アップダウンカウンタのカウンタ値Ｔ（Ｔは０又は正の整数）と外部より設定される前記閾値とを比較する比較器と、前記比較器での比較の結果、Ｔが前記閾値未満の時はセットされ前記出力アベーラブル信号を受信可能を示す応答信号にし、前記比較器での比較の結果、Ｔが前記閾値以上の時はリセットされ前記出力アベーラブル信号を受信不可能を示す応答信号にするＳ−Ｒ回路とを備えることにより、前記ＡＴＭスイッチから出力される該当セルのセルレートが、前記シェーピングレート設定で設定されるシェーピングセルレートに一致するように、動的にアベーラブル信号を有効又は無効にする制御を行うことを特徴とする請求項５記載のＡＴＭトラヒックシェーピング装置。
【請求項７】
前記ＴｘＡＤＤＲとシェーピング単位のバーチャルパスとが１対１に割り付けられていることを特徴とする請求項４乃至６いずれかに記載のＡＴＭトラヒックシェーピング装置。
【請求項８】
前記ＴｘＡＤＤＲとシェーピング単位のバーチャルチャネルとが１対１に割り付けられていることを特徴とする請求項４乃至６いずれかに記載のＡＴＭトラヒックシェーピング装置。
【請求項９】
前記ＴｘＡＤＤＲとシェーピング単位のＰＨＹデバイスとが１対１に割り付けられていることを特徴とする請求項４乃至６いずれかに記載のＡＴＭトラヒックシェーピング装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡＴＭトラヒックシェーピング装置に関し、特にＡＴＭ標準インタフェースであるＵＴＯＰＩＡレベル２インタフェースを有するＡＴＭスイッチより出力されたセルのトラヒックシェーピング制御を行うＡＴＭトラヒックシェーピング装置に関する。
【０００２】
【従来の技術】
ＵＴＯＰＩＡレベル２インタフェースは、ＡＴＭレイヤ機能と複数のＰＨＹ（ＰＨｙｓｉｃａｌ  Ｌａｙｅｒ）機能とを接続するためのインタフェースである。
【０００３】
ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）通信網では、バーチャルパス（ＶＰ）又はバーチャルチャネル（ＶＣ）単位にそのリソースを設計、保証するため、ＶＰ／ＶＣ網の入口においてセルトラヒックのシェーピング（セル送出間隔の制御）を行う必要がある。
【０００４】
従来のＡＴＭトラヒックシェーピング装置では、セルを一度セル格納メモリに書込み、そのセルを再度セル格納メモリから一定の周期で読出すことによってセル送出間隔を均一化している。具体的には、ＡＴＭトラヒックシェーピング装置に入力されたセルに対し、スケジューリング制御により入力セルの到着時刻から理想的な送出予定時刻を求める。そして、ＣＡＭ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ：連想記憶メモリ）等のメモリを用いたアドレス検索制御により、送出予定時刻又は、それ以降で最も近い送出時刻に対応するセル格納メモリ上の空き領域アドレスを検索し、その空き領域に入力セルを書込む。セル格納メモリからの読み出しは、現在送出時刻にしたがって逐次格納メモリから読出される。
【０００５】
【発明が解決しようとする課題】
しかし、従来のＡＴＭトラヒックシェーピング装置は、セルを格納するためのセル格納メモリ及び、スケジューリング制御及びアドレス検索を行うためのメモリが必要となりハードウエア（Ｈ／Ｗ）規模が増大するという問題があった。また、セル格納メモリに一旦セルを書き込むためセル遅延が増大するといった問題もあった。さらに、シェーピングを実現するためにはセル格納メモリサイズに依存した入力セルバースト長の制限が有るという問題も有った。
【０００６】
そこで本発明の目的は、スケジューリング制御やアドレス検索を行わず、ＵＴＯＰＩＡレベル２インタフェースを有するＡＴＭスイッチのハンドシェーク制御を利用したシェーピングを行うことにより、メモリ等ハードウエア規模の削減、さらにはセル遅延の増大を防ぐことにある。また、入力セルの速度やバースト長などのトラヒック条件に依存しないシェーピング性能を得ることも目的としている。
【０００７】
【課題を解決するための手段】
前記課題を解決するために本発明は、ＡＴＭスイッチから出力されたセルがどの端末に対するものであるかを検出するセル検出手段と、一定時間内に前記セル検出手段で検出された前記端末に対するセルの個数とその端末用に予め設定された一定の閾値とを比較し、その比較結果に応じた応答信号を前記ＡＴＭスイッチへ返送する応答信号返送手段とを含み、この応答信号に対応して前記端末にて前記ＡＴＭスイッチから出力されたセルを受信するようＡＴＭトラヒックシェーピング装置を構成したことを特徴とする。
【０００８】
本発明によれば、スケジューリング制御やアドレス検索を行わず、ＵＴＯＰＩＡレベル２インタフェースを有するＡＴＭスイッチのハンドシェーク制御を利用したシェーピングを行うことにより、メモリ等ハードウエア規模の削減、さらにはセル遅延の増大を防ぐことが可能となる。また、入力セルの速度やバースト長などのトラヒック条件に依存しないシェーピング性能を得ることも可能となる。
【０００９】
具体的には、図１を参照すると、本発明のＡＴＭトラヒックシェーピング装置１０は、ＵＴＯＰＩＡレベル２インタフェースを有するＡＴＭスイッチ１１に対し、そのハンドシェーク制御を利用することでＡＴＭスイッチ１１より出力されるセル（ＴｘＤＡＴＡ）のシェーピングを行う。即ち、ＵＴＯＰＩＡアドレス（ＴｘＡＤＤＲ）毎に設けられ、シェーピングレート設定６に従い、アベーラブル信号７（ＡＶＥ０〜Ｎ；Ｎは正の整数；図１ではＮ＝３０の場合を示す）を有効にする（Ｎ＋１）個のアベーラブル出力制御回路２と、ＡＴＭスイッチ１１からのポーリング制御において（Ｎ＋１）本のアベーラブル信号７の中から１本を選択し、ＴｘＣＬＡＶ信号としてＡＴＭスイッチ１１に出力するセレクタ４と、ＡＴＭスイッチ１１より出力されたセルがどのＵＴＯＰＩＡアドレスに属するセルかを検出するセル検出回路１を有する。
【００１０】
また、図２を参照すると、アベーラブル出力制御回路２は、アップ（ＵＰ）／ダウン（ＤＯＷＮ）カウンタ２１において、ＡＴＭスイッチ１１から出力される該当セルを検出したらＵＰカウントを行い、シェーピングレート設定６で設定される周期でＤＯＷＮカウントを行う。そして、カウンタ値Ｔがアベーラブル出力閾値Ａｔｈに満たない時は、アベーラブル信号７を有効にしてＡＴＭスイッチ１１に対しセルを要求し、カウンタ値Ｔがアベーラブル出力閾値Ａｔｈ以上になったらアベーラブル信号７を無効にしセルの要求をしないとする制御を行うことを特徴とする。
【００１１】
即ち、本発明では、ＵＴＯＰＩＡレベル２のハンドシェーク制御を利用し、ＡＴＭスイッチ１１からの出力セルレートが設定されるシェーピングセルレートに一致するように、動的にＴｘＣＬＡＶ信号を有効又は無効にすることでシェーピング制御を行っている。
【００１２】
また、ＵＴＯＰＩＡアドレス単位にシェーピング制御を行うため、ＵＴＯＰＩＡアドレスとバーチャル・パス（ＶＰ）を１対１に割り付けることでＶＰシェーピングを、またバーチャル・チャネル（ＶＣ）を割り付けることでＶＣシェーピングを実現できる。
【００１３】
さらに、ＵＴＯＰＩＡアドレスとＰＨＹデバイスを１対１に割り付け、ＰＨＹの伝送容量以下にシェーピングすることで、ＰＨＹデバイスからＡＴＭスイッチに対するバックプレッシャ制御を不要にすることができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。図１は本発明に係るＡＴＭトラヒックシェーピング装置の最良の実施の形態の構成図である。同図を参照すると、ＡＴＭトラヒックシェーピング装置１０はＡＴＭフォーラムで標準化されているＡＴＭインタフェースであるＵＴＯＰＩＡレベル２インタフェースを有するＡＴＭスイッチ１１から出力されるＵＴＯＰＩＡレベル２信号のうち、ＴｘＳＯＣ信号，ＴｘＥＮＢ信号，及びＴｘＡＤＤＲ信号より、ＡＴＭスイッチ１１から出力されたセルがどのＴｘＡＤＤＲ（以下ＵＴＯＰＩＡアドレスという）に属するセルかを検出し、そのＵＴＯＰＩＡアドレスに対応する該当セル受信信号３（＃０〜＃Ｎ）を出力するセル検出回路１と、設定されるシェーピングレート６の周期で出力アベーラブル信号７を“Ｈｉ（高）”レベル即ち有効にし、セル検出回路１から出力される該当セル受信信号３を検出したら、アベーラブル信号７（＃０〜＃Ｎ）を“Ｌｏ（低）”レベル即ち無効にするアベーラブル出力制御回路２（＃０〜＃Ｎ）と、ＵＴＯＰＩＡアドレスを選択信号５として（Ｎ＋１）本のアベーラブル信号７（＃０〜＃Ｎ）の中から１本を選択し、ＡＴＭスイッチ１１にＴｘＣＬＡＶ信号として出力するセレクタ４とを含んで構成される。
【００１５】
次に、アベーラブル出力制御回路２の構成について説明する。図２はアベーラブル出力制御回路２の構成図である。同図を参照すると、アベーラブル出力制御回路２はＣＬＫ（クロック）を分周する分周カウンタ２０と、この分周カウンタ２０の分周数Ｍ（Ｍは正の整数）を設定するシェーピングレート設定６と、この分周数Ｍと分周カウンタ２０のカウンタ値Ｌ（Ｌは正の整数）とを比較し、一致したら一致パルス２５を出力する比較器２２と、この一致パルス２５が入力されるとダウンカウントし、該当セル受信信号３が入力されるとアップカウントし、また、そのカウンタ値Ｔ（Ｔは０又は正の整数）が０の時はダウンカウントを行わないＵＰ／ＤＯＷＮカウンタ２１と、このＵＰ／ＤＯＷＮカウンタ２１のカウンタ値Ｔと設定されたアベーラブル出力閾値Ａｔｈとを比較する比較器２３と、この比較器２３の比較結果が“Ｔ＜Ａｔｈ”の時はセットされアベーラブル信号７をＨｉレベル即ち有効とし、比較結果が“Ｔ≧Ａｔｈ”の時はリセットされアベーラブル信号７をＬｏレベル即ち無効とするＳ−Ｒ回路２４とを含んで構成される。
【００１６】
次に、本発明で用いているＵＴＯＰＩＡレベル２インタフェースのＴｘ側（ＡＴＭスイッチ１１からセルを送信する方向）のハンドシェーク制御について、図４を用いて説明する。図４はＵＴＯＰＩＡレベル２インタフェースを説明するためのＡＴＭスイッチと複数のＰＨＹとの構成図である。
【００１７】
通常、ＵＴＯＰＩＡレベル２インタフェースはＡＴＭスイッチ等のＡＴＭレイヤチップ１１と複数のＰＨＹ３１（３１−０〜３１−Ｎ）との接続インタフェースに用いられる。ＴｘＤＡＴＡは８ビットパラレル（７…０）で１セル長５３クロック分のＡＴＭセルデータ、ＴｘＳＯＣ信号はセルの先頭を１クロック幅の“Ｈｉ”レベルで示すセルパルス信号、ＴｘＥＮＢはセルデータの有効性を“Ｌｏ”レベルで示すイネーブル信号、ＴｘＡＤＤＲ信号は各ＰＨＹ３１を表すアドレスである。いずれもＡＴＭスイッチ１１からＰＨＹ３１に対してマルチ出力される。また、ＴｘＣＬＡＶ信号はポーリングによりＴｘＡＤＤＲで示されたＰＨＹ３１のセルデータ受信可否を表し、“Ｈｉ”レベルで受信可能を示す。
【００１８】
次に、ＵＴＯＰＩＡレベル２インタフェースの動作について説明する。図５はＵＴＯＰＩＡレベル２インタフェースの動作を示すタイミングチャートである。同図を参照すると、ＡＴＭスイッチ１１は１クロックおきにＴｘＡＤＤＲ信号（０〜１０）を出力しＰＨＹ３１に対しポーリングを行う。今、ＴｘＡＤＤＲ信号が０及び１の時その次のクロックタイミング（クロック４３、４５）でＴｘＣＬＡＶ信号が“Ｈｉ”となっており、これはＰＨＹ＃０（３１−０）とＰＨＹ＃１（３１−１）がセル受信可能であることを示している。
【００１９】
ＡＴＭスイッチ１１はポーリング区間（クロック１〜クロック５３）が終わるとどのＰＨＹ３１にセルを出力するかを決定する（クロック５４：ＰＨＹ選択）。そしてＰＨＹ＃０を選択した場合クロック５４においてＴｘＡＤＤＲ信号を０、ＴｘＥＮＢ信号を“Ｈｉ”とし、次のクロックタイミング（クロック１）でＰＨＹ＃０のセルデータ即ちＴｘＤＡＴＡ信号とＴｘＳＯＣ信号を出力する。ＰＨＹ＃０では、ＴｘＡＤＤＲに０（クロック５４）が示され、次のクロックタイミング（クロック１）でＴｘＳＯＣに“Ｈｉ”及びＴｘＥＮＢに“Ｌｏ”が出力されることにより自身に対するセル出力と認識しセルを受信する。また、ＵＴＯＰＩＡレベル２インタフェースにおいては１セルデータを出力する際にかかる時間、即ち１セル時間はポーリング区間とＰＨＹ選択区間を合わせて５４クロック分となる。
【００２０】
次に本発明の動作についてＶＰ単位のシェーピングを例に図１を用いて説明する。アベーラブル出力制御回路２（＃０〜＃Ｎ；本実施の形態では一例としてＮ＝３０）はＴｘＡＤＤＲ（以下ＵＴＯＰＩＡアドレスという）単位に設けられている。図３はＵＴＯＰＩＡアドレスと各種テーブルとの関係を示す図である。同図において、同図（ａ）はＵＴＯＰＩＡアドレスとＶＰテーブルとの関係を示し、（ｂ）はＵＴＯＰＩＡアドレスとＶＣテーブルとの関係を示し、（ｃ）はＵＴＯＰＩＡアドレスとＰＨＹテーブルとの関係を示している。同図（ａ）のＵＴＯＰＩＡアドレス−ＶＰテーブルに示すように、ＵＴＯＰＩＡアドレスとシェーピング単位のＶＰが１対１に割り付けてある。これにより、各アベーラブル出力制御回路２より出力されるアベーラブル信号７（＃０〜＃Ｎ）は、ＡＴＭスイッチ１１のポーリング制御において各ＶＰ単位のアベーラブル信号７、即ちセル受信可否を示すことになる。同図（ａ）の例では、ＵＴＯＰＩＡアドレス０はＶＰ５に割り付けてあるため、アベーラブル信号０７（＃０）がＶＰ５のアベーラブル信号を示す。同様に、アベーラブル信号０７（＃１）はＶＰ６のアベーラブル信号を示す。ポーリング制御は、ＵＴＯＰＩＡアドレスをセレクタ４の選択信号としアベーラブル信号７（＃０〜＃Ｎ）から１本を選択することで、ＡＴＭスイッチ１１にＴｘＣＬＡＶ信号を出力する。
【００２１】
ポーリングの結果、ＡＴＭスイッチ１１において決定されたＵＴＯＰＩＡアドレスのセルが出力されると、セル検出回路１ではどのＵＴＯＰＩＡアドレスに対応したセルか即ちどのＶＰのセルかを検出し、該当するアベーラブル出力制御回路２に対し該当セル受信信号３（＃０〜＃Ｎ）を出力する。
【００２２】
以上、ＶＰ単位のアベーラブル信号７の出力制御を行うことにより、ＡＴＭスイッチ１１に対しそのＶＰのセル出力要求、又は抑制を行い、ＶＰ単位のシェーピングを行うことができる。
【００２３】
次に各アベーラブル出力制御回路２の動作を図２を参照して説明する。ＵＰ／ＤＯＷＮカウンタ２１では、設定されるシェーピングレート６のレートで生成される一致パルス２５の数と、該当セル受信信号３の数を常時比較している。そして、ＵＰ／ＤＯＷＮカウンタ２１のカウンタ値Ｔがアベーラブル出力閾値Ａｔｈ未満の場合、ＡＴＭスイッチ１１からのセル出力レートが設定シェーピングレート６より小さいとみなし、Ｓ−Ｒ回路２４をセットしてアベーラブル信号７を有効とし、ＡＴＭスイッチ１１に対しセルを要求する。また、カウンタ値Ｔがアベーラブル出力閾値Ａｔｈ以上になったら、ＡＴＭスイッチ１１からのセル出力レートが設定シェーピングレート６より大きいとみなし、Ｓ−Ｒ回路２４をリセットしてアベーラブル信号７を無効とし、ＡＴＭスイッチ１１からのセル出力レートを抑える。アベーラブル出力閾値Ａｔｈは、その値が小さいほど（最小値＝１）シェーピングの精度が高くなる。
【００２４】
図６はアベーラブル出力制御回路２の動作を示すタイミングチャートである。同図はアベーラブル出力閾値Ａｔｈが”２”の場合におけるアベーラブル出力制御回路２の動作を示している。同図を参照すると、シェーピングレート設定６により一致パルス２５が６セル時間間隔でＵＰ／ＤＯＷＮカウンタ２１に出力されており、ＡＴＭスイッチ１１にはシェーピング対象ＶＰのセルＡ、Ｂ、Ｃ、Ｄがバーストで入力されている。
【００２５】
まずポーリングサイクル（１）においては、ＵＰ／ＤＯＷＮカウンタ２１のカウンタ値Ｔ＝０であるため、一致パルス２５（１）によるダウンカウントは行われない。またＴ＜Ａｔｈなのでアベーラブル信号７は“Ｈｉ”つまり有効となる。この時のポーリングによりセルＡがＡＴＭスイッチ１１より出力されるとＵＰ／ＤＯＷＮカウンタ２１はＵＰカウントしカウンタ値Ｔ＝１となる。カウンタ値Ｔ＝１となってもＴ＜Ａｔｈなのでアベーラブル信号０７は“Ｈｉ”のままである（ポーリングサイクル（２））。
【００２６】
次に、ポーリングサイクル（２）でのポーリングによりセルＢが出力されるとカウンタ値Ｔ＝２となる。この時Ｔ≧Ａｔｈとなるためアベーラブル信号７は“Ｌｏ”つまり無効となり、この区間（ポーリングサイクル（３））ではセルが出力されない。
【００２７】
次に、一致パルス２５（２）でカウンタ値Ｔが１にダウンカウントされると、Ｔ＜Ａｔｈとなりアベーラブル信号７は有効となる（ポーリングサイクル（４））。この時のポーリングによりセルＣが出力されるとカウンタ値Ｔ＝２となり、アベーラブル信号７は無効となる（ポーリングサイクル（５））。
【００２８】
また、ポーリングサイクル（８）ではアベーラブル信号７が有効となっているが、ＡＴＭスイッチ１１内にシェーピング対象セルが無いためセルが出力されず、一致パルス２５（４）によりＤＯＷＮカウントが進みカウンタ値Ｔ＝０となる。
【００２９】
ポーリングサイクル（９）及び（１０）では、ＡＴＭスイッチ１１内にシェーピング対象セルが入力されているため、ポーリングの結果セルＥ、Ｆがそれぞれ出力されている（ポーリングサイクル（１０）及び（１１））。以下同様の動作となる。この制御によりＵＴＯＰＩＡアドレス単位、即ちＶＰ単位にＡＴＭスイッチから出力されるセルのシェーピングを行うことができる。
【００３０】
また、図３（ｂ）のＵＴＯＰＩＡアドレス−ＶＣテーブルに示すように、ＵＴＯＰＩＡアドレスとＶＣを１対１に割り付けることによりＶＣ単位のシェーピングも行うことができる。
【００３１】
【実施例】
次に、本発明の実施例について説明する。図７及び図８は従来のＡＴＭスイッチと複数のＰＨＹ間のインタフェースの一例の構成図である。ＡＴＭレイヤチップ（ＡＴＭスイッチ）１１とＰＨＹ３１を１対１接続する時には、ＡＴＭフォーラムで規定されている標準インタフェースのＵＴＯＰＩＡレベル１（Ｌｅｖ１）インタフェースを用いる。このＵＴＯＰＩＡレベル１インタフェースを有するＰＨＹ３１を複数個ＡＴＭスイッチ１１と接続する場合には、図７に示すようにＡＴＭスイッチ１１側のＵＴＯＰＩＡレベル２インタフェースをＰＨＹ３１側のＵＴＯＰＩＡレベル１インタフェースに変換するレベル変換回路７０が必要となる。このレベル変換回路７０において、各ＰＨＹ３１からのセル受信可否を示すＴｘＣＬＡＶ信号７１（＃０〜＃Ｎ）を、ＡＴＭスイッチ１１からのポーリングに従ってセレクタ７２によって選択し、ＡＴＭスイッチ１１に出力する必要がある。この時、図５のＵＴＯＰＩＡレベル２インタフェースの動作でも説明したように、ＡＴＭスイッチ１１が出力するＵＴＯＰＩＡアドレス（ＴｘＡＤＤＲ）の次ぎのクロックタイミングで、該当するＰＨＹ３１のＴｘＣＬＡＶ信号７１を返さなければならない。このためクロック周波数が大きい場合や、ＡＴＭスイッチ１１とＰＨＹ３１間の接続距離が長い場合などに、クロックとＴｘＣＬＡＶ信号７１とのタイミングマージンがなくなり正常に制御が行えない場合がある。
【００３２】
また、別の構成例で図８に示すように、ＡＴＭスイッチ１１とＰＨＹ３１間にＯＡＭ機能等の処理を行うＵＴＯＰＩＡレベル１インタフェースを有するＡＴＭレイヤチップ８２が介在する場合、ＡＴＭスイッチ１１からＰＨＹ３１に対するポーリングはＡＴＭレイヤチップ８２があるため行えず、各ＰＨＹ３１のＴｘＣＬＡＶ信号８１（＃０〜＃Ｎ）をＡＴＭスイッチ１１に出力することができい。
【００３３】
以上２つの構成例で示したように、ＰＨＹのＴｘＣＬＡＶ信号をＡＴＭスイッチに出力することができない場合、つまりＰＨＹからＡＴＭスイッチに対しバックプレッシャ制御ができない場合、ＰＨＹが備えている入力バッファのセル溜り量に関わらずＡＴＭスイッチよりセルが出力されて来るので、入力バッファ溢れを起こす問題がある。このような構成、状況の時、本発明の方式が適用できる。
【００３４】
次に、その適用方法を説明する。まず、図３（Ｃ）ＵＴＯＰＩＡアドレス−ＰＨＹテーブルに示すように、ＵＴＯＰＩＡアドレスと各ＰＨＹ３１（＃０〜＃Ｎ）を１対１に割り付ける。そして、図１のシェーピングレート設定６（＃０〜＃Ｎ）には、それぞれ割り当てられたＰＨＹ３１の伝送容量の速度（論理速度）を設定する。また、図２に示すアベーラブル出力閾値Ａｔｈに、ＰＨＹ３１の入力バッファのＦＵＬＬ閾値と同じ値を設定する。これによりＰＨＹ３１の論理速度内にシェーピングを行うことができる。さらに、アベーラブル出力制御回路２は仮想的にＰＨＹ３１の入力バッファを実現することになり、アベーラブル信号７を用いてＡＴＭスイッチ１１に対しバックプレッシャ制御を行うことができる。
【００３５】
次にアベーラブル出力制御回路２の動作について図２を用いて説明する。一致パルス２５はＰＨＹ３１の入力バッファから伝走路へ出力されるセルを表し、該当セル受信信号３はＡＴＭスイッチ１１からＰＨＹ３１の入力バッファに入力されるセルを表す。よって、ＵＰ／ＤＯＷＮカウンタ２１は、ＰＨＹ３１の入力バッファのセル溜り量を表す。そして、カウンタ値Ｔが閾値Ａｔｈ以上になったら、入力バッファのセル溜り量がＦＵＬＬになったとみなし、アベーラブル信号７を無効にすることで、ＡＴＭスイッチ１１に対してバックプレッシャ制御を行うことができる。
【００３６】
【発明の効果】
本発明によれば、ＡＴＭトラヒックシェーピング装置をＡＴＭスイッチから出力されたセルがどの端末に対するものであるかを検出するセル検出手段と、一定時間内に前記セル検出手段で検出された前記端末に対するセルの個数とその端末用に予め設定された一定の閾値とを比較し、その比較結果に応じた応答信号を前記ＡＴＭスイッチへ返送する応答信号返送手段とを含んで構成し、この応答信号に対応して前記端末にて前記ＡＴＭスイッチから出力されたセルを受信するようにしたため、スケジューリング制御やアドレス検索を行わず、ＵＴＯＰＩＡレベル２インタフェースを有するＡＴＭスイッチのハンドシェーク制御を利用したシェーピングを行うことにより、メモリ等ハードウエア規模の削減、さらにはセル遅延の増大を防ぐことが可能となる。また、入力セルの速度やバースト長などのトラヒック条件に依存しないシェーピング性能を得ることも可能となる。
【００３７】
具体的に説明すると、第１の効果は、セルを格納するためのセル格納メモリ及び、スケジューリング制御及びアドレス検索を行うためのメモリが不要となり、Ｈ／Ｗ規模が縮小できるということである。その理由は、ＵＴＯＰＩＡレベル２のハンドシェーク制御を利用し、ＡＴＭスイッチからの出力セルレートが設定されるシェーピングセルレートに一致するように、動的にＴｘＣＬＡＶ信号を有効又は無効にすることでシェーピング制御を行っているためである。
【００３８】
第２の効果は、シェーピング単位としてＶＰ及びＶＣの両方を備え、その混在も実現できることである。その理由は、ＵＴＯＰＩＡアドレス単位にシェーピング制御を行うため、ＵＴＯＰＩＡアドレスとＶＰを１対１に割り付けることでＶＰシェーピングを、またＶＣを割り付けることでＶＣシェーピングを実現できるからである。
【００３９】
第３の効果は、ＰＨＹデバイスからＡＴＭスイッチに対するバックプレッシャ制御を不要とすることができることである。その理由は、ＵＴＯＰＩＡアドレス単位にシェーピング制御を行うため、ＵＴＯＰＩＡアドレスとＰＨＹを１対１に割り付けることでＰＨＹの入力バッファを仮想的に実現し、ＰＨＹ単位のシェーピングを行うからである。
【００４０】
第４の効果は、シェーピング対象の入力セルバースト長の制限なく、シェーピングが実現できることである。その理由は、セル格納メモリを使用したシェーピングでは、シェーピングを実現できる入力セルバースト長の条件がセル格納メモリサイズに依存していた。本方式では、セル格納メモリを使用しないため、入力セルバースト長の条件に関係なくシェーピングが実現できるからである。
【００４１】
第５の効果は、シェーピングによるセル遅延が増大しないことである。その理由は、セル格納メモリを使用したシェーピングでは、セル格納メモリに一旦セルを書き込むためセル遅延が増大したが、本方式では、シェーピングのためのセル格納メモリを使用しないため、遅延が増大しないからである。
【図面の簡単な説明】
【図１】本発明に係るＡＴＭトラヒックシェーピング装置の最良の実施の形態の構成図である。
【図２】アベーラブル出力制御回路２の構成図である。
【図３】ＵＴＯＰＩＡアドレスと各種テーブルとの関係を示す図である。
【図４】ＵＴＯＰＩＡレベル２インタフェースを説明するためのＡＴＭスイッチと複数のＰＨＹとの構成図である。
【図５】ＵＴＯＰＩＡレベル２インタフェースの動作を示すタイミングチャートである。
【図６】アベーラブル出力制御回路２の動作を示すタイミングチャートである。
【図７】従来のＡＴＭスイッチと複数のＰＨＹ間のインタフェースの一例の構成図である。
【図８】従来のＡＴＭスイッチと複数のＰＨＹ間のインタフェースの一例の構成図である。
【符号の説明】
１  セル検出回路
２  アベーラブル出力制御回路
４  セレクタ
１０  ＡＴＭトラヒックシェーピング装置
１１  ＡＴＭスイッチ
２０  分周カウンタ
２１  ＵＰ／ＤＯＷＮカウンタ
２２，２３  比較器
２４  Ｓ−Ｒ回路
【図１】
0003641400.tif 000002
【図２】
0003641400.tif 000003
【図３】
0003641400.tif 000004
【図４】
0003641400.tif 000005
【図５】
0003641400.tif 000006
【図６】
0003641400.tif 000007
【図７】
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【図８】
0003641400.tif 000009