(57)【特許請求の範囲】
【請求項１】
第１導電型の基板領域、
前記基板領域表面に形成されたＬＯＣＯＳ領域、
前記基板領域の上にゲート絶縁膜を介して形成されたゲート電極であって、その一部が前記ＬＯＣＯＳ領域上に位置するように形成されたゲート電極、
前記ゲート電極の前記ＬＯＣＯＳ領域とは逆側の前記基板領域表面に形成された第１導電型のソース領域、
前記ＬＯＣＯＳ領域を挟んで前記ソース領域と逆側の前記基板領域表面に形成された第１導電型のドレイン領域、
前記ソース領域を覆うように形成された第２導電型の拡散領域であって、前記ゲート電極に印加される電圧により前記ゲート電極の下部の領域の表面が導通状態または非導通状態に切換えられる拡散領域、
を備え、
前記拡散領域と前記ＬＯＣＯＳ領域との間のゲート絶縁薄膜の下部の基板領域表面の不純物濃度が前記ＬＯＣＯＳ領域の下部の基板領域よりも薄く、かつ、前記ゲート電極に覆われたＬＯＣＯＳ領域には、前記第２導電型の不純物が注入されていること、
を特徴とするＤＭＯＳ構造を有する半導体装置。
【請求項２】
第１導電型の基板領域表面にＬＯＣＯＳ領域を形成し、
少なくとも、前記ＬＯＣＯＳ領域の一端側の基板領域表面の不純物濃度が前記ＬＯＣＯＳ領域の下部の基板領域よりも薄くなるように、第２導電型の不純物を添加し、
前記基板領域の上にゲート絶縁膜を介して、その一部が前記ＬＯＣＯＳ領域上に位置するようにゲート電極を形成し、
前記ＬＯＣＯＳ領域およびドレイン形成予定領域をレジストで覆い、第２導電型の不純物を添加し、
前記第２導電型の不純物を添加した領域を拡散させて、拡散領域が前記ゲート電極の下部まで及んだ第２導電型拡散領域を形成し、
前記第２導電型拡散領域内のソース形成予定領域およびこのソース形成予定領域とは前記ＬＯＣＯＳ領域を挟んだ逆側の前記基板領域の表面のドレイン形成予定領域を除いてレジストで覆い、このレジストおよび前記ゲート電極をマスクとして、第１導電型の不純物を添加すること、
を特徴とするＤＭＯＳ構造を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＤＭＯＳ構造を有する半導体装置に関するものであり、特に、耐圧向上に関する。
【０００２】
【従来技術】
従来、図４に示すようなＤＭＯＳトランジスタが知られている。ＤＭＯＳトランジスタ６１は、ソース領域４を取囲むように、ｐ型拡散領域を設けた二重拡散型の半導体装置である。ＤＭＯＳトランジスタ６１は、チャネル領域１６の横方向の拡散を制御することによって、チャネル長の決定を行なう。したがって、その決定が容易となる。
【０００３】
かかるＤＭＯＳトランジスタについて、高耐圧の半導体装置を提供するために、発明者は、図５に示すようなＬＯＣＯＳ領域の下にドリフトドレイン領域を形成した半導体装置を考えた。ＤＭＯＳトランジスタ７１は、ドレイン領域３とソース領域４の間にＬＯＣＯＳ領域１１が形成されており、ゲート電極１７がＬＯＣＯＳ領域１１の一部に覆うように形成されている。これにより、ＬＯＣＯＳ領域１１の下部の基板表面領域をドリフトドレイン領域として用いることができる。また、ＬＯＣＯＳ領域を有するので、ドリフトドレイン領域とゲート電極１７との間の耐圧も向上する。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＤＭＯＳトランジスタ７１においては、以下の様な問題があった。ＤＭＯＳトランジスタ７１においては、ゲート電極１７が矢印α方向にマスクずれを起こした場合に、ゲート電極１７とともにＰ型拡散層７も矢印α方向にずれる。これにより、ゲート電極１７の下のゲート絶縁膜に位置するＰ型拡散層７がＬＯＣＯＳ領域１１の端部のバーズビーク部の下側に入り、ゲート電極１７に対してチャネル長が短くなる。このため、ゲート電極１７の位置がずれた場合でも、チャネル長を一定とする為に、図６に示すように、ＬＯＣＯＳ領域１１の端部のバーズビーク部から幅ｗ１だけすきま領域１５を設けて、Ｐ型拡散層７を形成することも考えられる。しかし、このようなすきま領域１５を設けると、電界集中により絶縁破壊をおこすおそれがある。
【０００５】
本発明は、上記の様な問題を解決し、ＤＭＯＳ構造を有する半導体装置において、チャネル長の決定を正確にできると共に、耐圧を向上させた半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１のＤＭＯＳ構造を有する半導体装置においては、第１導電型の基板領域、前記基板領域表面に形成されたＬＯＣＯＳ領域、前記基板領域の上にゲート絶縁膜を介して形成されたゲート電極であって、その一部が前記ＬＯＣＯＳ領域上に位置するように形成されたゲート電極、前記ゲート電極の前記ＬＯＣＯＳ領域とは逆側の前記基板領域表面に形成された第１導電型のソース領域、前記ＬＯＣＯＳ領域を挟んで前記ソース領域と逆側の前記基板領域表面に形成された第１導電型のドレイン領域、前記ソース領域を覆うように形成された第２導電型の拡散領域であって、前記ゲート電極に印加される電圧により前記ゲート電極の下部の領域の表面が導通状態または非導通状態に切換えられる拡散領域、を備え、前記拡散領域と前記ＬＯＣＯＳ領域との間のゲート絶縁薄膜の下部の基板領域表面の不純物濃度が前記ＬＯＣＯＳ領域の下部の基板領域よりも薄く、かつ、前記ゲート電極に覆われたＬＯＣＯＳ領域には、前記第２導電型の不純物が注入されていること、を特徴とする。
【０００７】
請求項２のＤＭＯＳ構造を有する半導体装置の製造方法においては、
第１導電型の基板領域表面にＬＯＣＯＳ領域を形成し、
少なくとも、前記ＬＯＣＯＳ領域の一端側の基板領域表面の不純物濃度が前記ＬＯＣＯＳ領域の下部の基板領域よりも薄くなるように、第２導電型の不純物を添加し、
前記基板領域の上にゲート絶縁膜を介して、その一部が前記ＬＯＣＯＳ領域上に位置するようにゲート電極を形成し、
前記ＬＯＣＯＳ領域およびドレイン形成予定領域をレジストで覆い、第２導電型の不純物を添加し、
前記第２導電型の不純物を添加した領域を拡散させて、拡散領域が前記ゲート電極の下部まで及んだ第２導電型拡散領域を形成し、
前記第２導電型拡散領域内のソース形成予定領域およびこのソース形成予定領域とは前記ＬＯＣＯＳ領域を挟んだ逆側の前記基板領域の表面のドレイン形成予定領域を除いてレジストで覆い、このレジストおよび前記ゲート電極をマスクとして、第１導電型の不純物を添加すること、
を特徴とする。
【０００８】
【発明の効果】
請求項１のＤＭＯＳ構造を有する半導体装置においては、前記拡散領域と前記ＬＯＣＯＳ領域との間のゲート絶縁薄膜の下部の基板領域表面の不純物濃度が前記ＬＯＣＯＳ領域の下部の基板領域よりも薄く、かつ、前記ゲート電極に覆われたＬＯＣＯＳ領域には、前記第２導電型の不純物が注入されている。したがって、前記すきま部分に電界が集中することがなく、高耐圧となる。また、ＤＭＯＳ構造を有するので、チャネル長の決定を正確にできる。
【０００９】
請求項２のＤＭＯＳ構造を有する半導体装置の製造方法においては、前記第２導電型拡散領域内のソース形成予定領域およびこのソース形成予定領域とは前記ＬＯＣＯＳ領域を挟んだ逆側の前記基板領域の表面のドレイン形成予定領域を除いてレジストで覆い、このレジストおよび前記ゲート電極をマスクとして、第１導電型の不純物を添加する。したがって、前記すきま部分の下部の基板領域の不純物濃度が低くなり、電界集中を防ぐことができる。これにより高耐圧の半導体装置を製造することができる。また、ＤＭＯＳ構造を有するので、チャネル長の決定を正確にできる。
【００１０】
【発明の実施の形態】
本発明の一実施例を図面に基づいて説明する。図１に、本発明にかかるＤＭＯＳ構造を有する半導体装置１の要部断面図を示す。
【００１１】
第１導電型のＮー型基板２の表面に、ＬＯＣＯＳ領域１１が形成されており、その両側にドレイン領域３およびソース領域４が形成されている。ＬＯＣＯＳ領域１１の下部の基板領域は、ドリフトドレイン領域３ａとして機能する。
【００１２】
ソース領域４は第２導電型のＰ型拡散層７で覆われている。Ｐ型拡散層７のソース領域４とＬＯＣＯＳ領域１１の間の表面は、ゲート電極１７に所定の電圧を印加することにより、チャネルが形成されるチャネル領域として機能する。
【００１３】
ゲート電極１７は、ゲート絶縁膜２１を介して基板２の表面上に形成されている。ゲート電極１７はその一部がＬＯＣＯＳ領域１１の上に被さっている。ゲート電極１７は、ＰＳＧ膜２２で覆われている。ＰＳＧ膜２２には開口部が設けられ、ドレイン電極２３、ソース電極２４が形成されている。
【００１４】
ＬＯＣＯＳ領域１１のバーズビーク部の端部とＰ型拡散層７の端部との間にすきま領域１５が形成されている。このすきま領域１５の表面近傍の不純物濃度は基板２の不純物濃度よりも薄く形成されている。このように、すきま領域１５の部分の不純物濃度を低くすることにより、この部分における電界の集中を防止し、これにより、高耐圧の半導体装置を提供することができる。
【００１５】
つぎに、ＤＭＯＳ構造を有する半導体装置１の製造方法について説明する。Ｎ型不純物濃度１×１０１５〜１×１０１６／ｃｍ３程度の基板２の表面に、図２Ａに示すようにＬＯＣＯＳ領域１１を形成する。
【００１６】
つぎに、図２Ｂに示すようにレジスト３１を形成し、Ｐ型の不純物をイオン注入する。本実施形態においては、不純物注入後の不純物濃度が、８×１０１４〜８×１０１５／ｃｍ３程度となるように、Ｐ型不純物であるボロンを注入した。
【００１７】
つぎに、図２Ｃに示すようにレジスト３１を除去した後、ゲート絶縁膜２１およびゲート電極１７を形成する。その後、通常のＤＭＯＳトランジスタと同様に、所定のレジストを用いてＰ型拡散層７を形成し、横方向および深さ方向に拡散する。Ｎ型の不純物をイオン注入して、図３Ａに示すようにドレイン領域３、ソース領域４を形成する。そして、全面にＰＳＧ膜２２を形成した後、開口部を設けドレイン電極２３、ソース電極２４を形成する。
【００１８】
なお、上記実施形態においては、ＬＯＣＯＳ領域１１の端部の基板表面にＰ型の不純物を注入する場合に、図２Ｂに示すように、レジスト３１を形成したが、レジスト３１を設けることなく、全面にＰ型不純物のイオン注入を行ってもよい。
【００１９】
また、本実施形態においては、第１導電型をＮ型、第２導電型をＰ型としたが、逆でもよい。
【００２０】
なお、本実施形態においては、Ｎ型の基板領域として、基板そのものを用いたが、基板内のウェル領域を基板領域として用いてもよい。
【００２１】
また、本発明は、ＤＭＯＳトランジスタを有する半導体装置であれば、どのような半導体装置、例えば、ＤＭＯＳトランジスタ、ＤＭＯＳトランジスタ部を有するＩＣ等に適用することができる。
【図面の簡単な説明】
【図１】本発明にかかるＤＭＯＳ構造を有する半導体装置１の要部断面図である。
【図２】図１に示すＤＭＯＳ構造を有する半導体装置１の製造工程を示す図である。
【図３】図１に示すＤＭＯＳ構造を有する半導体装置１の製造工程を示す図である。
【図４】従来のＤＭＯＳ構造の半導体装置の要部断面図である。
【図５】高耐圧構造を有するＤＭＯＳ構造の半導体装置の要部断面図である。
【図６】図５に示すＤＭＯＳトランジスタ７１のチャネル領域１６近傍の状態を説明する図である。
【符号の説明】
２                            基板
３                            ドレイン領域
４                            ソース領域
７                            Ｐ型拡散層
１１                        ＬＯＣＯＳ領域
１５                        すきま領域
１７                        ゲート電極
２１                        ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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