(57)【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に形成されたＭＩＳ電界効果トランジスタの製造方法であって、
（ａ）前記ＳＯＩ基板に、ボディ領域を形成する工程と、
（ｂ）ゲート電極を形成し、かつ前記ゲート電極の端部から延長するように位置する延長部を形成する工程と、
（ｃ）前記ゲート電極および前記延長部をマスクとして、前記ＳＯＩ基板に第１導電型の不純物を導入する工程と、
を備え、
工程（ｃ）により、
前記ボディ領域を挟むように、第１導電型のソース領域及びドレイン領域が形成され、
かつ前記延長部に第１導電型の第１部分が形成され、
ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法は、さらに、
（ｄ）前記延長部に第２導電型の不純物を導入することにより、前記第１部分と接合する第２導電型の第２部分を形成する工程と、
（ｅ）前記ＳＯＩ基板のシリコン単結晶層を覆うように、層間絶縁層を形成する工程と、
（ｆ）前記ＳＯＩ基板のシリコン単結晶層および前記延長部を露出させる接続孔を、前記層間絶縁層に形成する工程と、
（ｇ）前記接続孔に接続層を形成することにより、前記延長部と前記ＳＯＩ基板のシリコン単結晶層を電気的に接続する工程と、
を備えた、ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法。
【請求項２】
ＳＯＩ基板上に形成されたＭＩＳ電界効果トランジスタの製造方法であって、
（ａ）前記ＳＯＩ基板に、ボディ領域を形成する工程と、
（ｂ）前記ボディ領域上にゲート絶縁膜を含む絶縁層を形成する工程と、
（ｃ）前記絶縁層に、前記ＳＯＩ基板のシリコン単結晶層を露出させる接続孔を形成する工程と、
（ｄ）前記絶縁層上に。ゲート電極および延長部を形成する工程と、
を備え、
工程（ｄ）において、前記延長部は、
前記ゲート電極の端部から延長するように位置し、
かつ前記接続孔を介して前記ＳＯＩ基板のシリコン単結晶層と電気的に接続され、
ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法は、さらに、
（ｅ）前記ゲート電極および前記延長部をマスクとして、前記ＳＯＩ基板に第１導電型の不純物を導入する工程を備え、
工程（ｅ）により、
前記ボディ領域を挟むように、第１導電型のソース領域及びドレイン領域が形成され、
かつ前記延長部に第１導電型の第１部分が形成され、
ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法は、さらに、
（ｆ）前記延長部に第２導電型の不純物を導入することにより、前記第１部分と接合する第２導電型の第２部分を形成する工程を備えた、ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法。
【請求項３】
ＳＯＩ基板上に形成されたＭＩＳ電界効果トランジスタの製造方法であって、
（ａ）前記ＳＯＩ基板に、ボディ領域を形成する工程と、
（ｂ）ゲート電極を形成する工程と、
（ｃ）前記ゲート電極をマスクとして、前記ＳＯＩ基板に第１導電型の不純物を導入する工程と、
を備え、
工程（ｃ）により、
前記ボディ領域を挟むように、第１導電型のソース領域及びドレイン領域が形成され、
かつ前記ＳＯＩ基板のシリコン単結晶層中に第１導電型の第１部分が形成され、
ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法は、さらに、
（ｄ）前記ＳＯＩ基板のシリコン単結晶層中に第２導電型の不純物を導入することにより、第２導電型の第２部分を形成する工程を備え、
工程（ｄ）により、前記第２部分は、
前記第１部分と接合し、
かつ前記第１部分と前記ボディ領域との間に位置し、
ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法は、さらに、
（ｅ）前記ＳＯＩ基板のシリコン単結晶層を覆うように、層間絶縁層を形成する工程と、
（ｆ）前記ＳＯＩ基板のシリコン単結晶層を露出させる第１接続孔および前記ゲート電極を露出させる第２接続孔を、前記層間絶縁層に形成する工程と、
（ｇ）前記層間絶縁層上に、配線層を形成する工程と、
を備え、
工程（ｇ）により、前記配線層は、
前記第１接続孔を介して前記ＳＯＩ基板のシリコン単結晶層と電気的に接続され、
かつ前記第２接続孔を介して前記ゲート電極と電気的に接続される、ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造のＭＯＳ電界効果トランジスタの製造方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
ＳＯＩ構造のＭＯＳ電界効果トランジスタは、通常のＭＯＳ電界効果トランジスタに比べ、低消費電力で、かつ高速で駆動させることができる。
【０００３】
図３２は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。シリコン基板１０００上には、シリコン酸化膜からなる埋め込み酸化膜１１００が形成されている。埋め込み酸化膜１１００上には、ソース領域１２００とドレイン領域１３００とが互いに間を設けて形成されている。埋め込み酸化膜１１００上であって、かつソース領域１２００とドレイン領域１３００との間には、ボディ領域１４００が形成されている。ボディ領域１４００上には、ゲート絶縁膜を介してゲート電極１５００が形成されている。
【０００４】
図３２に示すＭＯＳ電界効果トランジスタのボディ領域１４００は、フローティングの状態にある。このため、インパクトイオン現象により発生したキャリアは、ボディ領域１４００に蓄積されることになる。キャリアが蓄積されると、ボディ領域１４００の電位が変化する。これが基板浮遊効果とよばれる現象である。これにより、キンク現象や寄生バイポーラ効果（Ｐａｒａｓｉｔｉｃ  Ｂｉ−ｐｏｌａｒ  Ｅｆｆｅｃｔ）等の様々な不都合が、ＭＯＳ電界効果トランジスタに生じる。
【０００５】
基板浮遊効果を抑制することができるＳＯＩ構造のＭＯＳ電界効果トランジスタがある。図３３は、このＭＯＳ電界効果トランジタの模式図である。このＭＯＳ電界効果トランジタは、ＤＴＭＯＳ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ−ｖｏｌｔａｇｅ  ＭＯＳＦＥＴ）と呼ばれる。図３２に示すＭＯＳ電界効果トランジスタとの違いは、ボディ領域１４００とゲート電極１５００とが電気的に接続されている点である。この接続により、ボディ領域１４００内に蓄積された過剰なキャリアがボディ領域１４００外に引き抜くことができる。これにより、ボディ領域の電位が安定し、基板浮遊効果の発生を防ぐことができる。また、ゲート電圧の上昇につれてボディ電位も上昇するため、ＯＮ電流を大きく、かつＯＦＦ電流を小さくすることが可能になる。
【０００６】
ところが、ＤＴＭＯＳにはゲート電圧が１Ｖ程度以下という低いゲート電圧条件下でしか、実用的な使用ができないという問題がある。すなわち、ＤＴＭＯＳにおいて、ゲート電極に印加された電圧と同じ値の電圧がボディ領域に印加される。ボディ領域に電圧が印加されることにより、ボディ領域とソース領域とで構成されるｐｎ接合に順バイアス電圧が印加される。ｐｎ接合の順方向耐圧は通常０．７Ｖ程度であるから、ゲート電圧がこれより大きくなると、ボディ領域とソース領域との間に大きな電流が流れる。この電流により、ＳＯＩ構造の目的である低消費電力化が達成できなくなる。また、この電流により、ＳＯＩ構造を含む回路が誤動作することがある。さらに、たとえゲート電圧が０．７Ｖ以下でこのＤＴＭＯＳを使用したとしても、ボディ領域とソース領域との間に少量の順方向電流が流れるので、低消費電力化を達成するには不利である。
【０００７】
本発明の目的は、ゲート電圧が比較的高い条件下で使用される場合であっても、低消費電力にすることが可能なＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明は、
ＳＯＩ基板に形成されたＭＩＳ電界効果トランジスタであって、
ソース領域、ドレイン領域、ボディ領域、ゲート電極およびｐｎ接合部を備え、
前記ボディ領域は、前記ソース領域と前記ドレイン領域によって挟まれており、
前記ボディ領域と前記ゲート電極は、前記ｐｎ接合部を介して電気的に接続されており、
前記ｐｎ接合部は、前記ゲート電極に印加される電圧に対して、前記ｐｎ接合部が逆方向に電圧が印加されるように配置されている、ＳＯＩ構造のＭＩＳ電界効果トランジスタである。
【０００９】
上記構造の本発明によれば、以下の効果が生じる。すなわち、本発明によれば、ゲート電極からボディ領域を通りソース領域に到達する経路において、ｐｎ接合部をゲート電極とボディ領域との間に配置している。そして、ｐｎ接合部は、ゲート電極に印加される電圧に対して、ｐｎ接合部が逆方向に電圧が印加されるように配置されている。このため、ゲート電極に電圧が印加された場合、ｐｎ接合部には逆方向に電圧が印加されるので、この経路には、ｐｎ接合の逆方向リーク電流程度の小さな電流しか流れない。よって、ゲート電圧が比較的高い条件下で使用される場合であっても、ＳＯＩ構造のＭＩＳ電界効果トランジスタの消費電力を抑えることができる。
【００１０】
なお、ゲート電極からボディ領域を通りソース領域に到達する経路において、抵抗器をゲート電極とボディ領域との間に配置しても、電流制限の効果を得ることができる。しかし、本発明による逆方向電圧が印加されるｐｎ接合部によれば、抵抗器の占有面積より小さい占有面積で、抵抗器による電流制限と同程度の効果を得ることができる。
【００１１】
なお、本発明のｐｎ接合部の種類としては、たとえば、通常のダイオードやツェナダイオードがある。また、本発明のｐｎ接合部の材料としては、例えば、ポリシリコンや単結晶シリコンがある。これらの種類および材料は、実施する上において、例えば、デバイスの使用電圧範囲やデバイス寸法を考慮して、最適なものを選択する。
【００１２】
本発明のｐｎ接合部の形成位置としては、例えば、次の二つがある。
【００１３】
一つは、本発明において、
延長部を備え、
前記延長部は、前記ゲート電極の端部から延長するように形成され、
前記延長部は、前記ｐｎ接合部を含む。
【００１４】
他の一つは、本発明において、
前記ｐｎ接合部は、前記ＳＯＩ基板のシリコン単結晶層中に形成されている。
【００１５】
上記延長部を備えた本発明の態様としては、例えば、次の二つがある。
【００１６】
一つは、本発明において、
層間絶縁層および接続層を備え、
前記層間絶縁層は、前記延長部および前記ＳＯＩ基板のシリコン単結晶層を覆うように形成され、
前記層間絶縁層は、前記延長部および前記ＳＯＩ基板のシリコン単結晶層を露出させる接続孔を有し、
前記接続層は、前記接続孔に形成され、
前記接続層は、前記延長部と前記ＳＯＩ基板のシリコン単結晶層を電気的に接続する。
【００１７】
他の一つは、本発明において、
絶縁層を備え、
前記絶縁層は、前記ＳＯＩ基板のシリコン単結晶層と前記延長部との間に位置し、
前記絶縁層は、前記ＳＯＩ基板のシリコン単結晶層を露出させる接続孔を有し、
前記延長部は、前記接続孔を介して、前記ＳＯＩ基板のシリコン単結晶層と電気的に接続される。
【００１８】
ｐｎ接合部がＳＯＩ基板のシリコン単結晶層中に形成されている構造を備えた本発明の態様としては、例えば、次の態様がある。
【００１９】
本発明において、
層間絶縁層および配線層を備え、
前記層間絶縁層は、前記ＳＯＩ基板のシリコン単結晶層を覆うように形成され、
前記層間絶縁層は、前記ＳＯＩ基板のシリコン単結晶層を露出させる第１接続孔を有し、
前記層間絶縁層は、前記ゲート電極を露出させる第２接続孔を有し、
前記配線層は、前記層間絶縁層上に形成され、
前記配線層は、前記第１接続孔を介して前記ＳＯＩ基板のシリコン単結晶層と電気的に接続され、
前記配線層は、前記第２接続孔を介して前記ゲート電極と電気的に接続される。
【００２０】
本発明の製造方法としては、例えば、次の三つの方法がある。
【００２１】
一つ目は、ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法であって、
（ａ）前記ＳＯＩ基板に、ボディ領域を形成する工程と、
（ｂ）ゲート電極を形成し、かつ前記ゲート電極の端部から延長するように位置する延長部を形成する工程と、
（ｃ）前記ゲート電極および前記延長部をマスクとして、前記ＳＯＩ基板に第１導電型の不純物を導入する工程と、
を備え、
工程（ｃ）により、
前記ボディ領域を挟むように、第１導電型のソース領域及びドレイン領域が形成され、
かつ前記延長部に第１導電型の第１部分が形成され、
ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法は、さらに、
（ｄ）前記延長部に第２導電型の不純物を導入することにより、前記第１部分と接合する第２導電型の第２部分を形成する工程と、
（ｅ）前記ＳＯＩ基板のシリコン単結晶層を覆うように、層間絶縁層を形成する工程と、
（ｆ）前記ＳＯＩ基板のシリコン単結晶層および前記延長部を露出させる接続孔を、前記層間絶縁層に形成する工程と、
（ｇ）前記接続孔に接続層を形成することにより、前記延長部と前記ＳＯＩ基板のシリコン単結晶層を電気的に接続する工程と、
を備える。
【００２２】
二つ目は、ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法であって、
（ａ）前記ＳＯＩ基板に、ボディ領域を形成する工程と、
（ｂ）前記ボディ領域上にゲート絶縁膜を含む絶縁層を形成する工程と、
（ｃ）前記絶縁層に、前記ＳＯＩ基板のシリコン単結晶層を露出させる接続孔を形成する工程と、
（ｄ）前記絶縁層上に。ゲート電極および延長部を形成する工程と、
を備え、
工程（ｄ）において、前記延長部は、
前記ゲート電極の端部から延長するように位置し、
かつ前記接続孔を介して前記ＳＯＩ基板のシリコン単結晶層と電気的に接続され、
ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法は、さらに、
（ｅ）前記ゲート電極および前記延長部をマスクとして、前記ＳＯＩ基板に第１導電型の不純物を導入する工程を備え、
工程（ｅ）により、
前記ボディ領域を挟むように、第１導電型のソース領域及びドレイン領域が形成され、
かつ前記延長部に第１導電型の第１部分が形成され、
ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法は、さらに、
（ｆ）前記延長部に第２導電型の不純物を導入することにより、前記第１部分と接合する第２導電型の第２部分を形成する工程を備える。
【００２３】
三つ目は、ＳＯＩ基板上に形成されたＭＩＳ電界効果トランジスタの製造方法であって、
（ａ）前記ＳＯＩ基板に、ボディ領域を形成する工程と、
（ｂ）ゲート電極を形成する工程と、
（ｃ）前記ゲート電極をマスクとして、前記ＳＯＩ基板に第１導電型の不純物を導入する工程と、
を備え、
工程（ｃ）により、
前記ボディ領域を挟むように、第１導電型のソース領域及びドレイン領域が形成され、
かつ前記ＳＯＩ基板のシリコン単結晶層中に第１導電型の第１部分が形成され、
ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法は、さらに、
（ｄ）前記ＳＯＩ基板のシリコン単結晶層中に第２導電型の不純物を導入することにより、第２導電型の第２部分を形成する工程を備え、
工程（ｄ）により、前記第２部分は、
前記第１部分と接合し、
かつ前記第１部分と前記ボディ領域との間に位置し、
ＳＯＩ構造のＭＩＳ電界効果トランジスタの製造方法は、さらに、
（ｅ）前記ＳＯＩ基板のシリコン単結晶層を覆うように、層間絶縁層を形成する工程と、
（ｆ）前記ＳＯＩ基板のシリコン単結晶層を露出させる第１接続孔および前記ゲート電極を露出させる第２接続孔を、前記層間絶縁層に形成する工程と、
（ｇ）前記層間絶縁層上に、配線層を形成する工程と、
を備え、
工程（ｇ）により、前記配線層は、
前記第１接続孔を介して前記ＳＯＩ基板のシリコン単結晶層と電気的に接続され、
かつ前記第２接続孔を介して前記ゲート電極と電気的に接続される。
【００２４】
【発明の実施の形態】
［第１の実施の形態］
｛構造の説明｝
図１は、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ１の平面図である。図２は、図１に示すＭＯＳ電界効果トランジスタ１をＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２を用いて、ＭＯＳ電界効果トランジスタ１の構造を説明する。
【００２５】
ＭＯＳ電界効果トランジスタ１は、ＳＯＩ基板に形成されている。ＳＯＩ基板は、シリコン基板１０と、シリコン基板１０上に位置する、シリコン酸化膜からなる埋め込み酸化膜１２と、埋め込み酸化膜１２上に位置する、シリコン単結晶層（ｐ−型領域１４など）と、を備える。
【００２６】
ＭＯＳ電界効果トランジスタ１は、ｎチャネル型であり、ゲート電極２４、ボディ領域となるｐ−型領域１４、ドレイン領域３８およびソース領域４０を備える。
【００２７】
ｐ−型領域１４、ドレイン領域３８およびソース領域４０は、ＳＯＩ基板のシリコン単結晶層中に形成されている。ｐ−型領域１４は、ドレイン領域３８とソース領域４０によって挟まれている。ｐ−型領域１４は、ｐ＋型領域１６と連続するように、ＳＯＩ基板のシリコン単結晶層中に形成されている。ｐ＋型領域１６およびｐ−型領域１４からなる領域は、埋め込み酸化膜１２上に形成されたフィールド酸化膜１８、２０により挟まれている。
【００２８】
ゲート電極２４は、ゲート絶縁膜２２を介して、ｐ−型領域１４上に形成されている。ゲート絶縁膜２２は、シリコン酸化膜であるが、他の種類の絶縁膜でもよい。このことは、他の実施の形態でも同様である。
【００２９】
ゲート電極２４の一方の端部は、導電部５６と一体構造になっている。このため、ゲート電極２４の一方の端部と導電部５６とは、電気的に導通可能となっている。また、ゲート電極２４の他方の端部は、導電部２３と一体構造になっている。このため、ゲート電極２４の他方の端部と導電部２３とは、電気的に導通可能となっている。導電部２３および導電部５６は、ゲート電極２４と同一材料である。導電部２３および導電部５６は、ゲート電極２４のパターンニング時にゲート電極２４と同時に形成される。
【００３０】
導電部５６は、ゲート電極２４の一方の端部から延長するように形成されている。導電部５６は、延長部の一例である。導電部５６はｐｎ接合部５２を含む。ｐｎ接合部５２は、ｐ＋型部分７６とｎ＋型部分７８から構成される。ｐｎ接合部５２の材料としては、例えば、ポリシリコンがある。一方、導電部２３は、ゲート電極２４の他方の端部から延長するように形成されていおり、フィールド酸化膜２０上に乗り上げている。
【００３１】
ＳＯＩ基板上には、シリコン酸化膜２６が形成されている。シリコン酸化膜２６は、層間絶縁層の一例である。シリコン酸化膜２６には、スルーホール２８、３０が形成されている。スルーホール２８、３０は、接続孔の一例である。
【００３２】
スルーホール２８は、ｐ＋型領域１６およびｐｎ接合部５２のｐ＋型部分７６上に位置している。スルーホール２８内には、アルミニウム層３４が充填されている。アルミニウム層３４は、接続層の一例である。ｐｎ接合部５２のｐ＋型部分７６は、アルミニウム層３４により、ｐ＋型領域１６と電気的に接続されている。また、ｐｎ接合部５２のｎ＋型部分７８は、ゲート電極２４と電気的に接続されている。ｐｎ接合部５２は、上記のように配置されているので、ゲート電極に正電圧が印加されたとき、逆方向電圧が印加される。
【００３３】
スルーホール３０は、導電部２３上に位置している。シリコン酸化膜２６上には、アルミ配線層３６が形成されている。ゲート電極２４へ入力されるゲート信号は、アルミ配線層３６から伝達される。アルミ配線層３６は、例えば、アルミニウムやアルミ合金から構成されている。アルミ配線層３６は、スルーホール３０および導電部２３と電気的に接続されている。
【００３４】
図１及び図２に示す本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの等価回路を表した図が、図３である。１４はｐ−型領域（ボディ領域）、２４はゲート電極、３８はドレイン領域、４０はソース領域、５２はｐｎ接合部を示している。
【００３５】
｛製造方法の説明｝
ＭＯＳ電界効果トランジスタ１の製造方法の一例を説明する。図４は、ＳＯＩ基板の平面図である。図５は、図４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。図４及び図５に示すように、ＳＯＩ基板は、シリコン基板１０と、シリコン基板１０上に形成された埋め込み酸化膜１２と、埋め込み酸化膜１２上に形成されたシリコン単結晶層１３と、備える。
【００３６】
図６及び図７（図７は、図６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、例えば、ＬＯＣＯＳ法を用いて、シリコン単結晶層１３に、フィールド酸化膜１８、２０を形成する。フィールド酸化膜１８、２０は、ｎＭＯＳ電界効果トランジスタが形成される領域を囲むように形成されている。次に、シリコン単結晶層１３にｐ型の不純物をイオン注入し、ｎＭＯＳ電界効果トランジスタが形成される領域にｐ−型領域１４を形成する。ｐ型の不純物としては、例えば、ボロンがある。イオン注入のエネルギーとしては、例えば、１０〜６０ＫｅＶ程度である。ドーズ量としては、例えば、６×１０１２〜６×１０１３／ｃｍ２である。
【００３７】
図８及び図９（図９は、図８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、次に、例えば、熱酸化により、ｐ−型領域１４上にゲート絶縁膜となる薄い酸化膜（膜厚４〜１０ｎｍ）を形成する。
【００３８】
次に、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極となるノンドープのポリシリコン膜（膜厚２００〜３００ｎｍ）を形成する。
【００３９】
次に、ポリシリコン膜を、フォトリソグラフィ技術とエッチング技術とにより、パターンニングし、ゲート電極２４及び導電部２３、５６を形成する。導電部５６とフィールド酸化膜１８との間の領域を、領域４６とする。
【００４０】
図１０及び図１１（図１１は、図１０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、導電部５６のうちｐ＋型部分が形成される領域および領域４６を覆うレジスト４４を形成する。レジスト４４、ゲート電極２４及びフィールド酸化膜１８、２０をマスクとして、ｎ型のイオンをｎＭＯＳ電界効果トランジスタが形成される領域に注入し、ソース領域４０とドレイン領域３８とを形成する。ｎ型のイオンとしては、例えば、リンがある。イオン注入のエネルギーとしては、例えば、２０〜５０ＫｅＶである。ドーズ量としては、例えば、２×１０１５〜６×１０１５／ｃｍ２である。このイオン注入により、導電部５６のレジスト４４が被さってない部分にもイオンが注入される。その結果、この部分はｐｎ接合部のｎ＋型部分７８となる。
【００４１】
図１２及び図１３（図１３は、図１２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、導電部５６のうちｐ＋型部分が形成される領域および領域４６を露出するレジスト４８を形成する。レジスト４８をマスクとして、ｐ型のイオンを、導電部５６および領域４６に注入する。これにより、導電部５６のうち領域４６側にある部分は、ｐｎ接合部のｐ＋型部分７６となる。また、領域４６にはｐ＋型領域１６が形成される。ｐ型のイオンとしては、例えば、ボロンがある。イオン注入のエネルギーとしては、例えば、１０〜３０ＫｅＶである。ドーズ量としては、例えば、２×１０１５〜６×１０１５／ｃｍ２である。
【００４２】
図１４及び図１５（図１５は、図１４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にシリコン酸化膜２６（膜厚５００〜８００ｎｍ）を形成する。
【００４３】
フォトリソグラフィ技術とエッチング技術とにより、シリコン酸化膜２６を選択的に除去し、スルーホール２８及びスルーホール３０を形成する。スルーホール２８により、ｐ＋型領域１６が露出する。スルーホール３０により、導電部３０が露出する。
【００４４】
図１及び図２に示すように、例えば、スパッタリング法により、ＳＯＩ基板の全面上にアルミニウム膜（膜厚５００〜８００ｎｍ）を形成する。アルミニウム膜を、フォトリソグラフィ技術とエッチング技術とにより、パターンニングし、アルミニウム層３４、アルミ配線層３６を形成する。以上により、ＳＯＩ構造のＭＯＳ電界効果トランジスタ１が完成する。
【００４５】
以上、ＮＭＯＳを例にして説明した。ＰＭＯＳの場合は、導電型を逆にすることにより、上記方法を用いて作製することができる。
【００４６】
｛効果の説明｝
ＳＯＩ構造のＭＯＳ電界効果トランジスタ１の主な効果を説明する。
【００４７】
図１及び図２に示すように、ＳＯＩ構造のＭＯＳ電界効果トランジスタ１において、ゲート電極２４とボディ領域であるｐ−型領域１４は、ｐｎ接合部５２を介して電気的に接続されている。そして、ｐｎ接合部５２のｎ＋型部分７８がゲート電極２４と電気的に接続され、ｐｎ接合部５２のｐ＋型部分７６がｐ＋型領域１６と電気的に接続されている。これにより生じる効果を図３を用いて説明する。
【００４８】
図３に示すように、ゲート電極２４からｐｎ接合部５２、ボディ領域を通り、ソース領域４０に至る経路がある。ゲート電極２４に正電圧が印加された場合、ｐｎ接合部５２には逆方向に電圧が印加されるので、この経路には、ｐｎ接合の逆方向リーク電流程度の小さな電流しか流れない。よって、ゲート電圧が比較的高い条件下で使用される場合であっても、ＳＯＩ構造のＭＩＳ電界効果トランジスタの消費電力を抑えることができる。
【００４９】
この効果は他の実施の形態でも同様である。
【００５０】
また、ＳＯＩ構造のＭＯＳ電界効果トランジスタ１において、ｐｎ接合部５２の位置が、ゲート電極２４とボディ領域との間である。このため、ｐｎ接合部５２により電流制限が生じても、ゲート電極２４に所望の信号電圧を印加することができる。すなわち、信号電圧は、アルミ配線層３６からゲート電極２４、導電部５６に伝わり、それからボディ領域へ伝わる。よって、もし、ｐｎ接合部５２が導電部２３とゲート電極２４との間にあると、ｐｎ接合部５２による電流制限で、ゲート電極２４に所望の電圧が印加されない可能性がある。ＳＯＩ構造のＭＯＳ電界効果トランジスタ１によれば、このようなことを防ぐことが可能となる。
【００５１】
この効果は他の実施の形態でも同様である。
【００５２】
［第２の実施の形態］
｛構造の説明｝
図１６は、本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ３の平面図である。図１７は、図１６に示すＳＯＩ構造のＭＯＳ電界効果トランジスタ３をＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ１と異なる構成を主に説明し、同じ構成については同一符号を付すことによる説明を省略する。
【００５３】
ＳＯＩ構造のＭＯＳ電界効果トランジスタ３において、導電部５６は、フィールド酸化膜１８上まで延びている。導電部５６とｐ＋型領域１６との間には絶縁膜７４が位置している。絶縁膜７４は、ゲート絶縁膜２２の形成時に、形成された膜である。ｐ＋型領域１６上の絶縁膜７４には、孔部７２が形成されている。導電部５６は、孔部７２を介して、ｐ＋型領域１６と電気的に接続されている。
【００５４】
｛製造方法の説明｝
まず、第１の実施の形態と同様の方法で、図４（図５）〜図６（図７）に示す工程までを行う。
【００５５】
図６（図７）に示す工程後、図１８及び図１９（図１９は、図１８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、ｐ−領域１４上に、第１の実施の形態と同様の方法で、ゲート絶縁膜２２および絶縁膜７４を形成する。そして、フォトリソグラフィ技術とエッチング技術とにより、絶縁膜７４に孔部７２を形成する。
【００５６】
図２０及び図２１（図２１は、図２０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、第１の実施の形態と同様の方法で、ｎ型のイオンおよびｐ型のイオンを注入する。これにより、ドレイン３８、ソース領域４０およびｐｎ接合部５２を形成する。
【００５７】
図２２及び図２３（図２３は、図２２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、ｐｎ接合部５２のｐ＋型部分７６中のｐ型の不純物は、後に続く熱処理中に、孔部７２を通ってｐ−型領域１４に拡散し、孔部７２下にｐ＋型領域１６を形成する。
【００５８】
後の工程は第１の実施の形態と同様である。以上により、ＳＯＩ構造のＭＯＳ電界効果トランジスタ３が完成する。
【００５９】
［第３の実施の形態］
｛構造の説明｝
図２４は、本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ５の平面図である。図２５は、図２４に示すＳＯＩ構造のＭＯＳ電界効果トランジスタ５をＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ１と異なる構成を主に説明し、同じ構成については同一符号を付すことによる説明を省略する。
【００６０】
ＳＯＩ構造のＭＯＳ電界効果トランジスタ１との違いは、まずｐｎ接合部５２の構造である。すなわち、ＳＯＩ構造のＭＯＳ電界効果トランジスタ５では、ＳＯＩ基板のシリコン単結晶中に、ｐｎ接合部５２を形成している。ｐｎ接合部５２は、ｐ＋型部分７６とｎ＋型部分７８とから構成されている。ｐ＋型部分７６がｐ−領域１４側にある。
【００６１】
また、導電部５６は、ゲート電極２４と不純物領域（ｎ＋型部分７８）との電気的接続に用いられていない。これは以下の理由からである。ｐ＋型部分７６とｎ＋型部分７８とをｐｎ接合部５２として機能させるためには、ゲート電極２４から延びてきた導電部５６をｐ＋型部分７６と電気的に接続させずに、ｎ＋型部分７８に電気的に接続させる必要がある。しかし、導電部５６は、ｐ＋型部分７６と不可避的に接触するので、導電部５６をゲート電極２４とｎ＋型部分７８との電気的接続に用いることができない。
【００６２】
ｐ＋型部分７６とｎ＋型部分７８とをｐｎ接合部５２として機能させるために以下に説明する構造にした。シリコン酸化膜２６上にはアルミ配線層６２が形成されている。アルミ配線層６２は、アルミ配線層３６と同一材料からなる。アルミ配線層６２の一方の端部は、スルーホール２８を介して、ｎ＋型部分７８と電気的に接続されている。アルミ配線層６２の他方の端部は、アルミ配線層３６と電気的に接続されている。
【００６３】
｛製造方法の説明｝
まず、図４（図５）〜図８（図９）に示す工程までを行う。ここまでの工程は、ＳＯＩ構造のＭＯＳ電界効果トランジスタ５の製造方法は、ＳＯＩ構造のＭＯＳ電界効果トランジスタ１の製造方法と同じである。但し、第３の実施の形態の導電部５６の長さは、第１の実施の形態の導電部５６の長さより短い。第３の実施の形態は導電部５６にｐｎ接合部５２を形成していないからである。
【００６４】
図８（図９）に示す工程後、図２６及び図２７（図２７は、図２６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、導電部５６とフィールド酸化膜１８との間では、ｐ−型領域１４が露出している。この領域を、領域６４、６６とする。領域６４と領域６６とは隣り合っている。領域６６が導電部５６側にある。
【００６５】
領域６６を覆うレジスト５８を形成する。レジスト５８、ゲート電極２４及びフィールド酸化膜１８、２０をマスクとして、ｎ型のイオンをｎＭＯＳ電界効果トランジスタが形成される領域に注入し、ソース領域４０とドレイン領域３８とを形成する。イオン注入の条件は、第１の実施の形態と同じである。このイオン注入により、領域２１にもイオンが注入される。その結果、この部分はｎ＋型部分７８となる。
【００６６】
図２８及び図２９（図２９は、図２８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、領域６６を露出するレジスト６８を形成する。レジスト６８をマスクとして、ｐ型のイオンを、領域６６に注入する。これにより、領域６６にはｐ＋型部分７６が形成される。イオン注入の条件は、第１の実施の形態と同じである。
【００６７】
次に、図３０及び図３１（図３１は、図３０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）で示す工程を行う。この工程は、図１４及び図１５に示す工程と同じである。但し、スルーホール２８により露出されているのはｎ＋型部分７８である。
【００６８】
次に、図２４及び図２５に示すように、第１の実施の形態と同様に方法を用いて、アルミ配線層３６、６２を形成する。以上により、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ５が完成する。
【００６９】
なお、第１〜３の実施の形態は、ｎチャネル型のＭＯＳ電界効果トランジスタについて説明したが、ｐチャネル型のＭＯＳ電界効果トランジスタについても、本発明を適用でき、本発明の効果を得ることができる。
【００７０】
［実験例］
ＤＴＭＯＳの特性を説明しながら、抵抗部Ｒを備えることにより生じる効果を、実験例を用いて説明する。この実験の抵抗部Ｒはポリシリコンから構成される。一方、本発明においてはｐｎ接合部を抵抗部Ｒとして機能させている。どちらも抵抗として機能するので、本発明においてもこの実験と同様の効果を推定できる。図２８は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。この構造は、背景技術の欄ですでに説明した。この構造を、以下、フローティングボディ型電界効果トランジスタと呼ぶ。図２９は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの他の例の模式図である。この構造は、背景技術の欄ですでに説明した。この構造を、以下、ＤＴＭＯＳ型電界効果トランジスタと呼ぶ。図３０は、本発明の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図である。図３０に示す構造と図２９に示す構造との違いは、図３０に示す構造は、抵抗部Ｒを備えている点である。この構造を、以下、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタと呼ぶ。
【００７１】
そして、これらのＭＯＳ電界効果トランジスタの動作モードには、完全空乏型（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ）と、部分空乏型（Ｐａｒｔｉａｌｌｙ  Ｄ−ｅｐｌｅｔｅｄ）と、がある。一般的に、完全空乏型は、部分空乏型よりもボディ領域の厚さが小さい。このため、ボディ領域がすべて空乏層となる。これに対して、部分空乏型は、ボディ領域の底部が空乏層とならない。
【００７２】
図３１は、フローティングボディ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００７３】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：無し
グラフから分かるように、ゲート電圧（Ｖｇ）が０．５Ｖ近辺の範囲のとき、ドレイン電圧（Ｖｄ）が上昇すると、ゲート電圧（Ｖｇ）が同じでも、電流（Ｉｄｓ）が急上昇する。これは、ドレイン電圧（Ｖｄ）が上昇すると基板浮遊効果が生じるので、しきい値の低下が起きるからである。
【００７４】
ちなみに電流（Ｉｄｓ）が、例えば、１．Ｅ−０３（Ａ）とは、ドレイン−ソース間に１ｍＡの電流が流れていることを示している。
【００７５】
１．Ｅ−０３（Ａ）＝１．０×１０−３（Ａ）＝１．０（ｍＡ）
なお、図３１から図３７に示すＶｇ−Ｉｄｓ特性において、縦軸（Ｉｄｓ）は電界効果トランジスタのドレイン−ソース間の電流にゲート−ソース間の電流を加えた値を示している。
【００７６】
図３２は、フローティングボディ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００７７】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：無し
グラフから分かるように、完全空乏型では、上記した部分空乏型で生じる現象が生じていない。
【００７８】
図３３は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００７９】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：無し
グラフから分かるように、ＤＴＭＯＳ型電界効果トランジスタだと、部分空乏型であっても、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【００８０】
しかし、図３１と比べて、（Ｖｇ）が０．８Ｖ以上の領域では（Ｉｄｓ）が異常に増加している。これはゲート電極からボディ領域を介してソース領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加わっているためである。この電流（Ｉｇｓ）の増大が抵抗部Ｒを有さないＤＴＭＯＳ型電界効果トランジスタの実用的に使用できる電源電圧の範囲を制限している理由である。
【００８１】
図３４は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００８２】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：無し
グラフから分かるように、ＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）も、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象がほとんど生じていない。
【００８３】
しかし、図３２と比べて（Ｖｇ）が０．７Ｖ付近以上の領域で（Ｉｄｓ）が異常に増加している。この原因は、ゲート電極からボディ領域を介してソース領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加わっているためである。  図３５は、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００８４】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：有り（５０ｋΩ）
本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、抵抗部Ｒを備えている。グラフから分かるように、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、ゲート電圧（Ｖｇ）が比較的高くても（１．０Ｖ以上）、電流Ｉｄｓが１．Ｅ−０３近辺の範囲以下に抑えられている。これは、抵抗部Ｒにより、ボディ領域とソース領域との間の電流が抑制されるからである。よって、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、ゲート電圧が比較的高い条件下で使用されても、電流（Ｉｄｓ）、すなわち消費電力を低くすることができる。これに対して、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタ（図３３）は、ゲート電圧（Ｖｇ）が比較的高くなると（１．０Ｖ以上）、電流（Ｉｄｓ）を１．Ｅ−０３近辺の範囲以下に抑えることができなくなる。
【００８５】
また、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタも、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【００８６】
図３６は、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００８７】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
ドレイン電圧Ｖｄ：０．１Ｖ、１．１Ｖ、２．１Ｖ
抵抗部：有り（５０ｋΩ）
図３６において、Ｖｇ（０．７Ｖ以上）でも、図３４に見られるような（Ｉｄｓ）の異常な増加は見あたらない。抵抗部Ｒにより（Ｉｇｓ）が制限されているからである。
【００８８】
また、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタも、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【００８９】
図３７は、抵抗部Ｒが有る場合と、抵抗部Ｒがない場合とを、一緒に表したグラフである。すなわち、図３７には、図３３に示すグラフのうち、ドレイン電圧（Ｖｄ）が１．１Ｖのときのグラフが表されている。また、図３７には、図３５に示すグラフのうち、ドレイン電圧（Ｖｄ）が１．１Ｖのときのグラフが表されている。ゲート電圧（Ｖｇ）が比較的高い場合（１．０Ｖ以上）、抵抗部Ｒを備えるＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）は、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）に比べて、低いことが分かる。
【００９０】
図３８は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ゲート電極からボディ領域を通りソース領域へ流れる電流（Ｉｇｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００９１】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０．６μｍ
グラフから分かるように、抵抗部Ｒ（５０ｋΩ）がある場合は、抵抗部Ｒがない場合に比べて、ゲート電圧（Ｖｇ）が比較的高い場合（０．７〜０．８Ｖ以上）、電流（Ｉｇｓ）が抑制されていることが分かる。上記で説明した本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）を比較的低い値にできるのは、電流（Ｉｇｓ）が抑制されているからである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図２】図１に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの等価回路図である。
【図４】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図５】図４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図６】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図７】図６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図８】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図９】図８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１０】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第４工程を説明するためのＳＯＩ基板の平面図である。
【図１１】図１０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１２】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第５工程を説明するためのＳＯＩ基板の平面図である。
【図１３】図１２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１４】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第６工程を説明するためのＳＯＩ基板の平面図である。
【図１５】図１４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１６】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図１７】図１６に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１８】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図１９】図１８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２０】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図２１】図２０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２２】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図２３】図２２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２４】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図２５】図２４に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２６】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図２７】図２６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２８】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図２９】図２８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３０】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図３１】図３０に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図３２】ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。
【図３３】ＳＯＩ構造のＭＯＳ電界効果トランジスタの他の例の模式図である。
【図３４】本発明の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図である。
【図３５】フローティングボディ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図３６】フローティングボディ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図３７】ＤＴＭＯＳ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図３８】ＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図３９】本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図４０】本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図４１】抵抗部Ｒを備えたＤＴＭＯＳ型電界効果トランジスタの特性と、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタの特性と、を比較したグラフである。
【図４２】ＤＴＭＯＳ型電界効果トランジスタのゲート電圧Ｖｇと、ゲート電極からボディ領域を通りソース領域へ流れる電流Ｉｇｓと、の関係を示したグラフである。
【符号の説明】
１、３、５  ＭＯＳ電界効果トランジスタ
１０  シリコン基板
１２  埋め込み酸化膜
１３  シリコン単結晶層
１４  ｐ−型領域
１６  ｐ＋型領域
１８  フィールド酸化膜
２０  フィールド酸化膜
２２  ゲート絶縁膜
２３  導電部
２４  ゲート電極
２６  シリコン酸化膜
２８  スルーホール
３０  スルーホール
３４  アルミニウム層
３６  アルミ配線層
３８  ドレイン領域
４０  ソース領域
４４  レジスト
４６  領域
４８  レジスト
５２  ｐｎ接合部
５６  導電部
５８  レジスト膜
６２  アルミ配線層
６４  領域
６６  領域
６８  レジスト
７２  孔部
７４  絶縁膜
７６  ｐ＋型部分
７８  ｎ＋型部分
【図１】
0003608456.tif 000002
【図２】
0003608456.tif 000003
【図３】
0003608456.tif 000004
【図４】
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【図５】
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【図６】
0003608456.tif 000007
【図７】
0003608456.tif 000008
【図８】
0003608456.tif 000009
【図９】
0003608456.tif 000010
【図１０】
0003608456.tif 000011
【図１１】
0003608456.tif 000012
【図１２】
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【図１３】
0003608456.tif 000014
【図１４】
0003608456.tif 000015
【図１５】
0003608456.tif 000016
【図１６】
0003608456.tif 000017
【図１７】
0003608456.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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