(57)【特許請求の範囲】
【請求項１】
主面上にフラッシュメモリ回路を形成し、かつ前記主面上に第１の接続電極群を配置した第１の半導体チップと、
主面上にRAM回路を形成し、かつ前記主面上に第２の接続電極群を配置した第２の半導体チップと、
配線層および半田バンプによつて形成され、基板外周に沿って複数列に配列された複数の外部接続端子を有する絶縁基板とを備え、
前記第１の半導体チップの前記第１の接続電極群が、第１の道電体により、前記絶縁基板に形成された前記複数の外部接続端子にそれぞれ接続され、
前記第２の半導体チップが、前記第１の半導体チップの上に積層され、
前記第２の半導体チップの前記第２の接続電極群が、第２の導電体により、前記絶縁基板に形成された前記複数の外部接続端子に、前記第１の半導体チップと共通する接続電極は同一の外部接続端子に、異なる接続電極は別個の外部接続端子にそれぞれ接続され、
前記第１および第２の導電体は、前記絶縁基板に形成された配線層またはボンディングワイヤにより構成され、
前記第１および第２の半導体チップ、ならびに前記第１および第２の導電体は、樹脂により封止されていることを特徴とする半導体装置。
【請求項２】
第１の面と、その裏面である第２の面とを有する絶縁基板と、
主面上にフラッシュメモリ回路を形成し、かつ前記主面上に第１の接続電極群を配置した第１の半導体チップと、
主面上にRAM回路を形成し、かつ前記主面上に第２の接続電極群を配置した第２の半導体チップとを備え、
前記第１の半導体チップを、前記絶縁基板の第１の面上にその一部が形成された第１の導電体に接続し、
前記第２の半導体チップを、前記第１の半導体チップ上に積層し、
前記絶縁基板の第２の面上に、半田バンプによって形成され、前記配線基板の外周に沿って複数列に配列された複数の外部接続端子を有し、
前記第１の半導体チップの第１の接続電極群の各々と、前記外部接続端子の各々とを、前記第１の導電体により電気的に接続し、
前記第２の半導体チップの第２の接続電極群の各々と、前記外部接続端子の各々とを、第２の導電体により電気的に接続し、
前記第１および第２の半導体チップを樹脂封止したことを特徴とする半導体装置。
【請求項３】
前記絶縁基板にスルーホールを配列して形成し、前記スルーホールには半田を充填し、前記スルーホールの一端側に前記外部接続端子が形成され、前記第１および第２の導電体が前記スルーホールの他端側に接続されることによって、前記第１および第２の半導体チップと、前記外部接続端子とが電気的に接続されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の半導体チップの前記第１の接続電極と、前記第２の半導体チップの前記第２の接続電極とのうち、共通する前記接続電極は、前記第１および第２の導電体を介して共通する前記スルーホールに接続されることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１および第２の導電体は、前記絶縁基板上に形成したリード、配線層、ボンディングワイヤまたはそれらの組み合わせからなることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１の半導体チップの主面の面積は、前記第２の半導体チップの主面の面積よりも大きいことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の半導体チップの前記フラッシュメモリ回路は、フローティングゲートと、前記フローティングゲートの上層に積層されたコントロールゲートと、前記フローティングゲートの両側に形成されたソース領域およびドレイン領域とによりそれぞれが構成された複数のトランジスタを含むことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記絶縁基板は、ポリイミド樹脂フィルムからなることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項９】
前記第１の半導体チップの主面上に、さらにマイクロコンピュータ回路を形成したことを特徴とする請求項１または２記載の半導体装置。
【請求項１０】
前記外部接続端子が半田バンプであることを特徴とする請求項１または２記載の半導体装置。
【請求項１１】
主面上にフラッシュメモリ回路が形成され、前記主面上に第１の接続電極群が配置された第１の半導体チップと、
主面上にRAM回路が形成され、前記主面上に第２の接続電極群が配置された第２の半導体チップと、
配線層および半田バンプによって形成され、基板外周に沿って複数列に配列された複数の外部接続端子を有する絶縁基板とを備え、
前記第１の半導体チップの前記第１の接続電極群は、第１の導電体により前記絶縁基板に形成された前記複数の外部接続端子にそれぞれ接続され、
前記第２の半導体チップは、前記第１の半導体チップの上に積層され、
前記第２の半導体チップの前記第２の接続電極群は、第２の導電体により前記絶縁基板に形成された前記複数の外部接続端子に、前記第１の半導体チップと共通する接続電極は同一の外部接続端子に、異なる接続電極は別個の外部接続端子にそれぞれ接続され、
前記第１および第２の導電体は、前記絶縁基板に形成された配線層またはボンディングワイヤにより構成され、
前記第１および第２の半導体チップと、前記第１および第２の導電体とは樹脂により封止されていることを特徴とする半導体装置。
【請求項１２】
前記第１の半導体チップのフラッシュメモリ回路は、フローティングゲートと、前記フローティングゲートの上層に積層されたコントロールゲートと、前記フローティングゲートの両側に形成されたソース領域およびドレイン領域とによりそれぞれが構成された複数のトランジスタを含むことを特徴とする請求項11記載の半導体装置。
【請求項１３】
前記第１の半導体チップのフラッシュメモリ回路の周辺回路領域に、高耐圧トランジスタが形成されていることを特徴とする請求項11または12記載の半導体装置。
【請求項１４】
前記第１の半導体チップは、フラッシュメモリ回路の周辺回路を構成するトランジスタであって、ゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極の両側に形成されたソース領域およびドレイン領域により構成される第１のトランジスタを有しており、
前記第２の半導体チップは、前記RAM回路を構成するトランジスタであって、ゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極の両側に形成されたソース領域およびドレイン領域により構成される第２のトランジスタを有しており、
前記第１のトランジスタのゲート絶縁膜の膜厚は、前記第２のトランジスタのゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項11、12または13記載の半導体装置。
【発明の詳細な説明】
技術分野
本発明は、MCM（Multi Chip Module）的なアプローチから複数種類の半導体チップを互いに信号の入出力が可能となるように単一のパッケージに収納した半導体装置に関し、特に、CPU（Central Processing Unit）を含むマイクロコンピュータ、フラッシュメモリなどのプログラマブルな不揮発性メモリ、DRAM（Dynamic Random Access Memory）およびASIC（Application Specific Integrated Circuit）などのロジックLSIをワンパッケージ化した半導体装置に適用して有効な技術に関する。
背景技術
本発明者は、システムオンチップに関する半導体装置において、顧客ニーズの高いDRAM・SIMM（Single In−line memory Module）のアプローチ、フラッシュメモリ・DRAMのマイクロコンピュータオンチップの実現に当たり、マイクロコンピュータ、フラッシュメモリ、DRAM、ASICなどを全てワンチップ化するのではなく、MCM的なアプローチから複数種類の半導体チップを単一パッケージに収納して互いに信号の入出力を可能とする技術について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
近年、マルチメディア、情報通信などの先端技術分野においては、マイクロコンピュータ、フラッシュメモリ、DRAM、ASICなどをワンチップ上に形成することによって、データ転送速度の高速化、省スペース（実装密度向上）、低消費電力化などを図ろうとする動きが活発になっている。しかしながら、このような多種類のLSIをワンチップ上に形成しようとすると、半導体製造プロセスの負担が極めて大きくなる。
以下、その理由を本発明者が検討したマイクロコンピュータ、フラッシュメモリ、DRAM、ASIC混載プロセスに基づいて説明する。この混載プロセスの概略は次の通りである。
まず、図78に示すように、半導体基板100の主面にｐ型不純物（ホウ素）をイオン打ち込みしてｐ型ウエル101を形成した後、ｐ型ウエル101の表面にLOCOS法でフィールド酸化膜102を形成する。図の左端に形成される素子はDRAMのメモリセルを構成するMOSFET、その右隣りに形成される素子はフラッシュメモリのメモリセルを構成するMOSFETとフラッシュメモリの周辺回路の一部を構成する高耐圧MOSFET、右端に形成される素子はマイクロコンピュータ、ASICなどのロジックLSIを構成するMOSFETである。なお、実際のLSIは、主としてｎチャネル型MOSFETとｐチャネル型MOSFETで構成されるが、ここでは説明を簡単にするために、ｎチャネル型MOSFETを形成する領域のみを図示する。
次に、図79に示すように、フラッシュメモリのトンネル酸化膜103を形成する。このトンネル酸化膜103の膜厚は、８〜13nm程度とする。
次に、図80に示すように、半導体基板100上にCVD法で堆積した多結晶シリコン膜をパターニングしてフラッシュメモリのフローティングゲート104（の一部）を形成した後、図81に示すように、その上部に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層した膜厚10〜30nm程度の第２ゲート絶縁膜（ONO膜）105を形成する。
次に、図82に示すように、フラッシュメモリの周辺回路領域に高耐圧MOSFETのゲート酸化膜106を形成する。このゲート酸化膜106は、耐圧を高くするために、他のMOSFETのゲート酸化膜よりも厚い膜厚（10〜30nm）で形成する。
次に、図83に示すように、ロジックLSIを構成するMOSFETのゲート酸化膜107とDRAMのメモリセルを構成するMOSFETのゲート酸化膜130とを形成する。ゲート酸化膜107の膜厚は４〜10nm程度とし、ゲート酸化膜130の膜厚は８〜15nm程度とする。
次に、図84に示すように、半導体基板100上にCVD法で堆積した多結晶シリコン膜をパターニングして、DRAMのメモリセルのゲート電極（ワード線）108、フラッシュメモリのコントロールゲート109、高耐圧MOSFETのゲート電極110、ロジックLSIを構成するMOSFETのゲート電極111を同時に形成した後、図85に示すように、フラッシュメモリの（部分的に形成された）フローティングゲート104をパターニングしてフローティングゲート104を形成する。
次に、図86に示すように、フラッシュメモリのメモリセル領域の一部にｎ型不純物（リンおよびヒ素）をイオン打ち込みしてフラッシュメモリのn+型半導体領域112を形成した後、図87に示すように、フラッシュメモリのメモリセル領域の一部と周辺回路領域およびロジックLSI形成領域にｎ型不純物（リンおよびヒ素）をイオン打ち込みして、フラッシュメモリのn-型半導体領域113、113、高耐圧MOSFETのn-型半導体領域113、113、ロジックLSIを構成するMOSFETのn-型半導体領域113、113を同時に形成する。
次に、図88に示すように、DRAMのメモリセルのゲート電極（ワード線）108、フラッシュメモリのコントロールゲート109、高耐圧MOSFETのゲート電極110、ロジックLSIを構成するMOSFETのゲート電極111の側壁にサイドウォールスペーサ114を形成する。
次に、図89に示すように、フラッシュメモリのメモリセル領域の一部と周辺回路領域およびロジックLSI形成領域にｎ型不純物（リンまたはヒ素）をイオン打ち込みして、フラッシュメモリのn+型半導体領域115、高耐圧MOSFETのn+型半導体領域115、115、ロジックLSIを構成するMOSFETのn+型半導体領域115、115を同時に形成することにより、フラッシュメモリのソース領域、ドレイン領域の一方と高耐圧MOSFETのソース領域、ドレイン領域とロジックLSIを構成するMOSFETのソース領域、ドレイン領域をLDD（Lightly Doped Drain）構造にする。
次に、図90に示すように、半導体基板100上にCVD法で堆積した酸化シリコン膜116をエッチングしてDRAMのゲート電極（ワード線）の両側に接続孔を形成し、フラッシュメモリのn+型半導体領域112の上部に接続孔を形成した後、これらの接続孔の内部に多結晶シリコン膜のプラグ117を形成する。DRAMのゲート電極の両側には、この多結晶シリコン膜から拡散した不純物によってｎ型半導体領域118が形成される。その後、酸化シリコン膜116上にCVD法で堆積した多結晶シリコン膜をパターニングしてDRAMのビット線BLとフラッシュメモリのビット線BLを形成する。
次に、図91に示すように、半導体基板100上にCVD法で酸化シリコン膜119を堆積した後、酸化シリコン膜119上に堆積した多結晶シリコン膜をパターニングしてDRAMのキャパシタの下部電極120を形成する。
次に、図92に示すように、半導体基板100上に堆積した酸化タンタル膜（または窒化シリコン膜）と多結晶シリコン膜とをパターニングしてDRAMのキャパシタの容量絶縁膜121と上部電極122とを形成した後、図93に示すように、半導体基板100上にCVD法で酸化シリコン膜123を堆積し、酸化シリコン膜123上に堆積したAl膜をパターニングして第１層目のメタル配線124を形成する。その後、図94に示すように、半導体基板100上にCVD法で酸化シリコン膜125を堆積した後、酸化シリコン膜125上に堆積したAl膜をパターニングして第２層目のメタル配線126を形成する。
以上がマイクロコンピュータ、フラッシュメモリ、DRAM、ASIC混載プロセスの概略である。
本発明者の検討によれば、上記の混載プロセスには次のような問題がある。
（１）ロジック部の高速化を図るためにはMOSFETのゲート長を短くして、ゲート酸化膜の膜厚を薄くする必要がある。他方、DRAM部のMOSFETのゲート酸化膜は、耐圧を考慮して、ロジック部のMOSFETのゲート酸化膜よりもある程度厚くする必要がある。さらに、高耐圧が印加されるフラッシュメモリの高耐圧MOSFETのゲート酸化膜は、十分な耐圧を確保するためにさらに膜厚を厚くする必要がある。すなわち、DRAM、ロジック、フラッシュメモリを混載する場合は、要求される電源レベルに応じて異なる膜厚のゲート酸化膜が必要となるので、工程数、マスク数が大幅に増加する。
（２）DRAMを１トランジスタ＋１キャパシタで構成すると、キャパシタ形成時に高温熱処理（酸化タンタル膜を安全化するための熱処理、あるいは窒化シリコン膜を形成するための高温窒化処理）が入るので、ロジック部のゲート長を多少長めに設定する必要がある。しかし、ロジック部のゲート長を長くすると、ロジック部の高速性が犠牲になってしまう。
（３）半導体チップ上におけるDRAM部の標高がロジック部よりも高く、両者間に段差が生じるため、配線形成に悪影響を及ぼす。特に、積層型キャパシタ（Stacked Capacitor）構造を採用するDRAMの場合はこの傾向が顕著である。
このように、DRAM、ロジック、フラッシュメモリのそれぞれの性能を共に維持しながらワンチップ化を図ろうとすると、工程数、マスク数が大幅に増加するか、あるいはワンチップ化に適した混載プロセスを新たに開発しなければならず、いずれの場合も製造コストが大幅に高くなる。
また、前記のような製造プロセス的なコスト分析に加えて、機能ブロック構成による回路的にも、CPUを含むマイクロコンピュータシステムにはフラッシュメモリとDRAMとの両方を搭載する要求が強く、組み込み機器への実装性を考えた場合に、フラッシュメモリとDRAMとの２種類の半導体チップをワンパッケージ化することは必須である。そこで、本発明者は、互いの半導体チップの共通信号を共通の外部接続端子に割り当てることで、外部接続端子数の低減、複数種類の半導体チップのワンパッケージ化による実装面積の縮小を図り、回路的にもマイクロコンピュータシステムのコストダウンが可能となることを考えついた。
本発明の一つの目的は、CPUおよびフラッシュメモリとDRAMとの２種類の半導体チップをワンパッケージ化したパッケージ構造において、機能ブロック構成による回路的にも、外部接続端子数の低減、２種類の半導体チップのワンパッケージ化による実装面積の縮小を図り、マイクロコンピュータシステムのコストダウンを可能とすることができる半導体装置を提供することにある。
さらに、本発明の一つの目的は、それぞれの半導体チップにASICなどのロジック回路を内蔵する場合、DRAMをシンクロナスDRAMとする場合には、さらに外部接続端子を共通にすることができるので、より一層、外部接続端子数を低減してコストダウンを図ることができる半導体装置を提供することにある。
さらに、本発明の一つの目的は、上記のような半導体装置を安価に提供することにある。
また、前記のようなマイクロコンピュータシステムにおいて、例えばCPUとフラッシュメモリを搭載した、いわゆるフラッシュメモリ搭載マイクロコンピュータと称される半導体チップと、DRAMとASICなどのロジック回路とを搭載した、いわゆるDRAMオンチップロジックと称される半導体チップとの２種類の半導体チップを考えた場合に、フラッシュメモリ搭載マイクロコンピュータとDRAMオンチップロジックとの間の動作対策が必須である。すなわち、フラッシュメモリ搭載マイクロコンピュータのCPUからDRAMオンチップロジックのDRAMに対するアクセス動作と、DRAMオンチップロジックの内部におけるロジック回路からDRAMに対するアクセス動作とにおけるデータ転送速度の対策が要求される。
例えば、前記のようなフラッシュメモリ搭載マイクロコンピュータとDRAMオンチップロジックとの半導体チップ同士を高速でつなげたいというときには、DRAMの直結インタフェースを使うことで高速でつなぐことができるが、もしDRAMオンチップロジックのロジック回路がDRAMをアクセスしたいというときには、第１の方法としてロジック回路が動作をしているときにウェイト信号をCPUに返す方法がある。この方法では、フラッシュメモリ搭載マイクロコンピュータとDRAMオンチップロジックとの間を非同期のメモリとして扱わなければならないので、１クロックサイクルの転送ができず、すなわちウェイト信号を見ている時間がとれないので２クロックサイクルのデータ転送となる。
また、１クロックサイクルを実現することができる第２の方法として、オンチップロジック自身をフラッシュメモリ搭載マイクロコンピュータにバスアービトレーションする方法がある。この方法では、DRAMオンチップロジックのロジック回路がCPUに対してバスの開放を要求するリクエスト信号を出力し、ロジック回路にバスを開放している期間にはCPUは何もすることができないので、アービトレーションのオーバーヘッドが大きくなることと、CPU自身が時間的なコントロールができないという不具合が生じる。
そこで、本発明者は、フラッシュメモリ搭載マイクロコンピュータのCPU自身が時間をコントロールした方が好ましいということに着目し、フラッシュメモリ搭載マイクロコンピュータのCPUから見たDRAMのセルフリフレッシュ期間を有効に利用し、DRAMのセルフリフレッシュ動作を可能にすると共に、このセルフリフレッシュ期間に、DRAMオンチップロジックの内部におけるロジック回路からDRAMに対するアクセス動作にを可能とすることで、フラッシュメモリ搭載マイクロコンピュータとDRAMオンチップロジックとの間のデータ転送の高速化が実現できることを考えついた。
本発明の一つの目的は、DRAMとASICなどのロジック回路とが搭載された半導体チップにおいて、ウェイト制御を不要にして外部から見たDRAMのセルフリフレッシュ期間を有効に利用し、このセルフリフレッシュ期間にロジック回路からDRAMに対するアクセス動作を可能にして、外部と半導体チップとの間のデータ転送の高速化を実現することができる半導体装置を提供することにある。
また、DRAMとロジック回路とが搭載された半導体チップと、CPUとフラッシュメモリとが搭載された半導体チップとの２種類のチップをワンパッケージ化したパッケージ構造においても、ウェイト制御を不要にしてCPUから見たDRAMのセルフリフレッシュ期間にロジック回路からDRAMに対するアクセス動作を可能にして、半導体チップ間のデータ転送の高速化を実現することができる半導体装置を提供することにある。
さらに、ウェイト信号のやり取りをするウェイト制御が不要となり、処理のタイミング自身をCPUからコントロールすることができるので、プログラム作成を容易にすることができる半導体装置を提供することにある。
また、汎用のDRAMインタフェースを使用することにより、DRAMとロジック回路とが搭載された半導体チップと、CPUとフラッシュメモリとが搭載された半導体チップとを高速動作可能に直結することができる半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明の一つの半導体装置は、半導体チップを封止したテープキャリアの複数個が上下方向に積層された積層型パッケージを備え、複数個の半導体チップに共通の接続端子が前記テープキャリアに形成された導体層を介して前記積層型パッケージの同一の外部接続端子に引き出されているものである。
本発明の一つの半導体装置は、前記テープキャリアの一面に形成されたリードの一端が前記半導体チップの接続端子と電気的に接続され、前記リードの他端が前記テープキャリアに形成されたスルーホールと電気的に接続されており、前記複数個の半導体チップに共通の接続端子は、前記複数個のテープキャリアの同一箇所に形成され、互いに貫通し合う複数のスルーホールを通じて前記同一の外部接続端子に引き出されている。
本発明の一つの半導体装置は、前記外部接続端子が最下層のテープキャリアのスルーホールの一端部に形成された半田バンプである。
本発明の一つの半導体装置は、前記外部接続端子が最下層のテープキャリアの一面に形成され、一端が前記テープキャリアの外方に突出するリードである。
本発明の一つの半導体装置は、前記外部接続端子がその一部が前記スルーホール内に挿入され、他部が前記テープキャリアの外方に突出する導電ピンである。
本発明の一つの半導体装置は、前記テープキャリアの一面に形成されたリードの一端が、前記半導体チップの接続端子と電気的に接続され、前記リードの他端は、前記テープキャリアの外方に突出して外部接続端子を構成しており、前記複数個の半導体チップに共通の接続端子から引き出された複数のリードは、前記テープキャリアの外方において互いに重ね合わされて共通の外部接続端子を構成している。
本発明の一つの半導体装置は、前記テープキャリアの一面に形成されたリードの一端は、前記半導体チップの接続端子と電気的に接続され、前記リードの他端は、前記テープキャリアの外方に突出して外部接続端子を構成しており、前記複数個の半導体チップに共通の接続端子から引き出された複数のリードは、実装基板の共通の電極上に接合されるようになっている。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【図面の簡単な説明】
図１〜図６は本発明の実施の形態である半導体装置の構成例を示す概略構成図、図７〜図14は本発明の実施の形態である半導体装置を構成する半導体チップの内部構成例を示す機能ブロック図と端子機能例を示す説明図、図15〜図18は半導体チップの端子機能例の一覧を示す説明図、図19、図20は半導体チップの接続例を示す接続図、図21は半導体チップの内部機能例を概略的に示す概略構成図、図22はDRAMアクセス制御部の詳細例を示す構成図、図23は内部制御信号生成回路による動作モードの遷移状態例を示す説明図、図24はDRAMに対するDRAMアクセス制御部の制御例を示す動作タイミング図、図25は本発明の実施の形態であるパッケージの全体斜視図、図26はこのパッケージの断面図、図27、図28はテープキャリアの一面に形成されたリードのパターンを示す平面図、図29〜図37は本発明の実施の形態である半導体装置の製造方法を示す断面図、図38〜図66はこの半導体装置の他の製造方法を示す断面図、図67〜図69はテープキャリアの一面に形成されたリードのパターンを示す平面図、図70〜図72はこの半導体装置の他の実施の形態を示す断面図、図72〜図76は本実施の形態の半導体装置を用いたシステム構成例を示す機能ブロック図、図78〜図94は本発明者が検討したマイクロコンピュータ、フラッシュメモリ、DRAM、ASIC混載プロセスを示す断面図である。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
まず、図１〜図６を用いて本実施の形態の半導体装置の構成例を説明する。
本実施の形態の半導体装置は、例えば複数種類の半導体チップを互いに信号の入出力が可能に接続した積層構造のLSIパッケージであり、その一構成例は図１に示すように、CPU、メモリおよび周辺回路などを含むマイクロコンピュータＭとフラッシュメモリＦとが搭載された、いわゆるフラッシュメモリ搭載マイクロコンピュータと称されるチップMF（第１の半導体チップ）と、DRAMDとASICなどのロジック回路Ａとが搭載された、いわゆるDRAMオンチップロジックと称されるチップAD（第２の半導体チップ）とからなり、それぞれのチップMFとチップADとの接続端子はパッケージの内部においてバスを介して相互に接続されていると共に、外部との接続を可能とする外部接続端子に接続されている。
ここで、フラッシュメモリＦとは、LSIメモリの一つでプログラマブルな不揮発性メモリをいい、メモリセルに高電圧を印加することによって書込みあるいは消去を行うメモリである。また、DRAMDとは、LSIメモリの一つでデータの内容を保持するために繰り返しデータ再生用の制御（リフレッシュ）信号を供給する必要があるメモリである。さらに、ASICとは、特定用途向けICまたは専用ICをいい、大容量メモリLSIやマイクロプロセッサLSIのように一般市場で販売される汎用LSIとは異なり、特定機器用に開発し、販売するLSIである。
また、他の構成例としては、図２に示すように、CPU、メモリおよび周辺回路などを含むマイクロコンピュータＭとフラッシュメモリＦとが搭載されたチップMF（第１の半導体チップ）と、DRAMDのみが搭載されたチップＤ（第２の半導体チップ）とからなり、図１の構成例に対して、第２の半導体チップからASICなどのロジック回路Ａを取り除いた構成となっている。
さらに、他の構成例としては、図３に示すように、CPU、メモリおよび周辺回路などを含むマイクロコンピュータＭとフラッシュメモリＦとロジック回路Ａとが搭載された、いわゆるフラッシュメモリ搭載オンチップロジックマイクロコンピュータと称されるチップMFA（第１の半導体チップ）と、DRAMDのみが搭載されたチップＤ（第２の半導体チップ）とからなり、図２の構成例に対して、第１の半導体チップにASICなどのロジック回路Ａが搭載された構成となっている。
その他にも、例えば前記図１の変形例として、図４に示すようにチップMFAとチップADとから構成する場合、前記図２の変形例として、図５に示すように１つのチップMFと複数のチップＤとから構成する場合、前記図３の変形例として、図６に示すようにチップMFAと複数のチップＤとから構成する場合などのような構成例とすることも可能である。
以上のような、チップMF＋チップAD、チップMF＋チップＤ、チップMFA＋チップＤ、チップMFA＋チップAD、チップMF＋チップＤ（拡張）、チップMFA＋チップＤ（拡張）による半導体装置の構成例において、それぞれのチップに搭載されるマイクロコンピュータＭ、フラッシュメモリＦ、DRAMD、ロジック回路Ａなどはチップの構成が異なっても同様の機能ブロックから構成されている。
また、チップAD、チップＤは汎用のDRAMインタフェース仕様によりチップMF、チップMFAに直結しやすくなっており、DRAMDはそれぞれの半導体装置において拡張メモリとして使用される。さらに、チップADのASICなどのロジック回路Ａは、チップMF、チップMFAのCPUによるアクセス制御と独立に、チップADの内部においてDRAMDに対するアクセス制御が可能となっている。
ここで、図７〜図14によりそれぞれの半導体チップの概要を説明する。特に、チップMF、チップAD、チップＤを順に説明する。また、図15〜図18にはチップMFの端子機能例の一覧を示す。
図７、図８はチップMFの144ピンの例を示し、図７はその内部構成例を示す機能ブロック図、図８は端子機能例を示す説明図である。また、図９、図10はチップMFの112ピンの例を示し、図９はその内部構成例を示す機能ブロック図、図10は端子機能例を示す説明図である。なお、144ピンのチップMFと112ピンのチップMFとの違いは、データ入出力の外部端子が32ビットと16ビットとのデータ幅に対応してそれぞれD0〜D31とD0〜D15とで異なる点のみであり、ここでは主に144ピンのチップMFについて説明する。
この144ピンのチップMFは、少なくともマイクロコンピュータとフラッシュメモリとが形成され、半導体装置の全体的な制御・処理機能と、電気的に一括消去可能なプログラマブルメモリ機能とを有する回路構成となっており、例えば図７に示すように、プロセッサCPU、フラッシュメモリFlash、ランダムアクセスメモリ／キャッシュメモリRAM/Cache、データトランスファコントローラDTC、ダイレクトメモリアクセスコントローラDMAC、バスステートコントローラBSC、ユーザブレークコントローラUBC、割り込みコントローラINTC、シリアルコミュニケーションインタフェースSCI、マルチファンクションタイマパルスユニットMTU、コンペアマッチタイマCMT、A/DコンバータA/D、ウォッチドッグタイマWDT、フェーズルックトループ回路PLLなどから構成されている。
プロセッサCPUは、例えばRISCタイプの命令セットを持っている中央処理装置である。このCPUは、基本的には１命令１サイクルで動作するので、命令実行速度が飛躍的に向上され、また内部32ビット構成となっており、データ処理能力が強化されている。このCPUの特長としては、汎用レジスタマシン（汎用レジスタが32ビット×16本、コントロールレジスタが32ビット×３本、システムレジスタが32ビット×４本）、RISC対応の命令セット（命令長が16ビット固定長によるコード効率の向上、ロードストアアーキテクチャ（基本演算はレジスタ間で実行）、遅延分岐命令の採用で分岐時のパイプラインの乱れを軽減、Ｃ言語指向の命令セット）、命令実行時間が１命令/1サイクル（28MHz動作時で35ns/命令）、アドレス空間がアーキテクチャ上は4GB、乗算器内蔵により、32×32→64乗算を２〜４サイクル実行、32×32＋64→64積和演算を２〜４サイクル実行、５段パイプライン方式などの各種機能が備えられている。
フラッシュメモリFlashは、例えば64Kバイトまたは128Kバイトの電気的に一括消去可能なプログラマブルメモリを内蔵する回路である。このFlashは、例えば32ビット幅のデータバスを介してCPUとDMAC、DTCに接続されている。CPU、DMAC、DTCは８、16または32ビット幅でFlashをアクセスすることができる。このFlashのデータは、常に１ステートでアクセスすることができる。
ランダムアクセスメモリ／キャッシュメモリRAM/Cacheは、例えば4KBのランダムアクセスメモリRAMと、1KBのキャッシュメモリCacheからなるメモリである。このCacheの特長としては、命令コードおよびPC相対読み出し・データキャッシング、ライン長は４バイト（１ロングワードは２命令長分）、キャッシュタグは256エントリ、ダイレクトマップ方式、内蔵ROM/RAM、内蔵I/Oエリアはキャッシュ対象外、内蔵RAMと兼用しており、キャッシュイネーブル時は内蔵RAMのうち2KBをアドレスアレイ・データアレイとして使用などの各種機能が備えられている。
データトランスファコントローラDTCは、割り込みまたはソフトウェアによって起動され、データ転送を行うことができる回路である。このDTCの特長としては、周辺I/Oの割り込み要求によりCPUと独立したデータ転送が可能、割り込み要因毎に転送モードを設定可能（メモリ上に転送モードを設定）、１つの起動要因に対して、複数のデータ転送が可能、豊富な転送モード（ノーマルモード／リピートモード／ブロック転送モード）の選択が可能、転送単位をバイト／ワード／ロングワードに設定可能、DTCを起動した割り込みをCPUに要求（１回のデータ転送終了後にCPUに対する割り込みを発生可能、指定したデータ転送の全ての終了後にCPUに割り込みを発生可能）、ソフトウェアによる転送の起動可能などの各種機能が備えられている。また、アドレス空間は転送元アドレス、転送先アドレスとも32ビットで指定でき、転送対象デバイスは内蔵メモリであるフラッシュメモリFlash、RAM/Cacheや、外部メモリ、内蔵周辺回路などに対してデータ転送が行われる。
ダイレクトメモリアクセスコントローラDMACは、例えば４チャネルからなり、DACK（転送要求受付番号）付き外部デバイス、外部メモリ、メモリマップト外部デバイス、内蔵周辺回路（DMAC、BSC、UBCを除く）間のデータ転送を、CPUに代わって高速に行うことができる回路である。このDMACを使うとCPUの負担を減らすと共にチップMFの動作効率を上げることができる。このDMACの特長としては、サイクルスチール転送をサポート、デュアルアドレスモード転送をサポート、直接転送モード／間接転送モード切り替え可能（チャネル３のみ）であり、この直接転送モードは転送元アドレスにあるデータを転送先アドレスに転送し、また間接転送モードとは転送元アドレスにあるデータをアドレスとして、そのアドレスにあるデータを転送先アドレスに転送する機能である。また、特定のチャネルにおいて、リロード機能、外部リクエスト、内蔵回路、オートリクエストによる転送要求機能があり、さらにバスモードの選択、優先順位固定モード、ラウンドロビンモードによる優先順位の設定、CPUへの割り込み要求などの各種機能が備えられている。
バスステートコントローラBSCは、アドレス空間の分離、各種メモリに応じた制御信号の出力などを行う回路である。これにより、外付け回路なしにDRAM、SRAM、ROMなどをチップMFに直結することが可能となっている。このBSCの特長としては、外部拡張時のメモリアクセスをサポート（外部データバスは32ビット）、アドレス空間を５エリアに分割（SRAM空間×４エリア、DRAM空間×１エリア）、各エリアにはバスサイズ（8/16/32ビット）、ウェイトサイクル数、各エリアに対応したチップセレクト信号の出力、DRAM空間アクセス時にDRAM用バーRAS、バーCAS信号の出力、RASプリチャージタイム確保用Tpサイクル発生可能などの特性を設定可能、DRAMバーストアクセス機能（DRAMの高速アクセスモードサポート）、DRAMリフレッシュ機能（プログラマブルなリフレッシュ間隔、バーCAS  befor  バーRASリフレッシュ／セルフリフレッシュをサポート）、外部ウェイト信号によるウェイトサイクルの挿入可能、アドレスデータマルチプレクスI/Oデバイスをアクセス可能などの各種機能が備えられている。
ユーザブレークコントローラUBCは、ユーザのプログラムデバックを容易にする機能を提供する回路である。このUBCにブレーク条件を設定すると、CPUまたはDMACおよびDTCによるバスサイクルの内容に応じて、ユーザブレーク割り込みが発生される。この機能を使用することによって、高機能のセルフモニタデバッガを容易に作成でき、大規模なインサーキットエミュレータを使用しなくても、チップMF単体で手軽にプログラムをデバッグすることが可能となっている。このUBCの特長としては、CPUやDMACが、ある設定した条件のバスサイクルを生成すると割り込みを発生し、またオンチップデバッガの構築が容易であり、さらにブレーク条件としてはアドレス、CPUサイクルまたはDMA/DTCサイクル、命令フェッチまたはデータアクセス、読み出しまたは書き込み、オペランドサイズ（ロングワード、ワード、バイト）が設定でき、このブレーク条件の成立により、ユーザブレーク割り込みが発生し、ユーザが作成したユーザブレーク割り込み例外ルーチンを実行させることができるようになっている。
割り込みコントローラINTCは、割り込み要因の優先順位を判定し、プロセッサCPUへの割り込み要求を制御する回路である。このINTCには、各割り込みの優先順位を設定するためのレジスタがあり、これによりユーザが設定した優先順位に従って、割り込み要求を処理させることができる。このINTCの特長としては、外部割り込み端子が９本、内部割り込み要因が43要因、16レベルの優先順位設定が可能であり、さらにNMI端子の状態を示すノイズキャンセラ機能、割り込みが発生したことを外部へ出力可能として、チップMFがバス権を開放しているときに内蔵周辺回路割り込みが発生したことを外部バスマスタに知らせ、バス権を要求することができるようになっている。
シリアルコミュニケーションインタフェースSCIは、例えば独立した２チャネルからなり、この２チャネルは同一の機能を持っている。このSCIは、調歩同期式通信とクロック同期式通信の２方式でシリアル通信ができる回路である。また、複数のプロセッサ間のシリアル通信機能（マルチプロセッサ通信機能）が備えられている。このSCIの特長としては、１チャネルあたり、調歩同期／クロック同期式モードの選択が可能、送受信を同時に行うことが可能（全二重）、専用のボーレートジェネレータの内蔵、マルチプロセッサ間の通信機能などの各種機能が備えられている。
マルチファンクションタイマパルスユニットMTUは、例えば６チャネルの16ビットタイマにより構成される回路である。このMTUの特長としては、16ビットタイマ５チャネルをベースに最大16種類の波形出力または最大16種類のパルスの入出力処理が可能、16本のアウトプットコンペアレジスタ兼インプットキャプチャレジスタ、総数16本の独立したコンパレータ、８種類のカウンタ入力クロックを選択可能、インプットキャプチャ機能、パルス出力モード（ワンショット／トグル/PWM/相補PWM/リセット同期PWM）、複数カウンタの同期化機能、相補PWM出力モード（６相のインバータ制御用ノンオーバラップ波形を出力、デッドタイム自動設定、PWMデューティを０〜100％任意に設定可能、出力OFF機能）、リセット同期PWMモード（任意デューティの正相・逆相PWM波形を３相出力）、位相計数モード（２相エンコーダ計数処理が可能）などの各種機能が備えられている。
コンペアマッチタイマCMTは、例えば２チャネルからなり、16ビットフリーランニングカウンタ、１つのコンベアレジスタなどからなり、コンペアマッチで割り込み要求を発生させる機能が備えられている。
A/DコンバータA/Dは、10ビット×８チャネルであり、外部トリガによる変換を可能にすると共に、サンプル＆ホールド機能を２ユニット内蔵して、同時に２チャネルがサンプリング可能となっている。
ウォッチドッグタイマWDTは、１チャネルのタイマで、システムの監視を行うことができる回路である。このWDTは、システムの暴走などによりカウンタの値をCPUが正しく書き換えられずにオーバフローすると、外部にオーバフロー信号を出力する。同時に、チップMFの内部リセット信号を発生することもできる。WDTとして使用しないときには、インターバルタイマとして使用することもできる。インターバルタイマとして使用した場合には、カウンタがオーバフローする毎にインターバルタイマ割り込みを発生する。また、WDTはスタンバイモードの解除時にも使用されるようになっている。なお、内部リセット信号は、レジスタの設定により発生させることができ、リセットの種類はパワーオンリセットまたはマニュアルリセットを選択できる。このWDTの特長としては、ウォッチドッグタイマ／インターバルタイマの切り換えが可能、カウントオーバフロー時、内部リセット、外部信号または割り込みを発生させる機能などが備えられている。
フェーズルックトループ回路PLLは、例えばクロック発振器を内蔵し、クロック逓倍用のPLL回路として動作する回路となっている。
以上のように構成されるチップMFにおいて、これらの内部回路の相互間は、図７に示すように、内部アドレスバスBUSAIおよび上位および下位の内部データバスBUSDIにより接続され、さらにこれらの内部回路と外部接続端子I/Oとの間は周辺アドレスバスBUSAO、周辺データバスBUSDOおよび制御信号線SLにより接続されている。
内部アドレスバスBUSAIは、24ビットのバス幅とされ、プロセッサCPU、フラッシュメモリFlash、ランダムアクセスメモリ／キャッシュメモリRAM/Cache、データトランスファコントローラDTC、ダイレクトメモリアクセスコントローラDMAC、バスステートコントローラBSCのそれぞれの相互間に接続されている。
内部データバスBUSDIは、上位の16ビットのバスと下位の16ビットのバスとからなり、それぞれプロセッサCPU、フラッシュメモリFlash、ランダムアクセスメモリ／キャッシュメモリRAM/Cache、データトランスファコントローラDTC、ダイレクトメモリアクセスコントローラDMAC、バスステートコントローラBSCのそれぞれの相互間に接続され、上位の16ビットのバスと下位の16ビットのバスにより32ビットのデータ幅に対応できるようになっている。
周辺アドレスバスBUSAOは、24ビットのバス幅とされ、バスステートコントローラBSC、割り込みコントローラINTC、シリアルコミュニケーションインタフェースSCI、マルチファンクションタイマパルスユニットMTU、コンペアマッチタイマCMT、ウォッチドッグタイマWDTのそれぞれの内部回路と外部接続端子I/Oとの間に接続されている。
周辺データバスBUSDOは、16ビットのバス幅とされ、バスステートコントローラBSC、割り込みコントローラINTC、シリアルコミュニケーションインタフェースSCI、マルチファンクションタイマパルスユニットMTU、コンペアマッチタイマCMT、ウォッチドッグタイマWDTのそれぞれの内部回路と外部接続端子I/Oとの間に接続されている。
制御信号線SLは、データトランスファコントローラDTC、ダイレクトメモリアクセスコントローラDMAC、バスステートコントローラBSC、ユーザブレークコントローラUBC、割り込みコントローラINTC、シリアルコミュニケーションインタフェースSCI、マルチファンクションタイマパルスユニットMTU、コンペアマッチタイマCMT、A/DコンバータA/Dのそれぞれの内部回路の相互間と、これらの内部回路と外部接続端子I/Oとの間に接続されている。
このチップMFにおいては、外部接続端子I/Oとして、図８に示すような機能割り付けとなっており、98本の入出力端子、８本の入力端子となっている。それぞれの外部接続端子I/Oの機能については、図15〜図18に示すように、分類、記号、入出力、名称と対応させた端子機能例の一覧に示すとおりである。なお、112ピンのチップMFは、図10に示すような機能割り付けとなっており、74本の入出力端子、８本の入力端子となっている。
図11はチップADの内部構成例を示す機能ブロック図、図12はその端子機能例を示す説明図である。なお、チップADは144ピンの例を示している。
このチップADは、DRAMとASICとが形成され、随時書き込み／読み出し可能なメモリ機能とロジック回路による処理機能とを有する回路構成となっており、例えば図11に示すように、電源回路VS、複数のDRAMバンクBank、メインアンプMA、データ転送回路DT、ディジタル信号処理回路DSP、ロウアドレスバッファRAB、カラムアドレスバッファCAB、制御論理／タイミング発生回路CR/TGから構成されている。なお、このDRAMとしては、記憶保持動作が必要な随時書き込み／読み出し可能な、単なるダイナミックランダムアクセスメモリDRAM、クロックによる同期式のシンクロナスDRAM（SDRAM）、データ出力時間が長くできるエクステンディットデータアウトDRAM（EDO−DRAM）などがある。
電源回路VSは、外部から天元Vcc、接地Vssの電圧を入力として、複数のDRAMバンクBank、メインアンプMAに必要な電源を供給する回路である。
複数のDRAMバンクBankは、各バンクが独立に動作可能であり、各バンクは、例えばメモリセル、ワードデコーダ、カラムデコーダ、センスアンプ、タイミングジェネレータを含む。例えば、これらのDRAMバンクBankの容量は１バンク当たり256kビットである。
メインアンプMAは、複数のDRAMバンクBankと外部接続端子D0〜D31とのデータ入出力を行う回路である。例えば、各DRAMバンクBankとの間に、128本と多数のグローバルデータ線があり、それを通してデータのやり取りが行われる。
データ転送回路DTは、DRAMバンクBankおよびメインアンプMAなどからなるDRAMとディジタル信号処理回路DSPとの間のデータ転送パターンをリアルタイムに切り換える。例えば、隣接したデータのうちの一方を選択したり、データをクリアしたりすることが可能となっている。
ディジタル信号処理回路DSPは、画像、音声などのディジタル信号の処理を実行する回路であり、例えば画像処理の場合にはＺ比較による陰面を消去する処理、αブレンドによる透明感を与える処理などを実行する。また、シリアル出力ポートSD0〜SD23からデータをディスプレイなどの出力機器に出力する。このディジタル信号処理回路DSPとデータ転送回路DTとは制御信号C0〜C27によって制御される。
ロウアドレスバッファRABおよびカラムアドレスバッファCABは、外部アドレス信号入力端子A0〜A10からアドレス信号を取り込み、内部アドレス信号を生成して各DRAMバンクBankに供給する回路である。バーRASのタイミングロウアドレスで、バーCASL、バーCASH、バーCASHL、バーCASHHのタイミングでカラムアドレスを取り込む。
制御論理／タイミング発生回路CR/TGは、DRAMの動作に必要な各種タイミング信号を発生する回路である。入力されるバーCSはチップセレクト信号、バーRASはロウアドレスストローブ信号、バーCASL、バーCASH、バーCASHL、バーCASHHはカラムアドレスストローブ信号、RD/バーWRは読み出し／書き込み信号（高レベルなら読み出し、低レベルなら書き込みを示す）である。４つのカラムアドレスストローブ信号は、バイトコントロール（各バイト毎の読み出し／書き込み制御）を可能にするためであり、バーCASLが最下位のバイトD0〜D7、バーCASHが最下位から２番目のバイトD8〜D15、バーCASHLが最下位から３番目のバイトD16〜D23、バーCASHHが最上位のバイトD24〜D31用である。
以上のように構成されるチップADの内部回路において、複数のDRAMバンクBankとロウアドレスバッファRAB、カラムアドレスバッファCABとの相互間は内部アドレスバスBUSAIにより接続され、さらにロウアドレスバッファRAB、カラムアドレスバッファCABと外部接続端子I/Oとの間は周辺アドレスバスBUSAO、メインアンプMAと外部接続端子I/Oとの間は周辺データバスBUSDOによりそれぞれ接続されている。
また、データ転送回路DTとディジタル信号処理回路DSPとの相互間はアドレスバスおよびデータの内部バスBUSIにより接続され、さらにデータ転送回路DT、ディジタル信号処理回路DSPと外部接続端子I/Oとの間はデータおよび制御信号の周辺バスBUSOにより接続されている。
このチップADにおいては、外部接続端子として、図12に示すように、電源Vcc、接地Vssの電圧端子Vcc、Vss、アドレス端子A0〜A10、データ入出力端子D0〜D31、チップセレクト端子バーCS、ロウアドレスストローブ端子バーRAS、カラムアドレスストローブ端子バーCASL、バーCASH、バーCASHL、バーCASHH、読み出し／書き込み端子RD/バーWR、クロック端子CK、シリアルデータ出力端子SD0〜SD23、ASIC制御信号端子C0〜C27が設けられている。
図13はチップＤの内部構成例を示す機能ブロック図、図14はその端子機能例を示す説明図である。なお、チップＤは50ピンの例を示している。
このチップＤは、DRAMのみが形成され、随時書き込み／読み出し可能なメモリ機能を有する回路構成となっており、例えば図13に示すように、電源回路VS、複数のDRAMバンクBank、メインアンプMA、ロウアドレスバッファRAB、カラムアドレスバッファCAB、制御論理／タイミング発生回路CR/TGから構成されている。
このチップＤは、前記図11に示すチップADのデータ転送回路DTとディジタル信号処理回路DSPとのロジック回路が取り除かれたDRAMのみの回路構成となっており、従ってチップＤを構成する内部回路については前記チップADの内部回路と同じなので、ここでの機能的な説明は省略する。
このチップＤにおいては、外部接続端子として、図14に示すように、電源Vcc、接地Vssの電圧端子Vcc、Vss、アドレス端子A0〜A11、データ入出力端子DQ0〜DQ31、ロウアドレスストローブ端子バーRAS、カラムアドレスストローブ端子バーLCAS、バーUCAS、書き込みイネーブル端子バーWE、出力イネーブル端子バーOEが設けられている。
以上のような、チップMF、チップMFAと、１つまたは複数のチップAD、チップＤとの組み合わせにより構成される本実施の形態の半導体装置においては、特に本発明の一つの特徴として、チップMFまたはチップMFAの接続端子と、チップADまたはチップＤの接続端子とに互いに共通の信号端子は同一の外部接続端子に共通に割り当てている。以下に、同一の外部接続端子に共通に割り当てられている接続端子について詳細に説明する。
図19は、前記図７、図８に示した144ピンのチップMFと、前記図13、図14に示した50ピンの２つのチップＤとの接続例を示す接続図である。なお、図19においては、チップMFの接続端子とチップＤの接続端子とに共通の信号端子と外部接続端子との間の接続のみを示しており、実際にはチップMFにのみ独立の信号端子である接続端子も外部接続端子に接続されている。
この144ピンのチップMFと50ピンの２つのチップＤとの接続において、チップMFのアドレス端子A0〜A11は２つのチップＤのアドレス端子A0〜A11に接続されると共に同じ外部接続端子A0〜A11に接続され、チップMFのデータ入出力端子D0〜D31はそれぞれのチップＤのデータ入出力端子DQ0〜DQ15に分割して接続されると共に同じ外部接続端子D0〜D31に接続されている。
また、チップMFの電源端子Vcc、接地端子VssはそれぞれのチップＤの電源端子Vcc、接地端子Vssにそれぞれ接続されると共に同じ外部接続端子Vcc、Vssにそれぞれ接続されている。なお、この電圧端子は、実際にはチップMF、チップＤ、外部接続端子の複数の端子に割り当てられているので、それぞれが同じ端子同士で接続される。
さらに、制御信号については、チップMFのロウアドレスストローブ端子バーRASは２つのチップＤに共通に接続されると共に外部接続端子バーRASに接続され、チップMFのカラムアドレスストローブ端子バーCASL、バーCASHは一方のチップＤのカラムアドレスストローブ端子バーLCAS、バーUCASに接続されると共に外部接続端子バーCASL、バーCASHに接続され、チップMFのカラムアドレスストローブ端子バーCASHL、バーCASHHは他方のチップＤのカラムアドレスストローブ端子バーLCAS、バーUCASに接続されると共に外部接続端子バーCASHL、バーCASHHに接続されている。
また、チップMFの読み出し／書き込み端子RD/バーWRは２つのチップＤの書き込みイネーブル端子バーWEに共通に接続されると共に外部接続端子RD/バーWRに接続され、チップMFのチップセレクト端子バーCS3は２つのチップＤの出力イネーブル端子バーOEに共通に接続されると共に外部接続端子バーCS3に接続されている。
このように、チップMFとチップＤと外部接続端子との接続においては、チップＤの全ての接続端子がチップMFの接続端子と共通になってそれぞれ同一の外部接続端子に接続される。なお、このチップMFとチップＤとによる半導体装置においては、実際にはチップMFにのみ独立の信号端子である接続端子も存在するので、この独立の接続端子に接続される外部接続端子も外部と接続可能に設けられている。
図20は、前記図７、図８に示した144ピンのチップMFと、前記図11、図12に示した144ピンのチップADとの接続例を示す接続図である。なお、図20においても、前記図19と同様にチップMFの接続端子とチップADの接続端子とに共通の信号端子と外部接続端子との間の接続のみを示しており、実際にはチップMF、チップADにのみ独立の信号端子である接続端子も外部接続端子に接続されている。
この144ピンのチップMFと144ピンのチップADとの接続において、チップMFのアドレス端子A0〜A10はチップADのアドレス端子A0〜A10に接続されると共に同じ外部接続端子A0〜A10に接続され、チップMFのデータ入出力端子D0〜D31はチップADのデータ入出力端子D0〜D31に接続されると共に同じ外部接続端子D0〜D31に接続されている。
また、チップMFの電源端子Vcc、接地端子VssはチップＤの電源端子Vcc、接地端子Vssにそれぞれ接続されると共に同じ外部接続端子Vcc、Vssにそれぞれ接続されている。なお、この電圧端子は、実際にはチップMF、チップAD、外部接続端子の複数の端子に割り当てられているので、それぞれが同じ端子同士で接続される。
さらに、制御信号については、チップMFのロウアドレスストローブ端子バーRAS、カラムアドレスストローブ端子バーCASL、バーCASH、バーCASHL、バーCASHH、読み出し／書き込み端子RD/バーWR、チップセレクト端子バーCS3、クロック端子CKはチップADのロウアドレスストローブ端子バーRAS、カラムアドレスストローブ端子バーCASL、バーCASH、バーCASHL、バーCASHH、読み出し／書き込み端子RD/バーWR、チップセレクト端子バーCS3、クロック端子CKにそれぞれ接続されると共に、それぞれ同じ外部接続端子のロウアドレスストローブ端子バーRAS、カラムアドレスストローブ端子バーCASL、バーCASH、バーCASHL、バーCASHH、読み出し／書き込み端子RD/バーWR、チップセレクト端子バーCS3、クロック端子CKに接続されている。
このように、チップMFとチップADとによる半導体装置においては、実際にはチップADにのみ特有の信号であるシリアルデータ出力SD0〜SD23、ASIC制御信号端子C0〜C27が独立となる他、チップMFにのみ独立の信号端子である接続端子も存在するので、これらの独立の接続端子に接続される外部接続端子も外部と接続可能に設けられている。
なお、前記半導体装置において、チップAD、チップＤのDRAMをシンクロナスDRAMとする場合には、さらに半導体装置の内部で同期を取る必要があるので、この同期を取るための制御信号であるクロック信号が割り当てられているクロック端子も共通の接続端子として同一の外部接続端子に接続されることになる。
次に、本実施の形態の作用について、チップMF、チップMFAと、１つまたは複数のチップAD、チップＤとの組み合わせにより構成される半導体装置において、チップMF（チップMFA）のプロセッサCPUからチップAD（チップＤ）のDRAMに対する読み出し動作、書き込み動作、リフレッシュ動作の概要を説明する。
（１）読み出し動作
例えば、アドレスマルチプレクスではアドレス信号は時分割で入力するため、プロセッサCPUからのロウアドレスストローブ信号バーRASとカラムアドレスストローブ信号バーCASの２つの同期信号が必要である。バーFASが高レベル（Ｈ）の期間は、RAS系回路がプリチャージされる期間で、この間はチップ内部ではいかなるメモリ動作も行われない。一方、バーCASがＨの期間は、データ出力やバッファやデータ入力バッファなどのCAS系回路がプリチャージされる期間で、この間はチップADの外部との読み出し動作、書き込み動作は行われない。
バーRASが低レベル（Ｌ）になると、RAS系回路が活性化され、メモリ動作が始まる。続いて、バーCASがＬになると読み出し動作あるいは書き込み動作が始まり、チップADの外部のチップMFとのデータの授受が行われる。このようにチップADのDRAMでは、プリチャージ期間と活性期間が交互に繰り返される。通常、バーRASのサイクル時間がチップADのサイクル時間となる。
読み出し動作の指定は、書き込みイネーブル信号バーWEをバーCASの立ち下がり時点よりも前にＨにして、バーCASが立ち上がるまでそれを保持することによって行う。データがいったん出力されると、バーCASが立ち上がるまでデータを保持する。ここでアクセス時間には３種類あって、バーRASおよびバーCASの立ち下がり時点からデータ出力端子にデータが出力されるまでの時間を、それぞれバーRASアクセス時間、バーCASアクセス時間と呼び、カラムアドレスが確定された時点からデータが出力されるまでの時間をアドレスアクセス時間と呼ぶ。
（２）書き込み動作
アドレス信号とバーRAS、バーCASとの関係は、読み出し動作と同じなのでここでは説明を省略する。また、サイクル時間などのバーRAS、バーCASのタイミング規格も読み出し動作と同じである。ただし、バーWEをバーCASの立ち下がり時点よりも前にＬにすることによって書き込み動作を指定する。このサイクル中は、データ出力端子は高インピーダンス状態に保持される。なお、バーRASをＬのままの状態で、いったんチップADの外部のチップMFに読み出したデータをチップMFで変更し、再び同じメモリセルに書き込むというRead  Modify  Write動作の仕様もある。
（３）リフレッシュ動作
読み出し、書き込みといったランダムアクセス動作中に割り込んで行うリフレッシュ動作と、電池バックアップ期間中のようにチップADの内部の記憶情報を保持するためだけに行うリフレッシュ動作がある。前者はバーRAS  only  リフレッシュと、CBR（バーCAS  befor  バーRAS）リフレッシュが、また後者ではセルフリフレッシュが標準になっている。
例えば、バーRAS  only  リフレッシュは、読み出し動作、書き込み動作と同じタイミング規格のバーRASの１サイクル中に、１行（ワード線）の全メモリセルが同時にリフレッシュされる。ただし、バーCASをＨにしてチップADの外部のチップMFからリフレッシュアドレスを与えなければならない。
このリフレッシュの仕方には、集中リフレッシュと分散リフレッシュとがある。集中リフレッシュは、最小サイクルでリフレッシュを繰り返し、この期間はチップADの外部のチップMFからメモリアクセスはできないが、残りの期間はリフレッシュを割り込ませず、外部からメモリアクセスを受け付ける方法である。分散リフレッシュは、リフレッシュ動作の１サイクルを最大リフレッシュの期間中に等しく分散したものである。実際には分散リフレッシュが多用されるので、リフレッシュ動作の１サイクルが通常の読み出し・書き込み動作のサイクルに割り込んだタイミングとなる。
また、CBRリフレッシュは、バーCASをバーRASに先行させてＬにすることによって、リフレッシュ動作であることを内部で判定する。この判定パルスによって内部のリフレッシュアドレスカウンタからアドレスが発生し、ワード線が選ばれ、リフレッシュされる。従って、チップADの外部からアドレスを与える必要はない。
さらに、セルフリフレッシュは、通常のメモリサイクル終了後、CBRタイミングにしてバーRASのパルス幅を、例えば100μｓ以上に設定する。内部ではこの時間以上になると、リフレッシュアドレスカウンタとリフレッシュタイマを用いたリフレッシュ動作が始まり、バーRAS、バーCASがともにＬである限りセルフリフレッシュが続く。リフレッシュされる頻度が少ないほどチップADの消費電力は低くなるが、この頻度はチップADの内部の温度を検出するタイマによって自動的に調整される。なお、セルフリフレッシュから通常サイクルに移る場合には、バーRASのプリチャージ期間が必要である。
以上のようにして、チップMFのプロセッサCPUからチップADのDRAMに対する読み出し動作、書き込み動作、リフレッシュ動作が行われ、特にこのリフレッシュのセルフリフレッシュ動作時に、本発明の一つの特徴として、チップADの内部のロジック回路がリフレッシュ動作／アクセス動作を実行することができる回路構成となっている。以下に、セルフリフレッシュ動作時にリフレッシュ動作／アクセス動作が実行可能となることを詳細に説明する。
図21は、前記図11に示したチップADの内部機能例を概略的に示した概略構成図である。このチップADは、ダイナミックランダムアクセスメモリDRAM、メモリ内蔵ロジックLogic、DRAMアクセス制御回路DACとから構成されている。なお、図21におけるDRAM、メモリ内蔵ロジックLogic、DRAMアクセス制御回路DACは、それぞれ前記図11に示した複数のDRAMバンクBankおよびメインアンプMAなどによるDRAM部分と、データ転送回路DTおよびディジタル信号処理回路DSPによるASIC部分と、ロウアドレスバッファRABおよびカラムアドレスバッファCABなどによるアクセス制御部分とに対応している。また、入力バッファIBおよび出力バッファOBは、前記図11に示したメインアンプMAと外部接続端子D0〜D32とのデータ入出力を行う回路I/Oおよびディジタル信号処理回路DSPと接続される回路I/Oに対応している。
このチップADにおいては、チップセレクト信号バーCS、ロウアドレスストローブ信号バーRAS、カラムアドレスストローブ信号バーCASが制御信号端子、アドレス信号がアドレス端子を介してDRAMアクセス制御回路DACに入力され、またデータ信号がデータ入出力端子を介して入出力可能となっている。さらに、チップADの内部においては、DRAMとDRAMアクセス制御回路DACとの間はアドレスバスBUSAにより接続され、またDRAMとメモリ内蔵ロジックLogicとデータ入出力端子との間はデータバスBUSDにより接続されている。例えば、この内部のデータバスBUSDは、データ入出力端子が例えば８ビット対応であるのに対して、それよりも広い64ビットのバス幅となっている。
また、チップADの内部においては、メモリ内蔵ロジックLogicとDRAMアクセス制御回路DACとの間がアドレスバスおよび制御信号線により接続され、DRAMアクセス制御回路DACからメモリ内蔵ロジックLogicに対してセルフリフレッシュ動作の許可信号が出力され、メモリ内蔵ロジックLogicからDRAMアクセス制御回路DACに対して読み出し／書き込み信号R/W、アドレス信号が出力されている。なお、この読み出し／書き込み信号R/Wは、読み出し信号Ｒと書き込み信号Ｗとに分けて出力することも可能である。セルフリフレッシュ期間は、DRAMアクセス制御回路DACから、データ入出力禁止信号DISが入力バッファIBおよび出力バッファOBに出力される。データ入出力禁止信号DISによってセルフリフレッシュ期間中、入力バッファIBは、チップADの外部からのデータ入力を禁止し、さらに出力バッファ回路OBは、データバスBUSDのデータをチップADの外部に出力することを禁止する。
図22は、DRAMアクセス制御回路DACの詳細例を示す構成図である。このDRAMアクセス制御回路DACは、内部制御信号生成回路CSG、複数のセレクタ回路SCなどにより構成され、内部制御信号生成回路CSGに入力されるチップセレクト信号バーCS、ロウアドレスストローブ信号バーRAS、カラムアドレスストローブ信号バーCASに基づいて、アドレスを選択する制御信号などを生成すると共に、セルフリフレッシュ動作の許可信号を生成してメモリ内蔵ロジックLogicに対して出力する。
この許可信号を受けたメモリ内蔵ロジックLogicは、DRAMに対してアクセス可能となり、DRAMアクセス制御回路DACに対して読み出し／書き込み信号R/Wを出力して読み出し／書き込みの要求を行い、アドレス信号をDRAMアクセス制御回路DACに出力して任意のメモリセルを選択し、この選択されたメモリセルとメモリ内蔵ロジックLogicとの間でデータの読み出し／書き込みを行うことができる。なお、この読み出し／書き込みの要求は、読み出しの要求を行う場合に読み出し信号Ｒを出力し、書き込み要求を行う場合に書き込み信号Ｗを出力して行うことも可能である。
この内部制御信号生成回路CSGにより生成されたアドレスの制御信号は、チップADの外部のチップMFのプロセッサCPUからのアクセス動作と、チップADの内部のメモリ内蔵ロジックLogicからのアクセス動作とに対して、セレクタ回路SCを介して一方を選択してDRAMの任意のメモリセルを選択するアドレス制御信号として用いられる。
図23は、内部制御信号生成回路CSGによる動作モードの遷移状態例を示す説明図である。この動作モードは、通常のDRAMに対するアクセス動作モードと、DRAMのセルフリフレッシュ動作モードと、内部のメモリ内蔵ロジックLogicによるアクセス動作モードとに分けることができ、通常DRAMアクセス動作モードからセルフリフレッシュ動作モードへはメモリ内蔵ロジックLogicからの読み出し／書き込み信号R/Wによる読み出し／書き込みの要求なしに遷移し、通常DRAMアクセス動作モードへの復帰はリフレッシュを解除することにより行われる。
また、セルフリフレッシュ動作モードから内部アクセス動作モードへはメモリ内蔵ロジックLogicからの読み出し／書き込みの要求があった場合に遷移し、セルフリフレッシュ動作モードへの復帰は読み出し／書き込みの完了により行われる。同じく、通常DRAMアクセス動作モードから内部アクセス動作モードへはメモリ内蔵ロジックLogicからの読み出し／書き込みの要求があった場合に遷移し、通常DRAMアクセス動作モードへの復帰はリフレッシュを解除することにより行われる。
図24は、DRAMに対する内部制御信号生成回路CSGを含むDRAMアクセス制御回路DACの制御例を示す動作タイミング図である。このDRAMに対する動作制御においては、図24（ａ）に示すように、通常のDRAMアクセスを実行可能な通常DRAMアクセス期間と、この通常DRAMアクセス期間と通常DRAMアクセス期間との間の、DRAMのセルフリフレッシュを実行可能なDRAMセルフリフレッシュ期間とがある。このDRAMセルフリフレッシュ期間は、DRAMに対するチップMFからの通常のアクセス動作が行われていない期間である。
このDRAMセルフリフレッシュ期間には、クロック信号CKに同期して、ロウアドレスストローブ信号バーRAS、カラムアドレスストローブ信号バーCASに基づいて、セルフリフレッシュ動作の許可信号がメモリ内蔵ロジックLogicに対して出力され、このメモリ内蔵ロジックLogicからDRAMに対する制御信号R/Wによる読み出し／書き込みのためのアクセス動作の要求があった場合にのみリフレッシュ動作を解除し、DRAMに対するメモリ内蔵ロジックLogic（ディジタル信号処理回路DSP）からのアクセス動作を可能としている。
このセルフリフレッシュ期間におけるリフレッシュ動作／アクセス動作の実行は、例えば実際には図24（ｂ）に示すように、制御信号Ｒによる読み出し要求に従って読み出し動作を繰り返すことができると共に、この読み出しと読み出しとの間の期間にリフレッシュ動作を実行したり、制御信号Ｗによる書き込み要求に従って読み出し動作を繰り返すことができると共に、この書き込みと書き込みとの間の期間にリフレッシュ動作を実行したり、さらに制御信号Ｒによる読み出し要求と制御信号Ｗによる書き込み要求とに従って読み出し、書き込みのアクセス動作を繰り返すことができると共に、このアクセス動作の間の期間にリフレッシュ動作を実行することができる。
以上のようにして、チップMFのプロセッサCPUによるチップADのDRAMに対するセルフリフレッシュ動作時に、チップADのメモリ内蔵ロジックLogicがDRAMに対してアクセス動作が可能となり、メモリ内蔵ロジックLogicからの書き込み要求によりDRAMにデータの書き込みを行うことができ、まだ読み出し要求によりDRAMからデータの読み出しを行うことができる。
なお、このセルフリフレッシュ動作時におけるチップADのメモリ内蔵ロジックLogicによるDRAMに対するアクセス動作は、チップADに他のチップが接続される場合も同様であり、例えば前記のチップMFAや、単にCPUを含む他の半導体チップについても同様の効果が期待できる。すなわち、外部からチップADのDRAMに対するアクセス動作と、このDRAMのセルフリフレッシュ動作とが可能とされるパッケージ構造の半導体装置について適用することができる。
次に、本実施の形態のパッケージの具体的な構造を詳細に説明する。図25は本実施の形態のパッケージの全体斜視図、図26はこのパッケージの断面図である。
本実施の形態のパッケージは、マイクロコンピュータとフラッシュメモリとが形成された前記第１のチップMF（フラッシュメモリ搭載マイクロコンピュータ）を第１のTCP（Tape Carrier Package）1Aに封止すると共に、DRAMとASICとが形成された前記第２のチップAD（DRAMオンチップロジック）を第２のTCP1Bに封止し、これら２個のTCP1A、1Bを上下方向に重ね合わせて一体に接合した積層型TCP構造を有している。
第１のTCP1Aに封止された第１のチップMFは、テープキャリア2aの中央部に開孔されたデバイスホール3a内にその主面（素子形成面）を下に向けて配置されており、その主面の周辺部に形成されたバンプ電極４を介して、テープキャリア2aの一面に形成されたリード5aの一端（インナーリード部）と電気的に接続されている。チップMFの主面には、この主面に形成されたLSI（フラッシュメモリ搭載マイクロコンピュータ）を外部環境から保護するポッティング樹脂６が被着されている。
テープキャリア2aの一面に形成されたリード5aは、図27に示すようなパターンを有している。これらのリード5aの表面は、デバイスホール3a内に突出する一端部（インナーリード部）を除き、ソルダーレジスト７で被覆されている。各リード5aの他端は、テープキャリア2aの一面から他面に貫通するスルーホール8aと電気的に接続されている。これらのスルーホール8aは、テープキャリア2aの４辺に沿って２列に配置されており、それぞれのスルーホール8aの表面には、図26に示すように、この積層型TCPをプリント配線基板に実装する際の外部接続端子となる半田バンプ９が接合されている。
第２のTCP1Bは、上記第１のTCP1Aの上部に積層されている。TCP1AとTCP1Bは、両者の合わせ面に被着された接着剤10によって密に接合されている。このTCP1Bに封止された第２のチップADは、テープキャリア2bの中央部に開孔されたデバイスホール3b内にその主面を下に向けて配置されており、その主面の周辺部に形成されたバンプ電極４を介して、テープキャリア2bの一面に形成されたリード5bの一端（インナーリード部）と電気的に接続されている。チップADの主面には、この主面に形成されたLSI（DRAMオンチップロジック）を外部環境から保護するポッティング樹脂６が被着されている。
TCP1Bのテープキャリア2bの外径寸法は、TCP1Aのテープキャリア2aと同じである。テープキャリア2bのデバイスホール3bの寸法は、チップADの外径寸法がチップMFよりも小さいので、その分、テープキャリア2aのデバイスホール3aよりも小さくなっている。
テープキャリア2bの一面に形成されたリード4bは、図28に示すようなパターンを有している。各リード5bの他端は、テープキャリア2bの一面から多面に貫通するスルーホール8bと電気的に接続されている。これらのスルーホール8bは、前記テープキャリア2aのスルーホール8aと同じく、テープキャリア2bの４辺に沿って２列に配置されている。テープキャリア2aのスルーホール8aとテープキャリア2bのスルーホール8bはそれぞれ同数、かつ同一ピッチで形成されており、テープキャリア2a、2bを重ね合わせたときに向かい合ったスルーホール8a、8b同士が正確に重なり合うように配置されている。スルーホール8a、8bの内部には半田11が充填されており、この半田11を介して向かい合ったスルーホール8a、8b同士が電気的に接続されている。
本実施の形態の積層型TCPは、上記２つのチップMF、ADの共通する（すなわち同一機能を有する）接続端子（ピン）をテープキャリア2a、2bの同じ位置に配置されたスルーホール8a、8bを通じて電気的に接続し、スルーホール8aの一端に接合された前記半田バンプ９を介して外部（プリント配線基板）に共通に引き出す構造になっている。
図27には、チップMFに形成された接続端子の番号（１〜144）とテープキャリア2aに形成されたスルーホール8aの番号（１〜200）とが付してある。また、図28には、チップADに形成された接続端子の番号（１〜144）とテープキャリア2bに形成されたスルーホール8bの番号（１〜200）とが付してある。テープキャリア2a、2bの同じ位置に配置されたスルーホール8a、8bには、同じ番号が付してある。
チップMF、ADの接続端子とスルーホール8a、8bの割り付けの一例を表１に示す。表中、MFpin♯の欄の番号（１〜144）は、図27に示したチップMFの接続端子番号（１〜144）対応し、ADpin♯の欄の番号（１〜144）は、図28に示したチップADの接続端子番号（１〜144）に対応している。また、Via♯の欄の番号は、図27、図28に示したスルーホール8a、8bの番号（１〜200）のうち、チップMF、ADのいずれかまたは両者に共通の接続端子に割り付けられた番号である。
0003619523.tif 000002
図27、図28に示すように、チップMF、ADに共通の接続端子は、チップMF、ADのほぼ同じ位置に配置されている。これにより、テープキャリア2a、2bのリード5a、5bの引き回しが容易になり、リード長が短縮できるので、チップMF、ADのデータ転送を高速化することができる。また、必要なスルーホール8a、8bの数を最小限にすることができるので、テープキャリア2a、2bの外径寸法を縮小してパッケージサイズを小型化することができる。
特に限定はされないが、本実施の形態の積層型TCPを構成する各部材は、次のような材料および寸法で構成されている。
テープキャリア2a、2bは、厚さ75μｍのポリイミド樹脂フィルムで構成されている。リード5a、5bは厚さ18μｍのCu（銅）箔で構成され、それらの一端部（インナーリード部）の表面には、Au（金）またはSn（錫）のメッキが施されている。接着剤10はポリイミド樹脂で構成され、その膜厚は12μｍである。ソルダーレジスト７はエポキシ樹脂で構成され、その膜厚は20μｍである。外部接続端子である半田バンプ９とスルーホール8a、8b内の半田11は鉛（Pb）−錫（Sn）合金で構成されている。チップMFおよびチップADは厚さ50μｍの単結晶シリコンで構成されており、それらの主面を保護するポッティング樹脂６はエポキシ樹脂で構成されている。チップMFおよびチップADの主面に形成されたバンプ電極４はAuで構成され、その高さは20μｍである。すなわち、この積層型TCPは、チップMFとバンプ電極４の合計の厚さがテープキャリア2aの厚さよりも薄く、チップADとバンプ電極４の合計の厚さがテープキャリア2bの厚さよりも薄く構成されているので、半田バンプ９を除いた部分の積層方向の厚さが218μｍという超薄型のパッケージになっている。
次に、本実施の形態の積層型TCPの製造方法を図29〜図37を用いて説明する。なお、図29〜図33の（ａ）はTCP1Bの断面図、（ｂ）はTCP1Aの断面図である。
まず、図29に示すように、ポリイミド樹脂フィルムからなるテープキャリア2a、2bを用意し、それらを打ち抜いてテープキャリア2aにデバイスホール3aとスルーホール8aとを形成し、テープキャリア2bにデバイスホール3bとスルーホール8bとを形成する。なお、これらのテープキャリア2a、2bは、リールに巻かれた長尺のフィルムになっているが、図にはその一部分（TCP1A、1B各１個分）のみを示す。
次に、図30に示すように、テープキャリア2a、2bのそれぞれの一面にCu箔をラミネートした後、このCu箔をウェットエッチングしてテープキャリア2aにリード5aを形成し、テープキャリア2aにリード5bを形成する。また同時に、スルーホール8aの一端部にCu箔ホール12aを形成し、スルーホール8bの一端部にCu箔ホール12bを形成する。後の工程でスルーホール8a、8bの内部に充填する半田（11）とリード5a、5bとの接触面積を確保してスルーホール断線を防止するため、Cu箔ホール12aの径はスルーホール8aよりも小さくし、Cu箔ホール12bの径はスルーホール8bよりも小さくする。また、Cu箔はポリイミド樹脂製のテープキャリア2a、2bに比べて熱膨張係数が小さく、寸法安定性が高いので、Cu箔ホール12a、12bの径をスルーホール8a、8bよりも小さくしておくと、後の工程でスルーホール8a、8bを利用してテープキャリア2aとテープキャリア2bとを重ね合わす際の位置決めを高精度に行うことができる。
次に、図31に示すように、テープキャリア2aのデバイスホール3a内に突出するリード5aの一端部（インナーリード部）の表面と、テープキャリア2bのデバイスホール3b内に突出するリード5bの一端部（インナーリード部）の表面とに電解メッキ法でAuまたはSnのメッキを施した後、テープキャリア2aの下面にソルダーレジスト７を被着し、テープキャリア2bの下面に接着剤10を被着する。
次に、図32に示すように、チップMFの接続端子に形成しておいたバンプ電極４とテープキャリア2aのリード5aをギャグボンディング方式で一括して接続する。また、チップADの接続端子に形成しておいたバンプ電極４とテープキャリア2bのリード5bをギャングボンディング方式で一括して接続する。チップMFおよびチップADは、あらかじめウエハ状態で裏面を研磨した後、スピンエッチング法で厚さを50μｍまで薄くしておく。バンプ電極４は、スタッドバンプボンディング法を用い、ウエハプロセスの最終工程で形成する。リード5a、5bのインナーリード部にはAuまたはSnのメッキが施されているので、リード5aとバンプ電極４およびリード5bとバンプ電極４は、Au−Au接合またはAu−Sn共晶接合により接合される。リード5a、5bとバンプ電極４との接合は、ギャングボンディング方式に代えてシングルポイントボンディング方式で行ってもよい。
次に、図33に示すように、樹脂ポッティング用のディスペンサを使用してチップMFの主面およびテープキャリア2aとデバイスホール3aとの隙間にポッティング樹脂６を被着する。同様に、チップADの主面およびテープキャリア2bとデバイスホール3bとの隙間にポッティング樹脂６を被着する。
次に、切断金型を使用して長尺のテープキャリア2a、2bを個片化した後、個々のテープキャリア2a、2bをソケットに装着してエージング検査に付し、良品を選別する。テープキャリア2a、2bのエージングは、テープキャリア2a、2bの各一部に形成しておいたテスト用のパッドにソケットのピンを当てて行う。ここまでの工程で、チップMFを封止したTCP1AおよびチップADを封止したTCP1Bが略完成する。
次に、図34に示すように、向かい合ったスルーホール8a、8bの位置が正確に一致するようにテープキャリア2a、2bを重ね合わせて加熱圧着し、接着剤10で両者を接合することにより、TCP1A、1Bをワンパッケージ化する。前述したように、チップMFはテープキャリア2aよりも薄く、チップADはテープキャリア2aよりも薄いので、TCP1AとTCP1Bを密に接合することができる。スルーホール8aとスルーホール8bとの位置決めには、前述したCu箔ホール12a、12bを利用する。あるいは、テープキャリア2a、2bの各一部に形成しておいたテスト用のパッドを利用してもよい。
次に、図35に示すように、鉛（Pb）−錫（Sn）合金からなる半田ペーストをスルーホール8a、8bの内部にスクリーン印刷法で埋め込んだ後、この半田ペーストをリフローして半田11を形成する。
その後、テープキャリア2aのスルーホール8aの一端部に半田バンプ９を形成することにより、前記図１、図２に示す積層型TCPが完成する。半田バンプ９は、テープキャリア2aの半田バンプ形成面を上向きにした状態で、あらかじめ形成しておいた半田ボールをスルーホール8aの上に位置決めし、その後、この半田ボールをリフローして形成する。あるいは、ガラス基板の表面に並べた半田バンプをスルーホール8aの表面に転写して形成してもよい。半田バンプ９は、スルーホール8a、8bの内部に充填した半田11よりも低融点の鉛（Pb）−錫（Sn）合金で構成する。
このようにして製造された積層型TCPをプリント配線基板に実装するには、図36に示すように、上記半田バンプ９をプリント配線基板14の電極15上に位置決めし、その後、半田バンプ９をリフローすればよい。
本実施の形態の積層型TCPは、チップMF、ADから発生した熱が主に半田バンプ９を通じて基板に逃げるので、TCP1A、1Bを積層する場合は、発熱量がより多いチップを下側（基板に近い側）に配置する。上記の例では、フラッシュメモリ搭載マイクロコンピュータを形成したチップMFの方がDRAMオンチップロジックを形成したチップADに比べて機能ブロックの数が多く、発熱量も多いので、チップADの下側にチップMFが配置されている。また、接続端子数が多いチップを下側（基板側）に配置することにより、チップの接続端子と外部接続端子とを接続する配線の引き回しが容易になる。
また、このように発熱量が大きい、システムオンチップ化を図った積層型モジュールにおいては、チップADに形成されるDRAMのメモリセルは、積層型キャパシタ（STC）構造を採用することが好ましい。積層型キャパシタ構造は、プレーナ型キャパシタ構造に比べて熱的リーク電流が少なく、熱的信頼性が高いからである。さらに、積層型キャパシタ構造は、リフレッシュサイクルを長くすることができるので、発熱量を抑えることも可能である。
チップの発熱量が非常に多い場合は、図37に示すように、積層型TCPの上部にAlのような熱伝導率の高い金属で構成した放熱フィン16を取り付けてもよい。この場合は、チップADの上部（放射フィン16に近い側）に発熱量が多いチップMFを配置する。
次に、本発明のパッケージの他の実施の形態について説明する。
前述した製造方法では、TCP1AとTCP1Bを重ね合わせた後、向かい合ったスルーホール8a、8bの内部に半田11を埋め込んだ（図34、35参照）が、次のような方法でTCP1A、1Bをワンパッケージ化してもよい。
まず、図38に示すように、前述した方法に従ってTCP1AとTCP1Bを個別に形成する。次に、図39に示すように、TCP1Aのスルーホール8aの内部に半田ペースト11pを埋め込み、TCP1Bのスルーホール8bの内部に半田ペースト11pを埋め込む。半田ペースト11pの埋め込みには、スクリーン印刷法を用いる。
次に、図40に示すように、テープキャリア2a、2bを重ね合わせて加熱圧着し、接着剤10で両者を接合すると共に、半田ペースト11pをリフローしてスルーホール8a、8bの内部に半田11を形成する。その後の工程は、前記の製造方法と同じである。
この製造方法は、TCP1AとTCP1Bが半田ペースト11pの粘着力で仮付けされるため、重ね合わせたTCP1A、1Bを加熱炉などに搬送して両者を加熱圧着するまでの間、向かい合ったスルーホール8a、8bの位置ずれを防止することができる。
スルーホール8a、8bの他の形成方法として、テープキャリア2a、2bを重ね合わせてTCP1A、1Bをワンパッケージ化した後、ドリルを使ってテープキャリア2a、2bに孔を形成し、次いで孔の内部に無電解メッキ法で導電層を形成してもよい。
また、チップMF、ADの封止は、前記のポッティング方式に代えてトランスファモールド方式で行うこともできる。この場合は、まず図41に示すように、前述した方法に従ってチップMFのバンプ電解４とテープキャリア2aのリード5aを電気的に接続し、チップADのバンプ電極４とテープキャリア2bのリード5bを電気的に接続する。
次に、図42に示すように、チップMF、ADをモールド樹脂17で封止する。チップMF、ADを封止するには、テープキャリア2a、2bをそれぞれモールド金型に装着し、複数個のチップMF、ADをそれぞれ多連で一括して封止する。モールド樹脂17には、エポキシ系の樹脂を使用する。
図示の例では、チップMF、ADの全面をモールド樹脂17で被覆しているが、チップMF、ADの裏面をモールド樹脂17から露出させる構造にしてもよい。その場合、通常のトランスファモールド方式ではなく、シート状に加工した樹脂をテープキャリア2a、2bの上面に当てて加熱圧着することにより、チップMF、ADの主面および側面に樹脂を流し込むこともできる。ただし、この方式では、テープキャリア2a、2bの上面から樹脂がはみ出すことがないよう、樹脂の流し込み量を高精度に制御する必要がある。
なお、本発明のパッケージは、チップMF、ADを封止するモールド樹脂17の厚みが極めて薄いので、チップMF、ADの裏面をモールド樹脂17から露出させる場合や、チップMF、ADの全面をモールド樹脂17で被覆する構造で、チップMF、ADの主面と裏面とでモールド樹脂17の厚さに偏りがある場合には、チップMF、ADとモールド樹脂17の熱膨張係数に差があるとTCP1A、1Bに反りが発生し、チップクラックや基板実装時の接続不良を引き起こす。従って、モールド樹脂17は熱膨張係数が低く、チップMF、ADの熱膨張係数に近い材料を選定する必要がある。
次に、切断金型を使用してテープキャリア2a、2bを個片化し、個々のTCP1A、1Bをエージング検査に付して良品を選別した後、図43に示すように、向かい合ったスルーホール8a、8bの位置が正確に一致するようにテープキャリア2a、2bを重ね合わせて加熱圧着し、接着剤10で両者を接合する。その後、前述した方法に従ってスルーホール8a、8bの内部に半田11を形成し、さらにテープキャリア2aのスルーホール8aの一端部に半田バンプ９を形成することにより、積層型TCPが完成する。あるいは、図44に示すように、TCP1Aのスルーホール8aの内部とTCP1Bのスルーホール8bの内部にそれぞれ半田11を充填した後にTCP1A、1Bを積層してワンパッケージ化してもよい。
チップMFとチップADは、両者を同時に一括してモールド樹脂17で封止してもよい。この場合は、まず図45に示すように、前述した方法に従ってチップMFのバンプ電極４とテープキャリア2aのリード5aを電気的に接続し、チップADのバンプ電極４とテープキャリア2bのリード5bを電気的に接続した後、テープキャリア2a、2bを重ね合わせて加熱圧着し、接着剤10で両者を接合する。次に、図46に示すように、チップMF、ADをモールド樹脂17で同時に封止した後、図47に示すように、前述した方法に従ってスルーホール8a、8bの内部に半田11を形成し、さらにテープキャリア2aのスルーホール8aの一端部に半田バンプ９を形成する。
チップMF、ADをモールド樹脂17で封止する上記の方式によれば、チップMF、ADをポッティング樹脂６で封止する方式に比べて、封止部の外径寸法精度が向上するため、寸法安定性の高い均一な形状の積層型TCPを製造することができる。また、複数個のチップMF、ADを多連で一括して封止することにより、封止時間を短縮することができる。さらに、モールド樹脂17の厚みをテープキャリア2a、2bと同じにすることにより、TCP1AとTCP1Bの間に隙間ができないので、TCP1AとTCP1Bの間に水分が溜まるなどの不具合を防止することができ、信頼性の高い積層型TCPを製造することができる。
本発明の積層型TCPは、半田バンプ９で外部接続端子を構成する方式に代えて、リード5a、5bで外部接続端子を構成することもできる。この積層型TCPの製造方法を図48〜図53を用いて説明する。
まず、図48に示すように、ポリイミド樹脂フィルムからなるテープキャリア2a、2bを打ち抜いてテープキャリア2aにデバイスホール3aを形成し、テープキャリア2bにデバイスホール3bを形成する。これらのテープキャリア2a、2bには、前記のようなスルーホール8a、8bは形成しない。
次に、図49に示すように、前述した方法に従ってテープキャリア2aにリード5aを形成すると共に、テープキャリア2bにリード5bを形成し、それらの一端部（インナーリード部）の表面にAuまたはSnのメッキを施した後、テープキャリア2aの一面にソルダーレジスト７を被着し、テープキャリア2bの一面に接着剤10を被着する。リード5a、5bは、それらの他端部（アウターリード部）が外部接続端子として利用できるような長さに形成する。
次に、図50に示すように、前述した方法に従ってチップMFのバンプ電極４とテープキャリア2aのリード5aを電気的に接続し、チップADのバンプ電極４とテープキャリア2bのリード5bを電気的に接続した後、チップMF、ADをポッティング樹脂６で封止する。続いて、テープキャリア2a、2bを個片化し、個々のTCP1A、1Bをエージング検査に付して良品を選別する。
次に、図51に示すように、前述した方法に従ってテープキャリア2a、2bを重ね合わせて接合することにより、TCP1A、1Bをワンパッケージ化した後、図52に示すように、リード5a、5bの他端部（アウターリード部）を支持しているテープキャリア2a、2bを切断除去する。
次に、リード5a、5bの他端部（アウターリード部）の表面に半田メッキを施した後、図53に示すように、リード5a、5bの他端部（アウターリード部）をリード成形金型を使ってガルウィング状に成形する。リード5a、5bは、同じ金型を使って同時に成形する。
このようにして製造された積層型TCPをプリント配線基板に実装するには、図54に示すように、上記リード5a、5bの他端部（アウターリード部）をプリント配線基板14の電極15上に重ね合わせた後、半田メッキをリフローする。その際、２つのチップMF、ADの共通する接続端子に接続されたリード5a、5bは、プリント配線基板14の同じ電極15に接続する。すなわち、この積層型TCPは、２つのチップMF、ADの共通する接続端子をリード5a、5bを通じて電気的に接続し、このリード5a、5bを介して外部（プリント配線基板）に共通に引き出す構造になっている。
図示の積層型TCPは、チップMF、ADの主面を上に向けて配置しているが、下に向けて配置してもよい。また、チップMF、ADをポッティング樹脂６で封止しているが、図55に示すように、チップMF、ADをモールド樹脂17で封止してもよい。
外部接続端子をリード5a、5bで構成する上記の積層型TCPによれば、外部接続端子を半田バンプ９で構成する前記の積層型TCPに比べて、製造工程を簡略化することができるので、積層型TCPの製造コストを低減することができる。また、テープキャリア2a、2bにスルーホール5a、5bを設けなくともよいので、リード5a、5bの引き回しが容易になると共に、テープキャリア2a、2bの製造コストを低減することもできる。
さらに、テープキャリア2aのリード5aとテープキャリア2bのリード5bを同じ金型で同時に成形することにより、外部接続端子の形成に要する時間を短縮することができる。また、リード5a、5bの他端部（アウターリード部）をプリント配線基板14の電極15上に重ね合わせて接続することにより、プリント配線基板14の表面に占める電極15の面積を小さくすることができると共に、積層型TCPの実装（リード5a、5bと電極15の接続）を１回で行うことができる。
外部接続端子を構成する上記リード5a、5bは、２つの金型を使って個別に成形してもよい。この場合も、図56（チップMF、ADをポッティング樹脂６で封止した構造）および図57（チップMF、ADをモールド樹脂17で封止した構造）に示すように、２つのチップMF、ADの共通する接続端子に接続されたリード5a、5bをプリント配線基板14の同じ電極15に接続する。
図58に示す積層型TCPは、下層のTCP1Aに形成したリード5aの他端部（アウターリード部）をガルウィング状に成形して外部接続端子を構成し、TCP1AとTCP1Bとの電気的な接続は、テープキャリア2a、2bに形成したスルーホール8a、8bの内部に埋め込んだ半田11を通じて行っている。
ガルウィング状に成形したリードで外部接続端子を構成する上記の構造は、積層型TCPとプリント配線基板との熱膨張係数差に起因して両者の接続部に加わる応力がフレキシブルなリードの変形によって吸収・緩和されるため、半田バンプで外部接続端子を構成する構造に比べて、基板との接続信頼性が高い。
本発明のパッケージは、図59に示すように、TCP1AとTCP1Bをワンパッケージ化せず、個別にプリント配線基板14に実装することもできる。この場合は、TCP1A、1Bをワンパッケージ化した積層型TCPに比べて実装密度は低下するが、TCP1A、1Bを積層してワンパッケージ化する工程が不要となるので、パッケージの製造コストを低減することができる。
本発明の積層型TCPは、半田バンプ９やリード5a、5bで外部接続端子を構成する方式に代えて、図60に示すように、PGA（Pin Grid Array）型パッケージで使用されるピン18で外部接続端子を構成することもできる。ピン18の表面にはSn（錫）などのメッキが施され、スルーホール8a、8bの内部においてリード5aおよび／またはリード5bと電気的に接続される。
また、本発明の積層型TCPは、異方導電性フィルムを使ってチップMFとリード5aおよびチップADとリード5bを接続することもできる。
異方導電性フィルムを使って積層型TCPを製造するには、まず、図61に示すように、前述した方法に従ってテープキャリア2aにデバイスホール3a、スルーホール8aおよびリード5aを形成し、テープキャリア2bにデバイスホール3b、スルーホール8aおよびリード5bを形成した後、テープキャリア2aの一面にソルダーレジスト７を被着し、テープキャリア2bの一面に接着剤10を被着する。
次に、図62に示すように、あらかじめテープキャリア2aのデバイスホール3aとほぼ同じ寸法に裁断しておいた異方導電性フィルム19aをデバイスホール3aの内部に突出するリード5aの一端部（インナーリード部）の上に位置決めする。同様に、あらかじめテープキャリア2bのデバイスホール3bとほぼ同じ寸法に裁断しておいた異方導電性フィルムを19bをデバイスホール3bの内部に突出するリード5bの一端部（インナーリード部）の上に位置決めする。
次に、図63に示すように、バンプ電極４が形成されたチップMFの主面を下向きにして異方導電性フィルム19aの上に位置決めした後、異方導電性フィルム19aを加熱加圧することにより、異方導電性フィルム19a中の導電粒子を介してバンプ電極４とリード5aを電気的に接続する。同様に、バンプ電極４が形成されたチップADの主面を下向きにして異方導電性フィルム19bの上に位置決めした後、異方導電性フィルム19bを加熱加圧することにより、異方導電性フィルム19b中の導電粒子を介してバンプ電極４とリード5bを電気的に接続する。続いて、テープキャリア2a、2bを個片化し、個々のTCP1A、1Bをエージング検査に付して良品を選別する。
次に、図64に示すように、前述した方法に従ってテープキャリア2a、2bを重ね合わせてTCP1A、1Bをワンパッケージ化した後、図65に示すように、スルーホール8a、8bの内部に半田11を充填し、さらにスルーホール8aの一端部に半田バンプ９を形成する。
上述した本発明の各種積層型TCPは、チップMFとチップADを組み合わせる場合だけでなく、前述したチップMFA＋チップＤ、チップMFA＋チップAD、チップMF＋チップＤなどの構成例にも適用できることは勿論である。また、本発明の積層型TCPは、３個以上のチップを積層する場合にも適用することができる。
図66に示す積層型TCPは、マイクロコンピュータとフラッシュメモリを形成したチップMFをTCP1Aに封止すると共に、DRAMのみを形成した２個のチップD1、D2を２個のTCP1C、TCP1Dに封止し、これら３個のTCP1A、1C、1Dを上下方向に重ね合わせて一体に接合した積層型TCP構造を有している。
最下層のTCP1Aに封止されたチップMFは、テープキャリア2aのデバイスホール3a内にその主面（素子形成面）を上に向けて配置されており、その主面の周辺部に形成されたバンプ電極４を介して、テープキャリア2aの一面に形成されたリード5aの一端（インナーリード部）と電気的に接続されている。チップMFは、モールド樹脂17で封止されている。テープキャリア2aの一面に形成されたリード5aは、図67に示すようなパターンを有している。
TCP1Aの上部には、チップD1を封止したTCP1Cが積層されており、さらにその上部にはチップD2を封止したTCP1Dが積層されている。TCP1Cに封止されたチップD1は、テープキャリア2cの中央部に開孔されたデバイスホール3c内にその主面を上に向けて配置されており、その主面の中央部に形成されたバンプ電極４を介して、テープキャリア2cの一面に形成されたリード5cの一端（インナーリード部）と電気的に接続されている。同様に、TCP1Dに封止されたチップD2は、テープキャリア2dの中央部に開孔されたデバイスホール3d内にその主面を上に向けて配置されており、その主面の中央部に形成されたバンプ電極４を介して、テープキャリア2dの一面に形成されたリード5dの一端（インナーリード部）と電気的に接続されている。これらのチップD1、D2もモールド樹脂17で封止されている。テープキャリア2cの一面に形成されたリード5cは、図68に示すようなパターンを有しており、テープキャリア2dの一面に形成されたリード5dは、図69に示すようなパターンを有している。
この積層型TCPは、上記３つのチップMF、D1、D2の共通する（すなわち同一機能を有する）接続端子（ピン）をテープキャリア2a、2c、2dの同じ位置に配置されたスルーホール8a、8c、8dを通じて電気的に接続し、テープキャリア2aに形成されたリード5aの他端部（アウターリード部）を通じて外部（プリント配線基板）に共通に引き出す構造になっている。外部接続端子は、リードの他、前述した半田バンプやピンなどで構成できることは勿論である。
図67には、チップMFに形成された接続端子の番号（１〜144）とテープキャリア2aに形成されたスルーホール8aの番号（１〜144）とが付してある。また、図68には、チップD1に形成された接続端子の番号（１〜46）とテープキャリア2cに形成されたスルーホール8cの番号（１〜144）とが付してあり、図69には、チップD2に形成された接続端子の番号（１〜46）とテープキャリア2dに形成されたスルーホール8dの番号（１〜144）とが付してある。テープキャリア2a、2c、2dの同じ位置に配置されたスルーホール8a、8c、8dには、同じ番号が付してある。
チップD1、D2の面積がいずれもチップMFの面積の半分以下である場合は、図70に示すように、チップD1、D2を横に並べて配置し、チップD1、D2の共通する接続端子を共通のリード5eで接続することができる。このようにすると、２個のチップMF、ADを搭載した前記の積層型TCPと同様、超薄型のパッケージを実現することができる。
本発明のパッケージは、上記した構造に限定されるものではなく、その細部に種々の設計変更を加えることができる。例えば図71に示すように、TCP1Aに封止されたチップMFとテープキャリア2aに形成されたリード5aをAuのワイヤ20で電気的に接続する構造を採用することもできる。
また、積層型TCP構造以外にも、例えば図72に示すように、チップMFとチップADをワンパッケージ化せず、個別にQFP（Quad Flat package）型のパッケージに封止してプリント配線基板14に実装することもできる。
本発明のハッケージは、マルチメディア機器、情報家電などの機器、システム、例えば図73に示すようなカーナビゲーションシステム、図74に示すようなCD−ROM（Compact Disk ROM）駆動装置、図75に示すようなゲーム機器、図76に示すようなPDA（Personal Digital Assistance）、図77に示すような移動体通信機器などに用いられ、以下において、それぞれの概要を説明する。
図73は、カーナビゲーションシステムの内部構成例を示す機能ブロック図である。このカーナビゲーションシステムは、制御部と、この制御部に接続された表示部、GPSおよびCD−ROMとから構成されている。制御部は、メインCPU、プログラムEPROM（4M）、ワークRAM（SRAM:1M）、I/O制御回路、ARTOP、画像用RAM（DRAM:4M）、CG（Computer Graphics）用ROM（マスクROM:4M）、ゲートアレイなどからなり、また表示部はスレーブマイクロコンピュータ、TFTなどから構成されている。
このカーナビゲーションシステムにおいて、制御部のメインCPUは、プログラムEPROMに格納されている制御プログラムに従って制御する。まず、制御部は、衛星と地上局との間で車の位置を測定するGPSによる位置情報と、CD−ROMに格納されている地図情報とをI/O制御回路、ゲートアレイを介してそれぞれ入力し、これらの情報をワークRAMに格納する。
そして、CG用ROMに格納されている処理プログラムに従い、ワークRAMに格納されている位置情報と地図情報とに基づいて車の位置を地図上に配置する処理などをARTOPにより行い、この画像情報を画像用RAMに格納する。その後、画像用RAMに格納されている画像情報を表示部に渡し、表示部においては、スレーブマイクロコンピュータの制御に基づいてTFTによる画面上に画像情報を表示させることにより、車の位置が地図上に配置された画像を表示させることができる。
このカーナビゲーションシステムにおいては、メインCPUをプロセッサ、プログラムEPROMをフラッシュメモリ、ARTOPなどをASICによるロジック回路で構成することにより、このブロック部分に本実施の形態のチップMFAを使用し、また画像用RAMをDRAM、ゲートアレイをASICによるロジック回路で構成することにより、このブロック部分に本実施の形態のチップADを使用することができる。また単に、メインCPU、プログラムEPROMの部分にチップMF、画像用RAMの部分にチップＤを使用することなどもできる。
図74は、CD−ROM駆動装置の内部構成例を示す機能ブロック図である。このCD−ROM駆動装置は、フラッシュメモリを含むマイクロコンピュータと、このマイクロコンピュータに双方向で接続されたプリサーボ回路、信号処理回路、ROMデコーダ、ホストI/Fと、プリサーボ回路、信号処理回路にそれぞれ双方向で接続されたピックアップ、SRAMと、ROMデコーダに接続されたD/Aと、ホストI/Fに接続されたバッファRAMとなどから構成されている。
また、信号処理回路にはCD−ROMを駆動するモータＭが接続され、またCD−ROMの信号はピックアップにより読み取られる。このモータの回転はプリサーボ回路、信号処理回路の信号により制御される。さらに、D/Aにはスピーカが接続されている。また、このCD−ROM駆動装置はホストI/Fを介してホストコンピュータに接続されるようになっている。
このCD−ROM駆動装置においては、マイクロコンピュータの制御に基づいて、CD−ROMの信号をピックアップにより読み取り、この読み取り情報の処理を信号処理回路により行い、この処理された情報をSRAMに格納する。さらに、SRAMに格納されている情報をROMデコーダによりデコードして、D/Aを介してアナログ信号に変換した後にスピーカから出力することができると共に、バッファRAMに一時的に格納した後にホストI/Fを介してホストコンピュータに出力することができる。
このCD−ROM駆動装置においては、フラッシュメモリを含むマイクロコンピュータ、信号処理回路などのブロック部分に本実施の形態のチップMFAを使用し、またバッファRAM、ホストI/Fのブロック部分に本実施の形態のチップADを使用することができる。また単に、フラッシュメモリを含むマイクロコンピュータの部分にチップMF、バッファRAMの部分にチップＤを使用することなどもできる。
図75は、ゲーム機器の内部構成例を示す機能ブロック図である。このゲーム機器は、本体制御部と、本体制御部に接続されたスピーカ、CD−ROM、ROMカセット、CRTが接続された表示RAM（SDRAM:4M）、バッファRAM（DRAM:4M）およびキーボードとから構成されている。本体制御部は、メインCPU、システムROM（マスクROM:16M）、DRAM（SDRAM:4M）、RAM（SRAM:256k）、サウンドプロセッサ、グラフィックプロセッサ、画像圧縮プロセッサ、I/O制御回路などから構成されている。
このゲーム機器において、本体制御部のメインCPUは、システムROMに格納されている制御プログラムに従って制御する。CD−ROM、ROMカセットに格納されている画像・音声情報と、キーボードからの指示情報とをI/O制御回路を介してそれぞれ入力し、これらの情報をDRAM、RAMに格納する。
そして、DRAM、RAMに格納されている情報をサウンドプロセッサ、グラフィックプロセッサを用いてそれぞれオーディオ、ビデオ信号に処理して、オーディオ信号はスピーカーから音声として出力し、またビデオ信号は表示RAMに一時的に格納した後にCRTの画面上に画像として表示させることができる。この際に、ビデオ信号は画像圧縮プロセッサにより情報量が圧縮されてバッファRAMに格納されて用いられる。
このゲーム機器においては、メインCPU、システムROM、サウンドプロセッサ、グラフィックプロセッサなどのブロック部分に本実施の形態のチップMFAを使用し、またDRAM、画像圧縮プロセッサなどのブロック部分に本実施の形態のチップADを使用することができる。また単に、メインCPU、システムROMの部分にチップMF、DRAM、RAM、バッファRAMなどの部分にチップＤを使用することなどもできる。
図76は、PDAの内部構成例を示す機能ブロック図である。このPDAは、グラフィック制御回路、手書き入力回路、メモリ制御回路、セキュリティ管理回路、通信制御回路からなるフラッシュメモリを含むマイクロコンピュータと、このマイクロコンピュータのグラフィック制御回路に接続されたLCD、手書き入力回路に接続されたA/Dを介したディジタイザ、メモリ制御回路に接続されたシステムメモリ（マスクROM:16M）、セキュリティ管理回路に接続されたICカード、通信制御回路に接続されたIR−IF、RS−232C、PCMCIA制御回路を介したPCMCIAカードとから構成されている。このマイクロコンピュータは、通信制御回路からネットワークを介してPHS、GSM、ADCなどに接続されるようになっている。
このPDAにおいては、システムメモリに格納されている制御プログラムに従ってメモリ制御回路により制御し、ディジタイザを用いて書かれた情報をA/Dによりディジタル信号に変換した後、手書き入力回路に格納する。この手書き入力回路に格納されている情報は、グラフィック制御回路を用いて信号処理した後にLCDの画面上に表示させることができる。他に、外部との通信情報、セキュリティ管理情報などもグラフィック制御回路を介してLCDの画面上に表示させることができる。
さらに、PHS、GSM、ADCなどとの通信は、ネットワークを介して通信制御回路の制御により行うことができ、またIR−IF、RS−232C、PCMCIA制御回路を介したPCMCIAカードなどからの情報もマイクロコンピュータに取り込むことができる。また、ICカードの情報は、セキュリティ管理回路によるセキュリティ管理のために用いられる。
このPDAにおいては、グラフィック制御回路、手書き入力回路、メモリ制御回路、セキュリティ管理回路、通信制御回路からなるフラッシュメモリを含むマイクロコンピュータのブロック部分に本実施の形態のチップMFAを使用することができる。また単に、グラフィック制御回路、手書き入力回路などの部分にチップＤを使用することなどもできる。
図77は、移動体通信機器の内部構成例を示す機能ブロック図である。この移動体通信機器は、フラッシュメモリを含むCPUと、このCPUに接続されたCHコーデック、LCDコントローラ／ドライバ、ICカードと、CHコーデックに接続され、モデムを介して接続されたRF/IF、スピーチコーデックと、LCDコントローラ／ドライバに接続されたLCDとから構成され、RF/IFにはアンテナ、スピーチコーデックにはスピーカ、マイクがそれぞれ接続されている。
この移動体通信機器において、CPUのフラッシュメモリに格納されているプログラムにより制御し、信号の受信時には、アンテナからの信号をRF/IFを介して受信して、モデムを用いて変調する。そして、変調した信号をCHコーデック、スピーチコーデックを用いて音声信号に変換し、スピーカから音声として出力することができる。
また、信号の送信時には、受信時とは逆に、マイクからの音声信号をスピーチコーデック、CHコーデックを用いて変換し、モデムを用いて復調した後に、RF/IFを介してアンテナから送信することができる。
この移動体通信機器においては、CPU、CHコーデックなどのブロック部分に本実施の形態のチップMFAを使用し、またLCDコントローラ／ドライバなどの部分に本実施の形態のチップADを使用することができる。また単に、CPUの部分にチップMFを使用することなどもできる。
以上のように、本実施の形態のチップMF、チップMFA、チップAD、チップＤなどの組み合わせにより構成される半導体装置は、カーナビゲーションシステム、CD−ROM駆動装置、ゲーム機器、PDA、移動体通信機器などのマルチメディア機器、情報家電などの機器、システムなどに広く適用することができる。
従って、本発明によれば、以下のような効果を得ることができる。
（１）回路的なコスト面においては、CPUおよびフラッシュメモリなどによるチップMFとDRAMによるチップＤとの２種類のチップをワンパッケージ化したパッケージ構造とすることで、外部接続端子数の低減、２種類のチップのワンパッケージ化による実装面積の縮小を図り、半導体装置のコストダウンを図ることができる。さらに、この半導体装置を用いた機器、システムなどにおける低コスト化も可能となる。
（２）チップMF、チップＤのそれぞれにASICなどのロジック回路を内蔵するチップMFA、チップADとする場合、DRAMをシンクロナスDRAMとする場合には、さらに外部接続端子を共通にすることができるので、より一層、外部接続端子数を低減してコストダウンを図ることができる。
（３）回路的な動作面においては、DRAMとASICなどのロジック回路とが搭載されたチップADとすることで、ウェイト制御を不要にして、外部からみたDRAMのセルフリフレッシュ期間にロジック回路からDRAMに対するアクセス動作を行うことができるので、外部とチップADとの間のデータ転送の高速化を実現することができる。
特に、CPU自身が時間をコントロールして１クロックサイクルを実現することにより、ウェイト信号のやり取りをしないで済むので、高速アクセスを行うことができる。さらに、この半導体装置を用いた機器、システムなどにおける処理の高速化も可能となる。
（４）DRAMとロジック回路とが搭載されたチップADと、CPUとフラッシュメモリとなどが搭載されたチップMF、チップMFAとの２種類のチップをワンパッケージ化したパッケージ構造においても、CPUから見たDRAMのセルフリフレッシュ期間にロジック回路からDRAMに対するアクセス動作が可能になるので、チップADとチップMF、チップMFAとの間のデータ転送の高速化を実現することができる。
（５）ウェイト信号のやり取りをするウェイト制御が不要となるので、処理のタイミング自身をCPUからコントロールすることができる、すなわち処理をするタイミング自身をCPUのプログラムの中で分かるので、半導体装置のプログラム作成を容易にすることができる。
（６）汎用のDRAMインタフェースを使用することにより、DRAMとロジック回路とが搭載されたチップADと、CPUとフラッシュメモリとなどが搭載されたチップMF、チップMFAとを高速動作可能に直結することができる。
（７）電源レベルの異なるDRAM、ロジック、フラッシュメモリなどを２以上のチップに分けて形成することにより、プロセス上の負担が低減されるため、これらをワンチップに混載して形成する場合に比べてチップの製造コストを大幅に低減することができる。
（８）CPUおよびフラッシュメモリなどによるチップMFとDRAMによるチップＤとの２種類のチップを超薄型の積層パッケージに搭載してワンパッケージ化したことにより、チップの実装面積を大幅に縮小することができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
産業上の利用可能性
以上のように、本発明にかかる半導体装置は、MCM的なアプローチから、CPUを含むマイクロコンピュータにフラッシュメモリ、さらにASICなどのロジック回路を形成した第１のチップと、DRAM、さらにASICなどのロジック回路を形成した１つまたは複数の第２のチップとなどの複数種類の半導体チップを互いに信号の入出力が可能に同一のパッケージの内部に収納したパッケージ構造において、機能ブロック構成による回路的にも、外部接続端子数の低減、２種類のチップの１パッケージ化による実装面積の縮小を図り、コストダウンを可能とすることができる半導体装置に有用であり、さらにこの半導体装置を用いたマルチメディア機器、情報家電などの機器、システムなどに広く適用することができる。
【図１】
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【図２】
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【図３】
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【図５】
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【図４】
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【図６】
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【図１４】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２６】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２７】
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【図２８】
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【図２９】
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【図４３】
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【図３０】
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【図４５】
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【図３１】
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【図４６】
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【図３２】
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【図４７】
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【図３３】
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【図３４】
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【図３５】
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【図３８】
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【図３６】
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【図５１】
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【図３７】
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【図５２】
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【図３９】
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【図４０】
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【図４１】
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【図５３】
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【図４２】
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【図５８】
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【図４４】
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【図６４】
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【図４８】
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【図６０】
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【図４９】
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【図６５】
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【図５０】
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【図６６】
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【図５４】
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【図７０】
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【図５５】
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【図７１】
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【図５６】
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【図７７】
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【図５７】
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【図７８】
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【図５９】
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【図７９】
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【図６１】
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【図８０】
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【図６２】
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【図８１】
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【図６３】
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【図８２】
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【図６７】
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【図６８】
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【図６９】
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【図７２】
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【図８３】
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【図７３】
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【図８４】
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【図７４】
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【図８５】
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【図７５】
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【図８６】
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【図７６】
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【図８７】
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【図９２】
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【図８８】
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【図９３】
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【図８９】
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【図９４】
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【図９０】
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【図９１】
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