(57)【特許請求の範囲】
【請求項１】
基準信号の発振周波数の整数倍の発振周波数を得るディジタルＰＬＬ回路であって、
固定周波数発振器と、前記固定周波数発振器の出力信号の導通／遮断を制御するゲート回路と、電圧制御発振器と、前記電圧制御発振器の出力信号を前記固定周波数発振器の出力信号で同期化する同期化回路と、前記ゲート回路の開閉制御信号として、前記同期化回路の出力信号から電圧制御発振器の発振周波数に等しい周波数の開閉制御信号を形成・出力する開閉制御信号の形成手段と、前記ゲート回路の出力信号をＮ（Ｎは正の整数）分周する分周回路と、前記分周回路の出力信号と基準信号とを受け、両者の位相差に比例した電圧信号を前記電圧制御発振器に出力する位相比較器とから構成され、
ｆｖを前記電圧制御発振器の発振周波数、ｆｓを前記位相比較器に入力される基準信号の周波数とするとき、前記固定周波数発振器が出力信号として発振周波数（Ｎ・ｆｓ＋ｆｖ）の信号を出力するように形成されていることを特徴とするディジタルＰＬＬ回路。
【請求項２】
基準信号の発振周波数の整数倍の発振周波数を得る複数のディジタルＰＬＬ回路であって、
単一の固定周波数発振器と、上記単一の固定周波数発振器の出力信号の導通／遮断を制御する少なくとも一つのゲート手段とから構成され、
前記ゲート手段は、電圧制御発振器と、前記電圧制御発振器の出力信号を前記単一の固定周波数発振器の出力信号で同期化する同期化回路と、前記ゲート回路の開閉制御信号として、前記同期化回路の出力信号から電圧制御発振器の発振周波数に等しい周波数の開閉制御信号を形成・出力する開閉制御信号の形成手段と、前記ゲート回路の出力信号をＮ（Ｎは正の整数）分周する分周回路と、前記分周回路の出力信号と基準信号とを受け、両者の位相差に比例した電圧信号を前記電圧制御発振器に出力する位相比較器とから構成され、
さらにｆｖを前記電圧制御発振器の発振周波数、ｆｓを前記位相比較器に入力される基準信号の周波数とするとき、前記単一の固定周波数発振器が出力信号として発振周波数（Ｎ・ｆｓ＋ｆｖ）の信号を出力するように形成されていることを特徴とするディジタルＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタルＰＬＬ回路に係り、特に、基準信号の整数倍の発振周波数を得るディジタルＰＬＬ回路において、安定度の向上を図るのに好適なディジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】
従来のディジタルＰＬＬ回路は、図２に示すように、電圧制御発振器（ＶＣＯ）２により必要な周波数ｆｏを発振させ、上記周波数ｆｏの発振波を発振Ｎ分周回路４に入力してＮ分周後基準信号を形成し、さらに上記Ｎ分周後基準信号と基準周波数ｆｓの基準周波数信号とを位相比較回路１に入力し、これによって位相差を電圧に変換して電圧制御発振器２にフィードバックすることで、周波数ｆｏの安定を計っている。このような技術は、例えば「ＰＬＬの使い方」（葉出版発行、畑  雅恭  古川  計介  共書）の第１６８頁から第１６９頁に記載されている。
【０００３】
【発明が解決しようとする課題】
上記従来技術によれば、ＰＬＬ回路の発振周波数ｆｏの安定は基準信号の周波数ｆｓと電圧制御発振器の感度により決定される。基準信号の周波数ｆｓの安定度は、発振器として水晶発振器を用いることで向上可能である。一方、電圧制御発振器の安定度も水晶発振器を用いることで向上可能であるが、引き込み周波数の範囲が限定されるという問題点がある。また、広い引き込み範囲得ることが出来るＬＣ、ＣＲ等を用いた電圧制御発振器は、発振周波数が高くなるにつれて安定度を確保する事が難しくなるという問題点がある。このためＰＬＬの設計条件が限定されている。
【０００４】
本発明は、安定度が高く、広い引き込み範囲を得られるディジタルＰＬＬ回路を提供することを目的としている。
【０００５】
【課題を解決するための手段】
本発明のディジタルＰＬＬ回路は、安定度の高い固定発振器の発振周波数をｆｏｕｔに設定し、電圧制御発振器の発振周波数をｆｖとし、この周期で固定発振器の出力信号をゲートする事により出力周波数を得る。この出力周波数は、Ｎ分周され（Ｎは正の整数）、周波数ｆｓの基準信号と位相比較器で比較され、位相差に応じた電圧に変換され、前記電圧制御発振器に印可される。電圧制御発振器の発振周波数ｆｖは位相比較器からの印可電圧により可変され、基準信号に同期した動作を維持できる。
【０００６】
上記ディジタルＰＬＬ回路は、固定発振器の発振周波数ｆｏｕｔからの電圧制御発振器の発振周波数ｆｖを引くよう動作するため、周波数の引き込み範囲は電圧制御発振器の可変範囲となり、ＰＬＬ回路の出力周波数と独立に設計可能となる。また、周波数の安定度は、固定発振器と電圧制御発振器により決定され、従来方式に比べ電圧制御発振器の安定度はｆｏｕｔ／ｆｖ倍に増加する。
【０００７】
【発明の実施の形態】
以下、添付の図面を用いて本発明の一実施の形態について説明する。
【０００８】
図１は、本発明によるディジタルＰＬＬ回路の一実施の形態を示すブロック図である。図１に示すディジタルＰＬＬ回路は、位相比較器１と電圧制御発振器２と同期化回路３とＮ分周回路４と微分回路５とゲート回路６と固定周波数発振器７とから構成されている。
【０００９】
図１において、固定周波数発振器７は周波数ｆｏｕｔ＝Ｎ・ｆｓ＋ｆｖ［Ｈｚ］で発振し、出力信号７１を出力する。ここで、Ｎは正の整数、ｆｖは電圧制御発振器２の発振周波数、ｆｓは位相比較器１に入力される基準信号１１の周波数である。
【００１０】
電圧制御発振器２から出力される発振周波数ｆｖの出力信号は、同期化回路３により固定周波数発振器７の発振周波数ｆｏｕｔに同期化される。続いて、同期化回路３の出力信号は、微分回路５により波形整形され、信号６２としてゲート回路６に入力される。ゲート回路６は入力される信号６２によってその開閉が制御される。
【００１１】
固定周波数発振器７から出力される周波数ｆｏｕｔの信号は、ゲート回路６の開閉によりパルスを削られ、その結果、ゲート回路６の出力信号６１の周波数は（ｆｏｕｔ−ｆｖ）となる。
【００１２】
上記出力信号６１は、Ｎ分周回路４によりＮ分周され、位相比較器１に入力される。位相比較器１には、前記したように周波数ｆｓの基準信号１１が入力されており、位相比較器１は基準信号１１と位相比較器１の出力を比較し、その位相差に比例した電圧を電圧制御発振器２にフィードバック出力する。
【００１３】
以上の説明においては、一つの固定周波数発振器７に対して、位相比較器１と電圧制御発振器２と同期化回路３とＮ分周回路４と微分回路５とゲート回路６をそれぞれ１個設けたが、本発明はこれに限定されるものではなく、一つの固定周波数発振器７に対して（固定周波数発振器７の出力信号を分配して）、位相比較器１と電圧制御発振器２と同期化回路３とＮ分周回路４と微分回路５とゲート回路６とから成る回路を複数個設けるように構成しても良い。これにより、固定周波数発振器７の出力信号が分配され、発振周波数が互いに異なる複数のＰＬＬ回路を形成することが出来る。
【００１４】
以上の説明から明らかなように、上記実施の形態によれば、固定発振器７の発振周波数ｆｏｕｔから電圧制御発振器２の発振周波数ｆｖを引くよう動作するため、引き込み範囲は電圧制御発振器２の可変範囲となってＰＬＬ回路の出力周波数と独立に設計可能になる。また、周波数の安定度は、固定発振器７と電圧制御発振器２により決定され、従来方式に比べ電圧制御発振器２の安定度はｆｏｕｔ／ｆｖ倍に増加する。
【００１５】
【発明の効果】
本発明によれば、安定度が高く、広い引き込み範囲が得られるディジタルＰＬＬ回路を提供することができる。しかも、周波数安定度と引き込み範囲を独立して設計できるため、ディジタルＰＬＬ回路の特性向上を容易にする効果がある。
【図面の簡単な説明】
【図１】第１図は本発明によるディジタルＰＬＬ回路の一実施の形態を示すブロック図。
【図２】第２図は従来のディジタルＰＬＬ回路の一例を示すブロック図である。
【符号の説明】
１…位相比較器、２…電圧制御発振器、３…同期化回路、４…Ｎ分周回路、５…微分回路、６…ゲート回路、７…固定周波数発振器、１１…基準周波数（ｆｓ）の信号、６１…周波数（ｆｏｕｔ−ｆｖ）の出力信号、６２…ゲート信号、７１…固定周波数（ｆｏｕｔ）の信号。
【図１】
0003622029.tif 000002
【図２】
0003622029.tif 000003