(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳで構成された集積回路において、
信号伝送路の受信側ゲートとして、入力インピーダンスが著しく低く、入力電流の大小に応じた出力電圧を得る電流入力形ゲートが用いられ、
上記電流入力形ゲートは入力端子がＰchＦＥＴよりなるカレントミラー回路を通じて正の電源端子に接続され、かつ上記入力端子がＮchＦＥＴよりなるカレントミラー回路を通じて負の電源端子に接続されて構成され、
入力端と出力端が短絡接続されたＣＭＯＳインバータの入力端が上記入力端子に接続され、両電源接続端が上記ＰchＦＥＴカレントミラー回路の入力側、上記ＮchＦＥＴカレントミラー回路の入力側にそれぞれ接続されていることを特徴とするＣＭＯＳ集積回路。
【請求項２】
ＣＭＯＳで構成された集積回路において、
信号伝送路の受信側ゲートとして、入力インピーダンスが著しく低く、入力電流の大小に応じた出力電圧を得る電流入力形ゲートが用いられ、
上記電流入力形ゲートは入力端子がＰchＦＥＴよりなるカレントミラー回路を通じて正の電源端子に接続され、かつ上記入力端子がＮchＦＥＴよりなるカレントミラー回路を通じて負の電源端子に接続されて構成され、
ＣＭＯＳインバータの出力端が上記入力端子に接続され、入力端に、上記正の電源端子および上記負の電源端子の中点電位が与えられ、両電源接続端が上記ＰchＦＥＴカレントミラー回路の入力側、上記ＮchＦＥＴのカレントミラー回路の入力側にそれぞれ接続されていることを特徴とするＣＭＯＳ集積回路。
【請求項３】
ＣＭＯＳで構成された集積回路において、
信号伝送路の受信側ゲートとして、入力インピーダンスが著しく低く、入力電流の大小に応じた出力電圧を得る電流入力形ゲートが用いられ、
上記電流入力形ゲートは入力端子がＰchＦＥＴよりなるカレントミラー回路を通じて正の電源端子に接続され、かつ上記入力端子がＮchＦＥＴよりなるカレントミラー回路を通じて負の電源端子に接続されて構成され、
上記入力端子と上記ＰchＦＥＴカレントミラー回路の入力側との間にＮchＦＥＴが直列に挿入され、そのＮchＦＥＴのゲートに、上記両電源端子間の中点電位とそのＮchＦＥＴのしきい値とを加算した電位が印加され、上記入力端子と上記ＮchＦＥＴカレントミラー回路の入力側との間にＰchＦＥＴが直列に挿入され、そのＰchＦＥＴのゲートに、上記両電源端子間の中点電位から、そのＰchＦＥＴのしきい値電圧を引いた電位が印加されていることを特徴とするＣＭＯＳ集積回路。
【請求項４】
ＣＭＯＳで構成された集積回路において、
信号伝送路の受信側ゲートとして、入力インピーダンスが著しく低く、入力電流の大小に応じた出力電圧を得る電流入力形ゲートが用いられ、
上記電流入力形ゲートは、差動増幅器の反転入力端が上記入力端子に接続され、入力端と出力端との間に負帰還コンデンサが接続され、非反転入力端に、入力論理信号の中点電位が印加されて構成されていることを特徴とするＣＭＯＳ集積回路。
【請求項５】
上記信号伝送路の送信側ゲートは電流出力形ゲートであることを特徴とする請求項１乃至４の何れかに記載のＣＭＯＳ集積回路。
【請求項６】
上記電流出力形ゲートはＣＭＯＳインバータであることを特徴とする請求項５記載のＣＭＯＳ集積回路。
【請求項７】
上記電流出力形ゲートは、ＣＭＯＳインバータの出力端がコンデンサを通じて接地され、上記インバータの両電源接続端がそれぞれＰchＦＥＴよりなるカレントミラー回路、ＮchＦＥＴよりなるカレントミラー回路を通じて、正電源端子、負電源端子に接続され、これら両カレントミラー回路の出力端が上記信号伝送路に接続されてなることを特徴とする請求項５記載のＣＭＯＳ集積回路。
【請求項８】
上記コンデンサと並列に電流保持用抵抗素子が接続されていることを特徴とする請求項７記載のＣＭＯＳ集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はＣＭＯＳで構成された超大規模集積回路（ＵＬＳＩ）、特にその信号伝送路に関する。
【０００２】
【従来の技術】
図６に従来のこの種の信号伝送路を示す。送信側ゲート１１はこの例ではインバータで構成され、ＰchＭＯＳＦＥＴ１２のゲートとＮchＭＯＳＦＥＴ１３のゲートとが互いに接続されて入力端子１４に接続され、ＦＥＴ１２のドレインおよびＦＥＴ１３のドレインが互いに接続されて配線１５の一端に接続され、ＦＥＴ１２のソースはＶＤＤの電源端子１６に、ＦＥＴ１３のソースはＶＳＳの電源端子１７にそれぞれ接続される。配線１５の他端は、ゲート１８，この例ではＦＥＴ２１，２２よりなるインバータで同様に構成された入力端子２３に接続されている。
【０００３】
送信側ゲート１１から受信側ゲート１８に信号が伝送される際に、配線１５の分布容量ＣＬと、ゲート１８の入力容量ＣＧを充電する必要がある。送信側ゲート１１の等価出力抵抗をＲｏとすると、受信側ゲート１８の入力電圧波形の遷移時間はＲｏ×（ＣＬ＋ＣＧ）となる。実際には配線１５の分布抵抗によっても遷移時間が影響するが、通常、この分布抵抗に対し等価出力抵抗Ｒｏが支配的であるから、この分布抵抗の影響を省略した。また等価出力抵抗Ｒｏは非線形な性質をもっており、電圧と共に抵抗値が変化するが、この点も説明を簡単にするために無視した。
【０００４】
【発明が解決しようとする課題】
近年、集積回路は高集積化、大規模化の一途をたどっており、チップサイズも大きくなってきている。例えば図７に示すようにチップ２４の一辺が１５mmを超えるようなものも珍しくない。このような大きなチップ内におけるゲート間の相互配線の配線長も長いものが必要となり、２０mmを超える配線もある。ある見積りで２０mmを超える配線の本数が全体の３％以上となった。図に示すように比較的短い（２００μm 程度）配線２５，以外に非常に長い（２０mm以上）配線２６，また非常に長い（２０mm以上）、かつ多数のゲートを負荷としている配線２７が存在する。配線２７はクロック信号の分配やバス信号の伝送などに用いられ、これらの信号はチップ全体の性能（動作速度）を左右する。
【０００５】
図７の配線２５，２６，２７のそれぞれにおいて、送信側ゲートよりステップ波形を与えたときの各受信側ゲートの入力波形はそれぞれ図８Ａの曲線２５ａ，２６ａ，２７ａのようになり、インパルスを印加したときの応答はそれぞれ図８Ｂの曲線２５ｂ，２６ｂ，２７ｂに示すようにする。これらに示すように、配線２５に対し、配線２６，２７の各遷移時間が非常に長いため、ステップ応答では伝搬遅延が著しく長くなり、パルス応答では、パルス幅が狭いとパルスが消失してしまう。このため繰り返し周波数が高いクロック信号は通過することができない。
【０００６】
また高集積化、低電力化のためＣＭＯＳの微細化が進むにつれ、ゲート単体の動作速度は向上するが、等価出力抵抗Ｒｏが高くなり、単位長当たりの配線容量は変化しないどころか、かえって増加する傾向にある。このため、遷移時間が長くなる問題が助長される方向にある。このように配線容量がチップの動作速度を制限していた。
【０００７】
このような点から、チップ内配線のスループットを向上させるために、光を用いたチップ内信号伝送方法が研究されている。しかし、シリコンチップ上に化合物半導体による発光・受光素子を構成したり、電気配線層とは別に光導波路を構成する必要があり、実用化は現在困難であり、実現してもサイズ、コストの上昇が大きなものとなる。
【０００８】
【課題を解決するための手段】
この発明によれば、受信側ゲートとして電流入力形ゲートが用いられる。この電流入力形ゲートはその入力インピーダンスが著しく低く、かつ入力端を中点電位に保持する。送信側ゲートとして電流出力形ゲートが用いられる。
【０００９】
【発明の実施の形態】
図１のこの発明の実施例を示し、図６と対応する部分に同一符号を付けてある。この実施例においては配線１５に接続される受信側のゲートとして、電流入力かつ低入力インピーダンスのゲート（電荷感応形ゲートと呼ぶ）３１が接続される。このゲート３１の入力インピーダンスＲｉは送信側のゲート１１の等価出力抵抗Ｒｏに対して十分小さく、かつゲート３１は入力電圧振幅をほぼ零とし、入力電流に応じた出力電圧を発生するものである。
【００１０】
電荷感応形ゲート３１は例えば図２Ａに示すように構成される。ＰchＦＥＴ３３とＮchＦＥＴ３４とからなるインバータ３５の入力端と出力端が互いに短絡接続されて入力端子３６に接続される。ＦＥＴ３３のソースはＰchＦＥＴ３７を通じてＶＤＤ電源端子１６に接続され、ＦＥＴ３４のソースはＮchＦＥＴ３８を通じてＶＳＳ電源端子１７に接続され、ＦＥＴ３７，３８の各ドレイン、ゲート間はそれぞれ短絡接続されると共に、ＰchＦＥＴ３９，ＮchＦＥＴ４１の各ゲートにそれぞれ接続され、ＦＥＴ３９，４１の各ドレインは互いに接続されて出力端子４２に接続され、各ソースはそれぞれ電源端子１６，１７に接続される。つまり、インバータ３５の両電源接続端はＰchＦＥＴカレントミラー回路、ＮchＦＥＴカレントミラー回路の各入力側に接続されている。
【００１１】
この構成によれば、インバータ３５の入力端と出力端が短絡されているため、入力端子３６より見たインビーダンスは著しく小さなものとなり、かつ入力端子３６の電位はＶＤＤとＶＳＳのほゞ中点となる。つまり、入力端子３６の電位はインバータ３５のしきい値電圧、即ち出力の論理が反転するときの入力電圧にそのゲートソース間がそれぞれ自己バイアスされる。このようにインバータ３５が反転する点であるから、ＦＥＴ３３，３４の各ドレイン−ソース間のインピーダンスが十分小さく、入力端子３６のインピーダンスがそれらドレイン−ソース間インピーダンスの並列のものとなり、最も小さくなる点である。加えて負帰還の効果により、その最小インピーダンス点からずれようとすると戻すように作用しインピーダンスは更に小さくなる。
【００１２】
更に、ＦＥＴ３７と３９，ＦＥＴ３８と４１はそれぞれカレントミラー回路を構成しており、これらカレントミラー回路の入力インピーダンス、つまりＦＥＴ３７，３８のドレインのインピーダンスが等しくしてあり、加えてＦＥＴ３３，３４のβ比を１：１とし、かつＦＥＴ３３，３４のしきい値電圧を等しくなるように設計してある。これにより、入力端子３６の電圧は電源電圧ＶＤＤとＶＳＳとの中点に丁度なる。
【００１３】
なお、この回路は入力がオープンでもＦＥＴ３３，３４，３７，３８に定常的な貫通電流が流れる。従って消費電力をなるべく小とする点から、ＦＥＴ３３，３４，３７，３８のサイズ、つまりゲート幅を小さくすることが望ましいが、動作速度とのトレードオフによりゲート幅は決定される。
送信側ゲート１１から入力端子３６に流れた電流は全てカレントミラー回路のＦＥＴ３７または３８に流れ、ＦＥＴ３３，３４からそれぞれＦＥＴ３７，３８側を見たインピーダンスは電流入力であって著しく小さい。送信側から入力端子３６の方向に流れるときはＦＥＴ３８に流れ、その逆方向に流れるときはＦＥＴ３７に流れる。このとき、ＦＥＴ３７，３８にそれぞれ流れる電流差に比例した電流差となるようにＦＥＴ３９，４１の電流に差が現れる。ＦＥＴ３９の方に多く電流が流れるときは、出力端子４２の電位が上昇し、ほゞＶＤＤとなり、逆にＦＥＴ４１の方に多く電流が流れるときは出力端子４２の電流は低下し、ほゞＶＳＳとなる。
【００１４】
図１中の電荷感応形ゲート３１は、このように入力インピーダンスが著しく小さいため、配線容量ＣＬおよびゲート入力容量ＣＧは、共にゲート３１の小さい入力インピーダンスで短絡に近い状態とされているため、送信側のゲート１１の出力信号変化が受信側のゲート３１の入力端子３６に到達する遷移時間は著しく小さく高速に伝搬する。しかも、送信側ゲート１１の出力が高レベルになれば、図２Ａの例では、受信側のゲート３１の出力端子４２の電位はほゞＶＳＳになり、逆にゲート１１の出力が低レベルになれば出力端子４２の電位はほゞＶＤＤとなり、ゲート１１の出力が反転されてゲート３１の出力に現れる。
【００１５】
電荷感応形ゲート３１としては図２Ｂに示すように、図２Ａ中のインバータ３５を省略して、入力端子３６をＦＥＴ３７，３８の各ドレインに直接接続してもよい。その場合は、図２Ａの場合よりも入力インピーダンスが大きく、かつ貫通電流も大きいが、カレントミラー回路内の電流入力であって入力インピーダンスが比較的小さく、かつ入力端子３６の電位がＶＤＤとＶＳＳの中点となり、ＦＥＴの素子数が図２Ａのものより少ない利点がある。
【００１６】
電荷感応形ゲート３１としては図３Ａに示すように、図２Ａ中のインバータ３５の代わりにＮchＦＥＴ４４，ＰchＦＥＴ４５の各ソースを入力端子３６に接続し、ゲートを端子４６に接続し、ドレインをそれぞれＦＥＴ３７，３８のドレインに接続し、端子４６にＶＤＤとＶＳＳの中点電位Ｖｃを印加するようにしてもよい。この場合は入力端子３６の電位がＶｃ±Ｖth（ＶthはＦＥＴのしきい値電圧）の範囲にある場合は、ＦＥＴ４４，４５に電流が流れず高インピーダンス状態となり、入力がオープン状態では定常的に貫通電流は流れない。
【００１７】
入力端子３６の入力電圧がＶｃ±Ｖthよりわずかでも外れると、ＦＥＴ４４または４５が導通し、これに応じて出力端子４２の出力電圧がＶＤＤまたはＶＳＳに近づく。Ｖthは電源電圧の１割程度にとられることが多いので、入力端子３６の電圧振幅が電源電圧の２０％位で済み、この程度なら通常十分な高速化が期待できる。つまり、入力電圧の振幅は２Ｖth程度の小さなものとすることができ、配線容量ＣＬ，ゲート入力容量ＣＧにそれ程影響されず、従来より遷移時間を著しく小さくすることができる。なお、実際にはＶthはＰchＦＥＴとＮchＦＥＴで多少異なるが、簡単なため等しいとした。
【００１８】
定常貫通電流をゼロとし、しかも入力端子３６の電圧振幅を更に小さくしたい場合は、図３Ｂに示すようにＦＥＴ４４，４５のゲートを互いに分離し、それぞれのゲートに、Ｖｃ＋Ｖth（ｎ）（Ｖth（ｎ）はＮchＦＥＴ４４のしきい値電圧）、Ｖｃ−Ｖth（ｐ）（Ｖth（ｐ）はＰchＦＥＴ４５のしきい値電圧）をそれぞれ印加する。この状態ではＦＥＴ４４はそのゲートにＶｃ＋Ｖth（ｎ）が与えられているから、入力端子３６の電位がＶｃよりわずかでも下がるとＦＥＴ４４に電流が流れ、同様に入力端子３６の電位がＶｃよりわずかでも上がると、ＦＥＴ４５に電流が流れることになる。
【００１９】
電荷感応形ゲート３１としては図３Ｃに示すように、高利得、広帯域、高速動作の差動増幅器４８の反転入力端を入力端子３６に接続し、出力端を出力端子４２に接続し、この出力端と反転入力端間に負帰還コンデンサ４９を接続し、非反転入力端に中点電位Ｖｃを印加した構成としてもよい。
入力端子３６に流れ込む電流を積分して比例した出力電圧を反転して出力する。つまり入力端子３６がＶｃよりもわずかでも上昇すると、この差をなくすようにコンデンサ４９に負帰還充電が急速になされ、出力端子４２の出力電位が低下する。逆に入力端子３６の電位がＶｃよりわずかでも低下すると、コンデンサ４９に負帰還充電がされて出力端子４２の出力電位が上昇する。この場合、差動増幅器４８の利得が大きく、広帯域動作であるため、入力端子３６に対する入出力電流の積分を急速に行うことができ、つまり配線容量ＣＬ，入力ゲート容量ＣＧを急速に充電し、入力端子３６の入力インピーダンスが著しく小さいものであり、高速動作が可能である。なお、出力端子４２に次段の入力電圧範囲に合わせるために、必要に応じて出力振幅を制限する回路を設ける。
【００２０】
図２Ａ，図２Ｂに示した電荷感応形ゲート３１は定常的な消費電力が生じる。信号伝送に寄与する電流は信号の遷移時に流れる過渡電流だけであるから、この過渡電流のみを流すようにすることもできる。この実施例を図４に示す。
この実施例では送信側のゲートとして、ＰchＦＥＴ５１，ＮchＦＥＴ５２よりなるインバータ５３の入力端が入力端子１４に接続され、出力端、つまり各ドレインがコンデンサ５４を通じて共通電位点（接地点）に接続され、ＦＥＴ５１，５２の各ソースはそれぞれＰchＦＥＴ５５，ＮchＦＥＴ５６の各ドレインに接続され、ＦＥＴ５５，５６の各ゲート、ドレイン間はそれぞれ互いに接続され、ソースはそれぞれＶＤＤの電源端子１６，ＶＳＳの電源端子１７に接続され、また各ゲートはそれぞれＰchＦＥＴ５７，ＮchＦＥＴ５８の各ゲートに接続され、ＦＥＴ５７，５８の各ソースは電源端子１６，１７にそれぞれ接続され、ドレインは互いに接続されて配線１５の一端に接続される。この構成は図２Ａに示したゲートにおいて、そのインバータ３５の入出力端を接続することなく、出力端をコンデンサ５４を通じて接地し、その他は同一としたものである。
【００２１】
入力端子１４の電位が中点電位Ｖｃから高レベルになると、ＦＥＴ５２に電流が流れ、コンデンサ５４はＦＥＴ５１側が負に充電され、この充電電流はＦＥＴ５６，５８のカレントミラー回路で増倍され、配線１５に受信側ゲート３１から電流を吸い込む過渡電流を発生する。この信号の遷移期間が終わると電流は零になり、定常的な消費電力は無い、入力端子１４の電位がＶｃより低下すると、ＦＥＴ５１に電流が流れ、これがＦＥＴ５５，５７で増倍されて、配線１５を通じてゲート３１の方向に電流を供給し、またコンデンサ５４はＦＥＴ５１側が正に充電される。この場合も信号の遷移期間が終わると、電流は零となり、定常的な電力消費はない。
【００２２】
このように信号の遷移期間のみ電流を流す送信側のゲート１１を用いる場合でも、受信側の電荷感応形ゲート３１として図２Ａ，Ｂに示したように、定常的な貫通電流が流れる形式のものを用いる場合は、入力端子１４の信号の遷移の間隔が長いと、配線容量ＣＬ，ゲート入力容量ＣＧに充電された電荷が放電され、信号状態を保持できない。このような場合は点線で示すように、コンデンサ５４と並列に、抵抗素子（または抵抗素子として動作するＦＥＴ）６１を接続して、入力端子１４の入力の状態と対応した出力状態が配線１５に対して保持するようにする。この抵抗素子６１としては遷移期間以外でも、信号の状態を保持することができる最低限の電流を流すことができればよい。
【００２３】
電荷感応形ゲート３１として図３Ａ，Ｂに示すように、定常的貫通電流やリーク電流がないものを用いれば、図４に示した送信側ゲートを用いることができる。しかし、電荷感応形ゲート３１の入力電位を長期一定に保持することは、微少なリーク電流の存在により困難である場合は、伝送しようとする信号が長期にわたって変化しない場合は、先に述べたようにコンデンサ５４と並列に抵抗素子を接続する。
【００２４】
電荷感応形ゲート３１として図３Ｃに示したものを用いる場合は、差動増幅器４８の入力リーク電流によるが、この場合も伝送しようとする信号が長期にわたって変化しない場合を除けば、コンデンサ５４と並列の抵抗素子による電位保持電流を流す必要はない。
なお、送信側ゲート１１として図１に示すように、定常電流を流せる場合は、いずれの電荷感応形ゲートでも使用できる。クロック信号のように信号の遷移が常時、高速で行われる信号の伝送においては、図４に示した送信側ゲートに対し図２Ａ，Ｂ，図３Ａ〜Ｃの何れの形式の電荷感応形ゲートを受信側に設けてもよい。
【００２５】
送信側ゲート１１，５３は電流出力形であり、受信側ゲート３１は電荷感応形ゲート、つまり電流入力形であるから、例えば図５に示すように配線１５に、送信用の電流出力形ゲート６３の複数を接続し、また受信用の電流入力形ゲート６４を複数接続して配線１５をバスとして用いることも容易にでき、特に電流出力形ゲート６３として遷移期間のみ電流を出力する図４に示した遷移電流出力ゲート５３を用い、電流入力形ゲート６４として図３Ａ，Ｂに示した定常電流がゼロの電荷感応形ゲートを用いれば、定常状態では配線１５に電流が流れないため、電流出力形ゲート６３を高インピーダンス状態（インヒビット）する必要がなく、そのための制御回路、タイミング調整も不要となる。
【００２６】
【発明の効果】
以上説明したように、この発明によれば受信側ゲートとして低入力インピーダンスの電流入力形のゲートを用いているため、配線容量ＣＬ，ゲート入力容量ＣＧを高速に充電でき、高速の信号伝送が可能であり、高速度動作が可能となる。特に送信側ゲートとして、信号の遷移期間だけ電流を流し、受信側ゲートとして定常電流は流さないものを用いることに消費電力を小とすることができる。
【図面の簡単な説明】
【図１】この発明の実施例の要部を示す図。
【図２】電荷感応形ゲートの例を示す接続図。
【図３】定常電流を零とした電荷感応形ゲートの例を示す接続図。
【図４】この発明の他の実施例の要部を示す図。
【図５】この発明の更に他の実施例の要部を示す図。
【図６】従来のＣＭＯＳ集積回路の信号伝送路。
【図７】ＣＭＯＳ集積回路内の信号伝送路の各種例を示す図。
【図８】各種伝送路における入力応答を示す波形図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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