(57)【特許請求の範囲】
【請求項１】
メモリセルトランジスタおよびキャパシタを有するメモリセルが複数配置されたメモリセルアレイと、該メモリセルを駆動するための周辺トランジスタを有する周辺回路と、前記周辺回路に接続されたトランジスタを有し外部装置との間で信号の入出力を行う入出力回路と備えた１トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリにおいて、
前記メモリセルトランジスタおよび前記入出力回路のトランジスタのゲート絶縁膜は前記周辺トランジスタのゲート絶縁膜より厚く形成され、
前記メモリセルトランジスタおよび前記入出力回路のトランジスタのゲート絶縁膜の厚さＴoxは、マージン係数をα、該各トランジスタのしきい値電圧をＶt、ハイレベルの電圧をＶcc、該各トランジスタのゲート絶縁膜が信頼性上許容できる最大電界をＥoxmaxとすると、Ｔox＞（αＶt＋Ｖcc）／Ｅoxmax、ただし１．１≦α≦１．５なる関係を満足することを特徴とする１トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリ。
【請求項２】
外部電源電圧を降圧し内部電源電圧を供給する電圧変換回路を内蔵することを特徴とする請求項１記載の１トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリ。
【請求項３】
前記外部電源電圧は前記入出力回路のトランジスタに与えられ、前記内部電源電圧は前記周辺トランジスタに与えられることを特徴とする請求項２記載の１トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリ。
【請求項４】
許容最大電界Ｅoxmaxは３ＭＶ／ｃｍ≦Ｅoxmax≦５ＭＶ／ｃｍ以下であることを特徴とする請求項１乃至請求項３のいずれかに記載の１トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリ。
【請求項５】
メモリセルトランジスタおよび入出力回路のトランジスタのゲート絶縁膜の膜厚は６．５ｎｍより厚く、周辺回路のトランジスタのゲート絶縁膜の膜厚は６．５ｎｍより薄いことを特徴とする請求項１乃至請求項４のいずれかに記載の１トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリ。
【請求項６】
メモリセルおよび入出力回路には、周辺回路に与えられる電圧より高い電圧が与えられることを特徴とする請求項１乃至請求項５のいずれかに記載の１トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高集積、低消費電力、高速動作をめざしたＣＭＩＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）タイプの１トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリに関するものである。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（以下ＤＲＡＭと記す）の高集積化にはめざましいものがあり、近年では１チップに６４メガビットを集積したＤＲＡＭも実用化されつつある。このような高集積化は、微細加工技術のめざましい進歩によるところが大きく、それに加えてスケーリング則によるトランジスタの高性能化によるところが大きかった。上記のようなＤＲＡＭでは、メモリセル領域，周辺回路領域および入出力回路領域の各トランジスタのゲート絶縁膜となるゲート酸化膜はほぼ同じの厚さに形成されていた。
【０００３】
【発明が解決しようとする課題】
１ビットが一つの蓄積用キャパシタと一つのスイッチング用トランジスタとから構成されているＤＲＡＭでは、スイッチングトランジスタのリーク電流を厳しく抑えなければならない。これは、ビジーレートが一定になるようにリフレッシュ時間が一世代ごとに二倍に長大化していることと、低消費電力化のためにリフレッシュ時間がより長くなる傾向とからさらに厳しくなってきているためである。スイッチングトランジスタのリーク電流を抑制するには、カットオフ特性を改善する必要があり、そのためにゲート酸化膜をより薄く形成する方策がとられている。さらに周辺回路トランジスタの駆動力を高める上でもゲート酸化膜をより薄く形成する方策がとられている。
【０００４】
一方、トランジスタ自身のしきい値電圧によるキャパシタへの書き込み時の電圧低下を防ぐため、ワード線の電圧をしきい値電圧以上に上げる方法が従来から採用されているが、この方法では、信頼性上ゲート酸化膜にかけられる最大電界からゲート酸化膜の薄膜化にも限界が生じる。最近ではそのトレードオフが成立する領域がなくなりつつあり、高密度高速ＤＲＡＭを実現することが困難になってきた。
【０００５】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた１トランジスタ１キャパシタ型のＤＲＡＭであり、メモリセルトランジスタおよびキャパシタを有するメモリセルが複数配置されたメモリセルアレイと、該メモリセルを駆動するための周辺トランジスタを有する周辺回路と、前記周辺回路に接続されたトランジスタを有し外部装置との間で信号の入出力を行う入出力回路と備えた１トランジスタ１キャパシタ型のＤＲＡＭにおいて、前記メモリセルトランジスタおよび前記入出力回路のトランジスタのゲート絶縁膜は前記周辺トランジスタのゲート絶縁膜より厚く形成され、前記メモリセルトランジスタおよび前記入出力回路のトランジスタのゲート絶縁膜の厚さＴoxは、マージン係数をα、該各トランジスタのしきい値電圧をＶt、ハイレベルの電圧をＶcc、該各トランジスタのゲート絶縁膜が信頼性上許容できる最大電界をＥoxmax とすると、Ｔox＞（αＶt＋Ｖcc）／Ｅoxmax （ただし１．１≦α≦１．５）なる関係を満足するものである。
【０００６】
上記１トランジスタ１キャパシタ型のＤＲＡＭでは、メモリセルトランジスタおよび入出力（Ｉ／Ｏ）回路のトランジスタのゲート絶縁膜を、メモリセル領域およびＩ／Ｏ回路領域以外のトランジスタのゲート絶縁膜よりも厚く形成したことから、メモリセル領域のトランジスタのカットオフ特性とハイレベルの書き込み補償が満足される。それとともに、周辺回路部のトランジスタのゲート絶縁膜は薄く形成されることになるので、このトランジスタの駆動力は高まる。
【０００７】
【発明の実施の形態】
本発明に係る第１の実施の形態の一例を図１のＤＲＡＭの構成図によって説明する。図では、１トランジスタ１キャパシタ型のＤＲＡＭの一構成例を示す。
【０００８】
図１に示すように、ＤＲＡＭ１は１トランジスタ／１キャパシタ型のもので、メモリセル領域となるメモリセルアレイブロック１１の周辺には、このメモリセルアレイを駆動する回路やメモリセルアレイからの信号を処理する回路等を含む周辺回路領域となる周辺回路ブロック１２が配置されている。さらに上記周辺回路ブロック１２に接続した状態に外部との信号のやりとりを行う入出力回路領域となるＩ／Ｏ回路ブロック１３が配置されている。
【０００９】
上記各ブロック１１〜１３に用いられているＭＯＳトランジスタのゲート絶縁膜となるゲート酸化膜厚（図示省略）は、それぞれＴＯＸＣＥＬＬ、ＴＯＸＰＥＲＩ、ＴＯＸＩ／Ｏ  とすると、（１）式のような関係に設定されている。
【００１０】
ＴＯＸＣＥＬＬ＝ＴＯＸＩ／Ｏ  ＞ＴＯＸＰＥＲＩ    …（１）
【００１１】
次に、上述したゲート酸化膜の厚さの関係を満足するＤＲＡＭ１を実現するための製造方法について、図２の製造工程図（その１）および図３の製造工程図（その２）によって説明する。なお、メモリセル領域のゲート酸化膜とＩ／Ｏ回路領域のゲート酸化膜とは同時に形成すれば、ＴＯＸＣＥＬＬ＝ＴＯＸＩ／Ｏ  なる関係は満足される。
【００１２】
まず図２の（１）に示すように、抵抗率１０Ωｃｍ程度のＰ型の半導体基板（例えばシリコン基板）１０１を用意し、例えばＬＯＣＯＳ法によって、上記半導体基板１０１の表面側の所定領域にフィールド酸化膜１０２を形成する。なお、図には示さないが、ＣＭＯＳトランジスタを構成する場合には予めウェル領域を形成しておく。さらにソフトエラーを防止するためにメモリセル領域に二重のウェルを形成した構造にしてもよい。続いてＮチャネルトランジスタおよびＰチャネルトランジスタの各しきい値電圧を設定値に仕上げるために、Ｖｔ  制御インプラを各Ｎチャネルトランジスタの形成予定領域およびＰチャネルトランジスタの形成予定領域に対して行う。さらに熱酸化法によってアクティブ領域に酸化膜１５１を例えば４ｎｍ程度の厚さに形成する。
【００１３】
続いて図２の（２）に示すように、レジスト膜を形成してそのパターニングを行い、メモリセル領域１３１を覆う状態にレジストパターン１５２を形成する。このレジストパターン１５２をエッチングマスクにして、周辺回路領域１３２上の酸化膜１５１（２点鎖線で示す部分）を希フッ酸水溶液によるエッチングによって除去する。
【００１４】
次いで、既知のレジスト除去技術によって上記レジストパターン１５２を除去する。その後図２の（３）に示すように、熱酸化法によって、ゲート酸化膜１０３，１０４を同時に形成する。このとき、メモリセル領域１３１以外のゲート酸化膜１０４が６ｎｍとなるようにする。その場合、メモリセル領域１３１には予め酸化膜１５１〔（２）参照〕が形成されていたため、ゲート酸化膜１０３の膜厚はゲート酸化膜１０４よりも厚い８ｎｍ程度の膜厚になる。なお、シリコンの熱酸化では、反応律速と拡散律速とが競合するので、二度の酸化による総膜厚は単純な算術加算とはならない。
【００１５】
続いて図２の（４）に示すように、ＣＶＤ法によって、上記構造の上に多結晶シリコン膜を堆積する。そしてリソグラフィーおよびエッチングによって、多結晶シリコン膜をパターニングして、ゲート電極１０５およびゲート電極１０６を形成する。その後イオン注入法によって、ソース・ドレイン拡散層１０７およびソース・ドレイン拡散層１０８を形成する。
【００１６】
次いで上記構造の上にメモリセルのキャパシタを形成していく。図３の（１）に示すように、先ずＣＶＤ法によって、例えば酸化シリコンを堆積して層間絶縁膜１０９を形成し、その後リソグラフィーおよびエッチングによって、上記層間絶縁膜１０９の所定位置〔ソース・ドレイン領域１０７ａ（１０７）上〕にコンタクトホール１１０を開口する。
【００１７】
そしてＣＶＤ法によって、多結晶シリコン膜を形成した後、リソグラフィーおよびエッチングによって上記多結晶シリコン膜をパターニングし、キャパシタの下層電極１１１を形成する。さらにＣＶＤ法によって、窒化シリコン膜および多結晶シリコン膜を順に形成する。その後、リソグラフィーおよびエッチングによってこの多結晶シリコン膜および窒化シリコン膜をパターニングし、上記窒化シリコン膜でキャパシタの誘電体薄膜１１２を形成するとともに上記多結晶シリコン膜でキャパシタの上層電極１１３を形成する。
【００１８】
次いでＣＶＤ法によって、キャパシタとビット線とを分離する層間絶縁膜１１４を形成し、リソグラフィーおよびエッチングによって、上記層間絶縁膜１１４の所定位置〔ソース・ドレイン領域１０７ｂ（１０７）上〕にコンタクトホール１１５を開口する。さらに、導電材として例えばタングステンポリサイド膜を形成した後、リソグラフィーおよびエッチングによってパターニングを行い、ビット線１１６を形成する。
【００１９】
続いてさらに上記構造上に金属配線層を形成していく。図３の（２）に示すように、ＣＶＤ法によって酸化シリコンを堆積して層間絶縁膜１１７を形成し、リソグラフィーおよびエッチングによってコンタクトホール１１８を上記層間絶縁膜１１７の所定位置（ソース・ドレイン領域１０８上）に開口する。その後タングステンポリサイドのような導電材料をプラグ１１９として埋め込む。そしてスパッタリングによってアルミニウム合金を堆積して金属層を形成する。そしてリソグラフィーおよびエッチングによって金属層をパターニングし、配線層１２０を形成する。最後にパッシベーション膜１２１を形成した後、図には示さないボンディング用のパッド部を開口してウエハプロセスを終了する。
【００２０】
次にゲート酸化膜の別の製造方法を図４の製造工程図によって説明する。
図４の（１）は、半導体基板１０１上の所定位置にフィールド酸化膜１０２を形成する。その後ゲート酸化膜１５２を形成し、周辺回路領域１３２のトランジスタのゲート電極１０６をパターニングした後の構造を示している。
【００２１】
続いて少なくとも上記ゲート電極１０６の下方のゲート酸化膜１５２は残して、メモリセル領域１３１上のゲート酸化膜１５２を除去する。次いで図４の（２）に示すように、熱酸化法によって、新たにゲート酸化膜１０３を形成する。このとき、ゲート電極１０６の下面側におけるゲート酸化膜１５２は成長しないので、その膜厚は変化しない。またこの熱酸化では、周辺回路領域１３２も酸化され、ゲート電極１０６が多結晶シリコンからなる場合にはその表面も酸化される。そして上記ゲート酸化膜１０３上にメモリセル領域１３１のゲート電極１０５をパターニングする。このようにして膜厚が異なる二種類のゲート酸化膜１５２，１０３を形成することができる。
【００２２】
次に上記図１によって説明した構成のＤＲＡＭ１の動作を説明する。
ＤＲＡＭ１のメモリセル領域のトランジスタ（以下メモリセルトランジスタと記す）に要求される重要な仕様として、データの保持状態におけるカットオフリークとハイレベルの書き込み補償がある。
【００２３】
このうちカットオフリークの仕様については許容リーク電流の計算によって導かれる。データ破壊を防ぐためには、次のリフレッシュまでの間にセルの電荷消失がある割合以下でなければならない。
【００２４】
ここでメモリセルのキャパシタ容量をＣｓ  、ハイレベルの書き込み電圧をＶｃｃ、セルプレート電圧を１／２Ｖｃｃ、許容電荷消失率をη、リフレッシュ間隔をＴＲＥＦ  とすると、許容リーク電流ＩＬＭＡＸ’は（２）式のように表せる。
【００２５】
ＩＬＭＡＸ’＝〔（１／２Ｖｃｃ・Ｃｓ  ）／ＴＲＥＦ  〕η    …（２）
【００２６】
２５６Ｍビットクラスを想定して、具体的な数値を代入してみる。Ｃｓ  ＝２５ｆＦ、Ｖｃｃ＝１．５Ｖ、η＝２０％、ローパワーモードを考慮して通常の８倍を設定してＴＲＥＦ  ＝１０２４ｍｓとする。この許容リークＩＬＭＡＸ’にはキャパシタや接合リークなどのリーク成分も含まれるので、トランジスタ自体の許容リークＩＬＭＡＸはマージンをとり全体の１／１０とすると０．３７ｆＡとなる。上記値を最大動作温度、例えば８０℃で満足しなければならない。ここでトランジスタのリークモードとして、特に留意しなければならないのはパンチスルーである。
【００２７】
もう一つの仕様であるハイレベルの書き込み補償からくる制限は、トランジスタのゲート酸化膜の耐圧である。ハイレベルの書き込み補償のためには、ゲートに接続されているワード線をＶｃｃよりもブートストラップして高電圧をかける方法が従来から広く用いられてきている。ハイレベルの書き込み補償の条件は（３）式のようになる。
【００２８】
ＶＷＬ＞Ｖｃｃ＋α・Ｖｔ      …（３）
【００２９】
ここで、ＶＷＬはワード線の書き込み時の電圧、αはワード線遅延などを考慮したマージン係数で回路設計にもよるが、例えば１．１〜１．５程度の範囲の所定値に設定する。また、Ｖｔ  はバックバイアスが−Ｖｃｃ＋Ｖｂｂのときのしきい値電圧である。これはハイレベルの書き込み時にはトランジスタのソースがＶｃｃとなっているためである。Ｖｂｂは基板バイアスである。ゲート酸化膜にかけられる最大電界をＥｏｘｍａｘ  、ゲート酸化膜圧をＴｏｘとすると上記（３）式は近似して（４）式のようになる。
【００３０】
Ｖｔ  ＜（Ｅｏｘｍａｘ  ・Ｔｏｘ−Ｖｃｃ）／α    …（４）
【００３１】
さらに（４）式を変形すると（５）式のようになる。
【００３２】
Ｔｏｘ＞（αＶｔ  ＋Ｖｃｃ）／Ｅｏｘｍａｘ      …（５）
【００３３】
トランジスタのリーク電流を前述のように厳しく抑えるためには、しきい値電圧を高く設定しなければならない、一方、ハイレベルの書き込み補償のためにはしきい値電圧は低く設定しなければならない。特に、ゲート酸化膜厚が薄くなってきているので、ゲート酸化膜にかけられる最大電圧からの制限が厳しい。
【００３４】
図５は上記関係を示したグラフであり、縦軸にトランジスタのしきい値電圧、横軸にゲート酸化膜厚をとってある。ゲート酸化膜にかけられるイントリンシックな許容最大電界は、１０ＭＶ／ｃｍ以上であるが、ゲート酸化膜の不完全性などに起因する実用的な長期信頼性上の許容最大電界Ｅｏｘｍａｘ  は３ＭＶ／ｃｍ以上５ＭＶ／ｃｍ以下程度である。図においては、Ｅｏｘｍａｘ  ＝４．５ＭＶ／ｃｍとしてある。図中の実線はリーク電流の制限からくるしきい値電圧の下限を示している。ゲート酸化膜を薄膜化していくと、カットオフ特性が改善されてより低いしきい値電圧でリーク電流の仕様を達成できる。一方、図中の点線で示したハイレベルの書き込み補償からくるしきい値電圧の上限はゲート酸化膜厚に比例している。両者のトレードオフが成り立つ範囲は、図中の斜線で示す領域となる。この例では、ゲート酸化膜厚の薄膜化は６．５ｎｍ程度までで、それ以下ではハイレベルの書き込み補償ができなくなる。そこで、メモリセルトランジスタのゲート酸化膜厚を８ｎｍ程度にして、周辺回路ブロックのトランジスタのゲート酸化膜厚をそれよりも薄い６ｎｍ程度に設定する。
【００３５】
また、Ｉ／Ｏ回路ブロックのトランジスタのゲート酸化膜には、内部よりも高い外部電源電圧がかかるので、メモリセルトランジスタと同じ８ｎｍ程度とする。
【００３６】
このように、メモリセルトランジスタおよびＩ／Ｏ回路のゲート酸化膜厚を周辺回路のトランジスタのゲート酸化膜厚よりも厚く設定することにより、メモリセルトランジスタのカットオフとハイレベルの書き込み補償を満足するとともに、周辺回路のトランジスタの駆動力を高めることができる。したがって、高密度でかつ高速動作が可能なＤＲＡＭデバイスを実現できる。
【００３７】
次に本発明に係る第２の実施の形態の一例を図６のＤＲＡＭの構成図によって説明する。
【００３８】
図６に示すように、１トランジスタ／１キャパシタ型のＤＲＡＭ２のメモリセルアレイブロック（メモリセル領域）２１の周辺には、このメモリセルアレイを駆動する回路やメモリセルアレイからの信号を処理する回路等を含む周辺回路ブロック（周辺回路領域）２２が配置されている。さらに外部との信号のやりとりを行うＩ／Ｏ回路ブロック（入出力回路領域）２３が上記周辺回路に接続した状態に配置されている。さらに外部電源を高圧する電圧変換回路２４が電源とＩ／Ｏ回路ブロック２３との間に設けられている。
【００３９】
上記電圧変換回路２４は、微細なトランジスタで構成された内部回路を低電圧で動作させ、低消費電力化とホットキャリア等による信頼性の低下を防ぐと同時に、外部のデバイスとは従来の入出力電圧によるインターフェースをとる。そのために、例えば外部電源電圧が３．３Ｖであるとき、２．５Ｖに降圧して内部回路に電源を供給する。この電圧変換回路２４を内蔵することにより、メモリチップへの電源は単一ですむ。また内部の周辺回路のトランジスタは低電圧においても高速動作が可能なようにできるだけ薄いゲート酸化膜を用いる。一方、Ｉ／Ｏ回路のトランジスタでは、高い外部電圧においても十分な信頼性が得られるように、周辺回路ブロックのトランジスタのゲート酸化膜よりも厚いゲート酸化膜を用いる。したがって、メモリセル領域、周辺回路領域、Ｉ／Ｏ回路領域に用いられているＭＯＳトランジスタのゲート酸化膜厚をそれぞれＴＯＸＣＥＬＬ、ＴＯＸＰＥＲＩ、ＴＯＸＩ／Ｏ  とすると、前記（１）式のような関係になる。
【００４０】
前記（１）式を満足するようにトランジスタのゲート酸化膜の厚さを変えてＤＲＡＭを製造する方法は、前記図２，図３によって説明したのと同様のプロセスである。そのため、ここではその説明は省略する。なお、メモリセル領域のゲート酸化膜とＩ／Ｏ回路領域のゲート酸化膜とは同時に形成すれば、ＴＯＸＣＥＬＬ＝ＴＯＸＩ／Ｏ  なる関係は満足される。
【００４１】
次に上記ＤＲＡＭ２の動作の説明を行う。
【００４２】
上記第１の実施の形態と同様にして、ＤＲＡＭ２のメモリセルトランジスタに要求されるカットオフリークの仕様について、許容リーク電流は、上記説明した（２）式のようになる。そして２５６Ｍビットクラスを想定した場合のトランジスタ自体の許容リーク電流ＩＬＭＡＸは、一例としてＩＬＭＡＸ＝０．３７ｆＡとなる。上記値を最大動作温度、例えば８０℃で満足しなければならない。
【００４３】
もう一つの仕様であるハイレベルの書き込み補償からくる制限は、トランジスタのゲート酸化膜の耐圧である。ハイレベルの書き込み補償のためには、ゲートに接続されているワード線をＶｃｃよりもブートストラップして高電圧をかける方法が従来から広く用いられてきている。ハイレベル書き込み補償の条件は上記説明した（３）式のようになり、それを変形すると上記（５）式のようになる。
【００４４】
そしてメモリセルトランジスタのリーク電流の制限からくるしきい値電圧の下限とハイレベルの書き込み補償からくるしきい値電圧の上限はトレードオフの関係にある。そのため、ゲート酸化膜厚の薄膜化の下限は、上記第１の実施の形態で説明したのと同一条件であれば、６．５ｎｍ程度で、それ以下ではハイレベルの書き込み補償ができなくなる。そこで例えば、メモリセルトランジスタのゲート酸化膜厚を８ｎｍ程度にし、周辺回路ブロックのトランジスタのゲート酸化膜厚をそれよりも薄い６ｎｍ程度にする。また、Ｉ／Ｏ回路ブロックのトランジスタのゲート酸化膜には、内部よりも高い外部電源電圧がかかるので、メモリセルトランジスタと同じ８ｎｍ程度とする。
【００４５】
このように、メモリセルアレイブロック２１のトランジスタのゲート酸化膜厚およびＩ／Ｏ回路ブロック２３のトランジスタのゲート酸化膜厚を周辺回路ブロック２２のトランジスタのゲート酸化膜厚よりも厚く設定することにより、メモリセルトランジスタのカットオフとハイレベルの書き込み補償を満足する。それとともに、周辺回路ブロック２２のトランジスタの駆動力が高められる。
【００４６】
また外部電源を降圧する電圧変換回路２４を介することなく高い電源電圧のかかるＩ／Ｏ回路ブロック２３のトランジスタのゲート酸化膜厚を厚くするので信頼性も向上される。さらにメモリセルアレイブロック２１のトランジスタとＩ／Ｏ回路ブロック２３のトランジスタのゲート酸化膜を同一の厚さに形成しているので、工程の増大を最小に抑えられる。したがって、高密度でかつ高速動作が可能なＤＲＡＭデバイスを実現される。
【００４７】
以上の説明では、２５６ＭｂＤＲＡＭレベルのパラメータ設定を用いたが、他の世代のＤＲＡＭデバイスにおいても適用が可能である。またメモリセルの形式としては、製造方法で説明したスタックト型以外のものであっても差し支えはない。
【００４８】
【発明の効果】
以上、説明したように本発明によれば、ＤＲＡＭ装置のメモリセル領域および入出力回路領域における各トランジスタのゲート絶縁膜を、周辺回路領域におけるトランジスタのゲート絶縁膜よりも厚く形成したので、メモリセルトランジスタのカットオフリークと、ハイレベルの書き込み補償を満足するとともに、周辺回路領域のトランジスタの駆動力を高めることができる。したがって、高密度でかつ高速動作可能なＤＲＡＭデバイスを実現できる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態の一例を示すＤＲＡＭの構成図である。
【図２】第１の実施の形態で示したＤＲＡＭの製造工程図（その１）である。
【図３】第１の実施の形態で示した製造工程図（その２）である。
【図４】ゲート酸化膜の別の製造工程図である。
【図５】しきい値電圧とゲート酸化膜厚との関係図である。
【図６】本発明に係る第２の実施の形態の一例を示すＤＲＡＭの構成図である。
【符号の説明】
１，２  ＤＲＡＭ
１１，２１  メモリセルアレイブロック
１２，２２  周辺回路ブロック
１３，２３  Ｉ／Ｏ回路ブロック
２４  電圧変換回路
１０３，１０４，１５２  ゲート酸化膜
１３１  メモリセル領域
１３２  周辺回路領域
【図１】
0003619144.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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