(57)【特許請求の範囲】
【請求項１】
ワード線の一端側に、ドレインを前記ワード線に接続され、ソースにワード線駆動信号群のうち第１のワード線駆動信号が印加され、ゲートにワード線選択信号群のうち１つのワード線選択信号が印加されるＰチャネル電界効果トランジスタを使用して前記ワード線の立ち上げを行うワード線駆動回路と、
前記ワード線の他端側に、Ｎチャネル電界効果トランジスタを使用して前記ワード線の立ち下げを行うワード線リセット回路と、
冗長ワード線の一端側に、ドレインを前記冗長ワード線に接続され、ソースに前記第１のワード線駆動信号が印加され、ゲートに冗長ワード線選択信号が印加される第１の冗長Ｐチャネル電界効果トランジスタを有する第１の冗長ワード線駆動回路と、
前記ワード線の前記一端側に、ドレインを前記冗長ワード線に接続され、ソースに前記ワード線駆動信号群のうち第２のワード線駆動信号が印加され、ゲートに前記冗長ワード線選択信号が印加される第２の冗長Ｐチャネル電界効果トランジスタを有する第２の冗長ワード線駆動回路と、
前記冗長ワード線の他端側に、ドレインを前記冗長ワード線に接続され、ゲートにワード線リセット信号群のうち第１のワード線リセット信号が印加される第１の冗長Ｎチャネル電界効果トランジスタと、ドレインを前記第１の冗長Ｎチャネル電界効果トランジスタのソースに接続され、ソースを接地され、ゲートに前記ワード線リセット信号群のうち第２のワード線リセット信号が印加される第２の冗長Ｎチャネル電界効果トランジスタとからなる冗長ワード線リセット回路とを備えた、半導体記憶装置。
【請求項２】
前記ワード線駆動回路は、ドレインを前記ワード線に接続され、ソースを接地され、ゲートに前記Ｐチャネル電界効果トランジスタのゲートに印加される前記１つのワード線選択信号が印加されるＮチャネル電界効果トランジスタを有する、請求項１記載の半導体記憶装置。
【請求項３】
前記ワード線リセット回路は、
ドレインを前記ワード線に接続され、ゲートに電源電圧が印加される第１のＮチャネル電界効果トランジスタと、
ドレインを前記第１のＮチャネル電界効果トランジスタのソースに接続され、ソースを接地され、ゲートに前記第１のワード線リセット信号が印加される第２のＮチャネル電界効果トランジスタとを有する、請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第１及び第２の冗長ワード線駆動回路は、ドレインを前記冗長ワード線に接続され、ソースを接地され、ゲートに前記冗長ワード線選択信号が印加される冗長Ｎチャネル電界効果トランジスタを有する、請求項１〜３のいずれか1項記載の半導体記憶装置。
【請求項５】
前記ワード線の一端側及び他端側は、夫々メモリセルが配置されたセルアレイ領域の両側に対応している、請求項１〜４のうちいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置係り、特にＰチャネル電界効果トランジスタを使用してワード線の立ち上げを行う構成の半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置の一例として、一部分が図５に示す如き構成のダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと言う）が提案されている。この部分は、図５に示す如く接続された、メモリセルが配列されたセルアレイ領域１と、メモリセルの選択を行うワード線２と、ワード線２を駆動するワード線駆動回路３と、インバータ４と、ｎＭＯＳトランジスタ５〜７とからなる。
【０００３】
尚、図５において、ＷＤＺはワード線駆動信号を示し、ＳＥＬＸはワード線選択信号を示す。ワード線駆動信号ＷＤＺは、低電位が接地電圧Ｖｓｓであり、高電位が電源電圧Ｖｃｃを昇圧して得た電圧Ｖｐｐである。他方、ワード線選択信号ＳＥＬＸは、低電位が接地電圧Ｖｓｓであり、高電位が電源電圧Ｖｃｃである。又、ＶＳＲＺは、ｎＭＯＳトランジスタ５のスレッショルド電圧をＶｔｈとすると、Ｖｃｃ＋Ｖｔｈ以下の固定電圧を示す。
【０００４】
図６は、上記ＤＲＡＭにおけるワード線２の選択動作を説明するための波形図である。同図では、ワード線選択信号ＳＥＬＸの電圧波形、ワード線駆動信号ＷＤＺの電圧波形、ノード８の電圧波形及びワード線２の電圧波形が示されている。
【０００５】
即ち、上記ＤＲＡＭでは、ワード線２の非選択時には、ワード線選択信号ＳＥＬＸのレベルはＶｃｃ、ワード線駆動信号ＷＤＺのレベルはＶｓｓ、インバータ４の出力レベルはＶｓｓ、ノード８のレベルはＶｓｓ，ｎＭＯＳトランジスタ６は非導通状態、ｎＭＯＳトランジスタ７は導通状態、ワード線２のレベルはＶｓｓとされている。
【０００６】
この状態からワード線２が選択される場合には、ワード線選択信号ＳＥＬＸのレベルがＶｓｓまで立ち下げられ、ｎＭＯＳトランジスタ７が非導通状態とされ、インバータ４の出力レベルがＶｃｃに上昇され、ｎＭＯＳトランジスタ５によりノード８がＶｃｃ−αのレベルまでプリチャージされる。
【０００７】
次に、ワード線駆動信号ＷＤＺのレベルがＶｐｐまで立ち上げられるが、この場合、ｎＭＯＳトランジスタ６にはチャネルが形成されているので、ノード８の電圧はｎＭＯＳトランジスタ６のチャネル・ゲート間の容量によりセルフ・ブーストされ、Ｖｐｐ＋αのレベルまで上昇する。この結果、ワード線２の電圧は、ワード線駆動信号ＷＤＺに追随してＶｐｐのレベルまで上昇する。
【０００８】
その後、ワード線２のリセット時には、ワード線駆動信号ＷＤＺのレベルがＶｓｓに向かって立ち下げられ、ワード線２に蓄積されていた電荷はｎＭＯＳトランジスタ６を介してワード線駆動信号線側に引き抜かれる。これにより、ワード線２の電圧は、ワード線駆動信号ＷＤＺに追随して立ち下がり始める。
【０００９】
又、ワード線駆動信号ＷＤＺのレベルがＶｓｓになると、次にワード線選択信号ＳＥＬＸのレベルがＶｃｃに立ち上げられる。この結果、インバータ４の出力レベルがＶｓｓとなり、ノード８に蓄積されていた電荷がｎＭＯＳトランジスタ５及びインバータ４を介して接地側に引き抜かれる。これにより、ノード８のレベルはＶｓｓとされ、ｎＭＯＳトランジスタ６は非導通状態とされる。
【００１０】
尚、この場合、ｎＭＯＳトランジスタ７は導通状態とされ、ワード線２に残存している電荷はｎＭＯＳトランジスタ７を介して接地側に引き抜かれるので、ワード線２のレベルはＶｓｓとされる。
しかし、上記ＤＲＡＭにおいては、ｎＭＯＳトランジスタ５のノード８側のドレイン又はソースを構成するＮ型拡散層とＰウェルとの間のジャンクションには、Ｖｐｐを越えるレベルの電圧が印加されてしまうので、ＤＲＡＭの高集積化に伴いＤＲＡＭの信頼性が低下してしまうという問題があった。
【００１１】
そこで、この問題を解消するべく、従来は一部分が図７に示す如き構成とされたＤＲＡＭが提案されている。この部分は、図７に示す如く接続された、メモリセルが配置されたセルアレイ領域１０と、ワード線１１と、ワード線１１を駆動するワード線駆動回路１２と、ｐＭＯＳトランジスタ１３と、ｎＭＯＳトランジスタ１４，１５と、ワード線１１とｎＭＯＳトランジスタ１４のドレインとの間の配線抵抗１６とからなる。
【００１２】
図８は、図７に示すＤＲＡＭにおけるワード線１１の選択動作を説明するための波形図である。図８では、ワード線選択信号ＳＥＬＸの電圧波形及びワード線１１の電圧波形が示されている。
図７に示すＤＲＡＭにおいて、ワード線１１の非選択時には、ワード線選択信号ＳＥＬＸのレベルはＶｐｐ、ｐＭＯＳトランジスタ１３は非導通状態、ｎＭＯＳトランジスタ１５は導通状態、ワード線１１のレベルはＶｓｓとされている。この状態からワード線１１が選択される場合には、ワード線選択信号ＳＥＬＸのレベルがＶｓｓに立ち下げられ、ｐＭＯＳトランジスタ１３は導通状態とされ、ｎＭＯＳトランジスタ１５は非導通状態とされる。又、ワード線１１の電圧レベルは、ｐＭＯＳトランジスタ１３を介してＶｐｐまで立ち上げられる。
【００１３】
その後、ワード線１１のリセット時には、ワード線選択信号ＳＥＬＸのレベルがＶｐｐに立ち上げられ、ｐＭＯＳトランジスタ１３は非導通状態とされ、ｎＭＯＳトランジスタ１５は導通状態とされる。又、ワード線１１に蓄積されていた電荷はｎＭＯＳトランジスタ１４，１５を介して接地側に引き抜かれ、ワード線１１の電圧レベルはＶｓｓに立ち下げられる。
【００１４】
このように、図７に示すＤＲＡＭでは、Ｖｐｐ以上の電位レベルまで上昇してしまうジャンクションが存在しないため、ＤＲＡＭの高集積化を図る場合でも信頼性を確保することができる。
【００１５】
【発明が解決しようとする課題】
しかし、図７に示すＤＲＡＭでは、アクセスの高速化を図ろうとする場合には、ワード線１１の立ち上げ速度を重視する為には、ｐＭＯＳトランジスタ１３をセルアレイ領域１０の近くに配置する必要がある。このため、ｎＭＯＳトランジスタ１４，１５はｐＭＯＳトランジスタ１３を挟んでワード線１１から遠い位置に配置せざるを得ない。
【００１６】
ところが、上記の如き配置を採用すると、ワード線１１とｎＭＯＳトランジスタ１４のドレインとの間を接続する配線の長さが長くなり、配線抵抗１６が大きくなってしまう。このため、ワード線１１の立ち下げが大きい配線抵抗１６のために極端に遅くなってしまい、ワード線１１のリセットの高速化を図ることができないという新たな問題が生じてしまった。
【００１７】
他方、ｎＭＯＳトランジスタ１４，１５をセルアレイ領域１０の近くに配置し、ｐＭＯＳトランジスタ１３をｎＭＯＳトランジスタ１４，１５を挟んでセルアレイ領域１０から遠い位置に配置する場合には、ワード線１１のリセットの高速化を図ることができるものの、ワード線１１の立ち上げが極端に遅くなってしまい、アクセスの高速化を図ることができなくなってしまう。
【００１８】
そこで、本発明は、上記の問題に鑑み、昇圧電圧を越える電圧が印加されてしまうジャンクションを形成せず、高集積化を図る場合でも信頼性を低下させることなくアクセス及びワード線のリセットを高速に行うことのできる半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記の課題は、ワード線の一端側にＰチャネル電界効果トランジスタを使用して前記ワード線の立ち上げを行うワード線駆動回路と、前記ワード線の他端側にＮチャネル電界効果トランジスタを使用して前記ワード線の立ち下げを行うワード線リセット回路とを備えた半導体記憶装置によって達成できる。
【００２０】
本発明によれば、Ｐチャネル電界効果トランジスタを使用してワード線が立ち上げられるので、昇圧電圧を越える電圧が印加されるジャンクションが形成されないようにすることができる。
尚、ワード線駆動回路をワード線の一端側に設け、ワード線リセット回路をワード線の他端側に設けると、ワード線の立ち上げを行うＰチャネル電界効果トランジスタとワード線との間及びワード線の立ち下げを行うＮチャネル電界効果トランジスタとワード線との間に大きな配線抵抗が存在しないようにすることができるので、ワード線の立ち上げ及び立ち下げの高速化を図ることができる。
【００２１】
【発明の実施の形態】
以下に、本発明の実施の形態を、図１〜図４に示す実施例と共に説明する。
【００２２】
【実施例】
図１は、本発明になる半導体記憶装置の一実施例の一部分の構成を示す回路図である。本実施例では、本発明がＤＲＡＭに適用されている。
図１に示すＤＲＡＭの一部分は、図示の如く接続された、セルアレイ領域１８と、冗長ワード線ＲＷＬ０，ＲＷＬ１と、正規のワード線（以下、単にワード線と言う）ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３，ＷＬ１０と、ビット線ＢＬＸ，ＢＬＺと、冗長メモリセル１９，２０と、セルアレイ領域１８内に配置された正規のメモリセル（以下、単にメモリセルと言う）２１〜２５とからなる。又、冗長ワード線駆動回路２６，２７は冗長ワード線ＲＷＬ０を駆動し、冗長ワード線駆動回路２８，２９は冗長ワード線ＲＷＬ１を駆動する。ワード線駆動回路３０はワード線ＷＬ００を駆動し、ワード線駆動回路３１はワード線ＷＬ０１を駆動し、ワード線駆動回路３２はワード線ＷＬ０２を駆動し、ワード線駆動回路３３はワード線ＷＬ０３を駆動し、ワード線駆動回路３４はワード線ＷＬ１０を駆動する。
【００２３】
冗長ワード線リセット回路３５は冗長ワード線ＲＷＬ０のリセットを行い、冗長ワード線リセット回路３６は冗長ワード線ＲＷＬ１のリセットを行う。又、ワード線リセット回路３７はワード線ＷＬ００のリセットを行い、ワード線リセット回路３８はワード線ＷＬ０１のリセットを行い、ワード線リセット回路３９はワード線ＷＬ０２のリセットを行い、ワード線リセット回路４０はワード線ＷＬ０３のリセットを行い、ワード線リセット回路４１はワード線ＷＬ１０のリセットを行う。リセット回路３５〜４１は、夫々ｎＭＯＳトランジスタ４２〜５５のうちの対応する２つのｎＭＯＳトランジスタで構成されている。
【００２４】
尚、図１において、ＷＤ０Ｚ〜ＷＤ３Ｚはワード線駆動信号、ＳＥＬ０Ｘ，ＳＥＬ１Ｘはワード線選択信号、ＳＥＬＲ０Ｘは冗長ワード線選択信号、ＲＥＳ０Ｚ〜ＲＥＳ３Ｚはワード線リセット信号を示す。
ワード線駆動信号ＷＤ０Ｚ〜ＷＤ３Ｚ、ワード線選択信号ＳＥＬ０Ｘ，ＳＥＬ１Ｘ及び冗長ワード線選択信号ＳＥＬＲ０Ｘは、低電位を接地電圧Ｖｓｓとされ、高電位を電源電圧Ｖｃｃを昇圧して得た昇圧電圧Ｖｐｐとされている。又、ワード線リセット信号ＲＥＳ０Ｚ〜ＲＥＳ３Ｚは、低電位を接地電圧Ｖｓｓとされ、高電位を電源電圧Ｖｃｃとされている。
【００２５】
図２は、冗長ワード線駆動回路２６，２７及びワード線駆動回路３０からなる回路部分の構成の一実施例を示す回路図である。図２に示す回路部分は、図示の如く接続されたｐＭＯＳトランジスタ５７〜５９と、ｎＭＯＳトランジスタ６０〜６２とからなる。
【００２６】
尚、他の冗長ワード線駆動回路２８，２９及びワード線駆動回路３１〜３４も、図２に示す上記回路部分の対応部分と同様の構成を有する。又、図１及び図２は回路図であるが、後述するように、ＤＲＡＭの平面図上の概略的配置も示している。
【００２７】
例えば、ワード線ＷＬ００は行アドレスＲＡ０〜ＲＡ４を「０００００」とされ、ワード線ＷＬ０１は行アドレスＲＡ０〜ＲＡ４を「１００００」とされている。又、ワード線ＷＬ０２は行アドレスＲＡ０〜ＲＡ４を「０１０００」とされ、ワード線ＷＬ０３は行アドレスＲＡ０〜ＲＡ４を「１１０００」とされている。即ち、ｎは整数でｉ＝０，１，．．．，ｎとすると、ワード線ＷＬｉ０とワード線ＷＬｉ１とでは、行アドレスＲＡ０が異なるが、行アドレスＲＡ１〜ＲＡ４は同一である。又、ワード線ＷＬｉ２とワード線ＷＬｉ３とでは、行アドレスＲＡ０が異なるが、行アドレスＲＡ１〜ＲＡ４は同一である。
【００２８】
本実施例では、メモリセル２１〜２５を始めとするメモリセルに不良がなく、且つ、冗長メモリセル１９，２０を始めとする冗長メモリセルが使用されない場合において、行アドレスＲＡ０，ＲＡ１として「００」が指定されると、先ず、ワード線リセット信号ＲＥＳ０Ｚが立ち下がり、続いてワード線駆動信号ＷＤ０Ｚが立ち上がる。
【００２９】
又、行アドレスＲＡ０，ＲＡ１として「１０」が指定されると、先ず、ワード線リセット信号ＲＥＳ１Ｚが立ち下がり、続いてワード線駆動信号ＷＤ１Ｚが立ち上がる。
行アドレスＲＡ０，ＲＡ１として「０１」が指定されると、先ず、ワード線リセット信号ＲＥＳ２Ｚが立ち下がり、続いてワード線駆動信号ＷＤ２Ｚが立ち上がる。
【００３０】
更に、行アドレスＲＡ０，ＲＡ１として「１１」が指定されると、先ず、ワード線リセット信号ＲＥＳ３Ｚが立ち下がり、続いてワード線駆動信号ＷＤ３Ｚが立ち上がる。
他方、本実施例では、冗長メモリセルを使用する場合には、ワード線ＷＬｉ０，ＷＬｉ１或いはワード線ＷＬｉ２，ＷＬｉ３を冗長ワード線ＲＷＬ０，ＲＷＬ１に置き換える。そこで、冗長メモリセルを使用する場合において、行アドレスＲＡ０，ＲＡ１として「００」が指定されると、先ず、ワード線リセット信号ＲＥＳ０Ｚが立ち下がり、続いてワード線駆動信号ＷＤ０Ｚ，ＷＤ２Ｚが立ち上がる。
【００３１】
又、行アドレスＲＡ０，ＲＡ１として「１０」が指定されると、先ず、ワード線リセット信号ＲＥＳ１Ｚが立ち下がり、続いてワード線駆動信号ＷＤ１Ｚ，ＷＤ３Ｚが立ち上がる。
行アドレスＲＡ０，ＲＡ１として「０１」が指定されると、先ず、ワード線リセット信号ＲＥＳ２Ｚが立ち下がり、続いてワード線駆動信号ＷＤ０Ｚ，ＷＤ２Ｚが立ち上がる。
【００３２】
更に、行アドレスＲＡ０，ＲＡ１として「１１」が指定されると、先ず、ワード線リセット信号ＲＥＳ３Ｚが立ち下がり、続いてワード線駆動信号ＷＤ１Ｚ，ＷＤ３Ｚが立ち上がる。
図３は、冗長メモリセルが使用されない場合において、ワード線ＷＬ００が選択された場合のＤＲＡＭの動作を説明する波形図である。同図では、ワード線リセット信号ＲＥＳ０Ｚ〜ＲＥＳ３Ｚ、ワード線選択信号ＳＥＬ０Ｘ，ＳＥＬ１Ｘ、ワード線駆動信号ＷＤ０Ｚ、冗長ワード線選択信号ＳＥＬＲ０Ｘ及びワード線ＷＬ００の電圧波形が示されている。
【００３３】
この場合、ワード線ＷＬ００の非選択時には、ワード線選択信号ＳＥＬ０Ｘ，ＳＥＬ１Ｘ及び冗長ワード線選択信号ＳＥＬＲ０ＸのレベルはＶｐｐ、ワード線リセット信号ＲＥＳ０Ｚ〜ＲＥＳ３ＺのレベルはＶｃｃ、ワード線駆動信号ＷＤ０ＺのレベルはＶｓｓとされている。このため、冗長ワード線駆動回路２６〜２９及びワード線駆動回路３０〜３４においては、ｐＭＯＳトランジスタが非導通状態となり、ｎＭＯＳトランジスタは導通状態となる。又、冗長ワード線リセット回路３５，３６及びワード線リセット回路３７〜４１においては、ｎＭＯＳトランジスタ４２〜５５が導通状態となり、冗長ワード線ＲＷＬ０，ＲＷＬ１及びワード線ＷＬ００〜ＷＬ０３，ＷＬ１０のレベルはＶｓｓとされる。
【００３４】
この状態から、ワード線ＷＬ００が選択される場合には、行アドレスＲＡ０，ＲＡ１として「００」が指定され、ワード線リセット信号ＲＥＳ０ＺのレベルがＶｓｓに立ち下げられる。この結果、冗長ワード線リセット回路３５のｎＭＯＳトランジスタ４２及びワード線リセット回路３７，４１のｎＭＯＳトランジスタ４７，５５が非導通状態となる。
【００３５】
続いて、ワード線選択信号ＳＥＬ０ＸのレベルがＶｓｓに立ち下げられると共に、ワード線駆動信号ＷＤ０ＺのレベルがＶｐｐに立ち上げられる。これにより、ワード線駆動回路３０においては、ｐＭＯＳトランジスタ５９が導通状態となり、ｎＭＯＳトランジスタ６２が非導通状態となり、ワード線ＷＬ００のレベルはワード線駆動信号ＷＤ０Ｚに追随してＶｐｐに立ち上がる。
【００３６】
ワード線ＷＬ００リセット時には、ワード線リセット信号ＲＥＳ０ＺのレベルがＶｃｃに立ち上げられると共に、ワード線駆動信号ＷＤ０ＺのレベルがＶｓｓに立ち下げられる。この結果、ワード線ＷＬ００に蓄積されていた電荷は、ワード線駆動回路３０のｐＭＯＳトランジスタ５９を介してワード線駆動信号線側に引き抜かれると共に、ワード線リセット回路３７のｎＭＯＳトランジスタ４６，４７を介して接地側に引き抜かれる。従って、ワード線ＷＬ００のレベルはＶｓｓに向かって立ち下げられる。
【００３７】
ワード線ＷＬ００のレベルがＶｃｃ以下になると、ワード線選択信号ＳＥＬ０ＸのレベルがＶｐｐに引き上げられ、ワード線駆動回路３０においてはｐＭＯＳトランジスタ５９が非導通状態となり、ｎＭＯＳトランジスタ６２が導通状態となる。これにより、ワード線ＷＬ００に残存している電荷は、ワード線駆動回路３０のｎＭＯＳトランジスタ６２及びワード線リセット回路３７のｎＭＯＳトランジスタ４６，４７を介して接地側に引き抜かれ、ワード線ＷＬ００のレベルはＶｓｓに立ち下げられてＶｓｓにクランプされる。
【００３８】
図４は、ワード線ＷＬ００，ＷＬ０１が冗長ワード線ＲＷＬ０，ＲＷＬ１に置き換えられている場合において、ワード線ＷＬ００が選択された場合のＤＲＡＭの動作説明するための波形図である。同図では、ワード線リセット信号ＲＥＳ０Ｚ〜ＲＥＳ３Ｚ、ワード線選択信号ＳＥＬ０Ｘ，ＳＥＬ１Ｘ、ワード線駆動信号ＷＤ０Ｚ〜ＷＤ３Ｚ、冗長ワード線選択信号ＳＥＬＲ０Ｘ及び冗長ワード線ＲＷＬ０の電圧波形が示されている。
【００３９】
この場合においても、ワード線ＷＬ００の非選択時にはワード線選択信号ＳＥＬ０Ｘ，ＳＥＬ１Ｘ及び冗長ワード線選択信号ＳＥＬＲ０ＸのレベルはＶｐｐ、ワード線リセット信号ＲＥＳ０Ｚ〜ＲＥＳ３ＺのレベルはＶｃｃ、ワード線駆動信号ＷＤ０Ｚ〜ＷＤ３ＺのレベルはＶｓｓとされている。このため、冗長ワード線駆動回路２６〜２９及びワード線駆動回路３０〜３４においては、ｐＭＯＳトランジスタが非導通状態とされ、ｎＭＯＳトランジスタは導通状態とされる。又、冗長ワード線リセット回路３５，３６及びワード線リセット回路３７〜４１においては、ｎＭＯＳトランジスタ４２〜５５が導通状態とされ、冗長ワード線ＲＷＬ０，ＲＷＬ１及びワード線ＷＬ００〜ＷＬ０３，ＷＬ１０のレベルがＶｓｓとされる。
【００４０】
この状態から、ワード線ＷＬ００が選択される場合には、行アドレスＲＡ０，ＲＡ１として「００」が指定され、ワード線リセット信号ＲＥＳ０ＺのレベルがＶｓｓに立ち下げられる。この結果、冗長ワード線リセット回路３５のｎＭＯＳトランジスタ４２及びワード線リセット回路３７，４１のｎＭＯＳトランジスタ４７，５５が非導通状態となる。
【００４１】
続いて、冗長ワード線選択信号ＳＥＬＲ０ＸのレベルがＶｓｓに立ち下げられると共に、ワード線駆動信号ＷＤ０Ｚ，ＷＤ２ＺのレベルがＶｐｐに立ち上げられる。このため、冗長ワード線選択回路２６，２７においては、ｐＭＯＳトランジスタ５７，５８は導通状態となり、ｎＭＯＳトランジスタ６０，６１は非導通状態となる。又、冗長ワード線ＲＷＬ０のレベルはワード線駆動信号ＷＤ０Ｚ，ＷＤ２Ｚに追随してＶｐｐに立ち上がる。
【００４２】
そして、ワード線ＷＬ００のリセット時には、ワード線リセット信号ＲＥＳ０ＺのレベルがＶｃｃに立ち上げられると共に、ワード線駆動信号ＷＤ０Ｚ，ＷＤ２ＺのレベルがＶｓｓに向かって立ち下げられる。この結果、冗長ワード線ＲＷＬ０に蓄積されていた電荷は、冗長ワード線駆動回路２６，２７のｐＭＯＳトランジスタ５７，５８を介してワード線駆動信号線側に引き抜かれると共に、冗長ワード線リセット回路３５のｎＭＯＳトランジスタ４２，４３を介して接地側に引き抜かれる。又、冗長ワード線ＲＷＬ０のレベルはＶｓｓに向かって立ち下げられる。
【００４３】
冗長ワード線ＲＷＬ０のレベルがＶｃｃ以下になると、冗長ワード線選択信号ＳＥＬＲ０ＸのレベルはＶｐｐに引き上げられる。又、冗長ワード線駆動回路２６，２７においては、ｐＭＯＳトランジスタ５７，５８が非導通状態とされ、ｎＭＯＳトランジスタ６０，６１が導通状態とされる。このため、冗長ワード線ＲＷＬ０に残存している電荷は、冗長ワード線駆動回路２６，２７のｎＭＯＳトランジスタ６０，６１及び冗長ワード線リセット回路３５のｎＭＯＳトランジスタ４２，４３を介して接地側に引き抜かれる。更に、冗長ワード線ＲＷＬ０のレベルはＶｓｓに立ち下げられ、Ｖｓｓにクランプされる。
【００４４】
尚、ワード線ＷＬ０２，ＷＬ０３が冗長ワード線ＲＷＬ０，ＲＷＬ１に置き換えられる場合において、ワード線ＷＬ０２が選択されると、行アドレスＲＡ０，ＲＡ１として「０１」が指定され、ワード線リセット信号ＲＥＳ２ＺのレベルがＶｓｓに立ち下げられる。この結果、冗長ワード線リセット回路３５のｎＭＯＳトランジスタ４３及びワード線リセット回路３９のｎＭＯＳトランジスタ５１が非導通状態とされる。
【００４５】
続いて、冗長ワード線選択信号ＳＥＬＲ０ＸのレベルがＶｓｓに立ち下げられると共に、ワード線駆動信号ＷＤ０Ｚ，ＷＤ２ＺのレベルがＶｐｐに立ち上げられる。このため、冗長ワード線駆動回路２６，２７においては、ｐＭＯＳトランジスタ５７，５８が導通状態となり、ｎＭＯＳトランジスタ６０，６１が非導通状態となる。又、冗長ワード線ＲＷＬ０のレベルは、ワード線駆動信号ＷＤ０Ｚ，ＷＤ２Ｚに追随してＶｐｐに立ち上がる。
【００４６】
そして、ワード線ＷＬ００のリセット時には、ワード線リセット信号ＲＥＳ２ＺのレベルがＶｃｃに立ち上げられると共に、ワード線駆動信号ＷＤ０Ｚ，ＷＤ２ＺのレベルがＶｓｓに向かって立ち下げられる。この結果、冗長ワード線ＲＷＬ０に蓄積されていた電荷は、冗長ワード線駆動回路２６，２７のｐＭＯＳトランジスタ５７，５８を介してワード線駆動信号線側に引き抜かれると共に、冗長ワード線リセット回路３５のｎＭＯＳトランジスタ４２，４３を介して接地側に引き抜かれる。又、冗長ワード線ＲＷＬ０のレベルは、Ｖｓｓに向かって立ち下げられる。
【００４７】
冗長ワード線ＲＷＬ０のレベルがＶｃｃ以下になると、冗長ワード線選択信号ＳＥＬＲ０ＸのレベルはＶｐｐに引き上げられる。又、冗長ワード線駆動回路２６，２７においては、ｐＭＯＳトランジスタ５７，５８が非導通状態となり、ｎＭＯＳトランジスタ６０，６１が導通状態となる。このため、冗長ワード線ＲＷＬ０に残存している電荷は、冗長ワード線駆動回路２６，２７のｎＭＯＳトランジスタ６０，６１及び冗長ワード線リセット回路３５のｎＭＯＳトランジスタ４２，４３を介して接地側に引き抜かれる。又、ワード線ＷＬ００のレベルはＶｓｓに立ち下げられ、Ｖｓｓにクランプされる。
【００４８】
このように、本実施例によれば、ｐＭＯＳトランジスタを使用してワード線或いは冗長ワード線の立ち上げを行うので、昇圧電圧Ｖｐｐを越える電圧が印加されるジャンクションが形成されず、ＤＲＡＭの高集積化を図る場合においても信頼性の低下を防止することができる。
【００４９】
ところで、本実施例では、図１及び図２において、冗長ワード線駆動回路２６〜２９及びワード線駆動回路３０〜３４のｐＭＯＳトランジスタをセルアレイ領域１８の近くに配置すると共に、ｎＭＯＳトランジスタをｐＭＯＳトランジスタを挟んでセルアレイ領域１８から遠い位置に配置することができる。このようなｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの配置を採用すると、冗長ワード線の立ち上げを行うｐＭＯＳトランジスタと冗長ワード線との間及びワード線の立ち上げを行うｐＭＯＳトランジスタとワード線との間に大きな配線抵抗が生じないようにすることができる。従って、冗長ワード線及びワード線の立ち上げの高速化を図ると共に、アクセスの高速化を図ることができる。
【００５０】
更に、本実施例では、図１及び図２に示すように、冗長ワード線ＲＷＬ０，ＲＷＬ１及びワード線ＷＬ００〜ＷＬ０３，ＷＬ１０の右端側には、冗長ワード線リセット回路３５，３６及びワード線リセット回路３７〜４１が設けられており、冗長ワード線ＲＷＬ０，ＲＷＬ１及びワード線ＷＬ００〜ＷＬ０３，ＷＬ１０のリセットは主として冗長ワード線リセット回路３５，３６及びワード線リセット回路３７〜４１が行う構成となっている。このため、冗長ワード線ＲＷＬ０，ＲＷＬ１及びワード線ＷＬ００〜ＷＬ０３，ＷＬ１０と、ｎＭＯＳトランジスタ４２，４４，４６，４８，５０，５２，５４のドレインとの間に大きな配線抵抗が生じないようにすることができる。この結果、冗長ワード線ＲＷＬ０，ＲＷＬ１及びワード線ＷＬ００〜ＷＬ０３，ＷＬ１０の立ち下げの高速化を図ると共に、冗長ワード線のリセット及びワード線のリセットの高速化を図ることができる。
【００５１】
つまり、本実施例では、図１及び図２において、セルアレイ領域１８に対して冗長ワード線ＲＷＬ０，ＲＷＬ１及びワード線ＷＬ００〜ＷＬ０３，ＷＬ１０の左端側には、これらのワード線の立ち上げを行う冗長ワード線駆動回路２６〜２９及びワード線駆動回路３０〜３４のＰチャネル電界効果トランジスタを配置している。又、セルアレイ領域１８に対して冗長ワード線ＲＷＬ０，ＲＷＬ１及びワード線ＷＬ００〜ＷＬ０３，ＷＬ１０の右端側には、これらのワード線の立ち下げを行う冗長ワード線リセット回路３５，３６及びワード線リセット回路３７〜４１のＮチャネル電界効果トランジスタを配置している。図１及び図２は回路図であるが、説明の便宜上、ＤＲＡＭの平面図上の概略的配置も示している。従って、昇圧電圧Ｖｐｐを越える電圧が印加されてしまうジャンクションの形成を防止することができ、ＤＲＡＭを高集積化する場合でもＤＲＡＭの信頼性の低下を防止することが可能となる。又、上記の如き配置を採用することにより、ワード線の立ち上げを行うＰチャネル電界効果トランジスタとワード線との間、及びワード線の立ち下げを行うＮチャネル電界効果トランジスタとワード線との間に大きな配線抵抗が生じないようにすることもでき、その結果、ワード線の立ち上げ及び立ち下げを高速化すると共に、アクセス及びワード線リセットの高速化も可能となる。
【００５２】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【００５３】
【発明の効果】
本発明によれば、ワード線の一端側にＰチャネル電界効果トランジスタを使用してワード線の立ち上げを行うワード線駆動回路を設けると共に、ワード線の他端側にＮチャネル電界効果トランジスタを使用してワード線の立ち下げを行うワード線リセット回路を設けることにより、昇圧電圧を越える電圧が印加されてしまうジャンクションの形成を防止して半導体記憶装置の高集積化を図る場合においても信頼性の低下を防止することができ、又、ワード線の立ち上げを行うＰチャネル電界効果トランジスタとワード線との間及びワード線の立ち下げを行うＮチャネル電界効果トランジスタとワード線との間に大きな配線抵抗が生じないようにすることもできるので、ワード線の立ち上げ及び立ち下げの高速化を図り、アクセス及びワード線リセットの高速化を図ることができるので、実用的には極めて有用である。
【図面の簡単な説明】
【図１】本発明になる半導体記憶装置の一実施例の一部分の構成を示す回路図である。
【図２】冗長ワード線駆動回路及びワード線駆動回路からなる回路部分の構成の一実施例を示す回路図である。
【図３】冗長メモリセルが使用されない場合において、ワード線が選択された場合の実施例の動作を説明する波形図である。
【図４】ワード線が冗長ワード線に置き換えられている場合において、ワード線が選択された場合の実施例の動作説明するための波形図である。
【図５】従来のＤＲＡＭの一部分の構成の一例を示す回路図である。
【図６】従来のＤＲＡＭにおけるワード線の選択動作を説明するための波形図である。
【図７】従来のＤＲＡＭの一部分の構成の他の例を示す回路図である。
【図８】図７に示すＤＲＡＭにおけるワード線の選択動作を説明するための波形図である。
【符号の説明】
１８      セルアレイ領域
１９，２０      冗長メモリセル
２１〜２５      メモリセル
２６〜２９      冗長ワード線駆動回路
３０〜３４      ワード線駆動回路
３５，３６      冗長ワード線リセット回路
３７〜４１      ワード線リセット回路
４２〜４５      ｎＭＯＳトランジスタ
ＲＷＬ０，ＲＷＬ１      冗長ワード線
ＷＬ００〜ＷＬ０３，ＷＬ１０      ワード線
ＷＤ０Ｚ〜ＷＤ３Ｚ      ワード線駆動信号
ＳＥＬ０Ｘ，ＳＥＬ１Ｘ      ワード線選択信号
ＲＥＳ０Ｚ〜ＲＥＳ３Ｚ      ワード線リセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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