(57)【特許請求の範囲】
【請求項１】
複数のメモリセクタ中の特定のメモリセクタを高信頼性領域として設定し、該領域においては書き込みを行う際に２個以上のメモリセルに対して同時に書き込みを行うとともに読み出しの際には同時に書き込みされた前記メモリセルを同時に読み出すようにする不揮発性半導体メモリ装置であって、
前記特定のメモリセクタの選択データである外部からのコマンドを蓄えるコマンドレジスタと、
該コマンドレジスタからのコマンドをデコードする書き込み制御回路と、
書き込み制御回路からの複数の制御信号に応じて前記選択データの記憶動作を行うＳＳＥ回路と、
該ＳＳＥ回路の出力信号に応じて前記特定のメモリセクタに加わるアドレスデータの信号を変化させる選択手段とを含み前記コマンドにより高信頼性領域のメモリセクタの大きさを調整できるようにしたことを特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置に関するもので、特に書き換え可能回数が増加可能であるとともに、保持時間が長くなってもセル電流の低下が少ない不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
近年、ＦＲＡＭ（Ferro-electric Random Access Memory ）、ＥＰＲＯＭ（Erasable and Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory）などの不揮発性半導体メモリが注目されている。ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷の有無による閾値電圧の変化を制御ゲートによって検出することで、データの記憶を行わせるようになっている。また、ＥＥＰＲＯＭには、メモリチップ全体でデータの消去を行うか、あるいは、メモリセルアレイを任意のブロックに分けてその各ブロック単位でデータの消去を行うフラッシュＥＥＰＲＯＭがある。
【０００３】
フラッシュＥＥＰＲＯＭを構成するメモリセルは、スプリットゲート型とスタックトゲート型に大きく分類される。
スプリットゲート型のフラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０（G11C 13/00）に開示されている。
図３に、同公報（ＷＯ９２／１８９８０）に記載されているスプリットゲート型メモリセル１０１の断面構造を示す。
【０００４】
Ｐ型単結晶シリコン基板１０２上にＮ型のソースＳおよびドレインＤが形成されている。ソースＳとドレインＤに挟まれたチャネルＣＨ上に、第１の絶縁膜１０３を介して浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧ上に第２の絶縁膜１０４を介して制御ゲートＣＧが形成されている。制御ゲートＣＧの一部は、第１の絶縁膜１０３を介してチャネルＣＨ上に配置され、選択ゲート１０５を構成している。第２の絶縁膜１０４に囲まれた浮遊ゲートＦＧに電子を蓄えることでデータの記憶を行う。
【０００５】
【発明が解決しようとする課題】
ところで、浮遊ゲートＦＧに電子を蓄えるものでは書き換え回数が多くなるとメモリセルに流れるセル電流が減少し、データの安定な書き込み及び読み出しが出来なくなるという問題がある。これは、書き換え回数が多くなると第２の絶縁膜１０４の劣化が生じ、浮遊ゲートＦＧから電子が抜けにくくなるとともに、一旦抜けた電子が第２の絶縁膜１０４にトラップされてから再び浮遊ゲートＦＧに戻るようになり、浮遊ゲートＦＧの電位が低下して、浮遊ゲートＦＧ下にチャネルが形成されずらくなることが原因と思われる。
【０００６】
又、記憶されたデータの保持期間にも限度があり、ある期間を過ぎるとデータが変化してしまい信頼性が失われる欠点がある。これは、消去状態にあるＦＧに電子がリークして入り込み結果的に電子の注入状態に変化してしまうためである。
【０００７】
【課題を解決するための手段】
本発明はかかる問題点に鑑みてなされ、複数のメモリセクタ中の特定のメモリセクタを高信頼性領域として設定し、該領域においては書き込みを行う際に２個以上のメモリセルに対して同時に書き込みを行うとともに読み出しの際には同時に書き込みされた前記メモリセルを同時に読み出すようにする不揮発性半導体メモリ装置であって、前記特定のメモリセクタの選択データである外部からのコマンドを蓄えるコマンドレジスタと、該コマンドレジスタからのコマンドをデコードする書き込み制御回路と、書き込み制御回路からの複数の制御信号に応じて前記選択データの記憶動作を行うＳＳＥ回路と、該ＳＳＥ回路の出力信号に応じて前記特定のメモリセクタに加わるアドレスデータの信号を変化させる選択手段とを含み前記コマンドにより高信頼性領域のメモリセクタの大きさを調整できるようにしたことを特徴とする。
【０００８】
【発明の実施の形態】
本発明の不揮発性半導体メモリ装置を説明する。本発明の不揮発性半導体メモリ装置では不揮発性半導体メモリの一部のセクタをスペシャルセクタ（高信頼性領域）として設定し、該セクタにおいては書き込みを行う際に２個以上のメモリセルに対して同時に書き込みを行うとともに読み出しの際には同時に書き込みされた前記メモリセルを同時に読み出すようにしている。これにより、読みだし時のセル電流が通常の２倍流れることとなり、書き換え可能回数と保持時間を長くできる。
【０００９】
図６は、本発明の不揮発性半導体メモリをセクタ単位で分割した図である。図６ではスペシャルセクタとするセクタの数を増減できる。例えば、第１セクタのみをスペシャルセクタとし、他は通常の使用とする。又、第１及び第２セクタをスペシャルセクタとし、他は通常の使用としてもよい。
今までのメモリでは全てのセクタのアドレスデコーダにA0乃至A3及びその反転信号＊A0乃至A3（但し、＊は反転を示す）が共通に印加されるのであるが、本発明ではアドレス信号A0及びその反転信号＊A0が各々独立し、且つ独立して制御可能なように印加され、その他のセクタにはA0及びその反転信号＊A0が共通に印加される構成とする。
【００１０】
従って、各セクタ毎にA0及びその反転信号＊A0が同じ値、例えば「Ｈ」となるようにすることで、スペシャルセクタの設定が選択される。
図４は、各セクタのアドレスデコーダの例を示す。図４のA0,A1,A2,A3の４ビットには、アドレスデータが各々印加される。このアドレスデータを１６個のアンドゲート４００乃至４１５でデコードする。一般的なデコーダであれば、１つのアドレスに対して１つのアンドゲートが「Ｈ」となる。
【００１１】
しかしながら、図４では１つのアドレスに対して２つのアンドゲートが「Ｈ」となるようにするため、A0及び＊A0をつねに「Ｈ」とする。これにより、例えば、アンドゲート４００、４０１は同時に「Ｈ」となり、ワード線を２本同時選択できる。
今、図６において、第１セクタ用のA0のビットを無視するとする。即ち、第１セクタ用のA0及び＊A0を入力アドレスに拘わらず常に「Ｈ」とする。そして、第２乃至第４セクタ用のA0及び＊A0に通常の入力アドレス信号を加える。すると、第１セクタのみがスペシャルセクタとなる。
【００１２】
次に、第２セクタ用のA0及び＊A0のビットのみを同様に無視するとする。すると、第２セクタがスペシャルセクタとなる。
このように、各セクタ用のA0及び＊A0のビットを無視すれば、それに対応するセクタがスペシャルセクタとなる。従って、高信頼性領域のメモリセクタの大きさ（量）を外部から調整することができる。
【００１３】
図７に、スプリットゲート型メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１２１の全体構成を示す。
メモリセルアレイ１２２は、複数のメモリセル１０１がマトリックス状に配置されて構成されている。行（ロウ）方向に配列された各メモリセル１０１の制御ゲートＣＧは、共通のワード線ＷＬａ〜ＷＬｚに接続されている。列（カラム）方向に配列された各メモリセル１０１のドレインＤは、共通のビット線ＢＬａ〜ＢＬｚに接続されている。全てのメモリセル１０１のソースＳは共通ソース線ＳＬに接続されている。
【００１４】
各ワード線ＷＬａ〜ＷＬｚはロウデコーダ１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラムデコーダ１２４に接続されている。
外部から印加されたロウアドレスおよびカラムアドレスは、アドレスピン１２５に入力される。そのロウアドレスおよびカラムアドレスは、アドレスピン１２５からアドレスバッファ１２６を介してアドレスラッチ１２７へ転送される。アドレスラッチ１２７でラッチされた各アドレスのうち、ロウアドレスはロウデコーダ１２３へ転送され、カラムアドレスはカラムデコーダ１２４へ転送される。
【００１５】
メモリセルアレイ１２２は、スペシャルセクタアレイ（例えば、ワード線ＷＬａ〜ＷＬｎ）と通常のセクタアレイ（例えば、ワード線ＷＬｙ〜ＷＬｚ）とに分かれており、スペシャルセクタを指定するアドレスが到来すると、ロウデコーダ１２３は、アドレスラッチ１２７でラッチされたロウアドレスに対応した２本のワード線ＷＬａ〜ＷＬｎ（例えば、ＷＬｍとＷＬｎ）を選択し、その選択したワード線ＷＬｍ及びＷＬｎとゲート電圧制御回路１３４とを接続する。
【００１６】
カラムデコーダ１２４は、アドレスラッチ１２７でラッチされたカラムアドレスに対応したビット線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選択したビット線ＢＬｍとドレイン電圧制御回路１３３とを接続する。
ゲート電圧制御回路１３４は、ロウデコーダ１２３を介して接続されたワード線ＷＬｍ及びＷＬｎの電位を、図２に示す各動作モードに対応して制御する。ドレイン電圧制御回路１３３は、カラムデコーダ１２４を介して接続されたビット線ＢＬｍの電位を、図２に示す各動作モードに対応して制御する。
【００１７】
共通ソース線ＳＬはソース電圧制御回路１３２に接続されている。ソース電圧制御回路１３２は、共通ソース線ＳＬの電位を、図２に示す各動作モードに対応して制御する。
外部から指定されたデータは、データピン１２８に入力される。そのデータは、データピン１２８から入力バッファ１２９を介してカラムデコーダ１２４へ転送される。カラムデコーダ１２４は、前記のように選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータに対応して後記するように制御する。
【００１８】
任意のメモリセル１０１から読み出されたデータは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ１２４を介してセンスアンプ群１３０へ転送される。センスアンプ群１３０は、数個のセンスアンプ（図示略）から構成されている。カラムデコーダ１２４は、選択したビット線ＢＬｍと各センスアンプとを接続する。後記するように、センスアンプ群１３０で判別されたデータは、出力バッファ１３１からデータピン１２８を介して外部へ出力される。
【００１９】
尚、上記した各回路（１２３〜１３４）の動作は制御コア回路１４０によって制御される。
本発明ではワード線ＷＬａ〜ＷＬｚの中からソースが共通に接続されているメモリセルに対応した２つのワード線（例えば、ＷＬｍとＷＬｎ）を同時選択する。これにより同じデータが２つのメモリセルに書き込まれることとなる。そこで、この２つのメモリセルを同時に読み出せば読み出しセル電流は２倍となる。
【００２０】
同じデータが書き込まれるスペシャルセクタ用メモリセルとして今、メモリセル３００及びメモリセル３０１を選択するとする。
メモリセル３００及びメモリセル３０１は、共通のソース及びビット線を有するページ（セクター）単位の関係となっている。メモリセル３００及びメモリセル３０１のワード線ＷＬｍ及びＷＬｎを同時に選択する方法は、前述の図６に従う。
【００２１】
図９は、図７のアドレスバッファ１２６、アドレスラッチ１２７、ロウデコーダ１２３の具体例を示す。
図９ではA0のビットを無視し、A0によって指定される２本のワード線を同時選択する構成である。入力アドレス中のA0のビット信号はアドレスピン３０１に印加される。前記入力アドレス中のA1,A2のビット信号はアドレスピン３０２、３０３に印加される。
【００２２】
A0のビット信号は、アドレスバッファとして機能を有するチップイネーブル用のノアゲート３０４を介してアドレスラッチとしてのラッチ回路３０５（フリップフロップで構成）でラッチされる。端子３０６にはチップイネーブル信号が、端子３０７にはクロック信号が印加される。
ラッチ回路３０５からは、反転信号＊A0と非反転信号A0が発生し、第１乃至第４選択回路３０８乃至３１１に印加されると共にスペシャルセクタとして選択可能でないセクタのアドレスデコーダには共通に反転信号＊A0と非反転信号A0が印加される。
【００２３】
第１乃至第４選択回路３０８乃至３１１は、ＳＳＥ（スペシャルセクタイネーブル）回路３１２からの制御信号に応じて反転信号＊A0と非反転信号A0をそのまま通過させるか、２つの信号を強制的に「Ｈ」レベルとするかを選択する。
例えば、ＳＳＥ回路３１２から「Ｌ、Ｈ、Ｈ、Ｈ」の制御信号が第１乃至第４選択回路３０８乃至３１１に印加されたとすると、第１選択回路３０８は、「Ｈ、Ｈ」を発生し、第２乃至第４選択回路３０９乃至３１１は、入力された反転信号＊A0と非反転信号A0をそのまま通過させる。このようにして、第１セクタ３１３のデコーダには「Ｈ」の反転信号＊A0と非反転信号A0が、又第２セクタ乃至第４セクタ３１４乃至３１６には第２乃至第４選択回路３０９乃至３１１からA0と＊A0の信号が印加される。  又、この時、アドレスピン３０２からA1ビットの信号がノアゲート３１７及びラッチ回路３１８を介して第１乃至第４セクタ３１３乃至３１６及び全てのセクタのデコーダに印加される。
アドレスピン３０３からのA2ビットの信号も同様である。
【００２４】
その結果、第１セクタ３１３のみにA0ビットが無視された信号が印加され、第１セクタ３１３では２本のワード線を同時選択する。
スペシャルセクタの領域を増やすには、例えば、第１セクタ３１３に加えて第２セクタ３１４にもA0ビットが無視された信号を加えればよい。即ち、ＳＳＥ回路３１２から「Ｌ、Ｌ、Ｈ、Ｈ」の制御信号を第１乃至第４選択回路３０８乃至３１１に印加する。
【００２５】
このように図９のブロックを使用すれば、メモリの外部からユーザーがＳＳＥ回路３１２の制御信号を切り換えることにより、スペシャルセクタの選択使用ができる。
尚、図９の不揮発性メモリにおいて、スペシャルセクタとして選択されたセクタを選択する場合にはアドレス入力A0が無視されるため外部からのアドレスデータはA1〜Anに印加し、通常のセクタをアクセスする場合にはA0〜Anに印加する。
【００２６】
図８は、第１乃至第４選択回路３０８乃至３１１の具体回路例を示す。端子３１９、３２０には反転信号＊A0と非反転信号A0がラッチ回路３０５から印加される。端子３２１にはＳＳＥ回路３１２から制御信号が印加される。端子３２１に「Ｌ」を印加すると、ナンドゲート３２２、３２３の出力端子３２４、３２５は強制的に「Ｈ」となる。端子３２１に「Ｈ」を印加すると、出力端子３２４、３２５には反転信号＊A0と非反転信号A0がそのまま現れる。
【００２７】
図１は、所望のスペシャルセクタを本発明の不揮発性半導体メモリ装置の外部からユーザーがプログラムにより設定し、一旦設定した後にはメモリ装置に電源を挿入するだけでただちにスペシャルセクタの指定ができるようにする場合のブロック図を示す。
スペシャルセクタの指定は外部から不揮発性半導体メモリ装置のI/O端子に印加するコマンド（データ）により行う。該コマンドにより書き込み制御回路５０１が動作してＳＳＥ信号発生回路５０２にコマンドに基づきスペシャルセクタとするか否かのデータを保持させる。すると、ＳＳＥ信号発生回路５０２から「Ｌ」レベルのＳＳＥ信号が発生する。
【００２８】
又、ＳＳＥ信号発生回路５０２は、一旦コマンドを保持すると、それ以後はメモリ装置に電源を投入するだけで直ちにＳＳＥ信号を発生する。このＳＳＥ信号は、メモリセルが動作する前に発生し、メモリセルのスペシャルセクタ指定ができる。
図１のコマンドレジスタ５０３にはスペシャルセクタの指定を行うコマンドが蓄えられる。図１０にその様子を示す。コマンドレジスタ５０３に加わる＊ＣＥ（チップイネーブル）信号と＊ＷＥ（ライトイネーブル）信号とがともに「Ｌ」になると、I/O端子からのコマンド（データ）がコマンドレジスタ５０３に蓄えられる。
【００２９】
最初のコマンドであるＳＳＥＰＭ（スペシャルセクタイネーブルプログラムモード）はセットアップコマンドであり、スペシャルセクタの指定を行うモードになることを示す。
次のコマンドであるＳＳＥＰ（スペシャルセクタイネーブルプログラム）は、どのセクタをスペシャルセクタとするのかの情報を有する。
【００３０】
このＳＳＥＰＭに応じて書き込み制御回路５０１及び昇圧電源５０４は回路動作を開始する。次にＳＳＥＰが書き込み制御回路５０１に印加されると、書き込み制御回路５０１は指定されたＳＳＥ信号発生回路に対してプログラム動作を行う。
ＳＳＥ信号発生回路はスペシャルセクタとして指定されるセクタの数だけ存在する。図１のＳＳＥ信号発生回路５０２は、その複数のＳＳＥ信号発生回路の中の１つを示す。ＳＳＥ信号発生回路５０２に内蔵されている不揮発性メモリトランジスタをプログラムする場合には書き込み制御回路５０１からワード線、ビット線及びソース線の電圧を発生させる。
【００３１】
今、ＳＳＥ信号発生回路５０２にスペシャルセクタ指定のコマンドを記憶させるとする。まず、書き込み制御回路５０１は、ＳＳＥ信号発生回路５０２の不揮発性メモリトランジスタ５０５、５０６を消去状態にする。これは後述するように図２の電圧設定で行う。不揮発性メモリトランジスタ５０７は、ソース線とＦＧ（フローテイングゲート）が各々共通接続されており、同様に消去される。
不揮発性メモリトランジスタ５０８と不揮発性メモリトランジスタ５０６も同様の関係である。
【００３２】
このため、不揮発性メモリトランジスタ５０７、５０８も同時に消去される。この状態から今、図２の電圧設定に従い不揮発性メモリトランジスタ５０６をプログラム（ＦＧに電子を注入）し、不揮発性メモリトランジスタ５０５を非プログラムとすると、不揮発性メモリトランジスタ５０８はオフし不揮発性メモリトランジスタ５０７はオンする。このオンの情報がラッチ回路５０９に記憶され、＊ＳＳＥ信号として導出される。
【００３３】
このラッチ回路５０９への記憶タイミングについて図１１を参照して説明する。
コマンドにより、ＳＳＥＰＭが図１１（ｃ）のように立ち上がり、続いてＳＳＥＰが立ち上ったとする。すると、ラッチ回路５０９の電源端子５１０には図１１（ｅ）に示す電源電圧Ｌが加わる。電源電圧Ｌは、電源の立ち上がりに応じて立ち上がり、ＳＳＥＰＭの立ち下がりに応じてたち下がる。すると、ラッチ回路５０９は一旦、不動作状態となる。
【００３４】
一方、トランスミッション用のトランジスタ５１５、５１６のベースには図１１（ｆ）の信号が印加されオンする。図１１（ｆ）は、図１１（ｃ）に応じて発生する。このため、ラッチ回路５０９には信号が加えられてから電源が投入される。
図１１（ｅ）が時刻ｔ０に立ち上がると、不揮発性メモリトランジスタ５０７のオンに応じて、ラッチ回路５０９、トランジスタ５１６、不揮発性メモリトランジスタ５０７に電流が流れる。すると、ラッチ回路５０９の出力端子５１７は「Ｌ」状態となる。即ち、＊ＳＳＥとしてワード線を２本選択する制御信号が得られる。この時、図示されない他の複数のＳＳＥ信号発生回路は、ラッチ回路が反転しており、＊ＳＳＥとして「Ｈ」の信号が発生する。
【００３５】
次に、スペシャルセクタの範囲が定まり、ＳＳＥ信号発生回路を一旦プログラムした後にフラッシュＥＥＰＲＯＭｂの電源を落とし、再度使用する場合について説明する。
電源が図１１（ａ）のように立ち上がると、それに応じてパワーアップが図１１（ｂ）のように立ち上がる。すると、揮発性メモリトランジスタ５０７、５０８はＦＧのデータが残っており、バイアスが加われば不揮発性メモリトランジスタ５０７は直ちにオンし、不揮発性メモリトランジスタ５０８は直ちにオフする。このため、電源の立ち上がりに応じてデータがラッチ回路５０９に保持される。この動作は読み出し動作が必要なメモリセルに比べて十分早く行われるので、スペシャルセクタにおける読み出し書き込みが支障なく可能である。
【００３６】
次に、フラッシュＥＥＰＲＯＭ１２１の各動作モード（消去モード、書き込みモード、読み出しモード）について、図２及び図７を参照して説明する。
（ａ）消去モード
消去モードにおいて、共通ソース線ＳＬおよび全てのビット線ＢＬａ〜ＢＬｚの電位はグランドレベル（＝０Ｖ）に保持される。選択されたワード線ＷＬｍには１４〜１５Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされる。そのため、選択されたワード線ＷＬｍに接続されている各メモリセル１０１の制御ゲートＣＧは１４〜１５Ｖに持ち上げられる。
【００３７】
ところで、ソースＳおよび基板１０２と浮遊ゲートＦＧとの間の静電容量と、制御ゲートＣＧと浮遊ゲートＦＧの間の静電容量とを比べると、前者の方が圧倒的に大きい。そのため、制御ゲートＣＧが１４〜１５Ｖ、ソースが０Ｖの場合、制御ゲートＣＧと浮遊ゲートＦＧの間には高電界が生じる。その結果、ファウラーノルドハイム・トンネル電流（Fowler-Nordheim Tunnel Current、以下、ＦＮトンネル電流という）が流れ、浮遊ゲートＦＧ中の電子が制御ゲートＣＧ側へ引き抜かれて、メモリセル１０１に記憶されたデータの消去が行われる。
【００３８】
この消去動作は、選択されたワード線ＷＬｍに接続されている全てのメモリセル１０１に対して行われる。
尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選択することにより、その各ワード線に接続されている全てのメモリセル１０１に対して消去動作を行うこともできる。このように、メモリセルアレイ１２２を複数組のワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてその各ブロック単位でデータの消去を行う消去動作は、ブロック消去と呼ばれる。
【００３９】
（ｂ）書き込みモード
書き込みモードにおいて、ビット線ＢＬａ〜ＢＬｚの電位はプログラム（浮遊ゲートＦＧに電子を注入）を行うセルに対してはグランドとし、それ以外のセルに対しては高電位にする。
ここで、本発明では書き換え回数が増加しても安定に保持したい１つのデータをメモリセル３００及びメモリセル３０１に同時に記憶させる。
【００４０】
この場合にはワード線ＷＬｍ及びＷＬｎには２Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｏ〜ＷＬｚの電位はグランドレベルにされる。共通ソース線ＳＬには１２Ｖが供給される。
すると、メモリセル３００及びメモリセル３０１に対して書き込みが同時に行われる。
【００４１】
ところで、メモリセル１０１において、制御ゲートＣＧとソースＳおよびドレインＤによって構成されるトランジスタの閾値電圧Ｖｔｈは０．５Ｖである。従って、選択されたメモリセル１０１では、ドレインＤ中の電子は反転状態のチャネルＣＨ中へ移動する。そのため、ソースＳからドレインＤへ電流（セル電流）が流れる。一方、ソースＳに１２Ｖが印加されるため、ソースＳと浮遊ゲートＦＧとの間の容量を介したカップリングにより、浮遊ゲートＦＧの電位が持ち上げられる。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間には高電界が生じる。従って、チャネルＣＨ中の電子は加速されてホットエレクトロンとなり、図３の矢印Ａに示すように、そのホットエレクトロンは浮遊ゲートＦＧへ注入される。その結果、選択されたメモリセル１０１の浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータが書き込まれて記憶される。
【００４２】
（ｃ）読み出しモード
読み出しモードにおいて、選択されたメモリセル１０１の制御ゲートＣＧに接続されているワード線ＷＬｍとワード線ＷＬｎには４Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｏ〜ＷＬｚの電位はグランドレベルにされる。選択されたメモリセル３００、３０１のドレインＤに接続されているビット線ＢＬｍには２Ｖが供給され、それ以外のビット線（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされる。
【００４３】
前記したように、消去状態にあるメモリセル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれているため、浮遊ゲートＦＧはプラスに帯電している。また、書き込み状態にあるメモリセル１０１の浮遊ゲートＦＧ中には電子が注入されているため、浮遊ゲートＦＧはマイナスに帯電している。従って、消去状態にあるメモリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨはオンしており、書き込み状態にあるメモリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そのため、制御ゲートＣＧに４Ｖが印加されたとき、ドレインＤからソースＳへ流れる電流（セル電流）は、消去状態のメモリセル１０１の方が書き込み状態のメモリセル１０１よりも大きくなる。
【００４４】
即ち、メモリセル３００、３０１には微少なセル電流しか流れない。
逆に、メモリセル３００、３０１に対してプログラムが行われず（消去状態）、メモリセル３００、３０１の浮遊ゲートＦＧがプラスに帯電しているとすると通常セル電流の２倍の電流が流れる。
この各メモリセル１０１間のセル電流値Ｉｄの大小をセンスアンプ群１３０内の各センスアンプで判別することにより、メモリセル１０１に記憶されたデータの値を読み出すことができる。例えば、消去状態のメモリセル１０１のデータの値を「１」、書き込み状態のメモリセル１０１のデータの値を「０」として読み出しを行う。つまり、各メモリセル１０１に、消去状態のデータ値「１」と、書き込み状態のデータ値「０」の２値を記憶させることができる。
【００４５】
書き換え回数とセル電流の関係を図５に示す。書き換え回数は対数表示しており、セル電流Ａは通常行われる１つのメモリセル読み出す場合を示し、セル電流Ｂは本発明の２つのメモリセルに同時に読み出した場合を示している。０と１の判別基準電流をＩrefとすると、書き換え回数が１０倍に増加していることが解る。書き換え回数が大幅に増加していることが明らかである。
【００４６】
尚、本発明によれば、メモリセルのフローテイングゲートに電子を保持させられるデータ保持時間も同様に改良される。例えば、メモリセルが消去状態にある場合、メモリセルのフローテイングゲートは電子が抜き取られ高いプラス状態にある。フローテイングゲートが高いプラス状態にあると、フローテイングゲートは周囲から電子を多く取り込むため、その電位が徐徐に低下する。すると、フローテイングゲート下にチャンネルが形成しずらくなり、セル電流値が低下する。しかしながら、本発明によればその低下が半分となるので寿命が長くなる。
【００４７】
【発明の効果】
本発明によれば、書き換え回数が増えてもセル電流の低下が少ない不揮発性半導体メモリ装置が得られる。本発明によれば、２つ以上のメモリセルに対して同じデータを同時に書き込み及び読み出すしているので重要なデータを長期間保持できるとともに書き換え可能回数を増加できる。更に、本発明によれば、高信頼性領域のメモリセクタの大きさ（量）を外部からコマンドにより調整できるので、ユーザーはプログラムソフトを変更するだけで選択が可能となる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体メモリ装置を示すブロック図である。
【図２】本発明の不揮発性半導体メモリ装置のメモリセルに加わる動作モードを示す図である。
【図３】本発明の不揮発性半導体メモリ装置のメモリセルの断面図である。
【図４】本発明の不揮発性半導体メモリ装置のロウデコーダ１２３の具体回路例である。
【図５】不揮発性半導体メモリ装置の書き換え回数とセル電流の関係を示す図である。
【図６】スペシャルセクタを有するメモリのセクタを示す図である。
【図７】本発明の不揮発性半導体メモリ装置の全体を示すブロック図である。
【図８】第１乃至第４選択回路の具体回路例を示す回路図である。
【図９】本発明の不揮発性半導体メモリ装置を外部からプログラムする場合のブロック図である。
【図１０】図９の説明に供するための波形図である。
【図１１】図９の説明に供するための波形図である。
【符号の説明】
１０１            メモリセル
１２２            メモリセルアレイ
ＷLA〜ＷLZ      ワード線
ＢLA〜ＢLZ      ビット線
ＳＬ              共通ソース線
308〜311          第１乃至第４選択回路
313〜316          第１乃至第４セクタ
【図１】
0003639415.tif 000002
【図２】
0003639415.tif 000003
【図３】
0003639415.tif 000004
【図４】
0003639415.tif 000005
【図５】
0003639415.tif 000006
【図６】
0003639415.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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