(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１の膜と第２の膜を積層して形成した成膜構造を備え、第１の膜は温度上昇により脱ガスしてガスを発生する膜であり、第２の膜は該第１の膜から発生するガスと反応を生じない膜であり、該第２の膜を第１の膜の下地に形成させた成膜構造を有する半導体装置の製造方法であって、
第２の膜上に第１の膜を形成させた後、該第１の膜から十分に脱ガスを施せる熱処理を加える半導体装置の製造方法において、
該半導体装置はMOS型半導体装置であり、ゲート配線を形成し、全面酸化を施し、その後第１の膜としてオフセット膜を形成させて、熱処理で脱ガスを生じさせることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に第１の膜と第２の膜を積層して形成した成膜構造を備え、第１の膜は温度上昇により脱ガスしてガスを発生する膜であり、第２の膜は該第１の膜から発生するガスと反応を生じない膜であり、該第２の膜を第１の膜の下地に形成させた成膜構造を有する半導体装置の製造方法であって、
第２の膜上に第１の膜を形成させた後、該第１の膜から十分に脱ガスを施せる熱処理を加える半導体装置の製造方法において、
該半導体装置はMOS型半導体装置であり、高融点金属シリサイドを有するゲート配線を形成し、全面酸化を施して該高融点金属シリサイドの表面酸化膜を得てこれを第２の膜とし、その後第１の膜であるオフセット膜としてCVD酸化膜を形成させて、熱処理で脱ガスを生じさせることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
本発明は、半導体装置の製造方法に関する。本発明は、成膜構造を備える各種の半導体装置について利用することができる。
【０００２】
【従来の技術及びその問題点】
成膜構造を利用する各種電子材料等の分野では微細化が進行しており、特に例えば半導体装置の分野では素子の微細化がますます進行している。これに伴い、例えばＭＯＳトランジスタにおけるゲート配線幅も縮小化している。更に、拡散層のシャロー化に伴い、ソース／ドレインのシート抵抗は増大する傾向にある。その結果、素子の応答速度は劣化する問題が発生する。ゲート遅延時間をτｐｄとすると、
動作周波数ｆ〜ｌ／τｐｄ
の関係があることより、動作周波数の向上が望めなくなる。これは、特にマイクロプロセッサ、特に高速動作を要求されるＭＰＵ等には不利になる。
【０００３】
そこで、その対策として、ソース／ドレイン上にのみに選択的に低抵抗のシリサイド、特にＴｉＳｉ2 を形成するサリサイド（ＳＡＬＩＣＩＤＥ）技術が注目されている。
【０００４】
現行ＭＯＳトランジスタ製造プロセスにおいては、下記のプロセスによりトランジスタが製造されている。
【０００５】
（ａ）図２３を参照する。半導体基板１（ここではＳｉ基板）上に素子分離領域１２（ＬＯＣＯＳ−ＳｉＯ2 ）を形成する。次に、ゲート絶縁膜１７とする酸化膜１７ａ（ＳｉＯ2 等）を形成し、更にゲート配線を構成する多結晶Ｓｉ１５ａ及びタングステンシリサイド（以下ＷＳｉと表記することもある）１５ｂの各層を全面に積層成膜してＷＳｉ／ＰｏｌｙＳｉ構造１５を形成し、図２３の構造とする。
【０００６】
（ｂ）更に、オフセット酸化膜用のＬＰ−ＴＥＯＳ−ＳｉＯ2 膜２を形成する（図２４）。
【０００７】
（ｃ）フォトリソグラフィー技術によりゲートパターニングを行い、オフセット酸化膜２、及びゲート構造１５、ゲート絶縁膜１７を形成して、ＬＤＤイオン注入を施す。これにより図２５の構造を得る。ＬＤＤ領域を符号１４ａ，１４ｂで示す。
【０００８】
（ｄ）ＬＤＤサイドウォ−ル形成用に、ＬＰ−ＴＥＯＳ−ＳｉＯ2 膜を再度形成する。全面エッチバックを行い、サイドウォ−ル１６ａ，１６ｂを形成する。ソース／ドレイン形成用イオン注入及び活性化熱処理を行って、ソース／ドレイン１３ａ，１３ｂを形成する（図２６）。
【０００９】
（ｅ）全面にＴｉを形成し、熱処理例えば２ステップ熱処理でＴｉとＳｉとの反応を生じさせ、ソース／ドレイン１３ａ，１３ｂ上にＴｉサリサイド１０ａ，１０ｂを形成する。
【００１０】
上記プロセスで、ゲート１５はＷＳｉ／ＰｏｌｙＳｉから成るＷポリサイド構造、ソース／ドレイン１３ａ，１３ｂ上はＴｉサリサイド構造を有するＭＯＳトランジスタが形成される（図２７）。
【００１１】
ここで、ＷＳｉ１５ｂ上に直接オフセット酸化膜用のＬＰ−ＴＥＯＳ酸化膜２が接していることが問題となる。ＷＳｉ１５ｂ上にＬＰ−ＴＥＯＳ２が形成された図２４以降の熱履歴を考察すると、ＬＤＤサイドウォール用のＬＰ−ＴＥＯＳ形成時の７００℃程度の温度、更に、ソース／ドレインイオン注入を行う前に、ドーセージのチャネリング防止のための全面酸化に伴う８００℃程度の熱処理、更にソース／ドレインイオン注入の活性化熱処理に伴う１０００℃程度の高温熱処理が施される。これらの熱処理により、ＷＳｉ上に直接形成しているＬＰ−ＴＥＯＳ酸化膜２から、以下の脱ガスが生ずる。
−Ｓｉ−Ｏ−Ｃ2 Ｈ5 →−Ｓｉ−Ｏ2 −Ｏ−Ｈ＋Ｃ2 Ｈ5 −Ｃ2 Ｈ5 （気）
−（Ｓｉ−ＯＨ）2   →−Ｓｉ−ＯＳｉ−    ＋Ｈ2 Ｏ（気）
この脱ガスの影響で、下層ＷＳｉと生成したガスとの間で、例えば以下の反応が進行する。即ち
ａＷＳｉ2 ＋ｂＨ2 Ｏ→ｃＷＯ＋ｄＳｉＯ2 ＋・・・
（ａ，ｂ，ｃ，ｄは整数）
等の反応が促進する。特に、８００℃程度では、ＷＯは昇華する。
【００１２】
その結果、図２６のＡ部拡大図である図２８に略示するように、ＷＳｉ１５ｂ上のＬＰ−ＴＥＯＳ酸化膜２等の剥がれ（符号２Ａで示す）が発生し、更にＭＯＳＦＥＴ上に多量のパーティクルを生じさせる問題が発生する。このような剥がれは、特に微細ゲートパターンで顕著に発生する。例えば、２μｍ程度の比較的大きなパターンでは、パターン内のある一部分で脱ガスが発生しても（例えば、０．２μｍの膨らみが生じても）、ＬＰ−ＴＥＯＳ酸化膜は下地ＷＳｉの他の部分でつながっているので剥がれまでは至らないが、微細パターンでは（例えば０．３μｍの場合では）、０．２μｍの膨らみで、ＬＰ−ＴＥＯＳ酸化膜の剥がれが発生する。
【００１３】
この問題のため、著しくＭＯＳＦＥＴの歩留を低下させる原因になる。（なお、脱ガス、特にＰ−ＴＥＯＳ等から熱により発生するＨ2 Ｏを分析した結果は、ＩＥＤＭ９４，ｐｐ１２０のＦｉｇ５参照、またＷＳｉを用いた構造の一般論としては、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｗｏｒｌｄ  １９８４．２，「ＩＣプロセス用低圧ＣＶＤタングステン・シリサイド」及び１９７８ＡｍｅｒｉｃａｎＩｎｓｔｉｔｕｔｅ  ｏｆ  Ｐｈｙｓｉｃｓ，ｐｐ７６〜“ＯｘｉｄａｔｉｏｎＭｅｃｈａｎｉｓｍ  ｉｎ  ＷＳｉ2   ｔｈｉｎ  ｆｉｌｍｓ”参照）。
【００１４】
上記のような剥がれやガスによる反応の問題は、温度上昇により脱ガスしてガスを発生する膜を用いるときには、いずれの場合にも問題となることである。脱ガスは、ＴＥＯＳ（テトラエトキシシラン）のほか、他の有機シリコンソースであるＤＡＤＢＳ（ジアセトキシ・ジターシャリーブトキシシラン  ｄｉａｃｅｔｏｘｙｄｉｔｅｒｔｉａｒｙｂｕｔｏｘｙｓｉｌａｎｅ）、ＤＥＳ（ジエチルシラン）などにより形成された膜からも生ずる。
【００１５】
【発明が解決しようとする課題】
本発明は上記事情に鑑みてなされたもので、温度上昇により脱ガスしてガスを発生する膜を用いる場合も、脱ガスを生じないようにした半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
半導体基板上に第１の膜と第２の膜を積層して形成した成膜構造を備え、第１の膜は温度上昇により脱ガスしてガスを発生する膜であり、第２の膜は該第１の膜から発生するガスと反応を生じない膜であり、該第２の膜を第１の膜の下地に形成させた成膜構造を有する半導体装置の製造方法であって、
第２の膜上に第１の膜を形成させた後、該第１の膜から十分に脱ガスを施せる熱処理を加える半導体装置の製造方法において、
該半導体装置はMOS型半導体装置であり、ゲート配線を形成し、全面酸化を施し、その後第１の膜としてオフセット膜を形成させて、熱処理で脱ガスを生じさせることを特徴とする半導体装置の製造方法
である。
また本発明の半導体装置の製造方法は、
半導体基板上に第１の膜と第２の膜を積層して形成した成膜構造を備え、第１の膜は温度上昇により脱ガスしてガスを発生する膜であり、第２の膜は該第１の膜から発生するガスと反応を生じない膜であり、該第２の膜を第１の膜の下地に形成させた成膜構造を有する半導体装置の製造方法であって、
第２の膜上に第１の膜を形成させた後、該第１の膜から十分に脱ガスを施せる熱処理を加える半導体装置の製造方法において、
該半導体装置はMOS型半導体装置であり、高融点金属シリサイドを有するゲート配線を形成し、全面酸化を施して該高融点金属シリサイドの表面酸化膜を得てこれを第２の膜とし、その後第１の膜であるオフセット膜としてCVD酸化膜を形成させて、熱処理で脱ガスを生じさせることを特徴とする半導体装置の製造方法
である。
【００２１】
本発明の実施においては、次のような各種の態様をとることができる。
【００２２】
（１）成膜基板上に温度を加えることにより脱ガスしてガスを発生する第１の膜を有する構造において、成膜する第１の膜から発生するガスと反応を生じない第２の膜を第１の膜下地に形成させた成膜構造。
【００２３】
（２）成膜基板上に第１の膜を形成する場合において、形成した第１の膜が熱処理により発生するガスと下地が反応しない種類のガスを放出する第１の膜を形成させた成膜構造。
【００２４】
（３）配線上にオフセット膜を形成する場合、形成するオフセット膜から熱により発生するガスと反応しない膜を配線上に形成させた成膜構造。
【００２５】
（４）上記（２）に示す第１の膜をオフセット膜とした成膜構造。
【００２６】
（５）上記（１），（２）に示す基板をＭＯＳＦＥＴにおけるゲート配線構造を有する基板構造とした成膜構造。
【００２７】
（６）上記（１），（２）に示す第１の膜、及び（３），（４）に示すオフセット膜を絶縁膜とした成膜構造。
【００２８】
（７）上記（１）に示す第２の膜を絶縁膜とした成膜構造。
【００２９】
（８）上記（１）〜（４）に示す構造において、第２の膜上に第１の膜であるオフセット膜等を形成させた後、第１の膜から十分に脱ガスを施せる程度の熱処理を加えた成膜構造の製造方法。
【００３０】
（９）ＭＯＳＦＥＴにおけるゲート配線を形成し、全面酸化を施し、その後第１の膜としてオフセット膜を形成させ、熱処理で脱ガスを生じさせる半導体装置の製造方法。
【００３１】
（１０）ＭＯＳＦＥＴにおいて、ＷＳｉを有するゲート配線上に、脱ガスを生じず、かつ脱ガスで発生したガスと反応しない材料である例えばＳｉＮ（シリコンナイトライド）を形成させ、更にＣＶＤ酸化膜を形成させ、ＣＶＤ／ＳｉＮオフセット酸化膜を有する構造とした配線構造。
【００３２】
（１１）ＭＯＳＦＥＴにおいて、ＷＳｉを有するゲート配線上に、脱ガスを生じず、かつ脱ガスで発生したガスと反応しない材料である例えばＳｉＮを形成させ、更にＣＶＤ酸化膜を形成させる。その後ＣＶＤ酸化膜から脱ガス処理の熱処理を施す半導体装置の製造方法、及びＣＶＤ膜／ＳｉＮオフセット酸化膜を有する配線構造。
【００３３】
（１２）下地膜もしくはゲート配線構造を、ポリサイド構造等の、遷移金属系シリサイド（ＴｉＳｉ2 もしくは、ＣｏＳｉ2 等）もしくはＷ，Ｍｏ等の高融点金属を有する構造とした配線構造。
【００３４】
（１３）第１の絶縁膜として、ＬＰ−ＴＥＯＳ，ＳｉＨ4 系ＳｉＯ2 膜等を有し、第２の絶縁膜として、ＬＰ−ＳｉＮ，Ｐ−ＳｉＮ，熱ＳｉＯ2 等を有するものとした構造。
【００３５】
なお、本明細書において、ＭＯＳの語はメタル−酸化物−半導体に限定せず、導電材−絶縁材−半導体の構造をもつものを総称するものとして用いられる。
【００３６】
【作用】
本発明によれば、脱ガスする第１の膜は、それが発生するガスが下地（例えば特に形成する第２の膜）と反応しないものであるので、ガスとの反応による膜剥がれ等の不都合を防止できる。この結果、微細な構造に適用しても（例えばトランジスタルールが縮小しても）、薄膜ポリサイドゲート等の下層配線を剥がれなく形成でき、高集積度、高周波数、低電圧、低消費電力の半導体装置（ＬＳＩ等）等を安定して作ることができる。あるいは、脱ガスを生じない膜を用いることにより、同様の作用効果を得ることができる。
【００３７】
また本発明の手段は従来のプロセスの延長線上で実現できるので、ＬＳＩ等の半導体等の作製コストは上昇しない。
【００３８】
【実施例】
以下本発明の実施例について具体的に説明する。但し当然のことではあるが、本発明は以下に述べる実施例により限定を受けるものではない。
【００３９】
実施例１
この実施例は、微細ＭＯＳＦＥＴについて、オフセット酸化膜を有するＷポリサイドゲート構造を安定して形成できるトランジスタ構造、及びその製造方法として、本発明を具体化したものである。
【００４０】
従来技術の問題点として述べたように、問題の発生は、温度上昇によりガスを発生する膜の使用であって、具体的には例えばＬＰ−ＴＥＯＳ酸化膜からの脱ガスであり、更に脱ガス種が下地例えば下層ＷＳｉと反応することである。よって、このような脱ガスを防止し、及び／または脱ガス種と下地Ｓｉの反応を防止する構造、及び製造方法としたのが、この実施例である。
【００４１】
本実施例では、脱ガスが上層ＬＰ−ＴＥＯＳ酸化膜で生じてガスがここから発生しても、下地ＷＳｉと反応しないように、オフセット絶縁膜構造を、上から、ＬＰ−ＴＥＯＳ／ＳｉＮ／ＷＳｉ構造とした。図１に本実施例の構造を示し、図２ないし図８に本実施例の工程を示す。各図を参照する。
【００４２】
本実施例の成膜構造は、図１に示すように、基板１（ここではＳｉ基板）上に第１の膜２を形成するとともに、該第１の膜２は温度上昇により脱ガスしてガスを発生する膜であり（具体的には本実施例の第１の膜２はＬＰ−ＴＥＯＳ酸化膜である）、該第１の膜２が発生するガスは下地と反応しない種類のガスである。本実施例では、下地は、成膜したＳｉＮ膜である。
【００４３】
特に本実施例では、基板１上に第１の膜２として、温度上昇により脱ガスしてガスを発生する膜であるオフセット膜を形成し、該オフセット膜が発生するガスは下地と反応しない種類のガスであるようにした。
【００４４】
更に特に本実施例では、基板１上に第１の膜２と第２の膜３を積層して形成した成膜構造において、第１の膜２は温度上昇により脱ガスしてガスを発生する膜（ＴＥＯＳ酸化膜）であり、第２の膜３は該第１の膜２から発生するガスと反応を生じない膜（ＳｉＮ膜）であり、該第２の膜３を第１の膜２の下地に形成させた成膜構造とする。
【００４５】
本実施例では特に、基板１上に形成された配線（ここではゲート配線１５）上に第１の膜としてオフッセト膜２（ＴＥＯＳ酸化膜）を形成し、該オフセット膜２から熱により発生するガスと反応しない膜を第２の膜３（ＳｉＮ膜）として配線１５上に形成した。
【００４６】
また本実施例は半導体装置を示すもので、半導体基板１上に第１の膜２を形成するとともに、該第１の膜２は温度上昇により脱ガスしてガスを発生する膜である成膜構造を備え、該第１の膜２が発生するガスは下地と反応しない種類のガスである構成とした半導体装置を示す。
【００４７】
特にこの半導体装置は、半導体基板１上に第１の膜２と第２の膜３を積層して形成した成膜構造を備え、第１の膜２は温度上昇により脱ガスしてガスを発生する膜であり、第２の膜３は該第１の膜２から発生するガスと反応を生じない膜であり、該第２の膜３を第１の膜２の下地に形成させた成膜構造を有する半導体装置である。
【００４８】
本実施例の場合、この半導体装置における第１の膜２はオフセット膜である。
【００４９】
また、本実施例の半導体装置におけるこのオフセット膜２は絶縁膜である。
【００５０】
また本実施例においては、第２の膜３は絶縁膜（特にＳｉＮ膜）である。
【００５１】
本実施例のデバイス製造プロセスにおいては、半導体基板１上に第１の膜２と第２の膜３を積層して形成した成膜構造（図１）を備え、第１の膜２は温度上昇により脱ガスしてガスを発生する膜であり、第２の膜３は該第１の膜から発生するガスと反応を生じない膜であり、該第２の膜を第１の膜の下地に形成させて半導体装置を製造する場合に、第２の膜３上に第１の膜２を形成させた（図４）後、パターニングを行って、ＭＯＳトランジスタを形成した（図１）。
【００５２】
特に本実施例は、ＭＯＳ型半導体装置の製造方法であって、ゲート配線１５を形成し、全面酸化を施し、その後第１の膜２としてオフセット膜を形成させ、熱処理で脱ガスを生じさせる構成とする。
【００５３】
本実施例では、ゲート配線１５はＷＳｉ１５ｂを有し、該ゲート配線１５上にＳｉＮ（第２の膜３）を形成させ、更にＣＶＤ酸化膜（第１の膜２）をオフセット膜として形成させる。
【００５４】
更に詳しくは、本実施例では、次の（ａ）〜（ｈ）の工程を行う。図１及び図２ないし図８を参照する。
（ａ）素子分離領域１２としてＬＯＣＯＳ形成及び、ゲート酸化を施してゲート絶縁膜１７を形成し、ゲート配線のためのＷＳｉ／ＰｏｌｙＳｉを全面に成膜する。ここでＰｏｌｙＳｉ１５ａは１００ｎｍ、その上のＷＳｉ１５ｂ（これが脱ガスする第１の膜２であるＬＰ−ＴＥＯＳ酸化膜と反応するおそれのある膜に該当する）は１００ｎｍの膜厚とした。
【００５５】
（ｂ）全面にＬＰ−ＳｉＮを下記条件で形成する。
形成条件
ガス      ＳｉＨ2 Ｃｌ2 ／ＮＨ3 ／Ｎ2 ＝９０／６００／１０００ｓｃｃｍ
圧力      ５３Ｐａ
温度      ７００℃
膜厚      ５０ｎｍ
これにより第２の膜３とするＳｉＮ膜が形成され、図３の構造となる。
【００５６】
（ｃ）全面にＬＰ−ＴＥＯＳによるＳｉＯ2 を下記条件で形成する。
形成条件
ガス      ＴＥＯＳ＝３００ｓｃｃｍ
圧力      ９３Ｐａ
温度      ７００℃
膜厚      ２００ｎｍ
これによりオフセット膜とする第１の膜２としてＴＥＯＳ−ＳｉＯ2 が形成されて図４の構造を得る。
【００５７】
（ｄ）ゲートパターニングをドライエッチングにより行う。まず次の条件で第１の膜３であるＴＥＯＳ−ＳｉＯ2 をエッチングしてオフセット膜のパターニングを行う。
エッチング条件
ガス      ＣＨＦ3 ／ＣＯ＝６０／２４０ｓｃｃｍ
ＲＦパワー  １２００Ｗ
圧力      ５．３Ｐａ
【００５８】
次にゲート材（ＷＳｉ１５ｂ、ＰｏｌｙＳｉ１５ａ）のドライエッチングを下記条件で施す。これによりゲートパターニングを行う。
条件
ガス      Ｃｌ2 ／Ｏ2 ＝７５／２ｓｃｃｍ
圧力      ０．４Ｐａ
マイクロ波パワー  ７５０Ｗ
ＲＦバイアス      ８０Ｗ
オーバーエッチング条件
ガス      ＨＢｒ／Ｏ2 ＝１２０／４ｓｃｃｍ
圧力      １．３Ｐａ
マイクロ波パワー  ７５０Ｗ
ＲＦバイアス      ３０Ｗ
【００５９】
更に、下記条件でＬＤＤイオン注入を施す。
0003674986.tif 000002
以上により、ゲートパターニングされ、かつＬＤＤ領域１４ａ，１４ｂが形成された図５の構造が得られる。
【００６０】
（ｅ）ＬＤＤサイドウォール形成用に、ＬＰ−ＴＥＯＳ酸化膜形成を、次の条件で再度行う。
条件
ガス      ＴＥＯＳ＝３００ｓｃｃｍ
圧力      ９３Ｐａ
温度      ７００℃
膜厚      ２５０ｎｍ
全面エッチバックを行い、サイドウォール１６ａ，１６ｂを形成し、次の条件でのソース／ドレインイオン注入、及び１０００℃１０秒の活性化熱処理を行う。
0003674986.tif 000003
以上により、ソース／ドレイン１３ａ，１３ｂが形成された図６の構造とする。
【００６１】
（ｆ）全面に下記条件でＴｉを形成した後、２ステップ熱処理でソース／ドレイン１３ａ，１３ｂ上にＴｉサリサイドを形成する。
Ｔｉ形成条件
パワー    １ｋＷ
成膜温度      １５０℃
ガス      Ａｒ＝１００ｓｃｃｍ
膜厚      ３０ｎｍ
圧力      ０．４７Ｐａ
２ステップ熱処理は、まず６００℃の熱処理を加え、ＴｉＳｉ2 を形成する。更に、アンモニア−過酸化水素水混合液に浸すことで未反応のＴｉを選択的に除去する。更に８００℃の熱処理で安定したＴｉＳｉ2 を形成させる。これによりシリサイド層１０ａ，１０ｂを形成してサリサイド構造として図７の構造を得る。
【００６２】
（ｇ）ＳｉＯ2 層間膜の成膜を下記のようにして行う。
条件
ガス      ＴＥＯＳ＝５０ｓｃｃｍ
温度      ７２０℃
圧力      ４０Ｐａ
膜厚      ６００ｎｍ
レジストパターニングを行い、下記条件のドライエッチングによって接続孔２０を形成する。
ドライエッチング条件
ガス      Ｃ4 Ｆ8 ＝５０ｓｃｃｍ
ＲＦパワー  １２００Ｗ
圧力      ２Ｐａ
以上により、層間膜１８に接続孔２０（コンタクトホール）が形成された図８の構造を得る。
【００６３】
（ｈ）配線材料を形成させる。即ちここでは、接続孔２０内の埋め込みはブランケットＷを埋め込み材２１として形成する。
埋め込みに先立ち、Ｗ用密着層としてＴｉＮ／Ｔｉを形成させる。まず、次の条件でＴｉを形成する。
Ｔｉ形成条件
パワー    ８ｋＷ
成膜温度      １５０℃
ガス      Ａｒ＝１００ｓｃｃｍ
膜厚      １０ｎｍ
圧力      ０．４７Ｐａ
更に、次の条件でＴｉＮを形成させる。
ＴｉＮ形成条件
パワー    ５ｋＷ
ガス      Ａｒ／Ｎ2 ＝４０／２０ｓｃｃｍ
圧力      ０．４７Ｐａ
膜厚      ７０ｎｍ
次いで、下記条件でブランケットＷを形成する。
Ｗ形成条件
ガス      Ａｒ／Ｎ2 ／Ｈ2 ／ＷＦ6 ＝２２００／３００／５００／７５ｓｃｃｍ
温度      ４５０℃
圧力      １０６４０Ｐａ
膜厚      ４００ｎｍ
Ｗを下記条件でエッチバックして、接続孔２０内にのみＷを残す。
エッチバック条件
ガス      ＳＦ6 ＝５０ｓｃｃｍ
ＲＦパワー    １５０Ｗ
圧力      １．３３Ｐａ
以上により、接続孔２０が埋め込まれる。
【００６４】
次に、上層配線として、下記のようにしてＡｌ／Ｔｉの配線を形成させる。まず、Ｔｉを成膜する。
Ｔｉ成膜条件
パワー    ４ｋＷ
成膜温度      １５０℃
ガス      Ａｒ＝１００ｓｃｃｍ
膜厚      ３０ｎｍ
圧力      ０．４７Ｐａ
更に、Ａｌを下記条件で成膜する。（Ａｌとしては、Ａｌ−１ｗｔ％Ｓｉや、Ａｌ−Ｓｉ−ＣｕのようなＡｌ系合金材料でもよい。）
Ａｌ成膜条件
パワー    ２２．５ｋＷ
成膜温度      １５０℃
ガス      Ａｒ＝５０ｓｃｃｍ
膜厚      ０．５μｍ
圧力      ０．４７Ｐａ
その後、レジストパターニング及び下記条件のドライエッチングでパターニングを行って、Ａｌ／Ｔｉ配線層を形成させる。
条件
ガス      ＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃｃｍ
マイクロ波パワー    １０００Ｗ
ＲＦパワー          ５０Ｗ
圧力                ０．０１６Ｐａ
【００６５】
本実施例では、次の具体的効果が得られる。
▲１▼トランジスタルールが縮小しても、薄膜Ｗポリサイドゲートを剥がれなく形成でき、高集積度、高周波数、低電圧、低消費電力のＬＳＩを安定して作ることができる。
▲２▼従来のプロセスの延長線上で実現できることより、ＬＳＩ作製コストは上昇しない。
▲３▼ＷＳｉ剥がれがＬＳＩ製造中に発生しないので、パーティクルが発生せず、ＬＳＩの製造歩留が向上する。
▲４▼狭いところも安定してＷポリサイド構造を形成できる。
【００６６】
実施例２
この実施例も、実施例１と同様のトランジスタについて本発明を適用したものであるが、ここでは熱処理工程に工夫を施した。即ちここでは、ＬＰ−ＴＥＯＳ／ＳｉＮ／ＷＳｉ構造を形成直後に、即ちパターニングは行わず、全面に被着している状態で水分等が完全に抜ける温度で、予め、熱処理を十分に行い、気相中に脱ガスを行う。これによりその後のプロセス中の熱処理で脱ガスを発生させないようにした。即ち本実施例のデバイス製造プロセスにおいては、半導体基板１上に第１の膜２と第２の膜３を積層して形成した成膜構造（図１１）を備え、第１の膜２は温度上昇により脱ガスしてガスを発生する膜であり、第２の膜３は該第１の膜から発生するガスと反応を生じない膜であり、該第２の膜を第１の膜の下地に形成させて半導体装置を製造する場合に、第２の膜３上に第１の膜２を形成させた後、図１１に示すように第１の膜２から十分に脱ガスを施せる熱処理を加える構成とする。ここではまた、下地にはＳｉＮを形成しているので、脱ガス中に、下地ＷＳｉと脱ガス成分の反応は発生しない。
【００６７】
本実施例では、以下の（ａ）〜（ｃ）の工程を行う（爾後の工程は実施例１と同じである）。図９ないし図１１を参照する。
（ａ）実施例１と同様にして素子分離領域１２としてＬＯＣＯＳ形成を行い、ゲート酸化を施してゲート絶縁膜１７を形成し、ゲート配線のためのＷＳｉ１５ｂ／ＰｏｌｙＳｉ１５ａを全面に成膜する。これにより図９の構造とする。
【００６８】
（ｂ）全面にＬＰ−ＳｉＮを下記条件で形成する。
形成条件
ガス      ＳｉＨ2 Ｃｌ2 ／ＮＨ3 ／Ｎ2 ＝９０／６００／１０００ｓｃｃｍ
圧力      ５３Ｐａ
温度      ７００℃
膜厚      ５０ｎｍ
これにより第２の膜３とするＳｉＮ膜が形成される（図１０）。
【００６９】
（ｃ）全面にＬＰ−ＴＥＯＳによるＳｉＯ2 を下記条件で形成する。
形成条件
ガス      ＴＥＯＳ＝３００ｓｃｃｍ
圧力      ９３Ｐａ
温度      ７００℃
膜厚      ２００ｎｍ
これによりオフセット膜とする第１の膜２としてＴＥＯＳ−ＳｉＯ2 が図１１のように形成された構造が得られる。
【００７０】
その後、窒素雰囲気中で、８００℃、３０分の熱処理を施す。これにより、脱ガスする第１の膜３であるＬＰ−ＴＥＯＳ中のガスが、この段階で放出される。脱ガスを模式図に矢印で示す。このとき、この放出されるガスは下地の第２の膜３（ＳｉＮ）とは反応しないので、剥離等の問題は生じない。
【００７１】
以下工程（ｄ）以降は、実施例１と同様である。予め上記のように第１の膜２（オフセット膜）からはガスが放出されているので、その後の工程で脱ガスが生じることはなく、よって脱ガスによる不都合も生じない。
【００７２】
実施例３
本実施例では、実施例１と同様の対象について、ＷＳｉ／ＰｏｌｙＳｉ成膜後、全面酸化を施すことで、ＷＳｉ表面に薄い熱酸化膜を形成させる。その上に、ＬＰ−ＴＥＯＳを形成する。ＷＳｉ表面の熱酸化膜が第１の膜２からのガスと反応しない第２の膜３ａとして機能して、ＬＰ−ＴＥＯＳ（第１の膜２）からの脱ガス成分との反応を防止する（ＷＳｉ酸化に関しては、“Ｏｘｉｄａｔｉｏｎｍｅｃｈａｎｉｓｍｓ  ｉｎ  ＷＳｉ2   ｔｈｉｎ  ｆｉｌｍｓ”，Ｓ．Ｚｉｒｉｎｓｋｙ，ｅｔ．ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３３（１），１Ｊｕｌｙ  １９７８，７６頁参照）。
【００７３】
以下本実施例について詳述する。図１２ないし図１４を参照する。
（ａ）実施例１と同様にして素子分離領域１２としてＬＯＣＯＳ形成を行い、ゲート酸化を施してゲート絶縁膜１７を形成し、ゲート配線のためのＷＳｉ１５ｂ／ＰｏｌｙＳｉ１５ａを全面に成膜する（図１２）。
【００７４】
（ｂ）全面酸化を施す。例えば下記条件でＷＳｉ１５ｂの表面酸化を行うことができる。これにより第２の膜３ａとして熱酸化膜が形成された図１３の構造を得る。
酸化条件
ガス      Ｈ2 Ｏ／Ｏ2 混合ガス＝１．０リットル／ｍｉｎ．
温度      ９００℃
時間      １０分
膜厚      ５０ｎｍ
【００７５】
（ｃ）全面にＬＰ−ＴＥＯＳによるＳｉＯ2 を下記条件で形成する。
形成条件
ガス      ＴＥＯＳ＝３００ｓｃｃｍ
圧力      ９３Ｐａ
温度      ７００℃
膜厚      ２００ｎｍ
これによりオフセット膜とする第１の膜２としてＴＥＯＳ−ＳｉＯ2 が図１４に示すように形成された構造が得られる。ここで、ＴＥＯＳ−ＳｉＯ2 の成膜中、あるいは成膜後の各種熱処理工程などでこの膜２から脱ガスが発生しても、前記熱酸化膜３はこのガスと反応しないので、下地を保護する保護膜の役割を果たす。図１４中、矢印で脱ガスを模式的に示す。
【００７６】
以下実施例１の工程（ｄ）以降と同一の工程を行う。上記したように各種工程で脱ガスが生じても、熱酸化膜により悪影響は遮断される。
【００７７】
実施例４
本実施例は、実施例１と同様の対象について、オフセット絶縁膜として、Ｈ2 Ｏ等の脱ガスの発生しない膜を用いる場合である。例えば、ＬＰ−ＳｉＮを用いる。即ち本実施例の半導体装置は、図１７に示すように、半導体基板上のゲート配線１５上にオフセット膜４を積層して形成した成膜構造を備え、該オフセット膜４は温度上昇によりガスを発生しない膜（脱ガスしない膜。ここではＳｉＮ）であるものである。
【００７８】
以下図１５ないし図１７を参照して、本実施例のデバイスプロセスを詳述する。
（ａ）実施例１と同様にして素子分離領域１２としてＬＯＣＯＳ形成を行い、ゲート酸化を施してゲート絶縁膜１７を形成し、ゲート配線のためのＷＳｉ１５ｂ／ＰｏｌｙＳｉ１５ａを全面に成膜する（図１５）。
【００７９】
（ｂ）全面にオフセット絶縁膜とするＬＰ−ＳｉＮを下記条件で形成する。これにより脱ガスしない膜４を上記ＷＳｉ１５ｂ／ＰｏｌｙＳｉ１５ａ上に形成する。以上で図１６の構造とする。
形成条件
ガス      ＳｉＨ2 Ｃｌ2 ／ＮＨ3 ／Ｎ2 ＝９０／６００／１０００ｓｃｃｍ
圧力      ５３Ｐａ
温度      ７００℃
膜厚      ５０ｎｍ
【００８０】
（ｃ）ゲートパターニングを下記条件でドライエッチングにより行う。まずＳｉＮから成る脱ガスしない膜４（オフセット膜）を次のようにパターニングする。エッチング条件
ガス      ＣＨＦ3 ／Ｏ2 ＝４５／５ｓｃｃｍ
ＲＦパワー  １０００Ｗ
圧力      ２．７Ｐａ
次にゲート材（ＷＳｉ１５ｂ、ＰｏｌｙＳｉ１５ａ）のドライエッチングを下記条件で施す。これによりゲートパターニングを行う。
条件
ガス      Ｃｌ2 ／Ｏ2 ＝７５／２ｓｃｃｍ
圧力      ０．４Ｐａ
マイクロ波パワー    ７５０Ｗ
ＲＦバイアス        ８０Ｗ
オーバーエッチング条件
ガス      ＨＢｒ／Ｏ2 ＝１２０／４ｓｃｃｍ
圧力      １．３Ｐａ
マイクロ波パワー    ７５０Ｗ
ＲＦバイアス        ３０Ｗ
【００８１】
更に、下記条件でＬＤＤイオン注入を施す（図１７）。ＬＤＤ領域を１４ａ，１４ｂで示す。
0003674986.tif 000004
【００８２】
以下実施例１の工程（ｅ）以降と同様に工程を進める。本実施例ではガスを発生しない膜４であるＳｉＮを用いたので、脱ガスによる不都合は生じず、剥がれの問題も起きない。
【００８３】
実施例５
本実施例においては、予め、ゲート配線部のみをパターニングする。その後全面酸化を施す。更にＬＰ−ＴＥＯＳ酸化膜を形成させ、ゲートサイドウォール余裕も合わせてＬＰ−ＴＥＯＳ酸化膜をパターニングする。ゲートサイドウォールと、オフセット酸化膜を同時に形成する。同時形成とするので、その分、熱履歴は少なくてすむ。よって放出脱ガス成分は少ない。更に、ＷＳｉ表面部領域を熱酸化膜でカバーしているので、ＬＰ−ＴＥＯＳ酸化膜からの脱ガスとの反応は進行しない利点を有する。
【００８４】
以下に、具体的に説明する。図１８ないし図２２を参照する。
（ａ）実施例１と同様にして素子分離領域１２としてＬＯＣＯＳ形成を行い、ゲート酸化を施してゲート絶縁膜１７を形成し、ゲート配線のためのＷＳｉ１５ｂ／ＰｏｌｙＳｉ１５ａを全面に成膜する（図１８）。
【００８５】
（ｂ）ゲートパターニングを下記条件でドライエッチングにより行う。
条件
ガス      Ｃｌ2 ／Ｏ2 ＝７５／２ｓｃｃｍ
圧力      ０．４Ｐａ
マイクロ波パワー    ７５０Ｗ
ＲＦバイアス        ８０Ｗ
オーバーエッチング条件
ガス      ＨＢｒ／Ｏ2 ＝１２０／４ｓｃｃｍ
圧力      １．３Ｐａ
マイクロ波パワー    ７５０Ｗ
ＲＦバイアス        ３０Ｗ
【００８６】
上記によりパターニングを行ってゲート構造１５を形成した後、更に、下記条件でＬＤＤイオン注入を施す（図１９）。ＬＤＤ領域を符号１４ａ，１４ｂで示す。
0003674986.tif 000005
【００８７】
（ｃ）次に本実施例では下記条件で全面酸化を施す。これにより図２０に示すように、ゲート構造１５の上面と側面、及びＬＤＤ領域１４ａ，１４ｂ上を含む全面に酸化膜５が形成された構造を得る。
条件
ガス      Ｈ2 Ｏ／Ｏ2 混合ガス＝１．０リットル／ｍｉｎ．
温度      ９００℃
時間      １０分
膜厚      ５０ｎｍ
【００８８】
（ｄ）次に全面に、オフセット膜とする脱ガスの可能性のある第１の膜２としてＬＰ−ＴＥＯＳによるＳｉＯ2 を下記条件で形成する。
形成条件
ガス      ＴＥＯＳ＝３００ｓｃｃｍ
圧力      ９３Ｐａ
温度      ７００℃
膜厚      ３００ｎｍ
【００８９】
（ｅ）ゲートサイドウォール分も考慮して、下記ドライエッチング条件で、上記で成膜した第１の膜２（ＴＥＯＳ酸化膜）のパターニングを行う。
ドライエッチング条件
ガス      ＣＨＦ3 ／Ｏ2 ＝４５／５ｓｃｃｍ
ＲＦパワー    １０００Ｗ
圧力      ２．７Ｐａ
【００９０】
更に、下記条件でソース／ドレインイオン注入を行い、１０００℃１０秒の活性化熱処理を行って、ソース／ドレイン１３ａ，１３ｂを形成する（図２２）。
0003674986.tif 000006
【００９１】
以下実施例１の工程（ｆ）以降と同様の工程を行う。本実施例では、第２の膜として機能する熱酸化膜５を介して、ゲート１５特にＷＳｉ１５ｂ上に第１の膜２（ＴＥＯＳ酸化膜）を形成したので、脱ガスの影響は遮断され、剥がれ等の問題は生じない。
【００９２】
実施例６（変形例）
上記各実施例は、上述した目的が達成されるのであるなら、他の手段を用いてもかまわない。特に上記各実施例では、ゲート材料としてＷポリサイドを有する構造に適用したが、その他のシリサイドを有する構造、例えば、Ｔｉシリサイド、Ｃｏシリサイド、Ｎｉシリサイド等の遷移金属シリサイドにも勿論適用でき、この実施例（変形例）では、これら各種のシリサイドを用いたゲート構造で実施して、同様の作用効果を得た。また、シリサイドと直接接している絶縁膜の材料として、上記各実施例ではＳｉＮや熱酸化膜を用いているが、このような材料以外の、熱処理で脱ガスが少ない材料も用いることができる。例えば、オキシナイトライド等の絶縁膜でも適応できる。この実施例（変形例）では、ＳｉＯｘＮｙを用いて実施して、良好な結果を得た。また、上記各実施例は半導体構造として、ＭＯＳＦＥＴを例にしたが、バイポーラトランジスタ、ＣＣＤ等のデバイス等の、上記問題が生じる可能性の有するデバイスにも本発明は汎用できるものであり、この実施例（変形例）では、これらのデバイスにも適して実施したが、やはり同様に良好な結果が得られた。
【００９３】
【発明の効果】
上記詳述したように、本発明の半導体装置の製造方法によれば、脱ガスに伴う膜剥がれ等各種のを解決することができ、この効果は温度上昇により脱ガスしてガスを発生する膜を用いる場合も発揮されるものである。
【図面の簡単な説明】
【図１】  実施例１の成膜構造及び半導体装置を示す断面図である。
【図２】  実施例１の工程を順に断面図で示すものである（１）。
【図３】  実施例１の工程を順に断面図で示すものである（２）。
【図４】  実施例１の工程を順に断面図で示すものである（３）。
【図５】  実施例１の工程を順に断面図で示すものである（４）。
【図６】  実施例１の工程を順に断面図で示すものである（５）。
【図７】  実施例１の工程を順に断面図で示すものである（６）。
【図８】  実施例１の工程を順に断面図で示すものである（７）。
【図９】  実施例２の工程を順に断面図で示すものである（１）。
【図１０】  実施例２の工程を順に断面図で示すものである（２）。
【図１１】  実施例２の工程を順に断面図で示すものである（３）。
【図１２】  実施例３の工程を順に断面図で示すものである（１）。
【図１３】  実施例３の工程を順に断面図で示すものである（２）。
【図１４】  実施例３の工程を順に断面図で示すものである（３）。
【図１５】  実施例４の工程を順に断面図で示すものである（１）。
【図１６】  実施例４の工程を順に断面図で示すものである（２）。
【図１７】  実施例４の工程を順に断面図で示すものであり（３）、実施例４の半導体装置の断面図である。
【図１８】  実施例５の工程を順に断面図で示すものである（１）。
【図１９】  実施例５の工程を順に断面図で示すものである（２）。
【図２０】  実施例５の工程を順に断面図で示すものである（３）。
【図２１】  実施例５の工程を順に断面図で示すものである（４）。
【図２２】  実施例５の工程を順に断面図で示すものである（５）。
【図２３】  従来例の工程を順に断面図で示すものである（１）。
【図２４】  従来例の工程を順に断面図で示すものである（２）。
【図２５】  従来例の工程を順に断面図で示すものである（３）。
【図２６】  従来例の工程を順に断面図で示すものである（４）。
【図２７】  従来例の工程を順に断面図で示すものである（５）。
【図２８】  図２６のＡ部拡大略示図で、従来技術の問題点を示す図である。
【符号の説明】
１      半導体基板（Ｓｉ基板）
１２    素子分離領域
１３ａ，１３ｂ    ソース／ドレイン領域
１４ａ，１４ｂ    ＬＤＤ領域
１５    ゲート配線
１５ａ  ＰｏｌｙＳｉ（ゲート材）
１５ｂ  ＷＳｉ（ゲート材）
１６ａ，１６ｂ    ゲートサイドウォール
１７    ゲート酸化膜
１８    ＳｉＯ2 
２２    ＴｉＮ／Ｔｉ
２１    Ｗ
２３    Ａｌ−Ｓｉ
１０ａ，１０ｂ    ＴｉＳｉ2 
２      第１の膜（オフセット膜、ＬＰ−ＴＥＯＳ酸化膜）
３      第２の膜（ガスと反応しない膜、ＬＰ−ＳｉＮ）
３ａ    第２の膜（ガスと反応しない膜、熱ＳｉＯ2 ）
４      脱ガスを生じない膜（熱酸化膜）
４      脱ガスを生じない膜（ＬＰ−ＳｉＮ）
５      ガスと反応しない膜（熱酸化膜）
【図１】
0003674986.tif 000007
【図２】
0003674986.tif 000008
【図３】
0003674986.tif 000009
【図４】
0003674986.tif 000010
【図５】
0003674986.tif 000011
【図６】
0003674986.tif 000012
【図７】
0003674986.tif 000013
【図８】
0003674986.tif 000014
【図９】
0003674986.tif 000015
【図１０】
0003674986.tif 000016
【図１１】
0003674986.tif 000017
【図１２】
0003674986.tif 000018
【図１３】
0003674986.tif 000019
【図１４】
0003674986.tif 000020
【図１５】
0003674986.tif 000021
【図１６】
0003674986.tif 000022
【図１７】
0003674986.tif 000023
【図１８】
0003674986.tif 000024
【図１９】
0003674986.tif 000025
【図２０】
0003674986.tif 000026
【図２１】
0003674986.tif 000027
【図２２】
0003674986.tif 000028
【図２３】
0003674986.tif 000029
【図２４】
0003674986.tif 000030
【図２５】
0003674986.tif 000031
【図２６】
0003674986.tif 000032
【図２７】
0003674986.tif 000033
【図２８】
0003674986.tif 000034