(57)【特許請求の範囲】
【請求項１】
内部回路に接続されたインピーダンス素子と、
前記インピーダンス素子に並列にソース−ドレインが接続された短絡用トランジスタと、
第１の電源と前記短絡用トランジスタのゲートとの間に接続され、前記短絡用トランジスタのゲートにスイッチング信号を供給するスイッチング信号供給用抵抗と、
前記スイッチング信号供給用抵抗と前記短絡用トランジスタのゲートとの接続点と前記短絡用トランジスタがオフ又はオンとするゲート電位に設定された第２の電源との間に接続され、レーザー光により切断可能とされ、切断時には前記スイッチング信号供給用抵抗を介して前記第１の電源から供給されるスイッチング信号の前記短絡用トランジスタのゲートへの供給を制御する調整用配線とを有することを特徴とする半導体装置。
【請求項２】
前記第１の電源及び前記スイッチング信号供給用抵抗は、前記調整用配線が切断されたときに、前記スイッチング信号供給用抵抗を介して前記短絡用トランジスタのゲートにオン電位が供給されるように設定されており、
前記第２の電源は、調整用配線が非切断状態のときに、前記短絡用トランジスタがオフとなる電位に設定されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記インピーダンス素子を短絡するときには、前記調整用配線を切断することを特徴とする請求項１又は２記載の半導体装置の調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその調整方法に係り、特に、レーザー光により配線を切断することにより回路に接続されるインピーダンスを調整可能な構成とされた半導体装置及びその調整方法に関する。
【０００２】
【従来の技術】
現在、半導体装置の駆動電源としては、各種電源電圧が使用されている。このとき、一種類の半導体装置を各種電源電圧に対応してマスクを異ならせて製造するのでは効率が悪いため、製造する半導体装置に予めインピーダンス調整用素子を作り込み、対応する電源電圧などに応じてこのインピーダンス調整用素子を切断することにより各種電源電圧に対応する方法が開発されている。
【０００３】
半導体装置の調整方法としては、レーザー光により半導体チップ上の配線を切断するレーザートリミング法や所定の配線に電流を供給し、配線上のダイオード素子などを焼損させるダイオードザッピング法等がある。
このうち、レーザートリミング法は、主にメモリ製品の欠陥ビットの救済を中心に応用されている。レーザートリミング法は、半導体チップ上のＰｏｌｙ−Ｓｉ（ポリシリコン）やＡｌ（アルミニウム）等からなる配線をレーザー光により切断することにより行っており、任意の２点をオープン、つまり、Ｒ＝∽としていた。
【０００４】
図８、図９に従来のレーザートリミング法によるインピーダンス調整方法を説明するための図を示す。
従来のレーザートリミング法によるインピーダンス調整方法を実現するためにＩＣ（Integrated  Circuit ）の内部回路７１に予め調整用回路７２を接続する。調整用回路７２は、図８（Ａ）に示すように抵抗ＲA と抵抗ＲA を短絡する短絡配線７３をＩＣチップの表面に表出されるように形成しておく。
【０００５】
ＩＣチップの駆動電圧やテスト結果などに応じて抵抗ＲA が不要であれば、短絡配線７３を切断しないことにより抵抗ＲA を短絡配線７３により抵抗ＲA を短絡状態とし、抵抗ＲA が必要なときには図８（Ｂ）に示すように短絡配線７３をレーザーショットにより切断し、抵抗ＲA が生きる状態としてインピーダンスの調整を行っていた。
【０００６】
また、論理的な調整を行うＩＣでは、図９（Ａ）に示すように内部回路８１に調整用回路８２を接続する。調整回路８２は、例えば、論理設定回路８３とインバータ８４とから構成され、論理設定回路８３で設定された論理レベルをインバータ８４を介して内部回路８１に供給する。
【０００７】
論理設定回路８３は、例えば、抵抗ＲB と短絡配線８５とを駆動電源間に直列に接続しておき、ＩＣチップの仕様に応じて短絡配線８５を切断する。
例えば、図９（Ａ）に示すように短絡配線８５を切断しなければ、インバータ８４の入力はローレベルに設定されるため、インバータ８４の出力はハイレベルに設定され、内部回路８１に供給される論理はハイレベルとなり、内部回路８１はハイレベルに対応した仕様とされる。
【０００８】
また、図９（Ｂ）に示すように短絡配線８５を切断すれば、インバータ８４の入力はハイレベルに設定されるため、インバータ８４の出力はローレベルに設定され、内部回路８１に供給される論理はローレベルとなり、内部回路８１はローレベルに対応した仕様とされる。
【０００９】
【発明が解決しようとする課題】
しかるに、従来のこの種の調整方法では、インピーダンス素子などを予め短絡した配線を切断することしかできなかった。
図１０、図１１に従来の課題を説明するための図を示す。
【００１０】
図１０（Ａ）から（Ｂ）に示すように抵抗ＲA を短絡したり、図１１（Ａ）から（Ｂ）に示すように抵抗ＲC を短絡するアプリケーションには対応できなかった。
したがって、調整方法が限られてしまい、ＩＣの設計の自由度が低かった。
【００１１】
本発明は上記の点に鑑みたもので、任意の２点間を短絡して調整を行うことができる半導体装置及びその調整方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、内部回路に接続されたインピーダンス素子と、インピーダンス素子に並列にソース−ドレインが接続された短絡用トランジスタと、電源と短絡用トランジスタのゲートとの間に接続され、短絡用トランジスタのゲートにスイッチング信号を供給するスイッチング信号供給用抵抗と、スイッチング信号供給用抵抗と短絡用トランジスタのゲートとの接続点と短絡用トランジスタがオフとなるゲート電位に設定された電源との間に接続され、レーザー光により切断可能とされ、切断時にはスイッチング信号供給用抵抗を介して電源から供給されるスイッチング信号の短絡用トランジスタのゲートへの供給を制御する調整用配線とを有することを特徴とする。
【００１３】
本発明によれば、調整用配線を切断することにより、スイッチング信号供給抵抗を介して電源から短絡用トランジスタのゲートにスイッチング信号が供給され、短絡用トランジスタをスイッチングさせることができるため、インピーダンス素子を短絡することができる。
【００１４】
請求項２は、第１の電源及びスイッチング信号供給用抵抗は、調整用配線が切断されたときに、スイッチング信号供給用抵抗を介して短絡用トランジスタのゲートにオン電位が供給されるように設定されており、第２の電源は、調整用配線が非切断状態のときに、短絡用トランジスタがオフとなる電位に設定されたことを特徴とする。
請求項２によれば、第１の電源及びスイッチング信号供給用抵抗を、調整用配線が切断されたときに、スイッチング信号供給用抵抗を介して短絡用トランジスタのゲートにオン電位が供給されるように設定し、第２の電源を、調整用配線が非切断状態のときに、短絡用トランジスタがオフとなる電位に設定することにより、調整用配線が切断されたときには、第１の電源からスイッチング信号供給用抵抗を介してスイッチング信号が供給し、短絡用トランジスタのゲートをオン電位として短絡用トランジスタをオンさせ、また、インピーダンス素子を短絡させることができ、また、調整用配線が非切断状態のときには、第２の電源を、調整用配線を介して短絡用トランジスタのゲートに供給し、短絡用トランジスタをオフさせることができる。
【００１５】
請求項３は、前記内部回路に接続させたインピーダンス素子を短絡するときに、前記調整用配線を前記レーザー光により切断することを特徴とする。
請求項３によれば、調整用配線をレーザー光により切断することにより、短絡用トランジスタがスイッチングされ、内部回路に接続されるインピーダンス素子をバイパスすることができるため、内部回路に接続されるインピーダンスを低減できる。
【００１６】
【発明の実施の形態】
図１に本発明の一実施例の回路構成図を示す。
本実施例の半導体装置１には、内部回路２に接続されるインピーダンスを対応する電源電圧に応じて調整するための調整回路３が設けられている。
【００１７】
調整回路３は、内部回路２に接続された抵抗素子Ｒ1 と、抵抗素子Ｒ1 に並列にソース−ドレインが接続された短絡用トランジスタＱ1 と、短絡用トランジスタＱ1 のゲートに接続され、短絡用トランジスタＱ1 をオンにするスイッチング信号を供給するスイッチング信号供給回路４と、短絡用トランジスタＱ1 のゲートと接地との間に接続され、レーザー光Ｌにより切断可能とされ、切断時に前記スイッチング信号供給手段から供給されるスイッチング信号の前記短絡用トランジスタのゲートへの供給を停止する調整用配線５とから構成される。
【００１８】
抵抗素子Ｒ1 は特許請求の範囲のインピーダンス素子に相当し、内部回路２に直列に接続されている。抵抗素子Ｒ1 には短絡用トランジスタＱ1 のドレイン−ソースが並列に接続される。
短絡用トランジスタＱ1 は、特許請求の範囲の短絡用トランジスタに相当し、ＮチャネルＭＯＳ電界効果トランジスタ素子から構成されている。短絡用トランジスタＱ1 は、ドレインが抵抗素子Ｒ1 の一端に接続され、ソースが抵抗素子Ｒ1 の他端に接続され、ゲートがスイッチング信号供給回路４に接続されている。
【００１９】
ここで、短絡用トランジスタＱ1 のオン時の抵抗Ｒonは、ＭＯＳＦＥＴ全体のサイズ（面積）をＷ、ゲートサイズ（面積）をＬとすると、
Ｒon∝Ｌ／Ｗ
で求められ、このとき、ＭＯＳＦＥＴ全体のサイズ（面積）Ｗに比べてゲートサイズ（面積）Ｌを十分に小さくすることによりオン抵抗Ｒonが十分に小さく設定されている。
【００２０】
また、スイッチング信号供給回路４は、特許請求の範囲のゲート信号供給手段に相当し、抵抗Ｒ2 から構成される。抵抗Ｒ2 は、一端が短絡用トランジスタＱ1 のゲートに接続され、他端が電源電圧Ｖccに接続され、短絡用トランジスタＱ1 のゲートに短絡用トランジスタＱ1 をオンするスイッチング信号を供給する。
【００２１】
また、短絡用トランジスタＱ1 のゲートとスイッチング信号供給回路４を構成する抵抗Ｒ2 との接続点には、調整用配線５が接続される。調整用配線５は、特許請求の範囲の配線に相当しており、一端が短絡用トランジスタＱ1 のゲートとスイッチング信号供給回路４を構成する抵抗Ｒ2 との接続点に接続され、他端が接地されている。  調整用配線５は、Ａｌ（アルミニウム）などで構成され、半導体装置１のチップ表面に配線されており、半導体装置１のチップ表面部分に切断用レーザー光の照射により切断される切断部分Ｐ0 が設定されている。切断部分Ｐ0 は、特許請求の範囲の切断部に相当し、非切断状態では、短絡用トランジスタＱ1 のゲートを接地に短絡し、短絡用トランジスタＱ1 のゲート電位を接地電位とし、切断状態では、開放状態とし、短絡用トランジスタＱ1 のゲート電位をスイッチング信号供給回路４により生成されるスイッチング信号のレベルとする。
【００２２】
ここで、例えば、半導体装置１を高電圧の駆動電圧で駆動する場合には、内部回路２に接続する調整回路３のインピーダンスを大きく設定し、内部回路２を所定の電圧で駆動する。
このとき、インピーダンスを大きく設定する必要から、抵抗Ｒ1 を内部回路２に接続するように調整回路３を制御する必要がある。抵抗Ｒ1 を内部回路２に接続するためには、調整用配線５上に設定された切断部分Ｐ0 に対してレーザートリミングを行わずにパッケージングなどの工程を行い、半導体装置１を完成させる。
【００２３】
完成した半導体装置１は、図１（Ａ）に示すように調整用配線５が短絡用トランジスタＱ1 のゲートを接地に短絡した状態とされるため、電源電圧Ｖccを投入したときに短絡用トランジスタＱ1 のゲート電位は接地電位とされる。短絡用トランジスタＱ1 は、ＮチャネルＭＯＳＦＥＴから構成されるため、オフし、ドレイン−ソース間を開放状態とする。短絡用トランジスタＱ1 のドレイン−ソース間が開放状態とされると、抵抗Ｒ1 が内部回路２に接続された状態とされ、内部回路２に接続されるインピーダンスが大きくなり、駆動電圧に対応できる状態となる。
【００２４】
また、半導体装置１を低電圧の駆動電圧で駆動する場合には、内部回路２に接続する調整回路３のインピーダンスを小さく設定し、内部回路２を所定の電圧で駆動する。
このとき、インピーダンスを小さく設定する必要から、抵抗Ｒ1 が内部回路２に接続されないように調整回路３を制御する必要がある。抵抗Ｒ1 を内部回路２に接続されないようにするためには、調整用配線５上に設定された切断部分Ｐ0 に対してレーザートリミングを行った後にパッケージングなどの工程を行い、半導体装置１を完成させる。
【００２５】
完成した半導体装置１は、図１（Ｂ）に示すように調整用配線５が切断部分Ｐ0 で切断され、短絡用トランジスタＱ1 のゲートが接地から開放された状態とされるため、電源電圧Ｖccを投入したときに短絡用トランジスタＱ1 のゲートには電源電圧Ｖccが抵抗Ｒ2 で電圧降下し、短絡用トランジスタＱ1 をオンさせることができるオン電位とされる。
【００２６】
短絡用トランジスタＱ1 は、スイッチング信号供給回路４から供給されるスイッチング信号に応じてオンする。ここで、短絡用トランジスタＱ1 のドレイン−ソース間は抵抗Ｒ1 に並列に接続されてるため、合成抵抗Ｒ0 は、
【００２７】
【数１】
0003646428.tif 000002
【００２８】
となる。
このとき、短絡用トランジスタＱ1 のオン抵抗ＲonはＭＯＳＦＥＴサイズＷに比べてゲートサイズＬは充分小さく、ほぼ０になるように設定されているため、合成抵抗Ｒ0 はほぼ０となり、抵抗Ｒ1 の両端を短絡状態にすることができる。
【００２９】
抵抗Ｒ1 の両端が短絡状態とされると、抵抗Ｒ1 は内部回路２に非接続状態とされるため、内部回路２に接続されるインピーダンスは小さく、駆動電圧に対応できる状態となる。
以上本実施例によれば、従来不可能であったインピーダンスを付与した状態から短絡状態への調整が可能となるので、半導体装置１の設計の自由度を向上させることができる。
【００３０】
なお、本実施例では、短絡用トランジスタにＮチャネルＭＯＳＦＥＴを用いたがＰチャネルＭＯＳＦＥＴでも構成可能である。
図２に本発明の第２実施例の回路構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
【００３１】
本実施例の半導体装置１０は、調整回路１１の短絡用トランジスタＱ11としてＰチャネルＭＯＳＦＥＴを用いた構成としてなる。
本実施例の調整回路１１は、短絡用トランジスタＱ11がＰチャネルＭＯＳＦＥＴから構成される。調整回路１１は、調整用配線１３の非切断時に短絡用トランジスタＱ1 がオフし、切断時にオンするように短絡用トランジスタＱ11のゲート電位を制御する必要がある。
【００３２】
このため、スイッチング信号供給回路１２は、短絡用トランジスタＱ11のゲート電位を接地電位にし、調整配線１３は、非切断時に電源電圧Ｖccにより短絡用トランジスタＱ11のゲートをオフ電位にする必要がある。
このため、スイッチング信号供給回路１２は、一端が短絡用トランジスタＱ11のゲートに接続され、他端が接地された抵抗Ｒ11から構成されている。また、調整用配線１３は、一端に電源電圧Ｖccが印加され、他端が短絡用トランジスタＱ11のゲートと抵抗Ｒ11との接続点に接続した構成としてなる。
【００３３】
本実施例では、半導体装置１０を高電圧の駆動電圧に対応させるため、内部回路２に接続する調整回路１１のインピーダンスを大きく設定する場合、抵抗Ｒ1 を内部回路２に接続するように調整回路１１を制御する必要がある。抵抗Ｒ1 を内部回路２に接続するためには、調整用配線１３上に設定された切断部分Ｐ10に対してレーザートリミングを行わずにパッケージングなどの工程を行い、半導体装置１０を完成させる。
【００３４】
完成した半導体装置１０は、図２（Ａ）に示すように調整用配線１３が短絡用トランジスタＱ11のゲートに電源電圧Ｖccが印加した状態となるため、電源電圧Ｖccを投入したときに短絡用トランジスタＱ11のゲート電位は電源電圧Ｖccとされる。短絡用トランジスタＱ11は、ＰチャネルＭＯＳＦＥＴから構成されるため、オフし、ドレイン−ソース間を開放状態とする。短絡用トランジスタＱ11のドレイン−ソース間が開放状態とされると、抵抗Ｒ1 が内部回路２に接続された状態とされ、内部回路２に接続されるインピーダンスが大きくなり、駆動電圧に対応できる状態となる。
【００３５】
また、半導体装置１０を低電圧の駆動電圧で駆動に対応させるため、内部回路２に接続する調整回路１１のインピーダンスを小さく設定する場合、抵抗Ｒ1 が内部回路２に接続されないように調整回路１１を制御する必要がある。抵抗Ｒ1 を内部回路２に接続されないようにするためには、調整用配線１３上に設定された切断部分Ｐ10に対してレーザートリミングを行った後にパッケージングなどの工程を行い、半導体装置１０を完成させる。
【００３６】
完成した半導体装置１０は、図２（Ｂ）に示すように調整用配線１３が切断部分Ｐ10で切断され、短絡用トランジスタＱ11のゲートが抵抗Ｒ11を介して接地された状態とされるため、電源電圧Ｖccを投入しても短絡用トランジスタＱ11のゲートは接地電位とされるため、短絡用トランジスタＱ11をオンさせることができるオン電位とされる。
【００３７】
短絡用トランジスタＱ11は、スイッチング信号供給回路１２から供給されるスイッチング信号に応じてオンし、ドレイン−ソース間を短絡状態とする。短絡用トランジスタＱ11のドレイン−ソース間が短絡状態とされると、抵抗Ｒ1 は内部回路２に非接続状態とされるため、内部回路２に接続されるインピーダンスは小さく、駆動電圧に対応できる状態となる。
【００３８】
以上、本実施例によれば、第１実施例同様に従来不可能であったインピーダンスを付与された状態から短絡状態への調整が可能となるので、半導体装置１０の設計の自由度を向上させることができる。
図３に本発明の第３実施例の回路構成図を示す。
【００３９】
本実施例は、電源電圧を検出し、電源電圧レベルに応じてリセット信号を出力するリセットＩＣに適応した例を示す。
本実施例のリセットＩＣ２０では、電源電圧の検出レベルの調整に本発明の手法を用いる。
【００４０】
本発明のリセットＩＣ２０は、電源電圧Ｖccから検出電圧ＶA を生成する検出電圧生成回路２１、電源電圧Ｖccから基準電圧Ｖref を生成する基準電圧生成回路２２、検出電圧生成回路２１で生成された検出電圧ＶA を基準電圧生成回路２２で生成された基準電圧Ｖref とを比較し、検出電圧ＶA が基準電圧Ｖref より大きいときにハイレベル、検出電圧ＶA が基準電圧Ｖref より小さいときにローレベルの比較結果を出力するコンパレータ２３から構成される。
【００４１】
検出電圧生成回路２１は、電源電圧Ｖccを抵抗Ｒ21、Ｒ1x、Ｒ1y、Ｒ22により分圧、降下させ、検出電圧ＶA を生成する。
図３において調整配線２５、２７が切断されていないときのコンパレータ２３の非反転入力端子に供給される検出電圧ＶA は、
【００４２】
【数２】
0003646428.tif 000003
【００４３】
で決定される。
また、コンパレータ２３の反転入力端子に供給される基準電圧Ｖref は、
Ｖref ＝Ｖz                                               ・・・（２）
となる。
【００４４】
コンパレータ２３は、ＶA ＝Ｖref 時に出力が反転し、リセットをかける。このときの、リセット電圧ＶS11 は、式（１）、式（２）から
【００４５】
【数３】
0003646428.tif 000004
【００４６】
に設定される。
ここで、抵抗Ｒ1x、Ｒ1yは、リセット電圧調整用の抵抗で、特許請求の範囲のインピーダンス素子に相当しており、短絡用トランジスタＱ21、Ｑ22により短絡可能な構成とされている。短絡用トランジスタＱ21は、特許請求の範囲の短絡用トランジスタに相当し、ＮチャネルＭＯＳＦＥＴから構成されており、ドレイン−ソースが抵抗Ｒ1xの両端に接続され、抵抗Ｒ1xの短絡を制御する。また、短絡用トランジスタＱ22は、特許請求の範囲の短絡用トランジスタに相当し、ＮチャネルＭＯＳＦＥＴから構成されており、ドレイン−ソースが抵抗Ｒ1yの両端に接続され、抵抗Ｒ1yの短絡を制御する。
【００４７】
短絡用トランジスタＱ21のゲートは、スイッチング信号供給回路２４に接続されている。スイッチング信号供給回路２４は、特許請求の範囲のスイッチング信号供給手段に相当し、抵抗Ｒ24から構成され、短絡用トランジスタＱ21のゲートにスイッチング信号を供給する。
【００４８】
また、短絡用トランジスタＱ21のゲートは、調整用配線２５を介して接地されている。調整用配線２５は、特許請求の範囲の調整用配線に相当しており、Ａｌ（アルミニウム）等からなり、リセットＩＣ２０のチップの表面に配線されており、レーザー光により切断に可能な構成とされている。
【００４９】
一方、短絡用トランジスタＱ22のゲートは、スイッチング信号供給回路２６に接続されている。スイッチング信号供給回路２６は、特許請求の範囲のスイッチング信号供給手段に相当し、抵抗Ｒ25から構成され、短絡用トランジスタＱ22のゲートにスイッチング信号を供給する。
【００５０】
また、短絡用トランジスタＱ22のゲートは、調整用配線２７を介して接地されている。調整用配線２７は、特許請求の範囲の調整用配線に相当しており、Ａｌ等からなり、リセットＩＣ２０のチップの表面に配線されており、レーザー光により切断に可能な構成とされている。
【００５１】
また、調整用配線２５をレーザーショットにより切断すると、短絡用トランジスタＱ21のゲートは抵抗Ｒ24を介して電源電圧Ｖccに接続され、ハイレベルとなるため、短絡用トランジスタＱ21はオンし、抵抗Ｒ1xは短絡用トランジスタＱ21によりバイパスされ、短絡状態とされる。このため、検出電圧ＶA は、
【００５２】
【数４】
0003646428.tif 000005
【００５３】
で決定され、式（４）と式（２）からこのときのリセット電圧ＶS12 は、
【００５４】
【数５】
0003646428.tif 000006
【００５５】
に設定される。このとき、リセット信号ＶS12 はリセット信号ＶS11 に比べて、
【００５６】
【数６】
0003646428.tif 000007
【００５７】
だけ低減される。
また、調整用配線２７をレーザーショットにより切断すると、短絡用トランジスタＱ22のゲートは抵抗Ｒ25を介して電源電圧Ｖccに接続され、ハイレベルとなるため、短絡用トランジスタＱ22はオンし、抵抗Ｒ1yは短絡用トランジスタＱ22によりバイパスされ、短絡状態とされる。このため、検出電圧ＶA は、
【００５８】
【数７】
0003646428.tif 000008
【００５９】
で決定され、式（７）と式（２）からこのときのリセット電圧ＶS13 は、
【００６０】
【数８】
0003646428.tif 000009
【００６１】
に設定される。このときのリセット電圧ＶS13 は、リセット電圧ＶS11 に比べて、
【００６２】
【数９】
0003646428.tif 000010
【００６３】
だけ低減される。
さらに、調整用配線２５、及び、調整用配線２７の両方をレーザーショットにより切断すると、短絡用トランジスタＱ21のゲートは抵抗Ｒ24を介して電源電圧Ｖccに接続され、短絡用トランジスタＱ22のゲートは抵抗Ｒ25を介して電源電圧Ｖccに接続され、ともにハイレベルとなるため、短絡用トランジスタＱ21、Ｑ22は共にオンし、抵抗Ｒ1x、Ｒ1yは短絡用トランジスタＱ21、Ｑ22によりバイパスされ、短絡状態とされる。このため、検出電圧ＶA は、
【００６４】
【数１０】
0003646428.tif 000011
【００６５】
で決定され、式（１０）と式（２）からこのときのリセット電圧ＶS14 は、
【００６６】
【数１１】
0003646428.tif 000012
【００６７】
に設定される。このときのリセット電圧ＶS14 は、リセット電圧ＶS11 に比べて、
【００６８】
【数１２】
0003646428.tif 000013
【００６９】
だけ低減される。
以上、本実施例によれば、リセット電圧をＶS11 →ＶS12 （ＶS13 ）→ＶS14 の順に順次低下させるチューニングを行うことができる。
このように、調整用配線２５、２７をレーザーショット切断することにより、調整用抵抗Ｒ1x、Ｒ1yを短絡状態にする調整が可能となり、従来不可能であったインピーダンスを付与した状態から短絡状態にする調整が可能となるので、半導体装置２０の設計の自由度を向上させることができる。
【００７０】
図４に本発明の第４実施例の回路構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
本実施例は、第３実施例において調整用抵抗Ｒ1x、Ｒ1yをコンパレータ２３の非反転入力端子と接地との間に直列に接続し、調整用配線２５、２７を切断することによりリセット電圧ＶS を調整可能としたものである。
【００７１】
本発明のリセットＩＣ３０は、電源電圧Ｖccから検出電圧ＶA を生成する検出電圧生成回路３１の構成が第３実施例とは相違する。
図４において調整用配線２５、２７を切断しない状態、すなわち、調整用配線２５、２７が短絡用トランジスタＱ21、Ｑ22のゲートを接地に接続された状態では、短絡用トランジスタＱ21、Ｑ22のゲートは接地レベルとされるため、短絡用トランジスタＱ21、Ｑ22はオフし、抵抗Ｒ2x、Ｒ2yが抵抗Ｒ21、Ｒ22に直列に接続された状態となるため、このときの検出電圧ＶA は、
【００７２】
【数１３】
0003646428.tif 000014
【００７３】
となる。
したがって、リセット電圧ＶS21 は、式（１３）、式（２）から
【００７４】
【数１４】
0003646428.tif 000015
【００７５】
で設定される。
また、調整用配線２５をレーザーショットにより切断すると、短絡用トランジスタＱ21のゲートは抵抗Ｒ24を介して電源電圧Ｖccに接続され、ハイレベルとなるため、短絡用トランジスタＱ21はオンし、抵抗Ｒ2xは短絡用トランジスタＱ21によりバイパスされ、短絡状態とされる。このため、検出電圧ＶA は、
【００７６】
【数１５】
0003646428.tif 000016
【００７７】
で決定され、式（１５）と式（２）からこのときのリセット電圧ＶS22 は、
【００７８】
【数１６】
0003646428.tif 000017
【００７９】
に設定される。
また、調整用配線２７をレーザーショットにより切断すると、短絡用トランジスタＱ22のゲートは抵抗Ｒ25を介して電源電圧Ｖccに接続され、ハイレベルとなるため、短絡用トランジスタＱ22はオンし、抵抗Ｒ2yは短絡用トランジスタＱ22によりバイパスされ、短絡状態とされる。このため、検出電圧ＶA は、
【００８０】
【数１７】
0003646428.tif 000018
【００８１】
で決定され、式（１７）と式（２）からこのときのリセット電圧ＶS23 は、
【００８２】
【数１８】
0003646428.tif 000019
【００８３】
に設定される。
さらに、調整用配線２５、及び、調整用配線２７の両方をレーザーショットにより切断すると、短絡用トランジスタＱ21のゲートは抵抗Ｒ24を介して電源電圧Ｖccに接続され、短絡用トランジスタＱ22のゲートは抵抗Ｒ25を介して電源電圧Ｖccに接続され、ともにハイレベルとなるため、短絡用トランジスタＱ21、Ｑ22は共にオンし、抵抗Ｒ2x、Ｒ2yは短絡用トランジスタＱ21、Ｑ22によりバイパスされ、短絡状態とされる。このため、検出電圧ＶA は、
【００８４】
【数１９】
0003646428.tif 000020
【００８５】
で決定され、式（１９）と式（２）からこのときのリセット電圧ＶS24 は、
【００８６】
【数２０】
0003646428.tif 000021
【００８７】
に設定される。
このように、調整用配線２５、２７をレーザーショット切断することにより、調整用抵抗Ｒ2x、Ｒ2yを短絡状態にする調整が可能となり、リセット電圧をＶS21 →ＶS22 （ＶS23 ）→ＶS24 の順に増加させることができ、リセット電圧のチューニングが行える。このとき、従来不可能であったインピーダンスを付与した状態から短絡状態にする調整が可能となるので、半導体装置３０の設計の自由度を向上させることができる。
【００８８】
図５に本発明の第５実施例の回路構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
本実施例のリセットＩＣ４０は、電源電圧Ｖccから検出電圧ＶA を生成する検出電圧生成回路４１の構成が第３実施例とは相違する。
【００８９】
本実施例の検出電圧生成回路４１は、第３実施例の短絡用トランジスタＱ21、22のゲートバイアス電圧の極性を反転させたものであり、短絡用トランジスタＱ21、22にスイッチング信号を供給するスイッチング信号供給回路４２、４４の構成が相違する。
【００９０】
スイッチング信号供給回路４２は、短絡用トランジスタＱ21のゲートに一端が接続され、他端が接地された抵抗Ｒ41から構成され、短絡用トランジスタＱ21にオフ信号を供給する。調整用配線４３は、短絡用トランジスタＱ21のゲートと電源電圧Ｖccとの間に設けられ、短絡用トランジスタＱ21のゲートにオン信号を供給する。
【００９１】
また、スイッチング信号供給回路４４は、短絡用トランジスタＱ22のゲートに一端が接続され、他端が接地された抵抗Ｒ42から構成され、短絡用トランジスタＱ22のゲートにオフ信号を供給する。調整用配線４５は、短絡用トランジスタＱ22のゲートと電源電圧Ｖccとの間に設けられ、短絡用トランジスタＱ22のゲートにオン信号を供給する。
【００９２】
本実施例では、調整用配線４３、４５を切断しない状態、すなわち、調整用配線４３、４５により短絡用トランジスタＱ21、Ｑ22のゲートに電源電圧Ｖccが印加された状態では、短絡用トランジスタＱ21、Ｑ22のゲート電位は電源電圧Ｖccとされ、短絡用トランジスタＱ21、Ｑ22はＮチャネルＭＯＳＦＥＴであるため、短絡用トランジスタＱ21、Ｑ22はオンし、抵抗Ｒ1x、Ｒ1yはバイパスされるため、検出電圧ＶA は、
【００９３】
【数２１】
0003646428.tif 000022
【００９４】
で決定される。
このとき、リセット電圧ＶS31 は、式（２１）、及び、式（２）から
【００９５】
【数２２】
0003646428.tif 000023
【００９６】
に設定される。
また、調整用配線４３をレーザーショットにより切断すると、短絡用トランジスタＱ21のゲートは抵抗Ｒ41を介して接地され、ローレベルとなるため、短絡用トランジスタＱ21はオフし、抵抗Ｒ1xは抵抗Ｒ21と抵抗Ｒ22との間に接続される。このため、検出電圧ＶA は、
【００９７】
【数２３】
0003646428.tif 000024
【００９８】
で決定され、式（２３）と式（２）からこのときのリセット電圧ＶS32 は、
【００９９】
【数２４】
0003646428.tif 000025
【０１００】
に設定される。
また、調整用配線４５をレーザーショットにより切断すると、短絡用トランジスタＱ22のゲートは抵抗Ｒ42を介して接地され、ローレベルとなるため、短絡用トランジスタＱ22はオフし、抵抗Ｒ1yは抵抗Ｒ21と抵抗Ｒ22との間に接続される。このため、検出電圧ＶA は、
【０１０１】
【数２５】
0003646428.tif 000026
【０１０２】
で決定され、式（２５）と式（２）からこのときのリセット電圧ＶS33 は、
【０１０３】
【数２６】
0003646428.tif 000027
【０１０４】
に設定される。
さらに、調整用配線４３、及び、調整用配線４５の両方をレーザーショットにより切断すると、短絡用トランジスタＱ21のゲートは抵抗Ｒ41を介して接地され、短絡用トランジスタＱ22のゲートは抵抗Ｒ42を介して接地され、ともにローレベルとなるため、短絡用トランジスタＱ21、Ｑ22は共にオフし、抵抗Ｒ1x、Ｒ1yは抵抗Ｒ21と抵抗Ｒ22との間に接続される。このため、検出電圧ＶA は、
【０１０５】
【数２７】
0003646428.tif 000028
【０１０６】
となる。
したがって、リセット電圧ＶS34 は、式（２７）、及び、式（２）から
【０１０７】
【数２８】
0003646428.tif 000029
【０１０８】
で設定される。
このように、調整用配線４３、４５をレーザーショット切断することにより、調整用抵抗Ｒ1x、Ｒ1yを短絡状態にする調整が可能となり、リセット電圧をＶS31 →ＶS32 （ＶS33 ）→ＶS34 の順に順次増加させることができる。このとき、従来と同様にインピーダンスを付与する調整が可能となる。
【０１０９】
図６に本発明の第６実施例の回路構成図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
本実施例のリセットＩＣ５０は、第４実施例とは検出電圧生成回路５１の構成が相違する。
【０１１０】
本実施例の検出電圧生成回路５１は、第４実施例の短絡用トランジスタＱ21、22のゲートバイアス電圧の極性を反転させたものであり、短絡用トランジスタＱ21、22にスイッチング信号を供給するスイッチング信号供給回路５２、５３の構成が相違する。
【０１１１】
スイッチング信号供給回路５２は、短絡用トランジスタＱ21のゲートに一端が接続され、他端が接地された抵抗Ｒ51から構成され、短絡用トランジスタＱ21のゲートにオフ信号を供給する。調整用配線５４は、短絡用トランジスタＱ21のゲートと電源電圧Ｖccとの間に設けられ、短絡用トランジスタＱ21のゲートにオン信号を供給する。
【０１１２】
また、スイッチング信号供給回路５３は、短絡用トランジスタＱ22のゲートに一端が接続され、他端が接地された抵抗Ｒ52から構成され、短絡用トランジスタＱ22のゲートにオフ信号を供給する。調整用配線５５は、短絡用トランジスタＱ22のゲートと電源電圧Ｖccとの間に接続され、短絡用トランジスタＱ22のゲートにオン信号を供給する。
【０１１３】
本実施例では、調整用配線５４、５５を切断しない状態、すなわち、調整用配線５４、５５により短絡用トランジスタＱ21、Ｑ22のゲートに電源電圧Ｖccが印加された状態では、短絡用トランジスタＱ21、Ｑ22のゲート電位は電源電圧Ｖccとされ、短絡用トランジスタＱ21、Ｑ22はＮチャネルＭＯＳＦＥＴであるため、短絡用トランジスタＱ21、Ｑ22はオンし、抵抗Ｒ1x、Ｒ1yはバイパスされるため、検出電圧ＶA は、
【０１１４】
【数２９】
0003646428.tif 000030
【０１１５】
となる。
したがって、リセット電圧ＶS41 は、式（２９）、式（２）から
【０１１６】
【数３０】
0003646428.tif 000031
【０１１７】
で表される。
また、調整用配線５４をレーザーショットにより切断すると、短絡用トランジスタＱ21のゲートは抵抗Ｒ51を介して接地に接続され、ローレベルとなるため、短絡用トランジスタＱ21はオフし、抵抗Ｒ2xは抵抗Ｒ22と接地間に接続される。このため、検出電圧ＶA は、
【０１１８】
【数３１】
0003646428.tif 000032
【０１１９】
で決定され、式（３１）と式（２）からこのときのリセット電圧ＶS42 は、
【０１２０】
【数３２】
0003646428.tif 000033
【０１２１】
に設定される。
また、調整用配線５５をレーザーショットにより切断すると、短絡用トランジスタＱ22のゲートは抵抗Ｒ52を介して接地され、ローレベルとなるため、短絡用トランジスタＱ22はオフし、抵抗Ｒ2yが抵抗Ｒ22と接地との間に接続される。このため、検出電圧ＶA は、
【０１２２】
【数３３】
0003646428.tif 000034
【０１２３】
で決定され、式（３３）と式（２）からこのときのリセット電圧ＶS43 は、
【０１２４】
【数３４】
0003646428.tif 000035
【０１２５】
に設定される。
さらに、調整用配線５４、及び、調整用配線５５の両方をレーザーショットにより切断すると、短絡用トランジスタＱ21のゲートは抵抗Ｒ51を介して接地され、短絡用トランジスタＱ22のゲートは抵抗Ｒ52を介して接地され、ともにローレベルとなるため、短絡用トランジスタＱ21、Ｑ22は共にオフし、抵抗Ｒ2x、Ｒ2yは抵抗Ｒ22と接地との間に直列に接続される。このため、検出電圧ＶA は、
【０１２６】
【数３５】
0003646428.tif 000036
【０１２７】
で決定され、式（３５）と式（２）からこのときのリセット電圧ＶS44 は、
【０１２８】
【数３６】
0003646428.tif 000037
【０１２９】
に設定される。
このように、調整用配線５４、５５をレーザーショット切断することにより、調整用抵抗Ｒ2x、Ｒ2yを短絡状態にする調整が可能となり、リセット電圧をＶS41 →ＶS42 （ＶS43 ）→ＶS44 の順に順次減少させる調整が可能となる。このとき、従来の短絡状態からインピーダンスを付与した状態への調整が可能となるので、リセットＩＣ５０の設計の自由度を向上させることができる。
【０１３０】
なお、上記第３〜第６の実施例では短絡用トランジスタにＮチャネルＭＯＳＦＥＴを用いたが、ＰチャネルＭＯＳＦＥＴにより構成することも可能である。
図７に本発明の第７実施例の回路構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
【０１３１】
本実施例のリセットＩＣ６０は、第３実施例の短絡用トランジスタをＰチャネルＭＯＳＦＥＴで構成してなる。
本実施例の検出電圧生成回路６１は、第３実施例の短絡用トランジスタＱ21、22の極性を反転させたものであり、短絡用トランジスタＱ61、Ｑ62、及び、短絡用トランジスタＱ61、Ｑ62にスイッチング信号を供給するスイッチング信号供給回路６２、６３の構成が相違する。
【０１３２】
短絡用トランジスタＱ61は、ＰチャネルＭＯＳＦＥＴより構成され、ドレイン−ソースが抵抗Ｒ1xの両端に接続され、抵抗Ｒ1xの短絡を制御する。また、短絡用トランジスタＱ62は、ＰチャネルＭＯＳＦＥＴから構成されており、ドレイン−ソースが抵抗Ｒ1yの両端に接続され、抵抗Ｒ1yの短絡を制御する。
【０１３３】
スイッチング信号供給回路６２は、短絡用トランジスタＱ61のゲートに一端が接続され、他端が接地された抵抗Ｒ61から構成され、短絡用トランジスタＱ61のゲートにスイッチング信号を供給する。調整用配線６４は、短絡用トランジスタＱ61のゲートと電源電圧Ｖccとの間に設けられ、短絡用トランジスタＱ61のゲートにオフ信号を供給する。
【０１３４】
また、スイッチング信号供給回路６３は、短絡用トランジスタＱ62のゲートに一端が接続され、他端が接地された抵抗Ｒ62から構成され、短絡用トランジスタＱ62のゲートにスイッチング信号を供給する。調整用配線６５は、短絡用トランジスタＱ62のゲートと電源電圧Ｖccとの間に接続され、短絡用トランジスタＱ62のゲートにオフ信号を供給する。
【０１３５】
図７において調整配線６４、６５が切断されていないときには、短絡用トランジスタＱ61、Ｑ62のゲートには調整用配線６４、６５を介して電源電圧Ｖccが印加され、また、短絡用トランジスタＱ61、Ｑ62はＰチャネルＭＯＳＦＥＴから構成されるため、短絡用トランジスタＱ61、Ｑ62はオフする。短絡用トランジスタＱ61、Ｑ62がオフすると、抵抗Ｒ1x、Ｒ1yはともに、抵抗Ｒ21と抵抗Ｒ22との間に直列に接続されるので、コンパレータ２３の非反転入力端子に供給される検出電圧ＶA は、
【０１３６】
【数３７】
0003646428.tif 000038
【０１３７】
で決定される。
また、リセット電圧ＶS51 は、式（３７）、式（２）から
【０１３８】
【数３８】
0003646428.tif 000039
【０１３９】
に設定される。
また、調整用配線６４をレーザーショットにより切断すると、短絡用トランジスタＱ61のゲートは抵抗Ｒ61を介して接地され、ローレベルとなるため、短絡用トランジスタＱ61はオンし、抵抗Ｒ1xは短絡用トランジスタＱ61によりバイパスされ、短絡状態とされる。このため、検出電圧ＶA は、
【０１４０】
【数３９】
0003646428.tif 000040
【０１４１】
で決定され、式（３９）と式（２）からこのときのリセット電圧ＶS52 は、
【０１４２】
【数４０】
0003646428.tif 000041
【０１４３】
に設定される。
また、調整用配線６５をレーザーショットにより切断すると、短絡用トランジスタＱ62のゲートは抵抗Ｒ62を介して接地され、ローレベルとなるため、短絡用トランジスタＱ62はオンし、抵抗Ｒ1yは短絡用トランジスタＱ62によりバイパスされ、短絡状態とされる。このため、検出電圧ＶA は、
【０１４４】
【数４１】
0003646428.tif 000042
【０１４５】
で決定され、式（４１）と式（２）からこのときのリセット電圧ＶS53 は、
【０１４６】
【数４２】
0003646428.tif 000043
【０１４７】
に設定される。
さらに、調整用配線６４、及び、調整用配線６５の両方をレーザーショットにより切断すると、短絡用トランジスタＱ61のゲートは抵抗Ｒ61を介して接地され、短絡用トランジスタＱ62のゲートは抵抗Ｒ62を介して接地され、ともにローレベルとなるため、短絡用トランジスタＱ61、Ｑ62は共にオンし、抵抗Ｒ1x、Ｒ1yは短絡用トランジスタＱ61、Ｑ62によりバイパスされ、短絡状態とされる。このため、検出電圧ＶA は、
【０１４８】
【数４３】
0003646428.tif 000044
【０１４９】
で決定され、式（４３）と式（２）からこのときのリセット電圧ＶS14 は、
【０１５０】
【数４４】
0003646428.tif 000045
【０１５１】
に設定される。
本実施例によれば、リセット電圧ＶS をＶS51 →ＶS52 （ＶS53 ）→ＶS54 の順に減少させることができる。
このように、調整用配線６４、６５をレーザーショット切断することにより、調整用抵抗Ｒ1x、Ｒ1yを短絡状態にする調整が可能となり、従来不可能であったインピーダンスを付与した状態から短絡状態にする調整が可能となるので、リセットＩＣ６０の設計の自由度を向上させることができる。
【０１５２】
なお、本実施例は、第３実施例の短絡用トランジスタをＰチャネルＭＯＳＦＥＴで構成したものであるが、第４〜第６実施例のリセットＩＣも同様にＰチャネルＭＯＳＦＥＴで構成することも可能である。
【０１５３】
【発明の効果】
上述の如く、本発明によれば、調整用配線を切断することにより、スイッチング信号供給抵抗を介して電源から短絡用トランジスタのゲートにスイッチング信号が供給され、短絡用トランジスタをスイッチングさせることができるため、インピーダンス素子を短絡することができる等の特長を有する。
【０１５４】
請求項２によれば、第１の電源及びスイッチング信号供給用抵抗を、調整用配線が切断されたときに、スイッチング信号供給用抵抗を介して短絡用トランジスタのゲートにオン電位が供給されるように設定し、第２の電源を、調整用配線が非切断状態のときに、短絡用トランジスタがオフとなる電位に設定することにより、調整用配線が切断されたときには、第１の電源からスイッチング信号供給用抵抗を介してスイッチング信号が供給し、短絡用トランジスタのゲートをオン電位として短絡用トランジスタをオンさせ、また、インピーダンス素子を短絡させることができ、また、調整用配線が非切断状態のときには、第２の電源を、調整用配線を介して短絡用トランジスタのゲートに供給し、短絡用トランジスタをオフさせることができる等の特長を有する。
【０１５５】
請求項３によれば、調整用配線をレーザー光により切断することにより、短絡用トランジスタがオンされ、内部回路に接続されるインピーダンス素子をバイパスすることができるため、内部回路に接続されるインピーダンスを低減でき、調整の自由度を向上させることができる等の特長を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路構成図である。
【図２】本発明の第２実施例の回路構成図である。
【図３】本発明の第３実施例の回路構成図である。
【図４】本発明の第４実施例の回路構成図である。
【図５】本発明の第５実施例の回路構成図である。
【図６】本発明の第６実施例の回路構成図である。
【図７】本発明の第７実施例の回路構成図である。
【図８】従来のレーザートリミングによるインピーダンス調整回路の一例の回路構成図である。
【図９】従来のレーザートリミングによるインピーダンス調整回路の他の一例の回路構成図である。
【図１０】従来のレーザートリミングによるインピーダンス調整回路の課題を説明するための図である。
【図１１】従来のレーザートリミングによるインピーダンス調整回路の他の一例の課題を説明するための図である。
【符号の説明】
１、１０  半導体装置
２  内部回路
３、１１  調整回路
４、１２  スイッチング信号供給回路
５、１３、２５、２７、４３、４５、５４、５５、６４、６５  調整用配線
２０、３０、４０、５０、６０  リセットＩＣ
２１、３１、４１、５１、６１  検出電圧生成回路
２２  基準電圧生成回路
２３  コンパレータ
２４、２６、４２、４４、５３、５３、６２、６３  スイッチング信号供給回路
【図１】
0003646428.tif 000046
【図２】
0003646428.tif 000047
【図３】
0003646428.tif 000048
【図４】
0003646428.tif 000049
【図５】
0003646428.tif 000050
【図６】
0003646428.tif 000051
【図７】
0003646428.tif 000052
【図８】
0003646428.tif 000053
【図９】
0003646428.tif 000054
【図１０】
0003646428.tif 000055
【図１１】
0003646428.tif 000056