(57)【特許請求の範囲】
【請求項１】
入力信号と符号系列との時間的相関値を算出する相関器であって、
入力信号へ、符号系列に応じた値を乗算する乗算器と、
アナログ積分器と、
アナログ積分器による積分値を量子化する量子化器と、
量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、
量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、
上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分すると共に、
さらに、上記符号系列の各周期の最初に、上記アナログ積分器の積分値と上記量子化器の出力が示す値とが一致するように、両者の少なくとも一方を調整する初期化手段を備えていることを特徴とする相関器。
【請求項２】
アナログ積分器を備え、符号系列により拡散されたベースバンド信号で変調された被変調入力を受けて、拡散されたベースバンド信号と符号系列に応じた値との時間的相関値を算出する相関器において、
さらに、入力信号へ、符号系列に応じた値と、キャリア周波数正弦波のサンプリング値との積を乗算する乗算器と、
アナログ積分器による積分値を量子化する量子化器と、
量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、
量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、
上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分すると共に、
さらに、上記符号系列の各周期の最初に、上記アナログ積分器の積分値と上記量子化器の出力が示す値とが一致するように、両者の少なくとも一方を調整する初期化手段を備えていることを特徴とする相関器。
【請求項３】
上記アナログ積分器は、入出力間に配され、積分値に応じた電荷が蓄積される積分容量を備え、
上記初期化手段は、初期化の際に、上記積分容量を短絡するスイッチと、初期化の際は、上記積分容量の出力側へ所定のオフセット電圧を印加し、相関演算の際には、上記積分容量の出力側と上記アナログ積分器の出力とを接続するマルチプレクサとを備えていることを特徴とする請求項１または２記載の相関器。
【請求項４】
入力信号と符号系列との時間的相関値を算出する相関器であって、
入力信号へ、符号系列に応じた値を乗算する乗算器と、
アナログ積分器と、
アナログ積分器による積分値を量子化する量子化器と、
量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、
量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、
上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分すると共に、
さらに、相関演算に先立って、上記相関器のオフセット誤差を測定する測定手段と、
上記測定されたオフセット誤差に基づいて、当該オフセット誤差をキャンセルするように、上記相関器の演算結果を調整するオフセット補償手段とを備えていることを特徴とする相関器。
【請求項５】
アナログ積分器を備え、符号系列により拡散されたベースバンド信号で変調された被変調入力を受けて、拡散されたベースバンド信号と符号系列に応じた値との時間的相関値を算出する相関器において、
さらに、入力信号へ、符号系列に応じた値と、キャリア周波数正弦波のサンプリング値との積を乗算する乗算器と、
アナログ積分器による積分値を量子化する量子化器と、
量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、
量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、
上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分すると共に、
さらに、相関演算に先立って、上記相関器のオフセット誤差を測定する測定手段と、
上記測定されたオフセット誤差に基づいて、当該オフセット誤差をキャンセルするように、上記相関器の演算結果を調整するオフセット補償手段とを備えていることを特徴とする相関器。
【請求項６】
上記測定手段は、測定されたオフセット誤差をデジタル値として記憶するデジタルメモリを備え、
上記オフセット補償手段は、相関演算の際、上記相関器の出力から、上記デジタルメモリに記憶されたデジタル値を減算して、オフセット誤差をキャンセルする減算器を備えていることを特徴とする請求項４または５記載の相関器。
【請求項７】
上記測定手段は、測定されたオフセット誤差をデジタル値として記憶するデジタルメモリを備え、
上記オフセット補償手段は、相関演算の開始時における上記デジタル累算器の初期値を、上記デジタル値の分だけ、上記オフセット誤差をキャンセルする方向へシフトする初期値設定回路を備えていることを特徴とする請求項４または５記載の相関器。
【請求項８】
上記入力信号は、アナログ入力信号であることを特徴とする請求項１〜７のいずれか１項に記載の相関器。
【請求項９】
上記入力信号は、デジタル入力信号であることを特徴とする請求項１〜７のいずれか１項に記載の相関器。
【請求項１０】
上記符号系列は、多値の符号系列であることを特徴とする請求項１〜７のいずれか１項に記載の相関器。
【請求項１１】
上記符号系列は、２値の符号系列であることを特徴とする請求項１〜７のいずれか１項に記載の相関器。
【請求項１２】
上記符号系列は、２値の符号系列であり、
上記アナログ積分器は、サンプリング期間中に、上記入力信号に応じて第１サンプリング容量に蓄積された電荷を、積分期間中に積分容量へ蓄積するスイッチドキャパシタ型のアナログ積分器であり、
上記乗算器は、第１サンプリング容量の両端のうち、上記積分期間中に上記積分容量へ接続する端部を、上記符号系列の値に応じて選択する第１マルチプレクサであることを特徴とする請求項１記載の相関器。
【請求項１３】
上記量子化器は、所定の範囲の上側と範囲内と下側との３値に上記積分値を量子化し、
上記負帰還回路は、上側の場合、上記積分値を減少させ、下側の場合、上記積分値を増加させると共に、
上記デジタル累算器は、上側の回数から下側の回数を引いた値を上記相関値として出力することを特徴とする請求項１〜７のいずれか１項に記載の相関器。
【請求項１４】
上記符号系列は、２値の符号系列であり、
上記アナログ積分器は、サンプリング期間中に、上記入力信号に応じて第１サンプリング容量に蓄積された電荷を、積分期間中に積分容量へ蓄積するスイッチドキャパシタ型のアナログ積分器であり、
上記乗算器は、第１サンプリング容量の両端のうち、上記積分期間中に上記積分容量へ接続する端部を、上記符号系列の値に応じて選択する第１マルチプレクサであり、
上記量子化器は、所定の範囲の上端と上記積分値とを比較する第１の比較器と、上記範囲の下端と上記積分値とを比較する第２の比較器とを備え、
上記デジタル累算器は、上記第１の比較器が上側と判定した場合、カウント値を増加させ、上記第２の比較器が下側と判定した場合、カウント値を減少させるアップダウンカウンタであり、
上記負帰還器は、上側または下側と判定された場合、サンプリング期間中に、シフト量に応じた電圧が両端に印加される第２サンプリング容量と、
第２サンプリング容量の両端のうち、上記積分容量へ接続する端部を、上側か下側かに応じて選択して、上側の場合、上記積分値を減少させ、下側の場合、上記積分値を増加させる第２マルチプレクサとを備えていることを特徴とする請求項１記載の相関器。
【請求項１５】
上記量子化器は、上記積分値を所定のしきい値よりも、上側と下側との２値に量子化し、
上記負帰還器は、上側の場合、所定のシフト量だけ、上記積分値を減少させる信号を出力し、下側の場合、上記シフト量だけ、上記積分値を増加させる信号を出力すると共に、
上記デジタル累算器は、上側の回数を上記相関値として出力することを特徴とする請求項１〜７のいずれか１項に記載の相関器。
【請求項１６】
上記符号系列は、２値の符号系列であり、
上記アナログ積分器は、サンプリング期間中に、上記入力信号に応じて第１サンプリング容量に蓄積された電荷を、積分期間中に積分容量へ蓄積するスイッチドキャパシタ型のアナログ積分器であり、
上記乗算器は、第１サンプリング容量の両端のうち、上記積分期間中に上記積分容量へ接続する端部を、上記符号系列の値に応じて選択する第１マルチプレクサであり、
上記量子化器は、所定のしきい値と上記積分値とを比較する比較器を備え、
上記デジタル累算器は、上記比較器が上記しきい値より上と判定した場合、カウント値を増加させるカウンタを含み、
上記負帰還器は、サンプリング期間中に、上記シフト量に応じた電圧が両端に印加される第２サンプリング容量と、第２サンプリング容量の両端のうち、上記積分容量へ接続する端部を、上記しきい値より上か下かに応じて選択して、上側の場合、所定のシフト量だけ、上記積分値を減少させ、下側の場合、上記シフト量だけ、上記積分値を増加させる第２マルチプレクサとを備えていることを特徴とする請求項１記載の相関器。
【請求項１７】
上記量子化器は、４以上のレベル数に量子化するＡＤ変換器であり、
上記デジタル累算器は、上記量子化器の出力を加算するデジタル加算器であり、
上記負帰還器は、上記ＡＤ変換器が出力するデジタル値を極性の反転したアナログ値に変換するＤＡ変換器であることを特徴とする請求項１〜７のいずれか１項に記載の相関器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、入力信号と符号系列との同期をとるための相関器、または、スペクトラム拡散通信方式などで拡散されたデータを復調する復調装置の相関器として好適に用いられるものであって、入力信号と、符号系列との時間的相関値を算出する相関器に関するものである。
【０００２】
【従来の技術】
従来の相関器として、例えば、図１６に示すようなスイッチドキャパシタ回路を用いて、アナログ入力信号を２値信号に変換することなく、アナログ入力信号Ｖｉｎと２値符号系列ａ（ｉ）との時間的相関を示すアナログ信号Ａｏｕｔを直接算出する構成の相関器１０１が知られている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記の従来の構成においては、２値符号系列の系列長が長くなるに従って、相関値の演算が終了する前に飽和しないようにするためには、積分容量Ｃ１０１の容量を増大させる必要があり、寄生容量を増大させてしまう。この結果、所望の速度で演算するために、より大きな電力を消費してしまう。
【０００４】
さらに、スペクトラム拡散通信方式で一般的に用いられている受信機では、相関器１０１に追従するパス検索部、トラッキング制御部、ｒａｋｅ受信部等の機能ブロックは、２値回路で構成されている。この場合、相関器１０１の出力信号Ａｏｕｔは、これらの２値回路を通過する前に２値信号に変換する必要がある。しかしながら、この変換には、ＡＤ変換器等のコンバータが別途必要となり、消費電力をさらに増大させてしまう。
【０００５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、速い演算速度が求められ、かつ、符号系列の系列長が長くなった場合であっても、消費電力を低減することができると共に、ＡＤ変換器を別途要することなく、相関値をデジタル値で出力することができる相関器を提供することにある。
【０００６】
【課題を解決するための手段】
本発明に係る相関器は、入力信号と符号系列との時間的相関値を算出する相関器であって、上記課題を解決するために、入力信号へ、符号系列に応じた符号を乗算する乗算器と、アナログ積分器と、アナログ積分器による積分値を量子化する量子化器と、量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分することを特徴としている。
【０００７】
上記の構成では、量子化器と負帰還器とによって負帰還ループが構成されているので、負帰還ループを持たない場合に比べて、アナログ積分器の積分値の絶対値は小さくなる。したがって、符号系列の系列長が長くなった場合でも、積分値を蓄積する積分容量の大きさを増大することなく、アナログ積分器の出力の飽和を防止できる。この結果、消費電力の小さな相関器を実現できる。
【０００８】
また、符号系列の値全てに関する演算が終了した時点で、デジタル累算器が出力するデジタル値は、入力信号と符号系列との時間的相関値を示している。したがって、アナログ積分器が出力する相関値をＡＤ変換する従来の構成とは異なり、相関器の後にＡＤ変換器を設けることなく、上記相関値を示すデジタル値を出力できる。
【０００９】
ここで、従来のように、相関値をアナログ値で出力した後で、デジタル値に変換する場合、最大のアナログ値が量子化レベルの数と量子化間隔との積になるので、量子化レベルの数を増大させることが難しく、演算精度の向上が難しい。さらに、電力消費の小さなＡＤＣは、構造の複雑な回路を使用しない限り、変換速度が低下してしまう。
【００１０】
これに対して、本発明に係る相関器が出力可能な量子化レベル数Ｌは、量子化器の量子化レベル数をＮ、符号系列の長さをＭとすると、（Ｎ−１）・Ｍ＋１となる。したがって、量子化器の量子化レベル数を増大させなくても、符号系列が長くなるに従って、相関器の量子化レベル数Ｌが増大する。この結果、例えば、相関器の量子化レベル数Ｌ（例えば、６４〜２５６など）よりも小さな値（例えば、２や３など）に量子化器の量子化レベル数Ｎを抑えることができ、簡単な回路で高精度の相関値を出力できる。
【００１１】
また、本発明に係る他の相関器は、上記課題を解決するために、アナログ積分器を備え、符号系列により拡散されたベースバンド信号で変調された被変調入力を受けて、拡散されたベースバンド信号と符号系列に応じた値との時間的相関値を算出する相関器において、さらに、入力信号へ、符号系列に応じた値と、キャリア周波数正弦波のサンプリング値との積を乗算する乗算器と、アナログ積分器による積分値を量子化する量子化器と、量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分することを特徴としている。
【００１２】
当該構成では、乗算器が、符号系列に応じた値とキャリア周波数正弦波のサンプリング値との積を入力信号へ乗算し、デジタル累算器が、乗算器の出力を積分した値をデジタル値で出力する。これにより、上記被変調信号をベースバンド信号に復号できる。
【００１３】
さらに、上述の相関器と同様に、量子化器と負帰還器とによって負帰還ループが構成されているので、乗算器が、符号系列に応じた値とキャリア周波数正弦波のサンプリング値との積を入力信号へ乗算しているにも拘らず、アナログ積分器の出力の飽和を防止できる。
【００１４】
加えて、被変調信号からベースバンドへの周波数変換も、上記負帰還ループ内に含まれているので、乗算器およびアナログ積分器が１つずつの場合であっても、周波数変換と逆拡散とを同時に行うことができ、量子化誤差を削減できる。
【００１５】
これらの結果、構成が簡略で、消費電力が少なく、しかも、被変調信号からベースバンド信号へ復号可能な相関器を実現できる。
【００１６】
なお、デジタル信号も、信号を伝える物理量自体は、アナログ値なので、上記入力信号は、アナログ信号でもよいし、デジタル信号でもよい。また、符号系列は、多値でもよいし、２値でも多値でもよい。
【００１７】
さらに、上記量子化器は、２レベルに量子化してもよいし、３レベルに量子化してもよい。あるいは、４以上のレベルに量子化してもよい。いずれの場合であっても、相関器の後段にＡＤＣを設ける場合よりも、量子化器の量子化レベル数Ｎを抑えることができる。
【００１８】
ところで、上記各構成の相関器の最大量子化誤差は、上記量子化器の最大量子化誤差によって決まり、初期化しない場合であっても、量子化器の最大量子化誤差の２倍未満に抑えられるが、より高精度な相関演算が必要な場合には、さらに、以下の構成を備えている方が望ましい。
【００１９】
具体的には、上記各構成に加えて、上記符号系列の各周期の最初に、上記アナログ積分器の積分値と上記量子化器の出力が示す値とが一致するように、両者の少なくとも一方を調整する初期化手段を備えている方が望ましい。
【００２０】
上記構成によれば、相関演算を開始する前の時点において、上記アナログ積分器の積分値と上記量子化器の出力が示す値とが一致する。したがって、両者が異なる場合に比べて、相関器の最大量子化誤差を半減でき、さらに演算精度を向上できる。
【００２１】
さらに、上記構成において、上記初期化手段は、相関ダブルサンプリング（ＣＤＳ： Correlated Double Sampling ）動作によって、上記アナログ積分器の積分値を調整して、当該アナログ積分器のＤＣオフセットおよび低周波ノイズをキャンセルする方が望ましい。
【００２２】
上記構成によれば、上記初期化手段が、相関ダブルサンプリング動作によって、上記アナログ積分器の出力を所定の値に設定し、低周波ノイズをキャンセルするので、さらに、演算精度を向上できる。
【００２３】
また、上記各構成において、上記入力信号を積分する経路と、上記負帰還信号を積分する経路とが、サンプリング容量を共用している方が望ましい。
【００２４】
上記構成によれば、両経路間でサンプリング容量が共用されているので、それぞれのサンプリング容量を別に設ける場合に比べて、占有面積が比較的大きくなりがちな容量の個数を削減でき、集積度を向上できる。さらに、例えば、製造上のバラツキなどが発生した場合であっても、両経路のサンプリング容量の大きさは、それぞれを別に設ける場合とは異なり、必ず一致する。この結果、両者の相違に起因する演算誤差を削減でき、さらに演算精度を向上できる。
【００２５】
さらに、上記各構成に加えて、相関演算に先立って、上記相関器のオフセット誤差を測定する測定手段と、上記測定されたオフセット誤差に基づいて、当該オフセット誤差をキャンセルするように、上記相関器の演算結果を調整するオフセット補償手段とを備えている方が望ましい。
【００２６】
なお、オフセット補償手段は、例えば、相関器が算出した相関値からオフセット誤差を減算したり、あるいは、予め、オフセット誤差に応じて上記デジタル累算器の初期値を調整するなどして、上記測定されたオフセット誤差に基づいて、当該オフセット誤差をキャンセルするように、上記相関器の演算結果を調整する。
【００２７】
当該構成では、実際に使用している相関器に固有のオフセット誤差がキャンセルされるので、演算精度を向上できる。
【００２８】
【発明の実施の形態】
〔第１の実施形態〕
本発明の第１の実施形態について、図１に基づき説明すると以下の通りである。すなわち、本実施形態に係る相関器は、アナログ入力信号と２値符号系列との時間的相関値をアナログ積分器を用いて算出する際、量子化されたアナログ積分器の出力をアナログ積分器へ負帰還する構成の相関器、すなわち、リサイクリング積分相関器である。具体的には、図１に示すように、サンプリングされたアナログ入力信号ｘ（ｉ）と、当該２値符号系列中の対応する値ａ（ｉ）とを乗算する乗算器１１と、乗算器１１の出力を積分するアナログ積分器１２と、アナログ積分器１２の出力を量子化する量子化器１３と、量子化器１３が出力するデジタル値を所定の期間遅延させるデジタル遅延回路１４と、デジタル遅延回路１４の出力をアナログ積分器１２の入力へ負帰還する負帰還回路１５とを備えている。さらに、リサイクリング積分相関器１には、量子化器１３の出力するデジタル値を累算するデジタル累算器１６が設けられている。
【００２９】
上記構成によれば、時点ｔ（ｉ）でサンプリングされたアナログ入力信号ｘ（ｉ）は、乗算器１１によって、対応する２値符号系列の値ａ（ｉ）、すなわち、”＋１”または”−１”で乗算される。一方、アナログ積分器１２には、乗算器１１の出力信号ｘ（ｉ）・ａ（ｉ）と、負帰還回路１５からの出力信号Ｓ（ｉ）とが入力され、両信号ｘ（ｉ）・ａ（ｉ）およびＳ（ｉ）は、アナログ積分器１２の前回の出力信号Ｙ（ｉ−１）に加算される。したがって、アナログ積分器１２のゲインをＡとすると、時点ｔ（ｉ）に対応するアナログ積分器１２の出力Ｙ（ｉ）は、以下の式（１）に示すように、
Ｙ（ｉ）＝Ｙ（ｉ−１）＋Ａ・｛ａ（ｉ）・ｘ（ｉ）＋Ｓ（ｉ）｝  …（１）
となる。
【００３０】
さらに、量子化器１３は、アナログ積分器１２の出力信号Ｙ（ｉ）をＮレベルに量子化して、デジタル値Ｑ（ｉ）を出力する。このデジタル値Ｑ（ｉ）と、出力信号Ｙ（ｉ）との関係は、量子化間隔を正の数Ｄ、最大の量子化誤差をΔ、量子化器１３のゼロレベル（オフセット）をＺとすると、以下の式（２）に示すように、
｜Ｙ（ｉ）−（Ｑ（ｉ）・Ｄ＋Ｚ）｜  ＜  Δ                    …（２）
となる。
【００３１】
また、デジタル遅延回路１４は、上記量子化器１３が出力するデジタル値Ｑ（ｉ）を所定の時間間隔遅延させ、負帰還回路１５は、当該デジタル値Ｑ（ｉ）を、次のサンプリング時点ｔ（ｉ＋１）に対応する信号Ｓ（ｉ＋１）に変換する。上記デジタル遅延回路１４の遅延時間は、サンプリング時点ｔ（ｉ）に関する演算によって得られた上記信号Ｓ（ｉ＋１）が、次のサンプリング時点ｔ（ｉ＋１）に対応する乗算器１１の出力信号ｘ（ｉ＋１）・ａ（ｉ＋１）と演算されるように設定されており、負帰還回路１５の係数は、Ｓ（ｉ＋１）＝−（Ｑ（ｉ）・Ｄ＋Ｚ）／Ａとなるように設定されている。したがって、上式（１）は、以下の式（３）に示すように、
0003730076.tif 000002
となる。
【００３２】
ここで、本実施形態に係るリサイクリング積分相関器１は、負帰還ループを有するリサイクリング積分器相関器なので、アナログ積分器１２の出力信号Ｙ（ｉ）は、従来の構成、すなわち、アナログ入力信号ｘ（ｉ）と２値符号系列の値ａ（ｉ）とを積和演算した値〔Ｙ（ｉ−１）＋Ａ・ａ（ｉ）・ｘ（ｉ）〕を出力する構成に比べて、出力信号の大きさ（絶対値）が小さくなっている。したがって、アナログ積分器１２の出力の飽和を防止するために必要な積分容量の大きさを削減できる。この結果、２値符号系列の系列長Ｍが、例えば１２８以上と長くなっても、アナログ積分器１２の消費電力を増大させることなく、演算速度を向上できる。
【００３３】
また、符号長Ｍの２値符号系列全体（ａ（１）〜ａ（Ｍ））と、それに対応するアナログ入力信号（ｘ（１）〜ｘ（Ｍ））とを演算した時点のアナログ積分器１２の出力Ｙ（Ｍ）は、以下の式（４）に示すように、
【００３４】
【数１】
0003730076.tif 000003
【００３５】
となり、さらに、式（４）を変形すれば、以下の式（５）に示すように、
【００３６】
【数２】
0003730076.tif 000004
【００３７】
が得られる。
【００３８】
ここで、上述の式（２）が成立しているので、上記式（５）から、以下の式（６）に示すように、
【００３９】
【数３】
0003730076.tif 000005
【００４０】
が成立する。したがって、デジタル累算器１６が出力するデジタル値、すなわち、量子化器１３の出力値Ｑ（ｉ）をｉ＝１からＭまで累算した値ΣＱ（ｉ）は、アナログ相関値Σａ（ｉ）・ｘ（ｉ）を量子化した値のインデックスとなり、量子化誤差は、２・Δ／｜Ａ｜未満に抑えられる。なお、ΣＱ（ｉ）は、（Ｎ−１）・Ｍ＋１個の値を取り、量子化間隔は、Ｄ／｜Ａ｜である。
【００４１】
この結果、本実施形態に係るリサイクリング積分相関器１は、負の帰還ループによって、上述したアナログ積分器１２の出力の飽和を防止できるだけではなく、相関器の後段にＡＤＣ（ Analog Digital Converter ）を設けずに、相関値を直接デジタル値Ｄｏｕｔで出力できる。
【００４２】
ところで、スペクトラム拡散通信方式で一般的に用いられている受信器では、相関器に追従するパス検索部、トラッキング制御部、ｒａｋｅ受信部などの機能ブロックは、２値回路で構成されている。したがって、相関器の出力信号は、これらの２値回路を通過する前に２値信号に変換する必要がある。この変換によって、解像度、ダイナミックレンジおよび変換速度などの事項に関連する問題が発生し、ＡＤＣは、これらの事項において、性能上の仕様を満たすだけの能力を持つ必要がある。さらに、変換には、相関器とは別にＡＤＣが必要になり、消費電力が増大してしまう。
【００４３】
これに対して、本実施形態では、リサイクリング積分相関器１の量子化誤差は、量子化器１３の量子化誤差によって決定される。さらに、リサイクリング積分相関器１が出力可能な量子化レベル数は、積分回数が系列長Ｍなので、量子化器１３の量子化レベル数をＮとすると、（Ｎ−１）・Ｍ＋１となる。したがって、リサイクリング積分相関器１の量子化レベル数は、量子化器１３の量子化レベル数を増大させなくても、系列長Ｍが長くなるに従って増大する。したがって、系列長Ｍの増大に伴って、アナログ積分器１２の積分容量を増大させることなく、量子化レベル数を増大できる。
【００４４】
また、デジタル累算器１６は、２値符号系列の値ａ（ｉ）毎に、量子化器１３の出力値Ｑ（ｉ）を累算しているだけなので、相関器の後段に逐次比較型のＡＤＣを設ける場合よりも、高速に相関値を示すデジタル値Ｄｏｕｔを出力できる。
【００４５】
さらに、上記構成において、上記アナログ積分器１２の出力Ｙ（０）、および、量子化器１３が出力するデジタル値Ｑ（０）は、相関値の演算処理開始時点において、Ｙ（０）＝Ｑ（０）・Ｄ＋Ｚの関係を満たす方が望ましい。この場合、上式（５）および式（６）は、以下の式（７）および式（８）に示すように、
【００４６】
【数４】
0003730076.tif 000006
【００４７】
となる。この結果、リサイクリング積分相関器１の量子化誤差は、Δ／｜Ａ｜未満となり、上記関係が保証されない場合、すなわち、式（５）および式（６）の場合に比べて、量子化誤差を半減できる。
【００４８】
〔第２の実施形態〕
以下の実施形態では、上記リサイクリング積分相関器１の具体的な構成について、図２〜図４に基づき説明する。すなわち、本実施形態に係るリサイクリング積分相関器１ａでは、図２に示すように、アナログ積分器１２として、スイッチドキャパシタ型のアナログ積分器１２ａが使用されており、量子化器１３ａは、アナログ積分器１２ａの出力信号Ｙ（ｉ）を３レベルに量子化する。
【００４９】
具体的には、上記アナログ積分器１２ａは、ＭＯＳオペアンプＡＭＰ１と、ＭＯＳオペアンプＡＭＰ１の反転入力端子と出力端子との間に設けられた積分容量Ｃ１と、サンプリング期間中、アナログ入力信号に応じた電荷が蓄積されるサンプリング容量Ｃ１１とを備えている。上記サンプリング容量Ｃ１１の一端には、サンプリングスイッチＳＷ１１を介して、アナログ入力信号を示す電圧Ｖｉｎが印加され、他端には、サンプリングスイッチＳＷ１１に連動するサンプリングスイッチＳＷ１２を介して、基準電圧Ｖｒｅｆが印加される。
【００５０】
また、上記サンプリング容量Ｃ１１のサンプリングスイッチＳＷ１１側の端部と、上記ＭＯＳオペアンプＡＭＰ１の反転入力端子との間には、スイッチＳＷ１３が設けられており、上記サンプリング容量Ｃ１１のサンプリングスイッチＳＷ１２側端部と、上記ＭＯＳオペアンプＡＭＰ１の非反転入力端子との間には、上記スイッチＳＷ１３に連動するスイッチＳＷ１４が設けられている。なお、上記ＭＯＳオペアンプＡＭＰ１の非反転入力端子には、上記基準電圧Ｖｒｅｆが印加されている。また、上記各スイッチＳＷ１１〜ＳＷ１４、あるいは、後述する他のスイッチは、例えば、ＭＯＳトランジスタや、相補構造のＭＯＳトランジスタなどによって実現される。
【００５１】
加えて、上記ＭＯＳオペアンプＡＭＰ１と、上記両スイッチＳＷ１３・ＳＷ１４との間には、乗算器１１ａとして、マルチプレクサＳＷ１５・ＳＷ１６が設けられている。なお、当該マルチプレクサＳＷ１５・ＳＷ１６が特許請求の範囲に記載の第１マルチプレクサに対応し、上記サンプリング容量Ｃ１１が第１サンプリング容量に対応する。
【００５２】
より詳細には、マルチプレクサＳＷ１５の共通接点は、ＭＯＳオペアンプＡＭＰ１の反転入力端子に接続されており、個別接点の１つは、上記スイッチＳＷ１３に、他の個別接点は、上記スイッチＳＷ１４に接続されている。同様に、マルチプレクサＳＷ１６の共通接点は、ＭＯＳオペアンプＡＭＰ１の非反転入力端子に接続されており、各個別接点は、上記スイッチＳＷ１３またはＳＷ１４に接続されている。両マルチプレクサＳＷ１５・ＳＷ１６は、上記制御信号Ｃ＿ＰＮに応じて、連動して動作しており、２値符号系列の値ａ（ｉ）が”＋１”の場合（制御信号Ｃ＿ＰＮが「Ｈ」レベルの場合）、スイッチＳＷ１５は、スイッチＳＷ１４と上記反転入力端子とを接続し、スイッチＳＷ１６は、スイッチＳＷ１３と上記非反転入力端子とを接続する。これとは逆に、２値符号系列の値ａ（ｉ）が”−１”の場合（制御信号Ｃ＿ＰＮが「Ｌ」レベルの場合）、スイッチＳＷ１５によって、スイッチＳＷ１３と上記反転入力端子とが接続され、スイッチＳＷ１６によって、スイッチＳＷ１４と上記非反転入力端子とが接続される。
【００５３】
上記各スイッチＳＷ１１〜ＳＷ１４は、図４の示すタイミングで、図示しないタイミング制御回路から与えられ、サンプリングあるいは積分のタイミングを示す周期クロックである制御信号Ｃ＿ＳＰ１あるいはＣ＿ＩＴ１によって導通／遮断が制御され、マルチプレクサＳＷ１５・ＳＷ１６は、タイミング制御回路からの制御信号Ｃ＿ＰＮで指示された側を選択する。
【００５４】
これにより、スイッチＳＷ１１・ＳＷ１２は、各サンプリング時点ｔ（ｉ）毎に、制御信号Ｃ＿ＳＰ１の指示により導通し、アナログ入力信号を示す電圧Ｖｉｎに応じた電荷がサンプリング容量Ｃ１１に蓄積された後、遮断される。さらに、スイッチＳＷ１３・１４は、スイッチＳＷ１１・ＳＷ１２が遮断されている間に、制御信号Ｃ＿ＩＴ１の指示により、導通し、サンプリング容量Ｃ１１に蓄積された電荷が積分容量Ｃ１に移動した後で遮断される。また、制御信号Ｃ＿ＰＮは、上記スイッチＳＷ１３・ＳＷ１４が導通する前に、２値符号系列のうち、現在の周期に対応する値ａ（ｉ）を示すレベルに切り換えられる。したがって、マルチプレクサＳＷ１５・ＳＷ１６は、制御信号Ｃ＿ＰＮに応じ、そのままの符号で、あるいは、符号を反転させて、サンプリング容量Ｃ１１に蓄積された電荷量を積分容量Ｃ１へ印加できる。この結果、アナログ積分器１２ａは、アナログ入力信号ｘ（ｉ）と２値符号系列の値ａ（ｉ）とを積和演算できる。なお、タイミング制御回路は、例えば、所定の周波数の基準クロックに従って動作する順序回路など、比較的簡単な回路で実現できる。
【００５５】
一方、本実施形態に係る量子化器１３ａは、アナログ積分器１２ａの出力Ｙ（ｉ）、すなわち、ＭＯＳオペアンプＡＭＰ１の出力電圧を、▲１▼しきい値Ｖｔｈ１よりも大きいレベル、▲２▼両しきい値Ｖｔｈ１・Ｖｔｈ２の間のレベル、および、▲３▼しきい値Ｖｔｈ２よりも小さなレベルの３つのレベルへ量子化しており、ＭＯＳオペアンプＡＭＰ１の出力と、しきい値Ｖｔｈ１とを比較するＭＯＳコンパレータ（第１の比較器）ＣＭＰ１と、ＭＯＳオペアンプＡＭＰ１の出力としきい値Ｖｔｈ２とを比較するＭＯＳコンパレータ（第２の比較器）ＣＭＰ２とを備えている。なお、両しきい値Ｖｔｈ１・Ｖｔｈ２は、Ｖｔｈ１＝Ｄ／２、Ｖｔｈ２＝−Ｄ／２を満たすように設定されている。
【００５６】
さらに、本実施形態に係るデジタル遅延回路１４ａは、ＭＯＳコンパレータＣＭＰ１の出力信号Ｓ１を遅延させるＤ−フリップフロップＤＦＦ１と、ＭＯＳコンパレータＣＭＰ２の出力信号Ｓ２を遅延させるＤ−フリップフロップＤＦＦ２と、両Ｄ−フリップフロップＤＦＦ１・ＤＦＦ２の出力を論理演算して、負帰還回路１５ａの制御信号Ｃ＿ＦＢおよびＣ＿ＳＰ２を生成する論理回路Ｌ１ａとを備えている。また、上記負帰還回路１５ａは、上記アナログ積分器１２ａのスイッチＳＷ１１〜ＳＷ１６およびサンプリング容量Ｃ１１と同様に接続されたＳＷ２１〜ＳＷ２６およびサンプリング容量Ｃ２１とを備えている。ただし、負帰還回路１５ａでは、アナログ入力信号を示す電圧Ｖｉｎに代えて、上述の式（３）などに示す値Ｄに応じて設定される電圧ＶＬがサンプリングスイッチＳＷ２１へ印加されている。また、両スイッチＳＷ２１・ＳＷ２２が制御信号Ｃ＿ＳＰ２に基づいて導通／遮断し、マルチプレクサＳＷ２５・ＳＷ２６が制御信号Ｃ＿ＦＢによって制御される点も異なっている。なお、当該マルチプレクサＳＷ２５・ＳＷ２６が特許請求の範囲に記載の第２マルチプレクサに対応し、上記サンプリング容量Ｃ２１が第２サンプリング容量に対応している。
【００５７】
上記各Ｄ−フリップフロップＤＦＦ１・ＤＦＦ２は、周期クロックＣ＿ＬＴの立ち上がり時点で入力端子Ｄへ印加されている値を、周期クロックＣ＿ＬＴが立ち下がるまでの間保持する。一方、論理回路Ｌ１ａは、両Ｄ−フリップフロップＤＦＦ１・ＤＦＦ２の出力信号Ｔ１・Ｔ２のいずれかが「Ｈ」レベルの場合、上記アナログ積分器１２ａへサンプリングを指示する制御信号Ｃ＿ＳＰ１と同じタイミングの制御信号Ｃ＿ＳＰ２を出力する。また、論理回路Ｌ１ａは、出力信号Ｔ１が「Ｈ」レベルの間、「Ｌ」レベルの制御信号Ｃ＿ＦＢを出力し、出力信号Ｔ２が「Ｈ」レベルの間、「Ｈ」レベルの制御信号Ｃ＿ＦＢを出力する。
【００５８】
上記論理回路Ｌ１ａは、例えば、図３に示すように、両出力信号Ｔ１・Ｔ２の論理和(or)を算出するＯＲ回路Ｌ１１と、ＯＲ回路Ｌ１１の出力と制御信号Ｃ＿ＳＰ１との論理積（and)を算出して制御信号Ｃ＿ＳＰ２として出力するＡＮＤ回路Ｌ１２とを備えている。また、論理回路Ｌ１ａには、出力信号Ｔ１の否定（not)を算出するＮＯＴ回路Ｌ１３と、ＮＯＴ回路Ｌ１３の出力と出力信号Ｔ２との論理積を算出して制御信号Ｃ＿ＦＢとして出力するＡＮＤ回路Ｌ１４とが設けられている。
【００５９】
上記構成において、ＭＯＳオペアンプＡＭＰ１の出力電圧がしきい値Ｖｔｈ２を下回ると、ＭＯＳコンパレータＣＭＰ２の出力信号Ｓ２が「Ｈ」レベルへと変化する（図４のｔ２の時点）。さらに、周期クロックＣ＿ＬＴが立ち上がると（ｔ３の時点）、Ｄ−フリップフロップＤＦＦ２は、周期クロックＣ＿ＬＴが立ち下がるまでの間（ｔ３〜ｔ７までの期間）、ｔ３の時点における出力信号Ｓ２を出力信号Ｔ２として保持する。
【００６０】
この状態では、出力信号Ｔ２が「Ｈ」レベルなので、論理回路Ｌ１ａからは、アナログ入力信号Ｖｉｎのサンプリングをアナログ積分器１２ａへ指示する制御信号Ｃ＿ＳＰ１と同じタイミングで制御信号Ｃ＿ＳＰ２が出力され、負帰還回路１５ａへ電圧ＶＬのサンプリングが指示される。これにより、負帰還回路１５ａの両スイッチＳＷ２１・ＳＷ２２が導通し、電圧ＶＬに応じた電荷がサンプリング容量Ｃ２１に蓄積される。
【００６１】
また、この状態では、出力信号Ｔ２が「Ｈ」レベルなので、「Ｈ」レベルの制御信号Ｃ＿ＦＢが与えられる。したがって、負帰還回路１５ａにおいて、制御信号Ｃ＿ＩＴ１が積分を示す期間（ｔ１〜ｔ４までの期間）に両スイッチＳＷ２３・ＳＷ２４が導通すると、マルチプレクサＳＷ２５・ＳＷ２６は、サンプリング容量Ｃ２１のスイッチＳＷ２４側端部をＭＯＳオペアンプＡＭＰ１の反転入力側へ接続し、サンプリング容量Ｃ２１のスイッチＳＷ２３側端部をＭＯＳオペアンプＡＭＰ１の非反転入力側へ接続する。これにより、積分容量Ｃ１のアンプ反転入力に接続された電極に蓄積された電荷量は、アナログ入力信号Ｖｉｎと２値符号系列の値ａ（ｉ）との積に応じた変動の他に、電荷Ｃ２１・ＶＬに応じた量だけ減少する。この結果、アナログ積分器１２ａの出力電圧は、電圧（Ｃ２１／Ｃ１）・ＶＬ分だけ基準電圧Ｖｒｅｆに近づく方向に駆動される。
【００６２】
これとは逆に、ＭＯＳオペアンプＡＭＰ１の出力電圧がしきい値Ｖｔｈ１を上回ると、周期クロックＣ＿ＬＴの次の立ち上がりの際、Ｄ−フリップフロップＤＦＦ１の出力信号Ｔ１が「Ｈ」レベルになるので、ｔ３以前の期間のように、制御信号Ｃ＿ＦＢは、「Ｌ」レベルとなる。この結果、上記両スイッチＳＷ２３・ＳＷ２４が導通すると、マルチプレクサＳＷ２５・ＳＷ２６は、サンプリング容量Ｃ２１のスイッチＳＷ２４側端部をＭＯＳオペアンプＡＭＰ１の非反転入力側へ接続し、サンプリング容量Ｃ２１のスイッチＳＷ２３側端部をＭＯＳオペアンプＡＭＰ１の反転入力側へ接続する。この結果、積分容量Ｃ１のアンプ反転入力に接続された電極に蓄積された電荷量は、電荷Ｃ２１・ＶＬに応じた量だけ増加する。この結果、アナログ積分器１２ａの出力電圧は、電圧（Ｃ２１／Ｃ１）・ＶＬ分だけ基準電圧Ｖｒｅｆに近づく方向に駆動される。
【００６３】
また、ＭＯＳオペアンプＡＭＰ１の出力電圧が両しきい値Ｖｔｈ１・Ｖｔｈ２の間の場合は、周期クロックＣ＿ＬＴが次に立ち上がる際、両Ｄ−フリップフロップＤＦＦ１・ＤＦＦ２の出力信号Ｔ１・Ｔ２が共に「Ｌ」レベルとなる（ｔ８〜ｔ９の期間）。この状態では、制御信号Ｃ＿ＳＰ２は、「Ｌ」レベルに保たれ、負帰還回路１５ａのスイッチＳＷ２１・ＳＷ２２は、遮断され続ける。したがって、制御信号Ｃ＿ＩＴ１が「Ｈ」レベルとなり、スイッチＳＷ２３・ＳＷ２４が導通しても、アナログ積分器１２ａの出力電圧には、電圧ＶＬに起因する変動が発生しない。
【００６４】
上記リサイクリング積分相関器１ａが上記動作を繰り返せば、アナログ積分器１２ａの出力Ｙ（ｉ）は、以下の式（９）に示すように、
0003730076.tif 000007
となる。なお、上記式（９）において、Ｑ（ｉ−１）は、▲１▼信号Ｔ１が「Ｈ」レベルの場合、”＋１”となり、▲２▼両信号Ｔ１・Ｔ２の双方が「Ｌ」レベルの場合、”０”となり、▲３▼信号Ｔ２が「Ｈ」レベルの場合、”−１”となる。また、Ｃ１，Ｃ１１，Ｃ１２は、それぞれ、同じ参照符号の容量の大きさを示している。
【００６５】
本実施形態では、各回路素子の値が、Ｃ１１＝Ｃ１２、Ｃ１１／Ｃ１＝Ｃ２１／Ｃ１＝Ａ、ＶＬ＝Ｄ／Ａ、および、Ｚ＝０を満たすように設定されている。したがって、アナログ積分器１２ａの出力Ｙ（ｉ）は、以下の式（10）に示すように、
0003730076.tif 000008
となり、上述の式（３）と一致する。
【００６６】
ここで、上記ＭＯＳコンパレータＣＭＰ１の出力信号Ｓ１は、図１に示すデジタル累算器１６として動作するアップダウンカウンタ１６ａのアップカウント端子ＵＰへ印加され、ＭＯＳコンパレータＣＭＰ２の出力信号Ｓ２は、ダウンカウント端子ＤＯＷＮへ印加される。また、アップダウンカウンタ１６ａは、周期クロックＣ＿ＬＴに同期して動作する。これにより、アップダウンカウンタ１６ａのカウント値は、ＭＯＳオペアンプＡＭＰ１の出力電圧がしきい値Ｖｔｈ１よりも大きい場合、すなわち、周期クロックＣ＿ＬＴの立ち上がり時に出力信号Ｓ１が「Ｈ」レベルの場合に１増加し、上記出力電圧がしきい値Ｖｔｈ２よりも小さい場合、すなわち、上記立ち上がり時に出力信号Ｓ２が「Ｈ」レベルの場合に１減少する。なお、上記出力電圧が両しきい値Ｖｔｈ１・Ｖｔｈ２の間の場合は、アップダウンカウンタ１６ａのカウント値は変化しない。
【００６７】
これにより、上記アップダウンカウンタ１６ａのカウント値は、ΣＱ（ｉ）となり、上述の式（６）に示すように、系列長Ｍ回だけ、累積した時点のカウント値は、アナログ入力信号と２値符号系列との相関値を量子化間隔｜Ｄ／Ａ｜で量子化した値のインデックスとなり、量子化誤差は、２・Δ／｜Ａ｜未満となる。
【００６８】
なお、本実施形態では、信号Ｔ１・Ｔ２に基づいてカウント値を増加または減少させるアップダウンカウンタを用いて、相関値を示すデジタル値Ｄｏｕｔを算出したが、同じ演算結果を算出できれば、例えば、増加分と減少分とを別々にカウントしておき、増加分を示すカウント値から減少分を示すカウント値を減算するなど、他の算出方法を用いても、同様の効果が得られる。ただし、上記各実施形態の構成では、カウント値が、そのままデジタル値になるので、より高速に演算できる。
【００６９】
〔第３の実施形態〕
本実施形態では、図１に示すリサイクリング積分相関器１の他の具体例として、量子化器１３ｂが２レベルで量子化する場合について、図５に基づき説明する。なお、本実施形態に係るリサイクリング積分相関器１ｂは、図２に示すリサイクリング積分相関器１ａに類似しているため、同一の機能を有する部材には、同一の参照符号を付して説明を省略する。
【００７０】
すなわち、本実施形態に係る量子化器１３ｂは、ＭＯＳオペアンプＡＭＰ１の出力電圧としきい値Ｖｔｈ（ここでは、Ｖｔｈ＝０とする）とを比較するＭＯＳコンパレータ（比較器）ＣＭＰを、ただ１つ備えており、アナログ積分器１２ａの出力電圧をしきい値Ｖｔｈ以上であるか否かの２レベルで量子化している。また、図１に示すデジタル累算器１６として、信号Ｓが「Ｈ」レベルの場合、周期クロックＣ＿ＬＴに同期してカウント値を１増加させるカウンタ１６ｂが使用されている。さらに、本実施形態に係るデジタル遅延回路１４ｂには、ＭＯＳコンパレータＣＭＰの出力信号Ｓが入力されるＤ−フリップフロップＤＦＦと、Ｄ−フリップフロップＤＦＦの出力信号Ｔと制御信号Ｃ＿ＳＰ１とに基づいて、負帰還回路１５ａの制御信号Ｃ＿ＦＢ・Ｃ＿ＳＰ２を出力する論理回路Ｌ１ｂとが設けられている。当該論理回路Ｌ１ｂは、制御信号Ｃ＿ＳＰ２として、制御信号Ｃ＿ＳＰ１と同じタイミングの信号を出力すると共に、出力信号Ｔが「Ｈ」レベルの間、制御信号Ｃ＿ＦＢを「Ｌ」レベルに、出力信号Ｔが「Ｌ」レベルの間、制御信号Ｃ＿ＦＢを「Ｈ」レベルに制御する。これにより、Ｄ−フリップフロップＤＦＦの出力信号Ｔが「Ｈ」レベルの間、サンプリング容量Ｃ２１に蓄積された電荷が、そのままの符号でアナログ積分器１２ａの積分容量Ｃ１へ印加され、「Ｌ」レベルの間は、符号を反転させて印加される。
【００７１】
この結果、アナログ積分器１２ａの出力信号Ｙ（ｉ）は、上述の式（９）・式（10）と同様、以下の式（11）・式（12）に示すように、
0003730076.tif 000009
となり、上述の式（３）と一致する。なお、上式（11）・式（12）において、ＶＬ＝Ｄ／（２・Ａ）、Ｚ＝−Ｄ／２であり、Ｑ（ｉ−１）は、▲１▼信号Ｔが「Ｈ」レベルの場合、”＋１”となり、▲２▼信号Ｔが「Ｌ」レベルの場合、”０”となる。また、式（12）では、各回路素子の値を上述式（10）と同様に設定している。
【００７２】
これにより、カウンタ１６ｂのカウント値は、ΣＱ（ｉ）となり、上述の式（６）に示すように、系列長Ｍ回だけ、累積した時点のカウント値は、アナログ入力信号と２値符号系列との相関値を量子化間隔｜Ｄ／Ａ｜で量子化した値のインデックスとなり、量子化誤差は、２・Δ／｜Ａ｜未満となる。
【００７３】
〔第４の実施形態〕
本実施形態では、図１に示すリサイクリング積分相関器１の他の具体例として、量子化器１３をＡＤＣ１３ｃで実現した場合について、図６に基づき説明する。なお、前記の実施形態の図面に示した部材と同一の機能を有する部材については、同一の符号を付して説明を省略する。
【００７４】
すなわち、上記ＡＤＣ１３ｃは、アナログ積分器１２ａの出力Ｙ（ｉ）をＮレベルに量子化しており、図１に示すデジタル累算器１６として、ＡＤＣ１３ｃが出力するデジタル値を累算する累算器１６ｃが設けられている。また、デジタル遅延回路１４ｃは、ＡＤＣ１３ｃが出力するデジタル値を遅延させる。
【００７５】
さらに、本実施形態に係る負帰還回路１５ｃには、図２に示す負帰還回路１５ａの構成に加えて、上記デジタル遅延回路１４ｃの出力信号に基づいて、アナログの帰還信号Ｌを生成するＤＡＣ（Digital Analog Converter）５１が設けられている。当該ＤＡＣ５１は、デジタル遅延回路１４ｃを介して伝送されるＡＤＣ１３ｃの出力値がＱ（ｉ−１）の場合、信号レベルが”−（Ｑ（ｉ−１）・Ｄ＋Ｚ）／Ａ”の帰還信号ＳＬを生成して、図２に示す電圧ＶＬの代わりに、スイッチＳＷ２１へ印加している。
【００７６】
また、所望の符号の帰還信号ＳＬをＤＡＣ５１が直接生成しているので、本実施形態に係る負帰還回路１５ｃでは、図２に示すマルチプレクサＳＷ２５・ＳＷ２６が省略されており、スイッチＳＷ２３とＭＯＳオペアンプＡＭＰ１の反転入力端子とが接続されると共に、スイッチＳＷ２４と非反転入力端子とが接続されている。さらに、第２の実施形態とは異なり、周期クロックＣ＿ＬＴの各周期において、帰還信号ＳＬが負帰還されるので、負帰還回路１５ｃのスイッチＳＷ２１・ＳＷ２２は、アナログ積分器１２ａのスイッチＳＷ１１・ＳＷ１２と同じく、制御信号Ｃ＿ＳＰ１に基づいて導通／遮断している。
【００７７】
したがって、アナログ積分器１２ａの出力信号Ｙ（ｉ）は、以下の式（13）に示すように、
0003730076.tif 000010
となり、各回路素子の値を上述式（10）と同様に設定すると、以下の式（14）に示すように、
0003730076.tif 000011
となって、上述の式（３）と一致する。
【００７８】
この結果、系列長Ｍの２値符号系列全体が入力された後の時点において、上記累算器１６ｃが出力するデジタル値Ｄｏｕｔは、ΣＱ（ｉ）となり、上述の式（６）に示すように、アナログ入力信号と２値符号系列との相関値を量子化間隔｜Ｄ／Ａ｜で量子化した値のインデックスとなり、量子化誤差は、２・Δ／｜Ａ｜未満となる。なお、Δは、ＡＤＣ１３ｃの最大量子化誤差であり、Ｄは、ＡＤＣ１３ｃの量子化間隔である。
【００７９】
〔第５の実施形態〕
本実施形態では、図１に示すリサイクリング積分相関器１のさらに他の具体例として、相関演算を開始する毎に、アナログ積分器１２の出力が量子化器１３の出力Ｑ（０）に合わせて調整される構成について、図７に基づき説明する。なお、本実施形態では、図６に示すリサイクリング積分相関器１ｃにおいて、アナログ積分器１２ａに代えてアナログ積分器１２ｄを使用した場合を例にして説明するが、上述あるいは後述する構成に適用した場合であっても同様の効果が得られる。
【００８０】
すなわち、本実施形態に係るアナログ積分器１２ｄでは、上記アナログ積分器１２ａの構成に加えて、制御信号Ｃ＿ＤＰ１にて導通が指示された場合、ＭＯＳオペアンプＡＭＰ１の反転入力端子と出力端子との間を短絡するスイッチＳＷ１が設けられており、出力端子と積分容量Ｃ１との間には、マルチプレクサＳＷ２が設けられている。マルチプレクサＳＷ２は、制御信号Ｃ＿ＤＰ２によって制御されており、共通接点は、積分容量Ｃ１に接続されている。また、個別接点の一方は、ＭＯＳオペアンプＡＭＰ１の出力端子に接続されており、個別接点の他方には、オフセット電圧Ｖｏｆｓが印加されている。なお、本実施形態では、上記スイッチＳＷ１・マルチプレクサＳＷ２が特許請求の範囲に記載の初期化手段に対応している。
【００８１】
上記構成において、リサイクリング積分相関器１ｄが相関演算している間、スイッチＳＷ１は、遮断されており、マルチプレクサＳＷ２は、出力端子側を選択している。これにより、リサイクリング積分相関器１ｄは、上述の各実施形態に係るリサイクリング積分相関器１（１ａ〜１ｃ）と同様、何ら支障なく、相関値をデジタル値Ｄｏｕｔとして出力できる。
【００８２】
一方、相関演算が終了し、次の相関演算を開始する前に、上記スイッチＳＷ１は導通し、マルチプレクサＳＷ２がオフセット電圧Ｖｏｆｓ側を選択する。これにより、ＭＯＳオペアンプＡＭＰ１の反転入力端子には、ＭＯＳオペアンプＡＭＰ１の入力オフセット電圧に拘わらず、出力電圧と上記オフセット電圧Ｖｏｆｓとを一致させるために必要な量の電荷が蓄積される。さらに、次の相関演算を開始する際には、例えば、スイッチＳＷ１を遮断した後に、マルチプレクサＳＷ２が出力端子側を選択するなどして、上記反転入力端子の電荷を維持したまま、スイッチＳＷ１・ＳＷ２を切り換える。これにより、相関演算を開始する時点において、アナログ積分器１２ｄの出力電圧（Ｙ（０））と、入力オフセット電圧に拘わらず、上記オフセット電圧Ｖｏｆｓとを一致させることができる。
【００８３】
ここで、上記オフセット電圧Ｖｏｆｓは、ＡＤＣ１３ｃが出力可能な整数をＫとすると、Ｖｏｆｓ＝Ｋ・Ｄとなるように設定されている。また、相関演算を開始する時点におけるＡＤＣ１３ｃの出力Ｑ（０）は、Ｋとなるように設定される。この結果、相関演算を開始する時点において、Ｙ（０）−Ｑ（０）・Ｄ＝０が確実に成立し、上述の式（８）に示すように、リサイクリング積分相関器１ｄの量子化誤差は、Δ／｜Ａ｜未満となり、上述のリサイクリング積分相関器１ｃなどの場合の半分に抑えられる。
【００８４】
〔第６の実施形態〕
ところで、上述の第２〜第５の実施形態に係るリサイクリング積分相関器（１ａ〜１ｄ）では、ＭＯＳオペアンプＡＭＰ１で生成された入力オフセットなどの低周波ノイズは、積分処理の過程で累積され、リサイクリング積分相関器が出力する相関値の誤差の原因となる虞れがある。
【００８５】
これに対して、本実施形態では、この相関値の累積誤差を逓減するために、ＣＤＳ（ Correlated Double Sampling ）を用いた構成について、図８および図９に基づいて説明する。なお、前記の実施形態の図面で説明した部材と同一の機能を有する部材については、同一の符号を付して説明を省略する。
【００８６】
具体的には、本実施形態に係るアナログ積分器１２ｅは、図８に示すように、ＭＯＳオペアンプＡＭＰ１と積分容量Ｃ１とに加えて、図７に示すアナログ積分器１２ｄと同様のマルチプレクサＳＷ２が設けられている。さらに、乗算器１１ａや負帰還回路１５ｃの出力は、マルチプレクサＳＷ３および蓄積容量Ｃ２を介して、ＭＯＳオペアンプＡＭＰ１の反転入力端子に入力される。なお、本実施形態に係る積分容量Ｃ１は、マルチプレクサＳＷ３と蓄積容量Ｃ２との接続点（ノードＰ）に接続されている。また、オフセット電圧ＶｏｆｓやＡＤＣ１３ｃの初期値Ｋは、第５の実施形態と同様に設定される。
【００８７】
上記マルチプレクサＳＷ３は、上記マルチプレクサＳＷ２と同様、制御信号Ｃ＿ＤＰ３に基づいて動作しており、共通接点が上記蓄積容量Ｃ２に接続されている。さらに、個別接点の一方は、上記乗算器１１ａのマルチプレクサＳＷ１５と、負帰還回路１５ｃのスイッチＳＷ２３とに接続されている。また、個別接点の他方には、基準電圧Ｖｒｅｆが印加される。
【００８８】
さらに、ＭＯＳオペアンプＡＭＰ１の反転入力端子は、マルチプレクサＳＷ４および容量Ｃ３を介して、出力端子に接続されている。上記マルチプレクサＳＷ４は、制御信号Ｃ＿ＤＰ４に基づいて動作しており、共通接点が容量Ｃ３に接続されている。また、個別接点の一方は、上記反転入力端子に接続され、他方には、基準電圧Ｖｒｅｆが印加されている。なお、本実施形態では、上記マルチプレクサＳＷ２〜ＳＷ４、蓄積容量Ｃ２および容量Ｃ３が、特許請求の範囲に記載の初期化手段に対応している。
【００８９】
上記構成では、図９に示すように、相関演算が終了し、次の相関演算が開始されるまでの期間において、制御信号Ｃ＿ＤＰ３・Ｃ＿ＤＰ４が「Ｈ」レベルになり、マルチプレクサＳＷ３が基準電圧Ｖｒｅｆ側を選択し、マルチプレクサＳＷ４が蓄積容量Ｃ２側を選択すると共に、マルチプレクサＳＷ２がオフセット電圧Ｖｏｆｓ側を選択する。この状態では、上記各要因に起因するノイズが電荷として蓄積容量Ｃ２に蓄積される。
【００９０】
さらに、制御信号Ｃ＿ＤＰ４が「Ｌ」へ変化した後、制御信号Ｃ＿ＤＰ３が「Ｌ」レベルへ変化する。これにより、蓄積容量Ｃ２に蓄積された電荷を移動することなく、各マルチプレクサＳＷ２〜ＳＷ４が切り換えられ、ノードＰでの電位が基準電圧Ｖｒｅｆのまま保たれる。
【００９１】
このように、相関演算の開始毎にＣＤＳを起動することで、リサイクリング積分相関器１ｅは、ノイズによる悪影響を受けることなく、相関演算を行うことができる。この結果、第５の実施形態よりも、相関演算の精度をさらに向上できるという効果を奏する。
【００９２】
〔第７の実施形態〕
ところで、上記第２〜第６の実施形態では、アナログ積分器１２ａ・１２ｄ・１２ｅに、シングルエンドの差動増幅器（ＭＯＳオペアンプＡＭＰ１）を使用する場合を例にして説明したが、入力信号と出力信号との双方が差動信号であるフル差動増幅器（ fully differential amplifier ）を使用することもできる。なお、いずれの実施形態を適用した場合でも同様の効果が得られるが、以下では、第３の実施形態に適用した場合を例にして説明する。
【００９３】
すなわち、図１０に示すように、本実施形態に係るリサイクリング積分相関器１ｆでは、アナログ入力信号ｘ（ｉ）が、正側の入力信号Ｖｉｐと負側の入力信号Ｖｉｍとの対からなる差動信号（Ｖｉｐ−Ｖｉｍ）として与えられており、アナログ積分器１２ｆがフル差動回路で構成されている。
【００９４】
具体的には、アナログ積分器１２ｆは、フル差動増幅器ＡＭＰ３１と、フル差動増幅器ＡＭＰ３１の非反転出力端子と反転入力端子との間に設けられた積分容量Ｃ３１ｐと、反転出力端子と非反転入力端子との間に設けられた積分容量Ｃ３１ｍと、反転入力端子に対応するサンプリング容量Ｃ４１ｐと、非反転入力端子に対応するサンプリング容量Ｃ４１ｍとを備えている。なお、アナログ積分器１２ｆの反転出力端子は、ＭＯＳコンパレータＣＭＰの非反転入力端子に接続され、アナログ積分器１２ｆの非反転出力端子は、ＭＯＳコンパレータＣＭＰの反転入力端子に接続されている。これにより、ＭＯＳコンパレータＣＭＰは、アナログ積分器１２ｆの非反転出力が反転出力を上回った場合に、「Ｈ」レベルの信号Ｑ（ｉ）を出力する。
【００９５】
さらに、上記サンプリング容量Ｃ４１ｐと上記反転入力端子との間には、積分を示す制御信号Ｃ＿ＩＴが印加されている間、導通し、残余の間遮断されるスイッチＳＷ４１ｐが設けられており、サンプリング容量Ｃ４１ｐの出力側（反転入力端子側）には、制御信号Ｃ＿ＳＰがサンプリングを示している間、導通して、基準電圧Ｖｒｅｆを印加するスイッチＳＷ４２ｐが接続されている。
【００９６】
一方、サンプリング容量Ｃ４１ｐの入力側には、２値符号系列の値ａ（ｉ）が”＋１”の場合のサンプリングを示す、制御信号Ｃ＿ＳＰｐが印加された場合に導通して、上記正側の入力信号Ｖｉｐを印加するスイッチＳＷ４３ｐと、”−１”の場合のサンプリングを示す制御信号Ｃ＿ＳＰｍが印加された場合に導通して、上記負側の入力信号Ｖｉｍを印加するスイッチＳＷ４４ｐとが接続されている。
【００９７】
なお、上記積分容量Ｃ３１ｐ・Ｃ３１ｍが、特許請求の範囲に記載の反転側および非反転側積分容量にそれぞれ対応し、サンプリング容量Ｃ４１ｐ・Ｃ４１ｍが反転側および非反転側サンプリング容量に対応している。また、スイッチＳＷ４１ｐ・ＳＷ４１ｍが反転側および非反転側第１スイッチに、スイッチＳＷ４２ｐ・ＳＷ４２ｍが反転側および非反転側第２スイッチに、それぞれ対応している。
【００９８】
上記制御信号Ｃ＿ＳＰｐは、例えば、図１１に示すように、制御信号Ｃ＿ＰＮと制御信号Ｃ＿ＳＰとの論理積を算出するＡＮＤ回路Ｌ２１によって生成される。また、制御信号Ｃ＿ＳＰｍは、制御信号Ｃ＿ＰＮの否定を演算するＮＯＴ回路Ｌ２２の出力と、上記制御信号Ｃ＿ＳＰとの論理積を算出するＡＮＤ回路Ｌ２３によって生成される。
【００９９】
また、本実施形態では、図５に示す電圧ＶＬも差動信号（ＶＬｐ−ＶＬｍ）で与えられており、差動信号（ＶＬｐ−ＶＬｍ）を上記制御信号Ｃ＿ＩＴが積分を示している間に印加することによって、差動信号（ＶＬｐ−ＶＬｍ）と、差動信号（Ｖｉｐ−Ｖｉｍ）との間で、上記サンプリング容量Ｃ４１ｐおよびＣ４１ｍを共用している。
【０１００】
具体的には、サンプリング容量Ｃ４１ｐの入力側には、Ｄ−フリップフロップＤＦＦの出力信号Ｔが「Ｈ」レベルの場合の積分を示す、制御信号Ｃ＿Ａｐが印加された場合に導通し、正の帰還電圧ＶＬｐを印加するスイッチＳＷ４５ｐと、出力信号Ｔが「Ｌ」レベルの場合の積分を示す、制御信号Ｃ＿Ａｍが印加された場合に導通し、負の帰還電圧ＶＬｍを印加するスイッチＳＷ４６ｐとが接続されている。
【０１０１】
上記制御信号Ｃ＿Ａｐは、例えば、図１２に示すように、上記出力信号Ｔと制御信号Ｃ＿ＩＴとの論理積を算出するＡＮＤ回路Ｌ３１によって生成される。また、制御信号Ｃ＿Ａｍは、上記出力信号Ｔの否定を演算するＮＯＴ回路Ｌ３２の出力と、上記制御信号Ｃ＿ＩＴとの論理積を算出するＡＮＤ回路Ｌ３３によって生成される。
【０１０２】
なお、反転入力側と同様に、非反転入力側のサンプリング容量Ｃ４１ｍに関しては、上記スイッチＳＷ４１ｐ〜ＳＷ４６ｐと同様のスイッチＳＷ４１ｍ〜ＳＷ４６ｍが設けられている。ただし、両サンプリング容量Ｃ４１ｐ・Ｃ４１ｍへ逆極性の信号を印加するために、制御信号Ｃ＿ＳＰｐに応じて導通するスイッチＳＷ４３ｍには、負側の入力信号Ｖｉｍが印加され、スイッチＳＷ４４ｍには、正側の入力信号Ｖｉｐが印加される。また、制御信号Ｃ＿Ａｐに応じて導通するスイッチＳＷ４５ｍには、負の帰還電圧ＶＬｍが印加され、スイッチＳＷ４６ｍには、正の帰還電圧ＶＬｐが印加される。
【０１０３】
なお、本実施形態では、スイッチＳＷ４３ｐ〜ＳＷ４４ｍが乗算器１１ｆであり、スイッチＳＷ４５ｐ〜ＳＷ４６ｍが負帰還回路１５ｆである。また、スイッチＳＷ４１ｐおよびＳＷ４１ｍが、特許請求の範囲に記載の反転側および非反転側第１スイッチに対応し、スイッチＳＷ４２ｐおよびＳＷ４２ｍが反転側および非反転側第２スイッチに対応している。
【０１０４】
上記構成によれば、２値符号系列の値ａ（ｉ）が”＋１”、すなわち、制御信号Ｃ＿ＰＮが「Ｈ」レベルの場合、制御信号Ｃ＿ＳＰが「Ｈ」レベルの間（図１３に示すｔ２１〜ｔ２２までの期間）、スイッチＳＷ４２ｐ・ＳＷ４２ｍ・ＳＷ４３ｐ・ＳＷ４３ｍが導通し、残余のスイッチＳＷ４１ｐ・ＳＷ４１ｍ・ＳＷ４４ｐ〜ＳＷ４６ｍが遮断される。これにより、サンプリング容量Ｃ４１ｐの両端には、電圧Ｖｉｐ−Ｖｒｅｆが印加され、サンプリング容量Ｃ４１ｍの両端には、電圧Ｖｉｍ−Ｖｒｅｆが印加される。これにより、入力信号Ｖｉｐがサンプリング容量Ｃ４１ｐにサンプリングされ、入力信号Ｖｉｍがサンプリング容量Ｃ４１ｍにサンプリングされる。これとは逆に、制御信号Ｃ＿ＰＮが「Ｌ」レベルの場合は、制御信号Ｃ＿ＳＰが「Ｈ」レベルの期間に、入力信号Ｖｉｐがサンプリング容量Ｃ４１ｍにサンプリングされ、入力信号Ｖｉｍがサンプリング容量Ｃ４１ｐにサンプリングされる。なお、上記構成では、制御信号Ｃ＿ＰＮが確定するまで、各スイッチＳＷ４３ｐ〜ＳＷ４４ｍの導通／遮断が決められない。したがって、制御信号Ｃ＿ＳＰのタイミングは、制御信号Ｃ＿ＰＮが確定した後で「Ｈ」レベルとなるように設定されている。
【０１０５】
ｔ２２の時点で、制御信号Ｃ＿ＳＰが「Ｌ」レベルになると、上記各スイッチＳＷ４１ｐ〜ＳＷ４６ｍが遮断される。その後、ｔ２３〜ｔ２４の期間において、制御信号Ｃ＿ＩＴが「Ｈ」レベルになると、スイッチＳＷ４１ｐ・ＳＷ４１ｍが導通する。さらに、この期間中、上記制御信号Ｃ＿Ａｐが「Ｈ」レベルであれば、スイッチＳＷ４５ｐ・スイッチＳＷ４６ｐが導通する。これにより、正の帰還電圧ＶＬｐは、サンプリング容量Ｃ４１ｐを介して、ＭＯＳオペアンプＡＭＰ３１の反転入力端子へ印加され、負の帰還電圧ＶＬｍは、サンプリング容量Ｃ４１ｍを介して、ＭＯＳオペアンプＡＭＰ３１の非反転入力端子へ印加される。なお、この場合、残余のスイッチＳＷ４２ｐ〜ＳＷ４４ｍ・ＳＷ４５ｍ・ＳＷ４６ｍは、遮断されている。なお、これとは逆に、制御信号Ｃ＿Ａｍが「Ｈ」レベルの場合は、制御信号Ｃ＿ＩＴが「Ｈ」レベルの期間に、負の帰還電圧ＶＬｍがサンプリング容量Ｃ４１ｐの入力側に印加され、正の帰還電圧ＶＬｐがサンプリング容量Ｃ４１ｍの入力側に印加される。
【０１０６】
ここで、例えば、ｔ２３の時点など、制御信号Ｃ＿ＩＴが「Ｈ」レベルに変化する時点では、スイッチＳＷ４２ｐ・ＳＷ４２ｍが遮断されているので、サンプリング容量Ｃ４１ｐに蓄積された電荷量と積分容量Ｃ３１ｐに蓄積された電荷量の合計、並びに、サンプリング容量Ｃ４１ｍに蓄積された電荷量と積分容量Ｃ３１ｍに蓄積された電荷量の合計は変化しない。
【０１０７】
したがって、各回路素子の値を、Ｃ４１ｐ＝Ｃ４１ｍ、Ａ＝Ｃ４１ｐ／Ｃ３１ｐ＝Ｃ４１ｍ／Ｃ３１ｍと設定すると、積分出力Ｙ（ｉ）＝Ｙｐ（ｉ）−Ｙｍ（ｉ）は、以下の式（15）に示すように、
0003730076.tif 000012
となる。なお、上記式（15）において、Ｑ（ｉ−１）は、Ｙ（ｉ−１）≧０のとき、”１”となり、Ｙ（ｉ−１）＜０のとき、”０”となる関数である。また、各容量Ｃ３１ｐ〜４１ｍの大きさを同じ参照符号で示している。
【０１０８】
ここで、電圧ＶＬｐ・ＶＬｍの値は、上述の第３の実施形態と同様に、２・Ａ・（ＶＬｐ−ＶＬｍ）＝Ｄ、かつ、Ｚ＝０となるように設定されており、Ｖｉｐ（ｉ）−Ｖｉｍ（ｉ）＝ｘ（ｉ）である。したがって、積分出力Ｙ（ｉ）は、以下の式（16）に示すように、
0003730076.tif 000013
となり、上述の式（３）と一致する。
【０１０９】
したがって、上述の第３の実施形態と同様に、系列長Ｍ回だけ、累積した時点のカウンタ１６ｂのカウント値は、アナログ入力信号と２値符号系列との相関値を量子化間隔｜Ｄ／Ａ｜で量子化した値のインデックスとなり、量子化誤差は、２・Δ／｜Ａ｜未満となる。
【０１１０】
さらに、本実施形態では、アナログ入力信号ｘ（ｉ）が差動信号で与えられ、アナログ積分器１２ｆも信号Ｙ（ｉ）を差動信号で出力している。この結果、単一の電圧信号で入出力する場合に比べて、Ｓ／Ｎ比を向上させることができ、リサイクリング積分相関器１ｆの演算精度をさらに向上できる。
【０１１１】
また、本実施形態に係るリサイクリング積分相関器１ｆでは、積分を示す期間に、両サンプリング容量Ｃ４１ｐ・Ｃ４１ｍへ帰還電圧ＶＬｐ・ＶＬｍを印加している。これにより、負帰還分を積分する経路と、入力信号ｘ（ｉ）・ａ（ｉ）を積分する経路とで、サンプリング容量Ｃ４１ｐ・Ｃ４１ｍが共用される。この結果、それぞれのサンプリング容量を別に設ける場合に比べて、占有面積が比較的大きくなりがちな容量の個数を削減でき、集積度を向上できる。
【０１１２】
ここで、他の実施形態のように、負帰還分を積分する経路と、入力信号ｘ（ｉ）・ａ（ｉ）を積分する経路とで容量を共用しない場合、素子製造上のバラツキによって、Ｃ１１／Ｃ１＝Ａと、Ｃ２１／Ｃ１＝Ａ’とが一致しないと、上述の式（10）は、以下の式（17）に示すように、
0003730076.tif 000014
となる。また、式（６）に対応する量子化の式は、以下の式（18）のように、
【０１１３】
【数５】
0003730076.tif 000015
【０１１４】
となり、量子化間隔は、｜（Ａ’／Ａ2 ）・Ｄ｜となってしまう。したがって、上記両経路で容量を共有しない場合、量子化間隔は、製造上のバラツキの影響を受ける虞れがある。
【０１１５】
これに対して、本実施形態では、上記両経路で容量が共用されている。この結果、Ａ＝Ａ’が常に保証され、製造上のバラツキに拘わらず、量子化間隔を｜Ｄ／Ａ｜、すなわち、｜２・ＶＬ｜（＝２・｜Ｖｉｐ−Ｖｉｍ｜）に保つことができる。
【０１１６】
〔第８の実施形態〕
本実施形態では、上述または後述する各実施形態に係るリサイクリング積分相関器１（１ａ〜１ｈ；復号装置２１・３１）を用いて、さらに、相関演算の精度を算出する構成について、図１４に基づいて説明する。なお、図１４では、図１に示すリサイクリング積分相関器１を使用した場合について説明する。
【０１１７】
本実施形態に係るリサイクリング積分相関器１の動作は、リサイクリング積分相関器１のＤＣオフセットを測定するキャリブレーションモードと、測定されたＤＣオフセットを補償しながら相関演算する相関演算モードとに分けられており、特許請求の範囲に記載の測定手段およびオフセット補償手段として、アナログ入力信号ｘ（ｉ）と基準電圧Ｖｒｅｆとの一方を選択して、リサイクリング積分相関器１に入力するマルチプレクサ２と、ＤＣオフセットを記憶するデジタルメモリ３と、リサイクリング積分相関器１の出力Ｄｏｕｔからデジタルメモリ３の出力を減算して相関出力を出力するデジタル減算器４と、キャリブレーションモードであるか否かに応じて、上記出力Ｄｏｕｔをデジタルメモリ３またはデジタル減算器４へ出力するマルチプレクサ５とを備えている。
【０１１８】
キャリブレーションモードでは、マルチプレクサ２により基準電圧Ｖｒｅｆをリサイクリング積分相関器１の入力信号とした状態で、リサイクリング積分相関器１が相関値を演算し、その出力値がマルチプレクサ５を介してデジタルメモリ３に蓄積される。ここで、入力が基準電圧Ｖｒｅｆの場合の相関値は、理論的には、”０”であるので、キャリブレーションモードにおけるリサイクリング積分相関器１の出力は、リサイクリング積分相関器１のＤＣオフセットとみなすことができる。
【０１１９】
次に、相関演算モードに移る。このモードでは、マルチプレクサ２は、アナログ入力信号ｘ（ｉ）をリサイクリング積分相関器１へ入力するように切り換えられ、マルチプレクサ５は、リサイクリング積分相関器１の出力Ｄｏｕｔをデジタル減算器４へ導くように切り換えられる。この状態では、デジタル減算器４は、リサイクリング積分相関器１の出力Ｄｏｕｔから、デジタルメモリ３に記憶されたＤＣオフセットの値を減算して、相関出力として出力する。これにより、リサイクリング積分相関器１のＤＣオフセットが補償され、さらに、精度の高い相関出力を得ることができる。
【０１２０】
なお、キャリブレーションモードにおける入力信号ａ（ｉ）、ｘ（ｉ）は、理論的に相関値を算出可能な信号であれば、どのような信号であってもよい。この場合は、実際に算出された出力Ｄｏｕｔから、理論的に算出した出力Ｄｏｕｔを引いた値がＤＣオフセットとなる。ただし、入力信号ａ（ｉ）を示す電圧が基準電圧Ｖｒｅｆであれば、理論的な相関値が”０”なので、実際に算出された出力Ｄｏｕｔ自体がＤＣオフセットとなる。したがって、他の入力信号を用いた場合に比べて容易にＤＣオフセットを算出できる。
【０１２１】
〔第９の実施形態〕
ところで、上記第８の実施形態では、リサイクリング積分相関器の後段にデジタル減算器を設けて、キャリブレーションモードで測定したＤＣオフセットを補償しているが、測定されたＤＣオフセットに基づいて、相関演算モードの開始時にデジタル累算器の初期値を調整しても同様の効果を得ることができる。
【０１２２】
すなわち、図１５に示すように、本実施形態では、図１４に示すデジタル減算器４に代えて、デジタルメモリ３に記憶されたＤＣオフセットの値を符号反転して、デジタル累算器１６へ与える符号反転回路（初期値設定回路）６が設けられている。
【０１２３】
当該構成では、第８の実施形態と同様に、キャリブレーションモードにおいて、リサイクリング積分相関器１のＤＣオフセットが測定され、デジタルメモリ３に記憶される。さらに、相関演算モードを開始する際、符号反転回路６は、デジタルメモリ３に記憶されたＤＣオフセットの値を読み出し、この値を符号反転した値で、リサイクリング積分相関器１のデジタル累算器１６を初期化する。これにより、リサイクリング積分相関器１のＤＣオフセットが補償され、第８の実施形態と同様に、さらに精度の高い相関出力を得ることができる。また、この場合は、マルチプレクサ５の出力が相関値を示すインデックスとなるので、マルチプレクサ５の後段にデジタル減算器４を設ける場合に比べて、演算速度を向上できる。
【０１２４】
なお、第５および第６の実施形態のようにデジタル累算器１６（１６ｃ）がＱ（０）＝Ｋとなるように初期化される構成に、上記符号反転回路６を適用した場合、デジタル累算器１６（１６ｃ）は、デジタルメモリ３に格納された値をＯとすると、Ｋ−Ｏに初期化される。この場合は、ＤＣオフセットを補償できるだけではなく、量子化誤差が半減されるので、さらに演算精度を向上できる。
【０１２５】
〔第１０の実施形態〕
上記各実施形態では、入力信号ｘ（ｉ）がアナログ信号の場合を例にして説明したが、本実施形態では、デジタル信号と符号系列ａ（ｉ）との相関を算出する場合について説明する。
【０１２６】
すなわち、本実施形態では、上記あるいは後述する各実施形態のいずれかに記載のリサイクリング積分相関器１（１ａ〜１ｈ）へ、入力信号ｘ（ｉ）として、デジタル信号が入力されている。ここで、デジタル信号であっても、信号を伝える物理量（例えば電圧）自体は、アナログ値を取る。したがって、図１７に示すように、例えば、２値の時系列のデジタル信号ｄ（ｉ）、あるいは、当該デジタル信号ｄ（ｉ）が伝送路の影響で歪んだ信号ｄｄ（ｉ）などのデジタル信号を、アナログ信号と見なして入力することによって、リサイクリング積分相関器１（１ａ〜１ｈ）は、符号系列ａ（ｉ）とデジタル信号との相関値を算出できる。
【０１２７】
〔第１１の実施形態〕
ところで、上記各実施形態では、符号系列の値ａ（ｉ）が２値の場合を例にして説明したが、本実施形態では、符号系列の値ａ（ｉ）が多値の場合について図１８に基づき説明する。
【０１２８】
すなわち、本実施形態に係るリサイクリング積分相関器１ｇでは、図１に示す乗算器１１として、多値の系列の値ａ（ｉ）と、入力信号ｘ（ｉ）とを乗算する乗算器１１ｇが設けられている。ここで、上述の式（６）は、乗算器１１ｇの係数が多値の場合であっても成立する。したがって、デジタル累算器１６が出力するデジタル値ΣＱ（ｉ）は、入力信号と多値符号系列とのアナログ相関値Σａ（ｉ）・ｘ（ｉ）を量子化した値のインデックスとなり、量子化誤差は、２・Δ／｜Ａ｜未満に抑えられる。また、ΣＱ（ｉ）は、（Ｎ−１）・Ｍ＋１個の値を取り、量子化間隔は、Ｄ／｜Ａ｜である。
【０１２９】
さらに、第１の実施形態と同様に、リサイクリング積分相関器１ｇは、負帰還ループを有しているので、アナログ積分器１２の出力信号Ｙ（ｉ）は、入力信号ｘ（ｉ）と符号系列の値ａ（ｉ）とを積和演算した値〔Ｙ（ｉ−１）＋Ａ・ａ（ｉ）・ｘ（ｉ）〕を出力する構成に比べて、出力信号の大きさ（絶対値）が小さくなっている。したがって、アナログ積分器１２の出力の飽和を防止するために必要な積分容量の大きさを削減できる。この結果、符号系列の系列長Ｍが、例えば１２８以上と長くなっても、アナログ積分器１２の消費電力を増大させることなく、演算速度を向上できる。
【０１３０】
〔第１２の実施形態〕
本実施形態では、第１１の実施形態の具体的な構成例について、図１９に基づき説明する。なお、乗算器１１ｇは、上述の各実施形態のいずれの構成と組み合わせることもできるが、以下では、図２に示すリサイクリング積分相関器１ａと同様、量子化器１３が３値に量子化する構成と組み合わせた場合について説明する。
【０１３１】
すなわち、本実施形態に係るリサイクリング積分相関器１ｈでは、図２に示す各部材Ｃ１１・ＳＷ１１〜ＳＷ１６が、符号系列の係数値に対応する数、より詳細には、係数値が取り得る”０”以外の絶対値の個数に対応する数だけ設けられている。図１９に示す例では、多値の符号系列の値ａ（ｉ）が、”−２”、”−１”、”０”、”１”、”２”のいずれかであり、絶対値は、”０”を除くと、”２”、”１”の２個なので、部材Ｃ１１ｘ・ＳＷ１１ｘ〜ＳＷ１６ｘと部材Ｃ１１ｙ・ＳＷ１１ｙ〜ＳＷ１６ｙとのように、２系統設けられている。
【０１３２】
さらに、各系統のサンプリング容量Ｃ１１ｘ・Ｃ１１ｙの容量値は、絶対値に応じて設定されており、サンプリングスイッチＳＷ１１ｘ・ＳＷ１２ｘ（ＳＷ１１ｙ・ＳＷ１２ｙ）は、それぞれ、制御信号Ｃ＿ＳＰ１ｘ（Ｃ＿ＳＰ１ｙ）で制御されている。各制御信号Ｃ＿ＳＰ１ｘ（Ｃ＿ＳＰ１ｙ）は、図４などに示す制御信号Ｃ＿ＳＰ１と同様の波形であるが、値ａ（ｉ）の絶対値に対応する系統の制御信号Ｃ＿ＳＰ１ｘ（Ｃ＿ＳＰ１ｙ）のみが導通を指示する。
【０１３３】
図１９の例では、各部材Ｃ１１ｘ・ＳＷ１１ｘ〜ＳＷ１６ｘが絶対値”１”に対応し、各部材Ｃ１１ｙ・ＳＷ１１ｙ〜ＳＷ１６ｙが絶対値”２”に対応している。したがって、制御信号Ｃ＿ＳＰ１ｘは、係数を示す値ａ（ｉ）が”＋１”または”−１”のとき、「Ｈ」レベルとなり、制御信号Ｃ＿ＳＰ１ｙは、係数を示す値ａ（ｉ）が”＋２”または”−２”のとき、「Ｈ」レベルとなる。また、サンプリング容量Ｃ１１ｘおよびＣ１１ｙの値は、Ｃ１１ｙ＝２・Ｃ１１ｘとなるように設定される。
【０１３４】
また、制御信号Ｃ＿ＰＮは、値ａ（ｉ）の正負に応じて変更され、値ａ（ｉ）が”＋２”、”＋１”または”０”のとき、「Ｈ」レベルとなり、”−２”または”−１”のとき、「Ｌ」レベルとなる。
【０１３５】
上記構成では、入力信号ｘ（ｉ）は、多値の符号系列の値ａ（ｉ）を乗じた後、積分される。これにより、多値の符号系列と入力信号との相関値を算出可能なリサイクリング積分相関器１ｈを、比較的消費電力の少ないスイッチドキャパシタ型のアナログ積分器１２ａを用いて実現できる。
【０１３６】
〔第１３の実施形態〕
本実施形態では、上記各実施形態のリサイクリング積分相関器１（１ａ〜１ｈ）を備え、復調および逆拡散を行う復調装置について、図２０に基づき説明する。なお、図２０では、図１に示すリサイクリング積分相関器１を用いた場合を例示している。
【０１３７】
すなわち、本実施形態に係る復調装置２１には、チップレートｆｃの拡散符号系列ａ（ｉ）で拡散されたベースバンド信号によって、周波数ｆｒの搬送波（キャリア）をデジタル変調した信号、あるいは、当該信号が伝送路を通って歪みを受けた信号が、入力信号ｘ（ｔ）として入力され、復調装置２１は、当該入力信号ｘ（ｔ）をベースバンド信号に復調できる。
【０１３８】
具体的には、復調装置２１は、図１に示すリサイクリング積分相関器１に加えて、キャリア周波数ｆｒの正弦波を発生する局部信号発信器２２と、上記入力信号ｘ（ｔ）と局部信号発信器２２の出力とを乗算する乗算器２３と、乗算器２３の出力を積分するアナログ積分器２４と、アナログ積分器２４の出力をサンプリングして、上記リサイクリング積分相関器１へ出力するサンプラー２５とを備えている。
【０１３９】
当該構成では、被変調信号である入力信号ｘ（ｔ）は、キャリア周波数ｆｒの正弦波と乗算された後、アナログ積分器２４により積分される。これにより、被変調信号が復調され、ベースバンド信号を拡散した信号（拡散信号）が生成される。さらに、当該信号は、リサイクリング積分相関器１により逆拡散され、ベースバンド信号が復調される。ここで、リサイクリング積分相関器１は、上述したように、消費電力が少ないにも拘らず、直接デジタル値を出力できる。したがって、低消費電力で、上記被変調信号からベースバンド信号を復調可能な復調装置２１を実現できる。
【０１４０】
〔第１４の実施形態〕
ところで、上記第１３の実施形態では、被変調信号を拡散信号に復調した後で逆拡散している。これに対して、本実施形態では、図２１に基づき、復調と逆拡散とを同時に行うことができる復調装置（相関器）３１について説明する。
【０１４１】
すなわち、本実施形態に係る復調装置３１は、図１に示す各部材１３〜１６に加えて、乗算器１１と同様の乗算器３２と、アナログ積分器１２と同様のアナログ積分器３３とを備えている。さらに、サンプリング周波数ｆｓで被変調信号ｘ（ｔ）をサンプリングして、乗算器３２へ入力するサンプラー３４と、乗算器３２の係数として、符号系列の値ａ（ｉ）とキャリア周波数正弦波のサンプリング値との積を出力する係数出力回路３５とが設けられている。
【０１４２】
ここで、上記被変調信号ｘ（ｔ）では、キャリア周波数ｆｒと、符号系列のチップレートｆｃとの間には、ｆｃ＝Ｍ・ｆｒの関係がある。また、キャリア周波数ｆｒと、サンプラー３４のサンプリング周波数（速度）ｆｓとの間には、ｆｓ＝Ｎ・ｆｒの関係がある。したがって、係数出力回路３５の出力値は、関数ｔｏ＿Ｉｎｔ（ｘ）が実数ｘを超えない最大の整数、ｋがサンプリング周波数ｆｓで増加する任意の整数を意味しているとすると、ｓｉｎ（２π・ｋ／Ｎ）・ａ（ｔｏ＿Ｉｎｔ（ｋ／（Ｍ・Ｎ）））となる。
【０１４３】
また、ｔｏ＿Ｉｎｔ（ｋ／（Ｍ・Ｎ））が、ｋ／（Ｍ・Ｎ）を超えない最大の整数なので、符号系列の値ａ（ｉ）の取り得る値がＥ個とすると、係数出力回路３５の出力値は、たかだか、Ｅ・Ｎ個の値しか取らない。したがって、第１１および第１２の実施形態と同様、多値係数とアナログ値とを乗算する乗算器で、乗算器３２を実現できる。
【０１４４】
本実施形態に係る復調装置３１では、乗算器３２が、符号系列の値ａ（ｉ）とキャリア周波数正弦波のサンプリング値との積を被変調信号ｘ（ｔ）に乗算し、アナログ積分器３３以降の回路が、乗算結果を積分する。この結果、第１３の実施形態に係る復調装置２１と同様に、被変調信号ｘ（ｔ）をベースバンド信号に復調できる。また、第１の実施形態と同様に、負帰還回路１５などにより負帰還ループが形成されているので、復調装置３１は、消費電力が少ないにも拘らず、ベースバンド信号を直接デジタル値として出力できる。
【０１４５】
さらに、本実施形態では、復調装置２１の乗算器２３と乗算器１１とが乗算器３２にまとめられており、アナログ積分器２４とアナログ積分器１２とが、アナログ積分器３３にまとめられているので、回路の構成を簡略化できる。加えて、ベースバンドへの周波数変換も負帰還ループ中に含まれており、周波数変換と逆拡散とが同時に行われるので、量子化精度を向上できる。
【０１４６】
なお、クロック信号ＣＬＫ２は、量子化器１３・デジタル累算器１６・デジタル遅延回路１４・負帰還回路１５・アナログ積分器１２などを制御するクロック信号であり、サンプラー３４などを制御する周波数ｆｓのクロック信号ＣＬＫ１と同一周波数に設定してもよいし、独立した周波数に設定してもよい。
【０１４７】
【発明の効果】
本発明に係る相関器は、以上のように、アナログ積分器による積分値を量子化する量子化器と、量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、上記アナログ積分器は、アナログ信号および符号系列の乗算結果と、上記負帰還器が出力する負帰還信号との和を積分する構成である。
【０１４８】
上記の構成では、比較的低解像度の量子化器と負帰還器とによって負帰還ループが構成されているので、符号系列の系列長が長くなった場合でも、積分値を蓄積する積分容量の大きさを増大することなく、アナログ積分器の出力の飽和を防止できる。この結果、消費電力の小さな相関器を実現できるという効果を奏する。また、相関器の後に高解像度のＡＤ変換器を設けることなく、上記相関値を示すデジタル値を出力できるので、簡単な回路で高精度な相関器を実現できるという効果を併せて奏する。
【０１４９】
また、本発明に係る相関器は、以上のように、入力信号へ、符号系列に応じた値と、キャリア周波数正弦波のサンプリング値との積を乗算する乗算器と、アナログ積分器による積分値を量子化する量子化器と、量子化器が出力するデジタル値を累算して、演算結果を上記相関値として出力するデジタル累算器と、量子化器が出力するデジタル値を極性の反転したアナログ値に変換する負帰還器とを備え、上記アナログ積分器は、上記負帰還器が出力する負帰還信号と、上記乗算器の出力との和を積分する構成である。
【０１５０】
当該構成では、乗算器が、符号系列に応じた値とキャリア周波数正弦波のサンプリング値との積を入力信号へ乗算し、デジタル累算器が、乗算器の出力を積分した値をデジタル値で出力する。これにより、上記被変調信号をベースバンド信号に復号できる。さらに、上述の相関器と同様に、量子化器と負帰還器とによって負帰還ループが構成されているので、アナログ積分器の出力の飽和を防止できる。加えて、被変調信号からベースバンドへの周波数変換も、上記負帰還ループ内に含まれているので、周波数変換と逆拡散とを同時に行うことができ、量子化誤差を削減できる。これらの結果、構成が簡略で、消費電力が少なく、しかも、被変調信号からベースバンド信号へ復号可能な相関器を実現できるという効果を奏する。
【０１５１】
本発明に係る相関器は、以上のように、上記各構成において、上記符号系列の各周期の最初に、上記アナログ積分器の積分値と上記量子化器の出力が示す値とが一致するように、両者の少なくとも一方を調整する初期化手段を備えている構成である。
【０１５２】
上記構成によれば、相関演算を開始する前の時点において、上記アナログ積分器の積分値と上記量子化器の出力が示す値とが一致する。したがって、両者が異なる場合に比べて、相関器の最大量子化誤差を半減でき、さらに演算精度を向上できるという効果を奏する。
【０１５３】
本発明に係る相関器は、以上のように、上記構成において、上記初期化手段は、相関ダブルサンプリング動作によって、上記アナログ積分器の積分値を調整して、当該アナログ積分器のＤＣオフセットおよび低周波ノイズをキャンセルする構成である。
【０１５４】
上記構成によれば、上記初期化手段が、相関ダブルサンプリング動作によって、上記アナログ積分器の出力を所定の値に設定し、低周波ノイズをキャンセルするので、さらに、演算精度を向上できるという効果を奏する。
【０１５５】
本発明に係る相関器は、以上のように、上記各構成において、上記入力信号を積分する経路と、上記負帰還信号を積分する経路とが、サンプリング容量を共用している構成である。
【０１５６】
上記構成によれば、両経路間でサンプリング容量が共用されているので、それぞれのサンプリング容量を別に設ける場合に比べて、占有面積が比較的大きくなりがちな容量の個数を削減でき、集積度を向上できるという効果を奏する。さらに、両経路のサンプリング容量の大きさが必ず一致するので、両者の相違に起因する演算誤差を削減でき、さらに演算精度を向上できるという効果を併せて奏する。
【０１５７】
本発明に係る相関器は、以上のように、上記各構成において、相関演算に先立って、上記相関器のオフセット誤差を測定する測定手段と、上記測定されたオフセット誤差に基づいて、当該オフセット誤差をキャンセルするように、上記相関器の演算結果を調整するオフセット補償手段とを備えている構成である。
【０１５８】
上記構成によれば、実際に使用している相関器に固有のオフセット誤差がキャンセルされるので、演算精度を向上できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、リサイクリング積分相関器の要部構成を示すブロック図である。
【図２】本実施形態の他の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図３】上記リサイクリング積分相関器に設けられた論理回路の構成例を示す回路図である。
【図４】上記リサイクリング積分相関器の動作を示すタイミングチャートである。
【図５】本発明の他の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図６】本発明のさらに他の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図７】本発明のまた別の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図８】本発明のさらに他の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図９】上記リサイクリング積分相関器の動作を示すタイミングチャートである。
【図１０】本発明のさらに他の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図１１】上記リサイクリング積分相関器に設けられた制御回路の構成例を示す回路図である。
【図１２】上記リサイクリング積分相関器に設けられた論理回路の構成例を示す回路図である。
【図１３】上記リサイクリング積分相関器の動作を示すタイミングチャートである。
【図１４】本発明のさらに他の実施形態を示すものであり、リサイクリング積分相関器にオフセット補償回路を加えた装置の要部構成を示すブロック図である。
【図１５】本発明のまた別の実施形態を示すものであり、リサイクリング積分相関器にオフセット補償回路を加えた装置の要部構成を示すブロック図である。
【図１６】従来技術を示すものであり、相関器の要部構成を示す回路図である。
【図１７】本発明の他の実施形態を説明するものであり、アナログ信号と見なして入力されるデジタル信号を示す波形図である。
【図１８】本発明のさらに他の実施形態を示すものであり、符号系列の値が多値の場合のリサイクリング積分相関器の要部構成を示すブロック図である。
【図１９】本発明の別の実施形態を示すものであり、リサイクリング積分相関器の要部構成を示す回路図である。
【図２０】本発明のさらに他の実施形態を示すものであり、リサイクリング積分相関器を備え、被変調信号を復号する復号装置の要部構成を示すブロック図である。
【図２１】本発明のまた別の実施形態を示すものであり、復号装置の要部構成を示すブロック図である。
【符号の説明】
１・１ａ〜１ｈ  リサイクリング積分相関器（相関器）
３      デジタルメモリ（測定手段）
４      デジタル減算器（オフセット補償手段；減算器）
６      符号反転回路（オフセット補償手段；初期値設定回路）
１１・１１ａ・１１ｆ・１１ｇ・１１ｈ・３２    乗算器
１２・１２ａ・１２ｄ〜１２ｆ・３３    アナログ積分器
１３・１３ａ・１３ｂ    量子化器
１３ｃ    ＡＤＣ（量子化器；ＡＤ変換器）
１５      負帰還回路（負帰還器）
１６      デジタル累算器
１６ａ    アップダウンカウンタ（デジタル累算器）
１６ｂ    カウンタ（デジタル累算器）
２１・３１      復調装置（相関器）
５１      ＤＡＣ（負帰還器；ＤＡ変換器）
ＡＭＰ３１  フル差動増幅器（全差動型の増幅器）
Ｃ１      積分容量
Ｃ２      積分容量（初期化手段）
Ｃ３      容量（初期化手段）
Ｃ１１    サンプリング容量（第１サンプリング容量）
Ｃ２１    サンプリング容量（第２サンプリング容量）
Ｃ３１ｐ  積分容量（反転側積分容量）
Ｃ３１ｍ  積分容量（非反転側積分容量）
Ｃ４１ｐ  サンプリング容量（反転側サンプリング容量）
Ｃ４１ｍ  サンプリング容量（非反転側サンプリング容量）
ＣＭＰ    ＭＯＳコンパレータ（比較器）
ＣＭＰ１  ＭＯＳコンパレータ（第１の比較器）
ＣＭＰ２  ＭＯＳコンパレータ（第２の比較器）
ＳＷ１      スイッチ（初期化手段）
ＳＷ２      マルチプレクサ（初期化手段；マルチプレクサ）
ＳＷ３・ＳＷ４  マルチプレクサ（初期化手段）
ＳＷ１５・ＳＷ１６  マルチプレクサ（第１マルチプレクサ）
ＳＷ２５・ＳＷ２６  マルチプレクサ（第２マルチプレクサ）
ＳＷ４１ｐ  スイッチ（反転側第１スイッチ）
ＳＷ４１ｍ  スイッチ（非反転側第１スイッチ）
ＳＷ４２ｐ  スイッチ（反転側第２スイッチ）
ＳＷ４２ｍ  スイッチ（非反転側第２スイッチ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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