(57)【特許請求の範囲】
【請求項１】
半導体ＩＣの第１の信号出力端から電気的負荷を備えた第１の信号線へ信号を伝達する場合の半導体ＩＣの出力インピーダンス整合方式において、前記半導体ＩＣの内部回路と前記第１の信号出力端との間に設けられ前記半導体ＩＣの内部回路と前記第１の信号線との特性インピーダンスの整合をとる第１のインピーダンス整合手段と、前記半導体ＩＣの内部回路の出力信号と同一の信号を発生する信号発生手段と、前記半導体ＩＣの信号入力端と第２の信号出力端とを結ぶ前記第１の信号線と電気的特性が同一の第２の信号線と、前記信号発生手段と前記第２の信号出力端との間に設けられ前記信号発生手段と前記第２の信号線との特性インピーダンスの整合をとる前記第1のインピーダンス整合手段と同一の第２のインピーダンス整合手段と、前記第２の信号出力端と前記信号入力端とにおける両信号波形を減算する減算手段と、その減算信号のピーク電圧と基準電圧とを比較し大小関係を検知する比較手段と、該比較手段によって検知された大小関係に基づいて前記第１および第２のインピーダンス整合手段を制御するインピーダンス制御信号発生手段と、を備えることを特徴とする半導体ＩＣの出力インピーダンス整合方式。
【請求項２】
前記第１および第２のインピーダンス整合手段が電界効果トランジスタであることを特徴とする請求項１記載の半導体ＩＣの出力インピーダンス整合方式。
【請求項３】
前記信号比較手段が、前記両信号波形の立上り部分のオーバーシュートあるいは立下り部分アンダーシュートの振幅差分を算出する減算回路を備えることを特徴とする請求項１記載の半導体ＩＣの出力インピーダンス整合方式。
【請求項４】
前記信号比較手段が、前記オーバーシュートの振幅差分あるいは前記アンダーシュートの振幅差分のピーク値電圧を検出するピーク値検出回路を備えることを特徴とする請求項１あるいは３記載の半導体ＩＣの出力インピーダンス整合方式。
【請求項５】
前記信号比較手段が、前記ピーク値検出回路出力の前記ピーク値電圧を予め決められたしきい値電圧と比較してその結果を前記第1の制御信号として出力する電圧比較回路とを備えることを特徴とする請求項１あるいは４記載の半導体ＩＣの出力インピーダンス整合方式。
【請求項６】
前記電圧比較回路が、前記しきい値電圧として電源電圧の半分の電圧を供給する１／２電源電圧発生回路を備えることを特徴とする請求項５記載の半導体ＩＣの出力インピーダンス整合方式。
【請求項７】
前記第１の信号出力端に接続する前記第１の信号線に前記電気的負荷をさらに複数個接続する際に、前記第２の信号線にも前記複数個と同じ個数の前記電気的負荷を備えることを特徴とする請求項１記載の半導体ＩＣの出力インピーダンス整合方式。
【請求項８】
半導体ＩＣの第１の信号出力端から電気的負荷を備えた第１の信号線へ信号を伝達する場合の半導体ＩＣの出力インピーダンス整合方法において、前記半導体ＩＣの内部回路と前記第１の信号出力端との間に設けられ前記半導体ＩＣの内部回路と前記第１の信号線との特性インピーダンスの整合をとる第１のインピーダンス整合ステップと、前記半導体ＩＣの内部回路の出力信号と同一の信号を発生する信号発生ステップと、
前記半導体ＩＣの信号入力端と第２の信号出力端とを前記第１の信号線と電気的特性が同一の第２の信号線で結ぶステップと、
前記信号発生手段と前記第２の信号出力端との間に設けられ前記信号発生手段と前記第２の信号線との特性インピーダンスの整合をとる第２のインピーダンス整合ステップと、
前記第２の信号出力端と前記信号入力端とにおける両信号波形を減算する減算ステップと、その減算信号のピーク電圧と基準電圧とを比較し大小関係を検知する比較ステップと、該検知された大小関係に基づいて前記第１および第２のインピーダンス整合手段を制御するインピーダンス制御信号発生ステップと、を備えることを特徴とする半導体ＩＣの出力インピーダンス整合方法。」
【請求項９】
前記信号比較において、前記両信号波形の立上り部分のオーバーシュートあるいは立下り部分アンダーシュートの振幅差分を算出する減算ステップを備えることを特徴とする請求項８記載の半導体ＩＣの出力インピーダンス整合方法。
【請求項１０】
前記信号比較ステップにおいて、前記オーバーシュートの振幅差分あるいは前記アンダーシュートの振幅差分のピーク値電圧を検出するピーク値検出ステップを備えることを特徴とする請求項８または９記載の半導体ＩＣの出力インピーダンス整合方法。
【請求項１１】
前記信号比較ステップにおいて、前記ピーク値検出回路出力の前記ピーク値電圧を予め決められたしきい値電圧と比較してその結果を前記第1の制御信号として出力する電圧比較ステップとを備えることを特徴とする請求項８あるいは１０記載の半導体ＩＣの出力インピーダンス整合方法。
【請求項１２】
前記電圧比較ステップにおいて、前記しきい値電圧として電源電圧の半分の電圧を供給する１／２電源電圧発生ステップを備えることを特徴とする請求項１１記載の半導体ＩＣの出力インピーダンス整合方法。
【請求項１３】
前記第１の信号出力端に接続する前記第１の信号線に前記電気的負荷をさらに複数個接続する際に、前記第２の信号線にも前記複数個と同じ個数の前記電気的負荷を接続するステップを備えることを特徴とする請求項８記載の半導体ＩＣの出力インピーダンス整合方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体ＩＣの出力インピーダンス整合方式に関し、特に半導体ＩＣの出力バッファと半導体ＩＣ外の配線パターンとの間のインピーダンス整合をとる半導体ＩＣの出力インピーダンス整合方式に関する。
【０００２】
【従来の技術】
一般に半導体集積回路（以下、半導体ＩＣ）の出力バッファは駆動電流が固定されており、配線パターンの特性インピーダンスを調節して信号伝送するか、あるいは、出力バッファの直後に抵抗器（ダンピング抵抗）を接続して、配線パターンの特性インピーダンスに合わせる手法をとっていた。近年では、駆動電流がプログラマブルにかえられるデバイスも使用されているが、プリント配線基板のロットばらつきによっては、配線パターンの特性インピーダンスが設計値と異なり、出力バッファの駆動電流を変えなければならない場合もある。
【０００３】
これらを解決する先行技術として、特開平１１−０１７５１８号公報や特開平１０−２６１９４８号公報があるが、これらの先行技術は、出力バッファの送信端や受信端の電圧を検出し、２つのしきい値の間にくるように出力インピーダンスを制御する構成をとっている。
【０００４】
【発明が解決しようとする課題】
しかし、これらの先行技術は，このしきい値電圧を決めるのに明確な方法がなく、設計者の経験にかかってくる。また、最適な出力インピーダンスを決定するために最小（または最大）出力インピーダンスから始めて、段階的に出力インピーダンスを変化させるため、最適な出力インピーダンスを得るのに時間を費やすという問題がある。
【０００５】
従って、本発明の目的は、このような配線パターンの特性インピーダンスがばらついても、半導体ＩＣの再製作やダンピング抵抗の追加をせずに安定した動作を保証し、最適な出力インピーダンスを得ることにある。
【０００６】
【課題を解決するための手段】
本発明の半導体ＩＣの出力インピーダンス整合方式は、第１に，半導体ＩＣの第１の信号出力端から電気的負荷を備えた第１の信号線へ信号を伝達する場合の半導体ＩＣの出力インピーダンス整合方式において、前記半導体ＩＣの内部回路と前記第１の信号出力端との間に設けられ前記半導体ＩＣの内部回路と前記第１の信号線との特性インピーダンスの整合をとる第１のインピーダンス整合手段と、前記半導体ＩＣの内部回路の出力信号と同一の信号を発生する信号発生手段と、前記半導体ＩＣの信号入力端と第２の信号出力端とを結ぶ前記第１の信号線と電気的特性が同一の第２の信号線と、前記信号発生手段と前記第２の信号出力端との間に設けられ前記信号発生手段と前記第２の信号線との特性インピーダンスの整合をとる前記第1のインピーダンス整合手段と同一の第２のインピーダンス整合手段と、前記第２の信号出力端と前記信号入力端とにおける両信号波形を減算する減算手段と、その減算信号のピーク電圧と基準電圧とを比較し大小関係を検知する比較手段と、該比較手段によって検知された大小関係に基づいて前記第１および第２のインピーダンス整合手段を制御するインピーダンス制御信号発生手段と、を備えることを特徴とする。
【０００７】
本発明による半導体ＩＣの出力インピーダンス整合方式は、第２に、前記第１および第２のインピーダンス整合手段が電界効果トランジスタである。
【０００８】
本発明による半導体ＩＣの出力インピーダンス整合方式は、第３に、前記信号比較手段が、前記両信号波形の立上り部分のオーバーシュートあるいは立下り部分アンダーシュートの振幅差分を算出する減算回路を備える。
【０００９】
本発明による半導体ＩＣの出力インピーダンス整合方式は、第４に、前記信号比較手段が、前記オーバーシュートの振幅差分あるいは前記アンダーシュートの振幅差分のピーク値電圧を検出するピーク値検出回路を備える。
【００１０】
本発明による半導体ＩＣの出力インピーダンス整合方式は、第５に、前記信号比較手段が、前記ピーク値検出回路出力の前記ピーク値電圧を予め決められたしきい値電圧と比較してその結果を前記第1の制御信号として出力する電圧比較回路とを備える。また、本発明による半導体ＩＣの出力インピーダンス整合方式は、第６に、前記電圧比較回路が、前記しきい値電圧として電源電圧の半分の電圧を供給する１／２電源電圧発生回路を備える。さらに、前記第１の信号出力端に接続する前記第１の信号線に前記電気的負荷をさらに複数個接続する際に、前記第２の信号線にも前記複数個と同じ個数の前記電気的負荷を備える。
【００１１】
本発明による半導体ＩＣの出力インピーダンス整合方法は、第１に、半導体ＩＣの第１の信号出力端から電気的負荷を備えた第１の信号線へ信号を伝達する場合の半導体ＩＣの出力インピーダンス整合方法において、前記半導体ＩＣの内部回路と前記第１の信号出力端との間に設けられ前記半導体ＩＣの内部回路と前記第１の信号線との特性インピーダンスの整合をとる第１のインピーダンス整合ステップと、前記半導体ＩＣの内部回路の出力信号と同一の信号を発生する信号発生ステップと、前記半導体ＩＣの信号入力端と第２の信号出力端とを前記第１の信号線と電気的特性が同一の第２の信号線で結ぶステップと、前記信号発生手段と前記第２の信号出力端との間に設けられ前記信号発生手段と前記第２の信号線との特性インピーダンスの整合をとる第２のインピーダンス整合ステップと、前記第２の信号出力端と前記信号入力端とにおける両信号波形を減算する減算ステップと、その減算信号のピーク電圧と基準電圧とを比較し大小関係を検知する比較ステップと、該検知された大小関係に基づいて前記第１および第２のインピーダンス整合手段を駆動するインピーダンス制御信号発生ステップと、を備えることを特徴とする。また、特徴の第２として、前記信号比較において、前記両信号波形の立上り部分のオーバーシュートあるいは立下り部分アンダーシュートの振幅差分を算出する減算ステップを備える。さらに、特徴の第３として、前記信号比較ステップにおいて、前記オーバーシュートの振幅差分あるいは前記アンダーシュートの振幅差分のピーク値電圧を検出するピーク値検出ステップを備える。さらにまた、第４の特徴として、前記信号比較ステップにおいて、前記ピーク値検出回路出力の前記ピーク値電圧を予め決められたしきい値電圧と比較してその結果を前記第1の制御信号として出力する電圧比較ステップとを備えること。また、特徴の第５として、前記電圧比較ステップにおいて、前記しきい値電圧として電源電圧の半分の電圧を供給する１／２電源電圧発生ステップを備える。さらに、特徴の第６として、前記第１の信号出力端に接続する前記第１の信号線に前記電気的負荷をさらに複数個接続する際に、前記第２の信号線にも前記複数個と同じ個数の前記電気的負荷を接続するステップを備える。
【００１２】
【発明の実施の形態】
次に図面を参照して説明する。
【００１３】
本発明の第１の実施の形態を示す図１のブロック図を参照すると、本発明の半導体ＩＣの出力回路は、半導体ＩＣ内部回路１２の出力側の出力バッファ１３−１〜１３−３と、それらの出力に接続される駆動電流制御回路１４−１〜１４−３と、それらの出力と信号出力端子１５−１〜１５−３を介して接続される配線パターン３−１〜３−３と、それらの配線パターンを終端する入力バッファ２−１〜２−３と、半導体ＩＣ内部回路１２が出力する信号を擬似的に発生する信号発生回路１１１と、その出力に接続される出力バッファ１３−１〜１３−３と同一機能・特性を有する出力バッファ１１２と、出力バッファ１１２の出力インピーダンスを調整する駆動電流制御回路１１３と、その出力の信号発生回路１１１からの疑似信号を信号出力端１５−４から信号入力端１５−５に折り返す疑似配線パターン３−４と、疑似配線パターン３−４両端の疑似信号波形の立上り部分のオーバーシュートあるいは立下り部分のアンダーシュートのレベル差を算出する減算回路１１４と、その出力の差分信号の最大値を検出するピーク電圧検出回路１１５と、電源電圧の半分の電圧値を発生する１／２電源電圧発生回路１１６と、減算回路１１４出力の差分信号のピーク値と１／２電源電圧発生回路１１６の半分の電圧値とを比較して差分レベルとして出力する比較回路１１７と、その出力の差分レベルを駆動電流制御信号に変換して駆動電流制御回路１４−１〜１４−３および駆動電流制御回路１１３へ供給する駆動電流制御信号発生回路１１８とを備える。
【００１４】
続いて、動作について説明する。まず、出力インピーダンスと配線パターンの特性インピーダンスとの整合性について説明する。
【００１５】
通常ＣＭＯＳ出力バッファの出力信号は、接地電位（アース）と電源電位（電源＝ＶＤＤ）である。しかし、出力バッファに配線パターンのような特性インピーダンスＺ０の伝送線路が接続された場合、出力バッファの出力インピーダンスをＲ０とすると、その送端端での出力信号は、Ｚ０とＲ０により分圧され、ＶＤＤ×Ｚ０／（Ｚ０＋Ｒ０）なる電圧レベルとなり、この電圧レベルが伝送路上、つまりここでの配線パターン上を伝搬していく。そして、その受信端は通常電気的に開放であるため、入力インピーダンスが無限大で、ここで受けた信号は、送信端へ向けて反射される。その反射された信号は、送信端でＺ０とＲ０との関係でさらに反射が生じるが、Ｒ０＝Ｚ０なる条件では整合条件となるため、ここで反射波は終結する。すなわち、Ｒ０＝Ｚ０が理想であり、送端端で発生する電圧は、前記式よりＶＤＤ／２である必要がある。なお、信号振幅が電源電圧まで達しない集積回路の場合は、前記式のＶＤＤの代わりにその振幅電圧を使用すれば同様の効果がある。
【００１６】
さらに、送端端での出力信号がＶＤＤ／２の電圧であることを検出する方法について説明する。
【００１７】
図４，図５および図６は、配線パターンの特性インピーダンスに比べ出力バッファの出力インピーダンスが、大きいときが図４に、同一のときが図５に、小さいときが図６にそれぞれシミュレーション結果を示している。そして、これら各図には、送端端の波形、受信端の波形、および「送信端−受信端」の演算結果の波形を示している。この「送信端−受信端」の波形から、インピーダンスが整合した場合には、演算結果のピーク値（最大値）がＶＤＤ／２と一致していることが確認できる。したがって、このピーク値と電源電圧の半分の電圧値とを比較し、この差分を制御信号として駆動電流制御回路１４−１〜１４−３にフィードバックすれば、出力バッファ１３−１〜１３−３の出力インピーダンスが制御可能となる。
【００１８】
ここで、減算回路１１４およびピーク電圧検出回路１１５は、演算増幅器実現できる。
【００１９】
次に、図３を参照して動作の詳細について説明する。
【００２０】
図３では、図１で示した駆動電流制御回路１４−１〜１４−３として電解効果トランジスタ（ＦＥＴ）を用いる。このＦＥＴは、ゲート電圧に応じてドレイン・ソース間のインピーダンスが変化する素子である。また、１／２電源電圧発生回路１１６は電源電圧を抵抗分圧することにより実現でき、比較回路８は演算増幅器で実現できる。
【００２１】
本発明における出力バッファの駆動電流制御は、出力バッファの電源投入時に、１回実行することで、全ての出力バッファの駆動電流が自動調整されるものである。
【００２２】
詳述すると、信号発生器１１１から出力された疑似信号は、出力バッファ１１２および駆動電流制御回路１１３を通して信号出力端子１５−４を介して駆動能力調整用に引き出した疑似配線パターン３−４を駆動する。初期状態では、駆動電流制御回路１１３のインピーダンスは高め、すなわち、駆動電流が小さい方が望ましい。これは、疑似配線パターン３−４の特性インピーダンスが予想より遙かに大きい場合に、反射による波形の立上り部分のオーバーシュート（あるいは立下り部分のアンダーシュート）で受信側の耐電圧を越える可能性があるからである。従って最初の疑似信号伝送では、図４のような波形が観測される。このとき波形ｓｉｇ．Ａと波形ｓｉｇ．Ｂとの信号差分からピーク電圧検出回路１１５では、電源電圧の半分より小さな電圧が保持される。このため、比較回路１１７では「ｓｉｇ．Ａ−ｓｉｇ．Ｂ」＜電源電圧／２の判定をし、駆動電流制御信号発生回路１１８を通じて、駆動電流制御回路１１３のゲート電圧を上昇させ、ドレイン・ソース間のインピーダンスを小さくしようとする。
【００２３】
その結果、出力バッファ１１２および駆動電流制御回路１１３を通した送端波形（ｓｉｇ．Ａ）の電圧が上昇し、「ｓｉｇ．Ａ−ｓｉｇ．Ｂ」のピーク電圧を電源電圧／２に近づけようとする。
【００２４】
逆に、駆動電流制御回路１１３のドレイン・ソース間のインピーダンスが小さく、すなわち、駆動電流が大きい場合には、比較回路１１７で「ｓｉｇ．Ａ−ｓｉｇ．Ｂ」＞電源電圧／２の判定をし、駆動電流制御信号発生回路１１８を通じて駆動電流制御回路１１３のゲート電圧を下降させ、ドレイン・ソース間のインピーダンスを大きくしようとする。
【００２５】
これらの動作を繰り返すことにより、最終的には「ｓｉｇ．Ａ−ｓｉｇ．Ｂ」＝電源電圧／２、すなわち、図５のような安定した波形を得ることができる。
【００２６】
ここで、駆動電流制御信号発生回路１１８に最終的な駆動電流制御回路１１３のゲート電圧の保持機能を持たせることにより、全ての出力バッファ１３−１〜１３−３の駆動電流を最適化することができる。すなわち、半導体ＩＣ内部回路１２から出力バッファ１３−１〜１３−３と駆動電流制御回路１４−１〜１４−３および信号出力端子１５−１〜１５−３を通して配線パターン３−１〜３−３へと出力される信号は全て最適化されることになる。
【００２７】
続いて、本発明の第２の実施の形態について図２を参照して説明する。
【００２８】
図２の第２の実施の形態は、配線パターン３−１〜３−３に複数の入力バッファ２−４〜２−９が接続された場合である。これらの入力バッファ２−４〜２−９が多数配線パターン３−１〜３−３上に接続されると、等価的に特性インピーダンスが下がることがある。そこで、疑似配線パターン３−４にも同様に入力バッファ２−１０〜２−１１を接続することで、精度の良い駆動電流の調整が可能となる。
【００２９】
【発明の効果】
このように本発明によれば、出力バッファの駆動能力を実際の配線パターンの特性インピーダンスに自動的に合わせこむことにより、波形が安定し、動作速度を高速にすることが可能であるとともに、配線の特性インピーダンスを全く気にしないで基板の配線設計を行うことが可能となる。また、プリント配線基板の配線パターンの特性インピーダンス精度のロット間のばらつきをなくすための高精度のプリント配線板は非常に高価になるが、本発明を利用することによりロット間のばらつきを全く気にする必要がないため、安価なプリント配線基板を使用することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体ＩＣの出力回路を示すブロック図である。
【図２】本発明の第２の実施の形態の半導体ＩＣの出力回路を示すブロック図である。
【図３】本発明の第１の実施の形態の半導体ＩＣの出力回路を示す具体的なブロック図である。
【図４】同実施の形態における半導体ＩＣの出力回路の第１の信号波形シミュレーション結果を示す波形図である。
【図５】同実施の形態における半導体ＩＣの出力回路の第２の信号波形シミュレーション結果を示す波形図である。
【図６】同実施の形態における半導体ＩＣの出力回路の第３の信号波形シミュレーション結果を示す波形図である。
【符号の説明】
１    半導体ＩＣ
２−１〜２−３    入力バッファ
３−１〜３−３    配線パターン
３−４    疑似配線パターン
１１    駆動能力制御部
１２    半導体ＩＣ内部回路
１３−１〜１３−３    出力バッファ
１４−１〜１４−３    駆動電流制御回路
１５−１〜１５−４    信号出力端子
１５−５    信号入力端子
１１１    信号発生回路
１１２    出力バッファ
１１３    駆動電流制御回路
１１４    減算回路
１１５    ピーク電圧検出回路
１１６    １／２電源電圧発生回路
１１７    比較回路
１１８    駆動電流制御信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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