(57)【特許請求の範囲】
【請求項１】
ボルテージレギュレータ回路を含むチップを実装したＣＳＰからなるボルテージレギュレータであって、
前記ＣＳＰの出力端子と前記チップのボンディングパッドの間を接続する再配線の抵抗値が１０ｍΩ〜２００ｍΩの範囲内になるようにレイアウトし、該再配線の抵抗値と前記ＣＳＰの出力端子に接続されるコンデンサの容量値により位相補償を行うようにしたことを特徴とするボルテージレギュレータ。
【請求項２】
前記再配線の抵抗値は、再配線層の幅、長さ、材質の少なくとも一つを変えてレイアウトすることにより得ることを特徴とする請求項１記載のボルテージレギュレータ。
【請求項３】
ボルテージレギュレータ回路を含むチップを実装したＣＳＰからなるボルテージレギュレータの製造方法であって、
ボルテージレギュレータ回路を形成し前処理の終わったウェハーに、Ｐｉ膜形成、前記ＣＳＰの出力端子と前記チップのボンディングパッドの間を接続する再配線の抵抗値を１０ｍΩ〜２００ｍΩの範囲内にし、該再配線の抵抗値と前記ＣＳＰの出力端子に接続されるコンデンサの容量値により位相補償を行えるようにした再配線処理、ポスト形成、封止、研削端子処理を順次行い、その後で個々のチップに切り分けるようにしたことを特徴とするボルテージレギュレータの製造方法。
【請求項４】
前記再配線の抵抗値は、再配線層の幅、長さ、材質の少なくとも一つを変えてレイアウトすることにより得ることを特徴とする請求項３記載のボルテージレギュレータの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ボルテージレギュレータに関し、特に、位相補償用にセラミックコンデンサを用いた場合にも発振の抑止が容易なボルテージレギュレータおよびその製造方法に関する。
【０００２】
【従来の技術】
以下、従来の一般的なボルテージレギュレータについて説明する。
図７は、一般的なボルテージレギュレータの使用状態の回路図である。
同図においては、ボルテージレギュレータ２０の外付け素子として、Ｖｉｎ−ＧＮＤ間、Ｖｏｕｔ−ＧＮＤ間に入力電圧および出力電圧を安定させるためのコンデンサ２１を挿入している。Ｖｏｕｔ端子に接続されるコンデンサ２１についてはコンデンサ自身の内部抵抗であるＥＳＲ（Equivalent Series Resistance；等価直列抵抗）も記してある。
【０００３】
図８は、一般的なボルテージレギュレータの内部の構成を示す図である。同図に示すように、一般的なボルテージレギュレータ３０は、定電圧源３１、差動増幅器３２、出力トランジスタ３３および抵抗３４，３５による負帰還回路によって構成されているため発振のおそれがある。
【０００４】
すなわち、通常のボルテージレギュレータは、差動増幅器（２段で構成の場合あり）と出力トランジスタで計２〜３つのポール（ゲインが２０ｄＢ下がる、位相が９０度遅れる周波数）を持っているので、図９に示すような周波数特性になる。同図（ａ）は周波数−ゲインの関係、同図（ｂ）は、周波数−位相遅れの関係を示す図である。従って位相が図９（ｂ）に示すように１８０度以上遅れ、発振する可能性がある。そのため、位相補償を行って発振を抑止する必要がある。
【０００５】
位相補償はボルテージレギュレータ２０の内部回路でも行なっているが、出力端子に付けるコンデンサ２１の容量とＥＳＲの抵抗で発生するゼロ（ポールの逆）も利用している。そのため、図７の状態ではゼロが１／（２π・Ｃｏｕｔ・ＥＳＲ）［Ｈｚ］で現れるため、図１０に示すように位相を進め図中のＣ点での位相の遅れが１８０度をこえないようにすることが可能となる。これにより発振の抑止を容易に行うことが可能になる。
【０００６】
ボルテージレギュレータ２０に使われるコンデンサ２１としては、タンタルコンデンサやセラミックコンデンサがある。これらのコンデンサのＥＳＲ（Equivalent Series Resistance；等価直列抵抗）は、タンタルコンデンサが数Ω程度、セラミックコンデンサが数十ｍΩ程度である。
【０００７】
【発明が解決しようとする課題】
ボルテージレギュレータ２０に使われるコンデンサ２１としてタンタルコンデンサを使用する場合は、現在一般的に使われている容量値（数μＦ程度）では、ゼロのできる周波数がゲインが０ｄＢになる周波数付近（位相は高周波になるほど遅れていくので必然と０ｄＢ付近が位相余裕がなくなる）にできることが多いため、位相補償が比較的容易である。
【０００８】
しかしながら、セラミックコンデンサにおいて同じ容量値を使った場合、ＥＳＲがタンタルコンデンサより小さいため、ゼロが高周波側にできてしまい、位相補償の効果が薄れ、その結果、適正な位相補償が困難となり発振のおそれが生じるという問題がある。
【０００９】
本発明は、上記問題を解消し、ボルテージレギュレータに使われるコンデンサとしてセラミックコンデンサを用いた場合であっても適切な位相補償を行って発振の抑止を容易に行えるボルテージレギュレータおよびその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本発明は、上記目的を達成するために、ボルテージレギュレータ回路を含むチップを実装したＣＳＰからなるボルテージレギュレータにおいて、ＣＳＰの出力端子とチップのボンディングパッドの間を接続する再配線の抵抗値を１０ｍΩ〜２００ｍΩの範囲内になるようにレイアウトし、該再配線の抵抗値とＣＳＰの出力端子に接続されるコンデンサの容量値により位相補償を行うようにしたこと（請求項１，３）、前記再配線の抵抗値は、再配線層の幅、長さ、材質の少なくとも一つを変えてレイアウトすることにより得ること（請求項２，４）を特徴としている。
【００１１】
【発明の実施の形態】
以下、本発明に係るボルテージレギュレータの実施例を図面を用いて具体的に説明する。
本実施例は、ボルテージレギュレータをチップサイズパッケージ（ＣＳＰ；Chip Size Package）に実装し、ＣＳＰ内の再配線の配線抵抗を利用してセラミックコンデンサのＥＳＲを補うことにより、ボルテージレギュレータの位相補償を容易に行うようにしたものである。
【００１２】
まず、ＣＳＰについて簡単に説明する。ＬＳＩチップのパッケージには多くの種類が知られているが、近年、パッケージのより一層の小型化を図るために、チップとほぼ同サイズのパッケージ、すなわちチップサイズパッケージ（ＣＳＰ；Chip Size Package）が開発されている。
【００１３】
図５は、従来の各種ＣＳＰの製造工程を示す図であり、同図（ａ）はリードフレームパッケージの製造工程、同図（ｂ）はＦＢＧＡ（Fine-pitch Ball Grid Array）の製造工程、同図（ｃ）はウェハーレベルＣＳＰの製造工程を示している。
【００１４】
図５（ａ）のリードフレームパッケージと図５（ｂ）のＦＢＧＡは、基本的に従来と同じ工程（チップに切断Ａ１、ダイボンディングＡ２、ワイヤボンディングＡ３、封止Ａ４、リード形成Ａ５／リード表面処理固片化Ａ６または電子処理固片化Ａ７）、すなわち前処理を終わったウェハーから個々のチップをダイシングにより切り出して、それをパッケージに組み立てるものであるが、本発明に係るウェハーレベルＣＳＰは、図５（ｃ）に示すように、前処理の終わったウェハーに直接パッケージ処理（Ｐｉ膜形成Ａ１１、再配線処理Ａ１２、ポスト形成Ａ１３、封止Ａ１４、研削端子処理Ａ１５）を行い、その後で個々のチップに切り分ける（ダイシングＡ１６）ものである。
【００１５】
図６は、ウェハーレベルＣＳＰ技術を用いて作製したチップの詳細断面を示す図である。同図において、Ｂ１はＩＣチップ（シリコンチップ）、Ｂ２はＩＣチップＢ１のパッド上に設けられたアルミ電極、Ｂ３はバリアメタル層、Ｂ４はバリアメタル層Ｂ３上に設けられた再配線層（銅Ｃｕ）、Ｂ５は銅で形成されたポスト、Ｂ６は銅のポスト上に載せられたハンダバンプ（ハンダボール）、Ｂ７はパッシベーション膜、Ｂ８はモールド（エポキシなどの封止樹脂）である。
【００１６】
このように、ウェハーレベルＣＳＰは、ＩＣチップＢ１のパッシベーション膜Ｂ７の上に保護膜を積層し、その上にボンディングパッド部のアルミ電極Ｂ２からＣＳＰの出力端子となるハンダバンプの下に形成される銅ポストＢ５までの間を銅を使用した再配線を施した後、封止樹脂Ｂ８で封止を行い、その上にハンダバンプ（ハンダボール）をのせた形状となっている。
【００１７】
前述したように、セラミックコンデンサの位相補償を容易にするにはＥＳＲを補う必要があるが、そのためには出力端子に小さい値であるが抵抗を追加しなければならない。しかし、このような抵抗を追加すると、負荷電流を流した場合にこの追加した抵抗によって電圧降下を起こして特性が劣化することになり、好ましくない。
【００１８】
本発明は、ＣＳＰ製造工程においてＩＣチップのボンディングパッドとハンダバンプ（出力端子）の間に最適な抵抗値を有する再配線を形成することにより上記問題を解決するものである。
【００１９】
図１は、本発明に係るボルテージレギュレータの一実施例を示す図である。
本実施例のボルテージレギュレータは、図１に示すように、ボルテージレギュレータを含むＩＣチップ４０のボンディングパッド４１と出力負荷４７および容量（コンデンサ）４５を接続する端子（ハンダバンプ）４２とをＣＳＰの再配線層（配線抵抗４４）を介して接続し、この再配線層の抵抗値を所望の値に設定するようにしたものである。
【００２０】
再配線層の抵抗値Ｒｏｕｔは、ウェハーレベルＣＳＰの製造工程において配線長，配線の幅，再配置層の材質のいずれか１つまたは複数を変えることにより使用するコンデンサに対して最適な値のＥＳＲを付加した状態にすることができる。上記の内容を実現した再配線パターンの断面図および上面図を、図２および図３に示す。
【００２１】
ここで、図１の回路構成における再配線層によって形成される配線抵抗４４の値について検討する。
一般的に使用されている出力端子に接続するコンデンサの容量値は０．１μＦ〜１０μＦ程度であることおよび出力端子に抵抗を挿入することによって若干ではあるが特性劣化が生じる。これらの兼ね合いから、図１の回路構成の場合、ボルテージレギュレータの出力（ボンディングパッド４１）とコンデンサ４５間に追加する配線抵抗４４はＲｏｕｔ＝１０ｍΩ〜２００ｍΩの範囲内の抵抗値にするのが適当であることがわかった。
【００２２】
図４は、このときの抵抗値Ｒｏｕｔと回路の安定度およびその他の特性の関係を示す図であり、配線抵抗４４がＲｏｕｔ＝１０ｍΩ〜２００ｍΩの範囲内が適当であることを示している。ここで、その他の特性とは、配線抵抗による電流を流した時の電圧降下による特性劣化に関するものであり、抵抗が高くなるほど特性劣化が顕著になる。
【００２３】
以上説明したように、本実施例によれば、ＣＳＰの製造工程内での回路設計でボルテージレギュレータとしての回路の特性を決めることが可能となるため、ウェハーレベルでの回路設計の自由度が増し、また満足な特性が得られなくてもウェハーレベルでの回路変更をせずに特性の改善が望める。
【００２４】
【発明の効果】
本発明によれば、ＣＳＰ製造工程により再配線の抵抗値が１０ｍΩ〜２００ｍΩの範囲内になるようにレイアウトすることにより、ボルテージレギュレータの適切な位相補償を行うことができ、発振の抑止を容易に行うことができ、また、ＣＳＰ製造工程内で決定できる回路定数（配線抵抗値）を位相補償に利用しているので、ウエハレベルでの回路変更せずにＣＳＰ側の修正だけで特性改善が可能となる（請求項１，２，３，４）。また、そのためウェハーレベルでの設計マージンが広がる。特にセラミックコンデンサ対応のボルテージレギュレータの開発が容易となる。
【図面の簡単な説明】
【図１】図１は、本発明に係るボルテージレギュレータの一実施例を示す図である。
【図２】図１の再配線パターンの断面図である。
【図３】図１の再配線パターンの上面図である。
【図４】図１の構成における抵抗Ｒｏｕｔの値と回路の安定度の関係を示す図である。
【図５】従来の各種ＣＳＰの製造工程を示す図である。
【図６】ウェハーレベルＣＳＰ技術を用いて作製したチップの詳細断面を示す図である。
【図７】一般的なボルテージレギュレータの使用状態の回路図である。
【図８】一般的なボルテージレギュレータの内部の構成を示す図である。
【図９】発振を引き起こすボルテージレギュレータの周波数特性を示す図である。
【図１０】発振を引き起こさないようにしたボルテージレギュレータの周波数特性を示す図である。
【符号の説明】
２０，３０，４０：ボルテージレギュレータ、
４１：ＩＣチップのボンデングパッド、
４２：ハンダバンプ（チップサイズパッケージ（ＣＳＰ；Chip Size Package）の端子）、
４５：コンデンサ、
４６：ＥＳＲ（Equivalent Series Resistance；等価直列抵抗）、
４７：出力負荷。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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