(57)【特許請求の範囲】
【請求項１】
それぞれ異なる所定周波数のクロック信号を出力する複数の位相同期ループ回路と、
外部リセット信号及び位相同期ループ回路選択信号を入力し、前記外部リセット信号の状態に応じて活性化され、前記位相同期ループ回路選択信号に基づいて前記複数の位相同期ループ回路の中のいずれか１つを選択する位相同期ループ回路選択部と、
前記選択された位相同期ループ回路から出力されるクロック信号がロッキング状態であることを検出したときにロッキング信号を出力するロッキング検出部と、
前記ロッキング検出部からロッキング信号が出力されたときに、前記選択された位相同期ループ回路から出力されたクロック信号を内部クロック信号として出力するクロック選択部と、
前記クロック選択部からの内部クロック信号が入力されたときにカウント動作を開始し、前記内部クロック信号の入力数が予め設定されたカウント値と等しくなったときにオーバーフロー信号を出力するカウンターと、
前記外部リセット信号と、前記ロッキング検出部からのロッキング信号と、前記カウンターからのオーバーフロー信号とを入力し、前記ロッキング信号により活性化された後、前記オーバーフロー信号の入力により、前記外部リセット信号によるリセットを解除するための信号を内部リセット信号として出力するリセット同期部と、
を含んで構成されることを特徴とするリセット信号発生回路。
【請求項２】
前記位相同期ループ回路選択部は、パワーダウン制御信号により、前記複数の位相同期ループ回路の活性化及び非活性化を制御することを特徴とする請求項１に記載のリセット信号発生回路。
【請求項３】
前記ロッキング検出部は、前記選択された位相同期ループ回路から出力されるクロック信号を用いて前記ロッキング状態を検出することを特徴とする請求項１又は請求項２に記載のリセット信号発生回路。
【請求項４】
前記リセット同期部は、エッジトリガー方式で動作することを特徴とする請求項１〜請求項３のいずれか１つに記載のリセット信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップ内で内部クロック信号を発生するリセット信号発生回路に関する。
【０００２】
【従来の技術】
半導体チップがパワーオンされ、発振回路が動作を開始してから、安定された内部クロック信号が発生するまでは若干の時間が要求される。この時間を発振安定化時間（oscillation settling time）という。この発振安定化時間の間には、リセット信号を発生させて半導体チップを動作させないようにする。これは、発振安定化時間の間には十分なレベルの電源電圧が確保できないばかりでなく、クロック信号の周波数も安定化されない状態であるため、回路動作の安定性を保障することができないためである。
【０００３】
図３は従来のリセット信号発生回路のブロック図である。
発振器１０２は外部クロック信号ＣＬＫ＿ＥＸＴを受けて発振動作を行う。
クロック発生器１０４は、発振器１０２から出力される発振信号と外部リセット信号／ＲＳＴ＿ＥＸＴとをそれぞれ受けて、所定周波数の内部クロック信号ＣＬＫ＿ＩＮＴを発生させる。外部リセット信号／ＲＳＴ＿ＥＸＴはローレベルの初期値を有し、内部リセット信号／ＲＳＴ＿ＩＮＴとしても出力されて、半導体チップ内の図示しない回路構成要素が活性化されないようにする。
【０００４】
図４は、上述した従来のリセット信号発生回路の信号タイミング図である。
半導体チップがパワーオンされ、電源電圧ＶＣＣのレベルが上昇し始めると、内部クロック信号ＣＬＫ＿ＩＮＴの発振が始まるが、電源電圧ＶＣＣのレベルが不十分であるので、内部クロック信号ＣＬＫ＿ＩＮＴの周波数は安定していない。この時、内部リセット信号／ＲＳＴ＿ＩＮＴはローレベルであるので、半導体チップ内の他の回路構成要素は動作しない。
【０００５】
発振安定化時間の間、電源電圧ＶＣＣレベルが十分に確保されて、発振安定化時間が経過すると、内部リセット信号／ＲＳＴ＿ＩＮＴがハイレベルに遷移する。この時点では、内部クロック信号ＣＬＫ＿ＩＮＴの周波数が十分に安定しているので、半導体チップ内の回路構成要素は正常に動作することができる。
【０００６】
【発明が解決しようとする課題】
しかし、このような従来のリセット信号発生回路は、発振器１０２の安定化時間を予め認識して、これに対応する発振安定化時間を設定しなければならない。このような固定された発振安定化時間は、半導体チップ内の他の回路構成要素が動作を開始する時点を不必要に遅延させるおそれがあり、また、発振器１０２又はクロック発生器１０４の動作特性が悪くなった場合、十分な発振安定化時間を確保することができなくなるおそれもある。
【０００７】
それだけでなく、外部クロック信号ＣＬＫ＿ＥＸＴを用いて発振信号を発生させる発振器１０２の動作特性は、外部クロック信号ＣＬＫ＿ＥＸＴにより左右されるので、外部クロック信号ＣＬＫ＿ＥＸＴが不安定になる場合には、発振器１０２から出力される発振信号の特性もまた不安定になる。これにより、内部クロック信号ＣＬＫ＿ＩＮＴが不安定になるおそれがある。
【０００８】
そこで、本発明の目的は、外部クロック信号の状態に影響されずに内部クロック信号を出力し、また、内部リセット信号の解除時点を最適化するリセット信号発生回路を提供するものである。
【０００９】
【課題を解決するための手段】
このため、本発明の請求項１に記載のリセット信号発生回路は、それぞれ異なる所定周波数のクロック信号を出力する複数の位相同期ループ回路と、外部リセット信号及び位相同期ループ回路選択信号を入力し、前記外部リセット信号の状態に応じて活性化され、前記位相同期ループ回路選択信号に基づいて前記複数の位相同期ループ回路の中のいずれか１つを選択する位相同期ループ回路選択部と、前記選択された位相同期ループ回路から出力されるクロック信号がロッキング状態であることを検出したときにロッキング信号を出力するロッキング検出部と、前記ロッキング検出部からロッキング信号が出力されたときに、前記選択された位相同期ループ回路から出力されたクロック信号を内部クロック信号として出力するクロック選択部と、前記クロック選択部からの内部クロック信号が入力されたときにカウント動作を開始し、前記内部クロック信号の入力数が予め設定されたカウント値と等しくなったときにオーバーフロー信号を出力するカウンターと、前記外部リセット信号と、前記ロッキング検出部からのロッキング信号と、前記カウンターからのオーバーフロー信号とを入力し、前記ロッキング信号により活性化された後、前記オーバーフロー信号の入力により、前記外部リセット信号によるリセットを解除するための信号を内部リセット信号として出力するリセット同期部と、を含んで構成される。
【００１０】
請求項２に記載の発明では、前記位相同期ループ回路選択部は、パワーダウン制御信号により、前記複数の位相同期ループ回路の活性化及び非活性化を制御することとする。
【００１１】
請求項３に記載の発明では、前記ロッキング検出部は、前記選択された位相同期ループ回路から出力されるクロック信号を用いて前記ロッキング状態を検出することとする。
【００１２】
請求項４に記載の発明では、前記リセット同期部は、エッジトリガー方式で動作することとする。
【００１３】
【発明の実施の形態】
このように構成される本発明の好ましい実施形態を、図１と図２とを参照して説明する。
【００１４】
図１は本実施形態に係るリセット信号発生回路のブロック図である。
それぞれ異なる所定周波数のクロック信号を出力する第１，第２位相同期ループ回路３０４，３０６と、外部リセット信号／ＲＳＴ＿ＥＸＴ及び位相同期ループ回路選択信号ＰＬＬＳを入力し、外部リセット信号／ＲＳＴ＿ＥＸＴの状態に応じて活性化され、位相同期ループ回路選択信号ＰＬＬＳに基づいて、第１，第２位相同期ループ回路３０４、３０６のいずれか１つを選択する位相同期ループ選択部３０２と、前記選択された位相同期ループ回路から出力されるクロック信号がロッキング状態であることを検出したときにロッキング信号ＬＯＣＫを出力するロッキング検出部３０８と、ロッキング検出部３０８からロッキング信号ＬＯＣＫが出力されたときに、前記選択された位相同期ループ回路から出力されたクロック信号を内部クロック信号ＣＬＫ＿ＩＮＴとして出力するクロック選択部３１０と、クロック選択部３１０からの内部クロック信号ＣＬＫ＿ＩＮＴが入力されたときにカウント動作を開始し、内部クロック信号ＣＬＫ＿ＩＮＴの入力数が予め設定されたカウント値と等しくなったときにオーバーフロー信号ＯＦを出力するカウンター３１２と、外部リセット信号／ＲＳＴ＿ＥＸＴと、ロッキング検出部３０８からのロッキング信号ＬＯＣＫと、カウンター３１２からのオーバーフロー信号ＯＦとを入力し、ロッキング信号ＬＯＣＫにより活性化された後、オーバーフロー信号ＯＦの入力により、外部リセット信号／ＲＳＴ＿ＥＸＴによるリセットを解除するための信号を内部リセット信号／ＲＳＴ＿ＩＮＴとして出力するリセット同期部３１４と、を含んで構成される。
【００１５】
位相同期ループ回路選択部３０２には、外部クロック信号ＣＬＫ＿ＥＸＴ、外部リセット信号／ＲＳＴ＿ＥＸＴ及び位相同期ループ回路選択信号ＰＬＬＳが入力される。
【００１６】
外部リセット信号／ＲＳＴ＿ＥＸＴはローレベルの初期値を有し、外部リセット信号／ＲＳＴ＿ＥＸＴがハイレベルに遷移する時、位相同期ループ回路選択部３０２が活性化される。
位相同期ループ回路選択部３０２は、目的とする周波数に応じて１つの位相同期ループ回路を選択して使用する。即ち、位相同期ループ回路選択信号ＰＬＬＳに応じて、第１位相同期ループ回路３０４及び第２位相同期ループ回路３０６のいずれか１つを選択し、駆動させる。
【００１７】
具体的には、位相同期ループ回路選択部３０２は、パワーダウン制御信号ＰＤ１，ＰＤ２により、第１位相同期ループ回路３０４及び第２位相同期ループ回路３０６の駆動動作を制御する。即ち、第１位相同期ループ回路３０４及び第２位相同期ループ回路３０６のうちの所望の周波数のクロック信号を出力しない回路には、パワーダウン制御信号を出力して非活性化状態とし、所望の周波数のクロック信号を出力する回路には、パワーダウン制御信号を出力せず活性化状態のままとし、外部クロック信号ＣＬＫ＿ＥＸＴに基づくクロック信号ＣＬＫ１又はクロック信号ＣＬＫ２を出力して、駆動させる。
【００１８】
第１，第２位相同期ループ回路３０４，３０６は、それぞれ異なる周波数のクロック信号を出力する。
第１位相同期ループ回路３０４又は第２位相同期ループ回路３０６からの出力クロック信号は、ロッキング検出部３０８とクロック選択部３１０とに入力される。
【００１９】
ロッキング検出部３０８は、第１位相同期ループ回路３０４又は第２位相同期ループ回路３０６の安定した出力クロック信号と同じ周波数のクロック信号を発生する回路を備え、第１位相同期ループ回路３０４又は第２位相同期ループ回路３０６から出力されるクロック信号のロッキング（locking）状態を検出する。クロック信号がロッキング状態となったことを検出すると、ロッキング信号ＬＯＣＫを発生させる。ロッキング信号ＬＯＣＫは、クロック選択部３１０及びリセット同期部３１４に出力される。
【００２０】
ここで、ロッキングとは、位相同期ループ回路の入力信号の周波数が予め設定されている周波数と同一位相（周波数）を有するようになることを意味する。
クロック選択部３１０は、例えば、複数のクロック信号のための入力端子を切換接続するスイッチ部を備える構成であり、第１位相同期ループ回路３０４又は第２位相同期ループ回路３０６から出力されるクロック信号を入力し、ロッキング信号ＬＯＣＫが入力されたときに、入力したクロック信号を内部クロック信号ＣＬＫ＿ＩＮＴとして出力する。
【００２１】
クロック選択部３１０から出力される内部クロック信号ＣＬＫ＿ＩＮＴは、カウンター３１２にも入力される。カウンター３１２には、内部クロック信号ＣＬＫ＿ＩＮＴの入力数をカウントするための値が予め設定されており、内部クロック信号ＣＬＫ＿ＩＮＴが入力した時点からカウントを開始し、カウントが完了した時にオーバーフロー信号ＯＦを発生する。
【００２２】
リセット同期部３１４は、ロッキング検出部３０８から出力されるロッキング信号ＬＯＣＫ、カウンター３１２から出力されるオーバーフロー信号ＯＦ及び外部リセット信号／ＲＳＴ＿ＥＸＴを入力する。
【００２３】
このリセット同期部３１４は、外部リセット信号／ＲＳＴ＿ＥＸＴが非活性化された状態でロッキング信号ＬＯＣＫが発生する時に活性化される。リセット同期部３１４が活性化状態である時にオーバーフロー信号ＯＦが入力されると、ロッキング信号ＬＯＣＫに同期する内部リセット信号／ＲＳＴ＿ＩＮＴを発生させる。このリセット同期部３１４は、エッジトリガー方式により駆動するように設計され、内部リセット信号／ＲＳＴ＿ＩＮＴが発生すると、現在の論理値をそのまま維持する。
【００２４】
このような本実施形態のリセット信号発生回路の動作特性を図２に示した。
図２の期間（Ａ）に示すように、外部リセット信号／ＲＳＴ＿ＥＸＴがローレベルを維持する間は、位相同期ループ回路選択部３０２が動作しないので、第１，第２位相同期ループ回路３０４、３０６も動作しない。
【００２５】
次に、図２の期間（Ｂ）で、外部リセット信号／ＲＳＴ＿ＥＸＴがハイレベルに非活性化されると、位相同期ループ回路選択部３０２は第１，第２位相同期ループ回路３０４，３０６のいずれか１つを選択して活性化させる。
【００２６】
活性化された位相同期ループ回路がロッキングされると、図２の時点（Ｃ）に示すように、ロッキング検出部３０８から出力されるロッキング信号ＬＯＣＫがハイレベルに活性化される。この時、クロック選択部３１０は、ロッキングされた位相同期ループ回路の出力クロック信号を内部クロック信号ＣＬＫ＿ＩＮＴとして出力する。
【００２７】
クロック選択部３１０から内部クロック信号ＣＬＫ＿ＩＮＴが発生した時点（Ｃ）以降にも、内部リセット信号／ＲＳＴ＿ＩＮＴは継続してローレベルに活性化されているが、カウンター３１２のオーバーフロー信号ＯＦが出力される時点（Ｄ）になると、内部リセット信号／ＲＳＴ＿ＩＮＴが始めてハイレベルに非活性化されて、半導体チップ内の回路のリセット状態が解除される。
【００２８】
この状態で、たとえば、図２の時点（Ｅ）に示すように、ロッキング信号ＬＯＣＫがローレベルに非活性化されても、リセット同期部３１４がエッジトリガー方式で設計されるため、内部リセット信号／ＲＳＴ＿ＩＮＴはハイレベルに固定される。しかし、ロッキング信号ＬＯＣＫがローレベルに非活性化されると、内部クロック信号ＣＬＫ＿ＩＮＴは安定していない状態であるため、クロック選択部３１０からは内部クロック信号ＣＬＫ＿ＩＮＴは出力されない。この後、時点（Ｆ）に示すように、ロッキング信号がハイレベルに活性化されれば、内部クロック信号ＣＬＫ＿ＩＮＴは再び出力される。
【００２９】
【発明の効果】
以上、説明したように、本発明に係るリセット信号発生回路は、複数の位相同期ループ回路からの出力クロック信号の中の１つの信号を内部クロック信号として出力するので、外部クロック信号に影響されずに、安定した内部クロック信号を出力できる。
【００３０】
また、ロッキング信号を用いて内部リセット信号の出力を制御するので、内部クロック信号の発振安定化期間を考慮することなく、内部リセット信号の論理レベルの切り換え時点を最適化でき、リセット解除時点を安定して制御することができる。
【図面の簡単な説明】
【図１】本発明によるリセット信号発生回路の一実施形態のブロック図である。
【図２】図１に示した回路の動作特性を示したタイミング図である。
【図３】従来のリセット信号発生回路のブロック図である。
【図４】図３に示した回路の動作特性を示したタイミング図である。
【符号の説明】
３０２    位相同期ループ回路選択部
３０４    第１位相同期ループ回路
３０６    第２位相同期ループ回路
３０８    ロッキング検出部
３１０    クロック選択部
３１２    カウンター
３１４    リセット同期部
【図１】
0003699872.tif 000002
【図２】
0003699872.tif 000003
【図３】
0003699872.tif 000004
【図４】
0003699872.tif 000005