(57)【特許請求の範囲】
【請求項１】
少なくとも１フレーム分の表示データを記憶するメモリと、所与の表示タイミングを生成するタイミング生成回路とを有する表示コントローラにより、前記表示データに基づいて表示部を表示駆動するための表示コントロール方法であって、
前記表示データが、入力画像のフレーム周波数を変換することにより生成された３フレーム以上連続した同一画像を含む動画像を表示するための表示データであり、
前記表示部を表示駆動するために前記表示タイミングに基づく前記メモリからの１走査ライン分の表示データの読み出しに先行して、１走査ライン分の表示データを、前記表示タイミングに同期して前記表示データの読み出し速度以上の速度で前記メモリに書き込むことを特徴とする表示コントロール方法。
【請求項２】
請求項１において、
前記表示データの書き込みは、少なくとも１走査ライン以上前記読み出しに先行することを特徴とする表示コントロール方法。
【請求項３】
請求項１又は２において、
制御対象の走査ラインに対して前記表示データの書き込みが行われた後、当該走査ラインの表示データが読み出されることを特徴とする表示コントロール方法。
【請求項４】
請求項１乃至３のいずれかにおいて、
所与のフレーム同期タイミングを基準に１フレーム分の表示データの書き込みが終了後、次のフレーム同期タイミングまで前記表示データの書き込みを停止することを特徴とする表示コントロール方法。
【請求項５】
少なくとも１フレーム分の表示データを記憶するメモリと、所与の表示タイミングを生成するタイミング生成回路とを有する表示コントローラにより、前記表示データに基づいて表示部を表示駆動するための表示コントロール方法であって、
前記表示データが、入力画像のフレーム周波数を変換することにより生成された３フレーム以上連続した同一画像を含む動画像を表示するための表示データであり、
前記表示タイミングに同期した前記メモリへの１走査ライン分の表示データの書き込みに先行して、前記表示タイミングに同期して、前記表示データの書き込み速度以上の速度で前記メモリから前記表示部を表示駆動するための１走査ライン分の表示データを読み出すことを特徴とする表示コントロール方法。
【請求項６】
請求項５において、
前記表示データの読み出しは、少なくとも１走査ライン以上の表示データの書き込みに先行することを特徴とする表示コントロール方法。
【請求項７】
請求項５又は６において、
制御対象の走査ラインに対して前記表示データの読み出しが行われた後、当該走査ラインの表示データが書き込まれることを特徴とする表示コントロール方法。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記メモリに書き込まれる表示データは、前記表示コントローラによって生成された表示タイミングに同期して入力されることを特徴とする表示コントロール方法。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記表示データは、
動画像の圧縮データに対して伸張処理を行うことによってフレーム周波数が変換されたデータであることを特徴とする表示コントロール方法。
【請求項１０】
入力画像のフレーム周波数を変換することにより生成された３フレーム以上連続した同一画像を含む動画像を表示するための表示データに基づいて、表示部を表示駆動するための表示コントローラであって、
所与の表示タイミングを生成するタイミング生成回路と、
少なくとも１フレーム分の表示データを記憶するメモリと、
前記表示部を表示駆動するために、前記表示タイミングに基づいて前記メモリに記憶された１走査ライン分の表示データの読み出しを制御する第１の制御回路と、
前記読み出しに先行して、前記表示タイミングとは非同期で入力される１走査ライン分の表示データを、前記メモリに記憶された前記表示データの読み出し速度以上の速度で前記メモリに書き込む第２の制御回路と、
を含むことを特徴とする表示コントローラ。
【請求項１１】
請求項１０において、
前記第２の制御回路は、少なくとも１走査ライン以上前記読み出しに先行することを特徴とする表示コントローラ。
【請求項１２】
請求項１０又は１１において、
制御対象の走査ラインに対して前記表示データの書き込みが行われた後、当該走査ラインの表示データが読み出されることを特徴とする表示コントローラ。
【請求項１３】
請求項１０乃至１２のいずれかにおいて、
所与のフレーム同期タイミングを基準に1フレーム分の表示データの書き込みが終了後、次のフレーム同期タイミングまで前記表示データの書き込みを停止することを特徴とする表示コントローラ。
【請求項１４】
入力画像のフレーム周波数を変換することにより生成された３フレーム以上連続した同一画像を含む動画像を表示するための表示データに基づいて、表示部を表示駆動するための表示コントローラであって、
所与の表示タイミングを生成するタイミング生成回路と、
少なくとも１フレーム分の表示データを記憶するメモリと、
前記表示タイミングとは非同期で入力される表示データを前記メモリに書き込む第２の制御回路と、
前記表示部を表示駆動するために、前記書き込みに先行して、前記メモリへの１走査ライン分の表示データの書き込み速度以上の速度で、前記メモリに記憶された１走査ライン分の表示データの読み出しを制御する第１の制御回路と、
を含むことを特徴とする表示コントローラ。
【請求項１５】
請求項１４において、
前記第１の制御回路は、少なくとも１走査ライン以上前記書き込みに先行することを特徴とする表示コントローラ。
【請求項１６】
請求項１４又は１５において、
制御対象の走査ラインに対して前記表示データの読み出しが行われた後、当該走査ラインの表示データが書き込まれることを特徴とする表示コントローラ。
【請求項１７】
請求項１０乃至１６のいずれかにおいて、
前記表示タイミングを出力する手段を含むことを特徴とする表示コントローラ。
【請求項１８】
請求項１０乃至１７のいずれかにおいて、
前記表示データは、
動画像の圧縮データに対して伸張処理を行うことによってフレーム周波数が変換されたデータであることを特徴とする表示コントローラ。
【請求項１９】
複数の第１の電極と複数の第２の電極により駆動される電気光学素子を有するパネルと、
前記複数の第１の電極を駆動するための請求項１０乃至１８のいずれかに記載表示コントローラと、
前記複数の第２の電極を走査駆動する走査駆動ドライバと、
を含むことを特徴とする表示ユニット。
【請求項２０】
請求項１９に記載の表示ユニットと、
前記表示ユニットに対し、前記表示データを供給する回路と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示コントロール方法、表示コントローラ、表示ユニット及び電子機器に関し、特に動画表示に好適な表示コントロール方法、表示コントローラ、表示ユニット及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年の通信技術、実装技術等の発達により、携帯型の電子機器の表示部に数字や文字といったキャラクタ文字のみならず、静止画像や動画像等ユーザにとって情報性の高い各種データが表示できるようになった。
【０００３】
このような電子機器に表示されるデータについては、種々のデータ形式が提案されている。例えば携帯電話機を例に挙げれば、ＭＰＥＧ（Moving Picture Experts Group）の規格により圧縮して符号化された画像データを受信または送信する技術が提案されている。
【０００４】
この場合、携帯電話機の表示部として、例えば液晶パネルが備えられ、受信された動画、あるいは静止画が表示される。すなわち、例えば液晶パネルには、受信された動画が動画表示領域に表示され、静止画表示領域には例えばその動画に関する説明、操作情報等の静止画表示される。このような液晶パネルに対して動画あるいは静止画を表示駆動する表示コントローラの一例として、フレームメモリとして利用されるＲＡＭを内蔵した液晶ドライバがある。
【０００５】
液晶ドライバのＲＡＭの記憶領域には、動画が表示される液晶パネルの動画表示領域に対応する動画記憶領域に、動画データをリアルタイムに書き換える必要がある。一方、液晶パネルの静止画表示領域に表示される静止画は、携帯電話機のキー操作等によって変更され、液晶ドライバのＲＡＭの記憶領域のうち静止画表示領域に対応する静止画記憶領域に、更新すべき静止画データを書き換える必要が生ずる。
【０００６】
このような液晶ドライバのＲＡＭに記憶された表示データ（動画データ、或いは静止画データ）は、人間の視覚特性を考慮して、概略６０分の１秒毎に読み出され、液晶パネルが表示駆動される。従って、例えばＭＰＥＧ規格のような圧縮データは伸張処理を行う必要があってこの６０Ｈｚの読み出しレートで表示すべき領域に対応した液晶ドライバのＲＡＭに動画データを書き換えることができない場合には、複数フレームにわたって同一画像を連続して読み出すことが行われる。
【０００７】
本発明に係る発明者は、このような液晶ドライバにより表示駆動される液晶パネルの視認性を確認したところ、液晶ドライバのＲＡＭの動画記憶領域が１秒間に２０フレームから２５フレーム程度を越えるフレーム数で書き換えられる範囲、すなわち液晶ドライバのＲＡＭから２フレームだけ連続して同一画像が読み出される範囲であれば、ある程度動画を視認できるレベルであることがわかった。
【０００８】
これに対して、液晶ドライバのＲＡＭの動画記憶領域が１秒間に２０フレームから２５フレーム程度以下のフレーム数で書き換えられる範囲、すなわち液晶ドライバのＲＡＭから少なくとも３フレーム以上連続して同一画像が読み出される範囲の場合、液晶ドライバにより表示駆動される動画が、前のフレームとのつながりに違和感がある等、液晶パネルに動画像を表示駆動する際の技術的課題を発見するに至った。
【０００９】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、読み出しレートより低いレートで生成される動画データを記憶するＲＡＭを内蔵した場合に違和感のない動画表示を可能にする表示コントロール方法、表示コントローラ、表示ユニット及び電子機器を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明は、少なくとも１フレーム分の表示データを記憶するメモリと、所与の表示タイミングを生成するタイミング生成回路とを有する表示コントローラにより、３フレーム以上連続した同一画像を含む画像を表示するための表示データに基づいて表示部を表示駆動するための表示コントロール方法であって、前記表示部を表示駆動するために前記表示タイミングに基づく前記メモリからの１走査ライン分の表示データの読み出しに先行して、１走査ライン分の表示データを、前記表示タイミングに同期して前記表示データの読み出し速度以上の速度で前記メモリに書き込むことを特徴とする。
【００１１】
このように本発明は、タイミング生成回路とメモリとを有し、生成された表示タイミングに従って、例えばフレームメモリとして用いられるメモリに記憶された表示データを読み出すことができる表示コントローラによる表示コントロール方法である。表示部は、この読み出された表示データに基づいて表示駆動される。
【００１２】
ここで、３フレーム以上連続した同一画像を含む画像の表示データというのは、例えば１秒間に６０フレームずつ（フレーム周波数が６０Ｈｚの状態で）メモリから表示データが読み出されている場合、１秒間に２０フレームから２５フレーム程度以下のフレーム数がメモリに書き込まれるときの表示データを意味する。すなわち、上述したフレーム周波数で表示データを読み出す必要があるため、メモリに記憶された表示データを複数フレーム以上連続して同一のフレーム画像が読み出されることになる。
【００１３】
また、表示データというのは、動画データのみならず、静止画データをも含んでも良い。
【００１４】
さらに読み出し速度というのは、１走査ライン分の表示データの読み出し速度であって、１走査ライン分の書き込み速度と同じ場合、読み出しレートと等価である。
【００１５】
従って、表示データの書き込みが行われる場合、この書き込みを読み出しに先行させ、かつ１走査ライン分の書き込み速度が１走査ライン分の読み出し速度以上とすることでメモリへの書き込みが読み出しに追い越されることがなくなる。これにより、前のフレームとのつながりに違和感がなくなり、このような表示コントローラによって表示部が表示駆動される場合、特に動画の視認性を大幅に向上させることができるようになる。１走査ライン分の書き込み速度と、１走査ライン分の読み出し速度とが同じ場合、フレーム周波数以上の周波数で書き込みを行うことによって、同様の効果を得ることができる。
【００１６】
また本発明は、前記表示データの書き込みは、少なくとも１走査ライン以上前記読み出しに先行することを特徴とする。
【００１７】
すなわち、タイミング生成回路で表示タイミングを生成するようにしているため、走査ラインのタイミングも生成することが可能であり、この走査ライン単位で容易に表示データの読み出しを行うことができる。従って、１走査ラインの表示データの書き込みを先行させ、なおかつ１走査ライン分の読み出し速度以上の速度で１走査ライン分の書き込みを行うことによって、１走査ライン分の表示データの書き込みが常に１走査ライン分の読み出しに先行させる制御が容易となる。
【００１８】
また本発明は、制御対象の走査ラインに対して前記表示データの書き込みが行われた後、当該走査ラインの表示データが読み出されることを特徴とする。
【００１９】
すなわち、先行することを具体的に言えば、ある制御対象の走査ラインに着目すると、表示データの読み出しが行われる走査ラインは、既に書き込みが行われている状況を意味する。従って、同じフレーム内で、ある走査ラインの書き込みが行われた後、当該走査ラインの読み出しを行わせることで、前のフレームとのつながりに違和感がなくなり、このような表示コントロール方法により表示部が表示駆動される場合、特に動画の視認性を大幅に向上させることができるようになる。
【００２０】
また本発明は、所与のフレーム同期タイミングを基準に1フレーム分の表示データの書き込みが終了後、次のフレーム同期タイミングまで前記表示データの書き込みを停止することを特徴とする。
【００２１】
このように表示データの書き込みが読み出しに先行し、その１走査ライン分の書き込み速度が、１走査ライン分の読み出し速度以上であるため、１フレームの表示データの書き込みは、その読出が終了する前に必ず終了する。従って、その終了以降、次のフレームの書き込み開始まで、書き込みクロックなど書き込みに必要な制御を停止させることで低消費電力化を図ることができる。
【００２２】
また本発明は、少なくとも１フレーム分の表示データを記憶するメモリと、所与の表示タイミングを生成するタイミング生成回路とを有する表示コントローラにより、３フレーム以上連続した同一画像を含む画像を表示するための表示データに基づいて表示部を表示駆動するための表示コントロール方法であって、前記表示タイミングに同期した前記メモリへの１走査ライン分の表示データの書き込みに先行して、前記表示タイミングに同期して、前記表示データの書き込み速度以上の速度で前記メモリから前記表示部を表示駆動するための１走査ライン分の表示データを読み出すことを特徴とする。
【００２３】
このように、表示データの書き込みが行われる場合、表示データの読み出しを書き込みに先行させ、かつ１走査ライン分の読み出し速度が１走査ライン分の書き込み速度以上とすることでメモリからの読み出しが書き込みに追い越されることがなくなる。これにより、前のフレームとのつながりに違和感がなくなり、このような表示コントロール方法によって表示部が表示駆動される場合、特に動画の視認性を大幅に向上させることができるようになる。１走査ライン分の書き込み速度と、１走査ライン分の読み出し速度とが同じ場合、フレーム周波数以上の周波数で書き込みを行うことによって、同様の効果を得ることができる。
【００２４】
また本発明は、前記表示データの読み出しは、少なくとも１走査ライン以上の表示データの書き込みに先行することを特徴とする。
【００２５】
すなわち、タイミング生成回路で表示タイミングを生成するようにしているため、走査ラインのタイミングも生成することが可能であり、この走査ライン単位で容易に表示データの読み出しを行うことができる。従って、１走査ラインの表示データの読み出しを先行させ、なおかつ１走査ライン分の書き込み速度以上の速度で読み出しを行うことによって、１走査ライン分の読み出しが常に１走査ライン分の書き込みに先行させる制御が容易となる。
【００２６】
また本発明は、制御対象の走査ラインに対して前記表示データの読み出しが行われた後、当該走査ラインの表示データが書き込まれることを特徴とする。
【００２７】
ここで、先行することを具体的に言えば、ある制御対象の走査ラインに着目すると、表示データの書き込みが行われる走査ラインは、既に読み出しが行われている状況を意味する。従って、同じフレーム内で、ある走査ラインの読み出しが行われた後、当該走査ラインの書き込みを行わせることで、前のフレームとのつながりに違和感がなくなり、このような表示コントロール方法によって表示部が表示駆動される場合、特に動画の視認性を大幅に向上させることができるようになる。
【００２８】
また本発明は、前記メモリに書き込まれる表示データは、前記表示コントローラによって生成された表示タイミングに同期して入力されることを特徴とする。
【００２９】
これにより、例えば表示タイミングと非同期に、内蔵するメモリに書き込むべき表示データが生成される場合であっても、簡素な制御により前のフレームとのつながりが重要な動画データのような表示データの供給を容易にする。
【００３０】
また本発明は、３フレーム以上連続した同一画像を含む画像を表示するための表示データに基づいて、表示部を表示駆動するための表示コントローラであって、所与の表示タイミングを生成するタイミング生成回路と、少なくとも１フレーム分の表示データを記憶するメモリと、前記表示部を表示駆動するために、前記表示タイミングに基づいて前記メモリに記憶された１走査ライン分の表示データの読み出しを制御する第１の制御回路と、前記読み出しに先行して、前記表示タイミングとは非同期で入力される１走査ライン分の表示データを、前記メモリに記憶された前記表示データの読み出し速度以上の速度で前記メモリに書き込む第２の制御回路とを含むことを特徴とする。
【００３１】
このように本発明の一態様に係る表示コントローラは、タイミング生成回路とメモリとを含み、タイミング生成回路によって生成された表示タイミングに従って、例えばフレームメモリとして用いられるメモリに記憶された表示データを読み出すものである。表示部は、この読み出された表示データに基づいて表示駆動される。
【００３２】
また本発明は、前記第２の制御回路は、少なくとも１走査ライン以上前記読み出しに先行することを特徴とする。
【００３３】
また本発明は、制御対象の走査ラインに対して前記表示データの書き込みが行われた後、当該走査ラインの表示データが読み出されることを特徴とする。
【００３４】
また本発明は、所与のフレーム同期タイミングを基準に1フレーム分の表示データの書き込みが終了後、次のフレーム同期タイミングまで前記表示データの書き込みを停止することを特徴とする。
【００３５】
また本発明は、３フレーム以上連続した同一画像を含む画像を表示するための表示データに基づいて、表示部を表示駆動するための表示コントローラであって、所与の表示タイミングを生成するタイミング生成回路と、少なくとも１フレーム分の表示データを記憶するメモリと、前記表示タイミングとは非同期で入力される表示データを前記メモリに書き込む第２の制御回路と、前記表示部を表示駆動するために、前記書き込みに先行して、前記メモリへの１走査ライン分の表示データの書き込み速度以上の速度で、前記メモリに記憶された１走査ライン分の表示データの読み出しを制御する第１の制御回路とを含むことを特徴とする。
【００３６】
また本発明は、前記第１の制御回路は、少なくとも１走査ライン以上前記書き込みに先行することを特徴とする。
【００３７】
また本発明は、制御対象の走査ラインに対して前記表示データの読み出しが行われた後、当該走査ラインの表示データが書き込まれることを特徴とする。
【００３８】
また本発明は、前記表示タイミングを出力する手段を含むことを特徴とする。
【００３９】
このように表示コントローラから表示タイミングを出力することで、例えば表示タイミングと非同期に、内蔵するメモリに書き込むべき表示データが生成される場合であっても、簡素な制御により前のフレームとのつながりが重要な動画データのような表示データの供給を容易にする。
【００４０】
また本発明は、複数の第１の電極と複数の第２の電極により駆動される電気光学素子を有するパネルと、前記複数の第１の電極を駆動するための上記いずれかに記載の表示コントローラと、前記複数の第２の電極を走査駆動する走査駆動ドライバとを含むことを特徴とする。
【００４１】
このようにすることで、低消費電力化を図り、特に動画の視認性を大幅に向上させる表示ユニットを提供することができる。
【００４２】
また本発明は、上記記載の表示ユニットと、前記表示ユニットに対し、前記表示データを供給する回路とを含むことを特徴とする。
【００４３】
このように構成することによって、低消費電力化を図り、特に動画の視認性を大幅に向上させる表示ユニットを備える電子機器を提供することができる。
【００４４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００４５】
１．  本実施形態の表示コントローラが適用された電子機器
図１に、本実施形態の表示コントローラが適用される電子機器の概略ブロック図を示す。
【００４６】
この電子機器は、ＭＰＵ（マイクロプロセッサユニット）１０と、表示ユニット２０とを含む。
【００４７】
表示ユニット２０は、電気光学素子を有するマトリクスパネル、例えばカラー液晶パネル２２と、この液晶パネル２２を駆動するＲＡＭ（広義には、メモリ）内蔵のＸドライバＩＣ（表示コントローラ）２４と、走査用のＹドライバＩＣ２６とを有する。
【００４８】
マトリクスパネル２２は、電圧印加によって光学特性が変化する液晶その他の電気光学素子を用いたものであれば良い。液晶パネル２２としては、例えば単純マトリクスパネルで構成でき、この場合、複数のセグメント電極（第１の電極）が形成された第１基板と、コモン電極（第２の電極）が形成された第２基板との間に、液晶が封入される。液晶パネル２２は薄膜トランジスタ（ＴＦＴ）、薄膜ダイオード（ＴＦＤ）等の三端子素子、二端子素子を用いたアクティブマトリクスパネルであっても良い。これらのアクティブマトリクスパネルも、ＲＡＭ内蔵ＸドライバＩＣ２４により駆動される複数の信号電極（第１の電極）と、ＹドライバＩＣ２６により走査駆動される複数の走査電極（第２の電極）を有する。
【００４９】
液晶パネル２２には静止画と動画とを同時に表示可能である。この場合、図１に示すように、画像サイズによって定められる動画表示領域２２Ａと、それ以外の静止画表示領域（テキストデータ表示領域）２２Ｂの各領域が液晶パネルに設定される。
【００５０】
ＭＰＵ１０から表示ユニット２０には、図１に示すように、大別して表示コマンド／静止画データと、動画データとが供給される。表示コマンドとして代表的なものに、コマンド／データの区別を示す信号Ａ０、反転リセット信号ＸＲＥＳ、反転チップセレクト信号ＸＣＳ、反転リード信号ＸＲＤおよび反転ライト信号ＸＷＲ等がある。データＤ７〜Ｄ０は８ビットのコマンドデータ（静止画及び動画用アドレスデータを含む）または静止画データであり、コマンド／データ識別信号Ａ０の論理によって区別されている。動画データは例えば各６ビットのＲ，Ｇ，Ｂ信号であり、クロック信号ＣＬＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ等も供給される。
【００５１】
図２に、図１のＭＰＵ１０および表示ユニット２０を携帯電話機３０に搭載した例を示す。図２に示すＭＰＵ１０は、携帯電話機３０の制御を司るＣＰＵ１２を有し、このＣＰＵ１２には静止画用メモリ１４、ＤＳＰ（ディジタル・シグナル・プロセッサ）１６が接続されている。また、ＤＳＰ１６には動画用メモリ１８が接続されている。
【００５２】
この携帯電話機３０には、アンテナ３２を介して受信された信号を復調し、あるいはアンテナ３２を介して送信される信号を変調する変復調回路３４が設けられている。そして、アンテナ３２からは、例えばＭＰＥＧのレイヤーIVの規格にて符号化された動画データを送受信可能となっている。
【００５３】
この携帯電話機３０には、例えばディジタルビデオカメラ３６を設けることもできる。このディジタルビデオカメラ３６を介して動画データを取り込むことができる。携帯電話機３０でのデータ送受信、ディジタルビデオカメラ３６での撮影等に必要な操作情報は、操作入力部３８を介して入力される。
【００５４】
ＭＰＵ１０に設けられたＣＰＵ１２は、液晶パネル２２の動画表示領域２２Ａに動画を表示する際には、その動画のサイズを動画情報から決定する。すなわち、図１に示す動画のスタートアドレスＳＡ及びエンドアドレスＥＡを決定する。なお、動画表示領域２２Ａと静止画表示領域２２Ｂとを例えば上下でライン分割しても良く、この場合も同様にスタートアドレスＳＡ、エンドアドレスＥＡが動画のサイズから決定される。
【００５５】
この動画表示領域２２Ａに表示される動画は、本実施形態ではアンテナ３２またはディジタルビデオカメラ３６から供給される。アンテナ３２から入力される信号は、変復調回路３４を介して復調されてＤＳＰ１６にて信号処理される。このＤＳＰ１６は動画処理用メモリ１８と接続され、アンテナ３２、変復調回路３４を介して入力される圧縮データを伸張し、またＭＰＥＧのレイヤーIVの規格にて符号化されているデータについてはデコードする。変復調回路３４、アンテナ３２を介して送信されるデータはＤＳＰ１６にて圧縮され、ＭＰＥＧのレイヤーIVの規格にて符号化して送信する場合にはエンコードされる。このようにＤＳＰ１６は、ＭＰＥＧの例えばレイヤーIVのデコーダ、エンコーダとしての機能を有することができる。
【００５６】
このＤＳＰ１６にはディジタルビデオカメラ３６からの信号も入力され、アンテナ３２またはディジタルビデオカメラ３６より入力された信号は、ＤＳＰ１６にてＲＧＢ信号に処理されて表示ユニット２０に供給される。
【００５７】
ＣＰＵ１２は、操作入力部３８からの情報等に基づき、必要により静止画用メモリ１４を用いて、液晶パネル２２に表示される静止画の表示に必要なコマンド、静止画データを表示ユニット２０に出力する。
【００５８】
例えば、動画はインターネットを経由して配信された映画情報であり、その劇場チケットを予約するための情報が静止画として表示され、操作入力部３８からの情報に基づいてチケット予約が実施される。このため、ＣＰＵ１２はさらに、変復調回路３４、アンテナ３２を介して静止画情報（例えば予約情報）を送出制御する。またＣＰＵ１２は、必要により、ディジタルビデオカメラ３６にて撮影された動画情報を、変復調回路３４、アンテナ３２を介して送出制御することができる。
【００５９】
２．  本実施形態の表示コントローラの特徴
本実施形態の表示コントローラ（狭義には、図１におけるＸドライバＩＣ２４）は、液晶パネルの画像表示領域に対応した画像記憶領域を有するＲＡＭ（広義には、メモリ）を備え、内部の発振回路（広義には、表示タイミング生成手段）により例えば６０Ｈｚのフレーム周波数を液晶パネルの表示駆動を行う表示タイミングとして生成する。
【００６０】
このようにＲＡＭと、最も周波数の高い発振回路とを内蔵することで、液晶パネルの基板上に搭載した場合、低消費電力化を図ることができる。
【００６１】
さらに本実施形態の表示コントローラは、３フレーム以上連続した同一画像を含む画像の１走査ライン分の表示データを、上述した表示タイミングで既にＲＡＭに記憶された１走査ライン分の表示データの読み出し速度以上に書き込み、しかもその書き込みが読み出しに先行して行われるようになっている。
【００６２】
図３に、本実施形態の表示コントローラの原理的動作を説明するための説明図を示す。ここでは、表示データとして６０Ｈｚのフレーム周波数で表示処理される動画データに着目した場合を示すが、静止画データであっても良い。
【００６３】
本実施形態における表示コントローラ８０は、少なくとも１フレーム分の表示データを記憶する表示データＲＡＭ８２を備え、図示しない内部の発振回路で周波数ｆ0（例えばｆ0＝６０Ｈｚ）のフレーム周波数を生成する。表示データＲＡＭ８２の記憶領域のうち少なくとも一部は、液晶パネルの動画表示領域８４に対応している。表示コントローラ８０は、この生成したフレーム周波数ｆ0で、表示データＲＡＭ８２に記憶された動画データ８６を読み出し、液晶パネルを表示駆動し、その動画表示領域８４に動画を表示させる。
【００６４】
表示コントローラ８０の表示データＲＡＭ８２には、表示データ生成回路８８から供給された動画データ９０が書き込まれるようになっている。表示データ生成回路８８は、例えばＭＰＥＧ−４規格の１秒間に１５フレーム程度といった、フレーム周波数ｆ0より低いフレーム周波数ｆ1（ｆ1＜ｆ0）の動画像の圧縮データ９２を伸張し、動画データ９０を生成する。
【００６５】
表示コントローラ８０は表示データＲＡＭ８２の記憶内容に関わりなくフレーム周波数ｆ0で動画データを読み出す。従って、表示データ生成回路８８が表示データＲＡＭ８２に対し上述した伸張処理等によりフレーム周波数ｆ0より低い周波数ｆ1で動画データを書き込まざるを得ない場合、表示コントローラ８０は表示データＲＡＭ８２から連続する複数フレームにわたって同一画像の動画データを読み出して、液晶パネルを表示駆動することで例えば動画表示を行う。
【００６６】
そこで、本実施形態の表示コントローラ８０は、フレーム周波数ｆ0を表示用のフレーム同期信号として、表示用垂直同期信号９１を表示データ生成回路８８に対して出力する。表示データ生成回路８８は、この表示用垂直同期信号９１に同期して、表示コントローラ８０に対し生成した動画データ９０を出力するようになっている。そして、表示コントローラ８０において、３フレーム以上同一画像が連続する画像を含む動画データが表示データＲＡＭ８２に書き込まれる場合、この表示用垂直同期信号９１を起点に少なくとも１走査ライン以上書き込みを先行させてから、フレーム周波数ｆ0で表示データＲＡＭ８２から動画データを読み出すように制御している。これにより、液晶パネルに表示される動画像において、例えば前のフレームとのつながりに違和感をなくし、視認性を大幅に向上させることができるようになる。
【００６７】
図４（Ａ）、（Ｂ）に、本実施形態の表示コントローラによる表示データＲＡＭの書き込みタイミングと読み出しタイミングとの関係を模式的に示す。ここでは、表示データＲＡＭの記憶領域を液晶パネルの動画表示領域の走査ライン単位に模式的に示している。
【００６８】
図４（Ａ）は、動画表示領域９４に対応した表示データＲＡＭの記憶領域に、動画表示領域９４の１走査ライン目の動画データが書き込まれた時点での、動画データの書き込み位置と読み出し位置との関係を示している。すなわち、図４（Ａ）に示すように動画表示領域９４の１走査ライン目の書き込みが行われてから、当該１走査ライン目の読み出し動作９６が行われる。従って、当該１走査ライン目の読み出し動作９６が行われたとき、既に２走査ライン目の書き込み動作９８が行われている。
【００６９】
本実施形態では、表示１走査ライン分の表示データの読み出し動作９６の速度ＶRと、１走査ライン分の表示データの書き込み動作９８の速度ＶWとの間に次の（１）式の関係を有している。
【００７０】
ＶW≧ＶR      ・・・（１）
従って、書き込み動作９８が読み出し動作９６に先行して行われる限り、液晶パネルを表示駆動する動画データの読み出しが、動画表示領域９４への新たな動画データの書き込みを追い越すことがない。これにより、前のフレームとのつながりの違和感を解消し、滑らかな動きをする動画像を表示させることができるようになる。
【００７１】
図４（Ｂ）は、動画表示領域９４に対応した表示データＲＡＭの記憶領域に、動画表示領域９４のＭ走査ライン目の動画データが書き込まれた時点での書き込み位置と読み出し位置との関係を示している。（１）式により、Ｍ（Ｍは自然数）走査ライン目の動画データが読み出された時点では、既にＮ（Ｍ＜Ｎ、Ｎは自然数）走査ライン目の書き込みが行われている。
【００７４】
３．  本実施形態の表示コントローラの構成
図５は、本実施形態の表示コントローラとして、図１に示すＲＡＭ内蔵ＸドライバＩＣ２４のブロック図である。図５に示すＲＡＭ内蔵ＸドライバＩＣ２４の入出力回路として、ＭＰＵインターフェース１００と入出力バッファ１０２、入力バッファ１０４が設けられている。
【００７５】
ＭＰＵインターフェース１００には、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、反転リセット信号ＸＲＥＳ等が入力される。
【００７６】
入出力バッファ１０２には、例えば８ビットのコマンドまたは静止画データＤ７〜Ｄ０が入力される。なお、図５では信号Ｄ７〜Ｄ０はパラレルで入出力される例を示しているが、ＸドライバＩＣ２４内の表示データＲＡＭ１６０からＭＰＵ１０にデータを読み出す必要がない場合には、先頭ビットを識別信号Ａ０とし、それに続く信号Ｄ７〜Ｄ０をシリアルで入出力しても良い。こうすると、ＭＰＵ１０及びＸドライバＩＣ２４の端子数を減らすことができる。
【００７７】
入力バッファ１０４には、例えば各６ビットのＲ，Ｇ，Ｂ信号からなる動画データと、クロック信号ＣＬＫとが入力される。各６ビットのＲ，Ｇ，Ｂ信号は、クロック信号ＣＬＫに同期してパラレルで入出力される。
【００７８】
ＸドライバＩＣ２４には、ＭＰＵインターフェース１００及び入出力バッファ１０２に接続された第１のバスライン１１０と、入力バッファ１０４に接続された第２のバスライン１２０とが設けられている。
【００７９】
第１のバスライン１１０にはバスホールダ１１２とコマンドデコーダ１１４とが接続され、第２のバスライン１２０にはバスホールダ１２２が接続されている。なお、入出力バッファ１０２にはステータス設定回路１１６が接続され、ＸドライバＩＣ２４の動作状態がＭＰＵ１０に出力されるようになっている。この動作状態とは、例えば表示がオン状態であるか否かや、画面内の所与のスクロール領域のスクロールモードといったＸドライバＩＣ２４で設定されている内部状態であり、ＭＰＵ１０から入力された所与のコマンドがコマンドデコーダ１１４でデコードされた結果、出力されるようになっている。
【００８０】
第１，第２のバスライン１１０，１２０は共に、表示データＲＡＭ１６０のＩ／Ｏバッファ１６２に接続され、表示データＲＡＭ１６０に対してリード、ライトされる静止画データ及び動画データが伝送される。
【００８１】
ＸドライバＩＣ２４には、上述した表示データＲＡＭ１６０、Ｉ／Ｏバッファ１６２の他に、ＭＰＵ系制御回路１３０、カラムアドレス制御回路１４０、ページアドレス制御回路１５０、ドライバ系制御回路１７０、ＰＭＷデコーダ回路１８０及び液晶駆動回路１９０等が設けられている。
【００８２】
ＭＰＵ系制御回路１３０は、コマンドデコーダ１１４を介して入力されるＭＰＵ１０のコマンドに基づいて、表示データＲＡＭ１６０に対するリード、ライト動作を制御する。このＭＰＵ系制御回路１３０により制御されるカラムアドレス制御回路１４０及びページアドレス制御回路１５０が設けられている。本実施形態では、カラムアドレス制御回路１４０は、静止画データの書き込みカラムアドレスと静止画及び動画データの読み出しカラムアドレスを指定する第１のカラムアドレス制御回路１４２と、動画データの書き込みカラムアドレスを指定する第２のカラムアドレス制御回路１４４とを有する。ページアドレス制御回路１５０は、静止画データの書き込みページアドレスと静止画及び動画データの読み出しページアドレスとを指定する第１のページアドレス制御回路１５２と、動画データの書き込みページアドレスを指定する第２のページアドレス制御回路１５４とを有する。なお、図５では図示していないが、ＭＰＵ１０からの水平・垂直同期信号Ｈ・ＶｓｙｎｃがＭＰＵ系制御回路１３０に入力される。水平同期信号Ｈｓｙｎｃは、動画データの書き込みの際のノイズ等の誤書き込みによる表示ずれ等を極力抑えるために、第２のカラム・ページアドレス制御回路１４４、１５４内に設けられたカウンタのセット、リセットに用いられる。さらに、水平・垂直同期信号Ｈ・Ｖｓｙｎｃは、カラムアドレス、ページアドレスをスタートアドレスＳＡに戻すために用いられる。また、ページアドレス制御回路１５０は、ドライバ系制御回路１７０により制御されて１走査ライン毎に表示アドレスを指定する表示アドレス制御回路１５６を含んでいる。
【００８３】
ドライバ系制御回路１７０は、Ｘドライバ系制御回路１７２及びＹドライバ系制御回路１７４を含む。このドライバ系制御回路１７０は、発振回路１７６からの発振出力に基づいて表示用垂直同期信号Ｖｓｙｎｃ、階調制御パルスＧＣＰ、極性反転信号ＦＲ、走査用ラッチパルスＬＰ、Ｙドライバ用スタートパルスＹＤ、Ｙドライバ用走査クロックＹＣＬＫ、表示データＲＡＭ１６０への書き込みクロック等を発生し、ＭＰＵ系制御回路１３０とは独立して、表示アドレス制御回路１５６、ＰＷＭデコード回路１８０、電源制御回路１７８およびＹドライＩＣ２６を制御する。
【００８４】
本実施形態のドライバ系制御回路１７０は、発振回路１７６からの発振出力に基づいて生成された表示用垂直同期信号Ｖｓｙｎｃを外部出力する。図示しない表示データ生成回路では、生成した動画データを、この表示用垂直同期信号Ｖｓｙｎｃに同期して本実施形態の示コントローラとしてのＲＡＭ内蔵ＸドライバＩＣ２４に供給する。
【００８５】
ドライバ系制御回路１７０は、発振回路１７６からの発振出力に基づいて生成された書き込みクロックに同期して、この表示用垂直同期信号Ｖｓｙｎｃに対応して供給された動画データを、表示用データＲＡＭ１６０に新たなフレームの画像として１走査ライン毎に書き込む。
【００８６】
さらに、ドライバ系制御回路１７０は、発振回路１７６からの発振出力に基づいて生成された走査用ラッチパルスＬＰを基準に、表示用データＲＡＭ１６０から１フレーム分の画像を１走査ライン毎に読み出す。この読み出しは、少なくとも１走査ラインの書き込みが先行してから行われ、さらに表示データＲＡＭ１６０への１走査ライン分の表示データの書き込み速度が、表示データＲＡＭ１６０からの表示１走査ライン分の表示データの読み出し速度以上で行われるようになっている。
【００８７】
ＰＷＭデコード回路１８０は、表示データＲＡＭ１６０より１走査ライン毎に読み出されるデータをラッチして、極性反転周期に従って階調値に応じたパルス幅の信号を出力する。液晶駆動回路１９０は、ＰＷＭデコード回路１８０からの信号を、ＬＣＤ表示系の電圧に応じた電圧にシフトさせ、図１に示す液晶パネル２０のセグメント電極ＳＥＧに供給する。
【００８８】
３．１  表示データＲＡＭおよびその周辺回路
図６に、表示データＲＡＭ１６０およびその周辺回路の概略回路図を示す。図６には、第１，第２のカラムアドレス制御回路１４２，１４４、第１，第２のページアドレス制御回路１５２，１５４および表示アドレス制御回路１５６のそれぞれの最終段に設けられた第１，第２のカラムアドレスデコーダ１４２Ａ，１４４Ａ、第１，第２のページアドレスデコーダ１５２Ａ，１５４Ａおよび表示アドレスデコーダ１５６Ａが示されている。
【００８９】
図６にはさらに、第１，第２行目のメモリセルＣ１０，Ｃ１１…、Ｃ２０，Ｃ２１…が示されている。そして、図６に示す各メモリセルには、第１〜第３のワード線Ｗ１〜Ｗ３と、第１のビット線対Ｂ１，／Ｂ１と、第２のビット線対Ｂ２，／Ｂ２とが接続されている。
【００９０】
第１のカラムアドレスデコーダ１４２Ａは、第１のビット線対Ｂ１，／Ｂ１に接続された第１のカラムスイッチＳＷ１をオン、オフさせる信号を出力する。第２のカラムアドレスデコーダ１４４Ａは、第２のビット線対Ｂ２，／Ｂ２に接続された第２のカラムスイッチＳＷ２をオン、オフさせる信号を出力する。第１のページアドレスデコーダ１５２Ａは第１のワード線Ｗ１を、第２のページアドレスデコーダ１５２Ａは第２のワード線Ｗ２を、表示アドレスデコーダ１５６Ａは第３のワードラインＷ３を、それぞれをアクティブとする信号を供給する。
【００９１】
第２のカラムおよびページアドレスデコーダ１４４Ａ，１５４Ａは、動画データ（Ｒ，Ｇ，Ｂ）を書き込むためのカラムおよびページアドレスを指定する場合にのみ用いられ、このアドレス指定により第２のバスライン１２０、第２のカラムスイッチＳＷ２を介して、動画データ（Ｒ，Ｇ，Ｂ）がメモリセルに書き込まれる。
【００９２】
第１のカラムおよびページアドレスデコーダ１４２Ａ，１５２Ａは、静止画データを書き込むときと、静止画および動画データを読み出すときに、カラムおよびページアドレスを指定する。このアドレス指定により第１のバスライン１２０、第１のカラムスイッチＳＷ１を介して、表示データＲＡＭ１６０に対してデータがリード・ライトされる。
【００９３】
表示アドレスデコーダ１５６Ａは、第３のワード線Ｗ３を順次１本ずつアクティブにすることで、１走査ライン上の全メモリセルのデータを表示データ出力線ＯＵＴに読み出すものである。この読み出しデータが図５に示すＰＷＭデコーダ回路１８０に供給されて液晶駆動に供される。
【００９４】
３．２  メモリセルの構成
図７に、表示データＲＡＭ１６０内のメモリセルＣ１０を示す回路図を示す。メモリセルＣ１０は、他のメモリセルと同一の構成を有する。このメモリセルＣ１０は、２つのＣＭＯＳインバータ２１０，２０２にて構成されるメモリ素子２００を有する。２つのＭＯＳインバータ２０１，２０２は、その入出力同士を互いに接続する第１，第２の配線２０４，２０６を有する。第１配線２０４とビット線Ｂ１との間には第１のＮ型ＭＯＳトランジスタ２１０（第１のスイッチ）が接続され、そのゲートは第１のワード線Ｗ１に接続されている。同様に、第２配線２０６とビット線／Ｂ１との間には第２のＮ型ＭＯＳトランジスタ２１２（第１のスイッチ）が接続され、そのゲートは第１のワード線Ｗ１に接続されている。
【００９５】
以上の構成により、第１のページアドレスデコーダ１５２Ａからのアクティブ信号により第１のワード線Ｗ１が論理レベル「Ｈ」（以下、単にＨと略す。）となると、第１，第２のＮ型トランジスタ２１０，２１２がオンされる。これにより、メモリセルＣ１０は第１の一対のビット線Ｂ１，／Ｂ１と接続される。このとき、第１のカラムアドレスデコーダ１４２Ａからアクティブ信号により第１のカラムスイッチＳＷ１がオンしていると、メモリセルＣ１０に対するデータのリード・ライトが可能となる。
【００９６】
また、電源供給線ＶＤＤと表示データ出力線ＯＵＴとの間には第１，第２のＰ型ＭＯＳトランジスタ２２０，２２２が接続されている。第１のＰ型ＭＯＳトランジスタ２２０のゲートは第２の配線２０６に接続され、第２のＰ型ＭＯＳトランジスタ２２２のゲートは第３のワード線Ｗ３に接続されている。
【００９７】
メモリセルＣ１０のデータを表示データ出力線ＯＵＴに読み出す前に、この表示データ出力線ＯＵＴは論理レベル「Ｌ」（以下、単にＬと略す。）にプリチャージされている。このプリチャージ動作後に第３のワード線Ｗ３をＬとして第２のＰ型ＭＯＳトランジスタ２２２をオンさせた状態で、表示データ出力線ＯＵＴのデータがＰＷＭデコーダ回路１８０にてラッチされる。このとき、第２の配線２０６の電位がＨ（第１の配線２０４の電位がＬ）であれば表示データ出力線ＯＵＴはＬのままであり、第２の配線２０６の電位がＬ（第１の配線２０４の電位がＨ）であれば表示データ出力線ＯＵＴはＨとなる。このようにして、表示データＲＡＭ１６０からの表示データの読み出しを１走査ライン同時に行うことができる。
【００９８】
本実施形態ではさらに、第２のワード線Ｗ２と第２のビット線対Ｂ２，／Ｂ２とが設けられている。このため、第１配線２０４とビット線Ｂ２との間には第３のＮ型ＭＯＳトランジスタ２３０（第２のスイッチ）が接続され、そのゲートは第２のワード線Ｗ２に接続されている。同様に、第２配線２０６とビット線／Ｂ２との間には第４のＮ型ＭＯＳトランジスタ２３２（第２のスイッチ）が接続され、そのゲートは第２のワード線Ｗ２に接続されている。
【００９９】
以上の構成により、第２のページアドレスデコーダ１５４Ａからのアクティブ信号により第２のワード線Ｗ２がＨとなると、第３，第４のＮ型トランジスタ２３０，２３２がオンされ、メモリセルＣ１０は第２の一対のビット線Ｂ２，／Ｂ２と接続される。このとき、第２のカラムアドレスデコーダ１４４Ａからアクティブ信号により第２のカラムスイッチＳＷ２がオンしていると、メモリセルＣ１０に対する動画データのライトが可能となる。
【０１００】
４．  本実施形態の表示コントローラの動作タイミング
ＭＰＵ１０は、図１に示す動画表示領域２２ＡのスタートおよびエンドアドレスＳＡ，ＥＡと対応する表示データＲＡＭ１６０のページアドレスおよびカラムアドレスを、動画情報から予め知得している。このためＭＰＵ１０は、表示データＲＡＭ１６０のエリアのうち動画表示領域２２Ａと対応するエリアのカラムアドレスおよびページアドレスを、所与の書き込み周波数に従って繰り返し指定することが可能となる。この動画表示領域２２Ａと対応するエリアのカラムアドレスおよびページアドレスは、ＸドライバＩＣ２４の入出力バッファ１０２、ＭＰＵ系制御回路１３０を経由して、第２のカラムアドレス制御回路１４４および第２のページアドレス制御回路１５４に入力される。最終的に、図６に示す第２のカラムアドレスデコーダ１４４Ａおよび第２のページアドレスデコーダ１５４Ａを介して、表示データＲＡＭ１６０のカラムおよびページアドレスが指定される。動画データについて、入力バッファ１０４および第２のバスライン１２０を経由させることで、静止画データのバスライン１１０とは異なる経路にてリアルタイムで伝送することができ、それにより動画データがリアルタイムで書き換えられることになる。
【０１０１】
一方ＭＰＵ１０は、表示データＲＡＭ１６０のエリアのうち静止画表示領域２２Ａと対応するエリアのカラムアドレスおよびページアドレスを指定して、操作入力部３８からの情報入力があった時等の静止画データに変更が生じた時にのみ、所与の書き込み周波数にてデータ書き換えを実施する。
【０１０２】
このように、本実施形態では、静止画と動画とを表示データＲＡＭ１６０に書き込むにあたって、アドレス指定およびデータ伝送をそれぞれ別ルートにて実施し、メモリセルはそれらのいずれのデータも書き込めるように構成されている。従って、静止画と動画とを同時にページ単位で異なるメモリセルに書き込むことが可能となり、どちらか一方のデータ書き込みを停止する必要はない。
【０１０３】
また、メモリセルは静止画および動画のいずれのデータも書き込めるように構成されているので、動画表示領域２２Ａを任意に変更することが可能となる。
【０１０４】
ここで、液晶パネル２２の動画表示領域２２Ａに動画を表示するに際しては、例えば６０Ｈｚすなわち１秒間に６０フレームを表示できる表示タイミングに従って、表示データＲＡＭ１６０から表示データが読み出される。これに対して、表示データＲＡＭ１６０への書き込みタイミングは、上述したようにその読み出しタイミングに先行し、その１走査ライン分の表示データの書き込み速度は１走査ライン分の表示データの読み出し速度以上で行われるようになっている。
【０１０５】
図８に、本実施形態の表示コントローラによる動画データの書き込みタイミングを示す。
【０１０６】
すなわち、内部で生成された発振回路の発振出力に基づいて１フレーム単位に生成される表示用垂直同期信号Ｖｓｙｎｃのエッジを基準に、書き込みクロック（ＣＬＫ）の出力が開始され、１フレームの動画データが順次１走査ラインずつ表示データＲＡＭ１６０に設定された動画表示領域２２Ａに対応した動画記憶領域に書き込まれる。
【０１０７】
一方、表示用垂直同期信号Ｖｓｙｎｃのエッジを基準に走査用ラッチパルスＬＰの出力が開始されるが、フレーム同期信号としての表示用垂直同期信号Ｖｓｙｎｃに対して１走査ライン分だけ遅延させた２つ目のラッチパルスに同期して、表示データＲＡＭ１６０に設定された動画表示領域２２Ａに対応した動画記憶領域から、順次その読み出しが行われる。すなわち、書き込みを１走査ライン先行させてから、読み出しが行われる。
【０１０８】
書き込みクロックは、例えば表示データＲＡＭ１６０に設定された動画表示領域２２Ａに対応した動画記憶領域のサイズが１２０走査ラインであるものとすると、１２０走査ラインの書き込みが終了すると、Ｈに固定され、書き込みクロックの動作が停止される。
【０１０９】
これ以降、表示データＲＡＭ１６０に対し動画データの書き込みが行われる場合、１フレーム毎に書き込みタイミングと読み出しタイミングとは同様の関係をもって表示データＲＡＭ１６０へのアクセスが行われる。
【０１１０】
５．  変形例
本実施形態における表示コントローラは、内蔵する表示データＲＡＭに対し、表示データの書き込みを少なくとも１走査ライン先行させてから、その読み出しを行うようにしていたが、これに限定されるものではない。本変形例における表示コントローラは、内蔵する表示データＲＡＭからの読み出しを１走査ライン先行させてから、後続する１フレーム分の表示データを書き込む。
【０１１１】
本変形例における表示コントローラは、本実施形態における表示コントローラと同様の構成であるため説明を省略する。
【０１１２】
本変形例では、表示１走査ライン分の表示データの読み出しの速度ＶR´と、１走査ライン分の表示データの書き込みの速度ＶW´との間に次の（３）式の関係が成り立つようになっている。
【０１１３】
ＶR´≧Ｖw´＞ＶR0      ・・・（３）
ここで、ＶR0は、これ以上遅くなると次のフレームの１走査ライン目の表示データの読み出しが始まるとされる読み出し速度の最低値を示す。この場合、１走査ライン分の表示データの書き込み速度ＶW´が１走査ライン分の表示データの読み出し速度ＶR0以下となると、次のフレームの表示データの読み出しが始まってしまい、液晶パネルに表示される動画の視認性に違和感が残ってしまう可能性がある。
【０１１４】
しかしながら、読み出しが書き込みに先行して行われ、その１走査ライン分の表示データの書き込み速度が（３）式の関係を有する限り、動画表示領域における新たな動画データの書き込みが、液晶パネルを表示駆動するフレームの動画データの読み出しを追い越すことがない。この場合でも、前のフレームとのつながりの違和感を解消することができる。
【０１１５】
図９に、本変形例の表示コントローラによる動画データの書き込みタイミング及び読み出しタイミングを示す。
【０１１６】
すなわち、１フレーム単位に出力される表示用垂直同期信号Ｖｓｙｎｃのエッジを基準に、走査用ラッチパルスＬＰの出力が開始され、１フレームの動画データが順次１走査ラインずつ表示データＲＡＭ１６０に設定された動画表示領域２２Ａに対応した動画記憶領域から読み出される。
【０１１７】
一方、フレーム同期信号としての表示用垂直同期信号Ｖｓｙｎｃのエッジに同期して出力される走査用ラッチパルスＬＰのうち、１走査ライン分だけ遅延させた２つ目のラッチパルスＬＰに同期して、表示データＲＡＭ１６０に設定された動画表示領域２２Ａに対応した動画記憶領域に、順次1走査ラインずつ動画データの書き込みが行われる。すなわち、読み出しを１走査ライン先行させてから、書き込みが行われる。
【０１１８】
これ以降、表示データＲＡＭ１６０に対し動画データの書き込みが行われる場合、１フレーム毎に書き込みタイミングと読み出しタイミングとは同様の関係をもって表示データＲＡＭ１６０へのアクセスが行われる。
【０１２１】
なお本実施形態及び本変形例における表示コントローラは、内蔵する表示データＲＡＭ１６０に設定された動画表示領域に対応した動画記憶領域に対し、１フレーム分の動画データを書き込む場合について説明したが、これに限定されるものではない。例えば、内蔵する表示データＲＡＭ１６０の記憶領域全体を動画表示領域として、これに対応した動画記憶領域に対し、１フレーム分の動画データを書き込む場合についても同様に行うことができる。
【０１２２】
また、本実施形態及び本変形例における表示コントローラに内蔵するＲＡＭは、３ポートＲＡＭとして説明したが、これに限定されるものではない。内蔵ＲＡＭとして、２ポートＲＡＭであっても同様である。この場合、１フレーム分の動画データと次のフレームの動画データを表示データＲＡＭに書き込む間に、例えば静止画データを表示データＲＡＭに書き込むといった複雑な書き込み制御が必要となる。
【０１２３】
さらに、本実施形態及び本変形例における表示コントローラをＸドライバＩＣとして説明したが、これに限定されるものではない。例えば、表示コントローラにＸドライバＩＣの機能だけでなくＹドライバＩＣの機能をも内蔵し、ＸドライバＩＣとＹドライバＩＣを１チップ化したものであっても同様である。
【０１２４】
さらにまた、本実施形態及び本変形例における表示コントローラは、高耐圧性を要求される液晶駆動回路を分離して、２チップ化するようにしても良い。
【０１２５】
本発明は本実施形態及び本変形例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本実施形態における表示コントローラが適用される電子機器の概略ブロック図である。
【図２】本実施形態における表示コントローラが適用される電子機器の一例である携帯電話機の概略ブロック図である。
【図３】本実施形態の表示コントローラの動作原理を説明するための説明図である。
【図４】図４（Ａ）、（Ｂ）は、本実施形態の表示コントローラによる書き込み位置及び読み出し位置の関係を模式的に示した説明図である。
【図５】本実施形態の表示コントローラとしてのＸドライバＩＣの概略ブロック図である。
【図６】本実施形態における表示データＲＡＭ及びその周辺回路の概略説明図である。
【図７】本実施形態の表示データＲＡＭ内のメモリセルの構成図である。
【図８】本実施形態における表示コントローラによる動画データの書き込みタイミング及び読み出しタイミングを示すタイミングチャートである。
【図９】本変形例の表示コントローラによる動画データの書き込みタイミング及び読み出しタイミングを示すタイミングチャートである。
【符号の説明】
１０  ＭＰＵ
１２  ＣＰＵ
１４  静止画用メモリ
１６  ＤＳＰ（ディジタル・シグナル・プロセッサ）
１８  動画用メモリ
２０  表示ユニット
２２  液晶パネル
２２Ａ  動画表示領域
２２Ｂ  静止画表示領域
２４  ＸドライバＩＣ
２６  ＹドライバＩＣ
３０  携帯電話機
３２  アンテナ
３４  変復調回路
３６  ディジタルビデオカメラ
３８  操作入力部
８０  表示コントローラ
８２、１６０  表示データＲＡＭ
８４、９４  動画表示領域
８６  動画データ
８８  表示データ生成回路
９０  表示データ
９１  表示用垂直同期信号Ｖｓｙｎｃ
９２  圧縮データ
９６  読み出し動作
９８  書き込み動作
１００  ＭＰＵインターフェース
１０２  入出力バッファ
１０４  入力バッファ
１１０  第１のバスライン
１１２  バスホールダ
１１４  コマンドデコーダ
１１６  ステータス設定回路
１２０  第２のバスライン
１２２  バスホールダ
１３０  ＭＰＵ系制御回路
１４０  カラムアドレス制御回路
１４２  第１のカラムアドレス制御回路
１４２Ａ  第１のカラムアドレスデコーダ
１４４  第２のカラムアドレス制御回路
１４４Ａ  第２のカラムアドレスデコーダ
１５０  ページアドレス制御回路
１５２  第１のページアドレス制御回路
１５２Ａ  第１のページアドレスデコーダ
１５４  第２のページアドレス制御回路
１５４Ａ  第２のページアドレスデコーダ
１６２  Ｉ／Ｏバッファ
１７０  ドライバ系制御回路
１７２  Ｘドライバ系制御回路
１７４  Ｙドライバ系制御回路
１７６  発振回路
１７８  電源制御回路
１８０  ＰＷＭデコーダ回路
１９０  液晶駆動回路
２００  メモリ素子
２０１，２０２  ＣＭＯＳインバータ
２０４，２０６  第１，第２の配線
２１０，２１２  第１，第２のＮ型ＭＯＳトランジスタ（第１のスイッチ）
２２０，２２２  第１，第２のＰ型ＭＯＳトランジスタ
２３０，２３２  第３，第４のＮ型ＭＯＳトランジスタ（第２のスイッチ）
Ｗ１〜Ｗ３  第１〜第３のワード線
Ｂ１，／Ｂ１  第１のビット線対
Ｂ２，／Ｂ２  第２のビット線対
Ｃ１０，Ｃ１１，Ｃ２０，Ｃ２１  メモリセル
【図１】
0003674488.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0003674488.tif 000006
【図６】
0003674488.tif 000007
【図７】
0003674488.tif 000008
【図８】
0003674488.tif 000009
【図９】
0003674488.tif 000010