(57)【特許請求の範囲】
【請求項１】
交互に配置された複数のセレクト線及びビット線と、
前記セレクト線及びビット線にほぼ直交して配置された複数のワード線と、
前記セレクト線に接続された第１の電極と、前記ビット線に接続された第２の電極と、前記ワード線に接続された制御電極を有した、メモリセルを構成する複数のMOSトランジスタと、
前記セレクト線に接続された第１の電圧供給回路であって、前記メモリセルへのデータ書き込み時に、前記第１の電極に対して第１の電圧を供給する第１の電圧供給回路と、
前記ビット線及び前記セレクト線に接続された第２の電圧供給回路であって、前記メモリセルへのデータ書き込み時に、前記第２の電極に対して前記第１の電圧の変化に追従して変化する第２の電圧を供給する第２の電圧供給回路とを有することを特徴とする半導体記憶回路。
【請求項２】
請求項１記載の半導体記憶回路において、
前記第１の電圧供給回路は、第１のＭＯＳトランジスタを介して前記第２の電圧供給回路に接続されていることを特徴とする半導体記憶回路。
【請求項３】
請求項２記載の半導体記憶回路は、
前記第１の電圧供給回路と前記第２の電圧供給回路との間に、前記第１のＭＯＳトランジスタに並列に接続された第２のＭＯＳトランジスタを有することを特徴とする半導体記憶回路。
【請求項４】
請求項３記載の半導体記憶回路において、
前記第１のＭＯＳトランジスタは前記メモリセルに対してデータの書込み動作の場合に導通状態となり、前記第２のＭＯＳトランジスタは前記メモリセルに対する前記データの書込み動作が終了した後に導通状態となることを特徴とする半導体記憶回路。
【請求項５】
請求項３記載の半導体記憶回路において、
前記第１及び第２の電極における電位を上昇させる場合には前記第１のＭＯＳトランジスタが導通状態となり、前記第１及び第２の電極における電位を下降させる場合には前記第２のＭＯＳトランジスタが導通状態となることを特徴とする半導体記憶回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶回路、特に読出し専用メモリ（Read Only Memory；以下、ROMとする。）におけるデータ書込み回路に関するものである。
【０００２】
【従来の技術】
従来におけるROM回路のメモリセルアレイを構成する複数のメモリセルは、例えば、浮遊（フローティング）ゲート電極を有するMOS（Metal Oxide Semiconductor）トランジスタ等の不揮発性MOSトランジスタによって構成されている。これら複数のメモリセルを構成しているMOSトランジスタのドレイン電極はセレクト線に接続されており、ソース電極はビット線に接続されている。セレクト線及びビット線は交互に配置されて、複数の列ラインを構成している。また、各MOSトランジスタの制御ゲート電極（コントロールゲート）は、行ラインを構成する複数のワード線に接続されている。
【０００３】
次に、上述したようなROM回路におけるメモリセルに対するデータの書込み動作について説明する。上述の列ラインのうち、MOSトランジスタのドレイン電極に接続された各セレクト線は、セレクト線選択トランジスタを介してドレイン電圧供給回路に接続されている。このドレイン電圧供給回路は、メモリセルへのデータ書込み時に、選択されたセレクト線に対して例えば４．５Ｖの電圧を供給するものである。一方、上述の列ラインのうち、MOSトランジスタのソース電極に接続された各ビット線に対しては、ビット線選択トランジスタを介してデータ書込み回路が接続されている。このデータ書込み回路は、メモリセルに“０”データを書き込む（メモリセルを構成するMOSトランジスタのフローティングゲート電極に電子を注入する）場合には、選択されたビット線を接地電位とし、一方、メモリセルに“１”データを書き込む（メモリセルを構成するMOSトランジスタのフローティングゲート電極に電子を注入しない）場合には、選択されたビット線に対して例えば３Ｖの電圧を供給するものである。データ書込み動作においては、データ書込みの対象となるメモリセルに接続されているワード線に対して、例えば約８Ｖの電圧が印加され、かつ、同メモリセルに接続されているセレクト線選択トランジスタ及びビット線選択トランジスタが導通状態となる。そして、メモリセルを構成するMOSトランジスタのドレイン電極とソース電極との間に４．５Ｖの電圧が印加される場合にはメモリセルに対して“０”データが書き込まれ、1.5V以下の電圧が印加される場合にはメモリセルに対して“１”データが書き込まれる。
【０００４】
その後、データが書き込まれたメモリセルにおいて、所望のデータが書き込まれているかどうかを確認するために、ワード線における電位下降を伴いながら、ドレイン電圧供給回路及びデータ書込み回路によってセレクト線及びビット線における電位を接地電位として、ベリファイ動作が行われる。このような動作を行うことによって、例えば、ビット線における残留電荷によるメモリセルへのデータ誤書込みが生じているかどうかが確認される。
【０００５】
【発明が解決しようとする課題】
上述したように、従来のROM回路においては、例えば、メモリセルに対して“１”データの書込み動作を開始又は終了する場合に、メモリセルを構成するMOSトランジスタのドレイン電極及びソース電極に印加される電圧を、別々の回路、つまり、ドレイン電圧供給回路と書き込み回路とによって上昇あるいは下降させていた。しかし、このような“１”データの書込み動作の際、電圧上昇時においてドレイン電極に供給される電圧よりもソース電極に供給される電圧の方が高くなってしまったり、あるいは、電圧降下時においてドレイン電極に印加される電圧とソース電極に印加される電圧との差が大きくなり過ぎてしまう（例えば、1.5V以上の差が生じてしまう）と、メモリセルに対して誤ったデータが書き込まれてしまう可能性が考えられる。
【０００６】
このようなデータ誤書込みを抑制するには、“１”データ書込み動作を開始する際に、メモリセルを構成するMOSトランジスタのドレイン電極及びソース電極に印加される電圧が十分に安定した後に、あるいは、ドレイン電極に印加される電圧の方がソース電極に印加される電圧よりも高くなった後に、ワード線への電圧供給を開始する方法が考えられる。一方、“１”データ書込み動作を終了する際には、ドレイン電極に印加される電圧とソース電極に印加される電圧との差が大きくなる前に、ワード線における電位を下降させる方法が考えられる。
【０００７】
しかし、このような“１”データ書込み動作開始時において、ワード線に対する電圧供給の開始を遅らせると、メモリセルに対して“１”データを書き込むに要する時間が増大してしまう。また、“１”データ書込み動作終了時においては、ワード線における電位下降を早くすると、メモリセルに対するデータの書込みが十分に行われず、結果的にデータの誤書込みが生じる可能性がある。
【０００８】
従って、ROM回路においては、上述のようなメモリセルに対して“１”データを書き込むに要する時間の増大を抑制できる一方で、メモリセルへの“１”データ書込み開始時及び終了時における誤書込みの可能性を効果的に抑制することが要求されていた。
【０００９】
本発明は、上記の課題を解決し、メモリセルに対するデータ書込み時間の増大を抑えながらも、誤書込みについても効果的に抑制することができる半導体記憶回路を提供するものである。
【００１０】
【課題を解決するための手段】
本発明は、交互に配置された複数のセレクト線及びビット線と、セレクト線及びビット線にほぼ直交して配置された複数のワード線と、セレクト線に接続された第１の電極と、ビット線に接続された第２の電極と、ワード線に接続された制御電極を有した、メモリセルを構成する複数のＭＯＳトランジスタと、第１の電極に対して第１の電圧を供給し、セレクト線に接続された第１の電圧供給回路と、第２の電極に対して第１の電圧の変化に追従して変化する第２の電圧を供給し、ビット線及びセレクト線に接続された第２の電圧供給回路とを有する半導体記憶回路を提供することにより、メモリセルに対するデータ書込み動作において、誤書込みを効果的に抑制することできるものである。
【００１１】
【発明の実施の形態】
以下に、本発明における実施の形態を図面を参照しながら説明する。
【００１２】
図１は本発明の第１の実施の形態に係る半導体記憶回路の構成を示した図である。図１に示される本発明のＲＯＭ回路は主に、データを記憶するメモリセルＭＣｍｎ（ｍ、ｎ＝１，２，…）がマトリクス状に配置されたメモリセルアレイ１０と、各メモリセルＭＣｍｎに接続された複数のワード線ＷＬ１〜ＷＬｍと、各ワード線ＷＬ１〜ＷＬｍにほぼ直交するように配置され、かつ各メモリセルＭＣｍｎに接続されたセレクト線ＳＬ１，ＳＬ２，…及びビット線ＢＬ１，ＢＬ２，…と、複数のワード線ＷＬ１〜ＷＬｍのうち１本のワード線を選択する行アドレスデコーダ３００と、ビット線選択信号ＹＢ１，ＹＢ２，…を出力する列アドレスデコーダ４００と、複数のビット線ＢＬ１，ＢＬ２，…のうち１本のビット線をビット線選択信号ＹＢ１，ＹＢ２，…によって選択するマルチプレクサ５００と、このマルチプレクサ５００に接続された第２の電圧供給回路としての書込回路２００と、複数のセレクト線ＳＬ１，ＳＬ２，…に接続された第１の電圧供給回路としてのドレイン電圧供給回路１００とで構成されている。
【００１３】
まず初めに、上述した本発明の第１の実施の形態におけるＲＯＭ回路の各構成について具体的に説明する。メモリセルアレイ１０を構成するマトリクス状に配置された複数のメモリセルＭＣｍｎはそれぞれフローティングゲート電極を有するＭＯＳトランジスタによって構成されており、各々の制御ゲート電極（コントロールゲート電極）はワード線ＷＬ１〜ＷＬｍに接続されている。また、複数のワード線ＷＬ１〜ＷＬｍは、ＮＡＮＤやインバータ等から構成された行アドレスデコーダ３００によってそれらのうちの１本のワード線が選択される。行アドレスデコーダ３００は、第１のプログラム信号ＰＧＭＹＢとほぼ同じ動作波形を示す第２のプログラム信号ＰＧＭＸＢによって制御される。各ＭＯＳトランジスタのドレイン電極は複数のセレクト線ＳＬ１，ＳＬ２，…のうち１本のセレクト線に接続されており、一方、各ＭＯＳトランジスタのソース電極は複数のビット線ＢＬ１，ＢＬ２，…のうち１本のビット線に接続されている。このような複数のメモリセルＭＣｍｎにおいて、“０”データを書き込む場合、つまりフローティングゲート電極に電子を注入する場合は、例えば、ドレイン電極に４．５Ｖの電圧を、ソース電極に０Ｖの電圧をそれぞれ供給することによってドレイン電極とソース電極との間の電位差を４．５Ｖにする。一方、“１”データを書き込む場合、つまり、フローティングゲート電極から電子を消去する場合は、例えば、ドレイン電極に４．５Ｖの電圧を、ソース電極に３Ｖの電圧をそれぞれ供給することによってドレイン電極とソース電極との間の電位差を1.5Vにする。ドレイン電極とソース電極との間の電位差が1.5V以下であれば、メモリセルに対して“１”データが書き込まれる。
【００１４】
セレクト線ＳＬ１，ＳＬ２，…には、それぞれセレクト線選択信号ＹＳ１，ＹＳ２，…によって制御されるセレクト線選択トランジスタ６０１，６０２，…が接続されている。これらのセレクト線選択トランジスタ６０１，６０２，…は、Ｎチャンネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとする。）から構成されている。そして、全てのセレクト線ＳＬ１，ＳＬ２，…には、セレクト線選択トランジスタ６０１，６０２，…を介して第１の電圧供給回路としてのドレイン電圧供給回路１００が接続されている。
【００１５】
ドレイン電圧供給回路１００は、例えば第２の電源電位Ｖｃｃ２（例えば、８Ｖ）と第１の電源電位Ｖｃｃ１（例えば、4V）との間に直列に接続された抵抗Ｒ１及びＲ２と、抵抗Ｒ１及びＲ２の間のノードＮ１００と接地電位Ｖｓｓとの間に接続されたキャパシタＣ及びＮＭＯＳトランジスタ１０１と、第２の電源電位Ｖｃｃ２とドレイン電圧供給回路１００の出力端子ＳＬＴとの間に直列に接続されたＮＭＯＳトランジスタ１０２及び１０３と、出力端子SLTと接地電位Ｖｓｓとの間に接続されたＮＭＯＳトランジスタ１０４から構成されている。ＮＭＯＳトランジスタ１０１及び１０４は共に、そのゲート電極に入力される第１のプログラム信号ＰＧＭＹＢによって制御される。ＮＭＯＳトランジスタ１０２の基板電位は第１の電源電位Ｖｃｃ１となっているので、ＮＭＯＳトランジスタ１０２はダイオードと同様の機能を有する。ＮＭＯＳトランジスタ１０３は、そのゲート電極がＮＭＯＳトランジスタ１０１に接続されており、そのソース電極がドレイン電圧供給回路１００の出力端子ＳＬＴとなっている。また、ドレイン電圧供給回路１００の駆動能力を向上させるために、ＮＭＯＳトランジスタ１０３のサイズは他のＮＭＯＳトランジスタ１０１及び１０２よりも大きくなっている。このような構成を有するドレイン電圧供給回路１０１では、第１のプログラム信号ＰＧＭＹＢが“Ｌ”レベルの時にＮＭＯＳトランジスタ１０１及び１０４が非導通状態となるので、ノードＮ１００に現れる電圧がＮＭＯＳトランジスタ１０３のゲート電極に印加され、出力端子ＳＬＴに所望の出力電圧（例えば、４．５Ｖ）が現れる。一方、第１のプログラム信号ＰＧＭＹＢが“Ｈ”レベルの時には、ＮＭＯＳトランジスタ１０１及び１０４が導通状態となるので、ノードＮ１００における電位が接地電位Ｖｓｓとなり、出力端子ＳＬＴには０Ｖの電圧が出力される。
【００１６】
複数のメモリセルＭＣｍｎの各ソース電極に接続されたビット線ＢＬ１，ＢＬ２，…は、列アドレスデコーダ４００から出力されるビット線選択信号ＹＢ１，ＹＢ２，…を用いてマルチプレクサ５００によってそれらのうちの１本のビット線が選択される。その選択された１本のビット線に対して、第２の電圧供給回路としての書込回路２００によって所望の電圧が供給される。
【００１７】
ここで、第２の電圧供給回路である書込回路２００の構成について説明する。この書込回路２００内にはラッチ回路２０１が含まれており、まず、このラッチ回路２０１の構成について説明する。このラッチ回路２０１は、互いの入力端子が互いの出力端子に接続されたインバータ２１０及び２１１と、インバータ２１１の入力端子（インバータ２１０の出力端子）と接地電位Ｖｓｓとの間に直列に接続されたＮＭＯＳトランジスタ２０６及び２０７と、インバータ２１０の入力端子（インバータ２１１の出力端子）と接地電位Ｖｓｓとの間に接続されたＮＭＯＳトランジスタ２０５とから構成されている。ＮＭＯＳトランジスタ２０５のゲート電極には第１のプログラム信号ＰＧＭＹＢが入力され、メモリセルＭＣｍｎへの“１”データ書込時には、第１のプログラム信号ＰＧＭＹＢが“Ｌ”レベルとなるので、ＮＭＯＳトランジスタ２０５は非導通状態となる。ＮＭＯＳトランジスタ２０６はラッチ回路２０１を選択するためのスイッチ手段であり、そのゲート電極にはラッチ回路選択信号ＬSELが入力され、ラッチ回路２０１が選択される場合、ラッチ回路選択信号ＬSELは“Ｈ”レベルとなる。ＮＭＯＳトランジスタ２０７のゲート電極にはデータ信号ＤＡＴＡが入力される。このデータ信号ＤＡＴＡは、メモリセルＭＣｍｎに対して“１”データを書き込む場合には“Ｌ”レベルとなり、“０”データを書き込む場合には“Ｈ”レベルとなる。ラッチ回路２０１においてラッチされたデータは、ラッチ回路２０１の出力端子であるノードＮ２００に現れる。
【００１８】
次に、書込回路２００内のラッチ回路２０１以外の回路構成について説明する。ノード２００は、ＮＭＯＳトランジスタ２０４のゲート電極と、インバータ２０９を介してＮＭＯＳトランジスタ２０２のゲート電極とに接続されている。ＮＭＯＳトランジスタ２０２のソース電極及びＮＭＯＳトランジスタ２０４のドレイン電極は共に書込回路２０１の出力端子ＢＬＴに接続されている。ＮＭＯＳトランジスタ２０２のドレイン電極とドレイン電圧供給回路１００の出力端子ＳＬＴとの間には、第１のプログラム信号ＰＧＭＹＢによって制御されるＰチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとする。）２０８が接続されている。また、ＮＭＯＳトランジスタ２０４のドレイン電極（書込回路２００の出力端子ＢＬＴ）とドレイン電圧供給回路１００の出力端子ＳＬＴとの間には、リセット信号ＲＳＴによって制御されるＮＭＯＳトランジスタ２０３が接続されている。このリセット信号ＲＳＴは、第１のプログラム信号ＰＧＭＹＢが“Ｌ”レベルから“Ｈ”レベルに変化した直後に、一定期間、“Ｈ”レベルとなる信号である。リセット信号が“Ｈ”レベルとなっている期間は、メモリセルＭＣｍｎへの“１”データの書込みが終了した後にビット線の電位を接地電位Ｖｓｓまで引き下げるのに十分な期間として設定される。
【００１９】
次に、以上のように構成された本発明の第１の実施の形態に係るＲＯＭ回路において、メモリセルに対して“１”データを書き込む場合の動作について図２を参照しながら説明する。
【００２０】
図２は、図１に示されたＲＯＭ回路における動作タイミングチャートである。ここでは、例としてメモリセルＭＣ２２に対する“１”データの書込み動作を説明する。ＭＣ２２に対する“１”データ書込み動作を開始する前において、図２（ａ）及び図２（ｂ）に示すように、第１及び第２のプログラム信号ＰＧＭＹＢ及びＰＧＭＸＢは共に“Ｈ”レベルとなっている。この時、ワード線ＷＬ１〜ＷＬｍはいずれも選択されていない状態であるので、“Ｌ”レベル（ここでは、4V）となっている。また、ドレイン電圧供給回路１００においては、第１のプログラム信号ＰＧＭＹＢが“Ｈ”レベルとなっているので、ＮＭＯＳトランジスタ１０１が導通状態となる。その結果、ノードＮ１００における電位が接地電位Ｖｓｓとなるので、ＮＭＯＳトランジスタ１０３が非導通状態となる。また、この時、“Ｈ”レベルの第１のプログラム信号ＰＧＭＹＢによってＮＭＯＳトランジスタ１０４が導通状態となるので、ドレイン電圧供給回路１００の出力端子ＳＬＴにおける電位は接地電位Ｖｓｓとなる。
【００２１】
一方、書込回路２００においては、第１のプログラム信号ＰＧＭＹＢが“Ｈ”レベルとなっているので、ＮＭＯＳトランジスタ２０５が導通状態となり、ノードＮ２００が接地電位Ｖｓｓとなっている（図２（ｅ）参照）。つまり、ＮＭＯＳトランジスタ２０４のゲート電極の電位が“Ｌ”レベルとなっており、ＮＭＯＳトランジスタ２０４が非導通状態となっている。また、ＰＭＯＳトランジスタ２０８のゲート電極には“Ｈ”レベルが入力され、ＰＭＯＳトランジスタ２０８も非導通状態となる。従って、書込回路２００の出力端子ＢＬＴには出力電位が現れない。
【００２２】
この後、図２（ａ）及び図２（ｂ）に示すように第１及び第２のプログラム信号ＰＧＭＹＢ及びＰＧＭＸＢが“Ｈ”レベルから“Ｌ”レベルに変化し、メモリセルＭＣ２２に対する“１”データの書込み動作が開始される場合のＲＯＭ回路の動作について説明する。
【００２３】
まず、第２のプログラム信号ＰＧＭＸＢが“Ｈ”レベルから“Ｌ”レベルに変化すると、図２（ｆ）に示すように、複数のワード線ＷＬ１〜ＷＬｍのうち行アドレスデコーダ３００によって、メモリセルＭＣ２２のコントロールゲート電極に接続されたワード線ＷＬ２における電位が“Ｌ”レベル（4V）から“Ｈ” レベル（８Ｖ）へと上昇していく。また、メモリセルＭＣ２２のドレイン電極に接続されたセレクト線ＳＬ２においては、“Ｈ”レベルのセレクト線選択信号ＹＳ２がセレクト線選択トランジスタ６０２のゲート電極に入力され、セレクト線選択トランジスタ６０２が導通状態となる。つまり、ドレイン電圧供給回路１００の出力端子ＳＬＴとメモリセルＭＣ２２のドレイン電極とが電気的に接続可能な状態となる。
【００２４】
また、第１のプログラム信号ＰＧＭＹＢが“Ｈ”レベルから“Ｌ”レベルに変化すると、ドレイン電圧供給回路１００においては、ＮＭＯＳトランジスタ１０１及び１０４が非導通状態となり、抵抗Ｒ１及びＲ２によってノードＮ１００に現れた分圧電圧がＮＭＯＳトランジスタ１０３のゲート電極に印加される。すると、ＮＭＯＳトランジスタ１０３が導通状態となり、ドレイン電圧供給回路１００の出力端子ＳＬＴにおける電位が上昇し始める。その結果、図２（ｇ）に示すように、セレクト線ＳＬ２における電位、つまり、“１”データを書き込む対象となっているメモリセルＭＣ２２のドレイン電極における電位が４．５Ｖに向けて上昇を開始する。
【００２５】
一方、メモリセルＭＣ２２のソース電極に接続されたビット線ＢＬ１が、列アドレスデコーダ４００から出力されたビット線選択信号ＹＢ１がマルチプレクサ５００に入力されることによって選択される。つまり、書込回路２００の出力端子ＢＬＴとメモリセルＭＣ２２のソース電極とが電気的に接続可能な状態となる。
【００２６】
ここで、書込回路２００における動作について説明する。書込み動作の開始時において、図２（ｂ）及び図２（ｃ）に示すように第１のプログラム信号ＰＧＭＹＢ及びリセット信号ＲＳＴは “Ｌ”レベルとなるため、ＮＭＯＳトランジスタ２０３及びＮＭＯＳトランジスタ２０５が非導通状態に、ＰＭＯＳトランジスタ２０８が導通状態になる。また、この時、図２（ｄ）に示すように、データ信号ＤＡＴＡは“Ｌ”レベルとなっているので、ＮＭＯＳトランジスタ２０７も非導通状態となる。従って、ラッチ回路２０１におけるインバータ２１０の出力端子及びインバータ２１１の入力端子の電位は“Ｈ”レベル、インバータ２１０の入力端子及びインバータ２１１の出力端子の電位、つまり、ノードＮ２００における電位は“Ｌ”レベルとなる（図２（ｅ）参照）。ノードＮ２００における電位が“Ｌ”レベルの時、ＮＭＯＳトランジスタ２０４は非導通状態になり、一方、インバータ２０９の出力電位が“Ｈ”レベルとなるので、ＮＭＯＳトランジスタ２０２は導通状態となる。すなわち、書込回路２００の出力端子ＢＬＴは、ドレイン電圧供給回路１００の出力端子ＳＬＴとＰＭＯＳトランジスタ２０８及びＮＭＯＳトランジスタ２０２を介して電気的に接続可能な状態となる。
【００２７】
従って、図２（ｇ）に示すように、セレクト線ＳＬ２における電位、つまり、ドレイン電圧供給回路１００の出力端子ＳＬＴにおける電位が上昇すると、書込回路２００の出力端子ＢＬＴにおける電位もその変化に追従して上昇していく。この時、書込回路２００の出力端子ＢＬＴにおける出力電位は、ドレイン電圧供給回路１００の出力端子ＳＬＴにおける出力電位からＰＭＯＳトランジスタ２０８及びＮＭＯＳトランジスタ２０２の閾値電位分だけ差し引いた値、例えば、３Ｖに向けて上昇する。すなわち、メモリセルＭＣ２２のソース電極における電位が３Ｖに向けて上昇し始める。
【００２８】
以上のように、第１のプログラム信号ＰＧＭＹＢが“Ｈ”レベルから“Ｌ”レベルに変化すると、ワード線ＷＬ２が８Ｖに向けて、図２（ｇ）に示すように、セレクト線ＳＬ２（メモリセルＭＣ２２のドレイン電極）における電位が４．５Ｖに向けて、ビット線ＢＬ１（メモリセルＭＣ２２のソース電極）における電位が３Ｖに向けてそれぞれ上昇し始め、メモリセルＭＣ２２に対する“１”データの書込み動作が開始される。この時、上述したようにメモリセルＭＣ２２のソース電極（ビット線ＢＬ１）における電位は、ドレイン電極（セレクト線ＳＬ２）における電位に追従しながら上昇していくので、図２（ｇ）に示すように、メモリセルＭＣ２２に対する“１”データの書込み動作中に、メモリセルＭＣ２２のソース電極における電位がそのドレイン電極における電位よりも大きくなったり、両者の電位の差が大きくなり過ぎることを抑制することができる。その結果、メモリセルＭＣ２２に対する書込み動作に要する時間の増大を抑制しながら、メモリセルＭＣ２２に対する“１”データ書込動作中における誤書込みを効果的に抑制することが可能となる。
【００２９】
次に、図２（ａ）及び図２（ｂ）に示すように第１及び第２のプログラム信号ＰＧＭＹＢ及びＰＧＭＸＢが“Ｌ”レベルから“Ｈ”レベルに変化し、メモリセルＭＣ２２に対する“１”データの書込み動作が終了する場合のＲＯＭ回路の動作について説明する。
【００３０】
まず、第２のプログラム信号ＰＧＭＸＢが“Ｌ”レベルから“Ｈ”レベルに変化すると、図２（ｆ）に示すように、ワード線ＷＬ２における電位が“Ｈ”レベル（８Ｖ）から“Ｌ”レベル（４Ｖ）へと下降し始める。一方で、第１のプログラム信号ＰＧＭＹＢが“Ｌ”レベルから“Ｈ”レベルに変化した時のドレイン電圧供給回路１００及び書込回路２００における動作について以下に説明する。
【００３１】
まず、ドレイン電圧供給回路１００においては、“Ｈ”レベルの第１のプログラム信号ＰＧＭＹＢによってＮＭＯＳトランジスタ１０１が導通状態となり、ＮＭＯＳトランジスタ１０３のゲート電極における電位は接地電位Ｖｓｓとなる。従って、ＮＭＯＳトランジスタ１０３が非導通状態となる。また、第１のプログラム信号ＰＧＭＹＢが“Ｈ”レベルになると、ＮＭＯＳトランジスタ１０４が導通状態になるので、図２（ｇ）に示すように、４．５Ｖの電圧を出力していたドレイン電圧供給回路１００の出力端子ＳＬＴにおける電位が０Ｖ（接地電位Ｖｓｓ）、つまり、“Ｌ”レベルに向けて下降を開始する。
【００３２】
一方、書込回路２００においては、“Ｈ”レベルの第１のプログラム信号ＰＧＭＹＢによって、ＰＭＯＳトランジスタ２０８が非導通状態に、ラッチ回路２０１のＮＭＯＳトランジスタ２０５が導通状態になる。その結果、ラッチ回路２０１の出力端子であるノードＮ２００における電位は図２（ｅ）に示すように“Ｌ”レベルとなり、ＮＭＯＳトランジスタ２０４が非導通状態となる。また、第１のプログラム信号ＰＧＭＹＢが“Ｌ”レベルから“Ｈ”レベルに変化した直後に、図２（ｃ）に示すように、リセット信号ＲＳＴが“Ｌ”レベルから“Ｈ”レベルに変化するので、ＮＭＯＳトランジスタ２０３が導通状態となる。すなわち、書込回路２００の出力端子ＢＬＴは、ドレイン電圧供給回路１００の出力端子ＳＬＴとＮＭＯＳトランジスタ２０３を介して電気的に接続可能な状態となる。その結果、上述したようにドレイン電圧供給回路１００の出力端子ＳＬＴ（メモリセルＭＣ２２のドレイン電極）における電位が“Ｌ”レベルに向けて下降し始めると、図２（ｇ）に示すように、それに追従して書込回路２００の出力端子ＢＬＴ（メモリセルＭＣ２２のソース電極）もＮＭＯＳトランジスタ１０３を介して“Ｌ”レベルに向けて下降し始める。従って、メモリセルＭＣ２２に対する“１”データの書込み動作が終了した後において、メモリセルＭＣ２２のソース電極における電位がそのドレイン電極における電位よりも大きくなったり、両者の電位の差が大きくなり過ぎることを抑制することができる。すなわち、メモリセルMC２２に対する“１”データ書込み動作が終了した後、メモリセルＭＣ２２に対してデータが正しく書き込まれているかどうかを確認するベリファイ動作に移行する際におけるデータの誤書込みを効果的に抑制することが可能となる。
【００３３】
以上に説明したように、本発明の第１の実施の形態における半導体記憶回路によれば、データを書き込む対象となっているメモリセルに接続されたワード線へ電圧を供給を開始すると共に、ドレイン電圧供給回路１００の出力端子ＳＬＴを、書込回路２００の出力端子ＢＬＴに対して、ＰＭＯＳトランジスタ２０８及びＮＭＯＳトランジスタ２０２、あるいはＮＭＯＳトランジスタ２０３を介して電気的に接続させるので、ＲＯＭ回路のメモリセルを構成するＭＯＳトランジスタのソース電極に供給する電圧を、そのドレイン電極に供給する電圧に追従して変化させることができる。その結果、メモリセルに対するデータ書込み動作に関して、データ書込時間の増大を抑制しながら、メモリセルのソース電極に供給される電圧がそのドレイン電極に供給される電圧よりも大きくなることによる、あるいは、両者の電位の差が大きくなり過ぎることによるメモリセルに対するデータの誤書込みを効果的に抑制することができる。
【００３４】
次に、本発明における第２の実施の形態に係る半導体記憶回路について説明する。図３は、第２の実施の形態に係る半導体記憶回路における書込回路７００の構成を示した図である。第２の実施の形態における半導体記憶回路の書込回路７００以外の回路構成は、第１の実施の形態における半導体記憶回路の回路構成と同一であるので、ここでは、主に書込回路７００の構成及び動作について説明する。
【００３５】
まず、第２の実施の形態における書込回路７００の構成について説明する。この書込回路７００内には第１の実施の形態の場合と同様にラッチ回路２０１が含まれており、このラッチ回路の構成は、第１の実施の形態におけるラッチ回路の構成と同一であるので、ここでのラッチ回路２０１の構成に関する説明は省略し、書込回路７００内のラッチ回路２０１以外の回路構成について説明する。
【００３６】
ラッチ回路２０１の出力端子であるＮノード２００は、書込回路７００の出力端子ＢＬＴと接地電位Ｖｓｓとの間に接続されたＮＭＯＳトランジスタ２１５のゲート電極に接続されている。ノードＮ７０１と書込回路７００の出力端子ＢＬＴとの間には、ビット線プルアップ信号ＢＬ−ＰＵＬＬによって制御されるＮＭＯＳトランジスタ２１４が接続されている。このビット線プルアップ信号ＢＬ−ＰＵＬＬは、データ信号ＤＡＴＡが“Ｌ”レベル、かつ第１のプログラム信号ＰＧＭＡＢが“Ｌ”レベルの時に“Ｈ”レベルとなって、ＮＭＯＳトランジスタ２１４を導通状態にする信号である。ノードＮ７０１とドレイン電圧供給回路１００の出力端子ＳＬＴとの間には、リセット信号ＲＳＴによって制御されるＮＭＯＳトランジスタ２１３が接続されている。このリセット信号ＲＳＴは、第１の実施の形態の場合と同様に、第１のプログラム信号ＰＧＭＹＢが“Ｌ”レベルから“Ｈ”レベルに変化した直後に、一定期間、“Ｈ”レベルとなる信号であり、リセット信号が“Ｈ”レベルとなっている期間は、メモリセルＭＣｍｎへの“１”データの書込みが終了した後にビット線の電位を接地電位Ｖｓｓまで引き下げるのに十分な期間として設定される。
【００３７】
また、ドレイン電圧供給回路１００の出力端子ＳＬＴと接地電位Ｖｓｓとの間には、ＰＭＯＳトランジスタ２１６及び２１７、ＮＭＯＳトランジスタ２１８〜２２０が直列に接続されている。ＰＭＯＳトランジスタ２１６のゲート電極は第３のプログラム信号ＰＧＭＡＢが入力され、その基板はドレイン電圧供給回路１００の出力端子ＳＬＴに接続されている。この第３のプログラム信号ＰＧＭＡＢは、図４（ｆ）に示すように、第１のプログラム信号ＰＧＭＹＢが“Ｌ”レベル、あるいはリセット信号ＲＳＴが“Ｈ”レベルの時に“Ｌ”レベルとなる信号である。ＰＭＯＳトランジスタ２１７のゲート電極はノードＮ７０１及び自身のドレイン電極に接続されており、その基板は自身のソース電極に接続されている。ＮＭＯＳトランジスタ２１８のゲート電極には、電源電位Ｖｃｃ１（例えば、４V）と接地電位Ｖｓｓとの間に直列接続された抵抗Ｒ３及びＲ４によって分圧された電圧が印加される。ＮＭＯＳトランジスタ２１９のゲート電極はノードＮ７０１に接続に接続されている。ＮＭＯＳトランジスタ２２０のゲート電極には、第３のプログラム信号ＰＧＭＡＢがインバータ２１２を介して入力される。抵抗Ｒ３と電源電位Vｃｃ１との間にはＰＭＯＳトランジスタ２２１が接続されており、ＰＭＯＳトランジスタ２２１のゲート電極には第３のプログラム信号ＰＧＭＡＢが入力される。
【００３８】
次に、以上のような書込回路を備えた本発明の第２の実施の形態に係るＲＯＭ回路において、例えばメモリセルＭＣ２２に対して“１”データを書き込む場合の動作について、図４を参照しながら、書込回路７００の動作を主として説明する。
【００３９】
図４は、図３に示されたＲＯＭ回路における動作タイミングチャートである。ＭＣ２２に対する“１”データ書込み動作を開始する前においては、図４（ａ）及び図４（ｂ）に示すように、第１及び第２のプログラム信号ＰＧＭＹＢ及びＰＧＭＸＢは共に“Ｈ”レベルとなっており、第１の実施の形態の場合と同様に、ワード線ＷＬ１〜ＷＬｍはいずれも選択されていない状態であり、ドレイン電圧供給回路１００の出力端子ＳＬＴには出力電位は現れない。また、書込回路７００においては、図４（ｇ）に示すようにビット線プルアップ信号ＢＬ−ＰＵＬＬが“Ｌ”レベルとなっているのでＮＭＯＳトランジスタ２１４は非導通状態となっている。また、第１のプログラム信号ＰＧＭＹＢが“Ｈ”レベルとなっているのでＮＭＯＳトランジスタ２０５が非導通状態となっており、それに伴ってノードＮ２００が“Ｌ”レベルとなるので、ＮＭＯＳトランジスタ２１５も非導通状態となる。従って、書込回路７００の出力端子ＢＬＴには出力電位が現れない。
【００４０】
次に、図４（ａ）及び図４（ｂ）に示すように、第１及び第２のプログラム信号ＰＧＭＹＢ及びＰＧＭＸＢが“Ｈ”レベルから“Ｌ”レベルに変化し、メモリセルＭＣ２２に対する“１”データの書込み動作が開始される場合のＲＯＭ回路の動作について説明する。
【００４１】
まず、第２のプログラム信号ＰＧＭＸＢが“Ｈ”レベルから“Ｌ”レベルに変化すると、図４（ｈ）に示すように、第１の実施の形態の場合と同様、メモリセルＭＣ２２のコントロールゲート電極に接続されたワード線ＷＬ２における電位が“Ｌ”レベル（４Ｖ）から“Ｈ” レベル（８Ｖ）へと上昇していき、メモリセルＭＣ２２のドレイン電極に接続されたセレクト線ＳＬ２におけるセレクト線選択トランジスタ６０２が導通状態となる。ここで、第１のプログラム信号ＰＧＭＹＢも“Ｈ”レベルから“Ｌ”レベルに変化するので、第１の実施の形態の場合と同様、図２（ｉ）に示すように、セレクト線ＳＬ２における電位、つまり、“１”データを書き込む対象となっているメモリセルＭＣ２２のドレイン電極における電位が４．５Ｖに向けて上昇を開始する。
【００４２】
一方、メモリセルＭＣ２２のソース電極に接続されたビット線ＢＬ１が、列アドレスデコーダ４００から出力されたビット線選択信号ＹＢ１がマルチプレクサ５００に入力されることによって選択される。つまり、書込回路７００の出力端子ＢＬＴとメモリセルＭＣ２２のソース電極とが電気的に接続可能な状態となる。
【００４３】
ここで、書込回路７００における動作について説明する。書込み動作の開始時において、第４図（ｂ）に示すように、第１のプログラム信号ＰＧＭＹＢが“Ｌ”レベルになると、ＮＭＯＳトランジスタ２０５が非導通状態になる。また、この時、図４（ｄ）に示すように、データ信号ＤＡＴＡは“Ｌ”レベルとなっているので、ＮＭＯＳトランジスタ２０７も非導通状態となる。従って、ラッチ回路２０１におけるインバータ２１０の出力端子及びインバータ２１１の入力端子の電位は“Ｈ”レベル、インバータ２１０の入力端子及びインバータ２１１の出力端子の電位、つまり、ノードＮ２００における電位は図４（ｅ）に示すように“Ｌ”レベルとなる。ノードＮ２００における電位が“Ｌ”レベルの時、ＮＭＯＳトランジスタ２１５は非導通状態となる。
【００４４】
また、この時、図４（ｃ）及び図４（ｆ）に示すように、リセット信号ＲＳＴ及び第３のプログラム信号ＰＧＭＡＢが共に“Ｌ”レベルとなっているため、ＮＭＯＳトランジスタ２１３が非導通状態に、ＮＭＯＳトランジスタ２２０、ＰＭＯＳトランジスタ２１６及び２２１が導通状態となる。ＰＭＯＳトランジスタ２１６及びＮＭＯＳトランジスタ２２０が導通状態になると、ＰＭＯＳトランジスタ２１７のソース電極に対して、ドレイン電圧供給回路１００の出力端子ＳＬＴにおける出力電圧からＰＭＯＳトランジスタ２１６の閾値電圧を引いた分の電圧が印加され、一方、ＮＭＯＳトランジスタ２１９のソース電極における電位は接地電位Ｖｓｓとなる。また、ＰＭＯＳトランジスタ２２１が導通状態になると、ノードＮ７０２において抵抗Ｒ３及びＲ４によって分圧された電圧が現れ、この電圧がＮＭＯＳトランジスタ２１８のゲート電極に印加される。
【００４５】
これらの結果、ＰＭＯＳトランジスタ２１７とＮＭＯＳトランジスタ２１８及び２１９が導通状態となり、ノードＮ７０１において所望の電圧、つまり、メモリセルＭＣ２２に“１”データを書き込むために必要な電圧（例えば、３Ｖ）が現れる。この電圧は、ドレイン電圧供給回路１００の出力端子ＳＬＴにおける出力電圧からＰＭＯＳトランジスタ２１７の閾値電圧を引いた分の電圧以下であり、また、ＮＭＯＳトランジスタ２１８〜２２０、抵抗Ｒ１及びＲ２によって制御される電圧でもある。そして、前述したように、メモリセルに対して“１”データを書き込む場合には、データ信号ＤＡＴＡが“Ｌ”レベルに、第３のプログラム信号ＰＧＭＡＢが“Ｌ”レベルになるので、ビット線プルアップ信号ＢＬ−ＰＵＬＬが“Ｈ”レベルとなり、ＮＭＯＳトランジスタ２１４が導通状態となる。その結果、前述したようなメモリセルＭＣ２２に“１”データを書き込むために必要な電圧（３Ｖ）が、書込回路７００の出力端子ＢＬＴに現れる。すなわち、図４（ｉ）に示すように、セレクト線ＳＬ２における電位、つまり、ドレイン電圧供給回路１００の出力端子ＳＬＴにおける電位が上昇すると、書込回路７００の出力端子ＢＬＴにおける電位もその変化に追従して上昇していく。よって、メモリセルＭＣ２２のソース電極における電位が３Ｖに向けて上昇し始める。
【００４６】
以上のように、第１のプログラム信号ＰＧＭＹＢが“Ｈ”レベルから“Ｌ”レベルに変化すると、図４（ｈ）に示すようにワード線ＷＬ２が８Ｖに向けて、図４（ｉ）に示すようにセレクト線ＳＬ２（メモリセルＭＣ２２のドレイン電極）における電位が４．５Ｖに向けて、ビット線ＢＬ１（メモリセルＭＣ２２のソース電極）における電位が３Ｖに向けてそれぞれ上昇し始め、メモリセルＭＣ２２に対する“１”データの書込み動作が開始される。この時、上述したようにメモリセルＭＣ２２のソース電極（ビット線ＢＬ１）における電位は、ドレイン電極（セレクト線ＳＬ２）における電位に追従しながら上昇していくので、図２（ｉ）に示すように、メモリセルＭＣ２２に対する“１”データの書込み動作中に、メモリセルＭＣ２２のソース電極における電位がそのドレイン電極における電位よりも大きくなったり、両者の電位の差が大きくなり過ぎることを抑制することができる。その結果、メモリセルＭＣ２２に対する書込み動作に要する時間の増大を抑制しながら、メモリセルＭＣ２２に対する“１”データ書込動作中における誤書込みを効果的に抑制することが可能となる。
【００４７】
次に、図４（ａ）及び図４（ｂ）に示すように、第１及び第２のプログラム信号ＰＧＭＹＢ及びＰＧＭＸＢが“Ｌ”レベルから“Ｈ”レベルに変化し、メモリセルＭＣ２２に対する“１”データの書込み動作が終了する場合のＲＯＭ回路の動作について説明する。
【００４８】
まず、第２のプログラム信号ＰＧＭＸＢが“Ｌ”レベルから“Ｈ”レベルに変化すると、図２（ｈ）に示すように、ワード線ＷＬ２における電位が“Ｈ”レベル（８Ｖ）から“Ｌ”レベル（４Ｖ）へと下降し始める。一方で、第１のプログラム信号ＰＧＭＹＢが“Ｌ”レベルから“Ｈ”レベルに変化した時のドレイン電圧供給回路１００及び書込回路７００における動作について以下に説明する。
【００４９】
ドレイン電圧供給回路１００においては、“Ｈ”レベルの第１のプログラム信号ＰＧＭＹＢによってＮＭＯＳトランジスタ１０１が導通状態となる。それに伴い、ＮＭＯＳトランジスタ１０３のゲート電極が接地電位Ｖｓｓとなり、ＮＭＯＳトランジスタ１０３が非導通状態となる。また、この時、“Ｈ”レベルの第１のプログラム信号ＰＧＭＹＢによってＮＭＯＳトランジスタ１０４が導通状態となるので、図２（ｉ）に示すように、４  ５Ｖの電圧を出力していたドレイン電圧供給回路１００の出力端子ＳＬＴにおける電位が０Ｖ（接地電位Ｖｓｓ）、つまり、“Ｌ”レベル（０Ｖ）に向けて下降を開始する。
【００５０】
一方、書込回路７００においては、“Ｈ”レベルの第１のプログラム信号ＰＧＭＹＢによってラッチ回路２０１のＮＭＯＳトランジスタ２０５が導通状態になり、ラッチ回路２０１の出力端子であるノードＮ２００における電位は“Ｌ”レベルとなるが、これによってＮＭＯＳトランジスタ２１５は非導通状態となるので、ＮＭＯＳトランジスタ２１５を介して書込回路７００の出力端子ＢＬＴが接地電位Ｖｓｓとはならない。しかし、この時、図４（ｃ）に示すように、リセット信号ＲＳＴは“Ｈ”レベルとなっているので、ＮＭＯＳトランジスタ２１３が導通状態となる。また、ビット線プルアップ信号ＢＬ−ＰＵＬＬが図４（ｇ）に示すように“Ｈ”レベルとなっているので、ＮＭＯＳトランジスタ２１４も導通状態となる。すなわち、ドレイン電圧供給回路１００の出力端子ＳＬＴが、書込回路７００の出力端子ＢＬＴと電気的に接続可能な状態となる。従って、上述したようにドレイン電圧供給回路１００の出力端子ＳＬＴ（メモリセルＭＣ２２のドレイン電極）における電位が“Ｌ”レベルに向けて下降し始めると、図２（ｉ）に示すように、それに追従して書込回路７００の出力端子ＢＬＴ（メモリセルＭＣ２２のソース電極）も“Ｌ”レベルに向けて下降し始める。
【００５１】
従って、メモリセルＭＣ２２に対する“１”データの書込み動作が終了した後において、メモリセルＭＣ２２のソース電極における電位がそのドレイン電極における電位よりも大きくなったり、両者の電位の差が大きくなり過ぎることを抑制することができる。その結果、メモリセルMC２２に対する“１”データ書込み動作が終了した後、つまり、メモリセルＭＣ２２に対してデータが正しく書き込まれているかどうかを確認するベリファイ動作に移行する際におけるデータの誤書込みを効果的に抑制することが可能となる。
【００５２】
以上に説明したように、本発明の第２の実施の形態における半導体記憶回路によれば、データを書き込む対象となっているメモリセルに接続されたワード線へ電圧を供給を開始すると共に、ドレイン電圧供給回路１００の出力端子ＳＬＴを、書込回路７００の出力端子ＢＬＴに対して、ＰＭＯＳトランジスタ２１６及び２１７、あるいはＮＭＯＳトランジスタ２１３を介して電気的に接続させるので、ＲＯＭ回路のメモリセルを構成するＭＯＳトランジスタのソース電極に供給する電圧を、そのドレイン電極に供給する電圧に追従して変化させることができる。その結果、メモリセルに対するデータ書込み動作に関して、データ書込時間の増大を抑制しながら、メモリセルのソース電極に供給される電圧がそのドレイン電極に供給される電圧よりも大きくなることによる、あるいは、両者の電位の差が大きくなり過ぎることによるメモリセルに対するデータの誤書込みを効果的に抑制することができる。
【００５３】
【発明の効果】
本発明における半導体集積回路装置によれば、ＲＯＭ回路内のメモリセルへのデータ書込み動作を行う際に、データを書き込む対象となっているメモリセルに接続されたワード線に対して所定電圧の供給を開始すると共に、メモリセルを構成するＭＯＳトランジスタの第１の電極に対して第１の電圧を供給し、かつＭＯＳトランジスタの第２の電極に対しては第１の電圧の変化に追従して変化する第２の電圧を供給するので、メモリセルの第２の電極に供給される第２の電圧が第１の電極に供給される第１の電圧よりも大きくなること、あるいは、両者の電圧の差が大きくなり過ぎることを抑制することができる。その結果、メモリセルに対するデータ書込み動作において、データ書込み動作に要する時間の増大を抑制しながら、データ誤書込みを効果的に抑制することできる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶回路の構成を示す図である。
【図２】本発明の第１の実施の形態に係る半導体記憶回路におけるタイミングチャートである。
【図３】本発明の第２の実施の形態に係る半導体記憶回路における書込回路の構成を示す図である。
【図４】本発明の第２の実施の形態に係る半導体記憶回路におけるタイミングチャートである。
【符号の説明】
１０：メモリセルアレイ
１００：ドレイン電圧供給回路
１０１〜１０４，２０２〜２０７，２１３〜２１５，２１８〜２２０：ＮＭＯＳトランジスタ
２００，７００：書込回路
２０１：ラッチ回路
２０８，２１６，２１７，２２１：ＰＭＯＳトランジスタ
２０９〜２１２：インバータ
３００：行アドレスデコーダ
４００：列アドレスデコーダ
５００：マルチプレクサ
６０１，６０２，…：セレクト線選択トランジスタ（ＮＭＯＳトランジスタ）
ＰＧＭＹＢ：第１のプログラム信号
ＰＧＭＸＢ：第２のプログラム信号
ＰＧＭＡＢ：第３のプログラム信号
ＲＳＴ：リセット信号
ＤＡＴＡ：データ信号
【図１】
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【図２】
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【図３】
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【図４】
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