(57)【特許請求の範囲】
【請求項１】
ＳＣＦＬ回路の論理レベルをレベルシフトしてＤＣＦＬ回路の論理レベルに変換する回路において、
それぞれスイッチングＦＥＴと負荷抵抗とからなる２つの直列回路と、それぞれ抵抗と容量とからなる２つの並列回路と、上記２つの直列回路の，上記スイッチングＦＥＴと上記負荷抵抗との接続点に接続された２つの入出力ノードとを有し、該２つの入出力ノードと上記２つの直列回路のスイッチングＦＥＴのゲートとを上記２つの並列回路により交差接続してなるＤＣＦＬ型のフリップフロップ回路と、
それぞれＦＥＴとダイオードとを有し、ＳＣＦＬ回路の相補出力にその入力が接続され出力が２つの上記負荷抵抗の，上記スイッチングＦＥＴと接続していない側の一端に接続された２つのソースフォロワ回路と、
上記フリップフロップ回路の２つの入出力ノードにその入力が接続され、その少なくとも一方の出力に次段のＤＣＦＬ回路が接続される２つのＤＣＦＬ回路とを備えたことを特徴とするレベルシフト回路。
【請求項２】
請求項１記載のレベルシフト回路において、
上記２つの並列回路から各容量を取り除いたことを特徴とするレベルシフト回路。
【請求項３】
請求項１記載のレベルシフト回路において、
上記２つの直列回路から各負荷抵抗を取り除いたことを特徴とするレベルシフト回路。
【請求項４】
請求項１記載のレベルシフト回路において、
上記２つのソースフォロワ回路から各ダイオードを取り除いたことを特徴とするレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、レベルシフト回路に関するものであり、特に、ＧａＡｓディジタル回路等に用いられ、ＳＣＦＬレベルをシフトしてＤＣＦＬレベルに変換するものに関する。
【０００２】
【従来の技術】
ＧａＡｓディジタル回路は、光通信システムの送受信部や高速のＩＣテスタ等に用いられている。このＧａＡｓディジタル回路の基本構成には、大きく分けて図７に示すＳＣＦＬ(Source-Coupled FET Logic ：ソース結合型ＦＥＴ論理) や図８に示すＤＣＦＬ(Direct-Coupled FET Logic ：直接結合型ＦＥＴ論理) があり、ＳＣＦＬ回路は高速動作を要求する回路に、ＤＣＦＬ回路は低消費電力動作及び高集積化を重視する回路に主として用いられる。
【０００３】
図７のＳＣＦＬにおいて、Ｅ１〜Ｅ４はＥ−ＦＥＴ (Enhancement mode FET) を、Ｄ１〜Ｄ３はＤ−ＦＥＴ(Deplation mode FET)を示し、Ｒ１〜Ｒ５は抵抗、Ｄd11 ，Ｄd21 はダイオード、ＩＮ，／ＩＮは入力信号端子、ＯＵＴ，／ＯＵＴは出力信号端子、Ｖssは電源電圧端子を示す。
【０００４】
そしてそのＥ−ＦＥＴ  Ｅ１，Ｅ２はゲートに入力信号端子ＩＮ、／ＩＮが接続されており、ドレインが抵抗Ｒ１，Ｒ２を介してグランドに接続されるとともに、ソースが共通に接続されている。そして、その共通ソースがＤ−ＦＥＴ  Ｄ１および抵抗Ｒ３を介して電源電圧端子Ｖssに接続されている。また、Ｄ−ＦＥＴ  Ｄ１のゲートには電源電圧端子Ｖssが接続されている。
【０００５】
Ｅ−ＦＥＴ  Ｅ３はゲートがＥ−ＦＥＴ  Ｅ１と抵抗Ｒ１との接続点に接続されており、ドレインがグランドに接続されるとともに、ソースがダイオードＤd11 ，Ｄ−ＦＥＴ  Ｄ２および抵抗Ｒ４を介して電源電圧端子Ｖssに接続されている。Ｅ−ＦＥＴ  Ｅ４はゲートがＥ−ＦＥＴ  Ｅ２と抵抗Ｒ２との接続点に接続されており、ドレインがグランドに接続されるとともに、ソースがダイオードＤd21 ，Ｄ−ＦＥＴ  Ｄ３および抵抗Ｒ５を介して電源電圧端子Ｖssに接続されている。また、ダイオードＤd11 ，Ｄd21 とＤ−ＦＥＴ  Ｄ２，Ｄ−ＦＥＴ  Ｄ３との共通接続点には出力信号端子ＯＵＴ，／ＯＵＴが接続されており、Ｄ−ＦＥＴ  Ｄ２，Ｄ３のゲートには電源電圧端子Ｖssが接続されている。
【０００６】
次に動作について説明する。入力信号端子ＩＮ，／ＩＮには相補形式で信号が入力され、差動増幅器を構成するＥ−ＦＥＴ  Ｅ１，Ｅ２はこの入力信号に応じてその一方がオンし、他方がオフして、Ｄ−ＦＥＴ  Ｄ１および抵抗Ｒ３からなる電流源により吸い込まれるべき電流が、Ｅ−ＦＥＴ  Ｅ１，Ｅ２のいずれかに流れるように電流経路を切り換える。
【０００７】
これにより抵抗Ｒ１，Ｒ２はそのいずれかの電流が流れた側に電圧降下を生じ、ソースフォロワを構成するＥ−ＦＥＴ  Ｅ３，Ｅ４はその電圧降下を生じた側が“Ｌ”レベルとなり、他方が“Ｈ”レベルとなる。その結果、出力信号端子ＯＵＴ，／ＯＵＴは入力信号端子ＩＮ，／ＩＮの入力信号とは逆相の信号を相補形式で出力する。
【０００８】
また図８のＤＣＦＬにおいて、ＥはＥ−ＦＥＴ、ＤはＤ−ＦＥＴ、ＩＮは入力信号端子、ＯＵＴは出力信号端子、Ｖddは電源電圧端子を示す。
【０００９】
そしてＥ−ＦＥＴ  Ｅはゲートに入力信号端子ＩＮが接続されており、ソースが接地されている。また、Ｄ−ＦＥＴ  Ｄはドレインが電源電圧端子Ｖddに接続されるとともに、ゲートおよびソースがともにＥ−ＦＥＴ  Ｅのドレインおよび出力信号端子ＯＵＴに接続されている。
【００１０】
次に動作について説明する。入力信号端子ＩＮに“Ｈ”の信号が入力されたとすると、Ｅ−ＦＥＴ  Ｅがオンする。これにより、出力信号端子ＯＵＴとグランドとの間が導通するため、出力信号端子ＯＵＴは“Ｌ”レベルとなる。
【００１１】
逆に入力信号端子ＩＮに“Ｌ”の信号が入力されたとすると、Ｅ−ＦＥＴ  Ｅがオフする。これにより、出力信号端子ＯＵＴにはＤ−ＦＥＴ  Ｄを介して電流が流れ込み、このため、出力信号端子ＯＵＴは“Ｈ”レベルとなる。
【００１２】
このように、ＳＣＦＬ回路とＤＣＦＬ回路はいずれも入力の論理レベルを反転して出力するものであるが、ＳＣＦＬ回路は動作が高速である反面、常時電流が流れるため、消費電力が大きいという欠点があり、一方、ＤＣＦＬ回路は消費電力や集積度の点では有利であるが、高速動作には適さないものであり、互いに得失が逆になるものである。
【００１３】
このため、高速動作が可能でかつ低消費電力のＧａＡｓディジタル回路を実現しようとすれば、高速動作が要求される部分をＳＣＦＬ回路で構成し、低消費電力が要求される部分をＤＣＦＬ回路で構成することとなるが、その際、混在させたＳＣＦＬ回路とＤＣＦＬ回路との間で信号のやりとりを行うために、ＳＣＦＬ回路とＤＣＦＬ回路とを接続する必要がある。
【００１４】
しかしながら、このＳＣＦＬ回路とＤＣＦＬ回路とを接続するためには、その論理レベル (“Ｈ" レベルと“Ｌ" レベル) を正確にＳＣＦＬレベル (０Ｖ、−１Ｖ) ( または（Ｖdd、Ｖdd−１Ｖ））からＤＣＦＬレベル（０．６Ｖ、０Ｖ) ( または (Ｖss＋０．６Ｖ、Ｖss) ）に変換する必要がある。ここに、Ｖddは正の電源電圧（例えば＋２Ｖ、＋５．２Ｖ）を、またＶssは負の電源電圧（例えば−２Ｖ、−５．２Ｖ）を示し、Ｖddとして正の電源電圧を用いるときは、Ｖssはこれを０Ｖとする。また、Ｖssとして負の電源電圧を用いるときは、Ｖddはこれを０Ｖとする。
【００１５】
図９は、このようなＳＣＦＬレベルをＤＣＦＬレベルに変換するレベルシフト回路の従来例である。図９において、Ｅ１〜Ｅ３，Ｅ５，Ｅ６はＥ−ＦＥＴ、Ｄ１，Ｄ２，Ｄ４，Ｄ５はＤ−ＦＥＴを示し、Ｒ１〜Ｒ３は抵抗、Ｄd11 〜Ｄd13 はダイオード、ＩＮ，／ＩＮは入力信号端子、ＯＵＴは次段へのＤＣＦＬレベル出力信号端子、Ｖssは電源電圧端子であり、本従来例では-3Ｖくらいを想定している。Ｖ１はレベルシフトからＤＣＦＬ回路への入力電圧を示す。
【００１６】
そしてそのＥ−ＦＥＴ  Ｅ１，Ｅ２にはゲートに入力信号端子ＩＮ，／ＩＮが接続されており、ドレインが抵抗Ｒ１，Ｒ２を介してグランドに接続されるとともに、ソースが共通に接続されている。そして、その共通ソースがＤ−ＦＥＴ  Ｄ１および抵抗Ｒ３を介して電源電圧端子Ｖssに接続されている。また、Ｄ−ＦＥＴ  Ｄ１のゲートには電源電圧端子Ｖssが接続されている。そして、これらのＥ−ＦＥＴ  Ｅ１，Ｅ２、Ｄ−ＦＥＴ  Ｄ１および抵抗Ｒ１，Ｒ２，Ｒ３によりＳＣＦＬ回路部２００ａが構成されている。
【００１７】
また、Ｅ−ＦＥＴ  Ｅ３はゲートがＥ−ＦＥＴ  Ｅ１と抵抗Ｒ１との接続点に接続されており、ドレインがグランドに接続されるとともに、ソースがダイオードＤd11 〜Ｄd13 ，Ｄ−ＦＥＴ  Ｄ２を介して電源電圧端子Ｖssに接続されている。また、Ｄ−ＦＥＴ  Ｄ２のゲートには電源電圧端子Ｖssが接続されている。そして、これらのＥ−ＦＥＴ  Ｅ３、ダイオードＤd11 〜Ｄd13 およびＤ−ＦＥＴ  Ｄ２によりレベルシフタ回路部１００ａが構成されている。
【００１８】
さらに、Ｅ−ＦＥＴ  Ｅ５はゲートがダイオードＤd13 とＤ−ＦＥＴ  Ｄ２との接続点に接続されており、ソースが電源電圧端子Ｖssに接続されている。Ｄ−ＦＥＴ  Ｄ４はゲートとドレインがＥ−ＦＥＴ  Ｅ５のドレインに接続されており、ドレインがグランドに接続されている。Ｅ−ＦＥＴ  Ｅ６はゲートがＤ−ＦＥＴ  Ｄ４とＥ−ＦＥＴ  Ｅ５との接続点に接続されており、ソースが電源電圧端子Ｖssに接続されている。Ｄ−ＦＥＴ  Ｄ５はゲートとソースがＥ−ＦＥＴ  Ｅ６のドレインに接続されており、ドレインがグランドに接続されている。そして、これらのＤ−ＦＥＴ  Ｄ４、Ｅ−ＦＥＴ  Ｅ５、Ｄ−ＦＥＴ  Ｄ５、Ｅ−ＦＥＴ  Ｅ６によりＤＣＦＬ回路部３００ａが構成されており、このＥ−ＦＥＴ  Ｅ６のドレインとＤ−ＦＥＴ  Ｄ５のゲートとソースとの接続点が出力信号端子ＯＵＴとなり、次段のＤＣＦＬ回路に信号が出力される。
【００１９】
次に動作について説明する。ここでは、Ｖss＝−３Ｖの場合を例にとって説明する。ＳＣＦＬ回路部２００ａの入力信号端子ＩＮ、／ＩＮに入力された、ＳＣＦＬレベルでかつ相補形式の入力信号に応じてＥ−ＦＥＴ  Ｅ１，Ｅ２はその一方がオン，他方がオフする。例えば、入力信号端子ＩＮ，／ＩＮに約−１．４Ｖ，約−０．８Ｖ、すなわち、“Ｌ”，“Ｈ”のレベルの信号が入力されたとすると、これによりＥ−ＦＥＴ  Ｅ１，Ｅ２はオフ，オンとなり、抵抗Ｒ１には電圧降下が生じない。このためレベルシフタ回路部１００ａのＥ−ＦＥＴ  Ｅ３のソース電位は“Ｈ”となり、ダイオードＤd11 〜Ｄd13 によって、ダイオード３個分に相当する順方向電圧（ダイオード１個につき約０．６Ｖ）とこのときのＥ−ＦＥＴ  Ｅ３のゲート・ソース間電圧（例えば約０．６Ｖ）を合わせた合計約２．４Ｖの電圧降下が生じる。
【００２０】
この電圧降下によって、ＤＣＦＬ回路部３００ａの入力電圧Ｖ１は約−２．４Ｖ、すなわちＤＣＦＬレベルの“Ｈ”に変換され、これにより、Ｅ−ＦＥＴ  Ｅ５がオンするため、“Ｌ”レベルがＥ−ＦＥＴ  Ｅ６のゲートに入力され、Ｅ−ＦＥＴ  Ｅ６がオフするため、出力端子ＯＵＴからはＤＣＦＬレベルの“Ｈ”が出力される。
【００２１】
逆に、ＳＣＦＬ回路部２００ａの入力信号端子ＩＮ，／ＩＮに“Ｈ”，“Ｌ”のレベルの信号が入力されたとすると、これによりＥ−ＦＥＴ  Ｅ１，Ｅ２はオン，オフとなり、抵抗Ｒ１には電圧降下が生じる。このためレベルシフタ回路部１００ａのＥ−ＦＥＴ  Ｅ３のソース電位は“Ｌ”となり、ＤＣＦＬ回路部３００ａの入力電圧Ｖ１は約−３．０Ｖ、すなわちＤＣＦＬレベルの“Ｌ”に変換され、これにより、Ｅ−ＦＥＴ  Ｅ５がオフするため、“Ｈ”レベルがＥ−ＦＥＴＥ６のゲートに入力され、Ｅ−ＦＥＴ  Ｅ６がオンするため、出力端子ＯＵＴからはＤＣＦＬレベルの“Ｌ”が出力される。
【００２２】
このように、本従来例の回路では、ＳＣＦＬレベルをＤＣＦＬレベルに変換するために、レベルシフタ回路部のダイオードＤd1〜Ｄd3により約１．８Ｖ（＝０．６Ｖ×３）のＤＣレベルシフト量を得ており、個々のダイオードの順方向電圧がほぼ決まっているために、回路定数の設定、さらには回路設計を容易に行うことができる。
【００２３】
しかしながら、この従来のレベルシフト回路では、ＳＣＦＬ回路部ではグランドが電位の基準となるのに対し、ＤＣＦＬ回路部では電源電圧Ｖssが電位の基準となるため、電源電圧Ｖssが変動するとＳＣＦＬ回路部側とＤＣＦＬ回路部側とでは基準電位の変動が互いに逆方向になるため、ＤＣＦＬ回路への入力電圧Ｖ１の“Ｈ" および“Ｌ" レベルが電源電圧Ｖssの変化に応じて増減してしまう。図２の“従来例" の線はこの様子を表している。従って、約０．６Ｖ以上の電源電圧変動が生じた場合、例えば、この図２に示すように、電源電圧Ｖssが−３．２Ｖから−２．７Ｖにわたって変動したような場合、レベルシフト回路が正常に動作できなくなる、という問題点があった。
【００２４】
【発明が解決しようとする課題】
以上説明したように、従来のＳＣＦＬ−ＤＣＦＬレベルシフト回路は、電源電圧変動に対する動作範囲が約０．６Ｖと狭いものしか得られていなかったが、一般に、電源電圧変動の保証範囲は、中心電圧に対して±５％あるいは±１０％と定められており、携帯電話機のように、電源電圧変動範囲が広いバッテリ駆動機器にこれを適用するのは不向きであるという問題点があった。
【００２５】
この発明は、上記のような従来のものの問題点を解決するためになされたもので、電源電圧の変動が広範囲にわたっても正常に動作でき、しかも広い温度範囲に対して動作を保証できるレベルシフト回路を得ることを目的とする。
【００２８】
【課題を解決するための手段】
この発明の請求項１のレベルシフト回路は、ＳＣＦＬ回路の論理レベルをレベルシフトしてＤＣＦＬ回路の論理レベルに変換する回路において、それぞれスイッチングＦＥＴと負荷抵抗とからなる２つの直列回路と、それぞれ抵抗と容量とからなる２つの並列回路と、上記２つの直列回路の，上記スイッチングＦＥＴと上記負荷抵抗との接続点に接続された２つの入出力ノードとを有し、該２つの入出力ノードと上記２つの直列回路のスイッチングＦＥＴのゲートとを上記２つの並列回路により交差接続してなるＤＣＦＬ型のフリップフロップ回路と、それぞれＦＥＴとダイオードとを有し、ＳＣＦＬ回路の相補出力にその入力が接続され出力が２つの上記負荷抵抗の，上記スイッチングＦＥＴと接続していない側の一端に接続された２つのソースフォロワ回路と、上記フリップフロップ回路の２つの入出力ノードにその入力が接続され、その少なくとも一方の出力に次段のＤＣＦＬ回路が接続される２つのＤＣＦＬ回路とを備えるようにしたものである。
【００２９】
また、この発明の請求項２のレベルシフト回路は、請求項１のレベルシフト回路において、上記２つの並列回路から各容量を取り除くようにしたものである。
【００３０】
また、この発明の請求項３のレベルシフト回路は、請求項１のレベルシフト回路において、上記２つの直列回路から各負荷抵抗を取り除くようにしたものである。
【００３１】
さらに、この発明の請求項４のレベルシフト回路は、請求項１のレベルシフト回路において、上記２つのソースフォロワ回路から各ダイオードを取り除くようにしたものである。
【００３２】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１にかかるレベルシフト回路の構成図である。図１において、Ｅ１，Ｅ２，Ｅ５，Ｅ６，Ｅ１１，Ｅ１２，Ｅ１５，Ｅ１６，Ｅ２１，Ｅ２２はＥ−ＦＥＴ、Ｄ１，Ｄ４，Ｄ５，Ｄ１４，Ｄ１５はＤ−ＦＥＴ、Ｒ１〜Ｒ３，Ｒa1，Ｒa2，Ｒs1，Ｒs2，Ｒc1，Ｒc2は抵抗、Ｄd1，Ｄd2はダイオード、Ｃc1，Ｃc2は容量、ＩＮ，／ＩＮは入力信号端子、ＯＵＴ，／ＯＵＴは次段へのＤＣＦＬレベル出力信号端子、Ｖssは電源電圧端子であり、本実施の形態１の例では−３Ｖくらいを想定している。また、Ｖ２，Ｖ３はＤＣＦＬ回路への入力電圧を示す。
【００３３】
そしてＳＣＦＬ回路部２００のＥ−ＦＥＴ  Ｅ１，Ｅ２にはゲートに入力信号端子ＩＮ，／ＩＮが接続されており、ドレインが抵抗Ｒ１，Ｒ２を介してグランドに接続されるとともに、ソースが共通に接続されている。そして、その共通ソースがＤ−ＦＥＴ  Ｄ１および抵抗Ｒ３を介して電源電圧端子Ｖssに接続されている。また、Ｄ−ＦＥＴ  Ｄ１のゲートには電源電圧端子Ｖssが接続されている。
【００３４】
また、ソースフォロワ回路２０ａおよび２０ｂはそれぞれ上述のＥ−ＦＥＴ  Ｅ１１，ダイオードＤd1およびＥ−ＦＥＴ  Ｅ２１，ダイオードＤd2から構成されている。
【００３５】
また、レベルシフタ回路部１００のＥ−ＦＥＴ  Ｅ１１はゲートがＥ−ＦＥＴＥ１と抵抗Ｒ１との接続点に接続されており、ドレインがグランドに接続されるとともに、ソースがダイオードＤd1，負荷抵抗Ｒa1，Ｅ−ＦＥＴ（スイッチングＦＥＴ）Ｅ１２，抵抗Ｒs1を介して電源電圧端子Ｖssに接続されている。また、Ｅ−ＦＥＴ  Ｅ２１はゲートがＥ−ＦＥＴ  Ｅ２と抵抗Ｒ２との接続点に接続されており、ドレインがグランドに接続されるとともに、ソースがダイオードＤd2，負荷抵抗Ｒa2，Ｅ−ＦＥＴ（スイッチングＦＥＴ）Ｅ２２，抵抗Ｒs2を介して電源電圧端子Ｖssに接続されている。さらに、Ｅ−ＦＥＴ  Ｅ１２のゲートは抵抗Ｒc2と容量Ｃc2からなる並列回路１０ｄを介してＥ−ＦＥＴ  Ｅ２２と抵抗Ｒa2との接続点（入出力ノード）ｂに接続され、Ｅ−ＦＥＴ  Ｅ２２のゲートは抵抗Ｒc1と容量Ｃc1からなる並列回路１０ｃを介してＥ−ＦＥＴ  Ｅ１２のドレインと抵抗Ｒa1との接続点（入出力ノード）ａに接続されている。なお、一点鎖線枠内はこのレベルシフタ回路部１００に設けられ、上記ソースフォロワ回路２０ａ，２０ｂによってＤＣＦＬレベルとなった信号のハイ，ロウを検知し、その検知結果と論理レベルが等しい信号を出力するハイ，ロウ検知回路としてのＤＣＦＬ型フリップフロップ回路１０であり、上述の負荷抵抗Ｒa1，スイッチングＦＥＴ  Ｅ１２からなる直列回路１０ａ、負荷抵抗Ｒa2，スイッチングＦＥＴ  Ｅ２２からなる直列回路１０ｂ、並列回路１０ｃ，１０ｄ、および抵抗Ｒs1，Ｒa2から構成されている。
【００３６】
さらに、ＤＣＦＬ回路部３００のＥ−ＦＥＴ  Ｅ５はゲートがＥ−ＦＥＴ  Ｅ１２と抵抗Ｒa1との接続点に接続され、ソースが電源電圧端子Ｖssに接続されている。また、Ｄ−ＦＥＴ  Ｄ４はドレインがグランドに接続され、ソースおよびゲートがＥ−ＦＥＴ  Ｅ５のドレインに接続されている。Ｅ−ＦＥＴ  Ｅ６はゲートがＤ−ＦＥＴ  Ｄ４とＥ−ＦＥＴ  Ｅ５との接続点に接続され、ソースが電源電圧端子Ｖssに接続されている。Ｄ−ＦＥＴ  Ｄ５はドレインがグランドに接続され、ソースおよびゲートがＥ−ＦＥＴ  Ｅ６のドレインに接続されている。
【００３７】
また、ＤＣＦＬ回路部４００のＥ−ＦＥＴ  Ｅ１５はゲートがＥ−ＦＥＴ  Ｅ２２と抵抗Ｒa2との接続点に接続され、ソースが電源電圧端子Ｖssに接続されている。また、Ｄ−ＦＥＴ  Ｄ１４はドレインがグランドに接続され、ソースおよびゲートがＥ−ＦＥＴ  Ｅ１５のドレインに接続されている。Ｅ−ＦＥＴ  Ｅ１６はゲートがＤ−ＦＥＴ  Ｄ１４とＥ−ＦＥＴ  Ｅ１５との接続点に接続され、ソースが電源電圧端子Ｖssに接続されている。Ｄ−ＦＥＴ  Ｄ１５はドレインがグランドに接続され、ソースおよびゲートがＥ−ＦＥＴ  Ｅ１６のドレインに接続されている。
【００３８】
次に動作について説明する。ＳＣＦＬ回路部２００の入力信号端子ＩＮ、／ＩＮに入力された、ＳＣＦＬレベルでかつ相補形式の入力信号に応じてＥ−ＦＥＴＥ１，Ｅ２はその一方がオン，他方がオフする。そして抵抗Ｒ１，Ｒ２はＥ−ＦＥＴ  Ｅ１，Ｅ２のオンした側のみに電圧降下が生じるため、レベルシフタ回路部１００には、入力信号端子ＩＮ、／ＩＮに入力された相補の信号とは逆相の信号が出力される。
【００３９】
例えば、ＳＣＦＬ回路部２００の入力信号端子ＩＮ，／ＩＮに“Ｌ”，“Ｈ”のレベルの信号が入力されたとすると、これによりＥ−ＦＥＴ  Ｅ１，Ｅ２はオフ，オンとなり、抵抗Ｒ１には電圧降下が生じないが、抵抗Ｒ２には電圧降下が生じる。このため、レベルシフタ回路部１００のＥ−ＦＥＴ  Ｅ１１，Ｅ１２のゲートにはＳＣＦＬレベルにおける“Ｈ”，“Ｌ”のレベルの信号が出力される。
【００４０】
これにより、Ｅ−ＦＥＴ  Ｅ１１，Ｅ１２のソース電位は“Ｈ”，“Ｌ”となり、フリップフロップ回路１０の入出力ノードａ，ｂには“Ｈ”，“Ｌ”のレベルの信号が入力される。
【００４１】
フリップフロップ回路１０は抵抗Ｒc1と容量Ｃc1および抵抗Ｒc2と容量Ｃc2からなる２つの並列回路１０ｃおよび１０ｄにより、該回路１０を構成するＥ−ＦＥＴ  Ｅ１２とＥ−ＦＥＴ  Ｅ２２とが互いにクロスカップルされており、最小限の素子数で実現されている。この並列回路１０ｃおよび１０ｄは、低周波では抵抗Ｒc1，Ｒc2が、高周波では容量Ｃc1，Ｃc2が有効にフリップフロップ回路１０の相補出力電圧をスイッチングＦＥＴであるＥ−ＦＥＴ  Ｅ１２とＥ−ＦＥＴＥ２２のゲートに伝達する。また抵抗Ｒs1およびＲs2はＥ−ＦＥＴ  Ｅ１２とＥ−ＦＥＴ  Ｅ２２が完全にオフ状態に切り替わるようにするために、Ｅ−ＦＥＴ  Ｅ１２とＥ−ＦＥＴ  Ｅ２２のソース側に付加されている。これにより、フリップフロップ回路１０はダイオードＤd1，Ｄd2の順方向電圧降下によってＤＣＦＬレベルに変換されて入出力ノードａ，ｂに入力された“Ｈ”，“Ｌ”の状態に急速に遷移し、その状態をＤＣＦＬ回路部３００，４００に対し強制的に伝達する。すなわち、フリップフロップ回路１０を介さずＳＣＦＬ回路２００とＤＣＦＬ回路３００，４００とを直結したとすると、電源電圧変動が生じた場合にＤＣＦＬ回路３００，４００は“Ｈ”，“Ｌ”を検知しにくくなるが、フリップフロップ回路１０は少しでも“Ｈ”あるいは“Ｌ”と認識できるレベルが入力されると、急速に状態遷移を行うため、ＤＣＦＬ回路３００，４００単独で“Ｈ”，“Ｌ”レベルを検知するよりも早く“Ｈ”，“Ｌ”レベルを検知でき、ＤＣＦＬ回路３００，４００はこのフリップフロップ回路１０によってすみやかにその状態を遷移するため、ＤＣＦＬ回路３００，４００はその状態遷移をアシストされる。このため、本レベルシフト回路はその動作電圧範囲を拡大できる。
【００４２】
なお、以上の動作はＳＣＦＬ回路部２００の入力信号端子ＩＮ，／ＩＮに“Ｈ”，“Ｌ”のレベルの信号が入力された場合にも“Ｈ”，“Ｌ”やオン，オフが逆になるだけで同様の動作となる。従って、この構成により、電源電圧Ｖssに変動が生じた場合の本レベルシフト回路の動作電圧範囲を０．６Ｖから約１Ｖ以上に拡大できる。
【００４３】
さらに抵抗Ｒa1は、ＤＣＦＬ回路部３００の入力ＦＥＴである、Ｅ−ＦＥＴ  Ｅ５のゲート電圧とダイオードＤd1との間の電位差を吸収し、電源電圧Ｖssの上昇に伴うＤＣＦＬ回路部３００への入力電圧Ｖ２の増加を防ぐ。また、抵抗Ｒa2も同様にＤＣＦＬ回路部４００の入力ＦＥＴである、Ｅ−ＦＥＴ  Ｅ１５のゲート電圧とダイオードＤd2との間の電位差を吸収し、電源電圧Ｖssの上昇に伴うＤＣＦＬへの入力電圧Ｖ３の増加を防ぐ働きをする。これにより本レベルシフト回路の動作電圧範囲は、約２．７Ｖ、例えば、図２に示すように、電源電圧Ｖssが−１．６Ｖから−４．４Ｖにわたって変動するような場合にまで広くなる。
【００４４】
なお、ダイオードＤd1，Ｄd2はこれがそれぞれ１個のものを示したが、電源電圧が大きい場合はそれに応じてこれらを互いに複数個が直列接続されたダイオード列に変更すればよい。
【００４５】
また、ＤＣＦＬ回路部はレベルシフタ回路部の負荷を等しくするためにその相補出力の正相側，逆相側にともにこれを設けている。従って、通常のＤＣＦＬ回路のように１相の出力信号でよい場合は、そのいずれか一方のＤＣＦＬ回路部に対してのみ次段にＤＣＦＬ回路を設けてその出力を受けるようにすればよく，他方のＤＣＦＬ回路部にはこれを設ける必要はない。
【００４６】
これに対し、このＤＣＦＬ回路部より相補の出力信号を得る場合は、両方のＤＣＦＬ回路部に対して次段のＤＣＦＬ回路を設ければよい。
【００４７】
図２に、図６の従来回路と図１の本実施の形態１にかかるレベルシフト回路の動作電圧範囲のシミュレーションによる比較結果を示す。シミュレーションの中心電圧（最適動作電圧）は３Ｖに設定した。図２には図６の電圧Ｖ１と図１の電圧Ｖ２の“Ｈ" ，“Ｌ" 電圧レベルをプロットしている。この図２より、従来例の回路は、電源電圧の変動に対するＶ１の変化が大きく、動作電圧範囲が−２．７Ｖ〜−３．２Ｖ（約０．６Ｖ）と狭いのに対し、本実施の形態１の回路は電源電圧の変動に対するＶ２の変化が小さく、その分−１．６Ｖから−４．２Ｖと広い動作電圧範囲が得られていることが分かる。
【００４８】
図３は、本回路の動作電圧に対する温度特性の実験結果を示したものである。本回路は常温の＋２５℃において−１．６Ｖ〜−４．２Ｖの電圧範囲で動作し、かつ−２０℃〜＋８０℃までの温度範囲に対しても−１．８〜−４．２Ｖと広い電圧範囲で動作している。このことより、本実施の形態１にかかるレベルシフト回路は広い温度範囲にわたって動作できることが分かる。
【００４９】
実施の形態２．
図４は本発明の実施の形態２にかかるレベルシフト回路の構成図である。
この実施の形態２は、図１の回路において、クロスカップルした並列回路１０ｃ，１０ｄから容量Ｃc1およびＣc2を取り除き、抵抗Ｒc1とＲc2とにより、フリップフロップ回路１０を構成するＥ−ＦＥＴ  Ｅ１２とＥ−ＦＥＴ  Ｅ２２とを互いにクロスカップルするように構成したものである。
【００５０】
この実施の形態２によれば、高周波特性は図１の回路より劣るが、電源電圧変動に対しては実施の形態１と同様の効果が期待できる。また容量Ｃc1およびＣc2がない分、ＩＣとして実際にパターン化したときにそのチップ面積を小さくできる効果がある。
【００５１】
実施の形態３．
図５は本発明の実施の形態３にかかる回路の構成図である。
この実施の形態３は、図１の回路において、抵抗Ｒa1、Ｒa2を取り除いた構成である。この実施の形態３によれば、実施の形態１で述べたように、動作電圧範囲は１Ｖと小さくなるが、抵抗Ｒa1およびＲa2がない分、構成素子数を減らすことができ、ＩＣとして実際にパターン化したときにそのチップ面積を小さくできる効果がある。また、抵抗Ｒa1およびＲa2がない分、高速動作に適したものが得られる効果がある。
【００５２】
実施の形態４．
図６は本発明の実施の形態４にかかるレベルシフト回路の構成図である。
この実施の形態４は、図１の回路において、ダイオードＤd1，Ｄd2を取り除いた構成である。
【００５３】
この実施の形態４は低電圧動作に適するものであり、電源電圧が低電圧になれば、各部にかかる電圧も低くなるため、ダイオードＤd1，Ｄd2を省略することができるものである。
【００５４】
この実施の形態４によれば、実施の形態１の回路が中心電圧（最適動作電圧）が例えば３Ｖ前後であったのに対して、これを２．４Ｖと低減でき、図２、図３の動作電圧範囲を低電圧側にシフトすることができる。これにより実施の形態１と同様な効果を有し、かつ低電圧領域での動作に適したレベルシフト回路が得られる効果がある。
【００５７】
【発明の効果】
以上のように、この発明の請求項１のレベルシフト回路によれば、ＳＣＦＬ回路の論理レベルをレベルシフトしてＤＣＦＬ回路の論理レベルに変換する回路において、それぞれスイッチングＦＥＴと負荷抵抗とからなる２つの直列回路と、それぞれ抵抗と容量とからなる２つの並列回路と、上記２つの直列回路の，上記スイッチングＦＥＴと上記負荷抵抗との接続点に接続された２つの入出力ノードとを有し、該２つの入出力ノードと上記２つの直列回路のスイッチングＦＥＴのゲートとを上記２つの並列回路により交差接続してなるＤＣＦＬ型のフリップフロップ回路と、それぞれＦＥＴとダイオードとを有し、ＳＣＦＬ回路の相補出力にその入力が接続され出力が２つの上記負荷抵抗の，上記スイッチングＦＥＴと接続していない側の一端に接続された２つのソースフォロワ回路と、上記フリップフロップ回路の２つの入出力ノードにその入力が接続され、その少なくとも一方の出力に次段のＤＣＦＬ回路が接続される２つのＤＣＦＬ回路とを備えるようにしたので、従来回路よりも約４倍以上の広い電圧範囲で動作し、かつ広い温度範囲に対して動作できるレベルシフト回路が得られる効果がある。
【００５８】
また、この発明の請求項２のレベルシフト回路によれば、請求項１のレベルシフト回路において、上記２つの並列回路から各容量を取り除くようにしたので、従来回路よりも約４倍以上の広い電圧範囲で動作し、かつ広い温度範囲に対して動作できるとともに、容量がない分、ＩＣとして実際にパターン化したときにそのチップ面積を小さくできるレベルシフト回路が得られる効果がある。
【００５９】
また、この発明の請求項３のレベルシフト回路によれば、請求項１のレベルシフト回路において、上記２つの直列回路から各負荷抵抗を取り除くようにしたので、従来回路よりもやや広い電圧範囲で動作し、かつ広い温度範囲に対して動作できるとともに、抵抗がない分、ＩＣとして実際にパターン化したときにそのチップ面積を小さくできるレベルシフト回路が得られる効果がある。
【００６０】
さらに、この発明の請求項４のレベルシフト回路によれば、請求項１のレベルシフト回路において、上記２つのソースフォロワ回路から各ダイオードを取り除くようにしたので、従来回路よりも約４倍以上の広い電圧範囲で動作し、かつ広い温度範囲に対して動作できるとともに、低電圧領域での動作に適したレベルシフト回路が得られる効果がある。
【図面の簡単な説明】
【図１】  本発明の実施の形態１におけるレベルシフト回路の構成例を示す図。
【図２】  本発明の実施の形態１における動作電圧範囲のシミュレーション結果の例を示す図。
【図３】  本発明の実施の形態１における温度変化に対する動作電圧範囲の実験結果の例を示す図。
【図４】  本発明の実施の形態２におけるレベルシフト回路の構成例を示す図。
【図５】  本発明の実施の形態３におけるレベルシフト回路の構成例を示す図。
【図６】  本発明の実施の形態４におけるレベルシフト回路の構成例を示す図。
【図７】  ＳＣＦＬ回路の一例を示す図。
【図８】  ＤＣＦＬ回路の一例を示す図。
【図９】  従来のＳＣＦＬ−ＤＣＦＬレベルシフト回路の構成例を示す図。
【符号の説明】
Ｅ１，Ｅ２，Ｅ３，Ｅ４，Ｅ５，Ｅ６，Ｅ１１，Ｅ１２，Ｅ１５，Ｅ１６，Ｅ２１，Ｅ２２  Ｅ−ＦＥＴ、Ｄ１，Ｄ３，Ｄ４，Ｄ５，Ｄ１４，Ｄ１５  Ｄ−ＦＥＴ、Ｒ１，Ｒ２，Ｒ３，Ｒa1，Ｒa2，Ｒs1，Ｒs2，Ｒc1，Ｒc2  抵抗、Ｄd1，Ｄd2  ダイオード、Ｃc1，Ｃc2  容量、ＩＮ，／ＩＮ  入力信号端子、ＯＵＴ，／ＯＵＴ  次段へのＤＣＦＬレベル出力信号端子、Ｖss  電源電圧端子、ａ，ｂ入出力ノード、１０  フリップフロップ回路、１０ａ，１０ｂ  直列回路、  １０ｃ，１０ｄ  並列回路、２０ａ，２０ｂ  ソースフォロワ回路、２００  ＳＣＦＬ回路、３００，４００  ＤＣＦＬ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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