(57)【特許請求の範囲】
【請求項１】
電源電圧が入力される電源回路と、電源回路と負荷との間に接続される電源付加回路と、電源電圧が基準電圧以下のとき、もしくは前記電源回路が出力短絡したとき、前記電源付加回路に前記電源回路と負荷とを切り離させ、且つ、負荷の入力を接地させるための信号を出力する電源制御補助回路を備え、
前記電源制御補助回路は、前記電源電圧がマイナス端子へ、前記基準電圧がプラス端子へ入力されるコンパレータと、出力短絡検出回路と、前記コンパレータの出力信号と出力検出回路の出力信号が入力されるＯＲ回路とを具備し、該ＯＲ回路の出力信号で前記電源付加回路を構成するスイッチング素子を制御し、
前記電源付加回路は、電源回路の出力とソースが接続するｐチャネルＭＯＳＦＥＴと、該ｐチャネルＭＯＳＦＥＴのドレインと一端が接続し、他端がグランドと接続するコンデンサと、該コンデンサの一端とドレインが接続し、ソースがグランドと接続するｎチャネルＭＯＳＦＥＴと、を具備し、前記ｐチャネルＭＯＳＦＥＴのソースが前記電源付加回路の入力側となり、前記ｎチャネルＭＯＳＦＥＴのドレインが前記電源付加回路の出力側となり、電源電圧が前記基準電圧以下のとき、もしくは出力短絡のとき、前記ＯＲ回路から、前記ｐチャネルＭＯＳＦＥＴをオフし、前記ｎチャネルＭＯＳＦＥＴをオンし、前記電源回路と前記負荷とを切り離し、且つ、該負荷の入力を接地する信号を出力することを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電源制御用ＩＣなどの半導体集積回路で、出力短絡検出機能および電源切断機能を付加した半導体集積回路に関する。
【０００２】
【従来の技術】
携帯機器などに用いられる電源回路は、パワースイッチング素子などの能動素子とコンデンサやコイルなどの受動素子で構成される主回路と、このパワースイッチング素子を制御・保護するための電源制御用ＩＣ（集積回路）で構成される。
【０００３】
図４は、この電源回路の一例を示す回路図である。この電源回路５０は、ｎチャネルＭＯＳＦＥＴ６１を用いて、入力電圧Ｖinを昇圧した電圧を出力する昇圧回路とｐチャネルＭＯＳＦＥＴ６２を用いて、入力電圧Ｖinを降圧して出力する降圧回路で構成される。これらのＭＯＳＦＥＴ６１、６２は電源制御用ＩＣ５１により駆動される。また、昇圧した出力電圧は出力端子６８から出力され、降圧した出力電圧は出力端子６９から出力され、それぞれの端子６８、６９は図示されない負荷に接続される。出力端子６８、６９から出力される出力電圧を、検出回路（抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４で構成される）で検出して、その検出電圧を電源制御用ＩＣ５１の入力端子５３、５４に入力する。昇圧出力電圧を検出する検出電圧を第１検出電圧とし、降圧出力電圧を検出する検出電圧を第２検出電圧とし、第１、第２検出電圧は電源制御用ＩＣ５１の入力端子５３、５４に入力される第１、第２フィードバック電圧となる。これらの検出電圧の大きさで、ｎチャネルＭＯＳＦＥＴ６１およびｐチャネルＭＯＳＦＥＴ６２を駆動するゲート信号のパルス幅を制御して、電源回路５０から安定した直流の出力電圧を出力する。
【０００４】
図５は、電源制御用ＩＣの回路図である。電源制御用ＩＣ５１は、発振器７２、第１エラーアンプ７３、第２エラーアンプ７４、第１コンパレータ７５、第２コンパレータ７６、第１ＡＮＤ回路７７、第２ＡＮＤ回路７８、第１バッファ７９、第２バッファ８０、定電圧回路７１、出力短絡検出回路８１などで構成される。定電圧回路７１は、各ブロックである、発振器７２、エラーアンプ７３、７４、コンパレータ７５、７６などに電圧を供給するＩＣ内部の電源である。
【０００５】
第１フィードバック電圧を入力端子５３を経由して第１エラーアンプ７３のマイナスに入力し、第１エラーアンプ７３のプラスに基準電圧が印加され、第１エラーアンプ７３の出力信号と、発振器７２から出力される三角波電圧を第１コンパレータ７５のプラスに入力し、第１エラーアンプ７３の出力信号を出力短絡検出回路８１に入力端子８２を経由して入力し、第１コンパレータ７３の出力信号と、出力短絡検出回路８１の出力端子８４から出力される出力信号とを第１ＡＮＤ回路７７と第２ＡＮＤ回路に入力し、第１ＡＮＤ回路の出力信号をバッファ回路７９に入力し、バッファ回路７９の出力信号が出力端子５５に伝送され、出力端子５５から、図４のｎチャネルＭＯＳＦＥＴ６１のゲート信号が伝送される。
【０００６】
一方、第２フィードバック電圧は入力端子５４を経由して第２エラーアンプ７４に入力され、各信号の伝送経路は前記と同様である。ただし、最終段の第２バッファ回路８０は反転回路である。
図６は、出力短絡検出回路の構成図である。この出力短絡検出回路８１は、図５の第１エラーアンプ７３と入力端子８２を経由して接続する第３コンパレータ８５と第２エラーアンプ７４と入力端子８３を経由して接続する第４コンパレータ８６と、これらのコンパレータ８５、８６の出力信号が入力されるＯＲ回路８７と、このＯＲ回路８７の出力信号が入力される遅延回路８８で構成される。この遅延回路８８はＯＲ回路８７から信号を基準として一定時間経過した後で、信号を送出する回路であり、カウンタ回路やコンデンサ充電式回路やシフトレジスタ回路などである。この遅延回路８８からＮＯＴ回路で構成されたバッファ回路８９と出力端子８４を経由してラッチ信号が出力され、このラッチ信号が図５の第１、第２ＡＮＤ回路７７、７８へ伝送される。  つぎに、図４、図５および図６を用いて、回路動作を説明する。
【０００７】
出力端子６８の電圧が低下した場合、第１エラーアンプ７３の出力信号である出力電圧は上昇する。この信号と、発振器７２から出力される三角波電圧が入力された第１コンパレータ７５の出力信号のパルス幅は増大する。このパルス幅が広くなった出力信号は、第１ＡＮＤ回路７７、第１バッファ回路７９を経由して出力端子５５に伝送され、図４のｎチャネルＭＯＳＦＥＴ６１のゲートに与えられる。ｎチャネルＭＯＳＦＥＴ６１の導通パルス幅が延びるために、コンデンサ６３が充電され、出力端子６８の電圧は上昇し、出力端子６８の電圧低下は補償され、一定の電圧が出力端子６８から、供給される。
【０００８】
例えば、出力端子６８に接続する負荷が短絡を起こした場合（出力短絡の場合）、第１検出電圧は零電圧となり、この第１検出電圧が第１エラーアンプ７３に入力され、第１エラーアンプ７３からＨレベルの信号が出力短絡検出回路８１に入力され、出力短絡検出回路８１からＬレベルの信号が出力され、この信号が第１、第２ＡＮＤ回路７７、７８に入力されるために、第１、第２ＡＮＤ回路７７、７８からＬレベルの信号が出力される。そのため、出力端子５５からの出力電圧はＬレベル（０Ｖ）となり、出力端子５６の出力電圧はＨレベルの電圧となり、図１のｎチャネルＭＯＳＦＥＴ６１、ｐチャネルＭＯＳＦＥＴ６４はオフし、出力端子６８、６９に接続する図示しない負荷は切り離される。
【０００９】
図７は、従来の電源回路、電源制御補助回路、電源付加回路および負荷で構成される回路である。この回路は、図４の電源回路５０に、ｐチャネルＭＯＳＦＥＴ９１、９２、ｎチャネルＭＯＳＦＥＴ９５、９６、コンデンサ９３、９４で構成する電源付加回路９０と、第５コンパレータ９７、ＯＲ回路９８で構成する電源制御補助回路１１１を付加した回路である。電源付加回路９０は電源回路５０の出力が２出力であるのに対応して、２系統になっており、入力端子１０１、１０２に接続する負荷も個別である。図中では負荷１００は１個で示したが、実際は個別の負荷が入力端子１０１、１０２にそれぞれ接続される。
【００１０】
ここに用いられる電源制御用ＩＣ５１の出力短絡検出回路８１の出力信号は、図５に示すように、第１、第２ＡＮＤ回路７７、７８の入力信号となるばかりでなく、接続点５９から分かれて出力端子５７から電源制御用ＩＣ５１の外へ出力も出力される。
電源電圧は、電源回路５０と第３コンパレータ９７のマイナスに入力され、電源回路５０の出力端子６８と出力端子６９から出力される出力信号は、電源付加回路９０のｐチャネルＭＯＳＦＥＴ９１、９２のソースに入力され、ｐチャネルＭＯＳＦＥＴ９１、９２のドレインからの出力は、負荷１００に入力される。電源制御用ＩＣ５１の出力短絡検出回路８１の出力信号は、出力端子７０を経由して、第３コンパレータ９７の出力信号と共に、ＯＲ回路９８に入力し、ＯＲ回路９８の出力信号はｎチャネルＭＯＳＦＥＴ９５、９６のゲートに与えられる。
【００１１】
出力短絡した場合は、出力端子７０からＨレベルの信号が入力され、そのため、第３コンパレータ９７からＨレベル、Ｌレベルのいづれの信号が出力されても、ＯＲ回路９８の出力信号はＨレベルとなり、ｎチャネルＭＯＳＦＥＴ９５、９６のゲートに高い電圧が印加され、その結果、負荷１００の入力端子１０１、１０２は接地される。
【００１２】
一方、電源が切断された場合、第５コンパレータ９７の入力電圧が基準電圧９９を下回り、そのため、第５コンパレータ９７の出力信号はＨレベルとなる。このＨレベルの出力信号がＯＲ回路９８に入力すると、出力短絡検出回路８１の出力端子５７（電源回路５０の出力端子７０）からの出力信号がＨレベル、Ｌレベルに係わらず、ＯＲ回路９８の出力はＨレベルとなる。そのため、ｎチャネルＭＯＳＦＥＴ９５、９６のゲートに高い電圧が印加され、オンし、第５コンパレータ９７のＨレベルの出力信号がｐチャネルＭＯＳＦＥＴ９１、９２のゲートに印加され、ｐチャネルＭＯＳＦＥＴ９１、９２はオフする。その結果、コンデンサの電荷が放電し、入力端子１０１、１０２が接地され、負荷へ印加される電圧はゼロとなる。また、出力短絡の有無に係わらず、負荷１００が電源回路５０から切り離される。
【００１３】
このように、電源が切断された場合などに対応する機能を持たせるためには、電源回路５０に搭載されている電源制御用ＩＣ５１に、前記のような電源制御補助回路１１１などを電源制御用ＩＣとは別に、電源回路５０の外に追加する必要がある。
【００１４】
【発明が解決しようとする課題】
しかし、電源回路を構成する電源制御用ＩＣに、前記した電源制御補助回路を追加すると、回路全体が大型化し、コストが高くなる。
この発明の目的は、前記の課題を解決して、チップ面積の増大を抑制しつつ、電源切断機能と出力短絡検出機能を有し、電源回路の小型化と低コスト化を図ることができる電源制御用ＩＣである半導体集積回路を提供することにある。
【００１５】
【課題を解決するための手段】
前記の目的を達成するために、電源電圧が入力される電源回路と、電源回路と負荷との間に接続される電源付加回路と、電源電圧が基準電圧以下のとき、もしくは前記電源回路が出力短絡したとき、前記電源付加回路に前記電源回路と負荷とを切り離させ、且つ、負荷の入力を接地させるための信号を出力する電源制御補助回路を備えた構成とする。
【００１６】
前記電源制御補助回路は、前記電源電圧がプラス端子へ、前記基準電圧がマイナス端子へ入力されるコンパレータと、出力短絡検出回路と、前記コンパレータの出力信号と出力検出回路の出力信号が、入力されるＯＲ回路とを具備し、該ＯＲ回路の出力信号で前記電源付加回路を構成するスイッチング素子を制御するとよい。
【００１７】
前記電源付加回路は、電源回路の出力とソースが接続するｐチャネルＭＯＳＦＥＴと、該ｐチャネルＭＯＳＦＥＴのドレインと一端が接続し、他端がグランドと接続するコンデンサと、該コンデンサの一端とドレインが接続し、ソースがグランドと接続するｎチャネルＭＯＳＦＥＴと、を具備し、前記ｐチャネルＭＯＳＦＥＴのソースが前記電源付加回路の入力側となり、前記ｎチャネルＭＯＳＦＥＴのドレインが前記電源付加回路の出力側となり、電源電圧が前記基準電圧以下のとき、もしくは出力短絡のとき、前記ＯＲ回路から、前記ｐチャネルＭＯＳＦＥＴをオフし、前記ｎチャネルＭＯＳＦＥＴをオンし、前記電源回路と前記負荷とを切り離し、且つ、該負荷の入力を接地する信号を出力する構成とするとよい。
【００１８】
【発明の実施の形態】
図１は、この発明の一実施例の半導体集積回路図である。この電源制御用ＩＣ１は、電源切断と出力短絡を検出する回路、および図示しない電源付加回路のスイッチング素子を駆動する駆動回路、過電流保護回路、過電圧保護回路、過熱保護回路などを具備している。
【００１９】
この回路は、電源電圧（ＶDD）がマイナスへ、基準電圧がプラスへ入力されるコンパレータ２と、出力短絡検出回路８１と、前記コンパレータ２の出力信号と、出力短絡検出回路８１の出力信号が入力されるＯＲ回路４とで構成される。前記出力短絡検出回路の出力段にはバッファ回路が取り込まれている。このコンパレータ２が電源切断検出回路となる。図中の３は基準電圧、６は電源電圧が入力される電源入力端子、７はＯＲ回路４の出力信号を出力する出力端子、１１は、従来の電源制御補助回路１１１に相当する回路、８２、８３は出力短絡検出回路の入力端子、８４は出力短絡検出回路の出力端子である。
【００２０】
電源切断があると、コンパレータ２の出力はＨレベルが出力され、出力短絡の有無に係わらずＯＲ回路４の出力はＨレベルとなる。このＨレベルの信号が図示しない電源付加回路に与えられ、電源回路と負荷を切り離し、負荷の入力端子が接地される。
また、電源が正常電圧のときは、コンパレータ２の出力はＬレベルとなり、出力短絡した場合のみ、出力短絡検出回路８１からＨレベルの出力信号がＯＲ回路４へ与えられ、ＯＲ回路４の出力はＨレベルとなる。勿論、出力が正常のときは、Ｌレベルとなる。
【００２１】
このコンパレータ２とＯＲ回路４が半導体チップに占める面積は、従来の電源制御用ＩＣ５１の面積の数十分の一であり、極めて小さい。従って、この発明の電源制御用ＩＣ１のチップ面積は、従来の電源制御用ＩＣ５１とほぼ同じである。このように、電源制御用ＩＣのチップ面積の増大を抑制して、電源切断および出力短絡を検出し、その検出信号で、電源回路と負荷を切り離し、負荷を接地する信号（ＯＲ回路４のＨレベルの出力信号）を、電源付加回路に伝送することができる。
【００２２】
図２は、本発明の半導体集積回路を搭載した電源回路と電源付加回路と負荷とを示す回路図である。電源回路２１は、電源制御用ＩＣ１を除く他の回路は、図４と同一である。また、図７の電源回路５０の外に設けられていた電源制御補助回路１１１を、電源制御用ＩＣ１内に取り込んでいる。点線部分の回路１１がそれである。また、電源制御用ＩＣ１の出力短絡検出回路８１は従来の出力短絡検出回路と同じである。電源回路２１の出力が２個の場合であり、出力端子２５、２６に接続する負荷の入力端子３４、３５には、異なる負荷が接続される。
【００２３】
つぎに、回路動作を説明する。電源電圧ＶDDが、電源回路２１の入力端子２４、電源制御用ＩＣ１の電源入力端子６を経由してコンパレータ２のマイナスに入力される。この電圧が基準電圧３より高い場合は、正常の電源電圧であり、低い場合は異常の電源電圧と判断される。電源切断の場合は、異常の電源電圧ということになる。正常の電源電圧の場合は、コンパレータ２の出力信号はＬレベルとなり、電源切断など異常な電源電圧の場合は、コンパレータ２の出力信号はＨレベルとなる。このコンパレータ２の出力信号と従来回路と同じ出力短絡検出回路８１の出力端子８４からの出力信号をＯＲ回路４に入力する。電源切断などの場合は、コンパレータ２からＨレベルの出力信号がＯＲ回路４に入力されるために、ＯＲ回路４の出力信号は、出力短絡検出回路８２の出力信号の状態によらず、つまり、出力短絡の有無によらず、Ｈレベルの信号が出力端子７から出力される。
【００２４】
一方、出力短絡した場合は、出力短絡検出回路８２の出力信号はＨレベルとなり、正常な電源電圧の場合でも、ＯＲ回路４の出力信号はＨレベルとなる。
このＯＲ回路４の出力端子７からＨレベルの信号が電源回路２１の出力端子２７を経由してｐチャネルＭＯＳＦＥＴ２８、２９とｎチャネルＭＯＳＦＥＴ３２、３３のゲートに与えられると、ｐチャネルＭＯＳＦＥＴ２８、２９はオフし、ｎチャネルＭＯＳＦＥＴ３２、３３はオンする。そのため、電源切断および出力短絡の場合、電源回路２１と負荷２３は、電源付加回路２２により切り離される。また、ｎチャネルＭＯＳＦＥＴ３２、３３を短絡することで、負荷２３の入力端子３４、３５が短絡され、負荷２３にノイズや浮遊電位が与えられることを防止する。また、コンデンサ３０、３１の電荷が放電される。また、ｎチャネルＭＯＳＦＥＴ３２、３３をオンすることで、電源回路２１および負荷２３が、サージ電圧などの侵入によって破壊することを防止し、安全に電源回路および負荷を動作させることができる。
【００２５】
尚、コンパレータ２とＯＲ回路４が半導体チップに占める面積は、電源制御用ＩＣの面積の数十分の一であり、極めて小さく、電源制御用ＩＣ１のチップ面積は、従来の電源制御用ＩＣ５１とほぼ同じである。また、前記のｐチャネルＭＯＳＦＥＴはｐｎｐトランジスタ、ｎチャネルＭＯＳＦＥＴはｎｐｎトランジスタに置き換えても構わない。
【００２６】
このように、電源制御補助回路１１を電源制御用ＩＣに組み込むことで、電源制御用ＩＣの面積を抑制して、電源切断検出および出力短絡検出を有する電源制御用ＩＣとすることができる。また前記したように、電源制御補助回路１１を電源制御用ＩＣ１内に組み入れることで、従来の電源制御補助回路１１１と電源回路５０を合わせた構成部品点数と比べて、部品点数を低減できて、電源回路を小型化および低コスト化することができる。
【００２７】
図３、図１のＯＲ回路の出力の形態を示し、同図（ａ）はダイレクト法、同図（ｂ）はｎチャネルＭＯＳＦＥＴ法、同図（ｃ）はｐチャネルＭＯＳＦＥＴ法である。同図（ｂ）、同図（ｃ）のように、ｎチャネルＭＯＳＦＥＴ４２、ｐチャネルＭＯＳＦＥＴ４５のドレインに抵抗４２、４６とコンデンサ４３、４７と電源４４、４８を接続することで、ＯＲ回路４の出力信号を任意の時間遅延させて、抵抗４２、４６とコンデンサ４３、４７の接続点から電源付加回路を制御する信号を出力端子７から取り出すことができる。このｎチャネルＭＯＳＦＥＴ４１およびｐチャネルＭＯＳＦＥＴ４５のチップに占める面積は、短絡検出回路の十分の一程度と極めて小さく、電源制御用ＩＣ１の面積増大は殆どない。
【００２８】
【発明の効果】
この発明によれば、電源切断検出回路を１個のコンパレータで構成し、このコンパレータと１個のＯＲ回路で構成される電源制御補助回路を、電源制御用ＩＣに組み込むことで、チップ面積の増大を抑制しつつ、電源切断と出力短絡を検出できる電源制御用ＩＣとすることができる。また、この電源制御用ＩＣを電源回路に搭載することで、この電源制御補助回路を含めた電源回路の部品点数を低減し、この電源回路の小型化と低コスト化を図ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例の半導体集積回路図
【図２】本発明の半導体集積回路を搭載した電源回路と電源付加回路と負荷とを示す回路図
【図３】図１のＯＲ回路の出力の形態を示し、（ａ）はダイレクト法、（ｂ）はｎチャネルＭＯＳＦＥＴ法、（ｃ）はｐチャネルＭＯＳＦＥＴ法を説明する図
【図４】従来の電源回路の一例を示す回路図
【図５】従来の電源制御用ＩＣの回路図
【図６】出力短絡検出回路の構成図
【図７】従来の電源回路、電源制御補助回路、電源付加回路および負荷で構成される回路図
【符号の説明】
１    電源制御用ＩＣ
２    コンパレータ
３    基準電圧
４    ＯＲ回路
６、２４  電源入力端子
７、２５、２６、２７、８４  出力端子
１１    電源制御補助回路
２１    電源回路
２２    電源付加回路
２３    負荷
２８、２９、４５  ｐチャネルＭＯＳＦＥＴ
３０、３１、４３、４７  コンデンサ
３２、３３、４１  ｎチャネルＭＯＳＦＥＴ
３４、３５、８２、８３  入力端子
４２、４６  抵抗
４４、４８  電源
８１    出力短絡検出回路
【図１】
0003714091.tif 000002
【図２】
0003714091.tif 000003
【図３】
0003714091.tif 000004
【図４】
0003714091.tif 000005
【図５】
0003714091.tif 000006
【図６】
0003714091.tif 000007
【図７】
0003714091.tif 000008