(57)【特許請求の範囲】
【請求項１】
シリコン半導体基板と、前記シリコン半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたコントロールゲートと、前記フローティングゲート及び前記コントロールゲートを被覆する絶縁膜と、前記トンネル絶縁膜下の前記シリコン半導体基板中に形成されたチャネル領域と、前記シリコン半導体基板中に離間し、前記チャネル領域が間に位置するように形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域上の前記フローティングゲートに対向する位置に形成されたアンドープシリコン半導体領域と、前記ソース領域及びドレイン領域上の前記アンドープシリコン半導体領域に接する位置に形成されたドープシリコン半導体領域と、前記ドープシリコン半導体領域上には形成されることなく前記アンドープシリコン半導体領域上に形成されたシリコン窒化膜とを具備することを特徴とする半導体記憶装置。
【請求項２】
シリコン半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上にフローティングゲートを形成する工程と、前記フローティングゲート上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にコントロールゲートを形成する工程と、前記フローティングゲート、コントロールゲート及び前記シリコン半導体基板上を絶縁膜で被覆する工程と、前記フローティングゲート及びコントロールゲートをマスクとして前記シリコン半導体基板中にソース領域及びドレイン領域を形成する工程と、前記フローティングゲート及びコントロールゲートからなる積層構造に隣接するシリコン半導体基板表面を露出する工程と、前記露出されたシリコン半導体基板表面上にシリコン層を選択成長する工程と、前記コントロールゲートの側壁にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をマスクとして不純物を注入することによって前記フローティングゲートに対向する前記シリコン層をアンドープ領域とし前記シリコン窒化膜に覆われていない前記シリコン層をドープ領域とする工程とを具備することを特徴とする半導体記憶装置の製造方法。
【請求項３】
シリコン半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上にフローティングゲートを形成する工程と、前記フローティングゲート上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にコントロールゲートを形成する工程と、前記フローティングゲート、コントロールゲート及び前記シリコン半導体基板上を絶縁膜で被覆する工程と、前記シリコン半導体基板全面にシリコン層を堆積する工程と、前記シリコン層をエッチングして前記フローティングゲート及びコントロールゲートからなる積層構造に隣接する前記シリコン半導体基板表面上に前記シリコン層を残す工程と、前記コントロールゲートの側壁にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をマスクとして不純物を注入することによって前記フローティングゲートに対向する前記シリコン層をアンドープ領域とし前記シリコン窒化膜に覆われていない前記シリコン層をドープ領域としつつソース領域及びドレイン領域を同時に形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、デジタルカメラを初めとする記録媒体や携帯電話を初めとする携帯オーディオ機器市場の急激な拡大に伴い、フラッシュメモリの需要は急速に拡大しつつある。現在、これら機器の小型化、軽量化、高機能化の要求がますます厳しくなってきており、それに伴いフラッシュメモリの微細化、高集積化、低電源電圧化、信頼性の向上が益々要求されるようになってきている。なかでも、ＮＡＮＤ型フラッシュメモリは、その高速性、高集積化の容易化のために、需要が急激に伸びている。
【０００３】
NAND型フラッシュメモリにおいては、通常のMOSトランジスタの場合に比べて電源電圧が高いので、信頼性の向上が不可欠である。例えば、待機時における誤書き込みの抑制や選択ゲートトランジスタにおける耐圧の向上がフラッシュメモリの信頼性を向上させるためにも重要である。
【０００４】
信頼性向上のための方策として、ソース・ドレイン拡散層濃度を低くすることが行われている。この方法は、耐圧向上、誤書き込み抑制の点で現在のところ最も有効な手段である。
【０００５】
図８は、従来のフラッシュメモリの断面図である。
【０００６】
図８に示すように、半導体基板１０上にトンネル絶縁膜３が形成されている。トンネル絶縁膜３上にフローティングゲート２が形成されている。フローティングゲート２上にはゲート絶縁膜４が形成されている。ゲート絶縁膜４上にはコントロールゲート１が形成されている。トンネル絶縁膜３を挟むように半導体基板１０中にはソース領域８及びドレイン領域９が形成されている。ソース領域８及びドレイン領域９は耐圧向上、誤書き込み抑制のために拡散濃度が低く抑えられている。
【０００７】
フローティングゲート２及びコントロールゲート１表面は絶縁膜５で覆われている。フローティングゲート２及びコントロールゲート１からなる積層構造の側壁には窒化シリコンからなる側壁絶縁膜７が形成されている。
【０００８】
しかし、この製造方法は、デバイスの電気特性上問題を引き起こす場合がある。NAND型フラッシュメモリでは、選択ゲートトランジスタにセルフアラインコンタクトを形成する。その際、選択比をとるため、側壁絶縁膜７に窒化膜を形成する。しかしながら、側壁絶縁膜７下に位置する絶縁膜６に接する領域には、トラップサイトが多数形成される。フラッシュの動作時には、大部分の電子はトンネル絶縁膜３を介してフローティングゲート２と半導体基板１０との間でやり取りされるが、側壁絶縁膜７と絶縁膜６を介してやり取りされる電子も存在する。
【０００９】
側壁窒化膜７が窒化物で形成されているために絶縁膜６との界面領域にトラップサイトが形成され、このトラップサイトに電子がトラップされることで、界面準位となる。ソース領域８とドレイン領域９は上述した理由で濃度が低くなっているため、このトラップされた電子によってソース領域８とドレイン領域９の側壁絶縁膜７下に空乏層が形成される。この空乏層は寄生抵抗を増大させるため、ドレイン電流値を低下させるという問題がある。
【００１０】
【発明が解決しようとする課題】
従来、耐圧向上、誤書き込み防止の観点から拡散層濃度の低下が必要とされている。しかしながら、拡散層濃度の低下は、側壁窒化膜下の界面準位による拡散層表面の空乏化による寄生抵抗の増大をもたらす問題がある。
【００１１】
本発明は、上記問題を解決するために成されたもので、側壁絶縁膜下の界面準位による拡散層表面空乏化を防ぎ、耐圧向上、誤書き込み防止とともに駆動力の向上をはかり得る半導体記憶装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、シリコン半導体基板と、前記シリコン半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたコントロールゲートと、前記フローティングゲート及び前記コントロールゲートを被覆する絶縁膜と、前記トンネル絶縁膜下の前記シリコン半導体基板中に形成されたチャネル領域と、前記シリコン半導体基板中に離間し、前記チャネル領域が間に位置するように形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域上の前記フローティングゲートに対向する位置に形成されたアンドープシリコン半導体領域と、前記ソース領域及びドレイン領域上の前記アンドープシリコン半導体領域に接する位置に形成されたドープシリコン半導体領域と、前記ドープシリコン半導体領域上には形成されることなく前記アンドープシリコン半導体領域上に形成されたシリコン窒化膜とを具備することを特徴とする半導体記憶装置。を提供する。
【００１４】
また、本発明は、シリコン半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上にフローティングゲートを形成する工程と、前記フローティングゲート上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にコントロールゲートを形成する工程と、前記フローティングゲート、コントロールゲート及び前記シリコン半導体基板上を絶縁膜で被覆する工程と、前記フローティングゲート及びコントロールゲートをマスクとして前記シリコン半導体基板中にソース領域及びドレイン領域を形成する工程と、前記フローティングゲート及びコントロールゲートからなる積層構造に隣接するシリコン半導体基板表面を露出する工程と、前記露出されたシリコン半導体基板表面上にシリコン層を選択成長する工程と、前記コントロールゲートの側壁にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をマスクとして不純物を注入することによって前記フローティングゲートに対向する前記シリコン層をアンドープ領域とし前記シリコン窒化膜に覆われていない前記シリコン層をドープ領域とする工程とを具備することを特徴とする半導体記憶装置の製造方法を提供する。
【００１５】
また、本発明は、シリコン半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上にフローティングゲートを形成する工程と、前記フローティングゲート上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にコントロールゲートを形成する工程と、前記フローティングゲート、コントロールゲート及び前記シリコン半導体基板上を絶縁膜で被覆する工程と、前記シリコン半導体基板全面にシリコン層を堆積する工程と、前記シリコン層をエッチングして前記フローティングゲート及びコントロールゲートからなる積層構造に隣接する前記シリコン半導体基板表面上に前記シリコン層を残す工程と、前記コントロールゲートの側壁にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をマスクとして不純物を注入することによって前記フローティングゲートに対向する前記シリコン層をアンドープ領域とし前記シリコン窒化膜に覆われていない前記シリコン層をドープ領域としつつソース領域及びドレイン領域を同時に形成する工程とを具備することを特徴とする半導体記憶装置の製造方法を提供する。
【００１９】
本発明によれば、シリコン窒化膜とシリコン半導体基板表面との間にアンドープのシリコン半導体領域が設けられているので、シリコン窒化膜下部の界面準位とシリコン基板表面との距離を離すことができる。このため、微細フラッシュメモリのようにソース拡散層及びドレイン拡散層の濃度が低い場合でも、シリコン窒化膜下部の界面準位に起因する拡散層表面の空乏化を抑制することができる。従って、微細フラッシュメモリなどにおいて益々顕著となる拡散濃度の低下に伴う電流駆動力の低下を抑制することができ、耐圧向上、誤書き込み防止と共に駆動力の向上をはかることが可能となる。
【００２０】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第1の実施形態に関わる不揮発性半導体記憶装置の素子構造を示す断面図である。図１では１セル部分の構成を示すが、このセル構造はＮＡＮＤ型、ＮＯＲ型、ＯＲ型、ＡＮＤ型の各種メモリセルユニットに適用できる。
【００２２】
図１に示すように、ｐ型のシリコン基板１０上に、トンネル絶縁膜３が形成されている。このトンネル絶縁膜３上にフローティングゲート２が形成されている。フローティングゲート２上にはゲート絶縁膜４が形成されている。このゲート絶縁膜４上にはコントロールゲート１が形成されている。フローティングゲート２及びコントロールゲート１は被覆用の酸化シリコンからなる絶縁膜５によって覆われている。コントロールゲート１の側面には窒化シリコンからなる側壁絶縁膜７が絶縁膜５を介して形成されている。
【００２３】
トンネル絶縁膜３下のチャネル領域を挟む位置のシリコン基板１０中にはｎ型不純物拡散層からなるソース領域８及びドレイン領域９が形成されている。ソース領域８及びドレイン領域９上にはシリコンからなる領域１７及び１８が形成されている。シリコンからなる領域のうち窒化シリコンからなる側壁絶縁膜７の下でありフローティングゲート２に対向する領域１８は、アンドープの絶縁領域となっている。またシリコンからなる領域のうち側壁絶縁膜７に覆われていない領域１７は、ｎ型の不純物がドーピングされた導電領域となっている。シリコンの領域１７は側壁絶縁膜７をマスクとして、イオン注入することによってドープされる。シリコンの領域１８は側壁絶縁膜７がマスクされているので、不純物がドーピングされていないアンドープ領域となる。このように領域１７は側壁絶縁膜の下に形成されていないことが絶縁性を保つ上で望ましい。
【００２４】
この半導体記憶装置は、シリコン窒化膜からなる側壁絶縁膜７の下のシリコン基板１０上にアンドープのシリコン領域１８が設けられている。このことにより、側壁絶縁膜７下部に存在する界面準位とシリコン基板１０の表面との距離を離すことができる。このため、ソース領域８及びドレイン領域９の濃度が低い場合でも、側壁絶縁膜７下部に存在する界面準位により、ソース領域８及びドレイン領域９の表面が空乏化することを抑制することが可能になる。
【００２５】
図２に、ソース領域８及びドレイン領域９の不純物プロファイルを示す。図２中、Ａで示す曲線は本半導体記憶装置のソース領域８及びドレイン領域９のプロファイルである。Ｂで示す曲線は、シリコン領域１７及び１８がなく側壁絶縁膜７が直接半導体基板１０上に形成された構造の場合のソース領域８及びドレイン領域９のプロファイルである。
【００２６】
図２からわかるように、Ａで示す曲線では、不純物プロファイルがＢで示す曲線よりも、より急峻に、より浅くなっている。従って、本半導体記憶装置の構造では、より浅い接合を形成することができ、ソース領域８及びドレイン領域９間のリーク電流を抑制できる。さらにソース領域８及びドレイン領域９間の耐圧を向上させることが可能になる。
【００２７】
実際に、側壁絶縁膜７とシリコン基板１０との間の距離をどれくらいにすればよいのかは、設計事項であり、ドレイン領域表面の寄生抵抗の大きさが設計上どれだけ許されるか、による。これによりアンドープのシリコンの領域１８の厚さを決定すればよい。
【００２８】
次に、図３を用いて本実施形態の半導体記憶装置の製造方法の一例を説明する。
【００２９】
先ず、図３（ａ）に示すように、ｐ型シリコン基板１０上にトンネル絶縁膜３を形成する。次に、このトンネル絶縁膜３上にフローティングゲート２を形成する。次に、このフローティングゲート２上にゲート絶縁膜４を形成する。次に、このゲート絶縁膜４上にコントロールゲート１を形成する。
【００３０】
トンネル絶縁膜３及びゲート絶縁膜４は、例えば酸化シリコンを用いればよい。フローティングゲート２及びコントロールゲートは例えば多結晶シリコンを用いればよい。それぞれの膜の形成方法はＣＶＤやスパッタ等を用いればよい。またこの積層構造は、マスクを用いてパターニングしても良いし、選択成長を用いて整形しても良い。
【００３１】
次に、図３（ｂ）に示すように、フローティングゲート２及びコントロールゲート１からなる積層構造の表面を、酸化シリコンからなる絶縁膜５で被覆する。
【００３２】
次に、図３（ｃ）に示すように、被覆用絶縁膜５を介して１回目のイオン注入により、フローティングゲート２を挟む位置に、ｎ型不純物拡散領域からなるソース領域８及びドレイン領域９を形成する。
【００３３】
次に、図３（ｄ）に示すように、ソース領域８及びドレイン領域９上の絶縁膜５をエッチングし、フローティングゲート２近傍のシリコン基板１０の表面を露出する。次に、このシリコン基板１０の露出された表面から、シリコン層１１を選択エピタキシャル成長させる。
【００３４】
次に、図３（ｅ）に示すように、コントロールゲート１の側壁に窒化シリコンからなる側壁絶縁膜７を形成する。側壁絶縁膜７は窒化シリコンをシリコン基板１０の全面に堆積した後、ＲＩＥによってコントロールゲート１の側壁に残すようにすればよい。
【００３５】
次に、図３（ｆ）に示すように、２回目の浅いイオン注入により、シリコン層１１中に、高濃度に不純物がドープされた領域１７を形成する。このとき側壁絶縁膜７がマスクとなり、フローティングゲート２に対向している領域１８は、不純物がドープされていない絶縁領域となる。このようにして、図１に示した半導体記憶装置を形成することができる。
【００３６】
本実施形態ではアンドープのシリコンの領域１８が窒化シリコンからなる側壁絶縁膜下全てに形成されている。これは２回目の浅いイオン注入後のアニールをしないか、アニールをする場合でもランプアニールを用い拡散をできるだけ小さく抑える方法を用いたためである。こうすることで十分に耐圧を持たせることが可能となる。また耐圧をより持たせるために側壁絶縁膜７下から外側に広がるようにアンドープのシリコンの領域１８を形成しても良い。形成方法としてはリソグラフィーを追加してマスクを側壁絶縁膜７よりも大きく形成して用いる。
【００３７】
（第２の実施形態）
図４は、本発明の第２の実施形態に関わる不揮発性半導体記憶装置の素子構造を示す断面図である。図４では１セル部分の構成を示すが、このセル構造はＮＡＮＤ型、ＮＯＲ型、ＯＲ型、ＡＮＤ型の各種メモリセルユニットに適用できる。
【００３８】
第２の実施形態に関わる不揮発性半導体記憶装置の素子構造と、第１の実施形態で説明した素子構造との違いは、製造プロセスの違いに起因する。
【００３９】
図４に示すように、ｐ型のシリコン基板１０上に、トンネル絶縁膜３が形成されている。このトンネル絶縁膜３上にフローティングゲート２が形成されている。フローティングゲート２上にはゲート絶縁膜４が形成されている。このゲート絶縁膜４上にはコントロールゲート１が形成されている。フローティングゲート２及びコントロールゲート１は被覆用の絶縁膜５によって覆われている。コントロールゲート１の側面には窒化シリコンからなる側壁絶縁膜７が絶縁膜５を介して形成されている。
【００４０】
シリコン基板１０上のフローティングゲート２に対向する位置には不純物がドーピングされていないシリコンの領域１６が形成されている。この絶縁領域１６の隣には、ｎ型の不純物がドーピングされたシリコンの領域１５が形成されている。このように領域１５は側壁絶縁膜７の下に形成されていないことが絶縁性を保つ上で望ましい。
【００４１】
本実施形態では、シリコンの領域を堆積してＲＩＥにてエッチングしてゲート部近傍に残す。このシリコンの領域上のコントロールゲート１の側壁に側壁絶縁膜７を形成する。この後に不純物をドーピングすることで不純物ドープ領域１５と不純物がドープされていない領域１６に分ける。このように先ずシリコン領域をＲＩＥで整形する点が第１の実施形態と異なる。
【００４２】
トンネル絶縁膜３下のチャネル領域を挟む位置のシリコン基板１０中にはｎ型不純物拡散層からなるソース領域８及びドレイン領域９が形成されている。ソース領域８及びドレイン領域９上にはシリコンからなる領域１５及び１６が形成されている。シリコンからなる領域のうち側壁絶縁膜７の下部でありフローティングゲート２に対向する領域１６は、アンドープの絶縁領域となっている。またシリコンからなる領域のうち側壁絶縁膜７に覆われていない領域１５は、ｎ型の不純物がドーピングされた導電領域となっている。
【００４３】
ソース領域８及びドレイン領域９は、シリコンの不純物ドープ領域１５と同時に側壁絶縁膜７をマスクとして、イオン注入することによってドープされる。従って、シリコンのドープ領域１５にはソース領域８及びドレイン領域９と同じ導電型の不純物がドーピングされている。シリコンの領域１６は側壁絶縁膜７がマスクされているので、不純物がドーピングされていないアンドープ領域となる。
【００４４】
この半導体記憶装置は、側壁絶縁膜７とシリコン基板１０の表面との間にアンドープのシリコン領域１６が設けられている。このことにより、側壁絶縁膜７下部に存在する界面準位とシリコン基板１０表面との距離を離すことができる。このため、ソース領域８及びドレイン領域９の濃度が低い場合でも、側壁絶縁膜７下部に存在する界面準位により、ソース領域８及びドレイン領域９の表面が空乏化することを抑制することが可能になる。
【００４５】
次に、図５を用いて本実施形態の半導体記憶装置の製造方法の一例を説明する。
【００４６】
先ず、図５（ａ）に示すように、ｐ型シリコン基板１０上にトンネル絶縁膜３を形成する。次に、このトンネル絶縁膜３上にフローティングゲート２を形成する。次に、このフローティングゲート２上にゲート絶縁膜４を形成する。次に、このゲート絶縁膜４上にコントロールゲート１を形成する。
【００４７】
トンネル絶縁膜３及びゲート絶縁膜４は、例えば酸化シリコンを用いればよい。フローティングゲート２及びコントロールゲートは例えば多結晶シリコンを用いればよい。それぞれの膜の形成方法はＣＶＤやスパッタ等を用いればよい。またこの積層構造は、マスクを用いてパターニングしても良いし、選択成長を用いて整形しても良い。
【００４８】
次に、図５（ｂ）に示すように、フローティングゲート２及びコントロールゲート１からなる積層構造の表面を、酸化シリコンからなる絶縁膜５で被覆する。
【００４９】
次に、図５（ｃ）に示すように、シリコン層１４をシリコン基板１０全面に堆積させる。
【００５０】
次に、図５（ｄ）に示すように、ＲＩＥによりシリコン層１４をエッチングしてゲート部近傍に残す。
【００５１】
次に、図５（ｅ）に示すように、コントロールゲート１の側壁として、シリコン層１４上の一部に窒化シリコンからなる側壁絶縁膜７を形成する。側壁絶縁膜７は窒化シリコンをシリコン基板１０の全面に堆積した後、ＲＩＥによってコントロールゲート１の側壁に残すようにすればよい。
【００５２】
次に、イオン注入によりｎ型ソース領域８及びｎ型ドレイン領域９を形成する。この際、シリコン領域１４は、ソース領域８及びドレイン領域９と同じ導電型の不純物がドープされた領域１５と不純物がドープされておらず、かつフローティングゲート２に対向している領域１６とからなる。このようにして、図４に示した半導体記憶装置を形成することができる。
【００５３】
（第３の実施形態）
図６は、本発明の第３の実施形態に関わる不揮発性半導体記憶装置の素子構造を示す断面図である。図６では１セル部分の構成を示すが、このセル構造はＮＡＮＤ型、ＮＯＲ型、ＯＲ型、ＡＮＤ型の各種メモリセルユニットに適用できる。
【００５４】
第３の実施形態に関わる不揮発性半導体記憶装置の素子構造と、第１及び第２の実施形態で説明した素子構造との違いは、窒化シリコンからなる側壁絶縁膜下にシリコン酸化膜からなる領域が設けられていることである。
【００５５】
図６に示すように、ｐ型のシリコン基板１０上に、トンネル絶縁膜３が形成されている。このトンネル絶縁膜３上にフローティングゲート２が形成されている。フローティングゲート２上にはゲート絶縁膜４が形成されている。このゲート絶縁膜４上にはコントロールゲート１が形成されている。フローティングゲート２及びコントロールゲート１は被覆用の絶縁膜５によって覆われている。コントロールゲート１の側面には窒化シリコンからなる側壁絶縁膜７が絶縁膜５を介して形成されている。
【００５６】
シリコン基板１０上に、窒化シリコンからなる側壁絶縁膜下にシリコン酸化膜からなる領域２０が形成されている。本実施形態では、シリコン酸化膜からなるの領域２０をシリコン基板１０の全面に堆積してＲＩＥにてエッチングしてゲート部近傍に残す。
【００５７】
トンネル絶縁膜３下のチャネル領域を挟む位置のシリコン基板１０中にはｎ型不純物拡散層からなるソース領域８及びドレイン領域９が形成されている。ソース領域８及びドレイン領域９上にはＳｉＯ２からなる領域２０が形成されている。ソース領域８及びドレイン領域９は、フローティングゲート２及びコントロールゲート１からなる形成領域をマスクとして、イオン注入することによってドープされる。
この半導体記憶装置は、側壁絶縁膜７とシリコン基板１０表面との間にシリコン酸化膜からなる領域２０が設けられている。このことにより、側壁絶縁膜７下部に存在する界面準位とシリコン基板１０表面との距離を離すことができる。このため、ソース領域８及びドレイン領域９の濃度が低い場合でも、側壁絶縁膜７下部に存在する界面準位により、ソース領域８及びドレイン領域９の表面が空乏化することを抑制することが可能になる。
【００５８】
次に、図７を用いて本実施形態の半導体記憶装置の製造方法の一例を説明する。
【００５９】
先ず、図７（ａ）に示すように、ｐ型シリコン基板１０上にトンネル絶縁膜３を形成する。次に、このトンネル絶縁膜３上にフローティングゲート２を形成する。次に、このフローティングゲート２上にゲート絶縁膜４を形成する。次に、このゲート絶縁膜４上にコントロールゲート１を形成する。
【００６０】
トンネル絶縁膜３及びゲート絶縁膜４は、例えば酸化シリコンを用いればよい。フローティングゲート２及びコントロールゲートは例えば多結晶シリコンを用いればよい。それぞれの膜の形成方法はＣＶＤやスパッタ等を用いればよい。またこの積層構造は、マスクを用いてパターニングしても良いし、選択成長を用いて整形しても良い。
【００６１】
次に、図７（ｂ）に示すように、フローティングゲート２及びコントロールゲート１からなる積層構造の表面を、酸化シリコンからなる絶縁膜５で被覆する。次にこのゲート構造をマスクとしてイオン注入することで、ソース領域８及びドレイン領域９を形成する。
【００６２】
次に、図７（ｃ）に示すように、シリコン酸化膜２０をシリコン基板１０の全面に堆積させる。
【００６３】
次に、図７（ｄ）に示すように、ＲＩＥによりシリコン酸化膜２０をエッチングしてゲート部近傍に残す。
【００６４】
次に、図７（ｅ）に示すように、コントロールゲート１の側壁として、シリコン酸化膜２０上の一部に窒化シリコンからなる側壁絶縁膜７を形成する。側壁絶縁膜７は窒化シリコンをシリコン基板１０全面に堆積した後、ＲＩＥによってコントロールゲート１の側壁に残すようにすればよい。
このようにして、図６に示した半導体記憶装置を形成することができる。
【００６５】
【発明の効果】
ソース領域及びドレイン領域の濃度が低い場合でも、側壁窒化膜下部に存在する界面準位による拡散層表面の空乏化を抑制することができ、耐圧向上、誤書き込み防止と共に駆動力の向上を図ることができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態にかかる半導体記憶装置の断面図。
【図２】  半導体基板と側壁絶縁膜間にシリコン層がない場合のソース領域及びドレイン領域の不純物プロファイルとシリコン層がある場合のソース領域及びドレイン領域の不純物プロファイル。
【図３】  第１の実施形態にかかる半導体記憶装置の製造工程を説明するための各断面図。
【図４】  本発明の第２の実施形態にかかる半導体記憶装置の断面図。
【図５】  第２の実施形態にかかる半導体記憶装置の製造工程を説明するための各断面図。
【図６】  本発明の第３の実施形態にかかる半導体記憶装置の断面図。
【図７】  第３の実施形態にかかる半導体記憶装置の製造工程を説明するための各断面図。
【図８】  従来の半導体記憶装置の断面図。
【符号の説明】
１…コントロールゲート
２…フローティングゲート
３…トンネル絶縁膜
４…ゲート絶縁膜
５…絶縁膜
６…絶縁膜
７…側壁絶縁膜
８…ソース領域
９…ドレイン領域
１０…シリコン基板
１７…ドープされたシリコンの領域
１８…アンドープシリコンの領域
２０…シリコン酸化膜
【図１】
0003641596.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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