(57)【特許請求の範囲】
【請求項１】
絶縁膜上にシリコン層が形成された基板上において、
前記シリコン層が、電荷を閉じ込めるための伝導体島となる極薄部と、
この極薄部に接続するように形成された、前記極薄部より膜厚が厚い少なくとも２つの電極部とを有し、
前記シリコン層の膜厚方向に対して平行でかつ前記２つの電極部と前記極薄部とが配列される方向に対して垂直な断面において、前記電極部の上端又は下端のどちらか一方が前記極薄部の上端と下端の中間に位置し、かつ前記電極部の左端又は右端のどちらか一方が前記極薄部の左端と右端の中間に位置することを特徴とするクーロンブロッケード素子。
【請求項２】
請求項１記載のクーロンブロッケード素子において、
前記極薄部との間に容量を設けるための空間又は前記絶縁膜とは別の絶縁膜を隔てて形成されたゲート電極を有することを特徴とするクーロンブロッケード素子。
【請求項３】
請求項１記載のクーロンブロッケード素子において、
前記絶縁膜とは別の絶縁膜を挟んで形成された複数の前記極薄部を有することを特徴とするクーロンブロッケード素子。
【請求項４】
絶縁膜上にシリコン層が形成された基板上において、前記シリコン層を、電荷を閉じ込めるための伝導体島となる極薄部、及び前記極薄部とつながる、前記極薄部より膜厚が厚い少なくとも２つの電極部を有する形状に加工する工程と、
このシリコン層を熱酸化する工程とを有し、
前記シリコン層の膜厚方向に対して平行でかつ前記２つの電極部と前記極薄部とが配列される方向に対して垂直な断面において、前記電極部のシリコン領域の上端又は下端のどちらか一方が前記極薄部のシリコン領域の上端と下端の中間に位置し、かつ前記電極部のシリコン領域の左端又は右端のどちらか一方が前記極薄部のシリコン領域の左端と右端の中間に位置するように、前記シリコン層を熱酸化する工程によって形成することを特徴とするクーロンブロッケード素子の製造方法。
【請求項５】
請求項４記載のクーロンブロッケード素子の製造方法において、
熱酸化前の前記極薄部の膜厚は５ｎｍ以下であり、
前記シリコン層を熱酸化する工程は、平坦なシリコン表面を熱酸化した場合に形成される酸化膜厚が１０ｎｍ以上となるような条件で前記シリコン層を熱酸化したことを特徴とするクーロンブロッケード素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クーロンブロッケード現象を用いた素子とその製造方法に関するものである。
【０００２】
【従来の技術】
微小トンネル接合における電子トンネリングのクーロンブロッケード現象は、１個の電子のトンネルがそれに伴う帯電エネルギーに起因する自由エネルギーの増大により抑制される現象である。このようなクーロンブロッケード現象を利用するクーロンブロッケード素子は、素子から流れ出るあるいは素子に蓄積する電流や電荷を単電子の単位で制御することが可能になるため、１素子当たりの消費電力が極めて小さく、更にデバイス面積も極めて小さいという特徴を有し、既存のシリコン系集積回路の集積化限界をはるかに上回る集積化が期待されている。そして、この素子の基本構造としては、単電子トランジスタ（Single Electron Trａnsistor）や単電子メモリ（Single Electron Memory）が提案されている。
【０００３】
従来のクーロンブロッケード素子は、主に、III−V族系の化合物半導体のヘテロ接合界面、あるいは薄層単結晶シリコン層に形成される２次元電子ガスを、その上に作製した電極による電界や半導体層の加工形状などによって島状に閉じ込めて、この島とその両端に形成された電極の間で電子をトンネルさせる構造で形成されていた。
図１３は文献「フィジカル  レビュー  レター、６５巻、７７１〜７７４頁、１９９０年」に開示されている従来のクーロンブロッケード素子を斜め上方から見た鳥かん図、図１４はこのクーロンブロッケード素子の等価回路図である。７１はｎ型ＧａＡｓからなる基板、７２はＡｌＧａＡｓ層、７３はＧａＡｓ層、７４はＧａＡｓ層７３上に形成された電極である。
【０００４】
このようなクーロンブロッケード素子では、ＡｌＧａＡｓ層７２とＧａＡｓ層７３のヘテロ界面に２次元電子ガスが形成される。そして、電極７４に水平方向に細く絞ったくびれ７５を設けることにより、この部分に量子サイズ効果によるポテンシャル障壁が形成され、これらに挟まれた領域７６が電荷を閉じ込める伝導体島となる。
こうして、伝導体島７６とソース電極７７との間のポテンシャル障壁がトンネル容量Ｃｓとして作用し、伝導体島７６とドレイン電極７８との間のポテンシャル障壁がトンネル容量Ｃｄとして作用し、図１４のような等価回路を有する素子となる。
【０００５】
このようなクーロンブロッケード素子を実用化するために、最も重要な課題の１つは動作温度であり、実用的な温度でクーロンブロッケード素子を動作させるためには、素子の中核であり電子溜となる伝導体島をｎｍスケールで形成することと、数ａＦ（１ａＦは１０-18 Ｆ）という極めて小さい容量を持ったトンネル障壁を形成することが必要となる。これは、これらが大きくなると、単電子の帯電エネルギーが熱エネルギーに埋もれてしまい、クーロンブロッケード現象が観測できなくなるからである。
【０００６】
しかし、図１３のクーロンブロッケード素子では、電極７４において間隔が最も狭くなっているくびれ７５の幅（図１３左右方向）が伝導体島７６の幅より十分小さいことが必要なので、くびれ７５を電子ビームリソグラフィで作製しようとすると、島７６の大きさはリソグラフィの限界で決まる最小寸法よりはるかに大きくならざるを得ない。
したがって、このクーロンブロッケード素子は、１Ｋ以下の極めて低い温度でしか動作しないことになる。
【０００７】
さらに、このような構造では、単一のクーロンブロッケード素子を形成することは容易であるが、これを連結して動作させるときに自由度が小さいという問題がある。すなわち、伝導体島７６の周囲を電極７４で囲う必要が生じるので、電極配置に制限が生じ、複数の伝導体島を高密度に集積したり、複数の伝導体島を連結して多様な素子を作製したりするには極めて不利である。
【０００８】
また、２次元単結晶シリコン層を加工して島状に閉じ込めるクーロンブロッケード素子（特願平７−２７５５４４号）では、基板シリコン８１、埋め込み酸化膜８２、上層シリコン層８３からなるＳＯＩウエハ（ＳＩＭＯＸや張り付けウエハ等がある）を用い、シリコン層８３を細線部９０と細線部９０よりも幅の広い電極部９１、９２を有する形状に加工する。次に、このウエハを熱酸化すると、パターン形状に依存した酸化が生じ、電極部９１、９２の細線部近傍におけるシリコン層８３が細線部９０のシリコン層８３よりも薄くなる現象が生じる。この現象を利用して、薄くなった部分をトンネル容量とし、細線部９０を小さなシリコン島に変えるものである。
【０００９】
この手法は、電極部９１、９２にトンネル容量を介して接続された極めて小さなシリコン島を自動的に形成することができる点と、高い動作温度が得られる点で優れているが、図１５の構造から明らかなように、電極部９１、９２の構造が細線部９０より幅広にならざるを得ないので、島を高密度に集積化することが困難であると共に、島間を接近させることも難しいという問題がある。
【００１０】
【発明が解決しようとする課題】
以上のように従来の方法では、室温で動作するようなクーロンブロッケード素子を実現することができないという問題点があった。また、伝導体島を高密度に集積化することが困難で、島間を接近させることも難しく、伝導体島を複数有する多様な素子を作り出すことができないという問題点があった。
本発明は、上記課題を解決するためになされたもので、高い温度で動作することができる、多様な連結構造のクーロンブロッケード素子を実現することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、請求項１に記載のように、絶縁膜上にシリコン層が形成された基板上において、シリコン層が、電荷を閉じ込めるための伝導体島となる極薄部と、この極薄部に接続するように形成された、前記極薄部より膜厚が厚い少なくとも２つの電極部とを有し、前記シリコン層の膜厚方向に対して平行でかつ前記２つの電極部と前記極薄部とが配列される方向に対して垂直な断面において、前記電極部の上端又は下端のどちらか一方が前記極薄部の上端と下端の中間に位置し、かつ前記電極部の左端又は右端のどちらか一方が前記極薄部の左端と右端の中間に位置するようにしたものである。
このように電極部の上端又は下端のどちらか一方が極薄部の上端と下端の中間に位置し、かつ電極部の左端又は右端のどちらか一方が極薄部の左端と右端の中間に位置するように形成することにより、極薄部と電極部の境界に極薄部よりも幅が狭く厚さの薄いシリコンが形成される。その結果、極薄部の両端に極薄部よりエネルギーの高いトンネル障壁が形成され、極薄部に伝導体島が形成される。
【００１２】
また、請求項２に記載のように、極薄部との間に容量を設けるための空間又は前記絶縁膜とは別の絶縁膜を隔てて形成されたゲート電極を有するものである。このような構成により、空間又は絶縁膜による容量を介して伝導体島となる極薄部とゲート電極が接続される。
また、請求項３に記載のように、前記絶縁膜とは別の絶縁膜を挟んで形成された複数の前記極薄部を有するものである。このように複数の極薄部を絶縁膜を挟んで並べることにより、容量を介した伝導体島の連結構造が形成される。
【００１３】
また、請求項４に記載のように、絶縁膜上にシリコン層が形成された基板上において、シリコン層を、電荷を閉じ込めるための伝導体島となる極薄部、及び前記極薄部とつながる、前記極薄部より膜厚が厚い少なくとも２つの電極部を有する形状に加工する工程と、シリコン層を熱酸化する工程とを有し、前記シリコン層の膜厚方向に対して平行でかつ前記２つの電極部と前記極薄部とが配列される方向に対して垂直な断面において、前記電極部のシリコン領域の上端又は下端のどちらか一方が前記極薄部のシリコン領域の上端と下端の中間に位置し、かつ前記電極部のシリコン領域の左端又は右端のどちらか一方が前記極薄部のシリコン領域の左端と右端の中間に位置するように、前記シリコン層を熱酸化する工程によって形成するようにしたものである。熱酸化により極薄部のシリコン領域と電極部のシリコン領域が左右、膜厚方向にずれるため、極薄部のシリコン領域と電極部のシリコン領域の境界に極薄部のシリコン領域よりも幅が狭く厚さの薄いシリコンが自動的に形成される。
また、請求項５に記載のように、熱酸化前の前記極薄部の膜厚は５ｎｍ以下であり、前記シリコン層を熱酸化する工程は、平坦なシリコン表面を熱酸化した場合に形成される酸化膜厚が１０ｎｍ以上となるような条件で前記シリコン層を熱酸化するようにしたものである。
【００１４】
【発明の実施の形態】
実施の形態の１．
図１（ａ）は本発明の第１の実施の形態を示すクーロンブロッケード素子の鳥瞰図である。
まず、このクーロンブロッケード素子の製造工程について説明する。最初に、図示しないシリコン等の基板の上にシリコン酸化膜等からなる絶縁膜１を形成し、この絶縁膜１上にシリコン層２を形成する。
【００１５】
この絶縁膜１、シリコン層２については、例えば単結晶シリコン基板中に酸素を注入して酸化膜を形成したＳＩＭＯＸ（Separation by IMplanted OXygen）基板やシリコン酸化膜と単結晶シリコン層を張り付けた張り付け基板等のＳＯＩ（Silicon On Insulator）基板を用いて、基板シリコン上に配置された埋め込み酸化膜を絶縁膜１とし、埋め込み酸化膜上に配置された上層シリコン層をシリコン層２とすればよい。
【００１６】
続いて、リソグラフィーとエッチング等の手法により、シリコン層２を極薄部３と、この極薄部３よりも膜厚が厚い、ソース側電極部４及びドレイン側電極部５とを有する形状に加工する。
ここで、図１（ａ）のクーロンブロッケード素子を図１（ｂ）に示すようにＩ−Ｉ線で切断した断面図を図２（ａ）に示し、ＩＩ−ＩＩ線で切断した断面図を図２（ｂ）に示す。
【００１７】
このようなシリコン層２の加工は、初めにシリコン層２を幅（図１、図２左右方向）の狭い細線形状に加工した後に、レジスト、絶縁膜等をマスクにエッチングして極薄部３を形成してもよいし、逆に、シリコン層２の一部をエッチングして極薄部３を形成した後に、シリコン層２を細線形状に加工してもよい。
なお、本実施の形態では、極薄部３と電極部４，５による段差の側壁（つまり、極薄部３とつながる電極部４，５の側壁）が斜面になっているが、垂直な段差でも構わない。
【００１８】
次に、このような構造を酸素や水蒸気を含む雰囲気中で熱酸化する。熱酸化後のクーロンブロッケード素子を図１（ｂ）のＩ−Ｉ線で切断した断面図を図２（ｃ）に示し、ＩＩ−ＩＩ線で切断した断面図を図２（ｄ）に示す。
熱酸化を行うと、シリコン層２は、その上面に形成される熱酸化膜を通しての酸化剤（酸素や水）の拡散により、上面から酸化され、シリコン層２そのものを通しての酸化剤の拡散や絶縁膜１を通しての酸化剤の拡散により、側面あるいは下面からも酸化される。
【００１９】
このとき、酸化剤の拡散量はエッジからの距離（あるいは距離の２乗）に反比例するので、酸化剤の拡散に伴う酸化は、エッジからの距離が近いほど促進される。ただし、シリコン層２の左右の両エッジ近傍においては、熱酸化によって形成された酸化膜の体積膨張に伴う応力の蓄積により酸化剤濃度が低下するため、酸化速度が抑制される。特に、極薄部３のように極めて薄い領域の左右のエッジでは、膜厚が厚い電極部４，５よりも上記酸化抑制効果を強く受ける。
【００２０】
したがって、熱酸化前のシリコン膜厚が薄い極薄部３では、上面及び下面からの酸化によって中央部が完全に酸化しつくされ、左右のエッジ近傍のみにシリコン領域１１が残る（図２（ｃ））。
【００２１】
一方、熱酸化前のシリコン膜厚が厚い電極部４では、その膜厚のために左右のエッジへの応力集中が緩和される。これにより、電極部４では、左右のエッジ近傍においても中央部と同程度の酸化が進行し、図２（ｄ）に示すようなシリコン領域１２が残る。また、電極部５においても、同様にしてシリコン領域１３が残る。
【００２２】
ここで、熱酸化後に残ったシリコン領域を表すために、熱酸化後のシリコン層の平面図を図３（ａ）に示し、図２（ｃ）と図２（ｄ）を重ねた断面図を図３（ｂ）に示す。なお、図３（ａ）では、絶縁膜１を省略しており、また梨地の部分はシリコンが残った領域を示している。
極薄部３に残ったシリコン領域１１と電極部４，５に残ったシリコン領域１２，１３との境界部２０には、極薄部３に残ったシリコン領域１１よりも幅が狭く厚さの薄いシリコン領域が形成されている。
【００２３】
これは、極薄部３に残ったシリコン領域１１と電極部４，５に残ったシリコン領域１２，１３の位置がずれていることに起因している。つまり、極薄部３では、左右のエッジ近傍にシリコン領域１１が残るのに対し、電極部４，５では、シリコン層が中心部に向かって後退してシリコン領域１２，１３が残る。これにより、左右方向の位置ずれが生じている。
【００２４】
また、極薄部３の左右のエッジ近傍では、上述した応力の集中により、下面からの酸化が抑制されるのに対し、電極部４，５では、下面からの酸化によりシリコン層が中心部に向かって上方に後退する。これにより、膜厚方向の位置ずれが生じている。
【００２５】
こうして、シリコン領域１１とシリコン領域１２，１３が左右方向及び膜厚方向にずれているため、シリコン領域１１とシリコン領域１２，１３との境界部２０には、必然的にシリコン領域１１よりも幅が狭く厚さの薄いシリコン領域が形成される。
【００２６】
以上のような熱酸化を施した後に、絶縁膜１上の極薄部３の両脇に、多結晶シリコン等からなるゲート電極６を形成する（図３（ａ）では、左側のゲート電極６のみを表しているが、右側には、このゲート電極と左右を反転させた電極を形成すればよい）。
【００２７】
次いで、このような構造の上に、シリコン酸化膜等の絶縁膜を形成した後に、シリコン領域１２，１３上の絶縁膜の一部に電極用の窓をあけ、この部分にアルミニウム、タングステン又はチタン等からなる金属を引き出し電極に用いてソース電極、ドレイン電極を形成する。これで、クーロンブロッケード素子の製造工程が終了する。
【００２８】
前述のように、極薄部３のシリコン領域１１よりも境界部２０のシリコン領域が薄くなると、この薄くなった領域のシリコンの伝導帯が量子化されることにより、基底エネルギーがシリコン領域１１よりも大きくなる。このため、シリコン領域１１中の電子から見ると、シリコン領域１１は両端をエネルギー障壁で挟まれ、あたかも孤立した島のようになる。
【００２９】
図４はこの様子を模式的に示すエネルギーバンド図、図５は本実施の形態のクーロンブロッケード素子の等価回路図である。
本実施の形態のクーロンブロッケード素子は、後述のように、単電子トランジスタ（以下、ＳＥＴという）が２つあって、これらＳＥＴのシリコン島が容量で接続されたものとなっている。図４では、これらＳＥＴのうち一方のみを記載するものとし、また伝導帯についてのみ記載している。
【００３０】
境界部２０に形成された薄いシリコン領域は、上記基底エネルギーの増加により、図４のようなポテンシャル障壁（トンネル障壁）３０となる。この２つのポテンシャル障壁３０が極薄部３のシリコン領域１１に電荷を閉じ込める作用をすると共に、トンネル容量Ｃｓ（ソース側容量）、Ｃｄ（ドレイン側容量）として作用する。こうして、極薄部３に残ったシリコン領域１１が微小シリコン島（伝導体島）となる。
また、このシリコン島には、ゲート電極６とシリコン領域１１との間の絶縁膜によるゲート容量Ｃｇを介してゲート電極６が接続されている。
【００３１】
このようなクーロンブロッケード素子では、ソース側電極部４とドレイン側電極部５間に小さな電圧を印加して、ゲート電圧を増加させると、ソース・ドレイン間のコンダクタンスが周期的に増減する。
この動作を図４を用いて説明すると、シリコン島が小さい容量で囲まれているため、電子１個が島に入ることによるエネルギー増加分が大きくなって、シリコン島にエネルギー準位ができる（図４では、クーロンギャップの上下にある２つの準位のみを示す）。
【００３２】
ゲート電極６に印加するゲート電圧Ｖｇを変化させると、ゲート電極６と島との容量的な接続により、このエネルギー準位が一定のギャップを保ったまま上下する。そして、ソース・ドレイン間の電圧Ｖｄがこのクーロンギャップより小さいときに、ギャップ内にソース、ドレインの準位が入ると、ソース・ドレイン間に電流が流れないブロッケード状態となる。
また、ソース・ドレインのエネルギー準位の間にシリコン島の準位の何れかが入ると、この準位を介してソースからドレインに電流が流れる状態となる。
【００３３】
よって、あるゲート電圧ではブロッケードの効果でシリコン島内の電子個数がｎ（整数）個で安定になり、電流が流れない（コンダクタンスが小さい）が、ゲート電圧が増加すると、ブロッケードが破れもう１個電子が増えることが可能になる。この領域にゲート電圧が入ると、シリコン島内の電子数がｎ個とｎ＋１個の両方の値がとれるので、電子が１個シリコン島に入り、次に１個出ていく（島内の電子数はｎ個とｎ＋１個の間を往復する）ことで電流が流れるようになり、コンダクタンスが増大する。つまり、ゲート電圧Ｖｇを変化させると、この２つの状態が交互に現れるので、ソース・ドレイン間のコンダクタンスが脈動する。
【００３４】
このコンダクタンスの脈動は、絶対零度以外の温度では、熱エネルギーでぼやけてしまう。高い温度までコンダクタンスの振動を観測できるようにする、すなわち高い動作温度を確保するためには、シリコン島を取り巻く総容量をＣtotal （＝Ｃｇ＋Ｃｓ＋Ｃｄ＋Ｃｃ）としたとき、温度Ｔによる熱揺らぎｋＴ（ｋはボルツマン定数）が島の１電子のチャージングエネルギーｅ2 ／２Ｃtotal より十分小さいことが必要とされる。
したがって、高い動作温度を確保するためにはＣtotal を小さくする必要があり、これはシリコン島の大きさを小さくすることと等価である。
【００３５】
後述のように、熱酸化前の極薄部３の厚さは、５ｎｍ以下であるから、極薄部３に残ったシリコン領域１１の厚さはそれ以下となり、またシリコン領域１１の幅（図３（ａ）左右方向）は、１０ｎｍ程度となる。
したがって、極薄部３の長さ（図３（ａ）上下方向）を２０ｎｍ以下程度とすれば、極めて小さなシリコン島ができることになり、室温においてもクーロンブロッケード効果を発現させることが可能となる。
【００３６】
また、本実施の形態では、極薄部３の左右のエッジ近傍にそれぞれシリコン島が形成されるので、熱酸化前のシリコン層２の幅を狭くして両シリコン島を接近させれば、２つのシリコン島がその間の酸化膜による容量Ｃｃで結合された連結構造型のクーロンブロッケード素子を実現することができる。図５の等価回路図は、この場合のものである。このような連結構造型クーロンブロッケード素子を実現するには、熱酸化前のシリコン層２の幅を５０ｎｍ程度以上とすればよい。また、シリコン島を１つにする場合には、５０ｎｍより狭くすればよい。
【００３７】
以上のような構造が形成される極薄部３の膜厚はある範囲に限定される。熱酸化前の極薄部３の膜厚が厚すぎると、左右のエッジでの応力集中が緩和されるため、上記のようなシリコン領域１１が形成されなくなり、シリコン領域１２の形状に近づく。
【００３８】
図６はクーロンブロッケード振動（上述のコンダクタンスの脈動）の発現率と熱酸化前のシリコン膜厚の関係を熱酸化量をパラメータとして示した図である。図中のパラメータ５ｎｍ，１０ｎｍ，１５ｎｍは、熱酸化量を平坦なシリコン表面を酸化した場合に形成される酸化膜の膜厚で表示したものである。
【００３９】
図６から分かるように、酸化膜厚が平坦面において５ｎｍとなる条件で熱酸化を行った場合、クーロンブロッケード振動の発現率が悪くなる。これは、熱酸化量が少ないために、極薄部３において応力があまり発生していないためである。
これに対して熱酸化量が１０ｎｍ、１５ｎｍの場合は、シリコン膜厚が５ｎｍ以下の範囲でクーロンブロッケード振動がよく発現するようになる。
したがって、熱酸化前の極薄部３の膜厚を５ｎｍ以下とし、平坦なシリコン表面を熱酸化した場合に形成される酸化膜厚が１０ｎｍ以上となるような条件でシリコン層２を熱酸化すればよい。
【００４０】
なお、上記発現率は、同一のクーロンブロッケード素子を複数作製して、４０Ｋの温度で測定したときに、クーロンブロッケード振動が発現するかどうかの平均を求めたものであり（例えば、同一の素子を１０個作製して、５個の素子でクーロンブロッケード振動が発現した場合の発現率は０．５である）、図６の横軸のシリコン膜厚は、数十μｍの水平面内での平均的なシリコン膜厚である。
【００４１】
同一条件で素子を作製したにも拘わらず、クーロンブロッケード振動が発現するものと発現しないものがあるのは、各素子のシリコン島の膜厚に揺らぎが存在するからである。
基板上に同一の素子を多数作製しようとしても、現在のＳＯＩ基板では上層のシリコン層の厚さが広い範囲にわたって原子のオーダーで均一なものを手に入れるのは難しく、例えば、図６の測定に用いた基板では、シリコン膜厚の揺らぎが水平方向に１０μｍ程度の周期で存在し、その大きさは標準偏差で０．７ｎｍ程度である。
【００４２】
実際のシリコン島のサイズは数十ｎｍのオーダーであるので、その中での膜厚の揺らぎは無視できるが、素子ごとには±１ｎｍの揺らぎをもつことになる。
そこで、図６では、クーロンブロッケード振動が発現するかどうかを複数の素子に関して測定して、その平均値を求め、クーロンブロッケード振動とシリコン膜厚との関係を求めている。
【００４３】
つまり、膜厚の揺らぎがない場合は、各素子の特性は同一となり、特定のシリコン膜厚に対してはクーロンブロッケード振動が発現するかしないかの何れか一方となる（上記の発現率で言えば、発現率が「１」か「０」かのどちらかのみとなる）。
【００４４】
以上のように、本発明によれば、トンネル障壁となるシリコン層のくびれをリソグラフィーの限界寸法よりも遥かに小さい幅と厚さで実現することができる。また、極薄部３、電極部４，５の幅及び膜厚と、熱酸化条件とにより、このくびれの形成を制御することができる。すなわち閉じ込めポテンシャルの大きさとトンネル容量の大きさを調節することができるので、シリコン島を取り巻く容量を小さくすることができる。
【００４５】
また、熱酸化技術は、シリコンＬＳＩ加工技術の中でも特に制御性、再現性に優れているので、本発明のクーロンブロッケード素子の構造を制御性、再現性良く実現できる。
また、シリコン島１１の厚さは熱酸化によって極薄部３より薄くなり、シリコン島１１の幅は１０ｎｍ程度となり、さらにシリコン島１１の長さ（極薄部３の長さ）は、くびれの大きさと無関係に設定できるため、これを短くすることによって、シリコン島をリソグラフィーの限界寸法よりも小さくすることができる。その結果、室温で動作するようなクーロンブロッケード素子を実現することができる。
【００４６】
実施の形態の２．
図７は本発明の他の実施の形態を示すクーロンブロッケード素子の平面図であり、図７（ａ）は熱酸化前のシリコン層の平面図、図７（ｂ）は熱酸化後のシリコン層の平面図である。図７（ｂ）において、梨地の部分はシリコンが残っている領域を示す。
【００４７】
本実施の形態では、絶縁膜（不図示）上のシリコン層を、左右非対称で膜厚が極薄部３と同じ極薄部３ａと、左右非対称で膜厚が電極部４，５と同じ電極部４ａ，５ａを有する形状に加工する。このとき、極薄部３ａの短い方（右側）の長さを２０ｎｍ程度以下とし、長い方（左側）の長さをこれより長くする。
このような構造を実施の形態の１と同様に熱酸化すると、シリコン島を１個にすることができる。
【００４８】
これは、熱酸化を行うと、実施の形態の１と同様に極薄部３ａにシリコン領域１１ａ，１４が残り、電極部４ａ，５ａにシリコン領域１２ａ，１３ａが残るが、長い方のエッジ（左側）に残るシリコン領域１４の容量がその長さのために大きくなり、室温でクーロンブロッケード効果が得られなくなるからである。
【００４９】
実施の形態の３．
図８は本発明の他の実施の形態を示すクーロンブロッケード素子の平面図であり、図８（ａ）は熱酸化前のシリコン層の平面図、図８（ｂ）は熱酸化後のシリコン層の平面図である。図８（ｂ）において、梨地の部分はシリコンが残っている領域を示す。
【００５０】
本実施の形態では、絶縁膜（不図示）上のシリコン層を、突出部を有し膜厚が極薄部３と同じ極薄部３ｂと、膜厚が電極部４，５と同じ電極部４ｂ，５ｂを有する形状に加工する。このとき、極薄部３ｂの短い方（右側）の長さを２０ｎｍ程度以下とし、長い方（左側）の長さをこれより長くし、突出部の長さと突出量をそれぞれ１０〜２０ｎｍ程度とする。
【００５１】
このような構造を実施の形態の１と同様に熱酸化すると、電極部４ｂ，５ｂにはシリコン領域１２ｂ，１３ｂが残る。
一方、極薄部３ｂでは、右側のエッジ近傍に実施の形態の１と同様のシリコン領域１１ｂが残るが、左側のエッジ近傍については複数のシリコン領域１５〜１７に分断されてシリコンが残る。
【００５２】
これは、突出部の根元にある角部２１をシリコン層の外側から見ると、シリコンが２７０°の広がりを有するため、シリコンが９０°若しくは１８０°の広がりを有する他の部分と比べて、酸化による応力の集中が小さく、酸化が進みやすいからである。
【００５３】
よって、外側から見てシリコンが１８０°の広がりを有する箇所に残るシリコン領域１５，１６と、シリコンが９０°若しくは１８０°の広がりを有する突出部に残るシリコン領域１７との間に位置する、角部２１では、シリコンが完全に酸化しつくされる。
こうして、３つのシリコン島１５〜１７が容量によって連結されたクーロンブロッケード素子を実現することができる。
【００５４】
このとき、シリコン領域１５，１２ｂの境界部とシリコン領域１６，１３ｂの境界部にそれぞれ形成される薄いシリコン領域は、実施の形態の１と同様にトンネル容量（トンネル障壁）となる。
【００５５】
一方、シリコン領域１５，１７間の熱酸化膜とシリコン領域１６，１７間の熱酸化膜は、熱酸化量が少ない場合はトンネル性絶縁膜（つまり、トンネル容量として作用する）となり、熱酸化量が多い場合は完全絶縁膜（容量として作用する）となる。
【００５６】
なお、ここでは角部２１が完全に熱酸化しつくされるとしているが、極めて薄いシリコン領域が残る形でもよく、この場合は残ったシリコン領域がトンネル容量となる。
また、本実施の形態のように、突出部を形成しなくても、加工揺らぎを利用すれば、シリコン島の連結構造を実現することができる。
【００５７】
また、熱酸化を行ってシリコン島を形成した後に、このシリコン島の上に多結晶シリコン等からなるゲート電極を形成して、このゲート電極への電圧印加により、片方の島のみを断線状態とすることも可能である。
また、リソグラフィーとエッチング等の手法を用いて、シリコン島を切断してもよい。
【００５８】
実施の形態の４．
図９は本発明の他の実施の形態を示すクーロンブロッケード素子の平面図であり、図９（ａ）は熱酸化前のシリコン層の平面図、図９（ｂ）は熱酸化後のシリコン層の平面図である。図９（ｂ）において、梨地の部分はシリコンが残っている領域を示す。
【００５９】
本実施の形態では、実施の形態の２と同様のシリコン層を絶縁膜（不図示）上に２つ並べて配置している。つまり、シリコン層を、左右非対称で膜厚が極薄部３と同じ極薄部３ｃ、および左右非対称で膜厚が電極部４，５と同じ電極部４ｃ，５ｃを有する形状と、左右非対称で膜厚が極薄部３と同じ極薄部３ｄ、および左右非対称で膜厚が電極部４，５と同じ電極部４ｄ，５ｄを有する形状とに加工する。
【００６０】
このとき、極薄部３ｃ，３ｄの短い方（３ｃでは右側、３ｄでは左側）の長さを２０ｎｍ程度以下とし、長い方（３ｃでは左側、３ｄでは右側）の長さをこれより長くする。
このような構造を実施の形態の１と同様に熱酸化すると、電極部４ｃ，５ｃ，４ｄ，５ｄにはそれぞれシリコン領域１２ｃ，１３ｃ，１２ｄ，１３ｄが残り、極薄部３ｃ，３ｄにはシリコン領域１１ｃ，１１ｄが残る。
【００６１】
なお、極薄部３ｃの左側のエッジには、シリコン領域１２ｃ，１３ｃとつながるシリコン領域が図７（ｂ）の領域１４と同様に残るが、このシリコン領域は、熱酸化後にリソグラフィーとエッチング等の手法により途中で分断され、シリコン領域１２ｃ，１３ｃの接続が切断されるため、不図示としている。これは、極薄部３ｄの右側のエッジに残るシリコン領域についても同様である。
【００６２】
次いで、極薄部３ｃ，３ｄ上に、多結晶シリコン等からなるゲート電極６ｃ，６ｄをそれぞれ形成する。
以上のようなクーロンブロッケード素子の等価回路を図１０に示す。シリコン領域１１ｃ，１２ｃの境界部とシリコン領域１１ｃ，１３ｃの境界部にそれぞれ形成された薄いシリコン領域は、実施の形態の１と同様にトンネル障壁となり、それぞれトンネル容量Ｃｓ１、Ｃｄ１として作用する。こうして、シリコン領域１１ｃがシリコン島となる。
【００６３】
また、シリコン島１１ｃには、熱酸化膜によるゲート容量Ｃｇ１を介してゲート電極６ｃが接続されている。
同様に、シリコン領域１１ｄ，１２ｄの境界部とシリコン領域１１ｄ，１３ｄの境界部にそれぞれ形成された薄いシリコン領域がトンネル障壁となり、それぞれトンネル容量Ｃｓ２、Ｃｄ２として作用する。これにより、シリコン領域１１ｄがシリコン島となる。このシリコン島１１ｄには、熱酸化膜によるゲート容量Ｃｇ２を介してゲート電極６ｄが接続されている。
【００６４】
そして、このような２つのＳＥＴのシリコン島１１ｃ，１１ｄは、その間に形成された熱酸化膜による容量Ｃｃ１で接続されている。
なお、本実施の形態では、左右非対称な極薄部を有するシリコン層について説明したが、左右対称なシリコン層によっても同様の連結構造型のＳＥＴが製作できることは言うまでもない。
【００６５】
実施の形態の５．
図１１は本発明の他の実施の形態を示すクーロンブロッケード素子の平面図であり、図１１（ａ）は熱酸化前のシリコン層の平面図、図１１（ｂ）は熱酸化後のシリコン層の平面図である。図１１（ｂ）において、梨地の部分はシリコンが残っている領域を示す。
【００６６】
本実施の形態では、絶縁膜（不図示）上のシリコン層を、膜厚が極薄部３と同じ極薄部３ｅと、膜厚が電極部４，５と同じ電極部４ｅ，５ｅと、縦横の大きさが１０ｎｍ〜２０ｎｍ程度で膜厚が電極部４，５と同じ厚膜領域部７とを有する形状に加工する。
【００６７】
このような構造を熱酸化すると、極薄部３ｅにはシリコン領域１１ｅ，１１ｆが残り、電極部４ｅ，５ｅにはシリコン領域１２ｅ，１３ｅが残り、厚膜領域部７にはシリコン領域１８が残る。
【００６８】
なお、厚膜領域部７では、その厚さにより電極部４ｅ，５ｅと同様の熱酸化が生じる。また、極薄部３ｅの左側のエッジには、シリコン領域１２ｅ，１３ｅとつながるシリコン領域（不図示）が残るが、このシリコン領域は、実施の形態の４と同様にリソグラフィーとエッチング等の手法によって途中で分断される。
そして、厚膜領域部７の隣に、多結晶シリコン等からなるゲート電極６ｅを形成する。
【００６９】
以上のようなクーロンブロッケード素子の等価回路を図１２に示す。シリコン領域１１ｅ，１２ｅの境界部と、シリコン領域１１ｅ、１８の境界部にそれぞれ形成された薄いシリコン領域は、実施の形態の１と同様にトンネル障壁となり、それぞれトンネル容量Ｃｓ３、Ｃｓ４として作用する。また、シリコン領域１１ｆ，１３ｅの境界部と、シリコン領域１１ｆ、１８の境界部にそれぞれ形成された薄いシリコン領域も、同様にトンネル障壁となり、それぞれトンネル容量Ｃｄ３、Ｃｄ４として作用する。こうして、シリコン領域１１ｅ，１８，１１ｆがシリコン島となる。
【００７０】
また、シリコン島１８には、熱酸化膜によるゲート容量Ｃｇ３を介してゲート電極６ｅが接続されている。
こうして、３つのシリコン島が直列に並んだ連結構造型のクーロンブロッケード素子が実現できる。図１２の等価回路は、公知のクーロンブロッケード素子の１つである単電子ターンスタイルに相当する。
【００７１】
次に、このような等価回路を有するクーロンブロッケード素子の動作を説明する。まず、電極部４ｅ，５ｅに残ったシリコン領域１２ｅ，１３ｅ間に電圧（領域１２ｅが正、領域１３ｅが負）の電圧を印加しておく。このような状態で、ゲート電極６ｅに電圧を印加すると、容量Ｃｇ３を介した接続によりシリコン島１１ｅ，１８，１１ｆのエネルギー準位が上下する。
【００７２】
すなわち、ゲート電極６ｅに負の電圧を印加すると、シリコン島１１ｅ，１８，１１ｆの準位が下がり（なお、ここでのエネルギー準位が下がるとは、正孔から見た場合のものなので、電子のエネルギーとしては上がることになる）、負電圧の増大によりシリコン島１１ｅの準位がソース電極領域１２ｅの準位以下になった時点で、領域１２ｅ中の正孔がシリコン島１１ｅへ移動し、更により準位の低いシリコン島１８へ移動する。
【００７３】
続いて、ゲート電極６ｅに正の電圧を印加すると、シリコン島１１ｅ，１８，１１ｆの準位が上がり、正電圧の増大によりシリコン島１１ｆの準位がシリコン島１８の準位以下になった時点で、シリコン島１８の正孔がシリコン島１１ｆへ移動し、更により準位の低いドレイン電極領域１３ｅへ移動する。
こうして、ゲート電極６ｅに交流電圧を印加することにより、この交流電圧の１周期分で、正孔１個をソース電極領域１２ｅからシリコン島１１ｅ，１８，１１ｆを経由してドレイン電極領域１３ｅへ輸送することが可能となる。
【００７４】
以上の実施の形態では、厚さの異なるシリコン層を熱酸化する過程で形成される狭く薄いシリコン領域をトンネル障壁としたが、このトンネル障壁を酸化膜で代用させることも可能である。
つまり、熱酸化の量を増やして、極薄部と電極部の境界のシリコンを完全に酸化しつくし、この境界部をトンネル伝導性の酸化膜とすればよい。
【００７５】
この場合の特徴として、酸化膜によるトンネル障壁は、シリコンによるトンネル障壁に比べてトンネル確率が極めて低くなるということが挙げられる。このため、酸化膜によるトンネル障壁に囲まれたシリコン島は、長い電子保持時間を必要とするメモリー島として利用するときに有利である。
【００７６】
例えば、図９に示された連結型ＳＥＴの左側のシリコン島１１ｃにつながるトンネル障壁（領域１１ｃ，１２ｃの境界部と領域１１ｃ，１３ｃの境界部）を酸化膜によるものとすれば、この島の荷電状態をもう一方の右側のＳＥＴで読むことができ、記憶素子として機能させることができる。
左右のＳＥＴで、トンネル障壁を酸化膜の障壁とシリコンの障壁とに分ける方法としては、たとえば、電極部のシリコン膜厚を左右で変えて、熱酸化の度合を両者で変えてやればよい。
【００７７】
また、以上の実施の形態では、単結晶シリコンを例にとって説明しているが、アモルファスシリコンや多結晶シリコンを用いてもよい。
【００７８】
【発明の効果】
本発明によれば、請求項１に記載のように、電極部の上端又は下端のどちらか一方が極薄部の上端と下端の中間に位置し、かつ電極部の左端又は右端のどちらか一方が極薄部の左端と右端の中間に位置するように形成することにより、極薄部と電極部の境界に極薄部よりも幅が狭く厚さの薄いシリコンが形成され、極薄部の両端にトンネル障壁が形成され極薄部に伝導体島が形成されるので、高い温度で動作するクーロンブロッケード素子を容易に実現することができる。また、従来のシリコンのＭＯＳ構造を使用できるので、シリコン系集積回路の製造プロセス技術が利用でき、従来のシリコン系集積回路と同じ基板上にクーロンブロッケード素子を載せることができ、大規模な回路も実現することができる。また、従来のクーロンブロッケード素子のように、伝導体島の周囲を電極で囲ったり、電極の幅を広くして熱酸化によってトンネル障壁を形成したりする必要がなく、伝導体島を任意に配置することができる。その結果、伝導体島を高密度に集積化することができ、島間を接近させることができると共に、伝導体島を連結して多様な素子を容易に作り出すことができる。
【００７９】
また、請求項２に記載のように、極薄部との間に容量を設けるための空間又は絶縁膜を隔てて形成されたゲート電極を設けることにより、空間又は絶縁膜による容量を介して伝導体島となる極薄部とゲート電極が接続される。
【００８０】
また、請求項３に記載のように、絶縁膜を挟んで形成された複数の極薄部を設けることにより、容量を介した伝導体島の連結構造を容易に実現することができる。
【００８１】
また、請求項４に記載のように、シリコン層を極薄部及び電極部を有する形状に加工し、シリコン層を熱酸化することにより、極薄部のシリコン領域と電極部のシリコン領域の境界に極薄部のシリコン領域よりも幅が狭く厚さの薄いシリコンのくびれが自動的に形成され、極薄部の両端にトンネル障壁が形成されて極薄部に伝導体島が形成される。これにより、極薄部の長さを短く設定すれば、伝導体島をリソグラフィーの限界寸法よりも小さくすることができ、高い温度で動作するクーロンブロッケード素子を、従来のシリコン系集積回路の製造プロセス技術と同様の簡単な製造工程で実現することができる。また、従来のクーロンブロッケード素子のように、伝導体島の周囲を電極で囲ったり、電極の幅を広くして熱酸化によってトンネル障壁を形成したりする必要がなく、伝導体島を任意に配置することができる。その結果、伝導体島を高密度に集積化することができ、島間を接近させることができると共に、伝導体島を連結して多様な素子を容易に作り出すことができる。
【００８２】
また、請求項５に記載のように、熱酸化前の極薄部の膜厚が５ｎｍ以下で、酸化膜厚が平坦面において１０ｎｍ以上となるような条件でシリコン層を熱酸化することにより、極薄部ではエッジ近傍のみにシリコンが残るので、この極薄部のシリコン領域と電極部のシリコン領域が左右方向、膜厚方向にずれる。これにより、極薄部のシリコン領域と電極部のシリコン領域の境界に極薄部のシリコン領域よりも幅が狭く厚さの薄いシリコンのくびれを容易に形成することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態を示すクーロンブロッケード素子の鳥瞰図である。
【図２】  図１のクーロンブロッケード素子の断面図である。
【図３】  熱酸化後のクーロンブロッケード素子の平面図及び断面図である。
【図４】  図１のクーロンブロッケード素子の原理を模式的に示すエネルギーバンド図である。
【図５】  図１のクーロンブロッケード素子の等価回路図である。
【図６】  クーロンブロッケード振動発現率の熱酸化前シリコン膜厚依存性を示す図である。
【図７】  本発明の他の実施の形態を示すクーロンブロッケード素子の平面図である。
【図８】  本発明の他の実施の形態を示すクーロンブロッケード素子の平面図である。
【図９】  本発明の他の実施の形態を示すクーロンブロッケード素子の平面図である。
【図１０】  図９のクーロンブロッケード素子の等価回路図である。
【図１１】  本発明の他の実施の形態を示すクーロンブロッケード素子の平面図である。
【図１２】  図１１のクーロンブロッケード素子の等価回路図である。
【図１３】  従来のクーロンブロッケード素子を斜め上方から見た鳥かん図である。
【図１４】  図１３のクーロンブロッケード素子の等価回路図である。
【図１５】  従来の他のクーロンブロッケード素子を斜め上方から見た鳥かん図である。
【符号の説明】
１…絶縁膜、２…シリコン層、３、３ａ、３ｂ、３ｃ、３ｄ、３ｅ…極薄部、４、５、４ａ、５ａ、４ｂ、５ｂ、４ｃ、５ｃ、４ｄ、５ｄ、４ｅ、５ｅ…電極部、６、６ｃ、６ｄ、６ｅ…ゲート電極、７…厚膜領域部。
【図１】
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【図２】
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【図５】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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