(57)【特許請求の範囲】
【請求項１】
磁気ディスクへの情報の書き込み及び磁気ディスクからの情報の読み出しを行うためのヘッドと、
第１トランジスタと、それに差動結合された第２トランジスタとを含み、上記ヘッドによって検出された信号を増幅可能な差動段と、
上記差動段によって増幅された信号を後段回路に伝達するための出力アンプとを含む磁気ディスク装置であって、
ベース接地された第３トランジスタと、ベース接地された第４トランジスタとを含み、上記出力アンプの前段に配置された第１ベース接地トランジスタ回路と、
上記第３トランジスタと上記第１トランジスタとの間に介在されるとともに、それらに直列接続された第５トランジスタと、上記第４トランジスタと上記第２トランジスタとの間に介在されるとともに、それらに直列接続された第６トランジスタとを含む第２ベース接地トランジスタ回路と、
上記第５トランジスタのコレクタ電位を上記第６トランジスタに正帰還させるための第１エミッタフォロワと、
上記第６トランジスタのコレクタ電位を上記第５トランジスタに正帰還させるための第２エミッタフォロワと、を含む磁気ディスク装置。
【請求項２】
上記第１ベース接地トランジスタ回路と上記第２ベース接地トランジスタ回路との間の配線抵抗と、上記第２ベース接地トランジスタ回路と上記差動段との間の配線抵抗の比を利用して上記正帰還の量が調整されて成る請求項１記載の磁気ディスク装置。
【請求項３】
磁気ディスクへの情報の書き込み及び磁気ディスクからの情報の読み出しを行うためのヘッドと、
第１トランジスタと、それに差動結合された第２トランジスタとを含み、上記ヘッドによって検出された信号を増幅可能な差動段と、
上記差動段によって増幅された信号を後段回路に伝達するための出力アンプとを含む磁気ディスク装置であって、
ベース接地された第３トランジスタと、ベース接地された第４トランジスタとを含み、上記出力アンプの前段に配置された第１ベース接地トランジスタ回路と、
上記第１トランジスタと上記第３トランジスタとの間に介在されるとともに、上記第１トランジスタに直列接続された第５トランジスタと、上記第２トランジスタと上記第４トランジスタとの間に介在されるとともに、上記第２トランジスタに直列接続された第６トランジスタとを含む第２ベース接地トランジスタ回路と、
上記第３トランジスタと上記第５トランジスタとの間に介在されるとともに、それらに直列接続された第７トランジスタと、上記第４トランジスタと上記第６トランジスタとの間に介在されるとともに、それらに直列接続された第８トランジスタとを含む第３ベース接地トランジスタ回路と、
上記第７トランジスタのコレクタ電位を上記第６トランジスタ及び上記第８トランジスタに正帰還させるための第１エミッタフォロワと、
上記第８トランジスタのコレクタ電位を上記第５トランジスタ及び上記第７トランジスタに正帰還させるための第２エミッタフォロワと、を含む磁気ディスク装置。
【請求項４】
上記差動対及び上記第２ベース接地トランジスタ回路を含んで一つの半導体基板に形成された第１チップと、上記第１ベース接地トランジスタ及び上記出力アンプを含んで一つの半導体基板に形成された第２チップとを含むとき、上記第１チップは、上記第２チップよりも上記ヘッドの近傍に配置されて成る請求項１乃至３のいずれか１項記載の磁気ディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気ディスクを記録媒体として情報のリードライトを可能とする磁気ディスク装置に関する。
【０００２】
【従来の技術】
磁気ディスク装置においては、円板状の記録媒体（磁気ディスク）が複数枚設けられ、この記録媒体への情報の書き込み及び情報の読み出しが複数のヘッドを介して行われるようになっている。
【０００３】
ヘッドの出力信号は差動アンプで増幅される。差動アンプの入力容量を低減する技術として、「ISSCC94/SESSION17/DISK-DRIVE ELECTRONICS/PAPER FA 17.6 A Low-Power 3V-5.5V Read/Write Preamplifier for Rigid-Drives」に記載されているように、入力トランジスタのベース・コレクタ間のミラー容量を低減するため、入力トランジスタのコレクタ電極に接続されるベース接地トランジスタのベース電極に正帰還をかける方式が知られている。この方式において、正帰還をかけるレベルは差動アンプの負荷抵抗によって作られる。
【０００４】
【発明が解決しようとする課題】
差動アンプの入力容量は、入力トランジスタのベース・エミッタ間容量とベース・コレクタ間容量の和になるが、ミラー容量（ＣＭ）のため、次式に示されるように、素子のベース・コレクタ間容量（ＣＪＣ）より大きくなる。
【０００５】
ＣＭ＝（１＋Ａｖ）ＣＪＣ
ここで、Ａｖは、入力トランジスタのベース入力電圧に対するコレクタ出力電圧のゲインである。通常、ミラー容量を低減するため、入力トランジスタのコレクタレベルが変動しないよう、コレクタ電極にベース接地回路を接続する。しかし、ベース接地トランジスタのエミッタ動作抵抗ｒｅやエミッタ寄生抵抗ＲＥによるミラー抵抗は残る。また、コレクタ電極の配線抵抗によってもミラー効果があり、ミラー効果を十分に低減することができない。ミラー容量が大きく、入力容量が大きくなると、差動アンプの帯域が悪くなってしまう。上記した文献に示される回路は、ベース接地回路のベース電極に正帰還をかけ、ミラー効果を無くし、ミラー容量ＣＭを素子のベース・コレクタ間容量ＣＪＣ以下にするものであるが、差動アンプの帯域は負荷抵抗とその周りの寄生容量によるＣＲ時定数で決まるため、寄生容量を小さくしたほうが、差動アンプの帯域をのばすことができる。上記文献記載の回路では、負荷抵抗に正帰還のレベルを作るためのトランジスタを接続するようにしており、そうすると寄生容量が増加してアンプの広帯域化を阻害するおそれがある。
【０００６】
差動アンプの入力容量が大きいと、差動アンプの帯域が狭くなり、そのような差動アンプを備えた磁気ディスク装置においては高速読み出しが困難になる。
【０００７】
本発明の目的は、磁気ディスク装置において、差動アンプの広帯域化を妨げることなく、入力容量を低減することにより、高速読み出しを可能とするための技術を提供することにある。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、磁気ディスクへの情報の書き込み及び磁気ディスクからの情報の読み出しを行うためのヘッド（１０３ａ）と、第１トランジスタ（Ｑ１）と、それに差動結合された第２トランジスタ（Ｑ２）とを含み、上記ヘッドによって検出された信号を増幅可能な差動段（Ｑ１，Ｑ２）と、上記差動段によって増幅された信号を後段回路に伝達するための出力アンプ（２３）とを含む磁気ディスク装置において、ベース接地された第３トランジスタ（Ｑ５）と、ベース接地された第４トランジスタ（Ｑ６）とを含み、上記出力アンプの前段に配置された第１ベース接地トランジスタ回路（Ｑ５，Ｑ６）と、上記第３トランジスタと上記第１トランジスタとの間に介在されるとともに、それらに直列接続された第５トランジスタ（Ｑ３）と、上記第４トランジスタと上記第２トランジスタとの間に介在されるとともに、それらに直列接続された第６トランジスタ（Ｑ４）とを含む第２ベース接地トランジスタ回路（１２ａ）と、上記第５トランジスタのコレクタ電位を上記第６トランジスタに正帰還させるための第１エミッタフォロワ（Ｑ９）と、上記第６トランジスタのコレクタ電位を上記第５トランジスタに正帰還させるための第２エミッタフォロワ（Ｑ１０）とを設ける。
【００１０】
上記の手段によれば、上記第２ベース接地トランジスタ回路は、正帰還により上記差動段のミラー効果をキャンセルするように作用し、このことが、差動段のミラー容量の低減化、さらにはアンプの広帯域化により、磁気ディスク装置における読み出し動作の高速化を達成する。このとき上記第１エミッタフォロワ及び上記第２エミッタフォロワは、上記第２ベース接地トランジスタ回路に十分なベース電流を供給するように作用する。
【００１１】
このとき、上記第１ベース接地トランジスタ回路と上記第２ベース接地トランジスタ回路との間の配線抵抗と、上記第２ベース接地トランジスタ回路と上記差動段との間の配線抵抗の比を利用して上記正帰還の量を調整することができる。
【００１２】
また、磁気ディスクへの情報の書き込み及び磁気ディスクからの情報の読み出しを行うためのヘッド（１０３ａ）と、第１トランジスタ（Ｑ１）と、それに差動結合された第２トランジスタ（Ｑ２）とを含み、上記ヘッドによって検出された信号を増幅可能な差動段（Ｑ１，Ｑ２）と、上記差動段によって増幅された信号を後段回路に伝達するための出力アンプ（２３）とを含む磁気ディスク装置において、ベース接地された第３トランジスタ（Ｑ５）と、ベース接地された第４トランジスタ（Ｑ６）とを含み、上記出力アンプの前段に配置された第１ベース接地トランジスタ回路（Ｑ３，Ｑ４）と、上記第１トランジスタと上記第３トランジスタとの間に介在されるとともに、上記第１トランジスタに直列接続された第５トランジスタ（Ｑ３）と、上記第２トランジスタと上記第４トランジスタとの間に介在されるとともに、上記第２トランジスタに直列接続された第６トランジスタ（Ｑ４）とを含む第２ベース接地トランジスタ回路（１２ａ）と、上記第３トランジスタと上記第５トランジスタとの間に介在されるとともに、それらに直列接続された第７トランジスタ（Ｑ１１）と、上記第４トランジスタと上記第６トランジスタとの間に介在されるとともに、それらに直列接続された第８トランジスタ（Ｑ１２）とを含む第３ベース接地トランジスタ回路（Ｑ１１，Ｑ１２）と、上記第７トランジスタのコレクタ電位を上記第６トランジスタ及び上記第８トランジスタに正帰還させるための第１エミッタフォロワ（Ｑ９）と、上記第８トランジスタのコレクタ電位を上記第５トランジスタ及び上記第７トランジスタに正帰還させるための第２エミッタフォロワ（Ｑ１０）とを設けることができる。
【００１３】
このとき、上記第３ベース接地トランジスタ回路は、寄生容量へのチャージ、ディスチャージ電流を減少させることにより、高周波でのアンプノイズの増加を防止するように作用する。
【００１４】
上記差動対及び上記第２ベース接地トランジスタ回路を含んで一つの半導体基板に形成された第１チップと、上記第１ベース接地トランジスタ及び上記出力段を含んで一つの半導体基板に形成された第２チップとを含むとき、上記第１チップと上記ヘッドとの距離を可能な限り短くしてそこでの寄生インダクタンスの低減を図るため、上記第１チップを上記第２チップよりも上記ヘッドの近傍に配置することができる。
【００１５】
【発明の実施の形態】
図７には本発明にかかる磁気ディスク装置の構成例が示される。
【００１６】
磁気ディスク装置は、記憶媒体である磁気ディスク部とＭＲヘッドアセンブリとの組合せが固定されている。
【００１７】
図７では省略されているが、磁気ディスク装置においては、円板状の記録媒体（磁気ディスク）が複数枚設けられ、この記録媒体への情報の書き込み、及び情報の読み出しが、複数のＭＲヘッド１０３ａ，１０３ｂ，…を介して行われるようになっている。特に制限されないが、ＭＲヘッド１０３ａ，１０３ｂ，…は、それぞれリード用ＭＲヘッドと、ライト用インダクティブヘッドとを含む。このＭＲヘッドには、特に制限されないが、パーマロイのものが適用される。ＭＲヘッドディスク面にＭＲヘッドがコンタクトされた状態でスタート／ストップが行われる。ディスクが定速回転に達すると空気流によりＭＲヘッドが０．４〜１．５μｍディスク面より浮上され、ディスク面との間にギャップが形成される。そのようなギャップに微細なゴミが入るとＭＲヘッドクラッシュの原因となるため、ＭＲヘッドアッセンブリは厳重に密封されている。ＭＲヘッド１０３ａ，１０３ｂはリードライト回路５０に結合される。このリードライト回路５０は、それぞれＭＲヘッド１０３ａ，１０３ｂに対応して設けられたリードアンプ群１０５及びライトアンプ群１０６や、ＭＲヘッド切換えのためのＭＲヘッド選択回路５２、増幅回路５３、フリップフロップ５４などを含み、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成されている。そのようなリードライト回路５０は、ノイズの影響を低減するため、ＭＲヘッド１０３ａ，１０３ｂを支持する腕部材などに取付けられ、各種信号線によってメインボード６０に結合されている。
【００１８】
上記メインボード６０には、本実施例装置全体の制御を司るためのコントローラ５５や、磁気ディスクへの書き込み信号及び読み出し信号の処理を行う信号処理回路５６、ＭＲヘッド１０３ａ，１０３ｂの位置決めのためのサーボデータ処理を行うサーボデータ処理回路１１１、このサーボデータ処理回路１１１の処理出力信号に基づいて、ＭＲヘッドアクチュエータ１１３の動作を制御するためのＭＲヘッドアクチュエータ制御回路１１２などが搭載されている。上記コントローラ５５は、マイクロコンピュータなどによって構成される。また、上記信号処理回路５６において、書き込みのための２進データは、所定の記録方式に従って変調される。それに対して、データ読み出し時には、増幅回路５３からの出力信号に対してピーク検出処理や、復調によりタイミングパルスとデータとの分離処理が行われる。
【００１９】
上記リードアンプ群１０５は、上記ＭＲヘッド１０３ａ，１０３ｂ，…に対応して配置された複数のリードアンプ１０５ａ，１０５ｂ，…を含んで成り、上記ライトアンプ群１０６は、上記ＭＲヘッド１０３ａ，１０３ｂ，…に対応して配置された複数のライトアンプ１０６ａ，１０６ｂ，…を含んで成る。
【００２０】
ＭＲヘッド１０３ａ，１０３ｂからの読み出し情報は、対応するリードアンプ１０５ａ，１０５ｂによって増幅されるようになっている。また、ＭＲヘッド１０３ａ，１０３ｂには、対応するライトアンプ１０６ａ，１０６ｂを介して書き込み電流が供給されるようになっている。リードアンプ１０５ａ，１０５ｂの出力信号は、後段に配置された増幅回路５３によって増幅された後にメインボード６０の信号処理回路５６に伝達される。また、この信号処理回路５６からの書き込み用データは、フリップフロップ５４及びＭＲヘッド選択回路５２を介してライトアンプ１０６ａ，１０６ｂに伝達される。
【００２１】
ＭＲヘッド１０３ａ，１０３ｂの目標トラックへの位置決めは、ＭＲヘッドアクチュエータ１１３や、サーボデータ処理回路１１１、ＭＲヘッドアクチュエータ制御回路１１２などによって形成されるＭＲヘッド位置決め系によって行われる。特に制限されないが、このＭＲヘッド位置決め系は、記録媒体面のサーボデータをトラック位置検出に利用したトラック追従型とされる。
【００２２】
図２には上記リードアンプ群１０５の構成例が示される。
【００２３】
リードアンプ群１０５は、上記ＭＲヘッド１０３ａ，１０３ｂ，…に対応して配置された複数のリードアンプ１０５ａ，１０５ｂ，…を含むが、構成部品点数の減少を図るため、複数のリードアンプ間で共通化されている箇所がある。リードアンプ群１０５は、基本的には負荷及びアンプ部１１、ベース接地部１２ａ〜１２ｄ、入力初段部１３ａ〜１３ｈ、電流源部１４とを含んで成り、入力初段部１３ａ〜１３ｈについてはＭＲヘッド毎に設けられるが、ベース接地部１２ａ〜１２ｄは、上記入力初段部１２ａ〜１２ｄの二つに一つの割合で配置される。また、負荷及びアンプ部１１及び電流源部１４についてはそれぞれ一つとされる。
【００２４】
入力初段部１３ａ〜１３ｈは、それぞれ対応するＭＲヘッドからの微弱な信号を差動増幅するための増幅回路であって、その増幅動作に使用される電流や上記ＭＲヘッドのバイアス電流は、電流源部１４から供給される。負荷及びアンプ部１１は、上記入力初段部１３ａ〜１３ｈの共通の負荷であり、ベース接地部１２ａ〜１２ｄは、この負荷及びアンプ部１１における寄生容量を最小化するために設けられており、それが、このリードアンプ群１０５の特徴点の一つとされる。
【００２５】
各部の詳細な構成について説明する。
【００２６】
図１には負荷及びアンプ部１１、ベース接地部１２ａ、入力初段部１３ａ、及び電流源部１４の構成例が示される。
【００２７】
入力初段部１３ａは、ＭＲヘッド１０３ａに流れるバイアス電流を切り換えるためのｐｎｐ型バイポーラトランジスタＱ７、及びｎｐｎ型バイポーラトランジスタＱ８と、差動対を形成するｎｐｎ型バイポーラトランジスタＱ１，Ｑ２とを含む。上記ｐｎｐ型バイポーラトランジスタＱ７は、ＭＲヘッド１０３ａの一方の端子に結合され、制御信号ＶＳＷ＊（＊はローアクティブ又は信号反転を示す）によって動作制御され、ｎｐｎ型バイポーラトランジスタＱ８は制御信号ＶＳＷによって動作制御される。ＭＲヘッド１０３ａの一方の端子がｎｐｎ型バイポーラトランジスタＱ１のベース電極に結合され、ＭＲヘッド１０３ａの他方の端子がｎｐｎ型バイポーラトランジスタＱ２のベース電極に結合される。
【００２８】
上記電流源部１４は、上記ｎｐｎ型バイポーラトランジスタＱ１に定電流Ｉ１を流すための定電流源１６、上記ｎｐｎ型バイポーラトランジスタＱ２に定電流Ｉ１を流すための定電流源Ｑ２、及び上記ＭＲヘッド１０３ａに所定のバイアス電流Ｉｍｒを供給するための定電流源１８，１９を含む。上記ｐｎｐ型バイポーラトランジスタＱ７は定電流源１８を介して高電位側電源Ｖｃｃに結合され、ｎｐｎ型バイポーラトランジスタＱ８は定電流源１９を介して低電位側電源Ｖｅｅに結合される。また、上記ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２はそれぞれ定電流源１６，１７を介して低電位側電源Ｖｅｅに結合される。そして、ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２のエミッタ電極間を容量結合させるために、キャパシタＣ１が設けられている。
【００２９】
負荷及びアンプ部１１は、ベース接地部１２ａを介して上記ｎｐｎ型バイポーラトランジスタＱ１のコレクタ電極に結合されるｎｐｎ型バイポーラトランジスタＱ５、ベース接地部１２ａを介して上記ｎｐｎ型バイポーラトランジスタＱ２のコレクタ電極に結合されるｎｐｎ型バイポーラトランジスタＱ６と、このトランジスタＱ５，Ｑ６のベース電極に所定のバイアス電圧Ｖ１を供給するためのバイアス電源２０、及び抵抗Ｒ１，Ｒ２を有する。ｎｐｎ型バイポーラトランジスタＱ５，Ｑ６のコレクタ電極は、それぞれ抵抗Ｒ１，Ｒ２を介して高電位側電源Ｖｃｃに結合される。また、このバイポーラトランジスタＱ５，Ｑ６のコレクタ電極の電位差を増幅するための出力アンプ２３が設けられる。この出力アンプ２３の出力はＯＵＴＸ，ＯＵＴＹとされる。
【００３０】
ベース接地部１２ａは、ｎｐｎ型バイポーラトランジスタＱ３，Ｑ４を含んで成る。ｎｐｎ型バイポーラトランジスタＱ３，Ｑ４のコレクタ電極は、負荷及びアンプ部１１におけるｎｐｎ型バイポーラトランジスタＱ５，Ｑ６のエミッタ電極に結合される。ｎｐｎ型バイポーラトランジスタＱ３，Ｑ４のエミッタ電極は入力初段部１３ａにおけるｎｐｎ型バイポーラトランジスタＱ１，Ｑ２のコレクタ電極に結合される。そして、ｎｐｎ型バイポーラトランジスタＱ３のベース電極はｎｐｎ型バイポーラトランジスタＱ４のコレクタ電極に、また、ｎｐｎ型バイポーラトランジスタＱ４のベース電極はｎｐｎ型バイポーラトランジスタＱ３のコレクタ電極に、それぞれ結合されている。
【００３１】
上記構成の動作を説明する。
【００３２】
入力初段部１３ａ〜１３ｈのいずれかが選択されて、ｐｎｐ型バイポーラトランジスタＱ７，ＮＰＮ型バイポーラトランジスタＱ８がオンされる。それにより、電流源部１４からＭＲヘッド１０３ａに所定のバイアス電流Ｉｍｒが供給されることで、ＭＲヘッド１０３ａがカレントバイアスされる。信号読み出しには、磁界により抵抗値が変化する磁気抵抗効果が利用される。ディスクに書き込まれたデータに応じてＭＲヘッド１０３ａの抵抗値が変化される。抵抗値がΔＲＭＲだけ変化すると、ＭＲヘッド１０３ａの端子間には、次式で示されるΔＶが生じる。
【００３３】
ΔＶ＝Ｉｍｒ×ΔＲＭＲ
この電圧ΔＶは、ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２のベース電極に伝達される。ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２のエミッタ電極は、キャパシタＣ１により容量結合されており、直流的にはオープン状態であるが、信号帯域ではショート状態とされる。
【００３４】
ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２は互いに等しい電流Ｉ１によってバイアスされ、抵抗Ｒ１，Ｒ２のロー側のレベルは直流的に等しくなる。信号帯域では一般の差動アンプとして動作し、そのゲインＧは、
Ｇ＝Ｒ１／ｒｅ
となる。ここで、ｒｅは、ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２のエミッタ動作抵抗である。
【００３５】
入力初段部１３ａで増幅された信号は、後段に配置されたアンプ２３でさらに増幅されてから、出力端子ＯＵＴＸ，ＯＵＴＹを介して出力される。
【００３６】
入力初段部１３ａの入力容量は、ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２のベース・エミッタ間容量（ＣＪＥ）と、ベース・コレクタ間で生じるミラー容量（ＣＭ＝ＣＪＣ（１＋Ａｖ））と、周辺回路の容量（Ｑ７，Ｑ８）の和になる。ここで、Ａｖは、ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２のベース電極から信号を入力し、そのコレクタ電極から出力を得る場合の利得である。入力容量が大きいとアンプに入力される信号が低周波から減衰するため、アンプ帯域が劣化してしまう。アンプ広帯域化のためには低入力容量化が必要とされる。
【００３７】
ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２のベース・エミッタ間容量（ＣＪＥ）や周辺回路の容量（Ｑ７，Ｑ８）はトランジスタセルの大きさで決まる。ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２はアンプノイズ低減のため、ベース抵抗を小さくする必要があり、比較的大きなセルとなる。ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２はアンプノイズと入力容量の最適設計により決められる。ｐｎｐ型バイポーラトランジスタＱ７及びｎｐｎ形バイポーラトランジスタＱ８のサイズは電流容量により決定される。
【００３８】
次に、ベース接地部１２ａの作用について説明する。
【００３９】
ここで、図１の回路構成において、ベース接地部１２ａを省略し、ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２のコレクタ電極が抵抗Ｒ１，Ｒ２に直接つながっている場合を考える。
【００４０】
もし、ｎｐｎ型バイポーラトランジスタＱ３，Ｑ４、Ｑ５，Ｑ６が存在しないと、ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２のベース電極から信号を入力し、そのコレクタ電極から出力を得る場合の利得Ａｖは、
Ａｖ＝Ｒ１／ｒｅ
となり、ミラー容量が非常に大きくなる。これに対してｎｐｎ型バイポーラトランジスタＱ５，Ｑ６を設けることにより（Ｑ３、Ｑ４はなし）、ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２のコレクタレベルの変動が抑えられ、ミラー容量の増大が抑えられる。ｎｐｎ型バイポーラトランジスタＱ５，Ｑ６にはエミッタ動作抵抗ｒｅ１、エミッタ寄生抵抗ＲＥ１があり、
Ａｖ＝（ｒｅ１＋ＲＥ１）／ｒｅ
に応じたミラー容量が発生する。さらに、ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２と、ｎｐｎ型バイポーラトランジスタＱ５，Ｑ６との間の配線抵抗（ＲＡＬ）が無視できない場合、
Ａｖ＝（ｒｅ＋ＲＥ１＋ＲＡＬ）／ｒｅ
となり、ミラー容量がさらに大きくなる。
【００４１】
それに対して、ベース接地部１２ａが設けられている場合、次のように入力容量を低減することができる。
【００４２】
ここで、説明の便宜上、ｎｐｎ型バイポーラトランジスタＱ３〜Ｑ６のエミッタ動作抵抗ｒｅ１とエミッタ寄生抵抗ＲＥとは互いに等しいものとする。
【００４３】
ＭＲヘッド１０３ａの抵抗が変化され、ｎｐｎ型バイポーラトランジスタＱ１，Ｑ２のベース間にΔＶが入力され、ｎｐｎ型バイポーラトランジスタＱ１のコレクタ電流が＋Δｉだけ変化し、ｎｐｎ型バイポーラトランジスタＱ２のコレクタ電流が−Δｉだけ変化したとする。この場合、ｎｐｎ型バイポーラトランジスタＱ５のエミッタレベル、すなわち、ｎｐｎ型バイポーラトランジスタＱ４のベースレベルは、−Δｉ×（ｒｅ＋ＲＥ１）変化し、ｎｐｎ型バイポーラトランジスタＱ６のエミッタレベル、すなわち、ｎｐｎ型バイポーラトランジスタＱ３のベースレベルは、＋Δｉ×（ｒｅ１＋ＲＥ１）変化する。
【００４４】
したがって、ｎｐｎ型バイポーラトランジスタＱ３のエミッタレベルは、当該トランジスタＱ３のｒｅ１、ＲＥ１で降下しようとする分とｎｐｎ型バイポーラトランジスタＱ３のベース電位が上昇する分とでキャンセルされ、変化しない。ｎｐｎ型バイポーラトランジスタＱ４のエミッタレベルも同様に変化しない。
【００４５】
上記の場合、Ａｖ＝０であり、ＣＭ＝ＣＪＣであり、ミラー効果が無くなるため、その分入力容量を低減することができる。
【００４６】
次に、ｎｐｎ型バイポーラトランジスタＱ５，Ｑ６とｎｐｎ型バイポーラトランジスタＱ３，Ｑ４との間の配線抵抗（ＲＡＬ１）と、ｎｐｎ型バイポーラトランジスタＱ３，Ｑ４とｎｐｎ型バイポーラトランジスタＱ１，Ｑ２との間の配線抵抗（ＲＡＬ２）が無視できない場合、その配線抵抗をミラー容量の低減に使えることを説明する。
【００４７】
上記ΔＶが入力されたとき、ｎｐｎ型バイポーラトランジスタＱ４のベースレベルは、−Δｉ×（ｒｅ１＋ＲＥ１＋ＲＡＬ１）変化し、ｎｐｎ型バイポーラトランジスタＱ３のベースレベルは、＋Δｉ×（ｒｅ１＋ＲＥ１＋ＲＡＬ１）だけ変化する。
【００４８】
ｎｐｎ型バイポーラトランジスタＱ３のエミッタレベルは、−Δｉ×（ｒｅ１＋ＲＥ１＋ＲＡＬ２）＋Δｉ×（ｒｅ１＋ＲＥ１＋ＲＡＬ１）だけ変化する。そして、ＲＡＬ１＝ＲＡＬ２のとき、エミッタレベルの変動がゼロになる。
【００４９】
ＲＡＬ１＞ＲＡＬ２となるように配置し、正帰還量を増やすと、ミラー容量ＣＭをさらに小さくすることができる。
【００５０】
図２に示されるように、ベース接地部１２ａ〜１２ｄが複数個ある場合、それぞれ負荷及びアンプ部１１と、入力初段部１３ａ〜１３ｈまでの配線長が異なり、ＲＡＬ１＋ＲＡＬ２の値が異なる場合でも、それぞれの配線において、ＲＡＬ１：ＲＡＬ２の比を一定にすれば、正帰還の量は互いに等しくなる。このように比を等しくすることにより、ミラー容量が等しくなるため、ＭＲヘッド間で入力容量のばらつきが無くなる。
【００５１】
尚、ベース接地部１２ａ、入力初段部１３ａの内部構成について代表的に説明したが、他のベース接地部１２ｂ〜１２ｄや、入力初段部１３ｂ〜１３ｇも、それぞれベース接地部１２ａ、入力初段部１３ａと同様に構成される。
【００５２】
次に、リードアンプ部１０５の配置について説明する。
【００５３】
図３にはＭＲヘッド１０３ａを支持するためのアーム４０が示される。
【００５４】
アーム４０の先端はＩＣＳと称される平板状のヘッド支持部が設けられ、このＩＣＳにＭＲヘッド１０３ａが取付けられている。アーム４０の中央部にはＦＰＣ（フレキシブル・プリンテッド・サーキット）が設けられ、そこに第１チップ搭載領域３４が形成されている。また、アーム４０においてＭＲヘッド１０３ａが取付けられていないほうの端部３２はキャリッジと称され、そこに第２チップ搭載領域３５が形成されている。リードアンプ群１０５は、特に制限されないが、第１チップ搭載領域３４と、第２チップ搭載領域３５とに分けて搭載される。
【００５５】
第１チップ搭載領域３４にはベース接地部１２ａ〜１２ｄ、及び入力初段部１３ａ〜１３ｈとが搭載される。また第１チップ搭載領域３４に搭載される回路は、１回路ごと、または複数回路ごとに分割されて複数チップとされる。第２チップ搭載領域３５には、負荷及びアンプ部１１と電流源部１４とが搭載される。第２チップ搭載領域３５に搭載される回路も、１回路ごと、または複数回路ごとに分割されて複数チップとされる。第２チップ搭載領域３５に搭載されたチップはＦＰＣ３３を介して、信号処理ＬＳＩが搭載された基板６０に結合される。
【００５６】
このようにすると、負荷及びアンプ部１１、ベース接地部１２ａ〜１２ｄ、入力初段部１３ａ〜１３ｈ、及び電流源部１４を一つの半導体基板に形成して、それを第２チップ形成領域３５に設けるのに比べて、寄生インダクタンスの影響を低減する上で有効とされる。つまり、ベース接地部１２ａ〜１２ｄ、及び入力初段部１３ａ〜１３ｈがＭＲヘッドの取付け位置に近くなり、ベース接地部１２ａ〜１２ｄ、及び入力初段部１３ａ〜１３ｈと、ＭＲヘッドとの間の距離が短くなり、信号伝達に寄生するインダクタンスの量を少なくすることができ、それの影響を低減することができる。
【００５７】
上記した例によれば、以下の作用効果を得ることができる。
【００５８】
（１）第２ベース接地トランジスタ回路としてのｎｐｎ型バイポーラトランジスタＱ３，Ｑ４は、正帰還により差動段のミラー効果をキャンセルするように作用し、このことが、差動段のミラー容量の低減化、さらにはアンプの広帯域化により、磁気ディスク装置における読み出し動作の高速化を図ることができる。
【００５９】
（２）第１ベース接地トランジスタ回路であるｎｐｎ型バイポーラトランジスタＱ５，Ｑ６と第２ベース接地トランジスタ回路であるｎｐｎ型バイポーラトランジスタＱ３，Ｑ４との間の配線抵抗と、上記第２ベース接地トランジスタ回路と上記差動段との間の配線抵抗の比を利用して上記正帰還の量を調整することができる。
【００６０】
（３）第１チップにはベース接地部１２ａ〜１２ｄ、及び入力初段部１３ａ〜１３ｈとが含まれ、第２チップには負荷及びアンプ部１１と電流源部１４とが含まれる。そして、第１チップは第１チップ搭載領域３１に設けられ、第２チップは第２チップ搭載領域３２に設けられる。このようにすると、負荷及びアンプ部１１、ベース接地部１２ａ〜１２ｄ、入力初段部１３ａ〜１３ｈ、及び電流源部１４を一つの半導体基板に形成して、それを第２チップ形成領域３５に設けるのに比べて、寄生インダクタンスの影響を低減する上で有効とされる。
【００６１】
図４には、磁気ディスク装置における主要部の別の構成例が示される。
【００６２】
図４に示される構成では、ｎｐｎ型バイポーラトランジスタＱ９，Ｑ１０のエミッタフォロワを介してベース接地部１２ａへの正帰還を行うようにしている。
【００６３】
負荷及びアンプ部１１にｎｐｎ型バイポーラトランジスタＱ９，Ｑ１０が設けられる。ｎｐｎ型バイポーラトランジスタＱ９，Ｑ１０のコレクタ電極は高電位側電源Ｖｃｃに結合され、エミッタ電極は、それぞれ定電流Ｉ２を流すための定電流源２１，２２を介して低電位側電源Ｖｅｅに結合される。ｎｐｎ型バイポーラトランジスタＱ９のエミッタ電極にｎｐｎ型バイポーラトランジスタＱ４のベース電極が結合され、ｎｐｎ型バイポーラトランジスタＱ１０のエミッタ電極にｎｐｎ型バイポーラトランジスタＱ３のベース電極が結合されることによって、ｎｐｎ型バイポーラトランジスタＱ３，Ｑ４への正帰還がかかるようになっている。このようにｎｐｎ型バイポーラトランジスタＱ９，Ｑ１０のエミッタフォロワを介してベース接地部１２ａへの正帰還を行うようにしても、図１に示される場合と同様の作用効果を得ることができる。また、ｎｐｎ型バイポーラトランジスタＱ９，Ｑ１０のエミッタフォロワが介在されることにより、ｎｐｎ型バイポーラトランジスタＱ４，Ｑ３に十分なベース電流を供給することができる。
【００６４】
図５には、磁気ディスク装置における主要部のさらに別の構成例が示される。
【００６５】
図５に示される構成は、図４に示される構成に対して、ｎｐｎ型バイポーラトランジスタＱ１１，Ｑ１２によるベース接地回路を追加したものである。
【００６６】
図４に示される回路では、ｎｐｎ型バイポーラトランジスタＱ５，Ｑ６と、Ｑ３，Ｑ４との間の配線が比較的長くなり、配線容量が大きくなる。ｎｐｎ型バイポーラトランジスタＱ５のエミッタ電極につく配線容量と、ｎｐｎ型バイポーラトランジスタＱ６のエミッタ電極につく配線容量とに相対誤差があると、高周波においてｎｐｎ型バイポーラトランジスタＱ５，Ｑ６から配線容量にチャージ、ディスチャージする電流量が異なり、それがアンプノイズの原因となる。また、ＰＳＲＲ（電源電圧変動比）も悪化する。チャージ、ディスチャージ電流を減少させるには、配線の電位を一定とすればよい。そこで、ｎｐｎ型バイポーラトランジスタＱ１１，Ｑ１２により、ブロック間の配線の電位を一定とし、チャージ、ディスチャージ電流の減少を図るようにしている。
【００６７】
ｎｐｎ型バイポーラトランジスタＱ３，Ｑ４のベース電極は直流電位配分上、ｎｐｎ型バイポーラトランジスタＱ９，Ｑ１０のエミッタ電極にダイオードＤ１，Ｄ２を介して信号入力されるが、回路動作的には、図４に示される回路と同様とされる。入力初段部１３ａに電圧ΔＶが入力されたとき、ｎｐｎ型バイポーラトランジスタＱ５のエミッタレベルは、−Δｉ×（ｒｅ＋ＲＥ１）だけ変化する。図５に示される回路構成では、ｎｐｎ型バイポーラトランジスタＱ１１のエミッタ配線が長いが、ｎｐｎ型バイポーラトランジスタＱ１１のベース電極にはｎｐｎ型バイポーラトランジスタＱ６のエミッタ電極のレベルに依存したレベルが入力される。入力初段部１３ａに電圧ΔＶが入力されたときのｎｐｎ型バイポーラトランジスタＱ６エミッタレベルは＋Δｉ×（ｒｅ１＋ＲＥ１）だけ変化し、ｎｐｎ型バイポーラトランジスタＱ１１のエミッタでは、ｒｅ１とＲＥ１とにより−Δｉ×（ｒｅ１＋ＲＥ１）だけ降下しようとするため、二つが打ち消しあってｎｐｎ型バイポーラトランジスタＱ１１のエミッタレベルは変化しない。このようにエミッタレベルが変化しないため、配線容量からのチャージ、ディスチャージ電流は無く、アンプノイズもＰＳＲＲも悪化しない。
【００６８】
図６には、磁気ディスク装置における主要部のさらに別の構成例が示される。
【００６９】
図６に示される構成が、図５に示される構成と大きく異なるのは、ベース接地回路を構成するｎｐｎ型バイポーラトランジスタＱ３，Ｑ４のベース電極が、ｎｐｎ型バイポーラトランジスタＱ１２，Ｑ１１のエミッタ電極に結合されている点である。この場合、図５に示されるダイオードＤ１，Ｄ２は不要とされる。ミラー容量を打ち消す正帰還の量は、ｎｐｎ型バイポーラトランジスタＱ１１，Ｑ１２、とＱ３，Ｑ４間と、ｎｐｎ型バイポーラトランジスタＱ３，Ｑ４とＱ１，Ｑ２間の配線抵抗により設定する。
【００７０】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７１】
例えば、第２ベース接地トランジスタとしてのｎｐｎ型バイポーラトランジスタＱ３，Ｑ４は、素子数の低減を図るため、全てのＭＲヘッドに対して共通化することもできる。バイポーラトランジスタで説明したが、ＭＯＳトランジスタに置き換えてもよい。
【００７２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＭＲヘッドを使った磁気ディスク装置に適用した場合について説明したが、本発明はそれに限定されるものではなく、各種磁気ディスク装置に広く適用することができる。
【００７３】
本発明は、少なくとも磁気ディスクへの情報の書き込み及び情報の読み出しを行うためのヘッドを備えることを条件に適用することができる。
【００７４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７５】
すなわち、第２ベース接地トランジスタ回路は、正帰還により上記差動段のミラー効果をキャンセルするように作用し、それにより、差動段のミラー容量の低減化、さらにはアンプの広帯域化により、磁気ディスク装置における読み出し動作の高速化を図ることができる。
【００７６】
このとき、上記第１ベース接地トランジスタ回路と上記第２ベース接地トランジスタ回路との間の配線抵抗と、上記第２ベース接地トランジスタ回路と上記差動段との間の配線抵抗の比を利用して上記正帰還の量を増やすことで、差動段の入力容量をさらに低減することができる。また、第１ベース接地トランジスタ回路のエミッタ動作抵抗及びエミッタ寄生抵抗を含む合成抵抗に基づいて形成される信号を第２ベース接地トランジスタ回路に正帰還する経路にエミッタフォロワが介在されることにより、第２ベース接地トランジスタ回路に十分なベース電流を供給することができる。
【００７７】
さらに、上記第１ベース接地トランジスタ回路と上記第２ベース接地トランジスタ回路との間に、第３ベース接地トランジスタ回路を設けることにより、寄生容量が大きい配線の電位変動を抑えることができ、また、寄生容量へのチャージ、ディスチャージ電流の減少により高周波でのアンプノイズの増加を防ぐことができる。
【００７８】
上記差動対及び上記第２ベース接地トランジスタ回路を含んで複数に分割されて半導体基板に形成された第１チップと、上記第１ベース接地トランジスタ及び上記出力段を含んで一つの半導体基板に形成された第２チップとを含むとき、上記第１チップを上記第２チップよりも上記ヘッドの近傍に配置することにより、上記第１チップと上記ヘッドとの距離を可能な限り短くしてそこでの寄生インダクタンスの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる磁気ディスク装置における主要部の構成例回路図である。
【図２】上記磁気ディスク装置におけるリードアンプ群の構成例ブロック図である。
【図３】上記磁気ディスク装置に含まれるアームと上記リードアンプ群の配置位置の説明図である。
【図４】上記磁気ディスク装置における主要部の別の構成例回路図である。
【図５】上記磁気ディスク装置における主要部のさらに別の構成例回路図である。
【図６】上記磁気ディスク装置における主要部のさらに別の構成例回路図である。
【図７】上記磁気ディスク装置の全体的な構成例ブロック図である。
【符号の説明】
１１  負荷及びアンプ部
１２ａ〜１２ｄ  ベース接地部
１３ａ〜１３ｈ  入力初段部
１４  電流源部
２３  出力アンプ
３４  第１チップ搭載領域
３５  第２チップ搭載領域
４０  アーム
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ９，Ｑ１０  ｎｐｎ型バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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