(57)【特許請求の範囲】
【請求項１】
所定の最大及び最小基準電圧信号を発生する基準電圧信号発生器と、
Ｎビットデータを少なくとも一つ以上のＭ（Ｍ≦Ｎ、Ｍは１を除いたＮの約数）ビットデータに分割するデータ変換器と、
前記最大及び最小基準電圧信号により与えられた電圧範囲内で前記分割されたＭビットデータを対応するアナログ信号に変換するディジタル／アナログ変換器と、
前記最大及び最小基準電圧信号レベルを記憶する不揮発性アナログメモリ領域と、
前記電圧範囲内で前記分割されたＭビットデータに対応するアナログ信号レベルを記憶する不揮発性アナログメモリ領域と、
を備えることを特徴とするデータ記録装置。
【請求項２】
前記Ｎは８の倍数であり、ＭはＮの約数中のいずれかの一つであることを特徴とする請求項１記載のデータ記録装置。
【請求項３】
アナログ信号と最大及び最小基準電圧が記憶された不揮発性アナログメモリと、
前記不揮発性アナログメモリから読み出された最大及び最小基準電圧信号により与えられた電圧範囲内で前記不揮発性アナログメモリから読み出されたアナログ信号を対応するＭビットデータに変換するアナログ／ディジタル変換器と、
少なくとも一つ以上の前記Ｍビットデータを組み合わせてＮ（Ｍ≦Ｎ、Ｍは１を除いたＮの約数）ビットデータとして出力するデータ逆変換器と、
を備えることを特徴とするデータ再生装置。
【請求項４】
前記ＭはＮの約数中のいずれかの一つであり、Ｎは８の倍数であることを特徴とする請求項３記載のデータ再生装置。
【請求項５】
所定の最大及び最小基準電圧信号を発生する基準電圧信号発生器と、
Ｎビットデータを少なくとも一つ以上のＭ（Ｍ≦Ｎ、Ｍは１を除いたＮの約数）ビットデータに分割するデータ変換器と、
前記最大及び最小基準電圧信号により与えられた電圧範囲内で前記分割されたＭビットデータを対応するアナログ信号に変換するディジタル／アナログ変換器と、
前記最大及び最小基準電圧信号レベルを記憶する不揮発性アナログメモリ領域と、
前記電圧範囲内で前記分割されたＭビットデータに対応するアナログ信号レベルを記憶する不揮発性アナログメモリ領域と、
前記不揮発性アナログメモリから読み出された最大及び最小基準電圧信号により与えられた電圧範囲内で前記不揮発性アナログメモリから読み出されたアナログ信号を対応するＭビットデータに変換するアナログ／ディジタル変換器と、
少なくとも一つ以上の前記Ｍビットデータを組み合わせてＮビットデータとして出力するデータ逆変換器と、
を備えることを特徴とするデータ記録／再生装置。
【請求項６】
前記ＭはＮの約数中のいずれかの一つであり、Ｎは８の倍数であることを特徴とする請求項５記載のデータ記録／再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリを用いたデータ記録及び再生装置に関する。
【０００２】
【従来の技術】
一般的な半導体素子の応用において、メモリ素子、特に不揮発性メモリ素子のＥＥＰＲＯＭは使用及び必要性について再論する余地がないほど普遍化されており、このようなＥＥＰＲＯＭはＭＯＳトランジスタの変形された構造であり、図２に示すように周辺と電気的に絶縁して電荷蓄積用ゲートとして用いられる浮動ゲート(Floating Gate）を備えており、この浮動ゲートにイオンを注入或いはこれからイオンを放出させることによって電圧を印加しなくてもデータの記録及び消去ができるようになっている。
【０００３】
しかしながら、このようなＥＥＰＲＯＭは、ディジタルデータの使用に応じて通常の８ビット(Bits)からなる１バイト(BYTE)の情報を記録するためには８個のＥＥＰＲＯＭセル(EEPROM cell）を必要とした。
【０００４】
図２に示すように、１個のＥＥＰＲＯＭセルは、“１”或いは“０”のディジタルデータを保存するメモリトランジスタＭＥＭＴＲと、そのメモリビットを選択する選択トランジスタＳＥＬＴＲなどの２つのトランジスタで構成されている。メモリトランジスタＭＥＭＴＲは、制御ゲート２と、制御ゲート１の下層に形成され、電子を保存するための浮動ゲート（電気的に絶縁したゲート）１とからなる２層構造のゲートを備えており、浮動ゲート１の一部分には極めて薄いＳｉ酸化膜領域３（トンネル部）があり、ここを通じてＦ−Ｎ電流を流して浮動ゲート１への電子注入又は浮動ゲート１からの電子放出が行われる。
【０００５】
ここで、浮動ゲート１への電子注入（消去：Erase ）動作は、制御ゲート２と選択ゲート４に２０［Ｖ］の高電圧を印加し、ソース電極５とドレイン電極６に０［Ｖ］の電圧を印加する。この状態で選択トランジスタＳＥＬＴＲがオンし、ドレイン電極６の０［Ｖ］が選択トランジスタＳＥＬＴＲのソース電極（トンネル部の下のＮ+ 拡散領域）に供給されるが、この際、制御ゲート２は２０［Ｖ］であるため、浮動ゲート１からＮ+ 拡散層へＦ−Ｎ電流が流れ出す。このような電子注入を消去という。
【０００６】
一方、浮動ゲート１からの電子放出（記録：Program ）動作は、制御ゲート２に０［Ｖ］、選択ゲート４とドレイン電極６に２０［Ｖ］を印加する。この状態で選択トランジスタＳＥＬＴＲがオフするので、ドレイン電極６の２０［Ｖ］が選択トランジスタＳＥＬＴＲのソース電極（トンネル部の下方のＮ+ 拡散領域）に印加される。そして、この際、制御ゲート２が０［Ｖ］であるため、Ｎ+ 拡散層では浮動ゲート１に向かう高電界が発生して浮動ゲート１の電子が放出され、データ記録が行われる。
【０００７】
記録動作時にソース電極５に５［Ｖ］程度の電圧を印加するが、その理由は、例えばソース電極５に印加する電圧が０［Ｖ］であれば、２０［Ｖ］が印加されたドレイン電極６と選択トランジスタＳＥＬＴＲとメモリトランジスタＭＥＭＴＲへの経路が形成されてトンネル下端部のＮ+ 下端側の電位降下が生じるので、これではＦ−Ｎ電流の獲得に不充分である。そこでソース電極の電位を適切なレベルに高めて印加するようにする。
【０００８】
このような動作において、浮動ゲート１に電子を注入（消去）すると、メモリトランジスタＭＥＭＴＲの臨界電圧が増加し、浮動ゲート１から電子を放出（記録）すると、メモリトランジスタＭＥＭＴＲの臨界電圧が減少する。このような２つの臨界電圧の差を利用してデータの“１”、“０”レベルに対応させるものであるが、かかる普通のメモリ素子として用いられるＥＥＰＲＯＭは固定されたドレイン電圧を用いて“１”、“０”レベルのみを記録するので、メモリ素子の集積度を高めることができなかった。
【０００９】
かかる従来のメモリ素子の集積度問題を改善するために、米国特許第４，８９０，２５９号の“高密度ＩＣアナログ信号記録及び再生システム”では、図３に示すように、メモリ素子の記録時に固定されたドレイン電圧を印加せず、アナログ信号とマッピング（Mapping ）されるドレイン電圧で“１”及び“０”レベルのみならずこれらの中間レベルを利用してアナログ音声信号が直ちに記録できるようにした。
【００１０】
因みに、図３の高密度ＩＣアナログ信号記録及び再生システムにおいて、マイク２９に入力されるアナログ形態のオーディオ信号は入力フィルタ３０を通過しながら列（Column）デコーダ２６でサンプリングする信号の半分以下の帯域にフィルタリングが行われ、入力増幅器３１と自動利得調節器３２を通過しながら列デコーダ２６に入力されてサンプリングされる。
【００１１】
列デコーダ２６でサンプリングされたアナログ信号は、アナログ列読み取り／書き込み部１５を経ながら、列高電圧発生器１６から供給されるパルス信号を用いてＥＥＰＲＯＭのドレイン電圧とマッピングされてメモリセルアレイ１３に記録される。そして、再生時にはメモリセルアレイ１３のデータがアナログレベルを有していても、アドレス順序器２４、列アドレスバッファ２５及び行アドレスバッファ９で指定されるアドレスによって選ばれる不連続信号なので、出力フィルタ３３を経てスピーカー３５を駆動するための出力増幅器３４を経ることにより、アナログ信号の録音及び再生のための信号経路が形成される。
【００１２】
なお、同図において、未説明符号２３はクロック発生器、１４は行デコーダ、１６は列高電圧発生器、１９は高電圧発振器、そして１８は高電圧タイミング及びロジック部である。
通常の回路において、列高電圧発生器１６は１１［Ｖ］から２１［Ｖ］まで増加するパルス信号を発生させることができ、アナログ列読み取り／書き込み部１５はメモリセルアレイ１３のＥＥＰＲＯＭに充電する電荷が入力信号と一致するまで、増加する列高電荷発生器１６の出力をＥＥＰＲＯＭのドレイン電極に印加し、且つこの電圧を読み取って比較することが主な動作原理である。
【００１３】
【発明が解決しようとする課題】
しかしながら、前記のような米国特許第４，８９０，２５９号の高密度ＩＣアナログ信号記録及び再生システムは、ＥＥＰＲＯＭの集積度向上においてアナログ動作によって具現された商業的に成功した最初のものであるが、通常の８ビットからなる１バイトの情報をディジタル的に記録するためには８個のＥＥＰＲＯＭセルを必要とすることから、ディジタルデータをより効果的に記録する方法としては適していない。
ＥＥＰＲＯＭのアナログ方式によるデータの記録では、ＥＥＰＲＯＭに蓄えられた電荷が時間にしたがって減少するデータリテンション（retention)のにより、データ再生時にエラーが生ずることがある。
【００１４】
そこで本発明は、ディジタルデータをより効果的に記録することができ、またデータリテンションが生じてもエラー無くデータの再生が可能なデータ記録及び再生装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の記録装置は、所定の最大及び最小基準電圧信号を発生する基準電圧信号発生器と、Ｎビットデータを少なくとも一つ以上のＭ（Ｍ≦Ｎ、Ｍは１を除いたＮの約数）ビットデータに分割するデータ変換器と、前記最大及び最小基準電圧信号により与えられた電圧範囲内で前記分割されたＭビットデータを対応するアナログ信号に変換するディジタル／アナログ変換器と、前記最大及び最小基準電圧信号レベルを記憶する不揮発性アナログメモリ領域と、前記電圧範囲内で前記分割されたＭビットデータに対応するアナログ信号レベルを記憶する不揮発性アナログメモリ領域と、を備えることを特徴とする。
【００１６】
本発明の再生装置は、アナログ信号と最大及び最小基準電圧が記憶された不揮発性アナログメモリと、前記不揮発性アナログメモリから読み出された最大及び最小基準電圧信号により与えられた電圧範囲内で前記不揮発性アナログメモリから読み出されたアナログ信号を対応するＭビットデータに変換するアナログ／ディジタル変換器と、少なくとも一つ以上の前記Ｍビットデータを組み合わせてＮ（Ｍ≦Ｎ、Ｍは１を除いたＮの約数）ビットデータとして出力するデータ逆変換器とを備えることを特徴とする。
【００１７】
本発明のデータ記録及び再生装置は、所定の最大及び最小基準電圧信号を発生する基準電圧信号発生器と、Ｎビットデータを少なくとも一つ以上のＭ（Ｍ≦Ｎ、Ｍは１を除いたＮの約数）ビットデータに分割するデータ変換器と、前記最大及び最小基準電圧信号により与えられた電圧範囲内で前記分割されたＭビットデータを対応するアナログ信号に変換するディジタル／アナログ変換器と、前記最大及び最小基準電圧信号レベルを記憶する不揮発性アナログメモリ領域と、前記電圧範囲内で前記分割されたＭビットデータに対応するアナログ信号レベルを記憶する不揮発性アナログメモリ領域と、前記不揮発性アナログメモリから読み出された最大及び最小基準電圧信号により与えられた電圧範囲内で前記不揮発性アナログメモリから読み出されたアナログ信号を対応するＭビットデータに変換するアナログ／ディジタル変換器と、少なくとも一つ以上の前記Ｍビットデータを組み合わせてＮビットデータとして出力するデータ逆変換器とを備えることを特徴とする。
【００１８】
【発明の実施の形態】
以下、添付図面を参照して本発明をさらに詳しく説明する。
図１は本発明によるデータ記録及び再生装置の実施の形態の構成を示すブロック図である。
【００１９】
同図において、この実施の形態のデータ記録及び再生装置は、最大及び最小基準電圧信号を発生する基準電圧信号発生器４０と、Ｎビットデータを少なくとも一つ以上のＭ（Ｍ≦Ｎ、Ｍは１を除いたＮの約数）ビットデータに分割するデータ変換器４１と、最大及び最小基準電圧信号により与えられた電圧範囲内で分割されたＭビットデータを対応するアナログ信号に変換するディジタル／アナログ変換器４２と、アナログ信号と最大及び最小基準電圧信号を記憶する不揮発性アナログメモリ３８と、不揮発性アナログメモリ３８から読み出された最大及び最小基準電圧信号により与えられた電圧範囲内で不揮発性アナログメモリ３８から読み出されたアナログ信号を対応するＭビットデータに変換するアナログ／ディジタル変換器４３と、少なくとも一つ以上のＭビットデータを組み合わせてＮビットデータとして出力するデータ逆変換器４７とを備えるものである。
【００２０】
不揮発性アナログメモリ３８は、アナログ信号とマッピングされるドレイン電圧でアナログ信号が書き込まれるメモリセルアレイ１３及びその周辺のアナログ列読み取り／書き込み部１５、行高電圧発生器２１、列高電圧発生器１６、そして入力信号をサンプリングするそれぞれの列と行に対する列デコーダ２６及び行デーコーダ１４を備えている。
【００２１】
メモリセルアレイ１３は、アナログ信号が書き込まれる領域１３ａ、最大電圧信号が書き込まれる領域１３ｂ、最小電圧信号が書き込まれる領域１３ｃを含む。クロック同期化器４８は、コントロールクロックおよび外部クロックを入力してＮ／Ｍビットデータ変換器４１、ディジタル／アナログ変換器４２、アナログ／ディジタル変換器４３、Ｍ／Ｎビットデータ逆変換器４７、列デコーダ２６にクロック信号を供給する。
【００２２】
基準電圧信号発生器４０は、温度補償を必要とする基準電圧発生器４４と、この基準電圧発生器４４の出力を用いて任意レベルの最大電圧Ｖmax 及び最小電圧Ｖmin を各々発生させる最大電圧発生器４５及び最小電圧発生器４６を備えている。Ｎ／Ｍビットデータ変換器４１は、バイト単位（１バイト＝８ビット）で入るディジタル形態の入力データをＭビット単位、すなわち２ビットや４ビット或いは８ビットに分割して分割されたＭビットデータに変換する。この場合、２ビットに分割する場合は８ビットデータは４個の２ビットデータに分割され、４ビットに分割する場合には２個の４ビットデータに分割される。
【００２３】
Ｍビットディジタル／アナログ変換器４２は、最大電圧発生器４５及び最小電圧発生器４６から供給される最大及び最小電圧をアナログ変換時の基準電圧として使用してＭビットデータに対応するアナログ信号を出力する。Ｍビットアナログ／ディジタル変換器４３は、メモリセルアレイ１３の最大電圧記憶領域１３ｂから読み出される最大電圧と最小電圧記憶領域１３ｃから読み出される最小電圧とをディジタル−アナログ変換時の基準電圧として使用してアナログ信号記憶領域１３ａから読み出されるアナログ信号を対応するＭビットデータに変換して出力する。
【００２４】
Ｍ／Ｎビットデータ逆変換器４７は、メモリセルアレイ１３のＭビット単位、すなわち２ビットや４ビット或いは８ビットに再生されたデータを組み合わせて元のＮビットデータに逆変換する。これにより、２ビットに分割された場合は４個の２ビットデータを組み合わせて８ビットデータを出力し、４ビットに分割された場合には２個の４ビットデータを組み合わせて８ビットデータを出力する。
【００２５】
従来は通常の８ビットからなる１バイトの情報をディジタル的に記録するためには８個のＥＥＰＲＯＭセルを必要としたが、本発明では２ビット、４ビット或いは８ビットの情報を１個のアナログＥＥＰＲＯＭセルに記録することによってメモリ記録面積を１／２、１／４又は１／８に減らすことができるので、データ圧縮効果が得られる。したがって、データの記録及び再生装置の具現時より少ないメモリ容量で２倍、４倍又は８倍のデータの記録が可能になる。
【００２６】
しかし、前述のようにＥＥＰＲＯＭのアナログ方式によるデータの記録では、ＥＥＰＲＯＭに蓄えられた電荷が時間にしたがって減少するデータリテンションの問題を看過することができないが、本発明では最大電圧Ｖmax 及び最小電圧Ｖmin をメモリセルアレイ１３にアナログ信号と共に書き込み、データ再生の際にメモリセルアレイ１３に書き込んだ最大電圧Ｖmax 及び最小電圧Ｖmin を読み出してこれらを基準としてＭビットアナログ／ディジタル変換器４３を介してディジタル信号に変換するようにしている。したがって、メモリセルアレイ１３では、アナログ信号と最大及び最小電圧が共に同じデータリテンションの問題を有しているので、時間が経過してある程度のデータリテンションが生じてもエラー無くデータの再生が可能になる。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、ＮビットデータをＮビット又はそれより小さなビットのデータに分割し、それをアナログ信号に変換してからアナログメモリに書き込むようにしたので、メモリ容量を節減できディジタルデータの効果的な記録が可能になる。
【００２８】
また、本発明によれば、アナログメモリを使用するときデータリテンション問題を解決するために、記録時にアナログ信号と共にアナログ変換時使用された最大及び最小電圧を一緒に書き込み、再生時に最大及び最小電圧を読み出してこれらを基準としてアナログ信号をディジタル変換するようにしたので、再生時にアナログメモリのデータリテンションによるエラー発生を防止することができる。
【図面の簡単な説明】
【図１】本発明によるデータ記録及び再生装置の実施の形態の構成を示すプロック図である。
【図２】一般的なＥＥＰＲＯＭセルの構造を示す断面図である。
【図３】従来の不揮発性アナログメモリを用いた信号録音及び再生装置の構成を示すブロック図である。
【符号の説明】
４０  基準電圧信号発生器
３８  不揮発性アナログメモリ
４１  Ｎ／Ｍビットデータ変換器（ビットデータ変換器）
４２  ディジタル／アナログ変換器
４３  アナログ／ディジタル変換器
４７  Ｍ／Ｎビットデータ逆変換器（データ逆変換器）
【図１】
0003652474.tif 000002
【図２】
0003652474.tif 000003
【図３】
0003652474.tif 000004