(57)【特許請求の範囲】
【請求項１】
マスクモード状態と非マスクモード状態とを示す第１のマスク信号が含まれる複数のマスク信号によって複数の出力データをマスク制御可能な半導体装置において、
複数のデータ入出力端子群と、
該複数のデータ入出力端子群を構成する第１のデータ入出力端子群に属する複数の第１出力データのレベルが一致しない場合には不一致である旨の信号を前記第１のデータ入出力端子群のうちの第１入出力端子に出力し、前記複数の第１出力データのレベルが一致した場合には一致する旨の信号を前記第１入出力端子に出力する第１のデータ圧縮回路と
を有し、前記第１のマスク信号がマスクモード状態を示す場合には、前記複数の第１出力データのレベルが一致するか否かにかかわらず前記第１のデータ入出力端子群に属する複数の第１出力データをマスク制御することを特徴とする半導体装置。
【請求項２】
前記複数のデータ入出力端子群を構成する第２の前記データ入出力端子群に属する複数の第２出力データのレベルが一致しない場合には不一致である旨の信号を前記第２のデータ入出力端子群のうちの第２入出力端子に出力し、前記複数の第２出力データのレベルが一致した場合には一致する旨の信号を前記第２入出力端子に出力する第２のデータ圧縮回路をさらに有し、
前記複数のマスク信号の１つであってマスクモード状態と非マスクモード状態とを示す第２の前記マスク信号がマスクモード状態を示す場合には、前記複数の第２出力データをマスクした状態で、前記第１のデータ圧縮回路は前記複数の第１出力データのレベルが一致しない場合には不一致である旨の信号を前記第１入出力端子に出力し、前記複数の第１出力データのレベルが一致した場合には一致する旨の信号を前記第１入出力端子に出力することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、詳しくはボード実装前のＳＤＲＡＭ自身のテストを行うためのテストモードを有する半導体装置に好適な半導体装置に関するものである。
【０００２】
【従来の技術】
一般に、半導体装置におけるテストの中には、予め定められた複数のメモリセルに同じ値（Ｈレベル又はＬレベル）を書き込みその書き込んだデータを再び読み出して、正確に書き込まれ読み出されるかをテストするものがある。このとき、読み出される各データは、対応する出力端子からそれぞれ同時に出力されるため、全ての出力端子をテスタに接続しなければならず、テスタとＳＤＲＡＭとの間の接続端子数は多くなる。接続端子数が多いということは、テスタで同時にテストできるＳＤＲＡＭの数は少なくなり効率が悪い。
【０００３】
そこで、ＳＤＲＡＭにデータ圧縮回路を設け、この各出力端子から読み出されるデータが全て同じ値であるならば、例えば全てＨレベルであるならばＨレベルの、全てＬレベルならばＬレベルの出力信号を予め定めた１つの出力端子から出力させるとともに、各出力端子から読み出されるデータのうち少なくとも１が他と異なる内容の場合には前記予め定めた１つの出力端子をハイインピーダンス状態にさせるようにすることによって、テスタに対して全ての出力端子と接続する必要がなく効率のよいテストが可能となる。
【０００４】
このデータ圧縮回路を使用して行うテストを一般にデータ圧縮テストといわれている。このデータ圧縮テストに使われるデータ圧縮回路は、例えば４個の出力端子DQ0，DQ1，DQ2，DQ3を備えたＳＤＲＡＭの場合において、一つ置きに並設した出力端子DQ0，DQ2のグループと出力端子DQ1，DQ3のグループに分け、そのグループ毎に設けられている。そして、出力端子DQ0，DQ2のデータ圧縮回路は出力端子DQ0，DQ2から読み出されるデータを圧縮し、その圧縮したデータを出力端子DQ0から出力するようになっている。一方、出力端子DQ1，DQ3のデータ圧縮回路は出力端子DQ1，DQ3から読み出されるデータを圧縮し、その圧縮したデータを出力端子DQ1から出力するようになっている。
【０００５】
【発明が解決しようとする課題】
ところで、ＳＤＲＡＭには、マスク信号によって入出力データをマスクすることができる機能が備えられている。詳述すると、前記した４個の入出力端子DQ0，DQ1，DQ2，DQ3を備えたＳＤＲＡＭの場合において、並設した入出力端子DQ0，DQ1のグループと入出力端子DQ2，DQ3のグループに分け、そのグループの単位でマスクがかけられる。各グループに対してマスク信号が設けられて、入出力端子DQ0，DQ1のグループに対して第１マスク信号φMSK0が、入出力端子DQ2，DQ3のグループに対して第２マスク信号φMSK1が設けられている。
【０００６】
そして、第１マスク信号φMSK0がＨレベルのとき、入出力端子DQ0，DQ1に入力されるデータ及び出力データは、マスクされて入力及び出力されないようになる。又、第１マスク信号φMSK0がＬレベルのとき、入出力端子DQ0，DQ1に入力されるデータ及び出力データは、マスクされず入力及び出力される。
【０００７】
同様に、第２マスク信号φMSK1がＨレベルのとき、入出力端子DQ2，DQ3に入力されるデータ及び出力データは、マスクされて入力及び出力されないようになる。又、第２マスク信号φMSK1がＬレベルのとき、入出力端子DQ2，DQ3に入力されるデータ及び出力データは、マスクされず入力及び出力される。
【０００８】
従って、例えば第１マスク信号φMSK0がＬレベル、第２マスク信号φMSK1がＨレベルのとき、入出力端子DQ0，DQ1に入力されるデータ及び出力データはマスクされず、入出力端子DQ2，DQ3はマスクされる。
【０００９】
このように、マスク機能を備えたＳＤＲＡＭにおいて、マスク機能を働かせてデータ圧縮テストが可能となることが好ましい。しかしながら、前記したように、データ圧縮テストは、一つ置きに並設した出力端子DQ0，DQ2のグループと出力端子DQ1，DQ3のグループがデータ圧縮対象である。これに対して、マスク機能は、並設した入出力端子DQ0，DQ1のグループと入出力端子DQ2，DQ3のグループがマスク対象となっている。従って、従来はマスク機能を働かせてデータ圧縮テストはできなかった。
【００１０】
本発明は上記問題点を解消するためになされたものであって、その目的はマスク機能を働かせてデータ圧縮テストモードを実行し、試験の効率を向上させ、よりきめ細かなテストが行える半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明では、マスクモード状態と非マスクモード状態とを示す第１のマスク信号が含まれる複数のマスク信号によって複数の出力データをマスク制御可能な半導体装置において、複数のデータ入出力端子群と、該複数のデータ入出力端子群を構成する第１のデータ入出力端子群に属する複数の第１出力データのレベルが一致しない場合には不一致である旨の信号を前記第１のデータ入出力端子群のうちの第１入出力端子に出力し、前記複数の第１出力データのレベルが一致した場合には一致する旨の信号を前記第１入出力端子に出力する第１のデータ圧縮回路とを有し、前記第１のマスク信号がマスクモード状態を示す場合には、前記複数の第１出力データのレベルが一致するか否かにかかわらず前記第１のデータ入出力端子群に属する複数の第１出力データをマスク制御することを要旨とする。これにより、第１のデータ圧縮回路は、第１のデータ入出力端子群に属する複数の第１出力データを第１入出力端子に出力する。その第１出力データを第１のマスク信号によりマスク制御することで、試験の効率を向上させることができるとともに、よりきめ細かなテストが行える。
【００１２】
また、請求項２の発明では、前記複数のデータ入出力端子群を構成する第２の前記データ入出力端子群に属する複数の第２出力データのレベルが一致しない場合には不一致である旨の信号を前記第２のデータ入出力端子群のうちの第２入出力端子に出力し、前記複数の第２出力データのレベルが一致した場合には一致する旨の信号を前記第２入出力端子に出力する第２のデータ圧縮回路をさらに有し、前記複数のマスク信号の１つであってマスクモード状態と非マスクモード状態とを示す第２の前記マスク信号がマスクモード状態を示す場合には、前記複数の第２出力データをマスクした状態で、前記第１のデータ圧縮回路は前記複数の第１出力データのレベルが一致しない場合には不一致である旨の信号を前記第１入出力端子に出力し、前記複数の第１出力データのレベルが一致した場合には一致する旨の信号を前記第１入出力端子に出力することを要旨とする。これにより、第２のデータ入出力端子群に属する複数の第２出力データを第２入出力端子に出力する第２のデータ圧縮回路をさらに有し、第２のマスク信号により、複数の第２出力データをマスクした状態で、複数の第１出力データが第１のデータ圧縮回路から第１入出力端子に出力される。
【００１３】
【発明の実施の形態】
（参考例）
まず、本発明の参考例となる半導体装置としての半導体記憶装置を図１〜図６に従って説明する。
【００１４】
図１は、半導体記憶装置としてのＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に設けられたテストモードエントリー回路の回路図である。図１において、テストモードエントリー回路は、電源投入検出回路としてのスタータ回路１１、通常動作モード認識回路部１２、テストモード認識回路部１３及びテストモード判定回路部１４を備えている。
【００１５】
スタータ回路１１は、図３に示すように、ＮＭＯＳトランジスタT1と３個の抵抗R1〜R3とを有している。抵抗R1と抵抗R2とを直列に接続して分圧回路を形成しその分圧回路を外部電源電圧Vcc給される電源線とグランド電圧が供給される電源線との間に接続させている。そして、その分圧回路からの分圧電圧は、ＮＭＯＳトランジスタT1のゲート端子に供給されている。ＮＭＯＳトランジスタT1のドレイン端子は抵抗R3を介して外部電源電圧Vccが供給される電源線に接続されている。ＮＭＯＳトランジスタT1のソース端子はグランド電圧が供給される電源線に接続されている。
【００１６】
従って、図５に示すように、外部装置からＳＤＲＡＭに外部電源電圧Vccが投入され、その外部電源電圧Vccが基準の電圧値まで上昇する過程において分圧回路の分圧電圧は相対的に上昇する。そして、外部電源電圧Vccが基準の電圧値のほぼ半分の値になった時、ＮＭＯＳトランジスタT1がオフ状態からオン状態となる。つまり、ＮＭＯＳトランジスタT1のドレイン端子の電位は、ＬレベルからＨレベル、続いてＨレベルからＬレベルに立ち下がり、以後Ｌレベルの状態が保持される。そして、ＮＭＯＳトランジスタT1のドレイン端子にかかる電位が電源投入信号φonとして出力される。つまり、スタータ回路１１は、外部電源Vccが投入されると、外部電源電圧Vccが基準の電圧値に到達する前までに、ＬレベルからＨレベルに立ち上がり、再びＨレベルからＬレベルに立ち下がる電源投入信号φonを通常動作モード認識回路部１２及びテストモード認識回路部１３に出力する。
【００１７】
通常動作モード認識回路部１２は、第２モードとしての通常動作モードであってオールプリチャージ（ＰＡＬＬ）モードを検出する回路である。通常動作モード認識回路部１２は、外部装置からクロック信号CLK、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEを入力端子を介して入力し、その各信号に基づいて検出する。尚、各信号/CS、/RAS、/CAS、/WEの「／」は、負論理の信号を表し、その他は正論理の信号を表す。そして、通常動作モード認識回路部１２は、クロック信号CLKに基づいて、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEを外部装置から取り込み、その取り込んだ各信号の組み合わせが予め定めたオールバンクプリチャージ（ＰＡＬＬ）コマンドの組み合わせかどうか判定するようになっている。
【００１８】
ＰＡＬＬコマンドは、ＳＤＲＡＭに出力される通常コマンドの１つであって、全てのバンクをプリチャージさせるためのコマンドである。そして、ＰＡＬＬコマンドは電源投入後、外部装置から出力されるリードコマンド、ライトコマンド等の前に発行するアクティブコマンドより前に発行される。そして、その取り込んだ各信号の組み合わせがＰＡＬＬコマンドの組み合わせであるとき、通常動作モード認識回路部１２はＰＡＬＬコマンドを外部装置から入力した旨の第２モード検出信号としてのＨレベルの通常動作モード検出信号φsxを出力する。又、通常動作モード認識回路部１２はＰＡＬＬコマンド以外の組み合わせの信号であるとき、ＰＡＬＬコマンドではない旨のＬレベルの通常動作モード検出信号φsxを出力する。
【００１９】
そして、本参考例では、チップセレクト信号/CSがＬレベル、ロウアドレスストローブ信号/RASがＬレベル、コラムアドレスストローブ信号/CASがＨレベル及びライトイネーブル信号/WEがＬレベルのとき、ＰＡＬＬコマンドとしている。
【００２０】
図２は、通常動作モード認識回路部１２の回路構成を説明するための回路図である。図２において、通常動作モード認識回路部１２は、第１〜第４ラッチ回路２１〜２４を備えている。第１ラッチ回路２１は、ロウアドレスストローブ信号/RASをインバータ回路２５及びＮＭＯＳトランジスタよりなる第１ゲートトランジスタTG1を介して入力しラッチする。そのラッチしたロウアドレスストローブ信号/RASはインバータ回路２６を介してナンド回路２７に入力される。
【００２１】
第２ラッチ回路２２は、コラムアドレスストローブ信号/CASをインバータ回路２８及びＮＭＯＳトランジスタよりなる第２ゲートトランジスタTG2を介して入力しラッチする。そのラッチしたコラムアドレスストローブ信号/CASはナンド回路２７に入力される。
【００２２】
第３ラッチ回路２３は、ライトイネーブル信号/WEをインバータ回路２９及びＮＭＯＳトランジスタよりなる第３ゲートトランジスタTG3を介して入力しラッチする。そのラッチしたライトイネーブル信号/WEはインバータ回路２９ａを介してナンド回路２７に入力される。
【００２３】
第４ラッチ回路２４は、チップセレクト信号/CSをインバータ回路３０及びＮＭＯＳトランジスタよりなる第４ゲートトランジスタTG4を介して入力しラッチする。そのラッチしたチップセレクト信号/CSはインバータ回路３１を介してナンド回路２７に入力される。
【００２４】
ナンド回路２７は、ロウアドレスストローブ信号/RASを反転させた信号、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE及びチップセレクト信号/CSを反転させた信号を入力し、各信号が全てＨレベルの時にＬレベルの信号を出力する。つまり、ロウアドレスストローブ信号/RAS、ライトイネーブル信号/WE及びチップセレクト信号/CSがＬレベル、コラムアドレスストローブ信号/CASがＨレベルの時（即ち、外部装置からＰＡＬＬコマンドが入力された時）、ナンド回路２７はＬレベルの信号SG1を出力する。尚、ナンド回路２７は、各信号のうち少なくとも１つの信号がＬレベルの時には、ナンド回路２７はＨレベルの信号を出力する。
【００２５】
ナンド回路２７の出力信号SG1は、インバータ回路３２を介して反転されて通常動作モード検出信号φsxとして出力される。従って、外部装置からＰＡＬＬコマンドが入力された時、通常動作モード検出信号φsxはＨレベルとなり、外部装置からＰＡＬＬコマンド以外のコマンドが入力された時、同検出信号φsxはＬレベルとなる。
【００２６】
ノア回路３３は、前記通常動作モード検出信号φsxを入力するとともに、外部装置からクロック信号CLKを入力する。ノア回路３３は、通常動作モード検出信号φsxがＬレベルの時には、クロック信号CLKを反転させて次段のノア回路３４に出力するとともに、３個のインバータ回路３５〜３７を介してノア回路３４に出力される。従って、ノア回路３４は、クロック信号CLKがＨレベルに立ち上がる毎に、パルス幅が３個のインバータ回路３５〜３７によって決まる遅延時間と一致するゲートパルス信号GPを前記第１〜第４ゲートトランジスタTG1〜TG4のゲート端子に出力する。
【００２７】
従って、第１〜第４ゲートトランジスタTG1〜TG4はゲートパルス信号GPに応答してチップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEをそれぞれ取り込み、それぞれの第１〜第４ラッチ回路２１〜２４にラッチさせる。
【００２８】
尚、ノア回路３３は、通常動作モード検出信号φsxがＨレベルの時には、クロック信号CLKを出力せず、常にＨレベルの信号を出力する。従って、次段のノア回路３４は、ゲートパルス信号GPを出力しない。
【００２９】
つまり、通常動作モード認識回路部１２は外部装置からＰＡＬＬコマンド以外のコマンドが入力されている間は、ゲートパルス信号GPに基づいてその時々の外部コマンドを取り込む。そして、通常動作モード認識回路部１２は外部装置から初めてＰＡＬＬコマンドが入力されると、Ｈレベルの通常動作モード検出信号φsxを出力し、以後の外部コマンドを取り込みを行わないようになっている。言い換えれば、通常動作モード認識回路部１２は、ＰＡＬＬコマンドが入力されるまで判定動作を続け、ＰＡＬＬコマンドが入力されると、Ｈレベルの通常動作モード検出信号φsxを出力し続けた状態で認識動作を終了する。
【００３０】
前記第４ゲートトランジスタTG4と第４ラッチ回路２４とを結ぶ信号線は、ＮＭＯＳトランジスタT2を介してグランド電圧が供給される電源線に接続されている。ＮＭＯＳトランジスタT2のゲートには、前記スタータ回路１１からの電源投入信号φonを入力する。即ち、外部電源Vccの投入とともにＨレベルに立ち上がり続いてＬレベルに立ち下がる電源投入信号φonに基づいてＮＭＯＳトランジスタT2は一瞬オンする。このＮＭＯＳトランジスタT2のオンに基づいて第４ラッチ回路２４はＨレベルをラッチさせる。言い換えれば、外部電源Vccの投入時に基づいて偶発的に、ＰＡＬＬコマンドと同じ組み合わせの信号がラッチされないようにラッチ回路２４は初期セットされる。
【００３１】
次に、テストモード認識回路部１３について説明する。
図１において、テストモード認識回路部１３は、第１モードとしての導通試験モードを検出する回路であって、本参考例では、外部装置から出力されてくるチップセレクト信号/CS、コラムアドレスストローブ信号/CAS及びクロックイネーブル信号CKEを入力端子を介して入力し、その各信号に基づいて検出する。そして、本参考例では、チップセレクト信号/CS、コラムアドレスストローブ信号/CAS及びクロックイネーブル信号CKEが共にＬレベルの時、導通試験モードにエントリーされるものとする。
【００３２】
コラムアドレスストローブ信号/CASは、４個のインバータ回路４１〜４４を介してナンド回路４５に入力される。ナンド回路４５は２入力端子のナンド回路であって、もう一方の入力端子はインバータ回路４１を介してコラムアドレスストローブ信号/CASを入力する。従って、ナンド回路４５の出力端子に接続されたインバータ回路４６は、コラムアドレスストローブ信号/CASがＨレベルからＬレベルに立ち下がると、３個のインバータ回路４２〜４４によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S1を出力する。
【００３３】
インバータ回路４６はＮＭＯＳトランジスタT3のゲートに接続されている。従って、ＮＭＯＳトランジスタT3は、コラムアドレスストローブ信号/CASがＨレベルからＬレベルに立ち下がると、１ショットパルス信号S1に基づいて３個のインバータ回路４２〜４４によって決まる遅延時間だけオン状態になる。
【００３４】
ＮＭＯＳトランジスタT3はラッチ回路４７に接続されている。そして、ＮＭＯＳトランジスタT3がオンすると（コラムアドレスストローブ信号/CASがＨレベルからＬレベルに立ち下がると）、出力信号がＨレベルとなる信号をラッチする。ラッチ回路４７のＨレベル出力信号は検出信号SGXとして出力される。そして、このＨレベルの検出信号SGXは、以後、前記コラムアドレスストローブ信号/CASがＨレベルに立ち上がり再度Ｌレベルに立ち下がって１ショットパルス信号S1が生成されてもＨレベルが保持される。
【００３５】
尚、ラッチ回路４７の出力端子はＮＭＯＳトランジスタT4を介してグランド電圧が供給される電源線に接続されている。ＮＭＯＳトランジスタT4のゲート端子には、前記スタータ回路１１からの電源投入信号φonが入力される。即ち、外部電源Vccの投入とともにＨレベルに立ち上がり続いてＬレベルに立ち下がる電源投入信号φonに基づいてＮＭＯＳトランジスタT4は一瞬オンする。このＮＭＯＳトランジスタT4のオンに基づいてラッチ回路４７は出力信号がＬレベルとなる信号をラッチする。言い換えれば、外部電源Vccの投入時に、ラッチ回路４７は初期セットされる。
【００３６】
ラッチ回路４７の検出信号SGXは、ナンド回路４８に出力される。ナンド回路４８は３入力端子のナンド回路であって、検出信号SGXの他にインバータ回路４９を介してチップセレクト信号/CSを入力するとともに、インバータ回路５０を介してクロックイネーブル信号CKEを入力する。従って、ナンド回路４８の出力は、３入力信号が共にＨレベルの時、即ち検出信号SGXがＨレベル、チップセレクト信号/CSがＬレベル、クロックイネーブル信号CKEがＬレベルの時、Ｌレベルのとなる。そして、ナンド回路４８のＬレベルの出力信号は、第１モード検出信号としてのテストモード検出信号φ1となってノア回路７２に出力される。
【００３７】
又、前記ラッチ回路４７の検出信号SGXは、７個のインバータ回路５１〜５７を介してナンド回路５８に出力される。ナンド回路５８は２入力端子のナンド回路であって、もう一方の入力端子には４個のインバータ回路５１〜５４を介して検出信号SGXを入力する。従って、ナンド回路５８の出力端子に接続されたインバータ回路５９は、検出信号SGXがＨレベルからＬレベルに立ち下がると、３個のインバータ回路５５〜５７によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S2を出力する。
【００３８】
又、前記ラッチ回路４７の検出信号SGXは、ナンド回路６０に出力される。ナンド回路６０は、検出信号SGXの他にコラムアドレスストローブ信号/CASを入力する。そして、ナンド回路５１は、両信号SGX，/CASが共にＨレベルになった時、ＨレベルからＬとなる出力信号を出力する。つまり、ラッチ回路４７からＨレベルの検出信号SGXが出力された後にコラムアドレスストローブ信号/CASがＬレベルからＨレベルに立ち上がると、ナンド回路６０の出力はＨレベルからＬに立ち下がる。
【００３９】
ナンド回路６０の出力は、３個のインバータ回路６１〜６３を介してノア回路６４に入力される。ノア回路６４は２入力端子のノア回路であって、もう一方の入力端子には直接ナンド回路６０の出力信号を入力する。従って、ノア回路６４は、ナンド回路６０の出力信号がＨレベルからＬに立ち下がると、３個のインバータ回路６１〜６３によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S3を出力する。
【００４０】
１ショットパルス信号S3は、ラッチ回路６５の入力端子に接続されたＮＭＯＳトランジスタT5のゲート端子に入力される。そして、１ショットパルス信号S3に応答してＮＭＯＳトランジスタT5がオンすると、ラッチ回路６５の出力がＨレベルとなる内容をラッチする。又、ラッチ回路６５の入力端子には、前記電源投入信号φonに応答してオンされるＮＭＯＳトランジスタT6が接続されている。従って、電源投入信号φonに応答してＮＭＯＳトランジスタT6がオンされると、ラッチ回路６５の出力がＨレベルとなる内容をラッチする。
【００４１】
又、ラッチ回路６５の出力端子には、前記１ショットパルス信号S2に応答してオンされるＮＭＯＳトランジスタT7が接続されている。従って、１ショットパルス信号S2に応答してＮＭＯＳトランジスタT7がオンされると、ラッチ回路６５の出力がＬレベルとなる内容をラッチする。
【００４２】
つまり、ラッチ回路６５の出力信号SGYは、電源投入時の電源投入信号φonに基づいてＨレベルとなり、続いて出力される１ショットパルス信号S2に基づいてＬレベルとなり、その１ショットパルス信号S2の後に出力される１ショットパルス信号S3に基づいてＨレベルとなる。
【００４３】
前記ラッチ回路６５の出力信号SGYは、３個のインバータ回路６６〜６８を介してナンド回路６９に出力される。ナンド回路６９は２入力端子のナンド回路であって、もう一方の入力端子には出力信号SGYが直接入力される。従って、ナンド回路６９の出力端子に接続されたインバータ回路７０は、出力信号SGYがＬレベルからＨレベルに立ち上がると、３個のインバータ回路６６〜６８によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S4を出力する。
【００４４】
１ショットパルス信号S4は、ラッチ回路７１の入力端子に接続されたＮＭＯＳトランジスタT8のゲート端子に入力される。そして、１ショットパルス信号S4に応答してＮＭＯＳトランジスタT8がオンすると、ラッチ回路７１の出力がＨレベルとなる内容をラッチする。又、ラッチ回路７１の出力端子には、前記電源投入信号φonに応答してオンされるＮＭＯＳトランジスタT9が接続されている。従って、電源投入信号φonに応答してＮＭＯＳトランジスタT9がオンされると、ラッチ回路７１は初期セットされその出力がＬレベルとなる内容をラッチする。
【００４５】
つまり、ラッチ回路７１の出力信号は、電源投入時の電源投入信号φonに基づいてＬレベルとなり、その後出力される１ショットパルス信号S4に基づいてＨレベルとなる。このラッチ回路７１のＨレベル出力信号は、導通試験終了信号φextとしてノア回路７２に出力される。
【００４６】
つまり、ラッチ回路７１は、最初のコラムアドレスストローブ信号/CASの立ち下がりに基づいて生成されるＨレベルの検出信号SGXが出力された後であって、そのＬレベルに立ち下がったコラムアドレスストローブ信号/CASの立ち上がりに基づいてＨレベルの導通試験終了信号φextをノア回路７２に出力する。そして、このＨレベルの導通試験終了信号φextは、電源投入信号φonが再度入力され初期セットされるまで保持される。
【００４７】
次に、テストモード判定回路部１４について説明する。モード判定回路部１４はノア回路７２から構成されている。ノア回路７２は３入力端子のノア回路であって、前記テストモード検出信号φ1、導通試験終了信号φext及び通常動作モード認識回路部１２からの通常動作モード検出信号φsxを入力する。ノア回路７２の出力は、各信号φ1，φext，φsxが共にＬレベルの時にＨレベルとなり、各信号φ1，φext，φsxのうち少なくとも１つがＨレベルの時にＬレベルとなる。ノア回路７２の出力は、テストモード信号φtsとして出力される。そして、ノア回路７２のテストモード信号φtsがＨレベルのとき、ＳＤＲＡＳＭが導通試験モードとなり導通試験が実行される。又、テストモード信号φtsがＬレベルのときには導通試験モードとならい。
【００４８】
従って、図５に示すように、外部電源電圧Vccが投入された後であって通常動作モード認識回路部１２がＰＡＬＬコマンドを判定する前に、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEが初めて共にＨレベルになった時、ノア回路７２は、Ｈレベルのテストモード信号φtsを出力する。
【００４９】
その後、Ｈレベルの導通試験終了信号φextが出力された時、ノア回路７２は、ＨレベルからＬレベルのテストモード信号φtsを出力する。つまり、Ｈレベルの導通試験終了信号φextは、導通試験を終了する信号であって、コラムアドレスストローブ信号/CASをＬレベルからＨレベルに立ち上げることによって導通試験が終了することになる。しかも、Ｈレベルの導通試験終了信号φextは、電源投入に出力される電源投入信号φonを入力されるまでＨレベルのままなので、以後ＳＤＲＡＭは、外部電源電圧Vccが切られるまで導通試験モードとなることはない。
【００５０】
また、Ｈレベルの通常動作モード検出信号φsxが出力された時も同様に、ノア回路７２はＨレベルからＬレベルのテストモード信号φtsを出力する。従って、この場合にも導通試験は終了される。しかも、Ｈレベルの通常動作モード検出信号φsxは、前記したように電源投入に出力される電源投入信号φonを入力されるまでＨレベルのままなので、以後ＳＤＲＡＭは、外部電源電圧Vccが切られるまで導通試験モードとなることはない。
【００５１】
一方、図６に示すように、外部電源電圧Vccが投入された後であってコラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEが初めて共にＨレベルになる前に、通常動作モード認識回路部１２がＰＡＬＬコマンドを判定した時、テストモード信号φtsはＬレベルのままである。つまり、テストモード信号φtsがＨレベルからＬレベルになる前に、Ｈレベルの通常動作モード検出信号φsxが出力された時には、導通試験モードとなることはない。
【００５２】
ところで、このテストモード信号φtsは、ＳＤＲＡＭに設けた導通試験を実行するための各内部回路に供給される。図４は、その内部回路の一つであって外部電源電圧Vccからアクティブ電源電圧Vssを生成するアクティブ電源発生回路７５を示す。アクティブ電源発生回路７５は通常の動作において動作される各内部回路部の動作電源（アクティブ電源電圧Vss）を供給回路である。
【００５３】
図４において、アクティブ電源発生回路７５はノア回路７６を備えている。ノア回路７６は、前記テストモード信号φtsと通常動作モード検出信号φsxを入力する。
【００５４】
従って、ノア回路７６の出力端子に接続されたインバータ回路７７の出力は、テストモード信号φtsと通常動作モード検出信号φsxが共にＬレベルの時、Ｌレベルとなる。又、インバータ回路７７の出力は、テストモード信号φts及び通常動作モード検出信号φsxの少なくともいずれか一方がＨレベルになると、Ｈレベルとなる。
【００５５】
インバータ回路７６の出力信号は、ＮＭＯＳトランジスタT10に接続されている。ＮＭＯＳトランジスタT10のドレインには差動増幅部を構成するＮＭＯＳトランジスタT11，T12のソース端子が接続され、その各ＮＭＯＳトランジスタT11，T12のドレイン端子にはカレントミラー回路を構成するＰＭＯＳトランジスタT13，T14を介して外部電源電圧Vccが供給される電源線に接続されている。又、カレントミラー回路を構成するＰＭＯＳトランジスタT13，T14に対してそれぞれＰＭＯＳトランジスタT15，T16が並列に接続され、そのＰＭＯＳトランジスタT15，T16のゲート端子には、前記インバータ回路７７の出力端子に接続されている。
【００５６】
前記差動増幅部の一方のＮＭＯＳトランジスタT11のゲート端子には予め設定された基準電圧Vrefが印加されている。又、同ＮＭＯＳトランジスタT11のドレイン端子には、出力部を構成するＰＭＯＳトランジスタT17のゲート端子に接続されている。ＰＭＯＳトランジスタT17のソース端子は外部電源電圧Vccが供給される電源線に接続されている。又、ＰＭＯＳトランジスタT17のドレイン端子は前記ＮＭＯＳトランジスタT12のゲート端子に接続されているとともに、抵抗R4を介してグランド電圧が供給される電源線に接続されている。
【００５７】
従って、ＮＭＯＳトランジスタT10がオンすると、増幅部のＮＭＯＳトランジスタT11，T12が動作し、出力部のＰＭＯＳトランジスタT17のオン抵抗と抵抗R4の分圧比で決まる電圧をアクティブ電源電圧Vssとして各内部回路に供給する。アクティブ電源電圧VssはＮＭＯＳトランジスタT12のゲート端子に出力され、基準電圧Vrefとで差動増幅され、出力部のＰＭＯＳトランジスタT17を制御する。従って、アクティブ電源電圧Vssは基準電圧Vrefと同じ値になるように制御されている。
【００５８】
従って、アクティブ電源発生回路７５は、ＰＡＬＬコマンドが発生して通常動作モード検出信号φsxがＨレベルになると、通常の動作を行うために各内部回路にアクティブ電源電圧Vssを生成し供給する。
【００５９】
又、アクティブ電源発生回路７５は、テストモード信号φtsがＨレベルになると、導通試験の動作を行うために各内部回路にアクティブ電源電圧Vssを生成し供給する。つまり、導通試験モードとなった時でも、アクティブ電源発生回路７５は、アクティブ電源電圧Vssを生成することができるようになっている。
【００６０】
次に上記のように構成したＳＤＲＡＭの特徴を以下に記載する。
（１）ＳＤＲＡＭに設けられたテストモードエントリー回路は、テストモード認識回路部１３において、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEの３個の信号、即ち３個という非常に少ない数の信号の組み合わせで導通試験モードをエントリーすることができる。
【００６１】
しかも、電源投入後のＨレベルのテストモード信号φtsを生成し導通試験モードをエントリーされた後に、Ｈレベルの導通試験終了信号φext又はＨレベルの検出信号φsxが出力されると、導通試験モードが停止される。
【００６２】
つまり、Ｈレベルの導通試験終了信号φext又はＨレベルの通常動作モード検出信号φsxは電源が切られるまではそのＨレベルの状態が保持されるため、ＳＤＲＡＭは電源が切られるまで、導通試験モードにならない。従って、誤エントリーされる確率が高い３個という非常に少ない数の信号の組み合わせでエントリーされる導通試験モードはであっても、確実に通常使用時には誤エントリーされることはない。
【００６３】
しかも、通常の使用時の前に１度だけ、ＳＤＲＡＭは導通試験モードにエントリーされる可能性があるだけなので、通常の使用に障害になることはない。
また、導通試験モード信号φtsがＨレベルになる前にＨレベルの通常動作モード検出信号φsxが発生した時には、導通試験モードにならないように構成した。従って、直ちに通常の動作に移ることができ、通常に使用する際には無用な導通試験モードが省略されてスムースに通常動作を実行することができる。
【００６４】
（２）さらに、電源投入後において他の通常コマンドより先だって外部装置から出力されるＰＡＬＬコマンドを検出してＨレベルの通常動作モード検出信号φsxを得るようにした。従って、導通試験モードに入る確率は極めて低くすることができ、直ちにＰＡＬＬコマンド及びそれに続く種々のコマンドに基づく通常の動作を直ちに実行することができる。
【００６５】
（３）又、本参考例では、通常動作のときに使用されるアクティブ電源発生回路７５を、導通試験の場合にも使用することができるようにした。従って、導通試験のためだけのアクティブ電源発生回路を設ける必要がなく、回路規模の拡大を抑えることかできる。
【００６６】
（実施形態）
次に、本発明を実装前のＳＤＲＡＭ自身のテストを行うためのテストモードに具体化した実施形態を図７、図８に従って説明する。
【００６７】
なお、本実施形態は、前記参考例とはテストが可能な第１のモードの内容が相違する。また、本実施形態ではマスク機能を働かせてデータ圧縮テストを実行する例をあげて説明する。図７において、テストモードエントリー回路８０は、テストモード認識回路部８０ａと通常動作モード認識回路部８０ｂ、テストモード判定回路部８０ｃ及びスタータ回路８０ｄを備えている。
【００６８】
テストモード認識回路部８０ａは、外部装置からのチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥ（即ち、外部コマンド）及びメモリアドレス信号A0〜Anが入力される。そして、テストモード認識回路部８０ａは、外部装置から入力された各信号の各信号の組み合わせ（コマンド）が、データ圧縮テストモードのコマンドであるかどうか検出する。外部装置からのコマンドがデータ圧縮テストモードであるとき、テストモード検出信号φ1を出力する。
【００６９】
通常モード認識回路部８０ｂは、前記参考例の通常動作モード認識回路部１２と同じ回路であって、外部装置からＰＡＬＬコマンドが入力された時、Ｈレベルの通常動作モード検出信号φsxを出力する。
【００７０】
そして、前記テストモード認識回路部８０ａと通常動作モード認識回路部８０ｂは、スタータ回路８０ｄから前記参考例と同様に電源投入信号φonを入力し、初期セットされた後、それぞれのモードを検出するようになっている。
【００７１】
テストモード判定回路部８０ｃは、テストモード認識回路部８０ａからのテストモード検出信号φ1と、通常モード認識回路部８０ｂからの通常動作モード検出信号φsxを入力する。
【００７２】
そして、判定回路部８０ｃは、Ｈレベルの通常動作モード検出信号φsxよりＬレベルのテストモード検出信号φ1が先に入力された時、テストモードを実行させる旨のＨレベルのテストモード信号φtsを出力する。又、判定回路部８０ｃは、Ｌレベルのテストモード検出信号φ1よりＨレベルの通常動作モード検出信号φsxが先に入力された時、後にＬレベルのテストモード信号φ1が入力されてもテストモードに移行させない旨のＬレベルのテストモード信号φtsを出力する。
【００７３】
図８は、ＳＤＲＡＭの入出力端子DQ0，DQ1につながる入出力回路部分を説明するための要部回路図である。尚、本実施形態では、ＳＤＲＡＭの入出力端子は多数個（例えば、１６個又は３２個）備えているが、説明の便宜上、本実施形態では、前記した４個の入出力端子DQ0，DQ1，DQ2，DQ3を備えたＳＤＲＡＭについて説明する。そして、２個の入出力端子DQ0，DQ1につながる入出力回路部を説明するとともに、入出力回路部の出力部分に特徴を有するので出力回路部分について説明する。又、他の入出力端子DQ2，DQ3の入出力回路部分は説明の便宜上省略する。
【００７４】
メモリセルから読み出されて入出力端子DQ0から出力される出力データDC0X，DC0Zは、それぞれノア回路８１ａ，８１ｂに入力される。出力データDC0Xと出力データDC0Zは相補信号である。一方、メモリセルから読み出されて入出力端子DQ1から出力される出力データDC1X，DC1Zは、それぞれノア回路８２ａ，８２ｂに入力される。出力データDC1Xと出力データDC1Zは相補信号である。
【００７５】
各ノア回路８１ａ，８１ｂ，８２ａ，８２ｂは、２入力端子のノア回路であって、それぞれ出力データの他に第１データマスク信号φMSK0を入力する。第１データマスク信号φMSK0は外部装置から入力される信号であって、入出力端子DQ0，DQ1を介してメモリセルに書き込むデータを入力するか否か及びメモリセルから読み出されたデータを出力するか否か決める信号である。そして、第１データマスク信号φMSK0がＨレベルの時、入出力端子DQ0，DQ1を介してデータを入出力しないマスクモードとなり、第１データマスク信号φMSK0がＬレベルの時、通常通りのデータの入出力が入出力端子DQ0，DQ1を介して行われる非マスクモードとなる。
【００７６】
又、ＳＤＲＡＭは、第１データマスク信号φMSK0の他に、図示しないが、外部装置から第２データマスク信号φMSK1が外部装置から入力されるようになっいる。第２データマスク信号φMSK1は、他の入出力端子DQ2，DQ3を介してメモリセルに書き込むデータを入力するか否か及びメモリセルから読み出されたデータを出力するか否か決める信号である。そして、第２データマスク信号φMSK1がＨレベルの時、入出力端子DQ2，DQ3を介してデータを入出力しないマスクモードとなり、第２データマスク信号φMSK1がＬレベルの時、通常通りのデータの入出力が入出力端子DQ2，DQ3を介して行われる非マスクモードとなる。
【００７７】
従って、各ノア回路８１ａ，８１ｂ，８２ａ，８２ｂの出力端子に接続された各インバータ回路８３ａ，８３ｂ，８４ａ，８４ｂは、第１データマスク信号φMSK0がＬレベルの時（非マスクモードの時）、対応する出力データDC0X，DC0Z，DC1X，DC1Zを出力する。又、各インバータ回路８３ａ，８３ｂ，８４ａ，８４ｂは、第１データマスク信号φMSK0がＨレベルの時（マスクモードの時）、対応する出力データDC0X，DC0Z，DC1X，DC1Zを出力せず、Ｈレベルの信号を出力する。
【００７８】
インバータ回路８３ａ，８３ｂは、それぞれトランスファーゲート８５ａ，８５ｂを介して出力バッファ８６に接続されている。トランスファーゲート８５ａ，８５ｂは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなり、それぞれＰＭＯＳトランジスタのゲートにはインバータ回路８７，８８を介して前記テストモード信号φtsを入力する。又、トランスファーゲート８５ａ，８５ｂのＮＭＯＳトランジスタのゲートにはインバータ回路８８を介して前記テストモード信号φtsを入力する。
【００７９】
そして、テストモード信号φtsがＨレベルの時（テストモードの時）、トランスファーゲート８５ａ，８５ｂはオフする。又、テストモード信号φtsがＬレベルの時（非テストモードの時）、トランスファーゲート８５ａ，８５ｂはオンする。
【００８０】
従って、非テストモードであって非マスクモードの時には、インバータ回路８３ａ，８３ｂは出力バッファ８６に出力データDC0X，DC0Zを出力する。又、非テストモードであってマスクモードの時には、インバータ回路８３ａ，８３ｂは出力バッファ８６にＨレベルの信号を出力する。
【００８１】
一方、テストモードの時には、マスクモード及び非マスクモードに関係なく、インバータ回路８３ａ，８３ｂの出力信号は出力バッファ８６に出力されない。出力バッファ８６は、ＰＭＯＳトランジスタT21とＮＭＯＳトランジスタT22を備えている。ＰＭＯＳトランジスタT21のソース端子は外部電源電圧Vccの電源線に接続され、ＰＭＯＳトランジスタT21のドレイン端子はＮＭＯＳトランジスタT22のドレイン端子と接続されている。又、ＮＭＯＳトランジスタT22のソース端子はグランド電圧の電源線に接続されている。さらに、ＰＭＯＳトランジスタT21とＮＭＯＳトランジスタT22のドレイン端子は入出力端子DQ0に接続されている。
【００８２】
そして、ＰＭＯＳトランジスタT21のゲート端子には、インバータ回路８６ａ，８６ｂを介してトランスファーゲート８５ａの出力端子に接続されている。又、ＮＭＯＳトランジスタT22のゲート端子には、インバータ回路８６ｃを介してトランスファーゲート８５ｂの出力端子に接続されている。
【００８３】
従って、出力バッファ８６にＨレベルの出力データDC0X、Ｌレベルの出力データDC0Zが入力されると、ＰＭＯＳトランジスタT21がオフされ、ＮＭＯＳトランジスタT22がオンされることにより、入出力端子DQ0からＬレベルの出力データが出力されることになる。因みに、Ｌレベルの出力データDC0X、Ｈレベルの出力データDC0Zが入力されると、入出力端子DQ0からＨレベルの出力データが出力されることになる。
【００８４】
前記インバータ回路８４ａ，８４ｂは、それぞれトランスファーゲート８９ａ，８９ｂを介して出力バッファ９０に接続されている。
トランスファーゲート８９ａ，８９ｂは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなり、それぞれＰＭＯＳトランジスタのゲートにはインバータ回路８７，８８を介して前記テストモード信号φtsを入力する。又、トランスファーゲート８５ａ，８５ｂのＮＭＯＳトランジスタのゲートにはインバータ回路８８を介して前記テストモード信号φtsを入力する。つまり、トランスファーゲート８９ａ，８９ｂは、前記トランスファーゲート８５ａ，８５ｂと同様に動作する。
【００８５】
従って、非テストモードであって非マスクモードの時には、インバータ回路８４ａ，８４ｂは出力バッファ９０に出力データDC1X，DC1Zを出力する。又、非テストモードであってマスクモードの時には、インバータ回路８４ａ，８４ｂは出力バッファ９０にＨレベルの信号を出力する。
【００８６】
一方、テストモードの時には、マスクモード及び非マスクモードに関係なく、インバータ回路８４ａ，８４ｂの出力信号は出力バッファ９０に出力されない。出力バッファ９０は、ＰＭＯＳトランジスタT23とＮＭＯＳトランジスタT24を備えている。ＰＭＯＳトランジスタT23のソース端子は外部電源電圧Vccの電源線に接続され、ＰＭＯＳトランジスタT23のドレイン端子はＮＭＯＳトランジスタT24のドレイン端子と接続されている。又、ＮＭＯＳトランジスタT24のソース端子はグランド電圧の電源線に接続されている。さらに、ＰＭＯＳトランジスタT23とＮＭＯＳトランジスタT24のドレイン端子は入出力端子DQ1に接続されている。
【００８７】
そして、ＰＭＯＳトランジスタT23のゲート端子には、インバータ回路９０ａ，９０ｂを介してトランスファーゲート８９ａの出力端子に接続されている。又、ＮＭＯＳトランジスタT24のゲート端子には、インバータ回路９０ｃを介してトランスファーゲート８９ｂの出力端子に接続されている。
【００８８】
従って、出力バッファ９０にＨレベルの出力データDC1X、Ｌレベルの出力データDC1Zが入力されると、ＰＭＯＳトランジスタT23がオフされ、ＮＭＯＳトランジスタT24がオンされることにより、入出力端子DQ1からＬレベルの出力データが出力されることになる。因みに、Ｌレベルの出力データDC1X、Ｈレベルの出力データDC1Zが入力されると、入出力端子DQ1からＨレベルの出力データが出力されることになる。
【００８９】
出力バッファ９０とトランスファーゲート８９ａ，８９ｂとを接続する信号線は、それぞれはＰＭＯＳトランジスタT25，T26を介して外部電源電圧Vccを供給される電源線と接続されている。ＰＭＯＳトランジスタT25，T26のゲートは、インバータ回路８８を介して前記テストモード信号φtsを入力するようになっている。そして、テストモード信号φtsがＨレベルの時（テストモードの時）、ＰＭＯＳトランジスタT25，T26はオンする。又、テストモード信号φtsがＬレベルの時（非テストモードの時）、ＰＭＯＳトランジスタT25，T26はオフする。
【００９０】
つまり、ＰＭＯＳトランジスタT25，T26はデータ圧縮テストモードの時には、前記信号線をＨレベルにクランプするクランプ回路を構成している。
入出力回路には、データ圧縮回路部９１が設けられている。本実施形態のデータ圧縮回路部９１は、従来のデータ圧縮回路部と大きく相違する。本実施形態のデータ圧縮回路部９１は、４個の入出力端子DQ0〜DQ3の内の２個の入出力端子DQ0，DQ1から出力される出力データが全て同じ内容（レベル）か、又は、互いに相違する内容（レベル）かどうかを判定しその判定結果を入出力端子DQ0に出力する回路である。尚、図示しないが、ＳＤＲＡＭには、残り２個の入出力端子DQ2，DQ3に対するデータ圧縮回路部が設けられ、入出力端子DQ2，DQ3から出力される出力データが全て同じ内容（レベル）か、又は、互いに相違する内容（レベル）かどうかを判定しその判定結果を入出力端子DQ2に出力するようになっている。
【００９１】
つまり、本実施形態のデータ圧縮回路９１が、前記第１データマスク信号φMSK0及び第２データマスク信号φMSK1によってマスクされる入出力端子DQ0〜DQ3の区分けと一致している点が、従来のデータ圧縮回路と大きく相違する。
【００９２】
データ圧縮回路部９１は第１及び第２イクスクルーシブノア回路（排他的論理和回路）９２，９３を有している。第１イクスクルーシブノア回路９２は前記出力データDC0Xと前記出力データDC1Xを入力する。従って、出力データDC0Xと出力データDC1Xが共に同じ内容（レベル）である時には、第１イクスクルーシブノア回路９２はＬレベルの信号を出力する。因みに、出力データDC0Xと出力データDC1Xが互いに異なる内容（レベル）である時には、第１イクスクルーシブノア回路９２はＨレベルの信号を出力する。
【００９３】
第２イクスクルーシブノア回路９３は前記出力データDC0Zと前記出力データDC1Zを入力する。従って、出力データDC0Zと出力データDC1Zが共に同じ内容（レベル）である時には、第２イクスクルーシブノア回路９３はＬレベルの信号を出力する。因みに、出力データDC0Zと出力データDC1Zが互いに異なる内容（レベル）である時には、第２イクスクルーシブノア回路９３はＨレベルの信号を出力する。
【００９４】
第１及び第２イクスクルーシブノア回路９２，９３の出力信号は、ノア回路９５に出力される。
つまり、出力データDC0X，DC0Zに基づいて入出力端子DQ0に出力される出力データと、出力データDC1X，DC1Zに基づいて入出力端子DQ1に出力される出力データとが、同じ内容（レベル）である時、ノア回路９５の出力信号SG3はＨレベルとなる。
【００９５】
一方、入出力端子DQ0に出力される出力データと、入出力端子DQ1に出力される出力データとが、同じ内容（レベル）でない時、ノア回路９５の出力信号SG3はＬレベルとなる。
【００９６】
ノア回路９５の出力信号SG3は、第１及び第２ノア回路９６ａ，９６ｂに出力される。第１及び第２ノア回路９６ａ，９６ｂは前記出力信号SG3と前記第１データマスク信号φMSK0を入力する。
【００９７】
従って、第１ノア回路９６ａの出力端子に接続したインバータ回路９７は、第１データマスク信号φMSK0がＬレベルの時（非マスクモードの時）、前記ノア回路９５の出力信号SG3を出力する。又、インバータ回路９７は、第１データマスク信号φMSK0がＨレベルの時（マスクモードの時）、前記ノア回路９５の出力信号SG3を出力せず、Ｈレベルの信号を出力する。
【００９８】
又、第２ノア回路９６ｂは、第１データマスク信号φMSK0がＬレベルの時（非マスクモードの時）、出力信号SG3を反転させた信号を出力する。又、第２ノア回路９６ｂは、第１データマスク信号φMSK0がＨレベルの時（マスクモードの時）、出力信号SG1を反転させた信号を出力せず、Ｌレベルの信号を出力する。
【００９９】
つまり、非マスクモード時において、入出力端子DQ0に出力される出力データと、入出力端子DQ1に出力される出力データとが、一致しない内容（レベル）であるとき、インバータ回路９７はＬレベルの信号を、第２ノア回路９６ｂはＨレベルの信号をそれぞれ第１及び第２トランスファーゲート９８ａ，９８ｂに出力する。
【０１００】
又、非マスクモード時において、入出力端子DQ0に出力される出力データと、入出力端子DQ1に出力される出力データとが、一致した内容（レベル）であるとき、インバータ回路９７はＨレベルの信号を、第２ノア回路９６ｂはＬレベルの信号をそれぞれ第１及び第２トランスファーゲート９８ａ，９８ｂに出力する。
【０１０１】
一方、マスクモード時には、ノア回路９５の出力信号SG3に関係なく、インバータ回路９７はＨレベルの信号を、第２ノア回路９６ｂはＬレベルの信号をそれぞれ第１及び第２トランスファーゲート９８ａ，９８ｂに出力する。
【０１０２】
ゲート回路としての第１及び第２トランスファーゲート９８ａ，９８ｂは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなり、それぞれＰＭＯＳトランジスタのゲートにはインバータ回路８８を介して前記テストモード信号φtsを入力する。又、第１及び第２トランスファーゲート９８ａ，９８ｂのＮＭＯＳトランジスタのゲートにはインバータ回路８７，８８を介して前記テストモード信号φtsを入力する。
【０１０３】
そして、テストモード信号φtsがＨレベルの時（テストモードの時）、第１及び第２トランスファーゲート９８ａ，９８ｂはオンする。又、テストモード信号φtsがＬレベルの時（非テストモードの時）、第１及び第２トランスファーゲート９８ａ，９８ｂはオフする。
【０１０４】
従って、テストモードの時には、インバータ回路９７の出力信号は出力バッファ８６のインバータ回路８６ｂに出力され、第２ノア回路９６ｂの出力信号は出力バッファ８６のインバータ回路８６ｂに出力される。この時、トランスファゲート回路８５ａ，８５ｂ，８９ａ，８９ｂはオフ状態にある。
【０１０５】
反対に、非テストモードの時には、インバータ回路９７及び第２ノア回路９６ｂの出力信号は出力バッファ８６に出力されない。この時、トランスファゲート回路８５ａ，８５ｂ，８９ａ，８９ｂはオン状態にある。
【０１０６】
このように、例えば、第２データマスク信号φMSK1がＨレベル（マスクモードの時）で、第１データマスク信号φMSK0がＬレベル（非マスクモード）の状態において、Ｈレベルのテストモード信号φtsが生成されて、データ圧縮のテストモードが実行される。すると、入出力端子DQ0，DQ1にそれぞれ外部装置からＨレベルの書き込みデータが入力され所定のアドレスのメモリセルに書き込まれる。
【０１０７】
続いて、その所定のアドレスに書き込んだデータを再び入出力端子DQ0，DQ1から読み出す時、Ｈレベルのテストモード信号φtsが出力されているため、トランスファーゲート８５ａ，８５ｂ，８９ａ，８９ｂがオフ状態となり、第１及び第２トランスファーゲート９８ａ，９８ｂがオン状態となる。つまり、データ圧縮回路部９１らの圧縮されたデータが出力される。
【０１０８】
従って、出力データDC0Xと出力データDC1Xが共に同じ内容の時（出力データDC0Zと出力データDC1Zとが同じ内容）、第１トランスファーゲート９８ａを介して出力バッフア８６にＨレベルの出力信号が出力され、第２トランスファーゲート９８ｂを介して出力バッフア８６にＬレベルの出力信号が出力される。従って、入出力端子DQ0からＬレベルの一致信号が出力される。
【０１０９】
又、このとき、出力データDC0Xと出力データDC1Xの内容が互いに一致しなかった時（出力データDC0Zと出力データDC1Zとの内容が一致しなかった時）、第１トランスファーゲート９８ａを介して出力バッフア８６にＬレベルの出力信号が出力される。また、第２トランスファーゲート９８ｂを介して出力バッフア８６にＨレベルの出力信号が出力される。従って、入出力端子DQ0からＨレベルの不一致信号が出力される。
【０１１０】
つまり、従来行うことができなかったマスク機能を働かせた状態（入出力端子DQ2，DQ3に対してマスクした状態）で入出力端子DQ0，DQ1に対するデータ圧縮テストモードを行うことができることになる。従って、テスタがテストのためにＳＤＲＡＭと接続しなければならない端子数を少なくすることができ、端子数が減少した分だけテスタで同時にテストするＳＤＲＡＭの数を増加することができることになる。
【０１１１】
次に上記のように構成したＳＤＲＡＭの特徴を以下に記載する。
（１）ＳＤＲＡＭに設けられたテストモードエントリー回路８０は、テストモード認識回路部８０ａにおいて、マスク機能を働かせたデータ圧縮テストモードをエントリーすることができる。
【０１１２】
しかも、参考例と同様に、通常の使用時の前に１度だけ、ＳＤＲＡＭはデータ圧縮テストモードにエントリーされる可能性があるだけなので、通常の使用に障害になることはない。
【０１１３】
また、テストモード信号φtsがＨレベルになる前にＨレベルの通常動作モード検出信号φsxが発生した時には、マスク機能を働かせたデータ圧縮テストモードにならないように構成した。従って、直ちに通常の動作に移ることができ、通常に使用する際には無用なデータ圧縮テストモードが省略されスムースに通常動作を実行することができる。
【０１１４】
（２）さらに、電源投入後において他の通常コマンドより先だって外部装置から出力されるＰＡＬＬコマンドを判定してＨレベルの検出信号φsxを得るようにした。従って、テストモードに入ることなく、直ちにＰＡＬＬコマンド及びそれに続く種々のコマンドに基づく通常の動作を直ちに実行することができる。
【０１１５】
（３）さらにまた、本実施形態では、出荷前のＳＤＲＡＭのテストを行う際に、従来では行うことができなったマスク機能を働かせてデータ圧縮テストモードを実行することができるようにした。これにより、試験の効率を向上させることができるとともに、よりきめ細かなテストが行え精度の高いＳＤＲＡＭを出荷することができる。
【０１１６】
発明の実施の形態は、上記参考例および実施形態に限定されるものでなく、以下のように実施してもよい。
○前記参考例および実施形態では、ＰＡＬＬコマンドが発生した時、Ｈレベルの検出信号φsxを得るようにした。しかし、これに限定されるものではなく、通常のコマンド、例えば、シングルバンクプリチャージコマンド、バンクアクティブコマンド、モードレジスタセットコマンド、リフレッシュコマンド、リードコマンド、ライトコマンド等の各種の通常コマンドを用いてもよい。特に、電源立ち上げ後により早く出力されるコマンドがより効果的である。
【０１１７】
○前記参考例および実施形態では、通常動作モード認識回路部１２はテストモードのためだけに設けられているように説明したが、ＳＤＲＡＭに設けられているコマンドデコーダのから検出信号φsxを得るようにしてもよい。
【０１１８】
○前記参考例では、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEの３個の信号の組み合わせで導通試験モードをエントリーするようにした。これを、この３個の信号の一部とこの３個以外の信号の組み合わせで導通試験モードをエントリーするようにしたり、４個以外の信号の組み合わせで導通試験モードをエントリーするようにしたりしてもよい。尚、４個以上の組み合わせの場合、数が少ないほうが実際に導通試験を行う場合に都合がよい。
【０１１９】
○前記参考例では、３個の信号の組み合わせで導通試験モードをエントリーするようにした。これを、２個、又は、４個以上の信号の組み合わせでもよい。勿論、１個の信号で導通試験モードをエントリーするようにしてもよい。
【０１２０】
○前記参考例では、通常の動作のためのアクティブ電源Vssを生成するために設けられたアクティブ電源発生回路７５を導通試験の時にも使用できるように構成したが、導通試験のためだけの電源発生回路を設けて実施してもよい。
【０１２１】
○前記参考例および実施形態では、ＳＤＲＡＭに具体化したが、試験が可能な第１モードと、それ以外の動作を行う第２モードとを備えるものがあるならばその他の半導体記憶装置や、半導体記憶装置以外の半導体装置に具体化してもよい。
【０１２２】
○第１モードの試験は上記参考例で示した導通試験、実施形態で示したデータ圧縮テストに限定されるものではなく、通常の動作時には行われない試験でであれば何でもよい。
【０１２３】
【発明の効果】
本発明によれば、マスク機能を働かせてデータ圧縮テストモードを実行することができ、試験の効率を向上させることができるとともによりきめ細かなテストが行える。
【図面の簡単な説明】
【図１】テストモードエントリー回路の回路図
【図２】通常動作モード認識回路部の回路図
【図３】スタータ回路の回路図
【図４】アクティブ電源発生回路の回路図
【図５】導通試験モード信号が生成される場合の動作波形図
【図６】導通試験モード信号が生成されない場合の動作波形図
【図７】実施形態のテストモードエントリー回路を説明するためのブロック回路図
【図８】実施形態の入出力回路部を説明するための要部回路図
【符号の説明】
１１，８０ｄ  スタータ回路
１２，８０ｂ  通常動作モード認識回路部
１３，８０ａ  テストモード認識回路部
１４，８０ｃ  テストモード判定回路部
７５  アクティブ電源発生回路
８０  テストモードエントリー回路
９８ａ  第１トランスファーゲート回路
９８ｂ  第２トランスファーゲート回路
φts  テストモード信号
φ1 テストモード検出信号
φsx  通常動作モード検出信号
φMSK0  第１データマスク信号
φMSK1  第２データマスク信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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