(57)【特許請求の範囲】
【請求項１】
複数のゲート配線と複数のソース配線によって区画される領域に薄膜トランジスタとそれに接続した画素電極を配置し、ゲート配線とそれに重ねるように配置した次段の画素電極の間に、ゲート絶縁層、補助容量用の電極、保護層を介在した薄膜トランジスタ基板において、前記ゲート電極を挟んで位置する画素電極と次段の画素電極の間隔を広くするように、前記次段の画素電極が前記補助容量用電極に重なる面積を前記薄膜トランジスタ側に比べて薄膜トランジスタと反対の側が小さくなるようにし、前記画素電極と前記補助容量用の電極を接続するために前記保護層に形成したコンタクトホールを、前記薄膜トランジスタを前記ゲート配線に投影した長さ範囲内に収まるように形成したことを特徴とする薄膜トランジスタ基板。
【請求項２】
一対の基板間に液晶層を挟持した液晶表示装置において、前記基板の一方の基板として請求項１に記載の基板を用いたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ基板及びそれを備える液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置を構成する薄膜トランジスタアレイ基板において、補助容量を形成するための一方の電極として画素電極を、他方の電極としてゲート配線を利用するものが知られている（例えば。特開平１−１６９４３０号公報参照）。この補助容量を増大させるためには、画素電極とゲート配線が重なる面積を大きくすることが有効であるが、開口率との関係から限界が有る。そこで、図４に示すように、ゲート絶縁層とその上の保護層の間に別途補助容量用の電極ＣＭを設け、この電極ＣＭと画素電極ＩＴＯを保護層に形成したコンタクトホールＣＨを介して接続することにより、補助容量を増加する構造としたものが実用化されている。
【０００３】
【発明が解決しようとする課題】
図４に示す従来の構造は、画素電極ＩＴＯがゲート配線ＧＬを介在して隣接画素電極と対面する領域の全範囲、特に薄膜トランジスタＴＦＴから離れたゲート配線ＧＬ上にもコンタクトホールＣＨが形成され、それを覆うように画素電極ＩＴＯが形成されているので、画素電極ＩＴＯの間隔が非常に狭く、この隙間部分に異物が入り込むことによって画素電極の短絡事故が発生しやすいという問題が有った。
【０００４】
そこで本発明はゲート配線を挟んで対向する画素電極同士の短絡事故の発生を防止することを課題の１つとする。また、開口率を犠牲にすることなく補助容量を大きく設定することを課題の１つとする。また、画質の良い液晶表示装置を提供することを課題の１つとする。
【０００５】
【課題を解決するための手段】
本発明の薄膜トランジスタ基板は請求項１に記載のように、複数のゲート配線と複数のソース配線によって区画される領域に薄膜トランジスタとそれに接続した画素電極を配置し、ゲート配線とそれに重ねるように配置した次段の画素電極の間に、ゲート絶縁層、補助容量用の電極、保護層を介在した薄膜トランジスタ基板において、ゲート電極を挟んで位置する画素電極と次段の画素電極の間隔を広くするように、次段の画素電極が補助容量用電極に重なる面積を薄膜トランジスタ側に比べて薄膜トランジスタと反対の側が小さくなるようにし、画素電極と補助容量用の電極を接続するために保護層に形成したコンタクトホールを、薄膜トランジスタをゲート配線に投影した長さ範囲内に収まるように形成したことを特徴とする。
【０００８】
本発明の液晶表示装置は請求項４に記載のように、一対の基板間に液晶層を挟持した液晶表示装置において、前記基板の一方の基板として上記のいずかに記載の基板を用いたことを特徴とする。
【０００９】
次段の画素電極が補助容量用電極に重なる面積を薄膜トランジスタ側に比べて薄膜トランジスタと反対の側が小さくなるようにすることにより、画素電極の間隔を広くして画素電極間の短絡事故の発生を防止することができる。画素電極と補助容量用の電極を接続するために保護層に形成したコンタクトホールを、薄膜トランジスタをゲート配線に投影した長さ範囲内に収まるように形成したので、薄膜トランジスタの介在によって画素電極の間隔を広く確保することができる領域にコンタクトホールとそれを覆う画素電極を配置することができる。このような薄膜トランジスタ基板を一方の基板に備える液晶表示装置は、画素電極間の短絡事故の発生が少なく表示品位を高めた表示を行なうことができる。また、補助容量用の電極をゲート配線に重ねて配置することにより、開口率を犠牲にすることなく蓄積容量を高めて表示品位を良好にすることができる。
【００１０】
【発明の実施の形態】
以下本発明の実施形態について、逆スタガ型の薄膜トランジスタ（以下ＴＦＴ）１をマトリックス状に配列した薄膜トランジスタ基板（以下ＴＦＴアレイ）２を例にとって説明する。図1は、ＴＦＴアレイ２の概略的な平面図である。図2は図1のＡ−Ａに沿った断面図で、要部（ＴＦＴ１）の概略的な断面図である。図3はＴＦＴ１の概略構造を模式的に示す平面図である。
【００１１】
ＴＦＴアレイ２は、無アルカリガラスなどの基板３の上に、左右方向に延びる複数のゲート配線４、並びに、このゲート配線４に接続したゲート電極５を形成している。前記ゲート電極５の上には、窒化シリコン（ＳｉＮｘ）などのゲート絶縁層６を介して半導体アイランド７を形成している。この半導体アイランド７は、後述するソース電極９やドレイン電極１０に接続されてチャンネル領域を形成する半導体層としてのアモルファスタイプのシリコン層によって形成している。半導体アイランド７の形成後、ゲート配線４と直交する方向（縦方向に延びる）の複数のソース配線８、これに接続したソース電極９、並びにこのソース電極９と一定の距離を置いて対向配置したドレイン電極１０、このドレイン電極１０の基端部と接続した画素電極とのコンタクト用電極１１、補助容量用の電極１２が形成される。これらの配線８〜電極１２は、同一金属層をパターニングすることによって同時に形成しているが、別々に形成することもできる。
【００１２】
半導体アイランド７、ソース電極９、ドレイン電極１０などを含むＴＦＴアレイ２上面は、保護層（ＳｉＮｘなど）１３によって覆っている。この保護層１３に前記コンタクト用電極１１に至るコンタクトホール１４、並びに補助容量用電極１２に至るコンタクトホール１５を形成している。そして、ゲート配線４とソース配線８によって区画される領域にＩＴＯ，ＩＺＯなどの透明な画素電極１６が個々に形成される。保護層１３上に形成された画素電極１６は、コンタクトホール１４を介してＴＦＴ１のドレイン電極１０に接続され、コンタクトホール１５を介して補助容量用電極１２に接続される。
【００１３】
画素電極の下に位置するゲート絶縁層６と保護層１３は、画素電極１６とその下に位置する電極や配線との絶縁を行なう部分を除いてそのほとんどが除去されているので、基板３の上に画素電極１６の大部分が直接接している。このように、画素電極１６の下に位置する絶縁層や保護層を除去することにより、透過光量を増加することができる。また、画素電極１６は、遮光性のゲート電極５との平面的な重なりを避けて配置するためにその隅にＴＦＴ１に相応する切り欠きを有しているので、画素電極１６とそれに隣接する次段の画素電極１６との間には、ＴＦＴ１に対応した隙間が介在することになる。
【００１４】
画素電極１６はＴＦＴ１に隣接して配置しているが、ＴＦＴ１を覆うような層間絶縁層を形成する場合は、ＴＦＴ１の大部分と平面的に重なるように配置することもできる。ＴＦＴ１とそれに接続した画素電極１６は共にマトリックス状に配列される。画素電極１６は、表示装置を反射形とする場合には、反射性のある金属膜などによって構成することもできる。
【００１５】
前記ソース電極９は、前記ソース配線８と直交する方向に長い横長形状であり、ゲート電極５並びに半導体アイランド７と平面的に重なる位置に形成している。ソース電極９の途中のドレイン電極１０と対向する側には、ドレイン電極１０の先端部１０ａを受け入れる半円状の凹部９ａを形成している。ゲート電極５並びに半導体アイランド７と平面的に重なるように配置したドレイン電極１０は、ソース配線８の延長方向と同方向に延びる縦長形状をしており、ソース電極９を基準にソース配線８の延長方向と同方向に配置している。ドレイン電極１０の円弧状先端部１０ａがソース電極９の凹部９ａに嵌まり込むことにより、ドレイン電極１０の先端周囲とソース電極９間が一定の間隔（チャンネル幅）を保った状態にされる。
【００１６】
ソース電極９、ドレイン電極１０がゲート絶縁層６や半導体アイランド７を介在して平面的にゲート電極５と重なる部分が主にＴＦＴ１の寄生容量を構成するが、なかでも画素電圧の変動に大きな影響を与えるのは、ドレイン電極１０とゲート電極５の重なりによって形成される寄生容量である。図３に示す構造は、このゲート・ドレイン間の寄生容量の変動を抑制する構造となっている。
【００１７】
まず、同一金属によって同時に形成されるソース電極９とドレイン電極１０を縦方向に配列しているので、その電極配置が横方向に多少ずれてもゲート・ドレイン間の寄生容量に変動はない。また、縦方向にずれると、ドレイン電極１０とゲート電極５の重なり面積が大小変動するが、ドレイン電極１０が縦長であるので、コンタクト電極１１のように横長部分をゲート電極５上に重ねる場合に比べて、変動する面積を非常に小さくすることができる。ここで、ドレイン電極１０が縦長であるのでチャンネル幅が短くなる恐れが有るが、ソース電極９に凹部９ａを設けてドレイン電極１０先端部１０ａの周囲を一定の間隔を保ってソース電極９が囲む形状としているので、チャンネル幅も比較的広く確保することができる。
【００１８】
このようにドレイン電極１０の先端部１０ａをソース電極９の凹部９ａに配置しているので、ＴＦＴ１の寄生容量の変動を抑制することができる。
【００１９】
したがって、液晶層を挟んで対向配置した基板の一方にこのＴＦＴアレイ２を組み込んで液晶表示装置を提供する場合、ＴＦＴ１の寄生容量の変動による表示ムラを抑制した表示を行なうことができる。また、寄生容量の変動による影響を抑制するための補助容量をＴＦＴ１に設ける場合は、その容量を小さく設定することができ、補助容量による遮光面積を削減して液晶表示装置の開口率を高めることができる。
【００２０】
ドレイン電極１０の先端部１０ａの形状は、その角を丸めるように予め設定したパターンを利用して形成している。この角の丸めは、その半径を露光装置の解像度よりも大きな値に設定することが望ましく、そうすることによって設計形状と実際の形状の差を小さくすることができる。この実施形態では、ドレイン電極１０の先端部１０ａをソース電極９側に向けて凸で平面的に見て円弧状にした。この先端形状は当初の設計パターンと同じ形状になる。したがって、角形の場合の様に角が丸まることに起因するドレイン１０電極の面積変動とそれによる寄生容量変動の問題、もしくはソース電極９とドレイン電極１０の間隔変動の問題を解消することができる。
【００２１】
ソース電極９もその凹部９ａを円弧状とした。すなわち。ソース・ドレイン電極間の距離を一定にするために、ソース電極９のドレイン電極１０と対向する側に平面的に見て凹の円弧状凹部９ａを設けた。そして、凹部９ａの円弧形状は、ドレイン電極１０先端部１０ａの円弧形状と同心円状を成すように形成している。このように、凹部９ａもドレイン電極先端１０ａと同心の円弧状としているので、ソース・ドレイン間隔、すなわちＴＦＴ１のチャンネル長を一定に保つことができ、トランジスタの特性を良好にすることができる。ソース電極９のドレイン電極１０に対向する側と反対側９ｂは任意形状でよいが、この例では前記凹部９ａと同様にドレイン電極先端１０ａの円弧と同心円状に形成している。このように図に示す実施形態は、ドレイン電極１０のソース電極９に対向する側の先端１０ａ、ソース電極９のドレイン電極１０に対向した側９ａ、ソース電極９のドレイン電極１０と反対の側９ｂを平面的に見て同心円状に、その半径を順次大きくするように形成している。ここで、同心の円弧形状としては、円以外にも楕円形状を含めることができる。
【００２２】
露光解像度よりも大きな半径で事前に角丸めを行なう上述の角丸め処理は、ＴＦＴ１の寄生容量やチャンネル状態に影響を与える度合いが最も高いドレイン電極１０、特にそのソース電極９と対向する側の先端部１０ａや、この先端部と対向するソース電極９の凹部９ａに適用するのが好ましいが、それ以外の部分に適用することもでき、例えば、コンタクト電極１１、コンタクト電極１１とドレイン電極１０の接続部、ソース電極９とソース配線８の接続部、ゲート電極５、ゲート電極５とゲート配線４の接続部、画素電極１６などに適用することもできる。
【００２３】
補助容量用電極１２は、ゲート絶縁層６上に平面的に見てゲート配線４からのはみ出しが殆どない状態で積層されている。補助容量用電極１２の長さは、画素電極１６の短辺方向の長さ（ゲート配線４と同方向の長さ）と実質的に同一の長さに設定している。
【００２４】
保護層１３に形成したコンタクトホール１５は、画素電極１６をゲート配線４に投影した際の半分以下の投影長さ範囲内に収まるように、より好ましくは、この例のように、ＴＦＴ１をゲート配線４に投影した際の投影長さ範囲内に収まるように、あるいは、ゲート電極５をゲート配線４に投影した際の投影長さ範囲内に収まるように、あるいは、ソース電極９をゲート配線４に投影した際の投影長さ範囲内に収まるように、あるいは、コンタクト用電極１１をゲート配線４に投影した際の投影長さ範囲内に収まるようにするのがよい。このように、ゲート電極５と画素電極１６の間にゲート絶縁層６、補助容量用電極１２、保護層１３を配置した構造において、補助容量用電極１２上のＴＦＴ１側に偏った位置にコンタクトホール１５を形成しているので、コンタクトホール１５とは反対側の画素電極１６の設計自由度が増して画素電極間隔を広く設定でき、電極１６間の短絡を防ぐ上で有用な構造を提供することができる。
【００２５】
ゲート配線４上の隣接（次段）の画素電極１６は、このコンタクトホール１５を覆う一方で、補助容量用電極１２上のコンタクトホール１５が形成された側とは反対側に、補助容量用電極１２の大部分が平面的に見て画素電極１６の縁から露出するような切り欠き部１６ａを有している。この切り欠き部１６ａは、画素電極１６がゲート配線４を挟んで隣接する次段の画素電極１６と対抗する部分の間隔、特に、画素電極１６間にＴＦＴが介在しない部分の間隔を広くする役割を果たすので、隣接画素電極同士の短絡事故やそれに伴う表示品位の低下の発生を未然に防止することができる。
【００２６】
この切り欠き部１６ａの存在によって、隣接する次段の画素電極１６が補助容量用電極１２に重なる面積がＴＦＴ１側に比べてＴＦＴ１と反対の側が小さくなり、全体的に画素電極１６の重なり面積が減少するが、補助容量は補助容量用電極１２の面積によってその大部分が規定されるので、切り欠き部１６ａが補助容量に与える影響は非常に少ない。
【００２７】
上記ＴＦＴアレイ２は、表示画素の駆動用にトランジスタを用いる表示装置、例えば、2枚の基板間に液晶を挟み込んだ液晶表示装置や、有機もしくは無機タイプのＥＬ表示装置の一方の基板に利用することができる。また、上記実施形態はアモルファスシリコンを利用した逆スタガ型のＴＦＴを例にとって説明したが、本発明の一部の構造はそれ以外のトランジスタにも適用することができ、順スタガ型のＴＦＴや多結晶シリコンを半導体アイランドに採用したトランジスタ、並びにそれを利用したものなどにも適用することができる。
【００２８】
【発明の効果】
以上のように本発明によれば、ゲート配線を挟んで対向する画素電極同士の短絡事故の発生を未然に防止することができる。また、補助容量用電極を設けているので、開口率を犠牲にすることなく補助容量を大きく設定することができる。その結果、画質の良い液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するためのＴＦＴアレイの概略構造を示す平面図である。
【図２】図1のＡ−Ａに沿った概略的な断面図である。
【図３】本発明の実施形態に関わるＴＦＴの概略構造を模式的に示す平面図である。
【図４】従来例のＴＦＴの概略構造を模式的に示す平面図である。
【符号の説明】
１  ＴＦＴ
２  ＴＦＴアレイ
５  ゲート電極
７  半導体アイランド
９  ソース電極
１０  ドレイン電極
１２  補助容量用の電極
１３  保護層
１４  コンタクトホール
１５  コンタクトホール
１６  画素電極
１６ａ  切り欠き部
【図１】
0003668122.tif 000002
【図２】
0003668122.tif 000003
【図３】
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【図４】
0003668122.tif 000005