(57)【特許請求の範囲】
【請求項１】
データの書き込み／読み出しポートと、表示用読み出しポートとを備えたＲＡＭを内蔵した表示ドライバＩＣであって、
列方向に沿って配列され、データの書き込み／読み出し用のビット線対が接続された複数のメモリセルと、
前記複数のメモリセルを列方向に沿って順次選択する複数の表示用ワード線と、
前記複数のメモリセルに共用され、前記複数の表示用ワード線により順次選択される一つのメモリセルから読み出された表示データが伝送されるメイン読み出し線と、
前記複数のメモリセルが前記列方向で所定数毎に分割された複数のブロック毎に一本ずつ設けられ、前記複数のブロックの各々のブロック中の一つのメモリセルより読み出される表示データをそれぞれ伝送する複数のサブ読み出し線と、
前記複数のサブ読み出し線と前記メイン読み出し線とを択一的に接続する複数のメインスイッチと、
前記複数のメモリセルの各々に設けられ、前記複数の表示用ワード線の各々により順次選択されて、前記複数のメモリセルの各々を対応する１本のサブ読み出し線に順次接続する複数のサブスイッチと、
を有し、
前記複数のサブ読み出し線の各々に接続され、読み出し動作前に読み出し経路をプリチャージする複数の第１のプリチャージ手段と、
前記メイン読み出し線に接続され、読み出し動作前に読み出し経路をプリチャージする第２のプリチャージ手段と、
を含み、
前記複数の第１のプリチャージ手段の一つは、前記複数のメインスイッチの中の対応する一つがオンされている期間内であって、前記複数のサブスイッチの一つずつ順次オンされる各期間の前に、対応するサブ読み出し線をプリチャージし、
前記第２のプリチャージ手段は、前記複数の第１のプリチャージ手段の一つと同じタイミンクで前記メイン読み出し線をプリチャージし、
前記複数の第１のプリチャージ手段の前記一つ以外の他の全ては、前記複数のメインスイッチの中の対応する一つがオフされている期間内に、対応するサブ読み出し線をプリチャージすることを特徴とする表示ドライバＩＣ。
【請求項２】
データの書き込み／読み出しポートと、表示用読み出しポートとを備えたＲＡＭを内蔵した表示ドライバＩＣであって、
列方向に沿って配列され、データの書き込み／読み出し用のビット線対が接続された複数のメモリセルと、
前記複数のメモリセルを列方向に沿って順次選択する複数の表示用ワード線と、
前記複数のメモリセルに共用され、前記複数の表示用ワード線により順次選択される一つのメモリセルから読み出された表示データが伝送されるメイン読み出し線と、
前記複数のメモリセルが前記列方向で所定数毎に分割された複数のブロック毎に一本ずつ設けられ、前記複数のブロックの各々のブロック中の一つのメモリセルより読み出される表示データをそれぞれ伝送する複数のサブ読み出し線と、
前記複数のサブ読み出し線と前記メイン読み出し線とを択一的に接続する複数のメインスイッチと、
前記複数のメモリセルの各々に設けられ、前記複数の表示用ワード線の各々により順次選択されて、前記複数のメモリセルの各々を対応する１本のサブ読み出し線に順次接続する複数のサブスイッチと、
を有し、
前記複数のサブ読み出し線の各々に接続され、読み出し動作前に読み出し経路をプリチャージする複数の第１のプリチャージ手段と、
前記メイン読み出し線に接続され、読み出し動作前に読み出し経路をプリチャージする第２のプリチャージ手段と、
を含み、
前記複数の第１のプリチャージ手段の一つは、前記複数のメインスイッチの中の対応する一つがオンされている期間内であって、前記複数のサブスイッチの一つずつ順次オンされる各期間の前に、対応するサブ読み出し線をプリチャージし、
前記第２のプリチャージ手段は、前記複数の第１のプリチャージ手段の一つと同じタイミンクで前記メイン読み出し線をプリチャージし、
前記複数の第１のプリチャージ手段の前記一つ以外の他の全ては、前記複数のメインスイッチのいずれか一つがオンされている期間のうちの最初の期間にのみ、対応するサブ読み出し線をプリチャージすることを特徴とする表示ドライバＩＣ。
【請求項３】
請求項１または２において、
前記複数のメモリセルの各々は、電源電位の供給線と前記サブスイッチとの間に設けられ、記憶データ電位によってオンオフされるトランジスタを含み、
前記第１のプリチャージ手段は、グランド電位にプリチャージすることを特徴とする表示用ドライバＩＣ。
【請求項４】
データの書き込み／読み出しポートと、表示用読み出しポートとを備えたＲＡＭを内蔵した表示ドライバＩＣであって、
列方向に沿って配列され、データの書き込み／読み出し用のビット線対が接続された複数のメモリセルと、
前記複数のメモリセルを列方向に沿って順次選択する複数の表示用ワード線と、
前記複数のメモリセルに共用され、前記複数の表示用ワード線により順次選択される一つのメモリセルから読み出された表示データが伝送されるメイン読み出し線と、
前記複数のメモリセルが前記列方向で所定数毎に分割された複数のブロック毎に一本ずつ設けられ、前記複数のブロックの各々のブロック中の一つのメモリセルより読み出される表示データをそれぞれ伝送する複数のサブ読み出し線と、
前記複数のサブ読み出し線と前記メイン読み出し線とを択一的に接続する複数のメインスイッチと、
前記複数のメモリセルの各々に設けられ、前記複数の表示用ワード線の各々により順次選択されて、前記複数のメモリセルの各々を対応する１本のサブ読み出し線に順次接続する複数のサブスイッチと、
を有し、
前記複数のサブ読み出し線の各々に接続され、読み出し動作前に読み出し経路をプリチャージする複数の第１のプリチャージ手段を含み、
前記複数のメモリセルの各々は、電源電位の供給線と前記サブスイッチとの間に設けられ、記憶データ電位によってオンオフされるトランジスタを含み、
前記第１のプリチャージ手段は、グランド電位にプリチャージすることを特徴とする表示用ドライバＩＣ。
【請求項５】
請求項４において、
前記メイン読み出し線に接続され、読み出し動作前に読み出し経路をプリチャージする第２のプリチャージ手段を有することを特徴とする表示ドライバＩＣ。
【請求項６】
請求項４において、
前記複数の第１のプリチャージ手段の各々は、前記複数のメインスイッチの中の対応する一つがオンされている期間内であって、前記複数のサブスイッチの一つずつ順次オンされる各期間の前に、前記メイン読み出し線と、対応するサブ読み出し線との双方をプリチャージすることを特徴とする表示ドライバＩＣ。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記複数のメモリセルの総数が２８０個以上であることを特徴とする表示ドライバＩＣ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示パネルなどの表示部を駆動する表示ドライバＩＣに関し、特に表示用読み出しポートを有するＲＡＭを内蔵した表示ドライバＩＣに関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
この種のＲＡＭ内蔵ドライバでは、表示部例えば液晶表示パネルを駆動するためのデータ読み出し線が、ＭＰＵとの間でデータを読み書きするためのビット線対とは別個に設けられている。
【０００３】
図７は、列方向に複数配列されたメモリセルＭ１１〜Ｍｎ１に共通接続される表示用読み出し線ＯＬＣＤを示している。
【０００４】
図７では省略しているが、メモリセルＭ１１〜Ｍｎ１内には、表示用読み出し線ＯＬＣＤに択一的に接続されるスイッチ（例えばＰ型ＭＯＳトランジスタ）が設けられている。
【０００５】
この表示用読み出し線ＯＬＣＤの一端には、データ読み出し前に表示用読み出し線ＯＬＣＤを例えばＬＯＷ電位にプリチャージするためのＮ型ＭＯＳトランジスタＴｒが接続されている。
【０００６】
近年、半導体プロセスの微細化に伴い、メモリ容量の大きいＲＡＭの製造が可能となった。このとき、図７の列方向に配置されるメモリセルの数ｎも多くなる。
【０００７】
この結果、表示用読み出し線ＯＬＣＤの全長が長くなって寄生抵抗、寄生容量が増大する。また、表示用読み出し線ＯＬＣＤに接続されるメモリセル（具体的には上述のＰ型ＭＯＳトランジスタ）の数が増え、これが負荷容量となる。
【０００８】
このように表示用読み出し線の負荷が増大すると、プリチャージ用トランジスタＴｒも高い電流駆動能力が求められ、プリチャージ時の消費電力が増大し、プリチャージ時間も増大する。
【０００９】
一方、表示用データ読み出し時には、サイズの大きなプリチャージ用トランジスタも負荷となり、表示用読み出し線ＯＬＣＤに接続される出力ドライバの電流駆動能力も高めなくてはならない。
【００１０】
このため、メモリ容量の増大に伴い、ＲＡＭで消費される電力が増大し、特に携帯電話機などのように充電が必要な携帯機器に使用される表示駆動ＩＣに内蔵されるメモリの大容量化が、問題となっていた。
【００１１】
そこで、本発明の目的は、メモリの大容量化に際して消費電力の増大を抑制できる表示ドライバＩＣを提供することにある。
【００１２】
【課題を解決するための手段】
本発明の表示用ドライバＩＣは、
データの書き込み／読み出しポートと、表示用読み出しポートとを備えたＲＡＭを内蔵した表示ドライバＩＣであって、
列方向に沿って配列され、データの書き込み／読み出し用のビット線対が接続された複数のメモリセルと、
前記複数のメモリセルを列方向に沿って順次選択する複数の表示用ワード線と、
前記複数のメモリセルに共用され、前記複数の表示用ワード線により順次選択される一つのメモリセルから読み出された表示データが伝送されるメイン読み出し線と、
前記複数のメモリセルが前記列方向で所定数毎に分割された複数のブロック毎に一本ずつ設けられ、前記複数のブロックの各々のブロック中の一つのメモリセルより読み出される表示データをそれぞれ伝送する複数のサブ読み出し線と、
前記複数のサブ読み出し線と前記メイン読み出し線とを択一的に接続する複数のメインスイッチと、
前記複数のメモリセルの各々に設けられ、前記複数の表示用ワード線の各々により順次選択されて、前記複数のメモリセルの各々を対応する１本のサブ読み出し線に順次接続する複数のサブスイッチと、
を有することを特徴とする。
【００１３】
本発明の表示用ドライバＩＣでは、１本のメイン読み出し線に接続される負荷は、複数のメインスイッチの一つと、そのメインスイッチに接続された１本のサブ読み出し線と、その１本のサブ読み出し線に接続される複数のサブスイッチとなり、列方向のメモリセルの総数に依存しなくなる。よって、メモリ容量が増大して列方向のメモリセルの総数が増えても、メイン読み出し線の負荷は従来と比べて格段に減少する。
【００１４】
本発明でも、データ読み出し動作前に読み出し経路をプリチャージする必要がある。このため、プリチャージ手段を複数のサブ読み出し線の各々に接続しても良いし、あるいはメイン読み出し線にプリチャージ手段を接続しても良い。さらには、複数のサブ読み出し線の各々とメイン読み出し線の双方にプリチャージ手段を接続しても良い。
【００１５】
前記複数の表示用ワード線は、前記複数のブロック毎に配置されて一つのブロックを選択する複数のメインワード線と、前記複数のブロック内にて列方向で一つのメモリセルを選択する複数のサブワード線とを有することもできる。
【００１６】
この場合、複数のメモリセルを選択するアドレス信号のうちの上位ビット信号により、複数のメインワード線の１本を活性化することができる。これにより、複数のメインスイッチの一つがオンされる。
【００１７】
また、アドレス信号のうちの下位ビット信号により、複数のサブワード線の１本を活性化することができる。これにより、複数のサブスイッチの一つがオンされる。
【００１８】
前記プリチャージ手段は、前記複数のメインスイッチの一つがオンされている期間内であって、前記複数のサブスイッチの一つずつオンされる各期間の前に、前記メイン読み出し線と、対応するサブ読み出し線との双方をプリチャージすることが好ましい。これにより、データ読み出し経路の全てをプリチャージできるからである。
【００１９】
複数のメモリセルの総数が２８０個以上であると、本発明の効果をより発揮することができる。上記の数のメモリ総数となると、従来構成のままだと消費電力の点で携帯機器の実用化が困難となるからである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。図１は、表示用ドライバＩＣに含まれるＲＡＭ領域を模式的に示している。なお、本発明が適用される表示用ドライバＩＣとは、図１に示すＲＡＭ以外に、外部ＭＰＵとの間のインターフェース、ＭＰＵからの指令に従ってＲＡＭを制御するＭＰＵ系制御回路、表示例えば液晶表示のためにＲＡＭを制御するＬＣＤ系制御回路、ＲＡＭから読み出されたデータを表示素子例えば液晶素子の駆動に適合する電圧に変換するドライバ部などを含むことができる。
【００２１】
（ＲＡＭの概略構成）
図１において、この表示用ドライバＩＣは行方向にｍ個及び列方向にｎ個、計ｍ×ｎ個配置されたメモリセルＭ１１〜Ｍｍｎを有するＲＡＭを内蔵している。なお、本実施の形態ではｎ＝２８０であり、１列に２８０個のメモリセルを有している。
【００２２】
この１列２８０個のメモリセルＭ１１〜Ｍｎ１は、１ブロックが例えば８個のメモリセルで構成されるように、３５ブロックＢ１〜Ｂ３５に分割されている。
【００２３】
図１は、表示部例えば液晶表示部にデータを読み出す構成が主として図示されており、各列毎に１本ずつメイン読み出し線ＭＲが列方向に沿って配置されている。
【００２４】
各ブロックＢ１〜Ｂ３５には、サブ読み出し線ＳＲ１〜ＳＲ３５が１本ずつ設けられている。これらのサブ読み出し線ＳＲ１〜ＳＲ３５は、対応するメインスイッチＭＳＷ１〜ＭＳＷ３５を介して１本のメイン読み出し線ＭＲに接続されている。
【００２５】
これらメインスイッチＭＳＷ１〜ＭＳＷ３５は、対応する表示用メインワード線ＭＷ１〜ＭＷ３５により択一的にオン／オフ駆動される。
【００２６】
ブロックＢ１〜Ｂ３５の各々には、サブ読み出し線ＳＲ１〜ＳＲ３５の各々に、８個の中のいずれか一つのメモリセルを接続制御するための表示用サブワード線ＳＷ１〜ＳＷ８が配置されている。
【００２７】
また、サブ読み出し線ＳＲ１〜ＳＲ３５の各々とプリチャージ電源例えばグランドとの間には、それぞれプリチャージ用トランジスタＴｒ１〜Ｔｒ３５が接続されている。このプリチャージ用トランジスタＴｒ１〜Ｔｒ３５は、対応するプリチャージ信号線ＰＣ１〜ＰＣ３５の電位によってオン／オフされる。
【００２８】
（メモリセルの説明）
次に、メモリセルについて説明すると、メモリセルＭ１１〜Ｍｍｎの各々は同一の構成を有し、その一つであるメモリセルＭ１１が図２に示されている。
【００２９】
図２において、メモリセルＭ１１は、２つのインバータ１２，１４をループ状に接続して構成したフリップ・フロップ１０を有する。このフリップ・フロップ１０は、第１，第２のワード線ＷＬ１１，ＷＬ１２により駆動される例えばＮ型ＭＯＳトランジスタにて形成された第１〜第４のトランジスタ２０，２２，２４，２６を介して、ビット線対ＢＭ，／ＢＭと、ビット線対ＢＳ，／ＢＳとに接続されている。
【００３０】
ここで、第１，第２のワード線ＷＬ１１，ＷＬ１２は、図１に示す第１行目のメモリセルＭ１１，Ｍ１２，…Ｍ１ｍに共用される。これら第１，第２のワード線は、各行のメモリセルＭ１１〜Ｍｎ１の各々に対応して設けられ、これらを第１のワード線ＷＬ１１，ＷＬ２１，…ＷＬｎ１及び第２のワード線ＷＬ１２，ＷＬ２２，…ＷＬｎ２とする。
【００３１】
そして、第１のワード線ＷＬ１１，ＷＬ２１，…ＷＬｎ１の中から１本が選択されることで、ある行のメモリセルが選択できる。この選択動作とは非同期で、第２のワード線ＷＬ１２，ＷＬ２２，…ＷＬｎ２の中から１本が選択されることで、他の行のメモリセルが選択できる。
【００３２】
また、図２において、第１のワード線ＷＬ１１が選択されると、第１，第２のトランジスタ２０，２２がオンし、フリップ・フロップ１０はビット線対ＢＳ，／ＢＳと接続される。従って、ビット線対ＢＳ，／ＢＳを介して、メモリセルＭ１１に対してＭＰＵからのデータを書き込むことができる。
【００３３】
図１に示す３ポートＲＡＭでは、メモリセルＭ１１が選択されている期間に、メモリセルＭ１１と同一列に属する他のメモリセルを選択することが可能となっている。
【００３４】
例えば、第２行目の第２のワード線ＷＬ２２が選択されることで、メモリセルＭ２１内のフリップ・フロップ１０が、ビット線対ＢＭ，／ＢＭに接続される。こうして、ビット線対ＢＭ，／ＢＭを介して、メモリセルＭ２１からデータを読み出してＭＰＵに出力することができる。
【００３５】
ここで、ビット線対ＢＭ，／ＢＭをデータ読み出し専用に用い、ビット線対ＢＳ，／ＢＳをデータ書き込み専用に用いることができ、あるいはその逆に設定しても良い。ただし、この例に限らず、ビット線対ＢＭ，／ＢＭと、ビット線対ＢＳ，／ＢＳとが共に、データ書き込み及びデータ読み出しの双方に用いられるものであっても良い。
【００３６】
（表示データを読み出す構成）
このトリプルポートＲＡＭでは、各列のメモリセルを列方向に沿って順次選択して表示データを表示部に読み出すために、上述の表示用メインワード線ＭＷ１〜ＭＷ３５が設けられ、各ブロックＢ１〜Ｂ３５内にそれぞれ表示用サブワード線ＳＷ１〜ＳＷ８がさらに設けられている。
【００３７】
ここで、メイン読み出し線ＭＲよりデータが読み出される前に、このメイン読み出し線ＭＲ及び選択されたサブ読み出し線ＳＲ１〜ＳＲ８のいずれかが所定電位にプリチャージされる。このために、本実施の形態では図１に示すプリチャージ用トランジスタＴｒ１〜Ｔｒ３５によってＬＯＷ電位にプリチャージしている。なお、図１では各サブ読み出し線に一つずつプリチャージ用トランジスタを接続しているが、これに代えて、メイン読み出し線ＭＲに一つのプリチャージ用トランジスタを設けても良い。
【００３８】
ＬＯＷにプリチャージされたサブ及びメイン読み出し線に対して、フリップ・フロップ１０での保持電位に応じてＨＩＧＨのデータを供給するために、例えばＰ型ＭＯＳトランジスタにて形成されたトランジスタ２８，２９が設けられている。このトランジスタ２８，２９は、例えば図２では、電源電位ＶＤＤの供給線とサブ読み出し線ＳＲ１との間に直列接続されている。
【００３９】
トランジスタ２８のゲートはインバータ１２の出力線が接続され、トランジスタ２９のゲートに表示用サブワード線ＳＷ１が接続されている。
【００４０】
従って、例えば表示用サブワード線ＳＷ１の電位がＬＯＷとなってメモリセルＭ１１が表示のために選択されると、トランジスタ２９がオンされる。このとき、インバータ１２の出力がＬＯＷであれば、トランジスタ２８もオンするので、ＬＯＷにプリチャージされていたサブ読み出し線ＳＲ１がＶＤＤ電位までチャージされてＨＩＧＨが読み出される。逆に、インバータ１２の出力がＨＩＧＨであれば、トランジスタ２８はオフするので、ＬＯＷにプリチャージされていたサブ読み出し線ＳＲ１の電位は変化せずにＬＯＷが読み出される。
【００４１】
トランジスタ２９は、図１に示すメインスイッチＭＳＷ１〜ＭＳＷ３５に対してサブスイッチＳＳＷ１と称される。ブロックＢ１〜Ｂ３５の各々には、メモリセルの数に合ったサブスイッチＳＳＷ１〜ＳＳＷ８が配置されることになる。
【００４２】
（表示データの読み出し動作）
表示のための読み出し動作は、同一行の複数のメモリセルを、列方向に沿って順番に選択することで、表示部の１ラインデータがＲＡＭより順次読み出される。この動作を、図３を参照して説明する。
【００４３】
まず、表示用メインワード線ＭＷ１の電位をＨＩＧＨにすることでブロックＢ１が選択される。この表示用メインワード線ＭＷ１の電位は、第１ライン〜第８ラインのメモリセルを指定する各アドレス信号の共通する上位ビットに基づいてＬＯＷからＨＩＧＨに立ち上がる。これにより、ブロックＢ１内の全てのメインスイッチＭＳＷ１がオンされ、各メイン読み出し線ＭＲが、ブロックＢ１内のサブ読み出し線ＳＲ１に接続される。
【００４４】
このブロックＢ１が選択されている期間内に、図３に示すように、ブロックＢ１に属する１行目〜８行目の各行に位置するメモリセルからの表示データの読み出しが、１ライン毎にそれぞれ実施される。
【００４５】
ここで、各ライン上に位置するメモリセルからのデータ読み出しは、上述したアドレス信号のうちの下位ビット信号により、複数の表示用サブワード線ＳＷ１〜ＳＷ８を１本ずつ活性化（本実施形態ではＬＯＷアクティブ）することで行われる。これにより、複数のサブスイッチＳＳＷ１〜ＳＳＷ８（図２に示すトランジスタ２９）の一つが順次オンされる。これにより、上述した通り、メモリセル内のデータが、対応するサブ読み出し線ＳＲとメイン読み出し線ＭＲを介して読み出される。
【００４６】
この表示データの読み出しに先駆けて、読み出し線をプリチャージする必要がある。
【００４７】
そこで、ブロックＢ１内の全てのプリチャージ用トランジスタＴｒ１を駆動するプリチャージ信号線ＰＣ１は、メインスイッチＭＳＷ１がオンされている期間（ブロックＢ１の選択期間）内であって、サブスイッチＳＳＷ１〜ＳＳＷ８が一つずつオンされる各期間の前に活性化（ＨＩＧＨアクティブ）されている（図３参照）。
【００４８】
この各プリチャージ期間内に、メイン読み出し線ＭＲと、対応するサブ読み出し線ＳＲ１との双方がプリチャージされる。
【００４９】
以降は、ブロックＢ１の選択中の動作を、ブロックＢ２〜Ｂ３５を選択する毎に繰り返し実施すればよい。
【００５０】
（消費電力の低減効果等について）
本実施の形態では、表示用メイン読み出し線ＭＲに接続されるのは、メインスイッチＭＳＷ１〜ＭＳＷ３５の一つと、選択されたメインスイッチに対応するサブ読み出し線ＳＲ１〜ＳＲ３５の１本と、その１本の表示用サブ読み出し線に接続された８個のサブスイッチｓＳＳＷ１〜ＳＳＷ８及びプリチャージ用トランジスタＴｒ１である。これらの接続対象は、列方向のメモリセルの総数ｎが増えても同じであり、配線長が延びる程度である。
【００５１】
一方、図７に示す表示用読み出し線ＯＬＣＤには、総数ｎ個のメモリセル内にある計ｎ個のＰ型ＭＯＳトランジスタと、プリチャージ用トランジスタＴｒであり、総数ｎ個に依存して負荷の数が増大する。
【００５２】
よって、本実施形態の表示用メイン読み出し線ＭＲのほうが、その全長は長くなる（サブ読み出し線が接続される分だけ長い）が、図７の表示用読み出し線ＯＬＣＤと比べて、負荷容量は大幅に低減することが明らかである。
【００５３】
このため、本実施形態のプリチャージ用トランジスタの方が、図７に示す従来のプリチャージ用トランジスタよりも電流駆動能力が低くサイズの小さいトランジスタで済むことは明らかである。
【００５４】
このことによっても、本実施形態の表示用メイン読み出し線ＭＲの負荷容量は小さくなり、プリチャージ時間が短くなり、プリチャージの際の電力消費が少なくなる。さらに、この表示用メイン読み出し線ＭＲに接続される出力ドライバもまた電流駆動能力が低くて済むため、ここでも消費電力が低減される。
【００５５】
（変形例の説明）
図４は、図１の全てのメイン読み出し線ＭＲの一端に、それぞれプリチャージ用トランジスタＴｒＭＲを追加した変形例を示している。
【００５６】
この複数のプリチャージ用トランジスタＴｒＭＲのゲートにはプリチャージ信号線ＰＣが共通接続されている。そして、このプリチャージ信号線ＰＣには、例えばブロックＢ１が選択される時にはプリチャージ線ＰＣ１に供給される信号と同じ信号が供給される。すなわち、このプリチャージ信号線ＰＣには、ブロックＢｎ（ｎは選択されたブロック番号である１〜３５の一つ）が選択される時には、プリチャージ線ＰＣｎに供給される信号と同じ信号が供給される。
【００５７】
図５は、図４の構造を有するメモリからデータ読み出しを行う時の動作波形図である。図５では、ブロックＢ１，Ｂ２が連続して選択される場合のみを示している。
【００５８】
図５に示すように、各ラインからのデータ読み出し前のプリチャージ期間では、全てのプリチャージ用トランジスタＴｒ１〜Ｔｒ３５及びＴｒＭＲがオンして、全てのメイン読み出し線ＭＲと、全てのサブ読み出し線ＳＲ１〜ＳＲ３５がプリチャージされる。
【００５９】
データ読み出し時には、選択されたブロックのサブ読み出し線と、データ読み出しに使用される全てのメイン読み出し線ＭＲのみのプリチャージが解除されるが、それ以外のサブ読み出し線はプリチャージされたままとなる。従って、ブロックＢ１が選択されている間は、ＰＣ２〜ＰＣ３にはＨＩＧＨが入力され、サブ読み出し線ＳＲ１〜ＳＲ３５はプリチャージされたままとなる。ただし、一旦プリチャージ電位に達すれば電荷の移動がないので、消費電力は増大しない。
【００６０】
この図５に示すプリチャージ方式に代えて、図６に示すように実施しても良い。図６では、ブロックが選択された最初のプリチャージ期間でのみ全てのメイン・サブ読み出し線ＭＲ，ＳＲ１〜ＳＲ３５のプリチャージを実施している。その後のデータ読み出し時には、選択されたブロック以外のブロックのサブ読み出し線のプリチャージ動作を実施していない。選択されていないブロックのサブ読み出し線は、プリチャージ後に電位変動がないため、プリチャージの必要がないからである。
【００６１】
データ読み出し後には、選択されたブロック内のサブ読み出し線と、読み出しに使われた全てのメイン読み出し線のみがプリチャージされる。
【００６２】
このようにしても、実質的に図５と同様のプリチャージ動作を実施できる。
【００６３】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の態様による実施が可能である。
【図面の簡単な説明】
【図１】本発明の実施形態に係る表示用ドライバＩＣに内蔵されるＲＡＭ領域の概略平面図であり、主に表示駆動のためのデータ読み出し系の構成が図示されている。
【図２】図１に示すメモリセルの回路図である。
【図３】図１に示すＲＡＭの読み出し動作を説明するタイミングチャートである。
【図４】図１の変形例を示す図である。
【図５】図４に示すメモリでのプリチャージ及びデータ読み出し動作に用いる駆動波形図である。
【図６】図５に示す波形の変形例を示す波形図である。
【図７】列方向のメモリセルと、それに表示用読み出し線との従来の接続を示す概略説明図である。
【符号の説明】
１０  フリップ・フロップ
１２，１４  インバータ
２０，２２，２４，２６，２８，２９  トランジスタ
Ｍ１１，Ｍ１２，…Ｍｎｍ  メモリセル
ＢＭ，／ＢＭ  ビット線対
ＢＳ，／ＢＳ  ビット線対
ＷＬ１１，ＷＬ２１，…ＷＬｎ１  第１のワード線
ＷＬ１２，ＷＬ２２，…ＷＬｎ２  第２のワード線
ＭＲ  メイン読み出し線
ＳＲ１〜ＳＲ３５  サブ読み出し線
Ｂ１〜Ｂ３５  ブロック
ＭＳＷ１〜ＭＳＷ３５  メインスイッチ
ＳＳＷ１〜ＳＳＷ３５  サブスイッチ
Ｔｒ１〜Ｔｒ３５、ＴｒＭＲ  プリチャージ用トランジスタ
ＯＬＣＤ  表示用読み出し線
【図１】
0003646683.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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