(57)【特許請求の範囲】
【請求項１】
フラッシュメモリアレイ内の過剰消去されたメモリセル群を矯正する方法であって、
（ａ）前記アレイ全体に消去パルスを印加する前に、消去状態にあるセルの最小目標しきい値電圧Vteminよりも低いしきい値電圧を持つ過剰消去されたメモリセル群を検出するステップと
（ｂ）しきい値調整電圧信号を生成して過剰消去されたメモリセル群のしきい値電圧が消去状態にあるセルの最大目標しきい値電圧Vtemax より低くVteminより高いしきい値電圧Vtsp に設定されるように調整するステップとを備え、
上記ステップ（ａ）及び（ｂ）の前後において、前記アレイ全体にはプログラムパルスを印加しないことを特徴とする被過剰消去メモリセル矯正方法。
【請求項２】
Vtemax より高いしきい値電圧をもつ消去不足のセル群を検出するステップ（ｃ）を更に備え、上記ステップ（ｃ）の前後において、前記アレイ全体にはプログラムパルスを印加しないことをた事を特徴とする請求項１に記載の被過剰消去メモリセル矯正方法。
【請求項３】
前記アレイに消去パルスを印加するステップ(d)を更に備え、上記ステップ（ｄ）の前後において、前記アレイ全体にはプログラムパルスを印加しないことを特徴とする請求項２に記載の被過剰消去メモリセル矯正方法。
【請求項４】
前記消去パルスはステップ(ｃ)において消去不足のセル群が検出された場合にのみ印加される事を特徴とする請求項３に記載の被過剰消去メモリセル矯正方法。
【請求項５】
前記消去パルスによって引き起こされる過剰消去状態のセル群を検出し、必要に応じて収束サイクルの間に前記アレイ内のしきい値電圧群を調整して過剰消去状態のセル群を矯正するステップ（ｅ）を更に備えた事を特徴とする請求項３に記載の被過剰消去メモリセル矯正方法。
【請求項６】
前記アレイ内のセル群のしきい値電圧が収束するように収束サイクルの間にソフトプログラムパルスを前記アレイに印加し、其の後ステップ（ｃ）へ戻る事を特徴とする請求項５に記載の被過剰消去メモリセル矯正方法。
【請求項７】
前記しきい値調整電圧信号は前記アレイ内全体もしくはセル毎にセル群のしきい値電圧を制御する為に使用されるソフトプログラムパルスである事を特徴とする請求項１に記載の被過剰消去メモリセル矯正方法。
【請求項８】
フラッシュメモリセルアレイ内のメモリセル群のしきい値電圧分布を制御する方法であって、
（ａ）前記アレイ全体に消去パルスを印加する前に、被過剰消去メモリセル群を検出するステップと、
（ｂ）被過剰消去メモリセル群が検出された場合には第１調整信号を印加して前記被過剰消去メモリセル群のしきい値電圧が消去状態にあるセルの最大目標しきい値電圧Vtemax より低く消去状態にあるセルの最小目標しきい値電圧Vtemiｎ より高いしきい値電圧Vtsp に設定されるように修正するステップと
（ｃ）前記ステップ（ｂ）の後に、消去不足セル群を検出するステップと
（ｄ）前記ステップ（ｃ）の後に、消去パルスを生成して前記アレイ全体に印加するステップと
（ｅ）前記ステップ（ｄ）の後に、第２調整信号を印加して前記しきい値電圧群の分布をVtemin とVtem ax の間の範囲に圧縮するステップとを備え、
上記ステップ（ａ）から（ｅ）の前後において、前記アレイ全体にはプログラムパルスを印加しないことを特徴とするメモリセル群しきい値電圧分布制御方法。
【請求項９】
前記ステップ(d)において前記消去パルスを印加する前にプログラムパルスを印加しないことを特徴とする請求項８に記載のメモリセル群しきい値電圧分布制御方法。
【請求項１０】
消去不足セル群が検出された場合にのみ前記消去パルスを印加することを特徴とする請求項８に記載のメモリセル群しきい値電圧分布制御方法。
【請求項１１】
ステップ（ｅ）の間、前記アレイ内のしきい値電圧群を収束サイクルの間に必要に応じて調整し、過剰消去されたセル群を矯正することを特徴とする請求項８に記載のメモリセル群しきい値電圧分布制御方法。
【請求項１２】
前記アレイ内のセル群のしきい値電圧が収束する様に前記収束サイクルの間に更にソフトプログラムパルスを前記アレイに印加することを特徴とする請求項１１に記載のメモリセル群しきい値電圧分布制御方法。
【請求項１３】
各セルが導通しきい値電圧、制御ゲート、フローティングゲート、ソース、及びドレインとを持つフラッシュメモリセル群のアレイと、前記アレイに結合された、電源、行アドレス復号器、列アドレス復号器、複数のカウンターとタイマー、複数の感覚増幅器、入出力バッファー、及び基準セルアレイを含む周辺支持回路部品と、前記セル群のしきい値電圧を調整する為の制御回路とを備えた集積回路であって、前記制御回路は、
（ａ）前記アレイ全体に消去パルスを印加する前に、前記アレイ内において、一定のしきい値電圧Vtemin よりも低いしきい値電圧を持つ被過剰消去セル群を検出し、
（ｂ）しきい値調整電圧信号を生成することにより被過剰消去セル群のしきい値電圧を消去状態にあるセルの最大目標しきい値電圧Vtemax より低く消去状態にあるセルの最小目標しきい値電圧Vtemin より高いしきい値電圧Vtsp に等しくする様に調整する様に構成され、
上記ステップ（ａ）及び（ｂ）の前後において、前記アレイ全体にはプログラムパルスを印加しないことを特徴とする集積回路。
【請求項１４】
前記制御回路は更に、Vtemax より高いしきい値電圧を持つ消去不足セル群を検出する様に構成されていることを特徴とする請求項１３に記載の集積回路。
【請求項１５】
前記制御回路は更に、消去不足セル群が検出された場合にのみ消去パルスを前記アレイに印加する様に構成されていることを特徴とする請求項１４に記載の集積回路。
【請求項１６】
前記制御回路は更に、ソフトプログラムパルスを印加することにより、前記消去パルスによって新たに引き起こされた過剰消去状態のセル群のしきい値電圧群をVtemax とVtemin の間に分布する様に矯正する様に構成されていることを特徴とする請求項１５に記載の集積回路。
【請求項１７】
前記制御回路は更に、前記消去パルスを前記アレイ全体に印加する直前にプログラムパルスを印加しない様に構成されていることを特徴とする請求項１５に記載の集積回路。
【請求項１８】
前記制御回路は更に、収束サイクルの間にソフトプログラムパルスを前記アレイ全体に印加し、前記アレイ内のセル群のしきい値電圧群がVtemax とVtemin によって設定された境界に収束する様に前記しきい値電圧群を調整する様に構成されていることを特徴とする請求項１３に記載の集積回路。
【請求項１９】
フラッシュメモリ集積回路を製造する方法であり、前記方法は
（ａ）各セルが導通しきい値電圧、制御ゲート、フローティングゲート、ソース、及びドレインを持つフラッシュメモリセル群のアレイを前記集積回路内に提供するステップと、
（ｂ）前記アレイに結合された、電源、行アドレス復号器、列アドレス復号器、複数のカウンターとタイマー、複数の感覚増幅器、及び基準セルアレイを含む周辺支持回路部品を前記集積回路内に提供するステップと、
（ｃ）セル群のしきい値電圧を調整する為の制御回路を前記集積回路内に提供し、前記制御回路は、
（ｉ）前記アレイ全体に消去パルスを印加する前に、前記アレイ内において、消去状態にあるセルの最小目標しきい値電圧Vtemin よりも低いしきい値電圧を持つ被過剰消去セル群を検出し、
（ｉｉ）しきい値調整電圧信号を生成することにより被過剰消去セル群のしきい値電圧を消去状態にあるセルの最大目標しきい値電圧Vtemax より低く消去状態にあるセルの最小目標しきい値電圧Vtemin より高いしきい値電圧Vtsp に等しくする様に調整する様に構成されていることを特徴とするステップとを備え、
上記ステップ（ｉ）及び（ｉｉ）の前後において、前記アレイ全体にはプログラムパルスを印加しないことを特徴とするフラッシュメモリ集積回路製造方法。
【請求項２０】
前記制御回路は更に、Vtemax より高いしきい値電圧を持つ消去不足セル群を検出する様に構成されていることを特徴とする請求項１９に記載のフラッシュメモリ集積回路製造方法。
【請求項２１】
前記制御回路は更に、消去不足セル群が検出された場合にのみ消去パルスを前記アレイに印加する様に構成されていることを特徴とする請求項２０に記載のフラッシュメモリ集積回路製造方法。
【請求項２２】
前記制御回路は更に、ソフトプログラムパルスを印加することにより、前記消去パルスによって新たに引き起こされた過剰消去状態のセル群のしきい値電圧群をVtemax とVtemin の間に分布する様に矯正する様に構成されていることを特徴とする請求項２１に記載のフラッシュメモリ集積回路製造方法。
【請求項２３】
前記制御回路は更に、前記消去パルスを前記アレイ全体に印加する直前にプログラムパルスを印加しない様に構成されていることを特徴とする請求項２２に記載のフラッシュメモリ集積回路製造方法。
【請求項２４】
フラッシュメモリセルアレイ内の被過剰消去メモリセル群を矯正する為の過剰消去矯正回路であり、前記セル群はしきい値電圧を持ち、前記過剰消去矯正回路は、前記アレイ全体に消去パルスを印加する前に、過剰消去検出手順と過剰消去矯正手順を実行する制御回路を備え、前記制御回路は、
（ｉ）前記過剰消去検出手順の間に前記アレイ内において、消去状態にあるセルの最小目標しきい値電圧Vteminよりも低いしきい値電圧を持つ被過剰消去セル群を検出し、
（ｉｉ）しきい値調整電圧信号を生成することにより被過剰消去セル群のしきい値電圧を、消去状態にあるセルの最大目標しきい値電圧Vtemax より低くVtemin より高い目標しきい値電圧Vtsp に実質的に等しくする様に調整できる様に構成され、
上記ステップ（ａ）及び（ｂ）の前後において、前記アレイ全体にはプログラムパルスを印加しないことを特徴とする過剰消去矯正回路。
【請求項２５】
前記制御回路は更に、不完全消去手順の間にVtemax より高いしきい値電圧を持つ消去不足セル群を検出できることを特徴とする請求項２４に記載の過剰消去矯正回路。
【請求項２６】
前記制御回路は更に、前記不完全消去手順の間に消去不足セル群が検出された場合に消去パルスを前記アレイに印加できることを特徴とする請求項２５に記載の過剰消去矯正回路。
【請求項２７】
フラッシュメモリセルアレイ内のフラッシュメモリセル群のしきい値電圧を調整する為のしきい値電圧分布矯正回路であり、前記しきい値電圧分布矯正回路は制御回路を持ち、前記制御回路は、
（ａ）しきい値電圧調整信号を生成する信号生成回路と、
（ｂ）前記アレイ全体に消去パルスを印加する前に、消去状態にあるセルの最小目標しきい値電圧Vtemin よりも低いしきい値電圧を持つフラッシュメモリセル群を検出するしきい値電圧検出回路とを備え、前記制御回路は、しきい値調整電圧信号を生成してそのようなフラッシュメモリセル群のしきい値電圧を消去状態にあるセルの最大目標しきい値電圧Vtemax より低くVtemin より高い目標しきい値電圧Vtsp に等しくなる様に調整し、
上記ステップ（ａ）及び（ｂ）の前後において、前記アレイ全体にはプログラムパルスを印加しないことを特徴とする、しきい値電圧分布矯正回路。
【請求項２８】
前記しきい値電圧検出回路が更に、Vtemax より高いしきい値電圧を持つ消去不足セル群をも検出できることを特徴とする請求項２７に記載のしきい値電圧分布矯正回路。
【請求項２９】
消去不足セル群が検出された場合に前記信号生成回路が消去パルスを前記アレイに印加できることを特徴とする請求項２８に記載のしきい値電圧分布矯正回路。
【請求項３０】
フラッシュメモリセルアレイ内のフラッシュメモリセル群を消去する為のフラッシュメモリセル群消去回路であり、前記フラッシュメモリセル群消去回路は、
前記フラッシュメモリセルアレイ内のフラッシュメモリセル群を消去する為の消去信号としきい値調整制御信号を生成する信号生成回路と、
前記信号生成回路を制御し、前記アレイ全体に消去信号を印加する前に、過剰消去検出手順と不完全消去検出手順を実行する制御回路とを持ち、前記制御回路は、
（ａ）前記過剰消去検出手順が完了し、前記不完全消去検出手順によって消去不足のセル群が検出された場合にのみ、消去信号を印加し、
（ｂ）消去信号が印加された場合には、
（ｉ）消去状態にあるセルの最小目標しきい値電圧Vtemin よりも低いか消去状態にあるセルの最大目標しきい値電圧Vtemax より高いしきい値電圧を持つフラッシュセル群が存在するかどうか判断し、
（ｉｉ）Vtemin よりも低いしきい値電圧を持つフラッシュセル群が存在すると判断した場合には、第１しきい値調整制御信号を前記アレイに印加し、
（ｉｉｉ）Vtemax より高いしきい値電圧を持つフラッシュセル群が存在すると判断した場合には、第２しきい値調整制御信号を前記アレイに印加する、収束手順を実行して、
前記セル群のしきい値がVtemax より低くVtemin より高くなる様に調整し、
上記ステップ（ａ）及び（ｂ）の前後において、前記アレイ全体にはプログラムパルスを印加しないことを特徴とするフラッシュメモリセル群消去回路。
【請求項３１】
前記第１しきい値調整制御信号がソフトプログラムパルスであり、前記第２しきい値調整制御信号が全体しきい値電圧収束パルスであることを特徴とする請求項３０に記載のフラッシュメモリセル群消去回路。
【請求項３２】
前記制御回路がソフトプログラムパルスを印加して過剰消去検出手順と矯正手順を制御し前記アレイ内の被過剰消去セル群を矯正することを特徴とする請求項３０に記載のフラッシュメモリセル群消去回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリアレイのセル群の電圧しきい値分布を引き締め(より一様にする)セル群の不要な粗雑プログラムを排除するフラッシュメモリアレイ消去方法とフラッシュメモリアレイ消去回路に関する。本発明はプログラムサイクル及び消去サイクルを最小にし、電力を節約してフラッシュＥＥＰＲＯＭアレイの様な製品の寿命を延ばすので、フラッシュＥＥＰＲＯＭアレイに特に有用である。
【０００２】
【従来の技術】
通常の非変動性フラッシュＥＥＰＲＯＭ(又はＥＡＲＯＭ)においては、メモリセル群の全ブロックを消去する事によってメモリアレイが消去される。メモリセル群は多数のワードラインと多数のビットラインに沿ってまとめてある。メモリアレイは特定のセルのしきい値電圧によって決められる「１」と「０」で表わされるデータを含む。すでに知られているように、セルのしきい値電圧は、其のセルのフローティングゲートに蓄積される電荷量によって決まり、其の電荷量がコアセルの状態を決める。従って、フラッシュＥＥＰＲＯＭセルのコアトランジスターが「オン」の状態の時にコアトランジスター内のデータが「１」として読み取られ、コアトランジスターが「オフ」の状態の時にコアトランジスター内のデータが「０」として読み取られる。
【０００３】
非変動性フラッシュＥＥＰＲＯＭ内のトランジスターは、基準コアセルトランジスターよりも多くのセル電流を導通する時に「オン」の状態になっていると考えられ、基準コアセルトランジスターよりも少量のセル電流を導通する時に「オフ」の状態になっていると考えられる。コアトランジスターが導通する電流の量は其のフローティングゲートに蓄積される電荷量に直接依存する関数であり、この電荷量が其の起動電圧に影響を与える。フラッシュメモリセルを通常に使用する際の多数の異なる操作は其のフローティングゲートに蓄積される電荷量に影響を与える。このため、そのような操作によってフラッシュメモリセルから確実に適切な応答が得られる様にする為に（つまり、操作後フローティングゲート上に適切で予期可能な量の電荷が残る様にする為に）多大な努力がなされている。
【０００４】
「消去」操作はフラッシュセルアレイを使用する際によく行われるステップの一つである。このステップはフローティングゲート群から電荷を除去してフローティングゲート群を「１」のデータ状態にする事を目的とする。メモリアレイは「過剰」消去される可能性があるので、各消去操作の後、非変動性フラッシュＥＥＰＲＯＭ内のしきい値電圧分布を制御することは非常に重要である。メモリアレイが「過剰」消去されるとは、コアセルトランジスターが負のしきい値電圧を持つと言うことを意味する。フラッシュメモリアレイが過剰消去されると、メモリアレイから間違ったデータが取り出される可能性がある。更に、電荷量によって「オン」と「オフ」の状態の区別を検出できなく成る程セルのフローティングゲートの機能が低下してしまった場合には、非変動性フラッシュメモリ全体の操作信頼性がなくなってしまう可能性も考えられる。セルが非常に電荷洩れをしやすい、つまりセルが電荷を保持できない場合に上記に事態が起こる可能性が高い。其の他の場合にも、あるセルがあまりに多量の電流を導通すると隣接するセル群の「オン」の電流が打ち消されて実質的に用を為さなくなり、其の結果、かなり多数の他のセル群が使用できなくなる可能性がある。
【０００５】
過剰消去されたセル群は上記のフラッシュメモリアレイの操作性を低下させるだけでなくコアアレイが再プログラムされる回数を大きく減らすので、非変動性フラッシュＥＥＰＲＯＭ内の過剰消去されたセル群を矯正する事は他のほとんどの操作よりもはるかに重要である。従って、変動性フラッシュメモリにおけるセル群の過剰消去予防は非常に要請度の高い事である。この結果、内臓の消去アルゴリズムの過剰使用はできるだけ避けるべきであるのは言うまでもなく明白である。
【０００６】
過剰消去予防のために、従来の方式では、一般に図２に示されるメカニズムを使用していた。電圧しきい値の低い多数のセル群を過剰消去状態にしてしまう可能性のある単一の「消去」パルスを加える代わりに、最初の「プログラム」操作がアレイ全体にわたって行われる。この操作により、全てのしきい値電圧をVtpminとVtpmaxの間に囲まれた領域の中に移動される。其の次の「消去」操作によりセル群のしきい値電圧がVteminとVtemaxの間に囲まれた領域の中に移動される。
しかしながらこの方法は完全ではなく、図２に点線で示される様に、かなり多数のセル群が過剰消去されてしまう。過剰消去されるこれらのセル群が存在する場合には識別し、消去矯正パルスを送って該セル群のしきい値電圧を矯正する必要がある。いずれにせよ、消去操作の前にアレイをまずプログラムする必要があり、このストレスのかかるサイクルによってアレイを含む部品の寿命が短く成るので上記の方法は最適でないことが明らかである。
【０００７】
【課題を解決するための手段】
従って本発明は、フラッシュメモリアレイをプログラミングする必要度を軽減して消去操作を施されるセル群に加えられる電気ストレスを軽減し、フラッシュメモリアレイの信頼性と操作寿命を向上させることのできるセル消去方法及びセル消去回路を提供することを目的とする。
【０００８】
本発明は更にセル群のしきい値電圧分布を狭めてそのようなセル群を使用するデバイスの性能を向上させるフラッシュメモリセル消去方法及びフラッシュメモリセル消去回路を提供する事を目的とする。
【０００９】
本発明は更に又、フラッシュメモリアレイ内の電力需要を減らして低電力消費電池を含む、より広域の操作環境にそのようなフラッシュメモリアレイを使用できる様にするフラッシュメモリセル消去方法及びフラッシュメモリセル消去回路を提供することを目的とする。
【００１０】
本発明は更に又、通常の電気ストレスを加える「プログラム」操作を使わずに、セル群の信頼性と寿命を向上させる、過剰消去されたフラッシュメモリセル群のしきい値電圧分布を矯正する為の方法と回路を提供することを目的とする。
【００１１】
本発明はフラッシュメモリセルアレイ内のセル群のしきい値電圧分布を制御する２つの構成部から成るアプローチによって上記及び他の目的を達成する。第１手順の第１段階においては、過剰消去されたセルが検出される。過剰消去されたセルのしきい値電圧は、被消去状態のセルの最低目標しきい値電圧Vteminよりも低い。そのようなセル群が発見された場合には、該セル群のしきい値電圧を調整（矯正）する為に第１手順の第２段階で、第１しきい値矯正電圧信号を使用して、該セル群のしきい値電圧がVteminとVtemaxの間にある制御可能電圧Vtspより上の分布範囲内に押し上げられる（ここで、Vtemaxとは被消去状態のセルの最高目標しきい値電圧である。）。第２手順の第１段階においては、Vtspより高いしきい値電圧を持つ消去不足のセルが検出される。消去不足のセルが検出された場合にのみ、全アレイに消去パルスが印加される。本発明のこの特徴は、全セル群が被消去状態に戻される前にプログラムパルスを生成する従来の技術とは実質的に異なる。
【００１２】
全アレイに消去パルスが印加された後、第１手順で行われたのと同じような方法で過剰消去されたセル群のしきい値電圧を調整する収束サイクルが実行される。このようにして、アレイ内のしきい値電圧分布が動的に連続して圧縮し狭められる。
【００１３】
上記のようにして、フラッシュメモリセルアレイ内のセル群のしきい値電圧分布は制御され、不要にセル群に書き込むサイクルを使わずに、つまり過剰名プログラミングパルス及び消去パルスを使わずに、制御された状態が保たれる。調整パルスもセル群のしきい値電圧を従来の技術の様に完全にプログラムされた状態ではなく、過剰消去されていない状態に移すと言う点で、従来の技術のプログラミングパルスとは異なる。
【００１４】
本発明の方法によって、フラッシュメモリセルアレイと、電力供給源、行アドレス及び列アドレス復号器、消去パルス及びプログラムパルス生成器、多数の感覚増幅器、入出力バッファー、基準セルアレイ、セル群のしきい値電圧を調整する為の制御回路を含むアレイ用の従来の周辺回路部品類を備えた集積回路を製造することができる。本制御回路は上述の手順を実行できるように構成されている（内臓の実行可能プログラムを備える）。
【００１５】
【発明の実施の形態】
高水準の観点からすると、本発明はフラッシュメモリアレイのセル群のしきい値電圧(Vt)の分布を制御する為の二つの基本過程を使用する。これらの内の一般に過剰消去手順と呼ばれる手順の中に含まれる第１の基本過程は図４と図５に示されたフローチャートに説明されている。同様に、一般に不完全消去手順と呼ばれる手順の中に含まれる第２の基本過程は図６と図７に示されたフローチャートに説明されている。これらの基本過程においては、図８に示されたタイプのフラッシュコアセル群が周期作動される。これらのセル群は夫々DとSで表わされるドレインとソース領域とVcgで表わされる制御ゲートとFGで表わされるフローティングゲートを備える。小さな第１Ｐ−ＷＥＬＬが基盤とであるコアトランジスターを囲み、このウェルがＰタイプ基盤Ｐ−ＳＵＢと第１Ｐ−ＷＥＬＬの間にある隔離領域として使用されるＮ−ＷＥＬＬに囲まれる。第１入力端子が電圧信号Vpを、十分にドープ処理されたｐ＋領域を通して第１Ｐ−ＷＥＬＬに供給する。第２入力端子が電圧信号Ｖｎを、十分にドープ処理されたｎ＋領域を通して第１Ｎ−ＷＥＬＬに供給する。
【００１６】
この要約概略を続けていくと、フラッシュメモリアレイの過剰消去されたビット群は図４のフローチャートに示される本発明の過剰消去検出手順によって消去される前に検出される事が分かる。被過剰消去ビット群は、検出されると、過剰消去矯正手順によって矯正される。従来技術とは異なり、この過剰消去矯正メカニズムはコアセル群のしきい値電圧Ｖｔの分布をフラッシュメモリアレイ内において高度にもしくは完全に「プログラム」された状態にしない。その代わりに、本発明においては、フラッシュメモリ内の被過剰消去ビット群をビットラインに沿った漏電流の量が無視できるほど少ない、コアセルしきい値電圧状態に置くだけである。
【００１７】
本発明の第２部分は消去後にセル群のＶｔの分布を狭める(つまり、目標しきい値近くでより一様にセル群のＶｔを分布させる)メカニズムを提供する。フラッシュメモリアレイの内臓消去操作の後、収束サイクルを使って、消去済みのメモリアレイを自動的に一定のコアセル電圧Ｖｔに収束させる。実施形態の一つにおいては、この一定のコアセル電圧ＶｔはVteminである。このようにして、完了したばかりの消去サイクルの間に過剰消去された可能性のあるコアセル群を全体に渡って矯正する為に、コアアレイに電気ストレスが加えられる。これにより、消去後のコアセル群のしきい値電圧が予め設定された上記フラッシュメモリアレイの下限電圧Vteminより低くなることが確実に予防される。
【００１８】
本発明を更に良く理解する為に、本技術で使用される典型的な過剰消去と不完全消去と矯正のメカニズムをまず説明する。図１及び２は従来技術によるフラッシュメモリアレイのセル群をプログラムする為の典型的なメカニズムを示す。初期化ステップ１０の後、ステップ１２において、フラッシュメモリアレイ内で消去操作が実行される前にフラッシュメモリアレイの全バイト群においてデータがプログラムされているかどうかが確認される。セル群がプログラムされていない場合には、ステップ１４においてプログラムパルスが印加される。特定の個所のセル群がすでにプログラムされている場合にはステップ１６、１８に示されるように次のアドレスが確認される。この過程は全バイト群がプログラムされるまで繰り返され、其の後ステップ２０においてこのプログラムの手順が終了する。
【００１９】
図３は全バイト群が前もってプログラムされた後フラッシュメモリアレイが消去される従来技術によって使用される消去過程を示す。ステップ３０、３２においてアドレスカウンターが初期化される。ステップ３４においては、操作上の観点からすればプログラムされている状態である消去不足のセル群があるかどうか確認される。セルが消去不足（プログラムされている）でない場合には、ステップ３６において列アドレスのカウントが増やされる。このループはステップ３８において特定の行内の全セルが確認されるまで継続され、其の後ステップ４０において行アドレスポインターのカウントが増やされる。アレイ内の全行の確認が終わっていない場合にはステップ３２に戻り、全行の確認が終わり次第、プログラム確認作業は終了する。プログラムされている（消去不足の）セル群が発見された場合には、ステップ４４においてアレイ全体に消去パルスが印加される。その後、ステップ４６、４８において、過剰消去されたセルを発見するためアレイの各列が調べられる。過剰消去されたセルが発見された場合には、ステップ５４において、過剰消去されたセルを含む列に消去矯正パルスが印加され、ステップ４８に戻る。過剰消去されたセルが発見されない場合には、ステップ５０、５２に進み、アレイ全体の全セルが過剰消去されているかどうかの確認が終わるまでステップ５０、５２が繰り返される。従来技術との対比において最初に注目すべきことは、本発明においては消去の前に全バイト群を前もってプログラムしておく必要が無いと言うことである。その代わり図４のフローチャートに示す様に、本発明においては各消去操作の前にまず被過剰消去ビット群が検出される。以下の手順は従来の形式においては通常、実際のデバイス上に搭載された制御器(プロセッサー)によってアクセス可能な集積回路のプログラムメモリに格納された内臓実行可能手順として実行されると言うことに注目すべきである。又、これらの手順は以下の過程を使用してフラッシュメモリアレイをサイクル作動し試験する為に、製造段階においてオフチッププロセッサーによって実行しても良い。以下の手順を実行する制御回路の特定の形態はさほど重要では無い。本発明はいかなる意味においても特定の実施形態に限定されることはない。
【００２０】
従って本発明においては、まずフラッシュアレイのメモリセル群を以下の様にして調整する。最初に、ステップ１１０においては、過剰消去検出手順によってこの同一手順がすでに完了されたものであるかどうかが調べられる。そうである場合には、以下に更に詳細に説明する不完全消去検出手順を実行するステップ１０００に進む。過剰消去検出手順がまだ完了していない場合には、ステップ１２０において特定の行の各セルのしきい値電圧を調べる作業が始まる。
ステップ１３０においては、あるバイト内に何らかの理由で過剰消去されたセルが存在する場合には、其のバイトのデータは「００」でない。この場合には図５に関連して説明するステップ３００に進む。そうでない場合には、ステップ１４０、１５０に進み、次のアドレスを調べる。ステップ１４０において全列のアドレスの確認が終了すると、ステップ２００において全行の確認が終了したかどうかが判断される。全行の確認が終了していない場合には、ステップ２１０、２２０において次の行の残りの列アドレスが確認される。アレイ内において過剰消去されたセル群の全バイト群の確認が終了するまでこの過程が継続され、ステップ２３０において本手順が終了する。
【００２１】
上記の確認作業の結果、被過剰消去ビット群が識別された場合には、各消去操作の前に、図５のフローチャートに示された過剰消去矯正処理が被過剰消去ビット群に施される。ステップ３００において調整可能プログラムカウンターがクリアされ、ステップ３１０においてこの特定の手順を制御する為のソフトプログラムタイマーがセットされる。つまり、修理不可能な極度に電荷洩れをするビット群に余計に時間を費やさない様に、システムに基づき、必要に応じてこれらの変数が調整される。ステップ３２０においてソフトプログラムパルスを受け取った後、ステップ３３０において過剰消去ビット群が確認され、ステップ３５０において過剰消去ビット群の電流洩れテストが実行される。全ビット群がソフトプログラムによる確認テストにパスした後、過剰消去矯正手順は、図４のステップ１４０の過剰消去検出手順に戻り、次のアドレスにおいて他の被過剰消去ビット群を検出する。しかしソフトプログラムによる確認テストにパスしないビット群が存在する場合には、ステップ３５０において被過剰消去ビット群が電流洩れテストをパスするまで過剰消去矯正手順が繰り返されるか、さもなくばステップ４００において該ビット群が矯正不可能であるという指示がシステムに送られる。その場合には、何らかの形で(従来の技術を使用して限定された環境の所定の状況のもとで実施できる)重複修理はされず、デバイスが電流洩れテストに不合格になったと判断される。ステップ３２０におけるソフトプログラムパルスは従来技術で使用される典型的な「プログラム」パルスではない。
その代わり、しきい値矯正電圧信号によって被過剰消去セル群のしきい値電圧がVtemiｎとVtemaxの間に分布するように矯正される。ここで、Vtemaxは消去された状態でのしきい値電圧の最大値、Vtemiｎ消去された状態でのしきい値電圧の最小値である。本実施形態において、５ボルトの振幅を持つ信号を約０.０１ミリ秒の間、一辺約０.４μｍの正方形のフローティングゲートを持つ８セルブロックに印加するのが最適であるということが分かった。この信号はビットライン群が５ボルトでバイアスされている間にセルの制御ゲートに印加される。このソフトプログラムパルスの特定の実施形態は使用されるデバイスの特徴によって大きく変るものであるが、本発明はこのソフトプログラムパルスの特定の実施形態に限定されることは無い。従って、必要に応じてセル毎にソフトプログラムパルスVtspが印加され、セルのしきい値電圧がVteminとVtemaxの間に分布するように矯正される。
【００２２】
被過剰消去セル群が検出されない場合には、各消去操作の前に、図６に示される様にフラッシュメモリアレイの不完全消去状態の確認が実行される。本発明においては、不完全消去状態のビット群が検出された場合にのみ消去操作が実行される。そうでない場合には、フラッシュメモリアレイはそれ以上消去されない。このことは全バイト群が各消去操作の前にプログラムされる従来技術とは大きく異なるという事を当業者は高く評価できるはずである。各消去操作の前に全バイト群をプログラムする必要があるということは余計な時間がかかる、余計な電力を消費する、セル群の物理構造に不要で過度のストレスがかかる、セル群のしきい値電圧分布を乱すなどの多くの欠点を持つ。更に、たった一つのバイトを変えるだけで良い場合にでもデバイス全体を再プログラムする必要があるので非常に能率が悪い。更に又、不完全消去されたセル群がアレイ内に実際に無く消去する理由が無い場合もあるので、各消去操作の前に全バイト群をプログラムする必要があるということは能率が悪い。しかしながら、従来技術を実行してアレイを無差別にプログラムすると、それ以前には存在しない場合でも、新たに消去する必要のあるセル群が必ずできてしまう。従って、本発明によって多くの場合に不要な消去操作が防止されるのでメモリセル群の寿命を延ばすことができるということが分かる。
【００２３】
従って、本発明においては図６に示されるように不完全消去検出手順が消去操作の前に実行される。過剰消去検出手順と過剰消去矯正手順が上記の様に完了した後、ステップ１０００において不完全消去検出手順が開始される。ステップ１０００においては最初に不完全消去検出手順が以前に完了されているかどうかが確認され、そうである場合にはステップ５０００で該手順が終了される。そうでない場合にはステップ１１００においてアレイ内の各ビットを全て確認する為に適切なアドレスカウンターが設定される。ステップ１１５０においては、消去カウンターがクリアされる。ここにおける消去カウンターは本発明において頑固なビットを矯正する為に実行される努力の程度を制御する為に使用されるという意味で過剰消去矯正手順におけるＰＧＭカウンターに相当する。ステップ１２００においては、フラッシュメモリアレイ内に他にまだ消去不足のビット群があるかどうかが確認される。消去不足のビット群がフラッシュメモリアレイ内にある場合には、ステップ１３００において該ビット群のデータは「ＦＦ」とは読まれない。消去不足のビット群が検出された場合には(この場合のみ)図７に示され以下に更に詳細に説明される消去不足矯正手順が実行される。そうでない場合には、ステップ１４００において本手順によって列アドレスの最後が確認され、必要ならばステップ１５００において次の列アドレスへ進みステップ１２００に戻ってまだ残っている消去不足のビット群が検出される。一つの行の列アドレスが全て確認された後は、ステップ２０００、２１００において次の行の消去不足ビット群の検出が続行され、ステップ２２００において列００からステップ１１５０が繰り替えされる。消去不足ビット群の検出はフラッシュメモリアレイの全バイト群がステップ２３００の確認テストをパスするまで続行される。矯正不可能な頑固ビット群がある場合には、ステップ１３３０において消去カウンターは最大値に達し、このことがステップ４１００において制御器に報告される。場合によってはそのような頑固ビット群は矯正可能であるが、それについての検討内容は本発明には関係無いので省略する。
【００２４】
それから消去不足ビット群検出手順は制御をステップ１１０(図４)に戻し、図７に説明されている消去不足矯正手順によってできた可能性のある被過剰消去ビット群の検出を再開する。図７においては、この手順は以下の様に進められる。ステップ３０００において消去タイマーが設定され、ステップ３１００において消去パルスがフラッシュメモリアレイに印加される。其の後ステップ３２００において独特の収束手順が開始され、被消去セル群のしきい値電圧(Vt)の分布が引き締め（狭め）られる。図９に示されるタイミング図は第１消去サイクルにおいて消去パルスがアレイ全体に印加されるということを示す。
この後、タイミング図に示された電圧とタイミングで第２収束サイクルが実行される。収束サイクルは多数のパラメーターによって制御可能である。先ずステップ３２００に示すように、制御器によって設定される収束カウンターがVtを矯正する前に再設定される。ステップ３３００において制御回路によってプログラムされ制御される収束タイマーが図９に示される収束サイクルの長さを決定する。ステップ３４００においては、図９の収束サイクルに示される信号電圧が入力端子VＰ及びVＮに示された様に印加される。信号電圧の振幅、周波数、及び信号電圧が印加される時間の長さはアレイ毎に異なるので、各アレイの特性によってしきい値電圧分布が可能な限り狭く目標しきい値に収束するように決定される。一般に、収束手順の目的はしきい値電圧を一定の値Vtcpに設定することである。本実施形態においてはVtcp＝Vteminである。上記のソフトプログラムパルスとは異なり、収束サイクルにおいてはセル毎ではなくアレイ内の全セル群に収束信号(ソフト消去信号とソフトプログラム信号の両方)が印加される。
【００２５】
ステップ３５００においては、ソフト収束消去パルスが印加された後に発生する可能性のある被過剰消去セル群の確認が行われる。ビット群が過剰消去されていない場合には、ステップ３６００において読まれるデータは「００」である。この場合には、これらのビット群が消去不足状態にあるものを含むかどうかの確認が図６のステップ１２００から再開される。該ビット群のデータが「００」でない場合には、ステップ３７００、３８００に示される様に消去後のVtの分布が更に圧縮され、其の後ステップ３４００に戻る。この手順は過剰消去されたビット群が検出されなくなるまで、消去後のVtの分布全体を引き締める方法で続行されるか、もしくは該ビット群の電荷洩れの量が多すぎて簡単には矯正できない場合には本手順はステップ４０００において終了する。理論的観察、シミュレーション及び実験データに基づき、本出願者達は前記の収束サイクルはフラッシュメモリセル群のしきい値電圧の矯正に非常に有効であると考えている。この結論は更にセル群に印加されるソフト消去パルスは全般に、すでにより高いVtを持つセル群のしきい値電圧をより多く下げるという観察結果に基づく。同様に、セル群に印加されるソフトプログラムパルスはより低いVtを持つセル群のしきい値電圧をより多く上昇させる。言い換えれば、図２において、ソフト消去パルスが印加される間、しきい値電圧分布曲線の高端(高いＶｔ)にあるセル群のしきい値電圧は該分布曲線の低端(低いＶｔ)にあるセル群のしきい値電圧よりも大きい割合で降下する。ソフトプログラムパルスが印加される間には、しきい値電圧分布曲線の低端(低いＶｔ)にあるセル群のしきい値電圧は該分布曲線の高端(高いＶｔ)にあるセル群のしきい値電圧よりも大きい割合で上昇する。従って、収束サイクルはしきい値電圧分布の上端と下端を交互に引き寄せる効果をもつ。
【００２６】
本発明によれば、各消去前にフラッシュメモリアレイ内の全バイト群をプログラムする必要がなくなるので、其の為に必要な電力が節約でき低電力消費に非常に効果的に応用できる。その結果、通常の電池の電力消費量が低くなりその寿命が長くなる。各消去前にフラッシュメモリアレイ内の全バイト群をプログラムするとメモリアレイに余計なストレスが加えられ、その結果デバイスの性能と信頼性の低下が加速される。
【００２７】
従来の手順を使って本発明の方法に基づいて構成された制御回路を備える集積回路を製造する事が可能なのは明白である。そのような製造装置は通常のフラッシュメモリセルアレイとそれを支持する従来の通常の周辺回路部品類(電源、アドレス復号器、入出力データバッファー、感覚増幅器、基準アレイ、カウンター、タイマー、など)を組み合わせた本発明の制御回路を含みうる。そのような処理手段及び周辺回路は従来技術による多数の方法や構造を使用して実施できるので、ここでの詳細な記述は省略する。いずれにせよ、本発明を具現する完成された集積回路装置は其の製造過程においてより一様でより優れた電圧しきい値集団を実現するので、より優れた性能を持つ。
【００２８】
本発明の過程を実行する為の手順は実施形態のみによって提供されているが、いかなる点においても本発明の技術範囲を制限するものではない。本明細書の説明に基づけば、これらの手順に変更を加えた多様な形態が実現できることは当業者には明白である。従って、そのような全ての変更や改良を加えた形態も本発明の技術的範囲に含まれる事が、添付のクレームの記載から明らかである。
【００２９】
【発明の効果】
E  EPROMアレイ内の被消去セル群のしきい値電圧分布を圧縮する為の方法と回路が開示されている。本発明をフラッシュメモリセルアレイを調整する為に使用した場合には、フラッシュメモリセルアレイの耐久性が向上し、大量の消去操作の前にフラッシュメモリセルアレイを前もってプログラムする必要がなくなる。各消去操作の前にフラッシュメモリセルアレイを前もってプログラムする必要がなくなることにより、電池の寿命が伸び、書き込みサイクル時間が縮小されるので低電力技術への適用性が大きく改善される。
【図面の簡単な説明】
【図１】セルフラッシュＥＥＰＲＯＭ毎に単一のトランジスターで各消去操作が行われる前に従来の技術によって実行されるプログラム前のステップを説明するフローチャートである。
【図２】典型的な従来のメモリセルアレイ内の電圧しきい値分布を示すグラフである。
【図３】従来の技術によるフラッシュＥＥＰＲＯＭを消去する為の手順を示すフローチャートである。
【図４】本発明において使用される、消去操作が実行される前にフラッシュＥＥＰＲＯＭ内の被過剰消去セル群を検出する為の手順を説明するフローチャートである。
【図５】本発明において使用される、消去操作が実行される前に検出された被過剰消去セル群を矯正する為の手順を説明するフローチャートである。
【図６】本発明において使用される、フラッシュＥＥＰＲＯＭ内の消去不足メモリセル群を検出する手段を提供する為に使用される方法を説明するフローチャートである。
【図７】本発明においてフラッシュＥＥＰＲＯＭ内の被消去セル群のしきい値電圧分布を狭める為に使用される方法を説明するフローチャートである。
【図８】典型的なフラッシュコアセルの断面図である。
【図９】本発明においてフラッシュＥＥＰＲＯＭ内臓消去過程の間に印加される多様な電圧のタイミングを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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