(57)【特許請求の範囲】
【請求項１】
少なくともクロック同期システム側からデータが与えられるデータ入力部（ＤＳＯ）と、前記クロック同期システム側からクロック信号が与えられる同期システムクロック信号入力部（ＣＬＯＣＫ）とを有し、かつ自己同期システム側へ転送要求信号を出力する転送要求信号出力部（ＣＩ）と、前記自己同期システム側へデータを出力するデータ出力部（ＤＡＳＩ）とを有するクロック同期システムと自己同期システムとのインタフェース装置であって、
前記クロック信号を前記転送要求信号として出力し、かつ前記データ入力部に入力されたデータを前記クロック信号と同期をとり前記データ出力部から出力し、
前記クロック同期システムから受けるデータ出力の有効期間を示す信号の制御により、前記転送要求信号出力部に前記クロック信号を出力することを特徴とする、自己同期システムとクロック同期システムとのインタフェース装置。
【請求項２】
少なくともクロック同期システム側にデータを出力するためのデータ出力部（ＤＳＩ）と、前記クロック同期システム側からクロック信号が与えられる同期システムクロック信号入力部（ＣＬＯＣＫ）とを有し、かつ自己同期システム側からの転送要求信号が入力される転送要求信号入力部（ＣＯ）と、前記自己同期システム側へ転送許可信号を出力する転送許可信号出力部（ＲＩ）と、前記自己同期システム側からのデータが入力されるデータ入力部（ＤＡＳＯ）とを有するクロック同期システムと自己同期システムとのインタフェース装置であって、
前記転送要求信号に基づいて前記転送許可信号を発生し、かつ前記データ入力部に入力されたデータを時間的な出力間隔を吸収して前記データ出力部から出力し、
さらに、前記データ入力部に入力されたデータを入力された順に蓄積するための蓄積メモリと、
前記蓄積メモリのデータ記憶容量の中で設定した数を計数して所定数計数してフラグを設定する計数手段とを備え、
前記フラグが設定されたことに応じて、前記入力されたクロック信号を前記転送許可信号として出力することを特徴とする、自己同期システムとクロック同期システムとのインタフェース装置。
【請求項３】
前記データ出力部と、前記転送要求信号入力部と、前記転送許可信号出力部と、前記自己同期システムのためのデータ入力部とは、それぞれ複数設けられていて、
前記転送要求信号入力部は、それぞれ前記蓄積メモリの記憶容量の中で設定した数を計数して前記フラグを設定することを特徴とする、請求項２に記載の自己同期システムとクロック同期システムとのインタフェース装置。
【請求項４】
自己同期システムのデータをクロック同期システムのクロック信号に同期して出力するインタフェース装置であって、
前記自己同期システムから受けるデータの出力時間間隔を吸収して前記データを出力する吸収回路と、
前記吸収回路に所定のデータ量が保持されたことを検知して前記クロック同期システムへのデータ転送を許可し、前記所定のデータ量が保持されていない場合には、前記クロック同期システムへの転送を禁止するとともに前記自己同期システムに対しデータ転送を要求する転送制御回路とを備える、自己同期システムとクロック同期システムとのインタフェース装置。
【請求項５】
前記転送制御回路は、データ出力と同時に、出力されるデータが有効か無効かを識別する信号を出力する、請求項４に記載の自己同期システムとクロック同期システムとのインタフェース装置。
【請求項６】
前記吸収回路は、データ出力とともにデータの世代番号を出力する、請求項４に記載の自己同期システムとクロック同期システムとのインタフェース装置。
【請求項７】
前記吸収回路は、
直列に接続される、所望される任意のタイミングで転送動作を行なう機能を有する第１の自己同期型転送制御回路と、複数の第２の自己同期型転送制御回路とを含み、
前記第１の自己同期型転送制御回路および前記複数の第２の自己同期型転送制御回路はそれぞれ、転送許可出力端子および転送許可入力端子を含み、
前記第１の自己同期型転送制御回路は、所定のモードにおいて、クロック信号に同期して動作し、
前記転送制御回路は、
前記複数の第２の自己同期型転送制御回路における転送許可出力端子の信号を観測し、判定することにより出力制御する、請求項４に記載の自己同期システムとクロック同期システムとのインタフェース装置。
【請求項８】
前記転送制御回路は、
前記クロック同期システムのクロック信号に同期してデータ転送をさせるか、前記自己同期システムとのハンドシェイクでデータを転送させるかを切換える回路を含む、請求項４から７のいずれかに記載の自己同期システムとクロック同期システムとのインタフェース装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インタフェース装置に関し、自己同期システムとクロック同期システムとの間のデータ転送に用いられるインタフェース装置に関する。
【０００２】
【従来の技術】
近年、自己同期システムの研究・実用に対するさまざまな取り組みがなされている。たとえば、「自己同期型転送制御回路（特開平６−８３７３１号公報）」（文献１）に、非同期のハンドシェイク方式を採用したデータ伝送装置の一例が記載されている。文献１に記載されるデータ伝送装置について、図１６を用いて説明する。
【０００３】
図１６に示したデータ伝送装置９００は、自己同期型転送制御回路１ａ〜１ｃと、データ保持回路としてのパイプラインレジスタ２ａ〜２ｃと、データ保持回路の出力に対して演算を行なうロジック回路３ａ，３ｂとを有している。
【０００４】
自己同期型転送制御回路１ａ〜１ｃは前段から転送要求信号を受ける入力端子ＣＩと、後段に転送要求信号を出力する出力端子ＣＯと、後段の転送許可または転送禁止を示す転送許可信号を入力する入力端子ＲＩと、前段に転送許可信号を出力する出力端子ＲＯと、パイプラインレジスタ２ａ〜２ｃを制御する制御信号出力端子ＣＰとを有している。
【０００５】
データ伝送装置９００の動作を、図１７を用いて説明する。図１７において、入力端子ＣＩの転送要求信号が「０」のときは、前段からデータ転送要求を受けている（前段がデータ転送を行っている）状態であり、出力端子ＣＯの転送要求信号が「０」のときは、後段にデータ転送要求を行なっている状態を示している。
【０００６】
逆に、端子ＣＩの転送要求信号が「１」のときは、前段からデータ転送要求を受けていない（前段がデータ転送要求を行っていない）状態であり、端子ＣＯの転送要求信号が「１」のときは、後段にデータ転送要求を行っていない状態を示している。
【０００７】
入力端子ＲＩの転送許可信号が「０」のときは、後段が転送禁止状態であって、出力端子ＲＯの転送許可信号が「０」のときは、前段からのデータ転送を禁止する状態であることを示している。
【０００８】
逆に、端子ＲＩの転送許可信号が「１」のときは、後段が転送許可状態であって、端子ＲＯの転送許可信号が「１」のときは、前段からのデータ転送を許可する状態であることを示している。
【０００９】
ある自己同期型転送制御回路の入力端子ＣＩに入力される転送要求信号が「１」から「０」に変化したとき、すなわち前段からデータ転送が要求されてデータが転送されると、出力端子ＲＯから出力される転送許可信号が「１」から「０」に変化し、これにより前段からのさらなるデータ転送が禁止される。
【００１０】
転送が完了すると、入力端子ＣＩに入力される転送要求信号は「０」から「１」に変化し、前段からはデータ転送要求を行なわない状態となり、前段から当該自己同期型転送制御回路へデータのセットが終了したことが知らされる。
【００１１】
これに伴い、出力端子ＲＯから出力される転送許可信号は「０」から「１」に変化して前段に対して次の転送許可状態であることを知らせる。そして、入力端子ＣＩに入力される転送要求信号が「１」となり、前段からのデータ転送要求を行なわない状態となった後、出力端子ＣＰから出力される制御信号に応じて対応のパイプラインレジスタからデータが出力され、対応するロジック回路で演算などが行なわれる。
【００１２】
次に、出力端子ＣＯから出力される転送要求信号が「１」から「０」に変化し、後段にデータ転送要求が行なわれる。そして、後段にデータが転送されると、入力端子ＲＩに入力される転送許可信号が「１」から「０」に変化し、後段が転送禁止状態となったことが知らされる。これを受けて、出力端子ＣＰに出力される制御信号が「０」とされ、パイプラインレジスタの制御を停止し、その後出力端子ＣＯから出力される転送要求信号が「０」から「１」に変化し、後段に対してデータ転送要求を行なわない状態となる。そして、データが後段のパイプラインレジスタに格納され、さらに次のロジック回路に出力されると、入力端子ＲＩに入力される転送許可信号が「０」から「１」に変化し、後段は転送許可状態となる。このサイクルを繰返すことで次のデータが転送されて演算などの処理が行なわれ、自己同期システムによるデータ転送が行なわれる。
【００１３】
上記した自己同期型のデータ伝送装置９００を用いて実現したシステムはクロック同期式システムのようにクロックの分配に関する問題などがないために、大規模ＬＳＩ（large scale integrated circuit）の開発に適している。また、データの存在している部分しか回路が動作しないために、無駄な消費電力が発生しないなどの利点がある。
【００１４】
しかしながら、現在においてはクロック同期式システムが支配的であって、いかなる応用を実現するシステムにおいてもクロック同期式システムを無視した設計は非現実的である。
【００１５】
したがって、いくつかの利点をもった自己同期システムを利用するにあたっては、自己同期システムとクロック同期システムとのインタフェース装置の存在が必要不可欠といえる。
【００１６】
従来の自己同期システムとクロック同期システムとのインタフェース装置の一例として、特開平７−２４９００１号公報（文献２）に示されているものがある。文献２に記載されるインタフェース装置９０１について、図１８−図２０を用いて説明する。
【００１７】
図１８に示すインタフェース装置９０１は、クロック同期システム側９０２と自己同期システム側９０３との間に配置される。インタフェース装置９０１は、クロック同期システム側９０２から自己同期システム側９０３へデータを転送するための回路９０４と、自己同期システム側９０３からクロック同期システム側９０２へデータを転送するための回路９０５とを備える。
【００１８】
インタフェース装置９０１には、クロック同期システム側９０２におけるデータ出力部ＤＳＯ、クロック出力部ＣＬＯＣＫおよびデータ入力部ＤＳＩと信号の授受を行う端子ＤＳＯ，ＣＬＯＣＫおよびＤＳＩが設けられている。
【００１９】
また、インタフェース装置９０１にはさらに、自己同期システム側９０３におけるデータ入力部ＤＡＳＩ、転送要求信号入力部ＣＩ、転送許可信号出力部ＲＯ、データ出力部ＤＡＳＯ、転送要求信号出力部ＣＯおよび転送許可信号入力部ＲＩと信号の授受を行うための端子ＤＡＳＩ，ＣＩ，ＲＯ，ＤＡＳＯ，ＣＯ，ＲＩが設けられている。
【００２０】
クロック信号が変化すると、自己同期システム側９０３における転送要求信号入力部ＣＩに入力される転送要求信号が変化し、クロック同期システム側９０２のデータ出力部ＤＳＯからのデータが自己同期システム側９０３のデータ入力部ＤＡＳＩに入力される。
【００２１】
自己同期システム側９０３における転送許可信号出力部ＲＯの転送許可信号が変化した後、クロック信号が変化すると、自己同期システム側９０３における転送要求信号入力部ＣＩに入力される転送要求信号が変化して初期状態に戻る。クロック同期システム側９０２のデータ出力部ＤＳＯからのデータが自己同期システム側９０３におけるデータ入力部ＤＡＳＩに入力され、自己同期システム側９０３における転送許可信号出力部ＲＯから出力される転送許可信号が初期状態に戻る。
【００２２】
一方、自己同期システム側９０３の転送要求信号出力部ＣＯから出力される転送要求信号が変化するとき、自己同期システム側９０３のデータ出力部ＤＡＳＯから出力されるデータがクロック同期システム側９０２のデータ入力部ＤＳＩに入力される。クロック信号が変化すると、自己同期システム側９０３の転送許可信号入力部ＲＩに出力される転送許可信号が変化する。自己同期システム側９０３の転送要求信号出力部ＣＯに出力される転送要求信号が変化すると、自己同期システム側９０３のデータ出力部ＤＡＳＯから出力されたデータがクロック同期システム側９０２のデータ入力部ＤＳＩに入力される。クロック信号が変化すると、転送許可信号入力部ＲＩに入力される転送許可信号が変化し、自己同期システム側９０３からクロック同期システム側９０２へのデータ入力およびクロック同期システム側９０２から自己同期システム側９０３へのデータ入力のサイクルが繰返される。
【００２３】
図１９は、クロック同期システム側９０２から自己同期システム側９０３へのデータ転送を実現する回路９０４の一例を、図２０は、自己同期システム側９０３からクロック同期システム側９０２へのデータ転送を実現する回路９０５の一例を示している。
【００２４】
図１９−図２０において、ＤＥＴＦＦ（Double-Edge-Triggered Flip-Flop）はクロック信号の立上がりおよび立下がりの両方で動作し、ＳＥＴＦＦ（Single-Edge-Triggered Flip-Flop）はクロック同期システム側９０２のクロック信号の立上がりまたは立下がりで動作する。
【００２５】
図１９において、転送許可信号ＲＩと転送要求信号ＣＯとがともに「０」であれば、ＤＥＴＦＦ８１はそれまでのデータを保持する。クロック同期システム側９０２のクロック信号ＣＬＯＣＫが「１」になると、ＳＥＴＦＦ８２は転送要求出力部ＣＯを「１」にし、それによってＤＥＴＦＦ８１はデータ入力部ＤＡＳＩを「１」レベルにする。転送許可信号ＲＩが「１」となった状態でクロック信号ＣＬＯＣＫが「１」になると、ＳＥＴＦＦ８２は転送要求信号を「０」にする。これにより、ＤＥＴＦＦ８１はデータ入力部ＤＡＳＩを「０」にし、ＤＥＴＦＦ８１は、再び自己同期システム側９０３へのデータ入力を行なう。
【００２６】
図２０において、転送許可信号と転送要求信号とがともに「０」の場合は、ＤＥＴＦＦ８３がそれまでのデータを保持する。この状態で、自己同期システム側９０３の転送要求信号が「１」になると、ＤＥＴＦＦ８３がクロック同期システム側９０２へのデータ入力を行ない、クロック信号ＣＬＯＣＫが「１」になるとＳＥＴＦＦ８４が転送許可信号を「１」にする。転送許可信号が「１」となった状態でクロック信号ＣＬＯＣＫが「１」になると、ＳＥＴＦＦ８４が転送許可信号を「１」にし、ＤＥＴＦＦ８３が再びクロック同期システム側９０２へのデータの入力を行なう。このように、図１９−図２０の回路９０４，９０５を用いることによって、比較的回路規模の小さい自己同期システム側とクロック同期システム側とのインタフェース装置を実現できる。
【００２７】
【発明が解決しようとする課題】
しかしながら、図１８−図２０に示した従来例では、クロック同期システム側から自己同期システム側へのデータ転送においては次のような課題がある。すなわち、クロック同期システム側においてはクロックが動作しているからといって必ずしも有効なデータが出力されているわけではない。クロック同期システム側への入力データが入力されてからいくばくかの遅延があった後に、クロック同期システム側から有効なデータが出力されるからである。有効なデータが出力される前にはクロック同期システム側の出力は初期状態になっているかあるいはクロック同期システム側のシステム設計者による所望の値に固定されているのが通常である。
【００２８】
しかしながら、有効なデータが出力される前の期間であっても、クロック同期システム側自体を動作させるためにクロックを動作させておく必要がある。したがって、従来例の自己同期システム側とクロック同期システム側とのインタフェース装置には明らかにクロック同期システム側から自己同期システム側へのデータ転送する有効期間を設定する機能が欠けている。
【００２９】
一方、自己同期システム側からクロック同期システム側へのデータ転送においては次のような課題がある。すなわち、自己同期システム側の出力するデータはクロック同期システム側のように必ずしも時間的に等間隔で出力されるとは限らない。自己同期であるがゆえに、出力パルスのタイミングはまちまちになってしまう方が自然である。そのように時間的に出力間隔が揺らいでいる場合、従来例の自己同期システムとクロック同期システムとのインタフェース装置ではもちろんクロックに同期してデータ転送はなされるが、所々データが歯抜け状態になってしまう可能性が大きい。
【００３０】
また、次のような問題点も考えられる。たとえば、自己同期システムで映像信号を処理する中でＹ／Ｃ分離ＬＳＩを構築する場合を想定して、もう１つの課題について説明する。この場合、クロック同期システム側からＴＶのコンポジット信号が自己同期システム側に入力され、コンポジット信号は自己同期システム側で処理されてＹ信号（輝度信号）とＣ信号（色信号）に分離されてクロック同期システム側に出力される。Ｙ信号とＣ信号は同一画素に対するそれぞれが同一タイミングで出力されなければならない。
【００３１】
１画素でもずれてしまうと、異なる画素のＹ信号とＣ信号が乗ってしまうことになるからである。Ｙ信号とＣ信号は最終的にそれぞれ独立して算出されるので、自己同期システムで、そのように処理された場合、Ｙ信号とＣ信号は同一画素に対するそれぞれが同一タイミングで出力されることは全く保証することはできなくなってしまう。
【００３２】
そこで、本発明はかかる問題を解決するためになされたものであり、その主たる目的は、クロック同期システムと自己同期システムとの間において、確実に最適なデータ転送を実現することができるインタフェース装置を提供することにある。
【００３３】
【課題を解決するための手段】
この発明のある局面によるインタフェース装置は、少なくともクロック同期システム側からデータが与えられるデータ入力部と、クロック同期システム側からクロック信号が与えられる同期システムクロック信号入力部とを有し、かつ自己同期システム側へ転送要求信号を出力する転送要求信号出力部と、自己同期システム側へデータを出力するデータ出力部とを有するクロック同期システムと自己同期システムとのインタフェース装置であって、クロック信号を転送要求信号として出力し、かつデータ入力部に入力されたデータをクロック信号と同期をとってデータ出力部から出力し、クロック同期システムから受けるデータ出力の有効期間を示す信号の制御により、転送要求信号出力部にクロック信号を出力することを特徴とする。
【００３４】
この発明のさらなる局面によるインタフェース装置は、少なくともクロック同期システム側にデータを出力するためのデータ出力部と、クロック同期システム側からクロック信号が与えられる同期システムクロック信号入力部とを有し、かつ自己同期システム側からの転送要求信号が入力される転送要求信号入力部と、自己同期システム側へ転送許可信号を出力する転送許可信号出力部と、自己同期システム側からのデータが入力されるデータ入力部とを有するクロック同期システムと自己同期システムとのインタフェース装置であって、転送要求信号に基づいて転送許可信号を発生し、かつデータ入力部に入力されたデータを時間的な出力間隔を吸収してデータ出力部から出力し、さらに、データ入力部に入力されたデータを入力された順に蓄積するための蓄積メモリと、蓄積メモリのデータ記憶容量の中で設定した数を計数して所定数計数してフラグを設定する計数手段とを備え、計数手段が所定数計数したことに応じて、入力されたクロック信号を転送許可信号として出力することを特徴とする。
【００３７】
より好ましくは、インタフェース装置には、データ出力部と、転送要求信号入力部と、転送許可信号出力部と、自己同期システムのためのデータ入力部とは、それぞれ複数設けられていて、転送要求信号入力部は、それぞれ蓄積メモリの記憶容量の中で設定した数を計数してフラグを設定することを特徴とする。
【００３８】
この発明のさらなる局面によるインタフェース装置は、自己同期システムのデータをクロック同期システムのクロック信号に同期して出力するインタフェース装置であって、自己同期システムから受けるデータの出力時間間隔を吸収してデータを出力する吸収回路と、吸収回路に所定のデータ量が保持されたことを検知して前記クロック同期システムへのデータ転送を許可し、所定のデータ量が保持されていない場合には、クロック同期システムへの転送を禁止するとともに自己同期システムに対しデータ転送を要求する転送制御回路とを備える。
【００３９】
好ましくは、転送制御回路は、データ出力と同時に、出力されるデータが有効か無効かを識別する信号を出力する。
【００４０】
好ましくは、吸収回路は、データ出力とともにデータの世代番号を出力する。好ましくは、吸収回路は、直列に接続される、所望される任意のタイミングで転送動作を行なう機能を有する第１の自己同期型転送制御回路と、複数の第２の自己同期型転送制御回路とを含む。第１の自己同期型転送制御回路および複数の第２の自己同期型転送制御回路はそれぞれ、転送許可出力端子および転送許可入力端子を含む。第１の自己同期型転送制御回路は、所定のモードにおいて、クロック信号に同期して動作し、転送制御回路は、複数の第２の自己同期型転送制御回路における転送許可出力端子の信号を観測し、判定することにより出力制御する。
【００４１】
好ましくは、転送制御回路は、クロック同期システムのクロック信号に同期してデータ転送をさせるか、自己同期システムとのハンドシェイクでデータを転送させるかを切換える回路を含む。
【００４２】
【発明の実施の形態】
本発明の実施の形態によるインタフェース装置について、図を用いて説明する。図中同一および相当部分には同一記号または符号を付し、その説明を省略する。なお、以下において、「０」はＬレベルを、「１」は、Ｈレベルを表している。
【００４３】
［第１の実施の形態］
図１は、第１の実施の形態による自己同期システムとクロック同期システムとの間に接続されるインタフェース装置１０の全体の構成を示すブロック図である。
【００４４】
図１において、インタフェース装置１０は、クロック同期システム側１０００から自己同期システム側２０００にデータ転送する機能を有するデータ転送部１１と、自己同期システム側２０００からクロック同期システム側１０００にデータ転送する機能を有するデータ転送部１２とを備える。
【００４５】
データ転送部１１には、データ入力端子ＤＳＯと、開始信号入力端子ＧＯと、設定端子ＩＭＯＤ，ＰＣＫ，ＩＣＫＥ，ＰＣＥと、データ出力端子ＤＡＳＩと、転送要求出力端子ＣＩとが設けられている。
【００４６】
データ入力端子ＤＳＯ、開始信号入力端子ＧＯおよび設定端子ＩＭＯＤ，ＰＣＫ，ＩＣＫＥ，ＰＣＥは、クロック同期システム側１０００の出力する信号を受け、データ出力端子ＤＡＳＩおよび転送要求出力端子ＣＩの信号は、自己同期システム側２０００に出力される。
【００４７】
データ転送部１２には、データ出力端子ＤＳＩと、転送要求出力端子ＣＯ′と、設定端子ＯＳＳと、データ入力端子ＤＡＳＯと、転送要求入力端子ＣＯと、転送許可出力端子ＲＩとが設けられている。
【００４８】
データ出力端子ＤＳＩおよび転送要求出力端子ＣＯ′は、クロック同期システム側１０００に出力される。クロック同期システム側１０００の出力する信号ＯＳＳは、設定端子ＯＳＳに与えられる。
【００４９】
データ入力端子ＤＡＳＯおよび転送要求入力端子ＣＯは、自己同期システム側２０００の出力する信号を受け、転送許可出力端子ＲＩの信号は、自己同期システム側２０００に出力される。
【００５０】
データ転送部１１および１２はさらに、クロック入力端子ＣＬＯＣＫおよびリセット入力端子ＭＲＢが設けられている。
【００５１】
図１に示したデータ転送部１１の具体的な構成を、図２を用いて説明する。データ転送部１１は、図２に示すように、インバータ２１および２８、ＡＮＤゲート２２、Ｄタイプフリップフロップ２５〜２７、ＥＸＯＲゲート２３および２４、ならびにＮＡＮＤゲート２９を含む。
【００５２】
図２において、端子ＧＯにはクロック同期システム側１０００からのデータ出力の開始信号ＧＯが入力される。開始信号ＧＯは、ＡＮＤゲート２２の一方入力端子に与えられる。
【００５３】
端子ＩＭＯＤには、「Ｌ」レベルのときにデータ入力機能を有効にする信号ＩＭＯＤが入力される。信号ＩＭＯＤは、インバータ２１で反転されてＡＮＤゲート２２の他方の入力端子に与えられる。ＡＮＤゲート２２の出力は、Ｄタイプフリップフロップ２５のデータ入力端子Ｄに入力される。Ｄタイプフリップフロップ２５のデータ出力端子Ｑからの出力ＱはＮＡＮＤゲート２９の１つの入力端子に与えられる。
【００５４】
端子ＣＬＯＣＫには、クロック同期システム側１０００からクロック信号ＣＬＯＣＫが与えられる。端子ＰＣＫには、Ｄタイプフリップフロップ２５，２６および２７をクロック信号の立上がりまたは立下がりで動作させるかを設定するための設定信号ＰＣＫが与えられる。
【００５５】
ＥＸＯＲゲート２３には、クロック信号ＣＬＯＣＫと設定信号ＰＣＫとが与えられる。ＥＸＯＲゲート２３の出力は、Ｄタイプフリップフロップ２５，２６および２７のクロック入力端子ＣＫ、ならびにインバータ２８に与えられる。インバータ２８の出力は、ＮＡＮＤゲート２９の１つの入力端子に与えられる。
【００５６】
端子ＭＲＢには、リセット信号ＭＲＢが入力される。リセット信号ＭＲＢは、Ｄタイプフリップフロップ２５，２６および２７のリセット入力端子Ｒに与えられる。端子ＩＣＫＥには、クロック入力を有効にするかまたは無効にするかを制御するための制御信号ＩＣＫＥが入力される。端子ＰＣＥには、制御信号ＩＣＫＥの正負を設定するための信号ＰＣＥが与えられる。
【００５７】
ＥＸＯＲゲート２４には、制御信号ＩＣＫＥと信号ＰＣＥとが与えられる。ＥＸＯＲゲート２４の出力は、Ｄタイプフリップフロップ２６のデータ入力端子Ｄに与えられる。Ｄタイプフリップフロップ２６のデータ出力端子Ｑからの出力Ｑは、ＮＡＮＤゲート２９の１つの入力端子に与えられる。
【００５８】
端子ＤＳＯには、クロック同期システム側１０００から信号ＤＳＯが与えられる。信号ＤＳＯは、Ｄタイプフリップフロップ２７のデータ入力端子Ｄに与えられる。Ｄタイプフリップフロップ２７のデータ出力端子Ｑからの出力Ｑは、端子ＤＳＡＩに与えられる。
【００５９】
図２に示したデータ転送部１１の動作を、図３を用いて説明する。図３を参照して、端子ＩＭＯＤに入力された信号ＩＭＯＤが、「０」，端子ＰＣＫに入力された設定信号ＰＣＫが「０」に設定されているものとする。
【００６０】
設定信号ＰＣＫが「０」のため、ＥＸＯＲゲート２３からは、クロック信号ＣＬＯＣＫと同じ信号が出力される。したがって、Ｄタイプフリップフロップ２５，２６および２７は、クロック信号ＣＬＯＣＫの立上がりでセットされ、データ出力端子Ｑから信号Ｑを出力する。
【００６１】
また、端子ＩＣＫＥに入力された制御信号ＩＣＫＥは、「１」，端子ＰＣＥに入力された信号ＰＣＥは、「０」に固定されていているとする。
【００６２】
なお、端子ＭＲＢに入力されるリセット信号ＭＲＢは、動作開始時に一旦「０」になり、Ｄタイプフリップフロップ２５，２６および２７がリセットされた後、「１」に変化して十分な時間が経過しているものとする。
【００６３】
端子ＩＣＫＥの制御信号ＩＣＫＥが「１」、端子ＰＣＥの信号ＰＣＥが「０」に固定されているので、クロック信号ＣＬＯＣＫの立上がりにより、Ｄタイプフリップフロップ２６の出力は「１」に固定されている。
【００６４】
また、設定信号ＰＣＫが「０」に固定されているので、インバータ２８からクロック信号ＣＬＯＣＫを反転した信号が出力されている。さらに、端子ＩＭＯＤの信号ＩＭＯＤが「０」に固定されているので、ＡＮＤゲート２２からは、開始信号ＧＯと同相の信号が出力される。
【００６５】
開始信号ＧＯが、時刻ｔ１で「０」から「１」に立上がるとする。Ｄタイプフリップフロップ２５は、開始信号ＧＯが「０」から「１」に立上がった後、入力されるクロック信号の立上がりに同期して、ＡＮＤゲート２２の出力をラッチし、データ出力端子Ｑより出力する。
【００６６】
したがって、ＮＡＮＤゲート２９からは、開始信号ＧＯが「１」に立上がった後の最初のクロック信号の立上がり以降、クロック信号ＣＬＯＣＫと同一の信号波形が出力される。ＮＡＮＤゲート２９の出力ＣＩは、自己同期システム側２０００に転送要求信号ＣＩとして入力される。
【００６７】
また、Ｄタイプフリップフロップ２７は、クロック同期システム側１０００のデータ出力部ＤＳＯからの信号ＤＳＯをクロック信号ＣＬＯＣＫの立上がりに同期して取込み、自己同期システム側２０００のデータ入力部ＤＡＳＩへ転送する。
【００６８】
図２に示したインタフェース装置では、自己同期システム側２０００への転送要求信号をクロック同期システム側１０００のクロック信号ＣＬＯＣＫに基づき生成している。このため、一定間隔で自己同期システム側２０００の転送許可信号に関係なく自己同期システム側２０００にデータ転送を要求する。この際、クロック同期システム側１０００のデータ入力レートが自己同期システム側２０００のデータ転送速度を上回らない限り、問題なくクロック同期システム側１０００から自己同期システム側２０００へとデータ転送が行なわれる。
【００６９】
次に、図１に示したデータ転送部１２の具体的な構成を、図４を用いて説明する。データ転送部１２は、図４に示すように、インバータ４１、ＯＲゲート４５、ＡＮＤゲート４６、機能回路ブロック４２、Ｄタイプフリップフロップ４４、ならびにＦＩＦＯメモリ４３を含む。
【００７０】
図４において、データ転送部１２には、端子ＯＳＳと端子ＭＲＢと端子ＣＬＯＣＫと端子ＣＯと端子ＲＩと端子ＤＡＳＯと端子ＣＯ´と端子ＤＳＩとが設けられている。
【００７１】
端子ＯＳＳには、クロック同期システム側１０００から出力される設定信号ＯＳＳが与えられる。設定信号ＯＳＳは、インバータ４１で反転される。
【００７２】
端子ＣＬＯＣＫには、クロック同期システム側１０００から出力されるクロック信号ＣＬＯＣＫが与えられる。
【００７３】
端子ＣＯには、自己同期システム側２０００から出力される転送要求信号が与えられる。
【００７４】
機能回路ブロック４２の端子ＣＩには、端子ＣＯで受ける転送要求信号が入力される。機能回路ブロック４２は、転送要求信号の立下がりが４回入力されると、出力ＱＯＥを「０」から「１」に立上げる。
【００７５】
機能回路ブロック４２の出力ＱＯＥは、Ｄタイプフリップフロップ４４のデータ入力端子Ｄに入力される。Ｄタイプフリップフロップ４４のクロック入力端子ＣＫには、クロック信号ＣＬＯＣＫが与えられる。
【００７６】
ＯＲゲート４５は、インバータ４１の出力およびＤタイプフリップフロップ４４の出力Ｑを受け、信号ＲＩＥを出力する。
【００７７】
ＡＮＤゲート４６は、信号ＲＩＥとクロック信号ＣＬＯＣＫとを受け、信号ＲＩ´を出力する。
【００７８】
なお、機能回路ブロック４２のリセット入力端子ＭＲＢとＤタイプフリップフロップ４４のリセット入力端子Ｒにはリセット信号ＭＲＢが与えられる。
【００７９】
ＦＩＦＯメモリ４３は、８データ分記憶するための容量を有しており、書込クロック入力端子ＷＣＫと、インプットレディ信号出力端子ＩＲと、アウトプットレディ信号出力端子ＯＲと、読出クロック入力端子ＲＣＫと、データ入力端子ＤＩと、データ出力端子ＤＯとを有している。
【００８０】
書込クロック入力端子ＷＣＫには端子ＣＯで受ける転送要求信号が与えられ、データ入力端子ＤＩには端子ＤＡＳＯで受けるデータが入力される。インプットレディ信号出力端子ＩＲから端子ＲＩに転送許可信号が出力され、アウトプットレディ信号出力端子ＯＲから端子ＣＯ´に転送要求信号が出力され、読出クロック入力端子ＲＣＫには、ＡＮＤゲート４６の出力ＲＩ´が与えられ、データ出力端子ＤＯから端子ＤＳＩにデータが出力される。
【００８１】
ＦＩＦＯメモリ４３には書込ポインタと読用ポインタとがそれぞれ内蔵されている。書込ポインタは端子ＷＣＫで受ける転送要求信号の立上がりで増加し、読出ポインタは端子ＲＣＫで受ける信号ＲＩ´の立上がりで増加する。
【００８２】
インプットレディ信号出力端子ＩＲが「１」の状態であれば、ＦＩＦＯメモリ４３への書込が可能とされ、アウトプットレディ信号出力端子ＯＲが「１」の状態であれば、データ出力端子ＤＯから有効なデータ読出が可能であることを示している。
【００８３】
データ入力端子ＤＩのデータは、転送要求信号の立下がりでＦＩＦＯメモリ４３に取込まれる。データを取込むと、インプットレディ信号出力端子ＩＲが「０」に変化する。
【００８４】
次に、転送要求信号が立上がると、書込ポインタの値が“１”増加して次のワード位置が指し示される。そして、インプットレディ信号出力端子ＩＲが「１」に戻り、新たなデータの書込が可能なことを示す。
【００８５】
ＦＩＦＯメモリ４３の記憶領域のすべてにデータが格納されており、それ以上のデータが書込めないときは、転送要求信号が立上がってもインプットレディ信号出力端子ＩＲが「０」の状態を保持する。すなわち、転送要求信号が無視される。
【００８６】
このときは、データが読出されてインプットレディ信号出力端子ＩＲが「１」に戻るまで次のデータの書込が不可能となる。
【００８７】
ＦＩＦＯメモリ４３内のデータは信号ＲＩ´の立下がりでデータ出力端子ＤＯから出力される。データが読み出されると、読出ポインタの値が“１”増加して次のワード位置が指し示される。そして、アウトプットレディ信号出力端子ＯＲは「１」に変化する。
【００８８】
ＦＩＦＯメモリ４３内にデータが存在せず、データ出力端子ＤＯからのデータ出力が不可能な場合には、アウトプットレディ信号出力端子ＯＲは「０」の状態を保持し、ＦＩＦＯメモリ４３内にデータが存在しないことを示す。すなわち、端子ＲＣＫへの入力は、無視される。この場合には、最後に読出した有効なデータがデータ出力端子ＤＯから出力されたままとなっている。
【００８９】
ＦＩＦＯメモリ４３内にデータが存在する場合には、信号ＲＩ´の立上がりでアウトプットレディ信号出力端子が「１」に立上がる。データ出力端子ＤＯからの出力は信号ＲＩ´が下がるまでは前状態のデータが出力されている。
【００９０】
上記したように、ＦＩＦＯメモリ４３は８データ分の深さを有しており、機能回路ブロック４２は４回のパルスの立下がりを数えて出力を「１」に立上げる。ここで、機能回路ブロック４２はＦＩＦＯメモリ４３のデータ深さ（容量）の半分のパルスの数を数えることに意味があるが、８および４という数字はここで仮に定めたものであって、実際には同期システムと非同期システムとの全体のシステム設計によって適正値に定めることができる。
【００９１】
図４に示したデータ転送部１２の具体的な動作を、図５を用いて説明する。図５を参照して、端子ＯＳＳで受ける設定信号ＯＳＳが「１」に固定され、ＯＲゲート４５の出力ＲＩＥとしてＤタイプフリップフロップ４４の出力Ｑが導出され、クロック同期システム側１０００に同期してデータ転送する状態になっているものとする。
【００９２】
なお、設定信号ＯＳＳが「０」になると、ＯＲゲート４５の出力のＲＩＥは常に「１」になるので、ＡＮＤゲート４６の出力ＲＩ′がクロック信号ＣＬＯＣＫと常時等しくなる。したがって、ＦＩＦＯメモリ４３にデータが存在するのであれば、ＦＩＦＯメモリ４３はデータが読出される状態で使用できる。
【００９３】
リセット信号は前もって一旦「０」となってリセットされた後、「１」に戻った状態から図５が示されている。
【００９４】
機能回路ブロック４２は、端子ＣＯで受ける転送要求信号が４回立下がったのを受けて、出力ＱＯＥを「１」に立上げる。このとき、ＦＩＦＯメモリ４３には、既に４個のデータが書込まれている。
【００９５】
機能回路ブロック４２の出力ＱＯＥが「１」になると、次のクロック信号の立上がりでＤタイプフリップフロップ４４の出力Ｑが「１」になる。したがって、ＯＲゲート４５の出力信号ＲＩＥが、「０」から「１」に立上がる（時刻ｔ１）。そして、ＡＮＤゲート４６から、信号ＲＩＥとクロック信号ＣＬＯＣＫとの論理積の結果である信号ＲＩ′が出力される。
【００９６】
ＦＩＦＯメモリ４３の端子ＤＯからＤＳＩ端子に、信号ＲＩ′の立下がりでデータが出力される。そして、ＦＩＦＯメモリ４３に蓄積可能なデータ深さの半分のデータが書込まれた後に、ＦＩＦＯメモリ４３は読出動作を開始する。これにより、ＦＩＦＯメモリ４３にはデータが存在し、かつデータが満杯ではない状態となっている。
【００９７】
ＦＩＦＯメモリ４３からのデータの読出、すなわち端子ＤＳＩからクロック同期システム側１０００への出力は次の関係を満たす。すなわち、信号ＲＩＥが立上がった後、信号ＲＩ′の立下がり毎（時刻ｔ２、ｔ３、ｔ４、…）に端子ＤＳＩに新たなデータが出力される。信号ＲＩ´の立下がりエッジ間では、出力データは保持される。
【００９８】
また、信号ＲＩ′の立下がりにより、ＦＩＦＯメモリ４３の読出ポインタが１つインクリメントされる。その後、信号ＣＯ′が「１」に立上げられる。信号ＣＯ´は、次のデータの読出が可能であることをクロック同期システム側１０００に知らせる信号となる。
【００９９】
ＦＩＦＯメモリ４３にデータが存在し、つまり自己同期システム側２０００から非同期に転送されるデータがＦＩＦＯメモリ４３で吸収されている限り、クロック同期システム側１０００へは後述するようにクロック信号ＣＬＯＣＫに同期して連続して有効なデータを転送することができる。
【０１００】
したがって、クロック同期システム側１０００にデータを転送するための端子ＤＳＩは、常に信号ＲＩ′の立下がりでデータを出力することになる。
【０１０１】
図５に示すように、信号ＲＩ′がクロック同期システム側１０００のクロック信号ＣＬＯＣＫから作られていることから、クロック同期システム側１０００と非同期で自己同期システム側２０００から出力されるデータ（端子ＤＡＳＯのデータ）は、クロック同期システム側１０００のクロック信号ＣＬＯＣＫの立下がりに同期して、転送されることになる。
【０１０２】
なお、図５では、端子ＣＯ，ＤＡＳＯの信号のそれぞれが、クロック信号ＣＬＯＣＫに同期しているように表わされているが、これは説明しやすいように示しただけであり、実際には同期していない。
【０１０３】
自己同期システム側２０００から端子ＤＡＳＯに入力されるデータは、端子ＣＯに入力される転送要求信号に伴って転送されてくるものである。
【０１０４】
なお、ＦＩＦＯメモリ４３には、端子ＣＯで受ける転送要求信号の立下がり時点で、端子ＤＡＳＯにあるデータが確実に書込まれる。その間、端子ＲＩには「０」が出力され、次の書込が禁止される。その後、転送要求信号の立上がりに伴い、ＦＩＦＯメモリ４３の書込ポインタが１つインクリメントされ、端子ＲＩが「１」になり、次の書込が可能とされる。これらの動作によると、ＦＩＦＯメモリ４３が満杯でないため、常に確実にＦＩＦＯメモリ４３にデータが書込まれることになる。
【０１０５】
自己同期システム側２０００からクロック同期システム側１０００にデータを転送するデータ転送部のさらなる構成例を、図６を用いて説明する。図６に示すデータ転送部を、データ転送部１３と記す。
【０１０６】
図６に示したデータ転送部１３は、以下の点を除いて図４に示したデータ転送部１２と同様にして構成される。すなわち、図４に示したデータ転送部１２は自己同期システム側２０００からクロック同期システム側１０００へのデータ出力が１系統であるのに対して、図６に示したデータ転送部１３は２系統になっていることである。
【０１０７】
また、図６に示したデータ転送部１３では、２系統の出力に対応するため自己同期システム側２０００からクロック同期システム側１０００へのデータ転送に関する機能回路ブロックを２系統設けた。これと同じ方法により、容易にさらに複数の出力に対応できるようにデータ転送部を拡張することも可能である。
【０１０８】
データ転送部１３は、図６に示すように、インバータ４１、ＯＲゲート４５および４７、ＡＮＤゲート４６、機能回路ブロック４２および４８、Ｄタイプフリップフロップ４４、ならびにＦＩＦＯメモリ４３および４９を含む。
【０１０９】
図４に示した機能回路ブロック４２と同様の機能回路ブロック４８が新たに設けられている。
【０１１０】
機能回路ブロック４２および４８のリセット入力端子ＭＲＢにはリセット信号ＭＲＢが入力される。
【０１１１】
機能回路ブロック４２の端子ＣＩには、端子ＣＯＡから第１の転送要求信号ＣＯＡが入力され、機能回路ブロック４８の端子ＣＩには、端子ＣＯＢから第２の転送要求信号ＣＯＢが入力される。
【０１１２】
機能回路ブロック４２，４８のそれぞれの出力ＱＯＥは、ＯＲゲート４７に与えられる。ＯＲゲート４７の出力は、Ｄタイプフリップフロップ４４のデータ入力端子Ｄに与えられる。
【０１１３】
図４に示したＦＩＦＯメモリ４３と同様のＦＩＦＯメモリ４９が設けられている。ＦＯＦＯメモリ４３，４９のそれぞれの端子ＲＣＫには、ＡＮＤゲート４６の出力信号ＲＩ′が与えられる。
【０１１４】
ＦＩＦＯメモリ４３の書込クロック入力端子ＷＣＫには端子ＣＯＡから第１の転送要求信号が与えられ、ＦＩＦＯメモリ４９の書込クロック入力端子ＷＣＫには端子ＣＯＢから第２の転送要求信号が与えられる。
【０１１５】
ＦＩＦＯメモリ４３のインプットレディ信号出力端子ＩＲからは第１の転送許可信号ＲＩＡが出力され、ＦＩＦＯメモリ４９のインプットレディ信号出力端子ＩＲからは第２の転送許可信号ＲＩＢが出力される。
【０１１６】
ＦＩＦＯメモリ４３のデータ入力端子ＤＩには端子ＤＡＳＯＡから第１のデータＤＡＳＯＡが入力され、ＦＩＦＯメモリ４９のデータ入力端子ＤＩには端子ＤＡＳＯＢから第２のデータＤＡＳＯＢが入力される。
【０１１７】
ＦＩＦＯメモリ４３のアウトプットレディ信号出力端子ＯＲから端子ＣＯＡ′に信号が出力され、ＦＩＦＯメモリ４９のアウトプットレディ信号出力端子ＯＲから端子ＣＯＢ′に信号が出力される。
【０１１８】
ＦＩＦＯメモリ４３のデータ出力端子ＤＯからは第１のデータが端子ＤＳＩＡに出力され、ＦＩＦＯメモリ４９のデータ出力端子ＤＯからは第２のデータが端子ＤＳＩＢに出力される。
【０１１９】
端子ＤＳＩＡ，ＤＳＩＢ、ＣＯＡ´，ＣＯＢ´はそれぞれ、クロック同期システム側と接続関係にあり、端子ＤＡＳＯＡ，ＤＡＳＯＢ、ＣＯＡ，ＣＯＢ、ＲＩＡ，ＲＩＢはそれぞれ、自己同期システム側と接続関係にある。
【０１２０】
図６に示すデータ転送部１３の各部の動作を、図７を用いて説明する。機能回路ブロック４２は、第１の転送要求信号ＣＯＡが４回立下がると出力ＱＯＥを「１」に立上げ、機能回路ブロック４８は、第２の転送要求信号ＣＯＢが４回立下がると出力ＱＯＥを「１」に立上げる。
【０１２１】
機能回路ブロック４２，４８の出力ＱＯＥはＯＲゲート４７を介してＤタイプフリップフロップ４４のデータ入力端子Ｄに与えられる。したがって、機能回路ブロック４２，４８のいずれかの出力ＱＯＥが「１」になると、次のクロック信号ＣＬＯＣＫの立上がりでＤタイプフリップフロップ４４の出力Ｑが「０」から「１」に立上がる。これを受けて、ＯＲゲート４５の出力信号ＲＩＥが、「０」から「１」になる（時刻ｔ１）。そして、ＡＮＤゲート４６から、信号ＲＩＥとクロック信号ＣＬＯＣＫとの論理積の結果である信号ＲＩ′が出力される。
【０１２２】
ＦＩＦＯメモリ４３，４９の端子ＤＯからは、図４で説明したＦＩＦＯメモリ４３の動作と同様にして、信号ＲＩ′の立下がりでデータが出力される。ＦＩＦＯメモリ４３，４９のいずれか一方においてデータ深さ（容量）の半分のデータが書込まれた後に、読出動作が開始される。その時点では、ＦＩＦＯメモリ４３，４９のもう一方にもデータ深さの半分近くまでデータが書込まれている。したがって、クロック信号ＣＬＯＣＫに同期してクロックごとにデータが出力される。また、ＦＩＦＯメモリ４３，４９における２つのデータ出力間の位相も同期がとられている。
【０１２３】
前述したように、ＦＩＦＯメモリ４３または４９のいずれかにデータ深さの半分のデータが書込まれた後に、信号ＲＩＥが「１」となり、ＦＩＦＯメモリ４３，４９が読出動作を開始することになる。
【０１２４】
これにより、ＦＩＦＯメモリ４３，４９にはデータが存在しかつデータが満杯ではない状態となっている。
【０１２５】
ＦＩＦＯメモリ４３，４９からのデータの読出、すなわち端子ＤＳＩＡ，ＤＳＩＢからクロック同期システム側へのデータの出力は次の関係を満たす。すなわち、信号ＲＩＥが立上がった後、信号ＲＩ′の立下がり毎（時刻ｔ２、ｔ３、ｔ４、…）に、端子ＤＳＩＡ，ＤＳＩＢのそれぞれに新たなデータが出力される。信号ＲＩ´の立下がりエッジ間では、出力データは保持される。
【０１２６】
また、信号ＲＩ′の立下がりにより、ＦＩＦＯメモリ４３，４９の読出ポインタがそれぞれ１つインクリメントされる。その後、信号ＣＯＡ′および信号ＣＯＢ′が「１」に立上げられる。信号ＣＯＡ´，ＣＯＢ´はそれぞれ、次のデータの読出が可能であることをクロック同期システム側に知らせる信号となる。
【０１２７】
ＦＩＦＯメモリ４３，４９にデータが存在し、つまり自己同期システム側からの非同期に転送されるデータがＦＩＦＯメモリ４３，４９で吸収されている限り、クロック同期システム側へは後述するようにクロック信号ＣＬＯＣＫに同期して連続して有効なデータを転送することができる。
【０１２８】
したがって、クロック同期システム側にデータを出力するための端子ＤＳＩＡおよびＤＳＩＢには、常にＲＩ′信号の立下がりでデータが出力されることになる。
【０１２９】
図７に示すように、信号ＲＩ′がクロック同期システムのクロック信号ＣＬＯＣＫから作られているので、クロック同期システム側と非同期で自己同期システム側から出力されるデータ（端子ＤＡＳＯＡおよびＤＡＳＯＢに入力されるデータ）は、クロック同期システム側のクロック信号ＣＬＯＣＫの立下がりに同期して、転送されることになる。
【０１３０】
なお、図７では、端子ＣＯＡ，ＣＯＢ，ＤＡＳＯＡ，ＤＡＳＯＢのそれぞれの信号がクロック信号ＣＬＯＣＫと同期しているように表されているが、これは説明しやすいように表わしたものであり、実際には同期していない。
【０１３１】
自己同期システム側から端子ＤＡＳＯＡに入力されるデータは端子ＣＯＡに入力される転送要求信号に伴い、自己同期システム側から端子ＤＡＳＯＢに入力されるデータは端子ＣＯＢに入力される転送要求信号に伴い、それぞれ転送されてくる。
【０１３２】
なお、ＦＩＦＯメモリ４３，４９には、転送要求信号の立下がり時点で端子ＤＡＳＯＡ，ＤＡＳＯＢにあるデータを確実に書込む。その間、端子ＲＩＡ，ＲＩＢには「０」が出力され、次の書込が禁止される。その後、転送要求信号の立上がりに伴い、ＦＩＦＯメモリ４３の書込ポインタが１つインクリメントされ、端子ＲＩＡ，ＲＩＢを「１」にして次の書込が可能とされる。
【０１３３】
これらの動作によると、ＦＩＦＯメモリ４３，４９が満杯でないため、常に確実にＦＩＦＯメモリ４３，４９にデータが書込まれることになる。これにより、位相が異なった２系統の自己同期システムからのデータがそれぞれ、クロック同期システム側のクロック信号の立下がりに同期して、クロック同期システム内へ転送される。
【０１３４】
上述のごとく、データ転送部１３によると、図７のＤＳＩＡおよびＤＳＩＢにおける１ａおよび１ｂ，２ａおよび２ｂ，…のように位相が揃った状態で２つのデータが転送される。
【０１３５】
自己同期システム側は、所定のデータやデータ対が揃うとデータを転送するので、クロック信号に同期していない。したがって、自己同期システム内では、１ａおよび１ｂ，２ａおよび２ｂ，…の対になるデータの位相は当然異なっている。
【０１３６】
しかしながら、データ転送部１３を用いることにより、ＦＩＦＯメモリ４３，４９の時間的揺らぎを吸収できる範囲内において、２つのデータの位相を揃えて転送することが可能になる。
【０１３７】
したがって、この実施形態はＹ／Ｃ分離処理などにおいて有効に用いることができる。
【０１３８】
［第２の実施の形態］
第２の実施の形態におけるインタフェース装置１００の全体構成について、図８を用いて説明する。インタフェース装置１００は、自己同期システム３０００からクロック同期システム４０００へデータを転送するために設けられる。
【０１３９】
自己同期システム３０００とインタフェース装置１００との間には、図１６に示すデータ伝送装置９００のように非同期のハンドシェイク方式を採用してデータ転送が行われる。一方、インタフェース装置１００とクロック同期システム４０００との間は、非同期式と同期式とのやりとりになるのでデータ転送のタイミングが取りずらくなる。たとえば、インタフェース装置１００は非同期式であるため、クロック同期システム４０００がクロック同期システム４０００のクロック信号ＣＬＫの立上がりエッジで一定間隔毎にデータ入力端子Ｄからデータを入力しようとしても取込むデータが存在するとは限らない。そこで、クロック同期システム４０００には、インタフェース装置１００にあるデータが有効であるか無効であるかを識別する有効／無効フラグＤＶＦが設けられている。
【０１４０】
インタフェース装置１００は、図８に示すように、自己同期システム３０００からクロック同期システム４０００へのデータ転送を制御する転送制御部１１１とデータを蓄積するためのＦＩＦＯメモリ１１２とを含む。
【０１４１】
インタフェース装置１００はさらに、パケット形式選択信号ＰＦＳＬを受けるパケット形式選択信号入力端子ＰＦＳＬと、転送要求入力端子ＣＩと、転送許可出力端子ＲＯと、パケットデータ入力端子ＰＩと、マスタリセット信号ＭＲを受けるマスタリセット入力端子ＭＲと、転送要求出力端子ＣＯと、転送許可入力端子ＲＩと、パケットデータ出力端子ＰＯとを有する。
【０１４２】
転送要求入力端子ＣＩ、転送許可出力端子ＲＯおよびパケットデータ入力端子ＰＩのそれぞれは、自己同期システム３０００の転送要求出力端子ＣＯ、転送許可入力端子ＲＩおよびデータ出力端子Ｑと接続する。
【０１４３】
転送要求出力端子ＣＯ、転送許可入力端子ＲＩおよびパケットデータ出力端子ＰＯはそれぞれ、クロック同期システム４０００の有効／無効フラグＤＶＦ、クロック出力端子ＣＬＫおよびデータ入力端子Ｄと接続する。
【０１４４】
転送制御部１１１には、パケット形式選択信号ＰＦＳＬを受けるパケット形式選択信号入力端子ＰＦＳＬと、転送要求入力端子ＣＩと、転送許可出力端子ＲＯと、ＦＩＦＯメモリ１１２の状態を知るための観測端子ＳＴＡＴと、ＦＩＦＯメモリ１１２にクロック信号ＦＣＫを出力するクロック出力端子ＦＣＫと、マスタリセット信号ＭＲを受けるマスタリセット入力端子ＭＲと、転送要求出力端子ＣＯと、転送許可入力端子ＲＩとが設けられている。
【０１４５】
ＦＩＦＯメモリ１１２には、パケット形式選択信号ＰＦＳＬを受けるパケット形式選択信号入力端子ＰＦＳＬと、転送要求入力端子ＣＩと、転送許可出力端子ＲＯと、パケットデータ入力端子ＤＩと、マスタリセット信号ＭＲを受けるマスタリセット入力端子ＭＲと、転送要求出力端子ＣＯと、転送許可入力端子ＲＩと、状態出力端子ＳＴＡＴと、クロック信号ＦＣＫを受けるクロック入力端子ＦＣＫと、パケットデータ出力端子ＤＯとが設けられている。
【０１４６】
転送制御部１１１の転送要求出力端子ＣＯおよび転送許可入力端子ＲＩのそれぞれは、インタフェース装置１００の転送要求出力端子ＣＯおよび転送許可入力端子ＲＩと接続する。
【０１４７】
転送制御部１１１における転送要求入力端子ＣＩ、転送許可出力端子ＲＯ、観測端子ＳＴＡＴおよびクロック出力端子ＦＣＫのそれぞれは、ＦＩＦＯメモリ１１２における転送要求出力端子ＣＯ、転送許可入力端子ＲＩ、状態出力端子ＳＴＡＴおよびクロック入力端子ＦＣＫと接続する。
【０１４８】
ＦＩＦＯメモリ１１２における転送要求入力端子ＣＩ、転送許可出力端子ＲＯおよびパケットデータ入力端子ＤＩはそれぞれ、インタフェース装置１００の転送要求入力端子ＣＩ、転送許可出力端子ＲＯおよびパケットデータ入力端子ＰＩと接続する。ＦＩＦＯメモリ１１２におけるパケットデータ出力端子ＤＯは、インタフェース装置１００におけるパケットデータ出力端子ＰＯと接続する。
【０１４９】
ＦＩＦＯメモリ１１２の具体的な構成について、図９を用いて説明する。ＦＩＦＯメモリ１１２は、自己同期システム３０００の出力間隔の時間的なゆらぎを吸収するためにデータを蓄えておくメモリである。ここで、自己同期システム３０００の出力がＦＩＦＯメモリ１１２に４つ分溜まってからクロック同期システム４０００へ出力を開始することとする。
【０１５０】
この場合、ＦＩＦＯメモリ１１２は、図９に示すように、５つの自己同期型転送制御回路と、５つのパイプラインレジスタと、信号出力端子ＲＯ１〜ＲＯ４からなる状態出力端子ＳＴＡＴとを含むように構成する。
【０１５１】
より具体的には、ＦＩＦＯメモリ１１２は、直列に接続される自己同期型転送制御回路４０１〜４０５と、パイプラインレジスタ４０６〜４１０とを含む。パイプラインレジスタ４０６〜４１０により、５個のデータが蓄積される。自己同期型転送制御回路４０１〜４０５のそれぞれは、パイプラインレジスタ４０６〜４１０のデータ保持動作を制御する。
【０１５２】
信号出力端子ＲＯ１，ＲＯ２，ＲＯ３，ＲＯ４のそれぞれは、自己同期型転送制御回路４０５，４０４，４０３，４０２における転送許可出力端子ＲＯ（もしくは、自己同期型転送制御回路４０４，４０３，４０２，４０１における転送許可入力端子ＲＩ）の信号を出力する。
【０１５３】
自己同期型転送制御回路４０１〜４０５間は、ハンドシェイク動作が行われる。これにより、パイプラインレジスタ４０６から４０７へ、４０７から４０８へ、４０８から４０９へ、そして４０９から４１０へとデータが転送されていく。
【０１５４】
自己同期型転送制御回路４０１（ＣＳＹＮＣ）は、端子ＳＹＮＣと、クロック入力端子ＣＬＫと、転送要求入力端子ＣＩと、転送許可出力端子ＲＯと、マスタリセット入力端子ＭＲと、制御信号出力端子ＣＰと、転送許可入力端子ＲＩと、転送要求出力端子ＣＯとを含む。
【０１５５】
端子ＳＹＮＣには、パケット形式選択信号ＰＦＳＬが与えられる。自己同期型転送制御回路４０１におけるクロック入力端子ＣＬＫ、転送要求入力端子ＣＩおよび転送許可出力端子ＲＯのそれぞれは、ＦＩＦＯメモリ１１２におけるクロック入力端子ＦＣＫ、転送要求入力端子ＣＩおよび転送許可出力端子ＲＯと接続される。
【０１５６】
自己同期型転送制御回路４０２〜４０５は、転送要求入力端子ＣＩと、転送許可出力端子ＲＯと、マスタリセット入力端子ＭＲと、制御信号出力端子ＣＰと、転送許可入力端子ＲＩと、転送要求出力端子ＣＯとを含む。
【０１５７】
自己同期型転送制御回路４０ｋ（ｋ＝２〜５）における転送要求入力端子ＣＩおよび転送許可出力端子ＲＯのそれぞれは、前段に位置する自己同期型転送制御回路４０ｊ（ｊ＝ｋ−１）の転送要求出力端子ＣＯおよび転送許可入力端子ＲＩと接続される。自己同期型転送制御回路４０５における転送許可入力端子ＲＩおよび転送要求出力端子ＣＯのそれぞれは、ＦＩＦＯメモリ１１２における転送許可入力端子ＲＩおよび転送要求出力端子ＣＯと接続される。
【０１５８】
自己同期型転送制御回路４０１〜４０５における制御信号出力端子ＣＰはそれぞれ、パイプラインレジスタ４０６〜４１０の制御信号入力端子ＣＰと接続される。
【０１５９】
自己同期型転送制御回路４０２〜４０５の構成の一例を、図１０を用いて説明する。自己同期型転送制御回路４０２〜４０５は、図１０に示すように、ＲＳフリップフロップ１１１１および１１１２、ＮＡＮＤゲート１１４０、インバータ１１３０、１１７０、１１７５および１１８０、ならびに遅延素子１１９０を含む。
【０１６０】
ＲＳフリップフロップ１１１１は、ＮＡＮＤゲート１１１０および１１２０を含む。ＲＡフリップフロップ１１１１のノード／Ｓに「Ｌ」のパルスが与えられると、ＲＳフリップフロップ１１１１はセットされる。これにより、ＲＳフリップフロップ１１１１は「Ｌ」のパルスを記憶し、ノードＱに「Ｈ」を出力する。また、ノード／Ｒに「Ｌ」のパルスが与えられると、ＲＳフリップフロップ１１１１はリセットされる。これにより、ＲＳフリップフロップ１１１１は、ノードＱに「Ｌ」を出力する。
【０１６１】
なお、ＲＳフリップフロップ１１１１におけるノード／Ｓは、端子ＣＩと、ノード／Ｒは、ＮＡＮＤゲート１１４０の出力ノードＧと接続される。また、ＲＳフリップフロップ１１１１におけるノードＱは、インバータ１１３０を介して端子ＲＯと接続される。
【０１６２】
ＲＳフリップフロップ１１１２は、ＮＡＤＮゲート１１５０および１１６０を含む。ＲＳフリップフロップ１１１２の動作は、ＲＳフリップフロップ１１１１と同じである。なお、ＲＳフリップフロップ１１１２におけるノード／Ｓは、端子ＲＩと、ノード／Ｒは、ＮＡＮＤゲート１１４０の出力端子と接続する。
【０１６３】
端子ＭＲから入力されるリセット信号は、インバータ１１７５で反転された後、ＲＳフリップフロップ１１１１および１１１２に与えられる。
【０１６４】
４入力のＮＡＮＤゲート１１４０については、第１入力端子は端子ＣＩと、第２入力端子はＲＳフリップフロップ１１１１のノードＱと、第３入力端子は端子ＲＩと、第４入力端子はインバータ１１８０の出力ノードと接続される。
【０１６５】
インバータ１１７０は、ＲＳフリップフロップ１１１２の出力を反転して制御信号ＣＰを出力する。インバータ１１８０は、インバータ１１７０の出力を反転する。遅延素子１１９０は、インバータ１１８０の出力信号を遅延して、端子ＣＯに与える。
【０１６６】
自己同期システム３０００と信号の授受を行う自己同期型転送制御回路４０１は、所望される任意のタイミングで転送動作を制御できる機能を有する。より具体的には、自己同期型転送制御回路４０１は、パケット形式選択信号ＰＦＳＬのレベルによって動作モードを変える。
【０１６７】
自己同期型転送制御回路４０１（ＣＳＹＮＣ）の構成の一例を、図１１を用いて説明する。自己同期型転送制御回路ＣＳＹＮＣは、図１１に示すように、自己同期型転送制御回路４０２〜４０５のＮＡＮＤゲート１１４０に代わってＮＡＮＤゲート１１４１を含み、さらに転送要求制御部１２００を含んでいる。
【０１６８】
５入力のＮＡＮＤゲート１１４１においては、第１入力端子は端子ＣＩと、第２入力端子はＲＳフリップフロップ１１１１のノードＱと、第３入力端子は端子ＲＩと、第４入力端子はインバータ１１８０の出力ノードと接続され、第５入力端子には転送要求制御部１２００の出力ＩＮＨＢが与えられる。
【０１６９】
転送要求制御部１２００は、Ｄタイプフリップフロップ１０１１および１０２１、インバータ１０３１、ＥＸＯＲゲート１０４１ならびにＮＡＮＤゲート１０５１を含む。
【０１７０】
Ｄタイプフリップフロップ１０２１のクロック入力端子ＣＫは、インバータ１０３１を介して端子ＣＩに接続され、データ入力端子Ｄは、Ｄタイプフリップフロップ１０１１のデータ出力端子／Ｑに接続され、データ出力端子Ｑは、Ｄタイプフリップフロップ１０１１のデータ入力端子Ｄに接続される。Ｄタイプフリップフロップ１０１１のクロック入力端子ＣＫは、端子ＣＬＫに接続される。
【０１７１】
ＥＸＯＲゲート１０４１は、Ｄタイプフリップフロップ１０１１のデータ出力端子Ｑの信号とＤタイプフリップフロップ１０２１のデータ出力端子Ｑの信号とを受ける。ＮＡＮＤゲート１０５１は、端子ＳＹＮＣの信号とＥＸＯＲゲート１０４１の信号とを受け、信号ＩＮＨＢを出力する。
【０１７２】
端子ＳＹＮＣが“Ｌ”の場合、信号ＩＮＨＢは“Ｈ”に固定される。この場合、自己同期型転送制御回路ＣＳＹＮＣは従来と同様の自己同期型転送制御回路として動作する。端子ＳＹＮＣが“Ｈ”の場合、端子ＣＬＫの信号レベルに応じて端子ＣＩに与えられる転送要求信号の後段への転送を制御することができる。
【０１７３】
パケット形式選択信号ＰＦＳＬが「１」のときについて説明する。この場合、自己同期型転送制御回路４０１は、転送制御部１１１からクロック入力端子ＣＬＫに入力されるクロック信号ＦＣＫにより制御される。
【０１７４】
すなわち、自己同期型転送制御回路４０１は、クロック信号ＦＣＫの立上がりで転送要求出力ＣＯとパイプラインレジスタ４０６を制御する制御信号ＣＰとを出力するので、クロック信号ＦＣＫに同期した出力動作を行う。この場合、自己同期型転送制御回路４０１に接続される自己同期型転送制御回路４０２〜４０５におけるハンドシェイク動作は、クロック信号ＦＣＫに同期したものとなる。したがって、転送制御部１１１において状態信号ＳＴＡＴをラッチして観測するときに、メタステープル状態を回避することが可能となる
一方、パケット形式選択信号ＰＦＳＬが「０」のときは、自己同期型のハンドシェイク動作が行なわれる。この場合、図１７に示すような従来のデータ伝送装置と同様の動作が実現される。
【０１７５】
自己同期型転送制御回路４０１〜４０５におけるマスタリセット入力端子ＭＲには、マスタリセット信号ＭＲが与えられる。マスタリセット信号ＭＲにより、自己同期型転送制御回路４０１〜４０５は初期化される。
【０１７６】
次に、パイプラインレジスタ４０６〜４１０について説明する。パイプラインレジスタ４０６〜４１０のそれぞれは、データ入力端子Ｄ、制御信号入力端子ＣＰおよびデータ出力端子Ｑを含む。
【０１７７】
パイプラインレジスタ４０６におけるデータ入力端子Ｄは、ＦＩＦＯメモリ１１２におけるパケットデータ入力端子ＤＩと接続され、パイプラインレジスタ４１０におけるデータ出力端子Ｑは、ＦＩＦＯメモリ１１２におけるパケットデータ出力端子ＤＯと接続される。パイプラインレジスタ４０７〜４１０のそれぞれにおけるデータ入力端子Ｄは、パイプラインレジスタ４０６〜４０９のデータ出力端子Ｑと接続される。
【０１７８】
パケットデータ入力端子ＤＩから入力され、パケットデータ出力端子ＤＯから出力されるパケットデータの形式を、図１２を用いて説明する。パケットデータは、図１２に示すように、世代番号（図中記号ＧＮ♯）とデータ（図中記号ＤＡＴＡ）とを含む。ここで世代番号とは、並列処理をしたいデータ群同士を区別するための番号を表している。
【０１７９】
このように、データＤＡＴＡと世代番号ＧＮ♯とを同時に出力することにより、たとえばＲＧＢのような３系統の信号を出力する場合であってもクロック同期システムが世代番号によってＲ信号、Ｇ信号およびＢ信号をそれぞれ識別することが可能になる。
【０１８０】
図９に示すＦＩＦＯメモリ１１２の動作について、図１３を用いて説明する。図１３において、ＣＳＹＮＣは、自己同期型転送制御回路４０１を、転送要求入力ＣＩｓ、転送許可出力ＲＯｓ、制御信号ＣＰｓは、自己同期型転送制御回路４０１における転送要求入力端子ＣＩ、転送許可出力端子ＲＯおよび制御信号出力端子ＣＰの信号をそれぞれ表わしている。
【０１８１】
また、Ｃ１、Ｃ２、Ｃ３、Ｃ４は、自己同期型転送制御回路４０５，４０４，４０３，４０２を、転送要求入力ＣＩｋ、転送許可出力ＲＯｋ、制御信号ＣＰｋ（ｋ＝１〜４）は、自己同期型転送制御回路Ｃｋにおける転送要求入力端子ＣＩ、転送許可出力端子ＲＯおよび制御信号出力端子ＣＰの信号をそれぞれ表わしている。転送要求出力ＣＯ１および転送許可入力ＲＩ１は、自己同期型転送制御回路４０５における転送要求出力端子ＣＯおよび転送許可入力端子ＲＩの信号をそれぞれ表わしている。
【０１８２】
パケット形式選択信号入力端子ＰＦＳＬは「１」に固定され、自己同期型転送制御回路４０１はクロック信号ＦＣＫで制御されているものとする。また、マスタリセット入力端子ＭＲは、動作開始時に一旦「０」になった後（自己同期型転送制御回路４０１〜４０５がリセットされた後）に「１」に変化してから十分な時間が経過しているものとする。
【０１８３】
また、パケットデータ入力端子ＤＩの信号波形に付した番号とパケットデータ出力端子ＤＯの信号波形に付された記号とは対応関係にある。
【０１８４】
自己同期型転送制御回路４０１において、制御信号ＣＰｓと、転送要求出力ＣＯｓ（すなわち自己同期型転送制御回路４０２の転送要求入力ＣＩ４）とはクロック信号ＦＣＫの立上がりに同期して出力される。
【０１８５】
自己同期型転送制御回路４０５における転送許可入力ＲＩ１、すなわち転送制御部１１１の転送許可出力は、ＦＩＦＯメモリ１１２がデータを４個蓄えるまで「０」（転送禁止状態）を保持する。
【０１８６】
図１３に示すように、自己同期システム３０００からＦＩＦＯメモリ１１２にデータが４つ入力された後、しばらくしてから連続してデータが入力される場合を考える。
【０１８７】
まず、自己同期型転送制御回路間でハンドシェイクが行なわれることにより、適当なタイミングで入力された４個のデータはパイプラインレジスタ４０６から４０７、４０８、４０９、そして４１０へ順次転送されていく。
【０１８８】
自己同期型転送制御回路４０５の転送許可入力ＲＩ１は「０」であるため、パイプラインレジスタ４１０から４０９、４０８、４０７、４０６と順々にデータが蓄積されていく。
【０１８９】
４個データが溜まった時点ｔ１で、転送制御部１１１から受ける転送許可出力、すなわち自己同期型転送制御回路４０５への転送許可入力ＲＩ１が「０」から「１」になる。
【０１９０】
これを受けて、自己同期型転送制御回路４０５における制御信号ＣＰ１と転送許可出力ＲＯ１とが、「０」から「１」に変化する。これを受けて、自己同期型転送制御回路４０４における制御出力ＣＰ２と転送許可出力ＲＯ２とが、「０」から「１」になる。これを受けて、自己同期型転送制御回路４０３における制御出力ＣＰ３と転送許可出力ＲＯ３とが、「０」から「１」になる。これを受けて、自己同期型転送制御回路４０２における制御出力ＣＰ４と転送許可出力ＲＯ４とが、「０」から「１」になる。これによりＦＩＦＯメモリ１１２に蓄積されていた４個のデータが順次出力されていく。
【０１９１】
自己同期システム３０００からのデータ出力がしばらく途絶えると、自己同期型転送制御回路４０５の転送許可入力ＲＩ１は再び「０」になり、ＦＩＦＯメモリ１１２がデータを蓄える状態になる。
【０１９２】
そして、時刻ｔ２以降、自己同期システム３０００から連続でデータが入力されると、ＦＩＦＯメモリ１１２に４個のデータが蓄積される。そして、４個データが蓄積された後（ｔ３）に、クロック同期システム４０００側へデータが順次出力される。ＦＩＦＯメモリ１１２は、このような動作を繰返す。
【０１９３】
次に、自己同期システム３０００からクロック同期システム４０００へのデータ転送を制御する転送制御部１１１の具体的な構成例を、図１４を用いて説明する。上記説明では、ＦＩＦＯメモリ１１２をデータが４個たまった出力を開始するように設定している。このため、信号入力端子ＲＩ１、ＲＩ２，ＲＩ３およびＲＩ４をＦＩＦＯメモリ１１２の状態を観測する端子ＳＴＡＴとして転送制御部１１１に配置する。
【０１９４】
信号入力端子ＲＩ１、ＲＩ２，ＲＩ３およびＲＩ４はそれぞれ、前述したＦＩＦＯメモリ１１２における信号出力端子ＲＯ１、ＲＯ２，ＲＯ３およびＲＯ４に接続する。
【０１９５】
転送制御部１１１におけるパケット形式選択信号入力端子ＰＦＳＬは、クロック同期システム４０００へクロック同期でデータを出力するか、自己同期システム３０００と通常のハンドシェイク動作を行なうかを選択するための信号を受ける。
【０１９６】
パケット形式選択信号入力端子ＰＦＳＬで受けるパケット形式選択信号ＰＦＳＬが「０」ならば、通常のハンドシェイク動作モードに、「１」であれば、クロック同期モードになる。
【０１９７】
転送制御部１１１における転送許可入力端子ＲＩには、クロック同期システム４０００の出力するクロック信号ＣＬＫが供給される。転送許可入力端子ＲＩで受けるクロック信号をクロック信号ＲＩと記す。
【０１９８】
転送制御部１１１は、インバータ２０１,２０７および２１０、ＮＯＲゲート２０２、ＯＲゲート２０６、Ｄタイプフリップフロップ２０４,２０５および２０９、ＡＮＤゲート２０３および２０８、ＥＸＯＲゲート２１１ならびにマルチプレクサ（ＭＵＸ）２１２を含む。
【０１９９】
Ｄタイプフリップフロップ２０４,２０５および２０９のそれぞれは、クロック入力端子と、データを受けるデータ入力端子Ｄと、データを出力するデータ出力端子Ｑと、マスタリセット入力端子ＭＲからマスタリセット信号ＭＲを受けるリセット入力端子Ｒとを含む。マスタリセット信号ＭＲにより、Ｄタイプフリップフロップ２０４、２０５および２０９は初期化される。
【０２００】
マルチプレクサ２１２は、セレクト信号入力端子Ｓで受ける信号が「１」の場合には、入力端子ｂの信号を、「０」の場合には、入力端子ａで受ける信号を出力端子Ｙから出力する。出力端子Ｙは、転送制御部１１１の転送要求出力端子ＣＯと接続されている。マルチプレクサ２１２の入力端子ａは、転送要求入力端子ＣＩと接続され、入力端子ｂは、Ｄタイプフリップフロップ２０９の出力Ｑを反転するインバータ２１０の出力を受ける。
【０２０１】
パケット形式選択信号入力端子ＰＦＳＬから入力されたパケット形式選択信号ＰＦＳＬは、マルチプレクサ２１２のセレクト信号入力端子ＳとＥＸＯＲゲート２１１の第１の入力端子とに与えられる。パケット形式選択信号ＰＦＳＬはさらに、インバータ２０７で反転された後、ＯＲゲート２０６の第１の入力端子に与えられる。
【０２０２】
転送許可入力端子ＲＩで受けるクロック信号ＲＩは、Ｄタイプフリップフロップ２０４と２０５とに供給される。Ｄタイプフリップフロップ２０４と２０５とは、クロック信号ＲＩの立上がりで動作させる。
【０２０３】
ＥＸＯＲゲート２１１は、パケット形式選択信号ＰＦＳＬとクロック信号ＲＩとの排他的論理和を算出する。
【０２０４】
ここで、パケット形式選択信号ＰＦＳＬが「１」であるとすると（クロック同期モード）、ＥＸＯＲゲート２１１からクロック信号ＲＩを反転した信号が出力される（ＥＸＯＲゲート２１１の出力をＲＩｘと記す）。クロック信号ＲＩｘは、Ｄタイプフリップフロップ２０９のクロック入力端子と、ＦＩＦＯメモリ１１２と接続されるクロック出力端子ＦＣＫと、ＡＮＤゲート２０８の第１の入力端子とに与えられる。
【０２０５】
観測端子ＳＴＡＴを構成する信号入力端子ＲＩ１〜ＲＩ４のそれぞれから信号は、ＮＯＲゲート２０２に与えられる。ＦＩＦＯメモリ１１２にデータが４つ蓄積されたとき、すなわちＦＩＦＯメモリ１１２の自己同期型転送制御回路４０１〜４０４における転送許可入力端子ＲＩ１〜ＲＩ４の信号がすべて「０」になったときのみＮＯＲゲート２０２の出力が「１」となる。
【０２０６】
ＮＯＲゲート２０２の出力は、Ｄタイプフリップフロップ２０４の入力端子Ｄに与えられる。Ｄタイプフリップフロップ２０５の入力端子Ｄは、ＡＮＤゲート２０３の出力ノードと接続される。ＡＮＤゲート２０３は、ＯＲゲート２０６の出力ＲＩＥと、端子ＳＴＡＴにおける信号入力端子ＲＩ１の信号を受けるインバータ２０１の出力とを入力に受ける。
【０２０７】
ＯＲゲート２０６は、Ｄタイプフリップフロップ２０４,２０５およびインバータ２０７の出力を受けて、信号ＲＩＥを出力する。
【０２０８】
クロック信号ＲＩの立上がりでＤタイプフリップフロップ２０４の出力端子Ｑから「１」が出力され、ＯＲゲート２０６の第２の入力端子に与えられる。したがって、信号ＲＩ１〜ＲＩ４が「０」のとき、ＯＲゲート２０６の出力ＲＩＥが「１」となり転送可能状態となる。
【０２０９】
出力ＲＩＥは、Ｄタイプフリップフロップ２０９の入力端子Ｄと、ＡＮＤゲート２０３の第１の入力端子と、ＡＮＤゲート２０８の第２の入力端子とに与えられる。
【０２１０】
ＯＲゲート２０６の出力ＲＩＥが「１」であるとき、ＡＮＤゲート２０８からは、ＥＸＯＲゲート２１１の出力がそのまま出力される。すなわち、クロック信号ＣＬＫ（ＲＩ）の反転信号が転送許可出力端子ＲＯからＦＩＦＯメモリ１１２へ供給される。これにより、クロック同期システム４０００に対しクロック同期でデータの出力が開始される。
【０２１１】
転送可能状態のときは、クロック信号ＣＬＫ（ＲＩ）の反転信号の立上がり、すなわちクロック信号の立下がりで信号ＲＩＥがラッチされ、Ｄタイプフリップフロップ２０９は常に「１」を出力する。Ｄタイプフリップフロップ２０９の出力Ｑはインバータ２１０で反転され、マルチプレクサ２１２に供給される。
【０２１２】
この結果、転送可能状態のときは、マルチプレクサ２１２を介して、転送要求出力端子ＣＯから現在出力しているデータが有効であることを示す「０」が連続して出力される。
【０２１３】
クロック同期システム４０００へのデータ出力は、クロック同期システム４０００と結合関係にある自己同期型転送制御回路４０５にデータがなくなった場合、すなわち一度ＦＩＦＯメモリ１１２に蓄えたデータがすべて出力された場合やデータが連続でない（データが抜けた）場合に停止される。
【０２１４】
このとき、信号入力端子ＲＩ１で受ける転送許可入力ＲＩ１（直前に位置する自己同期型転送制御回路４０５からの出力）が「１」になるため、インバータ２０１の出力は「０」となる。したがってＡＮＤゲート２０３の出力が「０」になる。Ｄタイプフリップフロップ２０５において、クロック信号の立上がりでＡＮＤゲート２０３の出力「０」がラッチされる。
【０２１５】
この際、ＮＯＲゲート２０２は「０」を出力するため、ＯＲゲート２０６のすべての入力が「０」である。したがって、ＯＲゲート２０６の出力ＲＩＥは「０」となり、転送禁止状態となる。転送許可出力端子ＲＯから再び「０」が出力される。また、インバータ２１０によりＤタイプフリップフロップ２０９でラッチしたデータが反転されマルチプレクサ２１２の入力端子ｂに与えられるため、転送要求出力端子ＣＯからはデータが無効であることを示す「１」が出力される。
【０２１６】
次に、図１４に示す転送制御部１１１の動作を、図１５用いて説明する。ここで、パケット形式選択信号入力端子ＰＦＳＬが「１」に固定され、クロック同期モードになっているものとする。そして、転送許可入力端子ＲＩには、クロック同期システム４０００からクロック信号ＣＬＫが入力されているものとする。
【０２１７】
さらに、マスタリセット入力端子ＭＲは動作開始時に一旦「０」となり（Ｄタイプフリップフロップ２０４、２０５および２０９のリセット）、その後「１」に変化して十分な時間が経過しているものとする。
【０２１８】
パケット形式選択信号ＰＦＳＬが「１」に固定されているので、クロック出力端子ＦＣＫからは、転送許可入力端子ＲＩで受けるクロック信号ＣＬＫを反転した信号が出力されている。また、マルチプレクサ２１２においては、入力端子ａに入力される転送要求入力ＣＩにかかわらず入力端子ｂの信号が選択される。
【０２１９】
転送許可出力端子ＲＯは、「０」の状態を維持する。すなわち系は、転送禁止状態になっている。したがって、ＦＩＦＯメモリ１１２はデータを出力することができず、ＦＩＦＯメモリ１１２にデータが蓄積されていくことになる。
【０２２０】
データの蓄積状態については、ＦＩＦＯメモリ１１２内の自己同期型転送制御回路の転送許可出力ＲＯ１〜ＲＯ４を、転送制御部１１１の観測端子ＳＴＡＴ（ＲＩ１、ＲＩ２、ＲＩ３およびＲＩ４）に入力することにより観測することができる。
【０２２１】
現在、ＦＩＦＯメモリ１１２はデータが４個蓄積されると出力を開始するように設定されている。４つ目のデータがＦＩＦＯメモリ１１２に到達して自己同期型転送制御回路４０２の転送許可出力ＲＯ４（すなわち、ＲＩ４）が「０」に変化した時点（ｔ１）で、ＮＯＲゲート２０２の出力は「１」となる。
【０２２２】
そして、クロック信号ＲＩの立上がり時点（ｔ２）で、ＯＲゲート２０６の出力ＲＩＥが「０」から「１」になる（転送可能状態）。
【０２２３】
出力ＲＩＥが「１」になったことでクロック信号ＲＩの反転信号であるクロック信号ＦＣＫがＡＮＤゲート２０８を介して転送許可出力端子ＲＯに出力される（ｔ３−ｔ４）。
【０２２４】
また、転送要求出力端子ＣＯからもクロック信号ＦＣＫの立上がり、すなわちクロック信号ＲＩの立下がりで、データが有効であることを示す「０」が出力される（ｔ３−ｔ５）。
【０２２５】
転送許可出力端子ＲＯが「１」になると、順にＦＩＦＯメモリ１１２内に蓄積されたデータが出力される。ＦＩＦＯメモリ１１２に蓄積されたデータがすべて出力されると、クロック信号ＲＩの立上がり時点（ｔ４）で、信号ＲＩＥが「１」から「０」に変化する。続いて、転送許可出力端子ＲＯは、転送禁止状態を示す「０」になる。また、転送要求出力端子ＣＯからも、クロック信号ＦＣＫの立上がりでデータが無効であることを示す「１」が出力される（ｔ５）。
【０２２６】
第１の実施の形態によるインタフェース装置では、自己同期システム側からのデータ出力の間隔が時間的にゆらいでしまっても、クロック同期システム側へのデータ出力が間欠状態にならないようにいくつかのデータを蓄積してからクロック信号に同期して出力している。しかしながら、自己同期システムからの出力が一旦途切れた後、出力が再開したとき、ＦＩＦＯメモリにデータが蓄えられていないため自己同期システムからのデータ出力の間隔が時間的にゆらいでしまうとクロック同期システムへ連続してデータが出力されない状態（間欠状態）となることも考えられる。これに対し、第２の実施の形態におけるインタフェース装置によれば、自己同期システム３０００のデータ出力が途切れた場合であっても、ＦＩＦＯメモリ１１２に所定数のデータがたまればクロック同期システム４０００への出力を開始することができる。
【０２２７】
また、第２の実施の形態におけるインタフェース装置によれば、ＦＩＦＯメモリが１つで足りるため、回路規模の増大を抑えることができる。
【０２２８】
さらに、第２の実施の形態では、データ出力の際に出力されているデータが有効か無効かを示すフラグ（転送制御部１１１の出力ＣＯ）も同時に出力する。したがって、スキャナを使用した場合、ラインセンサに取込んだデータの両端子には、無効データが付加されているので、スキャナのデータを使うときなどに当該信号ＣＯを用いて有効なデータのみを処理する方式を採用することができる。
【０２２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２３０】
【発明の効果】
以上のように、本発明によるインタフェース装置によれば、クロック同期システム側から与えられるクロック信号を自己同期システム側へ転送要求信号として出力し、クロック同期システム側から与えられるデータをクロック信号と同期をとって自己同期システム側へ出力するようにする。したがって、クロック同期システム側と自己同期システム側とのインタフェースを容易にとることができる。
【０２３１】
また、本発明によるインタフェース装置は、自己同期システム側から出力されるデータが時間的に出力間隔が揺らいでしまっても、その時間的な出力間隔を吸収してクロック信号に同期して自己同期システム側からクロック同期システム側へデータ転送を可能とすることができる。
【０２３２】
また、本発明によるインタフェース装置は、クロック同期システム側から入力されるデータを入力された順に蓄積メモリに蓄積し、蓄積メモリのデータ記憶容量の中で設定した数を計数してフラグを設定し、そのフラグが設定されたことに応じてクロック信号を転送許可信号として出力する。これにより、自己同期システムからの出力するデータの時間的揺らぎを吸収することができる。蓄積メモリのデータ深さを別途設定することで、システムの特性に合せた設定が可能となる。
【０２３３】
さらに、本発明によるインタフェース装置は、自己同期システムからクロック同期システムへ複数の系統のデータ出力がある場合に、それぞれの系統のデータ出力の位相を揃えて相互に同期させかつ自己同期システムを出力するデータが時間的に出力間隔が揺らいでしまっても、その時間的な出力間隔を吸収して、クロック信号に同期して自己同期システムから同期システムへデータ転送を可能とすることができる。
【０２３４】
また、本発明によるインタフェース装置によれば、自己同期システムからのデータの時間的な出力間隔を吸収し、自己同期システムからのデータ出力が一旦途切れた後出力が再開されても、再び自己同期システムからのデータの時間的な出力間隔を吸収し、当該クロック同期システムのクロック信号に同期してデータを出力することができる。
【０２３５】
また、本発明によるインタフェース装置は、自己同期システムからクロック同期システムへのクロック同期のデータ出力と同時に当該出力するデータが有効か無効かを識別するフラグも同時に出力することができるため、クロック同期システム側で受取ったデータが有効であるか無効であるかを容易に判定することができるようになる。
【０２３６】
また、本発明によるインタフェース装置は、自己同期システムからクロック同期システムへのクロック同期のデータ出力と同時に当該データの世代番号も同時に出力することができるため、１系統の出力のみでクロック同期システムが受取ったデータの種類を識別することができるようになる。したがって、新たな識別回路を設ける必要がなくなるため回路規模を抑えることが可能になる。
【０２３７】
さらに、本発明によるインタフェース装置は、並列に複数の自己同期型転送制御回路を配置するＦＩＦＯメモリを含む。そして、所望される任意のタイミングで転送動作を制御できる機能を有した自己同期型転送制御回路を初段に配置して、クロック信号に同期させて動作させる。これにより、ＦＩＦＯメモリ内の自己同期型転送制御回路をクロック信号に同期してハンドシェイク動作をさせることが可能となる。また複数の自己同期型転送制御回路における転送許可出力信号を観測することにより、ＦＩＦＯメモリ内のデータの出力を容易に制御することが可能となる。
【図面の簡単な説明】
【図１】  第１の実施の形態による自己同期システムとクロック同期システムとを接続するインタフェース装置１０の全体の構成を示すブロック図である。
【図２】  図１に示すデータ転送部１１の具体的な構成を示す図である。
【図３】  図２に示すデータ転送部１１の動作を説明するためのタイミングチャートである。
【図４】  図１に示すデータ転送部１２の具体的な構成を示す図である。
【図５】  図４に示すデータ転送部１２の動作を説明するためのタイミングチャートである。
【図６】  自己同期システム側からクロック同期システム側へのデータ転送を行なうデータ転送部の他の構成例を示す図である。
【図７】  図６に示すデータ転送部１３の動作を説明するためのタイミングチャートである。
【図８】  第２の実施の形態による自己同期システムとクロック同期システムとの間に配置されるインタフェース装置１００の構成の概要を示すブロック図である。
【図９】  ＦＩＦＯメモリ１１２の構成の一例を示すブロック図である。
【図１０】  図９に示す自己同期型転送制御回路４０２〜４０５（Ｃ４〜Ｃ１）の構成の一例を示す図である。
【図１１】  図９に示す自己同期型転送制御回路４０１（ＣＳＹＮＣ）の構成の一例を示す図である。
【図１２】  ＦＩＦＯメモリ１１２の入出力データを説明するための図である。
【図１３】  図９に示すＦＩＦＯメモリ１１２の動作を説明するためのタイミングチャートである。
【図１４】  図８に示す転送制御部１１１の具体的な構成例を示す回路図である。
【図１５】  図１４に示す転送制御部１１１の動作を説明するためのタイミングチャートである。
【図１６】  文献１における従来の非同期式のハンドシェイク方式を採用したデータ伝送装置９００の一例を示すブロック図である。
【図１７】  図１６に示すデータ伝送装置９００の動作を説明するためのタイミングチャートである。
【図１８】  文献２における従来のインタフェース装置９０１の構成を示す図である。
【図１９】  図１８に示すインタフェース装置９０１に含まれる回路９０４の構成を示す図である。
【図２０】  図１８に示すインタフェース装置９０１に含まれる回路９０５の構成を示す図である。
【符号の説明】
１０，１００  インタフェース装置、１１，１２，１３  データ転送部、２１，２８，４１  インバータ、２２，４６  ＡＮＤゲート、２３，２４  ＥＸＯＲゲート、２５，２６，２７，４４  Ｄタイプフリップフロップ、２９  ＮＡＮＤゲート、４２，４８  機能回路ブロック、４５，４７  ＯＲゲート、４３，４９，１１２  ＦＩＦＯメモリ、１１１  転送制御部、２１１  ＥＸＯＲゲート、２１２  マルチプレクサ、４０１〜４０５  自己同期型転送制御回路、４０６〜４１０  パイプラインレジスタ、３０００  自己同期システム、４０００  クロック同期システム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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