(57)【特許請求の範囲】
【請求項１】
半導体基板に埋込み絶縁膜を介して形成された半導体薄膜に、トランジスタを形成すべき素子領域を絶縁分離する素子分離領域を形成する素子分離工程と、
前記素子領域の前記半導体薄膜にゲート絶縁膜を介してゲートを形成するゲート形成工程と、
前記ゲートをマスクとして前記半導体薄膜に不純物を注入してソース・ドレイン領域を形成する第１の不純物注入工程と、
前記ソース・ドレイン領域の表面近傍に不純物注入を行う第２の不純物注入工程と、
前記素子領域の前記半導体薄膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記ソース・ドレイン領域を被覆する前記層間絶縁膜にコンタクト孔を形成するコンタクト孔形成工程とを含み、
前記第１の不純物注入工程においては、前記半導体薄膜における膜厚の略中央部に不純物濃度分布の第１のピークが形成されるようにイオン注入条件が設定され、
前記第２の不純物注入工程においては、前記半導体薄膜における前記表面近傍に不純物濃度分布の第２のピークが形成されるようにイオン注入条件が設定され、
前記第２のピークは前記第１のピークよりも高く、前記第２の不純物注入工程の不純物は、前記第１の不純物注入工程の不純物よりも原子量が大きいことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の不純物注入工程で注入された不純物は、熱処理及び／又はレーザアニールにより活性化されることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特に、ＳＯＩ基板(Silicon On Insulating Substrate)に形成される半導体装置及びその製造法の改良に関する。
【０００２】
【従来の技術】
ＳＯＩ基板を用いたトランジスタは高速動作に優れることから、研究開発が進められている。ＳＯＩ基板は、絶縁物上にシリコン単結晶薄膜などの半導体層を形成したものであり、例えば、酸素イオンを半導体基板の所定の深さに注入し、これを熱処理によって酸化膜化し、埋込み型絶縁層を形成する。また、貼り合わせ技術と研磨技術によって、表面に酸化膜が形成された半導体基板上にシリコン単結晶薄膜を形成し、ＳＯＩ基板を得ることが出来る。このＳＯＩ基板上にＭＯＳＦＥＴ等のデバイスを形成する。大量のＭＯＳＦＥＴ等をＳＯＩ基板に形成するために、個々のデバイスの微細化（スケーリング）が要求される。
【０００３】
【発明が解決しようとする課題】
しかしながら、デバイスのスケーリングを行うと、シリコン単結晶薄膜の膜厚も更に薄く形成され、従って、ＭＯＳＦＥＴのソース・ドレイン領域の膜厚も減少する。このため、図４に示すように、コンタクト孔形成工程において層間絶縁膜をエッチングする際に、層間絶縁膜下のシリコン単結晶層をも少し削ってしまうが（オーバーエッチング）、それによってより薄膜化されたシリコン単結晶薄膜は相対的に大きく削られ、シリコン単結晶薄膜がなくなる、寄生抵抗が大となる、オン電流の値が低くなる等の不具合を生ずる。
【０００４】
よって、本発明は、ＳＯＩ基板のシリコン単結晶薄膜のオーバーエッチングを回避可能とした半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体装置は、半導体基板に埋込み絶縁膜を介して形成された半導体薄膜にＭＯＳＦＥＴを形成した半導体装置であって、前記半導体薄膜のソース・ドレイン領域における不純物濃度分布のピークが２箇所存在し、前記不純物濃度分布の第１のピークは、前記半導体薄膜における膜厚の略中央部に存在し、前記不純物濃度分布の第２のピークは、前記半導体薄膜における表面内側近傍に存在し、前記第２のピークは、前記第１のピークよりも高いことを特徴とする。
【０００６】
かかる構成とすることによって、高濃度に不純物注入された領域の半導体薄膜層のエッチングレートが低くなるため、層間絶縁膜にコンタクト孔を形成する際等に、半導体薄膜（例えば、単結晶シリコン薄膜）のソース・ドレイン領域がオーバーエッチングにより浸食されることを抑制することが出来る。また、上記高濃度不純物注入領域の不純物（ドーパント）として、ソース・ドレイン領域を形成するために注入される不純物よりも原子量の大きいものを使用することによって、半導体薄膜のエッチングレートをさらに下げることが可能となる。
【０００７】
また、本発明の半導体装置は、半導体基板に埋込み絶縁膜を介して形成された半導体薄膜（例えば、単結晶シリコン薄膜）にＭＯＳＦＥＴを形成した半導体装置において、上記半導体薄膜のソース・ドレイン領域の不純物濃度分布のピークがソース・ドレイン領域の表面近傍に存在する。それにより、半導体薄膜のソース・ドレイン領域の表面が浸食されることを抑制可能となる。好ましくは、上記ＭＯＳＦＥＴを低濃度ドレイン（ＬＤＤ, Lightly Doped Drain）構造とすることによって、ホットキャリアを抑制し、素子の微細化を容易にする。
【０００８】
本発明の半導体装置の製造方法は、半導体基板に埋込み絶縁膜を介して形成された半導体薄膜に、トランジスタを形成すべき素子領域を絶縁分離する素子分離領域を形成する素子分離工程と、前記素子領域の前記半導体薄膜にゲート絶縁膜を介してゲートを形成するゲート形成工程と、前記ゲートをマスクとして前記半導体薄膜に不純物を注入してソース・ドレイン領域を形成する第１の不純物注入工程と、前記ソース・ドレイン領域の表面近傍に不純物注入を行う第２の不純物注入工程と、前記素子領域の前記半導体薄膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、前記ソース・ドレイン領域を被覆する前記層間絶縁膜にコンタクト孔を形成するコンタクト孔形成工程とを含み、前記第１の不純物注入工程においては、前記半導体薄膜における膜厚の略中央部に不純物濃度分布の第１のピークが形成されるようにイオン注入条件が設定され、前記第２の不純物注入工程においては、前記半導体薄膜における前記表面近傍に不純物濃度分布の第２のピークが形成されるようにイオン注入条件が設定され、前記第２のピークは前記第１のピークよりも高く、前記第２の不純物注入工程の不純物は、前記第１の不純物注入工程の不純物よりも原子量が大きいことを特徴とする。
【０００９】
かかる工程によって、ソース・ドレイン領域の表面に高濃度不純物拡散層を形成することが出来る。
【００１０】
好ましくは、上記第２の不純物注入工程の不純物は、上記第１の不純物注入工程の不純物よりも原子量が大きい。また、第２の不純物注入工程の不純物注入は、前記第１の不純物注入よりも高濃度である。また、上記第２の不純物注入工程は、上記第２の不純物の濃度分布のピークが上記ソース・ドレイン領域の表面近傍となるようにイオン注入条件が設定される。更に上記第２の不純物注入工程の不純物は、熱処理及び／又はレーザアニール（熱処理若しくはレーザアニール又は両者の組合わせ）によって活性化される。
【００１１】
半導体薄膜のエッチングレートは、不純物濃度が高い程、また、不純物の原子量が大きい程、低くなる傾向があるので、コンタクト孔を形成するエッチング工程によるソース・ドレイン領域のオーバーエッチングが抑制される。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
本発明の実施の形態においては、ソース・ドレイン領域の半導体層表面に高濃度及び／又はより大きい原子量の不純物を注入する。それによって、ソース・ドレイン領域表面のエッチングレートを下げ、コンタクト孔形成のエッチングによるソース・ドレイン領域の浸食を防止する。
【００１４】
図１（ａ）は、本発明の半導体装置の実施例を示しており、電気素子としてＭＯＳＦＥＴがＳＯＩ基板に形成された例を示している。同図において、半導体基板としてのシリコン基板１の上に、埋込み絶縁膜（酸化膜）２が形成されている。この埋込み絶縁膜２上にシリコン単結晶薄膜３が形成され、ＳＯＩ構造が得られる。シリコン単結晶薄膜３は、その一部がフィールド酸化膜４による素子分離領域とされ、素子形成領域同士が絶縁分離される。素子形成領域には、電気素子として、例えば、ＭＯＳＦＥＴが形成される。ＭＯＳＦＥＴは、シリコン単結晶薄膜３に形成されたトランジスタの閾値を決定するイオンが低濃度で注入されたチャネル領域３ａ、このチャネル領域３ａ上にゲート絶縁膜４を介して形成されるゲート５、ゲート５の両側にそれぞれ形成されたソース領域３ｂ及びドレイン領域３ｃによって構成される。ＭＯＳＦＥＴのゲート５には側壁スペーサ６が形成されたＬＤＤ構造とされ、チャネル３に不純物濃度の低い領域を設けて電界を緩和し、ホットキャリアの発生を減少する。ゲート５、ソース領域３ｂ及びドレイン領域３ｃ上に層間絶縁膜９が形成される。ソース領域３ｂ及びドレイン領域３ｃ上の層間絶縁膜９に開孔されたコンタクト孔１０、１０には、金属、例えば、アルミニウムが埋設され、それぞれソース、ドレインの端子１１となる。
２２はエッチング阻止用ソース・ドレイン領域の不純物である。
【００１５】
図１（ｂ）は、ソース・ドレイン領域の不純物濃度分布を示している。同図に示すように、不純物濃度は、ゲート５の下部ではチャネルイオンの濃度、側壁スペーサの下部では低濃度ｎ−（又はｐ−）、ソース・ドレイン領域では高濃度ｎ＋（又はｐ＋）、ソース・ドレイン領域の表面（上面）近傍では更に高濃度ｎ＋＋（又はｐ＋＋）、になるように濃度プロファイルは設定される。ソース・ドレイン領域の表面（上面）近傍に不純物濃度のピークが設定される。
【００１６】
高濃度ｎ＋（又はｐ＋）の領域では、ソース・ドレイン領域に深くイオン注入される。ｎチャネルＭＯＳＦＥＴの場合、例えば、リンを加速電圧４０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２でシリコン単結晶薄膜３の膜厚の中央に集中するように注入する。ｐチャネルＭＯＳＦＥＴの場合、例えば、ボロンを加速電圧２０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２、で注入する。
【００１７】
また、高濃度ｎ＋＋（又はｐ＋＋）の領域では、ｎチャネルＭＯＳＦＥＴの場合、例えば、砒素を加速電圧２０ｋｅＶ、ドーズ量１×１０１６／ｃｍ２でシリコン単結晶薄膜３の上面に集中するように注入する。ｐチャネルＭＯＳＦＥＴの場合、例えば、インジウムを加速電圧３０ｋｅＶ、ドーズ量１×１０１６／ｃｍ２、で注入する。
【００１８】
ソース・ドレイン領域の表面近傍に不純物が高濃度（ｎ＋＋又はｐ＋＋）で注入されていることにより、また、ソース・ドレイン領域よりも原子量の大きい不純物が用いられることによって、表面近傍部分のエッチングレートは低く設定される。その結果、従来（図４参照）に比べて薄膜３の浸食が減少する。
【００１９】
次に、上述した半導体装置の製造過程について図２及び図３説明する。尚、説明の都合上、図２（ｄ）、同（ｆ）、図３（ｂ）は、上下方向を拡大して示している。
【００２０】
まず、図２（ａ）に示すように、シリコン基板１に埋込み絶縁膜２を介してシリコン単結晶薄膜３が形成され、ＳＯＩ基板が形成される。前述したように、ＳＯＩ基板の製造には、シリコン基板への酸素イオン注入法やシリコン単結晶薄膜の貼り合せ法を使用することが出来る。
【００２１】
このＳＯＩ基板にＬＯＣＯＳ(Local Oxidation of Silicon)法によってフィールド酸化膜を形成して、図２（ｂ）に示すように、素子分離領域を形成する。すなわち、シリコン単結晶薄膜３の表面に熱酸化によって薄く図示しないパッド酸化膜を形成し、この上にシリコン窒化膜（図示せず）を、例えは、ＣＶＤ法によって形成する。このシリコン窒化膜を素子形成領域／素子分離領域に対応してパターニングし、素子形成領域上にシリコン窒化膜を残す。このシリコン窒化膜をマスクとしてシリコン単結晶薄膜３をウェットＯ２酸化し、フィールド酸化膜４を形成する。
【００２２】
次に、マスクとして用いたシリコン窒化膜及びパッド酸化膜を除去し、熱酸化によってゲート酸化膜４を形成する。このゲート酸化膜４上からチャネルイオンとして不純物イオン、例えば、ｐウェル部分にはボロン、ｎウェル部分にはリンを注入する。次にゲート電極・配線となるポリシリコン５をＣＶＤ法によってゲート酸化膜４上に堆積し、このポリシリコン膜５をリソグラフィとエッチングを使用してゲート電極・配線に対応したパターンとする。
【００２３】
次に、必要により、ゲート電極部５をＬＤＤ（Lightly Doped Drain）構造とする。ＬＤＤ構造は、ゲート５をマスクとしてイオン注入を行い、低濃度の既述不純物拡散層ｎ−（あるいはｐ−）を形成する（図１（ｂ）参照）。例えば、ｐ−ＭＯＳＦＥＴの場合、ｐ型のシリコン単結晶薄膜３に対してリンをドーズ量１×１０１３／ｃｍ２でイオン打込みし、ｎ−層を形成する。また、ｎ−ＭＯＳＦＥＴの場合、ｎ型のシリコン単結晶薄膜３に対してボロンをドーズ量１×１０１３／ｃｍ２でイオン打込みし、ｐ−層を形成する。その後、全面にＣＶＤ法によってシリコン酸化膜を被着し、方向性エッチングによってこの酸化膜を均一にエッチングすると、図２（ｃ）に示すように、ゲート５に側壁スペーサ６が残存する構造が得られる。
【００２４】
次に、このゲート５をマスクとしてイオン注入を行う。このイオン注入では、注入される不純物イオン２１がシリコン単結晶薄膜３の膜厚のほぼ中央に集中するように打込み条件を調整する。例えば、ｐ型のシリコン単結晶薄膜３に対しては、ボロンをドーズ量２×１０１５／ｃｍ２、打込み電圧２０ＫｅＶで行う。また、ｎ型のシリコン単結晶薄膜３に対しては、リンをドーズ量２×１０１５／ｃｍ２、打込み電圧４０ＫｅＶで行う。
【００２５】
次に、図２（ｅ）に示すように、例えば、１０００℃で２０秒の程度の熱処理を行って、注入イオンの活性化を行う。
【００２６】
次に、図２（ｆ）に示すように、シリコン単結晶層３の表面近傍の浅い位置に、不純物イオン２２をソース・ドレイン領域の不純物濃度よりも高濃度で注入する。このイオン注入は、コンタクト孔形成のためのエッチングがソース・ドレイン領域を削ることを抑制する。例えば、ｐ型のシリコン単結晶薄膜３に対しては、インジウムをドーズ量１×１０１６／ｃｍ２、打込み電圧３０ＫｅＶで行う。また、ｎ型のシリコン単結晶薄膜３に対しては、砒素をドーズ量１×１０１６／ｃｍ２、打込み電圧２０ＫｅＶで行う。この不純物の活性化は、１０００℃以下の熱処理若しくはレーザアニール又は両者の組合わせによって行う。レーザアニールによる不純物活性化は、レーザ照射範囲内において非平衡状態での活性化が行えるので、シリコン単結晶層３の極々表面に高濃度の不純物を形成するには都合がよい。
【００２７】
その後、図３（ａ）に示すように、ＣＶＤ法によって酸化シリコンを全面に堆積し、層間絶縁膜９を形成する。この層間絶縁膜９上にレジスト（図示せず）を塗布し、コンタクト孔１０のパターンを露光・現像してマスクを形成する。このコンタクト孔部分が開口したマスクを用いて方向性エッチング、例えば、ＲＩＥを行って、層間絶縁膜９を開孔する。エッチングは酸化膜１１を開孔したところで終了するようにするが、コンタクト孔１０直下のシリコン単結晶薄膜３のソース・ドレイン領域３ｂ、３ｃは多少のエッチングを受ける。しかし、シリコン単結晶薄膜３は、その膜厚の上部側に高濃度で不純物が拡散されているため、また、ソース・ドレイン領域に注入された不純物よりも原子量の大きい不純物が用いられているため、シリコン単結晶薄膜３上部のエッチングレートは低く、ソース・ドレイン領域への浸食は抑制される（図３（ｂ））。
【００２８】
コンタクト孔開孔後、配線膜として導電膜、例えば、アルミニウムを全面に堆積する。配線膜にレジストを塗布し、配線・電極のパターンを露光・現像してマスクを形成する。このマスクを用いて方向性エッチング、例えば、ＲＩＥを行って、配線・電極を形成する。こうして、図３（ｃ）に示すように、オーバーエッチングが防止された、ＳＯＩ基板のＭＯＳＦＥＴが形成される。この後は、パシベーション膜形成など従来の工程を経て半導体装置が完成される。
【００２９】
このように、従来のＳＯＩ構造のＭＯＳＦＥＴのソース・ドレイン領域の不純物は均一となるように、不純物打込み条件と熱拡散条件が最適化されていたが、実施例では、ソース・ドレイン領域表面部分の不純物濃度をソース・ドレイン領域に比べて高濃度、また、より大きい原子量とし、当該部分のエッチングレートが低下するようにしたので、ソース・ドレイン領域の薄膜半導体層のオーバーエッチングが可及的に回避可能となる。
【００３０】
本実施例の構成によれば、ソーズ・ドレイン領域のコンタクト孔開切に伴うオーバーエッチングを防止するための複雑な構造が不要である。オーバーエッチングを防止するための追加工程を最低限に抑えるとが出来る。また、寄生抵抗を低くすることが可能となる。
【００３１】
なお、実施例では、ＬＤＤ構造としたがこれに限定されるものではない。また、本発明はコンタクト孔形成以外のエッチングの場合にも、半導体薄膜基板のオーバーエッチングを防止するために適用可能である。本発明はソース・ドレイン領域以外の部分の浸食抑止のために当該部分に適用可能である。
【００３２】
【発明の効果】
以上説明したように、本発明の半導体装置は、半導体薄膜基板がオーバーエッチングされ難くなるようにしたので、ソース・ドレイン領域の所要の膜厚が確保され、寄生抵抗の増加を抑制可能となる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の構成例を示す説明図である。
【図２】図２は、本発明の半導体装置の製造プロセスを説明する説明図である。
【図３】図３は、本発明の半導体装置の製造プロセスを説明する説明図である。
【図４】図４は、従来の半導体装置の不具合（オーバーエッチング）を説明する説明図である。
【符号の説明】
１  シリコン基板（半導体基板）
２  埋込み絶縁膜（酸化膜）
３  シリコン単結晶薄膜
４  ゲート絶縁膜
５  ゲート
６  側壁スペーサ
７  レジスト
２１  エッチング抑制用の不純物（高濃度、大きい原子量）
２２  ソース・ドレイン領域の不純物
【図１】
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【図２】
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【図３】
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【図４】
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