(57)【特許請求の範囲】
【請求項１】
第１の電源から供給される電源により駆動され、出力バッファを介して所定の信号を出力する出力回路と、第２の電源から供給される電源により駆動され、入力バッファを介して前記出力回路からの信号を受信する入力回路とからなるインターフェース回路において、
前記第２の電源から供給される電源により駆動され、前記第２の電源からの電源供給レベルが低下すると、自己の出力がハイインピーダンス状態となる出力制御回路を備え、
前記出力回路の出力バッファは、前記出力制御回路の出力端の状態に応じて、自己の出力をハイインピーダンス状態またはローインピーダンス状態に切り換え可能な制御端子を有し、
前記制御回路は、前記第２の電源からの電源供給レベルが低下すると、自己の出力をハイインピーダンスとすることにより、前記出力回路の出力バッファをハイインピーダンス状態とすることを特徴とするインターフェイス回路。
【請求項２】
前記出力制御回路は、前記第２の電源による駆動されるＣＭＯＳバッファから構成されることを特徴とする請求項１記載のインターフェイス回路。
【請求項３】
前記制御回路の出力は、抵抗器により前記第１の電源にプルアップされていることを特徴とする請求項１または２記載のインターフェイス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電子機器のＣＭＯＳ回路を含むインターフェイス回路に係り、特にＣＭＯＳ回路の出力バッファの保護を行うインターフェイス回路に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳ回路の出力バッファには、一般に、過大な電流が流れた場合、ＣＭＯＳ回路自体のデバイス破壊を避けるために、出力バッファに流れる電流を抑える手段（例えば、電流を制限する電流制限抵抗を設ける等）が採用されている。また、ＣＭＯＳ回路の入力バッファには、静電破壊ラッチアップ等から入力回路を保護するための手段（例えば、入力信号に対するダイオードクランプ回路を設ける等）が用いられている。
【０００３】
図２は、従来のＣＭＯＳ回路を含むインターフェイス回路の略構成を示す回路図である。図において、ＣＭＯＳ回路２とＣＭＯＳ回路６とは、ＣＭＯＳ回路２の出力バッファ１０とＣＭＯＳ回路６の入力バッファ７とを接続することにより通信を行う。ＣＭＯＳ回路２には、電源１から電源が供給されており、ＣＭＯＳ回路６には、電源１とは独立した電源５から電源が供給されている。
【０００４】
上述した構成において、ＣＭＯＳ回路２およびＣＭＯＳ回路６の双方に、各々、電源１および電源５から所定の電源が印加されている場合には、ＣＭＯＳ回路２の出力バッファ１０とＣＭＯＳ回路６の入力バッファ７との間で正常な動作が行われる。
【０００５】
しかしながら、特にＣＭＯＳ回路６の電源５の出力が低下、あるいは電源供給断になった場合、ＣＭＯＳ回路６の電源５とＣＭＯＳ回路６の入力バッファ７との間は、等価的にダイオードで接続された状態となる。このため、ＣＭＯＳ回路６の入力バッファ７は、ローインピーダンス状態となり、ＣＭＯＳ回路２からＣＭＯＳ回路６へと大電流が流れる。この場合、ＣＭＯＳ回路２の出力バッファ１０が壊れる。また、ＣＭＯＳ回路２の出力バッファ１に電流制限がかかっていたとしても、最大定格電流が流れ、最終的には熱のためにＣＭＯＳ回路２の出力バッファ１０が破壊に至る危険性がある。
【０００６】
そこで、例えば特開平５−１３６９６号では、図３に示すように、ＣＭＯＳ回路６への電源５からの電源供給レベルを、電源１の電源供給レベル（基準値）と比較する電源比較回路１１を設け、この比較結果により電源５の電源供給レベルの低下が検出されると、ＣＭＯＳ回路２の出力バッファ３をハイインピーダンス状態とし、ＣＭＯＳ回路２とＣＭＯＳ回路６の接続を電気的に切断する方法が開示されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来のインターフェイス回路では、比較回路１１により電源５の電源供給レベルの低下を検出しなければならず、比較回路１１の性能に左右される可能性がある。つまり、電源５の電源供給レベルの低下を検出してからＣＭＯＳ回路２の出力バッファ３がハイインピーダンスとなり、ＣＭＯＳ回路２とＣＭＯＳ回路６の接続が切断されるまでの時間が比較回路１１の回路構成や素子（ＯＰアンプ）の動作速度等に影響を受けやすい。すなわち、比較回路１１をどのように構成するかで、確実に破壊を防止できるか否かが決まる。言い換えると、比較回路１１の構成によっては、ＣＭＯＳ回路２とＣＭＯＳ回路６の接続を確実に切断することができないという問題がある。
【０００８】
この発明は上述した事情に鑑みてなされたもので、入力バッファを備えるＣＭＯＳ回路への電源供給がなくなった場合、出力バッファを備えるＣＭＯＳ回路の破壊を確実に防止できるインターフェイス回路を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上述した問題点を解決するために、請求項１記載の発明では、第１の電源から供給される電源により駆動され、出力バッファを介して所定の信号を出力する出力回路と、第２の電源から供給される電源により駆動され、入力バッファを介して前記出力回路からの信号を受信する入力回路とからなるインターフェース回路において、前記第２の電源から供給される電源により駆動され、前記第２の電源からの電源供給レベルが低下すると、自己の出力がハイインピーダンス状態となる出力制御回路を備え、前記出力回路の出力バッファは、前記出力制御回路の出力端の状態に応じて、自己の出力をハイインピーダンス状態またはローインピーダンス状態に切り換え可能な制御端子を有し、前記制御回路は、前記第２の電源からの電源供給レベルが低下すると、自己の出力をハイインピーダンスとすることにより、前記出力回路の出力バッファをハイインピーダンス状態とすることを特徴とする。
【００１０】
この発明によれば、前記制御回路は、入力回路の入力バッファを駆動する前記第２の電源からの電源供給レベルが低下すると、自己の出力をハイインピーダンスとすることにより、前記出力回路の出力バッファをハイインピーダンス状態とする。この結果、第２の電源の電源供給レベルが低下することにより、入力回路の入力バッファがローインピーダンス状態となっても、入力回路の入力バッファへの電流の流れ込みは発生しない。したがって、入力バッファを備えるＣＭＯＳ回路への電源供給がなくなった場合であっても、出力バッファを備えるＣＭＯＳ回路の破壊を確実に防止することが可能となる。
【００１１】
【発明の実施の形態】
次に図面を参照してこの発明の実施形態について説明する。
【００１２】
Ａ．実施形態の構成
図１は本発明の一実施形態によるインターフェイス回路の略構成を示す回路図である。なお、図２または図３に対応する部分には同一の符号を付けて説明を省略する。図において、ＣＭＯＳ回路２とＣＭＯＳ回路６とは、ＣＭＯＳ回路２の出力トライステートバッファ３とＣＭＯＳ回路６の入力バッファ７とを信号線１００で接続されている。また、ＣＭＯＳ回路６側には、ＣＭＯＳ回路６の電源５で駆動する出力制御回路８が設けられている。該出力制御回路８は、図示しないＣＰＵ等からの制御信号が供給されている出力バッファ９からなる。該出力バッファ９の出力は、信号線１０１を介してＣＭＯＳ回路２の出力トライステートバッファ３のイネーブル端子に接続されている。また、信号線１０１は、ＣＭＯＳ回路２側において、電源１に接続された抵抗器４によってプルアップされている。
【００１３】
通常動作においては、出力制御回路８の出力バッファ９が、上記図示しないＣＰＵの制御信号に従って「Ｈ」または「Ｌ」となる出力信号を、信号線１０１を介してＣＭＯＳ回路２の出力トライステートバッファ３のイネーブル端子に供給することにより、ＣＭＯＳ回路２とＣＭＯＳ回路６との接続・遮断を制御するようになっている。具体的には、上記図示しないＣＰＵは、通常動作時には「Ｌ」となる制御信号を出力制御回路８の出力バッファ９の入力に供給している。この場合、出力バッファ９の出力は、「Ｌ」となり、出力トライステートバッファ３は、イネーブル状態となる。
【００１４】
また、上記出力制御回路８の出力バッファ９は、電源電圧監視機能を有しており、特別な回路を必要とせずに、出力制御回路８への電源供給が正常動作するために必要とされる電圧より低下するか、あるいは完全に遮断されると、出力バッファ９の出力をハイインピーダンス状態にするという特性を備えている。この場合、出力バッファ９の出力、すなわち信号線１０１は抵抗器４によって電源１にプルアップされているので、ＣＭＯＳ回路２の出力トライステートバッファ３のイネーブル端子には、「Ｈ」が供給される。したがって、出力トライステートバッファ３は、ハイインピーダンス状態となる。
【００１５】
Ｂ．実施形態の動作
次に、上述した実施形態の動作について説明する。まず、ＣＭＯＳ回路６側の電源５の電源供給レベルが正常である場合には、出力制御回路８の出力バッファ９は、「Ｌ」を出力するので、出力トライステートバッファ３のイネーブル端子には、抵抗器４によりプルアップされた信号線１０１を介して「Ｌ」が供給され、イネーブル状態となっている。これにより、ＣＭＯＳ回路２の出力トライステートバッファ３とＣＭＯＳ回路６の入力バッファ７との間では、電気的に正常な動作が行われる。この状態は、前述した従来技術におけるＣＭＯＳ回路２とＣＭＯＳ回路６との間のインターフェイスと同様の構成となる（図２を参照）。
【００１６】
次に、ＣＭＯＳ回路６が正常動作しない電圧まで電源５の電源供給レベルが低下すると、ＣＭＯＳ回路６と同一の電源５から電源が供給されている出力制御回路８の電圧も低下するので、出力制御回路８の出力バッファ９の出力は、ハイインピーダンス状態となる。このとき、信号線１０１がプルアップ抵抗４によりプルアップされているので、出力バッファ９の出力は「Ｈ」となり、ＣＭＯＳ回路２の出力トライステートバッファ３のイネーブル端子には「Ｈ」となる信号が与えられる。この時点で、ＣＭＯＳ回路２の出力トライステートバッファ３はハイインピーダンス状態となる。
【００１７】
この結果、信号線１００もハイインピーダンス状態となるので、ＣＭＯＳ回路６が正常動作しない電圧まで電源５の電源供給レベルが低下することにより、ＣＭＯＳ回路６の入力バッファ７がローインピーダンス状態となっても、ＣＭＯＳ回路２からＣＭＯＳ回路６への電流の流れ込みは発生せず、ＣＭＯＳ回路２の出力トライステートバッファ３が破壊されることを防止することができる。
【００１８】
【発明の効果】
以上、説明したように、この発明によれば、入力回路の入力バッファを駆動する前記第２の電源からの電源供給レベルが低下すると、出力制御回路の出力が自動的にハイインピーダンスとなることにより、前記出力回路の出力バッファがハイインピーダンス状態となるようにしたので、入力回路の入力バッファがローインピーダンス状態となっても、入力回路の入力バッファへの電流の流れ込みは発生せず、入力バッファを備える入力回路への電源供給がなくなった場合であっても、出力バッファを備える出力回路の破壊を確実に防止することができるという利点が得られる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるインターフェイス回路の略構成を示す回路図である。
【図２】従来のインターフェイス回路の略構成を示す回路図である。
【図３】従来のインターフェイス回路の略構成を示す回路図である。
【符号の説明】
１  電源（第１の電源）
２  ＣＭＯＳ回路（出力回路）
３  スリーステートバッファ（出力バッファ）
４  抵抗器
５  電源（第２の電源）
８  出力制御回路
９  出力バッファ
１００、１０１  信号線
【図１】
0003627481.tif 000002
【図２】
0003627481.tif 000003
【図３】
0003627481.tif 000004