(57)【特許請求の範囲】
【請求項１】
絶縁基板と、前記絶縁基板上においてディジタル信号配線が形成された第１の領域と、前記絶縁基板上においてアナログ信号配線が形成された第２の領域とを有し、前記第1、第2の領域の間の領域には少なくとも固定電位が与えられた配線が設けられ、前記第1の領域に含まれる前記ディジタル信号配線と、前記第2の領域に含まれるアナログ信号配線とが隣接しないようにレイアウトされた半導体装置であって、
前記絶縁基板上で、前記第2の領域を除いた領域のうち、少なくとも前記第1の領域の上下両方にシールド電極を設けたことを特徴とする半導体装置。
【請求項２】
絶縁基板と、前記絶縁基板上においてディジタル信号配線が形成された第１の領域と、前記絶縁基板上においてアナログ信号配線が形成された第２の領域とを有し、前記第1、第2の領域の間の領域には少なくとも固定電位が与えられた配線が設けられ、前記第1の領域に含まれる前記ディジタル信号配線と、前記第2の領域に含まれるアナログ信号配線とが隣接しないようにレイアウトされた半導体装置であって、
前記絶縁基板上で、前記第2の領域を除いた領域のうち、少なくとも前記第1の領域の上または下にシールド電極を設け、前記第１の領域以外の領域に設けられたトランジスタ領域と、このトランジスタ領域の下に設けられた遮光体とを更に含むことを特徴とする半導体装置。
【請求項３】
前記シールド電極と前記遮光体とは、同一の導電膜によって形成されたことを特徴とする請求項２記載の半導体装置。
【請求項４】
絶縁基板上に形成された電荷導出用スイッチングトランジスタ領域と、そのスイッチングタイミングを決めるクロック配線領域を含んで構成される走査回路領域と、電荷導出用スイッチングトランジスタにより導出された電荷を通すアナログ信号配線領域と、を含む半導体装置であって、前記アナログ信号配線領域を除いた領域のうち、少なくとも前記走査回路領域の下にシールド導体を設けてなることを特徴とする半導体装置。
【請求項５】
前記シールド導体は、前記走査回路を構成するトランジスタが配置されたトランジスタ領域と前記クロック配線領域とのそれぞれについて別に設けたことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記シールド導体は、前記走査回路を構成するトランジスタが配置されたトランジスタ領域と前記クロック配線領域とのうち、クロック配線領域について設けたことを特徴とする請求項４記載の半導体装置。
【請求項７】
前記クロック配線領域は、互いに位相の異なる２種類のクロックについての第１及び第２の配線領域からなり、これら第１及び第２の配線領域それぞれについて別々に前記シールド導体を設けたことを特徴とする請求項４〜６のいずれかに記載の半導体装置。
【請求項８】
入力光を検出して電気信号を出力する光電素子を有しこの出力電気信号を前記電荷導出用スイッチングトランジスタ領域に伝達するイメージセンサ回路を更に含むことを特徴とする請求項４〜７のいずれかに記載の半導体装置。
【請求項９】
前記電荷導出用スイッチングトランジスタ領域の下に設けられ前記入力光を出力する光源から前記電荷導出用スイッチングトランジスタ領域への光の入射を遮る遮光膜を更に含むことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記シールド導体と前記遮光膜とを同一の導体によって実現したことを特徴とする請求項９記載の半導体装置。
【請求項１１】
電荷導出用スイッチングトランジスタ領域と、そのスイッチングタイミングを決めるクロック配線領域を含んで構成される走査回路領域と、
電荷導出用スイッチングトランジスタにより導出された電荷を通すアナログ信号配線領域と、を絶縁基板上に形成する半導体装置の製造方法であって、
前記アナログ信号配線領域を除いた領域のうち、少なくとも前記走査回路領域が形成される領域の下部に相当する位置にシールド導体を設けるステップと、このシールド導体の上に前記走査回路領域を形成するステップとを含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記半導体装置は入力光を検出して電気信号を出力する光電素子をも有し、前記入力光を出力する光源から前記電荷導出用スイッチングトランジスタ領域への光の入射を遮る遮光膜を、前記シールド導体と同時に形成するようにしたことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
請求項８〜１０のいずれかに記載の半導体装置と、前記イメージセンサ回路に前記入力光を導く光学部品と、前記シールド導体と共に前記走査回路領域を挟むように設けられたシールド部材とを含むことを特徴とするイメージセンサ装置。
【請求項１４】
前記シールド部材は、前記シールド導体に対して略平行に設けられていることを特徴とする請求項１３記載のイメージセンサ装置。
【請求項１５】
前記シールド部材は、前記シールド導体に対して略垂直に設けられていることを特徴とする請求項１３記載のイメージセンサ装置。
【請求項１６】
前記光学部品は、前記半導体装置に接着され、前記シールド部材は前記光学部品と一体に設けられていることを特徴とする請求項１３〜１５のいずれかに記載のイメージセンサ装置。
【請求項１７】
前記光学部品は前記イメージセンサ回路に前記入力光を導く光ファイバであり、前記光ファイバを保持する保持部材を更に含むことを特徴とする請求項１６記載のイメージセンサ装置。
【請求項１８】
前記シールド部材は、前記保持部材の表面に蒸着された金属膜であることを特徴とする請求項１７記載のイメージセンサ装置。
【請求項１９】
前記保持部材は導体で形成されこの保持部材が前記シールド部材となることを特徴とする請求項１７記載のイメージセンサ装置。
【請求項２０】
前記光学部品は、前記半導体装置との接着面と反対側の面に設けられた導電性透明電極を含み、該電極が接地されていることを特徴とする請求項１３〜１９のいずれかに記載のイメージセンサ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法並びにそれを用いたイメージセンサ装置に関し、特に絶縁基板上に半導体素子が形成された半導体装置及びその製造方法並びにそれを用いたイメージセンサ装置に関する。
【０００２】
【従来の技術】
絶縁基板上に半導体素子が形成された半導体装置として、従来よりガラス基板上に多結晶シリコンによる薄膜トランジスタを形成した半導体装置が知られている。ガラス基板を用いるため、液晶表示装置等の光学装置に適応できる、安価である、配線の寄生容量が非常に小さい、チップサイズの制限が少ない等の利点をもつ。
【０００３】
ところで、特開昭６０−２２８８１号公報には、上記装置としてイメージセンサに関する技術が開示されている。同公報によれば、図１５に示されているように、このイメージセンサは一次元の密着型イメージセンサであって、絶縁基板上に作成した多結晶シリコンによる薄膜トランジスタで形成した走査回路１０１と、同薄膜トランジスタによるスイッチ１０５と、半導体光導電膜とから構成される。そして、イメージセンサのチップサイズは、その長手方向に３０ｃｍのものが作成できるとされている。なお、同図中の１０２はエレメント、１０３はスイッチング回路、１０４は感光セルである。
【０００４】
【発明が解決しようとする課題】
しかしながら、本発明者がガラス基板上にイメージセンサを作成し実施を試みたところ大きな問題点に直面した。ここで、本発明者が実施を試みたイメージセンサについて説明する。
【０００５】
図１６は実施を試みたイメージセンサのブロック図である。このイメージセンサは厚さ１．１ｍｍのガラス基板上に作成した一次元の密着型イメージセンサであって、その長手方向のチップサイズは１２０ｍｍ、短手方向のチップサイズは２ｍｍである。このイメージセンサの回路は、多結晶シリコン薄膜トランジスタで構成したＣＭＯＳ型走査回路１０１と、多結晶シリコン薄膜トランジスタのスイッチ１０５と、アモルファスシリコン薄膜で作成したフォトダイオード１１３とから構成されている。走査回路１０１は基本的にシフトレジスタである。そして、このシフトレジスタの各段の出力はバッファを介してスイッチのゲート端子１１４に入力され、スイッチのオン／オフをコントロールする。走査回路１０１の走査段数、すなわちフォトダイオードの数は８６４である。なお、図１６中に記したＣ１〜Ｃ８、及びＣgdは全て寄生素子であり、後に参照する。イメージセンサの出力端子１１５には、初段アンプとしてＩ−Ｖ変換器１１１を接続し、Ｉ−Ｖ変換器の出力に積分器１１２を接続した。
【０００６】
イメージセンサ素子の断面構造について、図１７を参照しながら説明する。１．１ｍｍのガラス基板１２０上に酸化シリコン膜１２１を形成し、その上に多結晶シリコン膜１００を活性層とする薄膜トランジスタ１２３を形成している。薄膜トランジスタのゲート電極１２４を形成した後、酸化シリコン膜からなる層間膜１２５で覆い、その上にフォトダイオード１２６を形成した。最後に、これら素子をアルミニウムの配線１２８で接続した後、保護膜１２７を形成した。なお、「ａ−ＳｉＣ」はＰ+ −ａ−ＳｉＣ：Ｈ（Ｐ+ 非晶質シリコンカーバイト）であり、ａ−Ｓｉとの連結成膜により、４００オングストローム堆積されるので、ａ−Ｓｉの上を薄く覆うことになる。「ａ−Ｓｉ」はａ−Ｓｉ：Ｈであり、非結晶シリコンである。
【０００７】
基本動作は、フォトダイオードに逆バイアスをかけておき、次に走査したときに露光量に応じた電荷を読出す、いわゆる蓄積方式である。８６４ビットのシフトレジスタの各段の出力が順次出力されると、スイッチングトランジスタが順次選択されることに応じて、各フォトダイオードの充電電流が出力線に流れる。この充電電流を各段毎に積分した信号が露光量に応じてフォトダイオードに蓄積された電荷であるので、積分器の出力信号が露光量に比例した信号レベルとなる。
【０００８】
本発明者は、このイメージセンサを用いてイメージセンサモジュールを組立て、印刷物の画像読取りを試みた。図１８は、そのイメージセンサモジュールの模式断面図である。同図において、イメージセンサモジュールは、イメージセンサ１１０と、イメージセンサ基板裏面に配設した光源１３０と、イメージセンサ受光面に接着剤１３６で接着された光ファイバアレイプレート１３１と、ローラ１３２と、プリント基板１３３と、ケース１３４とを含んで構成されている。光ファイバアレイプレート表面には、ノイズ防止用にＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎｏｘｉｄｅ）膜１３５を蒸着し接地した。なお、同図中の１１３はフォトダイオード、２２２はベースガラス、２２３は光ファイバである。
【０００９】
かかる構成において、イメージセンサ裏面に配設した光源１３０からの光は、ガラス基板であるイメージセンサ基板を透過し、光ファイバ２２３を通して図示せぬ原稿を照明する。原稿からの情報は各光ファイバ単位で量子化されイメージセンサの各フォトダイオードに伝達される。このモジュールは、ローラの回転方向に副走査することで原稿情報を読取るものである。このモジュールの更に詳細な構造については特開平６−２９１９３５号公報に記載されている。
【００１０】
しかしながら、上記イメージセンサを駆動したところ、次の問題点が発覚した。第１の問題点は、イメージセンサのセンサ出力端子１１５に接続した初段アンプ１１１の出力がクロックの遷移に同期したインパルス性のノイズで飽和してしまうことである。この現象により、初段アンプのゲインが制限されてしまう。すなわち、出力が飽和しないようにゲインを下げる必要があり、これは一般にＳＮ低下の原因となる。
【００１１】
第２の問題点は、積分器１１２の出力で、イメージセンサの偶数段目と奇数段目の出力がスプリットする固定パターンノイズ（偶奇信号段差Ｑｓ）があらわれ、さらにこの偶奇信号段差Ｑｓが変動することである。以下、この変動をΔＱｓと呼ぶ。この変動により、画像に縞ノイズが発生する。
【００１２】
図１９にはイメージセンサの出力信号波形が示されている。同図には、白原稿を読取った時の１０段目から１３段目にかけての積分器の出力波形と走査回路に供給したクロック波形とが示されている。同図を参照すると、偶数段目の出力と奇数段目の出力とで段差が生じている様子が分かる。この現象の性質から、これらの問題点は寄生素子を介したノイズ混入であると考えられる。
【００１３】
図１６内に示されている容量Ｃ１〜Ｃ８及びＣgdは、イメージセンサ内の主な寄生容量をあらわしている。本発明者が綿密な解析をした結果、これらの寄生容量のうちクロック１配線１４０と出力配線１４２との容量Ｃ１と，クロック２配線１４１と出力配線１４２との容量Ｃ２とにより上記問題点が生じていることを見出した。すなわち容量Ｃ１，Ｃ２を介して、大きなクロックノイズが出力配線に混入していることを見出した。
【００１４】
図２０はこれら配線のレイアウトの様子を示したイメージセンサの模式的斜視図である。クロック１配線１４０やクロック２配線１４１や出力線１４２は、イメージセンサの１段目から８６４段目にわたって共通に接続されて延びるレイアウトで、これらは一般にバスラインと呼ばれる。このように、センサの長手方向のサイズととほぼ等しい長さの平行配線であるため、センサの長手方向の長さが長くなればなるほどこれらの容量は比例して増加する。容量Ｃ１，Ｃ２の具体的な容量値は順に８４０ｆＦ、６０５ｆＦであった。
【００１５】
クロック信号は振幅が５Ｖで、クロック１信号とクロック２信号は互いに逆相になるような信号である。クロック１信号の立上りで、容量Ｃ１を介して出力配線に投入される電荷は、
５（Ｖ）×８４０（ｆＦ）＝４２００ｆＣ
である。一方、容量Ｃ２を介して出力線に投入される電荷は、
−５（Ｖ）×６０５（ｆＦ）＝−３０２５ｆＣ
となる。このため、結果的に１１７５ｆＣの電荷が出力信号に重畳されることになる。
【００１６】
次段の出力はクロック１信号の立下り時のタイミングで出力されるため、上記と逆のことがおこり、−１１７５ｆＣの電荷が重畳されることになる。これが偶奇信号段差Ｑｓの原因であることが分かった。また、初段アンプの出力がクロックの遷移に同期したインパルス性のノイズで飽和してしまうことの主原因も、この大きな電荷投入であった。
【００１７】
信号電荷量は、画像読込みの高速化の要請に応えるため、時代とともに少なくなる傾向にある。先に示した１１７５ｆＣのノイズ電荷は信号電荷の１倍〜１０倍に相当し、深刻な問題となっている。
【００１８】
以上説明したように、クロック配線から出力配線に投入される電荷の値、すなわちクロック振幅電圧と容量Ｃ１，Ｃ２の容量値との各積の値は出力信号電荷量に対して非常に大きな値であるといえる。また互いに逆相のクロックで駆動し、ノイズのキャンセルを試みてはいるものの、容量Ｃ１，Ｃ２の差があるため十分なキャンセルではない。たとえ、容量Ｃ１，Ｃ２の値を精度よく合わせ込んだとしても、クロック振幅電圧の変動により、容易に混入電荷量が変動しキャンセルされなくなることが予想される。
【００１９】
さらに問題を複雑化させている原因は、これら容量Ｃ１，Ｃ２がセンサ周囲の広い空間で形成されていることである。図２１は上記イメージセンサの断面であって、イメージセンサを空中に浮かせた時にクロック１配線と出力線とで形成される容量に伴う等電位面及び電気力線を表したものである。クロック１配線に５Ｖその他の配線を０Ｖとしてある。ガラス基板のように絶縁基板上に配線を形成した場合、いわゆる接地電位面が存在しないため、誘電体であるガラス基板内部、ガラス基板裏面の空中、センサ表面の空中等を介して容量が形成される。点線で記載した電気力線がイメージセンサ外部の空間に広く広がっているということは、イメージセンサ外部の空間の物体の影響で容易に容量Ｃ１，Ｃ２の値が変動することを意味する。図２２には図２１のイメージセンサの裏面に接地金属板２２５を置いた場合の等電位面が示されている。等電位面の様子が大きく変化すると共に、容量Ｃ１，Ｃ２の値にも大きな変化が見られた。図２１のように空中に浮かせた場合と、図２２のように接地金属板を置いた場合との容量Ｃ１，Ｃ２の各値が表１に示されている。各容量値は約３倍も変化した。
【００２０】
【表１】
0003714025.tif 000002
偶奇信号段差Ｑｓが変動するΔＱｓは、図２３に示されているようにスキャナモジュール１６１を接地金属板１６０に近づけたり、遠ざけたりしたときに生じる。このときの容量Ｃ１，Ｃ２の値が表２に示されている。このように、容量Ｃ１，Ｃ２の値が変化することで容量Ｃ１とＣ２との差が変動し、偶奇信号段差の変動ΔＱｓが生じることが分かった。
【００２１】
【表２】
0003714025.tif 000003
以上述べたように、イメージセンサで見られた問題の原因は配線間の結合容量が大きいことと、その容量値が変動することに起因していた。一般に、絶縁基板上に回路を形成した場合、配線と基板との結合が弱いため、配線同士の結合容量が大きくなる。このことについて、図２４のモデルを参照して説明する。図２４（Ａ）はシリコン基板１７３上に１μｍの絶縁膜１７２を挟んで２本の平行配線１７０，１７１を、互いに５μｍ離して形成したモデルである。一方、同図（Ｂ）はガラス基板上に配線した場合のように、配線以外には導体が存在しないような空間に平行配線を形成したモデルである。
【００２２】
配線の寄生容量は、同図（Ａ）の場合に１１７ｐＦ／ｍ、同図（Ｂ）の場合に１２ｐＦ／ｍとなり、当然同図（Ｂ）の方が小さくなる。しかしながら、クロストークの原因となる配線間の容量は、同図（Ａ）の場合に１．５ｐＦ／ｍ、同図（Ｂ）の場合に１２ｐＦ／ｍとなり、同図（Ｂ）の方が８倍も大きくなっていることに注目する必要がある。
【００２３】
なお、イメージセンサ以外の装置、例えば駆動回路を同一基板上に形成した液晶表示装置等でも同様な問題が生じる。
【００２４】
本発明者は、絶縁基板上に半導体素子が形成された半導体装置では以上述べたように、クロック信号配線から発生するノイズが他の配線に混入しやすく、大きな問題であることを突き止めた。
【００２５】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は高速かつノイズの少ない半導体装置及びこれを用いたイメージセンサ装置を提供することである。
【００２６】
【課題を解決するための手段】
本発明による半導体装置は、絶縁基板と、前記絶縁基板上においてディジタル信号配線が形成された第１の領域と、前記絶縁基板上においてアナログ信号配線が形成された第２の領域とを有し、前記第1、第2の領域の間の領域には少なくとも固定電位が与えられた配線が設けられ、前記第1の領域に含まれる前記ディジタル信号配線と、前記第2の領域に含まれるアナログ信号配線とが隣接しないようにレイアウトされた半導体装置であって、前記絶縁基板上で、前記第2の領域を除いた領域のうち、少なくとも前記第1の領域の上または下にシールド電極を設けたことを特徴とする。前記第１の領域の上下両方に前記シールド電極を設けても良い。また、前記第１の領域以外の領域に設けられたトランジスタ領域と、このトランジスタ領域の下に設けられた遮光体とを更に含んでも良い。なお、前記シールド電極と前記遮光体とは、同一の導電膜によって形成しても良い。
【００２７】
本発明による他の半導体装置は、絶縁基板上に形成された電荷導出用スイッチングトランジスタ領域と、そのスイッチングタイミングを決めるクロック配線領域を含んで構成される走査回路領域と、電荷導出用スイッチングトランジスタにより導出された電荷を通すアナログ信号配線領域と、を含む半導体装置であって、前記アナログ信号配線領域を除いた領域のうち、少なくとも前記走査回路領域の下にシールド導体を設けてなることを特徴とする。前記シールド導体は、前記走査回路を構成するトランジスタが配置されたトランジスタ領域と前記クロック配線領域とのそれぞれについて別に設けるか、前記走査回路を構成するトランジスタが配置されたトランジスタ領域と前記クロック配線領域とのうち、クロック配線領域について設ける。前記クロック配線領域は、互いに位相の異なる２種類のクロックについての第１及び第２の配線領域からなり、これら第１及び第２の配線領域それぞれについて別々に前記シールド導体を設けても良い。前記電荷導出用スイッチングトランジスタ領域の下に設けられ前記入力光を出力する光源から前記電荷導出用スイッチングトランジスタ領域への光の入射を遮る遮光膜を設けても良い。前記シールド導体と前記遮光膜とを同一の導体によって実現しても良い。
【００２８】
本発明による半導体装置の製造方法は、電荷導出用スイッチングトランジスタ領域と、そのスイッチングタイミングを決めるクロック配線領域を含んで構成される走査回路領域と、電荷導出用スイッチングトランジスタにより導出された電荷を通すアナログ信号配線領域と、を絶縁基板上に形成する半導体装置の製造方法であって、前記アナログ信号配線領域を除いた領域のうち、少なくとも前記走査回路領域が形成される領域の下部に相当する位置にシールド導体を設けるステップと、このシールド導体の上に前記走査回路領域を形成するステップとを含むことを特徴とする。前記半導体装置は入力光を検出して電気信号を出力する光電素子をも有し、前記入力光を出力する光源から前記電荷導出用スイッチングトランジスタ領域への光の入射を遮る遮光膜を、前記シールド導体と同時に形成しても良い。
【００２９】
本発明によるイメージセンサ装置は、上記半導体装置と、前記イメージセンサ回路に前記入力光を導く光学部品と、前記シールド導体と共に前記走査回路領域を挟むように設けられたシールド部材とを含むことを特徴とする。前記シールド部材は、前記シールド導体に対して略平行又は略垂直に設ける。前記光学部品は、前記半導体装置に接着され、前記シールド部材は前記光学部品と一体に設ける。
前記光学部品は前記イメージセンサ回路に前記入力光を導く光ファイバであり、前記光ファイバを保持する保持部材を更に含む。前記シールド部材は、前記保持部材の表面に蒸着された金属膜とするか、前記保持部材を導体で形成して前記シールド部材とする。前記光学部品は、前記半導体装置との接着面と反対側の面に設けられた導電性透明電極を含み、該電極を接地しても良い。
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【００３０】
要するに、上記の問題点を解決するために、ノイズ発生源であるディジタル回路領域の一部、あるいはディジタル回路領域全体の上層又は下層の少なくとも一方に、導電層からなる電極を配設し、かつ、アナログ信号配線の上層及び下層の領域には、電極を設けないことを特徴としているのである。
【００３１】
【発明の実施の形態】
次に、本発明の実施の一形態について図面を参照して説明する。なお、以下の説明において参照する各図においては、他の図と同等部分には同一符号が付されている。
【００３２】
図２は本発明による半導体装置の断面構造図である。同図を参照すると、本半導体装置は、入力光を電気信号に変換するフォトダイオード領域Ｐと、このフォトダイオードを充電するためのスイッチ領域Ｓと、このスイッチをオン／オフ制御するための走査回路１０１とを含んで構成されている。
【００３３】
次に、本装置の製造手順について図３及び図４を参照して説明する。
【００３４】
図３において、図２中のガラス基板１２０は厚さ１．１ｍｍである。このガラス基板１２０からの汚染防止、平坦化のため、酸化シリコン膜１２１をＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で約３０００オングストロームの厚みで形成し、全面を覆う（ステップＳ３１）。
【００３５】
この酸化シリコン膜１２１の上であって、走査回路１０１が形成される領域の下部及びスイッチングトランジスタ１２３が形成される領域の下部に相当する位置に第１のシールド電極１８０及び遮光膜２１０を形成する（ステップＳ３２）。このシールド電極１８０は、シールド電極形成以降のプロセス温度に耐えられるよう高融点の導電体が望ましく、例えばＷＳｉを膜厚１８００オングストロームでスパッタしてフォトリソ法で形成する。
【００３６】
次に、これら全体を覆う膜として、厚み１００００オングストロームの酸化シリコン膜１８１を形成する（ステップＳ３３）。この酸化シリコン膜１８１の膜厚により回路に寄生する容量が決まるため、この回路に要求される動作速度や消費電力に応じて膜厚を調整することが望ましい。
【００３７】
次に、多結晶シリコン薄膜２４０を例えばＣＶＤ法で厚み５００〜１０００オングストロームに形成し、トランジスタ形状にフォトリソ工程で分離し（ステップＳ３４）、その上にゲート酸化膜２４１を厚み１００〜１０００オングストロームに形成する（ステップＳ３５）。多結晶シリコン薄膜２４０は、ＣＶＤ法でアモルファスシリコンを形成した後、この膜をレーザアニール法で溶融、再結晶化させることで、より低温に形成できる。
【００３８】
次に、ゲート電極１２４としてポリシリコン又は金属膜とシリサイドの積層構造を１０００〜３０００オングストローム程度の厚みで形成し（ステップＳ３６）、同様にパターニングする。
【００３９】
次に、薄膜トランジスタのソース・ドレイン領域形成のためのイオンドーピングを行う（ステップＳ３７）。このときｎ型には燐（Ｐ）を、ｐ型にはボロン（Ｂ）イオンを所定のドーズ量で導入する。
【００４０】
このようにして多結晶シリコンを活性層とする薄膜トランジスタ１２３を形成する。この後、シールド電極１８０と後で形成されるアルミニウム配線１９０、１９１とのコンタクトをとりやすくするため、コンタクトホール１９２を形成する予定部周囲の絶縁用の酸化シリコン膜１８１をエッチングしておく（ステップＳ３８）。
【００４１】
その後、これら全面を覆って第１の層間膜１２５として酸化シリコン膜を２０００〜５０００オングストロームの厚みにＣＶＤ法で形成する（ステップＳ３９）。この第１の層間膜１２５上にフォトダイオード部の下部電極２４２を、例えばクロム等の金属で形成する（ステップＳ４０）。
【００４２】
図４に移り、次に、これらの上にアモルファスシリコン層２４３を下からｉ層、ｐ層の順でＣＶＤ法により約８０００オングストロームの厚みに形成する（ステップＳ４１）。その上に透明電極２４５としてのＩＴＯ層を１０００オングストローム、タングステンシリサイド等のバリアメタル層による電極２４６を５００〜２０００オングストロームの膜厚に順次形成した後（ステップＳ４２、Ｓ４３）、バリアメタル層、ＩＴＯ層、アモルファスシリコン層をフォトリソ工程によりフォトダイオード形状に形成する（ステップＳ４４）。
【００４３】
続いて、これらの上に第２の層間膜として窒化シリコン膜１８２を２０００〜５０００オングストローム程度の膜厚にＣＶＤ法で形成する（ステップＳ４５）。
【００４４】
この後、薄膜トランジスタ領域と、フォトダイオードの上部電極２４６のコンタクトホール部、フォトダイオード下部電極２４２のコンタクトホール部、シールド層とのコンタクトホール１９２の部分を形成する予定部周囲部の第２の層間膜１８２を除去する（ステップＳ４６）。
【００４５】
次に、ＴＦＴのソース・ドレイン、ゲート電極及びシールド電極１８０へのコンタクトホール１９２の部分の第１の層間膜１２５を除去する（ステップＳ４７）。シールド電極とのコンタクトについては、第１のシールド電極１８０の抵抗値を下げる目的で、アルミニウム配線１９０、１９１と第１のシールド電極１８０とを多数のコンタクトホール１９２で接続し、このアルミニウム配線両端にボンディングパッドを設けることが望ましい。続いてＡｌ等の金属でアルミニウム配線１９０、１９１を５０００〜１００００オングストロームの膜厚に形成して所望の配線形状にエッチングする（ステップＳ４８）。
【００４６】
最後にパッシベーション膜１２７として窒化シリコン膜やポリイミド膜を形成して、ボンディングパッド部の保護膜をエッチングする（ステップＳ４９）。なお、コンタクトホール１９２同士の間には、トランジスタ１２３が多数形成される。
【００４７】
次に、本イメージセンサの回路構成について図５を参照して説明する。図５（Ａ）は本イメージセンサの回路図である。同図において、本イメージセンサは、シフトレジスタ及びバッファからなるＣＭＯＳ構成の走査回路１０１と、走査回路１０１の各段の出力に接続されたｐ型トランジスタによるスイッチ１０５と、このスイッチ１０５に接続されたフォトダイオード１１３と、スイッチに接続され電荷を蓄積する蓄積容量１８３とを含んで構成されている。なお、同図中のクロックトインバータは、同図（Ｂ）に示されているように、２つのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成されるものとする。
【００４８】
走査回路１０１のシフトレジスタは互いに逆相の２相クロック、クロック１（φ）、クロック２（／φ）信号を用いて駆動される。各フォトダイオードに共通に接続された出力配線ＶOUT １４２と、各蓄積容量に共通に接続された蓄積容量配線ＶST２００はイメージセンサ基板外部で互いに接続する。この接続された端子に、イメージセンサの出力信号電荷が出力される。このため、本明細書内においては、「出力配線」と表現した場合は特に誤解が生じない限り、このＶOUT 配線とＶST配線とをまとめて示すこととする。
【００４９】
図６はこのイメージセンサのタイミングチャートであり、各波形は図５内に示されている各ノードの記号に対応する。シフトレジスタは各クロックの半周期で１ビットシフトするハーフビット構成である。イメージセンサの基本動作は、フォトダイオードに逆バイアスをかけておき、次に走査したときに、露光量に応じた電荷を読出すいわゆる蓄積方式である。１７２８ビットのシフトレジスタの各段の出力が順次出力されると、スイッチングトランジスタ１０５が順次選択されることに応じて、各フォトダイオードの充電電流が出力配線１４２，２００にでてくる。この充電電流を各段毎に積分した信号が露光量に応じてフォトダイオードと蓄積容量に蓄積された電荷であるので、積分器の出力信号が露光量に比例した信号レベルとなる。
【００５０】
図７を参照して平面レイアウトについて詳しく説明する。第１のシールド電極１８０は図示されているように走査回路領域下部に形成する。このシールド電極１８０とアルミニウム配線１９０，１９１とを複数のコンタクト１９２を介して接続し、アルミニウム配線両端に設けた接続パッドをグランド電位のような定電圧源に接続する。接続パッドはアルミ配線の両端以外にも複数個設け、定電圧源に接続することで更にシールド効果を高めることができる。シールド電極１８０を走査回路領域に配設することで、クロックバスライン１４０，１４１から出力配線１４２，２００への電荷混入防止に加えて、トランジスタ配置領域１５０まで延びたクロック枝線から出力配線への電荷混入を防止することができる。
【００５１】
一方、出力配線１４２，２００の領域にはこのシールド電極は設けない。この領域にシールド電極を設けると、照明光が遮られるからである。また、例えば「低雑音電子回路の設計」、斎藤正男訳、近代科学社発行の５７ページに記されているように、出力配線の容量増加が初段アンプの等価入力雑音を増す原因になることも、このシールド電極を設けない理由である。
【００５２】
図８には実際に発明者が測定した結果が示されている。同図中の「２．４８Ｖ／ｐＣ」は、初段アンプ１１１及び積分器１１２からなる検出回路の電荷−電圧変換ゲインを示す。つまり、作成した初段アンプはセンサの電荷信号１ｐＣにつき２．４８Ｖの電圧信号を出力することを意味している。同図を参照すると、出力配線１４２，２００の容量（図８中では入力容量と記載）の増加に伴いノイズ量が増加していることが分かる。
【００５３】
走査回路領域下部に第１のシールド電極１８０を設けた結果、クロック１配線１４０、クロック２配線１４１と、出力配線１４２，２００とで形成される寄生容量Ｃ１，Ｃ２の値が、シールド電極を設けない場合と比較し１／２０以下と大きな効果が得られた。表３に数値が示されている。
【００５４】
【表３】
0003714025.tif 000004
また、図７において、第１のシールド電極１８０と同一の導電膜をスイッチングトランジスタ下部にも配設し遮光膜２１０とした。この遮光膜２１０も、第１のシールド電極１８０と同様にアルミニウムとコンタクトを取り、アルミニウム配線端にパッドを設け定電圧源であるグランドに接続した。この遮光膜はイメージセンサ裏面に照明光が配設された場合に、チャネルが形成される領域の活性層に照明光が入射するのを防ぎ、スイッチオフ時のリーク電流を低減させる効果がある。さらに、この遮光膜の電位を制御することで遮光膜上部に存在するトランジスタのしきい値電圧を制御することができ、より厳密にトランジスタ特性を制御できる。
【００５５】
なお、図７においては、走査回路領域のシールド電極１８０と遮光膜２１０とを電気的に分離し、それぞれ別々の電極で実現しているが、これらをまとめて１つの電極で実現しても良い。すなわち、クロック配線、バッファを含む走査回路領域、スイッチ領域これら全てを含む領域一面に電極を配設しても良い。つまり、出力配線領域とフォトダイオード領域とを除いた領域に電極を配設するのである。このようにすると、その電極は静電シールドの機能と遮光機能との両者を兼ねた働きをすることになる。
【００５６】
次に、本発明の第２の実施例について説明する。本実施例は、第１のシールド電極を電気的に複数に分離した構成である。上述した第１の実施例においては、第１のシールド電極がシフトレジスタ領域全体に配設されている。シールド電極がインピーダンスを持つため、場合によってはクロック配線から第１のシールド電極を介して、電源線やシフトレジスタ回路にノイズが混入し問題となる。そこで図９に示されているように、クロックバスライン１４０，１４１領域に第１のシールド電極１８０を、トランジスタ領域１５０に第２のシールド電極２１１を配設しこれらのシールド電極を少なくともイメージセンサ基板内では電気的に分離させる。
【００５７】
次に、本発明の第３の実施例について説明する。本実施例は、シールド電極の他のレイアウト方法を採用したものである。
【００５８】
これについて図１０を参照して説明する。同図においては、シールド電極１８０，２１１をクロックバスライン領域にのみ配設した。さらにクロック１配線１４０領域と、クロック２配線１４１領域とでシールド電極を電気的に分離させた。これによりクロック配線同士の干渉が低減される。また、トランジスタ配置領域１５０の寄生容量が減少するため走査回路の動作速度が向上する。
【００５９】
次に、本発明の第４の実施例について説明する。本実施例は、シールド電極の他のレイアウト方法を採用したものである。
【００６０】
これについて図１１を参照して説明する。同図においては、シールド電極１８０，２１１，２１２を、クロック１配線１４０領域、クロック２配線１４１領域、ＶＤＤ１，ＶＳＳ配線内部のトランジスタ領域１５０の３つに分離している。これにより、クロック信号同士の干渉を低減すると共に、クロック支線と出力配線との容量も低減させている。
【００６１】
次に、本発明の第５の実施例について説明する。上述した第１から第４の実施例ではディジタル回路領域の配線の下層にシールド電極を設けている。本実施例では、これに加えて上層にシールド電極を配設している。こうすることで、さらにノイズを低減させることができる。
【００６２】
図１を参照して第５の実施例について説明する。同図において、本実施例のイメージセンサモジュールは、ディジタル回路領域下層にシールド電極１８０を配設したイメージセンサ１１０と、イメージセンサ受光面に接着された光ファイバアレイプレート１３１とを含んで構成されている。
【００６３】
ここで、光ファイバアレイプレート１３１は、例えば旭硝子（株）から商品名ＦＡＰとして提供されている。光ファイバアレイプレート１３１は、光ファイバ２２３をアレイ状に束ねた部分と、これを挟み込むベースガラス２２２の部分とで構成される。
【００６４】
本実施例では、この光ファイバアレイのイメージセンサ１１０に接着される面の一部に蒸着によってアルミニウム膜２２１を形成する。そして、このアルミニウム付きの光ファイバアレイプレートを、アルミニウムがイメージセンサのディジタル回路領域２２０上部に存在して、イメージセンサ出力配線１４２，２００上部には存在しないようにシリコーン系樹脂１３６で接着する。
【００６５】
さらに、シールド電極１８０，２２１をグランド又は定電圧源に接続する。接着層の厚さは、光学特性の点からは薄ければ薄いほど良いが、組立方法や容量負荷の点から実際には０．１μｍから２０μｍまでの間に設定する。
【００６６】
このようにディジタル回路上下面をシールドすることで、シールドが全くない場合と比較して、クロック配線と出力配線との容量Ｃ１，Ｃ２の値が１０桁以上低減され大きな効果が得られた。表４にはこれら容量Ｃ１，Ｃ２の値が比較して示されている。
【００６７】
【表４】
0003714025.tif 000005
一方、上層のみにシールドを設けた場合、すなわちイメージセンサ基板内にシールド層１８０を設けない場合は表５に示されているように大きな効果は得られなかった。
【００６８】
【表５】
0003714025.tif 000006
図１２は上層のみシールドした場合のクロック１配線と出力線とで形成される容量に伴う等電位面を表したものである。クロック１配線に５Ｖその他の配線を０Ｖとしてある。上層のみシールドしても、誘電体であるガラス基板内部を介して容量が形成される。このため、上層のみのシールドでは効果が薄いことが分かる。
【００６９】
図１において、光ファイバアレイプレートのイメージセンサに接着される面の反対面、すなわち原稿面にはＩＴＯ膜１３５を蒸着し、これを接地した。このＩＴＯ膜は、イメージセンサモジュール外部からのノイズや静電気に対して有効なシールド層であり、駆動回路部２２０のクロックノイズに対してのシールドではない。クロックノイズは既に示したとおり、ディジタル回路領域近傍面（配線から１００μｍ以内）のシールド１８０，２２１により遮蔽されるので、出力配線近傍にはシールド層が無くてもよくなり、その結果出力配線の容量増加に対する問題が回避できる。
【００７０】
次に、本発明の第６の実施例について説明する。本実施例は、センサに接着する光ファイバアレイプレートにシールドを配設する構成を採用したものである。
【００７１】
図１３は本実施例によるイメージセンサモジュールの断面構造図である。シールド層２２１は光ファイバアレイプレートの接着面と垂直な面に配設した。シールド２２１の位置は当然、ディジタル回路領域２２０と出力配線１４２，２００との間とする。本実施例によるシールド方法を用いれば、イメージセンサ上面に形成される結合容量を低減することができる。
【００７２】
したがってディジタル回路の容量負荷が減少し、高速に動作する。結合容量Ｃ１，Ｃ２の値はシールドが無い場合と比較して約１／１００以下とかなり低減できる。表６には本実施例による容量Ｃ１，Ｃ２の値が示されている。
【００７３】
【表６】
0003714025.tif 000007
次に、本発明の第７の実施例について説明する。本実施例では、センサに接着する光ファイバアレイプレートにシールドを配設する構成を採用したものである。図１４は本実施例によるイメージセンサモジュールの断面構造図である。ベースガラスの代わりに、金属２２４を用いて光ファイバアレイプレートを保持するようにしている。本構成においても第５の実施例の場合と同等なシールド効果が得られる。
【００７４】
ディジタル回路領域上部のシールド電極は、これまでの説明において全て、光学部品である光ファイバアレイプレートに配設していたが、光学部品が接着されない装置にあっては単に金属板をディジタル回路領域に接着し、接地すればよい。または、薄膜工程にてディジタル回路領域上部にアルミニウム等の金属をパターンニングして、シールド電極として用いればよい。
【００７５】
また、これまでイメージセンサを１つの装置例として説明してきたが、絶縁基板上に作成された全ての回路、例えば、駆動回路内蔵型の液晶表示装置等においても本発明を適用できることは明白である。
【００７６】
以上説明してきたとおり、ディジタル回路領域の上層あるいは下層の少なくとも一方に、導電層からなる電極を配設し、かつ、アナログ信号配線の上層及び下層の領域には、第１及び第２の電極を配設しないことで、クロック配線とアナログ配線との結合容量が最大５桁以上減少する。このようにクロックノイズが大きく減少する構成でありながら、アナログ配線の容量増加を防ぐことができ、高速かつノイズの少ない半導体装置が提供できる。
【００７７】
また、上記第１の電極をトランジスタ領域に形成することで、チャネルが形成される領域の活性層に照明光が入射するのを防ぎ、スイッチオフ時のリーク電流を低減させる効果がある。光学部品に予めシールド電極を形成してからイメージセンサに接着するため、光学的位置合わせと同時にシールド電極の位置合わせが行われ、組立が容易である。
【００７８】
なお以上は、イメージセンサ装置の場合について説明したが、それ以外の半導体装置であってディジタル回路領域とアナログ信号配線領域とを有するものについて本発明が適用でき、同様の効果が得られることは明らかである。
【００７９】
【発明の効果】
以上説明したように本発明は、ディジタル回路領域の上層あるいは下層の少なくとも一方に、導電層からなる電極を設け、かつ、アナログ信号配線の上層及び下層の領域には、電極を設けないことにより、クロック配線とアナログ配線との結合容量を減少させ、高速かつノイズの少ない半導体装置を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第５の実施例によるイメージセンサモジュールの構成を示す断面図である。
【図２】本発明の一実施例の半導体装置を示す断面図である。
【図３】図２の半導体装置の製造手順を示すフローチャートである。
【図４】図２の半導体装置の製造手順を示すフローチャートである。
【図５】図（Ａ）はイメージセンサの回路図、図（Ｂ）は図（Ａ）中のクロックトインバータのより具体的な例を示す図である。
【図６】イメージセンサ回路のタイミングチャートである。
【図７】本発明の一実施例の半導体装置のレイアウト図である。
【図８】発明に際して検討した容量値とノイズの測定結果である。
【図９】半導体装置の別の実施例を示すレイアウト図である。
【図１０】半導体装置の別の実施例を示すレイアウト図である。
【図１１】半導体装置の別の実施例を示すレイアウト図である。
【図１２】本発明の半導体装置断面における等電位面を示す図である。
【図１３】イメージセンサ装置の別の実施例を示す断面図である。
【図１４】イメージセンサ装置の別の実施例を示す断面図である。
【図１５】従来のイメージセンサの構成を示すブロック図である。
【図１６】本発明に際して検討したイメージセンサの構成を示すブロック図である。
【図１７】本発明に際して検討したイメージセンサの断面構造図である。
【図１８】本発明に際して検討したイメージセンサモジュールの模式断面図である。
【図１９】本発明に際して検討したイメージセンサの出力信号波形である。
【図２０】本発明に際して検討したイメージセンサの模式的斜視図である。
【図２１】本発明に際して検討したイメージセンサ断面における等電位面及び電気力線を示す図である。
【図２２】本発明に際して検討したイメージセンサ断面における等電位面を示す図である。
【図２３】本発明に際して行った実験の方法を示す図である。
【図２４】図（Ａ）及び図（Ｂ）は、本発明に際して検討した配線容量値を示す図である。
【符号の説明】
１０１  走査回路
１０２  エレメント
１０３  スイッチング回路
１０４  感光セル
１０５  スイッチングトランジスタ
１１０  イメージセンサ
１１１  初段アンプ
１１２  積分器
１１３，１２６  フォオダイオード
１１４  ゲート端子
１１５  出力端子
１２０  ガラス基板
１２１  酸化シリコン膜
１２３  薄膜トランジスタ
１２４  ゲート電極
１２５  第１の層間膜
１２７  保護膜
１２８  アルミ配線
１３０  光源
１３１  光ファイバアレイプレート
１３２  ローラ
１３３  プリント基板
１３４  ケース
１３５  ＩＴＯ膜
１３６  接着剤
１４０  クロック配線１
１４１  クロック配線２
１４２  出力配線
１５０  トランジスタ配置領域
１６０  金属板
１６１  スキャナモジュール
１７０，１７１  配線
１７２  絶縁膜
１７３  シリコン基板
１８０  シールド電極
１８１  絶縁膜
１８２  第２の層間膜
１８３  蓄積容量
１９０，１９１，１９３，１９４  配線
１９２  コンタクト
２００  蓄積容量配線
２１０〜２１２  電極
２２０  ディジタル回路領域
２２１  金属層
２２２  ベースガラス
２２３  光ファイバ
２２４，２２５  金属
２３０  コンタクトホール
２４０  多結晶シリコン膜
２４１  ゲート酸化膜
２４２  下部電極
２４３  アモルファスシリコン
２４５  透明電極
２４６  バリアメタル
【図１】
0003714025.tif 000008
【図２】
0003714025.tif 000009
【図３】
0003714025.tif 000010
【図４】
0003714025.tif 000011
【図５】
0003714025.tif 000012
【図６】
0003714025.tif 000013
【図７】
0003714025.tif 000014
【図８】
0003714025.tif 000015
【図９】
0003714025.tif 000016
【図１０】
0003714025.tif 000017
【図１１】
0003714025.tif 000018
【図１２】
0003714025.tif 000019
【図１３】
0003714025.tif 000020
【図１４】
0003714025.tif 000021
【図１５】
0003714025.tif 000022
【図１６】
0003714025.tif 000023
【図１７】
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【図１８】
0003714025.tif 000025
【図１９】
0003714025.tif 000026
【図２０】
0003714025.tif 000027
【図２１】
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【図２２】
0003714025.tif 000029
【図２３】
0003714025.tif 000030
【図２４】
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