(57)【特許請求の範囲】
【請求項１】
直列接続された複数のフローティングゲート形のメモリセルを含むセルユニットが行と列の形態で複数配列され、各セルユニットの一端をビットラインに接続すると共に各メモリセルの制御ゲートをワードラインに接続し、そしてビットラインを２本ずつビットライン対として使用するメモリセルアレイと、
ビットライン対ごとに設けられ、選択ワードラインと接続したメモリセルをページ消去する前にこれらメモリセルのうちデータ保存対象のメモリセルから該当のビットラインに読出されるデータをラッチし、そしてページ消去の後に前記データ保存対象のメモリセルに該当のビットラインへ前記ラッチデータを提供するセンスアンプと、
を備え、前記センスアンプがデータ保存対象のメモリセルに該当のビットラインへラッチデータを提供するときに、データ保存対象外のメモリセルに該当のビットラインへプログラム防止電圧を提供することを特徴とする不揮発性半導体メモリ。
【請求項２】
データ保存対象のメモリセルの読出データを反転するデータ反転回路をビットライン対とセンスアンプとの間に設けた請求項１記載の不揮発性半導体メモリ。
【請求項３】
データ反転回路は、センスアンプがデータ保存対象のメモリセルに該当のビットラインへラッチデータを提供するときには非活性となるように反転動作制御手段を有する請求項２記載の不揮発性半導体メモリ。
【請求項４】
制御ゲートがワードラインへ接続されるフローティングゲート形のメモリセルを複数直列接続してなる複数のセルユニットをもち、各セルユニットの一端が２本ずつ対として使用する複数のビットラインへそれぞれ接続される構成のサブアレイを少なくとも２つ有するメモリセルアレイと、
各サブアレイのビットライン対ごとにそれぞれ設けられる複数のデータ感知及びラッチ回路と、
一方のサブアレイに設けられた各データ感知及びラッチ回路のデータを他方のサブアレイに設けられた各データ感知及びラッチ回路へそれぞれ伝送する複数のデータ伝送回路と、を備え、
一方のサブアレイが選択されるときに他方のサブアレイが非選択とされ、そして、選択サブアレイ内の選択ワードラインと接続されたメモリセルの消去前に、これら消去対象のメモリセルのうちデータ変更しないメモリセルから該当のビットラインを通じてデータ感知及びラッチ回路へ読出されたデータを、データ伝送回路を介して非選択サブアレイのデータ感知及びラッチ回路へラッチして保存するようになっていることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的消去可能でプログラム可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に関するもので、特に、そのページ消去及びプログラムの手法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭは、電子機械的なハードディスク装置に比較して軽く且つ非常にコンパクトで、消費電力も少ないため、特に携帯用コンピュータシステムで有用なメモリである。そこで、ＥＥＰＲＯＭのメモリ容量を増加し、性能を向上させるための努力が継続して行われてきている。そして現在ではメモリ容量を増加するために、セル当りのコンタクト数と選択トランジスタ数を減少させられるＮＡＮＤ構造のメモリセルアレイを有するＥＥＰＲＯＭが開発されている。図１〜図３は、ＮＡＮＤ構造をもつメモリセルアレイの一部分を示したもので、図１は等価回路図、図２は１ＮＡＮＤセルユニットの平面図、そして図３は図２断面線III −III に沿った断面図である。
【０００３】
図１〜図３に示すように、Ｐ形半導体基板１に形成したＮ形ウェル領域２内にＰ形ウェル領域３が形成される。メモリセルアレイ２０はそのＰ形ウェル領域３に形成され、行と列のマトリックス状に配列された多数のＮＡＮＤセルユニットＮＵ（以下、セルユニット）を有する。各セルユニットＮＵは、第１選択トランジスタＳＴ１、第２選択トランジスタＳＴ２、及び第１選択トランジスタＳＴ１のソースと第２選択トランジスタＳＴ２のドレインとの間にドレイン−ソース通路を直列接続した複数のメモリトランジスタＭ１〜Ｍ８で構成される。これら第１選択トランジスタＳＴ１、複数のメモリトランジスタＭ１〜Ｍ８、及び第２選択トランジスタＳＴ２の隣接トランジスタは、ソース−ドレイン共通領域（６−１）〜（６−９）により直列に接続されている。複数のメモリトランジスタＭ１〜Ｍ８のチャネル上にはトンネル酸化膜１１を介してフローティングゲート（８−１）〜（８−８）が形成されており、これらフローティングゲート上に中間絶縁膜１２を介して制御ゲート（１０−１）〜（１０−８）がそれぞれ形成されている。
【０００４】
メモリセルアレイ２０は多数のメモリブロックＭＢｋ（ｋは正の整数）を有し、各メモリブロックは同一行に配列された多数のセルユニットＮＵを有する。各メモリブロック内にある第１選択トランジスタＳＴ１のゲート（９−１）、複数のメモリトランジスタＭ１〜Ｍ８の制御ゲート（１０−１）〜（１０−８）、及び第２選択トランジスタＳＴ２のゲート（９−２）は、それぞれ第１選択ラインＳＳＬ、複数のワードラインＷＬ０〜ＷＬ７、及び第２選択ラインＧＳＬへ接続される。また、各列に配列されたセルユニットＮＵの第１端つまり第１選択トランジスタＳＴ１のドレイン５は、コンタクトホール１４を通じて複数のビットラインＢＬ０〜ＢＬｎのうちの対応するものと接続される。セルユニットＮＵの第２端つまり第２選択トランジスタＳＴ２のソース７は、共通ソースラインＣＳＬへ接続される。
【０００５】
図１〜図３に示す従来のＥＥＰＲＯＭは１つのメモリセルアレイで構成されている。従って、ＥＥＰＲＯＭのメモリ容量増加に伴いメモリセルアレイ内の各ワードライン及び各ビットラインが長くなり、これにより各ワードライン及び各ビットラインの抵抗及び寄生容量の値が増加する。これは、選択ワードラインと接続されたメモリトランジスタ（メモリセル）からビットラインを通じるデータ読出時間、例えばランダムアクセスタイムの増加をもたらす。更に、ビットラインとそれぞれ接続されたデータ感知及びラッチ回路（１６−０）〜（１６−ｎ）がデータを感知してラッチするための時間が長くなるので、前記ランダムアクセスタイムは数μｓにまで達する。このような問題が、ＥＥＰＲＯＭの読出高速化にとって大きな制限要素になっている。
【０００６】
【発明が解決しようとする課題】
上記のような問題を解決するためには、１つのメモリセルアレイを複数のメモリセルアレイに分割し、これにより各メモリセルアレイ内の各ワードラインと各ビットラインを短くすることが要望される。また、各メモリセルアレイ内のビットライン対がそれぞれラッチ形のセンスアンプ、例えばＤＲＡＭで使用されるダイナミック差動増幅器のようなセンスアンプと接続される技術が要望される。各ワードラインと各ビットラインを短くすることは、各ワードライン及び各ビットラインの抵抗と容量値を減少させ、それにより高速読出動作を可能にする。また、折返しビットライン形態で各ビットライン対に接続されたセンスアンプを使用する技術は、センスアンプの高速感知動作による高速読出を可能にする。
【０００７】
このようなセンスアンプを使用する場合、センスアンプのそれぞれが隣接した２本のビットラインと接続され、読出動作でその２本のビットラインのうちいずれか一方のビットライン上に現れる選択メモリセルからのデータ電圧と他方のビットライン上の基準電圧との差を増幅しラッチする。一方このとき、プログラム動作で各センスアンプは、外部データをラッチしたラッチデータがセンスアンプと接続された２本のビットラインのうちの１本のビットラインと接続されたメモリセルへプログラムされるようにしなければならない。従って、各センスアンプと接続される２本のビットラインが各ワードラインと交差する２つの交差点のうち１つの交差点にのみ一つのメモリセルが配置されることになり、メモリ容量の増加に影響する問題を発生する。
【０００８】
メモリ容量を増加するためには、各センスアンプと接続される２つのビットラインが各ワードラインと交差する交差点ごとにメモリセルを配置する必要があるが、この場合には、ページ消去後にプログラムが行われるときに問題が発生することになる。即ち、ページ消去では１つの選択ワードラインと接続されたメモリセルがすべて消去されるので、２回にわけてセンスアンプに外部データをラッチするようにし、１回目にラッチした外部データを消去メモリセルの半分にプログラムした後、２回目にラッチした外部データを残りの半分のメモリセルにプログラムするような煩雑なプログラムを行わなければならなくなる。このような２回にかけたデータラッチ、即ちローディング動作とプログラム動作では、センスアンプにラッチされたデータのプログラム時にプログラムされないメモリセルと接続されたビットライン上には当該メモリセルのプログラムを防止するプログラム防止を行う必要もあり、多くの時間を費やしてしまう。特に、１つのワードラインと接続されたメモリセルのうちにデータの保存が要求されるメモリセルが存在する場合、これらのデータは外部メモリに読出して消去後に再プログラムしなればならない。これは余計な手間隙を要する結果を招くことになる。
【０００９】
このような解決課題に着目して本発明は、上記問題点を解消し、高速読出及び高速プログラムが可能で性能の向上したＥＥＰＲＯＭを提供する。
【００１０】
【課題を解決するための手段】
本発明では、選択ワードラインと接続されたメモリセルのページ消去前にデータを残す必要のあるメモリセルのデータを保存し、ページ消去後に容易に再プログラムし得るように、ページ消去用のデータ自己保存回路を有する不揮発性半導体メモリとする。
【００１１】
即ち、本発明によれば、直列接続された複数のフローティングゲート形のメモリセルを含むセルユニットが行と列の形態で多数配列され、各セルユニットの一端をビットラインに接続すると共に各メモリセルの制御ゲートをワードラインに接続し、そしてビットラインを２本ずつビットライン対として使用するメモリセルアレイと、ビットライン対ごとに設けられ、選択ワードラインと接続したメモリセルをページ消去する前にこれらメモリセルのうちデータ保存対象のメモリセルから該当のビットラインに読出されるデータをラッチし、そしてページ消去の後に前記データ保存対象のメモリセルに該当のビットラインへ前記ラッチデータを提供するセンスアンプと、を備えることを特徴とする不揮発性半導体メモリが提供される。この構成においてセンスアンプがデータ保存対象のメモリセルに該当のビットラインへラッチデータを提供するときには、データ保存対象外のメモリセルに該当のビットラインへプログラム防止電圧を提供することができる。
【００１２】
この場合更に、データ保存対象のメモリセルの読出データを反転するデータ反転回路をビットライン対とセンスアンプとの間に設けることができ、このデータ反転回路は、センスアンプがデータ保存対象のメモリセルに該当のビットラインへラッチデータを提供するときには非活性となるように反転動作制御手段を有するものとすることができる。そして、センスアンプがデータ保存対象のメモリセルに該当のビットラインへラッチデータを提供するときに、データ保存対象外のメモリセルに該当のビットラインへプログラム防止電圧を提供することができる。
【００１３】
また、本発明によれば、制御ゲートがワードラインへ接続されるフローティングゲート形のメモリセルを複数直列接続してなる多数のセルユニットをもち、各セルユニットの一端が２本ずつ対として使用する多数のビットラインへそれぞれ接続される構成のサブアレイを少なくとも２つ有するメモリセルアレイと、各サブアレイのビットライン対ごとにそれぞれ設けられる多数のデータ感知及びラッチ回路と、一方のサブアレイに設けられた各データ感知及びラッチ回路のデータを他方のサブアレイに設けられた各データ感知及びラッチ回路へそれぞれ伝送する多数のデータ伝送回路と、を備え、一方のサブアレイが選択されるときに他方のサブアレイが非選択とされ、そして、選択サブアレイ内の選択ワードラインと接続されたメモリセルの消去前に、これら消去対象のメモリセルのうちデータ変更しないメモリセルから該当のビットラインを通じてデータ感知及びラッチ回路へ読出されたデータを、データ伝送回路を介して非選択サブアレイのデータ感知及びラッチ回路へラッチして保存するようになっていることを特徴とする不揮発性半導体メモリが提供される。即ち、メモリセルの消去後には、その非選択サブアレイのデータ感知及びラッチ回路に保存したデータを利用して前記データ変更しないメモリセルのプログラムを行うものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１５】
本実施形態では、ＮＡＮＤセルユニットを有する１６メガビットのＥＥＰＲＯＭについて説明する。勿論、本発明はこのようなメモリ容量のＥＥＰＲＯＭに限定されるものではない。
【００１６】
図４に、メモリセルアレイのブロック図を示している。メモリセルアレイは第１〜第４のサブアレイＳＭＡ１〜ＳＭＡ４に分割され、各サブアレイは、 1,024個の行ラインすなわちワードラインと4,096 個の列ラインすなわちビットラインとの交差点に配列された４メガビット（4,194,304)のメモリトランジスタすなわちメモリセルを有している。各メモリトランジスタは、フローティングゲート及びワードラインに接続された制御ゲートをもつ。相互に隣接したビットラインが2,048 個のビットライン対のグループを形成し、従って各ビットライン対は第１ビットラインと第２ビットラインを有する。各サブアレイはビットライン対の第１及び第２ビットラインとワードラインに関連した多数のセルユニットを有しており、各セルユニットは前記交差点に配列され、所定数の直列接続されたメモリセルを含んでいる。またセルユニットは、直列接続のメモリセルを第１及び第２ビットラインに接続する接続手段をそれぞれ有している。
【００１７】
各サブアレイの中央部及び左右両端部には、駆動回路２３Ｃ，２３Ｌ，２３Ｒによりプログラム、読出、消去、検証動作など多様な動作モードに従い提供される駆動電圧を選択セルユニットへ伝送するために、伝送スイッチ２２Ｃ，２２Ｌ，２２Ｒが配置されている。このような配置は、各サブアレイのワードライン長増加による読出時間の長期化を防止することができる。このような駆動回路と伝送スイッチの代わりに１９９５年５月２７日出願の韓国特許出願番号９５−１３５７１号に開示された駆動回路及び伝送スイッチや、１９９４年８月１９日付公開の韓国特許公開番号９４−１８８７０号に開示された行デコーダを使用することも可能である。
【００１８】
第１及び第２サブアレイＳＭＡ１，ＳＭＡ２の構成と第３及び第４サブアレイＳＭＡ３，ＳＭＡ４の構成は同じで、これらの動作も同様である。即ち、第１サブアレイＳＭＡ１が選択されると第３サブアレイＳＭＡ３も同時に選択され、また、第２サブアレイＳＭＡ２が選択されると第４サブアレイ４も選択される。一方、第１及び第３サブアレイＳＭＡ１，ＳＭＡ３が選択される場合は第２及び第４サブアレイＳＭＡ２，ＳＭＡ４は選択されず、第２及び第４サブアレイＳＭＡ２，ＳＭＡ４が選択される場合は第１及び第３サブアレイＳＭＡ１，ＳＭＡ３は選択されない。従って、第１及び第２サブアレイＳＭＡ１，ＳＭＡ２と関連した動作は第３及び第４サブアレイＳＭＡ３，ＳＭＡ４と関連した動作と同じであり、第３及び第４サブアレイＳＭＡ３，ＳＭＡ４を使用せずに第１及び第２サブアレイＳＭＡ１，ＳＭＡ２だけでも実施可能である。
【００１９】
各サブアレイのビットライン対はデータ感知及びラッチ回路部１６へ接続される。このデータ感知及びラッチ回路部１６は、ビットライン対とそれぞれ接続された多数のデータ感知及びラッチ回路で構成される。この多数のデータ感知及びラッチ回路は、読出動作において、１つの選択ワードラインと接続されたメモリセルから第１及び第２ビットラインのうち選択されたビットラインに読出されたデータを感知しラッチする役割をもつ。また、プログラム動作において、多数のデータ感知及びラッチ回路内にラッチしたデータを、１つの選択ワードラインと接続され、第１及び第２ビットラインのうちの選択されたビットラインと関連したメモリセルへ書込む役割をもつ。更に、サブアレイにおける１つの選択ワードラインと接続されたメモリセルのページ消去前に、そのメモリセルのうちのデータを保存する必要のある、即ちデータ消去を望まないメモリセルから第１及び第２ビットラインのうち選択されたビットラインを通じて読出されたデータを、感知しラッチする役割をもつ。
【００２０】
第１サブアレイＳＭＡ１（又は第３サブアレイＳＭＡ３）に接続されたデータ感知及びラッチ回路部１６と第２サブアレイＳＭＡ２（又は第４サブアレイＳＭＡ４）に接続されたデータ感知及びラッチ回路部１６との間には、データ伝送回路部１７が接続されている。このデータ伝送回路部１７は、ページ消去前に、選択された２つのサブアレイに関連したデータ感知及びラッチ回路部１６に貯蔵されたデータを、非選択の２つのサブアレイに関連したデータ感知及びラッチ回路部１６へ伝送し、そしてページ消去後に、非選択の２つのサブアレイに関連したデータ感知及びラッチ回路部１６に貯蔵されたデータを、選択された２つのサブアレイに関連したデータ感知及びラッチ回路部１６へ伝送する役割をもつ。
【００２１】
図５は、図４の１サブメモリアレイにおける図中左側一部分のメモリセル、伝送スイッチ及び基準電圧提供トランジスタの配置を示すものである。同図は、１２８行のうちのいずれか１行に対応するメモリブロックＭＢｋ内に配列されたセルユニットのうちの一部と、 4,096本のビットラインのうちの 2,048本のビットラインＢＬ１〜ＢＬｎ（ｎ＝2,048 ）の接続関係を示す。
【００２２】
平行したビットラインＢＬ１〜ＢＬｎは、奇数番目のビットラインすなわち第１ビットラインＢＬ１，ＢＬ３，…，ＢＬn-1 と、偶数番目のビットラインすなわち第２ビットラインＢＬ２，ＢＬ４，…，ＢＬｎと、で構成され、隣接した第１及び第２ビットラインＢＬ１−ＢＬ２，ＢＬ３−ＢＬ４，…，ＢＬn-1 −ＢＬｎがビットライン対となる。これらビットラインＢＬ１〜  ＢＬｎとワードラインＷＬ１〜ＷＬ８の交差点にメモリセルＭ１１〜Ｍ８ｎが行と列のマトリックス状で配列されている。同一行に配列されたメモリセルの制御ゲートは対応するワードラインと接続されている。また、同一列に配列されたメモリセルは所定数のグループに分けられ、各グループがセルユニットを構成する。
【００２３】
セルユニットＮＵ１〜ＮＵｎのそれぞれは８つの直列接続されたメモリセルＭ１ｋ〜Ｍ８ｋ（ｋ＝１，２，…，ｎ）を含み、各直列接続のメモリセルの第１端は第１選択トランジスタＳ１ｋを通じてビットラインＢＬ１〜ＢＬｎへそれぞれ接続される。第１選択トランジスタＳ１１〜Ｓ１ｎはエンハンスメント形のＭＯＳトランジスタで、これらのゲート電極は第１選択ラインＳＳＬと接続されている。第１ビットラインＢＬ１，ＢＬ３，…，ＢＬn-1 と関連したセルユニットＮＵ１〜ＮＵｎ内の直列接続されたメモリセルの第２端は、直列接続の第２選択トランジスタＧ１ｍ，Ｇ２ｍ（ｍは奇数）を通じて共通ソースラインＣＳＬへ接続される。トランジスタＧ１ｍはノーマリオンのデプレッション形ＭＯＳトランジスタで、これらのゲートは第２選択ラインＧＳＬ１と接続されている。また、トランジスタＧ２ｍはエンハンスメント形のＭＯＳトランジスタで、これらのゲート電極は第３選択ラインＧＳＬ２と接続されている。一方、第２ビットラインＢＬ２，ＢＬ４，…，ＢＬｎと関連したセルユニットＮＵ１〜ＮＵｎ内の直列接続されたメモリセルの第２端は、直列接続の第３選択トランジスタＧ１Ｐ，Ｇ２Ｐ（Ｐは偶数）を通じて共通ソースラインＣＳＬへ接続される。トランジスタＧ１Ｐはエンハンスメント形のＭＯＳトランジスタで、これらのゲートは第２選択ラインＧＳＬ１と接続されている。また、トランジスタＧ２Ｐはデプレッション形ＭＯＳトランジスタで、これらのゲートは第３選択ラインＧＳＬ２と接続されている。
【００２４】
共通ソースラインＣＳＬは、読出、書込、検証等の動作で接地接続となる。第１選択トランジスタＳ１ｋは、ＮＡＮＤセルユニットＮＵ１〜ＮＵｎを選択するための第１スイッチとして働く。第２選択トランジスタＧ２ｍ＝Ｇ２１，Ｇ２３，…，Ｇ２ｎ−１は、第１ビットラインＢＬ１，ＢＬ３，…，ＢＬｎ−１にデータを読出すために、直列接続されたメモリセルの第２端を共通ソースラインＣＳＬと接続する第２スイッチとして働く。第３選択トランジスタＧ１Ｐ＝Ｇ１２，Ｇ１４，…，Ｇ１ｎは、第２ビットラインＢＬ２，ＢＬ４，…，ＢＬｎにデータを読出すために、直列接続されたメモリセルの第２端を共通ソースラインＣＳＬと接続する第３スイッチとして働く。
【００２５】
第２選択トランジスタＧ２ｍと第３選択トランジスタＧ１Ｐを直列接続されたメモリセルの第２端と共通ソースラインＣＳＬとの間に接続しているのは、メモリセルからの読出速度を向上させるためである。従ってこの他にも、第１ビットラインＢＬ１，ＢＬ３，…，ＢＬn-1 と関連した奇数番目のセルユニットＮＵ１，ＮＵ３，…，ＮＵn-1 内にある各直列接続メモリセルの第１端を、デプレッション形ＭＯＳトランジスタとエンハンスメント形ＭＯＳトランジスタの直列接続を通じて第１ビットラインへ接続し、その第２端をエンハンスメント形ＭＯＳトランジスタを通じて共通ソースラインＣＳＬへ接続し、そして、第２ビットラインＢＬ２，ＢＬ４，…，ＢＬｎと関連した偶数番目のセルユニットＮＵ２，ＮＵ４，…，ＮＵｎ内にある各直列接続メモリセルの第１端を、エンハンスメント形ＭＯＳトランジスタとデプレッション形ＭＯＳトランジスタの直列接続を通じて第２ビットラインへ接続し、その第２端をエンハンスメント形ＭＯＳトランジスタを通じて共通ソースラインＣＳＬへ接続する構成も可能である。即ち、図５の第１選択トランジスタＳ１１，Ｓ１２，…，Ｓ１ｎと直列接続のトランジスタＧ１１−Ｇ２１，Ｇ１２−Ｇ２２，…，Ｇ１ｎ−Ｇ２ｎとを交換した構成でもよい。この場合、トランジスタＧ１１，Ｇ１２，…，Ｇ１ｎのゲートは第１選択ラインＳＳＬ１と接続され、トランジスタＧ２１，Ｇ２２，…，Ｇ２ｎのゲートは第２選択ラインＳＳＬ２と接続されるものとする。また、トランジスタＳ１１，Ｓ１２，…，Ｓ１ｎのゲートは第３選択ラインＧＳＬに接続する。従ってこのときには、第１ビットラインと関連したメモリセルからデータを読出すために第１選択ラインＳＳＬ１に論理“ロウ”の例えば接地電圧を印加し、第２選択ラインＳＳＬ２に論理“ハイ”の例えば電源供給電圧Ｖccを印加し、第３選択ラインＧＳＬに論理“ハイ”を印加する。
【００２６】
各ビットラインと接地との間には基準電圧提供回路１８が設けられている。この基準電圧提供回路１８は、各第１ビットラインＢＬｍと接地との間に直列接続されたトランジスタＱ１ｍ，Ｑ２ｍ，Ｑ３ｍと、各第２ビットラインＢＬＰと接地との間に直列接続されたトランジスタＱ１Ｐ，Ｑ２Ｐ，Ｑ４Ｐと、で構成される。尚、ｍは奇数でＰは偶数である。トランジスタＱ１ｍ，Ｑ３ｍ，Ｑ２Ｐ，Ｑ４Ｐはエンハンスメント形のＭＯＳトランジスタで、トランジスタＱ２ｍ，Ｑ１Ｐはデプレッション形のＭＯＳトランジスタである。トランジスタＱ１ｍ，Ｑ１Ｐのゲートは第１基準電圧選択ラインＲＳＬ１と接続され、トランジスタＱ２ｍ，Ｑ２Ｐのゲートは第２基準電圧選択ラインＲＳＬ２と接続される。また、トランジスタＱ３ｍのゲートは第３基準電圧選択ラインＲＢＬ１と接続され、トランジスタＱ４Ｐのゲートは第４基準電圧選択ラインＲＢＬ２と接続される。尚、トランジスタＱ３ｍ，Ｑ４Ｐのゲート電極はそれぞれ第３基準電圧選択ラインＲＢＬ１と第４基準電圧選択ラインＲＢＬ２に接続されているが、これらトランジスタのゲート電極は同じ基準電圧選択ライン、例えば第３基準電圧選択ラインと接続するようにも変更し得る。
【００２７】
この基準電圧提供回路１８は、第１及び第２ビットラインのうちの選択された方と関連したセルユニット内のメモリセルからデータを読出すために、第１及び第２ビットラインのうちの非選択の方に読出基準電圧を提供する役割をもつ。即ち、第１ビットラインＢＬ１，ＢＬ３，…，ＢＬn-1 と関連したセルユニットＮＵ１，ＮＵ３，…，ＮＵn-1 内のメモリセルからデータが読出されるとき、第２ビットラインＢＬ２，ＢＬ４，…，ＢＬｎに読出基準電圧が基準電圧提供回路１８により提供される。第１ビットラインＢＬ１，ＢＬ３，…，ＢＬn-1 へ読出基準電圧を提供するには第１及び第３基準電圧選択ラインＲＳＬ１，ＲＢＬ１に論理“ハイ”が供給され、第２及び第４基準電圧選択ラインＲＳＬ２，ＲＢＬ２に論理“ロウ”が供給される。また、第３基準電圧選択ライン１本の変更例では、第３基準電圧選択ラインに論理“ハイ”を供給し、第１及び第２基準電圧選択ラインＲＳＬ１，ＲＳＬ２のうちの一方に論理“ハイ”を、他方に論理“ロウ”を供給することにより、第１及び第２ビットラインのうちの非選択ビットラインへ読出基準電圧が提供される。読出基準電圧は後述するように、ビットラインＢＬ１〜ＢＬｎにプリチャージされる所定のプリチャージ電圧を放電することにより与えられる。
【００２８】
伝送スイッチ回路２２Ｌ，２２Ｃは、ワードラインＷＬ１〜ＷＬ８と第１〜第３選択ラインＳＳＬ，ＧＳＬ１，ＧＳＬ２に多様な動作に従う適切な駆動電圧を提供するための役割をもつ。伝送スイッチ回路２２Ｌは、駆動回路２３Ｌからの読出駆動ラインＲＳ，Ｒ１，Ｒ３，Ｒ５，Ｒ７及び書込駆動ラインＷＳ，Ｗ１，Ｗ３，Ｗ５，Ｗ７の駆動電圧を第１選択ラインＳＳＬ及びワードラインＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７へスイッチングする読出スイッチトランジスタＲＳＴ，ＲＴ１，ＲＴ３，ＲＴ５，ＲＴ７と書込スイッチトランジスタＷＳＴ，ＷＴ１，ＷＴ３，ＷＴ５，ＷＴ７を有している。また、伝送スイッチ回路２２Ｃは、駆動回路２３Ｃからの読出駆動ラインＲ２，Ｒ４，Ｒ６，Ｒ８，ＲＧ１，ＲＧ２及び書込駆動ラインＷ２，Ｗ４，Ｗ６，Ｗ８，ＷＧ１，ＷＧ２の駆動電圧をワードラインＷＬ２，ＷＬ４，ＷＬ６，ＷＬ８及び第２、第３選択ラインＧＳＬ１，ＧＳＬ２へスイッチングする読出スイッチトランジスタＲＴ２，ＲＴ４，ＲＴ６，ＲＴ８，ＲＧＴ１，ＲＧＴ２と書込スイッチトランジスタＷＴ２，ＷＴ４，ＷＴ６，ＷＴ８，ＷＧＴ１，ＷＧＴ２を有している。読出スイッチトランジスタＲＳＴ，ＲＴ１〜ＲＴ８，ＲＧＴ１，ＲＧＴ２のゲートは、図示せぬブロック選択回路からの読出ブロック選択信号φBWLRが印加されるライン２５と接続される。また、書込スイッチトランジスタＷＳＴ，ＷＴ１〜ＷＴ８，ＷＧＴ１，ＷＧＴ２のゲートは、図示せぬブロック選択回路からの書込ブロック選択信号φBWLWが印加されるライン２６と接続される。このように読出及び書込スイッチトランジスタは、ワードラインの両側（アレイ端部と中央部）で交互にワードラインＷＬ１〜ＷＬ８へ接続されるので、メモリセル間隔を縮めることができる。
【００２９】
以下、図５に係る各種動作について説明する。
【００３０】
ページ消去で、例えばワードラインＷＬ５と接続されたメモリセルＭ５１〜Ｍ５ｎのデータを消去するためには、ワードラインＷＬ５に論理“ロウ”つまり接地電圧を供給し、残りのワードラインＷＬ１〜ＷＬ４，ＷＬ６〜ＷＬ８はフローティングとする。そして、半導体基板すなわち図３のウェル領域３と接続された電極４に消去電圧として例えば２０Ｖを印加する。すると、ワードラインＷＬ５と接続されたメモリセルＭ５１〜Ｍ５ｎは、Ｆ−Ｎ(Fowler-Nordheim) トンネリングにより負のしきい値電圧を有するデプレッション形のＭＯＳトランジスタに変更される。この状態でメモリセルＭ５１〜Ｍ５ｎはデータ“１”を記憶するものとする。一方、残りのワードラインＷＬ１〜ＷＬ４，ＷＬ６〜ＷＬ８は、消去電圧の印加による容量結合により充電され、これにより当該ワードラインＷＬ１〜ＷＬ４，ＷＬ６〜ＷＬ８と接続されたメモリセルの消去は防止される。このようなページ消去はブロック選択回路からライン２６へ論理“ロウ”を、ライン２５へ論理“ハイ”を印加し、そして、読出駆動回路２３Ｌから読出駆動ラインＲ５に論理“ロウ”を印加し、残りの読出駆動ラインＲ１〜Ｒ４，Ｒ６〜Ｒ８をフローティングさせることにより達成される。
【００３１】
ページ消去後には消去検証を行える。消去検証動作を行うためには、ビットラインＢＬ１〜ＢＬｎを検証に最適な所定の電圧の例えば電源供給電圧Ｖccにプリチャージする。そしてプリチャージ後に、ワードラインＷＬ５へ消去検証電圧を印加し、同時にワードラインＷＬ１〜ＷＬ４，ＷＬ６〜ＷＬ８、第１〜第３選択ラインＳＳＬ，ＧＳＬ１，ＧＳＬ２に論理“ハイ”を印加する。これにより、ワードラインＷＬ５と接続されたメモリセルのうちいずれか１つでも消去が行われていなければ、このメモリセルと関連したビットラインはプリチャージ電圧を維持する。一方、消去が完全に行われていれば各ビットラインは論理“ロウ”に放電される。従って、ビットラインの論理“ハイ”レベルを検出することで消去検証が行われる。
【００３２】
この消去検証後にプログラムが行われる。プログラム動作は、第１ビットラインに関連したメモリセルと第２ビットラインに関連したメモリセルとに対して別途行われる。例えば、第１ビットラインＢＬ１，ＢＬ３，…，ＢＬn-1 と関連した奇数番目のメモリセルＭ５１，Ｍ５３，…，Ｍ５n-1 をプログラムするためには、第１及び第３選択ラインＳＳＬ，ＧＳＬ２に論理“ハイ”が印加され、第２選択ラインＧＳＬ１に論理“ロウ”が印加される。同時に、選択ワードラインＷＬ５にプログラム電圧Ｖpgm の例えば１８Ｖが印加され、この選択ワードラインに隣接したワードラインＷＬ４，ＷＬ６に第１パス電圧Ｖpass１が印加される。そして、残りのワードラインＷＬ１〜ＷＬ３，ＷＬ７，ＷＬ８には、第１パス電圧Ｖpass１より高く且つプログラム電圧より低い第２パス電圧Ｖpass２が印加される。
【００３３】
奇数番目のメモリセルのうちメモリセルＭ５３〜Ｍ５n-1 がデータ“０”すなわちエンハンスメント形のトランジスタにプログラムされ、メモリセルＭ５１は消去されたデータ“１”を維持するように、プログラムが実行されるとする。この場合、ビットラインＢＬ１にプログラム防止電圧として例えば論理“ハイ”が印加され、残りのビットラインＢＬ３，ＢＬ５，…，ＢＬn-1 に論理“ロウ”が印加される。すると、メモリセルＭ５１のドレイン、チャネル、及びソースは容量結合によりプログラムを防止する昇圧電圧に充電され、これによりメモリセルＭ５１のプログラムが防止される。一方、メモリセルＭ５３，Ｍ５５，…，Ｍ５n-1 のドレイン、チャネル、及びソースは論理“ロウ”になり、これによるＦ−ＮトンネリングでメモリセルＭ５３，Ｍ５５，…，Ｍ５n-1 は、エンハンストメント形のトランジスタすなわちデータ“０”に変更される。
【００３４】
このような技術は、１９９５年３月３１日付出願の韓国特許出願番号９５−７５３２号に開示されている。第２ビットラインＢＬ２，ＢＬ４，…，ＢＬｎと関連したメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎのプログラムの場合には、第１及び第２選択ラインＳＳＬ，ＧＳＬ１に論理“ハイ”が印加され、第３選択ラインＧＳＬ２に論理“ロウ”が印加される。そして、ワードラインＷＬ１〜ＷＬ８に印加する電圧は上述同様であり、第２ビットラインに印加する電圧は上述同様にプログラム状態に応じた論理“ロウ”と論理“ハイ”である。
【００３５】
読出動作前には、ビットラインＢＬ１〜ＢＬｎが電源供給電圧Ｖccにプリチャージされる。このプリチャージ後に第１ビットラインＢＬ１，ＢＬ３，…，ＢＬｎ−１と関連したメモリセルＭ５１，Ｍ５３，…，Ｍ５n-1 からデータを読出すとすれば、第１及び第３基準電圧選択ラインＲＳＬ１，ＲＢＬ１に論理“ロウ”を印加し、第２及び第４基準電圧選択ラインＲＳＬ２，ＲＢＬ２に論理“ハイ”を印加する。また、選択ワードラインＷＬ５と第２選択ラインＧＳＬ１に論理“ロウ”を印加し、残りのワードラインＷＬ１〜ＷＬ４，ＷＬ６〜ＷＬ８と第１及び第３選択ラインＳＳＬ，ＧＳＬ２に論理“ハイ”を印加する。
【００３６】
メモリセルＭ５１はデータ“１”を記憶しており、残りのメモリセルＭ５３，Ｍ５５，…，Ｍ５n-1 はデータ“０”を記憶しているものとすると、ビットラインＢＬ１のプリチャージ電圧は導通化したメモリセルＭ５１を通じて図８の曲線Ｂに示すように接地放電される。一方、非選択の第２ビットラインＢＬ２は、導通化したトランジスタＱ２２，Ｑ４２により、図８の曲線Ａに示したようにプリチャージ電圧Ｖccから読出基準電圧へ放電される。これに従って、後述するようにビットラインＢＬ１，ＢＬ２に接続されたセンスアンプは、ビットラインＢＬ１，ＢＬ２の電圧差が感知に十分な差の例えば１２０〜２００ｍＶに到達する時点ｔ1 で活性化され、メモリセルＭ５１の記憶データをラッチする。一方、メモリセルＭ５３，Ｍ５５，…，Ｍ５n-1 はオフセルであるので、ビットラインＢＬ３，ＢＬ５，…，ＢＬn-1 はプリチャージ電圧を維持する。従ってビットラインＢＬ３，ＢＬ５，…，ＢＬn-1 の電圧は、図８に示す時点ｔ1 で、ビットラインＢＬ４，ＢＬ６，…，ＢＬｎの読出基準電圧よりも１２０〜２００ｍＶほど高くなる。これにより、ビットライン対ＢＬ３−ＢＬ４，ＢＬ５−ＢＬ６，…，ＢＬn-1 −ＢＬｎにそれぞれ接続されたセンスアンプが電圧差を感知することが可能である。
【００３７】
同様に、第２ビットラインＢＬ２，ＢＬ４，…，ＢＬｎと関連したメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎからデータを読出すためには、第１及び第２選択ラインＳＳＬ，ＧＳＬ１及び非選択のワードラインＷＬ１〜ＷＬ４，ＷＬ６〜ＷＬ８に論理“ハイ”、選択ワードラインＷＬ５と第３選択ラインＧＳＬ２に論理“ロウ”を印加し、同時に、第１及び第３基準電圧選択ラインＲＳＬ１，ＲＢＬ１に論理“ハイ”、第２及び第４基準電圧選択ラインＲＳＬ２，ＲＢＬ２に論理“ロウ”を印加すればよい。
【００３８】
図６は、図４の第１及び第３サブアレイにそれぞれ接続されるデータ感知及びラッチ回路部１６とデータ伝送回路部１７の回路図で、図７は、図４の第２及び第４サブアレイにそれぞれ接続されるデータ感知及びラッチ回路部１６の回路図である。図中の“ｔ”は上部すなわち第１及び第３サブアレイと関連した構成要素を示し、“ｂ”は下部すなわち第２及び第４サブアレイと関連した構成要素を示すものである。これら図６と図７は一点鎖線部分で接続する。
【００３９】
第１及び第３サブアレイ内のビットラインＢＬ１ｔ〜ＢＬｎｔと第２及び第４サブアレイ内のビットラインＢＬ１ｂ〜ＢＬｎｂは、高電圧伝送防止用のデプレッョン形のトランジスタ３０ｔ，３０ｂ及びエンハンスメント形のトランジスタ３１ｔ，３１ｂのチャネルを通じてプリチャージ回路３２ｔ，３２ｂに接続される。信号ＢＬＳＨＦ１ｔ，ＢＬＳＨＦ２ｔ，ＢＬＳＨＦ１ｂ，ＢＬＳＨＦ２ｂは常に論理“ハイ”にある信号である。但し、信号ＢＬＳＨＦ２ｔ，ＢＬＳＨＦ２ｂは適切な時間に論理“ハイ”にすることもできる。
【００４０】
ビットラインをプリチャージするためのプリチャージ回路３２ｔ，３２ｂは、プリチャージトランジスタ３３，３４と等化トランジスタ３５で構成される。このトランジスタ３３〜３５はＰ形ＭＯＳトランジスタである。プリチャージトランジスタ３３，３４のソースはプリチャージ時に論理“ハイ”すなわち電源供給電圧Ｖccにある信号ＶＳＢＬｔ，ＶＳＢＬｂと接続され、これらのドレインが対応するビットラインへそれぞれ接続される。トランジスタ３３，３４のゲートは第１及び第２ビットラインプリチャージ制御信号φSBL1t （φSBL1b ），φSBL2t （φSBL2b ）とそれぞれ接続される。また各等化トランジスタ３５のドレインとソースは対応するビットライン対の第１及び第２ビットラインへ接続され、そのゲートはビットライン等化制御信号φBLEQt ，φBLEQb と接続される。
【００４１】
各ビットライン対の第１及び第２ビットラインは、分離トランジスタ３６ｔ（３６ｂ），３７ｔ（３７ｂ）のチャネルを通じて対応するデータラインへそれぞれ接続される。分離トランジスタ３６ｔ（３６ｂ），３７ｔ（３７ｂ）のゲートは第１及び第２分離制御信号φISO1t （φISO1b ），φISO2t （φISO2b ）とそれぞれ接続される。即ち、データライン対ＤＬ１ｔ−ＤＬ２ｔ，ＤＬ３ｔ−ＤＬ４ｔ，…，ＤＬn-1t−ＤＬｎｔ（ＤＬ１ｂ−ＤＬ２ｂ，ＤＬ３ｂ−ＤＬ４ｂ，…，ＤＬn-1b−ＤＬｎｂ）は、分離トランジスタ３６ｔ（３６ｂ），３７ｔ（３７ｂ）を通じてビットライン対ＢＬ１ｔ−ＢＬ２ｔ，ＢＬ３ｔ−ＢＬ４ｔ，…，ＢＬn-1t−ＢＬｎｔ（ＢＬ１ｂ−ＢＬ２ｂ，ＢＬ３ｂ−ＢＬ４ｂ，…，ＢＬn-1b−ＢＬｎｂ）とそれぞれ接続されている。
【００４２】
各データライン対の第１及び第２データラインの間には、センスアンプ３９ｔ，３９ｂと第１及び第２データラインをプリチャージするためのプリチャージ回路４０ｔ，４０ｂが接続されている。更に第１及び第２データラインの間には、データ反転回路３８ｔ，３８ｂも接続されている。データ反転回路３８ｔ（３８ｂ）は、第１データラインＤＬ１ｔ，ＤＬ３ｔ，…，ＤＬn-1t（ＤＬ１ｂ，ＤＬ３ｂ，…，ＤＬn-1b）と信号ＶＳＡｔ（ＶＳＡｂ）との間にそれぞれ直列接続されたトランジスタ４１，４２と、第２データラインＤＬ２ｔ，ＤＬ４ｔ，…，ＤＬｎｔ（ＤＬ２ｂ，ＤＬ４ｂ，…，ＤＬｎｂ）と信号ＶＳＡｔ（ＶＳＡｂ）との間にそれぞれ直列接続されたトランジスタ４３，４４と、から構成される。これらトランジスタ４１〜４４はＮ形ＭＯＳトランジスタである。トランジスタ４１のゲートは第２ビットラインＢＬ２ｔ，ＢＬ４ｔ，…，ＢＬｎｔ（ＢＬ２ｂ，ＢＬ４ｂ，…，ＢＬｎｂ）へそれぞれ接続され、トランジスタ４３のゲートは第１ビットラインＢＬ１ｔ，ＢＬ３ｔ，…，ＢＬn-1t（ＢＬ１ｂ，ＢＬ３ｂ，…，ＢＬn-1b）へそれぞれ接続される。また、トランジスタ４２，４４は、ゲートがデータ反転活性制御信号φSAEt（φSAEb）と接続されて反転動作制御手段として働く。
【００４３】
このデータ反転回路３８ｔ，３８ｂは、データの自己保存動作において、保存すべきデータを記憶しているメモリセルつまり再プログラムしないメモリセルに対する読出動作でのみこれらのデータを反転する役割をもつ。このとき、信号ＶＳＡｔ，ＶＳＡｂはデータ反転電圧として例えば電源供給電圧Ｖccとなる。即ち、データ保存が要求されるメモリセルの記憶データをセンスアンプが感知・ラッチすると、このラッチデータは当該メモリセルの消去後に再プログラムされなければならない。しかしながら、本実施形態では、読出動作でデータ“１”記憶のメモリセルつまり消去メモリセルと関連したビットラインは論理“ロウ”になり、これによりセンスアンプはデータ“０”をラッチする。一方、データ“０”記憶のメモリセルつまりプログラムメモリセルと関連したビットラインは論理“ハイ”になり、これによりセンスアンプはデータ“１”をラッチする。そして、これらセンスアンプにラッチされたデータを該当メモリセルに再プログラムするとき、データ“０”をラッチしているセンスアンプはビットライン上に論理“ロウ”を提供し、これにより、当該関連メモリセルはデータ“０”にプログラムされ、一方、データ“１”をラッチしているセンスアンプはビットライン上に論理“ハイ”を提供し、これにより、当該関連メモリセルはプログラムが防止されて消去データつまりデータ“１”を維持する。従って、読出動作によるメモリセルのデータと再プログラム動作による書込データとは反転関係にある。但し、読出動作でセンスアンプにラッチされるデータがプログラム動作で対応メモリセルにプログラムするデータと同一論理の場合にはデータ反転回路の必要はない。
【００４４】
各センスアンプ３９ｔ，３９ｂは、Ｎ形ＭＯＳトランジスタ４５，４６とＰ形ＭＯＳトランジスタ４７，４８で構成される通常のセンスアンプである。このセンスアンプ３９ｔ，３９ｂは、論理“ロウ”になるセンスアンプ活性制御信号ＬＡｔ，ＬＡｂと論理“ハイ”になるセンスアンプ活性制御信号ＬＡＢｔ，ＬＡＢｂに応じて活性化される。
【００４５】
プリチャージ回路４０ｔ，４０ｂは、データラインＤＬ１ｔ〜ＤＬｎｔ，ＤＬ１ｂ〜ＤＬｎｂを所定の電圧の例えば電源供給電圧Ｖcc又はＶcc／２にプリチャージ及び等化する役割をもつ。これらプリチャージ回路はＮ形ＭＯＳトランジスタ４９〜５１で構成された通常の回路である。このプリチャージ回路４０ｔ，４０ｂは、データラインプリチャージ制御信号φEQt ，φEQb に応答してＶcc又はＶcc／２のプリチャージ電圧を有する信号ＶＢＬｔ，ＶＢＬｂにデータラインＤＬ１ｔ〜ＤＬｎｔ，ＤＬ１ｂ〜ＤＬｎｂをプリチャージする。即ち、論理“ハイ”になるデータラインプリチャージ制御信号φEQt によりプリチャージ回路４０ｔは活性化される。
【００４６】
データライン対の第１及び第２データラインは、図示せぬ列デコーダからの列選択信号Ｙ０ｔ〜Ｙ 1,023ｔ，Ｙ０ｂ〜Ｙ 1,023ｂに応答するＮ形ＭＯＳトランジスタ５３，５４で構成された列選択回路５２ｔ，５２ｂを通じて入出力ラインＩＯ０ｔ−バーＩＯ０ｔ〜ＩＯ７ｔ−バーＩＯ７ｔ，ＩＯ０ｂ−バーＩＯ０ｂ〜ＩＯ７ｂ−バーＩＯ７ｂと接続される。この列選択回路５２ｔ，５２ｂは、列選択信号Ｙ０ｔ〜Ｙ 1,023ｔ，Ｙ０ｂ〜Ｙ 1,023ｂのいずれか１つの信号が論理“ハイ”のときに、図示せぬデータ入力バッファを通じて外部端子から入力される入出力ラインＩＯ０ｔ−バーＩＯ０ｔ〜ＩＯ７ｔ−バーＩＯ７ｔ，ＩＯ０ｂ−バーＩＯ０ｂ〜ＩＯ７ｂ−バーＩＯ７ｂの８ビットのデータを対応するセンスアンプ３９ｔ，３９ｂへ貯蔵させ得る。また、列選択回路５２ｔ，５２ｂは、同様にしてセンスアンプ３９ｔ，３９ｂにラッチされたデータのうち８ビットのデータを入出力ラインＩＯ０ｔ−バーＩＯ０ｔ〜ＩＯ７ｔ−バーＩＯ７ｔ，ＩＯ０ｂ−バーＩＯ０ｂ〜ＩＯ７ｂ−バーＩＯ７ｂへ出力させる。尚、バーＩＯ０ｔ〜バーＩＯ７ｔ，バーＩＯ０ｂ〜バーＩＯ７ｂはＩＯ０ｔ〜ＩＯ７ｔ，ＩＯ０ｂ〜ＩＯ７ｂの相補信号関係を示す。
【００４７】
データラインＤＬ１ｔ〜ＤＬｎｔとデータラインＤＬ１ｂ〜ＤＬｎｂとの間にはデータ伝送回路５５が接続される。各データ伝送回路５５は、分離トランジスタ５６，５７，６６，６７とインバータ５８〜６５とで構成される。分離トランジスタ５６，５７のゲートは第１伝送制御信号ＩＳＯ１に接続され、分離トランジスタ６６，６７のゲートは第２伝送制御信号ＩＳＯ２に接続される。これら分離トランジスタ５６，５７，６６，６７はＮ形ＭＯＳトランジスタである。センスアンプ３９ｔに貯蔵されたデータをセンスアンプ３９ｂへ伝送するために、トランジスタ５６，５７は第１伝送制御ＩＳＯ１に応答して導通化する。一方、センスアンプ３９ｂに貯蔵されたデータをセンスアンプ３９ｔに伝送するために、トランジスタ６６，６７は第２伝送制御信号ＩＳＯ２に応答して導通化する。
【００４８】
検証トランジスタ６８ｔ〜７１ｔのゲートはビットラインＢＬ１ｔ〜ＢＬｎｔとそれぞれ接続され、検証トランジスタ６８ｂ〜７１ｂのゲートはビットラインＢＬ１ｂ〜ＢＬｎｂとそれぞれ接続される。この検証トランジスタ６８ｔ〜７１ｔ，６８ｂ〜７１ｂはＮ形ＭＯＳトランジスタである。検証トランジスタ６８ｔ〜７１ｔ，６８ｂ〜７１ｂのドレインは消去検証時に論理“ハイ”になる信号ＥＲＶＦｔ，ＥＲＶＦｂと接続され、そのソースは消去検証時に論理“ロウ”になる信号ＥＲＶＦＧｔ，ＥＲＶＦＧｂと接続される。従って、消去検証動作でページ消去対象のメモリセルのうちいずれか１つでも消去されていなければ、信号ＥＲＶＦｔ，ＥＲＶＦｂが論理“ハイ”から論理“ロウ”になり、これにより消去検証を行うことができる。このような技術は１９９５年２月４日付出願の韓国特許出願番号９５−２００７号に詳しい。
【００４９】
センスアンプ３９ｔ（３９ｂ）は、第１ビットラインＢＬ１ｔ，ＢＬ３ｔ，…，ＢＬn-1t（ＢＬ１ｂ，ＢＬ３ｂ，…，ＢＬn-1b）のデータ又は第２ビットラインＢＬ２ｔ，ＢＬ４ｔ，…，ＢＬｎｔ（ＢＬ２ｂ，ＢＬ４ｂ，…，ＢＬｎｂ）のデータを感知しラッチすることができる。また各センスアンプ３９ｔ（３９ｂ）に貯蔵されたデータは、第１ビットライン、第２ビットラインのうちいずれか一方に伝送され得る。従って、読出動作で第１ビットラインと第２ビットラインのうちの選択ビットラインと関連したメモリセルは当該選択ビットラインでアクセスされ、非選択ビットラインと関連したメモリセルはアクセスされない。プログラム動作でも、第１及び第２ビットラインのうちの選択ビットラインと関連したメモリセルへセンスアンプに貯蔵されたデータがプログラムされ得る。
【００５０】
このため図５から分かるように、ページ消去で例えばワードラインＷＬ５と接続されたメモリセルＭ５１〜Ｍ５ｎの記憶データがすべて消去されるとすると、このメモリセルＭ５１〜Ｍ５ｎを再プログラムするためには、従来では、データ入出力ピンを通じてセンスアンプにデータをローディングしてメモリセルＭ５１〜Ｍ５ｎの半分をまずプログラムし、そして残りの半分のメモリセルをプログラムするためにセンスアンプへ更にデータをローディングする必要があった。この不具合が本実施形態では解消されることになる。これについて以下、順をおって説明する。
【００５１】
・例１
【００５２】
図６に示したデータ伝送回路５５がなくともデータを保存できる第１例をまず説明する。この第１例は、複数分割されたサブアレイをもつ場合だけではなく１つのメモリセルアレイを有する場合であっても可能である。そこで、説明の便宜のために図５のビットラインＢＬ１〜ＢＬｎとそれぞれ接続される図６のビットラインＢＬ１ｔ〜ＢＬｎｔと関連した回路の動作について、図９のタイミング図を参照して説明する。
【００５３】
レディー／ビジー信号Ｒ／バーＢは、ＥＥＰＲＯＭチップが動作状態にあるか待機状態にあるかを示すために、チップの出力端子（ピン）を通じて出力される信号である。例えば、この信号Ｒ／バーＢの論理“ハイ”は読出、プログラム、検証等の動作状態を示し、信号Ｒ／バーＢの論理“ロウ”は待機状態を示す。従って、この信号Ｒ／バーＢが論理“ロウ”になるのに伴ってデータの自己保存動作が行われる。消去及び書込制御信号φEWは時点ｔ0 で論理“ロウ”になり、そして、第１及び第２ビットラインプリチャージ制御信号φSBL1t ，φSBL2t とビットライン等化制御信号φBLEQt が論理“ロウ”になる。これにより、時間ｔ0 〜ｔ1 でビットラインＢＬ１〜ＢＬｎはプリチャージ電圧ＶＳＢＬｔ（＝Ｖcc）にプリチャージされる。続いて時点ｔ1 でデータラインプリチャージ制御信号φEQt が論理“ロウ”になることでデータラインＤＬ１ｔ〜ＤＬｎｔのプリチャージが終了し、プリチャージ電圧ＶＢＬｔ（＝１／２Ｖcc）にデータラインＤＬ１ｔ〜ＤＬｎｔがプリチャージされる。また、この時点ｔ1 でビットラインＢＬ１〜ＢＬｎのプリチャージも終了する。
【００５４】
この後、図５のメモリブロックＭＢｋ内のワードラインＷＬ５と接続されたメモリセルＭ５１〜Ｍ５ｎのうち、奇数番目のメモリセルＭ５１，Ｍ５３，…，Ｍ５n-1 が再プログラム（又は更新）されると仮定する。この場合には、ワードラインＷＬ５と接続されたメモリセルＭ５１〜Ｎ５ｎのページ消去前に、偶数番目のメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎに記憶されたデータの保存を行うことになる。このデータ保存のために、偶数番目のメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎの記憶データを時間ｔ1 〜ｔ2 で対応したセンスアンプ３９ｔにラッチさせる。従ってまず上述したようにして、時点ｔ1 後に偶数番目のメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎの記憶データが第２ビットラインＢＬ２ｔ，ＢＬ４ｔ，…，ＢＬｎｔを通じて読出される。そしてデータ反転回路３８ｔが、論理“ハイ”になるデータ反転活性制御信号φSAEtにより活性化され、トランジスタ４２，４４に反転電圧ＶＳＡｔ（＝Ｖcc）が供給される。続いてセンスアンプ活性制御信号ＬＡｔ，ＡＬＢｔがそれぞれ論理“ロウ”と論理“ハイ”になることでセンスアンプ３９ｔが活性化され、偶数番目のメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎの記憶データが反転して感知・ラッチされる。ラッチ終了でデータ反転活性制御信号φSAEtは論理“ロウ”になり、これに従いデータ反転回路３８ｔは非活性化される。
【００５５】
このようにしてデータ保存すべき偶数番目のメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎの記憶データをセンスアンプ３９ｔへ貯蔵した後には、ワードラインＷＬ５と接続されたメモリセルＭ５１〜Ｍ５ｎのページ消去及び消去検証が時間ｔ2 〜ｔ3 で上述したように行われる。
【００５６】
ページ消去及び消去検証がすむと時間ｔ3 〜ｔ4 で、センスアンプ３９ｔ内に貯蔵したデータを消去された偶数番目のメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎへプログラムする動作が行われる。これは、第１分離制御信号φISO1t と第１ビットラインプリチャージ制御信号φSBL1t を論理“ロウ”にし、第２分離制御信号φISO2t と第２ビットラインプリチャージ制御信号φSBL2t を論理“ハイ”にすることにより実行される。このときのビットライン等化信号φBLEQt は論理“ハイ”にある。従って、第１ビットラインＢＬ１ｔ，ＢＬ３ｔ，…，ＢＬn-1tがＶＳＢＬｔ（＝Ｖcc）にプリチャージされることにより、奇数番目のメモリセルＭ５１，Ｍ５３，…，Ｍ５n-1 のプログラムは上述したように防止される。一方、偶数番目のメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎは、センスアンプ３９ｔに保存されたデータに従って、トランジスタ３７ｔと第２ビットラインを通じて上述したようにプログラムされる。
【００５７】
次いで時間ｔ4 〜ｔ5 で外部データのローディングが行われる。この外部データのローディングは、データ入力端子を通じて入力される書込データを、図示せぬデータ入力バッファからデータ入出力ラインＩＯ０ｔ，バーＩＯ０ｔ〜ＩＯ７ｔ，バーＩＯ７ｔ及び列選択回路５２ｔを通じてセンスアンプ３９ｔへ貯蔵する過程である。図示せぬ列デコーダから順次に論理“ハイ”として印加される列選択信号Ｙ０ｔ〜Ｙ 1,023ｔに応答する列選択回路５２ｔの動作により、センスアンプ３９ｔへ外部データがラッチされる。
【００５８】
このデータローディング動作が終了すると時間ｔ5 〜ｔ6 で、センスアンプ３９ｔに貯蔵した外部データを奇数番目のメモリセルＭ５１，Ｍ５３，…，Ｍ５n-1 へプログラムする。これは、第１分離制御信号φISO1t と第１ビットラインプリチャージ信号φSBL1t を論理“ハイ”、第２分離制御信号φISO2t と第２ビットラインプリチャージ制御信号φSEL2t を論理“ロウ”にすることで実行される。このときのビットライン等化信号φBLEQt は論理“ハイ”にある。従って、センスアンプ３９ｔの貯蔵データは、トランジスタ３６ｔと第１ビットラインを通じて上述したように奇数番目のメモリセルＭ５１，Ｍ５３，…，Ｍ５n-1 へプログラムされる。一方、第２ビットラインがトランジスタ３４により電圧ＶＳＢＬｔ（＝Ｖcc）にプリチャージされることにより、上述したように偶数番目のメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎのプログラムは防止される。
【００５９】
その後、消去及び書込制御信号φEWが論理“ハイ”になることでデータ自己保存及びプログラム動作は終了する。すると、レディー／ビジー信号Ｒ／バーＢは論理“ハイ”になり、待機状態であることが示される。また、データラインプリチャージ制御信号φEQt は論理“ハイ”になり、これによりデータラインＤＬ１ｔ〜ＤＬｎｔがプリチャージされる。一方、センスアンプ活性化制御信号ＬＡｔ，ＬＡＢｔはそれぞれ論理“ハイ”と論理“ロウ”になり、センスアンプ３９ｔが非活性化される。
【００６０】
以上の例では、１つのメモリセルアレイと接続されたセンスアンプ及びプリチャージ回路について説明したが、複数のサブアレイを有するＥＥＰＲＯＭについてもこの第１例が同様に適用されることは、容易に理解されるところである。即ち、各サブアレイのビットラインが図６におけるデータ伝送回路５５を除いた構成と接続されることにより達成可能である。
【００６１】
・例２
【００６２】
図６及び図７に示すようにデータ伝送回路５５を使用する第２例について説明する。この第２例は、図４の第１及び第３サブアレイＳＭＡ１，ＳＭＡ３と関連した図６の構成と、図４の第２及び第４サブアレイＳＭＡ２，ＳＭＡ４と関連した図７の構成と、を使用して実施される。但し、４つのサブアレイを有するＥＥＰＲＯＭに限定されるわけではないことは勿論である。即ち、図６及び図７の回路は、少なくとも２つのサブアレイを有するＥＥＰＲＯＭについて実施可能である。ここでは、第１及び第２の２つのサブアレイを有するＥＥＰＲＯＭについて図６及び図７と図１０を参照して説明する。
【００６３】
図６のビットラインＢＬ１ｔ〜ＢＬｎｔをもつ第１サブアレイ内のメモリブロックＭＢｋにあるワードラインＷＬ５と接続されたメモリセルＭ５１〜Ｍ５ｎのうち、奇数番目のメモリセルＭ５１，Ｍ５３，…，Ｍ５n-1 が再プログラムされると仮定する。この場合、図７のビットラインＢＬ１ｂ〜ＢＬｎｂをもつ第２サブアレイは当該アレイ内のメモリセルがアクセスされないように非選択とされる。図１０の時間ｔ0 〜ｔ2 における動作は、上述した第１例の時間ｔ0 〜ｔ2 における動作と同様である。但し、論理“ハイ”にあるプリチャージ制御信号φEQb によりデータラインＤＬ１ｂ〜ＤＬｎｂがプリチャージ電圧ＶＢＬｂ（＝Ｖcc）にプリチャージされ、時点ｔ2 で前記信号φEQb が論理“ロウ”になることにより、データラインＤＬ１ｂ〜ＤＬｎｂのプリチャージは終了する。
【００６４】
時間ｔ2 〜ｔ3 では、第１例で説明したようにして選択の第１サブアレイと関連したセンスアンプ３９ｔにラッチされたデータが、非選択の第２サブアレイと関連したセンスアンプ３９ｂへ伝送されラッチされる。即ち、時点ｔ2 後に論理“ハイ”になる第１伝送制御信号ＩＳＯ１及びそれぞれ論理“ロウ”と“ハイ”になるセンスアンプ活性制御信号ＬＡｂ，ＬＡＢｂに応答して、第２サブアレイと関連したセンスアンプ３９ｂは、センスアンプ３９ｔのラッチデータを受けてラッチする。この後、制御信号ＩＳＯ１が論理“ロウ”になることにより、センスアンプ３９ｔとセンスアンプ３９ｂとの間は分離される。
【００６５】
時間ｔ3 〜ｔ4 は、上述した図９の時間ｔ4 〜ｔ5 のようにデータ入力ピンを通じて外部データをセンスアンプ３９ｔへローディングする期間である。即ち、順次に論理“ハイ”パルスで提供される列選択信号Ｙ０ｔ〜Ｙ 1,023ｔに応答してセンスアンプ３９ｔは外部データをラッチする。
【００６６】
外部データのローディング後には時間ｔ4 〜ｔ5 で、上述したように第１サブアレイのメモリブロックＭＢｋ内のワードラインＷＬ５と接続されたメモリセルＭ５１〜Ｍ５ｎが消去され、消去検証が行われる。メモリセルＭ５１〜Ｍ５ｎの消去がすむと時間ｔ5 〜ｔ6 で、センスアンプ３９ｔにラッチした外部データが再プログラム（又は更新）対象の奇数番目のメモリセルＭ５１，Ｍ５３，Ｍ５n-1 へプログラムされるように、第１分離制御信号φISO1t が論理“ハイ”に維持される。一方、偶数番目のメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎのプログラムは防止されるように、第２ビットラインは論理“ロウ”の第２ビットラインプリチャージ制御信号φSBL2t に応答してプリチャージ電極ＶＳＢＬｔ（＝Ｖcc）にプリチャージされる。
【００６７】
その後、時間ｔ6 〜ｔ7 で、第２サブアレイと関連したセンスアンプ３９ｂにラッチしたデータが、論理“ハイ”の第２伝送制御信号ＩＳＯ２に応答するトランジスタ６６，６７を介して第１サブアレイと関連したセンスアンプ３９ｔへ伝送されラッチされる。そして時間ｔ7 〜ｔ8 で、センスアンプ３９ｔのラッチデータが、論理“ハイ”の第２分離制御信号φISO2t に応答するトランジスタ３７ｔから第２ビットラインＢＬ２ｔ，ＢＬ４ｔ，…，ＢＬｎｔを通じて偶数番目のメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎへプログラムされる。このとき、奇数番目のメモリセルＭ５１，Ｍ５３，…，Ｍ５n-1 と関連した第１ビットラインＢＬ１ｔ，ＢＬ３ｔ，…，ＢＬn-1tは、論理“ロウ”の第１ビットラインプリチャージ信号φSBL1t に応答するトランジスタ３３によりプリチャージ電圧ＶＳＢＬｔ（＝Ｖcc）にプリチャージされ、従って奇数番目のメモリセルＭ５１，Ｍ５３，…，Ｍ５n-1 のプログラムは防止される。
【００６８】
この後に消去及び書込制御信号φEWが論理“ハイ”になることでデータ自己保存及びプログラム動作が終了となり、そしてレディー／ビジー信号Ｒ／バーＢは論理“ハイ”になる。また、データラインプリチャージ信号φEQt ，φEQb とセンスアンプ活性制御信号ＬＡｔ，ＬＡｂは論理“ハイ”になり、センスアンプ活性制御信号ＬＡＢｔ，ＬＡＢｂは論理“ロウ”になる。従って、データラインＤＬ１ｔ〜ＤＬｎｔ，ＤＬ１ｂ〜ＤＬｎｂはプリチャージされ、センスアンプ３９ｔ，３９ｂは非活性化される。
【００６９】
・例３
【００７０】
図１１は、第３例による図６及び図７の各種制御信号のタイミング図である。この第３例では、図１１の時間ｔ1 〜ｔ2 において第１サブアレイと関連したセンスアンプ３９ｔがデータ保存を行う偶数番目のメモリセルＭ５２，Ｍ５４，…，Ｍ５ｎの記憶データをラッチし、そして時間ｔ2 〜ｔ3 でメモリセルＭ５１〜Ｍ５ｎのページ消去及び消去検証が行われる。その後、図１１の時間ｔ3 〜ｔ4 で、図１０の時間ｔ2 〜ｔ3 における動作と同様にして、第１サブアレイと関連したセンスアンプ３９ｔにラッチしたデータが第２サブアレイと関連したセンスアンプ３９ｂへ伝送される。続く図１１の時間ｔ4 〜ｔ5 では、第１サブアレイと関連したセンスアンプ３９ｔに図１０の時間ｔ3 〜ｔ4 における動作と同様にして外部データがローディングされる。この後の図１１の時点ｔ5 以降の動作は、図１０の時点ｔ5 以降の動作と同様である。
【００７１】
【発明の効果】
本発明によれば、ページ消去前に、再プログラムしない、すなわち更新を行わないデータの保存が要求されるメモリセルの記憶データを自己保存することができるので、プログラム時間の短縮が可能となり、性能が向上する利点がある。
【図面の簡単な説明】
【図１】従来におけるＮＡＮＤ構造のメモリセルアレイを示した回路図。
【図２】図１中のＮＡＮＤセルユニットの１つを示した平面図。
【図３】図２中の断面線 III−III に沿う断面図。
【図４】本発明に係るメモリセルアレイのブロック図。
【図５】図４中の１サブメモリアレイを部分的に示した回路図。
【図６】図４中の第１及び第３サブアレイにそれぞれ接続されるデータ感知及びラッチ回路部及びデータ伝送回路部の回路図。
【図７】図４中の第２及び第４サブアレイにそれぞれ接続されるデータ感知及びラッチ回路部の回路図。
【図８】図５中の基準電圧発生回路による読出基準電圧と選択ビットラインの電圧との関係を示すグラフ。
【図９】本発明の第１例の動作タイミングを示す信号波形図。
【図１０】本発明の第２例の動作タイミングを示す信号波形図。
【図１１】本発明の第３例の動作タイミングを示す信号波形図。
【符号の説明】
ＮＵ１〜ｎ  セルユニット
１６  データ感知及びラッチ回路部
１７  データ伝送回路部
３２ｔ，ｂ  プリチャージ回路（ビットラインの）
３８ｔ，ｂ  データ反転回路
３９ｔ，ｂ  センスアンプ
４０ｔ，ｂ  プリチャージ回路（データラインの）
５５  データ伝送回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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