(57)【特許請求の範囲】
【請求項１】
記憶装置と、
この記憶装置のデータを読み出しあるいは書き込みを行うためのアドレス信号を出力するアドレス信号発生手段と、
前記アドレス信号をもとに演算を行い第１のコードを出力する第１の制御回路と、
前記アドレス信号をもとに演算を行い第２のコードを出力し、且つ前記記憶装置のデータを読み出しあるいは書き込み可能状態、または不可能状態のいずれかに設定する処理命令信号を出力する第２の制御回路と、
この第１及び第２のコードが同一か否かを識別する識別信号を前記第２の制御回路へ出力するコード認識回路と、
前記処理命令信号が前記記憶装置のデータを読み出しあるいは書き込み不可能状態に設定しているときにダミーデータを出力し、このダミーデータを読み出しあるいは書き込み可能状態にするダミーデータ演算回路とを具備し、
前記処理命令信号は、前記識別信号をもとに形成されていることを特徴とするセキュリティシステム。
【請求項２】
前記第１の制御回路からの処理命令信号によりダミーアドレスを演算及び出力するダミーアドレス演算回路を具備したことを特徴とする請求項１記載のセキュリティシステム。
【請求項３】
前記ダミーアドレス演算回路は、前記アドレス信号発生手段から次のアドレス信号が出力されるまでの間、通常アドレス信号が順次出力されるのと同じタイミングで前記ダミーアドレスを出力することを特徴とする請求項２記載のセキュリティシステム。
【請求項４】
前記第２の制御回路は、前記第１の制御回路に等価な制御回路と、前記識別信号と前記記憶装置のデータを読み出しあるいは書き込み可能状態に設定する前記処理命令信号との論理和をとり前記記憶装置の動作制御命令信号を出力する論理回路とからなることを特徴とする請求項１記載のセキュリティシステム。
【請求項５】
前記第２の制御回路は、前記アドレス信号発生手段から出力された前記アドレス信号をもとにコードを演算するか否かを判断することを特徴とする請求項１記載のセキュリティシステム。
【請求項６】
前記記憶装置、前記第２の制御回路、前記コード認識回路及び前記ダミーデータ演算回路が同一半導体集積回路中に形成され、前記第１の制御回路及び前記アドレス信号発生手段が別の半導体集積回路中に形成されることを特徴とする請求項１記載のセキュリティシステム。
【請求項７】
前記アドレス信号発生手段は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ    Ｕｎｉｔ）であることを特徴とする請求項１記載のセキュリティシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セキュリティシステムのうち、特に、アドレスにしたがったデータを記憶装置から読み出しあるいは書き込みする際のセキュリティシステムに関するものである。
【０００２】
【従来の技術】
従来、記憶装置と、この記憶装置内のデータを読み書きする演算処理装置、例えばＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ  ）を含む装置とを有するセキュリティシステムにおいては、記憶装置にコードを入力すると、記憶装置とＣＰＵを含む装置との間の信号線が導通状態となり、記憶装置内のデータの読み出し及び書き込みが可能になる。
【０００３】
【発明が解決しようとする課題】
従来のセキュリティシステムでは、記憶装置にコードを一度入力すると、記憶装置とＣＰＵを含む装置との間の信号線が導通状態となる。この時、一度導通状態となるとその状態が維持され、コードを一度解読すれば、何度でも記憶装置内のデータの読み出し及び書き込みを行うことが可能となり、十分にデータの保護ができないという問題があった。
【０００４】
本発明は上記のような事情を考慮し、一つのコード入力によって全データの読み出し及び書き込みが行われるのを防止し、また、コード及びデータが解読されにくいセキュリティシステムを提供することを目的としている。
【０００５】
【課題を解決するための手段】
上記目的を達成するために本発明のセキュリティシステムは、記憶装置と、この記憶装置のデータを読み出しあるいは書き込みを行うためのアドレス信号を出力するアドレス信号発生手段と、前記アドレス信号をもとに演算を行い第１のコードを出力する第１の制御回路と、前記アドレス信号をもとに演算を行い第２のコードを出力し、且つ前記記憶装置のデータを読み出しあるいは書き込み可能状態、または不可能状態のいずれかに設定する処理命令信号を出力する第２の制御回路と、この第１及び第２のコードが同一か否かを識別する識別信号を前記第２の制御回路へ出力するコード認識回路と、前記処理命令信号が前記記憶装置のデータを読みだしあるいは書き込み不可能状態に設定しているときにダミーデータを出力し、前記ダミーデータを読み出しあるいは書き込み可能状態にするダミーデータ演算回路とを具備し、前記処理命令信号は、前記識別信号をもとに形成されていることを特徴とするものである。
【０００６】
また、前記第１の制御回路からの処理命令信号によりダミーアドレスを演算及び出力するダミーアドレス演算回路を具備したことを特徴とするものである。
更に、前記ダミーアドレス演算回路は、前記アドレス信号発生手段から次のアドレス信号が出力されるまでの間、通常アドレス信号が順次出力されるのと同じタイミングで前記ダミーアドレスを出力することが望ましい。
【０００７】
また、前記第１の制御回路は、前記第１の制御回路に等価な制御回路と、前記識別信号と前記記憶装置のデータを読み出しあるいは書き込み可能状態に設定する前記処理命令信号との論理和をとり前記記憶装置の動作制御命令信号を出力する論理回路とからなることを特徴とするものである。
【０００８】
更に、前記第２の制御回路は、前記アドレス信号発生手段から出力された前記アドレス信号をもとにコードを演算するか否かを判断することが望ましい。
また、前記記憶装置、前記第２の制御回路、前記コード認識回路及び前記ダミーデータ演算回路が同一半導体集積回路中に形成され、前記第１の制御回路及び前記アドレス信号発生手段が別の半導体集積回路中に形成されることが望ましい。
更に、前記アドレス信号発生手段は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ  ）であることが望ましい。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態に係るセキュリティシステムについて説明する。
図１は、本発明の実施の形態にかかるセキュリティシステムの構成図、図２は、本発明の実施の形態にかかるセキュリティシステムの状態遷移図、図３乃至図６は、本発明の実施の形態にかかるセキュリティシステムのタイミングチャートである。
【００１０】
図１に示されているように、第１の装置１は、読みだし専用記憶装置ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）５と、このＲＯＭ５から出力された信号を制御する制御回路６と、第２の装置２のＣＰＵ１０から出力されたアドレス信号をもとにコードを演算し、出力するコード演算回路７と、第１の装置１のコード演算回路７から出力されたコードと第２の装置２のコード演算回路１２から出力されたコードとを比較するコード認識回路８と、コード認識回路８から出力された識別信号と制御回路６から出力された処理命令信号との論理和をとりＲＯＭ５のＣＳ（Ｃｈｉｐ  Ｓｅｌｅｃｔ  ）へ出力する論理回路１４と、制御回路６から出力された処理命令信号をもとにダミーデータを演算し、出力するダミーデータ演算回路９とから構成されている。
【００１１】
また、第２の装置２は、ＣＰＵ１０と、このＣＰＵ１０から出力された信号を制御する制御回路１１と、ＣＰＵ１０から出力されたアドレス信号をもとにコードを演算し、出力するコード演算回路１２と、ＣＰＵ１０から出力されたアドレス信号をもとにダミーアドレスを演算し、出力するダミーアドレス演算回路１３とから構成されている。
【００１２】
尚、本発明の実施の形態にかかるセキュリティシステムの動作は、第１の装置１及び第２の装置２の制御回路６，１１のプログラミングによって、次の４通りに分類することができる。
（１）第２の装置２のＣＰＵ１０が第１装置１のＲＯＭ５のデータを読み出す際に、コードを使用せず、ダミーデータ及びダミーアドレスが出力されない場合。すなわち、ＣＰＵ１０がＲＯＭ５のデータを読み出す場合と同様の場合。
（２）第２の装置２のＣＰＵ１０が第１の装置１のＲＯＭ５のデータを読み出す際に、コードを１つ必要とし、ダミーデータが出力されない場合。
（３）第２の装置２のＣＰＵ１０が第１の装置１のＲＯＭ５のデータを読み出す際に、コードを１つ必要とし、ダミーデータを１つ出力する場合。
（４）第２の装置２のＣＰＵ１０が第１の装置１のＲＯＭ５のデータを読み出す際に、コードを２  つ必要とし、ダミーデータが出力されない場合。
【００１３】
以下、この４つの分類にしたがって、本発明の実施の形態にかかるセキュリティシステムの動作について説明する。
まず、（１）の場合、最初にセキュリティシステムの状態は図２の第１の演算状態２１、すなわち初期状態にある。まず、ＣＰＵ１０がＲＯＭ５のデータを引き出すためのアドレス信号を出力する。このアドレス信号は、第１の装置１のコード演算装置７、制御回路６、ダミーデータ演算回路９、ＲＯＭ５、第２の装置２のコード演算回路１２、制御回路１１、ダミーアドレス演算回路１３へ入力される。次に、第１の装置１の制御回路６及び第２の装置２の制御回路１１は、入力されたアドレス信号をもとにＣＰＵ１０がＲＯＭ５のデータを読み出すことに対してコードを必要としないと判断し、ＲＯＭ５は入力されたアドレス信号に基づくデータを第２の装置２へ出力する。すなわち図２の出力状態２６へ遷移する。
【００１４】
（１）の動作のタイミングチャートは、図３に示されている通りである。すなわち、ＣＰＵ１０から出力されたあるアドレス信号に対応して、ＲＯＭ５からデータが出力されており、従来のＣＰＵ１０  がＲＯＭ５  のデータを読み出す場合と同様である。
【００１５】
次に、（２）の場合、最初にセキュリティシステムの状態は図２の第１  の演算状態２１にある。まず、ＣＰＵ１０がＲＯＭ５のデータを引き出すためのアドレス信号を出力する。このアドレス信号は、第１の装置１のコード演算回路７、制御回路６、ダミーデータ演算回路９、ＲＯＭ５、第２の装置２のコード演算回路１２、制御回路１１、ダミーアドレス演算回路１３へ入力される。次に、第１の装置１の制御回路６及び第２の装置２の制御回路１１が、入力されたアドレス信号をもとにＣＰＵ１０がＲＯＭ５のデータを読み出すことに対してコードを必要とすると判断する。すなわち、図２の第２の演算状態２２へ遷移する。
【００１６】
その後、第１の装置１の制御回路６は、この第１の装置１のコード演算回路７に対してアドレス信号をもとにコードａを演算させる。また、第２の装置２の制御回路１１は、この第２の装置２のコード演算回路１２に対してアドレス信号をもとにコードｂを演算させる。次に、第１の装置１のコード演算回路７は、第１の装置１のコード認識回路８へコードａを出力し、第２の装置２のコード演算回路１２は、第１の装置１のコード認識回路８へデータバス信号線４を用いてコードｂを出力する。ここで、第１の装置１のコード認識回路８はコードａとコードｂとを比較し、比較した結果である識別信号を論理回路１４に出力する。両者が異なる場合は初期状態である第１の演算状態２１へ遷移する。両者が同一の場合、図２の第３の演算状態２３へ遷移し、第２の装置２のダミーアドレス演算回路１３は、入力されたアドレス信号をもとにダミーアドレスを演算し、アドレスバス信号線３を用いて第１の装置１へ出力する。第１の装置１の制御回路６及び第２の装置２の制御回路１１は、入力されたアドレス信号をもとに、ＣＰＵ１０がＲＯＭ５のデータを読み出すことに対して第１の装置１からダミーデータを出力せず、更に異なるコードを演算し、比較する必要がないと判断し、この処理命令信号を論理回路１４を経由してＲＯＭ５のＣＳへ出力する。その後、ＲＯＭ５は入力されたアドレス信号に基づくデータを第２の装置２へ出力する。すなわち図２の出力状態２６へ遷移する。
【００１７】
（２）の動作のタイミングチャートは、図４に示されている通りである。まず、ＣＰＵ１０からあるアドレス信号Ａ１がアドレスバス信号線３に出力された後に、データバス信号線４にはコード演算回路１２で演算されたコードＣ１が出力される。次に、アドレスバス信号線３には、通常第２のアドレス信号が出力されるのと同じタイミングで、ダミーアドレスＤＡ１が出力される。その後、データバス信号線４に正のデータＤ１が出力される。従って、コードＣ１及びダミーアドレスＤＡ１を出力させることによって、図４に示されているように、あるアドレス信号Ａ１が出力されてから正のデータＤ１が出力されるまでの時間遅れは、アドレスバス信号線３及びデータバス信号線４をモニターしても判断しにくく、第３者からは、通常の動作と変わらないように見える。
【００１８】
次に、（３）の場合、最初に、セキュリティシステムの状態は図２の第１の演算状態２１にある。まず、ＣＰＵ１０がＲＯＭ５のデータを引き出すためのアドレス信号を出力する。このアドレス信号は、第１の装置１のコード演算回路７、制御回路６、ダミーデータ演算回路９、ＲＯＭ５、第２の装置２のコード演算回路１２、制御回路１１、ダミーアドレス演算回路１３へ入力される。次に、第１の装置１の制御回路６及び第２の装置２の制御回路１１が、入力されたアドレス信号をもとにＣＰＵ１０がＲＯＭ５のデータを読み出すことに対してコードを必要とすると判断する。すなわち、図２の第２の演算状態２２へ遷移する。
【００１９】
その後、第１の装置１の制御回路６は、この第１の装置１内のコード演算回路７に対してアドレス信号をもとにコードａを演算させる。また、第２の装置２の制御回路１１は、第２の装置２内のコード演算回路１２に対してアドレス信号をもとにコードｂを演算させる。次に、第１  の装置１のコード演算回路７  は、第１  の装置１のコード認識回路８  へコードａを出力し、第２の装置２のコード演算回路１２は、第１の装置１のコード認識回路８へデータバス信号線４を用いてコードｂを出力する。ここで、第１の装置１のコード認識回路８はコードａとコードｂとを比較し、比較した結果である識別信号を論理回路１４に出力する。両者が異なる場合は図２の初期状態の第１の演算状態２１に遷移する。両者が同一の場合、図２の第３の演算状態２３へ遷移し、第２の装置２のダミーアドレス演算回路１３は、入力されたアドレス信号をもとにダミーアドレスを演算し、アドレスバス信号線３を用いて第１の装置１へ出力する。ここで、図２の第４の演算状態２４へ遷移する。
【００２０】
次に、第１の装置１の制御回路６及び第２の装置２の制御回路１１が、入力されたアドレス信号をもとに、ＣＰＵ１０がＲＯＭ５のデータを読み出すことに対して第１の装置１からダミーデータを１つ出力する必要があり、また、更なるコードを演算し比較する必要はないと判断し、この処理命令信号を論理回路１４へ出力する。次に、第１の装置１のダミーデータ演算回路９に対して、入力されたアドレス値をもとにダミーデータを演算させ、データバス信号線４を用いて第２の装置２へ出力させる。次に、第２の装置２のダミーアドレス演算回路１３は、入力されたアドレス信号をもとに第２のダミーアドレスを演算し、アドレスバス信号線３を用いて第１の装置１へ出力する。次に、ＲＯＭ５は、入力されたアドレス信号に基づく正のデータを第２の装置２へ出力する。すなわち、図２の出力状態２６へ遷移する。
【００２１】
（３）の動作のタイミングチャートは、図５に示されている通りである。まず、ＣＰＵ１０からあるアドレス信号Ａ１がアドレスバス信号線３に出力された後に、データバス信号線４には、本来のデータと同等レベルの出力を示すコードＣ１がコード演算回路１２より出力される。次に、アドレスバス信号線３には、通常第２のアドレス信号が出力されるのと同じタイミングで、ダミーアドレス演算回路１３で演算されたダミーアドレスＤＡ１が出力される。次に、データバス信号線４には、通常データが出力されるのと同じタイミングで、ダミーデータ演算回路９で演算されたダミーデータＤＤ１が出力される。その後、アドレスバス信号線３には、通常第３のアドレス信号が出力されるのと同じタイミングで、ダミーアドレス演算回路１３で演算された第２のダミーアドレスＤＡ２が出力される。この第２のダミーアドレスＤＡ２が出力された後、データバス信号線４には、ＲＯＭ５から正のデータＤ１が出力される。従って、（２）の場合と同様に、図５に示されているように、第３者がアドレスバス信号線３及びデータバス信号線４をモニターした場合、通常と変わらない動作をしているように見える。
【００２２】
次に、（４）の場合について説明する。最初にセキュリティシステムの状態は、第１の演算状態２１にある。まず、ＣＰＵ１０がＲＯＭ５のデータを読み出すためのアドレス信号を入力する。このアドレス信号は、第１の装置１のコード演算回路７、制御回路６、ダミーデータ演算回路９、ＲＯＭ５、第２の装置２のコード演算回路１２、制御回路１１、ダミーアドレス演算回路１３へ入力される。次に、第１の装置１の制御回路６及び第２の装置２の制御回路１１は、入力されたアドレス値をもとにＣＰＵ１０がＲＯＭ５のデータを読み出すことに対してコードを必要とすると判断する。すなわち、図２の第２の演算状態２２へ遷移する。
【００２３】
その後、第１の装置１の制御回路６は、この第１の装置１内のコード演算回路７に対してアドレス信号をもとにコードａを演算させる。また、第２の装置２の制御回路１１は、第２の装置２内のコード演算回路１２に対してアドレス信号をもとにコードｂを演算させる。次に、第１の装置１内のコード演算回路７はコード認識回路８へコードａを出力し、第２装置２内のコード演算回路１２は、第１の装置１のコード認識回路８へデータバス信号線４を用いてコードｂを出力する。ここで、第１の装置１で演算されたコードａと第２の装置２で演算されたコードｂとを比較し、この結果である識別信号を論理回路１４へ出力する。両者が異なる場合は初期状態である図２の第１の演算状態２１に遷移する。両者が同一の場合、図２の第３の演算状態２３へ遷移し、第２の装置２のダミーアドレス演算回路１３は、入力されたアドレス信号をもとにダミーアドレスを演算し、アドレスバス信号線３を用いて第１の装置１へ出力する。すなわち、図２の第５の演算状態２５に遷移する。
【００２４】
次に、第１の装置１の制御回路６及び第２の装置２の制御回路１１は、入力されたアドレス値をもとに、ＣＰＵ１０がＲＯＭ５のデータを読み出すことに対して第１の装置１からダミーデータを出力する必要が無く、また、更なるコードを演算し比較する必要があると判断し、入力されたアドレス信号をもとに、第１の装置１のコード演算回路７にコードｃを演算させ、第２の装置２のコード演算回路１２にコードｄを演算させる。次に、第１の装置１内のコード演算回路７は、第１の装置１内のコード認識回路８へコードｃを出力し、第２の装置２内のコード演算回路１２は、第１の装置１のコード認識回路８へデータバス信号線４を用いてコードｄを出力する。ここで、第１の装置１で演算されたコードｃと第２の装置２で演算されたコードｄとを比較し、識別信号を論理回路１４へ出力する。両者が異なる場合は、初期状態である図２の第１の演算状態２１に戻る。両者が同一の場合、第２の装置２のダミーアドレス演算回路１３は、入力されたアドレス信号をもとに第２のダミーアドレスを演算し、アドレスバス信号線３を用いて第１の装置１へ出力する。次に、論理回路１４を通してＲＯＭ５のＣＳに処理命令信号が入力され、ＲＯＭ５は、入力されたアドレス信号に基づく正のデータを第２の装置２へ出力する。すなわち、出力状態２６へ遷移する。
【００２５】
（４）の動作のタイミングチャートは、図６に示されている通りである。まず、ＣＰＵ１０からあるアドレス信号Ａ１がアドレスバス信号線３に出力された後に、データバス信号線４には、通常のデータと同等レベルの出力を示す第１のコードＣ１がコード演算回路１２で演算され、出力される。次に、アドレスバス信号線３には、通常第２のアドレス信号が出力されるのと同じタイミングで、ダミーアドレス演算回路１３で演算されたダミーアドレスＤＡ１が出力される。次に、データバス信号線４には、通常データが出力されるのと同じタイミングで、通常のデータと同等レベルの出力を示す第２のコードＣ２がコード演算回路１２で演算され、出力される。その後、アドレスバス信号線３には、通常第３のアドレス信号が出力されるのと同じタイミングで、ダミーアドレス演算回路１３で演算された第２のダミーアドレスＤＡ２が出力される。この第２のダミーアドレスＤＡ２が出力された後、データバス信号線４には、ＲＯＭ５より正のデータＤ１が出力される。従って、（２）及び（３）の場合と同様に、図６（ｂ）に示されているように、アドレス信号Ａ１が入力されてから正のデータＤ１が出力されるまでにある程度の時間を要したとしても、第３者がアドレスバス信号線３及びデータバス信号線４をモニターした場合には、通常の動作と変わらないように見える。
【００２６】
データバス信号線３やアドレスバス信号線４を介して、入力されたアドレス新お愚に基づいて演算されたダミーデータまたはダミーアドレスや、データと同等レベルの出力を示すコードを通信することによって、第３者が第１の装置１と第２の装置２との間のデータバス信号線４またはアドレスバス信号線３をモニターしても、通常のアドレス信号またはデータの出力と変わらないようにみえるため、あるアドレス信号に対応したデータの真偽を見分けることが非常に困難である。
【００２７】
尚、本発明は上記実施の形態に限定されず、セキュリティシステムの動作は上記４つの場合以外、または、各々の組合わせ等の分類を設定することが可能なので、第３者が容易に動作パターンを解析し、データの読み取りを行うことは非常に困難である。
【００２８】
また、第１の装置１と第２の装置２とは同じ半導体集積回路上ではなく、別個に存在し、ＲＯＭ５のデータを有線又は無線で通信するような場合でも可能である。
【００２９】
また、記憶装置は、ＲＯＭ５に限定されず、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｒｅａｄ  ｗｒｉｔｅ  Ｍｅｍｏｒｙ  ）や、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等を用いることも可能である。
【００３０】
【発明の効果】
本発明によれば、アドレスバス信号線またはデータバス信号線にダミーアドレスまたはダミーデータを混在させることによって、第３者がアドレスバス信号線またはデータバス信号線をモニターした場合に、真のデータを解読し、データの読み出しあるいは書き込みを行うことを困難にすることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるセキュリティシステムの構成図。
【図２】本発明の実施の形態にかかるセキュリティシステムの状態遷移図。
【図３】本発明の実施の形態にかかるセキュリティシステムのタイミングチャート。
【図４】本発明の実施の形態にかかるセキュリティシステムのタイミングチャート。
【図５】本発明の実施の形態にかかるセキュリティシステムのタイミングチャート。
【図６】本発明の実施の形態にかかるセキュリティシステムのタイミングチャート。
【符号の説明】
１…第１の装置、
２…第２の装置、
３…アドレスバス信号線、
４…データバス信号線、
５…ＲＯＭ、
６，１１…制御回路、
７，１２…コード演算回路、
８…コード認識回路、
９…ダミーデータ演算回路、
１０…ＣＰＵ、
１３…ダミーアドレス演算回路、
１４…論理回路、
２１…第１の演算状態、
２２…第２の演算状態、
２３…第３の演算状態、
２４…第４の演算状態、
２５…第５の演算状態、
２６…出力状態
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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