(57)【特許請求の範囲】
【請求項１】
出力データ幅をｋ×ｎビット（但し、ｋは２以上の整数、ｎは１以上の整数である。）とするプログラム格納用メモリを必要とするＣＰＵを内蔵するマイクロコントローラにおいて、
前記ＣＰＵにより出力データ幅をｋ×ｎビットとするプログラム格納用メモリとしてアクセスされる出力データ幅をｎビットとする同一記憶容量のｋ個の書換え可能な不揮発性メモリと、
前記ｋ個の書換え可能な不揮発性メモリをそれぞれ同一のアドレスを有する単体の書換え可能な不揮発性メモリとして扱う外部からのアクセス又は前記ｋ個の書換え可能な不揮発性メモリを出力データ幅をｎビットとする１個の書換え可能な不揮発性メモリとして扱う外部からのアクセスに対応することができるインタフェース回路とを備え、
前記インタフェース回路は、モード選択信号及びアドレス信号の一部の上位ビット信号を入力し、
前記モード選択信号が示す状態に応じて、前記一部の上位ビット信号の論理に関係なく、前記ｋ個の書換え可能な不揮発性メモリの全てを非選択状態とする第１のアクセスモードと、
前記モード選択信号が示す状態に応じて、前記一部の上位ビット信号の論理に関係なく、前記ｋ個の書換え可能な不揮発性メモリのうちの所定の１つの書換え可能な不揮発性メモリを選択状態にし、残りの書換え可能な不揮発性メモリを非選択状態とする第２のアクセスモードと、
前記モード選択信号が示す状態に応じて、前記一部の上位ビット信号の論理に基づいて、前記ｋ個の書換え可能な不揮発性メモリのうちの所定の１つの書換え可能な不揮発性メモリを選択状態にし、残りの書換え可能な不揮発性メモリを非選択状態とする第３のアクセスモードと
を有することを特徴とするマイクロコントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プログラム格納用メモリとして書換え可能な不揮発性メモリを内蔵するマイクロコントローラに関する。
【０００２】
【従来の技術】
従来、この種のマイクロコントローラとして、ＥＰＲＯＭを内蔵するマイクロコントローラが知られている。
【０００３】
【発明が解決しようとする課題】
近年、単体の書換え可能な不揮発性メモリとして、紫外線の照射により消去を行うＥＰＲＯＭに代わって、電気的、かつ、一括消去が可能なフラッシュメモリが多用されている。
【０００４】
このため、マイクロコントローラにおいても、ＥＰＲＯＭを内蔵するマイクロコントローラに代わって、フラッシュメモリを内蔵するマイクロコントローラが必要とされている。
【０００５】
ここに、試験方法が確立され、既に使用されている単体のフラッシュメモリのうち、出力データ幅を最大とするものは、出力データ幅を１６ビットとするものである。
【０００６】
そこで、たとえば、出力データ幅を３２ビットとするプログラム格納用メモリを必要とするＣＰＵ（central processing unit）を内蔵するマイクロコントローラを製造しようとする場合には、出力データ幅を３２ビット幅とするフラッシュメモリを新たに開発するか、あるいは、出力データ幅を１６ビットとするフラッシュメモリを２個内蔵するようにしなければならない。
【０００７】
しかし、出力データ幅を３２ビット幅とするフラッシュメモリを新たに開発し、期待する特性を得るようにする場合には、多大な開発費用と、多大な開発時間を必要としてしまう。
【０００８】
したがって、出力データ幅を３２ビットとするプログラム格納用メモリを必要とするＣＰＵを内蔵するマイクロコントローラを製造しようとする場合には、出力データ幅を１６ビットとするフラッシュメモリを２個内蔵する方法が選択肢として残る。
【０００９】
但し、この場合には、２個のフラッシュメモリを、出力データ幅を１６ビットとする１個のフラッシュメモリとして、既存のメモリライタからアクセスできるモード（以下、フラッシュメモリ・モードという）と、２個のフラッシュメモリを、それぞれ単体のフラッシュメモリとして、既に確立している試験方法により試験できる試験モードとを設定できるようにする必要がある。
【００１０】
本発明は、かかる点に鑑み、出力データ幅を既存のものよりも大きくする書換え可能な不揮発性メモリを開発する必要がなく、既存の書換え可能な不揮発性メモリを複数個内蔵すれば足りるようにし、既存のメモリ試験方法による試験及び既存のメモリライタによる書込みを可能とし、開発費用の低減化及び開発時間の短縮化を図ることができるようにしたマイクロコントローラを提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、出力データ幅をｋ×ｎビット（但し、ｋは２以上の整数、ｎは１以上の整数である。）とするプログラム格納用メモリを必要とするＣＰＵを内蔵するマイクロコントローラにおいて、前記ＣＰＵにより出力データ幅をｋ×ｎビットとするプログラム格納用メモリとしてアクセスされる出力データ幅をｎビットとする同一記憶容量のｋ個の書換え可能な不揮発性メモリと、前記ｋ個の書換え可能な不揮発性メモリをそれぞれ同一のアドレスを有する単体の書換え可能な不揮発性メモリとして扱う外部からのアクセス又は前記ｋ個の書換え可能な不揮発性メモリを出力データ幅をｎビットとする１個の書換え可能な不揮発性メモリとして扱う外部からのアクセスに対応することができるインタフェース回路とを備え、前記インタフェース回路は、モード選択信号及びアドレス信号の一部の上位ビット信号を入力し、前記モード選択信号が示す状態に応じて、前記一部の上位ビット信号の論理に関係なく、前記ｋ個の書換え可能な不揮発性メモリの全てを非選択状態とする第１のアクセスモードと、前記モード選択信号が示す状態に応じて、前記一部の上位ビット信号の論理に関係なく、前記ｋ個の書換え可能な不揮発性メモリのうちの所定の１つの書換え可能な不揮発性メモリを選択状態にし、残りの書換え可能な不揮発性メモリを非選択状態とする第２のアクセスモードと、前記モード選択信号が示す状態に応じて、前記一部の上位ビット信号の論理に基づいて、前記ｋ個の書換え可能な不揮発性メモリのうちの所定の１つの書換え可能な不揮発性メモリを選択状態にし、残りの書換え可能な不揮発性メモリを非選択状態とする第３のアクセスモードとを有するというものである。
【００１２】
本発明においては、ｋ個の書換え可能な不揮発性メモリをそれぞれ同一のアドレスを有する単体の不揮発性メモリとして扱う外部からのアクセスを行う場合には、ｋ個の書換え可能な不揮発性メモリをそれぞれ、出力データ幅をｎビットとする単体の書換え可能な不揮発性メモリとして、既存の試験方法により試験することができる。
【００１３】
また、ｋ個の書換え可能な不揮発性メモリを、出力データ幅をｎビットとする１個の不揮発性メモリとして扱う外部からのアクセスを行う場合には、出力データ幅をｎビットとする書換え可能な不揮発性メモリを対象とする既存のメモリライタを使用して書込みを行うことができる。
【００１４】
【発明の実施の形態】
図１は本発明の一実施形態の要部を示す回路図であり、図１中、１はＣＰＵ、２、３は出力データ幅を１６ビットとする１６×１Ｍビットのフラッシュメモリ、４はフラッシュメモリ２、３に対応して設けられているインタフェース回路である。
【００１５】
なお、フラッシュメモリ２、３において、２Ａ、３Ａはアドレス入力端子群、２Ｂ、３Ｂは制御信号入力端子群、２Ｃ、３Ｃはデータ入出力端子群である。
【００１６】
また、５は１９ビットのアドレスＡ１９〜Ａ１が入力されるアドレス入力端子群、６、７は１９ビットの内部アドレスバス、８は内部アドレスバス６、７の接続を制御するスイッチ回路である。
【００１７】
スイッチ回路８は、試験モード時及びフラッシュメモリ・モード時には、内部アドレスバス６、７を非接続状態とし、通常モード時には、アドレスバス６、７を接続状態とするものである。
【００１８】
また、９は１６ビットのデータＤ１６〜Ｄ１の入出力を行うためのデータ入出力端子群、１０、１１は３２ビットの内部データバス、１２は内部データバス１０のうち、１６ビット部分である。
【００１９】
また、１３は内部データバス１０、１１の接続を制御するスイッチ回路であり、試験モード時及びフラッシュメモリ・モード時には、データバス１０、１１を非接続状態とし、通常モード時には、内部データバス１０、１１を接続状態とするものである。
【００２０】
また、１４はチップイネーブル信号／ＣＥや、出力イネーブル信号／ＯＥや、ライトイネーブル信号／ＷＥが入力される制御信号入力端子群、１５、１６は内部制御信号線群である。
【００２１】
また、１７は内部制御信号線群１５、１６の接続を制御するスイッチ回路であり、試験モード時及びフラッシュメモリ・モード時には、内部制御信号線群１５、１６を非接続状態とし、通常モード時には、内部制御信号線群１５、１６を接続状態とするものである。
【００２２】
また、１８はモード選択信号Ｓ１、Ｓ２が印加されるモード選択信号入力端子群、１９はモード選択信号線群であり、試験モード時には、モード選択信号Ｓ１＝「０」、Ｓ２＝「０」、又は、モード選択信号Ｓ１＝「０」、Ｓ２＝「１」、又は、モード選択信号Ｓ１＝「１」、Ｓ２＝「０」とされ、フラッシュメモリ・モード時には、モード選択信号Ｓ１＝「１」、Ｓ２＝「１」とされる。
【００２３】
【表１】
0003711691.tif 000002
【００２４】
表１はインタフェース回路４の動作を説明するための図であり、モード選択信号Ｓ１＝「０」、Ｓ２＝「０」とされる場合には、アドレス信号Ａ１９、Ａ１８の論理に関係なく、インタフェース回路４は、フラッシュメモリ２、３を非選択状態とする。
【００２５】
また、モード選択信号Ｓ１＝「０」、Ｓ２＝「１」とされる場合には、アドレス信号Ａ１９、Ａ１８の論理に関係なく、インタフェース回路４は、フラッシュメモリ２を選択状態、フラッシュメモリ３を非選択状態とする。
【００２６】
また、モード選択信号Ｓ１＝「１」、Ｓ２＝「０」とされる場合には、アドレス信号Ａ１９、Ａ１８の論理に関係なく、インタフェース回路４は、フラッシュメモリ２を非選択状態、フラッシュメモリ３を選択状態とする。
【００２７】
また、モード選択信号Ｓ１＝「１」、Ｓ２＝「１」とされ、かつ、アドレス信号Ａ１９＝「１」、Ａ１８＝「１」とされる場合には、インタフェース回路４は、フラッシュメモリ２を選択状態、フラッシュメモリ３を非選択状態とする。
【００２８】
また、モード選択信号Ｓ１＝「１」、Ｓ２＝「１」とされ、かつ、アドレス信号Ａ１９＝「１」、Ａ１８＝「０」とされる場合には、インタフェース回路４は、フラッシュメモリ２を非選択状態、フラッシュメモリ３を選択状態とする。
【００２９】
また、モード選択信号Ｓ１＝「１」、Ｓ２＝「１」とされ、かつ、アドレス信号Ａ１９＝「０」、Ａ１８＝「１」とされる場合には、インタフェース回路４は、フラッシュメモリ２、３を非選択状態とする。
【００３０】
また、モード選択信号Ｓ１＝「１」、Ｓ２＝「１」とされ、かつ、アドレス信号Ａ１９＝「０」、Ａ１８＝「０」とされる場合にも、インタフェース回路４は、フラッシュメモリ２、３を非選択状態とする。
【００３１】
したがって、本発明の一実施形態においては、モード選択信号Ｓ１＝「０」、Ｓ２＝「０」とする場合には、試験モードとし、フラッシュメモリ２、３を非選択状態とすることができるので、試験用レジスタ等に試験用データの格納等を行うことができる。
【００３２】
また、モード選択信号Ｓ１＝「０」、Ｓ２＝「１」とする場合には、アドレス信号Ａ１９、Ａ１８の論理に関係なく、フラッシュメモリ２を選択状態、フラッシュメモリ３を非選択状態とすることができるので、アドレス信号Ａ１７〜Ａ１によりフラッシュメモリ２に対するアクセスを行うことができ、この場合には、本発明の一実施形態におけるメモリマップは図２（Ａ）に示すようになる。
【００３３】
したがって、モード選択信号Ｓ１＝「０」、Ｓ２＝「１」とする場合には、フラッシュメモリ２を出力データ幅を１６ビットとする１６×１Ｍビットの単体のフラッシュメモリとして試験することができる。
【００３４】
また、モード選択信号Ｓ１＝「１」、Ｓ２＝「０」とする場合には、アドレス信号Ａ１９、Ａ１８の論理に関係なく、フラッシュメモリ２を非選択状態、フラッシュメモリ３を選択状態とすることができるので、アドレス信号Ａ１７〜Ａ１によりフラッシュメモリ３に対するアクセスを行うことができ、この場合には、本発明の一実施形態におけるメモリマップは図２（Ｂ）に示すようになる。
【００３５】
したがって、モード選択信号Ｓ１＝「１」、Ｓ２＝「０」とする場合には、フラッシュメモリ３を出力データ幅を１６ビットとする１６×１Ｍビットの単体のフラッシュメモリとして試験することができる。
【００３６】
また、モード選択信号Ｓ１＝「１」、Ｓ２＝「１」とし、アドレス信号Ａ１９＝「１」、Ａ１８＝「１」とする場合には、フラッシュメモリ２を選択することができ、アドレス信号Ａ１９＝「１」、Ａ１８＝「０」とする場合には、フラッシュメモリ３を選択することができ、この場合には、本発明の一実施形態におけるメモリマップは、図２（Ｃ）に示すようになる。
【００３７】
したがって、モード選択信号Ｓ１＝「１」、Ｓ２＝「１」とする場合には、フラッシュメモリ２、３を全体として出力データ幅を１６ビットとする１６×２Ｍビットの１個のフラッシュメモリとして扱うことができる。
【００３８】
このように、本発明の一実施形態によれば、フラッシュメモリ２、３をそれぞれ出力データ幅を１６ビットとする１６×１Ｍビットの単体のフラッシュメモリとして試験を行うことができるので、１６×１Ｍビットの単体のフラッシュメモリ用の既存の試験パターンを使用した既存の試験方法による試験を行うことができる。
【００３９】
また、フラッシュメモリ２、３を全体として出力データ幅を１６ビットとする１６×２Ｍビットの１個のフラッシュメモリとして扱うことができるので、既存の１６×４Ｍビット用のメモリライタによる書込みを行うことができる。
【００４０】
【発明の効果】
以上のように、本発明によれば、出力データ幅を既存のものよりも大きくする書換え可能な不揮発性メモリを開発する必要がなく、既存の不揮発性メモリを複数個内蔵すれば足り、既存のメモリ試験方法による試験及び既存のメモリライタによる書込みを行うことができるので、開発費用の低減化及び開発時間の短縮化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の要部を示す回路図である。
【図２】本発明の一実施形態におけるメモリマップを示す図である。
【符号の説明】
５  アドレス入力端子群
６、７  内部アドレスバス
９  データ入出力端子群
１０、１１、１２  内部データバス
１４  制御信号入力端子群
１５、１６  内部制御信号線群
１８  モード選択信号入力端子群
１９  モード選択信号線群
【図１】
0003711691.tif 000003
【図２】
0003711691.tif 000004