(57)【特許請求の範囲】
【請求項１】
第一、第二の導体層と、
該第一の導体層と該第二の導体層との間に設けられた第三の導体層と、
該第一の導体層と該第三の導体層とを接合する第一の誘電体層と、
該第二の導体層と該第三の導体層とを接合する第二の誘電体層と、
該第一の導体層と該第二の導体層とを接合する抵抗体とを備え、
前記抵抗体は前記第一の導体層と前記第二の導体層で形成する平行板線路を整合終端するように配置され、且つ以下の関係を満たす抵抗値Ｒを有することを特徴とする電子機器。
Ｒ０＝（ｈ／ａ）・｛（μ0・μr1）／（ε0・εr1）｝1/2
但し、
ｈ：前記第一の導体層と前記第三の導体層との間のギャップ長、
ａ：前記平行板線路構造の長辺の長さ、
ε0：真空中（空気中）の誘電率、
εr1：前記第一の誘電体の比誘電率、
μ0：真空中の透磁率、
μr1：前記第一の誘電体の比透磁率、とする。
【請求項２】
第一、第二の導体層と、
該第一の導体層と該第二の導体層との間に設けられた第三の導体層と、
該第一の導体層と該第三の導体層とを接合する第一の誘電体層と、
該第二の導体層と該第三の導体層とを接合する第二の誘電体層と、
該第一の導体層と該第二の導体層とを接合する抵抗体とを備え、
前記抵抗体は前記第一の導体層と前記第二の導体層で形成する平行板線路を整合終端するように配置され、
前記第二の誘電体層の有する容量値Ｃ２を前記第二の導体層と前記第三の導体層とが同電位となるような値としたことを特徴とする電子機器。
【請求項３】
第一、第二の導体層と、
該第一の導体層と該第二の導体層との間に設けられた第三の導体層と、
該第一の導体層と該第三の導体層とを接合する第一の誘電体層と、
該第二の導体層と該第三の導体層とを接合する第二の誘電体層と、
該第一の導体層と該第二の導体層とを接合する抵抗体とを備え、
前記抵抗体の有する抵抗値Ｒと前記第二の誘電体層の有する容量値Ｃ２が以下の関係を満たすことを特徴とする電子機器。
Ｒ≫１／ωＣ２
但し、
Ｃ２＝εｏ＊εｒ＊Ｓ／ｄ
ω：低ＥＭＩ化を必要とする角周波数領域、
εｏ：真空中（空気中）の誘電率、
εｒ：前記第二誘電体の比誘電率、
Ｓ：前記導体層の面積、
ｄ：前記第二の導体層と前記第三の導体層との間のギャップ長、とする。
【請求項４】
第一、第二の導体層と、
該第一の導体層と該第二の導体層との間に設けられた第三の導体層と、
該第一の導体層と該第三の導体層とを接合する第一の誘電体層と、
該第二の導体層と該第三の導体層とを接合する第二の誘電体層と、
該第一の導体層と該第二の導体層とを接合する抵抗体とを備えた構造体を含み、
前記構造体の有するＱ値と、前記抵抗体の有する抵抗値Ｒと、前記第一の誘電体層の有する容量値Ｃ１とが以下の関係を満たすことを特徴とする電子機器。
Ｑ≒ε＊Ｃ１＊Ｒ
但し、ε：低ＥＭＩ化を必要とする角周波数領域とする。
【請求項５】
前記第１の誘電体層と前記第２の誘電体層とが同一の誘電体から構成されることを特徴とする請求の範囲第１項乃至第４項のいずれか１つに記載の電子機器。
【請求項６】
前記第一の導体層と前記第三の導体層との間に高速な信号層を設け、前記第二の誘電体層を低誘電率の誘電体としたことを特徴とする請求の範囲第１項乃至第４項のいずれか１つに記載の電子機器。
【請求項７】
前記抵抗体を第四の導体層として形成したことを特徴とする請求の範囲第５項又は第６項に記載の電子機器。
【請求項８】
前記第三の導体層は損失層で覆われていることを特徴とする請求の範囲第１項乃至第７項のいずれか１つに記載の電子機器。
【発明の詳細な説明】
技術分野
本発明は、特にＩＣ、ＬＳＩ素子や回路の高速化、高密度化で増々重要となるＥＭＣ対応の電子機器に係り、不要輻射ノイズの抑制手段を必要とするデバイス、回路基板、及び電子装置とその製造方法に関する。
背景技術
EMCは、EMI（ノイズを出す側）とイミュニテイ（ノイズを受ける側）との電磁環境を両立させることを目的としている。近年、製品の高性能化に伴う動作周波数の高速化が、その不要輻射の放射強度を増大させ、そのEMIを厳しい状況へと導いている。またこれら電子製品の普及も伴い、電子製品等のEMI対策は深刻化している。
今後予想されている不要輻射の増加量は４dB/年とも言われているが、このように不要輻射が増加すれば、電磁環境はさらに悪化し、テレビ画面が乱れたり、航空機の操縦システムがコントロール不能になったり等の社会的な問題を引き起こすことは間違いない。
そのため、ノイズ規制が放射強度、適用対象製品の範囲等の点でますます強化されており、メーカ各社は、この規制値をクリアするように設計、シミュレーション予測技術等により製品のEMC性能向上を図っているのが現状である。
これらに関する技術文献としては、特開平３−１４２８４号公報が挙げられる。特開平３−１４２８４号公報では、製品の実装密度や量産性を考慮して、既存の対策部品であるフェライトコア、フェライトビーズの個別部品に代わるプリント基板への組込構造を開示したものである。
製品のEMC性能向上を図るには、従来からI/O部、電源コードのコモンモードチョークやフィルタ、バイパスコンデンサ等の各種対策部品が使用されているが、これらには▲１▼コストの上昇、▲２▼体積の増加による製品の小型化、薄型化、軽量化等、いわゆる高密度実装への障害、▲３▼対策部品の高度化、▲４▼外観デザイン設計の制約条件等のデメリットもあった。
また、このような従来技術では製品の動作周波数の高速化に伴う今後の不要輻射の増大に対応することにも限界がある。
ここで、対策部品を用いて電子機器からの不要輻射を抑制するのに限界があることについてバイパスコンデンサを例として説明する。
電子機器からの不要輻射を抑制する手段の一例としては、アンテナの駆動源となるグランド系の電位変動の抑制やケーブルに対するコモンモードコア挿入等が挙げられる。そのうち電位変動を抑制する手段に、バイパスコンデンサを用いた方法がある。
図１３は、バイパスコンデンサを用いた４層回路基板の断面構造モデルである。４層回路基板は、信号層（Ｓ1）、電源層（Ｖ）、グランド層（Ｇ）、信号層（Ｓ2）で構成される。但し、図１３で、誘電体層は省略している。さらに外部接続される回路構成部品として、インダクタンスＬd、負荷抵抗Ｒd、及びスイッチＳＷの直列接続からなるデバイス等価回路、容量Ｃoをもつバイパスコンデンサ、直流電圧源ＥoとインダクタンスＬgの直列接続からなる電源等価回路がある。基板内部には、電源層（Ｖ）とグランド層（Ｇ）による浮遊容量Ｃ1、配線パターンやスルーホール等によるインダクタンスＬo、Ｌ1が形成されている。
バイパスコンデンサは、前述の如く電位変動の吸収を図るために設けられている。
図１４に、図１３に示した断面構造モデルの等価回路を示す。
ＩＣ素子等のスイッチング時（図１４におけるＳＷのＯＮ／ＯＦＦでモデル化）、デバイスの電源リードに電位変動Ｖoが発生するためバイパスコンデンサが接続され、電位変動Ｖoの吸収が図られている。
しかし、基板の構造上、バイパスコンデンサＣoを接続するための配線パターンやスルーホール等によるインダクタンスＬo、Ｌ1が存在するので、浮遊容量Ｃ1との間に共振ループが発生してしまい電位変動の効果的な抑制は困難な場合もある。
つまり動作周波数が増加し高調波成分の周波数が高くなると、バイパスコンデンサがインダクタンス成分を持つことで本来のコンデンサ特性を示さなくなり、グランド系の電位変動を吸収できなくなってしまう。
つまり、電子製品は動作周波数が増加すれば、このような従来技術では今後の不要輻射の増大に対応できなくなってしまう。
これ以外の解決手段としては、最近のノート型パソコンに見られるような、プラスチック筺体にメッキ等を施すことで不要輻射を抑制するシールド構造としても良いが、このシールド構造についても▲１▼コストの上昇、▲２▼プラスチック筺体のリサイクル化の障害等から、その製品の付加価値を低下させるといったデメリットがある。
このようなことから電子機器に対して付加価値を低下させずに不要輻射を抑制する新たな解決手段が望まれている反面、不要輻射のメカニズムはまだまだ解明されていない。学会等でも、文献：信学技報EMCJ９４-８８（１９９５-３）に示されるように、コモンモード放射に対する放射源モデルのメカニズム解明が遅れており、今後の課題とされているのが現状である。
本発明の第一の目的は、搭載する回路基板レベルで不要輻射を抑制した電子機器を提供することにある。
本発明の第二の目的は、前記電子機器に適用する回路基板等の構造体を提供することにある。
本発明の第三の目的は、前記構造体を様々な製造方法に適用した場合のその回路基板及び製造方法を提供することにある。
発明の開示
本発明は、第一の目的を達成するために、電子部品と少なくとも一方が電気的に接続された第一及び第二のグランド層と、該第一のグランド層と該第二のグランド層との間に設けられる該電子部品と電気的に接続されたた電源層と、前記第二のグランド層と前記電源層とを接合する誘電体層と、該第一のグランド層と該第二のグランド層とを電気的に接続する抵抗体とを備えることにより不要輻射を抑制した基板となし、該基板を筺体に収容したものである。
もしくは電子部品と電気的に接続されたグランド層および電源層と、前記第二のグランド層と前記電源層とを接合する誘電体層と、該グランド層と該電源層との間に抵抗体層を第一の誘電体層と第二の誘電体層とで挟み込むよう設けることにより不要輻射を抑制した基板となし、該基板を筺体に収容したものである。
本発明は、第二の目的を達成するために、第一、第二の導体層と、該第一の導体層と該第二の導体層との間に設けられた第三の導体層と、該第一の導体層と該第三の導体層とを接合する第一の誘電体層と、該第二の導体層と該第三の導体層とを接合する第二の誘電体層と、該第一の導体層と該第二の導体層とを接合する抵抗体とを備えるものである。
もしくは第一の導体層と、第二の導体層と、該第一の導体層と該第二の導体層間に設けられる誘電体層と抵抗体層とから構成したものである。
これらは具体的には、第一の導体層、第二の導体層、第三の導体層、第一の誘電体層、第二の誘電体層、及び抵抗体層を含み、該第一の導体層と該第三の導体層の間に、該第一の誘電体層と該第二の誘電体層で挟んだ該第二の導体層と、該抵抗体層とを配置し、該第一の導体層と該第二の導体層の間に該第一の誘電体層を配置して形成した容量Ｃ1と、該第二の導体層と該第三の導体層の間に該第二の誘電体層を配置して形成した容量Ｃ2とを、該第二の導体層を介して直列接続して形成した容量Ｃと、該抵抗体層を該第一の誘電体層と該第二の誘電体層に挟み込まれた該第二の導体層の周囲に配置して形成した抵抗Ｒとが並列回路を構成したものである。
もしくは第一の導体層、第二の導体層、第一の誘電体層、第二の誘電体層、及び抵抗体層を含み、該第一の導体層と該第二の導体層間に該抵抗体層と該第一の誘電体層と該第二の誘電体層を配置し、該抵抗体層を該第一の誘電体層と該第二の誘電体層で挾み込む構造で形成したものである。
このうち前者の構造体をさらに作用面から具体的にすると、第一、第二の導体層と、該第一の導体層と該第二の導体層との間に設けられた第三の導体層と、該第一の導体層と該第三の導体層とを接合する第一の誘電体層と、該第二の導体層と該第三の導体層とを接合する第二の誘電体層と、該第一の導体層と該第二の導体層とを接合する抵抗体とを備え、構造体の有するQ値を所定値内とするように前記抵抗体を配置したものである。
または、第一、第二の導体層と、該第一の導体層と該第二の導体層との間に設けられた第三の導体層と、該第一の導体層と該第三の導体層とを接合する第一の誘電体層と、該第二の導体層と該第三の導体層とを接合する第二の誘電体層と、該第一の導体層と該第二の導体層とを接合する抵抗体とを備え、前記第一の導体層と前記第二の導体層で形成する平行板線路を整合終端するように前記抵抗体を配置したものである。
本発明は、第三の目的を達成するために、少なくともグランド層と電源層とからなる配線基板、または前記配線基板を多層にした多層配線基板を形成した後に、前記配線基板または多層配線基板の側面に、または前記グランド層と電源層における配線領域の外周部の少なくとも１部に抵抗体層を形成する工程を含むものである。
もしくは、第一の導体層と第二の導体層と第三の導体層と第一の誘電体層と第二の誘電体層及び抵抗体層とを有し、該第一の導体層と該第三の導体層の間に、前記第一の誘電体層と前記第二の誘電体層とで挾んだ前記第二の導体層と前記抵抗体層を配置し、該第一の導体層と該第三の導体層の間に、容量成分と抵抗成分を形成して成る低ＥＭＩ回路を基板上に形成するにあたり、導体層として金属層、誘電体層として無機物又は有機物、抵抗体層として無機物層を用い、これらを基板上に積層することで多層配線構造を形成し、更に、基板上の誘電体層の外周または誘電体層中に自閉線状に導体から成る壁状の構造体を形成し、該構造体により異なる複数層の導体層を抵抗体層を介して電気的に接続したものである。
もしくは、２つのグランド導体層の層間に電源導体層と抵抗体層を挟み込み、該電源導体層を２つのグランド導体層に対して誘電体層を介して配置し、該抵抗体層を該誘電体層の周辺に配置し、２つのグランド導体層に接続する構造を特徴とする低ＥＭＩ回路において、導体層を銀(Ag)またはパラジュウム(Pd)または銅(Cu)または金(Au)またはそれらの合金またはそれらの混合物からなる金属と有機溶剤に溶解した有機高分子樹脂との混練物である導体ペーストを厚膜印刷法により形成し、抵抗体層を酸化ルテニウム(RuO2）または酸化ルテニウムを含む化合物と有機溶剤に溶解した有機高分子樹脂との混練物である抵抗ペーストを厚膜印刷法により形成し、誘電体層としては低誘電率誘電体層にガラスセラミックスを用い、高比誘電率誘電体層にペロブスカイト型強誘電体を用いたものである。
まず、電子機器からの不要輻射を抑制する本発明の原理を説明する。
電子機器からの不要輻射は、一般にディファレンシャルモード放射とコモンモード放射との２つの放射モードからなる。
例えば、ノイズ源の中心である回路基板の場合、ディファレンシャルモード放射は、導体パターンで形成されるループに流れる電流によって生ずものであり、そのループは磁界を発生する微少アンテナとして働く。一方、コモンモード放射はグランド系の電位変動によって生ずるものであり、外部ケーブルがつながれると電界を発生するアンテナとして働く。
ディファレンシャルモード放射は設計やレイアウトで対応できるが、コモンモード放射はグランド系の電位変動で生じ、設計的に意図されたものでないため抑制することが困難である。しかもこのコモンモード放射は基板やこれを用いた製品の放射性能を決める大きな要因でもある。
本発明の電子機器では、このコモンモード放射を回路基板レベルで抑制させ、電子機器から放射される不要輻射を抑制することとした。つまり「部品と少なくとも一方が電気的に接続された第一及び第二のグランド層と、該第一のグランド層と該第二のグランド層との間に設けられる該電子部品と電気的に接続されたた電源層と、前記第二のグランド層と前記電源層とを接合する誘電体層と、該第一のグランド層と該第二のグランド層とを電気的に接続される抵抗体とを備えることで」もしくは「電子部品と電気的に接続されたグランド層および電源層と、前記第二のグランド層と前記電源層とを接合する誘電体層と、該グランド層と該電源層との間に抵抗体層を第一の誘電体層と第二の誘電体層とで挟み込むよう設けることで」不要輻射を抑制した基板を構成し、その基板を電子筺体に収容することで、前述のコモンモード放射を回路基板レベルで抑制させ、電子機器から放射される不要輻射を抑制する。
本発明では不要輻射を回路基板レベルで抑制することに着目したので、従来必要とされていた、I/O部、電源コードのコモンモードチョークやフィルタ、バイパスコンデンサ等の各種対策部品を不要とし、電子機器の▲１▼コストの上昇、▲２▼体積の増加による製品の小型化、薄型化、軽量化等、いわゆる高密度実装への障害、▲３▼対策部品の高度化、▲４▼外観デザイン設計の制約条件等の問題を解決する。
また、最近のノート型パソコンに見られるような、プラスチック筺体にメッキ等を施したシールド構造を設けない設計も可能なので、シールド構造を不要とすることでの▲１▼コスト低減、▲２▼プラスチック筺体のリサイクル化も図ることができる。
当然、従来の対策部品を本発明の電子機器に設ければ、今後の不要輻射の増大へも対応できるとともに、不要輻射に対する高信頼な電子機器を提供することとなる。
次に不要輻射を回路基板レベルで抑制する本発明の構造体もしくは回路基板について説明する。
現在、コモンモード放射に対する放射源モデルのメカニズムは解明されていないが、我々は電源層とグランド層との間で生ずる電位変動であると仮定し、この電位変動を抵抗体（抵抗体層）を設けることで吸収することとした。この電位変動は回路基板等に搭載される電子部品の駆動周波数に依存しており、本発明の構造体もしくは回路基板を▲１▼集中定数回路、▲２▼分布定数回路として作用する場合の大きく２つに分けて取り扱うこととした。ただし両者とも基本構成はほぼ同一である。
まず集中定数回路として本発明の構造体もしくは回路基板が作用する場合について説明する。
本発明の構造体もしくは回路基板では、図１４において、電源層（Ｖ）とグランド層（Ｇ）との間に発生した電位変動Ｖ1を吸収するため、容量Ｃ1に対して基板内部に形成した抵抗Ｒcを接続して、容量Ｃ1と抵抗Ｒcの並列回路（図２等参照）、または直列回路（図１２等参照）を形成し、Ｑ値を小さくさせる（Ｑ値：１０以下を実現する）。
また、並列回路の場合、電源層（Ｖ）とグランド層（Ｇ）との間に抵抗Ｒcを回路的に直接接続することが困難なため、もう一つのグランド層と容量Ｃ2とを形成し、抵抗Ｒcと容量Ｃ2と直列接続して直流成分をカットするよう構成する。輻射抑制領域の周波数に対して、容量Ｃ2のインピーダンスを抵抗Ｒcに比較して十分小さくすることにより、容量Ｃ1と抵抗Ｒcの並列回路を実効的に形成する。（図４のＣ2が無視でき、図５の回路が形成される。）
つまり、集中定数回路として本発明の構造体もしくは回路基板が作用する場合は、抵抗体を設けることで低Q化させて、電位変動を吸収させる。
次に、分布定数回路として本発明の構造体もしくは回路基板が作用する場合について説明する。
図１３において、電源層（Ｖ）とグランド層（Ｇ：Ｇ1）との間に発生した定在波を吸収するため、更にもう一つのグランド層（Ｇ2）と抵抗体（抵抗体層）を用い、電源層（Ｖ）を挟み込む形で配置された２つのグランド層（Ｇ1、Ｇ2）で平行板線路を形成し、線路端部に配置した抵抗体（抵抗体層）で整合終端抵抗Ｒoを与える。
この場合、電源層（Ｖ）とグランド層（Ｇ1）、電源層（Ｖ）ともう一つのグランド層（Ｇ2）とで形成される２つの平行板線路は、線路終端が開放される状態になるため、特定の周波数領域で端部に大きな電位変動が発生する。しかし、２つのグランド層（Ｇ1、Ｇ2）で形成された平行板線路の内部に配置されるため、電位変動に伴う定在波は整合終端抵抗Ｒoにより吸収される。
つまり、分布定数回路として本発明の構造体もしくは回路基板が作用する場合は、抵抗体により整合終端させて、定在波共振による電位変動を吸収させる。
整合終端させる条件としては、抵抗体の抵抗値Rは以下の関係を満たすように設定する必要がある。
0003684239.tif 000002
h：G1-V間のギャップ長
a：矩形形状の一辺の長さ
ε0 ：真空中（空気中）の誘電率
εr1：G1-V間を満たす誘電体の比誘電率
μ0 ：真空中（空気中）の透磁率
μr1：誘電体の比透磁率
上記構造体においては以下のような条件を加味すればさらに効果がある。
整合終端させる構造体においては、前記第二の誘電体層の有する容量値C2を前記第二の導体層と前記第三の導体層とが同電位となるような値とすれば、第三の導体層（電源層）のゆれを抵抗体で吸収させることができる。
さらに、これまでの構造体においては、前記抵抗体の有する抵抗値Rと前記第二の誘電体層の有する容量値C2が以下の関係を満たすことで構造体の有するQ値を低Q化することができる。
R ≫ 1/ωC2
但しC2＝εo＊εr2＊S/d
ω：低EMI化を必要とする角周波数（領域）
εo：真空中（空気中）の誘電率
εr2：G2-V間を満たす誘電体の比誘電率
S：導体層の面積
d：G2-V間のギャップ長
同様に、前記抵抗体の有する抵抗値Rと前記第１の誘電体層の有する容量値C1とが以下の関係を満たすことで構造体の有するQ値を所望の値に設定できる。
Q≒ω＊C1＊R
ω：低EMI化を必要とする角周波数領域
さらに、これまでの構造体においては、前記第１の誘電体層と前記第２の誘電体層とを同一の誘電体で構成することで、回路基板のそりを低減させることができる。
さらに、これまでの構造体においてグランド層（第一の導体層）と電源層（第三の導体層）との間に高速な信号層（第五の導体層）を設ける場合、前記第二の誘電体層を低誘電率の誘電体とする必要がある。
これらの構造においては、電源層を２つのグランド層と抵抗体（抵抗体層）で取り囲めば、電源層とグランド層とのベタ層間に発生する電位変動や定在波を同時に吸収、シールドすることにもなる。
また低Q化のみを満足させる場合は、Q値を与える関係式から抵抗体（抵抗体層）を導体に近づけることになる。
【図面の簡単な説明】
図１は本発明の一実施例である５層回路基板の断面図を示す。図２は本発明のもう一つの実施例である構造体の断面図を示す。図３は図２の構造体に対する断面構造のモデル図を示す。図４は図１の５層回路基板の等価回路図を示す。図５は図４を特定の周波数領域で与えた場合の等価回路図を示す。図６は本発明のもう一つの実施例であるインダクタンスＬ1の低減構造を与える平面図を示す。図７は本発明のもう一つの実施例である構造体の断面図を示す。図８は本発明のもう一つの実施例である構造体５１を対称構造とした５層回路基板の断面図を示す。図９は図８の５層回路基板でスルーホール接続を考慮した等価回路図を示す。図１０は本発明のもう一つの実施例である抵抗体をディスクリート部品で基板表面に形成した５層回路基板の断面図を示す。図１１は本発明のもう一つの実施例である抵抗体層を基板表面に形成した５層回路基板の断面図を示す。図１２は本発明のもう一つの実施例である直列回路の構造体の断面図及び平面図を示す。図１３は従来技術の４層回路基板における断面構造のモデル図を示す。図１４は図１３に示した４層回路基板の等価回路図を示す。図１５は本発明に係る低ＥＭＩ回路基板用多層配線板の構造方法の一例を示す工程図である。図１６は本発明に係る低ＥＭＩ回路基板用多層配線板の製造方法の一例を示す工程図である。図１７は本発明に係る低ＥＭＩ回路基板用多層配線板の製造方法の一例を示す工程図である。図１８は本発明に係る低ＥＭＩ回路基板用多層配線板の製造方法の一例を示す工程図である。図１９は本発明に係る低ＥＭＩ回路基板用多層配線板の製造方法の一例を示す工程図である。図２０は本発明による、配線基板の製造方法を示す工程図である。図２１は本発明による配線基板の立体構造を示す断面概略図である。図２２はめっき法を用いた本発明による配線基板の断面構造図である。図２３−（１）はめっき法を用いた本発明による配線基板の構造を改良した配線基板の断面図である。図２３−（２）は図２３−（１）に示す構造の改良例の断面図である。図２４−（１）は本発明による配線基板のうち、基板端部の誘電体膜側面を用いた基本的な実施例による配線基板の断面図である。図２４−（２）は図２４−（１）の例の構造を簡略化した配線基板の構造を示す断面図である。図２４−（３）は図２４−（２）の例の構造を簡略化した配線基板の構造を示す断面図である。図２５は本発明の実施例のうち、壁状構造体の平面的な形状および配置を示す配線基板の俯観図である。図２６は本発明を半導体集積回路に適用した場合の構造を示す断面図である。図２７は本発明の一実施例の５層回路基板の断面図を示す。図２８は本発明の一実施例の５層回路基板の断面図を示す。図２９は本発明の一実施例の５層回路基板の正面図を示す。図３０は本発明の一実施例の５層回路基板の断面図を示す。図３１は本発明の一実施例の５層回路基板の断面図を示す。図３２は本発明の一実施例の５層回路基板の断面図を示す。図３３は本発明の電子機器の一例を示す。図３４は本発明の一実施例であり、電源層Ｖｉを２層、グランド層Ｇｉを２層以上を有する９層基板（簡易モデルによる断面構造図）である。図３５は本発明のもう一つの実施例であり、電源層��ｉを２層、グランド層Ｇiを３層有する９層基板（簡易モデルによる断面構造図）である。図３６は本発明のもう一つの実施例であり、電源層Ｖiを２層、グランド層Ｇiを３層有し、グランド層の一つを２つの電源層で挟み込んだ構造の９層基板（簡易モデルによる断面構造図）である。図３７は本発明のもう一つの実施例であり、複数の電源層Ｖiとグランド層Ｇiを有する多層回路基板（簡易モデルによる断面構造図）である。図３８-（１）は本発明のもう一つの実施例であり、電源層Ｖが３つのパターンに分割された場合の７層回路基板（電源層Ｖの平面図）である。図３８-（２）は本発明のもう一つの実施例であり、電源層Ｖが３つのパターンに分割された場合のＡ−Ａ’線断面における７層回路基板（Ａ−Ａ’線断面図）である。図３９は本発明の一実施例であり、グランド層、電源層が矩形形状でない場合の多層回路基板（平面図）である。図４０は本発明の一実施例であり、電源層Ｖを挟み込んだ２つのグランド層Ｇ１、Ｇ２の内、一方のグランド層にカットラインを設けた場合の多層回路基板（平面図）である。図４１は本発明の一実施例であり、整合終端化と低Ｑ化を施した５層プリント回路基板（平面図と断面図）である。図４２は従来基板と新基板の放射特性（特性図）である。図４３は従来基板に対する新基板の抑制効果（特性図）である。
発明を実施するための最良の形態
以下、本発明の実施例を説明する。
図３３は、本発明の一実施例であり、低ＥＭＩ回路基板を用いた電子装置１（パーソナルコンピュータ）の外観図を示す。
本発明の電子装置１は、高速ＣＰＵ２を搭載した低ＥＭＩ回路基板３を中心に、Ｉ／Ｏコネクタ４（４−１、……、４−５）、電源コード５、信号ケーブル６、筐体７、ＬＣＤディスプレイ８、キーボード９、フロッピーディスクドライブ１０、ハードディスクドライブ１１、バッテリーパック１２、ＩＣカード１３、等からなる各構成要素が電気的、構造的に接続されている。ここでの低ＥＭＩ回路基板３には、「部品と少なくとも一方が電気的に接続された第一及び第二のグランド層と、該第一のグランド層と該第二のグランド層との間に設けられる該電子部品と電気的に接続されたた電源層と、前記第二のグランド層と前記電源層とを接合する誘電体層と、該第一のグランド層と該第二のグランド層とを電気的に接続される抵抗体とを備えたもの」もしくは「電子部品と電気的に接続されたグランド層および電源層と、前記第二のグランド層と前記電源層とを接合する誘電体層と、該グランド層と該電源層との間に抵抗体層を第一の誘電体層と第二の誘電体層とで挟み込むよう設けたもの」等から構成されている。これらの構造については後述する。
本電子装置１の大きな特徴は以下の２点が挙げれる。
１つは、図３３に示す電子装置１は、ノイズ源の基となる回路基板に低ＥＭＩ回路基板３を用いることにより、回路基板３と電気的に接続された他の各構成要素（アンテナ、共振構造体）からの放射を抑制させており、従来のＥＭＩ対策部品（フェライトビーズ、フィルタ、バイパスコンデンサ等）を不要とした点である。これにより基板上から殆どのEMI対策部品を取り去ることとなり、基板面積を減少させ電子装置１の小型化、低コスト化を実現する。
具体的には、本電子装置１の基板周辺部に搭載される各種Ｉ／Ｏコネクタ４には、ノイズ対策に用いる従来のシールドケースやフェライトコアは設けておらず、その構造を簡易構造、小型軽量としている。
また、従来の電源コードや外部装置と接続される各種信号ケーブル６についても、本電子装置１では信号グランド（ＳＧ）自体が各種共振を抑制、除去して電位変動を取り除くため、基本的にコモンモードコア挿入やグランド強化の手段等のノイズ対策はされていない。これはディスプレイ部と電気的に接続されるケーブルの場合も同様である。なお各種信号ケーブルでは、通常回路基板の信号グランド（ＳＧ）に発生する電位変動により駆動され不要輻射の発生源となる。
このように本電子装置１では、放射抑制手段の一つであるコモンモードコアの挿入や、装置内部でグランド強化の１つの手段である板金シールドや筐体シールド（Ｎｉ／Ｃｕめっき、導電蒸着等）構造なしに、不要輻射を抑制している。なおコモンモードコアは、駆動源からみたケーブルのインピーダンスを増加させることで共振電流を抑制する方法であり、筐体シールド等は、金属薄板等により信号グランド（ＳＧ）のインピーダンスを低下させ、電位変動（ノイズ源）を抑制する方法である。
一般に、電子装置の動作周波数が増大（５０MHz〜１０００MHz付近）し、回路基板からの不要輻射量（強度）が増加すると信号グランド（SG）に発生する電位変動の抑制が困難になり、その対策として、ノイズ発生源である基板全体を包囲する筺体シールドする方法もある。本電子装置１では、回路基板レベルで不要輻射を抑制するので、原理上動作周波数の増大に関係せず不要輻射を抑制、除去でき、プラスチック筐体に対して導電めっきや、薄板の金属板を取り付ける方法も基本的に不要となる。これまで導電めっき等を筐体に施すことで不要輻射を抑制していた電子装置に本電子装置１の構造を適用すれば、筐体にはシールド等を設けなくてすむので、筐体材料のリサイクル性の向上、軽量化、組立工数低減等を実現する製品となる。
もう１つの特徴は、電子装置の小型、薄型化を実現するため、内部に組み込まれたハードディスクドライブ、フロッピーディスクドライブ、ＩＣカード等の部品は回路基板に対して近接配置すると、回路基板も含めた各構成部品間で信号グランド（ＳＧ）を介した電気的、電磁気的な結合が発生し易く、信号のノイズマージン低下や誤動作の発生が問題となるが、本発明の電子装置１では、低ＥＭＩ回路基板３を用いており、原理的に各種共振に対する電位変動を吸収するため上記の問題を取り除くことができる点である。従って、小型薄型化の要求に対して電気的、電磁気的な結合を抑制するための新たな手段が不要であり、高密度化に有利な電子装置１を構成している。
以上のように、本発明である高性能な低ＥＭＩ回路基板３を用いた電子装置１は、前記した数多くの問題点を総合的に解決し、高付加価値を提供する。本発明は、一般の電子装置に対しても適用展開でき、基本的に高速信号回路形成と不要輻射抑制とを両立させる。
なお、本電子装置１のように、回路基板レベルで不要輻射を抑制すれば、電子機器から発生する不要輻射を抑制するだけでなく、電子装置１の外部から各種Ｉ／Ｏコネクタ４、電源コード５、信号ケーブル６を介して入ってくる電磁ノイズも吸収することができ、耐ノイズ性の向上効果（高イミュニティ性）もある。
次に、図３３に適用した低EMI回路基板３の構造について詳述する。
本発明は、前述の如く、不要輻射を回路基板レベルで抑制することにある。そのため我々は、電源層とグランド層で発生する電位変動（ゆらぎ）を抑制すれば不要輻射を抑制できることを原理的に解明し、さらにそのゆらぎを抑制する構造を発明した。つまり電源層とグランド層で発生するだろうと仮定される電位変動を基本的に抵抗体で吸収させるための構造である。
その構造は、図２、図７に示すような「部品と少なくとも一方が電気的に接続された第一及び第二のグランド層と、該第一のグランド層と該第二のグランド層との間に設けられる該電子部品と電気的に接続されたた電源層と、前記第二のグランド層と前記電源層とを接合する誘電体層と、該第一のグランド層と該第二のグランド層とを電気的に接続される抵抗体とを備えた構造体」と、図１２に示す「電子部品と電気的に接続されたグランド層および電源層と、前記第二のグランド層と前記電源層とを接合する誘電体層と、該グランド層と該電源層との間に抵抗体層を第一の誘電体層と第二の誘電体層とで挟み込むよう設けた構造体」である。
前者は、グランド層をさらに１つ設けて、２つのグランド層を抵抗体で結合したものであり、後者は電源層とグランド層の間に抵抗体層と誘電体層とを挟み込むように構成したものである。
これらのポイントは電源層とグランド層を短絡させないように抵抗体層を設けている点であり、それぞれ誘電体層を設けることで解決している。
つまり図２に示す構造体（図２参照）は、電源層（Ｖ）２とグランド層（Ｇ1）３で誘電体層１４を挟んで容量Ｃ1を形成し、電源層（Ｖ）２とグランド層（Ｇ2）５で誘電体層１５を挟んで容量Ｃ2を形成し、更にグランド層（Ｇ1）３とグランド層（Ｇ2）５で抵抗体層６を挟んで抵抗Ｒcを形成した。抵抗Ｒcを形成する場合、同時に抵抗体層６の材料により容量Ｃcを形成しても良い。
さらに構造体１３の内部に設けた誘電体層１４の中に、放射を抑制するため高速信号ライン、アクティブ素子（図中、省略）を形成する場合もあるが、この場合、誘電体層１４を低誘電率の誘電体とする。
同様に図７の構造体３５（図７参照）は、電源層（Ｖ）３６とグランド層（Ｇ1）３７で誘電体層３８を挾んで容量Ｃ1を形成し、電源層（Ｖ）３６とグランド層（Ｇ2）３９で誘電体層４０を挾んで容量Ｃ2を形成し、更にグランド層（Ｇ1）３７とグランド層（Ｇ2）３９で抵抗体層４１（４１−１、４１−２）を挾んで抵抗Ｒcを形成した。また、電源層（Ｖ）３６の片面４２と、抵抗体層４１（４１−１、４１−２）に接続されるグランド層（Ｇ2）３９の接続面４３（４３−１、４３−２）との高さを揃えて、抵抗体層４１を誘電体層３８の周囲に配置した。
これにより、構造体３５を、グランド層（Ｇ1）３７、誘電体層３８、及び抵抗体層４１（４１−１、４１−２）からなる構造体４４とグランド層（Ｇ2）３９、誘電体層４０、及び電源層（Ｖ）３６からなる構造体４５に分離し、層形成を簡易化させている。更に、整合終端抵抗Ｒoを接続する平行板線路構造をグランド層（Ｇ1）３７、誘電体層３８、及び電源層（Ｖ）３６からなる簡易構造で等価的に与えている。
同様に図１２に示す構造体（図１２参照）は、誘電体層６９と抵抗体層７０を電源層（Ｖ）７１とグランド層（Ｇ）７２とで挟んで構造体６８を形成した。抵抗体層７０を電源層（Ｖ）７１に密着させる構造を与えているが、更に、抵抗体層をもう一つ増加させて、グランド層（Ｇ）７２に密着させても良い。
図１２（ｂ）は、図１２（ａ）の抵抗体層７０を誘電体層６９の内部中央に形成した構造体７３の断面構造を示す。
誘電体層６９−１、６９−２で抵抗体層７４を挟む構造としている。
図１２（ｃ）に示すように、図１２（ａ）の構造体６８において、抵抗体層７０の形状を額縁形としても良い。図１２（ｄ）は、図１２（ｃ）の構造体７５の断面構造を示している。
図１２（ａ）、（ｂ）に示すような構造体は、多層の形状とすることもでき、更に、このような構造体は、その側面に更に抵抗体層を形成してもよい。
次にこれらの構造体を回路基板に実際に適用した例を以下に示す。
図１は、図２の構造体を適用した５層回路基板の断面構造を示す。
５層回路基板は、信号層（Ｓ1）１、電源層（Ｖ）２、グランド層（Ｇ：Ｇ1）３、及び信号層（Ｓ2）４からなる４層回路基板の構成（図１で、誘電体層は省略）にもう一つのグランド層（Ｇ2）５と抵抗体層６（６−１、６−２）を付加し、グランド層（Ｇ1）３とグランド層（Ｇ2）５の間に電源層（Ｖ）２と抵抗体層６を配置し、かつ抵抗体層６を電源層（Ｖ）２の周囲に配置する構造をもつ。
５層回路基板が矩形形状の場合、抵抗体層６の形状をグランド層（Ｇ1）３とグランド層（Ｇ2）５の外形形状に合わせて額縁形にした。
ＩＣ部品７、バイパスコンデンサ８等の外部部品が信号層（Ｓ1）１に搭載されているが、このＩＣ部品７の電源リード９、グランドリード１０は、信号層（Ｓ1）１上にベタ層をエッチング等により形成し、電気的、機械的接続のために設けた導体パターン１１−１、１１−２と層間に形成したスルーホール１２−１、１２−２を介して、それぞれ電源層（Ｖ）２、グランド層（Ｇ1）３に接続した。バイパスコンデンサ８も同様に接続されるが、信号層（Ｓ2）４に搭載する場合もある。
スルーホール１２は、インダクタンスＬを小さくするため多点のスルーホール構造とした。
図１に示したＩＣ部品７に図２に示すような構造体１３を直接適用してもよく、ＩＣ部品７のチップ素子（図中、省略）を誘電体層１４の内部に配置する。また、チップ素子（図中、省略）を誘電体層１５に配置しても良い。このように回路基板のみならず、基板に搭載されるＩＣ部品７に対しても構造体１３を同時に形成すれば放射をさらに抑制することもできる。
これらの構造体、回路基板が不要輻射を抑制できるのは、抵抗体により低Q化もしくは整合終端させたことによる。ここで抵抗体が低Q化もしくは整合終端として作用することについて説明する。
なおこの原理は本発明の全ての実施例に共通することであるが、説明のため図１、図２に記載の構造体、回路基板を例として説明する。
まず、抵抗体が低Q化により発生する電位変動を吸収する点について説明する。
図３は、図２に示す構造体１３の断面構造を抵抗等の等価回路にモデル化したものである。
容量Ｃ1１９に発生した電位変動Ｖ1２０は、容量Ｃ2の電圧Ｖ2２１と、抵抗Ｒc１６と容量Ｃc１７との並列回路の電圧Ｖr２２に分圧される。
図４は、構造体１３を組み込んだ図１の５層回路基板の等価回路を示す。
５層回路基板は、容量Ｃ1１９、ＩＣ部品７がインダクタンスＬd、負荷抵抗Ｒd、及びスイッチＳＷの直列接続からなるデバイス等価回路２３、信号層（Ｓ1）１上に形成された導体パターン１１−１とこの導体パターン１１−１と電源層（Ｖ）２とを部分的に接続したスルーホール１２−１とで形成されたインダクタンスＬ1２４、バイパスコンデンサ８が信号層（Ｓ1）１上に形成された導体パターン１１−１、１１−３に接続されかつ導体パターン１１−３がスルーホール１２−３を介してグランド層（Ｇ1）３に接続された容量ＣoとインダクタンスＬoの直列接続からなるバイパスコンデンサ等価回路２５、電源層（Ｖ）２とグランド層（Ｇ1）３に直流電圧Ｅo（交流回路のため、図４では省略）を供給する電源ライン等によるインピーダンスＺg２６（図１では省略）とからなる回路構成要素を含んでいる。
このデバイス等価回路２３とバイパスコンデンサ回路２５とが並列回路を形成し、この並列回路とインダクタンスＬ1２４とが直列回路を形成し、この直列回路とインピーダンスＺg２６と容量Ｃ1１９とが並列回路を形成している。この並列回路に対して、構造体１３の有する抵抗Ｒc１６と容量Ｃc１７との並列回路に容量Ｃ2１８を直列接続した直列回路を並列接続させた回路で等価的に表すことができる。なお、点線で囲まれた部分が図３に対する構造体１３の部分である。
図５は、図４を特定の周波数領域（輻射抑制領域）で与えた場合の等価回路を示す。
特定の周波数領域において、抵抗Ｒc１６を、容量Ｃc１７のインピーダンスＺccに比較して十分に小さくし、かつ容量Ｃ2１８のインピーダンスＺc2に比較して十分大きくすると、電源層（Ｖ）２とグランド層（Ｇ1）３から見た構造体１３の等価回路２７を、容量Ｃ1１９と抵抗Ｒc１６の並列回路とみなすことができる。この時、容量Ｃ2１８の両端に発生する電圧Ｖ2２１を零と見なせるため、グランド層（Ｇ2）５と電源層（Ｖ）２は一致する。
つまり、特定の周波数領域を角周波数ωを用いて、
ωmin≦ω≦ωmax  ………………………………………（式１）
で与えた場合、構造体１３の等価回路を容量Ｃ1１９と抵抗Ｒc１６の並列回路２７で与えるには（図５に示す等価回路とするためには）、
ω1≦ωminかつωmax≪ω2  ……………………………（式２）
但し、
ω1＝１／（Ｃ2・Ｒc）   ………………………………（式３）
ω2＝１／（Ｃc・Ｒc）   ………………………………（式４）
の条件を満足させる必要がある。
本発明は、G1とV間で発生する電位変動、つまりC1 19に生ずる電位変動を抵抗体、つまりRcにより吸収させるものである。蓄積したエネルギーと消費するエネルギーとの比を表す指数がQ値であるが、このQ値が小さいほど蓄積したエネルギーを効率よく消費することとなる。例えばQ=1の場合、１周期において発生したエネルギーをその１周期で消費することを意味する。従って図５に示す構造体のQ値は次式で与えらるので、
Ｑ＝ωＣ１Ｒc ……………………………………………（式５）
Q値を小さくするには抵抗値Rを小さくしなければならないことが分かる。つまり低Q化においては抵抗体は導体であってもかまわないのである。
仮に本構造体の抵抗体がなければC1に発生するエネルギーを消費する部分がほとんどなくなってしまい（基板材料そのものが固有に持つ抵抗値等に依存するのみであり）、そのエネルギーが不要輻射として放射に寄与してしまうものと考えられる。
従って、式（５）のＱ値を実験的に良好と確認された１０以下にして、容量Ｃ1１９で半周期毎に交換される振動エネルギーを同時に抵抗Ｒc１６で消費させ、電源層（Ｖ）２とグランド層（Ｇ1）３の間に発生する電位変動Ｖ1２０を吸収し、不要輻射を抑制する。
また、図５は、デバイス等価回路２３とバイパスコンデンサ等価回路２５とで構成するループ１ ２８、バイパスコンデンサ等価回路２５とインダクタンスＬ1２４と並列回路２７とで構成するループ２ ２９、及び並列回路２７とインピーダンスＺg２６とで構成するループ３ ３０からなる３つの閉ループをもつ。電位変動Ｖ1を駆動電圧源として発生するループ２、ループ３の共振を、並列回路２７のＱ値を小さく設定することにより抑制することもできる。
更に、電位変動Ｖ1２０は、デバイス等価回路２３のスイッチング時にバイパスコンデンサ等価回路２５の両端に発生する電位変動Ｖo３１が、並列回路２７とインダクタンスＬ1２４のインピーダンス比で分圧されて与えられる。
電位変動Ｖ1２０の駆動電圧源となる電位変動Ｖo３１を効果的に抑制するため、並列回路２７に対するインダクタンスＬ1２４のインピーダンス比を十分に小さくすれば良い。但し、並列回路２７のインピーダンスは、インピーダンスＺg２６よりも十分に小さくする必要がある。
次に、構造体１３において整合終端により不要輻射を抑制する手段ついて述べる。
グランド層（Ｇ1）３とグランド層（Ｇ2）５からなる２つのベタ層で平行板線路構造（Ａ）を形成し、線路端部に配置した抵抗体層６で整合終端抵抗Ｒoを与える。平行板線路構造（Ａ）は、板形状を長辺の長さ：ａo、短辺の長さ：ｂoを有する矩形とした場合、短辺方向線路と長辺方向線路の２つをもち、それぞれ整合終端抵抗ＲoをＲo1、Ｒo2とおくと、次式で表される。
0003684239.tif 000003
但し、
ｄc：
グランド層（Ｇ1）３とグランド層（Ｇ2）５とのギャップ長さ
μr：構造体１３の構造、材質で決まる比誘電率
εr：構造体１３の構造、材質で決まる比透磁率
線路構造の板形状が矩形形状以外の場合は、細分化して複数の矩形形状線路の集合体として扱う場合もある。
グランド層（Ｇ1）３とグランド層（Ｇ2）５の内部に配置された電源層（Ｖ）２により、構造上更に２つの平行板線路構造（Ｂ）、（Ｃ）が形成される。この場合、開放終端（容量終端）となるため、電位変動Ｖ1２０、又は電位変動Ｖo３１に伴う定在波が発生し、その周波数は線路の構造、材質で与えられる。２つの平行板線路構造（Ｂ）、（Ｃ）が平行板線路構造（Ａ）の内部に形成されるため、発生した定在波は整合終端抵抗Ｒo（Ｒo1、Ｒo2）で吸収される。
また、グランド層（Ｇ1）３に対して電位変動Ｖ1を発生する電源層（Ｖ）２をグランド層（Ｇ1）３、グランド層（Ｇ2）５、及び抵抗体層６からなる密閉形の平行板線路構造（Ａ）で覆うことにより、シールド効果を得ている。
電源層（Ｖ）２の表面や、グランド層（Ｇ1）３とグランド層（Ｇ2）５の互いに向き合った内面を抵抗体膜等で覆うことにより各平行板線路の減衰定数αを増加させて、線路端部に発生する電位変動Ｖ1２０（定在波）を抑制する場合もある。
並列回路２７を低Ｑ化（１０以下）させる低下Ｒcと整合終端抵抗Ｒo（Ｒo1、Ｒo2）は一定の関係を満足させても良い。
これにより、ＩＣ素子等のスイッチング時に、ＩＣ素子やパッケージ部品を含む電源供給ループや平行板線路に発生する電位変動（共振）を吸収し、電位変動に伴う直接的な不要輻射や定在波の発生による不要輻射を同時に抑制する。
図６は、本発明の一実施例であり、インダクタンスＬ1２４を低減する平面構造を示す。
インダクタンスＬ1２４は、前記したように導体パターン１１−１とスルーホール１２−１の形状、構造で形成される。特に、スルーホールと導体パターンとの接続部で電流が集中するため、見掛けのインダクタンス(以下、これを集中インダクタンスＬcと呼ぶ)が増加する。
インダクタンスＬ1からこの集中インダクタンスＬcを取り除くため、信号層（Ｓ1）１上に形成される導体パターン１１−１の表面積を増加させ、単一のスルーホール３２−１、３２−２、３２−３等を複数本接続した多点のスルーホール構造１２−１を用いた。
この時、表面積（1１×1２）３３とスルーホールピッチｐ３４の値については、インダクタンスＬ1に占める集中インダクタンスＬcの割合を小さくして、図５に示した並列回路２７に対するインダクタンスＬ1２４のインピーダンス比を十分に小さく（０．１以下）した。
図５において、前記した手段によりインダクタンスＬ1２４を取り除くと、並列回路２７とバイパスコンデンサ等価回路２５とが等価的に並列接続される。電位変動Ｖo３１が等価的に直接並列回路２７に印加されて電位変動Ｖ1２０と等しくなる。バイパスコンデンサ等価回路２５と並列回路２７とを並列接続した回路のＱを十分に小さくして、デバイス等価回路２３の両端に発生する電位変動Ｖo３１を効果的に吸収することができる。
並列回路２７を構成する容量Ｃ1をバイパスコンデンサ等価回路２５の容量Ｃoで与えることにより、バイパスコンデンサ等価回路２５の機能が並列回路２７に付加されバイパスコンデンサ８を取り除くことができ、部品点数の削減にもなる。
図８は、本発明の構造体を適用した５層回路基板の断面構造を示す。
電源層（Ｖ）４６、グランド層（Ｇ1）４７、グランド層（Ｇ2）４８、誘電体層４９、及び抵抗体層５０（５０−１、５０−２）からなる構造体５１の断面構造は、電源層（Ｖ）４６の周りに対称構造を形成する。
グランド層（Ｇ1）４７と電源層（Ｖ）４６で形成する容量Ｃ1とグランド層（Ｇ2）４８と電源層（Ｖ）４６で形成する容量Ｃ2において、前記した解決手段１を誘電体層４９を共通の材質にして組み込み、グランド層（Ｇ1）４７、グランド層（Ｇ2）４８、及び抵抗体層５０で形成する抵抗Ｒcを容量Ｃ1、容量Ｃ2のインピーダンスに対して十分に大きくする。容量Ｃ1、容量Ｃ2を形成する誘電体層４９を異なる材質（誘電率）で与える場合でも、抵抗Ｒcを容量Ｃ1、容量Ｃ2のインピーダンスに対して十分に大きくとる。
グランド層（Ｇ1）４７と電源層（Ｖ）４６、グランド層（Ｇ2）４８と電源層（Ｖ）４６から構造体５１を見ると、それぞれ容量Ｃ1と抵抗Ｒc、容量Ｃ2と抵抗Ｒcの並列回路を形成する。構造体５１は、図１に示した構造体１３と比較すると、容量Ｃ1と抵抗Ｒcの並列回路以外に容量Ｃ2と抵抗Ｒcからなるもう一つの並列回路を有し、実効的に２つの構造体を形成する。各並列回路は対称構造のため基本的に同等の特性をもち、式（１）で与える特定の周波数領域において、式（２）〜式（４）を満足する。
各並列回路のＱ1、Ｑ2を、式（５）から容量Ｃ1、容量Ｃ2、及び抵抗Ｒcで十分に小さくすることにより、グランド層（Ｇ1）４７と電源層（Ｖ）４６、グランド層（Ｇ2）４８と電源層（Ｖ）４６の間に発生する電位変動を吸収する。
更に、グランド層（Ｇ1）４７とグランド層（Ｇ2）４８との電位差を小さくするため、層間を局部的にスルーホール５２（５２−１、５２−２）等で接続する。
図９は、図８の５層回路基板でスルーホール接続を考慮した場合の等価回路を示す。
構造体５１は、グランド層（Ｇ1）４７と電源層（Ｖ）４６との間から見ると、スルーホール５２（５２−１、５２−２）等によるインダクタンスＬs５３を容量Ｃ1５４と抵抗Ｒc５５との並列回路に対して等価的に並列接続して並列回路５６を構成する。グランド層（Ｇ1）４８と電源層（Ｖ）４６との間から見る場合も、容量Ｃ1５４を容量Ｃ2に代えるだけで同様の並列回路が構成される。
この時、並列回路５６のＱは次式で与えられる。
0003684239.tif 000004
式（１）〜式（４）の条件を満足し、かつ式（８）〜式（１０）のＱ値を１０以下にする構造体５１を形成することにより、グランド層（Ｇ1）４７と電源層（Ｖ）４６に発生する電位変動Ｖ1５７を吸収する。
構造体５１を基本単位としたユニットを複数個（Ｎ）積層してユニット群５８（５８−１、５８−２、………、５８−Ｎ［Ｎ≧２］）を形成し、１つのユニット５８−（Ｋ−１）［２≦Ｋ≦Ｎ］を構成するグランド層（Ｇ1）５９−（Ｋ−１）、グランド層（Ｇ2）６０−（Ｋ−１）、及び電源層（Ｖ）６１−（Ｋ−１）をそれぞれ別のユニット５８−Ｋを構成するグランド層（Ｇ1）５９−Ｋ、グランド層（Ｇ2）６０−Ｋ、及び電源層（Ｖ）６１−Ｋとスルーホール等を介して部分的に接続し、各ユニットの構成要素間に複数の並列回路を構成して多層回路基板６２を形成する。これにより、ユニット群５８のグランド層（Ｇ1）５９、グランド層（Ｇ2）６０、及び電源層（Ｖ）６１の間の電位変動を抑制する。
各ユニット間には、必要に応じて１層又は複数の信号層を形成する。更に、隣り合う２つのユニット間のグランド層（Ｇ2）６０−（Ｋ−１）とグランド層（Ｇ1）５９−Ｋで１層又は複数の信号層（誘電体層含む）を挟み込み、かつグランド層（Ｇ2）６０−（Ｋ−１）とグランド層（Ｇ1）５９−Ｋの周辺端部の内部に抵抗体層６３−（Ｋ−１）を配置し、グランド層（Ｇ2）６０−（Ｋ−１）、グランド層（Ｇ1）５９−Ｋ、及び抵抗体層６３−（Ｋ−１）からなる平行板線路構造（Ｄ）を形成する場合もある。この時、線路端部に配置した抵抗体層６３−（Ｋ−１）で整合終端抵抗Ｒoを与える。整合終端した平行板線路構造（Ｄ）、及びこれと同時に形成されるシールド構造により、各ユニット間に配置された信号層からの不要輻射を抑制する。
図１０は、もう一つの実施例であり、図８に示した構造体５１の抵抗体層５０をチップ抵抗等のディスクリート部品６４（６４−１、６４−２）で基板表面に形成した５層回路基板６５の断面構造を示す。つまり２つのグランド層をスルーホール等で基板表面まで導通させ、ディスクリート部品６４を用いて抵抗体層を設けたものである。この利点は抵抗値等を設定しなければならない場合に容易になる点にある。
図１１（ａ）は、もう一つの実施例であり、図１０に示したチップ抵抗等のディスクリート部品６４の代わりに、抵抗体層６６を基板表面に形成した５層回路基板６７の断面構造を示す。
図１１（ｂ）は、図１１（ａ）の５層回路基板６７の断面構造を示す。
図３４は、本発明の一実施例であり、信号層Ｓ１  １４、グランド層Ｇ１  １５、電源層Ｖ１  １６、信号層Ｓ２  １７、グランド層Ｇ２  １８、信号層Ｓ３  １９、電源層Ｖ２  ２０、グランド層Ｇ３  ２１、信号層Ｓ４  ２２の９層基板２３を示す。
電源層Ｖ１  １６とグランド層Ｇ１  １５、電源層Ｖ２  ２０とグランド層Ｇ３  ２１で形成される層間浮遊容量Ｃ２を増加させるため、層間材料の比誘電率εr2２４（２４−１、２４−２）を１０以上、層厚ｔを８０μｍとしている。
グランド層Ｇ１  １５とグランド層Ｇ３  ２１とで形成される平行板線路（矩形形状の場合、２線路）の端部に整合終端抵抗Ｒc２５（２５−１、２５−２）を接続し、電源層Ｖ１  １６や電源層Ｖ２  ２０の電位変動（共振）を吸収している。
ＩＣ、ＬＳＩ等のスイッチング時に発生するノイズ駆動源は、等価的に電源層Ｖ１  １６とグランド層Ｇ１  １５に接続される電圧源２６と内部インピーダンスＺo２７、電源層Ｖ２  ２０とグランド層Ｇ１  １５に接続される電圧源２８と内部インピーダンスＺo２９の２つのモデルで与えられる。
電圧源２６の接続される線路は終端開放であるが、集中定数回路では電源層Ｖ１  １６とグランド層Ｇ１  １５とで形成される周波数特性の良好な層間浮遊容量Ｃ２（バイパスコンデンサ）が接続され電位変動が吸収される。
一方、電圧源２８の場合は、電源層Ｖ２  ２０の電位変動がグランド層Ｇ３  ２１に伝わり、グランド層Ｇ１  １５とグランド層Ｇ３  ２１とで形成される線路に整合終端抵抗Ｒc２５（２５−１、２５−２）を接続することにより電位変動（定在波共振）を吸収する。同時に、電源層Ｖ１  １６と電源層Ｖ２  ２０で形成される層間浮遊容量Ｃ１（層間材料の比誘電率εr１：４．７）のＱ値も減少させ（１０以下）、グランド層Ｇ１  １５に対する電源層Ｖ２  ２０の電位変動（共振）を吸収している。
基板２３の層断面が対称構造（グランド層Ｇ２  １８のない場合も含む）であるため、反対側の面に接続されるノイズ駆動源に対しても同様の効果が得られる。また、グランド層Ｇ２  １８を信号層に替えて用いる場合もある。
図３５は、本発明のもう一つの実施例であり、信号層Ｓ１  ３０、グランド層Ｇ１  ３１、電源層Ｖ１  ３２、信号層Ｓ２  ３３、グランド層Ｇ２  ３４、信号層Ｓ３  ３５、電源層Ｖ２  ３６、グランド層Ｇ３  ３７、信号層Ｓ４  ３８の９層基板３９を示す。電源層Ｖ１  ３２とグランド層Ｇ１  ３１、電源層Ｖ２  ３６とグランド層Ｇ３  ３７で形成される層間浮遊容量Ｃ２を増加させるため、層間材料の比誘電率εr2４０（４０−１、４０−２）を１０以上、層厚ｔを８０μｍとしている。
グランド層Ｇ１  ３１と電源層Ｖ１  ３２、電源層Ｖ２  ３６とグランド層Ｇ３  ３７の２つの層間を除いて、信号層Ｓｉを更に挿入する場合もある。
グランド層Ｇ１  ３１とグランド層Ｇ２  ３４、グランド層Ｇ３  ３７とグランド層Ｇ２  ３４とで形成される２つの平行板線路（矩形形状の場合、各２線路）の端部に各々整合終端抵抗Ｒc１  ４１（４１−１、４１−２）、整合終端抵抗Ｒc２  ４２（４２−１、４２−２）を接続し、電源層Ｖ１  ３２や電源層Ｖ２  ３６の電位変動により発生する定在波共振を吸収している。同時に、グランド層Ｇ２  ３４と電源層Ｖ１  ３２、グランド層Ｇ２  ３４と電源層Ｖ２  ３６で形成される層間浮遊容量Ｃ１（層間材料の比誘電率εr1４．７）のＱ値も減少させている（１０以下）。通常は、整合終端の抵抗値Ｒcｉ（ｉ＝１、２）を採用しても、Ｑ値を１程度（周波数ｆ＝３０ＭＨｚ〜１ＧＨｚ）に設計することができる。
ＩＣ、ＬＳＩ等のスイッチング時に発生するノイズ駆動源は、等価的に電源層Ｖ１  ３２とグランド層Ｇ１  ３１に接続される電圧源４３と内部インピーダンスＺo４４、電源層Ｖ１  ３２とグランド層Ｇ２  ３４に接続される電圧源４５と内部インピーダンスＺo４６の２つのモデルで与えられる。
電圧源４３の接続される線路は終端開放であるが、集中定数回路では電源層Ｖ１  ３２とグランド層Ｇ１  ３１とで形成される周波数特性の良好な層間浮遊容量Ｃ２（バイパスコンデンサ）が接続され電位変動が吸収される。
一方、電圧源４５の場合は、電源層Ｖ１  ３２の電位変動がグランド層Ｇ１  ３１に伝わり、グランド層Ｇ１  ３１とグランド層Ｇ２  ３４とで形成される線路に整合終端抵抗Ｒc４１（４１−１、４１−２）を接続することにより電位変動（定在波共振）を吸収する。同時に、グランド層Ｇ２  ３４と電源層Ｖ１  ３２で形成される層間浮遊容量Ｃ１（層間材料の比誘電率εr1４．７）のＱ値も減少させている（１０以下）。
基板３９の層断面が対称構造であるため、反対側に接続されるノイズ駆動源に対しても同様の効果が得られる。
図３６は本発明の一実施例であり、信号層Ｓ１  ４７、グランド層Ｇ１  ４８、信号層Ｓ２  ４９、電源層Ｖ１  ５０、グランド層Ｇ２  ５１、電源層Ｖ２  ５２、信号層Ｓ３  ５３、グランド層Ｇ３  ５４、及び信号層Ｓ４  ５５からなる９層基板５６を示す。電源層Ｖ１  ５０とグランド層Ｇ２  ５１、電源層Ｖ２  ５２とグランド層Ｇ２  ５１で形成される層間浮遊容量Ｃ２を増加させるため、層間材料の比誘電率εr2５７を１０以上、層厚ｔを８０μｍとしている。容量値としてバイパスコンデンサの性能も付加できる値（例えば、０．０１μＦ程度）を提供し、ディスクリート部品のバイパスコンデンサを除去する場合もある。
高誘電体層を挟み込んだグランド層Ｇ２  ５１と電源層Ｖ１  ５０、電源層Ｖ２  ５２とグランド層Ｇ２  ５１からなる２つの層間を除いた各層間に信号層Ｓｉを更に挿入して９層以上の多層回路基板にする場合もある。
グランド層Ｇ１  ４８とグランド層Ｇ２  ５１、グランド層Ｇ３  ５４とグランド層Ｇ２  ５１とで形成される２つの平行板線路（矩形形状の場合、各２線路）の端部に各々整合終端抵抗Ｒc１  ５８（５８−１、５８−２）、整合終端抵抗Ｒc２  ５９（５９−１、５９−２）を接続し、電源層Ｖ１  ５０や電源層Ｖ２  ５２の電位変動により発生する定在波共振を吸収している。同時に、グランド層Ｇ１  ４８と電源層Ｖ１  ５０、グランド層Ｇ３  ５４と電源層Ｖ２  ５２で形成される層間浮遊容量Ｃ１（層間材料の比誘電率εr1４．７）のＱ値も減少させている。Ｑ値を１０以下にすることにより、共振を効果的に抑制、除去できている。通常は線路の構造、材質（εr、μr）により決定される整合終端の抵抗値Ｒcｉ（ｉ＝１、２）を採用し、Ｑ値を１程度（周波数ｆ＝３０ＭＨｚ〜１ＧＨｚ）に設計する。
ＩＣ、ＬＳＩ等のスイッチング時に発生するノイズ駆動源は、等価的に電源層Ｖ１  ５０とグランド層Ｇ１  ４８に接続される電圧源６０と内部インピーダンスＺo  ６１、電源層Ｖ１  ５０とグランド層Ｇ２  ５１に接続される電圧源６２と内部インピーダンスＺo  ６３の２つのモデルで与えられる。
電圧源６２の接続される線路は終端開放であるが、集中定数回路では電源層Ｖ１  ５０とグランド層Ｇ２  ５１とで形成される周波数特性の良好な層間浮遊容量Ｃ２（バイパスコンデンサ）が接続され電位変動が吸収される。
一方、電圧源６０の場合は、電源層Ｖ１  ５０の電位変動がグランド層Ｇ２  ５１に伝わり、グランド層Ｇ２  ５１とグランド層Ｇ１  ４８とで形成される線路に整合終端抵抗Ｒc1  ５８（５８−１、５８−２）を接続することにより電位変動（定在波共振）を吸収する。同時に、グランド層Ｇ１  ４８と電源層Ｖ１  ５０で形成される層間浮遊容量Ｃ１（層間材料の比誘電率εr1４．７）のＱ値も減少させている（１０以下）。
基板５６の層断面が対称構造であるため、反対側に接続されるノイズ駆動源に対しても同様の効果が得られる。
図３７は、本発明のもう一つの実施例である。
信号層Ｓ１  ６４のパターン上に電圧源８２と内部インピーダンスＺo  ８３の直列接続モデルで表されるＩＣ駆動源が搭載され、その２端子がグランド層Ｇ１  ６５と電源層Ｖ１  ６８に接続されている。電源層Ｖ１  ６８が信号層Ｓ２  ６６、信号層Ｓ３  ６７と共に、グランド層Ｇ１  ６５とグランド層Ｇ２  ６９に挟まれている。電源層Ｖ１  ６８の電位変動をグランド層Ｇ２  ６９で吸収し、線路を形成するグランド層Ｇ１  ６５とグランド層Ｇ２  ６９の端部に整合終端抵抗Ｒc1７１（７１−１、７１−２）を接続して各種共振エネルギーを吸収、除去している。同時に、電源層Ｖ１  ６９とグランド層Ｇ１  ６５で形成される層間浮遊容量Ｃ１のＱ値も減少させている。つまり、分布定数回路や集中定数回路で表される共振を抑制、除去している。
上記したグランド層Ｇ１  ６５からグランド層Ｇ２  ６９までの層構成を基本単位（構成ユニット）８６とし、これを複数個積層した構造において、構成ユニット８６のグランド層Ｇ２  ６９と隣接する別の構成ユニット８７のグランド層Ｇ３  ７５で線路を形成している。線路端部で整合終端抵抗Ｒc2を接続することにより構成ユニット間の電位変動（共振）を吸収、除去している。上記の線路内部に高誘電体層を用いないため、信号層Ｓ４  ７２、信号層Ｓ５  ７３、信号層Ｓ６  ７４を配置している。特に、各グランド層はお互い直流的に接続されている。
図３８（１）は本発明の一実施例であり、各種電源電圧を供給するため一つの電源層Ｖ  ８８が各々３つの絶縁されたパターンＶa８９、Ｖb９０、Ｖc９１に分割されている。この電源層Ｖ  ８８は、図３８（２）示すように信号層Ｓ２  ９２、信号層Ｓ３  ９３と共にグランド層Ｇ１  ９４とグランド層Ｇ２  ９５で挟み込まれ、グランド層Ｇ２  ９５と電源層Ｖ  ８８との層間には比誘電率εr2：１０以上、厚さ：８０μｍの誘電体層９６を用いている。
分割、絶縁された各パターンＶa８９、Ｖb９０、Ｖc９１を有する電源層Ｖ  ８８の電位変動（共振含む）を低インピーダンスで接続されたグランド層Ｇ２  ９５が吸収する。この電位変動を抑制、除去するため、グランド層Ｇ１  ９４とグランド層Ｇ２  ９５とで形成した線路（矩形形状の基板：２線路）で端部に接続した整合終端抵抗Ｒc（図示省略）でジュール熱に変換している。グランド層Ｇ１  ９４に対する電源層Ｖ  ８８の電位変動を抑制、除去するためにグランド層Ｇ１  ９４と電源層Ｖ  ８８とで形成される層間浮遊容量Ｃ１の低Ｑ化を実施する場合は、回路上基板端部に限定せずに抵抗体（短絡構造）を配置できる。この場合は、集中定数回路で扱える放射源の電位変動（共振）を抑制、除去する。
更に、電源層Ｖ  ８８とグランド層Ｇ１  ９４の層間には比誘電率εr1：４．７の誘電体層９７を用い、信号層Ｓ２  ９２、信号層Ｓ３  ９３に高速信号配線を形成している。電源層Ｖ  ８８に隣接した信号層Ｓ３  ９３に配置される信号ラインのリターン電流路は電源層Ｖ  ８８、つまり図３８（１）に示すように２つの絶縁された電源パターンＶb９０、Ｖc９１に形成される。これらパターン間の絶縁部９８では、信号ライン（図中省略）のリターン電流、インピーダンスの乱れが発生し、信号波形の歪みや不要輻射増大の要因となる。図３８（２）に示す実施例では、グランド層Ｇ２  ９５を電源層Ｖ  ８８に８０μｍと近接して配置し、かつ比誘電率εr2：１０以上の誘電体層９６を用いて、上記したリターン電流路やインピーダンスの乱れを抑制、除去している。
図３９は本発明の一実施例であり、電源層Ｖを挟み込む２つのグランド層Ｇ１、Ｇ２で形成される線路において、線路端部で接続したディスクリート抵抗（チップ抵抗）の配置構造を示す。
基本的に同一形状であるグランド層Ｇ１とグランド層Ｇ２の外形が矩形の場合、平行板線路モデルによる計算式から整合終端抵抗値Ｒci(i＝1,2)を得る。この抵抗値をチップ抵抗（ディスクリート抵抗）で実現するため、チップ抵抗の回路的な接続をグランド層Ｇ１とグランド層Ｇ２から各々基板の表面層（信号層Ｓ１）にスルーホールで引き出して形成した電極で行っている。矩形形状の場合、短辺方向と長辺方向の２線路が形成されるため各々整合終端抵抗値Ｒci(i＝1,2)を接続するが、平面回路における整合終端条件を確保するためスルーホールや抵抗接続箇所（点数）に依存するインダクタンス成分を出来るだけ取り除いた分布定数的な接続構造を用いている。同時に、低Ｑ化条件を確保する上からもインダクタンス成分の発生を抑えている。
具体的には、接続するチップ抵抗の個数を増加させて電流集中により発生する集中インダクタンスを減少させている。更に、スルーホールについては、多点とし出来るだけ広い面積の電極に形成し接続構造に依存するインダクタンス成分を減少させている。
電源層とグランド層をもつ多層回路基板では放射源となる２つの共振（定在波共振とループ共振）があり、これらの共振を抑制、除去するため整合終端化と低Ｑ化で対応している。抵抗体をチップ抵抗で形成する場合、チップ抵抗の接続構造により発生するインダクタンス成分を無視できなくなるため整合終端化と低Ｑ化とで与えられる制約条件が異なる。
前者の場合、共振は電源層とグランド層との層間の導体面が開放終端の平行板線路を形成するために発生し、分布定数回路での整合終端化が要求される。従って、チップ抵抗の個数やチップ抵抗を接続する電極構造等により発生するインダクタンス成分のインピーダンスを整合終端抵抗値Ｒcに比較して１桁程度小さくし整合終端条件に影響を及ぼさないようにしている。
後者の場合、共振は通常バイパスコンデンサがインダクタンスとして振る舞う周波数領域（１０ＭＨｚ〜１ＧＨｚ）で、電源層とグランド層の層間で形成される層間浮遊容量とバイパスコンデンサのインダクタンスとの間で発生する。この場合、基板に搭載され電源層とグランド層の層間に接続される駆動ＩＣ、電源フィルタ等が等価的に形成するインダクタンス成分はバイパスコンデンサのインダクタンス成分に比較して無視できている。この場合の共振は並列共振であり、バイパスコンデンサの個数が増加するに伴いインダクタンス成分が減少するため、共振周波数は基板上での実装条件にも依存するが通常増加傾向を示す。
このように電源層とグランド層との層間に接続されるインダクタンスが減少すると、低Ｑ化条件で必要になる抵抗体の接続構造によりチップ抵抗と直列接続されるインダクタンス成分を無視できなくなる。層間浮遊容量に並列接続されるバイパスコンデンサのインダクタンス成分がチップ抵抗の接続時に発生するインダクタンス成分よりも小さくなると層間浮遊容量の低Ｑ化が妨げられる。つまり、回路上は層間浮遊容量に代わりバイパスコンデンサのインダクタンス成分に対する低Ｑ化が困難になる。現象的には、層間浮遊容量に蓄えられた電磁エネルギーがインピーダンスの低いバイパスコンデンサのインダクタンス成分に流れるためチップ抵抗でジュール熱に変換できないことになる。従って、このような場合、低Ｑ化条件を満足させるため、バイパスコンデンサのインダクタンス成分がチップ抵抗の接続時に発生するインダクタンス成分よりも大きくしている。
バイパスコンデンサに代わり、電源層とグランド層の層間浮遊容量を増加させて用いる場合は、バイパスコンデンサのインダクタンス成分がなくなる代わりに駆動ＩＣ、電源フィルタなどの基板搭載部品が等価回路的に形成するインダクタンス成分が共振周波数に影響を及ぼす。この場合も、同様に低Ｑ化条件を満足させるため、チップ抵抗の接続時に発生するインダクタンス成分が層間浮遊容量に並列接続されるインダクタンス成分よりも大きくなるように設定する。
チップ抵抗を分布定数的に接続するため１個／辺からそれぞれｍ、ｎ個／辺（均等配置）に増加させる場合、整合終端条件から各々ｍ倍、ｎ倍の抵抗値を接続させる。個数ｍ、ｎの設定は、整合終端抵抗に及ぼすインダクタンス成分の影響が十分に小さくなるようにする。多層プリント回路基板の場合、チップ抵抗の接続箇所のピッチが１インチ程度であれば問題ないことを実験的に確認している。
矩形形状から整合終端抵抗値Ｒci（i＝1,2）を２種類用意しているが、原理的には１種類でもよい。ただし、この場合はチップ抵抗を接続するピッチＰを一定にする必要がある。逆に、ピッチＰがｋ倍に大きくなる場合は、チップ抵抗の抵抗値をｋ分の１にする必要がある。
本実施例のように、同一形状のグランド層Ｇ１とグランド層Ｇ２とで形成される平行板線路９９が矩形形状でない場合、破線１００で示す部分で二つの矩形形状の線路Ａ  １０１、線路Ｂ  １０２に分割して扱う。ただし、分割の仕方は他にも選択できる。線路Ａ  １０１、線路Ｂ  １０２において、チップ抵抗を配置するピッチＰをＰo１０３の一定値とした。このとき用いる抵抗値は、線路の形状寸法ではなくピッチＰo１０３で与えている。線路Ｂ  １０２の長手方向の線路Ｂ１  １０４に対しては、特に整合終端条件を精度良く確保するため、ピッチＰo１０３の半分のピッチＰ１  １０５を用いている。整合終端条件を外して低Ｑ化条件のみを用いる場合は、チップ抵抗の接続構造として出来るだけ全面に均一配置をとる。この場合も、インダクタンス成分の影響を除去するため一定量の接続個数、つまり単位面積当りの個数を確保する必要がある。
図４０は本発明の一実施例であり、電源層Ｖに対して容量結合を粗としたグランド層Ｇ１  １０６にカットライン１０７を設け、グランド領域１０８とグランド領域１０９、グランド領域１０９とグランド領域１１０のインピーダンスを高く設定している。各グランド領域間の電位変動が互いに伝わりにくい構造を形成し、信号回路におけるノイズマージンを確保している。一方、電源層Ｖに対して容量結合を密にしたグランド層Ｇ２に対しては、カットラインを設けても電源層Ｖを介して電位変動が伝わるため通常はカットラインを施さない。特に、電源層Ｖが分割されている場合は、高速信号ラインのリターン電流路の形成に良好な特性を示す。
分断されたグランド層Ｇ１  １０６に発生する電位変動を吸収するため、グランド層Ｇ２に対してグランド層Ｇ１の各グランド領域毎に平行板線路を設定している。共振構造を考慮して、長手方向の線路１１１、線路１１２、線路１１３、線路１１４、線路１１５に対して整合終端条件を形成するため、各々異なるピッチＰで配置されたチップ抵抗１１６（１１６−１、２、３、……）が接続されている。チップ抵抗１１６の接続は、表面層である信号層Ｓに各グランド層からスルーホールで引き出されて接続された電極にはんだ付けで行われている。
図４１は本発明の一実施例であり、基板形状：２９０ｍｍ×２３０ｍｍ×１．６ｍｍの５層プリント回路基板（新基板）１１７である。
放射特性における整合終端化と低Ｑ化の効果を評価するため、発振器（１０ＭＨｚ）１１８と駆動ＩＣ  １１９を基板中央に配置して導体ケースで局部的にシールドしている。出力電圧の波形は矩形波であり、高調波成分に対する放射特性を得ている。
新基板１１７の層構成は、信号層Ｓ１  １２０、グランド層Ｇ１  １２１、電源層Ｖ  １２２、グランド層Ｇ２  １２３、信号層Ｓ２  １２４の５層である。電源層Ｖ  １２２とグランド層Ｇ２  １２３との層間は比誘電率εr：１０、層厚：８０μｍの誘電体層１２５を用いて整合終端化と低Ｑ化の条件を確保している。表面の信号層Ｓ１  １２０に形成した電極１２６（１２６−１、１２６−２）、１２７（１２７−１、１２７−２）に対して、各々グランド層Ｇ２  １２３とグランド層Ｇ１  １２１から引き出したスルーホール１２８（１２８−１、１２８−２）、１２９（１２９−１、１２９−２）を接続している。電極１２６と電極１２７の形状、配置は、基板外周辺に沿った２重の額縁形である。電極間にディスクリート部品のチップ部品１３０（１３０−１、１３０−２、……）を複数個接続する。整合終端抵抗を形成するため、長辺、短辺に約１０Ωのチップ抵抗を１０個程度接続している。周波数領域：３０ＭＨｚ〜１ＧＨｚに対してＱ値が１０以下となり低Ｑ化も同時に実現している。このときスルーホールは多点で高密度に形成し、整合終端化や低Ｑ化の条件にインダクタンス成分の影響が出ないように考慮している。
チップ抵抗に替わり、印刷抵抗を使用する場合もある。電極１２６と電極１２７の形状に合わせて、額縁上の抵抗体を形成することになる。更に、印刷抵抗をグランド層Ｇ１  １２１、またはグランド層Ｇ２  １２３の電極を用いて、基板内部に形成する場合（内層抵抗）もある。スルーホールで引きだ出す必要がないためインダクタンス成分を低減する。また、表面層にチップ抵抗を実装しないため、実装密度を向上させることもできる。
特に、グランド層Ｇ１  １２１やグランド層Ｇ２  １２３に額縁形状の内層抵抗を形成して低Ｑ化条件のみを満足させる場合、電源層Ｖ  １２２をグランド層Ｇ１  １２１とグランド層Ｇ２  １２３とで挟み込み周辺を多点スルーホールや導体壁で覆う方法をとる。この時、内層抵抗体の接続構造によるインダクタンス成分を大幅に減少させることができるため、電源層Ｖ  １２２とグランド層Ｇ１  １２１との層間に接続されるバイパスコンデンサ、駆動ＩＣ等の基板搭載部品により等価回路的に形成されるインダクタンス成分が十分に低下した場合でも低Ｑ化条件を満足させることができている。
次にこれらの構造体がどのくらい従来品に比べて低EMI化するかを図４２及び図４３を用いて示す。
図４２は、図４１で述べた新基板（５層プリント回路基板）１１７と従来基板の放射特性を示す。従来基板は図示していないが、新基板１１７と駆動条件等も含めて同一条件で比較できる４層プリント回路基板である。放射特性は、放射源から３ｍ離れた点での周波数に対する最大放射電界強度（ｄＢμＶ／ｍ）を示す。新基板の特性１３０は、従来基板の特性１３１に比べて、特異な周波数付近（１００、２７０と３１０、５１０と６２０、等）で放射量の増大がみられず、放射量が全体的に下回っていることを示す。従来基板の特性１３１に見られる放射量の増加は共振によるもので、新基板の特性１３０では整合終端化と低Ｑ化の条件を基板に組み込んだことにより除去されている。
図４３は、図４２を基に新基板の放射特性における抑制効果で、新基板の特性１３０から従来基板の特性１３１を差し引いた特性１３２を示す。効果は約５〜２５ｄＢであり、１桁程度電界強度を抑制できることを示す。丸印で示した特性１３３は、低Ｑ化による効果であり集中定数回路による共振を抑制、除去している。同様に、特性１３４、特性１３５、特性１３６は、整合終端化による効果であり分布定数回路による共振（定在波共振：λ／２、λ、３λ／２）を抑制、除去している。
なお、これらの効果は図４１に示す構造体に限らず、本発明の原理を適用するもの全てにほぼ同様の結果となり、従来製品に比べてEMI特性が改善される。
次にこれまで説明してきた構造体をプリント基板等に適用する場合の例とその製造方法を工程図等を引用しながら説明する。当然ながら、本発明はこれに限定されるものではない。
図１５から図１９は前述の構造体をプリント基板に適用した一例である。このようなプリント基板を電子機器に搭載すれば低EMIを実現できることは言うまでもない。
図１５は、抵抗体層をプリント基板内部に設けた一例である。これは図１から搭載部品と最外層のソルダーレジスト層を除いた構造を（ｆ）の構造とみなすこともできる。その製造工程について以下簡単に説明する。
まず最初に、平面図（ａ−１）に示すように、誘電体前駆体の例である絶縁材料のプリプレグ１０１の周縁内部に額縁状の穴１０２をあける。そこへ、抵抗体層用前駆体の例であるポリマー抵抗体ペースト１０３の充填、乾燥を繰り返し、（ａ−２）に示すような額縁状の穴が完全に埋められたプリプレグ１０４を作製する。このポリマー抵抗体ペースト１０３がこれまで説明してきた構造体に用いられる抵抗体層となる。このプリプレグと銅箔１０５の２枚を（ａ）に示すように重ね、積層接着して両面銅張積層板を作製し、片面の銅箔をレジストを用いてエッチングによりパターニングしてから両面のパターニングした銅箔表面を黒化処理、次いで還元処理により粗面化して（ｂ）に示すような両面銅張積層板１０６を作製する。
さらに、積層板１０６とプリプレグ１０４（あるいは同形状の異種プリプレグ１０７）と銅箔１０８の１枚を（ｂ）に示すように重ね、積層接着し、抵抗体１０９と内層１１０（電源層用）１層を内蔵する積層体を作製する。
そしてこの両面の銅箔を抵抗体１０９との導通を保ったままに、レジストを用いてエッチングでパターニング１１１（グランド層用）し、前述のように黒化還元処理で粗面化して（ｃ）に示すような配線基板１１２を作製する。次に、（ｃ）に示すように、基板１１２の両面にプリプレグ１１３、銅箔１１４を重ね、積層接着して（ｄ）に示すような積層板１１５を作製し、これに（ｅ）に示すように、各層導通用の貫通穴１１６や非貫通穴１１７をあけ、パネル銅めっきにより各層を接続した後、エッチングにより最外層をパターニング１１８して信号層を形成し、（ｆ）に示すような５層配線板を作製する。
このように作成されたプリント基板は、電源層１１０を２つのグランド層１１１で挟むように配置し、その２つのグランド層を抵抗体層１０９で接合しているので、これまで説明してきた低EMIを実現するプリント基板を提供することとなる。
この実施例では、平面図（ａ−１）に示すようなプリプレグ１０１の周縁内部に額縁状の穴１０２を設けたが、この形状は適宜変更してもかまわない。例えば周縁の一辺において一定間隔毎に穴１０２を設けても良い。
また抵抗体の抵抗値を所定値にする場合は、ポリマー抵抗体ペースト１０３の量等を変えれば良いのであるが、前述の穴１０２の大きさ（幅、深さ）を決定することでポリマー抵抗体ペースト１０３の量を調整すればその所望の抵抗値を得られることとなる。
図１６は、抵抗体層をプリント基板の側面に設けた一例である。これは図１５と同様に図１から搭載部品と最外層のソルダーレジスト層を除いた構造を（ｆ）の構造とみなすこともできる。その製造工程について以下簡単に説明する。
（ａ）に示すように、あらかじめ＃２４０のバフで粗面化した銅箔をエッチングにより片面あるいは両面をパターニングした両面銅張積層板２０１，２０２，２０３を２枚のプリプレグ２０４（同種あるいは異種類）を介して重ね、積層接着して（ｂ）に示すような導体６層からなる積層板２０５を作製する。この積層板２０５の両面をテフロンシートで保護して所定の金型に装着し、あらかじめ揮発成分を除去してタブレット状にしたポリマー抵抗体前駆体をトランスファー成型機で充填、硬化し、（ｃ）に示すように、積層板２０５の側面にポリマー抵抗体２０６を形成した積層板２０７を作製する。
この後は、図１５（ｅ）〜（ｆ）と同様の工程（ｄ）〜（ｅ）により、貫通めっきスルーホール２０８と非貫通めっきスルーホール２０９で接続した電源層２１０の２層、グランド層２１１の２層、信号層２１２の２層とグランド層と接続した抵抗体２０６からなる６層配線板を製造する。
本構造体では信号層を含む積層板の状態で抵抗体層を設け、その後に抵抗体層と信号層が短絡しないようにパターンニングすることで、２つの電源層２１０をともに２つのグランド層２１１により挟みこみ、さらにその２つのグランド層を抵抗体層２０７で接合する本発明の構造体を実現している。
またこの抵抗体層２０７はプリント基板の側面の全て、もしくは一部に設けてもかまわない。
この実施例ではトランスファ成形により抵抗体層２０７を設けたが、単純に側面をメッキ処理等しも良い。この場合もポリマー抵抗体の量等により抵抗値を所望の値にすることができるので、プリント基板の側面にどのような形状（全面、一部、厚さ等）で設けるかで抵抗値を決定しても良い。
この製造方法であれば、抵抗体層２０７を設ける工程以外は従来と変わらないので、従来のプリント基板の製造工程とほぼ同一の工程を利用できる効果がある。
図１７は、プリント基板に感光性の絶縁材料を用いたビルドアップ方式に本発明の構造体を適用した例である。このビルドアップ方式を適用したプリント基板は高密度実装を実現するものである。（ａ）に示すように、エッチングにより片面をパターニングし、製造方法１同様に銅箔を粗面化した両面銅張積層板３０１とプリプレグ３０２、銅箔３０３を重ね、積層接着して（ｂ）に示すような導体３層からなる積層板３０４を作製する。この積層板３０４の両面をレジストで保護して側面に無電解ニッケル−鉄合金めっき膜で（ｃ）に示すような抵抗体３０５を形成し、次いで、図１６（ｃ）〜（ｅ）と同様の工程（ｃ）〜（ｅ）を施し、（ｄ）に示すような各層導通用の貫通穴３０６と非貫通穴３０７をあけ、（ｅ）に示すように、貫通めっきスルーホール３０８、非貫通めっきスルーホール３０９で各層間を接続し、最外層をパターニング３１０して配線基板３１１を作製する。
次に、黒化還元処理でめっき面を粗面化した基板３１１の貫通めっきスルーホール３０８内、非貫通めっきスルーホール３０９内、パターニング配線層３１０導体間を、以下のように絶縁材料で穴埋めする。まず、未硬化の無機フィラー含有熱硬化性樹脂フィルム２枚（同一の物でも異種類の物でも良い）の間に基板３１１を挟んだものを更に表面が平坦、平滑な２枚の離型処理した金属板間に挟み、そのまま治具の中に装着する。次いで、治具内を排気すると共に、フィラー含有熱硬化性樹脂を加熱し、融点下で数分間放置した後、金属板を上下方向に挟みつける接着圧と金属板間のフィラー含有熱硬化性樹脂に対する横方向からの圧縮圧を圧縮空気で付加し、そのままの状態でフィラー含有熱硬化性樹脂をさらに加熱して硬化させる。この様にして穴埋めした基板３１１表面の硬化樹脂を酸化性の薬液でウエットエッチングして除去し、（ｆ）に示すような穴埋め部３１２を持つ配線基板３１３を作製する。
そして穴埋めして平坦にした基板３１３両面に、（ｇ）に示すように、パターニングしたソルダーレジスト層３１４を形成し、次いで、無電解及び電気銅めっき、エッチングにより配線層３１６を形成して（ｈ）に示すような電源層３１５の１層、グランド層３１０の２層、信号層３１６の２層とグランド層と接続した抵抗体３０５からなる５層配線板を製造する。
つまり、電源層３０４を２つのグランド層３０３で挟み込み、かつその２つのグランド層を抵抗体層３０５で接合し、これらを１つのユニットとして構成した後に、信号層を積層した構造とした。
また、抵抗体層の形状や、抵抗値の設定は、これまでの実施例と同様である。
図１８は、図１６に示したプリント基板をより高密度に実装する方式に本構造体を適用したものである。これも図１５と同様に図１から搭載部品と最外層のソルダーレジスト層を除いた構造を（ｆ）の構造とみなすこともできる。その製造工程について以下簡単に説明する。
（ａ）に示すような貫通めっきスルーホール４０１で両面を電気的に接続した両面銅張積層板４０２上に、パターニングしたレジストの溝に電気めっきによりビアホール配線層４０３を形成した後、エッチングにより銅箔をパターニング４０４し、（ｂ）に示すような両面配線基板４０５を作製する。スルーホール４０１めっき面、ビアホール配線層４０３表面、パターニング配線４０４表面を黒化処理したこの基板４０５に対して、図１７（ｅ）〜（ｆ）と同様の工程（ｂ）〜（ｃ）を施し、（ｃ）に示すような貫通めっきスルーホール４０１内、ビアホール配線層４０３導体間、パターニング配線層４０４導体間を穴埋めし、基板の平坦化と、アルカリ性酸化処理液によるエッチングでビアホール配線層４０３上面の頭出し、さらには絶縁層表面の粗面化をした配線基板４０６を作製する。
次に、（ｄ）に示すように、基板４０６上に無電解銅めっき薄膜で下地導電膜４０７を形成し、この上に電気銅めっきにより、パターニングしたレジストを用いて（ｅ）に示すように、水平方向導体４０８、ビアホール導体４０９の順に導体を形成する。そしてこれら導体の形成に使用しなかった下地導電膜をエッチング除去して水平方向配線層４１０、ビアホール配線層４１１を形成し、これら配線導体間を上記工程（ｂ）〜（ｃ）と同様に絶縁し、基板の平坦化とビアホール配線上面の露出を行い、（ｆ）に示すような配線基板４１２を作製する。
この後、（ｇ）に示すように、図１６（ｂ）〜（ｃ）と同様の工程（ｆ）〜（ｇ）により基板４１２の側面にポリマー抵抗体４１３を形成し、上記工程（ｄ）〜（ｅ）のように、下地導電膜を利用して水平方向配線層４１４を形成して（ｈ）に示すようなベリードホール４０１で接続した電源層４０４の２層、グランド層４１０の２層、信号層４１４の２層とグランド層と接続した抵抗体４１３からなる６層配線板を製造した。
これについても抵抗体層の形状や、抵抗値の設定は、これまでの実施例と同様である。
図１９は、図７の構造を組み込んだ５層配線板（ｈ）の一例である。以下にその製造方法を簡単に説明する。
（ａ）に示すようなベース基板となる両面銅張積層板５０１の片面に、図１８（ａ）〜（ｂ）と同様の工程（ａ）〜（ｂ）を施し、（ｂ）に示すような粗面化した水平方向配線層５０２とこれに電気的に接続したビアホール配線層５０３を形成する。これらの配線導体間を、図１７（ｅ）〜（ｆ）と同様の工程（ｂ）〜（ｃ）により絶縁し、基板の平坦化とビアホール配線層５０３の頭出しおよび絶縁層表面の粗面化を行い、（ｃ）に示すような積層板５０４を作製する。
次に、図１８（ｃ）〜（ｄ）の工程と同様に、積層板５０４上に下地導電膜５０５を形成し、この上に電気めっきにより、パターニングしたレジストを用い、（ｄ）に示すように、水平方向銅導体５０６を形成し、その表面を＃２４０のバブでのバフ研磨により粗面化した。次いで、この導体５０６上にビアホール銅導体５０７とビアホール導体５０７の周縁に額縁状のニッケル−鉄合金５０８を形成した。そしてこれら導体の形成に使用しなかった下地導電膜をエッチング除去して水平方向配線層５０９、ビアホール配線層５１０、抵抗体５１１を形成し、これら配線導体間を上記工程（ｂ）〜（ｃ）と同様に絶縁し、基板の平坦化とビアホール配線層５１０、抵抗体５１１上面の露出と絶縁層表面の粗面化を行い、（ｅ）に示すような積層板５１２を作製する。
さらに、積層板５１２に対し、ニッケル−鉄合金めっきはせずに、上記工程（ｃ）〜（ｅ）を繰り返し、ビアホール配線層５１０と電気的に接続した水平方向配線層５１３とビアホール配線層５１４を新たに形成し、それらの絶縁と、基板の平坦化、ビアホール配線層５１４の上面露出をして（ｆ）に示すような積層板５１５を作製する。
この後、（ｇ）に示すように、積層板５１５の両面銅張積層板５０１由来の銅箔側に非貫通穴５１６をあけ、両面に無電解及び電気銅めっきをし、エッチングすることにより最外層の配線層５１７を形成し、（ｈ）に示すような電源層５０９、グランド層５０２，５１３、信号層５１７の２層とグランド層と接続した抵抗体５１１からなる５層配線板を製造した。尚、ここで、図７に相当する構造はグランド層５０２と５１３に挟まれた部分である。
上記製造方法では、１枚板の製造方法について説明したが、基板側面ないしは周縁内部に形成した抵抗体を、井桁状に基板内に形成すれば、基板側面ないしは周縁内部に抵抗体を形成した形で基板を切り出し、１度に多数の回路基板を作製することも可能である。
これについても抗体層の形状や、抵抗値の設定は、これまでの実施例と同様である。
次に、これまで説明してきた本発明の構造体を薄膜プロセスに適用させた場合について説明する。図２０から図２６は薄膜プロセスを用いた構造体の一例（製造方法を含む）である。
図２０は、配線基板を作る工程において、配線形状と同時に本発明の抵抗体層を形成した一例である。
図２０−（１）に示すように、プリント基板または厚膜基板のように、配線６０１を形成した基板６０２上にグランド層用の導体層として下層から順にＣｒ６０３ａ／Ｃｕ６０４ａ／Ｃｒ６０５ａの３層から成る金属層をスパッタまたは蒸着法により成膜する。この中で配線として機能するのはＣｕ膜６０４ａであり、Ｃｒ膜６０３ａ，６０５ａはＣｕ膜の酸化を主とする劣化を防止したり、上下層との接着性を向上させるために形成する。この上にフォトレジストのパターンを形成後、上記３層の金属層を順次エッチングする。エッチングに用いるエッチング液はＣｒについてはフェリシアン化カリウム系または過マンガン酸系の液、Ｃｕについては硝酸系の液を用いることで精度良くエッチングできる。この作業により、図２０−（２）の如く所定の電源層パターン及びスルーホール部のパッドパターンを得る。その後、基板全面に高誘電率膜としてＳi3Ｎ4膜６０６をＣＶＤ法またはスパッタ法にて約２μｍの厚さに成膜する。この場合、ＣＶＤ法の方がＳi3Ｎ4膜の欠陥が少なく、多層配線を形成するためには良好である。Ｓi3Ｎ4膜は比誘電率７乃至１０程度であり、比較的誘電率が大きい。このＳi3Ｎ4膜６０６上の所定の位置にスルーホール６０７ａおよび基板の外周に沿った自閉線状の溝６０８ａを形成するべくフォトレジストのパターンを形成後、Ｓi3Ｎ4膜６０６をエッチングする。Ｓi3Ｎ4膜はふっ酸系のエッチング液で容易にエッチングできるため、図２０−（３）の如き構造体が容易に得られる。更にＳi3Ｎ4膜６０６上に上記と同様に３層の金属層６０３ｂ，６０４ｂ，６０５ｂを順次形成し、Ｓi3Ｎ4膜の自閉線状の溝６０８ａを覆う帯状パターンおよび電源層を形成するため、金属膜をフォトエッチングする。これにより電源層と同時に、図２０−（４）に示すように自閉線状の１０μｍないし１０ｍｍ幅の金属の帯状パターン６０９ａが形成される。この帯状パターン６０９ａは電源層と同じ材料及び工程により同時に形成されるため、工程が増えることはない。また、これらの金属層６０３ａ，６０４ａ，６０５ａ，６０３ｂ，６０４ｂ，６０５ｂは厚い方が下地の凹凸を覆うことができるため、層の連続性が高くなることから、１μｍ以上の厚さが望ましく、３μｍ以上あれば連続性に問題はない。この程度の厚さは配線においても良く用いられる厚さであるため、配線と帯状パターンを同一の成膜工程で形成することに問題は無い。この上に、日立化成(株)製のポリイミド前駆体ワニス(商品名ＰＩＱ)を塗布し、これを３５０℃のＮ2中でベークすることにより配線上で約６μｍ以上の厚さを有するポリイミドの誘電体層６１０ａを形成する。このポリイミド膜は比誘電率が３乃至４とＳi3Ｎ4膜の約１／２である。これら２種類の誘電体の誘電率の違いと厚さの調整により、Ｓi3Ｎ4膜６０６上の電源層配線が下層のグランド層に対して生じる電気容量と、この後に形成する上層のポリイミド層上のグランド層に対して生じる電気容量との比を、１：２０程度まで容易に実現することが可能である。その後、図２０−（５）に示すごとく、所定の位置に電気的に接続するためのスルーホール６０７ｂをフォトエッチングにて形成するが、これと同時にポリイミドを溝状６０８ｂにエッチングする。このポリイミド層６１０ａ上に上記と同様に３層の金属層６０３ｃ，６０４ｃ，６０５ｃを順次形成し、信号配線層およびポリイミド膜の自閉線状の溝６０８ｂを覆う帯状に金属膜をフォトエッチング加工する。これにより信号配線と同時に、図２０−（６）に示すように自閉線状の１０μｍないし１０ｍｍ幅の金属の帯状パターン６０９ｂが形成される。この上に、上記と同様にポリイミド前駆体ワニスを塗布・ベークし、配線上で約６μｍ以上の厚さを有するポリイミドの誘電体層６１０ｂを形成した上で、スルーホールと溝６０８ｃの加工を行ない、図２０−（７）の如き構造体を形成する。更に、ポリイミド層６１０ｂ上に高比抵抗薄膜であるＣｒ-ＳｉＯ2６１１を所定の膜厚でスパッタ成膜し、引き続き、上記と同様にＣｒ６０３ｄ／Ｃｕ６０４ｄ／Ｃｒ６０５ｄの３層の金属層を成膜する。この複合層はグランド層となるためスルーホール部のパッドパターンを加工すると同時に、図２０−（８）の如くポリイミドを溝状にエッチングした部分の内側に相当する部分の金属層６０３ｄ，６０４ｄ，６０５ｄを自閉線状に所定の幅で除去し、高比抵抗薄膜を露出させる。この部分が高抵抗領域６１２となり、不要電流を消費させる部分となるため、高比抵抗薄膜の露出部の幅は所定の抵抗値が得られるよう、Ｃｒ-ＳｉＯ2膜のシート抵抗を考慮して決める。また、高比抵抗薄膜であるＣｒ-ＳｉＯ2の不用部分はふっ酸系のエッチング液で容易にエッチング可能である。上記の場合、上層のグランド層に高抵抗領域６１２を形成したが、これを基板表面に形成した下層のグランド層に設けても良い。更に信号配線層に抵抗素子を形成するために高抵抗薄膜を形成する場合には、信号配線層の外周部に孤立した環状パターンとして高抵抗領域を形成し、このパターンを介して複数のグランド層を接続しても同様の効果がある上、配線中の抵抗素子形成と同時に形成できるため、工程の増加が無い。
また、信号配線が２層以上であれば、上記図２０−（２）から図２０−（８）までの工程を１ユニットとしてこれを複数ユニット繰り返すことで、多層配線の形成と同時に配線層を囲む金属の壁を絶縁層中に形成できる。
その後、図２０−（９）の如く上記誘電体膜と同様にポリイミド膜６１０ｃを形成した後、図２０−（１０）に示すように，導体から成る密封用の覆いおよびＬＳＩを最上層表面に接合することを目的に、はんだ接合用の金属層６１３として、Ｚｒ，Ｔｉ，Ｎｉ，Ｃｕ，Ａｕの層のうちの何れか、又はこれらを主成分とする合金層を、Ｃｒ等のような接着力向上のための金属層６１４を介して積層し、これをフォトエッチングによりＬＳＩ接続用金属層パターン６１５および覆い搭載用の金属層パターン６１６に加工した後、図２０−（１１）の如くＬＳＩチップ１７をはんだ６２０により接続する。この上から導体から成る覆い６１９をはんだ６１４により接合し、図２０−（１２）のようにＬＳＩチップ６１７および基板上の配線層６２１を覆い６１９と壁上構造体６２２とで密封した構造体とする。
このようにして形成した配線基板の一部分をカットして俯観図として示したのが図２１である。この図より、溝状の部分に形成した帯状パターンが積み上がった様子が理解できる。
ＬＳＩチップ６１７の接続法は上記のようなＣＣＢ法（Controlled Collapse Bonding）ばかりでなく、ＷＢ法（Wire Bonding），ＴＡＢ法（Tape Automated Bonding）等も適用できる。しかし、接続面積が大きくなることや接続に手間がかかる等の欠点があることに対し、ＣＣＢ法ではＬＳＩチップ６１７の接続と同時に覆い６１９の接合が可能であるという利点があることを考えると、ＣＣＢ法が最適である。また、グランド層が基板の最表面にある方が、低ＥＭＩ化の効果が高いため、接続パターンのある層を最も上のグランド層と兼ねる構造が最も良好であるが、上記の図２０−（１１）のような構造でも殆ど変わらない効果が得られる。
これらのような構造は、いわゆるプリント基板技術および厚膜配線基板技術でも誘電体層の溝加工工程を付加することで、十分実現可能である。
上記ポリイミド層のように誘電体膜を厚く形成する場合は誘電体に形成する溝も深くなり、スパッタ法、蒸着法のような気相成膜法で溝の底部および側面に十分な成膜ができなくなる傾向にある。この場合、溝をめっき方により金属膜で埋めることも可能である。図２２にその一例を示す。例えば、図２２に示す如く、金属層が実施例１と同様にＣｒ／Ｃｕ／Ｃｒで形成される場合には、金属層上に形成した誘電体膜のスルーホール及び溝の底に露出したＣｒ層をエッチングにより除去することでＣｕ層を露出させる。この状態の基板をＣｕの無電解めっき液に浸し、スルーホール及び溝にＣｕ膜６２３を成長させることでスルーホール及び溝をＣｕ膜６２３で埋める。スルーホールおよび溝はめっきのＣｕ膜６２３により完全に埋めることが、その後の成膜・フォトエッチングプロセスを行う上で望ましい。これについては、めっき液への浸漬時間を調整することで、めっきにより成長させたＣｕ膜６１５の表面を誘電体層６０６，６０７ａ，６０７ｂ，６０７ｃの表面の高さとほぼ同じ高さにすることが出来る。また、めっきによって成長させる金属はＣｕに限らずＮｉのように、めっき法により厚く成長させることが可能な金属膜でも適用可能である。このように、めっき法による凹部の平坦化と図２０での工程を組み合わせることで、図２２のような構造体を得ることができる。
また、誘電体に形成する溝の縁の位置が帯状パターンの縁に重なる場合は、金属の帯状パターンとめっき膜の有する内部応力の和が下層の表面にかかるため、下層の表面が破壊されることもある。従って、帯状に形成するめっき膜２３の幅は図２２の如く、金属の帯状パターン６０９ａ，６０９ｂ，６０９ｃ，６１５の幅より十分狭いことが望ましく、パターニング時の位置合わせ精度等を考慮すると、帯状金属パターンの幅より２０μｍ以上狭いことが望ましい。
上記めっき膜を用いる実施例と同様の工程により回路基板を形成するにあたり、図２３−（１）および（２）に示す如く、誘電体層の溝の位置を下層の誘電体層の溝の位置とは異なる位置に順次形成する。このように配列することで溝の部分の導体に起因する内部応力が各層ごとに誘電体層で吸収されるため、基板にかかる応力を小さくすることが出来る。この結果、熱疲労等による基板の破壊を防ぐことができ、信頼性の高い配線基板を得ることが可能となる。図２３−（１）の場合は、誘電体膜の溝が重なることがなく、応力の吸収を確実に行うことができる上、この溝に起因する上層の凹みの影響を避けることができる。
また、図２３−（２）においては、めっき膜２３の形成位置を左右に交互にずらしているため、複数の帯状金属パターンから成る壁を形成するのに必要な基板上の面積が少なくなり、配線基板の小型化および基板表面の有効利用が可能である。また、誘電体層の溝によって生じる上層誘電体層の表面のへこみ量を低減できるため、上層の膜形成及びフォトエッチングが容易になり、工程中の不良発生を少なくできる。
上記例では、Ｃuを主要構成とする配線の例について述べたが、配線材料はＡ，Ａ-Ｓi，Ａ-Ｓi-Ｃu，Ｎi，Ｗ，Ｍoの何れかまたはこれら金属層と他の材料との積層された多属配線でも同様の構造を実現できる。
図２０に示した回路基板の製造方法により回路基板を形成するにあたり、図２４−（１）に示すように誘電体層６０６，６１０ａ，６１０ｂ，６１０ｃの外周を上層になるほど基板の内側になるよう誘電体層の加工を行い、階段状とする。
更に帯状の金属のパターン６０９ａ，６０９ｂ，６０９ｃを誘電体層６０６，６１０ａ，６１０ｂ，６１０ｃの外周部側壁に形成し、下端を各々の下層の帯状の金属層パターンの表面、上端を誘電体層の平坦面にまで形成する。この構造では誘電体層６０６，６１０ａ，６１０ｂ，６１０ｃの溝の代わりに外周部側壁を利用することで、外周部側壁に形成した金属のパターン６０９ａ，６０９ｂ，６０９ｃが基板表面の金属層から多層配線層の最表面まで繋がり、配線層の電磁波に対する密閉を保つための遮断壁とすることができる。より多層の場合でもこのような工程を繰り返すことで、同様の構造体を全層にわたり形成できる。
また、図２４−（２）に示すように、各々の金属の帯状パターン６０９ａ，６０９ｂ，６０９ｃを下層の金属の帯状パターンの露出部分を全て覆うように形成することも可能である。この場合は、密閉性を保持する壁が複数層重なることになり、より密閉性が高まる。
更に、図２４−（３）に示すように最上層のろう接合用の金属パターン６１６も同様に、金属の帯状パターンの露出部分を全て覆うように形成する。この後、はんだ接合を行うと、配線層の側面にまではんだ６２０が流れて凝固することにより、はんだの壁が金属層上に重ねて形成されることになり、より確実に配線基板の電磁波に対する密閉性を保つことができる。
上記の製造方法において、図２５−（１）に示すように絶縁層６２１周辺部に形成する積層金属パターン６２２による壁を多重に形成することが出来るため、より確実に密閉性を保つことができる。
また、図２５−（２）に示すように、積層金属パターン６２２による壁を基板上の一部のみを囲むように形成することおよび基板上の複数の部分を囲むように形成することも出来る。このようにすることで、基板上の必要な部分に個別の密閉性を付与することができることから、一枚の基板上に複数の個別回路を形成する場合にも、密閉が必要な個別回路毎に密閉性を付与できる。また、個々の回路を分離した上で、密閉性を一括して付与できる。
ＬＳＩも配線基板の一種であり、上記の構造および類似工程により低ＥＭＩ化することが可能である。特に、ＣＣＢ法のようにフェースダウンで基板に接続する場合には、図２６に示すように、半導体から成る基板６０２の表面上のグランド層に繋がるメタライズ６１５とＬＳＩ表面に形成された壁状の積層金属パターン６２２およびＬＳＩ裏面に形成したメタライズ６２３が電気的に接続されることで、ＬＳＩ上の回路そのものを電磁的に外部から遮断できるため、電磁波を外部へ漏らすこと、または、逆に外部からの電磁波の影響による誤動作等を防ぐ効果が大きい。この場合、ＬＳＩ裏面メタライズ６２３が前述の導電性キャップ６１９の働きをすることになる。
更に、実装基板とＬＳＩの双方に本発明の構造を適用するれば、外部環境への電磁波の漏洩および外部環境からの電磁波の影響をほぼ完全に防ぐことが可能となる。
次に本発明の構造体を厚膜プロセスに適用させた場合について説明する。図２７から図３２はその一例を示す。
まず図２７に示す電源層、グランド層、配線を形成するための導体材料、抵抗体層を形成するための抵抗体材料、誘電体層を形成するための誘電体材料および回路基板の製造方法について説明する。
導体材料として、銀(Ag)粉末とパラジュウム(Pd)粉末からなる金属粉末混合物と、有機溶剤（α−テルピネオール）にエチルセルロースを１０重量％溶解して得たビヒクルとを３本ロールミルで混練し、導体ペーストを作製した。ここで、金属粉末混合物における銀粉末とパラジュウム粉末の割合は重量比で９５：５および７０：３０の２種類とした。前者がビアと内部パターン形成用、後者が表面パターン形成用である。なお、後者の表面パターン形成用導体ペーストには、ガラス粉末を３wt%添加している。
抵抗体材料としては、酸化ルテニウム(RuO2)粉末とガラス粉末の混合物からなる市販の抵抗体ペーストを用いた。
低誘電率誘電体材料として、酸化珪素(SiO2):79wt%、酸化硼素(B2O3):18wt%、酸化カリウム(KO):2wt%、酸化アルミニウム(Al2O3):1wt%を含むホウケイ酸ガラス粉末:56wt%とフィラーとしての酸化アルミニウム(Al2O3)粉末:24wt%，コーディェライト(2MgO・2Al2O3・5SiO2)粉末:20wt%からなるセラミック成分を使用し、組成物とポリビニールブチラール樹脂と溶剤（ブタノール）と可塑剤とをアルミナボールミルで混合し、ガラス−フィラー系のスラリーを得た。次に、そのスラリーからドクターブレード式キャスティング機によって、低誘電率誘電体グリーンシートを作製した。なお、上記ガラスセラミック材料について、単体(圧粉体)の焼結体で緒特性を調べた結果、焼結温度:900℃、焼結保持時間:1h、曲げ強度:240MPa、熱膨張係数:3.1×10-6/℃、比誘電率:5.0、誘電損失(tanδ):0.3%であった。
次に、図２７の誘電体層８０１、８０２、８０３、８０４を形成するための上記低誘電率誘電体グリーンシート４枚の所定の位置に、ＮＣパンチング機で導体用ビアスルホール７１２−１、７１２−２、７１２−３等および抵抗体用ビアスルホール７０６−１、７０６−２等を明けた。抵抗体用ビアスルホールは基板の周辺近傍に形成した。次に、導体用ビアスルホールに上記Ａｇ／Ｐｄ＝９５／５の導体ペーストを、抵抗体用ビアスルホールに上記抵抗体ペーストを充填した。次に上記Ａｇ／Ｐｄ＝９５／５の導体ペーストを用いて、誘電体層８０１形成用グリーンシートにグランド層７０３、誘電体層８０２形成用グリーンシートに電源層７０２、誘電体層８０４形成用グリーンシートにグランド層７０５等の内部導体パターンを印刷し、次にそれらのシートを積層圧着し、その後、大気中雰囲気の下で９００℃の温度で１時間保持する焼結を行った。次に、焼結基板表面に上記Ａｇ／Ｐｄ＝７０／３０の導体ペーストを用いて表面導体パターン７０１、７０４、７１１−１、７１１−２、７１１−３等を印刷し、大気中雰囲気の下で８５０℃の温度で１０分間保持する焼成を行い、表面導体パターンを形成した。その後、部品を搭載し図２７の低ＥＭＩ回路基板を製造した。なお、回路基板における誘電体は比誘電率:5.0、誘電損失(tanδ):0.4%であった。
他の実施例を図２８に示す。
図２８の誘電体層８０１、８０２、８０３、８０４を形成するための上記低誘電率誘電体グリーンシート４枚の所定の位置に、ＮＣパンチング機で導体用ビアスルホール７１２−１、７１２−２、７１２−３、７１２−１０等を、抵抗体用ビアスルホール７０６−１０等を明けた。次に、導体用ビアスルホールに上記Ａｇ／Ｐｄ＝９５／５の導体ペーストを、抵抗体用ビアスルホールに上記抵抗体ペーストを充填した。以下、実施例１と同様に、上記Ａｇ／Ｐｄ＝９５／５の導体ペーストを用いて、誘電体層８０１形成用グリーンシートにグランド層７０３を、誘電体層８０２形成用グリーンシートに電源層７０２を、誘電体層８０４形成用グリーンシートにグランド層７０５等の内部導体パターンを印刷し、次にそれらのシートを積層圧着し、その後、大気中雰囲気の下で９００℃の温度で１時間保持する焼結を行った。次に、焼結基板表面に上記Ａｇ／Ｐｄ＝７０／３０の導体ペーストを用いて表面導体パターン７０１、７０４、７１１−１、７１１−２、７１１−３、７１１−１０等を印刷し、大気中雰囲気の下で８５０℃の温度で１０分間保持する焼成を行い、表面導体パターンを形成した。内部の抵抗体ビアスルホールは表面導体７１１−１０と導体ビアスルホール７１２−１０を介して内部グランド層７０３に接続されており、その抵抗値は図２９に示す表面導体パターン７１１−１０の切断によって調節した。その後、部品を搭載し図２８の低ＥＭＩ回路基板を製造した。
他の実施例を図３０に示す。
図３０の誘電体層８０１、８０２、８０３、８０４を形成するための上記低誘電率誘電体グリーンシート４枚の所定の位置に、ＮＣパンチング機で導体用ビアスルホール７１２−１、７１２−２、７１２−３等を明けた。次に、導体用ビアスルホールに上記Ａｇ／Ｐｄ＝９５／５の導体ペーストを充填した。次に上記Ａｇ／Ｐｄ＝９５／５の導体ペーストを用いて、誘電体層８０１形成用グリーンシートにグランド層７０３、誘電体層８０２形成用グリーンシートに電源層７０２、誘電体層８０４形成用グリーンシートにグランド層７０５等の内部導体パターンを印刷し、次にそれらのシートを積層圧着し、その後、大気中雰囲気の下で９００℃の温度で１時間保持する焼結を行った。次に、焼結基板表面に上記Ａｇ／Ｐｄ＝７０／３０の導体ペーストを用いて表面導体パターン７０１、７０４、７１１−１、７１１−２、７１１−３等を印刷するともに、基板端面に上記抵抗体ペーストをディッピング法により塗布し、その後大気中雰囲気の下で８５０℃の温度で１０分間保持する焼成を行い、表面導体パターンと抵抗体７０６−１２を形成した。基板端面の抵抗体の抵抗値はレーザートリミング法によって調節した。その後、部品を搭載し図３０の低ＥＭＩ回路基板を製造した。
他の実施例を図３１に示す。
図３１の誘電体層８０１、８０２、８０３、８０４を形成するための上記低誘電率誘電体グリーンシート４枚の所定の位置に、ＮＣパンチング機で導体用ビア７１２−１、７１２−２、７１２−３、７１２−１０、７１２−１１等を明けた。次に、導体用ビアに上記Ａｇ／Ｐｄ＝９５／５の導体ペーストを充填した。以下、実施例１と同様に、上記Ａｇ／Ｐｄ＝９５／５の導体ペーストを用いて、誘電体層８０１形成用グリーンシートにグランド層７０３を、誘電体層８０２形成用グリーンシートに電源層７０２を、誘電体層８０４形成用グリーンシートにグランド層７０５等の内部導体パターンを印刷し、次にそれらのシートを積層圧着し、その後、大気中雰囲気の下で９００℃の温度で１時間保持する焼結を行った。次に、焼結基板表面に上記Ａｇ／Ｐｄ＝７０／３０の導体ペーストを用いて表面導体パターン７０１、７０４、７１１−１、７１１−２、７１１−３、７１１−１０等を、上記抵抗体ペーストを用いて抵抗体７０６−１３等を印刷し、大気中雰囲気の下で８５０℃の温度で１０分間保持する焼成を行い、表面導体パターン及び表面抵抗体を形成した。表面抵抗体は導体ビア７１２−１０、７１２−１１を介して内部グランド層７０３及び７０５に接続されており、その抵抗値は表面抵抗体パターンのレーザートリミングによって調節した。その後、部品を搭載し図３１の低ＥＭＩ回路基板を製造した。
他の実施例を図３２に示す。
第１の高誘電率誘電体材料として、蓚酸塩から合成したチタン酸バリウム粉末の仮焼成粉末とガラス粉末の混合物を上記ビヒクルと３本ロールミルで混練し、第１の高誘電率誘電体ペーストを作製した。ここで、チタン酸バリウム粉末とガラス粉末の割合は重量比で９５：５とした。
図３２の誘電体層８０１、８０２、８０４を形成するための上記低誘電率誘電体グリーンシート３枚の所定の位置に、ＮＣパンチング機で導体用ビア７１２−１、７１２−２、７１２−３、７１２−１０等および抵抗体用ビア７０６−１０等を明けた。抵抗体用ビアは基板の周辺近傍に形成した。次に、導体用ビアに上記Ａｇ／Ｐｄ＝９５／５の導体ペーストを、抵抗体用ビアに上記抵抗体ペーストを充填した。次に上記Ａｇ／Ｐｄ＝９５／５の導体ペーストを用いて、誘電体層８０１形成用グリーンシートにグランド層７０３、誘電体層８０２形成用グリーンシートに電源層７０２、誘電体層８０４形成用グリーンシートにグランド層７０５等の内部導体パターンを印刷した。誘電体層８０２形成用グリーンシートにはさらに上記第１の高誘電率誘電体ペーストを印刷し、誘電体層８０５を形成した。ここで、上記導体ビア及び抵抗体ビアが接続されるように、それらのペーストを用い、それぞれのビア部の印刷も行った。次にそれらのシートを積層圧着し、その後、大気中雰囲気の下で９００℃の温度で１時間保持する焼結を行った。次に、焼結基板表面に上記Ａｇ／Ｐｄ＝７０／３０の導体ペーストを用いて表面導体パターン７０１、７０４、７１１−１、７１１−２、７１１−３、７１１−１０等を印刷し、その後大気中雰囲気の下で８５０℃の温度で１０分間保持する焼成を行い表面導体パターンを形成した。内部の抵抗体ビアは表面導体７１１−１０と導体ビア７１２−１０を介して内部グランド層７０３に接続されており、その抵抗値は図２９に示す表面導体パターン７１１−１０の切断によって調節した。その後、部品を搭載し図３２に示す電源層７０２とグランド層７０５との間に高誘電率層８０５を形成した低ＥＭＩ回路基板を製造した。なお、回路基板における第１の高誘電率誘電体は比誘電率:500、誘電損失(tanδ):2.5%であった。
他の実施例を図３３に示す。
第２の高誘電率誘電体材料として、PbO,Fe2O3,WO3,TiO2を原料に用い、鉄タングステン酸鉛(Pb(Fe2/3W1/3)O3):75mol%、チタン酸鉛(PbTiO3):25mol%の固溶体組成比に原料酸化物をボールミルで混合し、その混合粉末を800℃、1hの仮焼成を行った。得られた鉄タングステン酸鉛(Pb(Fe2/3W1/3)O3):75mol%とチタン酸鉛(PbTiO3):25mol%の仮焼粉末とポリビニールブチラール樹脂と溶剤（ブタノール）と可塑剤とをアルミナボールミルで混合し、鉛含有ペロブスカイト系強誘電体のスラリーを得た。次に、そのスラリーからドクターブレード式キャスティング機によって、第２の高誘電率誘電体グリーンシートを作製した。
図３２の誘電体層８０１、８０２、８０４を形成するための上記低誘電率誘電体グリーンシート３枚および誘電体層８０５を形成するための上記第２の高誘電率誘電体グリーンシートの所定の位置に、ＮＣパンチング機で導体溶ビア７１２−１、７１２−２、７１２−３、７１２−１０等および抵抗体用ビア７０６−１０等を明けた。抵抗体用ビアは基板の周辺近傍に形成した。次に、導体用ビアに上記Ａｇ／Ｐｄ＝９５／５の導体ペーストを、抵抗体用ビア上記抵抗体ペーストを充填した。次に上記Ａｇ／Ｐｄ＝９５／５の導体ペーストを用いて、誘電体層８０１形成用グリーンシートにグランド層７０３、誘電体層８０２形成用グリーンシートに電源層７０２、誘電体層８０４形成用グリーンシートにグランド層７０５等の内部導体パターンを印刷した。次にそれらのシートを積層圧着し、その後、大気中雰囲気の下で９００℃の温度で１時間保持する焼結を行った。次に、焼結基板表面に上記Ａｇ／Ｐｄ＝７０／３０の導体ペーストを用いて表面導体パターン７０１、７０４、７１１−１、７１１−２、７１１−３、７１１−１０等を印刷し、その後大気中雰囲気の下で８５０℃の温度で１０分間保持する焼成を行い表面導体パターンを形成した。内部の抵抗体ビアは表面導体７１１−１０と導体ビア７１２−１０を介して内部グランド層７０３に接続されており、その抵抗値は図２９に示す表面導体パターン７１１−１０の切断によって調節した。その後、部品を搭載し図３２に示す電源層７０２とグランド層７０５との間に高誘電率層８０５を形成した低ＥＭＩ回路基板を製造した。なお、回路基板における第２の高誘電率誘電体は比誘電率:1000、誘電損失(tanδ):13%であった。高誘電率誘電体としては上記したその他の鉛含有ペロブスカイト型強誘電体を用いても同様な効果が得られた。
産業上の利用可能性
本発明は、電子機器において搭載する回路基板レベルで不要輻射を抑制するので、従来からI/O部、電源コードのコモンモードチョークやフィルタ、バイパスコンデンサ等の各種対策部品を不要とし、これらに伴う▲１▼コストの上昇、▲２▼体積の増加による製品の小型化、薄型化、軽量化等、いわゆる高密度実装への障害、▲３▼対策部品の高度化、▲４▼外観デザイン設計の制約条件等のデメリットがない電子機器を提供できる。
また、プラスチック筺体にメッキ等を施したシールド構造とする必要がないので、プラスチック筺体のリサイクル化にも貢献できる効果がある。
また、今後の電子製品の動作周波数の増加に対応できる電子機器を提供することができる。
本発明の構造体もしくは回路基板は、回路基板レベルでの不要輻射を抑制することを可能とする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８（１）】
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【図３８（２）】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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