(57)【特許請求の範囲】
【請求項１】
時分割多重化同期方式のフレーム構成を持ち１フレーム中にフレーム同期パターンがｎビット（ｎは１以上の整数）から構成された入力データのフレーム同期回路において、
フレーム同期パターンを生成するフレーム同期ビット発生回路と、
前記ｎビットの各々に対応して設けられ入力データと前記生成されたフレーム同期ビットをビット比較し一致・不一致信号を出力する第１乃至第ｎのフレームビット判定回路と、
前記ｎビットの各々に対応して設けられ前記フレームビット判定回路より出力される不一致信号の連続性を判定する第１乃至第ｎの連続性判定回路と，
前記第１乃至第ｎのフレームビット判定回路が出力する一致・不一致信号と前記第１乃至第ｎの連続性判定回路の出力に基づきフレーム同期状態を判定する同期判定回路とを備えることを特徴とするフレーム同期回路。
【請求項２】
前記第１乃至第ｎの連続性判定回路において，いずれかがＮ（Ｎは、２以上）回連続不一致を検出した場合に前記同期判定回路が同期状態と判定していてもこれを非同期状態と判定することを特徴とする請求項１記載のフレーム同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は時分割多重方式で多重されたディジタルデータ伝送におけるフレーム同期方式に関する。
【０００２】
【従来の技術】
ディジタル無線伝送において送受信間でデータ伝送するためには，フレーム同期を確立させることが必須である。また，特に無線伝送路を用いてデータ伝送を行いフレーム同期を確立するには，伝送路で発生するビット誤りを考慮し，同期はずれ保護特性や誤って同期と誤認する疑似引き込みに対する防止対策も必須である。
【０００３】
たとえば特開平５−１４３３６号公報にて開示されているように同期引き込み後の一定時間の間，同期特性を弱くすることでフレーム同期の疑似引き込み防止が可能と提案されている。かかる内容について説明すると，同期判定回路の結果を用いて非同期状態から同期状態に遷移したことをトリガにして一定時間の間，同期はずれ保護特性を弱くして疑似引き込み状態でないことを検出できるような構成である。
【０００４】
次に図３に示すブロック図を基に概略の説明をする。ビット比較回路、同期引き込み保護回路、同期外れ保護回路、同期判定回路等を備えるフレーム同期判定回路にタイマー回路を備え、このタイマー回路から出力される制御信号によってフレーム同期引き込み後の一定時間の間、同期外れ保護回路における不一致数を設定する不一致数設定回路の設定値を小さくさせるようにし、疑似引き込みの発生を抑制する。
【０００５】
【発明が解決しようとする課題】
上述した従来例のフレーム同期回路では，疑似引き込みの発生を防ぐため同期引き込み状態後ある一定期間の間，同期外れ保護回路の特性を弱くしている。
【０００６】
このため，入力データにビットエラーが発生しているような場合において、保護特性を弱くさせるため、伝送路上で発生するビットエラーによって同期はずれを起こす確率が高くなってしまう。
【０００７】
これは，伝送路上で発生しているビットエラーと疑似引き込みによるフレームビット誤りパルスとの区別が付かないために、伝送路の状態によってフレーム同期回路が正しく動作しないと考えられる。
【０００８】
そこで、本発明の主な目的は，伝送路上で発生するビットエラー状態にも左右されず，疑似引き込み現象を回避し，かつ後方保護特性を損なわないフレーム同期回路を提供することとする。
【０００９】
【課題を解決するための手段】
本発明によると、時分割多重化同期方式のフレーム構成を持ち１フレーム中にフレーム同期パターンがｎビット（ｎは１以上の整数）から構成された入力データのフレーム同期回路において、フレーム同期パターンを生成するフレーム同期ビット発生回路と、前記ｎビットの各々に対応して設けられ入力データと前記生成されたフレーム同期ビットをビット比較し一致・不一致信号を出力する第１乃至第ｎのフレームビット判定回路と、前記ｎビットの各々に対応して設けられ前記フレームビット判定回路より出力される不一致信号の連続性を判定する第１乃至第ｎの連続性判定回路と，前記第１乃至第ｎのフレームビット判定回路が出力する一致・不一致信号と前記第１乃至第ｎの連続性判定回路の出力に基づきフレーム同期状態を判定する同期判定回路とを備えることを特徴とするフレーム同期回路をえることができる。
【００１０】
また、前記第１乃至第ｎの連続性判定回路において，いずれかがＮ（Ｎは、２以上）回連続不一致を検出した場合に前記同期判定回路が同期状態と判定していてもこれを非同期状態と判定するようにしてもよい。
【００１１】
【発明の実施の形態】
本発明の上記および他の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。図１は本発明の一実施例のブロック図である。
【００１２】
本発明によるフレーム同期回路は，受信データに多重されたフレーム同期ビットを検出するために，フレーム同期ビット発生回路103より発生するフレーム同期ビットとを各々比較するｎヶ(ｎは１フレーム中にアサインされるフレーム同期ビット数)のフレームビット判定回路100-1〜100-nと，各々のフレームビット判定回路より出力される判定結果の信号100-1〜100-nの連続性を判定するｎヶの連続性判定回路101-1〜101-nと，ｎヶの連続性判定回路の結果である連続性検出結果の論理和をとる論理和回路102と，論理和回路102の出力により制御を受ける同期判定回路107と，前記ｎヶのフレームビット判定回路100-1〜100-nの判定結果を各々入力し論理和をとる論理和回路104と，論理和回路の結果を前方保護回路105，後方保護回路106に入力しその結果に基づきフレーム同期状態を判定する同期判定回路107とで構成される。
【００１３】
以下、本実施の形態の動作について図２のタイムチャートを用いて説明する。当該説明においては、１フレームに３ビットのフレーム同期ビットがアサインされている受信データに対し同期を確立する処理を示すものである。また、図２の受信データには、フレーム同期ビットパターンと非常に似かよった信号が入力されており、本来のフレーム同期ビットパターンＦ１,Ｆ２，Ｆ３の２ビット前にｆ１，＊，ｆ３がフレーム同期周期と同じ周期で挿入されているとする。ｆ１はＦ１と，ｆ３はＦ３と同じ信号で，＊はＦ２とは異なる周期性のある信号とする。
【００１４】
受信データは第１フレームビット判定回路100-1，第２フレームビット判定回路100-2，第３フレームビット判定回路100-3へ入力され，同期ビットを検索し同期確立をするために，まずＦ１ビットを検索する第１フレームビット判定回路100-1において、フレーム同期ビット発生回路103で発生するフレーム同期ビットＳf1とデータ比較される。この比較結果は第１フレームビット判定回路の出力Ｓp10として連続性判定回路101-1と論理和回路104へ出力される。同様にＦ２，Ｆ３ビット検索のため前記同様に第２フレームビット判定回路100-2，第３フレームビット判定回路100-3へ入力される。
【００１５】
この場合，第１及び３フレームビット判定回路の出力は図２で示すように一致と出力され、第２フレームビット判定回路の出力は不一致と出力される。この第２フレームビット判定回路の出力を連続性判定回路101-2に入力する。連続性判定回路101-1から101-3は入力される前記フレームビット判定回路の出力信号の連続性を判定する回路である。図２では，連続性を２連続検出として示している。即ち，連続性判定回路101-2は図３の時刻t2で示すようにＦ２ビットの位置で誤りが（不一致）２回連続したところで判定結果信号を論理和回路に出力する。
【００１６】
次に，後方保護回路106について説明する。後方保護回路106はフレーム同期を確立するために設ける回路である。最初にＦ１の位置を検出しその位置を基準にしてＦ２,Ｆ３の位置を検出し前述したように，第１，２，３Ｆビット判定回路の出力の論理和回路104で論理和を取り後方保護回路106に入力する。後方保護回路106ではフレームを構成する３ビット（Ｆ１，Ｆ２，Ｆ３）の内２ビット以上正しければ同期状態（フレーム同期状態）と判定する。判定結果は同期判定回路107に入力される。図２の場合，時刻t1において後方保護回路106の出力信号は非同期状態から同期状態へと遷移する。
【００１７】
また，論理和回路102の出力は前記同期判定回路107にも入力され後方後方保護回路106の結果と照合されフレーム同期状態信号として出力される。図２のタイムチャートで示された例では，後方保護回路106の判定結果は同期状態となる。連続性判定回路101-2の結果は，連続誤りが発生しているので非同期と判定する。この結果として時刻t2で同期判定回路107のフレーム同期状態信号109は同期状態から非同期状態へと遷移する。このようにして，本発明により疑似引き込みを回避することが出来る。
【００１８】
前記フレーム同期状態信号はフレーム同期ビット発生回路103に入力されＦビット信号の位置をかえて再度受信データと比較するようにＦビットパターンを出力する。そのため図２の時刻t3においてＦ３ビットは正しい位置でビット比較される。これにより時刻t4で連続性判定回路101-2は連続誤りが無いと判定する。同時に，フレーム同期状態109は非同期状態から同期状態へと遷移する。
【００１９】
また，受信データが伝送路上で誤る場合に，発生する誤りに連続性が非常に少ない（２ビット以上連続して誤る確率は非常に小さい）ので連続性判定回路が誤った動作することなく同期確立が可能となる。
【００２０】
【発明の効果】
以上説明したように、本願発明によれば、受信データに含まれるフレーム同期信号以外の疑似フレーム同期信号による誤同期検出をしないフレーム同期回路が提供される。また、保護段数を変更しないため、受信データに含まれるビットエラーに左右されないフレーム同期回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態にかかるフレーム同期回路のブロック図。
【図２】１フレームに３ビットのフレーム同期ビットがアサインされている場合におけるタイミングチャート。
【図３】従来例
【符号の説明】
１００−１  第１Ｆビット判定回路
１００−１〜１００−ｎ  第ｎフレームビット判定回路
１０１−１  連続性判定回路
１０２  論理和回路
１０３  フレーム同期ビット発生回路
【図１】
0003641411.tif 000002
【図２】
0003641411.tif 000003
【図３】
0003641411.tif 000004