(57)【特許請求の範囲】
【請求項１】
セル送信側の送信クロックに同期した受信クロックをセル受信側において発生するSRTS法を用いたクロック発生装置において、
第１の受信クロックを発生すると共に、該受信クロックに基づいて作成されたローカルなタイミング情報(ローカルRTS情報)とネットワークより受信した受信タイミング情報(受信RTS情報)との差が零となるように該受信クロックの位相を制御するディジタルPLL回路、
ディジタルPLL回路から出力する第１の受信クロックを分周して位相比較クロックを生成する分周回路、
前記位相比較クロックに位相同期した第２の受信クロックを生成するアナログPLL回路、
第１の受信クロックでユーザデータが書き込まれ、第２の受信クロックでユーザデータが読み出されるバッファ手段、
を備えることを特徴とするSRTS法を用いたクロック発生装置。
【請求項２】
ローカルRTS情報と受信RTS情報を比較する比較手段、
ローカルRTS情報と受信RTS情報の差に基づいて位相制御信号を発生する位相制御部、
を備え、前記ディジタルPLL回路は位相制御信号に基いて第１の受信クロックの位相を制御することを特徴とする請求項１記載のクロック発生装置。
【請求項３】
前記位相制御部は、
ローカルRTS情報と受信RTS情報の差に応じた補正データを記憶する記憶手段、
補正データに基いて位相制御信号を発生する手段、
を備えたことを特徴とする請求項２記載のクロック発生装置。
【請求項４】
セル送信側の送信クロックに同期した受信クロックをセル受信側において発生するSRTS法を用いたクロック発生装置において、
RTS情報に基いて位相制御される基準クロックを用いて作成されたローカルなタイミング情報(ローカルRTS情報)とネットワークより受信した受信タイミング情報(受信RTS情報)との差が零となるように該基準クロックの位相を制御するディジタルPLL回路、
ディジタルPLL回路から出力する基準クロックを分周して位相比較クロックを生成する分周回路、
位相比較クロックに位相同期した受信クロックを生成するアナログPLL回路、 ネットワークから受信したセルをネットワーククロックに同期して記憶するバッファ、
1サイクル前に受信したマルチフレームを構成するセルに含まれるユーザデータを、今回受信したマルチフレームに含まれ受信RTS情報を用いて作成した受信クロックに同期して、前記バッファから読み出すデータ読み出し制御部、
を備えたことを特徴とするSRTS法を用いたクロック発生装置。
【請求項５】
ローカルRTS情報と受信RTS情報を比較する比較手段、
ローカルRTS情報と受信RTS情報の差に基づいて位相制御信号を発生する位相制御部、
を備え、前記ディジタルPLL回路は位相制御信号に基いて基準クロックの位相を制御することを特徴とする請求項４記載のクロック発生装置。
【請求項６】
前記位相制御部は、
ローカルRTS情報と受信RTS情報の差に応じた補正データを記憶する記憶手段、
補正データに基いて位相制御信号を発生する手段、
を備えたことを特徴とする請求項５記載のクロック発生装置。
【請求項７】
セル送信側の送信クロックに同期した受信クロックをセル受信側において発生するSRTS法を用いたクロック発生装置において、
RTS情報に基いて位相制御される基準クロックを用いて作成されたローカルなタイミング情報(ローカルRTS情報)とネットワークより受信した受信タイミング情報(受信RTS情報)を比較する比較手段、
ローカルRTS情報と受信RTS情報の差に基いて位相制御信号を発生する位相制御部、
位相制御信号に基いて前記基準クロックの位相を制御するディジタルPLL回路、
ディジタルPLL回路から出力する基準クロックを分周して位相比較クロックを生成する分周回路、
位相比較クロックに位相同期した受信クロックを生成するアナログPLL回路、 を備え、前記位相制御部は、
ローカルRTS情報と受信RTS情報の差に応じた補正データを記憶する記憶手段、
補正データに基いて位相制御信号を発生する手段、
を備えたことを特徴とするクロック発生装置。
【請求項８】
前記補正データは、位相補正同期、位相補正のタイミング、位相制御回数の少なくとも１つを含ことを特徴とする請求項３または請求項６または請求項７記載のクロック制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はSRTS（Synchronous Residual Time Stamp)法を用いたクロック発生装置に係わり、特に、ATMを用いた広帯域ISDN(B-ISDN)においてSRTS法により送信ユーザクロックのタイミング情報(送信RTS情報)を作成し、該送信RTS情報をユーザデータと共にセル化して伝送し、受信側で送信RTS情報(受信RTS情報という)に基づいて受信ユーザクロックを送信ユーザクロックと同一タイミングにし、該受信ユーザクロックに同期してユーザデータを出力するインタフェース装置のクロック発生装置に関する。
【０００２】
【従来の技術】
広帯域（Broadband)通信の実現手段として、非同期転送モード(Asynchronous Transfer Mode : ATM）を基本とするB-ISDN（Broadband-ISDN）の交換技術がある。かかるB-ISDNには一定のスピードでユーザデータを送るサービス、すなわちCBRサービス（Constant Bit Rate Service)がある。CBRサービスでは受信側のクロック（受信ユーザクロック）のタイミングを送信側のユーザクロックのタイミングと一致させなくてはならない。送信ユーザクロックが網のクロック（ネットワーククロック）に同期している場合には、受信側でネットワーククロックより受信ユーザクロックを生成することにより、送信側及び受信側のクロックのタイミングを一致させることができる。
【０００３】
しかし、送信ユーザクロック（音声の64kbps、ITU-DS勧告G700シリーズ等に規格化されているDS1の1.544Mbps、DS3の44.736Mbps等）のタイミングが網側のネットワーククロックのタイミングに同期していない場合がある。かかる場合、送信ユーザクロックの周波数の公称値(Nominal Value)がわかっていて、受信側がネットワーククロック(例:155.56MHz)を分周して同じ公称値の受信ユーザクロックを生成しても、該受信ユーザクロックと送信ユーザクロックとの間にタイミング的な誤差が生じ、忠実なCBRサービスを行えない。
【０００４】
以上から、受信ユーザクロックを送信ユーザクロックに同期させる方法としてSRTS（synchronous Residual Time Stamp）法が提案されている。このSRTS法は送信側でATMセルに送信ユーザクロックのタイミング情報を含ませ、受信側で送信ユーザクロックのタイミング情報を抽出し、該タイミング情報に基づいて受信ユーザクロックを送信ユーザクロックに同期させるものである。送信ユーザクロックのタイミング情報の伝送のために、ATMセルとしてITU-DS勧告I363等で規格化されているAAL-1(ATM Adaptation   Layer-1)が使用される。
【０００５】
図１２はAALタイプ１(AAL-1)のATMセルのフォーマット説明図であり、図１３は１バイトのSAR-PDUヘッダのフォーマット説明図である。AAL-1において、48バイトの情報フィールドは４７バイト長のSAR-PDUペイロードと１バイト長のSAR-PDU(PDU: Protocol Data Unitの略)ヘッダとから構成されている。４７バイト長のSAR-PDUペイロードはユーザデータを転送するために使用され、１バイト長の SAR-PDUヘッダは、４ビットのSN（Sequence Number)フィールドと４ビットのSNP（Sequence Number Protection)フィードで構成されている。
SNフィールドは２つのサブフィールドのCSI（Convergence Sublayer
Ｉｄｅｎｔｉｆｉｅｒ）とSC（Sequence Count) に分割され、SNPフィールドも２つのサブフィールドのCRC（Cyclic Redundancy Check)とEPB（Even Parity Bit)に分割される。SCはセルを１〜８の循環数（1,2,・・・,8,1,2,・・・,8,1,・・・）でカウントするもので、このSCによりセルの順番を監視することができる。CRCとEPBによりSNのエラー検出及び訂正を行う。CRCはSNに対する多項式（Ｇ(X)＝Ｘ3＋Ｘ＋１）による値であり、EPBはSAR-PDUヘッダの偶数パリテイビットである。CSIビットはAAL-1のCS（Convergence Sublayer)の機能であり、以下に述べるようにユーザクロックのタイミング情報の伝送と再生に使用する。
【０００６】
SRTS法において、ユーザクロックのタイミング情報はRTS（Residual Time
Ｓｔａｍｐ）とよばれる４ビットの情報（RTS4，RTS3，RTS2，RTS1)によって構成される。このRTS情報はAAL-1のCS機能であるCSIビットによって転送される。図１４はRTS情報フォーマットの構成説明図である。RTS情報フォーマットはATMセルの８セル分のマルチフレーム構成になっている。ユーザデータはSAR-PDUペイロードで転送されるので、ATMセルの８セル分の中の、ユーザデータのビット数は
3008ビット(8セル×47バイト×8ビット)である。
CSIビットはSC（Sequence Count)値の０〜７に対応して８ビット構成（CSI0〜CSI7）となっており、SC値＝１，３，５，７のATMセルのCSIビット（CSI1，CSI3，CSI5，CSI7）によって４ビットのRTS情報が伝送される。すなわち、RTS4はSC＝１のATMセルによって、RTS3はSC＝３のATMセルによって、RTS2はSC＝５のATMセルによって、RTS1はSC＝７のATMセルによってそれぞれ転送される。
【０００７】
図１５はRTS情報の生成周期の説明図である。CBRサービスでは送信ユーザデータＤTUは、コンスタントなスピードのデータであり、そのデータに同期するクロックを図では送信ユーザクロックＣTUとしている。ATMセルでは、この送信ユーザデータＤTUの情報をSAR-PDUペイロードで送信し、送信ユーザクロックＣTUのタイミング情報であるRTS情報をCSIビットで送信する。そのため、送信ユーザクロックの周波数をｆTU、ユーザデータ１ビット分の時間をＴTU＝１／ｆTUとすると、RTS情報の生成周期ＴTS＝ＴTU×3008である。RTSデータの生成のためのクロックを送信RTSサンプリングタイミングクロックＣTSとすると、RTS情報はこのクロックＣTSの立上りで生成され、この送信RTSサンプリングタイミングクロックＣTSは送信ユーザクロックＣTUを1/3008に分周したものである。
【０００８】
また、SRTSにおいては網側の回線タイミングに同期したネットワーククロック周波数ｆN（例：155.56MHz)を分周してネットワーク分周クロックＣNX（周波数ｆNX＝ｆN／２N，１／２N＝分周比）を生成する。分周比１／２Nはネットワーク分周クロック周波数ｆNXとユーザクロック周波数の公称値（Nominal Value)ｆNOMの比が、１≦（ｆNX／ｆNOM）＜２の範囲になるようにを決める。
次に、ネットワーク分周クロック周波数ｆNXを４ビットバイナリカウンタで分周し、ｆNX／２1、ｆNX／２2、ｆNX／２3、ｆNX／２4の周波数のネットワークタイミング情報Ｑ1，Ｑ2，Ｑ3，Ｑ4を生成する。ネットワークタイミング情報Ｑ1，Ｑ2，Ｑ3，Ｑ4を送信サンプリングクロックＣTSの立上りでサンプリングした値がそれぞれRTS1、RTS2、RTS3、RTS4となり、RTS情報となる。
RTS情報の生成及び、その伝送のフォーマットに関しては、国際勧告において、上記のように規定されている。
【０００９】
図１６は国際勧告に従って送信RTS情報を作成して送信する場合のRTS生成及び送信部の構成図である。
ATMセル分解部１０はATM網から受信したATMセルＲATMに含まれるネットワーククロックＣN（周波数ｆN：例として155.56MHz)をPLL(Phase Locked Loop)により抽出して出力する。ネットワーククロック分周部１１はこの網側の回線タイミングに同期したネットワーククロックＣNを分周してネットワーク分周クロックＣNXを出力する。この場合、ネットワーククロック分周部１１はネットワーク分周クロックｆNXとユーザクロック周波数の公称値ｆNOMの比が１≦(ｆNX／ｆNOM)＜２の範囲となるように１／２N（Ｎは整数）に分周する。例えば、DS1伝送では送信ユーザクロック周波数の公称値ｆNOMが1.544MHzであるから、ネットワーククロック周波数ｆNが155.56MHzであれば、Ｎ＝６となり、ネットワーク分周クロック周波数はｆNX＝155.56MHz/２6＝2.43MHzとなる。同様にDS3伝送では、Ｎ＝１となり、ｆNX＝155.56MHz/2＝77.78MHzとなる。
【００１０】
ついで、４ビットバイナリカウンタ部１２はネットワーク分周クロックＣNXを計数し、４段の各ステージより周波数がｆNX／２1，ｆNX／２2，ｆNX／２3，  ｆNX／２4のネットワークタイミング情報Ｑ1，Ｑ2，Ｑ3，Ｑ4を出力する。
一方、送信分周カウンタ部１３は送信ユーザデータＤTUに同期した送信ユーザクロックＣTU（周波数ｆTU）を3008分周して送信RTSサンプリングクロックＣTS（周波数ｆTS＝ｆTU／3008)を出力する。
【００１１】
送信RTS生成部１４は、ネットワークタイミング情報Ｑ1，Ｑ2，Ｑ3，Ｑ4を送信RTSサンプリングクロックＣTSの立上りでサンプリングして送信RTS情報TRTS1、TRTS2、TRTS3、TRTS4として出力する。送信ユーザクロックＣTUの周波数ｆTUが変動すると、送信RTSサンプリングクロックＣTSの立上り時刻が変動するから、送信RTS情報TRST1〜TRST4の値も変化する。換言すれば、送信RTS情報には送信ユーザクロックＣTUのタイミング情報が含まれている。
【００１２】
ATMセル組立部１５は送信ユーザデータＤTUとそれに同期した送信ユーザクロックＣTUと送信RTS生成部１４から入力される送信RTS情報を用いて、3008×ＴTU毎に８個のATMセルＴATMを組み立て、該ATMセルをネットワーククロックＣN（ｆN＝155.56MHz）に同期してATM網に送出する。
【００１３】
図１７はRTS情報を用いて送信ユーザクロックと同期した受信ユーザクロック （受信クロック）を生成する受信部の構成図である。図中、２０は受信ユーザクロック生成部、２１はローカルRTS情報生成部であり、受信ユーザクロックＣRUのタイミング情報であるローカルRTS情報LRTS1〜LRTS4とそれに同期した受信RTS情報クロックＣRCKを生成する。ローカルRTS情報生成部２１は、▲１▼ネットワーククロックＣNを分周して分周クロックＣNXを出力するネットワーククロック分周部２１ａ、▲２▼分周クロックＣNXをカウントする４ビットバイナリカウンタ２１ｂ、▲３▼受信ユーザクロックＣRUを1/3008分周してローカルRTS情報生成用のタイミング信号を発生し、また、該タイミング信号を受信RTS情報クロックＣRCKとして出力するローカルRTSタイミング生成部２１ｃ、▲４▼前記タイミング信号発生時の４ビットバイナリカウンタ部の内容(４ビットデータ)をローカルRTS情報LRTS1〜LRTS4として出力するローカルRTS生成回路２１ｄを有している。
【００１４】
２２は送信側より送られてきたATMセルに含まれるRTS情報（受信RTS情報という）RRTS1〜RRTS4をクロックＣRCKに同期して格納する受信RTS情報レジスタ、２３は受信RTS情報RRTS1〜RRTS4とローカルRTS情報LRTS1〜LRTS4との差分を出力する比較部、２４は前記差がゼロとなるように受信ユーザクロックＣRUのタイミング（位相）を調整して出力するディジタルPLL(DPLL)であり、図示するように前記差分に基づいて基準クロックＣOSCのパルスの数を増減して位相を制御するパルス調整部２４ａ、調整後のクロックＣaを分周して受信ユーザクロックＣRUを発生するパルス分周部２４ｂを備えている。３１はATM網から受信したATMセルよりネットワーククロックＣNを抽出してローカルRTS情報生成部２１に入力し、かつ、受信ATMセルをユーザデータＤRUとRTS情報RRTS1〜RRTS4に分解して出力するATMセル分解部である。
【００１５】
ローカルRTS情報生成部２１はSRTS法により受信ユーザクロックＣRUのタイミング情報であるローカルRTS情報LRTS1〜LRTS4とそれに同期した受信RTS情報クロックＣRCKを生成する。比較部２３はローカルRTS情報LRTS1〜LRTS4と受信ATMセルに含まれる受信RTS情報RRTS1〜RRTS4との差を出力し、DPLL ２４は該差がゼロとなるように基準クロック数を増減することにより受信ユーザクロックＣRUのタイミングを調整する。この結果、受信ユーザクロックＣRUのタイミング（周波数、位相）を送信ユーザクロックＣTUのタイミングに一致させることができる。
ATMセル分解部３１は、ATM網から受信したATMセルよりネットワーククロックＣNを抽出して出力し、かつ、DPLL ２４から入力する受信ユーザクロックＣRUに同期してユーザデータＤRUを出力すると共に、受信RTS情報クロックＣRCKに同期して受信RTS情報RRTS1〜RRTS4を出力してレジスタ２２に入力する。
【００１６】
ところで、上記ディジタルPLLにより受信ユーザクロックを再生する方法には以下の▲１▼〜▲３▼の問題点がある。
▲１▼ユーザクロック周波数の公称値ｆNOMをαHzとすると、基準発振器の出力クロック（基準クロック）ＣOSCの周波数ｆOSCは
ｆOSC＝βHz(β＝α×Ｎ；Ｎは分周比）
となり、１ステップづつ補正する際のジッタΔＴはΔＴ＝１／β秒となる。又、受信ユーザクロック周期ＴRUはＴRU≒１／αであるので、ジッタの受信ユーザクロック周期に対する比率(ジッタ比率)UIは
UI＝ΔＴ／ＴRU≒α／β＝１／Ｎ
である。このため、ジッタ比率UIを小さくするにはＮを大きくする必要がある。しかし、ジッタ比率を小さくすると基準クロックＣOSCの周波数ｆOSCは
ｆOSC＝βHz（β＝α×Ｎ）が大きくなってしまい、消費電力が増大する問題がある。
【００１７】
▲２▼又、SRTSでサポートできるユーザクロック周波数の公称値αはネットワーククロック周波数ｆNの１／２未満なので、B-ISDNのネットワーククロック周波数ｆN＝155.52MHzではユーザクロック周波数の公称値ｆNOM＝77.76MHzまでサポートしなければならない。例えば、DS3インターフェースのようなユーザクロック周波数ｆRU＝44.736MHzの場合、ジッタ比率を0.1以下にするためにＮ≧16にするとβ=715.776MHzとなってしまう。そのため、ディジタルPLL方式ではユーザクロックが高速になると非常に高速の素子が必要になる問題がある。
【００１８】
▲３▼更に、１ステップ分づつ補正するための補正量がΔＴ＝１／β秒であり、又、受信ユーザクロックの補正周期は受信ユーザクロックの周期をＴRUとすると、
Ｔ＝3008×ＴRU≒3008/α
である。このため、ユーザクロックの再生可能な偏差の許容範囲Ｗは
Ｗ＝ΔＴ／Ｔ≒（１／β）×（α／3008)＝１／（3008×Ｎ）
である。すなわち、ジッタ比率を小さくするためにＮを大きくすれば、ユーザクロック偏差の許容範囲が小さくなってしまうという問題がある。
【００１９】
以上の問題を解決するために、図１８に示すようにアナログPLL回路(APLL)２５を設け、該アナログPLL回路をパルス分周用のカウンタ２６を介してDPLL ２４に接続してなるクロック発生装置が知られている。
図中、２０はディジタルの受信ユーザクロック生成部、３１ａはセルバッファである。セルバッファ３１ａはATMセル分解部３１内に設けられ、ネットワーククロック(ATMクロック)によりATMセルを記憶すると共に受信ユーザクロックＣRUに同期して読み出される。受信ユーザクロック生成部２０において、カウンタ２１は図１７におけるローカルRTS情報生成部２１に対応するもので、RTS値生成用クロック（ネットワーク分周クロックＣNX）を計数し、受信ユーザクロックＣRUの3008周期毎に計数値をラッチし、該計数値をローカルRTS情報LRTS1〜LRTS4として出力する。
【００２０】
DPLL ２４はローカルRTS情報LRTS1〜LRTS4と受信RTS情報RRTS1〜RRTS4との差がゼロとなるように基準クロック数を増減し、カウンタ２６はDPLL出力クロックを分周し、例えば8KHzの位相比較クロックＣREFを発生する。アナログPLL回路(APLL)２５は位相比較クロックＣREFに位相同期した受信ユーザクロックＣRUを出力する。すなわち、位相差検出部２５ａは位相比較クロックＣREFとAPLLの出力である受信ユーザクロックＣRUを分周したクロックの位相差を出力し、ローパスフィルタ２５ｂは位相差信号を平滑化し、VCO(Voltage controlled oscillator)２５ｃは位相差に応じた周波数を有する受信ユーザクロックＣRUを出力し、分周部２５ｄは受信ユーザクロックＣRUを8KHzのクロックに分周して位相差検出部２５ａにフィードバックする。以上により、アナログPLL回路(APLL)２５は、受信ユーザクロックＣRUがDPLLより指示された位相となるように制御し、ATMセル分解部３１は該受信ユーザクロックＣRUに同期してセルバッファ３１ａよりユーザデータを出力すると共に所定のタイミングで受信RTS情報を出力する。
【００２１】
【発明が解決しようとする課題】
DPLLに分周部を介してAPLLを接続したクロック発生装置によれば、理論的にジッタの削減や消費電力の低減が可能になり、しかも、偏差に対する許容範囲を大きくできる。しかし、実際には、アナログPLLのフィードバックとDPLLのRTSへのフィードバックが干渉し、単純に接続するだけではかえってジッタ特性を改悪する問題がある。
又、従来のクロック発生装置においてDPLLは差分に比例した数だけ固定的にクロックを増減するものであった。差分と増減クロック数の関係は理論的にはリニアで良いが、アナログPLLが存在するとリニアではジッタ特性が良くならない場合がある。かかる場合、従来のクロック発生装置ではジッタ特性が最適となるように調整できない問題がある。
【００２２】
又、従来のSRTS法によるクロック発生装置では、今回の受信RTS情報を用いて次回の受信ユーザクロックＣRUの位相を制御する。このため、１サイクル期間制御が遅れる。ここで、１サイクルは８セル分のマルチフレーム周期であり、受信ユーザクロックの3008周期である。一方、送信側では、前回の送信ユーザクロック周波数に基づいて今回のRTS情報を作成して送信する。このため、送信RTS情報は１サイクル遅れた周波数情報である。以上より、従来のSRTS法によるクロック発生装置では、16セル前の送信ユーザクロックの周波数情報に基づいて受信ユーザクロックの周波数を制御することになり、送信ユーザクロックと受信ユーザクロックの正確な同期制御ができない問題がある。
【００２３】
以上より、本発明の第１の目的は、APLLのフィードバックとDPLLのフィードバックの干渉をなくし、ジッタ特性を改善することである。
本発明の第２の目的は、種々の位相調整を行えるように自由度を持たせ、ジッタ特性が最適となるようにすることである。
本発明の第３の目的は、送信ユーザクロックと受信ユーザクロックの正確な同期制御を行うことである。
【００２４】
【課題を解決するための手段】
上記第１の目的は本発明によれば、(1) 第１の受信ユーザクロックを発生すると共に、該受信ユーザクロックに基づいて作成されたローカルなタイミング情報(ローカルRTS情報)とネットワークより受信した受信タイミング情報(受信RTS情報)との差が零となるように該受信ユーザクロックの位相を制御するディジタルPLL回路、(2) ディジタルPLL回路から出力する第１の受信ユーザクロックを分周して位相比較クロックを生成する分周回路、(3) 前記位相比較クロックを入力されて第２の受信ユーザクロックを生成するアナログPLL回路、(4) 第１の受信ユーザクロックでユーザデータが書き込まれ、第２の受信ユーザクロックでユーザデータが読み出されるバッファ手段、を備えたSRTS法を用いたクロック発生装置により達成される。バッファ手段を設けることにより、DPLLのRTSへのフィードバックとアナログPLLのフィードバックの干渉を防止でき、当初のジッタ特性の改善が可能になる。
【００２５】
上記第２の目的は、本発明によれば、(1) ローカルRTS情報と受信RTS情報の差に応じた補正データを記憶する記憶手段、(2) 該記憶手段に記憶された補正データを変更する変更手段、補正データに基いて位相制御信号を発生する手段、を備えたクロック発生装置により達成される。このように、補正データを自由に外部より変更できるため、ジッタ特性が最適となるように補正データを決定できる。尚、補正データとしては、クロックの位相補正周期、位相補正のタイミング、位相補正回数である。
【００２６】
上記第３の目的は、本発明によれば、(1) RTS情報に基いて位相制御される基準クロックを用いて作成されたローカルなタイミング情報(ローカルRTS情報)とネットワークより受信した受信タイミング情報(受信RTS情報)との差が零となるように該基準クロックのタイミングを制御するディジタルPLL回路、(2) ディジタルPLL回路から出力する基準クロックを分周して位相比較クロックを生成する分周回路、(3) 位相比較クロックに同期した受信ユーザクロックを生成するアナログPLL回路、(4) ネットワークから受信したセルをネットワーククロックに同期して記憶するバッファ、(5) １サイクル前のマルチフレームを構成するセルに含まれるユーザデータを今回受信したマルチフレームに含まれ受信RTS情報を用いて作成した受信ユーザクロックに同期して前記バッファから読み出すデータ読み出し制御部、を備えたSRTS法を用いたクロック発生装置により達成される。このように、１サイクル前のマルチフレームを構成するセルに含まれるユーザデータを今回のマルチフレームに含まれ受信RTS情報を用いて作成した受信ユーザクロックに同期してバッファから読み出すようにしたから、遅延のない正確な送信ユーザクロックと受信ユーザクロックの同期制御を行うことができる。
【００２７】
【発明の実施の形態】
（Ａ）第１実施例
図１は本発明の第１実施例におけるSRTS法を用いたクロック発生装置の構成図であり、図１８のクロック発生装置とは、(1) DPLL回路とAPLL回路の間にデータ乗換用FIFOバッファを設けた点、(2) 位相制御部を設け、ジッタ特性が最適になるように位相制御している点で異なる。
受信ユーザクロック生成部５１は第１の受信ユーザクロックＣRU1を発生すると共に、ローカルなタイミング情報(ローカルRTS情報LRTS1〜LRTS4)を作成し、該ローカルRTS情報LRTS1〜LRTS4とネットワークより受信した受信タイミング情報(受信RTS情報RRTS1〜RRTS4)を比較し、その差が零となるように該受信ユーザクロックＣRU1の位相（クロックの増減）を制御する。
【００２８】
基準クロック用カウンタ５２は第１の受信ユーザクロックＣRU1を分周して８ KHzの位相比較クロックＣREFを発生する。アナログPLL回路(APLL)５３は基準クロック用カウンタ５２から出力する位相比較クロックＣREFの位相に一致するようにPLL制御を行って第２の受信ユーザクロックＣRU2を発生する。アナログPLL回路(APLL)５３は、位相差検出部５３ａ、ローパスフィルタ５３ｂ、電圧制御発振器（VCO）５３ｃ、分周回路５３ｄで構成されている。位相差検出部５３ａは位相比較クロックＣREFとAPLLの出力である受信ユーザクロックＣRU2を分周した分周クロックの位相差を出力し、ローパスフィルタ５３ｂは位相差信号を平滑化し、VCO ５３ｃは位相差に応じた周波数を有する第２の受信ユーザクロックＣRU2を出力し、分周部５３ｄは該受信ユーザクロックＣRU2を８KHzのクロックに分周して位相差検出部５３ａにフィードバックする。
【００２９】
ATMセル分解部５４はネットワーククロック(ATMクロック)に同期してATMセルをセルバッファ５４ａに保存し、受信ユーザクロック生成部５１から出力する第１の受信ユーザクロックＣRU1に同期して該セルバッファ５４ａよりユーザデータを出力すると共に、所定のタイミングで、受信RTS情報RTS1〜RTS4を出力する。データ乗換え用FIFOバッファ５５は第１の受信ユーザクロックＣRU1に同期してセルバッファ５４ａより読み出されたユーザデータを記憶すると共に、アナログPLL回路５３から出力する第２の受信ユーザクロックＣRU2に同期して古いものから順に読み出される。
【００３０】
AAL1フォーマットを利用したデータ再生系において、セル分解部５４はATMセルからSAR-PDUヘッダとペイロードを分離する。すなわち、セル分解部５４はATMクロックに同期してネットワークより受信したATMセルをセルバッファ５４ａに保存し、SAR-PDUヘッダとペイロード部を分離し、ペイロード部(ユーザデータ)を第１の受信ユーザクロックＣRU1に同期して送出する。また、SAR-PDUヘッダを解析して種々の制御を行うと共に、受信RTS情報RTS1〜RTS4を抽出する。
一方、RTSカウンタ(４ビットバイナリカウンタ）５１ａはRTS用基準クロック（ネットワーク分周クロック）ＣNXをカウントする。RTS情報は８個のATMセルで意味をなす為、RTSラッチ回路５１ｂは、８個のATMセルが集まったタイミングで受信RTS情報RRTS1〜RRTS4をラッチし、かつ、RTSカウンタ５１ａの内容をラッチするためのラッチ信号を発生する。カウンタラッチ回路５１ｃはラッチ信号発生時のRTSカウンタ５１ａの内容（４ビットデータ）をローカルRTS情報LRTS1〜LRTS4としてラッチし、比較部５１ｄに入力する。
【００３１】
比較部５１ｄはラッチされたカウント値（ローカルRTS情報LRTS1〜LRTS4)とATMセルからの受信RTS値RRTS1〜RRTS4を比較し、位相制御部５１ｅは比較結果に基づいて補正データを求め、該補正データに基いて位相制御信号を発生し、DPLL ５１ｅは該位相制御信号により第１の受信ユーザクロックＣRU1の位相を制御して、送信ユーザクロックの位相に一致するように動作する。なお、後述するように、補正データは外部から予め書き込んでおいた設定値を用いる。
【００３２】
図示しないデータ読み出し制御部はセルバッファ５４ａより第１の受信ユーザクロックＣRU1に同期してユーザデータを読み出し、データ乗換用FIFOバッファ５５に格納する。また、基準クロック用カウンタ５２は第１の受信ユーザクロックＣRU1を分周して８KHzの位相比較クロックＣREFを発生し、アナログPLL回路５３はアナログPLL制御により、第２の受信ユーザクロックＣRU2を発生する。データ乗換用FIFOバッファ５５は第２の受信ユーザクロックＣRU2に同期して古いものからfirst in/first outの方式でユーザデータを送出する。
以上のように、第１実施例によればデータ乗換用FIFOバッファを設けることにより、アナログPLLのフィードバックとDPLLのRTSへのフィードバックの干渉をなくすことができ、ジッタ特性を改善することができる。
【００３３】
（Ｂ）第２実施例
図２は本発明の第２実施例のSRTS法を用いたクロック発生装置の構成図であり、図１の第１実施例と同一部分には同一符号を付している。異なる点は、
(1) 第１実施例のデータ乗換用FIFOバッファ５５を削除した点、
(2) 受信ユーザクロック生成部５１において、RTSラッチタイミング信号LTSを発生するRTSラッチタイミング制御部５１ｇを設けた点、
(3) RTSラッチタイミング制御部５１ｇが、DPLL部５１ｆから出力するクロックを分周して受信ユーザクロックＣRUの3008周期毎にRTSラッチタイミング信号LTSを発生する点、
(3) ATMセルより抽出された受信RTS情報RRTS1〜RRTS4を記憶するRTS FIFOバッファ５１ｈを設けた点、
(4) RTSラッチタイミング信号LTSによりRTS FIFOバッファ５１ｈに記憶されている４ビットの受信RTS情報RRTS1〜RRTS4を受信RTSラッチ部５１ｂにラッチすると共に、RTSカウンタ５１ａの内容（４ビットデータ）をローカルRTS情報LRTS1〜LRTS4としてカウンタラッチ部５１ｃにラッチする点、
(5) アナログPLL回路５３から出力する受信ユーザクロックＣRUに同期してセルバッファ５４ａからユーザデータを読み出して出力する点、
である。
【００３４】
この第２実施例によれば、DPLLはRTSラッチタイミングをフィードバックしているだけであるため、DPLLとAPLLの干渉がなく、第１実施例のデータ乗換用FIFOバッファ５５を省略でき、しかも、セルバッファ５４ａからジッタ特性の良いユーザデータを読み出して出力することができる。
【００３５】
（Ｃ）第３実施例
図３は本発明の第３実施例のSRTS法を用いたクロック発生装置の構成図であり、図２の第２実施例と同一部分には同一符号を付している。異なる点は、
(1) セル分解部５４において、セルバッファ５４ａにセルをATMクロックに同期して書き込むデータ書込制御部５４ｂと、セルバッファ５４ａからユーザデータを受信ユーザクロックＣRUに同期して読み出すデータ読出制御部５４ｃを設けた点、
(2) セルバッファ５４ａは少なくとも最新の１６セル(２サイクル分に相当）を保存する点、
(3) データ読出制御部５４ｃは、前回のマルチフレームにおいて受信した８セルに含まれるユーザデータを、今回受信したマルチフレームに含まれ受信RTS情報を用いて作成した受信ユーザクロックＣRUに同期して、セルバッファ５４ａから読み出す点、
である。
【００３６】
図２の第２実施例では、今回の受信RTS情報を用いて次回の受信ユーザクロックＣRUの位相を制御する。このため、１サイクル制御が遅れる。ここで、１サイクルは８セル分のマルチフレーム周期であり、受信ユーザクロックの3008周期である。一方、送信側では、１サイクル前の送信ユーザクロック周波数に基づいて今回の送信RTS情報を作成して送信する。このため、送信RTS情報は１サイクル遅れた周波数情報である。
第３実施例によれば、セルバッファ５４ａに最新の16セルのユーザデータを保存し、データ読出制御部５４ｃは受信ユーザクロックＣRUに同期して１６セル前の古いセルのユーザデータから順次読出して出力する。このため、16セル前の送信ユーザクロックの周波数情報に基づいて受信ユーザクロックの位相/周波数を制御し、該受信ユーザクロックに同期して16セル前のユーザデータを読み出すことができ、遅延のない正確な送信ユーザクロックと受信ユーザクロックの同期制御を行うことができる。
【００３７】
（Ｄ）位相制御部
図４は第１〜第３実施例における位相制御部５１ｅの構成図である。RTS情報は４ビットであるため、比較器５１ｄから出力する差分(=受信RTS情報-ローカルRTS情報)は１６個の値、たとえば＋７〜−８の値を取る。このため、位相制御部５１ｅは、各差分に応じた補正データ（補正データ+7〜補正データ-8)を記憶するレジスタ６１1〜６１16、比較部より出力する差分に応じた補正データを出力するアンドゲート部６２1〜６２16、差分に応じたアンドゲート部から出力する補正データを出力するオアゲート部６３、補正データに基づいて位相補正制御を行って、進み／遅れのDPLL制御トリガー（位相制御信号）をDPLL部５１ｆに出力する補正部６４、補正データを変更する変更部６５を備えている。レジスタに設定される補正データはジッタ特性が最適になるように変更部６５によりユーザが自由に値を変更できるようになっている。また、DPLL部５１ｆはDPLL制御トリガーにより進みが指示されるとパルスを付加して基準クロックの位相を進め、遅れが指示されるとパルスを脱落して基準クロックの位相を遅らす。
【００３８】
（ａ）補正データの第１の例
図５は本発明の第１の補正データ例であり、補正データとして補正周期を設定する場合である。図では、1サイクル(=3008クロック周期)における差分Ｄ(=+7〜-8)と補正周期(=T7〜T-8)の対応及び補正周期により決まる補正位置が示されている。差分Ｄに対応する補正周期は変更可能であり、ジッタ特性が良くなるように自由に変更することができる。又、差分Ｄ＝０において補正をかける必要がなければ、補正周期Ｔ0を１サイクル周期より大きな値にする。又、差分Ｄ(=受信RTS情報-ローカルRTS情報)がプラスであれば、受信ユーザクロックが送信ユーザクロックより位相が進んでいるから各補正ポイントで遅れ制御し、マイナスであれば、受信ユーザクロックが送信ユーザクロックより位相が遅れているから補正ポイントで進み制御する。
【００３９】
（ｂ）補正データの第２の例
図６は本発明の第２の補正データ例であり、補正データとして補正回数を設定する場合である。図では、1サイクル(=3008クロック周期)における差分Ｄ(=+7〜-8)と補正回数の対応を示している。補正回数と１サイクルにおける補正ポイントの関係は予め設定されており、補正回数１０、補正回数３の補正位置が示されている。
差分Ｄに対応する補正回数は変更可能であり、ジッタ特性が良くなるように自由に変更することができる。又、差分Ｄ(=受信RTS情報-ローカルRTS情報)がプラスであれば、受信ユーザクロックが送信ユーザクロックより位相が進んでいるから補正ポイントで遅れ制御し、マイナスであれば、受信ユーザクロックが送信ユーザクロックより位相が遅れているから補正ポイントで進み制御する。
【００４０】
（ｃ）補正データの第３の例
図７は本発明の第３の補正データ例であり、補正データとして補正タイミング（補正ポイント）を設定する場合である。図では、1サイクル(=3008クロック周期)における差分Ｄ(=+7〜-8)と補正タイミングの対応を示している。差分Ｄに対応する補正タイミングは変更可能であり、ジッタ特性が良くなるように自由に変更することができる。又、差分Ｄ(=受信RTS情報-ローカルRTS情報)がプラスであれば、受信ユーザクロックが送信ユーザクロックより位相が進んでいるから補正タイミングで遅れ制御し、マイナスであれば、受信ユーザクロックが送信ユーザクロックより位相が遅れているから補正タイミングで進み制御する。
【００４１】
（ｄ）補正部の構成
図８は位相制御部５１ｅにおける補正部６４（図４参照）のDPLL制御トリガー発生制御説明図であり、(a)は加算型、(b)は減算型、(c)はリーキーパケット型の原理構成例である。
図８（ａ）の加算型において、補正データとして補正周期ｐが入力すると、アップカウンタ６４ａ1は以後受信ユーザクロックＣRUをカウントアップする。比較部６４ａ2は計数値が補正周期ｐに等しくなったかチェックし、等しくなった時、DPLL制御トリガーDCTを発生すると共にカウンタ６４ａ1の計数値をリセットする。
図８（ｂ）の減算型において、補正データとして補正周期ｐが入力すると、該補正周期ｐはダウンカウンタ６４ｂ1にプリセットされる。以後、ダウンカウンタ６４ｂ1は受信ユーザクロックＣRUをカウントダウンする。比較部６４ｂ2は計数値が０に等しくなったかチェックし、０に等しくなった時、DPLL制御トリガーDCTを発生すると共にカウンタ６４ｂ1をリセットする。
【００４２】
図８（ｃ）のリーキーパケット型は小数点以下の値を含む補正周期（例えば、600.5)で設定された場合に有効な構成である。補正データとして補正周期ｐ(小数点以下の値を含む)が入力すると、以後、アップカウンタ６４ｃ1は受信ユーザクロックＣRUをカウントアップする。加算器６４ｃ2はカウンタの計数値とラッチ回路６４ｃ3の出力（初期値は零）を加算する。比較部６４ｃ4は加算結果Ｂが補正周期Ａ（＝ｐ）以上になったか（Ａ≦Ｂ）チェックし、以上になった時，DPLL制御トリガーDCTを発生すると共にカウンタをリセットする。又、減算器６４ｃ5はＢ−Ａを計算し、計算結果をラッチ６４ｃ3にラッチする。以後、次の補正周期ｐの入力により上記動作を繰り返す。
【００４３】
（ｅ）補正処理
(e-1) 加算型
図９は加算型の位相進み／遅れ制御処理フローである。
比較器５１ｄ（図４）から差分Ｄ(＝受信RTS情報-ローカルRTS情報)が入力すると（ステップ１０１）、該差分に対応する設定値（補正データ）をテーブルより求め（ステップ１０２）、ｉ＝０，ｎ＝０とする（ステップ１０３）。
ついで、受信ユーザクロックが発生する毎にｉ、ｎを歩進し（ステップ１０４）、ｎ＞3008になったかチェックする（ステップ１０５）。ｎ≦3008であれば、ｉ＝設定値であるかチェックする（ステップ１０６）。ｉが設定値でなければ、ステップ１０４以降の処理を繰り返す。ｉが設定値であれば、差分Ｄの符号を判断する(ステップ１０７）。差分Ｄの符号がプラスであれば、遅れ位相制御を指示するDPLL制御トリガーDCTを出力して遅れ位相制御を行う（ステップ１０８）。差分Ｄの符号がマイナスであれば、進み位相制御を指示するDPLL制御トリガーDCTを出力して進み位相制御を行う（ステップ１０９）。又、差分Ｄ＝０であれば、進み／遅れの位相制御をせず現状を維持する（ステップ１１０）。ステップ１０８〜１１０の処理実行後、ｉ＝０とし（ステップ１１１）、以後、ｎ＞3008となるまでステップ１０４以降の処理を繰り返す。
【００４４】
(e-2) 減算型
図１０は減算型の位相進み／遅れ制御処理フローである。
比較器５１ｄ（図４）から差分Ｄ(＝受信RTS情報-ローカルRTS情報)が入力すると（ステップ２０１）、該差分に対応する設定値（補正データ）をテーブルより求め（ステップ２０２）、ｉ＝設定値，ｎ＝０とする（ステップ２０３）。
ついで、受信ユーザクロックが発生する毎にｉをデクリメント、ｎをインクリメントし（ステップ２０４）、ｎ＞3008になったかチェックする（ステップ２０５）。ｎ≦3008であれば、ｉ＝０であるかチェックする（ステップ２０６）。ｉが０でなければ、ステップ２０４以降の処理を繰り返す。ｉが０であれば、差分Ｄの符号を判断する(ステップ２０７）。差分Ｄの符号がプラスであれば、遅れ位相制御を指示するDPLL制御トリガーDCTを出力して遅れ位相制御を行う（ステップ２０８）。差分Ｄの符号がマイナスであれば、進み位相制御を指示するDPLL制御トリガーDCTを出力して進み位相制御を行う（ステップ２０９）。又、差分Ｄ＝０であれば、進み／遅れの位相制御をせず現状を維持する（ステップ２１０）。ステップ２０８〜２１０の処理実行後、ｉ＝設定値とし（ステップ２１１）、以後、ｎ＞3008となるまでステップ２０４以降の処理を繰り返す。
【００４５】
(e-3) リーキーパケット型
図１１はリーキーパケット型の位相進み／遅れ制御処理フローである。
比較器５１ｄ（図４）から差分Ｄ(＝受信RTS情報-ローカルRTS情報)が入力すると（ステップ３０１）、該差分に対応する設定値（補正データ）をテーブルより求め（ステップ３０２）、ｉ＝０，ｎ＝０とする（ステップ３０３）。
ついで、受信ユーザクロックが発生する毎にｉ、ｎをインクリメントし（ステップ３０４）、ｎ＞3008になったかチェックする（ステップ３０５）。ｎ≦3008であれば、ｉ≧設定値であるかチェックする（ステップ３０６）。ｉ＜設定値であれば、ステップ３０４以降の処理を繰り返す。ｉ≧設定値であれば、差分Ｄの符号を判断する(ステップ３０７）。差分Ｄの符号がプラスであれば、遅れ位相制御を指示するDPLL制御トリガーDCTを出力して遅れ位相制御を行う（ステップ３０８）。差分Ｄの符号がマイナスであれば、進み位相制御を指示するDPLL制御トリガーDCTを出力して進み位相制御を行う（ステップ３０９）。又、差分Ｄ＝０であれば、進み／遅れの位相制御をせず現状を維持する（ステップ３１０）。ステップ３０８〜３１０の処理実行後、ｉ＝（i−設定値）とし（ステップ３１１）、以後、ｎ＞3008となるまでステップ３０４以降の処理を繰り返す。
以上、本発明を実施例により説明したが、本発明は請求の範囲に記載した本発明の主旨に従い種々の変形が可能であり、本発明はこれらを排除するものではない。
【００４６】
【発明の効果】
以上本発明によれば、DPLLで発生した第１の受信ユーザクロックに同期してセルバッファから読み出したユーザデータをバッファ手段に保存し、該バッファ手段より保存データを古い順にアナログPLLで発生した第２の受信ユーザクロックに同期して読み出すように構成したから、DPLLのフィードバックとアナログPLLのフィードバックが干渉するのを防止でき、ジッタ特性の改善が可能となった。
【００４７】
また、本発明によれば、ローカルRTS情報と受信RTS情報の差に応じた補正データ(クロックの位相補正周期、位相補正のタイミング、位相補正回数)を記憶し、この補正量を外部より自由に変更できるようにしたから、ジッタ特性が最適となるように補正量を決定してクロックを発生することができる。
また、本発明によれば、１サイクル前に受信したマルチフレームを構成するセルに含まれるユーザデータを今回受信したマルチフレームに含まれ受信RTS情報を用いて作成した受信ユーザクロックに同期してバッファから読み出すようにしたから、遅延のない正確な送信ユーザクロックと受信ユーザクロックの同期制御を行うことができる。
【図面の簡単な説明】
【図１】第１実施例のクロック発生装置の構成図である。
【図２】第２実施例のクロック発生装置の構成図である。
【図３】第３実施例のクロック発生装置の構成図である。
【図４】位相制御部の構成図である。
【図５】補正データの第１の説明図である。
【図６】補正データの第２の説明図である。
【図７】補正データの第３の説明図である。
【図８】補正部へ補正周期を渡した場合のDPLL制御トリガー発生説明図である。
【図９】加算型の位相進み／遅れ制御処理フローである。
【図１０】減算型の位相進み／遅れ制御処理フローである。
【図１１】リーキパケット法の位相進み／遅れ制御処理フローである。
【図１２】  AALタイプ１の構造説明図である。
【図１３】  SAR-PDUヘッダの構造説明図である。
【図１４】  RTS情報フォーマットの構成説明図である。
【図１５】  RTS情報の生成周期である。
【図１６】従来のRTSの生成および送信部の構成図である。
【図１７】送信ユーザクロックと同期した受信ユーザクロックを生成する受信部の構成図である。
【図１８】  DPLLとAPLLを結合した従来のクロック発生装置の構成図である。
【符号の説明】
５１ｄ・・比較部
５１ｅ・・位相制御部
５１ｆ・・DPLL
５２・・基準クロック用カウンタ（分周回路）
５３・・APLL
５５・・データ乗換用FIFO
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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