(57)【特許請求の範囲】
【請求項１】
一定の間隔で平行に配列された複数本のビットラインと前記ビットラインに垂直に一定の間隔で配列された複数本のワードラインとが直交する領域に、フローティングゲートとコントロールゲートとが積層されたスタック型ゲート構造で形成された複数個のセルと、
前記ビットラインに平行に配列されるとともに、バイト単位のビットラインごとに位置する複数本のソースラインと、
前記ソースラインとワードラインとの交差領域に形成されたソース選択トランジスタと、を備え、
二つのセルは、一つのビットラインコンタクトによってビットラインに連結され、相異なるビットラインコンタクトで同一のビットラインに連結される対称した二つのセルは一つのアクティブソース領域を共有し、前記アクティブソース領域はワードラインに平行に位置するとともにソース選択トランジスタとソースラインコンタクトを通じて前記ソースラインに連結され、前記ソースラインは他のソースラインと電気的に分離されることを特徴とする不揮発性メモリ装置。
【請求項２】
前記アクティブソース領域は、バイト単位で連結されて隣接したバイトのアクティブソース領域と分離されることを特徴とする請求項１記載の不揮発性メモリ装置。
【請求項３】
一つのビットラインコンタクトを共有する二つのセルは、相異なるアクティブソース領域、相異なるソース選択トランジスタ、及び同一のソースラインコンタクトを通じて同一のソースラインに連結されることを特徴とする請求項１記載の不揮発性メモリ装置。
【請求項４】
前記ソース選択トランジスタは、単層ゲートのＭＯＳトランジスタであることを特徴とする請求項１記載の不揮発性メモリ装置。
【請求項５】
前記ソース選択トランジスタのゲート絶縁膜は、前記セルのゲート絶縁膜より厚く形成されることを特徴とする請求項１記載の不揮発性メモリ装置。
【請求項６】
一定の間隔で平行に配列された複数本のビットラインと前記ビットラインに垂直に一定の間隔で配列された複数本のワードラインとが直交する領域にフローティングゲートとコントロールゲートが積層されたスタック型ゲート構造で形成された複数個のセルと、前記ビットラインに平行に配列されるとともにバイト単位のビットラインごとに位置する複数本のソースラインと、前記ソースラインとワードラインとの交差領域に形成されたソース選択トランジスタと、を備え、二つのセルは一つのビットラインコンタクトによってビットラインに連結され、相異なるビットラインコンタクトで同一のビットラインに連結される対称した二つのセルは一つのアクティブソース領域を共有し、前記アクティブソース領域はワードラインに平行に配列されるとともにソース選択トランジスタとソースラインコンタクトを通じて前記ソースラインに連結され、前記ソースラインは他のソースラインと電気的に分離される不揮発性メモリ装置の動作方法において、
前記セルの消去動作時、選択セルのワードラインに負の電圧を印加し、選択ビットラインをフローティングさせ、選択セルとアクティブソース領域を共有する隣接したワードラインに正の第１電圧を印加し、選択ソースラインに正の第２電圧を印加することによって選択セルのフローティングゲート内に貯蔵された電子を消去することを特徴とする不揮発性メモリ装置の動作方法。
【請求項７】
前記第１電圧は、前記第２電圧と同一か、又は大きいことを特徴とする請求項６記載の不揮発性メモリ装置の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ装置及びその動作方法に係り、特に、高集積度を具現する上で、バイト消去を行い得る不揮発性メモリ装置及びその動作方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）  のように時間の経過によってデータを失う揮発性であり、且つデータの入・出力が速いＲＡＭ製品と、一旦データが入力されるとその状態を保ち得るが、データの入・出力が遅いＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）製品とに大別される。前記ＲＯＭ製品は、ＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）  、及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）    に分類され、特に、電気的な方法でデータをプログラミング及び消去し得るＥＥＰＲＯＭとフラッシュメモリセルに対する需要が増加しつつある。
【０００３】
まず、フラッシュメモリセルは、ｎ個のセルが直列に連結されて単位ストリングをなし、該単位ストリングがビットラインと接地ラインとの間に並列に連結されているＮＡＮＤ形と、各々のセルがビットラインと接地ラインとの間に並列に連結されているＮＯＲ形とに区分できる。前記ＮＡＮＤ形は高集積に有利であるのに対し、ＮＯＲ形は高速動作に有利である。
【０００４】
基本的なＮＯＲ形フラッシュメモリセルの構造及びその動作方式が、１９８５年Ｅｘｃｅｌ  社によって発表された。これを図面を参照して次に述べる（参照文献：ＩＥＤＭ    ８５，ｐｐ．６１６〜６１９  ，”Ｓｉｎｇｌｅ  Ｔｒａｎｓｉｓｔｏｒ  ＥＰＲＯＭ  Ｃｅｌｌ  Ａｎｄ  Ｉｔｓ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  Ｉｎ  Ａ  ５１２Ｋ  ＣＭＯＳ  ＥＥＰＲＯＭ”  ）。
【０００５】
図１は、前記ＮＯＲ形フラッシュメモリ装置においてメモリセルアレイの一部を示すレイアウト図である。図２は、図１に示したメモリセルアレイの等価回路図であり、図３は、単位セルの垂直断面図である。ここで、参照番号１０は半導体基板、１１はアクティブソース領域、１４はトンネル酸化膜、１６はフローティングゲート、１８は層間誘電膜、２０はコントロールゲート、２４ａ及び２４ｂはソース及びドレイン領域、２８はビットラインコンタクトを各々示す。
【０００６】
図１乃至図３を参照すれば、一定の間隔で形成される多数本のビットラインＢ／Ｌ、ワードラインＷ／Ｌ及びソースライン（Ｃｏｍｍｏｎ  Ｓｏｕｒｃｅ  Ｌｉｎｅ    ：ＣＳＬ）を含むメモリセルアレイにおいて、前記ワードラインＷ／Ｌと金属層よりなるビットラインＢ／Ｌとが直交する領域にフローティングゲート１６とコントロールゲート２０とが積層されたスタック型ゲート構造の単位セルが形成される。二つのセルは、一つのビットラインコンタクト２８によってビットラインＢ／Ｌと連結され、前記ワードラインＷ／Ｌに平行な不純物拡散層よりなるアクティブソース領域１１を前記ビットラインＢ／Ｌに平行なソースラインＣＳＬが数十ビットごとに一本ずつ位置しながら連結する。
【０００７】
単位セルの構造を調べてみれば、フローティングゲート１６と基板１０との間にトンネル酸化膜１４が形成され、前記フローティングゲート１６とワードラインＷ／Ｌとして提供されるコントロールゲート２０との間に層間誘電膜１８が形成される。かつ、前記スタック型ゲートにセルフアラインされてソース／ドレイン領域２４ａ，２４ｂが形成される。前記フローティングゲート１６は、アクティブ領域と前記アクティブ領域の両側のフィールド領域の縁部の一部領域に跨って形成されることによって、隣接したセルのフローティングゲート１６と分離される。前記コントロールゲート２０は、フィールド領域を挟んで独立的に形成されたフローティングゲート１６を含めて隣接したセルのコントロールゲート２０と連結されることによってワードラインＷ／Ｌを形成する。
【０００８】
隣接したセルは、互いに反対の方向に形成されてソース／ドレイン領域２４ａ、２４ｂを共有する。単位セルのドレイン領域２４ｂは、同一行の隣接したセルのドレイン領域２４ｂと連結され、前記ドレイン領域２４ｂにはビットラインコンタクト２８が形成される。同一行に形成されたビットラインコンタクト２８は、ワードラインＷ／Ｌに対して垂直に配置されるビットラインＢ／Ｌによって電気的に連結される。即ち、二つのセルは一つのビットラインコンタクト２８によってビットラインＢ／Ｌに連結される。
【０００９】
単位セルのソース領域２４ａは、ワードラインＷ／Ｌに平行な不純物拡散層よりなるアクティブソース領域１１を通じて同一列の隣接したセルのソース領域２４ａと連結される。さらに、ソースラインの抵抗を低減させるためにワードラインＷ／Ｌに沿って平行に形成されたアクティブソース領域１１に複数本のビットラインＢ／Ｌごとに一つずつソースラインコンタクト２９が形成され、前記ビットラインＢ／Ｌに平行に形成されたソースラインＣＳＬが前記ソースラインコンタクト２９を通じてアクティブソース領域１１に電気的に連結される。
【００１０】
前述したような通常のＮＯＲ形フラッシュメモリセルは、チャネル熱電子（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  ：ＣＨＥ）注入方式でプログラミングされ、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ）方式でソースやバルク基板を通じて消去される。
【００１１】
前記セルのプログラム動作時、フローティングゲートに電子を貯蔵すると、セルのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  ：Ｖｔｈ  ）は初期Ｖｔｈ値の約２Ｖから略７Ｖに増加する。即ち、選択ビットラインに６〜７Ｖ、選択ワードラインに１０〜１２Ｖを印加し、ソースライン及びバルク基板に０Ｖを印加すると、チャネル熱電子中の一部がゲート電界によってトンネル酸化膜を通じてフローティングゲートに注入されることによってプログラムがなされる。
【００１２】
前記セルの消去動作時、フローティングゲートの電子を放電させると、セルのスレショルド電圧が初期Ｖｔｈの約２Ｖに下がる。即ち、選択ビットラインをフローティングさせ、ソースラインに１２〜１５Ｖを印加し、選択ワードラインに０Ｖを印加すると、フローティングゲートとソース接合間の電圧差によって約１００Åのトンネル酸化膜を通じたＦ−Ｎトンネリング方式でフローティングゲート内の電子がソース接合に放電されることによって消去がなされる。通常、全セルのソース接合は、アクティブソース領域によって電気的に一つに連結されるので、チップ全体のセルを消去したり、チップをビットラインやワードライン方向に分離させた多数のブロックに構成し、前記セルをブロック単位で一括消去する。
【００１３】
読出動作は、選択ビットラインに約１Ｖの電圧を印加し、ワードラインに４〜５Ｖを印加し、消去及びプログラムセルを通じた電流経路の発生有無を感知する。
【００１４】
ここで、前記ソースラインＣＳＬは、プログラム動作時セルを通じて発生する多量の電流をグラウンドノードに放出させる。従って、チャネル熱電子注入方式を用いるフラッシュメモリセルでは多量の電流を短時間で放出させるために数十ビット、例えば１６〜３２ビットごとに一本ずつソースラインＣＳＬを形成する。
【００１５】
以下、従来のＥＥＰＲＯＭ装置のセル構造について述べる。
【００１６】
図４は、従来のＥＥＰＲＯＭ装置において、メモリセルアレイの一部を示す等価回路図であり、図５は、単位セルの垂直構造を示す断面図である。ここで、参照番号５０は半導体基板、５２はトンネル酸化膜、５３はゲート酸化膜、５４はフローティングゲート、５６は層間誘電膜、５８はコントロールゲート、そして６２ａ及び６２ｂはソース／ドレイン領域を示す。
【００１７】
図４及び図５を参照すれば、従来のＥＥＰＲＯＭセルアレイでは、ワードラインＷ／ＬとビットラインＢ／Ｌが直交する領域に二つのトランジスタよりなる単位セルが形成される。即ち、前記単位セルはビットラインコンタクトと連結される選択トランジスタと、アクティブソース領域と連結されるメモリセルトランジスタとよりなる。
【００１８】
メモリセルトランジスタは、半導体基板５０の上部にトンネル酸化膜５２を介在して形成されたフローティングゲート５４と、前記フローティングゲート５４の上部に層間誘電膜５６を介在して形成されたコントロールゲート５８とが積層されたスタック型ゲート構造で形成される。前記メモリセルトランジスタのソース領域６２ａは、アクティブソース領域を通じてソースラインＣＳＬに連結される。
【００１９】
選択トランジスタはデータを貯蔵するフローティングゲートが不要なトランジスタであるため、セルアレイ内のフィールド領域の上部でバッティングコンタクト（ｂｕｔｔｉｎｇ  ｃｏｎｔａｃｔ  ）を通じてフローティングゲート５４とコントロールゲート５８を金属線で連結する。従って、前記選択トランジスタは、電気的には１層のゲート６０を有するＭＯＳトランジスタとして動作する。さらに、選択トランジスタのゲート６０にトンネリング電流が流れるのを防止するために、前記選択トランジスタのゲート酸化膜５３は、メモリセルトランジスタのトンネル酸化膜５２より厚く形成される。前記選択トランジスタのドレイン領域６２ｂは、ビットラインコンタクトを通じてビットラインＢ／Ｌと連結される。
【００２０】
さらに、前述した構造を有するＥＥＰＲＯＭセルアレイでは、ビットラインＢ／Ｌと同一の方向に伸長しながらビットラインＢ／Ｌと同一の導電体で形成されるバイト選択ライン（ｂｙｔｅ  ｓｅｌｅｃｔ  ｌｉｎｅ：Ｓ／Ｌ１，Ｓ／Ｌ２，…）がバイトごとに一本ずつ配置され、ソースラインＣＳＬはフラッシュメモリセルアレイと同様に数十ビットごとに一本ずつ位置しながらアクティブソース領域に連結される。
【００２１】
ＥＥＰＲＯＭセルは、バイト単位、即ち８ビット単位で消去動作を行うために、図４及び図５に示したような複雑な構造を有する。以下、前記ＥＥＰＲＯＭセルのプログラム、消去及び読出動作を詳細に説明する。
【００２２】
まず、ＥＥＰＲＯＭセルの消去動作は、フローティングゲートに電子を貯蔵することによって、セルのスレショルド電圧（Ｖｔｈ）を初期Ｖｔｈ値の０Ｖ付近から＋５Ｖ以上に上げる。即ち、選択ワードラインと選択バイトラインに２０Ｖを印加し、ビットラインに０Ｖを印加すると、選択バイトラインのコントロールゲートにのみ高電圧が印加されるので０Ｖのビットラインとの電圧差が生じる。したがって、前記該電圧差によってトンネル酸化膜を通じたＦ−Ｎトンネリングが発生し、フローティングゲート内に電子が注入される。
【００２３】
プログラム動作は、フローティングゲート内の電子を放出してセルのスレショルド電圧（Ｖｔｈ）を−５Ｖ以下に下げる動作である。即ち、選択ビットラインに約１３Ｖのプログラム電圧を印加し、選択ワードラインに２０Ｖの電圧を印加し、選択バイトラインとソース及びバルク基板に０Ｖを印加すると、選択ビットラインに印加された電圧とコントロールゲートに印加された０Ｖとの電圧差によってフローティングゲート内の電子がビットラインに消去される。
【００２４】
読出動作時、選択ビットラインとワードラインに読出電圧を印加し、バイトラインとソース及びバルク基板に０Ｖを印加すると、コントロールゲートに０Ｖの電圧が印加されてセルがプログラムされている場合は、ビットライン電圧によって電流経路が形成され、セルが消去されてスレショルド電圧（Ｖｔｈ）が０Ｖ以上の場合は電流経路が形成されない。このような電流経路の形成有無を通じてデータを区別する。
【００２５】
前述した構造を有するフラッシュメモリ装置とＥＥＰＲＯＭ装置を比較すれば、フラッシュメモリ装置は小さいセルサイズによって高集積化に有利であるが、消去の最初単位がブロックであるため、少ないデータを再書込みする時にもブロック内の全てのセルデータを新たにプログラミングしなければならない。一方、ＥＥＰＲＯＭ装置は、別途のバイト選択ラインが必要であり、単位セルが二つのトランジスタよりなるため、セルサイズが増大されて集積度が劣るという短所があるが、バイト単位で消去を行うため、少ないビットのデータを再書込みする時、この再書込み時間が短いという長所がある。
【００２６】
このような各装置の長所を用いるために、最近では高集積度を有するフラッシュメモリセルに少ないビット（例えば、数ｋｂｉｔないし数百ｋｂｉｔ）のＥＥＰＲＯＭセルを用いる複合メモリ装置が提案されており、前記装置によれば、少ないデータを随時書き直す時にはＥＥＰＲＯＭを用い、大容量のデータを書き直す時にはフラッシュメモリセルを用い得る。しかしながら、前記複合メモリ装置によれば、フラッシュメモリセルに比べてＥＥＰＲＯＭセルのサイズが大きく、各セルの構造が異なるため、数十Ｋビット以上を用いる場合、チップ面積が増大し、製造工程及びセル動作が複雑になる。
【００２７】
【発明が解決しようとする課題】
従って、本発明の目的は、高集積度を具現するとともに、バイト消去を行い得る不揮発性メモリ装置を提供することにある。
【００２８】
本発明の他の目的は、高集積度を具現するとともに、バイト消去を行い得る不揮発性メモリ装置の動作方法を提供することにある。
【００２９】
【課題を解決するための手段】
このような目的を達成するために、本発明は、一定の間隔で平行に配列された複数本のビットラインと前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとが直交する領域にフローティングゲートとコントロールゲートが積層されたスタック型ゲート構造で形成された複数個のセルと、前記ビットラインに平行に配列されるとともに、バイト単位のビットラインごとに位置する複数本のソースラインと、前記ソースラインとワードラインとの交差領域に形成されたソース選択トランジスタと、を備え、二つのセルは、一つのビットラインコンタクトによってビットラインに連結され、相異なるビットラインコンタクトで同一のビットラインに連結される対称した二つのセルは一つのアクティブソース領域を共有し、前記アクティブソース領域はワードラインに平行に配列されるとともにソース選択トランジスタとソースラインコンタクトとを通じて前記ソースラインに連結され、前記ソースラインは他のソースラインと電気的に分離されることを特徴とする不揮発性メモリ装置を提供する。
【００３０】
好ましくは、前記アクティブソース領域は、バイト単位で連結されて隣接したバイトのアクティブソース領域と分離される。
【００３１】
好ましくは、一つのビットラインコンタクトを共有する二つのセルは、相異なるアクティブソース領域、相異なるソース選択トランジスタ、及び同一のソースラインコンタクトを通じて同一のソースラインに連結される。
【００３２】
好ましくは、前記ソース選択トランジスタは、単層ゲートのＭＯＳトランジスタであり、そのゲート絶縁膜が前記セルのゲート絶縁膜より厚く形成される。
【００３５】
前記他の目的を達成するために、本発明は、一定の間隔で平行に配列された複数本のビットラインと前記ビットラインに垂直に一定の間隔で配列された複数本のワードラインとが直交する領域にフローティングゲートとコントロールゲートとが積層されたスタック型ゲート構造で形成された複数個のセルと、前記ビットラインに平行に配列されるとともにバイト単位のビットラインごとに位置する複数本のソースラインと、前記ソースラインとワードラインの交差領域に形成されたソース選択トランジスタと、を備え、二つのセルは一つのビットラインコンタクトによってビットラインに連結され、相異なるビットラインコンタクトで同一のビットラインに連結される対称した二つのセルは一つのアクティブソース領域を共有し、前記アクティブソース領域は、ワードラインに平行に配列されるとともにソース選択トランジスタとソースラインコンタクトを通じて前記ソースラインに連結され、前記ソースラインは他のソースラインと電気的に分離される不揮発性メモリ装置の動作方法において、前記セルの消去動作時、選択セルのワードラインに負の電圧を印加し、選択ビットラインをフローティングさせ、選択セルとアクティブソース領域を共有する隣接したワードラインに正の第１電圧を印加し、選択ソースラインに正の第２電圧を印加することによって、選択セルのフローティングゲート内に貯蔵された電子を消去することを特徴とする不揮発性メモリ装置の動作方法を提供する。
【００３６】
好ましくは、前記第１電圧は、前記第２電圧と等しいか、大きい。
【００４０】
上述したように、本発明の不揮発性メモリ装置では、ビットラインに平行なソースラインがプログラム動作時にセルを通じて発生する多量の電流をグラウンドノードに放出させ、且つバイト消去のためのバイト選択ラインとして機能し得るように前記ソースラインをバイト単位に一本ずつ形成する。さらに、前記ソースラインに連結されるアクティブソース領域もバイト単位に分離され、アクティブソース領域とソースラインを選択トランジスタとソースラインコンタクトを通じて連結させたり、ソース選択トランジスタ無しにソースラインコンタクトのみを通じて直接に連結する。
【００４１】
【発明の実施の形態】
以下、本発明に従う好適な実施形態を添付図面を参照しつつ詳細に説明する。なお、図面中、同一な構成要素及び部分には、可能な限り同一な符号及び番号を共通使用するものとする。
【００４２】
図６は、本発明の第１実施例による不揮発性メモリ装置において、メモリセルアレイの一部を示すレイアウト図である。また、図７は、図６に示したメモリセルアレイの等価回路図である。
【００４３】
図６及び図７を参照すれば、一定の間隔で形成される多数本のワードラインＷ／Ｌと金属層よりなる複数本のビットラインＢ／Ｌとが直交する領域にフローティングゲート１１０とコントロールゲート１１６ｃが積層されたスタック型ゲート構造の複数個のセルが形成される。二つのセルは、一つのビットラインコンタクト１２８によってビットラインＢ／Ｌと連結される。
【００４４】
相異なるビットラインコンタクト１２８で同一のビットラインＢ／Ｌに連結される対称された二つのセルは、一つのアクティブソース領域１０５を共有し、ワードラインＷ／Ｌに平行な不純物拡散層よりなる前記アクティブソース領域１０５は、バイト単位（即ち、８ビット）に分離されてビットラインＢ／Ｌに平行なソースラインＳ／Ｌに連結される。即ち、前記アクティブソース領域１０５は、バイト単位で連結されて隣接したバイトのアクティブソース領域１０５と分離される。前記ソースラインＳ／Ｌは、プログラム動作時にセルを通じて発生する多量の電流をグラウンドノードに放出させると同時に、バイト消去のためのバイト選択ラインとして機能し得るようにバイト単位ごとに一本ずつ形成される。１バイトのソースラインＳ／Ｌは、隣接したバイトのソースラインＳ／Ｌから電気的に分離される。
【００４５】
前記ソースラインＳ／ＬとワードラインＷ／Ｌとの交差領域には、ソース選択トランジスタが形成され、前記アクティブソース領域１０５は、前記ソース選択トランジスタを通じてソースラインコンタクト１２９に連結されることによって前記ソースラインＳ／Ｌに連結される。
【００４６】
前記ソース選択トランジスタは、単層のゲートを有するＭＯＳトランジスタであり、前記ソースラインコンタクト１２９は、図１に示した従来のフラッシュメモリセルとは異なってワードラインＷ／Ｌを基準として互いに反対の方向に位置する。従って、一つのビットラインコンタクト１２８を共有する二つのセルは、相異なるアクティブソース領域１０５、相異なるソース選択トランジスタ、及び同一のソースラインコンタクト１２９を通じて同一のソースラインＳ／Ｌに連結される。
【００４７】
上述した構造を有する本発明のメモリセルアレイは、従来のフラッシュメモリセルアレイと同様に小さいセルサイズを有する上で、従来のＥＥＰＲＯＭセルアレイと同様にバイト消去を行い得る。
【００４８】
以下、上述した構造を有する本発明のセル動作について詳細に説明する。
【００４９】
まず、消去動作時、バイト消去のために選択ソースライン及び選択セルとアクティブソース領域を共有する隣接したワードラインに５Ｖの消去電圧を印加し、選択ビットラインをフローティングさせ、選択セルのワードラインに−９Ｖの消去電圧を印加すると、隣接したワードラインに連結されたソース選択トランジスタを通じてソースラインに印加された電圧が選択セルのソース領域に伝達される。次いで、選択セルのソース領域に伝達された電圧と選択ワードラインに印加された負の電圧（−９Ｖ）  によってトンネル酸化膜を通じたＦ−Ｎトンネリング方式でフローティングゲート内の電子がソース領域に消去されることによって、セルのスレショルド電圧（Ｖｔｈ）が２Ｖ前後に下がる。
【００５０】
この時、選択ワードラインの非選択セルでは、ソース電圧が印加されないので消去動作が行われなく、選択セルのソース領域に電圧を印加するために隣接したワードラインに印加される電圧は、非選択バイトセルでＦ−Ｎトンネリングによる電子の移動が生じないように低い電圧とする。
【００５１】
さらに、選択セルとアクティブソース領域を共有する隣接したワードラインに印加される電圧を選択ソースラインに印加される電圧より高くすることによって、増大型（ｅｎｈａｎｃｅｍｅｎｔ  ｔｙｐｅ）ソース選択トランジスタのスレショルド電圧によるパス電圧（即ち、ソース領域に伝達される電圧）の低減を防止し得る。好ましくは、隣接したワードラインに“ソース消去電圧＋ソース選択トランジスタのスレショルド電圧”より大きい７Ｖの電圧を印加する。
【００５２】
尚、必要に応じてソース消去電圧を増加させることができ、この場合選択セルのゲートに印加される負の電圧の絶対値を下げ得る。したがって、トンネル酸化膜の厚さやセルの動作電圧が変化する場合、適切な電圧を印加して動作マージンを確保し得る。
【００５３】
プログラム動作は、従来のフラッシュメモリセルの動作と同様である。即ち、ビットラインに５Ｖ、選択ワードラインに１０Ｖを印加し、ソースラインとバルク基板に０Ｖを印加すると、チャネル熱電子中の一部がゲート電界によってトンネル酸化膜を通じてフローティングゲートに注入され、従ってセルのスレショルド電圧が６Ｖ以上に上がる。
【００５４】
読出動作時は、選択ワードラインに４〜５Ｖの電圧を印加し、ビットラインに１Ｖを印加し、ソースラインとバルク基板とに０Ｖを印加することによって、セルが消去された時にはセルのスレショルド電圧がワードライン電圧より低いのでセル電流が発生し、セルがプログラムされた場合はセル電流が発生しないという点を用いて、セルに貯蔵されたデータを区別する。
【００５５】
図８乃至図１４は、図６に示した本発明の第１実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。
【００５６】
図８は、ウェル１０１、１０２、フィールド酸化膜１０６及びトンネル酸化膜１０８を形成する段階を示す。まず、ｐ形の半導体基板１００の表面に写真及びイオン注入工程を用いてｎ形不純物を注入した後、高温熱処理を通じて前記ｎ形不純物を望む深さまで拡散させることによってｎ形ウェル１０１を形成する。次いで、写真及びイオン注入工程を用いて前記ｎ形ウェル１０１を除いた基板の表面及び前記ｎ形ウェル１０１内のメモリセルアレイ領域にｐ形不純物を注入した後、これを高温熱処理によって拡散させることによってｐ形ウェル１０２を形成する。通常、周辺回路領域のＮＭＯＳトランジスタが形成されるウェルをｐ形ウェル（図示せず）と称し、前記ｎ形ウェル１０１内のメモリセルアレイ領域に形成されるウェルをポケットｐ形ウェル１０２と称する。
【００５７】
次いで、前述のようにウェルを形成した後、通常のアイソレーション工程、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）工程やバッファ−ポリシリコンＬＯＣＯＳ（ｐｏｌｙｓｉｌｉｃｏｎ  ｂｕｆｆｅｒｅｄ  ＬＯＣＯＳ：ＰＢＬ）工程を通じて前記基板１００の上部に略４０００〜５０００Å厚のフィールド酸化膜１０６を形成することによって、基板１００をアクティブ領域とフィールド領域とに区分する。次に、前記アクティブ領域とフィールド領域の境界部分に形成された余計な膜を取り除くために犠牲酸化膜を形成した後、湿式食刻工程で前記犠牲酸化膜を完全に取り除く。
【００５８】
次いで、前記アクティブ領域の上部に薄い酸化膜又は酸窒化膜を１００Å厚さで薄く成長させることによって、セルのゲート酸化膜、即ちトンネル酸化膜１０８を形成する。この時、セルのスレショルド電圧を調節するために前記フィールド酸化膜１０６を形成した後、写真工程でセル領域を限定し、ｐ形不純物、例えばボロンやＢＦ２  を１．  ５〜２．  ５Ｅ１３イオン／ｃｍ２  のドーズ量と約５０ｋｅＶのエネルギでイオン注入する段階をさらに行うことができる。
【００５９】
図９は、第１導電層１１０及び層間誘電膜１１２を形成する段階を示す。前記のようにトンネル酸化膜１０８を形成した後、結果物の上部に第１導電層１１０として、例えばポリシリコン層を化学気相蒸着（  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤ）方法によって１０００Å程度の厚さに蒸着し、燐（Ｐ）を多量に含有したＰＯＣｌ３  をデポジット（  ｄｅｐｏｓｉｔ）して前記第１導電層１１０をｎ＋  形にドーピングさせる。次いで、写真食刻工程を通じてセルアレイのフィールド酸化膜１０６の上部の第１導電層１１０を乾式食刻で取り除くことによって、ビットラインに沿って隣接したセル間のフローティングゲートを互いに分離させる。即ち、前記フローティングゲート用の第１導電層１１０は、図６に示したように、セルのアクティブ領域とフィールド領域の一部領域を覆い、前記フィールド酸化膜１０６の一部領域から分離されてビットライン方向に伸長されるパターンで形成される。前記のように第１導電層１１０を食刻するとき、ビットラインに平行な複数本のソースラインのアクティブ領域とフィールド領域の一部領域でも前記セルアレイと同様に第１導電層１１０が食刻され、周辺回路領域ではフォトレジストパターン（図示せず）でマスキングして第１導電層１１０を残したり、前記領域の第１導電層１１０を完全に取り除く。
【００６０】
次いで、前記結果物の上部に、フローティングゲートとコントロールゲートを絶縁させるための層間誘電膜１１２として、例えば、ＯＮＯ（  Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ  ／Ｏｘｉｄｅ  ）膜を形成する。即ち、前記第１導電層１１０を酸化させて約１００Å厚の第１酸化膜を成長させた後、その上に約１３０Å厚の窒化膜を蒸着し、前記窒化膜を酸化させて約４０Å厚の第２酸化膜を成長させることによって、その厚さが１３０〜１８０Å程度のＯＮＯ膜１１２を形成する。
【００６１】
図１０は、周辺回路領域の層間誘電膜１１２及び第１導電層１１０を取り除く段階を示す。前述したように層間誘電膜１１２を形成した後、写真工程を通じて周辺回路領域のみをオープンさせるようにフォトレジストパターン１１３を形成する。次いで、露出された周辺回路領域の層間誘電膜１１２及び第１導電層１１０を乾式食刻工程で順次取り除く。そして、残っている絶縁膜、即ちトンネル酸化膜１０８を基板１００が損傷されないように湿式工程で取り除く。この時、周辺回路領域の第１導電層１１０を前記図９の段階で既に取り除いた場合は、前記層間誘電膜１１２を取り除く時、その下部のトンネル酸化膜１０８も共に取り除く。さらに、前記食刻工程を行った後、周辺回路トランジスタやセルアレイのソース選択トランジスタのスレショルド電圧を調節するためにｐ形不純物をイオン注入する段階をさらに行うことができる。
【００６２】
図１１は、第１及び第２ゲート酸化膜１１４、１１５、第２導電層１１６及び絶縁層１１８を形成する段階を示す。前記のように周辺回路領域の層間誘電膜１１２、第１導電層１１０及びトンネル酸化膜１０８を取り除いた後、熱酸化工程を通じて露出されたアクティブ領域に酸化膜を成長させる。その結果、セルアレイのうち、ソース選択トランジスタが形成されるアクティブ領域に第１ゲート酸化膜１１４が形成され、周辺回路領域のアクティブ領域に第２ゲート酸化膜１１５が形成される。ここで、ソース選択トランジスタの第１ゲート酸化膜１１４は、セルのトンネル酸化膜１０８と同一か、或いは厚く形成することが好ましい。これは、セルのプログラム又は消去動作時、前記セルで発生するＦ−Ｎトンネリングのような電子の出入りがソースライン領域で発生するのを防止するためである。さらに、第２ゲート酸化膜１１５の厚さは周辺回路トランジスタの駆動能力によって決定する。即ち、動作電圧が５Ｖ以下の場合は、１００〜１６０Å程度の厚さで第２ゲート酸化膜１１５を形成し、動作電圧が１０Ｖ以上の場合は２００〜４００Å程度の厚さで第２ゲート酸化膜１１５を形成する。
【００６３】
次いで、前記第１及び第２ゲート酸化膜１１４、１１５が形成された結果物の上部にコントロールゲートとして用いられる第２導電層１１６として、例えばｎ＋  形でドーピングされたポリシリコン層とタングステンシリサイド（ＷＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ  ）、タンタルシリサイド（ＴａＳｉｘ  ）のような金属シリサイド層を順に積層してポリサイド層を形成する。好ましくは、前記ポリシリコン層と金属シリサイド層はＣＶＤ方法によって各々１０００Å及び１５００Åの厚さで形成する。次に、前記第２導電層１１６の上部に酸化膜、窒化膜又は前記膜の複合膜を２０００〜４０００Å程度の厚さで蒸着して絶縁層１１８を形成する。
【００６４】
図１２は、周辺回路領域のゲートパターン１１６ａを形成する段階を示す。前記のように絶縁層１１８を形成した後、写真工程を通じてメモリセルアレイのワードラインパターン及び周辺回路領域のゲートパターンを形成するためのフォトレジストパターン１１９を形成する。次いで、前記フォトレジストパターン１１９を食刻マスクとして用いて露出された絶縁層１１８及び第２導電層１１６を食刻する。この時、前記フォトレジストパターン１１９が高いためパターンが密集した領域に食刻ガスが均一に供給されない問題を解決するために、露出された絶縁層１１８を食刻した後、前記フォトレジストパターン１１９を取り除き、前記フォトレジストパターン１１９より薄い絶縁層１１８を食刻マスクとして用いて露出された第２導電層１１６を食刻しても良い。この工程により、周辺回路領域に第２導電層よりなる単層ゲート１１６ａが形成される。
【００６５】
図１３は、セルのスタック型ゲート及びソース選択トランジスタの単層ゲート１１６ｂを形成する段階を示す。前述のように周辺回路領域の単層ゲート１１６ａを形成した後、写真工程を通じて周辺回路領域及びセルアレイ内のソースラインアクティブ領域をマスキングするようにフォトレジストパターン１２０を形成する。次いで、セルアレイ内の露出された絶縁層１１８を食刻マスクとして用いて第２導電層１１６、層間誘電膜１１２及び第１導電層１１０を連続的に取り除くことによって、フローティングゲート１１０とコントロールゲート１１６ｃが積層されたセルのスタック型ゲートを形成する。これと同時に、セルアレイ内のソースラインアクティブ領域、即ちソース選択トランジスタ領域には第２導電層よりなる単層ゲート１１６ｂが形成される。
【００６６】
図１４は、第１及び第２ソース／ドレイン領域１２２、１２４、平坦化層１２６及び金属層１３０を形成する段階を示す。前述したように、セルのスタック型ゲート１１０、１１６ｃ及びソース選択トランジスタのゲート１１６ｂを形成した後、ｎ形不純物のイオン注入工程を通じてセルアレイの第１ソース／ドレイン領域１２２を通常の単一接合構造や二重拡散接合（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ｊｕｎｃｔｉｏｎ：ＤＤ）構造で形成する。又は、前記第１ソース／ドレイン領域１２２中の一つの領域のみをＤＤ構造で形成しても良い。
【００６７】
好ましくは、前述したイオン注入工程時、セルアレイ内のソースラインアクティブ領域をフォトレジストパターン（図示せず）でマスキングする。その結果、ソースラインアクティブ領域には既に形成されている周辺回路領域の構造物パターンによってソース選択トランジスタの露出されたソース／ドレイン領域に前記セルと異なる形態の接合構造、例えばＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造を形成し得る。かつ、前記ソース選択トランジスタのソース／ドレイン領域を形成するための不純物イオン注入を、周辺回路トランジスタの第２ソース／ドレイン領域１２４を形成するための不純物イオン注入と同時に行っても良い。
【００６８】
次いで、前記のように第１及び第２ソース／ドレイン領域１２２、１２４を形成した後、結果物の上部に高温酸化膜（ＨＴＯ：Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄａｔｉｏｎ）（図示せず）を約１０００Åの厚さで蒸着し、その上にＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｒｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を約５０００Åの厚さで蒸着し９００℃でリフロー工程を施して前記ＢＰＳＧ膜の表面を平坦化することによって平坦化層１２６を形成する。次に、写真食刻工程を通じてセルのドレイン領域の上部に積層されている物質層を湿式食刻及び乾式食刻工程を通じて取り除いてビットラインコンタクト１２８を形成する。この時、図示していないが、バイトごとに一つずつソース選択トランジスタのソース領域の上部に積層されている物質層も共に食刻されてソースラインコンタクトが形成される。ここで、前記コンタクトを形成する時、湿式食刻を用いる理由は、コンタクトの縦横比を減少させてコンタクトプロファイルを改善させるためである。
【００６９】
次いで、前記コンタクトの形成された結果物の上部に金属層１３０として、例えばシリサイド層、ポリサイド層、又はアルミニウム層を蒸着し、これを写真食刻工程を通じてパタニングする。その結果、ビットラインコンタクト１２８を通じてセルのドレイン領域に電気的に連結されるビットラインが形成され、ソースラインコンタクトを通じてセルのアクティブソース領域に連結されるソースラインが形成される。
【００７０】
次いで、多層配線を必要とする場合、金属コンタクト及び金属層の形成工程を追加した後、結果物の上部に保護層（ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ  ）（図示せず）を形成することによって本発明の不揮発性メモリ装置を完成する。
【００７１】
図１５は、参考例による不揮発性メモリ装置において、メモリセルアレイの一部を示すレイアウト図であり、図１６は、図１５に示したメモリセルアレイの等価回路図である。
【００７２】
図１５及び図１６を参照すれば、参考例によるメモリセルアレイでは上述した第１実施例のメモリセルアレイ（図６参照）とは違って、アクティブソース領域１０５とソースラインＳ／Ｌがソース選択トランジスタ無しにソースラインコンタクト１２９によって直接に連結される。さらに、一つのビットラインコンタクト１２８を共有する二つのセルが相異なるアクティブソース領域１０５と相異なるソースラインコンタクト１２９を通じて同一のソースラインＳ／Ｌに連結される。
【００７３】
上述した構造を有する参考例によるメモリセルアレイにおいて、セルのプログラム動作及び読出動作は、本発明の第１実施例による動作と同一であり、消去動作は次のようである。
【００７４】
消去動作時、選択ソースラインに略１２Ｖの消去電圧を印加し、選択ワードラインに０Ｖを印加し、選択ビットラインをフローティングさせると、選択されたバイト内にあるセルのフローティングゲート内に貯蔵されている電子がソース領域に消去される。このとき、選択ビットラインの非選択ワードラインセルを安定的に維持するために非選択ワードラインに約５Ｖの外乱（ｄｉｓｔｕｒｂ  ）防止電圧を印加したり、前記非選択ワードラインをフローティングさせる。
【００７５】
さらに、消去動作時、選択ワードラインに−５Ｖを印加し、選択ソースラインに７Ｖを印加し、選択ビットラインをフローティングさせることによって、ワードラインとソースラインとの電圧差によって消去動作を行い得る。この時、選択ソースラインに連結された非選択ワードラインをフローティングさせたり、５Ｖの外乱防止電圧を印加してソースラインバイアスによるトンネリング外乱を防止する。ここで、前記外乱防止電圧は５ＶからＶｃｃ電圧に下げることができ、好ましくは、トンネル酸化膜の厚さやセル動作電圧に基づいて調整する。
【００７６】
上述したように、本発明の不揮発性メモリ装置によれば、ビットラインに平行なソースラインが毎バイトごとに形成されることによって、前記ソースラインはプログラム動作時にセルを通じて発生する多量の電流をグラウンドノードに放出させ、且つバイト消去のためのバイト選択ラインとして機能し得る。さらに、前記ソースラインに連結されるアクティブソース領域もバイト単位に分離され、アクティブソース領域は、ソース選択トランジスタとソースラインコンタクトとを通じてソースラインに連結される。
【００７７】
本発明は、好ましい実施例に上げて具体的に説明したが、当業者なら特許請求の範囲に記載された本発明の思想及び領域を外れない範囲内で本発明の多様な修正及び変更が可能であるということが理解できるであろう。
【００７８】
【発明の効果】
以上から述べてきたように、本発明の不揮発性メモリ装置は、高集積度を具現するとともに、バイト消去を行い得るため、少ないビットのデータを再書込みする時、その時間を縮め得る。
【図面の簡単な説明】
【図１】従来のＮＯＲ形フラッシュメモリ装置において、メモリセルアレイの一部を示すレイアウト図である。
【図２】図１に示したセルアレイの等価回路図である。
【図３】図１のセルアレイにおいて、単位セルの垂直構造を示す断面図である。
【図４】従来のＥＥＰＲＯＭ装置において、メモリセルアレイの一部を示す等価回路図である。
【図５】図４のセルアレイにおいて、単位セルの垂直構造を示す断面図である。
【図６】本発明の第１実施例による不揮発性メモリ装置において、メモリセルアレイの一部を示すレイアウト図である。
【図７】図６に示したセルアレイの等価回路図である。
【図８】図６に示した不揮発性メモリ装置の製造方法を順次に示す断面図である。
【図９】図６に示した不揮発性メモリ装置の製造方法を順次に示す断面図である。
【図１０】図６に示した不揮発性メモリ装置の製造方法を順次に示す断面図である。
【図１１】図６に示した不揮発性メモリ装置の製造方法を順次に示す断面図である。
【図１２】図６に示した不揮発性メモリ装置の製造方法を順次に示す断面図である。
【図１３】図６に示した不揮発性メモリ装置の製造方法を順次に示す断面図である。
【図１４】図６に示した不揮発性メモリ装置の製造方法を順次に示す断面図である。
【図１５】参考例による不揮発性メモリ装置において、メモリセルアレイ
の一部を示すレイアウト図である。
【図１６】図１５に示したセルアレイの等価回路図である。
【符号の説明】
１０…基板
１１，１０５…アクティブソース領域
１４…トンネル酸化膜
１６，５４，１１０…フローティングゲート
１８，５６，１１２…層間誘電膜
２０，５８，１１６ｃ…コントロールゲート
２４ａ…ソース領域
２４ｂ…ドレイン領域
２８，１２８…ビットラインコンタクト
２９，１２９…ソースラインコンタクト
５０，１００…半導体基板
５２，１０８…トンネル酸化膜
５３…ゲート酸化膜
６０…ゲート
６２ａ，６２ｂ…ソース／ドレイン領域
１０１，１０２…ウェル
１０６…フィールド酸化膜
１１０…第１導電層
１１３，１１９，１２０…フォトレジストパターン
１１４…第１ゲート酸化膜
１１５…第２ゲート酸化膜
１１６…第２導電層
１１６ａ，１１６ｂ…単層ゲート
１１８…絶縁層
１２２…第１ソース／ドレイン領域
１２４…第２ソース／ドレイン領域
１２６…平坦化層
１３０…金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003625661.tif 000014
【図１４】
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【図１５】
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【図１６】
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