(57)【特許請求の範囲】
【請求項１】
シリコン基板にフィールド分離構造の複数の行を形成し、フィールド分離構造は、前記シリコン基板に導通チャネルを定め、
前記フィールド分離構造の間に、２酸化シリコン層を付 着し、
前記２酸化シリコン層上、および前記フィールド分離構造上に、窒化物層を付着し、
前記窒化物層上に、ＰＳＧ層を付着し、
前記フィールド分離構造の間の、前記ＰＳＧ層，前記窒化物層，前記２酸化シリコン層の部分をエッチングして、前記フィールド分離構造上に、垂直に延びる柱状部を形成し、
前記柱状部の間の前記チャネル上に、トンネル酸化物を形成し、
前記柱状部の間にフローティングゲートを形成し、このフローティングゲートはポリシリコンの層よりなり、このポリシリコン層は前記チャネル上および前記柱状部の側面に沿って層を形成し、
前記柱状部上と、少なくとも前記柱状部の一部上とに延びる前記ポリシリコンの部分を除去して、前記フローティングゲートの第１および第２の端部に、上方に延びる垂直側壁を形成し、
前記側壁の外部を含み、前記フローティングゲート上に酸化物および窒化物の構成の誘電体層を付着し、
前記誘電体上にポリシリコンの層を付着し、前記フローティングゲートにプログラミング電荷を結合するコントロールゲートを形成し、
前記コントロールゲート上に、ハードマスクを形成する
ことを特徴とするＮＶＲＡＭメモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１ビット・メモリデバイスとして、フローティングゲート・トランジスタを用いる不揮発性メモリに関する。特に、セル面積をかなり増大させることなく、フローティングゲートとコントロールゲートとの間の増大した結合を有するＮＶＲＡＭメモリセルを開示する。
【０００２】
【従来の技術】
不揮発性メモリは、データの記憶のためのデジタル演算デバイスに用いられる。不揮発性メモリは、典型的に、基板上に形成された数千個のトランジスタを備え、メモリセルの行列マトリックスを構成する半導体メモリである。半導体メモリは、比較的速いアクセス時間を有し、高いデータ記憶密度を与える。不揮発性メモリアレイの物理的サイズは、メモリのデータ記憶容量を制限する。
【０００３】
不揮発性メモリの１つのタイプでは、フローティングゲート・トランジスタが、メモリデバイスとして用いられている。コントロールゲート上の電位は、フローティングゲートに結合されて、フローティングゲート上に蓄えられる電荷をプログラムする。メモリデバイスは、トンネルまたはホットエレクトロン注入によって、フローティングゲート誘電体上に電荷を注入することによって、プログラムされる。蓄積電荷の有無は、トランジスタの導通状態を決定する。この導通状態は、論理状態を示している。フローティングゲート・トランジスタを用いて、イレーザブル・プログラマブルＲＯＭ（Ｅ−ＰＲＯＭ）が構成される。このメモリでは、電源がオフされた後でも、注入電荷が長期間にわたって不揮発的に記憶される。データの消去は、フローティングゲート・トランジスタのコントロールゲートに供給される電位によって行われる。
【０００４】
Ｅ−ＰＲＯＭセルアレイの従来の構造では、各列のフローティングゲート・トランジスタは、互いに接続されたトランジスタのドレイン・コンタクトを有し、各列のトランジスタは、それらのコントロールゲート・ラインを互いに接続している。同一列にあるフローティングゲート・トランジスタのソースは、電気的に共通に接続されており、フラッシュ・タイプ構造の場合には隣りの列にも接続されている。マトリックスの個々のトランジスタは、共通のシリコン基板に形成され、同一の行に配列されたトランジスタは、次の行のトランジスタから、フィールド分離構造によって分離されている。
【０００５】
コントロールゲートとフローティングゲートとの間の結合は、フローティングゲートをコントロールゲートから分離する共通領域の大きさに比例する。従来のＣＭＯＳＮＶＲＡＭセル構造では、フローティングゲートは、厚い酸化物誘電体上に延びて、フローティングゲートに対するコントロールゲートの結合比を増大させている。酸化物の厚さは、信頼性，欠陥の最小化，および結合が最適となるように選ばれる。これらの目標値は、セル面積を調整し、これによりメモリアレイの記憶密度に影響を与える。したがって、記憶密度を増大して、単位面積あたりのデータ密度の対応した増大を得るためには、トランジスタの対応するサイズを増大させることなしに、個々のセルトランジスタのコントロールゲートに対するフローティングゲートの結合比を増大させることが望ましい。
【０００６】
ＮＶＲＡＭセルのコントロールゲートとフローティングゲートとの間の結合を増大させる企みは、米国特許第５，３１５，１４２号および第５，３８０，６７２号明細書に開示されている。これらデバイスのメモリセルは、シリコン基板に３次元のトレンチ構造で形成されており、本質的に３つの面上で、コントロールゲートに結合されるフローティングゲート構造を有している。トレンチ内にフローティングゲートを設けることは、フローティングゲートの内側の直立壁、およびトレンチの底部にあるフローティングゲートの部分に沿って、コントロールゲートを配置する機会を与える。フローティングゲートは、ソース領域およびドレイン領域と、フローティングゲートとを含む垂直側壁内の電子のトンネルによって、充電され放電される。トレンチメモリセル構造は、表面積が小さく、他方では、コントロールゲートとフローティングゲートとの間の高い結合比を維持する。
【０００７】
本発明は、トレンチ構造を用いることなく、およびセル面積を大きく増大させることなく、コントロールゲートとフローティングゲートとの間の結合を増大させるものである。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、ＮＶＲＡＭメモリセルのコントロールゲートとフローティングゲートとの間の結合比を増大させることにある。
【０００９】
本発明のさらに他の目的は、セル面積を増大させることなしに、トランジスタのコントロールゲートおよびフローティングゲートとの間の結合比を増大させることにある。
【００１０】
【課題を解決するための手段】
本発明のこれらの目的および他の目的は、本発明のトランジスタおよびその製造方法により実現される。本発明は、薄膜電界効果トランジスタのソース領域とドレイン領域との間に延びるチャネル上に設けられたフローティングゲートを有するＮＶＲＡＭセルを提供する。フローティングゲートは、トンネル酸化物によって、ソース領域およびドレイン領域から絶縁され、垂直に延びる２つの側壁を有するＵ形状をしている。酸化物−窒化物−酸化物（ＯＮＯ）層のような第２の絶縁層を、フローティングゲートのＵ形状の内部と、垂直に延びる側壁の上面および外面上とに付着する。ポリシリコンの第２の層は、同一列のすべてのセルに対するコントロールゲートを形成する。ポリシリコンの第２の層は、ＯＮＯ層上、および絶縁された側壁の上面および外面上で、フローティングゲートをコンフォーマルに覆っている。
【００１１】
フローティングゲートの垂直側壁の外面、およびフローティングゲートの内面は、ＯＮＯ層を経てコントロールゲートに容量的に結合されている。コントロールゲートとフローティングゲートとの間の全表面積は、フローティングゲートの垂直に延びる側壁の外面の面積と、コントロールゲートの内側の垂直側壁とによって増大し、これによりデバイスに対する基板の表面積の増大に悩まされることなく、結合化を増大する。
【００１２】
【発明の実施の形態】
図１は、複数のＮＶＲＡＭメモリセルを有する不揮発性メモリの部分７〜９を示す。不揮発性メモリの部分８は、ＮＶＲＡＭセル１１〜１４を含んでいる。ＮＶＲＡＭセル１１〜１４は、メモリセルの２列×２行のマトリックスに形成されている。１行の２個のメモリセルは、ドレイン領域２０，２１への共通接続を共有し、メモリセルの列は、ソース領域１６，１９を有している。これらソース領域は、部分７，９における隣りの列に対して共通である。ドレイン領域およびソース領域は、ポリシリコン基板３内のドープされた領域である。２つのドレイン領域２０，２１は、１行の残りのメモリセルの他のドレイン領域に、導体（図示せず）によって共に接続される。
【００１３】
各メモリセルは、また、各ＮＶＲＡＭセルのソース領域１６，１９とドレイン領域２０，２１とを分離するフローティングゲート構造２３〜２６を有している。各ソース領域１６，１９とドレイン領域２０，２１との間の導通は、各フローティングゲート２３〜２６によって発生される電界によって制御される。コントロールゲート２８，２９は、各ＮＶＲＡＭセルのフローティングゲート２３，２４と２５，２６を覆うように示されている。
【００１４】
コントロールゲート２８，２９およびフローティングゲート２５，２６の構造は、図２により詳しく示されている。図２は、図１の２−２線に沿った断面を示している。２個のフローティングゲート２５，２６の各々は、Ｕ形状の断面を有するポリシリコン層よりなる。フローティングゲート２５，２６は、下側の導通チャネル３５の端部で、側壁を形成する１対の垂直方向に延びる側面２５ｂ，２６ｂを有している。ポリシリコンのフローティングゲート２５，２６は、フローティングゲート２５，２６からコントロールゲート２９（ポリシリコンの）を分離する酸化物−窒化物−酸化物（ＯＮＯ）の層で覆われる。ハードマスクのコンフォーマル被膜３１は、コントロールゲートを覆う。
【００１５】
フローティングゲート２５，２６は、約９ｎｍの薄いトンネル酸化物層４３によって、ドープされたチャネル領域３５から分離される。コントロールゲート２８，２９がソース領域１６，１９に対して正の電位にあると、電荷はフローティングゲート２５，２６の下側に注入され、そこに蓄積されて、メモリセルの論理状態を示す。ドープされた領域３５は、ＮＶＲＡＭセルのためのチャネルを有している。このチャネルは、セルの各ソースまたはドレイン上で終わっている。ソース領域とドレイン領域との間の導通は、フローティングゲート２５，２６上に蓄積された電荷によって制御される。
【００１６】
ほぼＵ形状のフローティングゲート構造２５，２６は、ＯＮＯ層２７を経て、Ｍ形状構造のコントロールゲート２９に容量結合される。コントロールゲート２９とフローティングゲート２５，２６との間の結合は、フローティングゲート２５，２６のＵ形状の上面２５ａ，２６ａに沿って、および垂直に延びる側壁の外側面２５ｂ，２６ｂに沿って、すなわち、コントロールゲート２９とフローティングゲート２５，２６がＯＮＯ層２７によって分離されるところで生じる。したがって、Ｕ形状フローティングゲート２５，２６とＭ形状コントロールゲート２９とにより、増大した結合が得られる。
【００１７】
個々のＭＶＲＡＭセルのドープされたシリコン領域３５は、シリコン基板３に形成されたＳＴＩ分離構造３２，３４，３６（ＮＶＲＡＭセルの行を分離する）によって分離される。
【００１８】
図３は、図１の３−３線に沿った断面図である。コントロールゲート２９は、ＯＮＯ絶縁層２７によって、フローティングゲート２３から分離されて示されている。付着およびエッチングプロセスの際に、各側面に沿って、窒化物スペーサ４９が形成される。ドレイン領域２１とソース領域１６とは、半導体技術で知られているように、チャネル領域３５で分離される。このチャネル領域の導通は、フローティングゲート２３に蓄積された電荷により制御される。フローティングゲート２５，２６は、ソース領域１６，１９とドレイン領域２０，２１との間の導通チャネル３５を流れる電流のフローにほぼ垂直な長さ方向軸を有している。
【００１９】
フローティングゲート２５，２６のＵ形状内部内に設けられたＭ形状コントロールゲート２９と、Ｕ形状フローティングゲート２５，２６の上面２５ａ，２６ａと垂直の外面２５ｂ，２６ｂ上を覆う部分とによって与えられる結合は、各ＮＶＲＡＭセルの対応するサイズを増大させることなしに、コントロールゲートへのフローティングゲートの結合を増大させる。コントロールゲート２９からフローティングゲート２５，２６を分離する共通領域の増大による結合の増大は、基板３上に占められる領域において材料を増大させることなく生じ、これによりメモリアレイについての記憶密度のロスを避けることができる。
【００２０】
メモリアレイのＮＶＲＡＭセルを製造する方法を、図４〜図１２に示す。図４は、多数のフィールド分離構造３２，３４…３６を有する半導体基板３を示す。フィールド分離構造は、図１の２−２線に沿って見て、隣接ＮＶＲＡＭセルの行間の境界を形成する。半導体材料よりなる３つの層が、半導体基板３の表面上に付着される。第１の層は、各フィールド分離構造３２，３４，３６間の２酸化シリコンＳｉＯ2 絶縁層４０である。２酸化シリコン層４０は、約１５ｎｍ厚さであり、フィールド分離構造３２〜３６の間の領域に制限される。窒化物層４１が、フィールド分離構造３２〜３６および２酸化シリコン４０上に、約８０ｎｍの厚さに付着される。次に、ＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ  ｓｉｌｉｃａ  ｇｌａｓｓ）の層４２が、窒化物層４１上に、約５００ｎｍの厚さに付着される。図４の層構造はパターニングされて、図５に示される様に、フィールド分離構造３２，３４，３６間のスペースにあるＰＳＧ４２と窒化物層４１と２酸化シリコン層４０とが、エッチング除去され、フローティングゲート２５，２６の２つの垂直側壁の位置を定める２つの柱状部を残す。フィールド分離構造３２〜３６間の部分であって、ＮＶＲＡＭセルの導通チャネル３５を形成するシリコン基板の上に、トンネル酸化物４３を、９ｎｍの厚さに再成長する。
【００２１】
図６には、フローティングゲート２５，２６を形成する最初の工程を示す。ポリシリコン４４の層が、全構造上に、１００〜３００ｎｍ、好適には２００ｎｍの厚さに付着される。ポリシリコン層４４は研磨されて、図７に示すように、ＰＳＧ層４２上に延びている部分が除去される。その結果、ポリシリコン層４４は、ＮＶＲＡＭセル・チャネル領域３５上のフローティングゲート・スペースのみを占有し、チャネル領域３５からはトンネル酸化物層４３によって分離されている。
【００２２】
図８は、フローティングゲート２５，２６の２つの側壁を形成する適切なマスクを用いて、窒化物層４１の表面から、図７のＰＳＧ層４２を除去する工程を示す。次に、約５〜９ｎｍ厚さの追加の酸化物層４６が、フローティングゲート構造に形成される。図８の窒化物層４１は、シリコン基板３に達するまで、エッチング除去される。次に、図８において付着された薄い酸化物層４６は、残りの構造上にＯＮＯ層２７を付着する前に、ディップ・オフ（ｄｉｐ−ｏｆｆ）処理により除去される。図９は、酸化物−窒化物−酸化物（ＯＮＯ）層２７を形成する工程を示す。このＯＮＯ層２７は、５〜３０ｎｍの厚さを有し、コントロールゲート２９からフローティングゲート２５，２６を分離する。ＯＮＯ層２７は、ＯＮＯ層の酸化物／窒化物の比が約５０：５０となるように、表面層を酸化し、窒化物層を付着し、続いて酸化工程を行う既知のプロセスにより形成される。
【００２３】
図１０は、マスク工程を示す。このマスク工程は、ＮＶＲＡＭセル以外の回路要素に用いられるシリコン基板３の隣接領域から、ＯＮＯ層２７を除去するために用いられる。このようにして、ＯＮＯ層２７は、ＮＶＲＡＭ構造に制限される。
【００２４】
図１１によれば、基板３上に非ＮＶＲＡＭ回路要素を形成するのに用いられるＮＶＲＡＭセルの外側の領域に、約２０ｎｍの厚さの酸化物層３９が形成される。次に、ポリシリコンのコントロールゲート層２９が、ＯＮＯ層２７上に付着される。コントロールゲート層２９は、Ｕ形状フローティングゲートの内面に沿って、側壁の上面２５ａ，２６ａに沿って、側壁の外面２５ｂ，２６ｂに沿って、ＯＮＯ層２７により、フローティングゲートから分離されている。
【００２５】
図１２は、コントロールゲート・ポリシリコン層２９に、ハードマスク層３１を設ける工程を示す。ハードマスク層３１は、酸化物または窒化物の層で構成することができる。このハードマスク層は、除去すべき領域を、次の処理工程のために定める像転写膜として用いられる。次のエッチング工程は、ハードマスクによって保護されていないコントロールゲート間のポリシリコン，ＯＮＯ，酸化物の残りの層のすべてを除去し、シリコン基板３上にトンネル酸化物層４３のみを残す。
【００２６】
次に、このエッチング工程により形成されるコントロールゲート２８，２９の側壁が酸化され、窒化物スペーサ４９（図３に示す）が、側壁上に付着される。
【００２７】
フローティングゲート構造およびコントロールゲート構造の完成に続いて、コントロールゲート構造およびフローティングゲート構造の各々の両側に、ソース拡散領域およびドレイン拡散領域が形成される。ＮＶＲＡＭ製造方法において用いられる加熱サイクル処理と共に、Ｎ形ドーパント不純物の注入が行われる。
【００２８】
以上に本発明を説明し開示した。さらに、この開示は、本発明の好適な実施例のみを示しているが、前述したように、種々の他の組合せ，変形，環境で用いることができ、前記教示と同一基準の本発明の概念、および／または関連技術の知識の範囲内で、変更または変形することができる。前記実施例は、さらに本発明の実施の最良の形態を説明することを意図したものであり、当業者が、本発明を、このようなまたは他の実施例に、および特定の応用または本発明の使用により要求される種々の変形例に利用することができるようにすることを意図したものである。したがって、発明の詳細な説明は、本発明をここに説明した形態に限定することを意図するものではない。また、特許請求の範囲の請求項は、代替の実施例を含むものと解釈すべきである。
【００２９】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）コントロールゲートとフローティングゲートとの間の増大した結合を有するＮＶＲＡＭセルであって、
隣接するトランジスタからトランジスタを分離する２つのフィールド分離構造を有する基板と、
ソースおよびドレインを接続するチャネルを形成する、前記フィールド分離構造間の領域と、
前記チャネル上に設けられた酸化物層と、
前記酸化物層上を、前記各フィールド分離構造にまで延び、上方に延びてＵ形状のフローティングゲートを形成するポリシリコンの層と、
前記Ｕ形状のフローティングゲートの内面と、前記Ｕ形状のフローティングゲートの上面と、前記Ｕ形状のフローティングゲートの直立部分の外面とに沿って設けられた第２の酸化物層と、
前記第２の酸化物層上に形成されたポリシリコンの第２の層とを備え、この第２の層は、コントロールゲートを形成し、前記第２の酸化物層を経て前記フローティングゲートに結合されている、
ことを特徴とするＮＶＲＡＭセル。
（２）前記ポリシリコンの第２の層は、ＮＶＲＡＭセルの列に対するコントロールゲートを形成することを特徴とする上記（１）に記載のＮＶＲＡＭセル。
（３）前記コントロールゲートの両側に、窒化物スペーサをさらに備えることを特徴とする上記（２）に記載のＮＶＲＡＭセル。
（４）前記第２の酸化物層は、酸化物−窒化物−酸化物の構成よりなることを特徴とする上記（２）に記載のＮＶＲＡＭセル。
（５）前記コントロールゲート上に設けられたハードマスクをさらに備えることを特徴とする上記（１）に記載のＮＶＲＡＭセル。
（６）複数のフィールド分離構造を有するシリコン基板を備え、１対のフィールド分離構造は、前記基板上の導通チャネルを分離し、
前記導電チャネル上に延びるトンネル酸化物層と、
前記各導通チャネル上に設けられ、前記チャネルを横切って延びるポリシリコンの層よりなり、前記チャネル上に垂直に延びる１対の側壁を形成するフローティングゲートと、
前記側壁の外面を覆う酸化物層と、
前記酸化物層および垂直に延びる側壁を経て、前記フローティングゲートに容量結合され、前記チャネルの導通を制御する静電荷を前記フローティングゲートに供給するコントロールゲートと、
を備えることを特徴とするＮＶＲＡＭセル。
（７）前記側壁間の前記チャネルを横切って延びる前記フローティングゲートの部分は、前記酸化物層および前記コントロールゲートにより覆われることを特徴とする上記（６）に記載のＮＶＲＡＭセル。
（８）前記フローティングゲートの部分は、前記導通チャネルを通る導通軸に垂直に延びることを特徴とする上記（７）に記載のＮＶＲＡＭセル。
（９）シリコン基板にフィールド分離構造の複数の行を形成し、フィールド分離構造は、前記シリコン基板のドレイン領域からソース領域を分離する導通チャネルを、前記シリコン基板に定め、
前記フィールド分離構造の間の前記チャネル上に、トンネル酸化物を形成し、
前記チャネル上にフローティングゲートを形成し、このフローティングゲートは、前記チャネル上に延び、前記チャネルの端部で垂直な側壁を形成するポリシリコンの層よりなり、
前記フローティングゲート上に誘電体層を付着して、前記側壁の外部を覆い、
前記外部上の前記誘電体層上にポリシリコンの層を付着して、前記フローティングゲートにプログラミング電荷を結合するコントロールゲートを形成する、
ことを特徴とするＮＶＲＡＭメモリの製造方法。
（１０）前記側壁の内面を含めて、前記フローティングゲートの内面を、前記誘電体層および前記ポリシリコンで覆うことを特徴とする上記（９）に記載のＮＶＲＡＭメモリの製造方法。
（１１）前記誘電体層は、窒化物および酸化物よりなる構成であることを特徴とする上記（９）に記載のＮＶＲＡＭメモリの製造方法。
（１２）シリコン基板にフィールド分離構造の複数の行を形成し、フィールド分離構造は、前記シリコン基板に導通チャネルを定め、
前記フィールド分離構造上に、垂直に延びる柱状部を形成し、
前記柱状部の間の前記チャネル上に、トンネル酸化物を形成し、
前記柱状部の間にフローティングゲートを形成し、このフローティングゲートはポリシリコンの層よりなり、このポリシリコン層は前記チャネル上および前記柱状部の側面に沿って層を形成し、
前記柱状部上と、少なくとも前記柱状部の一部上とに延びる前記ポリシリコンの部分を除去して、前記フローティングゲートの第１および第２の端部に、上方に延びる垂直側壁を形成し、
前記側壁の外部を含み、前記フローティングゲート上に誘電体層を付着し、
前記誘電体上にポリシリコンの層を付着し、前記フローティングゲートにプログラミング電荷を結合するコントロールゲートを形成する、
ことを特徴とするＮＶＲＡＭメモリの製造方法。
（１３）前記柱状部を形成する工程では、
前記フィールド分離構造の間に、２酸化シリコン層を付着し、
前記２酸化シリコン層上、および前記フィールド分離構造上に、窒化物層を付着し、
前記窒化物層上に、ＰＳＧ層を付着し、
前記フィールド分離構造の間の、前記ＰＳＧ層，前記窒化物層，前記２酸化シリコン層の部分をエッチングして、前記フィールド分離構造上に前記柱状部を形成する、
ことを特徴とする上記（１２）に記載の方法。
（１４）前記誘電体層は、酸化物および窒化物の構成で形成されていることを特徴とする上記（１２）に記載の方法。
（１５）前記コントロールゲート上に、ハードマスクを形成することを特徴とする上記（１２）に記載の方法。
【図面の簡単な説明】
【図１】本発明の好適な実施例によるメモリセルを有する不揮発性メモリを示す平面図である。
【図２】図１の２−２線に沿ったＮＶＲＡＭメモリセルの断面図である。
【図３】図１の３−３線に沿ったＮＶＲＡＭメモリセルの断面図である。
【図４】各ＮＶＲＡＭセルのフローティングゲート構造を形成する最初の処理工程を示す図である。
【図５】各ＮＶＲＡＭセルのフローティングゲートを形成するための柱状部を形成する処理工程を示す図である。
【図６】シリコン基板のチャネル領域の上にフローティングゲートを形成する処理工程を示す図である。
【図７】図６のポリシリコン付着を選択された領域で除去する工程を示す図である。
【図８】フローティングゲートの垂直側壁の形成を示す図である。
【図９】フローティングゲートに絶縁層を形成するためのＯＮＯ付着工程を示す図である。
【図１０】メモリセル外の半導体の領域のＯＮＯ層を除去するためのマスク工程を示す図である。
【図１１】ＮＶＲＡＭセルのコントロールゲートを形成するためのポリシリコンの付着を示す図である。
【図１２】最終のエッチング処理において残される領域を定めるハードマスクを形成する処理工程を示す図である。
【符号の説明】
３  ポリシリコン基板
７，８，９  不揮発性メモリの部分
１１，１２，１３，１４  ＮＶＲＡＭセル
１６，１９  ソース領域
２０，２１  ドレイン領域
２３，２４，２５，２６  フローティングゲート構造
２５ａ，２６ａ  上面
２５ｂ，２６ｂ  側面
２７  ＯＮＯ絶縁膜
２８，２９  コントロールゲート
３１  ハードマスク
３２，３４，３６  フィールド分離構造
３５  導通チャネル
３９  酸化物層
４０  ＳｉＯ2 絶縁層
４１  窒化物層
４２  ＰＳＧ層
４３  トンネル酸化物層
４４  ポリシリコンの層
４６  酸化物層
４９  窒化物スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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