(57)【特許請求の範囲】
【請求項１】
容量素子を備える複数の電圧変換セルと、
入力電圧を電圧変換するために前記複数の電圧変換セルを並列接続または直列接続の何れかに切り換えるスイッチ回路と、
前記入力電圧とあらかじめ設定された基準電圧との比較結果に基づいて前記スイッチ回路及び前記電圧変換セルを制御する検知部と、
を備え、前記検知部は、前記入力電圧が前記基準電圧よりも高い場合には前記スイッチ回路に対して前記複数の電圧変換セルを並列接続するための信号を出力し、前記入力電圧が前記基準電圧よりも低い場合には前記スイッチ回路に対して前記複数の電圧変換セルを直列接続するための信号を出力し、前記複数の電圧変換セルに対して前記入力電圧の電圧値及び基準電位の電圧値で変化するクロック信号を制御信号として出力することを特徴とする電圧変換回路。
【請求項２】
前記電圧変換セルは、前記制御信号の入力に基づいて、入力電圧の昇圧動作を行うことを特徴とする請求項１記載の電圧変換回路。
【請求項３】
前記電圧変換セルは、前記制御信号の入力に基づいて、入力電圧の降圧動作を行うことを特徴とする請求項１記載の電圧変換回路。
【請求項４】
前記検知部は、前記入力電圧と前記基準電圧とを比較して、該入力電圧のレベルの変化を検知することを特徴とする請求項１乃至３のいずれかに記載の電圧変換回路。
【請求項５】
前記検知部は、前記入力電圧と該入力電圧を電圧変換した出力電圧とを比較して、該入力電圧のレベルの変化を検知することを特徴とする請求項１乃至３のいずれかに記載の電圧変換回路。
【請求項６】
前記検知部は、前記入力電圧のレベルに基づいて、並列に接続した前記電圧変換セルと、直列に接続した前記電圧変換セルを混在させるように前記スイッチ回路を制御することを特徴とする請求項１乃至５のいずれかに記載の電圧変換回路。
【請求項７】
複数の電圧変換セルと、入力電圧を電圧変換するために前記複数の電圧変換セルの接続形態を並列接続または直列接続の何れかに切り換えるスイッチ回路とが備えられた電圧変換回路を制御する電圧変換回路の制御回路であって、
前記電圧変換回路の入力電圧と出力電圧との比を検知し、その比に基づいて前記複数の電圧変換セルの直列接続段数及び並列接続段数を切り換えるための信号を前記スイッチ回路に出力するとともに、前記複数の電圧変換セルに対して前記入力電圧の電圧値及び基準電位の電圧値で変化するクロック信号を制御信号として出力することを特徴とする電圧変換回路の制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部から供給される電源電圧を昇圧あるいは降圧した内部電源を生成する電圧変換回路に関するものである。
【０００２】
半導体装置、特にＤＲＡＭ等のメモリデバイスには、ワード線に供給する昇圧電圧や、基板に供給する負電圧等を内部電源として生成する電源電圧発生回路が搭載されている。近年の半導体装置では、消費電力の低減を図るために、外部電源が低電圧化され、これにともない内部電源電圧の低電圧化が図られている。このため、電源電圧発生回路においても、外部電源の低電圧化に関わらず、十分に電流供給能力を確保し、かつ低消費電力化を測る必要がある。
【０００３】
【従来の技術】
図１７は、従来の半導体装置に搭載される昇圧電源生成回路の一例を示す。ダイオードＤ１のアノードには、外部から電源Ｖccが供給され、そのダイオードＤ１のカソードは、ダイオードＤ２のアノードに接続される。
【０００４】
前記ダイオードＤ２のカソードは、ダイオードＤ３のアノードに接続され、そのダイオードＤ３のカソードから昇圧電源Ｖppが出力される。また、前記ダイオードＤ３にはスイッチ回路ＳＷ１が並列に接続されている。
【０００５】
前記ダイオードＤ１，Ｄ２間のノードＮ１には容量Ｃ１の一端が接続され、その容量Ｃ１の他端には第一の入力信号ＩＮ１が入力される。
前記ダイオードＤ２，Ｄ３間のノードＮ２には容量Ｃ２の一端が接続され、その容量Ｃ２の他端には第二の入力信号ＩＮ２が入力される。
【０００６】
このように構成された昇圧電源生成回路では、１段昇圧動作あるいは２段昇圧動作の切り換えが可能である。すなわち、１段昇圧動作時には、スイッチ回路ＳＷ１が導通状態に維持された状態で、図１７（ｂ）に示すように、入力信号ＩＮ１として所定周波数のクロック信号が入力され、入力信号ＩＮ２として固定レベルが入力される。
【０００７】
すると、ダイオードＤ１と容量Ｃ１によるポンピング動作により、ノードＮ１の電位が電源Ｖccレベル以上に昇圧され、その昇圧電圧がダイオードＤ２及びスイッチ回路ＳＷ１を介して昇圧電源Ｖppとして出力される。
【０００８】
この１段昇圧動作では、昇圧電源Ｖppは理想的には電源Ｖccの２倍の電圧まで昇圧される。
２段昇圧動作時には、図１８（ａ）に示すように、スイッチ回路ＳＷ１が非導通状態に維持された状態で、図１８（ｂ）に示すように、入力信号ＩＮ１，ＩＮ２として所定周波数の互いに逆相のクロック信号が入力される。
【０００９】
すると、ダイオードＤ１と容量Ｃ１によるポンピング動作と、ダイオードＤ２と容量Ｃ２によるポンピング動作が交互に行われて、ノードＮ２の電位が電源Ｖccレベル以上に昇圧され、その昇圧電圧がダイオードＤ３を介して昇圧電源Ｖppとして出力される。
【００１０】
この２段昇圧動作では、昇圧電源Ｖppは理想的には電源Ｖccの３倍の電圧まで昇圧される。
上記のような昇圧電圧生成回路における出力電圧と最大供給電流との関係を図１９に示す。同図において、横軸は昇圧電源Ｖppであり、電源Ｖccに対する倍率で示す。縦軸は、供給許容電流である。
【００１１】
同図に示すように、同一出力電圧Ｖppについて、１段昇圧動作時の供給許容電流Ｉ１と２段昇圧動作時の供給許容電流Ｉ２を比較すると、２段昇圧動作時の供給許容電流Ｉ２の方が大きくなっている。
【００１２】
これは、１段昇圧動作時には容量Ｃ１のみがポンピング動作に寄与するのに対し、２段昇圧動作時には交互にではあるが容量Ｃ１，Ｃ２がともにポンピング動作に寄与するからである。しかし、２段昇圧動作は１段昇圧動作に比べて電力効率が悪く、消費電力が大きくなる。
【００１３】
同図において、昇圧電源Ｖppが供給される負荷回路の消費電流の一例をＩｐで示す。消費電流Ｉｐは、通常、昇圧電源Ｖppに比例して大きくなる。
上記のような昇圧電源生成回路で、上記消費電流Ｉｐを消費する負荷回路に対し、十分な供給電流を確保しながら、昇圧電源生成回路の消費電力を低減するためには、消費電流Ｉｐと１段昇圧動作時の供給許容電流Ｉ１とが交差する切り換え設定電圧Ｖａで１段昇圧動作と２段昇圧動作とを切り換えることが望ましい。
【００１４】
すなわち、Ｖpp＜Ｖａのとき、１段昇圧動作とし、Ｖａ≦Ｖppのとき、２段昇圧動作とすることが望ましい。
一方、ＤＲＡＭ等のメモリデバイスでは、電源Ｖppは選択されたワード線に供給され、その電圧値は電源Ｖccよりセルトランジスタのしきい値分以上高いレベルに設定される。
【００１５】
従って、電源Ｖppと電源Ｖccのレベル差は、電源Ｖccの電圧レベルに関わらずほぼ一定でよいため、電源Ｖccの電圧レベルが高くなるほど、電源Ｖppと電源Ｖccの電圧比は小さくなる。
【００１６】
また、前記消費電流Ｉｐは、ほぼ電源Ｖppの電圧レベルに比例し、供給許容電流Ｉ１，Ｉ２は電源Ｖccの上昇にともなって、その絶対量が増大するため、図１９において、消費電流Ｉｐは、電源Ｖccが高くなるほど相対的に下方へ移動する。
【００１７】
この結果、電源Ｖccが高い場合には、１段昇圧動作から２段昇圧動作に切り換える前記切り換え設定電圧Ｖａが高電圧側に移動するため、１段昇圧動作で消費電流Ｉｐより高い供給許容電流Ｉ１を供給できる電源Ｖppの範囲が広がり、昇圧電源生成回路の電力効率が上昇する。
【００１８】
また、電源Ｖccが低い場合には、１段昇圧動作から２段昇圧動作に切り換える前記切り換え設定電圧Ｖａが低電圧側に移動するため、１段昇圧動作で消費電流Ｉｐより高い供給許容電流Ｉ１を供給できる電源Ｖppの範囲が狭まり、昇圧電源生成回路の電力効率が低下する。
【００１９】
そして、１段昇圧動作と２段昇圧動作とを切り換える切り換え設定電圧Ｖａは、電源Ｖccの電圧レベルに基づいて設定されている。
【００２０】
【発明が解決しようとする課題】
ところが、上記のような昇圧電圧生成回路では、電源Ｖccに基づいて切り換え設定電圧Ｖａを正確に検出することは困難である。
【００２１】
従って、切り換え設定電圧Ｖａより高い出力電圧Ｖppで１段昇圧動作から２段昇圧動作に切り換える状態となると、供給許容電流Ｉ１が消費電流Ｉｐ以下となって電源Ｖppの電圧レベルが低下してしまう。
【００２２】
そこで、このような不具合を防止するために、切り換え設定電圧Ｖａより十分に低い出力電圧Ｖppで１段昇圧動作から２段昇圧動作に切り替わるように設定すれば、供給許容電流Ｉ１が消費電流Ｉｐを下回ることはない。
【００２３】
しかし、このような設定では、１段昇圧動作で事足りる範囲でありながら、２段昇圧動作を行うため、昇圧電源生成回路の電力効率が低下し、ひいてはデバイス全体の消費電力を増大させてしまうという問題点がある。
【００２４】
この発明の目的は、電力効率に優れ、かつ消費電力の少ない電圧変換回路を提供することにある。
【００２５】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。すなわち、電圧変換セルＣは、容量素子を備え、スイッチ回路ＳＷは入力電圧Ｖccを電圧変換するために前記複数の電圧変換セルＣを並列接続または直列接続の何れかに切り換える。検知部ＤＴは、入力電圧Ｖccと基準電圧Ｖrefとの比較結果に基づいてスイッチ回路ＳＷ及び電圧変換セルＣを制御する。入力電圧Ｖccが基準電圧Ｖrefよりも低いとき、前記電圧変換セルＣを直列に接続する信号を出力し、入力電圧Ｖccが基準電圧Ｖrefよりも高いとき、前記電圧変換セルＣを並列に接続する信号を出力する。また、前記複数の電圧変換セルＣに対して前記入力電圧Ｖccの電圧値及び基準電位Ｖssの電圧値となるクロック信号を制御信号として出力する。
【００２６】
【発明の実施の形態】
（第一の実施の形態）
図２〜図４は、第一の実施の形態を示す。この実施の形態は、昇圧電圧生成回路を示すものであり、図２（ａ）及び図３（ａ）に示すように、ダイオードＤ１，Ｄ２，Ｄ３及び容量Ｃ１，Ｃ２は、前記従来例と同一構成である。
【００２７】
前記ダイオードＤ２にはスイッチ回路ＳＷ２が並列に接続される。そして、１段昇圧動作時には、図２（ａ）に示すように、スイッチ回路ＳＷ２が導通状態に維持されるとともに、同図（ｂ）に示すように、入力信号ＩＮ１，ＩＮ２として同相のクロック信号が入力される。
【００２８】
また、２段昇圧動作時には、図３（ａ）に示すように、スイッチ回路ＳＷ２が不導通状態に維持されるとともに、同図（ｂ）に示すように、入力信号ＩＮ１，ＩＮ２として逆相のクロック信号が入力される。
【００２９】
このように構成された昇圧電圧生成回路では、２段昇圧動作時には前記従来例と同様に動作し、図４に示すように、その供給許容電流Ｉ２も前記従来例と同様である。
【００３０】
また、１段昇圧動作時には、その最大供給電流Ｉ１ａが前記従来例に比して２倍となる。これは、１段昇圧動作時にはダイオードＤ２が短絡され、ダイオードＤ１と容量Ｃ１，Ｃ２とでポンピング動作が行われ、容量Ｃ１，Ｃ２が並列に動作するため、実質的に容量を倍増させたことになるからである。
【００３１】
上記のように構成された昇圧電圧生成回路では、次に示す作用効果を得ることができる。
（１）容量Ｃ１，Ｃ２の容量を前記従来例と同一とすれば、１段昇圧動作時の最大供給電流Ｉ１ａを従来例の２倍に増大させることができる。
【００３２】
（２）図４に示すように、負荷回路の消費電流Ｉｐと１段昇圧動作時の最大供給電流Ｉ１ａが交差する出力電圧は、前記従来例のＶａより高いＶｃとなる。従って、１段昇圧動作で出力可能となる昇圧電圧Ｖppの範囲が広がり、昇圧電圧生成回路の電力効率が向上する。
【００３３】
なお、容量Ｃ１，Ｃ２の容量値を変更することにより、最大供給電流Ｉ１ａを適宜に調節することもできる。
（第二の実施の形態）
図５は、昇圧電圧生成回路の第二の実施の形態を示す。この実施の形態は、昇圧回路１と、前記昇圧回路１の動作を制御するための制御信号生成回路２と、電源Ｖccの電圧値を検出する検知回路３とから構成される。
【００３４】
前記昇圧回路１は、ＮチャネルＭＯＳトランジスタＴr1のドレインが電源Ｖccに接続され、ソースはＰチャネルＭＯＳトランジスタＴr2のソースに接続される。
【００３５】
前記トランジスタＴr2のドレインは、ＰチャネルＭＯＳトランジスタＴr3のソースに接続され、そのトランジスタＴr3のドレインから昇圧電圧Ｖppが出力される。また、前記トランジスタＴr2，Ｔr3に対し、ＰチャネルＭＯＳトランジスタＴr4が並列に接続されている。
【００３６】
前記トランジスタＴr1，Ｔr2のソースであるノードＮ３には、容量Ｃ３の一端が接続され、その容量Ｃ３の他端には、前記制御信号生成回路２から制御信号ＣＳ１が入力される。
【００３７】
前記トランジスタＴr2のドレインであるノードＮ４には、容量Ｃ４の一端が接続され、その容量Ｃ４の他端には、前記制御信号生成回路２から制御信号ＣＳ２が入力される。
【００３８】
前記トランジスタＴr1のゲートには、前記制御信号生成回路２から制御信号ＣＳ３が入力され、前記トランジスタＴr2のゲートには、前記制御信号生成回路２から制御信号ＣＳ４が入力される。
【００３９】
また、トランジスタＴr3のゲートには、前記制御信号生成回路２から制御信号ＣＳ５が入力され、前記トランジスタＴr4のゲートには、前記制御信号生成回路２から制御信号ＣＳ６が入力される。
【００４０】
この昇圧回路１では、トランジスタＴr1〜Ｔr3が前記第一の実施の形態のダイオードＤ１〜Ｄ３に相当し、トランジスタＴr4がスイッチ回路ＳＷ２に相当する。
【００４１】
そして、トランジスタＴr1〜Ｔr4の開閉動作を制御することにより、１段昇圧動作及び２段昇圧動作を選択可能となっている。
前記検知回路３の具体的構成を図６に従って説明する。抵抗Ｒ１，Ｒ２は、電源Ｖccと電源Ｖssとの間で直列に接続されて、電源Ｖccと電源Ｖssの電位差を分圧した比較電圧Ｖ１を出力する。
【００４２】
前記比較電圧Ｖ１は、カレントミラー回路４の一方の入力端子に入力され、そのカレントミラー回路４の他方の入力端子には基準電圧Ｖrefが入力される。そして、前記カレントミラー回路４の出力信号がインバータ回路５ａ，５ｂを介して検知信号ＲＳとして出力される。
【００４３】
前記検知信号ＲＳは、前記比較電圧Ｖ１が基準電圧Ｖrefより高電位であるときＨレベルとなり、比較電圧Ｖ１が基準電圧Ｖrefより低電位であるときＬレベルとなる。
【００４４】
従って、Ｒ１，Ｒ２を同一抵抗値とし、かつ基準電圧Ｖrefを基準となる電源Ｖccの電圧値の１／２に設定すれば、電源Ｖccが基準値より高くなれば検知信号ＲＳはＨレベルとなり、電源Ｖccが基準値より低くなれば検知信号ＲＳはＬレベルとなる。
【００４５】
また、前記検知回路３は図７に示す構成としてもよい。この検知回路３は、前記基準電圧Ｖrefに代えて、昇圧電圧Ｖppと電源Ｖssを抵抗Ｒ３，Ｒ４で分圧した比較電圧Ｖ２をカレントミラー回路４に入力した構成としている。
【００４６】
このような構成の検知回路４では、例えば３Ｖの電源Ｖccに基づいて４．５Ｖの電源Ｖppを生成する場合に、抵抗Ｒ１，Ｒ２を同一抵抗値とし、かつ抵抗Ｒ３，Ｒ４の抵抗値を２：１に設定する。
【００４７】
このように設定すれば、電源Ｖccが３Ｖより高くなれば、検知信号ＲＳはＨレベルとなり、電源Ｖccが３Ｖより低くなれば、検知信号ＲＳはＬレベルとなる。前記制御信号生成回路２の具体的構成を図８に従って説明する。所定周波数のクロック信号φは、インバータ回路５ｃ及び４段のインバータ回路５ｄを介して前記制御信号ＣＳ１として出力される。
【００４８】
また、前記インバータ回路５ｃの出力信号は、転送ゲート６ａ及び４段のインバータ回路５ｅを介して前記制御信号ＣＳ２として出力される。また、前記インバータ回路５ｃの出力信号は、インバータ回路５ｆ及び転送ゲート６ｂを介して前記インバータ回路５ｅに出力される。
【００４９】
前記転送ゲート６ａのＮチャネル側ゲート及び前記転送ゲート６ｂのＰチャネル側ゲートには前記検知信号ＲＳが入力され、前記転送ゲート６ａのＰチャネル側ゲート及び前記転送ゲート６ｂのＮチャネル側ゲートには前記検知信号ＲＳがインバータ回路５ｇを介して入力される。
【００５０】
従って、検知信号ＲＳがＨレベルのとき、転送ゲート６ａが導通するとともに、転送ゲート６ｂが不導通となるため、制御信号ＣＳ１，ＣＳ２は同相信号となる。また、検知信号ＲＳがＬレベルのとき、転送ゲート６ｂが導通するとともに、転送ゲート６ａが不導通となるため、制御信号ＣＳ１，ＣＳ２は逆相信号となる。
【００５１】
前記クロック信号φは、インバータ回路５ｈを介してＮＡＮＤ回路７ａに入力されるとともに、インバータ回路５ｈ及び４段のインバータ回路５ｉを介してＮＡＮＤ回路７ａに入力される。前記ＮＡＮＤ回路７ａの出力信号はインバータ回路５ｊに入力される。
【００５２】
従って、クロック信号φがＬレベルからＨレベルに立ち上がると、インバータ回路５ｊの出力信号はＨレベルからＬレベルに立ち下がり、クロック信号φがＨレベルからＬレベルに立ち下がると、インバータ回路５ｊの出力信号はＬレベルからＨレベルに立ち上がる。
【００５３】
なお、クロック信号φの立ち下がりに対するインバータ回路５ｊの立ち上がりは、クロック信号φの立ち上がりに対するインバータ回路５ｊの立ち下がりに対し、インバータ回路５ｉの動作遅延時間に相当する時間で遅延する。
【００５４】
前記インバータ回路５ｊの出力信号は容量Ｃ５の一端に入力され、その容量Ｃ５の他端はＮチャネルＭＯＳトランジスタＴr5のソース及びＮチャネルＭＯＳトランジスタＴr6のゲートに接続される。前記トランジスタＴr5，Ｔr6のドレインには、電源Ｖccが供給される。
【００５５】
前記クロック信号φは、ＮＡＮＤ回路７ｂに入力されるとともに、４段のインバータ回路５ｋを介して前記ＮＡＮＤ回路７ｂに入力される。そして、前記ＮＡＮＤ回路７ｂの出力信号はインバータ回路５ｍに入力される。
【００５６】
このインバータ回路５ｍの出力信号の立ち上がり及び立ち下がりは、前記インバータ回路５ｊの逆相となる。
前記インバータ回路５ｍの出力信号は、容量Ｃ６の一端に入力され、その容量Ｃ６の他端は、前記トランジスタＴr5のゲート及び前記トランジスタＴr6のソースに接続されるとともに、その他端から前記制御信号ＣＳ３が出力される
前記インバータ回路５ｊ，５ｍの出力信号が交互にＨレベルとなると、容量Ｃ５，Ｃ６の容量結合により、前記トランジスタＴr5，Ｔr6は交互にオンされる。このとき、トランジスタＴr5，Ｔr6のゲート電圧は電源Ｖcc以上に昇圧されるため、トランジスタＴr5，Ｔr6がオンされるとき、そのソース電位は電源Ｖccレベルまで上昇し、その状態で容量Ｃ５，Ｃ６の容量結合によりそのソース電位が昇圧される。
【００５７】
従って、クロック信号φがＬレベルからＨレベルに立ち上がるとき、制御信号ＣＳ３は電源Ｖccレベルから容量Ｃ５，Ｃ６に基づく所定の昇圧幅で昇圧される。
【００５８】
前記検知信号ＲＳは、前記インバータ回路５ｇを介して差動回路８ａに入力される。前記差動回路８ａは、前記インバータ回路５ｇの出力信号がＮチャネルＭＯＳトランジスタＴr7のゲートに入力され、インバータ回路５ｇの出力信号がインバータ回路５ｎを介してＮチャネルＭＯＳトランジスタＴr8のゲートに入力される。
【００５９】
前記トランジスタＴr7，Ｔr8のソースは電源Ｖssに接続され、前記トランジスタＴr7のドレインは、ＰチャネルＭＯＳトランジスタＴr9のドレイン及びＰチャネルＭＯＳトランジスタＴr10のゲートに接続される。
【００６０】
前記トランジスタＴr8のドレインは、ＰチャネルＭＯＳトランジスタＴr10のドレイン及びＰチャネルＭＯＳトランジスタＴr9のゲートに接続される。
そして、ＰチャネルＭＯＳトランジスタトランジスタＴr9，Ｔr10のソースには電源Ｖppが供給される。
【００６１】
このような差動回路８ａでは、検知信号ＲＳに基づいてトランジスタＴr7，Ｔr8のドレインから相補出力信号ＲＳＰ，ＲＳＰバーを出力する。この出力信号ＲＳＰ，ＲＳＰバーは、出力信号ＲＳＰが前記検知信号ＲＳと同相であり、そのＨレベルは電源Ｖppレベル、Ｌレベルは電源Ｖssレベルとなる。
【００６２】
前記クロック信号φは、前記差動回路８ａ及びインバータ回路５ｎと同様な構成の差動回路８ｂ及びインバータ回路５ｐに入力され、その差動回路８ｂは相補出力信号φｐ，φｐバーを出力する。この出力信号φｐ，φｐバーは、出力信号φｐがクロック信号φと同相であり、そのＨレベルは電源Ｖppレベル、Ｌレベルは電源Ｖssレベルとなる。
【００６３】
そして、出力信号φｐバーはＮＡＮＤ回路７ｃに入力され、出力信号φｐはＮＡＮＤ回路７ｅに入力される。
前記クロック信号φは、４段のインバータ回路５ｓを介して前記差動回路８ａと同様な構成の差動回路８ｃ及びインバータ回路５ｔに入力され、その差動回路８ｃは相補出力信号φｐｄ，φｐｄバーを出力する。前記出力信号φｐｄは、前記差動回路８ｂの出力信号φｐをインバータ回路５ｓの動作遅延時間分遅らせた信号となり、前記出力信号φｐｄバーは、前記差動回路８ｂの出力信号φｐバーをインバータ回路５ｓの動作遅延時間分遅らせた信号となる。
【００６４】
そして、出力信号φｐｄバーはＮＡＮＤ回路７ｃに入力され、出力信号φｐｄはＮＡＮＤ回路７ｅに入力される。
前記ＮＡＮＤ回路７ｃの出力信号は、ＮＡＮＤ回路７ｄに入力され、そのＮＡＮＤ回路７ｄには前記差動回路８ａの出力信号ＲＳＰバーが入力される。そして、ＮＡＮＤ回路７ｄの出力信号がインバータ回路５ｑを介して前記制御信号ＣＳ４として出力される。
【００６５】
従って、制御信号ＣＳ４は検知信号ＲＳがＨレベルのとき、ＮＡＮＤ回路７ｃの出力信号に関わらず、Ｌレベルに固定される。また、検知信号ＲＳがＬレベルのとき、制御信号ＣＳ４はクロック信号φの立ち上がりに基づいて立ち上がり、クロック信号φの立ち下がりに基づいて立ち下がる。
【００６６】
このとき、制御信号ＣＳ４の立ち下がりは、インバータ回路５ｓの動作遅延時間分遅延する。
前記ＮＡＮＤ回路７ｃの出力信号は、ＮＯＲ回路９に入力され、そのＮＯＲ回路９には前記差動回路８ａの出力信号ＲＳＰバーが入力される。そして、ＮＯＲ回路９の出力信号がインバータ回路５ｒを介して前記制御信号ＣＳ６として出力される。
【００６７】
従って、制御信号ＣＳ６は検知信号ＲＳがＬレベルのとき、ＮＡＮＤ回路７ｃの出力信号に関わらず、Ｈレベルに固定される。また、検知信号ＲＳがＨレベルのとき、制御信号ＣＳ４〜ＣＳ６はクロック信号φの立ち上がりに基づいて立ち上がり、クロック信号φの立ち下がりに基づいて立ち下がる。
【００６８】
このとき、制御信号ＣＳ６の立ち下がりは、インバータ回路５ｓの動作遅延時間分遅延する。
前記ＮＡＮＤ回路７ｃの出力信号は、転送ゲート６ｃ及び２段のインバータ回路５ｕを介して前記制御信号ＣＳ５として出力される。また、前記ＮＡＮＤ回路７ｅの出力信号は、転送ゲート６ｄ及び前記インバータ回路５ｕを介して前記制御信号ＣＳ５として出力される。
【００６９】
前記転送ゲート６ｃのＰチャネル側ゲート及び前記転送ゲート６ｄのＮチャネル側ゲートには、前記差動回路８ａの出力信号ＲＳＰバーが入力され、前記転送ゲート６ｃのＮチャネル側ゲート及び前記転送ゲート６ｄのＰチャネル側ゲートには、前記差動回路８ａの出力信号ＲＳＰが入力される。
【００７０】
すると、前記検知信号ＲＳがＨレベルとなると、転送ゲート６ｃが導通状態となるとともに、転送ゲート６ｄが不導通状態となって、ＮＡＮＤ回路７ｃの出力信号がインバータ回路５ｕを介して制御信号ＣＳ５として出力される。
【００７１】
また、前記検知信号ＲＳがＬレベルとなると、転送ゲート６ｃが不導通状態となるとともに、転送ゲート６ｄが導通状態となって、ＮＡＮＤ回路７ｅの出力信号がインバータ回路５ｕを介して制御信号ＣＳ５として出力される。
【００７２】
従って、前記検知信号ＲＳがＨレベルとなると、前記制御信号ＣＳ５はクロック信号φと同相の信号となり、前記検知信号ＲＳがＬレベルとなると、前記制御信号ＣＳ５はクロック信号φと逆相の信号となる。
【００７３】
なお、クロック信号φに対する制御信号ＣＳ５の立ち下がりは、クロック信号φに対する制御信号ＣＳ５の立ち上がりに比して、インバータ回路５ｓの動作遅延時間に相当する時間だけ遅延する。
【００７４】
次に、上記のように構成された昇圧電圧生成回路の動作を図９及び図１０に従って説明する。
電源Ｖccの電圧レベルが所定電圧より低くなって、検知回路から出力される検知信号ＲＳがＬレベルとなると、図９に示す２段昇圧動作を行う。
【００７５】
すなわち、制御信号生成回路２から出力される制御信号ＣＳ６は電源Ｖppレベルに固定され、昇圧回路１のトランジスタＴr4はオフ状態に維持される。
また、転送ゲート６ａは不導通となるとともに、転送ゲート６ｂは導通状態となり、制御信号ＣＳ１，ＣＳ２は逆相信号となる。
【００７６】
また、転送ゲート６ｃは不導通となるとともに、転送ゲート６ｄは導通状態となり、ＮＡＮＤ回路７ｅの出力信号が制御信号ＣＳ５として出力される。
この状態で、クロック信号φがＬレベルからＨレベルに立ち上がると、まず制御信号ＣＳ４が電源Ｖssレベルから電源Ｖppレベルに立ち上がり、トランジスタＴr2がオフされる。
【００７７】
次いで、制御信号ＣＳ１が立ち下がり、かつ制御信号ＣＳ２が立ち上がる。すると、ノードＮ３の電位は低下し、ノードＮ４の電位は上昇する。
次いで、制御信号ＣＳ３が電源Ｖccレベルから立ち上がり、次いで制御信号ＣＳ５が電源Ｖppレベルから電源Ｖssレベルに立ち下がる。
【００７８】
すると、トランジスタＴr1がオンされて、ノードＮ３が電源Ｖccレベルまで上昇し、トランジスタＴr3がオンされて、ノードＮ４の充電電荷が電源Ｖppとして出力される。
【００７９】
次いで、クロック信号φがＨレベルからＬレベルに立ち下がると、制御信号ＣＳ３が電源Ｖccレベルに立ち下がる。すると、ノードＮ３は電源Ｖccレベルであるので、トランジスタＴr1がオフされる。
【００８０】
また、制御信号ＣＳ５が電源Ｖssレベルから電源Ｖppレベルに立ち上がり、トランジスタＴr3がオフされる。
次いで、制御信号ＣＳ１がＨレベルに立ち上がり、制御信号ＣＳ２がＬレベルに立ち下がる。
【００８１】
すると、ノードＮ３が昇圧され、ノードＮ４が降圧される。そして、制御信号ＣＳ４が電源Ｖssレベルに立ち下がって、トランジスタＴr2がオンされ、ノードＮ３，Ｎ４が短絡されて、その電位が均等化される。
【００８２】
そして、クロック信号φの立ち上がり及び立ち下がりに基づいてこのような動作が繰り返されて、昇圧電源Ｖppが出力される。このような昇圧動作では、容量Ｃ３，Ｃ４が順次昇圧動作を行うことにより２段昇圧動作が行われ、電源Ｖccに対し昇圧幅の大きな昇圧電源Ｖppが出力される。
【００８３】
一方、電源Ｖccの電圧レベルが所定電圧より高くなって、検知回路３から出力される検知信号ＲＳがＨレベルとなると、制御信号ＣＳ４は電源Ｖssレベルに固定され、トランジスタＴr2はオン状態に維持される。
【００８４】
また、転送ゲート６ａは導通状態となり、転送ゲート６ｂは不導通状態となるため、制御信号ＣＳ１，ＣＳ２は同相信号となる。
また、転送ゲート６ｃは導通状態となり、転送ゲート６ｄは不導通状態となるため、ＮＡＮＤ回路７ｃの出力信号が制御信号ＣＳ５として出力される。
【００８５】
この状態で、クロック信号φがＬレベルからＨレベルに立ち上がると、制御信号ＣＳ５，ＣＳ６が電源Ｖssレベルから電源Ｖppレベルまで立ち上がり、トランジスタＴr3，Ｔr4がオフされる。
【００８６】
次いで、制御信号ＣＳ１，ＣＳ２がＬレベルに立ち下がり、ノードＮ３，Ｎ４の電位が低下する。
次いで、制御信号ＣＳ３が電源Ｖccレベルから昇圧されてトランジスタＴr1がオンされ、ノードＮ３，Ｎ４が電源Ｖccレベルまで充電される。
【００８７】
次いで、クロック信号φがＨレベルからＬレベルに立ち下がると、まず制御信号ＣＳ３が電源Ｖccレベルまで立ち下がり、トランジスタＴr1がオフされる。
そして、制御信号ＣＳ１，ＣＳ２がＨレベルに立ち上がって、ノードＮ３，Ｎ４が昇圧される。
【００８８】
次いで、制御信号ＣＳ５，ＣＳ６が電源Ｖssレベルに立ち下がって、トランジスタＴr3，Ｔr4がオンされ、ノードＮ３，Ｎ４の充電電位が電源Ｖppとして出力される。
【００８９】
そして、クロック信号φの立ち上がり及び立ち下がりに基づいてこのような動作が繰り返されて、昇圧電源Ｖppが出力される。このような昇圧動作では、容量Ｃ３，Ｃ４が同時に昇圧動作を行うことにより１段昇圧動作が行われ、２段昇圧動作に比べて、電流供給能力が向上する。
【００９０】
上記のように構成された昇圧電圧生成回路では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）電源Ｖccのレベルに応じて、１段昇圧動作と２段昇圧動作とを自動的に切りかえることができる。
【００９１】
（２）検知回路３であらかじめ設定されたレベルと電源Ｖccとを比較し、その比較結果に基づいて１段昇圧動作と２段昇圧動作とを切り換えることができる。従って、１段昇圧動作と２段昇圧動作とを切り換える電源Ｖccレベルを適宜に設定することにより、電源Ｖccレベルが低い場合には、２段昇圧動作により十分な昇電源電圧Ｖppを得ることができるとともに、電源Ｖccが高い場合には、１段昇圧動作により電源効率を向上させながら、十分な電流供給能力を確保することができる。
【００９２】
（３）図４に示すように、１段昇圧動作の供給許容電流Ｉ１ａと２段昇圧動作の供給許容電流Ｉ２との交点Ｐで、１段昇圧動作と２段昇圧動作とを切り換えることにより、常時駆動能力の最も高い状態で動作させることができる。従って、昇圧電圧生成回路の動作マージンを十分に確保することができる。
【００９３】
（４）動作マージンを確保できるので、容量Ｃ３，Ｃ４を小容量化しても、信頼性を確保することができる。従って、容量Ｃ３，Ｃ４を構成するために要する面積を縮小して、チップ面積の縮小を図ることができる。
（第三の実施の形態）
図１１は、第三の実施の形態を示す。この実施の形態は、前記第二の実施の形態のトランジスタＴr4に代えて、ＰチャネルＭＯＳトランジスタＴr11をトランジスタＴr2に並列に接続し、そのトランジスタＴr11を制御信号ＣＳ７で制御した点を除いて、前記第二の実施の形態と同様である。
【００９４】
前記トランジスタＴr11は、１段昇圧動作時には電源Ｖssレベルの制御信号ＣＳ７に基づいて常時オンされ、２段昇圧動作時には電源Ｖppレベルの制御信号ＣＳ７に基づいて常時オフされる構成とする。
【００９５】
このような構成により、前記第二の実施の形態と同様な作用効果を得ることができる。
（第四の実施の形態）
図１２〜図１４は、第四の実施の形態を示す。この実施の形態は、前記第一の実施の形態にダイオードＤ４，Ｄ５と、スイッチ回路ＳＷ３，ＳＷ４と、容量Ｃ５，Ｃ６を追加した構成である。
【００９６】
このような構成では、図１２（ａ）に示すように、スイッチ回路ＳＷ２〜ＳＷ４をすべて導通状態とし、同図（ｂ）に示すように、同相のクロック信号を入力信号ＩＮ１〜ＩＮ４として入力すると、ダイオードＤ２，Ｄ３，Ｄ４が短絡されて、１段昇圧動作が可能となる。
【００９７】
この状態では、容量Ｃ３〜Ｃ６が昇圧動作を並列に行うので、１段昇圧動作時の供給許容電流をさらに増大させることができる。
また、図１３（ａ）に示すように、スイッチ回路ＳＷ３のみを不導通状態とし、同図（ｂ）に示すように、入力信号ＩＮ３，ＩＮ４を逆相信号とすれば、ダイオードＤ２，Ｄ４が短絡されて、２段昇圧動作が可能となる。
【００９８】
この状態では、容量Ｃ３，Ｃ４と、容量Ｃ５，Ｃ６が昇圧動作を並列に行うので、２段昇圧動作時の供給許容電流をさらに増大させることができる。
また、図１４（ａ）に示すように、スイッチ回路ＳＷ２〜ＳＷ４をすべて不導通状態とし、同図（ｂ）に示すように、入力信号ＩＮ１に対し入力信号ＩＮ３を同相とし、かつ入力信号ＩＮ１に対し入力信号ＩＮ２，ＩＮ４を逆相信号とすれば、４段昇圧動作が可能となる。
【００９９】
この状態では、容量Ｃ１〜Ｃ４が順次昇圧動作を行うので、さらに高電圧の昇圧電源Ｖppを生成することができる。
このような構成とすることにより、前記第一の実施の形態で得られた作用効果に加えて、１段昇圧動作、２段昇圧動作及び４段昇圧動作を適宜に選択することにより、供給許容電流と昇圧能力とをさらに最適に選択することができる。
（第五の実施の形態）
図１５及び図１６は、第五の実施の形態を示す。この実施の形態は、負電圧発生回路を示すものであり、直列に接続したダイオードＤ１〜Ｄ３において、ダイオードＤ１のカソード側に電源Ｖss（ＧＮＤ）を供給する点においてのみ前記第一の実施の形態と相違する。
【０１００】
このような構成では、スイッチ回路ＳＷ２を導通状態として、入力信号ＩＮ１，ＩＮ２に同相のクロック信号を供給すれば、１段降圧動作が行われて、電源Ｖssより低電圧の例えば基板電源ＶBBが生成される。
【０１０１】
また、スイッチ回路ＳＷ２を不導通状態として、入力信号ＩＮ１，ＩＮ２に逆相のクロック信号を供給すれば、２段降圧動作が行われる。
従って、この実施の形態では負電圧発生回路について前記第一の実施の形態と同様な作用効果を得ることができる。
【０１０２】
【発明の効果】
以上詳述したように、この発明は電力効率に優れ、かつ消費電力の少ない内部電源発生回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第一の実施の形態の昇圧電圧生成回路を示す回路図である。
【図３】  第一の実施の形態の昇圧電圧生成回路を示す回路図である。
【図４】  第一の実施の形態の出力特性図である。
【図５】  第二の実施の形態を示す回路図である。
【図６】  検知回路を示す回路図である。
【図７】  検知回路の別例を示す回路図である。
【図８】  制御信号生成回路を示す回路図である。
【図９】  第二の実施の形態の２段昇圧動作を示すタイミング波形図である。
【図１０】  第二の実施の形態の１段昇圧動作を示すタイミング波形図である。
【図１１】  第三の実施の形態を示す回路図である。
【図１２】  第四の実施の形態を示す回路図である。
【図１３】  第四の実施の形態を示す回路図である。
【図１４】  第四の実施の形態を示す回路図である。
【図１５】  第五の実施の形態を示す回路図である。
【図１６】  第五の実施の形態を示す回路図である。
【図１７】  従来の昇圧電圧生成回路を示す回路図である。
【図１８】  従来の昇圧電圧生成回路を示す回路図である。
【図１９】  従来の昇圧電圧生成回路の出力特性図である。
【符号の説明】
Ｃ            電圧変換セル
Ｖcc          入力電圧
ＳＷ          スイッチ回路
ＤＴ          検知部
【図１】
0003652950.tif 000002
【図２】
0003652950.tif 000003
【図３】
0003652950.tif 000004
【図４】
0003652950.tif 000005
【図５】
0003652950.tif 000006
【図６】
0003652950.tif 000007
【図７】
0003652950.tif 000008
【図８】
0003652950.tif 000009
【図９】
0003652950.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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