(57)【特許請求の範囲】
【請求項１】
第１の基板と第２の基板との間に液晶を挟持し、該第１の基板上に、複数の走査電極と、該走査電極と交差した複数の信号電極と、前記走査電極の電圧及び前記信号電極の電圧により制御される画素回路とを設け、該画素回路に、前記走査電極及び前記信号電極の交点に設けたスイッチング素子と、該スイッチング素子によりその電圧を制御される表示電極とを設け、前記第２の基板の一方の面上に透明電極を形成し、前記表示電極と前記透明電極との間に印加される電圧により前記液晶を駆動する液晶表示装置において、
前記第１の基板上に、少なくとも、前記信号電極の電圧をクロック信号ＣＬＫにより制御する信号制御手段と、クロック信号の位相を制御する位相同期手段を有するクロック信号制御手段とを有し、
前記クロック信号制御手段の位相同期手段は、前記信号制御手段から入力されるクロック信号ＣＬＫ’を遅延する機能を備えた分周回路を有し、前記分周回路から出力される出力信号ＣＯと入力される水平同期信号Ｈｓの位相が一致するように前記クロック信号ＣＬＫを制御することを特徴とする液晶表示装置。
【請求項２】
前記位相同期手段は、前記水平同期信号Ｈｓと前記分周回路から出力される出力信号ＣＯ間の位相を比較する位相比較回路と、該位相比較回路から出力される信号を低域瀘波する低域瀘波回路と、該低域瀘波回路の出力に応じた周波数を有する前記クロック信号ＣＬＫを出力する電圧制御発振回路とを備えたことを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記分周手段は、前記信号制御手段から取り出した前記クロック信号ＣＬＫ’を該信号制御手段中での前記クロック信号ＣＬＫの遅延時間と等しくなるように遅延せしめる遅延回路と、該遅延回路により遅延された前記クロック信号ＣＬＫ’を計数するカウンタとを備えたことを特徴とする請求項１記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリックス方式の液晶表示装置に係り、特に液晶表示パネル上に駆動回路を一体的に形成した駆動回路一体型の液晶表示装置に関するものである。
【０００２】
【従来の技術】
従来の駆動回路一体型のアクティブマトリックス方式の液晶表示装置は、例えば、１９９０年出版の小林駿介著、「カラー液晶ディスプレイ」（産業図書刊）や、「エスアイディ９３ダイジェスト」（１９９３年刊）の第３８３頁から第３８６頁に記載されている。これらの図書に記載された従来の液晶表示装置は、第１の基板と第２の基板との間に液晶を挟持し、第１の基板上に、複数の走査電極と、これらの走査電極と交差した複数の信号電極と、走査電極の電圧及び信号電極の電圧により制御される画素回路とを設け、この画素回路に、走査電極及び信号電極の交点に設けたＭＯＳトランジスタや薄膜トランジスタにより形成されるスイッチング素子と、これらのスイッチング素子によりその電圧を制御される表示電極とを設け、第２の基板の一方の面上に透明電極を形成し、表示電極と透明電極との間に印加される電圧により液晶を駆動するものである。液晶を駆動する駆動回路は、走査電極の電圧を制御する走査回路と、信号電極の電圧を制御する信号回路とにより構成される。
【０００３】
スイッチング素子であるトランジスタは、ゲートを走査電極に、ドレインを信号電極に、ソースを液晶容量に接続されている。また、通常、液晶容量と並列に保持容量が接続されている。ある画素のトランジスタのゲート電極が選択状態になるとそのトランジスタは導通し、信号電極上の映像信号をその画素の液晶容量及び保持容量に書き込む。ゲート電極が非選択状態となるとそのトランジスタはハイインピーダンス状態となり、その画素の液晶容量に書き込まれた映像信号を保持する。
【０００４】
走査回路は、各走査電極に１フレーム期間毎に１回走査パルスを印加する。通常、この走査パルスの印加タイミングには、液晶表示パネルの上側から下側に向かって順に一定のずれを設けている。１フレーム期間としては１／６０秒がよく用いられる。代表的な画素構成である６４０×４８０ドットの液晶表示パネルでは、１フレーム期間に４８０回の走査が行われるので、走査パルスの時間幅は約３５μｓとなる。走査回路としては通常シフトレジスタが用いられ、このシフトレジスタの動作速度は約２８ＫＨｚである。
【０００５】
信号回路は、走査パルスが印加される１行分の画素に対応する液晶駆動電圧を各信号電極に印加する。走査パルスが印加された選択画素においては、走査電極に接続されたトランジスタのゲート電極の電圧が高くなり、このトランジスタはオン状態となる。このとき、液晶駆動電圧は、信号電極からトランジスタのドレイン、ソース間を経由して液晶に印加され、液晶容量と保持容量とを合わせた画素容量を充電する。この動作を繰り返すことにより、液晶表示パネル全面の画素容量に映像信号に対応した電圧がフレーム期間毎に繰返し印加され、液晶が駆動される。
【０００６】
駆動回路一体型の液晶表示装置の場合は、信号電極を駆動するこの信号回路は、シフトレジスタとサンプル・ホールド回路とで構成される。シフトレジスタは、各画素に対応するサンプル・ホールド回路のタイミング信号を発生する。サンプル・ホールド回路では、このタイミング信号に基づいて各画素に対応する映像信号をサンプリングし、各信号電極に液晶駆動電圧を供給する。
【０００７】
上記画素構成の場合、信号回路のシフトレジスタは、走査回路の走査パルスの時間幅で６４０個のタイミング信号を発生する。このため、このシフトレジスタのタイミング信号の時間間隔は５０ｎｓ以下となり、２０ＭＨｚ以上の動作速度が必要となる。すなわち、サンプル・ホールド回路はこのように短い時間タイミングで映像信号をサンプリングすることが要求されることとなる。
【０００８】
もし映像信号とシフトレジスタで発生するサンプリング信号のタイミングがずれた場合には、その映像信号は、隣接する画素の映像信号の影響を受け、振幅が小さくなってしまう。具体的には、例えば１画素の幅で描画した縦線と横線とを表示した場合、縦線のコントラストが横線のコントラストより弱くなってしまうという問題が生じる。すなわち、信号回路のシフトレジスタは、サンプリング信号と映像信号とのタイミングが一致するように制御するよう要求される。この要求は、表示画像の高精細化にともなって画素数が増大すると、更に厳しいものとなる。
【０００９】
この問題に対しては、従来は、サンプル信号をシフトレジスタに入力するクロック信号の位相でタイミング調整する方法や、映像信号を分割して複数の映像信号として入力することによりサンプル・ホールド回路の動作速度を低くする方法等が取られていた。
【００１０】
しかし、前者の方法では、シフトレジスタで発生するサンプリング信号が内部回路の遅延によって入力クロックよりも遅れてしまい、この遅延時間が温度や電源電圧により変動するので、精密なタイミング制御は困難であった。また、後者の方法では、シリアルデータである映像信号をパラレルデータに変換するデータ変換回路を設けなければならず、さらに分割した映像信号間の特性のバラツキによって表示むらが出易いという難点があった。
【００１１】
【発明が解決しようとする課題】
上述の如く、従来の駆動回路一体型の液晶表示装置においては、サンプリング信号と映像信号との精密なタイミング制御が難しく、高精細で良質な表示画像を得ることが困難であった。本発明は、このような従来の液晶表示装置の欠点を解消するためになされたものであり、高精細で良好な表示画像を得ることのできる液晶表示装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の液晶表示装置は、走査電極と信号電極等が設けられた第１の基板上に、少なくとも、前記信号電極の電圧をクロック信号ＣＬＫにより制御する信号制御手段と、クロック信号の位相を制御する位相同期手段を有するクロック信号制御手段とを有し、前記クロック信号制御手段の位相同期手段は、前記信号制御手段から入力されるクロック信号ＣＬＫ’を遅延する機能を備えた分周回路を有し、前記分周回路から出力される出力信号ＣＯと入力される水平同期信号Ｈｓの位相が一致するように前記クロック信号ＣＬＫを制御することを特徴とする。これにより、信号制御手段で生じるクロック信号の遅れを位相同期手段を有するクロック信号制御手段により自動補正することができる。その結果、映像信号と信号制御手段のクロック信号の精密なタイミング制御が可能となり、高精細で高画質の画像表示を実現できる。
【００１５】
また、位相同期手段が、入力信号間の位相を比較する位相比較回路と、この位相比較回路の出力信号を低域瀘波する低域瀘波回路と、この低域瀘波回路の出力に応じて出力信号の周波数を変化させる電圧制御発振回路と、信号制御回路から取り出した入力信号を分周する分周手段とを備えたものである。これにより、クロック信号の精密なタイミング制御が可能となる。
【００１６】
また、分周手段が、信号制御回路から取り出した入力信号を信号制御回路中でのクロック信号の遅延時間と等しくなるように遅延せしめる遅延回路と、この遅延回路により遅延された入力信号を計数するカウンタとを備えたものである。これにより、更に精密に映像信号とクロック信号とをタイミング制御することが可能となる。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら本発明の一実施の形態につき説明する。
図１は、本発明の一実施の形態の液晶表示装置の構成を示すブロック図である。図において、本液晶表示装置は、画素回路１０を縦Ｎ行、横Ｍ列（Ｍ，Ｎは正の整数）のマトリックス状に配置した表示部１と、表示部１の各画素にそれぞれ供給されるＮ本の走査線ＧＶ１〜ＧＶＮを駆動する垂直走査回路８００と、表示部１の各画素にそれぞれ供給されるＭ個の輝度信号Ｖｄ１〜ＶｄＭを出力する信号回路７００と、信号回路７００に供給するクロック信号を発生するタイミング回路９００と、信号回路７００、垂直走査回路８００及びタイミング回路９００にそれぞれの動作を制御する制御信号を供給する制御回路６００とを備えている。
【００１８】
走査線ＧＶ１〜ＧＶＮ、輝度信号Ｖｄ１〜ＶｄＭをそれぞれ伝達する複数本の信号線、画素回路１０、信号回路７００、垂直走査回路８００及びタイミング回路９００は、各画素回路毎に設けられた表示電極を有する図示しない第１の基板上に形成され、この第１の基板と透明電極を形成した図示しない第２の基板との間には図示しない液晶が挟持され、表示電極と透明電極との間に印加される電圧によりこの液晶が駆動される。
【００１９】
画素回路１０は、ＭＯＳトランジスタ１ａ、保持容量１ｂ及び液晶容量１ｃにより構成され、ＭＯＳトランジスタ１ａのゲート端子は各走査線ＧＶ１〜ＧＶＮにそれぞれ接続され、ドレイン端子は輝度信号Ｖｄ１〜ＶｄＭをそれぞれ伝達する各信号線にそれぞれ接続され、ソース端子は各画素毎の保持容量１ｂ及び液晶容量１ｃに接続されている。
【００２０】
信号回路７００は、クロック信号ＣＬＫを分配するクロック分配回路４００と、クロック分配回路４００により分配されたクロック信号ＣＬＫ’の入力を受けてタイミング信号ＰＨ１〜ＰＨＭを発生するシフトレジスタにより構成される水平走査回路７１０と、水平走査回路７１０から出力されるタイミング信号ＰＨ１〜ＰＨＭにより輝度信号Ｖｄ１〜ＶｄＭをサンプル・ホールドして各画素回路１０に供給するサンプル・ホールド回路７２０とにより構成される。サンプル・ホールド回路７２０は、輝度信号Ｖｄ１〜ＶｄＭをサンプル・ホールドするＭ個のＭＯＳトランジスタＭＳ１〜ＭＳＭと一端を接地点に接続したコンデンサＣＳ１〜ＣＳＭで構成され、各ＭＯＳトランジスタＭＳ１〜ＭＳＭのドレイン端子は各コンデンサＣＳ１〜ＣＳＭの他端と、輝度信号Ｖｄ１〜ＶｄＭをそれぞれ伝達する各信号線とに、ソース端子は映像信号ＶＩ１の入力端子に、ゲート端子は水平走査回路７１０の各出力端子に接続されている。
【００２１】
タイミング回路９００は、入力信号間の位相を比較する位相比較回路１００と、位相比較回路１００から出力される位相差信号ＰＵ，ＰＤを低域瀘波する低域瀘波回路２００と、低域瀘波回路２００から出力される電圧信号ＶＦＣの電圧値に応じて出力するクロック信号ＣＬＫの周波数を変化させる電圧制御発振回路３００と、クロック分配回路４００から取り出した入力信号を制御回路６００で設定された分周比に応じて分周する分周回路５００とにより構成され、分周回路５００は、クロック分配回路４００中でのクロック信号ＣＬＫの遅延時間と等しくなるように入力されたクロック信号ＣＬＫ’を遅延せしめる遅延回路５１０と、遅延回路５１０により遅延されたクロック信号ＣＬＫ’を計数するカウンタ５２０とにより構成される。カウンタ５１０の出力信号ＣＯは、水平同期信号Ｈｓと共に位相比較回路１００のそれぞれの入力端子に入力される。カウンタ５２０は、動作するのに要する遅延時間が水平走査回路７１０と等しくなるように構成してある。さらに、遅延回路５１０は、クロック分配回路４００の最終インバータと遅延時間が等しくなるように構成してある。
【００２２】
制御回路６００は、水平同期信号Ｈｓ、垂直同期信号Ｖｓ、シリアルデータＳＤの入力をそれぞれの入力端子から受け、水平走査回路７１０の動作を制御するスタート信号ＳＴＡ、垂直走査回路８００を制御するスタート信号ＦＳＴ及びクロック信号ＣＫＶ、カウンタ５２０の動作を制御するクロック信号ＣＫＣをそれぞれの回路に出力する。
【００２３】
次に、本実施の形態の動作を図２のタイミングチャートを参照しながら説明する。
制御回路６００から垂直走査回路８００に入力されるスタート信号ＦＳＴは表示部１に表示する映像の各フレームの先頭を示しており、クロック信号ＣＫＶは走査線の切り替えタイミングを示している。垂直走査回路８００は、クロック信号ＣＫＶの立上りのタイミングでスタート信号ＦＳＴを取り込み、各走査線ＧＶ１〜ＧＶＮ上にそれぞれ走査信号ＰＶ１〜ＰＶＮを出力する。走査信号ＰＶ１〜ＰＶＮにより、表示部１のマトリックス状に配置された画素回路１０が走査線毎に垂直方向に順次選択される。映像信号ＶＩ１は、第２の基板上の透明電極の電圧ＣＯＭを基準に変化し、フレーム毎に極性が反転する。
【００２４】
信号回路７００の水平走査回路７１０のスタート信号ＳＴＡは、表示部１に表示する映像の各走査線の先頭を示している。水平走査回路７１０は、垂直走査回路８００と同様に、クロック信号ＣＬＫ’の立上りでスタート信号ＳＴＡを取り込み、タイミング信号ＰＨ１〜ＰＨＭをサンプル・ホールド回路７２０の各ＭＯＳトランジスタＭＳ１〜ＭＳＭに順次出力する。サンプル・ホールド回路７２０は、映像信号ＶＩ１をタイミング信号ＰＨ１〜ＰＨＭのタイミングで順次サンプリングし、輝度信号Ｖｄ１〜ＶｄＭを表示部１の各画素回路１０に出力する。輝度信号Ｖｄ１〜ＶｄＭは、マトリックス状に配置された各画素回路１０に列毎に入力される。このとき、画素回路１０は走査信号ＰＶ１〜ＰＶＮにより選択された画素回路１０のＭＯＳトランジスタ１ａのみがオン状態なので、選択された行の画素回路１０の保持容量１ｂに輝度信号Ｖｄ１〜ＶｄＭが書き込まれ、ホールドされる。保持容量１ｂにホールドされた電圧は液晶容量１ｃに印加されるので、画素回路１０により映像信号ＶＩ１に応じた映像が表示部１上に表示される。
【００２５】
ここで、垂直走査回路８００に入力されるスタート信号ＦＳＴと垂直同期信号Ｖｓ、及び水平走査回路７１０に入力されるスタート信号ＳＴＡと水平同期信号Ｈｓとの関係については図示しなかったが、各スタート信号は各同期信号に対してある期間遅れて出力されている。
【００２６】
タイミング回路９００の位相比較回路１００には、水平同期信号Ｈｓと分周回路５００の出力信号ＣＯとが入力され、それらの位相差信号ＰＵ，ＰＤが位相比較回路１００から出力される。位相差信号ＰＵ，ＰＤは、水平同期信号Ｈｓと出力信号ＣＯとの位相差の極性によって、位相差信号ＰＵ，ＰＤを出力する出力端子のいずれか一方に、水平同期信号Ｈｓと出力信号ＣＯとの位相差に応じたパルス幅の信号が出力される。低域瀘波回路２００は、このような位相差信号ＰＵ，ＰＤの入力を受け、入力された位相差信号ＰＵ，ＰＤのパルス幅に応じた電圧値の電圧信号ＶＦＣを出力する。この電圧信号ＶＦＣは電圧制御発振回路３００に入力され、電圧制御発振回路３００から電圧信号ＶＦＣの電圧値に応じた周波数のクロック信号ＣＬＫが出力される。
【００２７】
タイミング回路９００から出力されたクロック信号ＣＬＫは、信号回路７００のクロック分配回路４００に入力され、所定の個数のクロック信号ＣＬＫ’に分配された後、水平走査回路７１０及び分周回路５００の遅延回路５１０に入力される。遅延回路５１０でクロック分配回路４００の最終段のバッファの遅延時間と同じだけ遅延させられたクロック信号ＣＬＫ’はカウンタ５２０に入力される。カウンタ５２０では、制御回路６００から入力されるクロック信号ＣＫＣによって定められる分周比に応じてクロック信号ＣＬＫ’を分周し、クロック信号ＣＬＫ’が分周されたものである出力信号ＣＯを出力する。
【００２８】
このように、タイミング回路９００は水平同期信号Ｈｓと分周回路５００の出力信号ＣＯとの位相差が一致するようにクロック信号ＣＬＫを制御し、カウンタ５２０における遅延時間は水平走査回路７１０における遅延時間と等しいから、分周回路５００の出力タイミングは水平走査回路７１０の出力タイミングと一致させることができ、水平同期信号Ｈｓとサンプリング信号であるタイミング信号ＰＨ１〜ＰＨＭとのタイミングを一致させることができる。したがって、映像信号ＶＩ１のサンプリングは信号回路７００の遅延時間の変動の影響を受けずに安定に行うことが可能となる。この結果、高画質の映像を表示することが可能となる。
【００２９】
次に、上記動作について、図３のタイミングチャートを参照して説明する。
本発明の液晶表示装置に入力される映像信号ＶＩ１と水平同期信号Ｈｓは、入力されないクロック信号（ＣＬＫ”）のタイミングで発生される。映像信号ＶＩ１をサンプル・ホールド回路７２０で正確に取り込むには、走査回路７１０のタイミング信号ＰＨ１〜ＰＨＭをこのクロック信号ＣＬＫ”に同期させることが重要である。
【００３０】
図３において、クロック分配回路４００の内部から出力されるクロック信号ＣＬＫ’は、電圧制御発振回路３００から出力されるクロック信号ＣＬＫに対して遅延時間ｔｄ１だけ遅れる。このクロック信号ＣＬＫ’に対して、水平走査回路７１０のタイミング信号ＰＨ１〜ＰＨＭは遅延時間ｔｄ３だけ遅れ、カウンタ５２０の出力ＣＯは遅延回路５１０の遅れも加わり遅延時間ｔｄ２だけ遅れる。ここで、タイミング回路９００は水平同期信号Ｈｓとカウンタ出力Ｃｏの位相を一致させるように動作するので、遅延時間ｔｄ２が遅延時間ｔｄ３と一致するように遅延回路５１０を設定することによって、タイミング信号ＰＨ１〜ＰＨＭを、この液晶表示装置には入力されないクロック信号ＣＬＫ”のタイミングで作られる映像信号ＶＩ１の位相に合わせることができる。この結果、映像信号ＶＩ１をサンプル・ホールド回路７２０に精度よく取り込むことができ、高画質の画像を表示することが可能となる。
【００３１】
さらに、クロック分配回路４００や分周回路５００などを同一基板上に形成することで、遅延時間ｔｄ２，ｔｄ３は温度依存性や電圧依存性まで一致させることが可能となるため、使用環境の影響を受け難く安定な液晶表示装置を実現できる。
【００３２】
また、本実施の形態においては、カウンタ５２０へ入力される入力信号をクロック分配回路４００の内部から出力されるクロック信号ＣＬＫ’としているが、この入力信号を電圧制御発振回路３００から出力されるクロック信号ＣＬＫとし、遅延回路５１０の遅延時間ｔｄ２を遅延時間ｔｄ１と遅延時間ｔｄ３の和となるように設定しても、同一の効果を得ることができる。
【００３３】
次に、タイミング回路９００を構成する主な回路要素について詳細に説明する。
図４は、位相比較回路１００の具体的構成を示す回路図である。この位相比較回路１００は、水平同期信号Ｈｓ及び分周回路５００の出力信号ＣＯがそれぞれ入力されるインバータ１０１，１０２と、インバータ１０１，１０２の出力を受ける２入力ＮＡＮＤゲート回路１０３，１０９と、ＮＡＮＤゲート回路１０３，１０９の出力を受ける２入力ＮＡＮＤゲート回路１０５，１０６、４入力ＮＡＮＤゲート回路１０９、３入力ＮＡＮＤゲート回路１１０，１１１と、２入力ＮＡＮＤゲート回路１０５，１０６の入力をそれぞれ受ける２入力ＮＡＮＤゲート回路１０７，１０８と、３入力ＮＡＮＤゲート回路１１０，１１１の出力をそれぞれ受けて位相差信号ＰＵ，ＰＤをそれぞれ出力するインバータ１１２，１１３とから成る周波数・位相比較型の位相比較回路である。
【００３４】
位相比較回路１００は、水平同期信号Ｈｓと分周回路５００の出力信号ＣＯの立上りエッジの位相差をパルス信号である位相差信号ＰＵ，ＰＤに変換して出力する。この動作を図５に示すタイミングチャートを用いて説明する。水平同期信号Ｈｓが出力信号ＣＯよりも進んでいるときは、図５の（Ａ）の部分に示すように、位相差信号ＰＵとして水平同期信号Ｈｓと出力信号ＣＯとの位相差に相当するパルス幅のパルス信号が出力される。逆に、水平同期信号Ｈｓが出力信号ＣＯよりも遅れているときには、図５の（Ｃ）の部分に示すように、水平同期信号Ｈｓと出力信号ＣＯとの位相差に相当するパルス幅のパルス信号が位相差信号ＰＤとして出力される。水平同期信号Ｈｓと出力信号ＣＯとの位相差が０のとき、すなわち両信号の位相が一致しているときには、図５の（Ｂ）の部分に示すように、位相比較回路１００からは何の出力も出力されない。このように、位相差比較回路１００は、水平同期信号Ｈｓ及び分周回路５００の出力信号ＣＯ、すなわち信号回路７００の動作の遅れ分だけ遅延させられたくロック信号ＣＬＫ、の位相差を位相差信号ＰＵ，ＰＤのパルス幅に変換して出力している。
【００３５】
図６は、低域瀘波回路２００の具体的構成を示す回路図である。低域瀘波回路２００は、位相比較回路１００の出力信号である位相差信号ＰＵ，ＰＤのうち位相差信号ＰＵが入力されるインバータ２０１と、位相差信号ＰＤが入力されるＮＭＯＳトランジスタ２１５と、インバータ２０１の出力信号が入力されるＰＭＯＳトランジスタ２２４と、ゲート端子、ソース端子をそれぞれ共通に接続されカレントミラー回路を構成するＮＭＯＳトランジスタ２１１，２１２，２１３と、このカレントミラー回路の電流値を決定する抵抗器２３１と、同様にゲート端子、ソース端子をそれぞれ共通に接続されカレントミラー回路を構成するＰＭＯＳトランジスタ２２１，２２２と、ＰＭＯＳトランジスタ２２４及びＮＭＯＳトランジスタ２１５のドレイン端子間に接続された出力端子と、この出力端子とアースとの間に直列に接続された抵抗器２３２及び容量２４１とから構成される。
【００３６】
次にこの低域瀘波回路２００の動作を図５のタイミングチャートを用いて説明する。図５に示すように、位相比較回路１００から出力される位相差信号ＰＵがＨレベルのときには、ＰＭＯＳトランジスタ２２４がオンし、抵抗器２３２を介して容量２４１にＰＭＯＳトランジスタ２２２により制御されるだけの電流が流れ込む。一方、位相差信号ＰＤがＨレベルのときには、ＮＭＯＳトランジスタ２１５がオンし、抵抗器２３２を介して容量２４１からＮＭＯＳトランジスタ２１３により制御されるだけの電流が流れ出る。この抵抗器２３２及び容量２４１に流れ込む電流がフィルタ電流ＩＦである。このフィルタ電流ＩＦは、図５の（Ａ）及び（Ｃ）の部分にそれぞれ示すように、位相差信号ＰＵがＨレベルのときに正に、位相差信号ＰＤがＨレベルのときに負となる。このフィルタ電流ＩＦによって、抵抗器２３２の両端子間にはフィルタ電流ＩＦに比例した電圧が、容量２４１の両端子間にはフィルタ電流ＩＦを積分した電圧が発生する。これにより位相差信号ＰＵ，ＰＤのパルス幅に応じて電圧値の異なる電圧信号ＶＦＣが低域瀘波回路２００から出力されることとなる。
【００３７】
図７は電圧制御発振回路３００の具体的構成を示す回路図である。電圧制御発振回路３００は、それぞれカレントミラー回路を構成するＮＭＯＳトランジスタ３０２，３０３，３０４及びＰＭＯＳトランジスタ３１１，３１２と、このカレントミラー回路の入力電流を制御するためにＮＭＯＳトランジスタ３０１，３０２及び抵抗器３４１で構成されるソースフォロワ型の電圧−電流変換回路と、直列に多段接続されリングオシレータを構成するインバータ３２１〜３２Ｎと、バッファ回路を構成するインバータ３３１とから成る。
【００３８】
このような構成のリングオシレータの発振周波数は、インバータ３２１〜３２Ｎの入力容量や配線容量等の負荷容量に反比例し、この各段のインバータ３２１〜３２Ｎの負荷の駆動電流に比例する。この駆動電流はインバータ３２１〜３２Ｎの電源電流に比例し、この駆動電流をカレントミラー回路を介して電圧信号ＶＦＣにより制御している。このように、リングオシレータの発振周波数はカレントミラー回路の電流により制御され、カレントミラー回路の電流は電圧−電流変換回路の入力電圧値により制御されるから、電圧信号ＶＦＣの電圧値に応じた周波数を有するクロック信号ＣＬＫが電圧制御発振回路３００から出力されることとなる。
【００３９】
次に、以上のように構成されたタイミング回路９００の動作について説明する。分周回路５００の出力信号ＣＯが水平同期信号Ｈｓに対して位相差Δφだけ遅れている場合、位相差信号ＰＵが位相差Δφの期間だけＨレベルとなり、低域瀘波回路２００から出力される電圧信号ＶＦＣのレベルは増大し、電圧制御発振回路３００の出力であるクロック信号ＣＬＫの周波数が増大する。これにより、分周回路５００の出力信号ＣＯの位相が進み、位相差Δφが減少する。一方、分周回路５００の出力信号ＣＯが水平同期信号Ｈｓに対して位相差Δφだけ進んでいる場合には、位相差信号ＰＤが位相差Δφの期間だけＨレベルとなり、低域瀘波回路２００から出力される電圧信号ＶＦＣのレベルは減少し、クロック信号ＣＬＫの周波数が減少する。これにより、分周回路５００の出力信号ＣＯの位相が遅れ、位相差Δφが減少する。この動作を繰り返すことにより、タイミング回路９００は、分周回路５００の出力信号ＣＯと水平同期信号Ｈｓとの位相が一致するようにクロック信号ＣＬＫの周波数を制御している。
【００４０】
なお、本実施の形態においては、低域瀘波回路２００や電圧制御発振回路３００に主としてＣＭＯＳトランジスタを用いた例を示したが、高温又は低温の多結晶シリコンによる薄膜トランジスタ（ＴＦＴ）を用いても同様な効果を得ることができる。
【００４１】
【発明の効果】
本発明による液晶表示装置においては、少なくとも、信号制御手段と、クロック信号制御手段とを、走査電極、信号電極、画素回路と共に第１の基板上に形成したので、映像信号とクロック信号とのタイミングの精密な制御が可能となり、高精細で良好な表示画像を得ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の一実施の形態の液晶表示装置の構成を示すブロック図である。
【図２】図２は、図１の実施の形態の動作を示すタイミングチャートである。
【図３】図３は、図１の実施の形態の動作を示すタイミングチャートである。
【図４】図４は、図１の実施の形態の位相比較回路の具体的構成を示す回路図である。
【図５】図５は、図４の位相比較回路の動作を示すタイミングチャートである。
【図６】図６は、図１の実施の形態の低域瀘波回路の具体的構成を示す回路図である。
【図７】図７は、図１の実施の形態の電圧制御発振回路の具体的構成を示す回路図である。
【符号の説明】
ＧＶ１，ＧＶ２，・・・，ＧＶＮ  走査線
１  表示部
１ａ  ＭＯＳトランジスタ
１ｂ  保持容量
１ｃ  液晶容量
１０  画素回路
１００  位相比較回路
２００  低域瀘波回路
３００  電圧制御発振回路
４００  クロック分配回路
５００  分周回路
５１０  遅延回路
５２０  カウンタ
６００  制御回路
７００  信号回路
７１０  水平走査回路
７２０  サンプル・ホールド回路
８００  垂直走査回路
９００  タイミング回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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