(57)【特許請求の範囲】
【請求項１】
複数の異なる電位の電源を形成する複数電源回路（８２ａ、８２ｂ）と、
前記複数の電源の立ち下げ時に、前記複数の電源がそれぞれ規定された電位になったことを検出する手段（５０１、５０５）を有し、
前記複数の電源のいずれかをマイクロコンピュータ（６０）の電源として用いており、
前記複数の電源のいずれか１つでも前記規定された電位になったことが検出されると、前記マイクロコンピュータをリセット状態にすることを特徴とする電子制御装置。
【請求項２】
複数の異なる電位の電源を形成する複数電源回路（８２ａ、８２ｂ）と、
マイクロコンピュータ（６０）のリセット制御を行うコントロール部（５００）を有し、
前記複数の電源のいずれかを前記マイクロコンピュータの電源として用いており、
前記コントロール部は、前記複数の電源の電位がそれぞれ予め定めた動作保証レベルの電位を超えているか、下回っているかを検出する手段（５０１、５０５）を有し、
前記複数の電源のうち前記コントロール部の電源が、他の電源よりも後に立ち下がるように構成されており、
前記複数の電源の電位がいずれか１つでも前記動作保証レベルの電位を下回ったことが検出されると、前記マイクロコンピュータをリセット状態にすることを特徴とする電子制御装置。
【請求項３】
前記複数の電源のうち前記コントロール部の電源が、他の電源よりも先に立ち上がるように構成されており、前記複数の電源の電位のすべてが前記動作保証レベルの電位を超えたことが検出されてから、前記マイクロコンピュータのリセット状態を解除することを特徴とする請求項２に記載の電子制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の電源種類を形成する複数電源回路を備えた電子制御装置に関する。
【０００２】
【従来の技術】
近年、ＩＣの集積化、高速化が急速に進み、それに伴い電源電圧が低電圧化している。しかしながら、自動車などのノイズ環境が厳しい製品はノイズマージンの面からペリフェラル回路部が低電圧化できない。
【０００３】
このため、ペリフェラル回路部は高電圧、ＣＰＵ部等は図１２に示すように低電圧となるような、集積化とノイズマージンの両立化させた２電源回路を使用することが多くなっている。
【０００４】
また、発振回路等の放射電磁波ノイズ低減化、Ａ／Ｄコンバータ回路等の高精度化が必要な回路部についても個別に電源ラインを設けることが多くなっている。
【０００５】
このような複数の電源ラインを有するワンチップマイクロコンピュータを使用する場合、電源ライン異常時にマイクロコンピュータの動作保証が行えなくなったり、電源立ち上げ時や電源立ち下げ時にマイクロコンピュータの動作が不定となったりするという問題がある。
【０００６】
図１０に、従来使用されている２電源回路の回路構成を示し、上記問題について説明する。
【０００７】
まず、電源ライン異常時におけるマイクロコンピュータの動作保証に関する問題について説明する。
【０００８】
図１０に示す２電源回路においては、入力端子６０１を介して入力される外部からの入力電圧ＶＳに基づき、２つの電源出力回路６００ａ、６００ｂによって高電圧電源と低電圧電源の２種類の電源を形成している。具体的には、２電源回路は、高電圧側の出力端子６０２から電位Ｖｏ１（例えば５Ｖ）を出力すると共に、低電圧側の出力端子６０３である電位Ｖｏ２（例えば３．３Ｖ）を出力するように構成されている。
【０００９】
高電圧側の電源出力回路６００ａにおいては、抵抗６０４〜６０６によって抵抗分割された電位と定電圧回路６０７が形成する基準電位とに基づいてアンプ６０８の出力を調整し、ＰＮＰトランジスタ６０９に流れる電流を制御することで出力端子６０２の電位が電位Ｖｏ１となるようにしている。
【００１０】
また、低電圧側の電源出力回路６００ｂにおいては、抵抗６１０、６１１によって抵抗分割された電位と定電圧回路６０７が形成する基準電位とに基づいてアンプ６１２の出力を調整し、ＰＮＰトランジスタ６１３に流れる電流を制御することで出力端子６０３の電位が電位Ｖｏ２となるようにしている。
【００１１】
そして、これらのうち高電圧側の出力端子６０２をペリフェラル回路部の電源端子として用い、低電圧側の出力端子６０３をマイクロコンピュータの電源端子として用いているようにしてる。
【００１２】
このような回路構成において、出力電圧が低電圧異常である場合や高電圧異常である場合を監視したり、第１、第２電源出力回路６００ａ、６００ｂでの過電流の発生を監視したりしている。
【００１３】
例えば、低電圧異常については、出力端子６０２に印加される電圧を抵抗６０４〜６０６によって抵抗分割した電位と定電圧回路６０７が形成する参照電圧とをコンパレータ６１４で比較することによって監視している。すなわち、抵抗分割した電位が参照電圧よりも小さくなると、コンパレータ６１４からＨｉレベルが出力され、ＮＰＮトランジスタ６１５がオンになってコンパレータ６１６からＨｉレベルが出力されると共に、ＮＰＮトランジスタ６１７がオンになってリセット端子６１８の電位がＬｏｗレベルになる。このＬｏｗレベル出力をリセット信号として、低電圧異常が検出される。
【００１４】
また、高電圧異常については、各出力端子６０２、６０３に対して電位固定用のツェナーダイオード６１９、６２０を接続することで、出力端子６０２、６０３の電圧が高電圧にならないようにしている。
【００１５】
さらに、過電流については、各出力端子６０２、６０３に接続されるラインに抵抗６２１、６２２を配置すると共に、これらの抵抗６２１、６２２に対して電流リミット回路６２３、６２４を並列接続することで、電流リミット回路６２３、６２４によって検出できるようにしている。
【００１６】
しかしながら、図１０に示す従来の２電源回路では、高電圧側となる第１電源出力回路６００ａについてのみ低電圧検出を行っており、低電圧側となる第２電源出力回路６００ｂについては低電圧検出を行っていない。このため、低電圧側の出力端子６０３の電位がマイクロコンピュータの動作保証電位以上になっているか否か検出することができず、マイクロコンピュータの動作が保証できなくなるのである。
【００１７】
次に、図１０に示す２電源回路の電源の立ち上げ時及び立ち下げ時におけるマイクロコンピュータの不定状態に関する問題について説明する。図１１に、電源の立ち上げ時及び立ち下げ時における各部の電圧波形を示す。
【００１８】
従来の２電源回路においては、すべての電源を同時に立ち上げるようにしている。そして、出力端子６０２の電位がリセットレベルを超えると、マイクロコンピュータのウォームアップ時間を待ってマイクロコンピュータのリセット状態を解除し、出力端子６０２の電位がリセットレベルを下回るとリセット状態としている。
【００１９】
このようにすべての電源が同時に立ち上げられる場合、図１０に示す外部平滑コンデンサＣｏ１、Ｃｏ２消費電流及びカレットリミッタ値の影響等との兼ね合いで、必ずしもマイクロコンピュータ内部リセット制御回路の電源となる低電圧側の電源が高電圧側より先に立ち上がらない。通常の場合には、図１１に示すように、電源電圧ＶＳの印加に伴って高電圧側となる第１電源出力回路６００ａの電源が立ち上がったあと、低電圧側となる第２電源出力回路６００ｂの電源が立ち上がることになる。
【００２０】
また、電源立ち下げ時においても同様であり、必ずしも第２電源出力回路６００ｂの電源が第１電源出力回路６００ａより後に立ち下がらない場合がある。
【００２１】
これらのような場合、マイクロコンピュータ内部のリセット状態が不定となり、マイクロコンピュータが暴走したり若しくはＩ／Ｏ出力が不定となり、電子制御装置内の回路が誤作動する可能性がある。
【００２２】
従って、このようなワンチップマイクロコンピュータをＡＢＳ（アンチスキッドブレーキシステム）に使用すると、ブレーキ機能の低下を招く可能性がある。
【００２３】
【発明が解決しようとする課題】
本発明は上記点に鑑みて成され、複数種の電源を形成するワンチップマイクロコンピュータを使用した回路において、マイクロコンピュータの動作保証が行えるようにすることを目的とする。
【００２４】
また、電源立ち上げ時や電源ライン異常時においても動作が確実に安全側となる回路構成を提供することも目的とする。
【００３５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明においては、複数の異なる電位の電源を形成する複数電源回路（８２ａ、８２ｂ）と、複数の電源の立ち下げ時に、複数の電源がそれぞれ規定された電位になったことを検出する手段（５０１、５０５）を有し、複数の電源のいずれかをマイクロコンピュータ（６０）の電源として用いており、複数の電源のいずれか１つでも規定された電位になったことが検出されると、マイクロコンピュータをリセット状態にすることを特徴としている。
【００３６】
このように、電源の立ち下げ時において複数の電源のいずれか１つでも規定された電位になったことが検出されると、マイクロコンピュータをリセット状態にするようにすれば、電源立ち下げ時においてマイクロコンピュータが暴走したり、Ｉ／Ｏ出力が不定になることを防止できる。また、請求項２に記載の発明では、複数の異なる電位の電源を形成する複数電源回路（８２ａ、８２ｂ）と、マイクロコンピュータ（６０）のリセット制御を行うコントロール部（５００）を有し、複数の電源のいずれかをマイクロコンピュータの電源として用いており、コントロール部は、複数の電源の電位がそれぞれ予め定めた動作保証レベルの電位を超えているか、下回っているかを検出する手段（５０１、５０５）を有し、複数の電源のうちコントロール部の電源が、他の電源よりも後に立ち下がるように構成されており、複数の電源の電位がいずれか１つでも動作保証レベルの電位を下回ったことが検出されると、マイクロコンピュータをリセット状態にすることを特徴としている。また、請求項３に記載の発明では、請求項２に記載の電子制御装置において、複数の電源のうちコントロール部の電源が、他の電源よりも先に立ち上がるように構成されており、複数の電源の電位のすべてが動作保証レベルの電位を超えたことが検出されてから、マイクロコンピュータのリセット状態を解除することを特徴としている。
【００３７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３８】
【発明の実施の形態】
（第１実施形態）
本実施形態では、集積回路として、ＡＢＳ（アンチスキッドブレーキシステム）制御用ＥＣＵに本発明の一実施形態を適用する場合について説明する。
【００３９】
まず、図１に、ＡＢＳ制御用ＥＣＵによって制御されるＡＢＳ制御装置の概略構成図を示し、ＡＢＳ制御装置の構成について説明する。
【００４０】
図１に示すように、ＦＲ輪１、ＦＬ輪２、ＲＲ輪３及びＲＲ輪４のそれぞれには、電磁ピックアップ式、磁気抵抗効果素子（ＭＲＥ）式、若しくはホール素子式の車輪速度センサ５〜８が配置されている。これら各車輪速度センサ５〜８は各車輪１〜４の回転に応じたパルス信号を発生させる。
【００４１】
また、各車輪１〜４のそれぞれには、ホイールシリンダ１１〜１４が配設されている。マスタシリンダ１６がブレーキペダル２７の踏み込みに応じてブレーキ液圧を発生させると、２位置弁（増圧制御弁）２１〜２４及び油圧管路を介して各ホイールシリンダ１１〜１４に圧送されるようになっている。なお、ブレーキペダル２７の踏み込み状態はストップスイッチ２９によって検出されるようになっている。
【００４２】
さらに、ホイールシリンダ１１、１４は２位置弁（減圧制御弁）３１、３４を介してリザーバ３７に接続されており、ホイールシリンダ１２、１３は２位置弁（減圧制御弁）３２、３３を介してリザーバ３９に接続されている。
【００４３】
なお、２位置弁２１〜２４及び３１〜３４は、連通位置と遮断位置とを有するソレノイド駆動式２位置弁で構成されており、ソレノイドへの通電により連通位置と遮断位置とを切換えられるように構成されている。
【００４４】
一方、２位置弁２１〜２４の上下流はバイパス管路４１〜４４によって接続されている。これらのバイパス管路４１〜４４には逆止弁４１ａ〜４４ａが備えられ、ホイールシリンダ１１〜１４からマスタシリンダ１６へ向かう圧油のみがバイパス管路４１〜４４を介して流通できるようになっている。
【００４５】
リザーバ３７、３９は、図示しないモータによって駆動されるポンプ４５ａ、４５ｂ及び逆止弁４７、４９を介した油圧管路で接続されており、リザーバ３７、３９からマスタシリンダ１６へ向かう圧油の流動のみが許容されている。
【００４６】
車輪速度センサ５〜８及びストップスイッチ２９の検出信号は、ＡＢＳ制御用ＥＣＵ５０に入力されている。ＡＢＳ制御用ＥＣＵ５０は、上記検出信号に基づいて、各２位置弁２１〜２４及び３１〜３４の制御信号やポンプ４５ａ、４５ｂの駆動を行うモータの制御信号等を発生させる。この制御信号に基づいて各２位置弁２１〜２４及び３１〜３４やモータを制御し、ＡＢＳ制御等を行うようになっている。
【００４７】
図２に、ＡＢＳ制御用ＥＣＵ５０の内部構造を表すブロック図を示す。この図に示されるように、ＡＢＳ制御用ＥＣＵ５０には、マイクロコンピュータ６０、周辺ＩＣ７０、ソレノイド駆動ドライバ９０、及び半導体リレー部１００等からなる複数のチップが備えられている。
【００４８】
以下、ＡＢＳ制御用ＥＣＵ５０の各構成要素の詳細を説明するが、図２中に示した各矢印は、実線で示したものが制御系のライン、破線で示したものが監視系のライン、一点鎖線で示したものが禁止、遮断系のラインを示すものとする。なお、制御系のラインとは、矢印の先端の要素を矢印の後端の要素からの信号に基づいて制御することを意味する。また、監視系のラインとは、矢印の先端の要素が矢印の後端の要素からの信号に基づいて所定の要素が故障等していないか否か監視することを意味する。また、禁止、遮断系のラインとは、矢印の先端の要素が矢印の後端の要素からの禁止、遮断信号に基づいて所定の要素の駆動を禁止、遮断することを意味する。
【００４９】
まず、マイクロコンピュータ６０について説明する。マイクロコンピュータ６０は、入力部６１、演算部６２、出力部６３を備えており、入力部６１に車輪速信号等の各種情報が入力されると、この入力された各種情報に基づいて演算部６２がＡＢＳ制御等に用いられる各種演算を行い、出力部６３より演算結果に基づくＡＢＳ制御信号、すなわちソレノイド駆動やモータ駆動信号を発生させるように構成されている。また、マイクロコンピュータ６０にはシリアル通信部６４が備えられており、演算部６２での演算によって得られた各種信号（例えばＡＢＳ制御中を示すＡＢＳ制御信号）が入力されると、これら各種信号をシリアル化し、シリアル信号として周辺ＩＣ７０に送信している。
【００５０】
次に、周辺ＩＣ７０について説明する。周辺ＩＣ７０には、車輪速度入力バッファ７１、スイッチ（以下、ＳＷという）信号入力バッファ７２、シリアル通信バッファ７３、シリアル通信監視部７４、内部発振回路７５、ウォッチドック（以下、ＷＤという）監視部７６、リセット制御部７７、駆動禁止信号発生部７８、リレー駆動部７９、ランプ駆動回路８０、過熱保護回路８１、電源監視部８２、電源出力回路８３、信号入出力バッファ８４及び温度監視部８５が備えられている。これら各要素が１チップに集積され、周辺ＩＣ７０が構成されている。
【００５１】
車輪速入力バッファ７１では、図１に示した車輪速度センサ５〜８から送られてくる信号を矩形波に修正する波形整形を行っている。この車輪速入力バッファ７１によって波形整形された車輪速度信号がマイクロコンピュータ６０に入力され、マイクロコンピュータ６０が車輪速度や推定車体速度等のＡＢＳ制御に用いる各種演算を行うようになっている。また、車輪速入力バッファ７１では、車輪速度センサ５〜８とＡＢＳ制御用ＥＣＵとを接続する配線の断線検出も行っており、断線検出が成されるとシリアル通信バッファ７３に断線したことを示す断線信号を送るようになっている。
【００５２】
ＳＷ信号入力バッファ７２では、図１に示すストップスイッチ２９のオン、オフ信号や、２位置弁２１〜２４、３１〜３４のソレノイドへの通電が行われたか否かが判る信号（例えば、ソレノイドにかかる電圧値）のモニタリングを行っている。これにより、ブレーキペダル２７の踏み込みが成されているか否かのオン、オフ信号や、ソレノイドへの通電が行われているか否かのオン、オフ信号が出力されるようになっている。
【００５３】
シリアル通信バッファ７３では、車輪速入力バッファ７１からの断線信号やＳＷ信号入力バッファ７２からのオン、オフの信号等をシリアル化し、シリアル信号としてマイクロコンピュータ６０への送信を行っている。上述したマイクロコンピュータ６０からのシリアル信号は、このシリアル通信バッファ７３に送られるようになっている。
【００５４】
シリアル信号監視部７４では、シリアル通信バッファ７３からのシリアル信号に基づいてマイクロコンピュータ６０の監視を行う。具体的には、車輪速入力バッファ７１及びＳＷ信号入力バッファ７２からの信号等に基づいてマイクロコンピュータ６０が演算した結果をシリアル通信バッファ７３で受信し、その信号が適正な信号であるか否かの監視を行う。例えば、ＳＷ信号入力バッファ７２からストップスイッチ２９が踏み込まれていないというオフ信号が送られてきているにも関わらず、シリアル通信部６４からＡＢＳ制御中という信号が送られてきた場合には、マイクロコンピュータ６０からのシリアル信号が適正ではないと判定するようになっている。そして、マイクロコンピュータ６０からのシリアル信号が適正ではない場合には、後述するリセット制御部７７にリセット信号を出力する若しくは、駆動禁止信号発生回路７８に禁止信号を送るようになっている。
【００５５】
内部発信部７５では、シリアル信号監視部７４やＷＤ監視部７６等に使用される内部クロックを形成している。この内部発振回路７５では、タイミングが異なる複数種のクロック信号を生成しており、シリアル信号監視部７４やＷＤ監視部７６では、監視用信号として相応しいタイミングのクロック信号を選択して、各監視を行っている。
【００５６】
ＷＤ監視部７６では、マイクロコンピュータ６０から送られてくる演算周期等のデータに基づいて、マイクロコンピュータ６０での演算が適正に成されているか否かの監視を行っている。例えば、演算適正に行われていれば、ＷＤ監視信号が交互に反転した信号として得られるため、このＷＤ監視信号が交互に反転した信号となっていなければマイクロコンピュータ６０での演算が適正な周期で行われていないと判定するようになっている。そして、マイクロコンピュータ６０での演算が適正ない周期で行われていない場合には、後述するリセット制御部７７にリセット信号を出力する若しくは、駆動禁止信号発生回路７８に禁止信号を送るようになっている。
【００５７】
リセット制御部７７では、初期化の際、若しくはシリアル信号監視部７４やＷＤ監視部７６、及び後述する電源監視部８３からのリセット信号が入力されると、マイクロコンピュータ６０にリセット信号を送るようになっている。このリセット信号を受け取ると、マイクロコンピュータ６０は、マイクロコンピュータ６０内の各値を予め規定されたリセット状態のモードにする。例えば、マイクロコンピュータ６０での演算等をすべてストップさせる。また、このリセット信号は、シリアル通信バッファ７３やシリアル信号監視部７４にも送られるようになっており、このリセット信号に基づいて初期化等が行われる。
【００５８】
駆動禁止信号発生部７８では、シリアル信号監視部７４、ＷＤ監視部７６、後述する過熱保護回路８１及び電源監視部８３からの禁止信号に基づき、リレー駆動部７９にソレノイド駆動禁止信号やモータ駆動禁止信号を送ると共に、マイクロコンピュータ６０を介さずに直接ソレノイド駆動ドライバ９０に駆動禁止信号を送る。このため、駆動禁止信号発生部７８からソレノイド駆動禁止信号が送られると、マイクロコンピュータ６０が作動していてもソレノイド駆動が禁止される。
【００５９】
リレー駆動部７９では、マイクロコンピュータ６０からのソレノイド駆動信号やモータ駆動信号に基づき、半導体リレー部１００のスイッチングを制御し、ソレノイドやポンプ４５ａ、４５ｂの駆動を行うモータへの通電を制御する。そして、駆動禁止信号発生部７８や後述するソレノイド駆動ドライバ９０の出力監視部９２からのソレノイド駆動禁止信号やモータ駆動禁止信号が入力されると、リレー駆動部７９は半導体リレー部１００によってソレノイドへの通電やモータへの通電をストップさせるようになっている。
【００６０】
ランプ駆動部８０では、通常時にはマイクロコンピュータ６０からのＡＢＳ制御中信号に基づいてＡＢＳ制御の作動状態を出力しているが、リセット制御部７７からのリセット信号、若しくは駆動禁止信号発生部７８からのソレノイド駆動禁止信号やモータ駆動禁止信号が入力されると、ＡＢＳ制御が非作動となることを出力する。このランプ駆動部８０からの信号を受けて、図示しないランプが点灯し、ＡＢＳ制御の作動状態が確認できる。
【００６１】
過熱保護回路部８１では、周辺回路７０を構成するチップが異常な温度になることを防止すべく、チップが所定温度に達したことを検出し、チップが所定温度以上になると駆動禁止信号発生部７８に禁止信号を発生させると共に、それ以上の温度上昇を防止するために、マイクロコンピュータ６０への電圧供給を止めるようになっている。
【００６２】
電源出力回路８２は、被監視ブロックに相当し、集積回路５０外に配置された外部電源との接続が成される電源端子（第１の電源端子）１０１及び接地端子（第１の接地端子）１０３に接続されている。この電源出力回路８２では、電源端子１０１に印加される電圧に基づいて、所望の値（例えば、５Ｖ、３．３Ｖ）の電圧を出力するようになっている。この電源出力回路８２の出力電圧が、マイクロコンピュータ６０、周辺ＩＣ７０、ソレノイド駆動ドライバ９０等の電源電圧として用いられる。なお、この電源出力回路８２の詳細については後述する。
【００６３】
電源監視部８３は、監視ブロックに相当し、電源出力回路８２が接続される電源端子１０１とは別の電源端子（第２の電源端子）１０５及び接地端子（第２の電源端子）１０７に接続されている。電源監視部８３では、電源出力回路８２の出力電圧が所望の値になっているか否かの監視を行うと共に、電源出力回路８２に印加される電圧が過電圧になっていないか否かの監視を行う。例えば、電源出力回路８２の出力電圧が所望の値に満たない場合にはリセット制御部７７にリセット信号が送られ、所望の値よりも高い場合には駆動禁止信号発生部７８に禁止信号が送られるようになっている。また、電源出勅回路８２に印加される電圧が過電圧である場合には、駆動禁止信号発生部７８に禁止信号を出力すると共に、異常過熱を防止するため、マイクロコンピュータ６０への電圧供給を止めるようになっている。なお、この電源監視部８３についての詳細は後述する。
【００６４】
信号入出力バッファ８４は、車が故障した時のダイアグを調査するための端子８４ａに接続されており、テスターを端子８４ａに接続することでマイクロコンピュータ６０との通信が行えるようになっている。また、この信号入出力バッファ８４は、単なる出力バッファ、例えば車両用スピードメータの車速を表示するための信号（例えば、車輪速から演算された推定車体速度に相当する信号）を出力させるバッファに使用することができる。
【００６５】
温度監視部８５では、常時、集積回路５０の温度検出を行っている。温度監視部８５は、集積回路５０の温度に応じた信号を温度検出信号としてマイクロコンピュータ６０に送るようになっている。この温度検出信号に基づいてマイクロコンピュータ６０では、検出された温度に応じたＡＢＳ制御の演算を行うようになっている。
【００６６】
続いて、ソレノイド駆動ドライバ９０について説明する。ソレノイド駆動ドライバ９０は、ソレノイドに接続されたＭＯＳトランジスタ９１と、ソレノイド（ＭＯＳトランジスタ９１）への通電状態を監視する出力監視部９２と、ＭＯＳトランジスタ９１のオン、オフ駆動を行うアンド回路９３とを備えている。
【００６７】
ＭＯＳトランジスタ９１は、図１に示す各種制御弁２１〜２４、３１〜３４のそれぞれのソレノイドに接続されており、このＭＯＳトランジスタ９１によってソレノイドへの通電のスイッチングが成される。
【００６８】
出力監視部９２は、各ソレノイド１つ１つに備えられ、各ソレノイドへのドライバ出力の監視を行っている。例えば、ＭＯＳトランジスタ９１のドレイン電圧やドレイン電流に基づいてソレノイドへの通電状態の監視を行う。これにより、例えば、ドレイン電流が過電流になっていないか、ソレノイドへの通電用配線がオープンになっていないか若しくはリークしていないか、ＭＯＳトランジスタ９１が高温になり過ぎていないか等を検出する。これにより、ソレノイド駆動に適していない結果が得られた場合には、出力監視部９２はリレー駆動部７９にソレノイド駆動禁止信号やモータ駆動禁止信号を送ると共に、アンド回路９３にもソレノイド駆動禁止信号を送るようになっている。
【００６９】
アンド回路９３には、マイクロコンピュータ６０の出力信号、リレー駆動部７９からの出力信号、駆動禁止信号発生部７８からの出力信号、出力監視部９２からの出力信号が入力される。本実施形態の場合、リレー駆動部７９からの出力信号、駆動禁止信号発生部７８からの出力信号、出力監視部９２からの出力信号は、通常時にはＬｏｗレベルとなっているが、何らかの故障が合った時にＨｉレベルとなり、アンド回路９３の出力がＬｏｗレベル、つまりＭＯＳトランジスタ９１をオフするようになっている。
【００７０】
このため、ソレノイド駆動ドライバ９０は、マイクロコンピュータ６０や周辺ＩＣ７０からの信号に基づいてソレノイドへの通電を遮断できるだけでなく、ソレノイド駆動ドライバ９０自身に備えら得た出力監視部９２からの信号に基づいてソレノイドへの通電を遮断できるようになっている。
【００７１】
半導体リレー部１００においては、半導体リレー１００ａでは、ソレノイドへの通電のスイッチングを行っており、半導体リレー１００ｂでは、ポンプ４５ａ、４５ｂの駆動を行うモータへの通電のスイッチングを行っている。これら各半導体リレー１００ａ、１００ｂは、リレー駆動部７９からの信号に基づいて制御され、通常時にはソレノイドやモータへの通電が可能となるように構成され、リレー駆動部７９からソレノイド駆動禁止信号やモータ駆動禁止信号を受けると、ソレノイドやモータへの通電が行えなくなるように構成されている。
【００７２】
続いて、電源出力回路８２の詳細について説明する。図２に示す電源出力回路８２の詳細を表すブロック図を図３に示す。
【００７３】
この図に示されるように、電源出力回路８２は、電源出力Ｖｃｃ１（例えば５Ｖ）を出力する第１電源出力回路８２ａと、電源出力Ｖｃｃ１よりも低電圧となる電源出力Ｖｃｃ２（例えば３．３Ｖ）を出力する第２電源出力回路８２ｂとを備えた２電源回路で構成されている。
【００７４】
この電源出力回路８２と他のブロックとの具体的な回路構成を図４に示す。電源出力回路８２及び電源監視部８３は、図中の第１、第２電源制御回路部２０１、２０２と第１、第２バンドギャップ基準電源回路２０３、２０４によって構成されている。
【００７５】
これらのうちの第１、第２電源制御回路部２０１、２０２に電源出力回路８２が内蔵されている。図５に、第１電源制御回路部２０１の具体的な回路構成を示し、これら図４、図５に基づいて電源出力回路８２と電源監視部８３の詳細について説明する。なお、第２電源制御回路部２０２の回路構成は素子等の定数が異なる以外は第１電源制御回路部２０１と同様であるため、ここでは省略する。
【００７６】
図５に示すように、第１電源制御回路部２０１内に第１電源出力回路８２ａが備えられている。この第１電源出力回路８２ａには、電源端子１０１を介して外部からの電源電圧ＶＳが印加されるようになっており、この電源電圧ＶＳと電源監視部８３に備えられた第１バンドギャップ基準電源回路２０３が形成する基準電圧ＶＢＧ１に基づいて、第１電源制御回路部２０１が電圧Ｖｃｃ１を出力するようになっている。具体的には、抵抗３０１及び抵抗３０２の定数を調整することにより、抵抗３０１及び抵抗３０２によって抵抗分割された電位と基準電圧ＶＢＧ１とに基づいてアンプ３０３の出力を調整し、ＰＮＰトランジスタ３０４に流れる電流を制御することでＶｃｃ１端子が所望範囲の電位となるようにしている。
【００７７】
また、第１電源制御回路部２０１には、電源監視部８３の一部を構成する電圧異常検出回路（第１電圧異常検出回路）３１０が備えられている。この電圧異常検出回路３１０により、Ｖｃｃ１端子の電位と電源監視部８３に備えられた第２バンドギャップ基準電源回路８３ｂによって形成される基準電圧ＶＢＧ２とが比較され、正確に所望範囲の電圧になっているか否かが監視される。すなわち、Ｖｃｃ１端子の電位が所望の電位よりも高電位となる高電圧異常や、低電位となる低電圧異常の検出が行われる。
【００７８】
具体的には、抵抗３１１〜３１３によって抵抗分割された２部位の電位と第２バンドギャップ基準電源回路２０４が形成する基準電圧ＶＢＧ２とを２つのコンパレータ３１４、３１５によって比較し、Ｖｃｃ１端子の電位が所望範囲になければ、電圧異常信号としてＯＲ回路３１６からＨｉレベル出力がなされるようになっている。このＯＲ回路３１６の出力が図４に示すＤＧ−Ｖ端子の出力に相当する。
【００７９】
さらに、第１電源制御回路部２０１には、第１電源出力回路８２ａに流れる電流が所望範囲の電流値にあるか否かを検出する電流異常検出回路（第１電流異常検出回路）３２０が備えられている。この電流異常検出回路３２０により、第１電源出力回路８２ａに流れる電流が所望の電流値より高電流である過電流異常や、低電流である低電流異常の検出が行われる。
【００８０】
具体的には、定電流源３２１及び抵抗３２２、３２３によって形成された定電位となる２部位の電位と第１電源出力回路８２ａに接続される電圧供給ラインの電位とを２つのコンパレータ３２４、３２５によって比較し、第１電源出力回路８２ａに過電流が発生すると、電流異常信号としてＯＲ回路３２６からＨｉレベルが出力されるようになっている。このＯＲ回路３２６の出力が図４に示すＤＧ−Ｃ端子の出力に相当する。
【００８１】
なお、上述したように第２電源制御回路部２０２の回路構成も図５と同様であるが、第１電源制御回路部２０１の回路構成に対して抵抗３０１の定数が異なっており、Ｖｃｃ２端子がＶｃｃ１端子よりも低い所望範囲の電位となるようにしている。そして、第２電源制御回路部２０２の高電圧異常や低電圧異常、さらにな過電流異常や低電流異常が検出できるようになっている。なお、この第２電源制御回路部２０２に備えられる電圧異常検出回路が第２電圧異常検出回路に相当し、電流異常検出回路が第２電流異常検出回路に相当する。
【００８２】
このようにして、図４に示す第１、第２電源制御回路部２０１、２０２それぞれのＤＧ−Ｃ端子及びＤＧ−Ｖ端子からの出力がＯＲ回路２０５を介してリセット制御部７７に入力され、このとき入力される信号ｆＶＣＵＮに基づいてリセット制御部７７がリセット信号を出力するように構成されている。
【００８３】
具体的には、リセット制御部７７の論理構成は図６のように表される。なお、この図に示す信号Ｑ６とは図２及び図４に示す内部発振回路７５が形成するクロック信号の１つである。
【００８４】
この図に示されるカウンター７７ａは、初期状態においてはカウントが成されていないが、アンド回路７７ｂの出力がＨｉレベルとなるため、アンド回路７７ｃより信号Ｑ６の立ち上がりタイミングに同期して出力されるＨｉレベル信号に伴ってカウントされ、最終桁までカウントが成される。このため、アンド回路７７ｂの出力がＬｏｗレベルとなり、カウンター７７ｂは最終桁までカウントされた状態を維持し、リセット信号に相当する信号ｆＲＥＳがＬｏｗレベルとなる。
【００８５】
これに対し、上記した電圧異常検出若しくは電流異常検出が成されると、信号ｆＶＣＵＮがＨｉレベルになるため、ＯＲ回路７７ｄの出力がＨｉレベルとなりカウンター７７ｂがリセットされる。このため、アンド回路７７ｂの出力がＨｉレベルとなり、マイクロコンピュータ６０をリセット状態にするリセット信号が送られる。
【００８６】
なお、信号ｆＲＳＷＤは、図４に示すＷＤ監視部７６からの異常検出信号であり、ＷＤ監視部７６にて異常検出が行われた場合においても上記と同様の作動によりマイクロコンピュータ６０をリセット状態にするリセット信号が送られるようになっている。
【００８７】
以上説明したように、本実施形態においては第１、第２電源出力回路８２ａ、８２ｂが出力する電圧を両方共監視しているため、高電圧側のみでなく低電圧側についても監視することができ、マイクロコンピュータ６０の動作を保証することができる。
【００８８】
また、第１、第２電源出力回路８２ａ、８２ｂの両方において、低電流異常及び過電流異常を検出するようにしているため、マイクロコンピュータ６０やＡＢＳ制御用ＥＣＵ５０内の各回路（ペリフェラル部）の動作を保証することができる。
【００８９】
さらに、上記した図１０に示す従来の回路構成においては、低電流異常を検出する手段が備えられていないため、低電圧側の電源となるＶｏ１端子とマイクロコンピュータとを接続する電源ラインが断線したりＯＰＥＮ状態になったりしてもそれを検出することができない。これに対し、第２電源出力回路８２ｂにおいて低電流異常が検出できるようにしているため、低電圧側の電源となるＶｃｃ２端子とマイクロコンピュータ６０等とを結ぶ電源ラインの断線等についても検出することができる。
【００９０】
（第２実施形態）
本実施形態では、第１実施形態に対して２電源回路における電源の立ち上げ順序を規定する場合について説明する。
【００９１】
上述したように、２電源回路における電源の立ち上げ時や立ち下げ時において、マイクロコンピュータ６０が不定状態になる場合がある。本実施形態では、このようなマイクロコンピュータ６０の不定状態を防止するべく、２電源回路における電源の立ち上げ順序を規定するものである。
【００９２】
図７に、本実施形態における電源出力回路８２の具体的な回路構成を示し、図８に、図７中に示す順序コントロール及びリセット制御を行うコントロール部５００の具体的な論理構成を示す。また、図９に、電源電圧ＶＳ印加時における電源出力回路８２の各部での電圧波形を示す。以下、これらの図を参照して本実施形態における電源出力回路８２の作動を説明する。
【００９３】
まず、各電源を立ち上げるために電源出力回路８２に対して電源電圧ＶＳを印加すると、図７に示す第２電源出力回路８２ｂに備えられたＰＮＰトランジスタ４０１がオンする。これにより、抵抗４０２〜４０４によって抵抗分割された電位と図４に示す第２バンドギャップ基準電源回路２０４が形成する基準電圧ＶＢＧ２とに基づいてアンプ４０５の出力が調整され、Ｖｃｃ２端子の電位が上昇し、第２電源出力回路８２ｂにおいて電源が立ち上がる。
【００９４】
一方、Ｖｃｃ２端子の電源が立ち上がる前には、抵抗４０２〜４０４によって抵抗分割された電位ＶＭ２が参照電圧Ｖｒｅｆよりも小さいため、図８に示すコンパレータ５０１の出力がＬｏｗレベルとなり、インバータ回路５０２を介してＭＯＳトランジスタ５０３がオンとなる。
【００９５】
このため、コントロール部５００のＩＨＶ１端子を介して電流が流れ、図８に示すＰＮＰトランジスタ４０５がオンすると共にＰＮＰトランジスタ４０６がオフし、第１電源出力回路８２ａにおいては電源が立ち上がらない。
【００９６】
なお、このとき、コンパレータ５０１の出力がＬｏｗレベルとなるため、インバータ回路５０４からＨｉレベルが出力され、θＳＨ端子を介してＮＰＮトランジスタ４１１がオンになる。このため、コンデンサ４１２が充電されていたとしてもＮＰＮトランジスタ４１１を介して電荷が引き抜かれるようになっている。
【００９７】
続いて、第２電源出力回路８２ｂにおける電源が立ち上がったのち、電位ＶＭ２が基準電圧ＶＢＧ２を超えると、コンパレータ５０１からＨｉレベルが出力され、ＭＯＳトランジスタ５０３がオフされる。
【００９８】
これにより、ＰＮＰトランジスタ４０５がオフすると共にＰＮＰトランジスタ４０６がオンになる。これにより、抵抗４０７〜４０９によって抵抗分割された電位と図４に示す第１バンドギャップ基準電源回路２０３が形成する基準電圧ＶＢＧ１とに基づいてアンプ４１０の出力が調整され、Ｖｃｃ１端子の電位が上昇し、第１電源出力回路８２ａにおいて電源が立ち上がる。
【００９９】
このように、マイクロコンピュータ６０内のリセット制御部の電源となる第２電源出力回路８２ｂにおける電源が立ち上がった後に、その他の電源である第１電源出力回路８２ａにおける電源が立ち上がるようにすることができる。
【０１００】
また、各電源が立ち上げられる前においては、ＶＭ２端子の電位もＶＭ１端子の電位も基準電圧ＶＢＧ２、ＶＢＧ１よりも低電圧となっているため、コンパレータ５０１及びコンパレータ５０５の出力はＬｏｗレベルとなる。このため、インバータ回路５０６、５０７の出力が共にＨｉレベルとなって、ＯＲ回路５０８の出力がＨｉレベルとなり、カウンター５０９がリセット状態にされ、遇数個備えられたインバータ回路５１０、５１１を介してリセット端子からＬｏｗレベルが出力される。このリセット端子の出力信号がリセット信号に相当し、リセット端子からＬｏｗレベルが出力されると、マイクロコンピュータ６０がリセット状態にされる。
【０１０１】
そして、各電源がすべて立ち上がりＶｃｃ１端子及びＶｃｃ２端子の電位が動作保証電圧を超えると、ＯＲ回路５０８の出力がＬｏｗレベルとなり、内部発振回路７５が形成するクロック信号ＣＫの立ち上がりパルスに同期してアンド回路からＨｉレベルが出力され、カウンター５０９でのカウントが成される。
【０１０２】
この後、カウンター５０９でのカウントが最終桁まで成されると、リセット端子からＨｉレベルが出力される。つまり、マイクロコンピュータ６０等のウォームアップ時間を待ってから、リセット端子からマイクロコンピュータ６０のリセット状態を解除する信号が出力される。
【０１０３】
このように、本実施形態における電源出力回路８２では、まずマイクロコンピュータ６０のリセット制御部の電源を立ち上げ、すべての電源が立ち上がりＶｃｃ１端子及びＶｃｃ２端子の電位が動作保証レベルの電位を超えてから、マイクロコンピュータ６０のリセット状態を解除するようにしているため、マイクロコンピュータ６０内部のリセット状態が不定になることはない。これにより、マイクロコンピュータ６０等が暴走したり、Ｉ／Ｏ出力が不定になることを防止でき、ＡＢＳ制御用ＥＣＵ５０内の回路が誤作動することを防止することができる。
【０１０４】
次に、各電源を立ち下げるために電源出力回路８２への電源電圧ＶＳの印加を止めると、第１電源出力回路８２ａにおける電源、第２電源出力回路８２ｂにおける電源が共に立ち下がり始める。そして、第２電源出力回路８２ｂにおける電位ＶＭ２が回路動作保証レベルの電位を下回ると、図８に示すコンパレータ５０１の出力がＬｏｗレベルとなり、インバータ回路５０２の出力がＨｉレベルとなり、ＭＯＳトランジスタ５０３がオンされ、ＩＨＶ１出力がＬｏｗレベルとなり、ＰＮＰトランジスタ４０５のベース電流を流し、ＰＮＰトランジスタ４０５をオンすると共に、ＰＮＰトランジスタ４０６をオフする。また一方、インバータ回路５０４の出力がＨｉレベルとなる。これにより、θＳＨ端子を介してＮＰＮトランジスタ４１１がオンし、コンデンサ４１２に充電された電荷がＮＰＮトランジスタ４１１を介して引き抜かれ、第１電源出力回路８２ａにおける電源が瞬時に立ち下げられる。
【０１０５】
そして、第１電源出力回路８２ａにおける電位ＶＭ１がリセットレベルの電位を下回ると、コンパレータ５０５の出力がＬｏｗレベルとなり、カウンター５０９がリセットされ、リセット端子からＬｏｗレベルが出力される。これにより、マイクロコンピュータ６０がリセット状態にされる。
【０１０６】
一方、第２電源出力回路８２ｂにおける電源はコンデンサ４１３等の時定数に応じた速度で立ち下がり、少なくとも第１電源出力回路８２ａにおける電源の立ち下げよりも遅いタイミングで立ち下がる。
【０１０７】
このように、各電源のうちの１つでも動作保証レベルの電圧を下回った際に即座にマイクロコンピュータ６０がリセットされるようにしているため、マイクロコンピュータ６０が確実にリセット状態にされる。さらに、リセット制御を行うコントロール部５００の電源、つまり第２電源出力回路８２ｂの電源が最も遅く立ち下がるようにしているため、マイクロコンピュータ６０が暴走したり、Ｉ／Ｏ出力が不定になることを防止でき、ＡＢＳ制御用ＥＣＵ５０内の回路が誤作動することを防止することができる。
【０１０８】
（他の実施形態）
第１、第２実施形態では、電源出力回路８２が２電源回路となる場合について説明したが、２以上の電源を形成する複数電源回路において、本発明を適用することが可能である。
【０１０９】
この場合、複数の電源回路のすべてにおいて高電圧異常、低電圧異常、過電流異常、低電流異常が検出されるようにすれば第１実施形態と同様の効果を得ることができる。
【０１１０】
また、複数電源のうちマイクロコンピュータの電源となるものが他の電源よりも先に立ち上がり、かつ他の電源よりも後に立ち下がるようにすれば、第２実施形態と同様の効果をえることができる。
【０１１１】
また、図４では示していないが、Ｖｃｃ１端子及びＶｃｃ２端子に対してツェナーダイオードを接続し、Ｖｃｃ１端子やＶｃｃ２端子が所望範囲より高電圧になることを防止することも可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＡＢＳ制御用ＥＣＵによって制御されるＡＢＳ制御装置の概略構成を示す図である。
【図２】ＡＢＳ制御用ＥＣＵ５０の内部構造を表すブロック図である。
【図３】図２に示す電源出力回路８２の詳細を表すブロック図である。
【図４】電源出力回路８２と他のブロックとの具体的な回路構成を示す図である。
【図５】第１電源制御回路部２０１の回路構成を示す図である。
【図６】図４に示すリセット制御部７７の論理構成を示す図である。
【図７】従来の２電源回路における各電源の立ち上げ時、及び立ち下げ時のタイミングを説明するための図である。
【図８】本発明の第２実施形態における電源出力回路８２の回路構成を示す図である。
【図９】図８に示すコントロール部５００の論理構成を示す図である。
【図１０】図８に示す電源出力回路８２の各電源の立ち上げ時、及び立ち下げ時のタイミングを説明するための図である。
【図１１】従来の２電源回路の回路構成を示す図である。
【図１２】複数の電源を有するマイクロコンピュータの内部かいろ構成を示す図である。
【符号の説明】
５０…ＡＢＳ制御用ＥＣＵ、６０…マイクロコンピュータ、７０…周辺ＩＣ、８２…電源出力回路、８２ａ…第１電源出力回路、８２ｂ…第２電源出力回路、８３…電源監視部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003646621.tif 000010
【図１０】
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【図１１】
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【図１２】
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