(57)【特許請求の範囲】
【請求項１】
原画像を表す原画像データを処理することによって、前記原画像を拡大または縮小した調整画像を表す調整画像データを作成する画像処理装置であって、
入力される１ライン分の原画像データである現行ライン画像データを蓄積しつつ、前記現行ライン画像データとともに、前記現行ライン画像データの１ライン前の原画像データである先行ライン画像データを出力するラインバッファ部と、
前記現行ライン画像データと前記先行ライン画像データとを所望の拡大率または縮小率に応じて演算することによって前記調整画像データを生成する画像補間演算部と、を備え、
前記ラインバッファ部は、
前記原画像データの１ラインの１／Ｎ（Ｎは２以上の整数）の画素分に相当する前記先行ライン画像データをそれぞれ蓄積するＮ個の部分ラインバッファと、
前記Ｎ個の部分ラインバッファのうちの１つを１画素のタイミングごとに順に切り換えつつ選択して、選択された部分ラインバッファから前記先行ライン画像データを出力するとともに、前記選択された部分ラインバッファに前記現行ライン画像データを蓄積するラインバッファ制御部と、を備える、
画像処理装置。
【請求項２】
請求項１記載の画像処理装置であって、
前記部分ラインバッファは、
前記画像処理装置に入力可能な原画像データ形式のうちで、１ラインの画素数が最も大きな原画像データ形式における１ライン分の画素数の１／Ｎ以上で、かつ、１ライン未満の蓄積容量を有する、
画像処理装置。
【請求項３】
画像を投写して表示する投写型表示装置であって、
原画像を表す原画像データを処理することによって、前記原画像を拡大または縮小した調整画像を表す調整画像データを作成する画像処理装置と、
前記調整画像データに基づいて画像表示信号を生成する画像表示信号生成部と、
前記画像表示信号に応じて画像を形成する光を射出する電気光学デバイスと、
前記電気光学デバイスから射出された光を投影する投写光学系と、備え、
前記画像処理装置は、
入力される１ライン分の原画像データである現行ライン画像データを蓄積しつつ、前記現行ライン画像データとともに、前記現行ライン画像データの１ライン前の原画像データである先行ライン画像データを出力するラインバッファ部と、
前記現行ライン画像データと前記先行ライン画像データとを所望の拡大率または縮小率に応じて演算することによって前記調整画像データを生成する画像補間演算部と、を備え、
前記ラインバッファ部は、
前記原画像データの１ラインの１／Ｎ（Ｎは２以上の整数）の画素分に相当する前記先行ライン画像データをそれぞれ蓄積するＮ個の部分ラインバッファと、
前記Ｎ個の部分ラインバッファのうちの１つを１画素のタイミングごとに順に切り換えつつ選択して、選択された部分ラインバッファから前記先行ライン画像データを出力するとともに、前記選択された部分ラインバッファに前記現行ライン画像データを蓄積するラインバッファ制御部と、を備える、
投写型表示装置。
【請求項４】
請求項３記載の投写型表示装置であって、
前記部分ラインバッファは、
前記画像処理装置に入力可能な原画像データ形式のうちで、１ラインの画素数が最も大きな原画像データ形式における１ライン分の画素数の１／Ｎ以上で、かつ、１ライン未満の蓄積容量を有する、
投写型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力される画像信号によって表される画像を縮小または拡大して表示するための画像処理技術に関する。
【０００２】
【従来の技術】
パーソナルコンピュータ等の画像発生装置から出力される画像信号によって表される画像のサイズ（解像度）は、６４０×４８０画素、８００×６００画素、１０２４×７８０画素、１２８０×１０２４画素など、多種多用化している。一方、直視型表示装置の表示デバイスとして、あるいは、投写型表示装置の光変調装置として利用されている液晶装置やＤＭＤ（ディジタルマイクロミラーデバイス）などの電気光学デバイスは、特定の画像表示サイズを有しており、その表示サイズ以上の大きさの画像をそのまま表示することはできない。従って、このような電気光学デバイスを用いた画像表示装置においては、上記のような種々のサイズを有する画像を表示するために、あらかじめ画像の全体を縮小あるいは拡大して、表示可能なサイズに調整する処理が行われている。また、入力される画像を、電気光学デバイスの表示画面全体のうち１部の画面、いわゆるウインドウに表示させるような場合にも、入力される画像を縮小あるいは拡大して、ウインドウに表示可能なサイズに調整する処理が行われる。
【０００３】
画像の縮小あるいは拡大には、２×２画素のマトリクス演算を用いた線形補間による方法が一般的に用いられている。図１２は、画像を縮小あるいは拡大するために用いられる従来の縮小／拡大処理部について示す説明図である。この縮小／拡大処理部１０００は、ラインバッファ部１０１０と、画像補間演算部１０２０とを備えている。ラインバッファ部１０１０は、３つのラインバッファ１０１１，１０１２，１０１３と、ラインバッファ制御部１０１４とを備えている。画像補間演算部１０２０は、２×２画素のマトリクス演算回路を備えており、縮小または拡大される前の元の画像（以下、「原画像」と呼ぶこともある。）に対する縮小率または拡大率に応じて補間処理を実行し、補間画像データＰＣを出力する。従って画像補間演算部１０２０には２ラインの画像データがほぼ同じタイミングで入力される必要がある。
【０００４】
ラインバッファ部１０１０は、１ラインの各画素ごとに順に入力される原画像データＰＤを２ラインの各画素ごとに出力される画像データに変換する。３つのラインバッファ１０１１，１０１２，１０１３のそれぞれは、入力される画像データＰＤの１ライン分を記憶する記憶容量を有しており、ラインバッファ制御部１０１４によって順に選択されて、１ライン分の画像データを順に書き込む。例えば、第１のラインバッファ１０１１が選択されて、１ライン目の画像データが書き込まれる。次に、第２のラインバッファ１０１２が選択されて、２ライン目の画像データが書き込まれる。続いて、第３のラインバッファ１０１３が選択されて、３ライン目の画像データが書き込まれる。そして、再び第１のラインバッファ１０１１が選択されて４ライン目の画像データが書き込まれる。ラインバッファ制御部１０１４によって、この動作が繰り返し実行される。ここで、第３のラインバッファ１０１３に画像データが書き込まれる際に、第１と第２のラインバッファ１０１１，１０１２には、すでに１ライン目と２ライン目の画像データが書き込まれている。ラインバッファ制御部１０１４は、第３のラインバッファ１０１３に３ライン目の画像データを書き込むとともに、第１と第２のラインバッファ１０１１，１０１２から１ライン目と２ライン目の画像データを書き込まれた順に読み出す。このようにして、２ライン分の画像データがほぼ同じタイミングで画像補間演算部１００５に順に入力される。
【０００５】
上記のように、従来の縮小／拡大処理部１０００は、３つのラインバッファを備え、３つのラインバッファのうち１つに１ライン分の画像データを書き込むとともに、他の２つのラインバッファに書き込まれている２ライン分の画像データを読み出して画像補間演算部１０２０によって、補間画像データを生成する。これにより、縮小率または拡大率に応じた画像を生成することができる。
【０００６】
【発明が解決しようとする課題】
上記縮小／拡大処理部１０００において、入力される画像データによって表される画像の解像度が高くなるに応じて、ラインバッファ部１０１０に入力される画像データの速度は高速になる。このため、各ラインバッファ１０１１，１０１２，１０１３に１ライン分の画像データを書き込むための速度も高速にしなければならず、各ラインバッファ１０１１，１０１２，１０１３には、より高速動作可能なメモリが必要となる。しかし、より高速なメモリはより高額であり、また、消費電力も増加するという問題がある。従って、縮小／拡大を行う回路部に使用するラインバッファの動作速度をなるべく低減したいという要望があった。
【０００７】
また、通常、縮小／拡大処理部は、他の種々の画像処理部とともに、集積化する場合が多い。一般に、メモリは回路規模が大きいので、ラインバッファの記憶容量は少ないほうが好ましい。また、集積化せずに市販のメモリを使用する場合も、装置の小型化、低消費電力化するために、ラインバッファの記憶容量は少ないほうが好ましい。これらの理由から、従来は、縮小／拡大を行う回路部に使用するラインバッファの記憶容量をなるべく低減したいという要望があった。なお、このような問題は、電気光学デバイスを用いた画像表示装置に限らず、このような縮小／拡大処理を行う回路部を有する他の種類の画像表示装置においても同様であった。
【０００８】
この発明は、従来技術における上述の課題を解決するためになされたものであり、縮小／拡大処理を行う回路部に用いられるラインバッファの動作速度を従来よりも低速動作可能とすることを第１の目的とする。また、ラインバッファの記憶容量を従来よりも低減することを第２の目的とする。
【０００９】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の画像処理装置は、
原画像を表す原画像データを処理することによって、前記原画像を拡大または縮小した調整画像を表す調整画像データを作成する画像処理装置であって、
入力される１ライン分の原画像データである現行ライン画像データを蓄積しつつ、前記現行ライン画像データとともに、前記現行ライン画像データの１ライン前の原画像データである先行ライン画像データを出力するラインバッファ部と、前記現行ライン画像データと前記先行ライン画像データとを所望の拡大率または縮小率に応じて演算することによって前記調整画像データを生成する画像補間演算部と、を備え、
前記ラインバッファ部は、
前記原画像データの１ラインの１／Ｎ（Ｎは２以上の整数）の画素分に相当する前記先行ライン画像データをそれぞれ蓄積するＮ個の部分ラインバッファと、
前記Ｎ個の部分ラインバッファのうちの１つを１画素のタイミングごとに順に切り換えつつ選択して、選択された部分ラインバッファから前記先行ライン画像データを出力するとともに、前記選択された部分ラインバッファに前記現行ライン画像データを蓄積するラインバッファ制御部と、を備えることを特徴とする。
【００１０】
また、本発明の投写型表示装置は、
スクリーン上に画像を投写して表示する投写型表示装置であって、
原画像を表す原画像データを処理することによって、前記原画像を拡大または縮小した調整画像を表す調整画像データを作成する画像処理装置と、
前記調整画像データに基づいて画像表示信号を生成する画像表示信号生成部と、
前記画像表示信号に応じて画像を形成する光を射出する電気光学デバイスと、
前記電気光学デバイスから射出された光を投影する投写光学系と、備える。ここで、前記画像処理装置は、上記本発明の画像処理装置に相当する。
【００１１】
本発明の画像表示装置および投写型表示装置において、各部分ラインバッファは、現行ライン画像データのＮ画素に１回のタイミングごとに選択されるので、現行ライン画像データの１画素のタイミングごとに選択される場合の動作速度に比べて１／Ｎ倍低速な動作速度で動作することができる。
【００１２】
なお、前記部分ラインバッファは、
前記画像処理装置に入力可能な原画像データ形式のうちで、１ラインの画素数が最も大きな原画像データ形式における１ライン分の画素数の１／Ｎ以上で、かつ、１ライン未満の蓄積容量を有する、ことが好ましい。
【００１３】
上記画像処理装置および投写型表示装置によれば、画像の縮小／拡大処理を行う回路部に用いられるラインバッファの蓄積容量を従来よりも低減することができる。特に、１ラインの画素数が最も大きな原画像データ形式における１ライン分の画素数の１／Ｎとすれば、１ラインの画素数が最も大きな原画像データ形式における１ライン分の蓄積容量を備えるだけで、画像の縮小／拡大処理を行う回路を構成することができる。
【００１４】
【発明の実施の形態】
Ａ．投写型表示装置の全体構成：
次に、本発明の実施の形態を実施例に基づき説明する。図１は、この発明の実施例としての投写型表示装置の構成を示すブロック図である。この投写型表示装置１００は、画像変換部１１０と、ＡＤ（アナログ−デジタル）変換部１２０と、縮小処理部１３０と、画像処理制御部１４０と、メモリ１５０と、拡大処理部１６０と、光変調装置である液晶ディスプレイパネル１８０と、この液晶ディスプレイパネル１８０での光変調を制御する液晶ディスプレイ駆動部１７０と、照明光学系１９０と、投写光学系２００と、を備えている。
【００１５】
画像変換部１１０は、入力された画像信号ＰＳに応じて、ＡＤ変換部１２０に入力可能な画像信号や、水平同期信号ＨＤ１および垂直同期信号ＶＤ１等を出力する。例えば、パーソナルコンピュータ等から出力されるコンポーネント画像信号（Ｒ，Ｇ，Ｂの画像信号と、水平同期信号と、垂直画像信号）が入力される場合には、Ｒ，Ｇ，Ｂの画像信号ＲＧＢＳをＡＤ変換部１２０に向けて出力し、水平同期信号ＨＤ１および垂直画像信号ＶＤ１を画像処理制御部１４０に向けて出力する。また、ビデオレコーダやテレビから出力されるコンポジット画像信号（輝度信号と色信号と同期信号とが重畳された画像信号）が入力される場合には、コンポジット画像信号から水平同期信号ＨＤ１および垂直同期信号ＶＤ１と、奇数フィールドの画像信号か偶数フィールドの画像信号かを示すフィールド信号ＦＤと、を分離して画像処理制御部１４０に向けて出力し、Ｒ，Ｇ，Ｂの画像信号ＲＧＢＳを分離してＡＤ変換部１２０に向けて出力する。
【００１６】
画像信号ＲＧＢＳは、ＡＤ変換部１２０においてデジタル画像信号ＤＶ０に変換されて、縮小処理部１３０に入力される。ＡＤ変換部１２０は、画像信号ＲＧＢＳに含まれるＲ，Ｇ，Ｂそれぞれの画像信号をＡＤ変換する。従って、デジタル画像信号ＤＶ０は、Ｒ，Ｇ，Ｂそれぞれのデジタル画像信号を含んでいる。なお、ＡＤ変換に用いられるサンプリングクロック信号ＤＣＬＫ１は、画像処理制御部１４０から供給される。
【００１７】
縮小処理部１３０は、画像処理制御部１４０から供給される縮小制御信号ＣＴＬ１に応じて、デジタル画像信号ＤＶ０に含まれるＲ，Ｇ，Ｂそれぞれの画像データを縮小処理し、縮小画像データＤＶ１として出力する。縮小画像データＤＶ１は、画像処理制御部１４０を介してメモリ１５０に記憶される。メモリ１５０に記憶された縮小画像データＤＶ１は、画像処理制御部１４０を介して読み出され、拡大処理部１６０に供給される。
【００１８】
拡大処理部１６０は、画像処理制御部１４０から供給される拡大制御信号ＣＴＬ２に応じて、メモリ１５０から読み出された縮小画像データＤＶ１を拡大処理して拡大画像データＤＶ２を出力する。
【００１９】
液晶ディスプレイ駆動部１７０は、この拡大画像データＤＶ２で表される画像を、垂直同期信号ＶＤ２と、水平同期信号ＨＤ２と、ドットクロック信号ＤＣＬＫ２とに応じて液晶ディスプレイパネル１８０の各画素を駆動することにより、入射光を光変調し、液晶ディスプレイパネル１８０によって表示させる。なお、垂直同期信号ＶＤ２と、水平同期信号ＨＤ２と、ドットクロック信号ＤＣＬＫ２とは、画像処理制御部１４０から供給される。なお、液晶ディスプレイパネル駆動部１７０は、後述する液晶パネルディスプレイ１８０の基板上に一体的に形成されても構わない。
【００２０】
照明光学系１９０からの光を入射する液晶ディスプレイパネル１８０において形成される画像の光束は、投写光学系２００によりスクリーンＳＣ上に投写される。すなわち、照明光学系１９０から射出し液晶ディスプレイパネル１８０に入射した光が、液晶ディスプレイパネル１８０に与えられた画像データに従って変調され、液晶ディスプレイパネル１８０からの射出光が投写光学系２００によってスクリーンＳＣ上に投射され、スクリーンＳＣ上に画像が表示される。なお、本実施例における液晶ディスプレイパネル１８０が、本発明の電気光学デバイスに相当する。なお、照明光学系１９０の光をＲ光，Ｇ光，Ｂ光に分離して、それぞれの色光を液晶ディスプレイパネル１８０によりＲ，Ｇ，Ｂのそれぞれの画像データに応じて変調し、変調後の色光を合成して投写光学系２００から投写する場合には、図１の１３０，１４０，１５０，１６０，１７０，１８０の各構成は、色毎に設けられ、各色の画像データ毎にデータ処理され、それぞれの液晶ディスプレイパネル１８０により各色光が光変調される。
【００２１】
画像処理制御部１４０は、各回路部１１０，１２０，１３０，１６０，１７０における処理条件を記憶するレジスタを備えており、各回路部の処理条件は図示しないＣＰＵから与えられてこのレジスタに記憶される。画像処理制御部１４０は、このレジスタに記憶された処理条件に基づいて各回路部で用いられる制御信号を生成する。例えば、投写型表示装置に入力される画像信号によって表される画像のサイズ、画像信号の仕様、液晶ディスプレイパネル１８０の実際の表示サイズ（パネルの表示解像度、または表示ウインドウのサイズなど）がレジスタに記憶される。画像変換部１１０からメモリ１５０までの各回路部においては、ドットクロック信号ＤＣＬＫ１を基準に各制御信号が生成される。このドットクロック信号ＤＣＬＫ１は、水平同期信号ＨＤ１に基づいて図示しないＰＬＬ回路によって生成される。また、メモリ１５０から液晶ディスプレイパネル１８０までの各回路部においては、ドットクロック信号ＤＣＬＫ２を基準に各制御信号が生成される。このドットクロック信号ＤＣＬＫ２は、液晶ディスプレイパネル１８０に画像を表示するために好ましい水平同期信号ＨＤ２と、垂直同期信号ＶＤ２に基づいて決定される。
【００２２】
また、画像処理制御部１４０は、縮小処理部１３０から供給された縮小画像データＤＶ１をメモリ１５０へ書き込み、メモリ１５０に書き込まれた縮小画像データＤＶ１を読み出して拡大処理部１６０に供給する。
【００２３】
この投写型表示装置１００は、縮小処理部１３０と拡大処理部１６０とを備えているので、それぞれの縮小率や拡大率を組み合わせることにより種々の縮小あるいは拡大処理を行うことができる。例えば、入力される画像データによって表される画像のサイズが液晶ディスプレイパネル１８０における表示画面サイズよりも大きい場合には、あらかじめ縮小処理部１３０によってある程度小さな縮小画像を生成してメモリ１５０に記憶させておき、拡大処理部１６０によって液晶ディスプレイパネル１８０に表示させたい種々の画像サイズに拡大して表示させることができる。
【００２４】
図１に示す投写型表示装置１００は、１つのアナログ画像信号ＰＳのみが画像変換部１１０に入力されている場合を示しているが、複数の画像信号が入力されるように構成し、そのうち１つを選択して処理されるようにしてもよい。また、図示しないＣＰＵを介して供給されるディジタル画像信号が縮小処理部１３０に入力されるようにしてもよい。
【００２５】
Ｂ．縮小処理部１３０の構成と動作：
図２は、縮小処理部１３０の構成を示すブロック図である。縮小処理部１３０は、ラインバッファ部３２０と、画像補間演算部３４０とを備えている。これらの各回路は、ＲＧＢの各色ごとに設けられており、各色ごとに縮小処理が行われる。画像補間演算部３４０は、後述する２×２画素のマトリクス演算回路を有している。図３は、画像補間演算部３４０における補間処理の概略を示す説明図である。図３は、４×４画素の画像を３×３画素の画像に縮小する場合を示しており、Ｏ（ｉ，ｊ）（ｉ，ｊは１〜４の整数）は、縮小処理前の原画像におけるｊ番目のラインのｉ番目の画素の画素データ（原画素データ）を示している。Ｐ（ｎ，ｍ）（ｎ，ｍは１〜３の整数）は、縮小処理後の縮小画像（調整画像）のｍ番目のラインのｎ番目の画素データ（縮小画素データ）を示している。例えば、縮小画素Ｐ（２，２）は、原画像の４つの原画素Ｏ（２，２），Ｏ（３，２），Ｏ（２，３），Ｏ（３，３）に囲まれた位置の画素に相当する。画像補間演算部３４０は、４つの原画素Ｏ（２，２），Ｏ（３，２），Ｏ（２，３），Ｏ（３，３）の画素データから縮小画素Ｐ（２，２）の画素データを補間する。従って、画像補間演算部３４０には、２×２画素のマトリクス演算を実行するために、ラインバッファ部３２０から２ライン分の画像信号がほぼ同じタイミングで入力される。すなわち、ラインバッファ部３２０は、入力されている１ライン分の画像データ（現行ライン画像データ）とともに、その１ライン前の画像データ（先行ライン画像データ）を、現行ライン画像データの１画素ごとのタイミングで出力する。
【００２６】
ラインバッファ部３２０は、図３に示すように、２つの部分ラインバッファ３２２，３２４と、ラインバッファ制御部３２６とを備えている。図４は、ラインバッファ制御部３２６によって実行される２つの部分ラインバッファ３２２，３２４の書込と読出のタイミングを示すタイミングチャートである。図４（ａ）はＡＤ変換部から供給される画像信号（現行ライン画像データ）ＤＶ０を示し、図４（ｆ）はラインバッファ部３２０から出力される遅延画像信号（先行ライン画像データ）ＤＤＶ０を示している。図４（ｂ）および（ｃ）は、部分ラインバッファ３２２に供給されるアドレス信号（アドレスデータ）３２２ＡＤおよび書込／読出制御信号３２２Ｒ／Ｗを示している。図４（ｄ）および（ｅ）は、部分ラインバッファ３２４に供給されるアドレス信号（アドレスデータ）３２４ＡＤおよび書込／読出制御信号３２４Ｒ／Ｗを示している。
【００２７】
図４（ａ）に示すように、２つの部分ラインバッファ３２２，３２４には、ＡＤ変換部１２０から出力された現行ライン画像データＤＶ０が供給されている。なお、図の（１，ｊ），（２，ｊ）…は、（ｊ番目のラインの１番目の画素データ），（ｊ番目のラインの２番目の画素データ），…を示している。図４（ｂ）に示すように、第１の部分ラインバッファ３２２のアドレスは、１画素目の画像データＤＶ０が入力されるタイミングＴ１よりも画像データＤＶ０の１画素の周期Ｔｃに相当する期間だけ前の時点から入力されており、１画素周期Ｔｃのほぼ２倍の期間２Ｔｃだけそのアドレスが保持されている。そして、図４（ｃ）に示すように、アドレスデータ３２２ＡＤの保持周期２Ｔｃのうち、前半の期間において１ライン前の画像データ（先行ライン画像データ）Ｏ（１，ｊ−１），Ｏ（３，ｊ−１），…の読出が実行され、後半の期間において入力された画像データ（現行ライン画像データ）Ｏ（１、ｊ），Ｏ（３，ｊ），…の書込が実行される。
【００２８】
一方、第２の部分ラインバッファ３２４のアドレスは、図４（ｄ）に示すように、１画素目の画像データＤＶ０が入力されるタイミングＴ１の時点から入力されており、１画素周期Ｔｃのほぼ２倍の期間２Ｔｃだけそのアドレスが保持されている。そして、図４（ｅ）に示すように、アドレスデータ３２４ＡＤの保持周期２Ｔｃのうち、前半の期間において１ライン前の画像データ（先行ライン画像データ）Ｏ（２，ｊ−１），Ｏ（４，ｊ−１），…の読出が実行され、後半の期間において入力された画像データ（現行ライン画像データ）Ｏ（２、ｊ），Ｏ（４，ｊ），…の書込が実行される。
【００２９】
従って、第１の部分ラインバッファ３２２における画像データの読出と書込に対して、第２の部分ラインバッファ３２４における画像データの読出と書込は、１画素周期Ｔｃにほぼ等しい期間だけずれている。すなわち、第１の部分ラインバッファ３２２に画像データが書き込まれているときは、第２の部分ラインバッファ３２４から画像データが読み出され、第１の部分ラインバッファ３２２から画像データが読み出されているときは、第２の部分ラインバッファ３２４に画像データが書き込まれている。これにより、ラインバッファ部３２０に入力される画像データＤＶ０は、１画素ごとに第１と第２の部分ラインバッファ３２２，３２４に交互に書き込まれることになり、また、２つの部分ラインバッファ３２２，３２４に書き込まれている画像データが１画素ごとに交互に読み出されることになる。この結果、ラインバッファ部３２０からは、図４（ｆ）に示すように、図４（ａ）に示す画像データＤＶ０よりも１ライン前の画像データである先行ライン画像データＤＤＶ０が同期して出力される。ここで、「２ライン分の画像データが『同期して』出力される」という文言は、同じクロックタイミングに応じて出力されていることを意味しており、２ライン上の同じ画素位置の画像データが同時に出力される必要はない。図４（ｆ）に示す遅延画像データＤＤＶ０は、（ａ）に示す画像データＤＶ０に対して期間Ｔｃだけ早いタイミングで出力されているが、このずれは、画像補間演算部３４０に入力される際に、先に説明したドットクロック信号ＤＣＬＫ１に基づいてラッチすることにより吸収できるので、問題ではない。従って、ラインバッファ部３２０は、２ラインの画像信号をほぼ同じタイミングで画像補間演算部３４０に供給することができる。
【００３０】
このように、２つの部分ラインバッファ３２２，３２４には、各ラインの画像データが１画素ごとに交互に書き込まれる。従って、１つの部分ラインバッファの記憶容量は、１／２ライン分の画素データを記憶するための記憶容量（蓄積容量）を備えていれば良く、ラインバッファ部３２０は、部分ラインバッファ３２２と３２４とを合わせて１ライン分の画素データの記憶容量を有していれば良い。具体的には、１つの部分ラインバッファは、入力され得る各種の画像信号形式のうちで、１ライン分の画素数が最も大きなものの１／２ライン分の記憶容量を備えていればよい。すなわち、ラインバッファ部３２０は、図１２の従来例で用いられるメモリの１／３の記憶容量で構成することができ、従来例に比べて小規模な構成で縮小処理部１３０を実現することができる。
【００３１】
図４からわかるように、部分ラインバッファ３２２，３２４それぞれの画像データの書込や読出の周期は、ラインバッファ部３２０に入力される原画像データやラインバッファ部３２０から出力される遅延画像データの周期に対して２倍の周期で実行することができる。従って、従来例で用いられるメモリに比べて１／２の速度で動作させることができる。これにより、従来例で用いられるメモリに比べて低速なメモリを使用することができるので、より安価に縮小処理部１３０を構成することができる。また、低消費電力化を図ることができる。
【００３２】
なお、上記説明からわかるように、縮小処理部１３０が本発明の画像処理装置に相当する。
【００３３】
Ｃ．画像補間演算部３４０の補間処理：
画像補間演算部３４０は、以下に説明するように、与えられた縮小率に応じて補間処理を実行する。
【００３４】
Ｃ−１．水平方向の補間処理：
以下では、説明を容易にするため、４画素の画像を３画素の画像に縮小する場合を例に説明する。また、縮小前の画像を「原画像」と呼び、原画像内における画素を「原画像画素」と呼び、原画像内で定義された画素位置を「原画像画素位置」と呼ぶ。原画像画素位置の値は、整数に限らず、小数を含む値になる場合がある。また、縮小後の画像を「縮小画像」と呼び、縮小画像内における画素を「縮小画像画素」と呼び、縮小画像内で定義された画素位置を「縮小画像画素位置」と呼ぶ。
【００３５】
図５は、縮小画像内の画素位置に対して原画像に基づいて補間される原画像内の画素位置および補間画素データを示す説明図である。
【００３６】
一般に、画像を水平方向にα倍（αは１／２以上１以下の数）したときに、ｎ番目の縮小画素として補間される原画像画素の位置（画素番号）ｘは、次の（１）式で与えられる。
【００３７】
ｘ＝１＋（１／α）・（ｎ−１）              …（１）
【００３８】
α＝３／４において、上記（１）式より、縮小画像画素の位置（画素番号）１，２，３に与えられる原画像画素の位置（画素番号）は、１，（２＋１／３），（３＋２／３）となる。
【００３９】
また、原画像画素位置の値がｘである原画像画素Ｐｘ  の画素データは、原画像画素位置がｉと（ｉ＋１）である２つの原画像画素Ｐｉ  ，Ｐｉ＋１  の画素データから補間される。このとき、原画像画素Ｐｘ  の画素データは、次の（２）式に従って算出される。
【００４０】
Ｐｘ  ＝ｋｘ  ・Ｐｉ  ＋（１−ｋｘ  ）・Ｐｉ＋１      …（２）
【００４１】
ここで、補正係数ｋｘ  は、次の（３）式に示すように、ｉ画素と（ｉ＋１）画素との間の距離に対するｘ画素と（ｉ＋１）画素との間の距離の割合を示している。
【００４２】
0003613985.tif 000002
【００４３】
また、原画像画素Ｐｘ  の補間に用いられる２つの原画像画素Ｐｉ  ，Ｐｉ＋１  の位置を示すパラメータｉは、以下の（４）式で与えられる。
【００４４】
ｉ＝｛ＩＮＴ［ｘ］｝                        …（４）
【００４５】
このように、ｎ番目の縮小画像画素に与えられる原画像画素の画素データは、上記の（１）式ないし（４）式を用いて求めることができる。例えば、図５に示すように、α＝３／４において、縮小画像画素の位置（画素番号）１，２，３に与えられる補間画素データは、Ｐ１，（Ｐ１・２／３＋Ｐ２・１／３），（Ｐ３・１／３＋Ｐ４・２／３）となる。
【００４６】
Ｃ−２．垂直方向の補間処理：
垂直方向の補間処理は、縮小の方向が垂直方向であることを除けば、水平方向の場合と同様に実行することができる。以下では、説明を容易にするため、４ラインの画像を３ラインの画像に縮小する場合を例に説明する。また、原画像内におけるラインを「原画像ライン」と呼び、原画像内で定義されたライン位置を「原画像ライン位置」と呼ぶ。原画像ライン位置の値は、整数に限らず、小数を含む値になる場合がある。また、縮小画像内におけるラインを「縮小画像ライン」と呼び、縮小画像内で定義されたライン位置を「縮小画像ライン位置」と呼ぶ。
【００４７】
図６は、縮小画像内のライン位置に対して原画像に基づいて補間される原画像内のライン位置および補間ラインデータを示す説明図である。
【００４８】
画像を垂直方向にβ倍（βは１／２以上１以下の数）したときに、ｍ番目の縮小ラインとして補間される原画像ラインの位置（ライン番号）ｙは、（１）式と同様に次の（５）式で与えられる。
【００４９】
ｙ＝１＋（１／β）・（ｍ−１）              …（５）
【００５０】
β＝３／４において、上記（５）式より、縮小画像ラインの位置（ライン番号）１，２，３に与えられる原画像ラインの位置（ライン番号）は、１，（２＋１／３），（３＋２／３）となる。
【００５１】
また、原画像ライン位置の値がｙである原画像ラインＬｙ  のラインデータは、原画像ライン位置がｊと（ｊ＋１）である２つの原画像ラインＬｉ  ，Ｌｉ＋１  の画素データから補間される。このとき、原画像ラインＬｘ  のラインデータは、（２）式と同様に次の（６）式に従って算出される。
【００５２】
Ｌｙ  ＝ｋｙ  ・Ｌｉ  ＋（１−ｋｙ  ）・Ｌｉ＋１      …（６）
【００５３】
ここで、補正係数ｋｙ  は、次の（７）式に示すように、ｊラインと（ｊ＋１）ラインとの間の距離に対するｙラインと（ｊ＋１）ラインとの間の距離の割合を示している。
【００５４】
0003613985.tif 000003
【００５５】
また、原画像ラインＬｘ  の補間に用いられる２つの原画像ラインＬｊ  ，Ｌｊ＋１  の位置を示すパラメータｊ  は、以下の（８）式で与えられる。
【００５６】
ｊ＝｛ＩＮＴ［ｙ］｝                        …（８）
【００５７】
このように、ｍ番目の縮小画像ラインに与えられる原画像ラインのラインデータは、上記の（５）式ないし（８）式を用いて求めることができる。例えば、図６に示すように、β＝３／４において、縮小画像ラインの位置（ライン番号）１，２，３に与えられる補間ラインデータは、Ｌ１，（Ｌ１・２／３＋Ｌ２・１／３），（Ｌ３・１／３＋Ｌ４・２／３）となる。
【００５８】
Ｃ−３．水平方向および垂直方向の縮小に伴う補間処理：
以下では、説明を容易にするため、４×４画素の画像を３×３画素の画像に縮小する場合を例に説明する。図７は、水平方向および垂直方向にそれぞれ３／４倍に縮小した場合の縮小画像の各ライン上の各画素に与えられる補間画像データを示す説明図である。図のＯ（ｘ，ｙ）は、ｙ番目の画像ライン上のｘ番目の原画像画素における画素データを示している。ｍ番目の縮小画像ラインのｎ番目の縮小画像画素における画素データＯ（ｘ，ｙ）を示すパラメータであるｘ，ｙは、水平方向の倍率αと垂直方向の倍率βとに応じて上述した（１）式と（５）式とからそれぞれ算出される。
【００５９】
各画素データを与える補間式は、上述した（２）式で与えられる水平方向の補間式と、（６）式で与える垂直方向の補間式とを組み合わせることによって作成することができる。図８は、画素Ｏ（ｘ，ｙ）の補間方法を示す説明図である。水平方向の補正係数ｋｘ  （０≦ｋｘ  ≦１）は、上述した（３）式で与えられる。垂直方向の補正係数ｋｙ  （０≦ｋｙ  ≦１）は、上述した（７）式で与えられる。また、ｙ番目の画像ラインのｘ番目の画素データＯ（ｙ，ｘ）は、これを囲む４つの画素Ｏ（ｉ，ｊ），Ｏ（ｉ，ｊ＋１），Ｏ（ｉ＋１，ｊ），Ｏ（ｉ＋１，ｊ＋１）と、補正係数Ｋｘ  ，Ｋｙ  とから、次の（９）式により求めることができる。
【００６０】
0003613985.tif 000004
【００６１】
なお、（９）式において、ｋｙ  ＝１とすれば（９）式は（２）式と等価である。すなわち、（９）式から水平方向のみの縮小におけるｘ番目の画像画素の補間画像データを求めることもできる。同様に、ｋｘ  ＝１とすれば、垂直方向のみの縮小におけるｙ番目のラインの補間画像データを求めることもできる。
【００６２】
なお、（９）式は、次の（１０）式、（１１ａ）〜（１１ｄ）式のように書き換えることができる。
【００６３】
Ｏ（ｘ，ｙ）＝Ｋ００・Ｏ（ｉ，ｊ）＋Ｋ０１・Ｏ（ｉ＋１，ｊ）＋Ｋ１０・Ｏ（ｉ，ｊ＋１）＋Ｋ１１・Ｏ（ｉ＋１，ｊ＋１）      …（１０）
Ｋ００＝ｋｙ  ・ｋｘ                          …（１１ａ）
Ｋ０１＝ｋｙ  ・（１−ｋｘ  ）                …（１１ｂ）
Ｋ１０＝（１−ｋｙ  ）・ｋｘ                  …（１１ｃ）
Ｋ００＝（１−ｋｙ  ）・（１−ｋｘ  ）        …（１１ｄ）
【００６４】
図２に示した画像補間演算部３４０は、（１０）式の線形演算を実行するものである。すなわち、画像補間演算部３４０は、４つの係数Ｋ００，Ｋ０１，Ｋ１０，Ｋ１１の設定に応じて、所定の縮小処理によって生成される縮小画像の各ライン上の各画素に与えられる画像データを生成することができる。
【００６５】
図９は、水平および垂直方向に３／４倍に縮小する場合に用いられる係数Ｋ００，Ｋ０１，Ｋ１０，Ｋ１１について示す説明図である。図のラインｍおよび画素ｎは、縮小画像のライン（縮小画像ライン）および画素（縮小画像画素）を示している。ｍ番目の縮小画像ラインのｎ番目の縮小画像画素を補正するときに使用される４つの画素Ｏ（ｉ，ｊ），Ｏ（ｉ＋１，ｊ），Ｏ（ｉ，ｊ＋１），Ｏ（ｉ＋１，ｊ＋１）を示すパラメータｉ，ｊは、（１）式と（４）式および（５）式と（８）式とに従って決定される。また、４つの補間係数Ｋ００，Ｋ０１，Ｋ１０，Ｋ００の値は、上述した（３）式と（７）式と（１１ａ）〜（１１ｄ）式とに従って算出される。
【００６６】
なお、上記のようにして水平方向や垂直方向に縮小された画像データは、メモリ１５０に一旦記憶される。そして、この記憶された縮小画像データがメモリ１５０から読み出されて表示される際に、拡大処理部１６０において拡大処理が実行される。例えば、画像を３／４倍に縮小して表示する際に、縮小処理部１３０で画像が３／４倍に縮小された場合には、拡大処理部１６０ではメモリ１５０から読み出された縮小画像が等倍処理される。
【００６７】
Ｃ−４．画像補間演算部３４０の構成：
図１０は、画像補間演算部３４０の構成を示すブロック図である。この画像補間演算部３４０は、補間演算部３５０と、ラッチ部３６０と、出力バッファ部３６２とを備えている。補間演算部３５０は、４つの乗算器３５１ないし３５４と、３つの加算器３５５ないし３５７を備えている。４つの乗算器３５１ないし３５４はそれぞれ、第１の画素Ｏ（ｉ，ｊ）と係数Ｋ００との乗算結果、第２の画素Ｏ（ｉ＋１，ｊ）と係数Ｋ０１との乗算結果、第３の画素Ｏ（ｉ，ｊ＋１）と係数Ｋ１０との乗算結果、第４の画素Ｏ（ｉ＋１，ｊ＋１）と係数Ｋ１１との乗算結果を出力する。４つの乗算器３５１ないし３５４それぞれの乗算結果は、３つの加算器３５５ないし３５５によって加算されてラッチ部３６０に出力される。補間演算部３５０は、（１０）式で示された補間演算（マトリクス演算）を実行する。なお、補間演算部３５０における処理は、図示した乗算器や加算器を用いるのでなく、ＣＰＵ等のプロセッサによりソフトウエアに応じた演算処理を行ってもよい。
【００６８】
ラッチ部３６０は、補間演算部３５０から出力された補間データを画像処理制御部１４０（図１）から供給されるイネーブル信号ＥｎとラッチクロックＬＴＣＬＫとに従ってラッチする。出力バッファ部３６２は、画像処理制御部１４０から供給される読出クロックＲＣＬＫに従って補間データを出力する。補間演算部３５０で実行される補間処理は、入力される４つの画素と４つの係数が入力されるごとに補間データをパイプライン式に生成する。例えば、縮小前の原画像を３／４倍に縮小するとすると、補間演算部３５０から出力される補間データの３回に１回は、無効な補間データである。ラッチ部３６０は、補間演算部３５０から不要な補間データが出力される場合には、画像処理制御部１４０から供給されるイネーブル信号Ｅｎによりラッチ動作を禁止するように動作し、縮小画像として有効な補間データのみをラッチするようにしている。なお、補間演算部３５０から出力される補間データが有効か否かは、（１）式および（５）式で与えられる画素位置ｘおよびライン位置ｙから容易に求めることができる。
【００６９】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施可能であり、例えば次のような変形も可能である。
【００７０】
（１）上述のように、画像補間演算部３４０における補間処理は、水平方向および水平方向に等しい倍率で縮小する場合を例に説明している。しかし、水平方向の倍率αと垂直方向の倍率βは、それぞれ独立に１／２以上１以下の正の値に設定することができる。また、水平方向の倍率αと垂直方向の倍率βは、１以上の任意の正の値とすることも可能であり、図１の拡大処理部１６０を縮小処理部１３０と同様の構成とすることもできる。
【００７１】
図１１は、水平方向の倍率αを３／２とした場合に、拡大画像内の画素位置に対して原画像に基づいて補間される原画像内の画素位置および補間データを示す説明図である。拡大画像画素の位置（画素番号）１，２，３，４，５，…に与えられる原画像画素の位置は、上記（１）式より、１，（１＋２／３），（２＋１／３），３，（３＋１／３），…となる。このとき、拡大画像画素の位置１，２，３，４，５，…に与えられる補間画素データは、上記（２）式ないし（４）式より、Ｐ１，（Ｐ１・１／３＋Ｐ２・２／３），（Ｐ２・２／３＋Ｐ３・１／３），Ｐ３，（Ｐ３・１／３＋Ｐ４・２／３），…となる。すなわち、上記（１）式ないし（４）式を用いて水平方向の拡大処理を実行することができる。また、垂直方向の拡大や水平方向および垂直方向の拡大も上記（５）式ないし（８）式や（９）式等を用いて、同様に実行することができる。
【００７２】
（２）また、ラインバッファ部３２０は、２つの部分ラインバッファを用いた場合を例に説明しているが、１／Ｎライン分の画像データを記憶するラインバッファをＮ個用いるようにしてもよい。このようにしても、用いられるメモリの記憶容量の総和は１ライン分の画像データの記憶容量で、ラインバッファ部を構成することができるので、従来に比べて小規模な構成で縮小処理部を実現することができる。また、Ｎ個のラインバッファそれぞれの書込や読出の動作速度を、ラインバッファ部に入力される画像データの速度の１／Ｎの速度とすることができる。従って、比較的動作速度の低いラインバッファを用いることができる。また、低消費電力化を図ることもできる。なお、部分ラインバッファは、メモリやシフトレジスタを用いて構成することができる。
【００７３】
（３）また、画像補間演算部３４０は、（１０）式を実現するための２行２列のマトリクス演算を例に示しているが、これに限定されるものではない。より高次の行列演算によるフィルタを用いても良い。また、スプラインやベジェ曲線による補間演算回路を用いるようにしてもよい。例えば、２つのラインの間にあるラインのデータを補間する場合に、さらにその上下のラインデータからこの２つのライン間の画像が上に凸か下に凸かを判断するようにする。この判断結果に応じて、上記補正係数を適切に変換させるようにしてもよい。このようにすればより精度のよい補間を行うことができる。
【００７４】
（４）上記実施例は、投写型表示装置を例に説明しているが、電気光学デバイスを備える種々の直視型や投写型の画像表示装置にも同様に適用可能である。ここで、表示装置に用いる電気光学デバイスとしては、液晶パネルに限定されるものではなく、画像信号に応じて画像を形成する光を射出する種々の装置を利用することができる。例えば、エレクトロルミネッセンス，ＦＥＤ，プラズマディスプレイパネルやＣＲＴ、ＤＭＤなども利用できる。
【図面の簡単な説明】
【図１】この発明の実施例としての投写型表示装置の構成を示すブロック図である。
【図２】縮小処理部１３０の構成を示すブロック図である。
【図３】画像補間演算部３４０における補間処理について示す説明図である。
【図４】ラインバッファ制御部３２６によって実行される２つの部分ラインバッファ３２２，３２４の書込と読出のタイミングを示すタイミングチャートである。
【図５】縮小画像内の画素位置に対して原画像に基づいて補間される原画像内の画素位置および補間画素データを示す説明図である。
【図６】縮小画像内のライン位置に対して原画像に基づいて補間される原画像内のライン位置および補間ラインデータを示す説明図である。
【図７】水平方向および垂直方向にそれぞれ３／４倍に縮小した場合の縮小画像の各ライン上の各画素に与えられる補間画像データを示す説明図である。
【図８】画素Ｏ（ｘ，ｙ）の補間方法を示す説明図である。
【図９】水平および垂直方向に３／４倍に縮小する場合に用いられる係数Ｋ００，Ｋ０１，Ｋ１０，Ｋ１１について示す説明図である。
【図１０】画像補間演算部３４０の構成を示すブロック図である。
【図１１】水平方向の倍率αを３／２とした場合に、拡大画像内の画素位置に対して原画像に基づいて補間される原画像内の画素位置および補間データを示す説明図である。
【図１２】画像を縮小あるいは拡大するために用いられる従来の縮小／拡大処理部について示す説明図である。
【符号の説明】
１００…投写型表示装置
１１０…画像変換部
１２０…ＡＤ変換部
１３０…縮小処理部
１４０…画像処理制御部
１５０…メモリ
１６０…拡大処理部
１７０…液晶ディスプレイ駆動部
１８０…液晶ディスプレイパネル
１９０…照明光学系
２００…投写光学系
３２０…ラインバッファ部
３２２…部分ラインバッファ
３２２ＡＤ…アドレスデータ
３２４…部分ラインバッファ
３２４ＡＤ…アドレスデータ
３２６…ラインバッファ制御部
３４０…画像補間演算部
３５０…補間演算部
３５１…乗算器
３５５…加算器
３６０…ラッチ部
３６２…出力バッファ部
１０００…縮小／拡大処理部
１００５…画像補間演算部
１０１０…ラインバッファ部
１０１１，１０１２，１０１３…ラインバッファ
１０１４…ラインバッファ制御部
１０２０…画像補間演算部
【図１】
0003613985.tif 000005
【図２】
0003613985.tif 000006
【図４】
0003613985.tif 000007
【図３】
0003613985.tif 000008
【図５】
0003613985.tif 000009
【図６】
0003613985.tif 000010
【図７】
0003613985.tif 000011
【図８】
0003613985.tif 000012
【図９】
0003613985.tif 000013
【図１０】
0003613985.tif 000014
【図１１】
0003613985.tif 000015
【図１２】
0003613985.tif 000016