(57)【特許請求の範囲】
【請求項１】
基板上にマトリクス状に配列された複数の走査線および複数のデータ線と、該走査線および該データ線に対応して設けられたスイッチング用の薄膜トランジスタとが形成された画素部と、該画素部の周辺領域に該複数のデータ線に画像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とが形成されてなり、該基板と対向基板との間に液晶が挟まれ、前記基板と前記対向基板はギャップ材含有のシール層によって貼り合わされてなる液晶表示パネルにおいて、
前記走査線駆動回路は、第１の回路と、該第１の回路と前記画素部との間に位置する第２の回路と、該第２の回路と前記第１の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第１配線層とこの第１配線層と重なる第２配線層が形成されてなることを特徴とする液晶表示パネル。
【請求項２】
請求項１において、前記第１回路はシフトレジスタであり、前記第２回路はバッファ回路であることを特徴とする液晶表示パネル。
【請求項３】
基板上にマトリクス状に配列された複数の走査線および複数のデータ線と、該走査線および該データ線に対応して設けられたスイッチング用の薄膜トランジスタとが形成された画素部と、該画素部の周辺領域に該複数のデータ線に画像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とが形成されてなり、該基板と対向基板との間に液晶が挟まれ、前記基板と前記対向基板はギャップ材含有のシール層によって貼り合わされてなる液晶表示パネルにおいて、
前記データ線駆動回路は、第１の回路と、該第１の回路と前記画素部との間に位置する第２の回路と、該第２の回路と前記第１の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第１配線層とこの第１配線層と重なる第２配線層が形成されてなることを特徴とする液晶表示パネル。
【請求項４】
請求項３において、前記第１回路はシフトレジスタであり、前記第２回路はサンプルホールド回路であることを特徴とする液晶表示パネル。
【請求項５】
請求項１乃至４のいずれか一項において、前記第１配線層は、前記データ線と同時形成された配線層で構成され、前記第２配線層は、前記走査線と同時形成された配線層で構成されることを特徴とする液晶表示パネル。
【請求項６】
基板上にマトリクス状に配列された複数の走査線および複数のデータ線と、該走査線および該データ線に対応して設けられたスイッチング用の薄膜トランジスタとが形成された画素部と、該画素部の周辺領域に該複数のデータ線に画像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とが形成されてなり、該基板と対向基板との間に液晶が挟まれ、前記基板と前記対向基板はギャップ材含有のシール層によって貼り合わされてなる液晶表示パネルにおいて、
前記走査線駆動回路は、第１の回路と、該第１の回路と前記画素部との間に位置する第２の回路と、該第２の回路と前記第１の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第１配線層とこの第１配線層と重なる第２配線層が形成されてなり、
前記データ線駆動回路は、第１の回路と、該第１の回路と前記画素部との間に位置する第２の回路と、該第２の回路と前記第１の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第１配線層とこの第１配線層と重なる第２配線層が形成されてなることを特徴とする液晶表示パネル。
【請求項７】
請求項１乃至６のいずれかに規定する液晶表示パネルを用いた投写型表示装置であって、光源部と、該光源部から出射された光を前記液晶表示パネルで光変調した光をスクリーンなどの投写面に投写する投写手段とを有することを特徴とする投写型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路内蔵型のアクティブマトリクス基板を用いた液晶表示パネル、およびそれを用いた投写型表示装置に関するものである。さらに詳しくは、アクティブマトリクス基板と対向基板との間にシール層を介して液晶層が挟持されてなる液晶パネルにおいて、画素部の周辺部に形成された駆動回路の構造に関するものである。
【背景技術】
【０００２】
液晶表示パネルに用いられるアクティブマトリクス基板のうち、駆動回路内蔵型のものでは、図１４のブロック図に示されるように、基板１０の上にマトリクス状に配列された複数の走査線２０および複数のデータ線３０によって画素領域４０が区画された画素部１１が構成されている。この画素部１１において、画素領域４０のそれぞれには走査線２０およびデータ線３０に接続する画素スイッチング用のＴＦＴ５０（薄膜トランジスタ）が形成されている。また、基板１０上における画素部１１の外側領域には、複数のデータ線３０のそれぞれに画像信号を供給するデータ側駆動回路部６０と、複数の走査線２０のそれぞれに走査信号を供給するＹシフトレジシタ７００を備える走査側駆動回路部７０とが構成されている。これらの駆動回路部６０、７０のうち、データ側駆動回路部６０は、基板外周側に位置する第１の回路形成領域６１と、この第１の回路形成領域６１と画素部１１との間に位置する第２の回路形成領域６２と、この第２の回路形成領域６２と第１の回路形成領域６１との間に位置する配線層形成領域６３とが構成され、第１の回路形成領域６１には端子を介してクロック信号が供給されるＸシフトレジスタ６１０が構成されている。第２の回路形成領域６２には、アナログスイッチとしてのＴＦＴを備えるサンプルホールド回路６２０が構成されている。配線層形成領域６３には、Ｘシフトレジスタ６１０からサンプルホールド回路６２０への信号を供給するためのサンプリング信号入力用配線パターン６４と、６相分の画像信号線６６と、画像信号線６６とサンプルホールド回路６２０とを接続する画像信号サンプリング用配線パターン６５とが構成されている。
【０００３】
このように構成したアクティブマトリクス基板１は、所定の隙間を介して対向基板（図示せず。）と貼り合わされ、これらの基板間に液晶が封入される。このような貼り合わせ構造を構成するにあたって、従来は、図１５に示すように、画素部１１の外側領域のうち、画素部１１とデータ側駆動回路部６０（サンプルホールド回路６２０）との間、および画素部１１と走査側駆動回路部７０との間に相当する領域にギャップ材含有のシール材を塗布し、このシール層８０によって、アクティブマトリクス基板１と、対向電極およびブラックマトリクス９１が構成された対向基板とを貼り合わせて、その内側領域を液晶封入領域１２としている。ここで、走査側駆動回路部７０近くの走査線２０、および画素部１１とデータ側駆動回路部６０とを接続する引出し線９０については、データ線３０と同時形成された第１の配線層１３と、第１の配線層１３と重なるように走査線２０と同時形成された第２の配線層１４との重なり部分を利用して全体として平坦なセルギャップ制御領域１５を構成している。なお、シール層８０の形成領域を図１４に示すと、一点鎖線Ｌ１１で表され、その内側領域が液晶封入領域１２となる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、液晶表示パネルに対しては表示品位の向上が求められる状況にあって、データ側駆動回路部６０に対してはそれを構成するＴＦＴの動作速度の向上、あるいは大規模回路の導入などが求められているが、従来の液晶表示パネルでは、アクティブマトリクス基板１上でデータ側駆動回路部６０の形成領域をこれ以上拡張できないため、ＴＦＴのチャネル幅の拡張によるオン電流の増大や新たな回路の導入などが不可能である。すなわち、従来の液晶表示パネルでは、アクティブマトリクス基板１を大型化せずに、周辺部分（データ側駆動回路部６０の形成領域）を拡張するには、その分、画素部１１を含む液晶封入領域１２やシール領域８０が占めている部分を縮小する必要があるが、かかる変更は表示面積の縮小やシール性の低下を招くため、困難である。
【０００５】
また、従来のアクティブマトリクス基板１では、表示領域の面積をそのままにして液晶表示パネルを小型化しようにも、シール層８０の周辺部には、幅Ｌ１を占めるサンプルホールド回路６２０、および幅Ｌ２を占めるシフトレジスタ６１０を形成する必要がある以上、液晶表示パネルの小型化が困難である。
【０００６】
以上の問題点に鑑みて、本発明の課題は、駆動回路内蔵型のアクティブマトリクス基板を用いた液晶表示パネルにおいて、液晶封入領域を規定するシール層と周辺回路との配置を改良することにより、アクティブマトリクス基板上でのデータ側駆動回路の形成領域を拡張し、データ側駆動回路への新たな回路の導入、あるいはシール層周辺部分の縮小などを可能とする構成を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、基板上にマトリクス状に配列された複数の走査線および複数のデータ線と、該走査線および該データ線に対応して設けられたスイッチング用の薄膜トランジスタとが形成された画素部と、該画素部の周辺領域に該複数のデータ線に画像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とが形成されてなり、該基板と対向基板との間に液晶が挟まれ、前記基板と前記対向基板はギャップ材含有のシール層によって貼り合わされてなる液晶表示パネルにおいて、前記走査線駆動回路は、第１の回路と、該第１の回路と前記画素部との間に位置する第２の回路と、該第２の回路と前記第１の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第１配線層とこの第１配線層と重なる第２配線層が形成されてなることを特徴とする。
【０００８】
すなわち、シール層よりも内側に第２の回路が形成された分だけ、シール層よりも外側において第１の回路を拡張できる。それ故、走査線駆動回路に対しては走査線駆動回路を構成するＴＦＴのチャネル幅の増大によるオン電流の増大、すなわちＴＦＴの動作速度の向上、あるいは走査線駆動回路への大規模回路の導入などを行うことができる。よって、本発明によれば、アクティブマトリクス基板を大型化せずに、かつ画素部を含む液晶封入領域やシール領域が占めている部分を縮小することなく、走査線駆動回路の形成領域を実質的に拡張することができるので、液晶表示パネルの表示の品位を高めることができる。
また、シール層よりも内側に第２の回路を形成したため、シール層よりも外側には第１の回路の領域だけを確保すればよい。よって、アクティブマトリクス基板の周辺部分を縮小できるので、同じ大きさの表示領域を有しながらも、周辺部分が狭い液晶表示パネルを構成することができる。また、配線層でギャップ制御ができる。
また、本発明は、前記データ線駆動回路は、第１の回路と、該第１の回路と前記画素部との間に位置する第２の回路と、該第２の回路と前記第１の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第１配線層とこの第１配線層と重なる第２配線層が形成されてもよい。
【０００９】
本発明の液晶表示パネルを用いた投写型表示装置は、光源部と、該光源部から出射された光を前記液晶表示パネルで光変調した光をスクリーンなどの投写面に投写する投写手段とを有することを特徴とする。
【発明を実施するための最良の形態】
【００１０】
図面を参照して、本発明の実施の形態を説明する。
【００１１】
（アクティブマトリクス基板の全体および画素部の構成）
図１は、液晶表示装置に用いられる駆動回路内蔵型のアクティブマトリクス基板の構成を模式的に示すブロック図であり、図２（Ａ）は、このアクティブマトリクス基板に対向基板を貼り合わせた構造を示す平面図、図２（Ｂ）は図２（Ａ）のＨ−Ｈ’の断面図である。なお、本形態に係るアクティブマトリクス基板は、基本的な構成が図１４および図１５を参照して説明したものと同様であるため、共通する部分には同一の符号を付してある。
【００１２】
図１からわかるように、本形態の液晶表示パネルに用いられる駆動回路内蔵型のアクティブマトリクス基板１も、画素部１１では、ガラスや石英などの透明な基板１０の上に複数の走査線２０および複数のデータ線３０がマトリクス状に配列され、これらの走査線２０およびデータ線３０によって画素領域４０が区画されている。いずれの画素領域４０にも、走査線２０およびデータ線３０に接続する画素スイッチング用のＴＦＴ５０が形成され、このＴＦＴ５０のドレイン電極は、後述するように、液晶セルを構成するための画素電極である。
【００１３】
（アクティブマトリクス基板の周辺部分の構成）
本形態のアクティブマトリクス基板１において、基板１０上における画素部１１の外側領域（周辺部分）には、複数のデータ線３０のそれぞれに画像信号を供給するデータ線駆動回路部６０と、複数の走査線２０のそれぞれに画素選択用の走査信号を供給するＹシフトレジスタ７００やバッファを備える走査線駆動回路部７０とが構成されている。これらの駆動回路部６０、７０のうち、データ線駆動回路部６０は、基板外周側に位置する第１の回路形成領域６１と、この第１の回路形成領域６１と画素部１１との間に位置する第２の回路形成領域６２と、この第２の回路形成領域６２と第１の回路形成領域６１との間に位置する配線層形成領域６３とが構成され、第１の回路形成領域６１には端子を介して外部からクロック信号が供給されるＸシフトレジスタ６１０が構成されている。第２の回路形成領域６２には、Ｘシフトレジスタ６１０から出力された信号に基づいて動作するアナログスイッチとしてのＴＦＴを備えるサンプルホールド回路６２０が構成されている。配線層形成領域６３には、Ｘシフトレジスタ６１０からサンプルホールド回路６２０への信号を供給するためのサンプリング信号入力用配線パターン６４と、たとえば６相に展開された各画像信号に対応する６本の画像信号線６６と、画像信号線６６とサンプルホールド回路６２０とを接続する画像信号サンプリング用配線パターン６５とが構成されている。このため、サンプルホールド回路６２０は、シフトレジスタ６１０から出力された信号に基づいて各ＴＦＴが動作し、画像信号線６６を介して供給される画像信号を所定のタイミングでデータ線３０に取り込み、各画素に供給することが可能である。
【００１４】
このように構成したアクティブマトリクス基板１は、図２（Ａ）及び図２（Ｂ）に示すように、対向電極５５およびブラックマトリクス９１を備える透明な対向基板５とギャップ材含有のシール材を塗布したシール層８０によって貼り合わされ、これらの基板間に液晶が封入される。シール層８０には、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができる。また、ギャップ材としては、直径約２μｍ〜約６μｍの円筒や球状のグラスファイバー等を用いることができる。ここで、対向基板５はアクティブマトリクス基板１よりも小さく、アクティブマトリクス基板１の周辺部分は、対向基板５の外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板１の入出力端子７及び第１駆動回路６１は、アクティブマトリクス基板１と対向基板５とを貼り合わせた後も露出しており、第２駆動回路６２は貼り合わせた内側に配置されている。また、アクティブマトリクス基板１と対向基板５とは、上下導通材８によりコモン電位（ＬＣＣＯＭ）とされている。なお、シール層８０は部分的に途切れているため、そこから対向基板５とアクティブマトリクス基板１とを貼り合わせた後も液晶を封入でき、封入した後は封止剤６で塞がれる。
【００１５】
このような貼り合わせ構造を構成するにあたって、本形態では、図３にアクティブマトリクス基板１の一部（図２の円領域Ｌ１２）を拡大して示すように、画素部１１の外側領域のうち、第１の回路形成領域６１と第２の回路形成領域６２との間に位置する配線層形成領域６３に重なるようにギャップ材含有のシール材が塗布され、このシール層８０によって、アクティブマトリクス基板１と対向基板５とを貼り合わせている。従って、アクティブマトリクス基板１と対向基板５との間にはシール層８０の内側に液晶封入領域１２が区画され、かつ、この液晶封入領域１２内に第２の回路形成領域６２（サンプルホールド回路６２０）が位置している。本実施例では、対向基板５にはシール層８０の内周縁に沿うようにブラックマトリクス９１が形成されているが、該ブラックマトリクスの開口部よりも外側に第２の回路形成領域６２の内周縁が位置している。すなわち、第２の回路形成領域６２は液晶封入領域１２内にあるが、ブラックマトリクス９１の開口部より内側へはみ出していない。それ故、シール層の形成領域を図１に示すと、一点鎖線Ｌ１３で表され、その内側領域が液晶封入領域１２となる。
【００１６】
本形態では、アクティブマトリクス基板１の外周部分の両側には走査側駆動回路部７０が対称に構成され、いずれの走査側駆動回路部７０においても、シール層８０は走査側駆動回路部７０よりも完全に内側、すなわち、走査線２０に重なる領域に形成されている。
【００１７】
図３を用いて詳述すると、シール層８０の下層側に位置する各配線層は、対向基板５に向けてほぼ均一に突出している。即ち、データ線駆動回路部６０の側では、第１の回路形成領域６１に形成されているＸシフトレジスタ６１０とサンプルホールド回路６２０とを接続する多数のサンプリング信号入力用配線パターン６４は、データ線３０と同時形成された第１の配線層１３と、この第１の配線層１３と重なるように走査線２０と同時形成された第２の配線層１４が形成されている。この第２の配線層１４と第１の配線層１３との重なり部分は、隣合う配線層と隙間を介して並んでほぼ均一に対向基板５に向けて突出しているため、液晶層のセルギャップの制御に利用できる。また、サンプリング信号入力用配線パターン６４と、配線層形成領域６３内を通る画像信号線６６との重なり部分も、対向基板５に向けてほぼ均一に突出しているため、ギャップ制御に利用できる。
【００１８】
また、データ側駆動回路部６０の側では、配線層形成領域６２内を通る画像信号線６６とサンプルホールド回路６２０とを接続する画像信号サンプリング用配線パターン６５も、データ線３０と同時形成された第１の配線層１３と、第１の配線層１３と重なるように走査線２０と同時形成された第２の配線層１４とを備え、この第２の配線層１４と第１の配線層１３との重なり部分も、隣合う配線層とわずかな隙間を介して並んで対向基板５に向けて突出している。しかも、画像信号サンプリング用配線パターン６５は、配線層形成領域６３内を通る画像信号線６６との重なり部分によっても、対向基板５に向けてほぼ均一に突出している。このように配線層はほぼ均一に対向基板に向けて突出しており、図３にはアクティブマトリクスパネルの一部しか図示されていないが、配線層は平面的に見て画素部の周辺の上下、左右に形成されているため、これらの配線層が、ギャップ制御として機能し、セルギャップを均一にするために利用することができる。本発明はこれらの複数の配線層を利用してギャップ制御を行うものであり、本明細書では上述のようなシール材が形成される領域の配線層１５を以下、セルギャップ制御領域と称して説明する。
【００１９】
同様に、走査側駆動回路部７０の側でも、走査線２０に対して、データ線３０と同時形成された第１の配線層１３が重なっており、この重なり部分も、隣合う配線層と隙間を介して並んで対向基板５に向けてほぼ均一に突出してセルギャップ制御領域１５を構成している。
【００２０】
従って、データ線駆動回路部６０の側、および走査線駆動回路部７０の側の双方において、シール層８０に含有されているギャップ材のうち、各セルギャップ制御領域１５に位置するギャップ材は、アクティブマトリクス基板１と対向基板５との間に所定の隙間を確保することになる。
【００２１】
（アクティブマトリクス基板の製造方法）
このようにして、２層の配線層を利用してセルギャップ制御領域１５を構成する際には、画素スイッチング用のＴＦＴ５０が以下に説明する構造を有していることから、画素スイッチング用のＴＦＴ５０の製造工程をそのまま採用する。すなわち、図４（Ａ）には、画素部１１の一部（画素領域４０）を拡大して示すように、いずれの画素領域４０に対しても、アルミニウム膜などからなるデータ線３０の下層側においてデータ線３０に部分的に重なるように形成したポリシリコンからなる半導体膜５１（ＴＦＴの能動層）と、ポリシリコンなどからなる走査線２０の一部をゲート電極２１として用い、画素スイッチング用のＴＦＴ５０が形成されている。このＴＦＴ５０において、半導体膜５１にはゲート電極２１に対して自己整合的にソース領域５２１およびドレイン領域５２２が形成され、ソース領域５２１にはコンタクトホール５６を介してデータ線３０が電気的接続し、ドレイン領域５２２にはコンタクトホール５７を介して画素電極５５が電気的接続している。また、図４（Ａ）に示す例では、走査線２０に沿うように、この走査線２０と同時形成されたポリシリコンからなる容量線２２が形成され、この容量線２２に対してはドレイン領域５２２の延設部分５２３が重なって保持容量を構成している。
【００２２】
一方、図４（Ｂ）には前記のセルギャップ制御領域１５のうち、データ線駆動回路部６０において、シフトレジスタ６１０とサンプルホールド回路６２０とを接続するサンプリング信号入力用配線パターン６４の一部を拡大して示すように、画像信号サンプリング用配線パターン６４は、データ線３０と同時形成された第１の配線層１３と、この第１の配線層１３と重なるように走査線２０と同時形成された第２の配線層１４とが形成され、それらの重なり部分によって、前記のセルギャップ制御領域１５が構成されている。
【００２３】
ここで、図４（Ｃ）に示すように、第１の配線層１３と第２の配線層１４とを複数のコンタクトホール５６で複数箇所で電気的接続しておけば、画像信号サンプリング用配線パターン６４を冗長配線構造として構成できる。それ故、そこにシール材に含まれるギャップ材によって一方の配線が断線しても、もう一方の配線により信号を供給することが可能となる。
【００２４】
このようなセルギャップ制御領域のうち、画像信号サンプリング用配線パターン６４を画素スイッチング用のＴＦＴの製造工程を援用しながら形成する方法を、図５ないし図７を参照して説明する。これらの図は、本形態のアクティブマトリクス基板の製造方法を示す工程断面図であり、いずれの図においても、その左側部分には図４（Ａ）のＡ−Ａ′線における断面、右側部分には図４（Ｂ）のＢ−Ｂ′線における断面を示してある。
【００２５】
まず、図５（Ａ）に示すように、画素ＴＦＴ部およびセルギャップ制御領域のいずれの側にも、ガラス基板、たとえば無アルカリガラス基板や石英基板などからなる透明な基板１０の表面全体に直接、あるいは基板１０の表面に形成した下地保護膜の表面全体に、減圧ＣＶＤ法などにより厚さが約５００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのポリシリコン膜からなる半導体膜５１を形成した後（半導体膜堆積工程）、それをフォトリソグラフィ技術を用いて、図５（Ｂ）に示すように、パターニングし、画素ＴＦＴ部の側に島状の半導体膜５１（能動層）を形成する。これに対して、セルギャップ制御領域の側では半導体膜５１を完全に除去する（半導体膜フォト・エッチング工程）。上記の半導体膜の形成は、アモルファスシリコン膜を堆積した後、６００℃〜７００℃の温度で１時間〜８時間のアニール処理を施してポリシリコン膜を形成したり、ポリシリコン膜を堆積した後、シリコンイオンを打ち込み、非晶質化した後、アニール処理により再結晶化してポリシリコン膜を形成する方法を用いてもよい。
【００２６】
次に、図５（Ｃ）に示すように、熱酸化法などにより半導体膜５１の表面に厚さが約６００オングストローム〜約１５００オングストロームのゲート絶縁膜５８を形成する（ゲート絶縁膜形成工程）。その結果、半導体膜５１の厚さは、約３００オングストローム〜約１５００オングストローム、好ましくは３５０オングストローム〜約４５０オングストロームとなる。
【００２７】
次に、図５（Ｄ）に示すように、ゲート電極などを形成するためのポリシリコン膜２１０を基板１０全面に形成した後（ゲート電極膜堆積工程）、それをフォトリソグラフィ技術を用いて、図５（Ｅ）に示すように、パターニングし、画素ＴＦＴ部の側にゲート電極２１を形成する。これに対して、セルギャップ制御領域の側ではポリシリコン膜をセルギャップ制御用の第２の配線層１４として残す  （ゲート電極フォト・エッチング工程）。
【００２８】
次に、図５（Ｆ）に示すように、画素ＴＦＴ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲート電極２１をマスクとして高濃度の不純物イオン（リンイオン）の打ち込みを行い（イオン打ち込み工程）、画素ＴＦＴ部の側には、ゲート電極２１に対して自己整合的に高濃度のソース領域５２１、および高濃度のドレイン領域５２２を形成する。ここで、ゲート電極２１の真下に位置しているため、不純物が導入されなかった部分はチャネル領域５２０となる。このようにしてイオン打ち込みを行った際には、ゲート電極２１および第２の配線層１４として形成されていたポリシリコン膜にも不純物が導入されるので、それらは低抵抗化することになる。なお、この工程に代えて、ゲート電極２１をマスクとして約１×１０13／ｃｍ2 〜約３×１０13／ｃｍ2 のドーズ量で低濃度の不純物（リンイオン）を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極２１よりの幅の広いマスクを形成して高濃度の不純物（リンイオン）を約１×１０15／ｃｍ2 〜約３×１０15／ｃｍ2 のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイン構造）のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極２１より幅の広いマスクを形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。
【００２９】
また、図示を省略するが、周辺駆動回路のＰチャネルＴＦＴ部を形成するために、前記画素部およびＮチャネルＴＦＴ部をレジストで被覆保護して、ゲート電極２１をマスクとして、約１×１０15／ｃｍ2 〜約３×１０15／ｃｍ2 のドーズ量でボロンイオンを打ち込むことにより、自己整合的にＰチャネルのソース・ドレイン領域を形成する。なお、ＮチャネルＴＦＴ部の形成時と同様に、ゲート電極をマスクとして、約１×１０13／ｃｍ2 〜約３×１０13／ｃｍ2 のドーズ量で低濃度の不純物（ボロンイオン）を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極よりの幅の広いマスクを形成して高濃度の不純物（ボロンイオン）を約１×１０15／ｃｍ2 〜約３×１０15／ｃｍ2 のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイン構造）のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極より幅の広いマスクを形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。これらのイオン打ち込み工程によって、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基板内への内蔵化が可能となる。
【００３０】
次に、図６（Ａ）に示すように、ゲート電極２１および第２の配線層１４の表面側に、ＣＶＤ法などによりたとえば８００℃程度の温度条件下で厚さが約５０００オングストローム〜約１５０００オングストロームのＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１層間絶縁膜５３を形成した後（第１層間絶縁膜堆積工程）、図６（Ｂ）に示すように、画素ＴＦＴ部の側では、フォトリソグラフィ技術を用いて、第１層間絶縁膜５３のうち、ソース領域５２１に対応する部分にコンタクトホール５６を形成する（ソース電極導通部開孔工程）。
【００３１】
次に、図６（Ｃ）に示すように、第１層間絶縁膜５３の表面側に、ソース電極を構成するためのアルミニウム膜３００などの低抵抗導電膜をスパッタ法などで形成した後（ソース電極膜堆積工程）、図６（Ｄ）に示すように、フォトリソグラフィ技術を用いて、アルミニウム膜３００をパターニングし、画素ＴＦＴ部では、データ線３０の一部としてソース電極３０１を形成し、セルギャップ制御領域では、シフトレジスタ６１０とサンプルホールド回路６２０とを接続する第１の配線層１３（画像信号サンプリング用配線パターン６４）を形成する（ソース電極フォト・エッチング工程）。
【００３２】
次に、図７（Ａ）に示すように、ソース電極３０１および第１の配線層１３の表面側に、ＣＶＤ法などによりたとえば５００℃程度の低い温度条件下で厚さが約５０００オングストローム〜約１５０００オングストロームのＢＰＳＧ膜（ボロンやリンを含むシリケートガラス膜）などからなる第２層間絶縁膜５４を形成した後（第２層間絶縁膜形成工程）、図７（Ｂ）に示すように、画素ＴＦＴ部の側では、フォトリソグラフィ技術およびドライエッチング法などを用いて、第１層間絶縁膜５３および第２層間絶縁膜５４のうち、ドレイン領域５２２に対応する部分にコンタクトホール５７を形成する（画素電極導通部開孔工程）。
【００３３】
次に、図７（Ｃ）に示すように、第２層間絶縁膜５４の表面側に、ドレイン電極を構成するための厚さが約１５００オングストロームのＩＴＯ膜５５０（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）をスパッタ法などで形成した後（画素電極膜堆積工程）、図７（Ｄ）に示すように、フォトリソグラフィ技術を用いて、ＩＴＯ膜５５０をパターニングし、画素ＴＦＴ部では画素電極５５を形成し、セルギャップ制御領域では、ＩＴＯ膜５５０を完全に除去する。（画素電極フォトエッチング工程）ここで、画素電極５５としては、ＩＴＯ膜に限らず、ＳｎＯX 膜やＺｎＯX 膜などの高融点の金属酸化物などからなる透明電極材料を使用することも可能であり、これらの材料であれば、コンタクトホール５７内でのステップカバレージも実用に耐えるものである。
【００３４】
このようにして、画素ＴＦＴ部に画素スイッチング用のＴＦＴ５０を形成する際には、図５（Ｄ）、（Ｅ）、（Ｆ）に示す工程を利用して第２の配線層１４を形成でき、かつ、図６（Ｃ）、（Ｄ）に示す工程を利用して第１の配線層１３を形成できるので、それらが部分的に重なるように形成するだけで、図７（Ｄ）に示すように、ほぼ均一に突出したセルギャップ制御領域１５を形成できる。また、図３を参照して説明した画像信号サンプリング用配線パターン６５、および走査側駆動回路部７０近くの走査線２０に対しても、２層の配線層が重なったセルギャップ制御領域１５を形成できる。
【００３５】
（本形態の効果）
以上説明したように、本形態では、データ側駆動回路部６０の第１の回路形成領域６１、第２の回路形成領域６２、および配線層形成領域６３のうち、配線層形成領域６３に重なるようにシール層８０を形成することによって、第１の回路形成領域６２が液晶封入領域１２内に位置するように構成してある。すなわち、図１４および図１５を参照して説明した構造からみれば、図３に示すように、シール層８０よりも内側部分に第２の回路形成領域６２を形成した分だけ、シール層８０よりも外側部分において第１の回路形成領域６１を幅Ｌ４にまで拡張できる。また、第２の回路形成領域６２についてもブラックマトリクス９１で隠れている部分を利用しているので、幅Ｌ５にまで拡張できる。それ故、本形態によれば、液晶表示パネルの表示の品位を高めることを目的に、データ側駆動回路部６０に対してはそれを構成するＴＦＴのチャネル幅の拡張によるオン電流の増大（動作速度の向上）、あるいは大規模回路の導入などを行うことができる。すなわち、本形態の液晶表示パネルでは、アクティブマトリクス基板１を大型化せずに、かつ、画素部１１を含む液晶封入領域１２やシール層８０が占めている部分を縮小することなく、データ側駆動回路部６０の形成領域を実質的に拡張することができる。また、逆にいえば、シール層８０よりも内側部分に第２の回路形成領域６２を形成したので、シール層８０よりも外側には第１の回路形成領域６１だけを確保すればよい。すなわち、シール層８０よりも外側にはシフトレジシタ回路６１０を構成すればよい。それ故、アクティブマトリクス基板の周辺部分を縮小できるので、同じ大きさの表示領域を有しながらも周辺部分が狭い液晶表示パネルを構成することができる。
【００３６】
さらに、データ線駆動回路部６０全体を液晶封入領域１２内に形成すると、液晶に印加される直流成分の電位の影響を受けて液晶中の不純物イオンが配向膜との界面に吸着し分極発生を招くおそれがあるが、本形態では、極性反転した画像信号をサンプリングするサンプルホールド回路６２０が液晶封入領域１２内にあるので、液晶の劣化を防ぐことができる。しかも、サンプルホールド回路６２０ブラックマトリクス９１で覆われているので、対向基板側から入射される光の影響でＴＦＴがオフ状態でリークする心配がなく、表示の品位を落とさない。
【００３７】
さらにまた、データ線駆動回路部６０の側、および走査線駆動回路部７０の側の双方において、シール層８０に含有されているギャップ材は、画像信号線６６までも利用したセルギャップ制御領域１５と対向基板５との間に挟まれてそれらの間に所定の隙間を確保しており、このような構造であれば、アクティブマトリクス基板１の側を損傷しない。すなわち、駆動回路の一部をシール層８０に重ねるといっても、シール層８０が駆動回路のＴＦＴに重なるような構成であれば、ＴＦＴと対向基板との間に挟まれたギャップ材はＴＦＴを損傷させてしまう恐れがあるが、このような問題は本形態では発生しない。しかも、セルギャップ制御領域１５に位置する配線を冗長配線構造にしておけば、そこではギャップ材によって断線するという不具合を確実に防止できる。
【００３８】
また、アクティブマトリクス基板１の外周領域のシール材形成領域の全面にアルミニウム層などを形成し、そこにシール層８０を形成する構成では、シール層８０を光硬化させる場合には対向基板５の方から紫外線を照射しなればならず、対向基板５としては光透過性のかなり高い石英基板などを使用せざるを得ないという制約がある。これに対して、本形態では、アクティブマトリクス基板１の側から紫外線を照射しても配線層同士の隙間（例えば、配線層の幅約１０μｍに対して、隙間の幅は約１０μｍ程度）を通って紫外線がシール層８０に到達し、硬化させるので、対向基板５との未硬化を防ぐことができる。それ故、本形態によれば、対向基板５として光透過性の低い基板等、安価なネオセラム等のガラス基板を使用できるという利点もある。
【００３９】
（その他の形態）
なお、上記実施形態では、アクティブマトリクス基板において画素部の一方の側のみにデータ側駆動回路部６０を構成した場合を例に説明したが、図８（Ａ）、（Ｂ）に示すように、アクティブマトリクス基板１において画素部１１の両側にデータ線駆動回路部６０を構成してもよい。この場合にも、２つのデータ線駆動回路部６０のいずれにおいても、第１の回路形成領域６１、第２の回路形成領域６２、および配線層形成領域６３のうち、配線層形成領域６３に重なるように前記のシール層８０（図中、一点鎖線によりシール層８０の外周縁を示す。）を形成することによって、いずれのデータ線駆動回路部６０においても、第２の回路形成領域６２が液晶封入領域１２内に位置するように構成する。このように構成するにあたっては、図８（Ａ）に示すように、画素部１１の両側にある２つのデータ線駆動回路部６０から同一のデータ線３０に対して同一の画像信号を同一のタイミングで供給するように構成して歩留りなどを向上させてもよい。また、図８（Ｂ）に示すように、画素部１１の両側にある２つのデータ線駆動回路部６０のそれぞれが、複数のデータ線３０のうち一本おきに画像信号を供給するように構成し、安価な構成でサンプリング周波数を２倍に高めてもよい。
【００４０】
また、上記いずれの実施の形態でも、データ線駆動回路部６０において、第１の回路形成領域６１、第２の回路形成領域６２、および配線層形成領域６３のうち、配線層形成領域６３に重なるように前記のシール層８０を形成したが、走査側駆動回路７０においても、基板外周側に位置する第１の回路形成領域（Ｙシフトレジスタ形成領域）と、この第１の回路形成領域と画素部１１との間に位置する第２の回路形成領域（バッファ回路形成領域）と、この第２の回路形成領域と第１の回路形成領域との間に位置する配線層形成領域とを設け、この配線層形成領域に重なるように前記のシール層８０を形成してもよい。この場合には、第２の回路形成領域（バッファ回路）は液晶封入領域１２内に位置することになるので、走査側駆動回路７０においてもその形成領域を実質的に拡張できるので、走査速度の向上などといった表示の品位を向上させることができる。この場合にも、Ｙシフトレジスタとバッファ回路とを接続する配線層としては、データ線３０と同時形成された第１の配線層１３と、この第１の配線層１３と重なるように走査線２０と同時形成された第２の配線層１４との重なり部分をセルギャップ制御領域として利用することが好ましい。また、液晶封入領域１２内に形成するバッファ回路についても対向基板５のブラックマトリクス９１から内側にはみ出ないように形成する。
【００４１】
（液晶表示パネルの使用例）
上記実施の形態に係る液晶表示パネルを透過型で構成した場合の電子機器への使用例を、図９ないし図１３を参照して説明する。
【００４２】
上記形態の液晶表示パネルを用いて構成される電子機器は、図９のブロック図に示すように、表示情報出力源１０００、表示情報処理回路１００２、表示駆動装置１００４、液晶表示パネル１００６（表示駆動装置１００４と液晶表示パネル１００６は同一基板に形成されている）、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号などを同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路。ローテーション回路、ガンマ補正回路、あるいはクランプ回路等を含んで構成され、液晶表示パネル１００６を駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【００４３】
このような構成の電子機器としては、図１０に示す液晶プロジェクタ、図１１に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、図１２に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備える装置などを挙げることができる。
【００４４】
図１０に示す投写型表示装置は、液晶表示パネルをライトバルブとして用いた投写型プロジェクタであり、たとえば３枚プリズム方式の光学系を用いている。図１０において、液晶プロジェクタ１１００では、白色光源のランプユニット１１０２から出射された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に分離され（光分離手段）、それぞれの色の画像を表示する３枚の液晶表示パネル１１１０Ｒ、１１１０Ｇ、１１１０Ｂに導かれる。そして、それぞれの液晶表示パネル１１１０Ｒ、１１１０Ｇ、１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光は直進するので、各色の光が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【００４５】
図１１に示すパーソナルコンピュータ１２００は、キーボード１２０２を備える本体部１２０４と、液晶表示パネル１２０６（液晶表示画面）とを有する。
【００４６】
図１２に示すページャ１３００は、金属製のフレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１および第２のシールド板１３１０、１３１２、２つの弾性電導体１３１４、１３１６、およびフィルムキャリヤテープ１３１８を有する。２つの弾性電導体１３１４、１３１６、およびフィルムキャリヤテープ１３１８は、液晶表示基板１３０４と回路基板とを接続するものである。
【００４７】
ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ、１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板には図１３に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を構成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板１３０４の外付け回路とされ、図１２に示す例であれば、回路基板１３０８に搭載できる。
【００４８】
図１２はページャの構成を示すものであるから、液晶表示基板１３０４以外に回路基板１３０８が必要であるが、電子機器用の一部品として液晶表示パネルが使用される場合であって、透明基板上に表示駆動回路が搭載される場合には、その液晶表示装置としての最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筐体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として用いることもできる。これらに代えて、図１３に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ、１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）１３２０を接続して、電子接続用の一部品である液晶表示装置として使用することもできる。
【００４９】
なお、本発明は上記実施例に限定されることなく、配線層形成領域にシール層を形成するという本発明の要旨の範囲内で種々変形した形態で実施が可能である。たとえば、本発明は上述の各種の液晶表示パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズディスプレー装置にも適用できるものである。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る液晶表示パネルのアクティブマトリクス基板のブロック図である。
【図２】（Ａ）は図１に示すアクティブマトリクス基板に対向基板を貼り合わせた構造を示す平面図、（Ｂ）は（Ａ）のＨ−Ｈ’の断面図である。
【図３】図２のＬ１２で示す領域を拡大して示す説明図である。
【図４】（Ａ）は、図１に示すアクティブマトリクス基板に形成した画素スイッチング用ＴＦＴの平面図、（Ｂ）は、駆動回路の配線層形成領域に形成したセルギャップ制御領域を示す平面図、（Ｃ）は、このセルギャップ制御領域において画像信号サンプリング用配線パターンを冗長配線構造とするための構造を示す平面図である。
【図５】（Ａ）〜（Ｆ）は、図４に示すＴＦＴおよびセルギャップ制御領域を形成するための工程断面図である。
【図６】（Ａ）〜（Ｄ）は、図５に続いて行う工程を示す工程断面図である。
【図７】（Ａ）〜（Ｄ）は、図６に続いて行う工程を示す工程断面図である。
【図８】（Ａ）、（Ｂ）は、本発明の変形例を示すアクティブマトリクス基板のブロック図である。
【図９】本発明を適用した液晶表示パネルを用いた電子機器のブロック図である。
【図１０】本発明を適用した液晶表示パネルを用いた投写型表示装置の光学系を示す説明図である。
【図１１】本発明を適用した液晶表示パネルを用いたパーソナルコンピュータの説明図である。
【図１２】本発明を適用した液晶表示パネルを用いたページャの説明図である。
【図１３】図１２のページャに用いた液晶表示基板の説明図である。
【図１４】従来の液晶表示パネルのアクティブマトリクス基板のブロック図である。
【図１５】図１４に示すアクティブマトリクス基板の部分拡大図である。
【符号の説明】
【００５１】
１  アクティブマトリクス基板
５  対向基板
１０  基板
１１  画素部
１２  液晶封入領域
１３  第１の配線層
１４  第２の配線層
１５  セルギャップ制御領域
２０  走査線
３０  データ線
４０  画素領域
５０  画素スイッチング用のＴＦＴ
６０  データ線駆動回路部
６１  第１の回路形成領域
６２  第２の回路形成領域
６３  配線層形成領域
６４  サンプリング信号入力用配線パターン
６６  画像信号線
６５  画像信号サンプリング用配線パターン
７０  走査線駆動回路部
８０  シール層
６１０  Ｘシフトレジスタ
６２０  サンプルホールド回路
【図１】
0003674630.tif 000002
【図２】
0003674630.tif 000003
【図３】
0003674630.tif 000004
【図４】
0003674630.tif 000005
【図５】
0003674630.tif 000006
【図６】
0003674630.tif 000007
【図７】
0003674630.tif 000008
【図８】
0003674630.tif 000009
【図９】
0003674630.tif 000010
【図１０】
0003674630.tif 000011
【図１１】
0003674630.tif 000012
【図１２】
0003674630.tif 000013
【図１３】
0003674630.tif 000014
【図１４】
0003674630.tif 000015
【図１５】
0003674630.tif 000016