(57)【特許請求の範囲】
【請求項１】
ＦＥＴから構成された発振回路と、当該発振回路の発振出力を負電圧に整流する整流回路とからなる負電圧発生回路において、
前記整流回路は、前記発振回路との接続部分に縦続のキャパシタを有さず、負電圧供給用の電荷をチャージするキャパシタの負電位側と前記ＦＥＴのゲートとを、整流方向がキャパシタからＦＥＴへ向いた整流素子によって直接に接続していることを特徴とする負電圧発生回路。
【請求項２】
前記発振回路はコルピッツ形発振回路であることを特徴とする、請求項１に記載の負電圧発生回路。
【請求項３】
発振回路を構成するＦＥＴのゲート・ソース間に電圧制御用の素子を挿入し、当該電圧制御用の素子の立ち上がり電圧をＦＥＴのゲート・ソース間電流の立ち上がり電圧より低くしたことを特徴とする、請求項１に記載の負電圧発生回路。
【請求項４】
前記ＦＥＴがデプレッション形のＦＥＴであって、発振回路の出力を正電圧側で制限するための手段を備えたことを特徴とする、請求項２に記載の負電圧発生回路。
【請求項５】
前記発振回路と前記整流回路を構成する素子のうち、少なくとも全ての能動素子を同一半導体基板上に形成したことを特徴とする、請求項１に記載の負電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は負電圧発生回路に関する。例えば、負のバイアス源が必要な回路に負電圧を供給するための負電圧発生回路に関する。
【０００２】
【従来の技術】
デプレッション形のＧａＡｓＭＥＳＦＥＴで構成する電力増幅器は、ＧａＡｓＭＥＳＦＥＴのドレインに正の電圧を、ゲートに負の電圧を与える必要がある。そのため、この種の電力増幅器を内蔵しているチップは、正電圧電源と負電圧電源とを接続して使用される。ここで負電圧電源としては、例えばチャージポンプ形ＤＣ−ＤＣコンバータからなる負電圧発生回路が用いられている。
【０００３】
このような負電圧発生回路の従来例としては、特開平７−１９４０９６号公報に開示されたものがある（図示せず）。この負電圧発生回路は、リングオシレータからなる多段構成の発振回路、発振回路の出力を負電圧に変換する極性反転部（チャージポンプ）、出力する負電圧を制御する電圧制御部等から構成されている。このため回路構成が複雑で、特に発振回路は多段構成のリングオシレータとなっているので、素子数が非常に多くなり、回路面積が大きく、消費電力も大きいという問題があった。
【０００４】
【発明が解決しようとする課題】
そこで、本発明の発明者らは、図１に示すように、発振回路１の出力を整流回路２で整流することによって負電圧端子から負電圧を取り出すようにして構成を簡略化することを考え、図２に示すようにデプレッション形ＭＥＳＦＥＴ４を用いたコルピッツ形発振回路１と整流回路（チャージポンプ）２とを縦続接続した負電圧発生回路３を案出した（以下、この発明を先行発明という）。
【０００５】
この発振回路１は、ピンチオフ電圧が負のデプレッション形ＭＥＳＦＥＴ４を用いたものであって、ＭＥＳＦＥＴ４のドレイン（Ｄ）及びゲート（Ｇ）間にインダクタ５及びキャパシタ８を直列にして接続し、ゲート及びソース（Ｓ）間にキャパシタ６を接続すると共にドレイン及びソース間にキャパシタ７を接続し、抵抗９を介してドレインに電源電圧Ｖdd（＞０Ｖ）を印加してクラップ発振回路（コルピッツ形発振回路の一種）を構成している。ここで、ドレイン及びゲート間のキャパシタ８は電源電圧Ｖddがゲートに加わらないようにするためのＤＣカット用である。さらに、ゲート及びソース間には、順方向がゲートからソース側を向くようにして１個のダイオード１１（順方向降下電圧を０.５Ｖとする）が接続され、順方向がソースからゲート側を向くようにして５連のダイオード列１０（１個当たりの順方向降下電圧を０.５Ｖとする）を接続している。
【０００６】
従って、この発振回路１にあっては、抵抗９を介してＭＥＳＦＥＴ４のドレインに正の電圧Ｖddが印加されると、クラップ発振回路がインダクタ５のインダクタンスとキャパシタ６のキャパシタンスによって決まる発振周波数で発振するが、その発振波形はダイオード列１０及びダイオード１１によってそれぞれ−２.５Ｖ及び０.５Ｖでクリップされている。
【０００７】
整流回路（チャージポンプ）２は、発振回路１のＭＥＳＦＥＴ４のゲートにつながる入力端子にキャパシタ１５を接続し、キャパシタ１５と負電圧端子にそれぞれダイオード１４のカソードとアノードを接続し、キャパシタ１５及びダイオード１４の中点とグランドにそれぞれダイオード１２のアノードとカソードを接続し、負電圧端子とグランド間に容量の大きなキャパシタ１３を挿入したものである。
【０００８】
この整流回路２の働きを図３（ａ）（ｂ）及び図４（ａ）（ｂ）（ｃ）により説明する。図３（ａ）（ｂ）はキャパシタ１３、１５からの、電流の転流方向を示し、図４（ａ）（ｂ）（ｃ）のタイムチャートのうち、図４（ａ）は発振回路１の出力電圧Ｖocの変化を示し、図４（ｂ）はキャパシタ１３の極間電圧Ｖc1を示し、図４（ｃ）はキャパシタ１５の極間電圧Ｖc2を示している。、ただし、ここでは、ダイオード１２及び１４の順方向降下電圧がいずれも０.５Ｖで、キャパシタ１３とキャパシタ１５のキャパシタンスが等しいとし、時間ｔ＝０に負電圧発生回路３に電源が投入された（つまり、ｔ＝０におけるキャパシタンス１３、１５の極間電圧Ｖc1＝Ｖc2＝０Ｖであった）と仮定している。
【０００９】
発振回路１は、順方向降下電圧が−２.５Ｖと０.５Ｖのダイオード列１０とダイオード１１によってクリップされているので、その出力電圧Ｖocは、図４（ａ）に示すように、−２.５Ｖと０.５Ｖとの間で振動する。時間ｔ＝０に負電圧発生回路３に電源電圧Ｖddが印加されると、発振回路１の出力電圧Ｖocが−０.５Ｖよりも下がったとき、図３（ａ）に示すようにキャパシタ１３、ダイオード１４及びキャパシタ１５に電流が流れ始めてキャパシタ１３及び１５が充電され、図４（ｂ）（ｃ）に示すように、発振回路１の出力電圧Ｖocが−２.５Ｖまで下がったときにキャパシタ１３及び１５の極間電圧は、いずれもＶc1＝Ｖc2＝−１Ｖまで下がる。キャパシタ１５の極間電圧Ｖc2は、発振回路１の出力電圧Ｖocが−０.５Ｖに上昇するまでは−１Ｖに維持されるが、発振回路１の出力電圧Ｖocが−０.５Ｖよりも上がると、図３（ｂ）に示すようにキャパシタ１５及びダイオード１２に電流が流れてキャパシタ１５が放電し、発振回路１の出力電圧Ｖocが０.５Ｖまで上昇したときにキャパシタ１５の極間電圧は０Ｖとなる。この間、キャパシタ１３の極間電圧は−１Ｖに保たれている。
【００１０】
再び、発振回路１の出力電圧Ｖocが−１.５Ｖよりも下がると、図３（ａ）に示すようにキャパシタ１３、ダイオード１４及びキャパシタ１５に電流が流れてキャパシタ１３及び１５が充電され、図４（ｂ）（ｃ）に示すように、発振回路１の出力電圧Ｖocが−２.５Ｖまで下がったときキャパシタ１５の極間電圧Ｖc2が−０.５Ｖ、キャパシタ１３の極間電圧Ｖc1は−１.５Ｖまで下がる。ついで、発振回路１の出力電圧Ｖocが０Ｖよりも上がると、図３（ｂ）に示すようにキャパシタ１５及びダイオード１２に電流が流れてキャパシタ１５が放電し、発振回路１の出力電圧Ｖocが０.５Ｖまで上昇したときにキャパシタ１５の極間電圧は０Ｖとなる。この間、キャパシタ１３の極間電圧は−１.５Ｖに保たれている。
【００１１】
このようにして発振回路１のサイクル毎にキャパシタ１５が充電と放電を繰り返すことによって、その間キャパシタ１３の極間電圧Ｖc1は−２Ｖに漸近し、その後はキャパシタ１３の極間電圧は−２Ｖに保たれる。よって、負電圧端子は一定の負電圧、すなわち−２Ｖに維持される。また、負電圧端子からキャパシタ１３に電流が流入して極間電圧Ｖc1が−２Ｖよりも上昇した場合にも、上記のようにしてキャパシタ１３は漸近的に−２Ｖに保たれる。
【００１２】
しかし、このような負電圧発生回路３では、その回路面積が、発振回路１の回路面積と整流回路２の回路面積の和となるので、小型化が難しかった。また、発振回路１と整流回路２が別になっているので、発振回路１の消費電流は整流回路２に蓄積された負電圧や負電圧出力端子から取り出した負電荷の量にかかわらず一定であり、無駄な電流を消費していた。
【００１３】
また、このような負電圧発生回路では、所定の負電圧値（上記の例では、−２Ｖ）に漸近的に近づいてゆくので、電源投入時の立ち上がり時間が長く、また負電圧端子から電流が流れ込んだりして負電圧端子の電圧が変動したとき、負電圧端子を元の電圧値に回復させるための応答性が悪かった。
【００１４】
本発明は、上記先行発明に鑑みてなされたなされたものであって、その目的とするところは、電源投入時の立ち上がり特性や負電圧回復時の応答性が良好で、しかも、素子数をより少なくして回路構成を簡略化し、もって回路面積を縮小化すると共に消費電力も小さくすることができる負電圧発生回路を提供することにある。
【００１５】
【発明の開示】
本発明の負電圧発生回路は、ＦＥＴから構成された発振回路（特に、コルピッツ形発振回路）と、当該発振回路の発振出力を負電圧に整流する整流回路とからなるものであって、整流回路が、発振回路との接続部分に縦続のキャパシタを有しないものであることを特徴としている。さらに、本願発明の負電圧発生回路は、整流回路が、負電圧供給用の電荷をチャージするキャパシタの負電位側と前記ＦＥＴのゲートとを、整流方向がキャパシタからＦＥＴへ向いたダイオードのような整流素子によって直接に接続したものとなっている。
【００１６】
本発明においては、発振回路との接続部分に設けられていた整流回路の縦続キャパシタ（先行発明の負電圧発生回路３のキャパシタ１５）を無くしたものである。このような位置のキャパシタを無くすことにより、さらに発振回路の素子と整流回路の素子を少なくとも１つ共通化することができた。従って、発振回路との接続部分に縦続のキャパシタを挿入した負電圧発生回路と比較して、少なくとも２つの素子を減らすことができ、負電圧発生回路の回路構成が簡略化されて回路面積を縮小化できる。また、ＦＥＴのゲートが発生する負電圧によって負にバイアスされ、消費電流が少なくなるので、消費電力も低減できる。
【００１７】
また、先行発明のように発振回路との接続部分に設けられた縦続のキャパシタに充放電する過程が必要無くなる上に、負電圧端子の電圧により発振回路の発振パワーが制御されるので、電源投入時の立ち上がり特性や負電圧発生回路の電圧変動に対する電圧値回復の応答性も良好になる。
【００１８】
さらに、発振回路を構成するＦＥＴのゲート・ソース間に、当該ゲート・ソース間電流の立ち上がり電圧よりも低い立ち上がり電圧（順方向降下電圧）を有する電圧制御用の素子を挿入しているから、ＦＥＴのゲート・ソース間に大きな電圧が加わって過大な電流が流れることがなく、ＦＥＴを保護することができる。
【００１９】
さらに、この負電圧発生回路にあっては、発振回路と整流回路を構成する素子のうち、少なくとも全ての能動素子を同一半導体基板上に形成することにより、負電圧発生回路を小型集積化することができる。
【００２０】
【発明の実施の形態】
本発明の一実施形態による負電圧発生回路２１の回路図を図５に示す。なお、図５において、図２の負電圧発生回路３と同一構成要素（素子）には、同一の符号を付している。この負電圧発生回路２１は、発振回路（クラップ発振回路）１とチャージポンプ形の整流回路２とが一部の素子を共通化して構成されている。すなわち、デプレッション形のＭＥＳＦＥＴ４、インダクタ５、コンデンサ２３、７及び８によってクラップ発振回路が構成され、さらにＭＥＳＦＥＴ４のゲート・ソース間にクリップ用のダイオード列１０及びダイオード２２を接続し、ドレインに給電用の抵抗９を接続して発振回路１が構成されている。また、コンデンサ２３及び１３、ダイオード１４及び２２によってチャージポンプ形の整流回路２が構成されている。従って、この負電圧発生回路２１にあっては、キャパシタ２３とダイオード２２を発振回路１と整流回路２とで共用している。先行発明の負電圧発生回路３との比較でいうと、縦続のキャパシタ１５を用いることなく発振回路１と整流回路２とを直流的に結合させることにより、先行発明の発振回路１でのダイオード１１と整流回路２のダイオード１２の両機能をダイオード２２に持たせ、また、先行発明の発振回路１（クラップ発振回路）でのキャパシタ６の機能と整流回路２のキャパシタ１５の機能をキャパシタ２３に併せ持たせている。
【００２１】
このように本発明の負電圧発生回路２１では、縦続のキャパシタ１５を省いてダイオード２２及びキャパシタ２３を発振回路１と整流回路２とで共用させているが、つぎのようにして一定の負電圧を負電圧端子から出力することができる。発振回路１からは、図４（ａ）に示したように、−２.５Ｖと０.５Ｖでクリップされた発振波形の電圧が出力されている。この発振回路１において、キャパシタ２３はコルピッツ形発振回路を構成するための必須の素子となっており、ダイオード２２は出力電圧をクリップするために必要な素子となっている。
【００２２】
発振回路１の出力が−２.５Ｖまで下がったとき、キャパシタ１３及び２３に電流が流れて充電される。発振回路１の出力とキャパシタ１３との間にはダイオード１４が介在しているだけであるから、このとき、キャパシタ１３の極間電圧Ｖc1は直ちに−２Ｖまで低下し、負電圧端子の電圧は−２Ｖとなる。
【００２３】
発振回路１の出力電圧が−２.５Ｖよりも高くなると、ダイオード１４が非導通状態になるから、キャパシタ１３の極間電圧Ｖc1は−２Ｖに維持されることになり、負電圧端子からは−２Ｖの定電圧を出力することができる。一方、発振回路１の出力電圧が−２.５Ｖから高くなってゆくと、キャパシタ２３はダイオード２２を通して放電する。
【００２４】
また、負電圧端子からキャパシタ１３に電流が流入してキャパシタ１３の極間電圧が−２Ｖより高くなっても、発振回路１の出力電圧が−２.５Ｖまで下がったときに負電圧端子の電圧は直ちに−２Ｖまで下げられ、−２Ｖに保持される。
【００２５】
よって、本発明の負電圧発生回路２１によれば、負電圧端子から一定の負電圧を供給することができると共に、電源投入時や負電圧端子の電圧変動時にも、直ちに所定の負電圧に達するので、電源投入時の立ち上がり特性や電圧変動時の負電圧回復の応答性が良好となる。
【００２６】
また、先行発明の負電圧発生回路３では、ダイオード１２をキャパシタ１５よりも発振回路１側へ移したりダイオード１２を省いたりすると、キャパシタ１５からの放電［図３（ｂ）参照］を行えなくなるので、負電圧端子の電圧が十分に下がらなくなるが、本発明の負電圧発生回路２１では、ダイオード１４を経由して直ちにキャパシタ１３に充電し負電圧端子の電圧を所定の負電圧まで下げることができ、また、キャパシタ２３の電荷はダイオード２２を通して放電できるので、整流回路２のダイオード１２と発振回路１のダイオード１１を共通化して１個のダイオード２２を用いることができる。
【００２７】
よって、発振回路１と整流回路２でキャパシタとダイオードを共用化してキャパシタとダイオードとの２素子を減少させることができ、回路構成を簡略化し、回路面積を縮小化できると共に消費電力も低減できる。
【００２８】
また、ダイオード２２の順方向降下電圧は、ＭＥＳＦＥＴ４の立ち上がり電圧（０.７Ｖ程度）よりも小さな電圧値となっている。ＭＥＳＦＥＴ４のゲート・ソース間に立ち上がり電圧よりも大きな電圧が加わってゲート・ソース間に過大な電流が流れると、ＭＥＳＦＥＴ４が破損することがあるが、ＭＥＳＦＥＴ４のゲート・ソース間にその立ち上がり電圧よりも順方向降下電圧が小さなダイオード２２を接続しているので、ＭＥＳＦＥＴ４のゲート・ソース間電圧が立ち上がり電圧まで上昇する前にダイオード２２が導通し、ＭＥＳＦＥＴ４の破損を防止することができる。
【００２９】
さらに、この負電圧発生回路２１にあっては、負電圧端子の負電圧と連動して発振回路１のキャパシタ２３にも平均的に負電圧がチャージされる。この結果、ＭＥＳＦＥＴ４のゲートに負のバイアス電圧が加わることになり、発振回路１の消費電流が小さくなる。これに対し、先行発明の負電圧発生回路１では、負電圧端子の負電圧と発振回路１のキャパシタ６（ＭＥＳＦＥＴ４のゲートバイアス）とはキャパシタ１５によって分離されているので、このような効果は得られない。
【００３０】
一方、整流回路２（負電圧端子）の出力電圧がダイオード１４を介してＭＥＳＦＥＴ４のゲートに接続されているので、ＭＥＳＦＥＴ４のゲート電圧は−２.５Ｖ以上に保たれ、デプレッション形のＭＥＳＦＥＴ４にピンチオフ電圧よりも深いバイアスが加わるのを防止することができる。
【００３１】
図６は、半導体基板（ウエハ）２４の上に発振回路１及び整流回路２の全ての能動素子、すなわち、ＭＥＳＦＥＴ４、ダイオード列１０、ダイオード１４及び２２を集積化したハイブリッド形の実施形態を示している。この実施形態では、インダクタ５やキャパシタ２３、７、８、１３や抵抗９等の受動素子は半導体基板２４に外付けしているが、これらの受動素子も半導体基板２４上に集積一体化してもよい。
【００３２】
このように、少なくとも能動素子を半導体基板２４の上に集積一体化すれば、負電圧発生回路をより一層小型化することができる。
【図面の簡単な説明】
【図１】負電圧発生回路の構成を示す原理図である。
【図２】本発明に先立って案出された負電圧発生回路の構成を示す回路図である。
【図３】（ａ）（ｂ）は同上の負電圧発生回路に用いられている整流回路の動作を説明する図である。
【図４】同上の負電圧発生回路の動作を示す図であって、（ａ）は発振回路の出力電圧の変化を示すタイムチャート、（ｂ）（ｃ）は整流回路のキャパシタの極間電圧の変化を示すタイムチャートである。
【図５】本発明の一実施形態による負電圧発生回路を示す回路図である。
【図６】同上の負電圧回路のうち、能動素子のみを半導体基板上に形成した実施形態を示す概略図である。
【符号の説明】
１  発振回路（クラップ発振回路）
２  整流回路
３  負電圧発生回路（先行発明）
４  デプレッション形のＭＥＳＦＥＴ
６  キャパシタ
１０  ダイオード列
１１  ダイオード
１２  ダイオード
１３  キャパシタ
１４  ダイオード
１５  キャパシタ
２１  負電圧発生回路（本発明の実施形態）
２２  ダイオード
２３  キャパシタ
【図１】
0003711713.tif 000002
【図２】
0003711713.tif 000003
【図３】
0003711713.tif 000004
【図４】
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【図５】
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【図６】
0003711713.tif 000007