(57)【特許請求の範囲】
【請求項１】
第１の電源電圧ラインに結合するため第１の主電極、負荷を介して第２の電源電圧ラインに接続する第１の端子に結合されている第２の主電極、及び第１電力半導体装置の導通をイネーブルするゲート制御信号を供給する制御端子に結合されている絶縁ゲート電極を有する第１電力半導体装置と、前記第１半導体装置の動作を制御する制御回路とを具え、前記制御回路がノーマルオフ型の第２の半導体装置を具え、このノーマルオフ型の第２の半導体装置が、前記第１電力半導体装置の絶縁されたゲート電極と第１及び第２の主電極の一方の主電極との間にこのノーマルオフ型の第２の半導体装置を結合する第１及び第２の主電極、及び高インピダンス経路を介して前記第１電力半導体装置の絶縁されたゲート電極に結合されている制御電極を有し、前記絶縁されたゲート電極に制御信号が供給されて前記第１電力半導体装置がイネーブルされたとき前記ノーマルオフ型の第２の半導体装置を導通させるように構成し、前記制御回路が、前記第１電力半導体装置のノーマル動作中に前記ノーマルオフ型の第２の半導体装置の導通を抑制するディセーブリング手段を具え、このディセーブリング手段が、第１及び第２の主電極と制御電極とを有し第１及び第２の主電極が前記ノーマルオフ型の半導体装置の制御電極と前記第１電力半導体装置の第２の主電極との間に結合されているノーマルオフ型の第３の半導体装置と、前記ノーマルオフ型の第３の半導体装置の制御電極に信号を供給する手段とを具え、前記電力半導体装置のノーマル動作中に第３の半導体装置を導通させて前記ノーマルオフ型の第２の半導体装置の導通を抑制するように構成した保護スィッチ。
【請求項２】
請求項１に記載の保護スィッチにおいて、前記第３の半導体装置が導通する電圧を調整する手段を設けた保護スィッチ。
【請求項３】
請求項１又は２に記載の保護スィッチにおいて、前記一方の主電極を前記第２の主電極とした保護スィッチ。
【請求項４】
請求項１又は２に記載の保護スィッチにおいて、前記一方の主電極を前記第１の主電極とした保護スィッチ。
【請求項５】
請求項１、２又は３に記載の保護スィッチにおいて、前記ディセーブリング手段が、第１及び第２の導通経路と、前記第１端子の電圧が前記第１及び第２の電源電圧ラインのより高い正の電源ラインの電圧以下の場合前記第１の導通経路の少なくとも一部のコンダクタンスを変更する手段と、第１の端子の電圧が前記第１及び第２の電源電圧ラインの他方のより低い正の電源ラインの電圧以上の場合前記第２の導通経路の少なくとも一部のコンダクタンスを変更する手段と、前記第１及び第２の導通経路のそれぞれ対応する位置の電圧を比較して前記第３の半導体装置を導通させる出力信号を発生する手段とを具え、第１の別の半導体装置のコンダクタンスと第２の別の半導体装置のコンダクタンスとの間に予め定めた関係が検出されたとき、前記ノーマルオフ型の第２半導体装置の導通を抑制するように構成した保護スィッチ。
【請求項６】
第１の電源電圧ラインに結合する第１の主電極、負荷を介して第２の電源電圧ラインに接続する第１の端子に結合されている第２の主電極、及び第１電力半導体装置の導通をイネーブルするゲート制御信号を供給する制御端子に結合されている絶縁ゲート電極を有する第１電力半導体装置と、前記第１半導体装置の動作を制御する制御回路とを具え、前記制御回路が、第１電力半導体装置の絶縁されたゲート電極と前記第１端子との間を結合する第２の半導体装置と、第１及び第２の導通経路を有し前記電力半導体装置の絶縁されたゲート電極と第２の主電極との間の結合を抑制する手段と、前記第１端子の電圧が前記第１及び第２の電源電圧ラインのより高い正の電源ラインの電圧以下の場合前記第１の導通経路の少なくとも一部のコンダクタンスを変更する手段と、前記第１の端子の電圧が前記第１及び第２の電源電圧ラインの他方のより低い正の電源ラインの電圧以上の場合前記第２の導通経路の少なくとも一部のコンダクタンスを変更する手段と、前記第１及び第２の導通経路のそれぞれ対応する位置の電圧を比較して出力信号を発生する手段とを具え、前記各対応する位置の電圧間の予め定めた関係が検出されたとき、前記第２半導体装置により前記電力半導体装置の絶縁されたゲート電極と第２の主電極との間の結合を抑制するように構成した保護スィッチ。
【請求項７】
請求項５又は６に記載の保護スィッチにおいて、前記第１及び第２の導通経路が、制御電極及びこの制御電極に印加される電圧に依存するコンダクタンスをそれぞれ有する別の第１及び第２の半導体装置をそれぞれ有し、前記第１の経路の少なくとも一部のコンダクタンスを変更する手段が、前記第１端子の電圧が前記第１及び第２の電源電圧ラインのより高い正の電源ラインの電圧以下の場合前記別の半導体装置の制御電極に第１の電圧を印加する手段を有し、前記第２の導通経路の少なくとも一部のコンダクタンスを変更する手段が、前記第１の端子の電圧が前記第１及び第２の電源電圧ラインの他方より低い正の電源ラインの電圧以上の場合前記第２の別の半導体装置の制御電極に第２の電圧を印加する手段を有する保護スィッチ。
【請求項８】
請求項７に記載の保護スイッチにおいて、前記第１の別の半導体装置の制御電極に第１の電圧を印加する手段が、第１の電流源を第１の抵抗性素子に結合する第１の半導体スイッチを具え、前記第１の端子の電圧が前記第１及び第２の電源電圧ラインのより高い正の電源ラインの電圧以下の場合前記第１の抵抗性素子に第１の電圧が印加されるように構成した保護スイッチ。
【請求項９】
請求項７又は８に記載の保護スイッチにおいて、前記第２の別の半導体装置の制御電極に第２の電圧を印加する手段が、第２の電流源を第２の抵抗性素子に結合する第２の半導体スイッチを具え、前記第１の端子の電圧が前記第１及び第２の電源電圧ラインの他方の低い正の電源ラインの電圧以上の場合前記第２の抵抗性素子に第２の電圧が印加されるように構成した保護スイッチ。
【請求項１０】
請求項９に記載の保護スイッチにおいて、前記第２の電流源が電流ミラー回路及びダイオード鎖を介して第２の抵抗性素子に結合されている保護スイッチ。
【請求項１１】
請求項７から10までのいずれか１項に記載の保護スイッチにおいて、前記第１及び第２の別の半導体装置がノーマルオン型のデバイスで構成されている保護スイッチ。
【請求項１２】
請求項５から10までのいずれか１項に記載の保護スイッチにおいて、前記第１及び第２の導通経路がブリッジ回路の第１及び第２の枝路でそれぞれ構成され、このブリッジ回路が前記第１及び第２の枝路の一方の枝路に結合されている出力部を有する保護スイッチ。
【請求項１３】
請求項12に記載の保護スイッチにおいて、前記ブリッジ回路の第１及び第２の枝路が、それぞれ第１及び第２の主電極と制御電極を有するトランジスタをそれぞれ具え、各トランジスタが、前記第１及び第２の別の半導体装置の関連する半導体装置と抵抗とによって補助電源電圧ラインと前記電力半導体装置の他方の電極との間に結合され、このブリッジ回路の２個のトランジスタの制御電極が一緒に結合され、これら２個のトランジスタの一方のトランジスタがダイオード接続されその出力部が前記一方の枝路のトランジスタの一方の主電極に結合されている保護スイッチ。
【請求項１４】
請求項１から13までのいずれか１項に記載の保護スイッチにおいて、前記第２の半導体装置を、エンハンスメントモードの絶縁ゲート電界効果トランジスタで構成した保護スイッチ。
【請求項１５】
第１及び第２の電源電圧ラインと、請求項１から14までのいずれか１項に記載の保護スイッチと、負荷とを有する車輌の電気系統において、前記保護スイッチの第１電力半導体装置の第１の主電極を第１の電源電圧ラインに結合し、前記第１電力半導体装置の第２の主電極を負荷を介して第２の電源電圧ラインに結合した車輌の電気系統。
【発明の詳細な説明】
本発明は、例えば自動車の電気系統中の負荷、例えば誘導性負荷を駆動するための、絶縁ゲート電力半導体装置、例えばパワーMOSFETの形態の保護スイッチに関するものである。
欧州特許出願公開第0239861号及び第0239862号の双方の明細書には、第１の電源電圧ラインに結合するため第１の主電極、負荷を介して第２の電源電圧ラインに接続する第１の端子に結合されている第２の主電極、及び第１電力半導体装置の導通をイネーブルするゲート制御信号を供給する制御端子に結合されている絶縁ゲート電極を有する第１電力半導体装置と、前記第１半導体装置の動作を制御する制御回路とを具える保護スイッチが開示されている。これらの保護スイッチは高電圧側スイッチ、すなわち、負荷と第１及び第２電源電圧ラインのうちより正のものとの間に結合されたスイッチである。各々の場合、制御回路は第２半導体装置を具え、この第２半導体装置は第１及び第２主電極と、この第２半導体装置の導通度を制御する制御電極とを有し、この第２半導体装置が電力半導体装置のゲート電極に結合され、導通させられると保護スイッチのターン・オフ中パワーMOSFETの固有の寄生ゲート容量を放電させる放電通路を形成する。
欧州特許出願公開第0239861号明細書に開示された保護スイッチでは、第２半導体装置がノーマルオフ型の半導体装置、特にエンハンスメントモード絶縁ゲート電界効果トランジスタ（IGFET）の形態をしており、このエンハンスメントモードIGFETを導通させてパワーMOSFETのターン・オフ中に寄生容量を放電させうるようにするためにこのエンハンスメントモードIGFETの絶縁ゲートに個別の制御信号を供給する必要がある。従って、この欧州特許出願公開第0239861号明細書に開示された保護スイッチの場合、パワーMOSFETのターン・オフ中に制御回路に電力を供給する必要があり、その結果電流消費量が可成り多くなる。これらの種類の保護スイッチはしばしば、鉛酸蓄電池（バッテリ）と通常のビークルの使用中この蓄電池を再充電する交流発電機とが設けられたこのビークル内の種々の負荷に対する唯一のスイッチとして用いられる。このような状況で、ビークルが使用中でない際にこのような保護スイッチが蓄電池から可成りの電流を引き出すと、この蓄電池が放電してしまうおそれがある。
欧州特許出願公開第0239862号明細書に開示された保護スイッチでは、第２半導体装置がノーマルオン型の半導体装置、特にデプレションモードIGFETの形態をしており、その制御電極すなわちゲート電極が大地と、パワーMOSFETの常規動作中デプレションモードIGFETの導通を禁止する作用をする電子スイッチに結合されている。しかし、この保護スイッチはデプレションモードIGFETの特性に頼っており、デプレションモードIGFETの良好に制御された所要の導通を呈するとともに、より重要なことにデプレションモードIGFETの導通を禁止するための導通チャネルの良好に制御された正確なピンチオフを呈する当該デプレションモードIGFETを製造するのが極めて困難である。特に、例えば欧州特許出願公開第0239862号明細書に開示されているようにデプレションモードIGFETに通常用いられているよりも厚肉のゲート絶縁体を用いて、主電極と制御電極との間の高電圧に耐えうるようにもしたこのような良好なデプレションモードIGFETを製造するのが困難である。
欧州特許出願公開第0239861号明細書では、ノーマルオフ型の第２半導体装置が実際にはパワーMOSFETの絶縁ゲート電極と大地との間に結合されており、その結果、第１端子における電圧が誘導性負荷のターン・オフ中大地よりも低い電位に振れるという問題が生じるおそれがある。その結果特に、保護スイッチを１つの半導体本体中に集積化した場合に不所望な寄生バイポーラ作用が生じるおそれがある。この場合、自己絶縁技術を用いると、厚肉の半導体エピタキシャル層が必要となり、パワーMOSFETが有する比イオン抵抗（Rds（on））が不適切なものとなるおそれがある。
本発明の第１の観点によれば、第１の電源電圧ラインに結合するため第１の主電極、負荷を介して第２の電源電圧ラインに接続する第１の端子に結合されている第２の主電極、及び第１電力半導体装置の導通をイネーブルするゲート制御信号を供給する制御端子に結合されている絶縁ゲート電極を有する第１電力半導体装置と、前記第１半導体装置の動作を制御する制御回路とを具え、前記制御回路がノーマルオフ型の第２の半導体装置を具え、このノーマルオフ型の第２の半導体装置が、前記第１電力半導体装置の絶縁されたゲート電極と第１及び第２の主電極の一方の主電極との間にこのノーマルオフ型の第２の半導体装置を結合する第１及び第２の主電極、及び高インピダンス経路を介して前記第１電力半導体装置の絶縁されたゲート電極に結合されている制御電極を有し、前記絶縁されたゲート電極に制御信号が供給されて前記第１電力半導体装置がイネーブルされたとき前記ノーマルオフ型の第２の半導体装置を導通させるように構成し、前記制御回路が、前記第１電力半導体装置のノーマル動作中に前記ノーマルオフ型の第２の半導体装置の導通を抑制するディセーブリング手段を具え、このディセーブリング手段が、第１及び第２の主電極と制御電極とを有し第１及び第２の主電極が前記ノーマルオフ型の半導体装置の制御電極と前記第１電力半導体装置の第２の主電極との間に結合されているノーマルオフ型の第３の半導体装置と、前記ノーマルオフ型の第３の半導体装置の制御電極に信号を供給する手段とを具え、前記電力半導体装置のノーマル動作中に第３の半導体装置を導通させて前記ノーマルオフ型の第２の半導体装置の導通を抑制するように構成した保護スィッチを提供する。
本発明の第１の観点による保護スイッチによれば、第２半導体装置としてノーマルオン型装置を使用するのを回避することができ、更に保護スイッチにおけるオフ状態の電流消費量を無視しうる程度に又は実質的に零にしうる。
ここで用いる“保護スイッチ”とは、電力半導体装置と、この電力半導体装置の動作を少なくともある程度制御する制御回路とを有するスイッチを意味する。
又、ここで用いる言葉“ノーマルオン”型装置とは、少なくとも第１及び第２の主電極と制御電極とを有する装置であって、これら主電極に適切な電圧が印加されるも制御電極に電圧が印加されない（すなわち印加される電圧が零である）場合に導通しており、制御電極に実際に零でない電圧が印加されることによってのみターン・オフしうる装置を意味する。ノーマルオン型半導体装置は一般に、デプレションモードIGFET又はこれから形成された装置である。しかし、JFETのような或いはJFETとデプレションモードIGFETとの双方の特性を有する装置のようないかなる適切なノーマルオン装置をも用いることができる。
又、ここに用いる言葉“ノーマルオフ”型装置とは、少なくとも第１及び第２の主電極と制御電極とを有する装置で知って、これら主電極に適切な電圧が印加されるも制御電極にも零でない電圧が印加されるまで導通しない装置を意味するものである。ノーマルオフ型装置では代表的に、エンハンスメントモードIGFETとするか或いはこれに関連する装置とすることができるも、バイポーラトランジスタ又は適切な極性の同様な構造のものとすることもできる。
パーワMOSFET装置を流れる負荷電流を制御する制御回路を有する保護スイッチは米国特許第5272399号明細書から既知である。この既知の制御回路は電流ミラーFET（その図中２で示されている）を具え、この電流ミラーFETのチャネル導通特性の製造処理依存性はパワー装置（１）の等価な特性と同じである。この電流ミラーFET（２）のドレイン及びゲート端子はパワー装置（１）のドレイン及びゲート端子にそれぞれ接続され、ノード（12）におけるミラーFET（２）のソースと負荷（７）への接続点であるパワー装置（１）のソースとの間にセンス抵抗（11）が接続されている。ミラーFET（２）と抵抗（11）とはパワー装置のソース及びドレイン電極間に接続された分圧器（2,11）として説明されており、これらのノード（12）における電圧がパワー装置（１）のドレイン−ソース電圧を追従するようになっている。制御回路は、パワー装置（１）の絶縁ゲート（Ｇ）及び主ソース電極（Ｓ）間に結合されたノーマルオフ型の第2FET（３）をも有している。ノード（12）における電圧が予め決定した値を越えると、この第2FET（３）が、パワー装置（１）のノード（12）及びゲート（Ｇ）間に結合されたノーマルオン型のFET（４）及び抵抗（５）の直列回路（4,5）であって、抵抗（５）とノーマルオン型のFET（４）とのノードが第2FET（３）のゲート（Ｇ）に接続されている当該直列回路により導通せしめられる。ノーマルオン型のFET（４）の制御電極（すなわちゲートＧ）はパワー装置（１）の主ソース電極（Ｓ）に接続されている。
米国特許第5272399号の回路は、制御FET（３）を部分的に導通させることによりパワー装置（１）中の電流を制限するためのものであり、これのみを可能にする。デプレションモードFET（４）は常規導通しており、ノード（12）に生じる可成り大きな電圧によってのみ導通しなくしうる。更に、米国特許第5272399号の回路は制御FET（３）を完全にディセーブリングしえない。その理由は、制御FET（３）のゲートに印加しうる最低電位がパワー装置（１）中の電流によって存在するノード（12）における電圧によって規定され、更に、センス抵抗（11）及びデプレションFET（４）のチャネル抵抗により一部が、直列抵抗（６）及び（５）により他の部分が形成されている分圧器によって制御FET（３）の最低ゲート電圧が制限されている為である。
本発明は、ノーマルオフ型の第２半導体装置の制御電極と電力半導体装置の第２主電極との間に第１及び第２主電極が結合されたノーマルオフ型の第３半導体装置を有するディセーブリング手段によりノーマルオフ型の第２半導体装置の導通が抑止されるようになっているパワー装置用の、より汎用性のある制御回路に関するものである。信号はこの第３半導体装置の制御電極に供給されて電力半導体装置の常規動作中この第３半導体装置を導通させ、従ってノーマルオフ型の第２半導体装置をディセーブリングする。本発明によるこのノーマルオフ型の第３半導体装置のこのような配置によれば、電力半導体装置に最初に流れうる電流にかかわらず、第２半導体装置を供給された信号に直接応答させて導通状態及び非導通状態に完全に切換える。他の利点として、本発明はノーマルオン型又はデプレションモードのいかなる装置も必要とせず、有効なノーマルオン型又はデプレションモードの装置をも製造する必要がある場合よりも簡単且つ廉価な有効処理を以って完全な保護電力スイッチを製造しうる。
第３半導体装置に対しては、適切ないかなる形態のノーマルオフ型半導体装置をも用いることができる。ディセーブリング手段としてノーマルオフ型のIGFETを使用することにより、このような装置が第１電力半導体装置の絶縁ゲート電極とノーマルオフ型の第2IGFETの制御電極との間を極めて高インピーダンスで結合し、従って第１電力半導体装置がオンすなわち導通し且つディセーブリング手段がノーマルオフ型の第２半導体装置をディセーブリングするよう動作すると、第１電力半導体装置の絶縁ゲート電極からこのディセーブリング手段を経てほんのわずかの電流しか流れず、従ってこのディセーブリング手段の動作により第１電力半導体装置の動作が著しい悪影響を受けなくなるという利点が得られる。
第３半導体装置を導通させる電圧を調整するしきい値調整装置を設けることができる。このしきい値調整装置によれば、第３半導体装置を導通させるしきい値を調整して、信号供給手段が第３半導体装置の制御電極に必要な信号を供給しない場合に第３半導体装置がターン・オンせず第２半導体装置をディセーブリングするようにする。
第１電源電圧ラインが第１及び第２電源電圧ラインのうちでより正である場合、すなわち、第１電力半導体装置が高電位側のスイッチとして結合されている場合、前記一方の主電極は第２主電極、すなわち第１電力半導体装置がパワーMOSFETを有する場合ソース電極である。あるいはまた、第２電源電圧ラインが第１及び第２電源電圧ラインのうちでより正である場合、すなわち第１電力半導体装置が低電位側スイッチとして結合されている場合、前記一方の主電極は第１主電極となる。
前記ディセーブリング手段が、第１及び第２の導通経路と、前記第１端子の電圧が前記第１及び第２の電源電圧ラインのより高い正の電源ラインの電圧以下の場合前記第１の導通経路の少なくとも一部のコンダクタンスを変更する手段と、第１の端子の電圧が前記第１及び第２の電源電圧ラインの他方のより低い正の電源ラインの電圧以上の場合前記第２の導通経路の少なくとも一部のコンダクタンスを変更する手段と、前記第１及び第２の導通経路のそれぞれ対応する位置の電圧を比較して前記第３の半導体装置を導通させる出力信号を発生する手段とを具え、第１の別の半導体装置のコンダクタンスと第２の別の半導体装置のコンダクタンスとの間に予め定めた関係が検出されたとき、前記ノーマルオフ型の第２半導体装置の導通を抑制するようにすることもできる。このように第１及び第２レベルシフタを有する変更可能な第１及び第２導通路を用いることにより、バッテリ電位又は大地電位のような固体電位に対する信号により、第１電力半導体装置の絶縁ゲート及び第２主電極に存在する電圧にかかわらずノーマルオフ型の第２半導体装置の状態を正しく制御しうるようになる。
本発明の第２の観点によれば、第１の電源電圧ラインに結合する第１の主電極、負荷を介して第２の電源電圧ラインに接続する第１の端子に結合されている第２の主電極、及び第１電力半導体装置の導通をイネーブルするゲート制御信号を供給する制御端子に結合されている絶縁ゲート電極を有する第１電力半導体装置と、前記第１半導体装置の動作を制御する制御回路とを具え、前記制御回路が、第１電力半導体装置の絶縁されたゲート電極と前記第１端子との間を結合する第２の半導体装置と、第１及び第２の導通経路を有し前記電力半導体装置の絶縁されたゲート電極と第２の主電極との間の結合を抑制する手段と、前記第１端子の電圧が前記第１及び第２の電源電圧ラインのより高い正の電源ラインの電圧以下の場合前記第１の導通経路の少なくとも一部のコンダクタンスを変更する手段と、前記第１の端子の電圧が前記第１及び第２の電源電圧ラインの他方のより低い正の電源ラインの電圧以上の場合前記第２の導通経路の少なくとも一部のコンダクタンスを変更する手段と、前記第１及び第２の導通経路のそれぞれ対応する位置の電圧を比較して出力信号を発生する手段とを具え、前記各対応する位置の電圧間の予め定めた関係が検出されたとき、前記第２半導体装置により前記電力半導体装置の絶縁されたゲート電極と第２の主電極との間の結合を抑制するように構成した保護スィッチを提供する。
本発明の第２の観点による保護スイッチは特に、第２半導体装置としてノーマルオン型の装置を用いないようにするのに有利であり、更に保護スイッチにおけるオフ状態の電流消費量を無視しうるように又は実質的に零にしうる。更に、電力半導体装置の絶縁ゲート電極と第２電源電圧ラインとの間が接続されていないという事実により高い負のリングオフを可能にする。又、このような保護スイッチは、バッテリ電位又は大地電位のような固定電位に対する信号が、第１電力半導体装置の絶縁ゲート及び第２主電極に存在する電圧にかかわらず、ノーマルオフ型の第２半導体装置の状態を正しく制御する手段を提供する。更に、このような保護スイッチは、大地電位に対する印加バッテリ電位が低い場合でも正しく動作しうる。その理由は、いずれかのレベルシフタの導通路の電圧制御抵抗の変化を検出しうるようにするのに必要なゲート電圧の振れを極めて小さくすることができ、例えばIGFETのしきい値に達するのに必要とする電圧の振れよりも著しく小さくすることができる為である。従って、この回路の場合、負荷端子とレベルシフタの各半部に対するそれぞれの電源ラインとの間の電圧の高さが殆ど必要としない。
本発明の第２の観点による保護スイッチは（及び第２の観点による保護スイッチも）他の利点を有する。大地電位に対する充分なバッテリ電位がない場合のレベルシフタの出力は、入力信号が存在せず、保護スイッチにおいて電力半導体装置がターン・オフされるのと同じ状態となる。従って、接地端子が故障により負の電源ラインから分断され、これにより保護スイッチにおけるいかなる内部論理回路機能又は保護回路機能に対する電源が除去される場合に、本発明の第１及び第２の双方又はいずれか一方の観点によるこれらの回路配置は、電力半導体装置が安全にターン・オフされて電力保護スイッチに対するいかなる損傷をも阻止するとともに負荷の意図されない動作を排除するという利点を有する。
好適例では、前記第１及び第２の導通経路が、制御電極及びこの制御電極に印加される電圧に依存するコンダクタンスをそれぞれ有する別の第１及び第２の半導体装置をそれぞれ有し、前記第１の経路の少なくとも一部のコンダクタンスを変更する手段が、前記第１端子の電圧が前記第１及び第２の電源電圧ラインのより高い正の電源ラインの電圧以下の場合前記別の半導体装置の制御電極に第１の電圧を印加する手段を有し、前記第２の導通経路の少なくとも一部のコンダクタンスを変更する手段が、前記第１の端子の電圧が前記第１及び第２の電源電圧ラインの他方のより低い正の電源ラインの電圧以上の場合前記第２の別の半導体装置の制御電極に第２の電圧を印加する手段を有するようにする。
前記第１の別の半導体装置の制御電極に第１の電圧を印加する手段が、第１の電流源を第１の抵抗性素子に結合する第１の半導体スイッチを具え、前記第１の端子の電圧が前記第１及び第２の電源電圧ラインのより高い正の電源ラインの電圧以下の場合前記第１の抵抗性素子に第１の電圧が印加されるようにしうる。前記第２の別の半導体装置の制御電極に第２の電圧を印加する手段が、第２の電流源を第２の抵抗性素子に結合する第２の半導体スイッチを具え、前記第１の端子の電圧が前記第１及び第２の電源電圧ラインの他方の低い正の電源ラインの電圧以上の場合前記第２の抵抗性素子に第２の電圧が印加されるようにしうる。
これによれば、それぞれの抵抗性素子の両端間のわずかの電圧降下を検出でき、小さな電源電圧で信頼性のあるレベルシフト動作を可能にする。
前記第２の電流源が電流ミラー回路及びダイオード鎖を介して第２の抵抗性素子に結合されているようにしうる。
第１及び第２の別の半導体装置はノーマルオン型の装置、例えばデプレションモードの絶縁ゲート電界効果トランジスタとして構成した電圧抑制抵抗（VCR）を有するようにしうる。このような保護スイッチを用いると、別の半導体装置の両端間の電圧はほんのわずか（例えば100mV）となり、従ってこれらの別の半導体装置は完全にピンチオフすることがなくなる。従って、処理パラメータすなわち製造パラメータが広い範囲に広がることにより保護スイッチの正しい動作を阻止せず、従って製造公差を小さくするすなわち厳しくする必要がなくなる。
第１及び第２導通路は、第１及び第２枝路のうちの一方、一般には第２枝路に結合された出力端子を有するブリッジを以ってそれぞれ構成することができる。第１及び第２導通路が第１及び第２の別の半導体装置を有する場合、これらを第１端子における電圧に近い低電圧で動作しするようにする。例えば、前記ブリッジ回路の第１及び第２の枝路が、それぞれ第１及び第２の主電極と制御電極を有するトランジスタをそれぞれ具え、各トランジスタが、前記第１及び第２の別の半導体装置の関連する半導体装置と抵抗とによって補助電源電圧ラインと前記電力半導体装置の他方の電極との間に結合され、このブリッジ回路の２個のトランジスタの制御電極が一緒に結合され、これら２個のトランジスタの一方のトランジスタがダイオード接続されその出力部が前記一方の枝路のトランジスタの一方の主電極に結合されているようにしうる。
ノーマルオフ型の第２半導体装置は例えば、零でない適切な電圧が制御電極に印加されるまで著しく導通しないバイポーラトランジスタ又は他のいかなる適切な装置にすることができるも、第２半導体装置は一般にエンハンスメントモードの絶縁ゲート電界効果トランジスタを有する。
本発明の実施例を以下に図面を参照して説明する。図中、
図１は、本発明を部分的にブロックで簡単化して示す線図であり、
図２は、本発明による保護スイッチを一部ブロックでより詳細に示す線図であり、
図３は、本発明による保護スイッチの一例を示す回路図であり、
図４〜８は、電力半導体装置のセルと本発明による保護スイッチに用いるのに適した素子とを示す半導体本体の種々の部分の断面図であり、
図9a及び9bは、図に示す保護スイッチの動作を示すグラフであり、
図10は、本発明による保護スイッチの他の例を一部ブロックで簡単化して示す回路線図である。
図面は実際のものに正比例して描いておらず、図面全体に亘って同様な部分には同じ符号を付してあることに注意すべきである。
図面特に図１、２、３及び10を参照するに、第１電力半導体装置２をそれぞれ有する保護スイッチ１、1a、1b、1cが図示され、この第１電力半導体装置２は、第１の電源電圧ライン３に結合した第１の主電極（図１〜３においてＤ、図10においてＳ）と、負荷Ｌを介して第２の電源電圧ライン６に接続される第１の端子４に結合されている第２の主電極（図１〜３においてＳ、図10においてＤ）と、ゲート制御信号を供給して第１電力半導体装置２の導通をイネーブルする制御端子GTに結合されている絶縁ゲート電極Ｇとを有する。電源電圧ライン３及び６は、例えば自動車の電気系統とすることができる。負荷Ｌは、例えば自動車のランプ又は他の電気部品とすることができる。第１電力半導体装置２の動作を制御する制御回路はスイッチ内に含まれている。この制御回路はノーマルオフの第２半導体装置M14を具え、このノーマルオフ第２半導体装置は、この半導体装置を第１電力半導体装置の絶縁ゲート電極Ｇと第１及び第２の主電極Ｓとの間に接続する第１及び第２の主電極ｄ及びｓと、高インピーダンス経路Ｒ又はR11とR12を経て第１電力半導体装置２の絶縁ゲート電極Ｇに結合した制御電極ｇとを有し、これにより、ゲート制御信号が絶縁ゲート電極Ｇに供給されて第１電力半導体装置２の導通がイネーブルされたときノーマルオフ半導体装置M14を導通させる。この制御回路も、電力半導体装置２のノーマル動作中に第２半導体装置の導通を抑制するディセーブリング手段10（ノーマルオフの第３の半導体装置M13を含む）を具える。
従って、本発明による保護スイッチは、第２半導体装置としてのノーマルオン装置の使用を回避することができると共に保護スイッチのオフ状態電流消費を無視できる程度にすなわちほぼ零にすることができる。
本明細書で用いる用語“ノーマルオン”は、少なくとも第１及び第２の主電極と制御電極とを有し、主電極に適切な電圧が印加され制御電極に電圧が印加されない（すなわち、零Ｖ）とき導通し、制御電極に非零Ｖが印加される場合だけターンオフする装置を意味するものとする。一般的に、ノーマルオン半導体装置はデプレッションモードのIGFET又はデプレッションモードIGFETに由来する装置である。しかしながら、JFET又はJFET及びデプレッションモードIGFETの両方の特性を有する適切なノーマルオン装置も用いることができる。
ここで用いる用語“ノーマルオフ”は、少なくとも第１及び第２の主電極と制御電極とを有し、適切な電圧が主電極に印加されても非零電圧が制御電極に印加されない限り導通しない装置を意味する。典型的に、ノーマルオン装置はエンハンスメントモードIGFET又はこれと関連する装置とすることができ、バイポーラトランジスタ又は適切な極性の同様な構造のものとすることもできる。
図１は本発明による保護スイッチの原理を部分ブロック線図として示す。
図１に示すように、電力半導体装置２は、負荷Ｌ用に高電位スイッチとして結合したｎチャネルエンハンスメントモード電力MOSFET2を具える。MOSFET2のドレイン電極Ｄは正の第１の電源電圧ライン３に結合し、MOSFET2のソース電極Ｓは第１の端子４に結合し、負荷Ｌは第１端子４と負の電源電圧ライン６との間に結合する。一般的に、第２の電源電圧ライン６はアースに接続し、第１の電源電圧ライン３は適切な正の電位、例えば保護スイッチが自動車に用いるために意図されているバッテリ電位に接続する。電力MOSFET2の制御電極すなわちゲート電極Ｇはゲート入力電圧端子GTを介してゲート駆動回路（図示せず）に結合する。ゲート駆動回路は適切な通常の形態のものとすることができる。
ノーマルオフの第２の半導体装置は、本例ではｎチャネル低電圧エンハンスメントモード絶縁ゲート電界効果トランジスタ（IGFET）M14で構成するが、勿論バイポーラトランジスタのような他のいかなる適当なノーマルオフ半導体装置を用いて第２半導体装置を構成することもできる。IGFETM14の制御電極ｇは、図１に示すように本例の場合大きい値の抵抗Ｒにより形成される高インピーダンス経路を介して電力MOSFET2のゲート電極Ｇに結合する。ディセーブリング手段10は、電力MOSFET2をターンオンさせる信号TOに応じてエンハンスメントモードIGFET14の制御電極ｇに信号を供給してIGFETM14をディセーブルすると共に第１及び第２の電源電圧ライン３及び６並びにゲート端子GTに適切な電圧を印加したとき電力MOSFET2をノーマル動作（すなわち、導通）させるいかなる適当な形態のものとすることができる。
この高電位保護スイッチにおいて、第１電力半導体装置の絶縁ゲート電極と第２の電源電圧ラインとの間が接続されないことは、第１電力半導体装置に悪影響を及ぼすことなく高い負のリングオフをイネーブルさせる必要がある。
図２に示すように、デセーブリング段10はｎチャネル低電圧エンハンスメントモードIGFET13の形態のノーマルオフの第３の半導体装置を具え、この第３の半導体装置はIGFETM14の制御電極ｇに結合した第１の主電極ｄと第１の端子４に接続されている負荷端子接続ライン4aに結合した第２の主電極Ｓとを有し、IGFETM13がその制御電極ｇに適当な電圧を印加されることにより導通したときIGFETM14の制御電極の電圧が低下しIGFETM14を非導通にし、ゲート電極Ｇと第１の端子４との間の放電経路をディセーブルして電力MOSFET2をノーマル動作させる。エンハンスメントモードIGFETM13を用いることは、このデバイスにより第１電力半導体装置２の絶縁されたゲート電極ＧとIGFETM14の制御電極との間に極めて高いインピーダンス結合が形成され、この結果IGFETM14がディセーブリング手段10によりディセーブルされたとき第１電力半導体装置２の絶縁されたゲート電極ＧからIGFETM13を経て極めて微小な電流しか流れず、第１電力半導体装置２の導通すなわち動作がディセーブリング手段10の動作により悪影響を受けない利点がある。
図２は本発明による高電位保護回路1aのより詳細な実施例を極めて線図的に部分的ブロック線図の形態として示す。ディセーブリング手段10の残りの部分は、ターンオン信号TOが供給される第１及び第２のレベルシフタ回路LS1及びLS2を有する。
図２に示す実施例において、第１のレベルシフタ回路LS1は、第１の電源電圧ライン３と抵抗R2を介して接続ライン4aに結合された接続部J1との間にスイッチM6に直列に結合された適当な形態の第１の電流源CS1を有する。第２のレベルシフタ回路LS2も、第１の電源電圧ライン３とスイッチM5との間に結合した適当な形態の第２の電流源CS2を有する。スイッチM5は電流ミラー回路の第１の経路M7を介して第２の電源電圧ライン６に結合する。この電流ミラー回路の第２の経路M8はダイオードD5〜D9を介して接続部J2に結合する。接続部J2は抵抗R3を介して接続ライン4aに結合する。
スイッチM5及びM6は共にターンオフ信号TOにより制御され、本例では高電圧ＰチャネルエンハンスメントモードIGFETM5及びM6の形態のものとする。本例では、電流ミラー回路の第１の経路はダイオード接続した高電圧ｎチャネルエンハンスメントモードIGFETM7を含み、この電流ミラー回路の第２の経路はIGFETM7のゲート電極に結合したゲート電極を有する別の高電圧ｎチャネルエンハンスメントモードIGFETM8を含む。勿論、いかなる適当な形態のスイッチ又は電流ミラー回路をも用いることができる。
第１の端子４の電圧が第１の電源電圧ライン３の電圧よりも低くなると（自動車用の保護スイッチの場合、バッテリ電位である）、第１のレベルシフタ回路LS1の接続部J1の電圧は第１の導通経路のコンダクタンスを変化させるように作用し、第１の端子４の電圧が一般的に接地電位である第２の電源電圧ラインの電位よりも高くなると、第２のレベルシフタ回路LS2の接続部J2の電圧は第２の導通経路のコンダクタンスを変化させるように作用する。これら第１及び第２の導通経路は図２に図示されていいないが、接続ライン4aと補助電源電圧ラインVauxとの間で動作する比較器７を示すブロック中に含まれている。比較器７は第１の経路と第２の経路との各対応する部分の電圧を比較し、比較された電圧間に所定の関係が生じたときIGFETM13を導通させてIGFETM14をディセーブルする出力信号を発生する。
図３は本発明による高電位保護スイッチ1bの一例の詳細な回路図を示す。電力半導体装置は負荷Ｌに対する高電位側スイッチとして結合したｎチャネルエンハンスメントモード電力MOSFET2を有し、このMOSFET2の正の第１の主電極Ｄは第１の電源電圧ライン３に結合され、第２の主電極Ｓは第１端子４に結合され、第１の端子は保護スイッチが用いられているものとして負荷Ｌを介して負の第２の電源電圧ライン６に接続する。電力MOSFET2の制御すなわちゲート電極Ｇはゲート制御端子GTを介して通常の構造のゲート駆動回路（図示せず）に結合する。
第１の電源電圧ライン３と電力MOSFET2の絶縁されたゲート電極Ｇとの間に第１の電圧クランプ回路を結合する。図示の実施例において、電圧クランプ回路は、電力MOSFET2のノーマル動作において逆方向バイアスとなるように接続したツェナダイオードZD1を有する。このツェナダイードZD1はダイオードD13とバック対バックの関係に配置され、このダイオードD13は電力MOSFET2のノーマル動作中に順方向バイアスとなりツェナダイオードZD1が順方向バイアスされたとき絶縁されたゲート電極と第１の電源電圧ラインとの間で電流が流れるのを阻止するように作用する。ダイオードD14とバッツ対バックに配置されたツェナダイオードZD2を有する同様な第２のクランプ回路を電力MOSFET2の絶縁ゲート電極Ｇと第２の電源電圧ライン６との間に結合する。勿論、ツェナダイオードZD1,ZD2及びダイオードD13及びD14だけを図示したが、これらダイオードの各々は適切な数のダイオードで構成して所望の降伏特性を達成することもできる。これらのダイオードは、例えば電力MOSFET2の絶縁層上に形成した多結晶シリコンダイオードとすることができる。
第２半導体装置はｎチャネルエンハンスメントモードIGFETM14で構成し、本例でははゲート電極と第１の端子４との間に抵抗R13に直列に結合する。IGFETM14の制御電極ｇは、本例では直列接続した抵抗R11とR12により形成される高インピーダンス抵抗経路を介してゲート電極Ｇに結合する。IGFETM14の制御電極は、ｎチャネルエンハンスメントモードIGFETM13である第３の半導体装置の第１の主電極にも結合する。図３に示すように、所望の場合、IGFETM13の第２の主電極ｓと負荷端子接続ライン4aとの間に閾値調整ダイオードD12を結合し、ダイオードD12に並列に形成した短絡リンク９を分断することによりIGFETM13の第２主電極ｓにアノード結合することができる。
図３に示すディセーブリング手段10について詳細に説明する。図３に示すように、ｎチャネル低電圧エンハンスメントモードIGFETM1は、基準電源電圧端子Vrefに結合された制御すなわちゲート電極ｇと第１及び第２の主電極とを有し、これら主電極の一方の主電極ｓは抵抗R1を介して低電圧電源端子Vlowに結合する。IGFETM1の他方の主電極は低電圧ＰチャネルエンハンスメントモードIGFETM2のソース−ドレイン導通経路を介して第１の電源電圧ライン３に結合する。IGFETM2はダイオード接続され、そのゲートすなわち制御電極ｇは別の低電圧ＰチャネルエンハンスメントモードIGFETM3及びM4のゲート電極に結合する。これらIGFETM3及びM4は第１の電源電圧ライン３に結合したソース電極ｓをそれぞれ有する。IGFETM3及びM4のドレイン電極は、高電圧ＰチャネルエンハンスメントモードIGFETM5及びM6の形態のスイッチングトランジスタのソース電極にそれぞれ結合する。
信号TOを、高電圧ＰチャネルエンハンスメントモードIGFETM5及びM6のゲートに結合した端子６に供給する。図２に示す実施例において、IGFETM5のドレイン電極はダイオード接続した高電圧ｎチャネルエンハンスメントモードIGFETM7のドレイン電極ｄに結合し、このIGFETM7は別の高電圧ｎチャネルエンハンスメントモードIGFETM8と共に電流ミラー回路を構成し、これらIGFETM7及びM8は共に第２の電源電圧ライン６に結合したソース電極ｓをそれぞれ有している。IGFETM6のドレイン電極は抵抗R2に直列に接続ライン4aに結合する。
IGFETM8のドレイン電極は、本例では５個のダイオードD9〜D5のダイオード鎖の第１のダイオードD9のカソードに結合する。勿論、接続するダイオードの数は回路の個々の要件及び個々のダイオードの特性に依存する。このダイオード鎖の最後のダイオードD5のアノードは、ツェナダイオードD4に並列に接続した抵抗R3を介して接続ライン4aに結合する。
第１のレベルシフタLS1はIGFETM1,M2,M4及びM6と、抵抗R2と、ダイオードD9とにより構成され、第２のレベルシフタLS2はIGFETM1,M2,M3,M5,M7及びM8と、ダイオードD9〜D5と、抵抗R3とにより構成される。抵抗R1と、IGFETM1,M2及びM4とは第１のレベルシフタLS1の電流源CS1を構成し、抵抗R1とIGFETM1,M2及びM3とはレベルシフタLS2の電流源CS2を構成する。
図２に示すように、レベルシフタLS1及びLS2は各接続部J1及びJ2における電圧を制御する。接続部J1及びJ2は、電圧により制御される抵抗として作用する第１及び第２の補助半導体装置R5及びR7の制御電極ｒにそれぞれ接続する。この実施例にいて、第１及び第２の補助半導体装置R5及びR7はｎチャネルデプレッションモードIGFET、すなわちゲート制御抵抗とする。
電力半導体装置の制御回路における第１及び第２の導通経路のコンダクタンスを変化させる第１及び第２のレベルシフタLS1及びLS2を用いることは、それ自身新規なことである。従って、図３は第１電力半導体装置２を具える新規な保護スイッチ1bを示し、この半導体装置２は、第１の電源電圧ライン３に接続する第１の主電極Ｄと、負荷Ｌを介して第２の電源電圧ライン６に接続する第１の端子４に結合した第２の主電極ｓと、ゲート信号を供給して電力半導体装置２を導通させる制御端子GTに結合した絶縁されたゲート電極Ｇとを有する。このスイッチ1bに含まれ電力半導体装置２の動作を制御する制御回路は、電力半導体装置２の絶縁ゲートＧを第１の端子４に結合する第２の半導体装置M14と、電力半導体装置２の絶縁されたゲート電極Ｇと第２の主電極ｓとの結合を抑制する手段とを具える。この抑制手段はそれぞれ電圧で制御される抵抗R5及びR7を含む第１及び第２の導通経路を具え、これによりレベルシフタLS1及びLS2の接続部J1及びJ2における電圧により第１及び第２の導通経路のコンダクタンスを変更することができる。第１の導通経路の少なくとも一部（R5）のコンダクタンスは、第１端子４の電圧が第１及び第２の電源電圧ラインのうちより高い正の電源電圧ライン３の電圧以下のとき変更される。第２の導通経路の少なくとも一部（R7）のコンダクタンスは、第１端子４の電圧が第１及び第２の電源電圧ラインのより低い方の正の電源電圧ライン（６）の電圧よりも高いときに変更される。比較器７のこれら第１及び第２の導通経路の各対応する位置の電圧を比較することにより出力信号が発生し（ラインOS及び80を介して）、各対応する位置の電圧間の予め定めた関係が検出されたとき第２の半導体装置M14により電力半導体装置２の絶縁されたゲート電極Ｇと第２の主電極との結合が抑制される。
この保護回路1bは、第１の電源電圧ライン３と第２の電源電圧ライン６との間に印加されるバッテリ電位が低い状態にある場合でさえも正しく動作することができる。レベルシフタLS1及びLS2と共に導通経路Ａ又はＢにおける電圧制御抵抗R5又はR7の抵抗値に検出し得る変化を発生させるのに必要なゲート電圧変動は極めて小さくなり、例えばIGFETの閾値に達するのに必要な電圧変動よりも大幅に小さくなる。これにより、負荷端子と各電源電圧ラインとの間で必要な電圧の上側範囲はレベルシフタの半分に最小化されることになる。
ツェナダイオードD3は抵抗R2に並列に結合して第２の補助半導体装置R5のゲート酸化膜を保護する。
図３の実施例に示すように、第１及び第２の補助半導体装置R5及びR7は比較器７を構成する差動増幅器の各枝路Ａ及びＢに設ける。
勿論、いかなる好適な形態の比較器を用いることができるが、図３の実施例においては比較器の第１の枝路Ａは補助電源電圧ラインVauxと第１の半導体装置R5との間にダイオード接続したｎチャネル低電圧エンハンスメントモードIGFETM9に直列に結合した抵抗R4を有し、比較器７の他の枝路Ｂは補助電源電圧ラインVauxと第２の半導体装置R7との間にｎチャネル低電圧エンハンスメントモードIGFETM10に直列に結合した抵抗R6を有する。IGFETM10のゲートはIGFETM9のゲートに結合する。差動増幅器すなわちブリッジ回路７の出力OSは、抵抗R6とIGFETM10のドレイン電極との間の接続部J3から取り出す。
差動増幅器７の出力OSは、本例では２個のインバータ段を有するゲイン段８に結合する。従って、図３に示すように、ゲイン段８はｎチャネル低電圧エンハンスメントモードIGFETM11を有し、このIGFETM11は抵抗R8を介して補助電源電圧ラインVauxに結合したドレイン電極ｄと、抵抗R9を介して接続ライン4aに結合したソース電極ｓとを有する。図示するように、抵抗R9は、第１及び第２の半導体装置R5及びR7と同様にｎチャネルデプレションモードIGFETの形態のものとしてIGFETM11と抵抗R8及びR9とにより構成されるステージの閾値を前段の差動ステージの動作点に整合させる。IGFETM11のドレイン電極ｄは第２インバータ段のｎチャネル低電圧エンハンスメントモードIGFETM12の絶縁されたゲート電極に結合する。IGFETM12は抵抗R10を介して補助電源電圧ラインVauxに接続したドレイン電極と、接続ライン4aに結合したソース電極とを有する。増幅された出力信号はライン80を介してｎチャネル低電圧エンハンスメントモードIGFETM13のゲートすなわち制御電極に供給する。
上述したように、ダイオード12を導電リンク９を切断して第３半導体デバイスを構成するIGFET  M13と直列に結合し、IGFET  M13のしきい値電圧を増大させて、IGFET  M13のしきい値電圧をIGFET  M12のしきい値電圧より高くし、その結果として、ターンオフ時に補助電圧供給ラインVaux上の電圧が比較器７の動作ヘッドルーム以下に低下し、次いで負荷Ｌの相互作用により上昇する場合に、IGFET  M12が最初にターンオンしてIGFET  M13がターンオンするのを阻止し、ゲート放電IGFET  M14をディセーブルしないようにすることができる。IGFET  M12をIGFET  M13より先にターンオンする他の方法を使用することもできること勿論である。例えば、IGFET  M12及びM13の負荷として適当な抵抗値を使用することができ、或いはそれらの相対導通チャネル長及び／又は幅を（例えばIGFET  M12に幅広導通チャネルを与え、JGFET  M13に幅狭導通チャネルを与えることにより）調整することができ、或いは、当然のことながら、ゲート絶縁層又は誘電体層の厚さを所望のしきい値電圧が得られるように調整することができる。
明らかなように、エンハンスメントモードIGFET  M1〜M14及びデプレションモードゲート制御抵抗R5,57及びR9の各々はバックゲート電極bgを有している。これらのバックゲート電極は不所望な寄生バイポーラ作用を生じないように回路内の最も適切な点に結合する。従って、ｎチャネル低電圧エンハンスメントモードIGFET  M9,M10,M11,M12,M13及びM14のバックゲートbg及びｎチャネルデプレションモードゲート制御抵抗R5,R7及びR9のバックゲートbgは接続ライン4aに結合する。高電圧ｎチャネルエンハンスメントモードIGFET  M7及びM8のバックゲートbgは第２電圧供給ライン６に接続する。ｐチャネルエンハンスメントモードIGFET  M2,M3,M4,M5及びM6のバックゲートbgは第１電圧供給ライン３に接続する。IGFET  M1のバックゲートは図に示すように低電圧供給端子Vlowに接続する。
他の抵抗は任意の適当な構造のものとすることができる。図３に示す実施例では、抵抗R2,R13、特にR13は不所望な寄生バイポーラ動作を生じないように薄膜抵抗として形成するが、抵抗R1,R4,R6,R8及びR10〜R12は拡散抵抗として形成する。
種々のダイオードは、同様に不所望な寄生バイポーラ動作を生じないように、全て薄膜構造素子として形成する。種々のIGFETも薄膜デバイスとして形成することができるが、一般にこれらのIGFETは拡散デバイスとして形成する。
保護形スイッチ1bを構成する種々の素子の値は、使用する素子の精密な特性及び保護形スイッチに対する特定の要件に依存する。しかし、一例につき説明すると、実際上レベルシフタLS2及びLS1の負荷を構成する抵抗R2及びR3は小さくしてレベルシフタLS1及びLS2の時定数を小さくし、ストレイキャパシタンスを経て電荷を注入する電圧の時間変化（dV/dt）に対する高速応答及び良好な不感域が得られるようにする。一般に、抵抗R4,R6及びR8は等しい値にするとともに、抵抗R10の値にほぼ等しくし、抵抗R5のプリセット値は抵抗R9のＫ倍の値に等しくするとともに、抵抗R7のプリセット値は抵抗R9のＫ分の１の値に等しくする。ここでＫは選択した定数、例えば1.05である。ゲート制御抵抗R5及びR7の異なるプリセット値又は公称値はブリッジ７に対する組み込み不平衡をもたらす。この不平衡は他の素子の値を変えることにより、例えば抵抗R4及びR6を異なる値にすることにより達成することができる。IGFET  M7及びM8は整合させることができ、即ち同一のチャネル幅及び長さを有するものとすることができ、或いは１以外の所定の固定のチャネル幅対長さ比を有するものとすることができる。同様に、IGFET  M2,M3及びM4も整合させることができ、それらのチャネル長対幅比を１以外の所定の固定比にすることができる。IGFET  M14は広い導通チャネルを有するものとしてパワーMOSFET2のゲートキャパシタンスの高速放電を可能にする必要がある。
個別の素子からなる回路を構成することもできること勿論であるが、本例では図３に示す回路の種々の素子をパワーMOSFET2と同一の半導体本体内に集積する。
図４〜図８は図３に示す回路に使用しうる素子をどの様に形成しうるかを示す半導体本体100の種々の部分の断面図である。
半導体本体100は、本例では、比較的高ドープのｎ導電型の単結晶シリコン基板100aを具え、その上にMOSFET2のドレインドリフト領域を構成する比較的低ドープのｎ導電型シリコンエピタキシャル層100bが設けられている。
ｎチャネルエンハスンモードパワーMOSFET2は慣例のDMOS製造技術を用いて形成する。MOSFET2の１つのソースセル11が図４に示されいる。ソースセル11は、半導体本体100の一主表面100cに隣接して、ｐ導電型の本体領域14を具え、この領域はｎ導電型ソース領域17を含み、このソース領域とともにMOSFET2の絶縁ゲート（図４の18）の下方に導通チャネル領域14bを限定する。図に示すように、ｐ型本体領域14は比較的高ドープの中心補助領域14aを有し、寄生バイポーラ動作を生じないようにこの領域を（図に示すようにソース領域17を貫通するエッチング溝により、又はソース注入をマスクすることにより）パワーMOSFET2のソース電極Ｓに短絡することができる。ソース電極Ｓ及びゲート電極Ｇ（図示せず）は絶縁層30の上に設けられ且つソース領域17及び絶縁ゲート18にそれぞれ接点孔を経て接触するメタライズ層により形成する。ドレイン電極Ｄは半導体本体100の他方の主表面100d上に設ける。
図５は図３に示す回路のIGFET  M1及びM9〜M14を形成するのに使用しうるラテラル低電圧エンハンスメントモードNMOS  IGFETの可能な構造の一例を示す。例として、図５はIGFET  M11であるものとする。図５に示すように、このIGFETは以下に説明するようにアイソレーション又はウエル領域21を構成するｐ導電型の第２領域内に拡散されたｎ導電型ソース及びドレイン領域19及び20を有する。このIGFETを高電圧に耐えるものとする必要がある場合には、任意の適当な慣例の電界軽減手段を設けることができ、領域19及び20に低ドープ延長領域を設けることができる。絶縁ゲート22及びソース、ゲート及びドレイン電極23、24及び25は絶縁層30上に形成することができる。本例では、図に示すように他の電極21aをアイソレーション又はウエル領域21に結合してこのIGFETのバックゲートを適当な接続ライン、即ちIGFET  M11の場合には接続ライン4aに結合することができる。
図６は、実際上デプレションモードNMOSトランジスタとして形成されるゲート制御抵抗、即ち電圧制御抵抗R5,R7及びR9の一つの例を示す。図に示すように、抵抗R5はｐ導電型領域内に形成された比較的ドープのｎ導電型領域26を具える。抵抗R5,R7及びR9のバックゲートはIGFET  M11のバックゲートと同一の点に結合されるため、前記ｐ導電型領域はアイソレーション又はウエル領域21の一部分とすることができる。これらのIGFETのバックゲートが回路内の他の点に結合される場合には、別のアイソレーションウエルが必要とされるが、同一の点に接続されたバックゲートを有するすべてのIGFETは同一のｐ導電型アイソレーションウエル内に形成するのが有利である。それぞれのソース及びドレイン電極28a及び28bを比較的低ドープのｎドープ領域26内の互いに離間した比較的高ドープのｎ導電型領域26a及び26bに接触させるとともに、一般にドープ多結晶シリコン層の導電層を、IGFETのゲート酸化層を設けるために堆積された熱酸化層の一部分からなる絶縁層30の上に、ｎ導電型領域26を覆うように設ける。この多結晶層はゲート制御抵抗の制御電極ｒを形成する。電極27を設けてウエル領域21を適切な基準電位点（本例では接続ライン4a）に結合することができるが、抵抗R5をアイソレーションウエルに接触するとともにこのウエルを接続ライン4aに結合する電極を有する他の素子と同一のｐ導電型ウエル領域21内に形成する場合にはその必要はない。
拡散抵抗R1,R4,R6,R8及びR10〜R12は図６に示すものとゲート酸化層又は制御電極ｒを具えない点を除いて同一の構造を有するものとすることができる。しかし、必要に応じ、静電遮蔽体を抵抗上に設けられた保護絶縁層上に設けることができる。
図７は薄膜ダイオード、例えば図１のダイオードD5〜D9の一つの例を示し、図８は薄膜抵抗、例えば図３の抵抗R2,R3及びR13の一つの例を示す。図に示すように、ダイオードD5は多結晶シリコンの互いに反対導電型の領域32及び33からなるpn接合ダイオードであり、これらのドープ多結晶シリコン層にその上に設けられた絶縁層34の孔を経てそれぞれ接触された電極32a及び32bを有している。抵抗R2は一般にｎ導電型のドープ多結晶シリコン領域35からなり、このｎ導電型のドープ多結晶シリコン領域35に絶縁層34の孔を経て接触された互いに離間した電極35a及び35bを有している。
図３に示す回路の動作状態においては、適切な電圧が第１及び第２電圧供給ライン３及び６に供給され、パワーMOSFET2をターンオンする信号がゲート端子GTに供給され、更にロジックターンオン信号TOが端子６に供給される。ロジック信号TOは補助電圧供給ラインVaux及び接続ライン4aの双方と無関係である。
２つのレベルシフタLS1及びLS2を用いてロジック信号TOを接続ライン4aに関連させる。レベルシフト電流は基準端子Vreに供給される基準電圧から発生される。
レベルシフタLS1及びLS2の作用により、第１端子４の電圧が第１又は第２電圧供給ライン３又は６の何かの電位に近いときでもIGFET  M14をディセーブルすることが可能になる。
従って、負荷Ｌの第１端子４の電圧が一層正の第１電圧供給ライン３の電位（例えば負荷が自動車電気系統のランプ又は他の素子である場合には電池により供給される電圧）より低いときは、IGFET  M4がIGFET  M6を経て抵抗R2に電流を供給する。抵抗R2の両端間電圧がゲート制御抵抗R5のゲート電極ｒに供給され、そのコンダクタンスを変化する。ダイオードD3は抵抗R5のゲート酸化層を、補助半導体デバイスR5の制御電極ｒに大電圧を容量的に供給しうる外部的に供給される高速電圧変化dV/dt時に、損傷から保護するように作用する。
また、負荷Ｌの第１端子４の電圧が一層低い正の第２電圧供給ライン６の電圧（一般に大地電圧）より大きいときは、IGFET  M3がIGFET  M5を経てIGFET  M7に電流を供給する。IGFET  M7を経て流れる電流がIGFET  M8により抵抗R3に鏡影される。抵抗R3の両端間電圧が接続点J2を経て他のゲート制御抵抗R7のゲート電極ｒに供給され、そのコンダクタンスを変化させる。この場合には、ダイオードD4がゲート制御抵抗R7のゲート酸化層を保護するように作用する。ダイオードD5〜D9は、負荷Ｌの第１端子４が、例えば誘導性負荷の場合に発生しうるような第２電圧供給ライン６の電位より低い電位にあるときに、IGFET  M8が寄生導通するのを阻止又は少なくとも禁止するように作用する。
このように、レベルシフタLS1及びLS2は、それぞれ負荷の第１端子４の電圧が第１電圧供給ライン３の電位より低いとき及び第２電圧供給ライン６の電位より高いときに、接続点J1及びJ2を経て関連する電圧制御抵抗R5及びR7のコンダクタンスをプリセット値から変化させる。何れの場合にも、得られるコンダクタンスの変化は実際上抵抗R5及びR7のプリセット値又は初期値の差により与えられる差動増幅器又はブリッジ７の組み込み不平衡に反対し、これを相殺する。この組み込み不平衡の相殺により、差動増幅器又はブリッジ７が出力端子OSの高い出力信号を利得段８の第１インバータのIGFET  M11の制御ゲートｇに供給する。これによりIGFET  M11が導通してそのドレイン電極ｄの電圧が低下し、その結果IGFET  M12が非導通になってそのドレイン電極ｄの電圧が上昇し、その結果IGFET  M13が導通してIGFET  M14の制御電極ｇの電圧を低下し、ゲート放電回路をディセーブルしてパワーMOSFET2をそのゲート電極Ｇに供給される制御信号に従って導通しうるようにする。従って、ディセーブリング回路10によれば、さもなければ導通するIGFET  M14をディセーブルすることによりパワーMOSFET2をターンオンさせることができる。ゲート電圧がゲート端子GTから除去されると、ターンオン信号TOも除去されるため、ディセーブリング回路10はIGFET  M13をターンオンするように機能し得なくなる。従って、ターンオン信号TOが存在しないときは、IGFET  M14のゲート電極ｇがパワーMOSFET2のゲート電極Ｇへ結合されているために、IGFET  M14が導通してパワーMOSFET2のゲートキャパシタンスを負荷Ｌを経て放電し、パワーMOSFET2を高速にスイッチングオフする。
保護形スイッチ１、1a又は1bは、パワーMOSFET2の絶縁ゲート電極Ｇと第２電圧供給ライン６との間の導通路又は接続の欠落により、パワーMOSFET2に何の悪影響も与えることなく又は少なくとも重大の悪影響を与えることなく、誘導性負荷Ｌの高いネガティブリングオフを許容する。この導通路の欠落は、パワーMOSFET2の絶縁ゲート電極Ｇ及び第２主電極の電圧が再循環誘導性負荷Ｌのために第２電圧供給ライン６の電圧（上述の例では一般に大地電位）以下にスイングすることをパワーMOSFET2に悪影響を与えることなく可能にする。図２及び図３に示す保護形スイッチ1a及び1bでは、パワーMOSFET2の絶縁ゲート電極Ｇ及び第２主電極の電圧が第２電圧供給ライン６の電圧（一般に大地電位）より低くなりすぎなければ、ダイオードD5−９又はダイオードチェーンD5〜D9の作用によりネガティブリングオフ状態におけるIGFET  M8の導通及びその固有の寄生バイポーラトランジスタ動作が阻止される。ネガティブリングオフの大きさ、即ちパワーMOSFET2の絶縁ゲート電極Ｇと第２主電極との間の電圧の大きさは、図３に示す保護形スイッチ1bでは電圧クランプ回路ZD1,D13及びZD2,D14により又はパワーMOSFET2の厳しいアバランシェにより制限され、パワーMOSFET2が損傷される可能性が除去又は少なくとも低減される。絶縁ゲート電極Ｇと第２電圧供給ライン６との間の電圧クランプ回路ZD2はネガティブリングオフを電圧クランプ回路ZD2のアバランシェ降服電圧、代表的には５ボルトに限定する。ダイオードチェーンD5〜D9は、端子接続ライン4aの電圧が第２電圧供給ライン６の電圧に対し十分に負になる場合にアバランシェ降服することができる。このような状態では、IGFET  M8に固有の寄生バイポーラがターンオンしうる。図３には示されていないが、寄生バイポーラトランジスタはそのコレクタ−ベース電圧が約30ボルトのときに代表的には極めて壊れやすく、即ち非可逆降服を生じやすいために、５〜10キロオームの抵抗をダイオードチェーンD5〜D9と直列に接続して電流制限器として作用させ、IGFET  M8のバックゲートが第１電圧供給ライン３の電圧よりあまり低くならならようにしてIGFET  M8の寄生バイポーラトランジスタを非可逆降服を生ずることなくターンオンさせることができるようにすることができる。接続ライン4a及び第２電圧供給ライン６がともに負である場合には、ダイオードチェバーンD5〜D9は導通しないこと勿論である。このような状態では、電圧クランプ回路ZD2が絶縁ゲート電極Ｇと第２電圧供給ライン６との間の電圧を電圧クランプ回路の降服電圧にクランプする。
上述したように、ディセーブリング手段10はIGFET  M14をディセーブルするように動作する。これはおそらく図9a及び9bを参照して一層明瞭に説明することができる。図9aは端子４又は負荷端子接続ライン4aの電圧Vloadに対する電圧（Ｖ）のグラフを示し、垂直破線Ａは上述の例では一般に大地電位である第２電圧供給ライン６に対し正である第１電圧供給ライン３の電圧を表す。保護形スイッチが自動車電池のような電池から給電される場合には、第１電圧供給ライン３の電圧は代表的には12ボルトである。
図9aの直線40は接続ライン4aの電圧を示す。上述の例の場合のように、負荷Ｌが誘導性負荷である場合には、当然のことながら第１端子４又は接続ライン4aの電圧が第２電圧供給ライン６の電圧より低くなりうる。直線40の破線領域は、第１端子４の電圧が第１電圧供給ライン３の電圧より大きくなる非常に低い可能性、又は第１端子４の電圧が第２電圧供給ライン６の電圧より通常予想される大きさ（第２電圧供給ライン６が大地電位（零電圧）である場合には代表的にマイナス20ボルト）より大きく低下する非常に低い可能性を示す。図9aの線41は接続点J1の電圧を示し、線42は接続点J2の電圧を示す。
図9aから明らかなように、第１端子４又は接続ライン4aの電圧が第２電圧供給ライン６の電圧（上述の例では大地電位）に等しいか極めて近い場合には、ダイオードチェーンD5〜D9は接続点J2の電圧が抵抗R3により接続ライン4aの電圧に向けプルアップされるように作用するため、図9aに示すように、接続点J2の電圧が第１端子４又は接続ライン4aの電圧と実際上同一になり、従ってゲート制御抵抗R7のコンダクタンスの変化は存在し得ない。しかし、第１端子４又は接続ライン4aの電圧が第２電圧供給ライン６の電圧より数ミリボルト高くなると、ダイオードチェーンD5〜D9が接続点J2の電圧をプルダウンするため、接続点J2の電圧は第１端子４又は接続ライン4aの電圧より代表的には0.5〜１ボルト低くなり、従って第２レベルシフタLS2がゲート制御抵抗R7のコンダクタンスを変化するよう動作する。図9aの線41から明らかなように、第１端子４又は接続ライン4aの電圧が第１電圧供給ライン３の電圧に到達又は（代表的には数ミリボルト以内に）近づくまで接続点J1の電圧は第１端子４又は接続ライン4aの電圧より（この場合も代表的には0.5〜１ボルト）大きく、もはやIGFET  M6のターンオン電圧を許容する電圧ヘッドルームは存在しない。従って、第１端子４又は接続ライン4aの電圧が第１電圧供給ライン３の電圧に到達又は近づくまで、接続点J1の電圧は第１端子又は接続ライン4aの電圧より幾分高くなり、従って第１レベルシフタLS1が動作してゲート制御抵抗R5のコンダクタンスを変化せしめる。図9aに示されているように、ゲート制御抵抗R5及びR7のコンダクタンスは同時に（反対方向に）変化されるものとしうるが、一般にはゲート制御抵抗R5又はゲート制御抵抗R7のコンダクタンスの変化は比較器又はブリッジ７の内部不平衡を相殺し、利得段８があればこれを経てIGFET  M13にこれを導通させIGFET  M14をディセーブルさせる信号を供給するものとすれば十分である。
図9aについての上述の検討から明らかなように、接続点J1及びJ2と第１端子４又は接続ライン4aとの間の電圧差は小さいため、第１電圧供給ライン３の電圧が低いときでもこの種のスイングが存在しうる。図9bは、第１電圧供給ライン３の電圧が５ボルトである状態（極めて低い電池電圧の場合を示す）を示すことによりこれを示している。このように、それぞれのゲート制御抵抗R5及びR7のコンダクタンスを十分に変化させてIGFET  M14をディセーブルするのに必要な接続点J1及びJ2の電圧のスイングを小さく維持するとともに、ダイオードチェーンD5〜D9の電圧降下を小さく維持することは、電池電圧が極めて低い（５ボルト以下）ときでも、接続点J1及びJ2のどちらも第１端子４の電圧と異なる電圧を有しない極めて小さい領域が存在するのみとなることを意味する。従って、ディセーブリング手段は誘導性負荷Ｌのスイッチング中に第１端子に予想しうる電圧の常規範囲に亘って動作することができる。
接続ライン4aの電圧が第１電圧供給ライン３の電圧を越える場合に固有の寄生バイポーラトランジスタが問題になる場合には、第１端子４を接続ライン4aに、適切な能動素子及び／又は受動素子を経て結合して、第１端子４の電圧が第１電圧供給ライン３の電圧を越えるときでも接続ライン4aの電圧が第１電圧供給ライン３の電圧より低く維持されるようにすることができる。或いは、ダイオードを接続点J1への電流路と直列に結合し、即ち接続点J1とM6との間に結合して、接続ライン4aの電圧が電池電圧以上になる場合に接続点J1の電圧が接続ライン4aの電圧以下にプルダウンされるようにすることもできる。
IGFET  M13のしきい値電圧はIGFET  M12のしきい値電圧より高く構成し、パワーMOSFET2のターンオフ時に補助電圧供給ラインVauxの電圧がブリッジ７の所要の動作ヘッドルーム以下に低下し、次いで負荷の相互作用により上昇する場合に、IGFET  M12が最初にターンオンしてIGFET  M13のターンオンを禁止する（さもなければこれがIGFET  M14をディセーブルしてしまう）ようにするのが有利であること勿論である。IGFET  M13のしきい値電圧は、上述したように、リンク９を切断してダイオードD12の短絡を除去することにより、又はIGFET  M12及びM13の負荷として適当な抵抗値を用いることにより、又は例えばそれらの相対導通チャネル長及び／又は幅を調整することにより（例えばIGFET  M12に広い導通チャネルを与え、IGFET  M13に狭い導通チャネルを与えることにより）、又は当然のことながら、ゲート絶縁層の厚さ又は誘電体を所望のしきい値電圧が達成されるように調整することにより調整することができる。
上述した例ではパワーMOSFET2はハイサイドスイッチ、即ち正電圧供給ライン３と負荷Ｌとの間に結合されるものとして示されているが、本発明はパワーMOSFETが一層負の（即ち一層低い正）電圧供給ラインと負荷Ｌとの間に結合されるロウサイドスイッチに適用することもできる。
図10は本発明の保護形スイッチ1cの他の実施例を示す。本例では、保護形スイッチはロウサイド保護形スイッチを具え、即ち第１電圧供給ライン３が第１及び第２電圧供給ラインのうちの一層負又は一層低い正の電圧供給ラインであって、一般にアース（大地）に接続され、第２電圧供給ライン６が第１及び第２電圧供給ラインのうちの一層正の電圧供給ラインであって、適当な正電位、例えばこの保護形スイッチが自動車に使用される場合には電池電位に接続される。
図10に示すように、本例でもパワー第１半導体デバイスはｎチャネルエンハンスメントモードパワーMOSFET2を具え、従って第１電圧供給ライン３に結合された第１主電極はパワーMOSFET2のソース電極Ｓであり、第１端子４に結合された第２主電極はパワーMOSFET2のドレイン電極Ｄである。電圧クランプ回路50がパワーMOSFET2のドレイン電極Ｄとソース電極Ｓとの間に結合される。任意の適当なクランプ回路、例えば図３に示すものに類似のツェナーダイオードZD3及びD15を具えるクランプ回路又は欧州特許出願公開第0523800号に記載されたものに類似の電圧クランプ回路を使用することができる。
図１〜図３に示す実施例と同様に、エンハンスメントモードｎチャネルIGFET  M14をパワーMOSFET2の絶縁ゲート電極Ｇとソース電極Ｓとの間に抵抗R13と直列に結合する。IGFET  M14の制御電極ｇを抵抗R11及びR12が設けられた高インピーダンス路を経てパワーMOSFET2のゲート電極Ｇに結合する。本例でも、適切な電圧が第１及び第２電圧供給ライン３及び６に及び抵抗R19を経て絶縁ゲート電極Ｇに結合されたゲート端子GTに供給されると、IGFET  M14の制御電極ｇに、IGFET  M14をディセーブルしてパワーMOSFET2の常規動作（即ち導通）を可能にする信号を供給する任意の適当な形態のディセーブリング手段10aを用いることができる。
図10に示す実施例でも、ディセーブリング手段10aは一方の主電極ｄがIGFET  M14の制御ゲートｇに結合されたエンハンスメントモードIGFET  M13を具える。本例では、IGFET  M13の他方の主電極ｓを第１電圧供給ライン３（本例ではアース）に結合する。図３に示す実施例と同様に、必要に応じ、しきい値調整ダイオードD12を設けることができる。
本例では、IGFET  M13の制御ゲートをロジック回路10bの一つの出力端子Ｑ（反転）に結合する。このロジック回路10bは、この回路への入力ライン51上の入力信号がパワーMOSFET2を導通させることを示すとともに何の障害も検出されてないことを示すときに、IGFET  M13を導通させる高出力信号を発生する。このロジック回路10bは任意の適当な慣例の形態のものとすることができ、図10に示すように、この回路は別個のロジック回路給電ライン52と第１電圧供給ライン３（本例では大地に結合されている）との間で給電することができる。静電放電保護ツェナーダイオードZD4,ZD5及びZD6をロジック回路給電ライン52と第１電圧供給ライン３との間、ゲート端子GTと第１電圧供給ライン３との間、及びロジック回路10bの入力ラインと第電圧供給ライン３との間にそれぞれ結合する。
抵抗R19をゲート端子GTと接続点J3との間のゲート電圧供給ラインGS内に結合する。この抵抗R19の値は抵抗R13の値より高くする必要がある。他のｎチャネルエンハンスメントモードIGFET  M15をゲート電圧供給ラインGS内の接続点J4と第１電圧供給ライン３との間に抵抗R14と直列に結合する。IGFETM15の制御電極ｇをロジック回路10bのもう一つの出力端子Ｑに結合する。この出力端子ＱはIGFET  M13の制御ゲートに結合された出力端子Ｑ（反転）の反転出力であるため、IGFET  M15はIGFET  M13が非導通のとき導通し、導通のとき非導通になる。
ロジック回路10bは、保護形スイッチ1cに障害状態が存在することを示す入力信号を入力ライン51に受信するとき、高出力信号Ｑを発生する。このような障害状態信号は、パワーMOSFET2が過大温度（温度超過）下にあること、又は過負荷状態にあることを示すものとすることができる。高出力信号ＱはIGFET  M13の制御電極ｇへの信号Ｑ（反転）を低信号にするため、IGFET  M13が非導通になり、IGFET  M14の制御電極ｇの電圧が上昇してIGFET  M14が導通し、従ってIGFET  M14がパワーMOSFET2の絶縁ゲート電極Ｇを放電させてパワーMOSFET2をスイッチオフさせることが可能になる。高出力信号ＱはIGFET  M15もターンオンするため、これもパワーMOSFET2の絶縁ゲート電極Ｇの放電を助ける。
IGFET  M15は厳密には必要なく、省略することができる。しかし、IGFET  M15は、IGFET  M14と異なり、フル保護供給電圧をその制御電極ｇで使用しうるため、IGFETM15はIGFET  M14より高速にパワーMOSFET2をターンオフすることができ、従って保護形スイッチ1cの障害状態の検出に対する応答速度を増大することができる。
更に、パワー半導体デバイスはパワーMOSFET以外のものとすることもでき、例えば図２の領域21の導電型を反対にすることによりIGBTとして形成することもでき、この場合にも、例えば図１の回路を同一の半導体本体内に集積する場合には不所望な寄生バイポーラ作用を禁止する適切な手段を講ずること勿論である。同様に、任意の３端子ノーマリオフデバイス、例えばIGFET  M1〜M14も異なるタイプの３端子ノーマリオフデバイス、例えばバイポーラトランジスタとして形成することができる。
上述した導電型及び極性は逆にすることもでき、任意の薄膜半導体層をシリコン以外の半導体、例えばゲルマニウム又は複数の半導体材料の組合せ又は適当なIII−Ｖ半導体材料により形成することもできる。更に、多結晶半導体材料の代わりにアモルファス又は微晶質半導体材料を用いることができる。
以上の説明を読めば、他の変更や変形が当業者に明らかである。これらの変更や変形には、当該技術分野において既知の特徴であって上述した特徴の代わりに又は加えて使用しうる特徴が含まれる。特許請求の範囲は構成要素の組合せとして記載されているが、本発明で解決すべき技術的問題の一部又は全部を解決する、しないにかかわらず、本明細書に開示された新規な構成又は構成要素の組合せも本発明の範囲に含まれるものである。
【図１】
0003639597.tif 000002
【図４】
0003639597.tif 000003
【図２】
0003639597.tif 000004
【図５】
0003639597.tif 000005
【図３】
0003639597.tif 000006
【図６】
0003639597.tif 000007
【図７】
0003639597.tif 000008
【図８】
0003639597.tif 000009
【図９ａ】
0003639597.tif 000010
【図９ｂ】
0003639597.tif 000011
【図１０】
0003639597.tif 000012