(57)【特許請求の範囲】
【請求項１】
能動素子および電極が配置されている側の面を主面とする第１の個片半導体基板と、
上記第１の個片半導体基板と同じ材料からなり、且つ、該第１の個片半導体基板の主面側に、該主面内に収まるように積載された少なくとも１つの積載個片半導体基板と、
上記積載個片半導体基板のうち、最上位に配される最上位個片半導体基板の表面に設けられた、電極を含む配線パターンと、
上記配線パターン上に設けられた外部接続用端子と、
上記第１の個片半導体基板に設けられた電極と上記最上位個片半導体基板に設けられた電極とを接続する導体と、
上記導体を被覆する、上記第１の個片半導体基板を超えないサイズの封止樹脂とを備えていると共に、
同一面内に、複数の最上位個片半導体基板が配置されていることを特徴とする半導体装置。
【請求項２】
上記積載個片半導体基板は、一方の面に電極を有しており、該一方の面が上記第１の個片半導体基板の主面と同方向を向き、且つ、第１の個片半導体基板に設けられた電極および他の積載個片半導体基板に設けられた電極を覆わないように積載されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記配線パターンには、中央部に配された外部接続用端子形成領域と、周端部に配された上記電極と、該外部接続用端子形成領域および電極を接続する配線部とが設けられており、
上記配線パターン上に設けられる絶縁層には、上記外部接続用端子形成領域および電極に対応する位置に開口部が設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
上記積載個片半導体基板のうち少なくとも１つには、電極配置側の面に能動素子が形成されていることを特徴とする請求項１ないし３の何れか１つに記載の半導体装置。
【請求項５】
第１の半導体基板の主面上に能動素子および電極を形成する第１の工程と、
上記第１の半導体基板と同じ材料からなる積載半導体基板上に、電極を含む配線パターンを形成した後、該積載半導体基板を個々に切り出して積載個片半導体基板を形成する、上記第１の工程と並行する第２の工程と、
上記第１の半導体基板上に、該第１の半導体基板の主面範囲内に収まるように、少なくとも１つ以上の上記積載個片半導体基板を積載する第３の工程と、
上記第１の半導体基板に形成された電極と、積載個片半導体基板のうちの少なくとも１つに形成された電極とを、導体にて接続する第４の工程と、
最上位に配置された積載個片半導体基板に設けられる配線パターン上に、外部接続用端子を形成する第５の工程と、
少なくとも上記導体を被覆するように封止樹脂を形成する第６の工程と、
上記第１の半導体基板を分断することにより、個々の半導体装置を形成する第７の工程とを含むと共に、
上記第６の工程の後に、上記第１の半導体基板の裏面側を研磨する工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
上記第３の工程において、各積載個片半導体基板における電極形成側の面の向きを上記第１の半導体基板の主面と同方向とし、且つ、第１の半導体基板に設けられた電極および他の積載個片半導体基板に設けられた電極を覆わないように、各積載個片半導体基板を積載することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
上記積載個片半導体基板のうちの少なくとも１つには、能動素子が形成されていることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
上記第２の工程において、ウエハプロセスが用いられることを特徴とする請求項５ないし７の何れか１つに記載の半導体装置の製造方法。
【請求項９】
上記第３の工程において、上記第１の半導体基板に各積載個片半導体基板を積載する前に、該第１の半導体基板の良品検査を行い、良品と判定された第１の半導体基板の個片領域にのみ各積載個片半導体基板を積載することを特徴とする請求項５ないし８の何れか１つに記載の半導体装置の製造方法。
【請求項１０】
上記第３の工程において、各積載個片半導体基板を第１の半導体基板に積載する前に、各積載個片半導体基板の良品検査を行い、良品と判定された積載個片半導体基板のみを第１の半導体基板に積載することを特徴とする請求項５ないし９の何れか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、小型化を図った半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、ＣＳＰ（Chip Size Package ）と呼ばれる半導体装置が種々提供されている。これは、チップサイズとほぼ同等サイズの半導体装置として注目されている。
【０００３】
図１２に示すように、このようなＣＳＰの半導体装置には、配線パターンが形成されたポリイミド等の樹脂性のフレーム１０１が用いられている。この樹脂性のフレーム１０１にダイアタッチ材料１０２を設け、該ダイアタッチ材料１０２の上に半導体チップ１０３を搭載する。
【０００４】
ダイアタッチ材料１０２を熱により硬化させた後、金属線１０４により、樹脂性のフレーム１０１に形成された配線パターン（図示せず）と半導体チップ１０３に形成された電極パッド１０５とが電気的に接続される。
【０００５】
次に、トランスファモールドにより樹脂封止を行い、封止樹脂１０６を硬化させるためにアウターキュアを行う。その後、成形物を裏返してから、半田ボールが樹脂性のフレーム１０１に搭載されてリフロー炉で溶融されることにより、外部と電気信号の授受を行うための外部電極１０７が完成する。さらに、樹脂性のフレーム１０１を切断することにより、半導体装置が完成する。尚、１０８は絶縁膜である。
【０００６】
上記のような構造では、金属線１０４が半導体チップ１０３の外側に存在することにより、半導体装置が半導体チップ１０３のサイズよりも大きくなる。
【０００７】
このような従来の構成では、金属線が半導体チップの周辺部に設けられるために、半導体チップのサイズまでパッケージを小さくすることは不可能である。
【０００８】
そこで、特開平１０−２２３６８８号公報には、半導体チップのサイズにまで小さくしたパッケージについての技術が開示されている。この公報に開示されている半導体装置は、図１３に示すように、導電パターン１１５が形成されたポリイミド等からなる絶縁性基板１１６をインタポーザとして、半導体チップ１１１の上に弾性接着剤１１７で貼り付けた構造である。該弾性接着剤１１７はエポキシ系の接着剤である。一実施例として開示されている半導体装置には、半導体チップ１１１と導電パターン１１５との接続がワイヤボンディングにより行われているものもある。
【０００９】
絶縁性基板１１６に形成された導電パターン１１５は、インタポーザとしての機能を有しており、半導体チップ１１１の信号は導電パターン１１５を介して外部接続端子に導かれる。外部接続端子は、導電パターン１１５の一端上に形成される。導電パターンは幅が５０〜１００μｍ程度で、厚さ２０〜５０μｍで引き回される。１１２は半導体チップ１１１の電極であり、１１３は半導体チップ１１１と導電パターン１１５とのワイヤボンディングに用いられるワイヤである。尚、図中の１１４は絶縁膜である。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記公報に開示されているような従来の半導体装置における上記インタポーザには、製造工程や信頼性に関して、以下に示すような問題点が挙げられる。
（製造上の問題点）
(1) 生産性を高めるために、ウエハ状態で、半導体チップ上にポリイミド等の絶縁性基板を接着すると、接着後にウエハが大きく反ってしまう。このようなウエハの反りによって、それ以降の工程における搬送上のトラブル（例えば装置の停止）が生じたり、ウエハに割れが生じたりする。
【００１１】
また、ポリイミド系の絶縁性基板の場合は、エッチングにより５０μｍ程度のスリットを入れてウエハの反りを防ぐことも可能であるが、このように絶縁性基板にスリットを入れると、半導体チップへの貼り付けが困難となる。
【００１２】
(2) ポリイミド等からなる絶縁性基板に配線を形成する場合、通常、圧延によって１８μｍとした銅泊を絶縁性基板に接着剤で貼り付け、ウエットエッチングにより所望の形状にパターニングする。従って、ライン・アンド・スペースは、それぞれ２０μｍ程度がミニマムであり、それ以下の微細配線には適さない。
【００１３】
(3) 素子形成ができないため、マルチチップ半導体装置には不向きである。
（信頼性の問題）
(4) ポリイミドやガラエポ（ガラス入りエポキシ樹脂）等からなる絶縁性基板と、半導体チップとの線膨張係数との差は非常に大きいため、ヒートサイクルによるダメージを受けやすい。
【００１４】
(5) 絶縁性基板として一般的に使用されるエポキシ、ポリイミド等は吸水してしまうため、半導体チップの耐湿性に悪影響を及ぼしたり、基板実装時の熱によって剥離を起こしてしまう。
【００１５】
(6) ポリイミドやガラエポ（ガラス入りエポキシ樹脂）基板等では遮光できないため、半導体チップの種類によっては光の影響で誤作動する場合がある。
【００１６】
本発明は上記の問題点に鑑みてなされたもので、製造工程における不具合いが解消され、且つ信頼性の高い、高品質の高密度実装用半導体装置（ＣＳＰ）、およびその製造方法を提供することを課題とする。
【００１７】
【課題を解決するための手段】
上記の課題を解決するために、本発明の半導体装置は、能動素子および電極が配置されている側の面を主面とする第１の個片半導体基板と、上記第１の個片半導体基板と同じ材料からなり、且つ、該第１の個片半導体基板の主面側に、該主面内に収まるように積載された少なくとも１つの積載個片半導体基板と、上記積層個片半導体基板のうち、最上位に配される最上位個片半導体基板の表面に設けられた、電極を含む配線パターンと、上記配線パターン上に設けられた外部接続用端子と、上記第１の個片半導体基板に設けられた電極と上記最上位個片半導体基板に設けられた電極とを接続する導体と、上記導体を被覆する、上記第１の個片半導体基板を超えないサイズの封止樹脂とを備えていると共に、同一面内に、複数の最上位個片半導体基板が配置されていることを特徴としている。
【００１８】
上記の構成によれば、最上位個片半導体基板は、その表面に配線パターンおよび外部接続用端子が設けられて、且つ第１の個片半導体基板の主面に設けられた電極と電気的に接続されており、インタポーザとして機能している。
【００１９】
一般的に、半導体装置におけるインタポーザとしては、樹脂（例えばポリイミドやガラス入りエポキシ樹脂等）性の絶縁性基板が用いられている。このような樹脂性の絶縁性基板をインタポーザとして用いた場合、微細な形状の配線パターンの形成が困難なことや、半導体チップとの線膨脹率の差によって製造工程中に反りが発生する等の問題が起こる。
【００２０】
これに対し、本発明においてインタポーザとして用いられる最上位個片半導体基板は、半導体チップの基板（第１の個片半導体基板）と同じ材料からなるので、半導体チップの製造ラインを利用して製造できる。従って、微細な配線パターンの形成が可能となり、また、上記従来のように樹脂材料からなるインタポーザでは不可能であった素子形成も可能となる。さらに、材質が同じなので、第１の個片半導体基板と最上位個片半導体基板との線膨脹率は同じとなる。従って、製造工程中に付加される熱により反りが発生することもなくなる。
【００２１】
さらに、半導体チップの基板として一般的に用いられるシリコン（Ｓｉ）等の無機系の材料をインタポーザとして用いることにより、吸水による悪影響も抑制して、さらには遮光性も確保することができる。
【００２２】
さらに、各積載個片半導体基板は第１の個片半導体基板のサイズ内に配置されるので、第１の個片半導体基板に設けられた電極と最上位個片半導体基板に設けられた電極とを接続する導体が、第１の個片半導体基板よりも外側に存在することがなくなる。尚、上記導体としては、上記電極間を直接的に接続することはもちろん、例えば、上記電極間を他の積載個片半導体基板を介して間接的に接続することも考えられる。
【００２３】
これにより、半導体装置のサイズを第１の個片半導体基板と同サイズにまで小さくすることができるとともに、製造コストを低減することができ、さらに製造中の反りの発生による製造装置での搬送不具合や、導体による接続信頼性、および熱による変質等の諸問題を防ぐことができる。
【００２４】
さらに、同一面内に、複数の最上位個片半導体基板が配置されている構成とすることで、例えば能動素子を有する最上位個片半導体基板の面積が小さい場合に、他の積算個片半導体基板を並べて搭載することにより、外部接続用端子の配置領域を拡大することができる。
【００２５】
これにより、外部接続用端子の数を十分に確保することが可能となる。
【００２６】
さらに、上記の課題を解決するために、本発明の半導体装置は、上記積載個片半導体基板は、一方の面に電極を有しており、該一方の面が上記第１の個片半導体基板の主面と同方向を向き、且つ、第１の個片半導体基板に設けられた電極および他の積載個片半導体基板に設けられた電極を覆わないように積載されていることが好ましい。
【００２７】
上記の構成によれば、第１の個片半導体基板の主面と各積載個片半導体基板の電極配置側の面とが同方向を向くように積載されているので、互いの個片半導体基板の電気的接続のために、各個片半導体基板にバンプやスルーホール等を形成する必要がない。
【００２８】
これにより、製造方法を簡略化して、製造コストを低減することができる。
【００２９】
さらに、上記の課題を解決するために、本発明の半導体装置は、上記配線パターンには、中央部に配された外部接続用端子形成領域と、周端部に配された上記電極と、該外部接続用端子形成領域および電極を接続する配線部とが設けられており、上記配線パターン上に設けられる絶縁層には、上記外部接続用端子形成領域および電極に対応する位置に開口部が設けられていることが好ましい。
【００３０】
上記の構成によれば、外部接続用端子を、絶縁層に設けられた外部接続用端子形成領域の開口部を介して、最上位個片半導体基板の配線パターンの外部接続用端子形成領域に接続することができる。これにより、製造が容易となり、製造コストも低減することができる。
【００３１】
さらに、上記の課題を解決するために、本発明の半導体装置は、上記積載個片半導体基板のうち少なくとも１つには、電極配置側の面に能動素子が形成されていることが好ましい。
【００３２】
上記の構成によれば、第１の個片半導体基板以外にも能動素子が設けられた個片半導体基板が１パッケージ内に存在することになるので、つまりは、１パッケージ内に複数の半導体チップを封入する複数チップ１パッケージの半導体装置となる。このように、最上位個片半導体基板を含め、各積算個片半導体基板に能動素子を形成できるのは、各積算個片半導体基板が樹脂ではなく、半導体チップの基板（第１の個片半導体基板）と同じ材料にて形成されているからである。また、本発明の半導体装置のサイズは、第１の個片半導体基板のサイズと同等となる。
【００３３】
これにより、複数チップ１パッケージの半導体装置を、従来の半導体装置のサイズよりも小さくすることが可能となる。
【００３４】
また、上記の課題を解決するために、本発明に係る半導体装置の製造方法は、第１の半導体基板の主面上に能動素子および電極を形成する第１の工程と、上記第１の半導体基板と同じ材料からなる積載半導体基板上に、電極を含む配線パターンを形成した後、該積載半導体基板を個々に切り出して積載個片半導体基板を形成する、上記第１の工程と並行する第２の工程と、上記第１の半導体基板上に、該第１の半導体基板の主面範囲内に収まるように、少なくとも１つ以上の上記積載個片半導体基板を積載する第３の工程と、上記第１の半導体基板に形成された電極と、積載個片半導体基板のうちの少なくとも１つに形成された電極とを、導体にて接続する第４の工程と、最上位に配置された積載個片半導体基板に設けられる配線パターン上に、外部接続用端子を形成する第５の工程と、少なくとも上記導体を被覆するように封止樹脂を形成する第６の工程と、上記第１の半導体基板を分断することにより、個々の半導体装置を形成する第７の工程とを含むと共に、上記第６の工程の後に、上記第１の半導体基板の裏面側を研磨する工程を含むことを特徴としている。
【００３５】
上記の製造方法によれば、最上位に配される積載個片半導体基板を、インタポーザとして形成することとなる。一般的に、半導体装置におけるインタポーザとしては、樹脂（例えばポリイミドやガラス入りエポキシ樹脂等）性の絶縁性基板が用いられている。このような樹脂性の絶縁性基板をインタポーザとして用いた場合、微細な形状の配線パターンの形成が困難なことや、半導体チップとの線膨脹率の差によって製造工程中に反りが発生する等の問題が起こる。
【００３６】
これに対し、本発明の製造方法を用いる場合、インタポーザとして用いられる最上位の積載個片半導体基板は、半導体チップの基板（第１の半導体基板）と同材料から形成されるので、半導体チップの製造ラインを利用して製造できる。従って、微細な配線パターンの形成が可能となり、また、上記従来のインタポーザでは困難であった素子形成も可能となる。さらに、材質が同じなので、第１の半導体基板と最上位の積載個片半導体基板との線膨脹率は等しい。よって、製造工程中に付加される熱により反りが発生することもなくなる。
【００３７】
また、半導体チップの基板として一般的に用いられるシリコン（Ｓｉ）等の無機系の材料をインタポーザとして用いるので、吸水による悪影響も抑制して、さらには遮光性も確保することができる。
【００３８】
さらに、各積載個片半導体基板は、個片に分断された第１の半導体基板（第１の個片半導体基板）のサイズ内に収まるように配置されるため、電極同士を接続する導体が第１の個片半導体基板の外側に存在することがなくなる。
【００３９】
これにより、半導体装置のサイズを第１の個片半導体基板と同サイズにまで小さくすることができるとともに、製造コストを低減することができる。さらに製造中の反りの発生による製造装置での搬送不具合や、導体による接続信頼性、および熱による変質等の諸問題を防ぐことができる。
【００４０】
また、上記導体は樹脂により被覆されるので、第１の半導体基板の分断時や運搬中に発生する導体部分へのダメージを抑制することができる。それゆえ、装置としての信頼性を保つことができる。さらに、封止樹脂として例えば液状の樹脂を用いることにより、樹脂封止用の金型も不要となり、様々な半導体チップのサイズにも対応することが可能となる。
【００４１】
さらに、上記第６の工程の後に、上記第１の半導体基板の裏面側を研磨する工程を含むことで、第１の半導体基板が研磨されて薄くなるため、第１の半導体基板と他の積載個片半導体基板とを積載させることにより増加する高さを軽減することができる。
【００４２】
これにより、半導体装置のサイズの増加を抑えることができる。
【００４３】
さらに、上記の課題を解決するために、本発明の半導体装置の製造方法は、上記第３の工程において、各積載個片半導体基板における電極形成側の面の向きを上記第１の半導体基板の主面と同方向とし、且つ、第１の半導体基板に設けられた電極および他の積載個片半導体基板に設けられた電極を覆わないように、各積載個片半導体基板を積載することが好ましい。
【００４４】
上記の製造方法によれば、第１の半導体基板の主面と各積載個片半導体基板の電極配置側の面とが同一方向を向くように積載されているので、第１の半導体基板と積載個片半導体基板との電気的接続のために、各個片半導体基板にバンプやスルーホール等を形成する必要がない。
【００４５】
これにより、製造方法を簡略化して、製造コストを低減することができる。
【００４６】
さらに、上記の課題を解決するために、本発明の半導体装置の製造方法は、上記積載個片半導体基板のうちの少なくとも１つに、能動素子を形成することもできる。
【００４７】
上記の製造方法を用いることにより、第１の半導体基板以外にも能動素子が設けられた個片半導体基板が１パッケージ内に存在することになる。つまりは、１パッケージ内に複数の半導体チップを封入する複数チップ１パッケージの半導体装置を製造することになる。このように、最上位個片半導体基板を含め、各積載個片半導体基板に能動素子を形成できるのは、各積載個片半導体基板が樹脂ではなく、半導体チップの基板（第１の半導体基板）と同じ材料にて形成されているからである。また、本発明の製造方法を用いることにより、半導体装置のサイズを、第１の個片半導体基板のサイズと同等に作成することができる。
【００４８】
これにより、複数チップ１パッケージの半導体装置を、従来の半導体装置のサイズよりも小さくすることが可能となる。
【００４９】
さらに、上記の課題を解決するために、本発明の半導体装置の製造方法は、上記第２の工程において、ウエハプロセスが用いられることが好ましい。
【００５０】
上記の製造方法によれば、印刷により形成された配線パターンよりも細かい配線を形成することができる。すなわち、容易に微細配線の形成を行うことができる。
【００５１】
さらに、上記の課題を解決するために、本発明の半導体装置の製造方法は、上記第３の工程において、上記第１の半導体基板に各積載個片半導体基板を積載する前に、該第１の半導体基板の良品検査を行い、良品と判定された第１の半導体基板の個片領域にのみ各積載個片半導体基板を積載することが好ましい。
【００５２】
上記の製造方法のように、切り出して個片となる前に予め第１の半導体基板の品質を検査することで、良品と判定される第１の半導体基板の個片領域のみを選択して使用することができる。
【００５３】
これにより、半導体装置の歩留りを向上させることができる。
【００５４】
さらに、上記の課題を解決するために、本発明の半導体装置の製造方法は、上記第３の工程において、各積載個片半導体基板を第１の半導体基板に積載する前に、各積載個片半導体基板の良品検査を行い、良品と判定された積載個片半導体基板のみを第１の半導体基板に積載することが好ましい。
【００５５】
上記の製造方法のように、第１の半導体基板に搭載する前に、予め各積載個片半導体基板の品質を検査することで、良品と判定される積載個片半導体基板のみを選択して使用することができる。
【００５６】
これにより、半導体装置の歩留りを向上させることができる。
【００５７】
【発明の実施の形態】
〔実施の形態１〕
本発明の第１の実施の形態について図１ないし図４に基づいて説明すれば、以下のとおりである。
【００５８】
本実施の形態における半導体装置は、図１に示すように、第１の個片半導体基板１の主面（図示しない能動素子（電気信号の出力が可能な素子）と、電極パッド２とが設けられている側の面）に、ＳｉＮ（窒化珪素）とポリイミドからなる第１の絶縁膜３およびダイアタッチ材料４を介して第２の個片半導体基板（積載個片半導体基板）５が搭載されている。上記第１の個片半導体基板１と同材料からなる第２の個片半導体基板５において、その主面（第１の個片半導体基板１側の面とは反対側の面）には、配線パターン６と、該配線パターン６を保護するための第２の絶縁膜７が設けられている。上記配線パターン６は、電極パッド（電極）６ａ、配線６ｂ、および外部接続用端子形成領域（ランド）６ｃを備えている。また、第２の個片半導体基板５の電極パッド６ａと上記第１の個片半導体基板１の電極パッド２との接続には、Ａｕワイヤ（導体）８が用いられている。また、外部接続用端子９は、上記配線パターン６のランド６ｃの部分に形成されている。封止樹脂１０は、少なくともＡｕワイヤ８を覆い、上記第１の個片半導体基板１のサイズを超えない構成となっており、半導体装置を封止している。
【００５９】
上記第１の個片半導体基板１は、板状に切断された単結晶シリコン（以降、単結晶Ｓｉと記す）からなり、主面には能動素子が形成されている。
【００６０】
上記第１の絶縁膜３はＳｉＮ膜とポリイミド膜にて形成されており、電極パッド２の形成領域部分が開口している。この第１の絶縁膜３は、第１の個片半導体基板１に損傷を与えない等の目的で設けられるものである。
【００６１】
上記第２の個片半導体基板５としては、板状に切断された単結晶Ｓｉ上の酸化膜等の絶縁膜（図示せず）の表面に、アルミニウム（Ａｌ）からなる配線パターン６が形成されたものが用いられている。該配線パターン６には、上述したように、電極パッド６ａ、配線６ｂ、およびランド６ｃが含まれている（図４（ａ），（ｂ）参照）。また、Ａｌからなる配線パターン６の上には、活性化処理を施した後に、バリアメタル層となるニッケル（Ｎｉ）（図示せず）と、ハンダと密着させるための金（Ａｕ）（図示せず）とを、無電解メッキ（無電解Ａｕ−Ｎｉメッキ）にて形成する。
【００６２】
第２の絶縁膜７は、ポリイミド膜にて形成されており、電極パッド６ａおよびランド６ｃの形成領域に開口部を有している。
【００６３】
上記ダイアタッチ材料４には、シート状のものが用いられている。ダイアタッチ材料としてはペースト状のものも一般的に用いられているが、ペースト状の材料を第１の個片半導体基板１に塗布する際に、塗布用ニードルが第１の個片半導体基板１にダメージを与えてしまう虞れがあることや、ペースト状の材料が電極パッド２に流れてしまう等の不具合が生じるので、本実施の形態においては、シート状のものが用いられている。ダイアタッチ材料４としてペースト状の材料を用いる場合は、第１の個片半導体基板１の厚さのバラツキを小さくするか、または第１の絶縁膜３を厚く形成し、且つペースト材料塗布位置から電極パッド２までの距離の適正化を行う必要がある。
【００６４】
外部接続用端子９には、Ｓｎを６３％、Ｐｂを３７％含有するハンダが用いられている。
【００６５】
上記封止樹脂１０は液状の樹脂にて形成されており、上述したように、少なくともＡｕワイヤ８が被覆されるように封止すればよい。本実施の形態においては、Ａｕワイヤ８、第２の個片半導体基板５、電極パッド２の全てを覆い、且つ第１の個片半導体基板１の主面を覆うように封止樹脂１０が設けられている。また、封止樹脂１０は液状の樹脂にて形成されているので、樹脂封止用の金型も不要となり、様々な半導体チップのサイズにも対応することが可能となる。尚、さらに、光起電力の発生を抑制するために、第１の個片半導体基板１の裏面（主面と反対側の面）も被覆してもよい。
【００６６】
次に、本実施の形態に係る半導体装置の製造方法について、図３を用いて説明する。尚、製造方法の説明においては、完成後に第１の個片半導体基板１、第２の個片半導体基板５となるダイシングされる前の各半導体基板に対して、それぞれ第１の半導体基板１’、第２の半導体基板（積載半導体基板）５’とする。
【００６７】
まず、第１の工程として、Ｓｉウエハ上に電極パッド２および能動素子（図示せず）が形成された第１の半導体基板１’上に、上記該電極パッド２の形成領域を除き、第１の絶縁膜３を形成する（図３（ａ）参照）。尚、８１はスクライブラインである。
【００６８】
一方、第２の半導体基板５’に配線パターン６を形成するために、上記第１の工程と並行する第２の工程として、何の処理も施されていないＳｉウエハを準備し、絶縁層としての酸化膜（図示せず）を形成する（図３（ｂ）参照）。次に、Ａｌを蒸着した後レジストをスピンコートし、所望の配線パターンを形成できるように現像して、エッチングにより配線パターン６を形成する。配線パターン６形成後、レジストを全て剥離し、無電解Ｎｉメッキおよび無電解Ａｕメッキを施す。次にポリイミド膜をスピンコートし、スクライブライン８１上、配線パターン６の電極パッド６ａおよびランド６ｃ部分に開口部を設けて、第２の絶縁膜７を形成する。この第２の絶縁膜７は、ＳｉＮ膜等の無機材料、または無機材料とポリイミド等の有機材料とを併用することにより形成することもできる。（図３（ｃ）参照）。
【００６９】
次に、ダイシングを行う前に、配線パターン６を形成した、能動素子の形成を行っていないＳｉウエハ（第２の半導体基板５’）の裏面に、シート状のダイアタッチ材料４を貼り付けておく。その後、第２の半導体基板５’裏面のダイアタッチ材料４上にダイシングシートを貼り付け、スクライブライン８１にそって切断し、個片（第２の個片半導体基板５）とする（図３（ｄ）参照）。
【００７０】
次に、第３の工程では、第１の工程で作成した第１の半導体基板１’上の、スクライブライン８１に囲まれた領域で、且つ電極パッド２に重ならない領域に、第２の個片半導体基板５を搭載する（図３（ｅ）参照）。この第２の個片半導体基板５の搭載は、予め裏面に設けられたダイアタッチ材料４を用い、２００℃程度の熱を加えながら所定の領域に圧着して固定することにより行われる。その後、オーブンを用い、１８０℃、１ｈの条件で上記ダイアタッチ材料４を硬化させ、第２の個片半導体基板５を第１の半導体基板１’上に確実に搭載する。尚、本実施の形態においては、ダイアタッチ材料４としてシート状のものを用いたが、ダイアタッチ材料として一般的に使用されているペースト状のものを用いることもできる。この場合、第１の半導体基板１’上の所定領域にペースト状のダイアタッチ材料を塗布してから第２の個片半導体基板５を搭載し、その後このダイアタッチ材料を硬化させる方法を用いることも可能である。
【００７１】
その後、第４の工程では、Ａｕワイヤ８を用いて、第１の半導体基板１’上の電極パッド２と、第２の個片半導体基板５の電極パッド６ａとを、ワイヤボンディングにて電気的に接続する（図３（ｆ）参照）。このワイヤボンディングは、２５０℃の温度で超音波を併用することにより行われる。
【００７２】
次に、第５の工程では、ハンダ材料（Ｓｎ：Ｐｂ＝６３：３７）が球形に形成されたハンダボールをランド６ｃに搭載し、Ｎ2 雰囲気を確保できるリフロー炉にて２４０℃で溶融させ、外部接続用端子９を形成する（図３（ｇ）参照）。
【００７３】
第６の工程として、シリカフィラーを含有させたエポキシ系樹脂を、少なくともＡｕワイヤ８が被覆されるように、描画法によって塗布する。本実施の形態においては、Ａｕワイヤ８だけでなく、第２の個片半導体基板５と、第１の半導体基板１’の主面となる能動素子形成側の面を覆い隠すように、上記樹脂を塗布した。ここで、第１の半導体基板１’のスクライブライン８１において、第１の半導体基板１’（Ｓｉウエハ）の周辺部に存在するスクライブライン８１には、上記樹脂を塗布しない。これは、後のダイシング工程においてダイシングを行うラインを確認できるようにするためである。その後、１５０℃の熱を１ｈ与えて上記樹脂を硬化させることにより、封止樹脂１０が形成される（図３（ｈ）参照）。
【００７４】
尚、本実施の形態においては採用していないが、光起電力の発生を抑制する目的で、第１の個片半導体基板１の裏面（主面とは反対側の面）にも樹脂を封止することができる。これにより、信頼性がさらに向上する。
【００７５】
最後に、第７の工程として、第１の半導体基板１’のダイシングを行い、半導体装置が完成する（図３（ｉ）参照）。
【００７６】
以上のような工程により、図１に示した本実施の形態に係る半導体装置が形成される。ここで、図１に示した上記半導体装置と同じ構造であるが、第１の個片半導体基板１の厚さが図１に示した半導体装置よりも薄い半導体装置が、図２に示されている。このような第１の個片半導体基板１の厚さが薄い半導体装置を得るための製造方法としては、図３（ｈ）に示した第７の工程後に、第１の半導体基板１’の裏面を研磨する（図３（ｈ’）参照）。これは、もし、図３（ａ）に示す第１の工程の段階で第１の半導体基板１’を極端に薄くしてしまうと、後段の工程中に第１の半導体基板１’が割れる等の不具合が発生する可能性が極めて高くなるからである。その後、ダイシング工程を経て、図２に示した半導体装置が完成する（図３（ｉ’）参照）。
【００７７】
このように、第１の個片半導体基板１の厚さを薄くすることにより、第２の個片半導体基板５の積層による高さの増加を軽減することができる。このように第１の個片半導体基板１の厚さを薄くすることができるのは、第１の個片半導体基板１の裏面が封止樹脂にて覆われていないために、例えば封止後に第１の個片半導体基板１の裏面を研磨することができるからである。
【００７８】
以上のように、本実施の形態に係る半導体装置は、インタポーザとして機能する第２の個片半導体基板５が、半導体チップの基板（第１の個片半導体基板１）と同じ材料からなるので、半導体チップの製造ラインを利用して製造できる。従って、微細な配線パターンの形成が可能となり、また、上記従来のように樹脂材料からなるインタポーザでは不可能であった素子形成も可能となる。さらに、材質が同じなので、第１の個片半導体基板１と第２の個片半導体基板５との線膨脹率は同じとなる。従って、製造工程中に付加される熱により反りが発生することもなくなる。
【００７９】
さらに、半導体チップの基板として一般的に用いられるシリコン（Ｓｉ）等の無機系の材料をインタポーザとして用いることにより、吸水による悪影響も抑制して、さらには遮光性も確保することができる。
【００８０】
さらに、第２の個片半導体基板５を第１の個片半導体基板１のサイズ内に配置することより、Ａｕワイヤ８が第１の個片半導体基板１の外側に存在することがなくなる。
【００８１】
これにより、半導体装置のサイズを第１の個片半導体基板１と同サイズにまで小さくすることができるとともに、製造コストを低減することもできる。さらに、製造中の反りの発生による製造装置での搬送不具合や、導体による接続信頼性、および熱による変質等の諸問題を防ぐことができる。
【００８２】
〔実施の形態２〕
本発明の第２の実施の形態について、図５ないし図８に基づいて説明すれば、以下のとおりである。尚、説明の便宜上、前記した実施の形態１で説明した部材と同様の機能を有する部材については同じ参照番号を付記し、その説明を省略する。
【００８３】
図５は、本実施の形態に係る半導体装置の構成を示す断面図である。本実施の形態に係る半導体装置は、実施の形態１で説明した半導体装置を構成している、能動素子が形成されていない第２の個片半導体基板５の代わりに、能動素子が形成された第２の個片半導体基板１１を備えた構成となっている。
【００８４】
第２の個片半導体基板１１は、第１の個片半導体基板１と同様に、板状に切断された単結晶Ｓｉに能動素子が形成されており、電極パッド１２が設けられている。該第２の個片半導体基板１１の電極パッド１２形成側の面（主面）上には、ＳｉＮとポリイミドとからなる第３の絶縁膜１３が形成されている。この第３の絶縁膜１３においては、電極パッド１２の形成領域部分が開口している。この第３の絶縁膜１３は、第２の個片半導体基板１１に損傷を与えない等の目的で設けられるものである。
【００８５】
上記第３の絶縁膜１３上には、配線パターン１４が設けられており、電極パッド（電極）１４ａ、ランド（外部接続用端子形成領域）１４ｃ、および電極パッド１４ａとランド１４ｃとを電気的に接続する配線（配線部）１４ｂで構成されている（図８（ａ），（ｂ）参照。）。
【００８６】
上記配線パターン１４上に、第４の絶縁膜１５が設けられている。この第４の絶縁膜１５はポリイミド膜にて形成されており、電極パッド１４ａおよびランド１４ｃの形成領域に開口部を有している（図８（ａ），（ｂ）参照。）。
【００８７】
通常、半導体チップに形成される電極は半導体チップの周辺部に設けられるのだが、本実施の形態においては、周辺部（電極パッド１２，１４ａ）と中央部（ランド１４ｃ）とに配置されている。尚、本実施の形態においては、電極パッド１２の表面はＡｌで形成されており、配線パターン１４はＣｕメッキにて形成されている（配線パターン１４の下地はスパッタリングにて形成されたＣｕ／ＴｉＷ膜、Ｃｕメッキの表面は無電解Ｎｉメッキ、無電解Ａｕメッキにて形成されている。）。
【００８８】
尚、本実施の形態における第３の絶縁膜１３は、ＳｉＮとポリイミドにて形成されているが、その他の材料を使用することも可能である。また、配線パターン１４についても同様に、他の材料にて形成することが可能である。
【００８９】
次に、本実施の形態に係る半導体装置の製造方法について、図７に基づいて説明する。本実施の形態に係る半導体装置の製造方法において、実施の形態１に係る半導体装置の製造方法と異なる工程は、図３（ｂ）ないし（ｄ）で示される工程であり、その他の工程は同じである。従って、図７（ａ）ないし（ｃ）に示されている工程図は、図３（ｂ）ないし（ｄ）で示される工程図に代わるものである。尚、製造方法の説明においては、完成後に第２の個片半導体基板１１となる、ダイシングされる前の各半導体基板に対し、第２の半導体基板（積載半導体基板）１１’と称する。
【００９０】
まず、実施の形態１で説明した第１の工程と同様の工程により、第１の半導体基板１’を形成する。
【００９１】
上記第１の工程と並行する第２の工程として、Ｓｉウエハに能動素子（図示せず）が形成された第２の半導体基板１１’を準備し、この第２の半導体基板１１’の能動素子上に、第３の絶縁膜１３がパッシベーション膜（ＳｉＮ）とポリイミド膜とにより形成される（図７（ａ）参照）。
【００９２】
次に、上記第３の絶縁膜１３とＡｌからなる電極パッド１２との上に、スパッタリングによってＴｉＷ膜、Ｃｕ膜を順に積層する。次に、レジストをスピンコートし、所望の配線パターンを形成できるように開口部を設け、この開口部にＣｕメッキを施す。レジストを全て剥離し、前記Ｃｕメッキをマスクとして、スパッタリングにて形成した膜（ＴｉＷ膜、Ｃｕ膜）をエッチングし、配線パターン１４配置領域以外の薄膜（ＴｉＷ膜、Ｃｕ膜）を除去する。その後、Ｃｕメッキの表面に対して活性化処理を行い、無電解Ｎｉメッキおよび無電解Ａｕメッキを施す。次に第４の絶縁膜１５としてのポリイミド膜をスピンコートにより形成し、スクライブライン８１近傍と、電極パッド１４ａおよびランド１４ｃの形成領域とに開口部を設ける（図７（ｂ）参照）。
【００９３】
次に、第２の半導体基板１１’であるＳｉウエハの裏面（主面と反対側の面）に、シート状のダイアタッチ材料４を貼り付ける。次に、該ダイアタッチ材料４の上にダイシングシートを貼り付け、スクライブライン８１に沿って切断して個片とし、第２の個片半導体基板１１とする（図７（ｃ）参照）。
【００９４】
以降の工程は、実施の形態１の半導体装置の製造方法で説明した、第３ないし第７の工程と同じである。
【００９５】
以上のような工程により、図５に示した本実施の形態に係る半導体装置が形成される。ここで、図５に示した上記半導体装置と同じ構造であるが、第１の個片半導体基板１の厚さが薄い半導体装置が、図６に示されている。このような第１の個片半導体基板１の厚さが薄い半導体装置を得るための製造方法としては、実施の形態１で図２に示されている半導体装置の製造方法と同様に、第１の個片半導体基板１をダイシングする前の段階において第１の個片半導体基板１の裏面を研磨する。この段階で研磨を行う理由は、実施の形態１で述べたとおりである。
【００９６】
以上のように本実施の形態に係る半導体装置は、第２の個片半導体基板１１の電極１２の配置側の面に能動素子が設けられているので、第１の個片半導体基板１以外にも能動素子が設けられた個片半導体基板が１パッケージ内に存在することになる。つまりは、１パッケージ内に２つの半導体チップを封入する複数チップ１パッケージの半導体装置となる。このように、第２の個片半導体基板１１に能動素子を形成できるのは、第２の個片半導体基板１１が、樹脂材料ではなく、半導体チップの基板（第１の個片半導体基板１）と同じ材料にて形成されているからである。また、本実施の形態に係る半導体装置のサイズは、第１の個片半導体基板１のサイズと同等である。
【００９７】
これにより、複数チップ１パッケージの半導体装置を、従来の半導体装置のサイズよりも小さくすることが可能となる。
【００９８】
〔実施の形態３〕
本発明の第３の実施の形態について、図９ないし図１１に基づいて説明すれば以下のとおりである。尚、前記した実施の形態１または２で説明した部材と同様の機能を有する部材については同じ参照番号を付記し、その説明を省略する。
【００９９】
実施の形態１および２では、２個の個片半導体基板を１パッケージ内に収容する半導体装置について説明したが、３個以上の個片半導体基板を１パッケージとすることも可能である。そこで、本実施の形態においては、３個以上の個片半導体基板を１パッケージとした半導体装置について説明する。
【０１００】
３個以上の個片半導体基板を１パッケージとする半導体装置としては、図９に示すように、３個の個片半導体基板を積み上げる構成や、図１０に示すように、２個の個片半導体基板を縦に積み上げて、さらにその上に２個の個片半導体基板（一方は能動素子が形成されていない第２の個片半導体基板５で、他方は能動素子が形成されている第２の半導体基板１１である。）を横に並べる構成（４個の個片半導体基板を用いている。）等が考えられる。尚、図９および図１０に示されている半導体装置は、実施の形態１または２で説明した各個片半導体基板を組み合わせて積層したものであるので、詳細な説明は省略する。尚、図９や図１０に示されている半導体装置のように、最上位に位置する個片半導体基板（第２の積載個片半導体基板５，１１）と第１の半導体基板１とは、Ａｕワイヤ８にて直接的に接続されるだけでなく、他の個片半導体基板を介して間接的に接続されるような構成とすることも可能である。
【０１０１】
また、図１１に示すように、一方の個片半導体基板の主面上に他方の個片半導体基板の主面を対向させて積層させる構成とすることもできる。このような構成の場合、第１の個片半導体基板２１の配線パターン２２と、第２の個片半導体基板（積載個片半導体基板）２３の配線パターン２４とは、バンプ２９を介して電気的に接続されており、第１の個片半導体基板２１と配線パターン２６が設けられた第３の個片半導体基板（積載個片半導体基板、最上位個片半導体基板）２５とは、Ａｕワイヤ８を介して電気的に接続されている。このように接続された第１〜第３の個片半導体基板２１、２３、２５の電気信号は、外部接続用端子９で入出力される。また、配線パターン２２，２４，２６は、電極パッド（電極）２２ａ，２４ａ，２６ａ、配線（配線部）２２ｂ，２４ｂ，２６ｂ、およびランド（外部接続用端子形成領域）２２ｃ，２４ｃ，２６ｃからなっている。
【０１０２】
次に、図１１に示した半導体装置の製造方法について簡単に説明する。
【０１０３】
まず、実施の形態１または２に係る半導体装置の第２の個片半導体基板５、１１と同様に、配線パターン６または配線パターン１４が形成された３つの半導体基板を準備する。尚、これらの３つの半導体基板は、完成後に第１の個片半導体基板２１、第２の個片半導体基板２３、第３の個片半導体基板２５となるため、製造方法の説明においては、ダイシングされる前の各半導体基板に対し、それぞれ第１の半導体基板、第２の半導体基板、第３の半導体基板と称する。
【０１０４】
まず、第１の半導体基板の配線パターン２２を構成しているランド２２ｃにハンダ材料（Ｓｎ：Ｐｂ＝９：１）を用いてハンダボールを搭載する。このハンダボールをリフロー炉で溶融させて、バンプ２９を形成する。
【０１０５】
次に、第２の半導体基板をダイシングにより分割し、第２の個片半導体基板２３とする。分割後、フェイスダウンでのチップの搭載を可能とするフリップチップボンダーを用いて、第１の半導体基板と第２の個片半導体基板２３とを、それぞれの主面同士を対向させ、且つ第２の個片半導体基板２３の配線パターン２４を構成しているランド２４ｃと、第１の半導体基板のランド２２ｃとの位置が重なり合うように、第２の個片半導体基板２３を第１の半導体基板に搭載する。その後、再度Ｎ2 雰囲気を保ったリフロー炉でバンプ２９を溶融させて、第１の半導体基板と第２の個片半導体基板２３とを電気的に接続する。
【０１０６】
次に、第１の半導体基板と第２の個片半導体基板２３との間に液状樹脂２７を注入し、１５０℃、１ｈの条件でこの液状樹脂２７を硬化させる。この液状樹脂２７は、その後の製造工程で与えられる振動または熱、さらには基板実装時に与えられる熱等によってバンプ２９に変形やクラックの発生が起こらないようにするために設けられるものである。
【０１０７】
その後の第３の個片半導体基板２５の搭載以降は、実施の形態１および２で説明した２個の個片半導体基板の搭載方法と同様である。また、第３の半導体基板から第３の個片半導体基板２５を形成する工程も、実施の形態１の第２の個片半導体基板５および実施の形態２の第２の個片半導体基板１１と同様であるので、ここでは省略する。
【０１０８】
また、図９および図１０に示す半導体装置は、実施の形態１および２で説明した半導体装置の製造方法を応用して、第２の個片半導体基板上にさらに他の個片半導体基板を搭載することにより、製造することができる。  また、上記した実施の形態１ないし３の半導体装置の製造方法において、第１の半導体基板１に各個片半導体基板を積載する前に、該第１の半導体基板１の良品検査を行い、良品と判定された第１の半導体基板の個片領域にのみ各個片半導体基板を積載することが好ましい。
【０１０９】
上記の製造方法のように、切り出して個片となる前に予め第１の半導体基板の品質を検査することで、良品の第１の半導体基板の個片領域のみを選択して使用することができる。これにより、半導体装置の歩留りを向上させることができる。
【０１１０】
さらに、各個片半導体基板を第１の半導体基板１に積載する前に各個片半導体基板の良品検査を行い、良品と判定された個片半導体基板のみを第１の半導体基板１に積載することが好ましい。
【０１１１】
上記の製造方法のように、第１の半導体基板に搭載する前に、予め各個片半導体基板の品質を検査することで、良品の個片半導体基板のみを選択して使用することができる。これにより、半導体装置の歩留りを向上させることができる。
【０１１２】
【発明の効果】
以上のように、本発明の半導体装置は、能動素子および電極が配置されている側の面を主面とする第１の個片半導体基板と、上記第１の個片半導体基板と同じ材料からなり、且つ、該第１の個片半導体基板の主面側に、該主面内に収まるように積載された少なくとも１つの積載個片半導体基板と、上記積載個片半導体基板のうち、最上位に配される最上位個片半導体基板の表面に設けられた、電極を含む配線パターンと、上記配線パターン上に設けられた外部接続用端子と、上記第１の個片半導体基板に設けられた電極と上記最上位個片半導体基板に設けられた電極とを接続する導体と、上記導体を被覆する、上記第１の個片半導体基板を超えないサイズの封止樹脂とを備えていると共に、同一面内に、複数の最上位個片半導体基板が配置されている構成である。
【０１１３】
それゆえ、半導体チップの製造ラインを利用して製造できる。従って、微細な配線パターンの形成が可能となり、また、上記従来のように樹脂材料からなるインタポーザでは不可能であった素子形成も可能となる。さらに、製造工程中に付加される熱により反りが発生することもなくなる。さらに、吸水による悪影響も抑制して、さらには遮光性も確保することができる。さらに、各積載個片半導体基板は第１の個片半導体基板のサイズ内に配置されることより、各電極を接続する導体が第１の個片半導体基板の外側に存在することがなくなる。
【０１１４】
これにより、半導体装置のサイズを第１の個片半導体基板と同サイズにまで小さくすることができるとともに、製造コストを低減することができる。さらに製造中の反りの発生による製造装置での搬送不具合や、導体による接続信頼性、および熱による変質等の諸問題を防ぐことができるという効果を奏する。
【０１１５】
さらに、本発明の半導体装置は、同一面内に、複数の最上位個片半導体基板が配置されている構成とすることで、例えば能動素子を有する最上位個片半導体基板の面積が小さい場合に、他の積載個片半導体基板を並べて搭載することにより、外部接続用端子の配置領域が拡大する。これにより、外部接続用端子数を十分に確保することが可能となるという効果を併せて奏する。
【０１１６】
さらに、本発明の半導体装置は、上記積載個片半導体基板は、一方の面に電極を有しており、該一方の面が上記第１の個片半導体基板の主面と同方向を向き、且つ、第１の個片半導体基板に設けられた電極および他の積載個片半導体基板に設けられた電極を覆わないように、積載されていることが好ましい。
【０１１７】
それゆえ、個片半導体基板の互いの電気的接続のために、バンプやスルーホール等を形成する必要がない。これにより、製造方法を簡略化して、製造コストを低減することができるという効果を奏する。
【０１１８】
さらに、本発明の半導体装置は、上記配線パターンには、中央部に配された外部接続用端子形成領域と、周端部に配された上記電極と、該外部接続用端子形成領域および電極を接続する配線部とが設けられており、上記配線パターン上に設けられる絶縁層には、上記外部接続用端子形成領域および電極に対応する位置に開口部が設けられていることが好ましい。
【０１１９】
それゆえ、外部接続用端子を、絶縁層に設けられた外部接続用端子形成領域の開口部を介して、最上位個片半導体基板の配線パターンの外部接続用端子形成領域に接続することができるので、製造が容易となる。これにより、製造コストを低減することができるという効果を奏する。
【０１２０】
さらに、本発明の半導体装置は、上記積載個片半導体基板のうち少なくとも１つには、電極配置側の面に能動素子が設けられていることが好ましい。
【０１２１】
それゆえ、１パッケージ内に複数の半導体チップを封入する複数チップ１パッケージの半導体装置となる。これにより、複数チップ１パッケージの半導体装置を、従来の半導体装置のサイズよりも小さくすることが可能となるという効果を奏する。
【０１２２】
また、本発明に係る半導体装置の製造方法は、第１の半導体基板の主面上に能動素子および電極を形成する第１の工程と、上記第１の半導体基板と同じ材料からなる積載半導体基板上に、電極を含む配線パターンを形成した後、該積載半導体基板を個々に切り出して積載個片半導体基板を形成する、上記第１の工程と並行する第２の工程と、上記第１の半導体基板上に、該第１の半導体基板の主面範囲内に収まるように、少なくとも１つ以上の上記積載個片半導体基板を積載する第３の工程と、上記第１の半導体基板に形成された電極と、積載個片半導体基板のうちの少なくとも１つに形成された電極とを、導体にて接続する第４の工程と、最上位に配置された積載個片半導体基板に設けられる配線パターン上に、外部接続用端子を形成する第５の工程と、少なくとも上記導体を被覆するように封止樹脂を形成する第６の工程と、上記第１の半導体基板を分断することにより、個々の半導体装置を形成する第７の工程とを含むと共に、上記第６の工程の後に、上記第１の半導体基板の裏面側を研磨する工程を含む方法である。
【０１２３】
それゆえ、インタポーザとして用いられる最上位の積載個片半導体基板は、半導体チップの基板（第１の半導体基板）と同材料から形成されるので、半導体チップの製造ラインを利用して製造できる。従って、微細な配線パターンの形成が可能となり、また、上記従来のインタポーザでは困難であった素子形成も可能となる。さらに、製造工程中に付加される熱により反りが発生することもなくなる。また、吸水による悪影響も抑制して、さらには遮光性も確保することができる。さらに、電極同士を接続する導体が第１の個片半導体基板（個片に分断された第１の半導体基板）の外側に存在することがなくなる。
【０１２４】
これにより、半導体装置のサイズを第１の個片半導体基板と同サイズにまで小さくすることができるとともに、製造コストを低減することができる。さらに製造中の反りの発生による製造装置での搬送不具合や、導体による接続信頼性、および熱による変質等の諸問題を防ぐことができるという効果を奏する。
【０１２５】
また、上記導体は樹脂により被覆されるので、第１の半導体基板の分断時や運搬中に発生する導体部分へのダメージを抑制することができる。それゆえ、装置としての信頼性を保つことができる。さらに、封止樹脂として例えば液状の樹脂を用いることにより、樹脂封止用の金型も不要となり、様々な半導体チップのサイズにも対応することが可能となるという効果も併せて奏する。
【０１２６】
さらに、上記第６の工程の後に、上記第１の半導体基板の裏面側を研磨する工程を含むことで、第１の半導体基板および積載個片半導体基板の積載後の高さの増加を軽減することができる。これにより、半導体装置のサイズの増加を抑えることができるという効果を併せて奏する。
【０１２７】
さらに、本発明の半導体装置の製造方法は、上記第３の工程において、各積載個片半導体基板における電極形成側の面の向きを上記第１の半導体基板の主面と同方向とし、且つ、第１の半導体基板に設けられた電極および他の積載個片半導体基板に設けられた電極を覆わないように、各積載個片半導体基板を積載することが好ましい。
【０１２８】
それゆれ、個片半導体基板の互いの電気的接続のために、バンプやスルーホール等を形成する必要がない。これにより、製造方法を簡略化して、製造コストを低減することができるという効果を奏する。
【０１２９】
さらに、本発明の半導体装置の製造方法では、上記積載個片半導体基板のうちの少なくとも１つに、能動素子を形成することもできる。
【０１３０】
それゆえ、１パッケージ内に複数の半導体チップを封入する複数チップ１パッケージの半導体装置を製造することになる。これにより、複数チップ１パッケージの半導体装置を、従来の半導体装置のサイズよりも小さくすることが可能となるという効果を奏する。
【０１３１】
さらに、本発明の半導体装置の製造方法では、上記第２の工程において、ウエハプロセスが用いられることが好ましい。
【０１３２】
これにより、容易に微細配線の形成を行うことができるという効果を奏する。
【０１３３】
さらに、本発明の半導体装置の製造方法では、上記第３の工程において、上記第１の半導体基板に各積載個片半導体基板を積載する前に、該第１の半導体基板の良品検査を行い、良品と判定された第１の半導体基板の個片領域にのみ各積載個片半導体基板を積載することが好ましい。
【０１３４】
それゆえ、良品と判定される第１の半導体基板の個片領域のみを選択して使用することができる。これにより、半導体装置の歩留りを向上させることができるという効果を奏する。
【０１３５】
さらに、本発明の半導体装置の製造方法では、上記第３の工程において、各積載個片半導体基板を第１の半導体基板に積載する前に、各積載個片半導体基板の良品検査を行い、良品と判定された積載個片半導体基板のみを第１の半導体基板に積載することが好ましい。
【０１３６】
それゆえ、良品と判定される積載個片半導体基板のみを選択して使用することができる。これにより、半導体装置の歩留りを向上させることができるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】  上記半導体装置の変形例である半導体装置の構成を示す断面図である。
【図３】  （ａ）ないし（ｉ）は、上記半導体装置の製造工程を示す工程図であり、（ｈ’）および（ｉ’）は、上記変形例の半導体装置の製造工程の一部を示す工程図である。
【図４】  （ａ）は、上記半導体装置の個片半導体基板に形成される配線パターンを示す平面図であり、（ｂ）は、（ａ）の断面図である。
【図５】  本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。
【図６】  上記半導体装置の変形例である半導体装置の構成を示す断面図である。
【図７】  （ａ）ないし（ｃ）は、上記半導体装置の製造工程の一部を示す工程図である。
【図８】  （ａ）は、上記半導体装置の個片半導体基板に形成される配線パターンを示す平面図であり、（ｂ）は、（ａ）の断面図である。
【図９】  本発明の第３の実施の形態に係る半導体装置の構成を示す断面図である。
【図１０】  上記半導体装置の変形例である半導体装置の構成を示す断面図である。
【図１１】  上記半導体装置の変形例である半導体装置の構成を示す断面図である。
【図１２】  従来の半導体装置の構成を示す断面図である。
【図１３】  従来の半導体装置の構成を示す断面図である。
【符号の説明】
１    第１の個片半導体基板
２    電極パッド（電極）
５    第２の個片半導体基板（積載個片半導体基板、最上位個片半導体基板）
６    配線パターン
６ａ  電極パッド（電極）
６ｂ  配線（配線部）
６ｃ  外部接続用端子形成領域
７    第２の絶縁膜（絶縁層）
８    Ａｕワイヤ（導体）
９    外部接続用端子
１０    封止樹脂
１１    第２の個片半導体基板（積載個片半導体基板、最上位個片半導体基板）
１４    配線パターン
１４ａ  電極パッド（電極）
１４ｂ  配線（配線部）
１４ｃ  外部接続用端子形成領域
１５    第４の絶縁膜（絶縁層）
２１    第１の個片半導体基板
２２    配線パターン
２２ａ  電極パッド（電極）
２２ｂ  配線（配線部）
２２ｃ  外部接続用端子形成領域
２３    第２の個片半導体基板（積載個片半導体基板）
２４    配線パターン
２４ａ  電極パッド（電極）
２４ｂ  配線（配線部）
２４ｃ  外部接続用端子形成領域
２５    第３の個片半導体基板（積載個片半導体基板、最上位個片半導体基板）
２６    配線パターン
２６ａ  電極パッド（電極）
２６ｂ  配線（配線部）
２６ｃ  外部接続用端子形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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