(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと周辺回路を含むメモリコアと、
テスト動作時に、外部から印加されるカラムアドレスストローブ信号の連続的な駆動によって前記メモリコアからのデータ読出しを可能にする制御手段とを備え、
前記カラムアドレスストローブ信号の１番目の駆動に応答して前記メモリコアに入力されるテストアドレスがラッチされ、
前記カラムアドレスストローブ信号の２番目の駆動に応答して前記メモリコアのカラム選択ラインがイネーブルされ、
前記カラムアドレスストローブ信号の３番目の駆動に応答して前記メモリコアのデータラインに伝達されたデータが前記データ出力回路にラッチされ、
前記カラムアドレスストローブ信号の４番目の駆動から順次に応答して前記データ出力回路にラッチされたデータの最下位ビット（ＬＳＢ）から順次に入出力ピンを通じて出力されることを特徴とする半導体メモリ装置。
【請求項２】
前記制御手段は、
外部から前記メモリコアに入力されるテストアドレスをラッチするため、前記カラムアドレスストローブ信号の最初の駆動でアクティブされる第１制御信号を発生する第１制御信号発生手段と、
前記メモリコアのカラム選択ラインをイネーブルさせるため、前記カラムアドレスストローブ信号の２番目の駆動でアクティブされる第２制御信号を発生する第２制御信号発生手段と、
前記メモリコアのデータラインに伝達されたデータをデータ出力手段にラッチさせるため、前記カラムアドレスストローブ信号の３番目の駆動でアクティブされる第３制御信号を発生する第３制御信号発生手段と、
前記第１及び第２制御信号発生手段をイネーブルさせるため、第１及び第２イネーブル信号を発生するイネーブル信号発生手段とを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１制御信号発生手段は、
外部から印加されるローアドレスストローブ信号を反転させる第１インバータと、
前記カラムアドレスストローブ信号を反転させる第２インバータと、
前記第１及び第２インバータの出力信号と前記第１イネーブル信号を入力とするＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力信号を反転させ前記第１制御信号を発生するインバータとを備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第２制御信号発生手段は、
外部から印加されるローアドレスストローブ信号の反転信号及び前記カラムアドレスストローブ信号を入力とするＮＡＮＤゲートと、
前記第２イネーブル信号を反転させるインバータと、
前記ＮＡＮＤゲートの出力信号及び前記インバータの出力信号を入力とし前記第２制御信号を発生するＮＯＲゲートとを備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記第３制御信号発生手段は、
外部から印加されるローアドレスストローブ信号の反転信号によりリセットされ前記カラムアドレスストローブ信号に応答し前記第２制御信号を遅延させるフリップフロップと、
外部から印加される書込制御信号を反転させる第１インバータと、
前記第１インバータの出力信号及び前記フリップフロップの出力信号を入力とするＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力信号を反転させ前記第３制御信号を発生する第２インバータとを備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項６】
前記イネーブル信号発生手段は、
外部から印加されるローアドレスストローブ信号の反転信号及び前記カラムアドレスストローブ信号を入力としリセット信号を発生するリセット信号発生手段と、
前記カラムアドレスストローブ信号及び外部から印加される直接アクセステスト制御信号を入力としクロック信号を発生するクロック信号発生手段と、
前記リセット信号によりリセットされ前記クロック信号に応答し論理"ハイ"データを入力に受け入れるフリップフロップと、
前記リセット信号によりリセットされ前記クロック信号に応答し入力信号をシフトさせる６ビットシフトレジスタと、
前記６ビットシフトレジスタの出力信号の反転信号及び前記フリップフロップの出力信号を入力とし前記入力信号である前記第１イネーブル信号を発生するＮＡＮＤゲートと、
前記リセット信号によりリセットされ前記クロック信号に応答し前記第１イネーブル信号を遅延させ前記第２イネーブル信号を発生するフリップフロップとを備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項７】
前記リセット信号発生手段は、
前記ローアドレスストローブ信号の反転信号を１つの入力とする第１ＮＯＲゲートと、
前記第１ＮＯＲゲートの出力信号及び前記カラムアドレスストローブ信号を入力とし出力信号が前記第１ＮＯＲゲートの異なる入力に使われる第２ＮＯＲゲートと、
前記ローアドレスストローブ信号の反転信号を再び反転させるインバータと、
前記インバータの出力信号及び前記第２ＮＯＲゲートの出力信号を入力とし前記リセット信号を発生するＮＡＮＤゲートとを備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記クロック信号発生手段は、
前記カラムアドレスストローブ信号を反転させる第１インバータと、
前記直接アクセステスト制御信号を反転させる第２インバータと、
前記第１及び第２インバータの出力信号を入力とするＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力信号を反転させ前記クロック信号を発生する第３インバータとを備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記データ出力手段は、前記第３制御信号に応答し前記メモリコアのデータラインに伝達されたデータをラッチさせ、前記カラムアドレスストローブ信号の４番目以降の駆動で順次に同期され前記ラッチされたデータの最下位ビットから順次に入出力ピンを通じ出力することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１０】
前記ラッチされたデータは前記カラムアドレスストローブ信号の立上りエッジ及び立下りエッジから連続的に前記入出力ピンを通じ出力されることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記ラッチされたデータの奇数ビットは前記カラムアドレスストローブ信号の立下りエッジから前記入出力ピンを通じ出力され、偶数ビットは前記カラムアドレスストローブ信号の立上りエッジから前記入出力ピンを通じ出力されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記データ出力手段は、
前記第３制御信号に応答し前記メモリコアのデータラインに伝達されたデータの中奇数ビットをラッチさせる第１ラッチ部と、
前記第３制御信号に応答し前記メモリコアのデータラインに伝達されたデータの中偶数ビットをラッチさせる第２ラッチ部と、
ロッド信号に応答し前記第１ラッチ部にラッチされた奇数ビットのデータを受け入れ前記カラムアドレスストローブ信号の各立下りエッジから前記奇数ビットのデータを下位ビット方向に順次にシフトさせ各立上りエッジから順次に１ビットずつ出力する第１シフトレジスタ部と、
前記ロッド信号に応答し前記第２ラッチ部にラッチされた偶数ビットのデータを受け入れ前記カラムアドレスストローブ信号の各立下りエッジから前記偶数ビットのデータを下位ビット方向に順次にシフトさせ１ビットずつ出力する第２シフトレジスタ部と、
前記カラムアドレスストローブ信号の各立下りエッジから前記第１シフトレジスタの出力を順次に前記入出力ピンを通じ出力し各立上りエッジから前記第２シフトレジスタの出力を順次に前記入出力ピンを通じ出力するマルチプレクサとを備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１３】
テスト動作時に、外部から各々印加されるローアドレスストローブ信号、カラムアドレスストローブ信号、及び書込制御信号に応答し第１乃至第３制御信号を発生する制御回路と、
前記第１及び第２制御信号と外部から印加されるテストアドレスに応答しデータラインにデータを出力するメモリコアと、前記第３制御信号と前記カラムアドレスストローブ信号に応答し前記データラインに伝達されたデータを受け、入出力ピンを通じ外部に出力するデータ出力回路とを備え、
前記第３制御信号は前記カラムアドレスストローブ信号の３番目の駆動でアクティブされて、前記第３制御信号がアクティブされる時に前記メモリコアのデータラインに伝達されたデータが前記データ出力回路にラッチされ、前記カラムアドレスストローブ信号の４番目以降の駆動で順次に同期され前記ラッチされたデータの最下位ビットから順次に入出力ピンを通じ出力されることを特徴とする半導体メモリ装置。
【請求項１４】
前記第１制御信号は前記カラムアドレスストローブ信号の最初の駆動でアクティブされることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第２制御信号は前記カラムアドレスストローブ信号の２番目の駆動でアクティブされることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１６】
前記第１制御信号がアクティブされる時に前記メモリコアに入力される前記テストアドレスがラッチされることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１７】
前記第２制御信号がアクティブされる時に前記メモリコアのカラム選択ラインがイネーブルされることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１８】
前記ラッチされたデータは前記カラムアドレスストローブ信号の立上りエッジ及び立下りエッジから連続的に前記入出力ピンを通じ出力されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１９】
前記ラッチされたデータの奇数ビットは前記カラムアドレスストローブ信号の立下りエッジから前記入出力ピンを通じ出力され、偶数ビットは前記カラムアドレスストローブ信号の立上りエッジから前記入出力ピンを通じ出力されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
テスト動作時に、外部から各々印加されるローアドレスストローブ信号、カラムアドレスストローブ信号、及び書込制御信号に応答し第１乃至第３制御信号を発生する制御回路と、
前記第１及び第２制御信号と外部から印加されるテストアドレスに応答しデータラインにデータを出力するメモリコアと、前記第３制御信号と前記カラムアドレスストローブ信号に応答し前記データラインに伝達されたデータを受け、入出力ピンを通じ外部に出力するデータ出力回路とを備え、
前記制御回路は、
前記ローアドレスストローブ信号、前記カラムアドレスストローブ信号、第１イネーブル信号を入力とし前記第１制御信号を発生する第１制御信号発生手段と、
前記ローアドレスストローブ信号の反転信号、前記カラムアドレスストローブ信号、第２イネーブル信号を入力とし前記第２制御信号を発生する第２制御信号発生手段と、
前記書込制御信号、前記第２制御信号、前記ローアドレスストローブ信号の反転信号、前記カラムアドレスストローブ信号を入力とし前記第３制御信号を発生する第３制御信号発生手段と、
前記ローアドレスストローブ信号の反転信号、前記カラムアドレスストローブ信号、外部から印加される直接アクセステスト制御信号を入力とし前記第１及び第２イネーブル信号を発生するイネーブル信号発生手段を備えることを特徴とする半導体メモリ装置。
【請求項２１】
前記第１制御信号発生手段は、
前記ローアドレスストローブ信号を反転させる第１インバータと、
前記カラムアドレスストローブ信号を反転させる第２インバータと、
前記第１及び第２インバータの出力信号と前記第１イネーブル信号を入力とするＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力信号を反転させ前記第１制御信号を発生する第３インバータとを備えることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記第２制御信号発生手段は、
前記ローアドレスストローブ信号の反転信号及び前記カラムアドレスストローブ信号を入力とするＮＡＮＤゲートと、
前記第２イネーブル信号を反転させるインバータと、
前記ＮＡＮＤゲートの出力信号及び前記インバータの出力信号を入力とし前記第２制御信号を発生するＮＯＲゲートとを備えることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２３】
前記第３制御信号発生手段は、
前記ローアドレスストローブ信号の反転信号によりリセットされ前記カラムアドレスストローブ信号に応答し前記第２制御信号を遅延させるフリップフロップと、
前記書込制御信号を反転させる第１インバータと、
前記第１インバータの出力信号及び前記フリップフロップの出力信号を入力とするＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力信号を反転させ前記第３制御信号を発生する第２インバータとを備えることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２４】
前記イネーブル信号発生手段は、
前記ローアドレスストローブ信号の反転信号及び前記カラムアドレスストローブ信号を入力としリセット信号を発生するリセット信号発生手段と、
前記カラムアドレスストローブ信号及び前記直接アクセステスト制御信号を入力としクロック信号を発生するクロック信号発生手段と、
前記リセット信号によりリセットされ前記クロック信号に応答し論理"ハイ"データを入力として受け入れるフリップフロップと、
前記リセット信号によりリセットされ前記クロック信号に応答し入力信号をシフトさせる６ビットシフトレジスタと、
前記６ビットシフトレジスタの出力信号の反転信号及び前記フリップフロップの出力信号を入力とし前記入力信号である前記第１イネーブル信号を発生するＮＡＮＤゲートと、
前記リセット信号によりリセットされ前記クロック信号に応答し前記第１イネーブル信号を遅延させ前記第２イネーブル信号を発生するフリップフロップとを備えることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２５】
前記リセット信号発生手段は、
前記ローアドレスストローブ信号の反転信号を一つの入力とする第１ＮＯＲゲートと、
前記第１ＮＯＲゲートの出力信号及び前記カラムアドレスストローブ信号を入力とし出力信号が前記第１ＮＯＲゲートの他の入力として使われる第２ＮＯＲゲートと、
前記ローアドレスストローブ信号の反転信号を再び反転させるインバータと、
前記インバータの出力信号及び前記第２ＮＯＲゲートの出力信号を入力とし前記リセット信号を発生するＮＡＮＤゲートとを備えることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
前記クロック信号発生手段は、
前記カラムアドレスストローブ信号を反転させる第１インバータと、
前記直接アクセステスト制御信号を反転させる第２インバータと、
前記第１及び第２インバータの出力信号を入力とするＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力信号を反転させ前記クロック信号を発生する第３インバータとを備えることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２７】
テスト動作時に、外部から各々印加されるローアドレスストローブ信号、カラムアドレスストローブ信号、及び書込制御信号に応答し第１乃至第３制御信号を発生する制御回路と、
前記第１及び第２制御信号と外部から印加されるテストアドレスに応答しデータラインにデータを出力するメモリコアと、前記第３制御信号と前記カラムアドレスストローブ信号に応答し前記データラインに伝達されたデータを受け、入出力ピンを通じ外部に出力するデータ出力回路とを備え、
前記データ出力回路は、
前記第３制御信号に応答し前記メモリコアのデータラインに伝達されたデータの中奇数ビットをラッチさせる第１ラッチ部と、
前記第３制御信号に応答し前記メモリコアのデータラインに伝達されたデータの中偶数ビットをラッチさせる第２ラッチ部と、
ロッド信号に応答し前記第１ラッチ部にラッチされた奇数ビットのデータを受け入れ前記カラムアドレスストローブ信号の各立下りエッジから前記奇数ビットのデータを下位ビット方向に順次にシフトさせ各立上りエッジから順次に１ビットずつ出力する第１シフトレジスタ部と、
前記ロッド信号に応答し前記第２ラッチ部にラッチされた偶数ビットのデータを受け入れ前記カラムアドレスストローブ信号の各立下りエッジから前記偶数ビットのデータを下位ビット方向に順次にシフトさせ１ビットずつ出力する第２シフトレジスタ部と、
前記カラムアドレスストローブ信号の各立下りエッジから前記第１シフトレジスタの出力を順次に前記入出力ピンを通じ出力し各立上りエッジから前記第２シフトレジスタの出力を順次に前記入出力ピンを通じ出力するマルチプレクサとを備えることを特徴とする半導体メモリ装置。
【請求項２８】
メモリセルアレイと周辺回路を含むメモリコアと、前記メモリコアからデータを受け入れ入出力ピンを通じ出力するデータ出力回路とを備える半導体メモリ装置のテスト方法において、
ローアドレスストローブ信号をアクティブさせる段階と、
カラムアドレスストローブ信号の最初の駆動でアクティブされる第１制御信号を発生させ、前記第１制御信号がアクティブされる時に前記メモリコアに入力されるテストアドレスをラッチさせる段階と、
前記カラムアドレスストローブ信号の２番目の駆動でアクティブされる第２制御信号を発生させ、前記第２制御信号がアクティブされる時に前記メモリコアのカラム選択ラインをイネーブルさせる段階と、
前記カラムアドレスストローブ信号の３番目の駆動でアクティブされる第３制御信号を発生させ、前記第３制御信号がアクティブされる時に前記メモリコアのデータラインに伝達されたデータを前記データ出力回路にラッチさせる段階と、
前記カラムアドレスストローブ信号の４番目以降の駆動で順次に同期させ前記データ出力回路にラッチされたデータの最下位ビットから順次に入出力ピンを通じ出力させる段階とを備えることを特徴とする半導体メモリ装置のテスト方法。
【請求項２９】
前記ラッチされたデータは前記カラムアドレスストローブ信号の立上りエッジ及び立下りエッジから連続的に前記入出力ピンを通じ出力されることを特徴とする請求項２８に記載の半導体メモリ装置のテスト方法。
【請求項３０】
前記ラッチされたデータの奇数ビットは前記カラムアドレスストローブ信号の立下りエッジから前記入出力ピンを通じ出力され、偶数ビットは前記カラムアドレスストローブ信号の立上りエッジから前記入出力ピンを通じ出力されることを特徴とする請求項２９に記載の半導体メモリ装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速半導体メモリ装置に係り、特に直接アクセスモードテスト制御回路を備える高速半導体メモリ装置及びそのテスト方法に関する。
【０００２】
【従来の技術】
高速半導体メモリ装置は、図１のようにメモリコア１０５と、入出力部１０１と、インタフェースロジック１０３とから構成される。前記入出力部１０１は、外部ピンＰ１乃至Ｐｎに印加される命令及びデータを受け入れたり、または前記外部ピンＰ１乃至Ｐｎに内部データを出力する。前記インタフェースロジック１０３は、前記入出力部１０１から入る命令を受けてデコード(ｄecoｄe)し、前記メモリコア１０５を制御する制御信号Ｃ１乃至Ｃｎを発生し、また前記入出力部１０１から入るデータを前記メモリコア１０５のデータラインＲＷＤ<７:０>に伝達する。
【０００３】
前記のような構造を有する高速半導体メモリ装置のメモリコアのメモリセルをテストするためには、直接アクセスモードのテスト方法が使われる。前記直接アクセスモードテスト方法においては、テスト装備を用いて前記インタフェースロジック１０３をバイパスさせ、前記外部ピンＰ１乃至Ｐｎをメモリコアの制御信号Ｃ１乃至Ｃｎと直接連結することによって、前記メモリコア１０５のメモリセルをテストする。前記直接アクセスモードテスト方法を用いてメモリセルをテストしようとする時は、まず全てのメモリセルにデータを書込んだ後に、読出し動作を遂行する。この時、前記メモリセルに書込まれたデータと読出されたデータとを比較することによって、前記メモリセルの良好(Pａss)及び不良(Fａil)を判断するようになる。
【０００４】
図２は、従来技術にともなう直接アクセスモードテスト制御回路を備える高速半導体メモリ装置の概略的なブロック図であり、図３は、図２に示された高速半導体メモリ装置を直接アクセスモードテスト方法でテストする時の、読出しサイクルのタイミング図である。
【０００５】
図２を参照すれば、前記従来の高速半導体メモリ装置は、メモリコア２０１と、制御部２０３、及びデータ出力部２０５を備えており、ここでは読出し動作と関連するブロックのみが示されている。図３に示されたタイミング図を参照して、直接アクセスモードテスト時の図２に示された高速半導体メモリ装置の読出し動作を説明すれば次の通りである。
【０００６】
所定の外部ピンに印加されるローアドレスストローブ信号ＴｅｓｔＲＡＳＢが論理"ロー"に下降する時、アドレスピンに印加されるテストアドレスＴｅｓｔＡＤＤＲ<１１:０>、すなわち、ローアドレスＲＡＤＤＲにより前記メモリコア２０１の該当ワードライン(図示せず）がイネーブルされる。また、他の所定の外部ピンに印加されるカラムアドレスストローブ信号ＴｅｓｔＣＡＳＢが論理"ロー"に下降する時、前記アドレスピンに印加されるテストアドレスＴｅｓｔＡＤＤＲ<１１:０>、すなわち、カラムアドレスＣＡＤＤＲにより、前記メモリコア２０１の該当カラム選択ラインＣＳＬが論理"ハイ"にイネーブルされる。
【０００７】
この時に書込動作及び読出し動作を決定する制御信号ＴｅｓｔＷＲＩＴＥが論理"ロー"になった状態であるから読出し動作が遂行されるようになり、これに伴い、データラインＲＷＤ<７:０>に前記メモリコア２０１から読出されたデータが伝達される。
【０００８】
前記データラインＲＷＤ<７:０>に伝達されたデータは、所定のクロックピンに印加されるクロック信号ＴｅｓｔＣＬＫの最初及び２番目立下りエッジにより発生される制御信号ＴｅｓｔＲｅａｄＬｏａｄに応答し、前記データ出力部２０５に貯蔵される。前記データ出力部２０５に貯蔵されたデータは、連続される前記クロック信号ＴｅｓｔＣＬＫの立下りエッジ及び立上りエッジから入出力ピンＤＱ<７:０>を通じ連続的に出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら、前述のように、前記従来技術にともなう直接アクセスモードテスト制御回路を備える高速半導体メモリ装置では、直接アクセステストモードの読出し動作時に前記データ出力部２０５を制御するため、前記クロック信号ＴｅｓｔＣＬＫを印加するための別のクロックピンが必要である。ところが、直接アクセスモードテスト時に使われるピン数は、同時にテストできる半導体メモリ装置の数と相関関係がある。すなわち、使われるピン数が多ければ同時にテストできる半導体メモリ装置の数が減少し、全体のテスト時間が増えるようになる。したがって、同時にテストできる半導体メモリ装置の数を増やすためには、使われるピン数を減らすことが必要である。
【００１０】
本発明の目的は、直接アクセステストモードの読出し動作時に使われるクロックピンを取り除くことによって、テスト効率が向上される高速半導体メモリ装置及びそのテスト方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明にともなう半導体メモリ装置は、メモリセルアレイと周辺回路を含むメモリコアと、テスト動作時に、外部から印加されるカラムアドレスストローブ信号の連続的な駆動によって前記メモリコアからのデータ読出しを可能にする制御手段とを備え、前記カラムアドレスストローブ信号の１番目の駆動に応答して前記メモリコアに入力されるテストアドレスがラッチされ、前記カラムアドレスストローブ信号の２番目の駆動に応答して前記メモリコアのカラム選択ラインがイネーブルされ、前記カラムアドレスストローブ信号の３番目の駆動に応答して前記メモリコアのデータラインに伝達されたデータが前記データ出力回路にラッチされ、前記カラムアドレスストローブ信号の４番目の駆動から順次に応答して前記データ出力回路にラッチされたデータの最下位ビット（ＬＳＢ）から順次に入出力ピンを通じて出力されることを特徴とする。
【００１２】
前記制御手段は、第１制御信号発生手段、第２制御信号発生手段、第３制御信号発生手段、及びイネーブル信号発生手段を備える。前記第１制御信号発生手段は、外部から前記メモリコアに入力されるテストアドレスをラッチするため、前記カラムアドレスストローブ信号の最初の駆動でアクティブされる第１制御信号を発生する。前記第２制御信号発生手段は、前記メモリコアのカラム選択ラインをイネーブルさせるため、前記カラムアドレスストローブ信号の２番目の駆動でアクティブされる第２制御信号を発生する。前記第３制御信号発生手段は、前記メモリコアのデータラインに伝達されたデータをデータ出力手段にラッチさせるため、前記カラムアドレスストローブ信号の３番目の駆動でアクティブされる第３制御信号を発生する。前記イネーブル信号発生手段は、前記第１及び第２制御信号発生手段をイネーブルさせるため、第１及び第２イネーブル信号を発生する。
【００１３】
前記データ出力手段は、第１ラッチ部と、第２ラッチ部と、第１シフトレジスタ部と、第２シフトレジスタ部、及びマルチプレクサを備える。前記第１ラッチ部は、前記第３制御信号に応答し前記メモリコアのデータラインに伝達されたデータの中奇数ビットをラッチさせる。前記第２ラッチ部は、前記第３制御信号に応答し前記メモリコアのデータラインに伝達されたデータの中偶数ビットをラッチさせる。前記第１シフトレジスタ部は、ロッド信号に応答し前記第１ラッチ部にラッチされた奇数ビットのデータを受け入れ前記カラムアドレスストローブ信号の各立下りエッジから前記奇数ビットのデータを下位ビット方向に順次にシフトさせ各立上りエッジから順次に１ビットずつ出力する。前記第２シフトレジスタ部は、前記ロッド信号に応答し前記第２ラッチ部にラッチされた偶数ビットのデータを受け入れ前記カラムアドレスストローブ信号の各立下りエッジから前記偶数ビットのデータを下位ビット方向に順次にシフトさせ１ビットずつ出力する。前記マルチプレクサは、前記カラムアドレスストローブ信号の各立下りエッジから前記第１シフトレジスタの出力を順次に入出力ピンを通じ出力し各立上りエッジから前記第２シフトレジスタの出力を順次に前記入出力ピンを通じ出力する。
【００１４】
すなわち、前記データ出力手段は、前記第３制御信号に応答し前記メモリコアのデータラインに伝達されたデータをラッチさせ、前記カラムアドレスストローブ信号の４番目以降の駆動で順次に同期され前記ラッチされたデータの最下位ビットＬＳＢから順次に入出力ピンを通じ出力する。特に前記ラッチされたデータは前記カラムアドレスストローブ信号の立上りエッジ及び立下りエッジから連続的に前記入出力ピンを通じ出力される。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。
【００１６】
図４を参照すれば、本発明の実施の形態にともなう直接アクセスモードテスト制御回路を備える高速半導体メモリ装置は、メモリコア４０１と、制御部４０３、及びデータ出力部４０５を備える。ここでは、読出し動作と関連するブロックのみが示されている。
【００１７】
前記制御部４０３は、直接アクセスモードテスト動作時に、外部から所定のピンに各々印加されるローアドレスストローブ信号ＴｅｓｔＲＡＳＢ、カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢ、及び書込制御信号ＴｅｓｔＷＲＩＴＥに応答し、第１乃至第３制御信号ＣＯＬＬＡＴ、ＣＯＬＣＹＣ、ＴｅｓｔＲｅａｄＬｏａｄを発生する。前記メモリコア４０１はメモリセルアレイと周辺回路を含んで構成され、前記第１及び第２制御信号ＣＯＬＬＡＴ、ＣＯＬＣＹＣと外部からアドレスピンに印加されるテストアドレスＴｅｓｔＡＤＤＲ<１１:０>に応答し、データラインＲＷＤ<７:０>にデータを出力する。前記データ出力部４０５は、前記第３制御信号ＴｅｓｔＲｅａｄＬｏａｄと前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢに応答し、前記データラインＲＷＤ<７:０>に伝達されたデータを受け入れて入出力ピンＤＱを通じ外部に出力する。
【００１８】
前述した本実施の形態にともなう半導体メモリ装置では、直接アクセスモードテスト動作時に、前記制御部４０３が前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの連続的な駆動によって、前記メモリコア４０１からのデータ読出しを可能にする。したがって、前記データ出力部４０５を制御するための別のクロック信号が要らなくなり、これに伴い前記クロック信号を印加するための別のクロックピンが要らない。詳細な動作は図７のタイミング図を参照して以下に説明する。
【００１９】
図５は、図４に示された制御部の詳細回路図である。
【００２０】
図５を参照すれば、前記制御部は、第１制御信号発生部６０１と、第２制御信号発生部６０３と、第３制御信号発生部６０５、及びイネーブル信号発生部６０７を備える。
【００２１】
前記第１制御信号発生部６０１は、図４に示されたメモリコア４０１に入力されるテストアドレスＴｅｓｔＡＤＤＲ<１１:０>をラッチするため、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの最初の駆動でアクティブされる第１制御信号ＣＯＬＬＡＴを発生する。前記第２制御信号発生部６０３は、前記メモリコア４０１のカラム選択ラインＣＳＬ(図示せず)をイネーブルさせるため、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの２番目の駆動でアクティブされる第２制御信号ＣＯＬＣＹＣを発生する。前記第３制御信号発生部６０５は、前記メモリコア４０１のデータラインＲＷＤ<７:０>に伝達されたデータを図４に示されたデータ出力部４０５にラッチさせるため、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの３番目の駆動でアクティブされる第３制御信号ＴｅｓｔＲｅａｄＬｏａｄを発生する。前記イネーブル信号発生部６０７は、前記第１及び第２制御信号発生部６０１、６０３をイネーブルさせるため、第１及び第２イネーブル信号ＣＯＬＬＡＴ-ＥＮ、ＴＳを発生する。
【００２２】
前記第１制御信号発生部６０１は、前記ローアドレスストローブ信号ＴｅｓｔＲＡＳＢを反転させる第１インバータ６０１ａと、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢを反転させる第２インバータ６０１ｂと、前記第１及び第２インバータ６０１ａ、６０１ｂの出力信号と前記第１イネーブル信号ＣＯＬＬＡＴ-ＥＮを入力とするＮＡＮＤゲート６０１ｃ、及び前記ＮＡＮＤゲート６０１ｃの出力信号を反転させて前記第１制御信号ＣＯＬＬＡＴを発生する第３インバータ６０１ｄを含んで構成される。
【００２３】
前記第２制御信号発生部６０３は、前記第１インバータ６０１ａの出力信号である前記ローアドレスストローブ信号ＴｅｓｔＲＡＳＢの反転信号及び前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢを入力とするＮＡＮＤゲート６０３ａと、前記第２イネーブル信号ＴＳを反転させるインバータ６０３ｂ、及び前記ＮＡＮＤゲート６０３ａの出力信号及び前記インバータ６０３ｂの出力信号を入力とし前記第２制御信号ＣＯＬＣＹＣを発生するＮＯＲゲート６０４ｃを含んで構成される。
【００２４】
前記第３制御信号発生部６０５は、前記ローアドレスストローブ信号ＴｅｓｔＲＡＳＢの反転信号によりリセットされ、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢに応答して前記第２制御信号ＣＯＬＣＹＣを遅延させるフリップフロップ６０５ａと、前記書込制御信号ＴｅｓｔＷＲＩＴＥを反転させるインバータ６０５ｂと、前記インバータ６０５ｂの出力信号及び前記フリップフロップ６０５ａの出力信号を入力とするＮＡＮＤゲート６０５ｃ、及び前記ＮＡＮＤゲート６０５ｃの出力信号を反転させて前記第３制御信号ＴｅｓｔＲｅａｄＬｏａｄを発生するインバータ６０５ｄを含んで構成される。
【００２５】
前記イネーブル信号発生部６０７は、リセット信号発生部６０７ａと、クロック信号発生部６０７ｂと、フリップフロップ６０７ｃと、６ビットシフトレジスタ６０７ｄと、ラッチ６０７ｅと、インバータ６０７ｆ、及びＮＡＮＤゲート６０７ｇを含んで構成される。
【００２６】
前記リセット信号発生部６０７ａは、前記ローアドレスストローブ信号ＴｅｓｔＲＡＳＢの反転信号及び前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢを入力とし、リセット信号ＲＳを発生する。前記クロック信号発生部６０７ｂは、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢ及び外部から所定のピンを通じ印加される直接アクセステスト制御信号ＤＡＭＯＤＥを入力とし、クロック信号ＣＫを発生する。前記フリップフロップ６０７ｃは、前記リセット信号ＲＳによりリセットされ、前記クロック信号ＣＫに応答して論理"ハイ"データ（ＶＤＤ）を入力として受け入れる。前記６ビットシフトレジスタ６０７ｄは、前記リセット信号ＲＳによりリセットされ、前記クロック信号ＣＫに応答して入力信号を１クロックずつシフトさせる。前記ＮＡＮＤゲート６０７ｇは、前記６ビットシフトレジスタ６０７ｄの出力信号が前記インバータ６０７ｆで反転された信号及び前記フリップフロップ６０７ｃの出力信号を入力とし、前記６ビットシフトレジスタ６０７ｄの入力信号、すなわち、前記第１イネーブル信号ＣＯＬＬＡＴ-ＥＮを発生する。前記ラッチ６０７ｅは、前記リセット信号ＲＳによりリセットされ、前記クロック信号ＣＫに応答して前記第１イネーブル信号ＣＯＬＬＡＴ-ＥＮを受け前記第２イネーブル信号ＴＳを発生する。
【００２７】
前記リセット信号発生部６０７ａは、前記ローアドレスストローブ信号ＴｅｓｔＲＡＳＢの反転信号を１つの入力とするＮＯＲゲートａ１と、前記ＮＯＲゲートａ１の出力信号及び前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢを入力として、出力信号が前記ＮＯＲゲートａ１の異なる入力に使われるＮＯＲゲートａ２と、前記ローアドレスストローブ信号ＴｅｓｔＲＡＳＢの反転信号を再び反転させるインバータａ３と、前記インバータａ３の出力信号及び前記ＮＯＲゲートａ２の出力信号を入力として前記リセット信号ＲＳを発生するＮＡＮＤゲートａ４を含んで構成される。
【００２８】
前記クロック信号発生部６０７ｂは、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢを反転させるインバータｂ１と、前記直接アクセステスト制御信号ＤＡＭＯＤＥを反転させるインバータｂ２と、前記インバータｂ１、ｂ２の出力信号を入力とするＮＡＮＤゲートｂ３と、前記ＮＡＮＤゲートｂ３の出力信号を反転させて前記クロック信号ＣＫを発生するインバータｂ４を含んで構成される。
【００２９】
図６は、図４に示されたデータ出力部の詳細回路図である。
【００３０】
図６を参照すれば、前記データ出力部は、第１ラッチ部７０１と、第２ラッチ部７０３と、第１シフトレジスタ部７０５と、第２シフトレジスタ部７０７、及びマルチプレクサ７０９を備える。
【００３１】
前記第１ラッチ部７０１は、前記第３制御信号ＴｅｓｔＲｅａｄＬｏａｄに応答して、前記メモリコア４０１のデータラインＲＷＤ<７:０>に伝達されたデータの中から奇数ビットＲＷＤ<０、２、４、６>をラッチする。前記第２ラッチ部７０３は、前記第３制御信号ＴｅｓｔＲｅａｄＬｏａｄに応答して、前記メモリコア４０１のデータラインＲＷＤ<７:０>に伝達されたデータの中から偶数ビットＲＷＤ<１、３、５、７>をラッチする。
【００３２】
前記第１シフトレジスタ部７０５は、ロッド信号ｌｏａｄに応答して前記第１ラッチ部７０１にラッチされた奇数ビットのデータを受け入れ、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの各立下りエッジで前記奇数ビットのデータを下位ビット方向に順次にシフトさせ、各立上りエッジから順次に１ビットずつ出力する。前記第２シフトレジスタ部７０７は、前記ロッド信号ｌｏａｄに応答して前記第２ラッチ部７０３にラッチされた偶数ビットのデータを受け入れ、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの各立下りエッジで前記偶数ビットのデータを下位ビット方向に順次にシフトさせ、各立下がりエッジから順次に１ビットずつ出力する。
【００３３】
前記マルチプレクサ７０９は、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢがローの間は前記第１シフトレジスタ部７０５の出力を順次に入出力ピンＤＱを通じ出力し、ハイの間は前記第２シフトレジスタ部７０７の出力を順次に前記入出力ピンＤＱを通じ出力する。
【００３４】
前記第１ラッチ部７０１は４個のラッチ７０１ａ乃至７０１ｄを含んで構成され、前記第１シフトレジスタ部７０５は１個のラッチ７０５ａ、３個のフリップフロップ７０５ｂ乃至７０５ｄ、及び４個のマルチプレクサ７０５ｅ乃至７０５ｈを含んで構成される。また、前記第２ラッチ部７０３は４個のラッチ７０３ａ乃至７０３ｄを含んで構成され、前記第２シフトレジスタ部７０７は４個のフリップフロップ７０７ａ乃至７０７ｄと４個のマルチプレクサ７０７ｅ乃至７０７ｈを含んで構成される。
【００３５】
図７は、図４に示された高速半導体メモリ装置を直接アクセスモードテスト方法でテストする時の読出しサイクルのタイミング図である。図７に示されたタイミング図を参照して、直接アクセスモードテスト時に図４に示された本実施の形態にともなう高速半導体メモリ装置の読出し動作を説明すれば、次の通りである。
【００３６】
ローアドレスストローブ信号ＴｅｓｔＲＡＳＢが論理"ロー"に下降する時、アドレスピンに印加されるテストアドレスＴｅｓｔＡＤＤＲ<１１:０>、すなわち、ローアドレスＲＡＤＤＲにより前記メモリコア４０１の該当ワードライン(図示せず）がイネーブルされる。またカラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの最初の駆動、すなわち、最初の論理"ロー"区間ｔ１の間は第１制御信号ＣＯＬＬＡＴが論理"ハイ"にアクティブされる。これに伴い前記メモリコア４０１に入力されるテストアドレスＴｅｓｔＡＤＤＲ<１１:０>、すなわち、カラムアドレスＣＡＤＤＲがラッチされる。
【００３７】
次に、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの２番目の駆動、すなわち、２番目の論理"ハイ"区間ｔ２の間は第２制御信号ＣＯＬＣＹＣが論理"ハイ"にアクティブされる。また、図４及び図５の回路（図示せず）から前記第１及び第２制御信号により前記メモリコア４０１のカラム選択ラインＣＳＬが論理"ハイ"にアクティブされる。これに伴いデータラインＲＷＤ<７:０>に前記メモリコア４０１から読出されたデータが伝達される。前記カラム選択ラインＣＳＬは前記カラムアドレスＣＡＤＤＲにより選択される。
【００３８】
次に、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの３番目の駆動、すなわち、区間ｔ３及びｔ４の間は第３制御信号ＴｅｓｔＲｅａｄＬｏａｄが論理"ハイ"にアクティブされる。これに伴い前記データラインＲＷＤ<７:０>に伝達されたデータがデータ出力部４０５にラッチされる。
【００３９】
次に、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの４番目の駆動、すなわち、区間ｔ４の立下りエッジから順次に同期されて前記ラッチされたデータの最下位ビットＬＳＢから順次に入出力ピンＤＱを通じ外部に出力される。もう少し説明すれば、前記データ出力部４０５にラッチされたデータは、前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの区間ｔ４以後は、立下りエッジ及び立上りエッジから連続的に前記入出力ピンＤＱを通じ出力される。すなわち、前記ラッチされたデータの奇数ビット０、２、４、６は前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの区間ｔ４以後の各立下りエッジから前記入出力ピンＤＱを通じ出力され、偶数ビット１、３、５、７は前記カラムアドレスストローブ信号ＴｅｓｔＣＡＳＢの区間ｔ４以後の各立上りエッジから前記入出力ピンＤＱを通じ出力される。
【００４０】
以上のように、本発明を読出し動作と関連する部分のみを説明したがこれに限らず書込動作と関連する部分への変形が可能である。また本発明を一実施の形態を挙げて限定的に説明したがこれに限らず本発明の思想の範囲内で該分野の通常の知識を有する者により本願発明に対する各種の変形が可能なことは自明である。
【００４１】
【発明の効果】
前述のように、本発明にともなう半導体メモリ装置では、直接アクセスモードテスト時に、別のクロック信号なしにカラムアドレスストローブ信号を用いてメモリコアからのデータ読出しが可能である。したがって、前記クロック信号を印加するための別のクロックピンが要らないので、同時にテストできる半導体メモリ装置の数が増える長所がある。すなわち、テスト効率が向上される長所がある。
【００４２】
【図面の簡単な説明】
【図１】高速半導体メモリ装置の構造を示す図である。
【図２】従来の直接アクセスモードテスト制御回路を備える高速半導体メモリ装置の概略的なブロック図である。
【図３】図２に示された高速半導体メモリ装置を直接アクセスモードテスト方法でテストする時の読出しサイクルのタイミング図である。
【図４】本実施の形態にともなう直接アクセスモードテスト制御回路を備える高速半導体メモリ装置の概略的なブロック図である。
【図５】図４に示された制御部の詳細な回路図である。
【図６】図４に示されたデータ出力部の詳細な回路図である。
【図７】図４に示された高速半導体メモリ装置を直接アクセスモードテスト方法でテストする時の読出しサイクルのタイミング図である。
【符号の説明】
４０１  メモリコア
４０３  制御部
４０５  データ出力部
ＣＯＬＣＹＣ  第２制御信号
ＣＯＬＬＡＴ  第１制御信号
ＤＱ  入出力ピン
ＲＷＤ<７:０>  データライン
ＴｅｓｔＡＤＤＲ<１１:０>  テストアドレス
ＴｅｓｔＣＡＳＢ  カラムアドレスストローブ信号
ＴｅｓｔＲＡＳＢ  ローアドレスストローブ信号
ＴｅｓｔＲｅａｄＬｏａｄ  第３制御信号
ＴｅｓｔＷＲＩＴＥ  書込制御信号
【図１】
0003711200.tif 000002
【図２】
0003711200.tif 000003
【図３】
0003711200.tif 000004
【図４】
0003711200.tif 000005
【図５】
0003711200.tif 000006
【図６】
0003711200.tif 000007
【図７】
0003711200.tif 000008