(57)【特許請求の範囲】
【請求項１】
表示パネルに所定キャラクタを表示させる為の回路であって、キャラクタを表す表示データが格納される表示メモリ手段と、前記表示メモリ手段から読み出された表示データに基づいて前記表示パネルに前記表示データと対応するキャラクタを表示させるパネル駆動手段と、動作許可信号が一方の論理レベルの期間、前記表示メモリ手段の書き込み用のアドレスデータ及び表示データがシリアル入力されるシフトレジスタ手段と、を有する表示駆動回路において、
前記シフトレジスタ手段の出力と前記表示メモリ手段の入力との間に介在し、前記動作許可信号の他方の論理レベルへの変化タイミングに同期して前記シフトレジスタ手段の値をラッチするラッチ手段を備え、前記シフトレジスタ手段が次の表示の為のシフト動作を実行している期間に前記表示メモリ手段に対し前の表示データの書き込み動作を並行処理できる様にしたことを特徴とする表示駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示駆動回路に関する。
【０００２】
【従来の技術】
図８は従来の表示駆動回路を示すブロック図であり、同一チップ上に集積された形態とする。
【０００３】
図８において、（１）はインターフェイス回路であり、外部装置（マイクロコンピュータ等）から動作許可信号ＣＥ、クロック信号ＣＬ、書き込みの為の各種データＤＩが供給される。
【０００４】
インターフェイス回路（１）の具体例を図９に示す。図９において、（２）はアドレスレジスタであり、チップイネーブル信号ＣＥが「Ｌ」（ローレベル）の状態で、図８回路を動作させる為の鍵となるアドレスデータ（例えば８ビット）をクロック信号ＣＬに同期して保持するものである。（３）はアドレスデコーダであり、アドレスレジスタ（２）の値が正常値であるか否かを判定し、アドレスレジスタ（２）の値が正常値であった場合に「Ｈ」（ハイレベル）を出力するものである。アドレスデコーダ（３）による判定動作が終了すると、動作許可信号ＣＥが「Ｌ」から「Ｈ」へ変化する。動作許可信号ＣＥはＡＮＤゲート（４）の一方の入力端子に供給されると共に遅延回路（５）及びインバータ（６）を介してＡＮＤゲート（４）の他方の入力端子に供給される。即ち、動作許可信号ＣＥが「Ｌ」から「Ｈ」へ立ち上がると、ＡＮＤゲート（４）からは「Ｈ」のパルス信号が出力される。一方、動作許可信号ＣＥはＯＲゲート（７）の一方の入力端子に供給されると共に遅延回路（５）及びインバータ（６）を介してＯＲゲート（７）の他方の入力端子に供給される。即ち、動作許可信号ＣＥが「Ｈ」から「Ｌ」へ立ち下がると、ＯＲゲート（７）からは「Ｌ」のパルス信号が出力される。（８）はＤ型フリップフロップであり、Ｄ端子がアドレスデコーダ（３）の出力と接続され、Ｃ端子がＡＮＤゲート（４）の出力と接続され、Ｒ端子がＯＲゲート（７）の出力を反転させた状態で接続される。従って、Ｄ型フリップフロップ（８）は、動作許可信号ＣＥが「Ｌ」から「Ｈ」へ変化した時、アドレスデコーダ（３）の「Ｈ」出力を保持する。これより、ＡＮＤゲート（９）（１０）は開状態となり、ＡＮＤゲート（９）からは後段のメモリに対する書き込み用の各種データＤＩ（以降ＳＤＩ）が出力され、ＡＮＤゲート（１０）からはクロック信号ＣＬ（以降ＳＣＬ）が出力される。インターフェイス回路（１）の出力はシフトレジスタ（例えば２４ビット）と接続され、各種データＳＤＩはクロック信号ＳＣＬに同期した状態でシフトレジスタに供給される。各種データＳＤＩの全ビットがシフトレジスタに供給されると、動作許可信号ＣＥが「Ｈ」から「Ｌ」へ変化し、Ｄ型フリップフロップ（８）のリセットに伴いＡＮＤゲート（９）（１０）が閉状態となり、シフトレジスタのシフト動作は停止する。
【０００５】
図８に戻り、（１１）は前述のシフトレジスタであり、動作許可信号ＣＥが「Ｈ」の期間、前記メモリに対する書き込み用の各種データＳＤＩ（２４ビット：Ｄ０〜Ｄ２３）をクロック信号ＳＣＬに同期してシリアル入力するものである。シフトレジスタ（１１）は２４個のＤ型フリップフロップ（図示せず）をカスケード接続したシリアル入力形態及びパラレル出力形態を有するものである。尚、各種データＳＤＩは、アドレスデータ、表示データ、命令コード等を含む。
【０００６】
（１２）はキャラクタジェネレータＲＯＭであり、表示パネル（図示せず）に表示すべきキャラクタを表すキャラクタデータ（例えば横５Ｘ縦７ドット）が格納されたものである。尚、キャラクタジェネレータＲＯＭ（１２）はマスクＲＯＭ等の不揮発性メモリであり、変更の可能性が低いキャラクタデータが製造段階で格納される。（１３）はキャラクタジェネレータＲＡＭであり、キャラクタジェネレータＲＯＭ（１２）と同様、表示パネルに表示すべき他のキャラクタを表すキャラクタデータが格納されるものである。尚、キャラクタジェネレータＲＡＭ（１３）はＳＲＡＭ等の揮発性メモリであり、変更の可能性が高いキャラクタデータが外部装置からの制御の基で必要に応じてその都度格納される。（１４）は表示ＲＡＭであり、キャラクタジェネレータＲＯＭ（１２）及びキャラクタジェネレータＲＡＭ（１３）をアドレス指定する為のキャラクタコードが表示パネルの各桁に対応するアドレスに格納されるものである。例えば、表示パネルが６４桁の場合、１桁目に対応する表示ＲＡＭ（１４）のアドレスが００Ｈ（Ｈ：ヘキサデシマル）ならば６４桁目に対応する表示ＲＡＭ（１４）のアドレスは＋１ずつ加算されて３ＦＨとなる。（１５）はアクセサリＲＡＭであり、表示パネルに表示すべきキャラクタ以外の情報を表すアクセサリデータが表示パネルの各桁に対応するアドレスに格納されるものである。例えば、アクセサリ情報が１６種類の場合、１桁目に対応するアクセサリＲＡＭ（１５）のアドレスが０Ｈならば１６桁目に対応するアクセサリＲＡＭ（１５）のアドレスは＋１ずつ加算されてＦＨとなる。尚、アクセサリＲＡＭ（１５）は、キャラクタジェネレータＲＡＭ（１３）と同様にＳＲＡＭ等の揮発性メモリであり、必要に応じてアクセサリデータを書き換え可能である。
【０００７】
（１６）はキャラクタコード及びアクセサリデータを読み出す為のアドレスカウンタであり、表示ＲＡＭ（１４）に対し６ビットのアドレスデータＤＣＲＤＡ０〜ＤＣＲＤＡ５を供給し、アクセサリＲＡＭ（１５）に対し４ビットのアドレスデータＡＤＲＤＡ０〜ＡＤＲＤＡ３を供給する。
【０００８】
（１７）はインストラクションデコーダであり、キャラクタジェネレータＲＡＭ（１３）にキャラクタデータを書き込む為の命令信号ＷＣＣＫ、表示ＲＡＭ（１４）にキャラクタコードを書き込む為の命令信号ＷＤＣＫ、アクセサリＲＡＭ（１５）にアクセサリデータを書き込む為の命令信号ＷＡＣＫを発生するものである。
【０００９】
インストラクションデコーダ（１７）の具体例を図１０に示す。図１０において、（１８）はデコーダであり、シフトレジスタ（１１）が保持する命令コードＤ２０〜Ｄ２３の解読結果に従って命令信号ＷＣＣＫ、ＷＤＣＫ、ＷＡＣＫの基となる信号ＷＣＥＮＢ、ＷＤＥＮＢ、ＷＡＥＮＢの何れか１つを選択的に発生するものである。インターフェイス回路（１）内部のＤ型フリップフロップ（８）の出力ＤＩＥＮＢは、ＮＯＲゲート（１９）の一方の入力端子に供給されると共に遅延回路（２０）及びインバータ（２１）を介してＮＯＲゲート（１９）の他方の入力端子に供給される。即ち、ＮＯＲゲート（１９）からは、シフトレジスタ（１１）が２４ビット分のシフト動作を終了して信号ＤＩＥＮＢが「Ｈ」から「Ｌ」へ変化した時、「Ｈ」のパルス信号が出力される。ＮＯＲゲート（１９）の出力はＡＮＤゲート（２２）（２３）（２４）の一方の入力端子に供給され、信号ＷＤＥＮＢ、ＷＡＥＮＢ、ＷＣＥＮＢはＡＮＤゲート（２２）（２３）（２４）の他方の入力端子に供給される。従って、ＡＮＤゲート（２２）（２３）（２４）からは、ＮＯＲゲート（１９）の出力が「Ｈ」となる期間だけ命令信号ＷＤＣＫ、ＷＡＣＫ、ＷＣＣＫが出力される。
【００１０】
表示ＲＡＭ（１４）の具体例を図１１に示す。図１１において、（２５）は揮発性のセルアレイであり、読み出し許可端子ＯＥ、書き込み許可端子ＷＥ、アドレス端子Ａ０〜Ａ５、データ入出力端子ＩＯ０〜ＩＯ７を有する。（２６−０）〜（２６−５）は２個のＡＮＤゲート及び１個のＯＲゲートから成る切換回路であり、各切換回路（２６−０）〜（２６−５）を構成する図面上部のＡＮＤゲートの一方の入力端子には読み出し用のアドレスデータＤＣＲＤＡ０〜ＤＣＲＤＡ５が供給され、他方の入力端子には切換信号ＤＣＲＷＣＴが供給される。一方、各切換回路（２６−０）〜（２６−５）を構成する図面下部のＡＮＤゲートの一方の入力端子にはシフトレジスタ（１１）が保持する書き込み用のアドレスデータＤ８〜Ｄ１３が供給され、他方の入力端子には切換信号ＤＣＲＷＣＴが反転して供給される。（２７−０）〜（２７−５）はラッチ回路であり、ラッチ回路（２７−０）〜（２７−５）のＬ端子には切換回路（２６−０）〜（２６−５）を構成するＯＲゲートの出力が供給され、Ｃ端子にはクロック信号ＤＣＬＣＫが供給され、Ｑ端子の出力はセルアレイ（２５）のアドレス端子Ａ０〜Ａ５に供給される。読み出し許可信号ＤＣＯＥは読み出し許可端子ＯＥに供給される。（２８）は書き込み許可信号発生回路であり、インストラクションデコーダ（１７）から命令信号ＷＤＣＫが供給されると、所定タイミングで書き込み許可信号ＤＣＷＥを発生し書き込み許可端子ＷＥに供給するものである。シフトレジスタ（１１）が保持するキャラクタコードＤ０〜Ｄ７はバッファ（２９−０）〜（２９−７）を介してデータ入出力端子ＩＯ０〜ＩＯ７に供給される。
【００１１】
表示ＲＡＭ（１４）からキャラクタコードを読み出す場合、切換信号ＤＣＲＷＣＴが「Ｈ」となり、アドレスカウンタ（１６）から出力されたアドレスデータＤＣＲＤＡ０〜ＤＣＲＤＡ５が切換回路（２６−０）〜（２６−５）を介して選択出力される。その後、クロック信号ＤＣＬＣＫが「Ｈ」となり、アドレスデータＤＣＲＤＡ０〜ＤＣＲＤＡ５がラッチ回路（２７−０）〜（２７−５）にラッチされる。即ち、表示ＲＡＭ（１４）の全アドレスのうちアドレスデータＤＣＲＤＡ０〜ＤＣＲＤＡ５に該当するアドレスが指定される。その後、読み出し許可信号ＤＣＯＥが「Ｈ」となり、表示ＲＡＭ（１４）の指定アドレスからキャラクタコードＤＣＤＴ０〜ＤＣＤＴ７が読み出される。尚、この時、信号ＤＣＷＲＤＴが「Ｌ」でバッファ（２９−０）〜（２９−７）がハイインピーダンス状態となっている為、読み出し時のキャラクタコードＤＣＤＴ０〜ＤＣＤＴ７は書き込み時のキャラクタコードＤ０〜Ｄ７と干渉することはない。
【００１２】
表示ＲＡＭ（１４）にキャラクタコードを書き込む場合、切換信号ＤＣＲＷＣＴが「Ｌ」となり、シフトレジスタ（１１）が保持するアドレスデータＤ８〜Ｄ１３が切換回路（２６−０）〜（２６−５）を介して出力される。その後、クロック信号ＤＣＬＣＫが「Ｈ」となり、アドレスデータＤ８〜Ｄ１３がラッチ回路（２７−０）〜（２７−５）にラッチされる。即ち、表示ＲＡＭ（１４）の全アドレスのうちアドレスデータＤ８〜Ｄ１３に該当するアドレスが指定される。その後、書き込み許可信号ＤＣＷＥが「Ｈ」となり、表示ＲＡＭ（１４）の指定アドレスにキャラクタコードＤ０〜Ｄ７が書き込まれる。
【００１３】
アクセサリＲＡＭ（１５）の具体例を図１２に示す。図１２において、（３０）は揮発性のセルアレイであり、読み出し許可端子ＯＥ、書き込み許可端子ＷＥ、アドレス端子Ａ０〜Ａ３、データ入出力端子ＩＯ０〜ＩＯ４を有する。（３１−０）〜（３１−３）は２個のＡＮＤゲート及び１個のＯＲゲートから成る切換回路であり、各切換回路（３１−０）〜（３１−３）を構成する図面上部のＡＮＤゲートの一方の入力端子には読み出し用のアドレスデータＡＤＲＤＡ０〜ＡＤＲＤＡ３が供給され、他方の入力端子には切換信号ＡＤＲＷＣＴが供給される。一方、各切換回路（３１−０）〜（３１−３）を構成する図面下部のＡＮＤゲートの一方の入力端子にはシフトレジスタ（１１）が保持する書き込み用のアドレスデータＤ８〜Ｄ１１が供給され、他方の入力端子には切換信号ＡＤＲＷＣＴが反転して供給される。（３２−０）〜（３２−３）はラッチ回路であり、ラッチ回路（３２−０）〜（３２−３）のＬ端子には切換回路（３１−０）〜（３１−３）を構成するＯＲゲートの出力が供給され、Ｃ端子にはクロック信号ＡＤＬＣＫが供給され、Ｑ端子の出力はセルアレイ（３０）のアドレス端子Ａ０〜Ａ３に供給される。読み出し許可信号ＡＤＯＥは読み出し許可端子ＯＥに供給される。（３３）は書き込み許可信号発生回路であり、インストラクションデコーダ（１７）から命令信号ＷＡＣＫが供給されると、所定タイミングで書き込み許可信号ＡＤＷＥを発生し書き込み許可端子ＷＥに供給するものである。シフトレジスタ（１１）が保持するアクセサリデータＤ０〜Ｄ４はバッファ（３３−０）〜（３３−４）を介してデータ入出力端子ＩＯ０〜ＩＯ４に供給される。
【００１４】
アクセサリＲＡＭ（１５）からアクセサリデータを読み出す場合、切換信号ＡＤＲＷＣＴが「Ｈ」となり、アドレスカウンタ（１６）から出力されたアドレスデータＡＤＲＤＡ０〜ＡＤＲＤＡ３が切換回路（３１−０）〜（３１−３）を介して選択出力される。その後、クロック信号ＡＤＬＣＫが「Ｈ」となり、アドレスデータＡＤＲＤＡ０〜ＡＤＲＤＡ３がラッチ回路（３２−０）〜（３２−３）にラッチされる。即ち、アクセサリＲＡＭ（１５）の全アドレスのうちアドレスデータＡＤＲＤＡ０〜ＡＤＲＤＡ３に該当するアドレスが指定される。その後、読み出し許可信号ＡＤＯＥが「Ｈ」となり、アクセサリＲＡＭ（１５）の指定アドレスからアクセサリデータＡＤＤＴ０〜ＡＤＤＴ４が読み出される。尚、この時、信号ＡＤＷＲＤＴが「Ｌ」でバッファ（３３−０）〜（３３−４）がハイインピーダンス状態となっている為、読み出し時のアクセサリデータＡＤＤＴ０〜ＡＤＤＴ４は書き込み時のアクセサリデータＤ０〜Ｄ４と干渉することはない。
【００１５】
アクセサリＲＡＭ（１５）にアクセサリデータを書き込む場合、切換信号ＡＤＲＷＣＴが「Ｌ」となり、シフトレジスタ（１１）が保持するアドレスデータＤ８〜Ｄ１１が切換回路（３１−０）〜（３１−３）を介して出力される。その後、クロック信号ＡＤＬＣＫが「Ｈ」となり、アドレスデータＤ８〜Ｄ１１がラッチ回路（３２−０）〜（３２−３）にラッチされる。即ち、アクセサリＲＡＭ（１５）の全アドレスのうちアドレスデータＤ８〜Ｄ１１に該当するアドレスが指定される。その後、書き込み許可信号ＡＤＷＥが「Ｈ」となり、アクセサリＲＡＭ（１５）の指定アドレスにアクセサリデータＤ０〜Ｄ４が書き込まれる。
【００１６】
尚、表示ＲＡＭ（１４）、アクセサリＲＡＭ（１５）に各々キャラクタコード、アクセサリデータを書き込む場合、シフトレジスタ（１１）の全２４ビットデータを変更してから行う。
【００１７】
図８に戻り、表示パネルは、例えば６０本のセグメント電極及び８本のコモン電極をマトリクス配置したものである。即ち、キャラクタフォントが横５Ｘ縦７ドットの場合、表示パネルは１２キャラクタを表示可能となる。尚、１本のコモン電極はアクセサリ情報の表示の為に使用される。（３４）はラッチ回路であり、表示パネルの横１行に表示すべき情報を、キャラクタジェネレータＲＯＭ（１２）、キャラクタジェネレータＲＡＭ（１３）、アクセサリＲＡＭ（１５）から取り込みラッチするものである。（３５）はセグメント駆動回路であり、出力端子ＳＥＧ１〜ＳＥＧ６０が表示パネルの６０本のセグメント電極と接続され、ラッチ回路（３４）の値に応じて、セグメント電極に対し点灯又は消灯の為の駆動信号を出力するものである。（３６）はコモン駆動回路であり、出力端子ＣＯＭ１〜ＣＯＭ８が表示パネルの８本のコモン電極と接続され、セグメント電極を活性化する為の駆動信号を予め定められた周波数で順次出力するものである。（３７）はタイミング信号発生回路であり、各ブロックを同期させ、表示パネルにキャラクタ情報及びアクセサリ情報を確実に表示させるものである。
【００１８】
さて、セグメント駆動信号ＳＥＧ１〜ＳＥＧ６０及びコモン駆動信号ＣＯＭ１〜ＣＯＭ８の発生に伴い、表示パネルの横６０Ｘ縦８ドット領域にキャラクタ情報及びアクセサリ情報を１度表示した後、表示内容を変更する場合、表示ＲＡＭ（１４）及びアクセサリＲＡＭ（１５）の内容を変更しなければならない。即ち、シフトレジスタ（１１）の内容を変更しなければならない。そこで、表示パネルの表示内容を各桁に亘って変更する際、表示ＲＡＭ（１４）又はアクセサリＲＡＭ（１５）の書き込み開始アドレスにキャラクタコード又はアクセサリデータを書き込んだ後も、書き込み開始アドレスから順次＋１ずつ加算したアドレスデータをキャラクタコード又はアクセサリデータに付加してシフトレジスタ（１１）に転送する必要がある。
【００１９】
【発明が解決しようとする課題】
しかし、従来回路は、シフトレジスタ（１１）がシフト動作を終了した時点から表示ＲＡＭ（１４）及びアクセサリＲＡＭ（１５）に対し書き込み動作を開始する構成となっている。即ち、動作許可信号ＣＥが「Ｈ」の時はシフトレジスタ（１１）のシフト動作、動作許可信号ＣＥが「Ｌ」の時は表示ＲＡＭ（１４）、アクセサリＲＡＭ（１５）の書き込み動作を実行する様になっている。従って、表示ＲＡＭ（１４）及びアクセサリＲＡＭ（１５）の書き込み時間は限られてしまい、書き込み効率が悪い問題があった。特に、表示情報が著しく変化すると、書き込み処理が追いつかなくなる問題があった。
【００２０】
そこで、本発明は、表示情報の著しい変化に追随できる表示駆動回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明は前記問題点を解決する為に成されたものであり、表示パネルに所定キャラクタを表示させる為の回路であって、キャラクタを表す表示データが格納される表示メモリ手段と、前記表示メモリ手段から読み出された表示データに基づいて前記表示パネルに前記表示データと対応するキャラクタを表示させるパネル駆動手段と、動作許可信号が一方の論理レベルの期間、前記表示メモリ手段の書き込み用のアドレスデータ及び表示データがシリアル入力されるシフトレジスタ手段と、を有する表示駆動回路において、
前記シフトレジスタ手段の出力と前記表示メモリ手段の入力との間に介在し、前記動作許可信号の他方の論理レベルへの変化タイミングに同期して前記シフトレジスタ手段の値をラッチするラッチ手段を備え、前記シフトレジスタ手段が次の表示の為のシフト動作を実行している期間に前記表示メモリ手段に対し前の表示データの書き込み動作を並行処理できる様にしたことを特徴とする。
【００２２】
【発明の実施の形態】
本発明の詳細を図面に従って具体的に説明する。
【００２３】
図１は本発明の表示駆動回路を示すブロック図である。尚、図１において図８と同一ブロックについては同一番号を記すと共にその説明を省略する。
【００２４】
図１において、（３８）は表示ＲＡＭであり、キャラクタジェネレータＲＯＭ（１２）及びキャラクタジェネレータＲＡＭ（１３）をアドレス指定する為のキャラクタコードが表示パネルの各桁に対応するアドレスに格納されるものである。例えば、表示パネルが６４桁の場合、１桁目に対応する表示ＲＡＭ（３８）のアドレスが００Ｈ（Ｈ：ヘキサデシマル）ならば６４桁目に対応する表示ＲＡＭ（１４）のアドレスは＋１ずつ加算されて３ＦＨとなる。（３９）はアクセサリＲＡＭであり、表示パネルに表示すべきキャラクタ以外の情報を表すアクセサリデータが表示パネルの各桁に対応するアドレスに格納されるものである。例えば、アクセサリ情報が１６種類の場合、１桁目に対応するアクセサリＲＡＭ（３９）のアドレスが０Ｈならば１６桁目に対応するアクセサリＲＡＭ（３９）のアドレスは＋１ずつ加算されてＦＨとなる。尚、アクセサリＲＡＭ（３９）は、キャラクタジェネレータＲＡＭ（１３）と同様にＳＲＡＭ等の揮発性メモリであり、必要に応じてアクセサリデータを書き換え可能である。
【００２５】
（６２）は２４ビットのラッチ回路であり、後述の信号ＬＣＫの立ち上がりに同期してシフトレジスタ（１１）の値をラッチするものである。
【００２６】
（４０）はインストラクションデコーダであり、シフトレジスタ（１１）が保持する命令コードＤ２０〜Ｄ２３の解読結果に従って、キャラクタジェネレータＲＡＭ（１３）、表示ＲＡＭ（３８）、アクセサリＲＡＭ（３９）の内容を書き換える為の命令信号を発生するものである。インストラクションデコーダ（４０）の具体例を図２に示す。図２において図１０と同一構成には同一番号を記すと共にその説明を省略する。図２において、（４１）はカウンタであり、インターフェイス回路（１）内部のＡＮＤゲート（１０）から出力されるクロック信号ＳＣＬを計数するものである。換言すれば、カウンタ（４１）は、シフトレジスタ（１１）にシリアル転送される各種データＳＤＩのビット数を計数するものである。カウンタ（４１）は、クロック信号ＳＣＬを２４回計数した時に信号ＳＣＬ２４Ｂを出力し、クロック信号ＳＣＬを１６回計数した時に信号ＳＣＬ１６Ｂを出力し、クロック信号ＳＣＬを８回計数した時に信号ＳＣＬ０８Ｂを出力する。尚、カウンタ（４１）は信号ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂの何れか１つを発生するものであり、新たな信号が発生すると、現在の信号は消滅する。Ｄ１６はシフトレジスタ（１１）にシリアル転送される各種データＳＤＩの中の１ビットであり、シフトレジスタ（１１）に対し表示ＲＡＭ（３８）又はアクセサリＲＡＭ（３９）の為のアドレスデータを供給する場合に「Ｌ」、シフトレジスタ（１１）に対し表示ＲＡＭ（３８）又はアクセサリＲＡＭ（３９）の為のアドレスデータを供給しない場合に「Ｈ」となる制御ビットである。
【００２７】
信号ＤＩＥＮＢの立ち下がりに伴い命令信号ＷＤＣＫが発生し更に信号ＳＣＬ２４Ｂが発生すると、ＡＮＤゲート（４２）からは表示ＲＡＭ（３８）のアドレスデータをキャラクタコードに付加した状態でシフトレジスタ（１１）に供給する為の命令信号ＷＤＮＲＣＫが出力される。
【００２８】
信号ＳＣＬ２４Ｂ及び信号ＳＣＬ１６ＢはＯＲゲート（４３）を介してＡＮＤゲート（４４）の一方の入力端子に供給され、命令信号ＷＤＣＫはＡＮＤゲート（４４）の他方の入力端子に供給される。Ｄ型フリップフロップ（４５）はＡＮＤゲート（４４）の出力に同期して制御ビットＤ１６を保持するものである。Ｄ型フリップフロップ（４６）は信号ＤＩＥＮＢの立ち上がり時におけるＡＮＤゲート（４７）の出力信号ＩＭＣＫに同期してＤ型フリップフロップ（４５）の出力を保持するものである。即ち、Ｄ型フリップフロップ（４６）の出力は、信号ＳＣＬ２４Ｂ又は信号ＳＣＬ１６Ｂの発生期間内で信号ＩＭＣＫが発生した時に「Ｈ」又は「Ｌ」となる。Ｄ型フリップフロップ（４６）の出力が「Ｈ」の状態で命令信号ＷＤＣＫが発生し更に信号ＳＣＬ１６Ｂが発生すると、ＡＮＤゲート（４７）からは表示ＲＡＭ（３８）のアドレスを＋１インクリメントする為の命令信号ＷＤＩＭＣＫが出力される。また、Ｄ型フリップフロップ（４６）の出力が「Ｈ」の状態でＮＯＲゲート（１９）の出力信号ＬＣＫが発生し更に信号ＳＣＬ０８Ｂが発生すると、ＡＮＤゲート（４８）からも命令信号ＷＤＩＭＣＫが出力される。ＡＮＤゲート（４７）（４８）から出力される命令信号ＷＤＩＭＣＫはＯＲゲート（４９）を介して出力される。
【００２９】
信号ＤＩＥＮＢの立ち下がりに伴い命令信号ＷＡＣＫが発生し更に信号ＳＣＬ２４Ｂが発生すると、ＡＮＤゲート（５０）からはアクセサリＲＡＭ（３９）のアドレスデータをアクセサリデータに付加した状態でシフトレジスタ（１１）に供給する為の命令信号ＷＡＮＲＣＫが出力される。
【００３０】
信号ＳＣＬ２４Ｂ及び信号ＳＣＬ１６ＢはＯＲゲート（４３）を介してＡＮＤゲート（５１）の一方の入力端子に供給され、命令信号ＷＡＣＫはＡＮＤゲート（５１）の他方の入力端子に供給される。Ｄ型フリップフロップ（５２）はＡＮＤゲート（５１）の出力に同期して制御ビットＤ１６を保持するものである。Ｄ型フリップフロップ（５３）は信号ＤＩＥＮＢの立ち上がり時におけるＡＮＤゲート（４７）の出力信号ＩＭＣＫに同期してＤ型フリップフロップ（５２）の出力を保持するものである。即ち、Ｄ型フリップフロップ（５３）の出力は、信号ＳＣＬ２４Ｂ又は信号ＳＣＬ１６Ｂの発生期間内で信号ＩＭＣＫが発生した時に「Ｈ」又は「Ｌ」となる。Ｄ型フリップフロップ（５３）の出力が「Ｈ」の状態で命令信号ＷＡＣＫが発生し更に信号ＳＣＬ１６Ｂが発生すると、ＡＮＤゲート（５４）からはアクセサリＲＡＭ（３９）のアドレスを＋１インクリメントする為の命令信号ＷＡＩＭＣＫが出力される。また、Ｄ型フリップフロップ（５３）の出力が「Ｈ」の状態でＮＯＲゲート（１９）の出力信号ＬＣＫが発生し更に信号ＳＣＬ０８Ｂが発生すると、ＡＮＤゲート（５５）からも命令信号ＷＡＩＭＣＫが出力される。ＡＮＤゲート（５４）（５５）から出力される命令信号ＷＡＩＭＣＫはＯＲゲート（５６）を介して出力される。
【００３１】
（６３）は３ビットのラッチ回路であり、信号ＬＣＫの立ち上がりに同期して信号ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂをラッチするものである、尚、ラッチ回路（６３）は、動作許可信号ＣＥ及び信号ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂの変化を同期させる為のものである。換言すれば、ラッチ回路（６３）は、動作許可信号ＣＥの「Ｈ」期間中は信号ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂの変化を防止して常時書き込み動作を実行できる状態とする為のものである。
【００３２】
（５７）はキャラクタコード及びアクセサリデータを書き込む為のアドレスカウンタであり、表示ＲＡＭ（３８）に対し６ビットのアドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５を供給し、アクセサリＲＡＭ（３９）に対し４ビットのアドレスデータＡＤＷＲＡ０〜ＡＤＷＲＡ３を供給する。図３に書き込み用のアドレスカウンタ（５７）の具体例を示す。図３において、（５８）は表示ＲＡＭ（３８）の為のアドレスカウンタであり、命令信号ＷＤＮＲＣＫが供給されると、シフトレジスタ（１１）から供給されたアドレスデータＤ８〜Ｄ１３をＤＣＷＲＡ０〜ＤＣＷＲＡ５としてそのまま出力し、命令信号ＷＤＩＭＣＫが供給されると、現状のアドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５を＋１インクリメントして出力するものである。一方、（５９）はアクセサリＲＡＭ（３９）の為のアドレスカウンタであり、命令信号ＷＡＮＲＣＫが供給されると、シフトレジスタ（１１）から供給されたアドレスデータＤ８〜Ｄ１１をＡＤＷＲＡ０〜ＡＤＷＲＡ３としてそのまま出力し、命令信号ＷＡＩＭＣＫが供給されると、現状のアドレスデータＡＤＷＲＡ０〜ＡＤＷＲＡ３を＋１インクリメントして出力するものである。
【００３３】
図４に表示ＲＡＭ（３８）の具体例を示す。尚、図４において図１１と同一構成には同一番号を記すと共にその説明を省略する。図４において、（６０−０）〜（６０−７）は３個のＡＮＤゲート及び１個のＯＲゲートから成る切換回路であり、各切換回路（６０−０）〜（６０−７）の右側ＡＮＤゲートの一方の入力端子は信号ＳＣＬ２４Ｂと接続されると共に他方の入力端子はラッチ回路（６２）の出力Ｄ０〜Ｄ７と接続され、中央ＡＮＤゲートの一方の入力端子は信号ＳＣＬ１６Ｂと接続されると共に他方の入力端子はラッチ回路（６２）の出力Ｄ８〜Ｄ１５と接続され、左側ＡＮＤゲートの一方の入力端子は信号ＳＣＬ０８Ｂと接続されると共に他方の入力端子はラッチ回路（６２）の出力Ｄ１６〜Ｄ２３と接続される。各切換回路（６０−０）〜（６０−７）のＯＲゲートの出力端子はバッファ（２９−０）〜（２９−７）の入力端子と接続される。尚、表示ＲＡＭ（３８）の基本的な書き込み動作及び読み出し動作は表示ＲＡＭ（１４）と同様である。
【００３４】
以下、図５のタイムチャートを基に表示ＲＡＭ（３８）の書き込み動作を説明する。先ず、インターフェイス回路（１）において動作許可信号ＣＥが「Ｈ」となり、２４ビットデータＤＩ即ちＤ０〜Ｄ２３（命令コードＤ２０〜Ｄ２３、制御ビットＤ１６、アドレスデータＤ８〜Ｄ１３、キャラクタコードＤ０〜Ｄ７）がクロック信号ＣＬに同期してシフトレジスタ（１１）に転送される。この時、命令コードＤ２０〜Ｄ２３は命令信号ＷＤＣＫを発生させるものであり、制御ビットＤ１６は「Ｈ」である。シフトレジスタ（１１）のシフト動作が終了すると、信号ＳＣＬ２４Ｂの発生に伴い命令信号ＷＤＮＲＣＫが命令信号ＷＤＣＫと同じタイミングでインストラクションデコーダ（４０）から発生する。尚、この時点ではＤ型フリップフロップ（４６）の出力が「Ｌ」の為、命令信号ＷＤＩＭＣＫが発生する事はない。図３において、表示用ＲＡＭ（３８）の書き込み用のアドレスカウンタ（５８）は、命令信号ＷＤＮＲＣＫが供給される為、アドレスデータＤ８〜Ｄ１３をＤＣＷＲＡ０〜ＤＣＷＲＡ５としてそのまま出力する。図４において、切換信号ＤＣＲＷＣＴが「Ｌ」となり、アドレスカウンタ（５８）の値ＤＣＷＲＡ０〜ＤＣＷＲＡ５が切換回路（２６−０）〜（２６−５）を介して出力される。その後、クロック信号ＤＣＬＣＫが「Ｈ」となり、アドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５がラッチ回路（２７−０）〜（２７−５）にラッチされる。即ち、表示ＲＡＭ（３８）の全アドレスのうちアドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５に該当する書き込み開始アドレスＡｎが指定される。その後、書き込み許可信号ＤＣＷＥが命令信号ＷＤＮＲＣＫの発生に伴い「Ｈ」となり、表示ＲＡＭ（３８）の書き込み開始アドレスに切換回路（６０−０）〜（６０−７）及び（２９−０）〜（２９−７）を介してキャラクタコードＤ０〜Ｄ７が書き込まれる。
【００３５】
その後、動作許可信号ＣＥが「Ｌ」から「Ｈ」へ変化すると、信号ＩＭＣＫが発生し、Ｄ型フリップフロップ（４６）の出力は「Ｈ」となる。一方、８ビットデータＤＩ即ちキャラクタコードＤ１６〜Ｄ２３のみがクロック信号ＣＬに同期してシフトレジスタ（１１）に転送される。この時、命令コード、制御ビット、アドレスデータは必要ない。シフトレジスタ（１１）のシフト動作が終了すると、信号ＳＣＬ０８Ｂの発生に伴い命令信号ＷＤＩＭＣＫが信号ＬＣＫと同じタイミングでインストラクションデコーダ（４０）から発生する。尚、信号ＳＣＬ２４Ｂは信号ＳＣＬ０８Ｂの発生にともない消滅する。図３において、表示用ＲＡＭ（３８）の書き込み用のアドレスカウンタ（５８）は、命令信号ＷＤＩＭＣＫが供給される為、書き込み開始位置を表す現在のアドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５を＋１インクリメントして出力する。図４において、切換信号ＤＣＲＷＣＴが「Ｌ」となり、アドレスカウンタ（５８）の値ＤＣＷＲＡ０〜ＤＣＷＲＡ５が切換回路（２６−０）〜（２６−５）を介して出力される。その後、クロック信号ＤＣＬＣＫが「Ｈ」となり、アドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５がラッチ回路（２７−０）〜（２７−５）にラッチされる。即ち、表示ＲＡＭ（３８）の書き込み開始アドレスの次アドレス（Ａｎ＋１）が指定される。その後、書き込み許可信号ＤＣＷＥが命令信号ＷＤＩＭＣＫの発生に伴い「Ｈ」となり、表示ＲＡＭ（３８）のアドレス（Ａｎ＋１）に切換回路（６０−０）〜（６０−７）及び（２９−０）〜（２９−７）を介してキャラクタコードＤ１６〜Ｄ２３が書き込まれる。その後、シフトレジスタ（１１）に８ビットのキャラクタコードを転送すれば、シフトレジスタ（１１）のシフト動作の終了に伴い信号ＬＣＫが発生し、命令信号ＷＤＩＭＣＫが信号ＬＣＫと同じタイミングで発生し、表示ＲＡＭ（３８）のアドレスが＋１インクリメントされてキャラクタコードＤ１６〜Ｄ２３が書き込まれる。
【００３６】
表示ＲＡＭ（３８）の書き込み動作を終了させる場合、動作許可信号ＣＥが「Ｈ」に変化すると、１６ビットデータＤ８〜Ｄ２３（命令コードＤ２０〜Ｄ２３、制御ビットＤ１６、キャラクタコードＤ８〜Ｄ１５）がクロック信号ＣＬに同期してシフトレジスタ（１１）に転送される。この時、命令コードＤ２０〜Ｄ２３は命令信号ＷＤＣＫを発生させるものであり、制御ビットＤ１６は「Ｌ」である。シフトレジスタ（１１）のシフト動作が終了すると、信号ＳＣＬ１６Ｂの発生に伴い命令信号ＷＤＩＭＣＫが命令信号ＷＤＣＫと同じタイミングでインストラクションデコーダ（４０）から発生する。図３において、表示用ＲＡＭ（３８）の書き込み用のアドレスカウンタ（５８）は、命令信号ＷＤＩＭＣＫが供給される為、現在のアドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５を＋１インクリメントして出力する。図４において、切換信号ＤＣＲＷＣＴが「Ｌ」となり、アドレスカウンタ（５８）の値ＤＣＷＲＡ０〜ＤＣＷＲＡ５が切換回路（２６−０）〜（２６−５）を介して出力される。その後、クロック信号ＤＣＬＣＫが「Ｈ」となり、アドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５がラッチ回路（２７−０）〜（２７−５）にラッチされる。即ち、表示ＲＡＭ（３８）の次アドレス（Ａｎ＋ｍ＋ｌ）が指定される。その後、書き込み許可信号ＤＣＷＥが命令信号ＷＤＩＭＣＫの発生に伴い「Ｈ」となり、表示ＲＡＭ（３８）のアドレス（Ａｎ＋ｍ）に切換回路（６０−０）〜（６０−７）及び（２９−０）〜（２９−７）を介してキャラクタコードＤ８〜Ｄ１５が書き込まれる。
【００３７】
その後、動作許可信号ＣＥが「Ｌ」から「Ｈ」へ変化し、信号ＩＭＣＫが発生すると、Ｄ型フリップフロップ（４６）の出力は「Ｌ」となり、命令信号ＷＤＩＭＣＫは発生しなくなり、一連の書き込み動作は終了する。
【００３８】
尚、ラッチ回路（６２）がシフトレジスタ（１１）の値Ｄ０〜Ｄ２３を保持し且つラッチ回路（６３）が信号ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂを保持する為、表示ＲＡＭ（３８）の書き込み動作は、シフトレジスタ（１１）が現在の表示に関する各種データＳＤＩのシフト動作を終了した時点から次の表示に関する各種データＳＤＩのシフト動作を終了する迄の、動作許可信号ＣＥの「Ｌ」及び「Ｈ」期間に亘って実行される。
【００３９】
図６にアクセサリＲＡＭ（３９）の具体例を示す。尚、図６において図１２と同一構成には同一番号を記すと共にその説明を省略する。図６において、（６１−０）〜（６１−４）は３個のＡＮＤゲート及び１個のＯＲゲートから成る切換回路であり、各切換回路（６１−０）〜（６１−４）の右側ＡＮＤゲートの一方の入力端子は信号ＳＣＬ２４Ｂと接続されると共に他方の入力端子はラッチ回路（６２）の出力Ｄ０〜Ｄ４と接続され、中央ＡＮＤゲートの一方の入力端子は信号ＳＣＬ１６Ｂと接続されると共に他方の入力端子はラッチ回路（６２）の出力Ｄ８〜Ｄ１２と接続され、左側ＡＮＤゲートの一方の入力端子は信号ＳＣＬ０８Ｂと接続されると共に他方の入力端子はラッチ回路（６２）の出力Ｄ１６〜Ｄ２０と接続される。各切換回路（６１−０）〜（６１−４）のＯＲゲートの出力端子はバッファ（３３−０）〜（３３−４）の入力端子と接続される。尚、アクセサリＲＡＭ（３９）の基本的な書き込み動作及び読み出し動作は表示ＲＡＭ（３８）と同様である。
【００４０】
以下、図７のタイムチャートを基にアクセサリＲＡＭ（３９）の書き込み動作を説明する。先ず、インターフェイス回路（１）において動作許可信号ＣＥが「Ｈ」となり、２４ビットデータＤＩ即ちＤ０〜Ｄ２３（命令コードＤ２０〜Ｄ２３、制御ビットＤ１６、アドレスデータＤ８〜Ｄ１１、アクセサリデータＤ０〜Ｄ４）がクロック信号ＣＬに同期してシフトレジスタ（１１）に転送される。この時、命令コードＤ２０〜Ｄ２３は命令信号ＷＡＣＫを発生させるものであり、制御ビットＤ１６は「Ｈ」である。シフトレジスタ（１１）のシフト動作が終了すると、信号ＳＣＬ２４Ｂの発生に伴い命令信号ＷＡＮＲＣＫが命令信号ＷＡＣＫと同じタイミングでインストラクションデコーダ（４０）から発生する。尚、この時点ではＤ型フリップフロップ（５３）の出力が「Ｌ」の為、命令信号ＷＡＩＭＣＫが発生する事はない。図３において、アクセサリＲＡＭ（３９）の書き込み用のアドレスカウンタ（５９）は、命令信号ＷＡＮＲＣＫが供給される為、アドレスデータＤ８〜Ｄ１１をＡＤＷＲＡ０〜ＡＤＷＲＡ３としてそのまま出力する。図６において、切換信号ＡＤＲＷＣＴが「Ｌ」となり、アドレスカウンタ（５９）の値ＡＤＷＲＡ０〜ＡＤＷＲＡ３が切換回路（３１−０）〜（３１−３）を介して出力される。その後、クロック信号ＡＤＬＣＫが「Ｈ」となり、アドレスデータＡＤＷＲＡ０〜ＡＤＷＲＡ５がラッチ回路（３２−０）〜（３２−３）にラッチされる。即ち、アクセサリＲＡＭ（３９）の全アドレスのうちアドレスデータＡＤＷＲＡ０〜ＡＤＷＲＡ３に該当する書き込み開始アドレスＡｎが指定される。その後、書き込み許可信号ＡＤＷＥが命令信号ＷＡＮＲＣＫの発生に伴い「Ｈ」となり、アクセサリＲＡＭ（３９）の書き込み開始アドレスに切換回路（６１−０）〜（６１−４）及び（３３−０）〜（３３−４）を介してアクセサリデータＤ０〜Ｄ４が書き込まれる。
【００４１】
その後、動作許可信号ＣＥが「Ｌ」から「Ｈ」へ変化すると、信号ＩＭＣＫが発生し、Ｄ型フリップフロップ（５３）の出力は「Ｈ」となる。一方、８ビットデータＤＩ（実際の転送は４ビットのアクセサリデータＤ１６〜Ｄ２０）がクロック信号ＣＬに同期してシフトレジスタ（１１）に転送される。この時、命令コード、制御ビット、アドレスデータは必要ない。シフトレジスタ（１１）のシフト動作が終了すると、信号ＳＣＬ０８Ｂの発生に伴い命令信号ＷＡＩＭＣＫが信号ＬＣＫと同じタイミングでインストラクションデコーダ（４０）から発生する。尚、信号ＳＣＬ２４Ｂは信号ＳＣＬ０８Ｂの発生にともない消滅する。図３において、アクセサリＲＡＭ（３９）の書き込み用のアドレスカウンタ（５９）は、命令信号ＷＡＩＭＣＫが供給される為、書き込み開始位置を表す現在のアドレスデータＡＤＷＲＡ０〜ＡＤＷＲＡ３を＋１インクリメントして出力する。図６において、切換信号ＡＤＲＷＣＴが「Ｌ」となり、アドレスカウンタ（５９）の値ＡＤＷＲＡ０〜ＡＤＷＲＡ３が切換回路（３１−０）〜（３１−３）を介して出力される。その後、クロック信号ＡＤＬＣＫが「Ｈ」となり、アドレスデータＡＤＷＲＡ０〜ＡＤＷＲＡ３がラッチ回路（３２−０）〜（３２−３）にラッチされる。即ち、アクセサリＲＡＭ（３９）の書き込み開始アドレスの次アドレス（Ａｎ＋１）が指定される。その後、書き込み許可信号ＡＤＷＥが命令信号ＷＡＩＭＣＫの発生に伴い「Ｈ」となり、アクセサリＲＡＭ（３９）のアドレス（Ａｎ＋１）に切換回路（６１−０）〜（６１−４）及び（３３−０）〜（３３−４）を介してアクセサリデータＤ１６〜Ｄ２０が書き込まれる。その後、シフトレジスタ（１１）に８ビットのアクセサリデータを転送すれば、シフトレジスタ（１１）のシフト動作の終了に伴い信号ＬＣＫが発生し、命令信号ＷＡＩＭＣＫが信号ＬＣＫと同じタイミングで発生し、アクセサリＲＡＭ（３９）のアドレスが＋１インクリメントされてアクセサリデータＤ１６〜Ｄ２０が書き込まれる。
【００４２】
アクセサリＲＡＭ（３９）の書き込み動作を終了させる場合、動作許可信号ＣＥが「Ｈ」に変化すると、１６ビットデータＤ８〜Ｄ２３（命令コードＤ２０〜Ｄ２３、制御ビットＤ１６、アクセサリデータＤ８〜Ｄ１２）がクロック信号ＣＬに同期してシフトレジスタ（１１）に転送される。この時、命令コードＤ２０〜Ｄ２３は命令信号ＷＡＣＫを発生させるものであり、制御ビットＤ１６は「Ｌ」である。シフトレジスタ（１１）のシフト動作が終了すると、信号ＳＣＬ１６Ｂの発生に伴い命令信号ＷＡＩＭＣＫが命令信号ＷＡＣＫと同じタイミングでインストラクションデコーダ（４０）から発生する。図３において、アクセサリＲＡＭ（３９）の書き込み用のアドレスカウンタ（５９）は、命令信号ＷＡＩＭＣＫが供給される為、現在のアドレスデータＡＤＷＲＡ０〜ＡＤＷＲＡ３を＋１インクリメントして出力する。図６において、切換信号ＡＤＲＷＣＴが「Ｌ」となり、アドレスカウンタ（５９）の値ＡＤＷＲＡ０〜ＡＤＷＲＡ３が切換回路（３１−０）〜（３１−３）を介して出力される。その後、クロック信号ＡＤＬＣＫが「Ｈ」となり、アドレスデータＡＤＷＲＡ０〜ＡＤＷＲＡ３がラッチ回路（３２−０）〜（３２−３）にラッチされる。即ち、アクセサリＲＡＭ（３９）の次アドレス（Ａｎ＋ｍ＋１）が指定される。その後、書き込み許可信号ＡＤＷＥが命令信号ＷＡＩＭＣＫの発生に伴い「Ｈ」となり、アクセサリＲＡＭ（３９）のアドレス（Ａｎ＋ｍ）に切換回路（６１−０）〜（６１−４）及び（３３−０）〜（３３−４）を介してキャラクタコードＤ８〜Ｄ１２が書き込まれる。
【００４３】
その後、動作許可信号ＣＥが「Ｌ」から「Ｈ」へ変化し、信号ＩＭＣＫが発生すると、Ｄ型フリップフロップ（５３）の出力は「Ｌ」となり、命令信号ＷＡＩＭＣＫは発生しなくなり、一連の書き込み動作は終了する。
【００４４】
尚、ラッチ回路（６２）がシフトレジスタ（１１）の値Ｄ０〜Ｄ２３を保持し且つラッチ回路（６３）が信号ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂを保持する為、アクセサリＲＡＭ（３９）の書き込み動作も、シフトレジスタ（１１）が現在の表示に関する各種データＳＤＩのシフト動作を終了した時点から次の表示に関する各種データＳＤＩのシフト動作を終了する迄の、動作許可信号ＣＥの「Ｌ」及び「Ｈ」期間に亘って実行される。
【００４５】
以上より、本発明の実施の形態によれば、動作許可信号ＣＥの「Ｌ」及び「Ｈ」期間に亘って書き込み動作を実行できる為、書き込み時間に余裕ができ、外部装置側のソフトウエア処理の負担を軽減できる。
【００４６】
【発明の効果】
本発明によれば、シフトレジスタ手段が現在の表示に関する各種データのシフト動作を終了した時点から次の表示に関する各種データのシフト動作を終了する迄の、動作許可信号の両レベル期間に亘って書き込み動作を実行できる為、書き込み時間に余裕ができ、外部装置側のソフトウエア処理の負担を軽減できる利点が得られる。特に、本発明は表示速度の速い装置に対して有効である。
【図面の簡単な説明】
【図１】本発明の表示駆動回路を示すブロック図である。
【図２】図１のインストラクションデコーダの詳細を示す図面である。
【図３】図１のアドレスカウンタの詳細を示す図面である。
【図４】図１の表示ＲＡＭの詳細を示す図面である。
【図５】図１の表示ＲＡＭの書き込み動作を示すタイムチャートである。
【図６】図１のアクセサリＲＡＭの詳細を表す図面である。
【図７】図１のアクセサリＲＡＭの書き込み動作を示すタイムチャートである。
【図８】従来の表示駆動回路を示すブロック図である。
【図９】図１及び図８のインターフェイス回路の詳細を示す図面である。
【図１０】図８のインストラクションデコーダの詳細を示す図面である。
【図１１】図８の表示ＲＡＭの詳細を示す図面である。
【図１２】図８のアクセサリＲＡＭの詳細を示す図面である。
【符号の説明】
（１１）  シフトレジスタ
（１２）  キャラクタジェネレータＲＯＭ
（１３）  キャラクタジェネレータＲＡＭ
（３５）  セグメント駆動回路
（３６）  コモン駆動回路
（３８）  表示ＲＡＭ
（３９）  アクセサリＲＡＭ
（６２）（６３）  ラッチ回路
【図１】
0003663049.tif 000002
【図２】
0003663049.tif 000003
【図３】
0003663049.tif 000004
【図４】
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【図５】
0003663049.tif 000006
【図６】
0003663049.tif 000007
【図７】
0003663049.tif 000008
【図８】
0003663049.tif 000009
【図９】
0003663049.tif 000010
【図１０】
0003663049.tif 000011
【図１１】
0003663049.tif 000012
【図１２】
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