(57)【特許請求の範囲】
【請求項１】
第１及び第２の回路との間に介在し、前記第１及び第２の回路に対して第１のテストを行うテスト回路であって、
スキャンパスを介して前記第１の回路に接続された入力端群及び出力端群を有する第３の回路と、
前記第１の回路に接続された入力端群と、前記第３の回路の前記入力端群に接続された出力端群と、スキャン入力端子及びスキャン出力端子とを有する前記スキャンパスと、
前記第３の回路の前記出力端群及び前記スキャンパスの前記出力端群を前記第２の回路に選択的に接続する第１の選択手段と、
前記スキャンパスの出力端群に与えられた信号と、前記第３の回路に対する第２のテストを行う際に入力するテストデータとを、前記第３の回路に選択的に出力する第２の選択手段と
を備えるテスト回路。
【請求項２】
前記スキャンパスは
前記第１の回路の出力と接続される第１の入力端子と、
スキャン信号が伝搬するスキャン入力信号を入力とする第２の入力端子と、
前記第３の回路の出力と接続される第３の入力端子と、
出力端子とを備え、
前記第１の入力端子からのデータと、前記第２の入力端子からのデータと、前記第３の入力端子からのデータとを入力し、これら３つのデータのいずれか１つを選択し、保持する機能を有するスキャンフリップフロップから構成される、請求項１記載のテスト回路。
【請求項３】
前記スキャンパスは
前記第１の回路の出力と接続される第１の入力端子と、
スキャン入力信号を入力とする第２の入力端子と、
出力端子と、
前記第１の入力端子からのデータと前記第２の入力端子からのデータとを入力し、これらのデータのいずれか１つを選択し、保持する機能を有するスキャンフリップフロップと、
前記スキャンフリップフロップの第２の入力端子に接続された出力端子と、前記出力端子に選択的に接続される第１及び第２の入力端子とを含む選択手段と、
前記選択手段の前記第１の入力端子に出力する論理回路と
を備え、
前記論理回路は第３の回路の出力に接続し、
前記選択手段が前記第２の入力端子を選択する場合には、前記論理回路と前記スキャンフリップフロップでＭＩＳＲ回路を構成し、スキャン信号は前記選択手段の前記第２の入力端子を伝搬する、請求項１記載のテスト回路。
【請求項４】
前記スキャンパスは
前記第１の回路の出力と接続される第１の入力端子と、
スキャン入力信号を入力とする第２の入力端子と、
出力端子と、
前記第１の入力端子からのデータと前記第２の入力端子からのデータとを入力し、これらのデータのいずれか１つを選択し、保持する機能を有するスキャンフリップフロップと、
前記スキャンフリップフロップの第２の入力端子に接続された出力端子と、前記出力端子に選択的に接続される第１及び第２の入力端子とを含む選択手段と、
前記選択手段の前記第１の入力端子に出力する論理回路と
を備え、
前記論理回路の各々は、自身に対応する前記スキャンフリップフロップの出力を保持するループを、前記選択手段とともに形成し、前記第３の回路の出力と期待値とを比較し前記第２のテスト結果が不良であれば前記スキャンフリップフロップに所定の論理を与え、
スキャン信号は前記選択手段の前記第２の入力端子を伝搬する、請求項１記載のテスト回路。
【請求項５】
第１及び第２の回路との間に介在し、前記第１及び第２の回路に対して第１のテストを行うテスト回路であって、
スキャンパスを介して前記第１の回路に接続された入力端群及び出力端群を有する第３の回路と、
前記第１の回路に接続された入力端群と、前記第３の回路の前記入力端群に接続された出力端群と、スキャン入力端子及びスキャン出力端子とを有する前記スキャンパスと、
前記第３の回路の前記出力端群及び前記スキャンパスの前記出力端群を前記第２の回路に選択的に接続する第１の選択手段と
を備え、
前記第３の回路の前記出力端群を構成する出力端の個数は、前記第３の回路の前記入力端群を構成する入力端の個数よりも多く、
前記第１の選択手段は前記第３の回路の前記出力端に対応して設けられるセレクタによって構成され、
前記スキャンパスの前記出力端群を構成する出力端の一つに対して、複数の前記セレクタが接続されるテスト回路。
【請求項６】
前記第３の回路の前記出力端が複数のグループに区分され、
前記スキャンパスの前記出力端も前記複数のグループに対応して区分され、
一の前記複数のグループに対応する前記スキャンパスの一の前記出力端には、前記一の前記複数のグループに属する前記第３の回路の前記出力端の複数が接続される、請求項５記載のテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はスキャンパス、特に非同期ＲＡＭコアの周辺に設けられるスキャンパスに関する。
【０００２】
【従来の技術】
図２０は従来よく用いられてきたＲＡＭのテスト手法を示すブロック図である。テスト手法としてはスキャンテスト方式が用いられる。
【０００３】
半導体チップの内部に設けられるフリップフロップ（以下、図中において「ＦＦ」と表記する）をスキャンフリップフロップ（以下、図中において「ＳＦＦ」と表記する）に置換し、スキャンフリップフロップによってスキャンパスが構成される。例えば図２０では、ロジック部８０，８１、非同期式のＲＡＭであるＲＡＭコア９１が同一のスキャンパスで囲まれる。スキャンパスはシリアルのスキャンイン信号ＳＩとしてテストデータを受け、テストが実行された後、テスト結果はシリアルのスキャンアウト信号ＳＯとして出力される。
【０００４】
図２０では、非同期式であるＲＡＭコア９１の入力側、出力側のいずれにもスキャンフリップフロップが設けられており、これら全体としては書き込み動作および読み出し動作のいずれも同期式の（完全同期の）ＲＡＭ９２として扱うことができる。スキャンテスト時はスキャンフリップフロップが構成するスキャンパスをテストデータ及びテスト結果が伝搬する。
【０００５】
図２１はＲＡＭ９１周辺のスキャンパスの構成を詳しく示した回路図である。スキャンフリップフロップはシフトモード信号ＳＭによって入力を切り替えるセレクタとフリップフロップとの対で構成される。ロジック部８０の出力（テスト結果）の格納／読み出しはＲＡＭ９１の入力側に配置されたセレクタ１０およびフリップフロップ３０の対、セレクタ１１およびフリップフロップ３１の対、セレクタ１２およびフリップフロップ３２の対で構成されるスキャンフリップフロップで行われる。また、ロジック部８１の入力（テストパターン）の格納はＲＡＭ９１の出力側に配置されたセレクタ２０およびフリップフロップ４０の対、セレクタ２１およびフリップフロップ４１の対、セレクタ２２およびフリップフロップ４２の対で構成されるスキャンフリップフロップで行われる。
【０００６】
セレクタ５０〜５２は、テストモード信号ＴＥＳＴに基づいて、出力側のフリップフロップ４０〜４２の出力と、ＲＡＭコア９１の出力のいずれかを選択的に出力する。スキャンテスト実行時はテストモード信号ＴＥＳＴが“１”に設定され、通常動作時にはテストモード信号ＴＥＳＴは“１”または“０”に設定される。前者の場合にはＲＡＭ９２が書き込み動作、読み出し動作が共に同期式として、後者の場合には書き込み動作が同期式で、読み出し動作が非同期式として機能する。
【０００７】
【発明が解決しようとする課題】
図２１に示された構成では、ＲＡＭ９２を読み出し動作を非同期式として使用するとき（ＴＥＳＴ＝０）、出力側のフリップフロップ４０〜４２はテスト時にしか使用されないため、これらがエリアオーバーヘッドとなり、面積の利用効率が悪いという問題点があった。
【０００８】
本願はこのような問題点を解決するためのものであり、面積の利用効率の高いスキャンパスの構成を提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明のうち請求項１にかかるものは、第１及び第２の回路との間に介在し、前記第１及び第２の回路に対して第１のテストを行うテスト回路であって、スキャンパスを介して第１の回路に接続された入力端群及び出力端群を有する第３の回路と、前記第１の回路に接続された入力端群と、前記第３の回路の前記入力端群に接続された出力端群と、スキャン入力端子及びスキャン出力端子とを有する前記スキャンパスと、前記第３の回路の前記出力端群及び前記スキャンパスの前記出力端群を前記第２の回路に選択的に接続する第１の選択手段と、前記スキャンパスの出力端群に与えられた信号と、前記第３の回路に対する第２のテストを行う際に入力するテストデータとを、前記第３の回路に選択的に出力する第２の選択手段を備える。
【００１１】
この発明のうち請求項２にかかるものは、請求項１記載のテスト回路であって、前記スキャンパスは前記第１の回路の出力と接続される第１の入力端子と、スキャン信号が伝搬するスキャン入力信号を入力とする第２の入力端子と、前記第３の回路の出力と接続される第３の入力端子と、出力端子とを備え、前記第１の入力端子からのデータと、前記第２の入力端子からのデータと、前記第３の入力端子からのデータとを入力し、これら３つのデータのいずれか１つを選択し、保持する機能を有するスキャンフリップフロップから構成される。
【００１２】
この発明のうち請求項３にかかるものは、請求項１記載のテスト回路であって、前記スキャンパスは前記第１の回路の出力と接続される第１の入力端子と、スキャン入力信号を入力とする第２の入力端子と、出力端子と、前記第１の入力端子からのデータと前記第２の入力端子からのデータとを入力し、これらのデータのいずれか１つを選択し、保持する機能を有するスキャンフリップフロップと、前記スキャンフリップフロップの第２の入力端子に接続された出力端子と、前記出力端子に選択的に接続される第１及び第２の入力端子とを含む選択手段と、前記選択手段の前記第１の入力端子に出力する論理回路とを備え、前記論理回路は第３の回路の出力に接続し、前記選択手段が前記第２の入力端子を選択する場合には、前記論理回路と前記スキャンフリップフロップでＭＩＳＲ回路を構成し、スキャン信号は前記選択手段の前記第２の入力端子を伝搬する。
【００１３】
この発明のうち請求項４にかかるものは、請求項１記載のテスト回路であって、前記スキャンパスは前記第１の回路の出力と接続される第１の入力端子と、スキャン入力信号を入力とする第２の入力端子と、出力端子と、前記第１の入力端子からのデータと前記第２の入力端子からのデータとを入力し、これらのデータのいずれか１つを選択し、保持する機能を有するスキャンフリップフロップと、前記スキャンフリップフロップの第２の入力端子に接続された出力端子と、前記出力端子に選択的に接続される第１及び第２の入力端子とを含む選択手段と、前記選択手段の前記第１の入力端子に出力する論理回路とを備え、前記論理回路の各々は、自身に対応する前記スキャンフリップフロップの出力を保持するループを、前記選択手段とともに形成し、前記第３の回路の出力と期待値とを比較し前記第２のテスト結果が不良であれば前記スキャンフリップフロップに所定の論理を与え、スキャン信号は前記選択手段の前記第２の入力端子を伝搬する。
【００１４】
この発明のうち請求項５にかかるものは、第１及び第２の回路との間に介在し、前記第１及び第２の回路に対して第１のテストを行うテスト回路であって、第１の回路に接続された入力端群及び出力端群を有する第３の回路と、前記第１の回路に接続された入力端群と、前記第３の回路の前記入力端群に接続された出力端群と、スキャン入力端子及びスキャン出力端子とを有するスキャンパスと、前記第３の回路の前記出力端群及び前記スキャンパスの前記出力端群を前記第２の回路に選択的に接続する第１の選択手段とを備え、前記第３の回路の前記出力端群を構成する出力端の個数は、前記第３の回路の前記入力端群を構成する入力端の個数よりも多く、前記第１の選択手段は前記第３の回路の前記出力端に対応して設けられるセレクタによって構成され、前記スキャンパスの前記出力端群を構成する出力端の一つに対して、複数の前記セレクタが接続される。
【００１５】
この発明のうち請求項６にかかるものは、請求項５記載のテスト回路であって、前記第３の回路の前記出力端が複数のグループに区分され、前記スキャンパスの前記出力端も前記複数のグループに対応して区分される。そして一の前記複数のグループに対応する前記スキャンパスの一の前記出力端には、前記一の前記複数のグループに属する前記第３の回路の前記出力端の複数が接続される。
【００１６】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１を示す回路図である。ロジック部８０からの出力はそれぞれセレクタ１０，１１，１２の第１入力端に与えられる。セレクタ１０の第２入力端にはスキャンイン信号ＳＩが与えられ、セレクタ１０の出力端にはフリップフロップ３０の入力端が接続される。セレクタ１１の第２入力端にはフリップフロップ３０の出力端が接続され、セレクタ１１の出力端にはフリップフロップ３１の入力端が接続される。セレクタ１２の第２入力端にはフリップフロップ３１の出力端が接続され、セレクタ１２の出力端にはフリップフロップ３２の入力端が接続される。フリップフロップ３２の出力端はスキャンアウト信号ＳＯを出力する。セレクタ１０〜１２はそれぞれフリップフロップ３０〜３２と対をなして、スキャンフリップフロップを構成する。
【００１７】
セレクタ１０〜１２のいずれにもシフトモード信号ＳＭが与えられ、その値の“０”／“１”に対応して、それぞれのセレクタ１０〜１２が自身の第１及び第２入力端に与えられた信号を出力する。以降、セレクタの動作を制御する信号の値が“０”／“１”を採る場合に、自身の出力端に伝達する信号を受ける入力端をそれぞれ“０”入力端、“１”入力端と称することにする。
【００１８】
ＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２にはそれぞれフリップフロップ３０〜３２の出力端が接続される。またＲＡＭコア９１の出力端ＤＯ０〜ＤＯ２にはそれぞれセレクタ５０〜５２の“０”入力端が接続される。セレクタ５０〜５２の“１”入力端にはそれぞれフリップフロップ３０〜３２の出力端が接続される。セレクタ５０〜５２の出力端はロジック部８１に接続される。セレクタ５０〜５２は、そのいずれにも与えられるテストモード信号ＴＥＳＴによって動作が制御される。
【００１９】
表１に、図１の各信号の値と、動作モードの関係をまとめた。
【００２０】
【表１】
0003691170.tif 000002
【００２１】
通常動作では、シフトモード信号ＳＭを“０”とするので、セレクタ１０〜１２の“０”入力端に与えられる信号、すなわちロジック部８０の出力がフリップフロップ３０〜３２に伝達される。従って、セレクタ１０〜１２の“１”入力端を伝達する信号、すなわちスキャンイン信号ＳＩはその値がどのようであっても良い（Don't Care）。また、テストモード信号ＴＥＳＴを“０”とするので、ロジック部８１にはＲＡＭコア９１の出力端ＤＯ０〜ＤＯ２から得られる信号が伝達される。
【００２２】
図２は、図１に示された回路の、通常動作における等価的な構成を示す回路図である。ロジック部８０の出力がフリップフロップ３０〜３２を介してＲＡＭコア９１に入力し、ＲＡＭコア９１の出力がロジック部８１に与えられる。つまり図１に示された回路は、通常動作においては同期式の書き込み、非同期式の読み出しが行われる。
【００２３】
図３は、図１に示された回路の、ロジックスキャンテストにおける等価的な構成を示す回路図である。ロジック部８０，８１のロジックスキャンテストを行う際には、テストモード信号ＴＥＳＴを“１”とする。セレクタ５０〜５２の“１”入力端に与えられる信号がロジック部８１に伝達されるので、フリップフロップ３０〜３２の出力がロジック部８１に入力される。よってセレクタ５０〜５２の“０”入力端に与えられるＲＡＭコア９１の出力はロジックスキャンテストには関与しない。よって、ロジック部８０の出力がフリップフロップ３０〜３２を介してロジック部８１に与えられる。
【００２４】
つまりセレクタ１０〜１２とフリップフロップ３０〜３２とがそれぞれ対をなして構成するスキャンフリップフロップを用いた、書き込みデータ数と同じビット数の単純なスキャンパスによって、通常のスキャンテストを行うことができる。まずスキャンイン信号ＳＩとしてテストデータを用い、シフトモード信号ＳＭを“１”とする（表１における「スキャン時」の欄）。これによってフリップフロップ３０〜３２にテストデータを格納する。この後にシフトモード信号ＳＭを“０”とする（表１における「テスト時」の欄）。これによってロジック部８０の出力がフリップフロップ３０〜３２に格納され、テストデータはロジック部８１へと入力される。この「テスト時」には、セレクタ１０の“１”入力端に与えられるスキャンイン信号ＳＩはその値がどのようであっても良い。
【００２５】
以上のように本実施の形態によれば、通常動作時における書き込み用フリップフロップと、ロジックテストにおけるスキャンフリップフロップに用いられるフリップフロップとを兼用することができる。従って、従来、読み出しポートに接続されていたスキャンパス（セレクタ２０〜２２及びフリップフロップ４０〜４２で構成されていたもの）を省略するので、エリアオーバーヘッドが改善される。また、スキャンパスはＲＡＭコア９１の入力側だけに存在するので、データをシフトすべき段数が減り、テスト時間が改善されという効果もある。
【００２６】
実施の形態２．
本実施の形態は実施の形態１で示された回路に、ＲＡＭコア９１をテストするモードを実行できるように２種類のセレクタを追加したものを示す。
【００２７】
図４は本発明の実施の形態２を示す回路図である。第１種類目のセレクタはロジック部８０とセレクタ１０〜１２との間に設けられるセレクタ６０〜６２であり、第２種類目のセレクタはフリップフロップ３０〜３２とＲＡＭコア９１との間に設けられるセレクタ７０〜７２である。
【００２８】
セレクタ６０〜６２はいずれも出力選択信号ＳＥＬＤＯによってその動作が制御される。また、セレクタ７０〜７２はＲＡＭテスト信号ＲＡＭＴＥＳＴによってその動作が制御される。
【００２９】
セレクタ６０〜６２の出力がそれぞれセレクタ１０〜１２の“１”入力端に与えられる。フリップフロップ３０の出力端はセレクタ６１の“０”入力端に接続され、これを介して間接的にセレクタ１１の“１”入力端に接続される。また、フリップフロップ３１の出力端はセレクタ１２の“１”入力端にではなく、セレクタ６２の“０”入力端に接続される。スキャンイン信号ＳＩはセレクタ１０の“１”入力端にではなく、セレクタ６０の“０”入力端に与えられる。セレクタ６０〜６２の“１”入力端にはそれぞれＲＡＭコア９１の出力端ＤＯ０〜ＤＯ２に接続される。
【００３０】
セレクタ７０〜７２の出力端はそれぞれＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２に接続される。フリップフロップ３０〜３２の出力端はそれぞれセレクタ７０〜７２の“０”入力端に接続され、これらを介して間接的にＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２に接続される。セレクタ７０〜７２の“１”入力端にはＲＡＭテストデータＳＩＤが与えられる。
【００３１】
ＲＡＭテストデータＳＩＤ及び出力選択信号ＳＥＬＤＯは、ＲＡＭテストにおいてのみ有効に機能し、これらの信号は、ＲＡＭテスト実行時にチップ外部のテスタや内蔵のＲＡＭ用セルフ・テスト回路より得られる。
【００３２】
表２に、図４の各信号の値と、動作モードの関係をまとめた。
【００３３】
【表２】
0003691170.tif 000003
【００３４】
通常動作、及びロジックスキャンテストにおいては、ＲＡＭテスト信号ＲＡＭＴＥＳＴ及び出力選択信号ＳＥＬＤＯのいずれも“０”とする。これにより、図４に示された回路の等価的な構成は図１で表すことができる。つまり、実施の形態１と同じ動作を行うことができる。
【００３５】
図５は、図４に示された回路の、ＲＡＭテストにおける等価的な構成を示す回路図である。ＲＡＭテストを行う場合には、シフトモード信号ＳＭ及びＲＡＭテスト信号ＲＡＭＴＥＳＴをいずれも“１”にする。テストモード信号ＴＥＳＴは“０”／“１”いずれでもよい。ＲＡＭテストにおいてはセレクタ５０〜５２の機能は関係しないので、図５ではセレクタ５０〜５２に関する接続を省略している。
【００３６】
セレクタ７０〜７２はそれぞれ“０”入力端に与えられるＲＡＭテストデータＳＩＤをＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２に与え、セレクタ１０〜１２はそれぞれの“１”入力端に与えられるセレクタ６０〜６２の出力をフリップフロップ３０〜３２に与える。
【００３７】
従って、通常動作時にはＲＡＭコア９１の書き込みに用いられていたフリップフロップ３０〜３２が、ＲＡＭテストではＲＡＭコア９１の出力を受け、ＲＡＭコア９１から読み出されるテスト結果をスキャン出力する機能を果たす。
【００３８】
具体的なＲＡＭテストの手順は以下の通りである。まず▲１▼ＲＡＭテストデータＳＩＤを（例えば値“０”にして）全アドレスに書き込みデータを書き込む。次に▲２▼ＲＡＭコア９１のデータを読み出す。この時、出力選択信号ＳＥＬＤＯを”１”にし、読み出されたデータをフリップフロップ３０〜３２に取り込む。ここまでの動作が表２の「テスト実行」の欄に対応している。そして▲３▼出力選択信号ＳＥＬＤＯを”０”にし、テスト結果、即ちフリップフロップ３０〜３２に格納された値を順次シフトさせ、スキャンアウト信号ＳＯとして取り出す（表２の「結果出力」の欄）。上記▲２▼▲３▼の動作を全てのアドレスに対して実行すればＲＡＭコア９１の全てのアドレスに関してテストを行うことができる。
【００３９】
セレクタに必要な面積はフリップフロップを構成するのに必要な面積と比較して小さいので、実施の形態１と比較して２種類のセレクタが追加されても、エリアオーバーヘッドが改善される効果がある。勿論、スキャンパスのシフト段数が減るので、ロジックテストに必要な時間が改善されるのみならず、ＲＡＭのテスト時間も通常のスキャンテストを行った場合と比べて大幅に改善される。
【００４０】
実施の形態３．
本実施の形態も実施の形態２と同様に、ＲＡＭコア９１をテストするモードを実行できるようにした回路を示す。特にフリップフロップ３０〜３２に読み出されたデータが圧縮されることを特徴とする。
【００４１】
図６は本発明の実施の形態３を示す回路図である。実施の形態２におけるセレクタ６０がＡＮＤゲートＧ０とＸＯＲゲートＸ０の対に、セレクタ６１がＡＮＤゲートＧ１とＸＯＲゲートＸ１の対に、セレクタ６２がＡＮＤゲートＧ２とＸＯＲゲートＸ２の対に、それぞれ置換され、更に圧縮選択信号ＳＥＬＭＩＳＲによって動作が制御されるセレクタ６３及びＸＯＲゲートＸ３が追加された構成が示されている。
【００４２】
ＡＮＤゲートＧ０〜Ｇ２の一方の入力端にはいずれも圧縮選択信号ＳＥＬＭＩＳＲが与えられる。またＡＮＤゲートＧ０〜Ｇ２の出力端はそれぞれＸＯＲゲートＸ０〜Ｘ２の一方の入力端に接続される。
【００４３】
ＲＡＭコア９１の出力端ＤＯ０〜ＤＯ２はセレクタ６０〜６２の“１”入力端に接続される代わりに、それぞれＡＮＤゲートＧ０〜Ｇ２の他方の入力端に接続される。また、フリップフロップ３０，３１の出力はセレクタ６１，６２の“０”入力端に接続される代わりに、それぞれＸＯＲゲートＸ１，Ｘ２の他方の入力端に与えられる。ＸＯＲゲートＸ０の他方の入力端にはセレクタ６３の出力が与えられる。
【００４４】
セレクタ６３の“０”入力端にはスキャンイン信号ＳＩが、“１”入力端にはＸＯＲゲートＸ３の出力が、それぞれ与えられる。ＸＯＲゲートＸ３にはフリップフロップ３１，３２の出力が与えられる。
【００４５】
セレクタ１０〜１２の“１”入力端はセレクタ６０〜６２の出力を受ける代わりに、それぞれＸＯＲゲートＸ０〜Ｘ２の出力を受ける。
【００４６】
ＲＡＭテストデータＳＩＤ及び圧縮選択信号ＳＥＬＭＩＳＲは、ＲＡＭテストにおいてのみ有効に機能し、これらの信号は、ＲＡＭテスト実行時にチップ外部のテスタや内蔵のＲＡＭ用セルフ・テスト回路より得られる。
【００４７】
表３に、図６の各信号の値と、動作モードの関係をまとめた。
【００４８】
【表３】
0003691170.tif 000004
【００４９】
通常動作、及びロジックスキャンテストにおいては、ＲＡＭテスト信号ＲＡＭＴＥＳＴ及び圧縮選択信号ＳＥＬＭＩＳＲのいずれも“０”とする。これによりセレクタ７０〜７２はそれぞれフリップフロップ３０〜３２の出力をＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２に与え、セレクタ６３はスキャンイン信号ＳＩをＸＯＲゲートＸ０に与える。一方、ＡＮＤゲートＧ０〜Ｇ２は“０”を出力するので、ＸＯＲゲートＸ０〜Ｘ２はそれぞれの他方の入力端に与えられる信号を論理をそのままにして伝達し、結局セレクタ１０〜１２の“１”入力端には、それぞれスキャンイン信号ＳＩ、フリップフロップ３０，３１の出力が与えられることとなる。つまり、図６に示された回路の等価的な構成は図１で表すことができ、実施の形態１と同じ動作を行うことができる。
【００５０】
図７は、図６に示された回路の、ＲＡＭテストにおける等価的な構成を示す回路図である。ＲＡＭテストを行う場合には、シフトモード信号ＳＭ及びＲＡＭテスト信号ＲＡＭＴＥＳＴをいずれも“１”にする。テストモード信号ＴＥＳＴは“０”／“１”いずれでもよい。ＲＡＭテストにおいてはセレクタ５０〜５２の機能は関係ないので、図７ではセレクタ５０〜５２に関する接続を省略している。
【００５１】
シフトモード信号ＳＭが“１”であるのでフリップフロップ３０〜３２の入力端にはそれぞれＸＯＲゲートＸ０〜Ｘ２の出力が与えられる。また、ＲＡＭテスト信号ＲＡＭＴＥＳＴが“１”であるのでＲＡＭテストデータＳＩＤがＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２に与えられる。
【００５２】
実施の形態２と同様に、通常動作時にはＲＡＭコア９１の書き込みに用いられていたフリップフロップ３０〜３２が、ＲＡＭテストではＲＡＭコア９１の出力を受け、ＲＡＭコア９１から読み出されるテスト結果を出力する機能を果たす。但し、実施の形態２ではアドレス毎にテスト結果をシフトアウトする必要があったが、本実施の形態では、全アドレスに対してテストを行った後、テスト結果をシフトすることとなる。
【００５３】
具体的なＲＡＭテストの手順は以下の通りである。まず(1)圧縮選択信号ＳＥＬＭＩＳＲを”０”に、スキャンイン信号ＳＩを例えば“０”に設定する。これによってフリップフロップ３０〜３２を全て“０”に初期設定する。ここまでの動作が表３の「初期設定」の欄に対応している。次に(2)圧縮選択信号ＳＥＬＭＩＳＲ、スキャンイン信号ＳＩを共に“０”に設定したまま、ＲＡＭテストデータＳＩＤを例えば“０”に設定し、ＲＡＭコア９１の全アドレスに“０”を書き込む。そして(3)圧縮選択信号ＳＥＬＭＩＳＲを“１”にして全アドレスに対して読み出し動作を行う。ここまでの動作が表３の「テスト実行」の欄に対応している。セレクタ６３はＸＯＲゲートＸ３の出力をＸＯＲゲートＸ０の他方の入力端に伝達し、ゲートＧ０〜Ｇ２はそれぞれＲＡＭコア９１の出力をＸＯＲゲートＸ０〜Ｘ２に伝達するので、ＸＯＲゲートＸ０〜Ｘ３及びフリップフロップ３０〜３２は多入力データ圧縮回路としてよく用いられている多入力シグニチャレジスタ（ＭＩＳＲ：Multi Input Signature Register）回路を構成することになる。ＲＡＭコア９１から出力されたデータはこのＭＩＳＲ回路に取り込まれて圧縮される。
【００５４】
そして(4)再度圧縮選択信号ＳＥＬＭＩＳＲを“０”にすることにより、テスト結果がスキャンアウト信号ＳＯとしてシフトされつつ得られる（表３の「結果出力」の欄）。
【００５５】
以上のように、本実施の形態によれば、実施の形態２と同様にＲＡＭテストを行える上、ＭＩＳＲ回路を採用したので、テスト結果を圧縮してテストに必要な時間を短縮することができる。
【００５６】
実施の形態４．
本実施の形態も実施の形態３と同様に、ＲＡＭコア９１をテストした結果を圧縮することができる回路を示す。
【００５７】
図８は本発明の実施の形態４を示す回路図である。実施の形態２において示された回路にゲート群Ｑ０〜Ｑ２が追加され、ＲＡＭコア９１の出力端ＤＯ０〜ＤＯ２はこれらを介してそれぞれセレクタ６０〜６２の“１”入力端に接続される。
【００５８】
ゲート群Ｑ０〜Ｑ２はいずれも期待信号ＥＸＰ、比較制御信号ＣＭＰを入力する。また、ゲート群Ｑ０〜Ｑ２はそれぞれフリップフロップ３０〜３２の出力を受け、それぞれセレクタ６０〜６２の“１”入力端に出力する。
【００５９】
また、セレクタ６０〜６２は実施の形態２においては出力選択信号ＳＥＬＤＯによって動作が制御されていたが、本実施の形態においてはホールド信号ＨＬＤによって動作が制御される。
【００６０】
期待信号ＥＸＰ、比較制御信号ＣＭＰ、ホールド信号ＨＬＤ及びＲＡＭテストデータＳＩＤは、ＲＡＭテストにおいてのみ有効に機能し、これらの信号は、ＲＡＭテスト実行時にチップ外部のテスタや内蔵のＲＡＭ用セルフ・テスト回路より得られる。
【００６１】
表４に、図８の各信号の値と、動作モードの関係をまとめた。
【００６２】
【表４】
0003691170.tif 000005
【００６３】
通常動作、及びロジックスキャンテストにおいては、ＲＡＭテスト信号ＲＡＭＴＥＳＴ及びホールド信号ＨＬＤのいずれも“０”とする。これによりセレクタ７０〜７２はそれぞれフリップフロップ３０〜３２の出力をＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２に与え、セレクタ６０はスキャンイン信号ＳＩをセレクタ１０の“１”入力端に与え、セレクタ６１，６２はそれぞれフリップフロップ３０，３１の出力をセレクタ１１，１２の“１”入力端に与える。つまり、図８に示された回路の等価的な構成は図１で表すことができ、実施の形態１と同じ動作を行うことができる。
【００６４】
図９は、図８に示された回路の、ＲＡＭテストにおける等価的な構成を示す回路図である。ＲＡＭテストを行う場合には、シフトモード信号ＳＭ及びＲＡＭテスト信号ＲＡＭＴＥＳＴをいずれも“１”にする。テストモード信号ＴＥＳＴは“０”／“１”いずれでもよい。ＲＡＭテストにおいてはセレクタ５０〜５２の機能は関係ないので、図９ではセレクタ５０〜５２に関する接続を省略している。
【００６５】
シフトモード信号ＳＭが“１”であるのでフリップフロップ３０〜３２の入力端にはそれぞれセレクタ６０〜６２の出力が与えられる。また、ＲＡＭテスト信号ＲＡＭＴＥＳＴが“１”であるのでＲＡＭテストデータＳＩＤがＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２に与えられる。
【００６６】
ゲート群Ｑｉ（ｉ＝０〜２）はそれぞれＸＯＲゲートＸ１ｉ、ＮＡＮＤゲートＮｉ及びＡＮＤゲートＡｉから構成されている。ＸＯＲゲートＸ１ｉの一方の入力端にはＲＡＭコア９１の出力端ＤＯｉが接続され、他方の入力端には期待信号ＥＸＰが与えられる。ＮＡＮＤゲートＮｉの一対の入力端にはＸＯＲゲートＸ１ｉの出力及び比較制御信号ＣＭＰが与えられる。そしてＡＮＤゲートＡｉの一対の入力端にはＮＡＮＤゲートＮｉの出力及びフリップフロップ３ｉの出力が与えられ、ＡＮＤゲートＡｉはセレクタ６ｉの“１”入力端へと出力する。
【００６７】
このように、本実施の形態ではＲＡＭコア９１の出力端ＤＯｉ毎に独立して、ゲート群Ｑｉ、セレクタ６ｉ、フリップフロップ３ｉからなる圧縮回路が設けられているので、テスト結果から故障箇所を特定することができる。
【００６８】
具体的なＲＡＭテストの手順は以下の通りである。まず▲１▼ホールド信号ＨＬＤを“０”に設定してセレクタ６０〜６２とフリップフロップ３０〜３２とが交互に直列に接続されたパスを形成する。ここでスキャンイン信号ＳＩを例えば“１”に設定し、フリップフロップ３０〜３２を全て“１”に初期設定する。ここまでの動作が表４の「初期設定」の欄に対応している。次に▲２▼ホールド信号ＨＬＤを“１”に設定して、ＡＮＤゲートＡｉ、セレクタ６ｉ、フリップフロップ３ｉでループを形成する。このとき比較制御信号ＣＭＰを“０”に設定しておくことでＮＡＮＤゲートＮｉは常に“１”を出力し、フリップフロップ３ｉの論理“１”がホールドされる。その一方、ＲＡＭテストデータＳＩＤとして書き込みデータ（例えば“０”）を与え、ＲＡＭコア９１の全てのアドレスに“０”を書き込む。そして▲３▼ホールド信号ＨＬＤを“１”に設定したまま、比較制御信号ＣＭＰを“１”にする。このときまでに期待信号ＥＸＰには期待値“０”を与えておき、ＲＡＭコア９１の読み出し動作を行う。
【００６９】
例えば出力端ＤＯ０に関してみれば、ここに読み出されたデータはＸＯＲゲートＸ１０において期待値ＥＸＰと比較され、両者が同一か否かが判断される。その結果はＮＡＮＤゲートＮ０によって反転されてＡＮＤゲートＡ０へと与えられる。読み出されたデータが期待値“０”と等しければＡＮＤゲートＡ０はフリップフロップ３０に記憶されたデータと同じ論理“１”をセレクタ６０に与えるので、フリップフロップ３０の値は“１”のままである。
【００７０】
一方、読み出されたデータが期待値と異なればＡＮＤゲートＡ０は常に“０”を出力するので、一旦出力端ＤＯ０において故障が発見されれば、フリップフロップ３０には“０”が記憶されることとなる。他の出力端ＤＯ１，ＤＯ２に関しても同様である。ここまでの動作が表４の「テスト実行」の欄に対応している。
【００７１】
ついで▲４▼ホールド信号ＨＬＤを“０”に比較制御信号ＣＭＰを“０”にすることにより、テスト実行時にフリップフロップ３０〜３２に格納された値がその論理を保ちつつ、スキャンアウト信号ＳＯとしてシフトされて得られる。そして正常ビットに関しては“１”が、故障ビットに対しては“０”が検出される（表４の「結果出力」の欄）。
【００７２】
このように、本実施の形態ではテスト結果がビット毎に圧縮されるので、故障箇所を特定することができるという効果が更に得られる。
【００７３】
実施の形態５．
上記実施の形態１乃至実施の形態４に示された構成を変形することにより、書き込みポート数が読み出しポート数よりも少ないＲＡＭに対しても適用することができる。
【００７４】
図１０は本実施の形態５を示す回路図である。ＲＡＭコア９３は、１つの書き込みポート群（入力端）ＤＩ０〜ＤＩ３と、第１の読み出しポート群（出力端）ＤＯ０〜ＤＯ３と、第２の読み出しポート群（出力端）ＤＯ４〜ＤＯ７を有しており、いわゆる“１ write ２ read ＲＡＭ（１ｗ２ｒＲＡＭ）である。
【００７５】
このように出力端の数が入力端の数よりも多いＲＡＭコア９３に対して、実施の形態１乃至実施の形態４に示された回路をそのまま用い、出力端に接続されるロジック部に対してＲＡＭコア９３をバイパスして信号を与えようとしても、書き込みに用いられていたフリップフロップの数が足りない。つまり、第１の読み出しポート群ＤＯ０〜ＤＯ３と、第２の読み出しポート群ＤＯ４〜ＤＯ７のいずれか一方に対してしか実施の形態１乃至実施の形態４の動作を行うことができない。
【００７６】
図１０では実施の形態１に示された構成を変形したものが示されている。ロジック部８０からの出力はセレクタ１ｊ（ｊ＝０〜３）の“０”入力端に与えられ、セレクタ１ｊの出力はフリップフロップ３ｊの入力端に与えられる。セレクタ１０の“１”入力端にはスキャンイン信号ＳＩが与えられ、セレクタ１１〜１３の“１”入力端にはそれぞれフリップフロップ３０〜３２の出力が与えられる。セレクタ１ｊの動作はいずれもシフトモード信号ＳＭによって制御される。
【００７７】
フリップフロップ３ｊの出力はＲＡＭコア９３の入力端ＤＩｊに与えられる。また、セレクタ５ｊ，５（ｊ＋４）の“１”入力端にも与えられる。セレクタ５ｊ，５（ｊ＋４）はいずれもその動作がテストモード信号ＴＥＳＴによって制御され、その“０”入力端にはＲＡＭコア９３の出力端ＤＯｊ，ＤＯ（ｊ＋４）が接続されている。セレクタ５０〜５３の出力はロジック部８１に、セレクタ５４〜５７の出力はロジック部８２に、それぞれ与えられる。
【００７８】
図１１は図１０に示された回路の、ロジックスキャンテストにおける等価的な構成を示す回路図である。テストモード信号ＴＥＳＴが“１”となるので、セレクタ５０〜５７は省略されている。また、セレクタ１ｊ及びフリップフロップ３ｊの対は、スキャンフリップフロップＳｊとして略記されている。
【００７９】
以上のように本実施の形態では、ロジックテストを行う際に第１の読み出しポート群ＤＯ０〜ＤＯ３が接続されるロジック部８１と、第２の読み出しポート群ＤＯ４〜ＤＯ５が接続されるロジック部８２とに、互いに同じデータパターンを与えるので、書き込みポート数が読み出しポート数よりも少ないＲＡＭに対しても実施の形態１の効果を得ることができる。
【００８０】
勿論、実施の形態２乃至実施の形態４に示された回路も、本実施の形態において示された実施の形態１の変形と同様の変形を行うことができる。つまり、セレクタ５ｋ，５（ｋ＋ｍ），…５（ｋ＋ｎｍ）の“１”入力端をフリップフロップ３ｋの出力端に共通して接続すればよい（０≦ｋ≦ｍ−１，ｎは書き込みポート数に対する読み出しポート数の比よりも１小さい数）。
【００８１】
実施の形態５では、従来には読み出しポート群に用いられたスキャンフリップフロップの分だけ必要な面積は少なくなるという効果がある。
【００８２】
実施の形態６．
実施の形態５では、ロジック部８１，８２がそれぞれに入力するデータを独立して取り扱う場合には、有効なロジックテストを行うことができる。しかし、そうでない場合、例えばロジック部８１，８２が一体となっていて、これらのそれぞれに入力するデータ同士の和を計算する場合には不適切な場合がある。これらのそれぞれのデータに同一の値が与えられることとなるためである。
【００８３】
図１２は、第１の読み出しポート群ＤＯ０〜ＤＯ３の出力と、第２の読み出しポート群ＤＯ４〜ＤＯ７の出力との和が、ＡＬＵ８３によって求められる構成を示す回路図である。ＡＬＵ８３の第１の入力端群Ａ０〜Ａ３及び第２の入力端群Ｂ０〜Ｂ３には、それぞれ第１の読み出しポート群ＤＯ０〜ＤＯ３の出力と、第２の読み出しポート群ＤＯ４〜ＤＯ７の出力とが与えられ、和出力Ｙ０〜Ｙ３が出力される。
【００８４】
図１３は本実施の形態６の一つの形態を例示する回路図であり、実施の形態１に示された構成が変形されものが示されている。フリップフロップ３０の出力はセレクタ５０，５２の“１”入力端に、フリップフロップ３１の出力はセレクタ５１，５３の“１”入力端に、フリップフロップ３２の出力はセレクタ５４，５６の“１”入力端に、フリップフロップ３３の出力はセレクタ５５，５７の“１”入力端に、それぞれ与えられる。セレクタ５０〜５７の“０”入力端はそれぞれＲＡＭコア９３の出力端ＤＯ０〜ＤＯ７に接続されている。セレクタ５０〜５３の出力端及びセレクタ５４〜５７の出力端は、それぞれＡＬＵ８３の第１の入力端群Ａ０〜Ａ３及び第２の入力端群Ｂ０〜Ｂ３に接続されている。
【００８５】
図１４は図１３に示された回路の、ロジックスキャンテストにおける等価的な構成を示す回路図である。テストモード信号ＴＥＳＴが“１”となるので、セレクタ５０〜５７は省略されている。また、セレクタ１ｊ及びフリップフロップ３ｊの対は、スキャンフリップフロップＳｊとして略記されている。
【００８６】
スキャンフリップフロップＳ０，Ｓ１はＡＬＵ８３の第１の入力端群Ａ０〜Ａ３に、またスキャンフリップフロップＳ２，Ｓ３はＡＬＵ８３の第２の入力端群Ｂ０〜Ｂ３に、互いに独立した２群のテストデータを与える。従って、両者の和を求めるＡＬＵ８３のテストを有効に行うことができる。
【００８７】
つまり、書き込み用のフリップフロップ３０〜３３を、読み出しポート群毎にフリップフロップ３０，３１と、フリップフロップ３２，３３との組にして割り当てる。そして、各読み出しポート群に割り当てられた書き込み用のフリップフロップの出力をその読み出しポート群において重複して用いる。これにより、複数の読み出しポート群のそれぞれから得られて、互いに独立には扱われない複数のデータを処理するロジック部たるＡＬＵ８３のテストを有効に行うことができる。
【００８８】
各読み出しポート群に割り当てられた書き込み用のフリップフロップの出力をその読み出しポート群においてどのように重複して用いるかに関しては図１３に示された構成以外のものも考えられる。
【００８９】
図１５は本実施の形態６の他の形態を例示する回路図であり、実施の形態１に示された構成が変形されものが示されている。フリップフロップ３０の出力はセレクタ５０，５１の“１”入力端に、フリップフロップ３１の出力はセレクタ５２，５３の“１”入力端に、フリップフロップ３２の出力はセレクタ５４，５５の“１”入力端に、フリップフロップ３３の出力はセレクタ５６，５７の“１”入力端に、それぞれ与えられる。
【００９０】
図１６は図１５に示された回路の、ロジックスキャンテストにおける等価的な構成を示す回路図である。このような構成においても、図１３に示された構成と同様の効果を示すことは当然である。
【００９１】
勿論、実施の形態２乃至実施の形態４に示された回路も、本実施の形態において示された実施の形態１の変形と同様の変形を行うことができ、従来には読み出しポート群に用いられたスキャンフリップフロップの分だけ必要な面積は少なくなる。
【００９２】
なお、一つの読み出しポート群に対してフリップフロップの出力が重複して用いられているため、ＡＬＵ８３についての故障検出率が十分でないことも考えられる。これを解決するために、図１３及び図１５の両方の回路を実現するようなセレクタを挿入し、２回に分けてテストすることもできる。
【００９３】
実施の形態７．
実施の形態１〜実施の形態４においてはＲＡＭの書き込み動作が同期式である場合について説明されているが、本発明において読み出し動作が同期式となるＲＡＭを実現することもできる。
【００９４】
図１７は実施の形態１で説明された図１の回路を、読み出し動作が同期式となるＲＡＭに適用したものである。図１と同様に、セレクタ５０〜５２の“０”入力端及び“１”入力端には、それぞれＲＡＭコア９１の出力端ＤＯ０〜ＤＯ２及び入力端ＤＩ０〜ＤＩ２がそれぞれ接続されている。
【００９５】
しかし図１に示された回路とは異なり、図１７に示された回路ではロジック部８０の出力が直接にＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２に与えられている。そしてセレクタ５０〜５２の出力は、それぞれセレクタ１０〜１２の“０”入力端に与えられている。
【００９６】
セレクタ１０〜１２とフリップフロップ３０〜３２との接続関係は図１に示されたものと同様である。そしてフリップフロップ３０〜３２の出力がロジック部８１に与えられる。
【００９７】
本実施の形態においても、その動作は表１に基づいて行われる。図１８は、図１７に示された回路の、通常動作における等価的な構成を示す回路図である。テストモード信号ＴＥＳＴ及びシフトモード信号ＳＭのいずれをも“０”に設定することで、ロジック部８０の出力が直接にＲＡＭコア９１に入力し、ＲＡＭコア９１の出力がフリップフロップ３０〜３２を介してロジック部８１に与えられる。つまり図１に示された回路は、通常動作においては非同期式の書き込み、同期式の読み出しが行われる。
【００９８】
図１９は、図１７に示された回路の、ロジックスキャンテストにおける等価的な構成を示す回路図である。テストモード信号ＴＥＳＴを“１”とすることで、図３と同じ構成を得ることができ、ロジック部８０，８１のロジックスキャンテストを行うことができる。
【００９９】
勿論、実施の形態２乃至実施の形態４に示されたＲＡＭテストを行う構成をもセレクタ５０〜５２とロジック部８１の間に設けることにより、ＲＡＭテストを実行し、或いは更にテスト結果を圧縮することが可能である。
【０１００】
実施の形態の変形．
実施の形態１〜７では、通常のデータとスキャン信号とを入力とするセレクタと、セレクタの出力を入力とするフリップフロップで構成されたスキャンフリップフロップで説明した。
【０１０１】
例えば、通常のデータとスキャン信号とを入力とし、通常動作用のクロックとスキャンクロックを備えたスキャンフリップフロップに置き換えても実施の形態１〜７の効果は変わらない。
【０１０２】
例えば、レベル・センシティブ・スキャン・デザイン（ＬＳＳＤ）に用いられるシフトレジスタラッチに置き換えても実施の形態１〜７の効果は変わらない。
【０１０３】
【発明の効果】
この発明のうち請求項１にかかるテスト回路によれば、第１の選択手段が第３の回路の出力端群を前記第２の回路に選択的に接続する場合は、第３の回路の入力動作及び出力動作はそれぞれ同期式及び非同期式となる。一方、第１の選択手段がスキャンパスの出力端群を前記第２の回路に選択的に接続する場合は、第１及び第２の回路のロジックスキャンテストが行われる。両方の場合にスキャンフリップフロップが兼用されるので、エリアオーバーヘッドを抑制しつつもこれら２種の動作を行うことができる。また第２の選択手段がスキャンパスの出力端群に与えられた信号を第３の回路に出力する場合には、請求項１記載のテスト回路の構成を得ることができる。一方、第２の選択手段が前記テストデータを第３の回路に出力することにより、第２のテストを行うことができる。
【０１０５】
この発明のうち請求項２にかかるテスト回路によれば、通常動作時には第３の回路の入力に用いられていたフリップフロップが、第２の選択手段がテストデータを第３の回路に出力して第２のテストを行う場合では、第３の回路から出力される第２のテストのテスト結果をスキャン出力する機能を果たす。
【０１０６】
この発明のうち請求項３にかかるテスト回路によれば、第２のテストを行う際にはＭＩＳＲ回路が構成されるので、圧縮されたテスト結果の良否を得ることができる。
【０１０７】
この発明のうち請求項４にかかるテスト回路によれば、第３の回路の出力端毎に、第２のテストの結果に一旦不良が存在すれば、論理回路によってフリップフロップに所定の論理が固定されるので、不良が存在したことが記憶される。従って、圧縮されたテスト結果の良否を得ることができる。
【０１０８】
この発明のうち請求項５にかかるテスト回路によれば、入力端数が出力端数よりも少ない第３の回路に対しても、請求項２の効果を得ることができる。
【０１０９】
この発明のうち請求項６にかかるテスト回路によれば、グループ毎に区分された第３の回路の出力端は、異なるグループ毎に異なるスキャンパスの出力端に接続されるので、第２の回路に対して、互いに独立した複数のテストデータを与えることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１を示す回路図である。
【図２】  図１に示された回路の、通常動作における等価的な構成を示す回路図である。
【図３】  図１に示された回路の、ロジックスキャンテストにおける等価的な構成を示す回路図である。
【図４】  本発明の実施の形態２を示す回路図である。
【図５】  図４に示された回路の、ＲＡＭテストにおける等価的な構成を示す回路図である。
【図６】  本発明の実施の形態３を示す回路図である。
【図７】  図６に示された回路の、ＲＡＭテストにおける等価的な構成を示す回路図である。
【図８】  本発明の実施の形態４を示す回路図である。
【図９】  図８に示された回路の、ＲＡＭテストにおける等価的な構成を示す回路図である。
【図１０】  本実施の形態５を示す回路図である。
【図１１】  図１０に示された回路の、ロジックスキャンテストにおける等価的な構成を示す回路図である。
【図１２】  ＡＬＵ８３によって加算結果を求める構成を示す回路図である。
【図１３】  本実施の形態６の一つの形態を例示する回路図である。
【図１４】  図１３に示された回路の、ロジックスキャンテストにおける等価的な構成を示す回路図である。
【図１５】  本実施の形態６の他の形態を例示する回路図である。
【図１６】  図１５に示された回路の、ロジックスキャンテストにおける等価的な構成を示す回路図である。
【図１７】  本実施の形態７を示す回路図である。
【図１８】  図１７に示された回路の、通常動作における等価的な構成を示す回路図である。
【図１９】  図１７に示された回路の、ロジックスキャンテストにおける等価的な構成を示す回路図である。
【図２０】  スキャンテスト方式が用いた、従来のＲＡＭのテスト手法を示すブロック図である。
【図２１】  ＲＡＭ９１周辺のスキャンパスの構成を詳しく示した回路図である。
【符号の説明】
１０〜１３，２０〜２２，５０〜５７，６０〜６２，７０〜７２  セレクタ、３０〜３３，４０〜４２  フリップフロップ、８０〜８３  ロジック部、９０〜９２  ＲＡＭコア、ＣＭＰ  比較制御信号、ＳＥＬＭＩＳＲ  圧縮選択信号、Ｑ０〜Ｑ２  ゲート群。
【図１】
0003691170.tif 000006
【図２】
0003691170.tif 000007
【図３】
0003691170.tif 000008
【図４】
0003691170.tif 000009
【図５】
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【図６】
0003691170.tif 000011
【図７】
0003691170.tif 000012
【図８】
0003691170.tif 000013
【図９】
0003691170.tif 000014
【図１０】
0003691170.tif 000015
【図１１】
0003691170.tif 000016
【図１２】
0003691170.tif 000017
【図１３】
0003691170.tif 000018
【図１４】
0003691170.tif 000019
【図１５】
0003691170.tif 000020
【図１６】
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【図１７】
0003691170.tif 000022
【図１８】
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【図１９】
0003691170.tif 000024
【図２０】
0003691170.tif 000025
【図２１】
0003691170.tif 000026