(57)【特許請求の範囲】
【請求項１】
アナログ入力信号または基準アナログ入力信号のいずれか一方を選択する第１のセレクタと；
前記第１のセレクタによって選択された一方を所定のタイミングでサンプリングし所定期間ホールドするサンプル・アンド・ホールド回路と；
期待値データまたはディジタルデータのいずれか一方を選択する第２のセレクタと；
前記第２のセレクタによって選択された一方をアナログ信号に変換して出力するディジタル／アナログ変換回路と；
制御信号に基づいて駆動能力が調整され，前記サンプル・アンド・ホールド回路から出力された電圧と前記ディジタル／アナログ変換回路から出力された電圧とを比較して比較結果信号を出力するコンパレータと；
前記期待値データを保有し，前記比較結果信号に基づいて前記制御信号を生成する期待値判定回路と；
前記比較結果信号をディジタル信号に変換して前記ディジタルデータを生成するコントロール回路と；
を備えたことを特徴とする，アナログ／ディジタル変換器。
【請求項２】
前記コンパレータは：
前記サンプル・アンド・ホールド回路から出力された電圧と前記ディジタル／アナログ変換回路から出力された電圧との差に応じた信号を生成する比較回路と；
前記制御信号によって駆動能力が制御され，前記比較回路によって生成された信号に基づいて，前記比較結果信号を生成する駆動回路と；
により構成されることを特徴とする，請求項１に記載のアナログ／ディジタル変換器。
【請求項３】
アナログ入力信号または基準アナログ入力信号のいずれか一方を選択する第１のセレクタと；
前記第１のセレクタによって選択された一方を所定のタイミングでサンプリングし所定期間ホールドするサンプル・アンド・ホールド回路と；
期待値データまたはディジタルデータのいずれか一方を選択する第２のセレクタと；
前記第２のセレクタによって選択された一方をアナログ信号に変換して出力するディジタル／アナログ変換回路と；
前記サンプル・アンド・ホールド回路から出力された電圧と前記ディジタル／アナログ変換回路から出力された電圧とを比較して比較結果信号を出力するコンパレータと；
前記期待値データを保有し，前記比較結果信号に基づいて制御信号を生成する期待値判定回路と；
前記制御信号に基づいて，前記サンプル・アンド・ホールド回路のオフセットを調整するオフセット調整回路と；
前記比較結果信号をディジタル信号に変換して前記ディジタルデータを生成するコントロール回路と；
を備えたことを特徴とする，アナログ／ディジタル変換器。
【請求項４】
前記オフセット調整回路は：
前記制御信号によって制御され，一方の端子には電源電位が供給され他方の端子は前記サンプル・アンド・ホールド回路と接続される第１の可変抵抗素子と；
前記制御信号によって制御され，一方の端子には接地電位が供給され他方の端子は前記サンプル・アンド・ホールド回路と接続される第２の可変抵抗素子と；
によって構成されることを特徴とする，請求項３に記載のアナログ／ディジタル変換器。
【請求項５】
前記比較結果信号の電圧レベルが接地電位レベルの場合，
前記第１の可変抵抗素子の抵抗値を大きくし，前記第２の可変抵抗素子の抵抗値を小さくすることを特徴とする，請求項４に記載のアナログ／ディジタル変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，アナログ／ディジタル変換器（以下，「Ａ／Ｄ変換器」という。）に関するものである。
【０００２】
【従来の技術】
従来のＡ／Ｄ変換器１を図１１に示す。このＡ／Ｄ変換器１は，サンプル・アンド・ホールド回路（以下，「Ｓ／Ｈ回路」という。）１１，コンパレータ１３，およびディジタル／アナログ変換回路（以下，「Ｄ／Ａ変換回路」という。）１５，さらにこれらの動作を制御するコントロール回路１７を備えている。そして，Ｓ／Ｈ回路１１は，第１オペアンプ２１，トランスファゲート２３，キャパシタ２５，および第２オペアンプ２７から構成されている。
【０００３】
Ａ／Ｄ変換器１によってディジタル値に変換されるアナログ入力信号Ｓｉｎは，Ｓ／Ｈ回路１１に備えられた第１オペアンプ２１の＋端子に入力される。第１オペアンプ２１の出力端子は，ノードＮ１を介して，トランスファゲート２３および第１オペアンプ２１の−端子に接続されている。
【０００４】
トランスファゲート２３は，ノードＮ７を介してコントロール回路１７に接続されており，コントロール回路１７から出力されるサンプリング信号ｓａｍｐｌｅによってオン／オフ制御される。トランスファゲート２３がオンすることによって，ノードＮ１とノードＮ２が電気的に導通することになる。このノードＮ２には，一端がグランドに接続されているキャパシタ２５の他端，および，第２オペアンプ２７の＋端子が接続されている。
【０００５】
第２オペアンプ２７の出力端子は，ノードＮ３を介してコンパレータ１３の＋端子および第２オペアンプ２７の−端子に接続されている。
【０００６】
コンパレータ１３の出力端子は，ノードＮ４を介してコントロール回路１７に接続され，コンパレータ１３の−端子は，ノードＮ６を介してＤ／Ａ変換回路１５に接続されている。Ｄ／Ａ変換回路１５は，ノードＮ５を介して，コントロール回路１７に接続されている。
【０００７】
以上のように構成された従来のＡ／Ｄ変換器１の動作を図１２に基づいて説明する。なお，ここでは電源電圧Ｖｄｄが１６Ｖであり，Ａ／Ｄ変換器１が４ビット変換を行う場合に即して説明する。
【０００８】
アナログ入力信号Ｓｉｎは，Ｓ／Ｈ回路１１に入力され，バッファアンプとしての第１オペアンプ２１を経由してノードＮ１に供給される。アナログ入力信号Ｓｉｎをディジタル変換するためコントロール回路１７は，サンプリング信号ｓａｍｐｌｅをアクティブとする。このサンプリング信号ｓａｍｐｌｅは，ノードＮ７を経由してトランスファゲート２３の制御端子に入力され，トランスファゲート２３がオン状態となる。これによってノードＮ１とノードＮ２が接続され，ノードＮ２に接続されているキャパシタ２５が充電される。ノードＮ２に接続されている第２オペアンプ２７の入力インピーダンスは極めて高いため，サンプリング信号ｓａｍｐｌｅがインアクティブとされた後もノードＮ２の電圧は，キャパシタ２５によって保持（ホールド）されることになる。
【０００９】
ノードＮ２の電圧は，第２オペアンプ２７の＋端子に印加される。そして，第２オペアンプ２７は，ノードＮ２の電圧に基づいて，ノードＮ３に接続されたコンパレータ１３の＋端子に対してホールド電圧を出力する。
【００１０】
コントロール回路１７は，ノードＮ５に対して，電源電圧Ｖｄｄ（＝１６Ｖ）の１／２（＝８Ｖ）に対応するディジタルデータ”1000”を出力する。このディジタルデータ”1000”は，Ｄ／Ａ変換回路１５に入力され，アナログ値８Ｖに変換された後にノードＮ６に出力される。
【００１１】
コンパレータ１３は，＋端子に接続されたノードＮ３における電圧と−端子に接続されたノードＮ６における電圧を比較し，＋端子の電圧の方が高ければノードＮ４に”1”を出力し，＋端子の電圧の方が低ければノードＮ４に”0”を出力する。例えば，ノードＮ３における電圧（ホールド電圧）が１０．５Ｖである場合，コンパレータ１３の＋端子に入力される電圧は１０．５Ｖであり，−端子に入力される電圧は８Ｖとなり，コンパレータ１３はノードＮ４に対して”1”を出力する。
【００１２】
ノードＮ４における”1”は，コントロール回路１７に入力される。前回，Ｄ／Ａ変換回路１５に供給されたディジタルデータ”1000”は，右に１ビットシフトされ，最上位ビットに今回入力された”1”がセットされる。このようにして生成されたディジタルデータ”1100”は，コントロール回路１７からノードＮ５を介してＤ／Ａ変換回路１５に入力されアナログ値１２Ｖに変換される。
【００１３】
コンパレータ１３は，＋端子に入力されているホールド電圧１０．５Ｖと−端子に入力されている電圧１２Ｖとを比較し，その結果として”0”をノードＮ４に出力する。
【００１４】
ノードＮ４における”0”は，コントロール回路１７に入力される。前回Ｄ／Ａ変換回路１５に供給されたディジタルデータ”1100”の下位３ビットは，右に１ビットシフトされ，最下位ビットから３ビット目に今回入力された”0”がセットされる。このようにして生成されたディジタルデータ”1010”は，コントロール回路１７からノードＮ５を介してＤ／Ａ変換回路１５に入力され，アナログ値１０Ｖに変換される。
【００１５】
以下同様に，コンパレータ１３は，３回目の電圧比較によって”1”を出力し，４回目の電圧比較によって”0”を出力する。このように従来のＡ／Ｄ変換器１は，コンパレータ１３による電圧比較を４回繰り返すことによって，ホールド電圧１０．５Ｖをディジタルデータ”1010”に変換することになる。
【００１６】
以上のように，従来のＡ／Ｄ変換器１によれば，絶えず電圧が変化しているアナログ入力信号Ｓｉｎは，Ｓ／Ｈ回路１１によってホールドされディジタルデータに変換される。Ａ／Ｄ変換器１の変換ビット数を増加（８ビット化，１６ビット化，・・・）させることによって，最下位ビットが持つビットエラー（量子化誤差）が小さくなり，より誤差の少ないディジタルデータが得られる。
【００１７】
【発明が解決しようとする課題】
しかしながら，従来のＡ／Ｄ変換回路１によれば，図１２に示したように，アナログ入力信号ＳｉｎとノードＮ１との間，および，ノードＮ２とノードＮ３との間に，それぞれ第１オペアンプ２１，第２オペアンプ２７のオフセットに起因する電位差が生じていた。
【００１８】
また，サンプリング信号ｓａｍｐｌｅによるトランスファゲート２３のオン／オフ時，すなわちＳ／Ｈ回路１１のサンプル・ホールド時にノードＮ２にノイズが発生する場合があった。
【００１９】
このように，アナログ入力信号Ｓｉｎの電圧に対して誤差が重畳されＳ／Ｈ回路１１からコンパレータ１３にホールド電圧として供給された場合，最終的に得られるディジタルデータにも誤差が含まれることになる。
【００２０】
さらに，コンパレータ１３のオフセットもディジタル変換に影響を及ぼすおそれもあった。
【００２１】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，アナログ入力信号を精度良くディジタル変換するＡ／Ｄ変換器を提供することにある。
【００２２】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，セレクタ，サンプル・アンド・ホールド回路，コントロール回路，および判定回路を備えたアナログ／ディジタル変換器が提供される。セレクタは，アナログ入力信号または基準アナログ入力信号のいずれか一方を選択する。サンプル・アンド・ホールド回路は，セレクタによって選択された一方を所定のタイミングでサンプリングし所定期間ホールドする。コントロール回路は，コンパレータが出力する比較結果信号に応じて内部ディジタルデータの値を設定する。なお，コンパレータは，コントロール回路が有する内部ディジタルデータがアナログ変換されて生成されるアナログ変換信号の電圧とサンプル・アンド・ホールド回路から出力されるホールド電圧とを比較するものである。判定回路は，基準アナログ入力信号に対応するディジタル変換期待値を有する。そして，ディジタル変換期待値がアナログ変換されて生成される期待値アナログ変換信号の電圧と，基準アナログ入力信号がセレクタによって選択された場合のホールド電圧との差を判定し，判定結果に応じてコンパレータが出力する比較結果信号の電圧レベルを調整する。
【００２３】
かかる構成によれば，本来のディジタル変換の対象であるアナログ入力信号の他に，基準アナログ入力信号もディジタル変換することが可能となる。アナログ入力信号および基準アナログ入力信号のディジタル変換結果は，コントロール回路が有する内部ディジタルデータに反映される。判定回路は，基準アナログ入力信号がディジタル変換された場合の期待値であるディジタル変換期待値を有しているため，基準アナログ入力信号を実際にディジタル変換して得られる結果との比較が容易である。この比較の結果，両者に差があれば，アナログ／ディジタル変換器は，ディジタル変換誤差を有すると判断される。そして，判定回路は，ディジタル変換期待値と基準アナログ入力信号を実際にディジタル変換して得られる結果の差に基づいて，コンパレータが出力する比較結果信号の電圧レベルを調整する。したがって，アナログ入力信号が入力された際に，サンプル・アンド・ホールド回路が出力するホールド電圧に誤差が含まれていても，コンパレータが出力する比較結果信号は，適正な電圧レベルに調整されるため，アナログ入力信号のディジタル変換結果として誤差を含まない内部ディジタルデータが得られることになる。
【００２４】
上記課題を解決するために，本発明の第２の観点によれば，セレクタ，サンプル・アンド・ホールド回路，ホールド電圧調整回路，コントロール回路，および判定回路を備えたアナログ／ディジタル変換器が提供される。セレクタは，アナログ入力信号または基準アナログ入力信号のいずれか一方を選択する。サンプル・アンド・ホールド回路は，セレクタによって選択された一方を所定のタイミングでサンプリングし所定期間ホールドする。ホールド電圧調整回路は，サンプル・アンド・ホールド回路から出力されるホールド電圧を調整する。コントロール回路は，内部ディジタルデータがアナログ変換されて生成されるアナログ変換信号の電圧とホールド電圧調整回路によって調整された調整済ホールド電圧との比較結果に基づき，内部ディジタルデータの値を設定する。判定回路は，基準アナログ入力信号に対応するディジタル変換期待値を有する。そして，ディジタル変換期待値がアナログ変換されて生成される期待値アナログ変換信号の電圧と，基準アナログ入力信号がセレクタによって選択された場合のホールド電圧との差を判定し，判定結果に応じてホールド電圧調整回路を制御する。
【００２５】
かかる構成によれば，本来のディジタル変換の対象であるアナログ入力信号の他に，基準アナログ入力信号もディジタル変換することが可能となる。アナログ入力信号および基準アナログ入力信号のディジタル変換結果は，コントロール回路が有する内部ディジタルデータに反映される。判定回路は，基準アナログ入力信号がディジタル変換された場合の期待値であるディジタル変換期待値を有しているため，基準アナログ入力信号を実際にディジタル変換して得られる結果との比較が容易である。この比較の結果，両者に差があれば，アナログ／ディジタル変換器は，ディジタル変換誤差を有すると判断される。そして，判定回路は，ディジタル変換期待値と基準アナログ入力信号を実際にディジタル変換して得られる結果の差に基づきホールド電圧調整回路を制御することによって，サンプル・アンド・ホールド回路から出力されるホールド電圧を調整する。したがって，アナログ入力信号が入力された際に，サンプル・アンド・ホールド回路が出力するホールド電圧に誤差が含まれていても，ホールド電圧調整回路によってホールド電圧は適正なレベルに調整されるため，アナログ入力信号のディジタル変換結果として誤差を含まない内部ディジタルデータが得られることになる。
【００２６】
上記課題を解決するために，本発明の第３の観点によれば，サンプル・アンド・ホールド回路，コントロール回路，および演算回路を備えたアナログ／ディジタル変換器が提供される。サンプル・アンド・ホールド回路は，アナログ入力信号を所定のタイミングでサンプリングし所定期間ホールドする。コントロール回路は，内部ディジタルデータがアナログ変換されて生成されるアナログ変換信号の電圧とサンプル・アンド・ホールド回路から出力されるホールド電圧との比較結果に基づき，内部ディジタルデータの値を設定する。演算回路は，アナログ入力信号がサンプリングされたタイミングにおけるアナログ入力信号の電圧とホールド電圧との差と，コントロール回路によって値が設定された内部ディジタルデータとの演算を行う。
【００２７】
かかる構成によれば，サンプル・アンド・ホールド回路から出力されたホールド電圧に誤差が含まれる場合であっても，演算回路は，この誤差分を用いて，アナログ入力信号のディジタル変換結果が反映されるコントロール回路が有する内部ディジタルデータに対して演算を行うため，アナログ入力信号のディジタル変換結果として，誤差を含まない内部ディジタルデータが得られることになる。
【００２８】
上記課題を解決するために，本発明の第４の観点によれば，サンプル・アンド・ホールド回路，ホールド電圧調整回路，およびコントロール回路を備えたアナログ／ディジタル変換器が提供される。サンプル・アンド・ホールド回路は，アナログ入力信号を所定のタイミングでサンプリングし所定期間ホールドする。ホールド電圧調整回路は，アナログ入力信号がサンプリングされたタイミングにおけるアナログ入力信号の電圧とホールド電圧との差に応じて，サンプル・アンド・ホールド回路から出力されるホールド電圧を調整する。コントロール回路は，内部ディジタルデータがアナログ変換されて生成されるアナログ変換信号の電圧とホールド電圧調整回路によって調整された調整済ホールド電圧との比較結果に基づき，内部ディジタルデータの値を設定する。
【００２９】
かかる構成によれば，サンプル・アンド・ホールド回路から出力されたホールド電圧に誤差が含まれる場合であっても，ホール電圧調整回路が備えられているためホールド電圧から誤差が除かれ，アナログ入力信号のディジタル変換結果として誤差を含まない内部ディジタルデータが得られることになる。
【００３０】
上記課題を解決するために，本発明の第５の観点によれば，サンプル・アンド・ホールド回路，コントロール回路，およびアナログ電圧調整回路を備えたアナログ／ディジタル変換器が提供される。サンプル・アンド・ホールド回路は，アナログ入力信号を所定のタイミングでサンプリングし所定期間ホールドする。コントロール回路は，内部ディジタルデータがアナログ変換されて生成されるアナログ変換信号の電圧とサンプル・アンド・ホールド回路から出力されるホールド電圧との比較結果に基づき，内部ディジタルデータの値を設定する。アナログ電圧調整回路は，アナログ入力信号がサンプリングされたタイミングにおけるアナログ入力信号の電圧とホールド電圧との差に応じて，アナログ変換信号の電圧を調整する。
【００３１】
かかる構成によれば，サンプル・アンド・ホールド回路から出力されたホールド電圧に誤差が含まれる場合であっても，アナログ電圧調整回路が備えられているためアナログ変換信号から誤差が除かれ，アナログ入力信号のディジタル変換結果として誤差を含まない内部ディジタルデータが得られることになる。
【００３２】
上記課題を解決するために，本発明の第６の観点によれば，セレクタ，サンプル・アンド・ホールド回路，コントロール回路，判定回路，およびデータ格納部を備えたアナログ／ディジタル変換器が提供される。そして，これらは次の特徴を有する。セレクタは，ディジタル変換の対象であるアナログ入力信号または基準アナログ入力信号のいずれか一方を選択する。サンプル・アンド・ホールド回路は，セレクタによって選択された一方を所定のタイミングでサンプリングし所定期間ホールドする。コントロール回路は，内部ディジタルデータがアナログ変換されて生成されるアナログ変換信号の電圧とサンプル・アンド・ホールド回路から出力されるホールド電圧との比較結果に基づき，内部ディジタルデータの値を設定する。判定回路は，基準アナログ入力信号に対応するディジタル変換期待値を有する。そして，ディジタル変換期待値と，基準アナログ入力信号がセレクタによって選択された場合の内部ディジタルデータの値との差を判定する。データ格納部は，判定回路によって判定された差に対応するデータを格納する。
【００３３】
かかる構成によれば，本来のディジタル変換の対象であるアナログ入力信号の他に，基準アナログ入力信号もディジタル変換することが可能となる。アナログ入力信号および基準アナログ入力信号のディジタル変換結果は，コントロール回路が有する内部ディジタルデータに反映される。判定回路は，基準アナログ入力信号がディジタル変換された場合の期待値であるディジタル変換期待値を有しているため，基準アナログ入力信号を実際にディジタル変換して得られる結果との比較が容易である。この比較の結果，両者に差があれば，アナログ／ディジタル変換器は，ディジタル変換誤差を有すると判断される。そして，ディジタル変換期待値と基準アナログ入力信号を実際にディジタル変換して得られる結果の差は，データとしてデータ格納部に格納される。このデータ格納部に格納されたデータは，本来のディジタル変換対象であるアナログ入力信号のディジタル変換において用いられる。アナログ入力信号がディジタル変換された場合も，基準ディジタル入力信号をディジタル変換した場合と同様に，ディジタル変換結果（コントロール回路が有する内部ディジタルデータの値）に誤差が含まれる。ここで，データ格納部に格納されているデータを用いて補正することによって，アナログ入力信号のディジタル変換結果として誤差を含まない内部ディジタルデータが得られることになる。
【００３４】
ディジタル変換期待値をアナログ変換して基準アナログ入力信号を生成するようにしてもよい。かかる構成によれば，外部に基準アナログ入力信号の出力装置を用意する必要がなくなる。また，ディジタル変換期待値に完全に対応する基準アナログ入力信号を生成することが可能となるため，アナログ入力信号がディジタル変換されて得られる内部ディジタルデータに対する補正がより正確に行われる。
【００３５】
基準アナログ入力信号を発振器によって生成することも可能である。かかる構成によれば，基準アナログ入力信号の電圧レベルを複数設定することが可能となり，より正確なディジタル変換が実現する。また，基準アナログ入力信号の周波数の調整も可能であるため，アナログ／ディジタル変換器の周波数特性を容易に把握できる。
【００３６】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるＡ／Ｄ変換器の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００３７】
（第１の実施の形態）
本発明の第１の実施の形態にかかるＡ／Ｄ変換器１０１を図１に示す。このＡ／Ｄ変換器１０１は，Ｓ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，コントロール回路１７，判定回路としての期待値判定回路１１１，データ格納部としての補正値格納部１１３，およびセレクタ１１５を備えている。Ｓ／Ｈ回路１１は，第１オペアンプ２１，トランスファゲート２３，キャパシタ２５，および第２オペアンプ２７から構成されている。このように，第１の実施の形態にかかるＡ／Ｄ変換器１０１は，従来のＡ／Ｄ変換器１に対して，期待値判定回路１１１，補正値格納部１１３，およびセレクタ１１５が追加された構成を有するものである。
【００３８】
セレクタ１１５は，コントロール回路１７に制御され，一方の入力端子に入力されるアナログ入力信号Ｓｉｎまたは他方の入力端子に入力される基準アナログ入力信号としてのシグナルグランド信号ＳＧ（＝Ｖｄｄ／２）のいずれか一方を選択し，Ｓ／Ｈ回路１１に備えられた第１オペアンプ２１の＋端子に供給する。
【００３９】
第１オペアンプ２１の出力端子は，ノードＮ１を介してトランスファゲート２３および第１オペアンプ２１の−端子に接続されている。
【００４０】
トランスファゲート２３は，ノードＮ７を介してコントロール回路１７に接続されており，コントロール回路１７から出力されるサンプリング信号ｓａｍｐｌｅによってオン／オフ制御される。トランスファゲート２３がオンすることによって，ノードＮ１とノードＮ２が導通することになる。ノードＮ２には，一端がグランドに接続されているキャパシタ２５の他端，および，第２オペアンプ２７の＋端子が接続されている。
【００４１】
第２オペアンプ２７の出力端子は，ノードＮ３を介してコンパレータ１３の＋端子および第２オペアンプ２７の−端子に接続されている。
【００４２】
コンパレータ１３の出力端子は，ノードＮ４を介してコントロール回路１７に接続され，コンパレータ１３の−端子は，ノードＮ６を介してＤ／Ａ変換回路１５に接続されている。Ｄ／Ａ変換回路１５は，ノードＮ５を介してコントロール回路１７に接続されている。
【００４３】
期待値判定回路１１１は，コントロール回路１７に接続されており，コントロール回路１７からＡ／Ｄ変換結果を取り込む。また，期待値判定回路１１１は，Ａ／Ｄ変換結果の期待値を予め用意しており，コントロール回路１７から得たＡ／Ｄ変換結果と期待値の差を補正値格納部１１３に出力する。
【００４４】
以上のように構成された第１の実施の形態にかかるＡ／Ｄ変換器１０１のディジタル変換手順を説明する。
【００４５】
１．ディジタル変換されるアナログ入力信号ＳｉｎをＳ／Ｈ回路１１に入力する前に，コントロール回路１７によってセレクタ１１５を切り替え，シグナルグランド信号ＳＧをＳ／Ｈ回路１１に入力する。
【００４６】
２．シグナルグランド信号ＳＧをＳ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，およびコントロール回路１７によってディジタル変換する。なお，ここでのディジタル変換は，従来のＡ／Ｄ変換器１と同様の手順に従って行われる。
【００４７】
３．シグナルグランド信号ＳＧがディジタル変換された後，期待値判定回路１１１によって，ディジタル変換結果（内部ディジタルデータ）と内部に用意している期待値とを比較し，その差を補正値格納部１１３に格納する。
【００４８】
４．コントロール回路１７によってセレクタ１１５を切り替え，Ａ／Ｄ変換の対象であるアナログ入力信号ＳｉｎをＳ／Ｈ回路１１に入力する。
【００４９】
５．アナログ入力信号ＳｉｎをＳ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，およびコントロール回路１７によってディジタル変換する。なお，ここでのディジタル変換は，従来のＡ／Ｄ変換器１と同様の手順に従って行われる。
【００５０】
６．アナログ入力信号Ｓｉｎがディジタル変換された後，期待値判定回路１１１によって，このディジタル変換結果に対して補正値格納部１１３に格納されている補正データを加算する。この加算結果がアナログ入力信号Ｓｉｎの最終的なディジタル変換結果となる。
【００５１】
次に，第１の実施の形態にかかるＡ／Ｄ変換器１０１の動作を具体的なデータを用いて説明する。ここでは，シグナルグランド信号ＳＧの電圧が電源電圧Ｖｄｄの１／２であって，Ａ／Ｄ変換器１０１のＡ／Ｄ変換精度が８ビットである場合に即して説明する。
【００５２】
シグナルグランド信号ＳＧの電圧が電源電圧Ｖｄｄの１／２であるため，期待値判定回路１１１は，期待値”10000000”を用意する。
【００５３】
上記手順１，２に従いシグナルグランド信号ＳＧをＡ／Ｄ変換器１０１によってディジタル変換する。このとき，第１オペアンプ２１のオフセットの影響によって，ノードＮ１に電圧Ｖｄｄ／２−Ｖｄｄ／２５６が出力され，さらに，トランスファゲート２３の動作ノイズの影響によって，ノードＮ２に電圧（Ｖｄｄ／２−Ｖｄｄ／２５６）−Ｖｄｄ／２５６が出力された場合，ディジタル変換の結果は，”01111110”となる。
【００５４】
上記手順３に従い期待値判定回路１１１は，期待値”10000000”からディジタル変換結果”01111110”との差”00000010”を補正データとして補正値格納部１１３に出力する。
【００５５】
上記手順４に従いアナログ入力信号ＳｉｎをＡ／Ｄ変換器１０１によってディジタル変換する。ここで，第１オペアンプ２１のオフセットの影響によって，ノードＮ１に出力される電圧がアナログ入力信号Ｓｉｎの電圧に対してＶｄｄ／２５６低下し，さらに，トランスファゲート２３の動作ノイズの影響によって，ノードＮ２に出力される電圧がノードＮ１の電圧に対してＶｄｄ／２５６低下した場合，上記手順５において得られるディジタルデータは，電圧（Ｖｄｄ／２−Ｖｄｄ／２５６）−Ｖｄｄ／２５６がディジタル変換された”01111110”となる。
【００５６】
上記手順６に従いディジタル変換の結果得られたディジタルデータ”01111110”に対して補正値格納部１１３に格納されている補正データ”00000010”を加算する。この結果，アナログ入力信号Ｓｉｎの電圧Ｖｄｄ／２に対応するディジタルデータ”10000000”が得られる。
【００５７】
以上のように，第１の実施の形態にかかるＡ／Ｄ変換器１０１は，第１，２オペアンプ２１，２７のオフセットおよびトランスファゲート２３で発生するノイズがアナログ入力信号Ｓｉｎから得られるホールド電圧に影響を及ぼす場合であっても，補正値格納部１１３に格納されている補正データがこのディジタル変換結果に加算されるように構成されているため，精度の高いＡ／Ｄ変換が可能となる。
【００５８】
特に，トランスファゲート２３のオン／オフ動作に伴い発生するノイズは，アナログ入力信号Ｓｉｎの電圧値に無関係であり，上記手順１〜３で得られる補正データを一つ用意するだけで，さまざまな電圧のアナログ入力信号Ｓｉｎが高精度にディジタル変換される。このため期待値判定回路１１１および補正値格納部１１３のコンパクト化が可能であり，従来のＡ／Ｄ変換器１に対する第１の実施の形態にかかるＡ／Ｄ変換器１０１の回路規模の増加は最小限に抑えられる。また，補正値格納部１１３に格納される補正データも短時間で得られることになる。
【００５９】
（第２の実施の形態）
本発明の第２の実施の形態にかかるＡ／Ｄ変換器１０２を図２に示す。このＡ／Ｄ変換器１０２は，Ｓ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，コントロール回路１７，期待値判定回路１１１，補正値格納部１１３，セレクタ１１５，および第２Ｄ／Ａ変換回路１２１を備えている。このように，第２の実施の形態にかかるＡ／Ｄ変換器１０２は，第１の実施の形態にかかるＡ／Ｄ変換器１０１に対して，第２Ｄ／Ａ変換回路１２１が追加された構成を有するものである。
【００６０】
上述のように，第１の実施の形態にかかるＡ／Ｄ変換器１０１は，セレクタ１１５の一方の入力端子にアナログ入力信号Ｓｉｎが入力され，他方の入力端子にシグナルグランド信号ＳＧが入力されるように構成されている。これに対して，第２の実施の形態にかかるＡ／Ｄ変換回路１０２に備えられたセレクタ１１５の他方の入力端子には，第２Ｄ／Ａ変換回路１２１の出力端子が接続されている。第２Ｄ／Ａ変換回路１２１の入力端子は，期待値判定回路１１１に接続されており，期待値判定回路１１１が予め用意している複数の期待値をアナログ変換し，期待値信号Ｓｅｖとしてセレクタ１１５の他方の入力端子に供給するものである。なお，第２の実施の形態にかかるＡ／Ｄ変換器１０２において，第２Ｄ／Ａ変換回路１２１およびセレクタ１１５以外の構成要素の電気的接続については，第１の実施の形態にかかるＡ／Ｄ変換器１０１と略同一である。
【００６１】
以上のように構成された第２の実施の形態にかかるＡ／Ｄ変換器１０２のディジタル変換手順を説明する。
【００６２】
１．ディジタル変換されるアナログ入力信号ＳｉｎをＳ／Ｈ回路１１に入力する前に，第２Ｄ／Ａ変換回路１２１から出力される期待値信号ＳｅｖをＳ／Ｈ回路１１に入力するようにコントロール回路１７によってセレクタ１１５を切り替える。
【００６３】
２．期待値判定回路１１１が予め用意している期待値データを第２Ｄ／Ａ変換回路１２１に供給する。第２Ｄ／Ａ変換回路１２１によって，これをアナログ変換し期待値信号Ｓｅｖとしてセレクタ１１５に対して出力する。
【００６４】
３．期待値信号ＳｅｖをＳ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，およびコントロール回路１７によってディジタル変換する。なお，ここでのディジタル変換は，従来のＡ／Ｄ変換器１と同様の手順に従って行われる。
【００６５】
４．期待値信号Ｓｅｖがディジタル変換された後，期待値判定回路１１１によって，ディジタル変換結果と内部に用意している期待値とを比較し，その差を補正値格納部１１３に格納する。
【００６６】
５．以上の手順２〜４を期待値判定回路１１１が用意している期待値データの数だけ繰り返し，各期待値データに対応する補正値テーブルを補正値格納部１１３に作成する。
【００６７】
６．コントロール回路１７によってセレクタ１１５を切り替え，Ａ／Ｄ変換の対象であるアナログ入力信号ＳｉｎをＳ／Ｈ回路１１に入力する。
【００６８】
７．アナログ入力信号ＳｉｎをＳ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，およびコントロール回路１７によってディジタル変換する。なお，ここでのディジタル変換は，従来のＡ／Ｄ変換器１と同様の手順に従って行われる。
【００６９】
８．アナログ入力信号Ｓｉｎがディジタル変換された後，期待値判定回路１１１によって，補正値格納部１１３に作成されている補正値テーブルの中でディジタル変換結果に最も近い期待値に対応する補正データをディジタル変換結果に加算する。この加算結果がアナログ入力信号Ｓｉｎの最終的なディジタル変換結果となる。
【００７０】
次に，第２の実施の形態にかかるＡ／Ｄ変換器１０２の動作を具体的なデータを用いて説明する。ここでは，Ａ／Ｄ変換器１０２のＡ／Ｄ変換精度が８ビットであり，さらに，期待値判定回路１１１が以下の３つの期待値を準備している場合に即して説明する。
期待値”01000000”
期待値”10000000”
期待値”11000000”
【００７１】
上記手順１および上記手順２〜４を繰り返し，各期待値に対応する期待値信号Ｓｅｖをディジタル変換することによって以下の結果が得られたとする。
期待値”01000000”：変換結果”01000001”
期待値”10000000”：変換結果”10000010”
期待値”11000000”：変換結果”11000011”
【００７２】
この場合，上記手順５によって，補正値格納部１１３に作成される補正値テーブルは，
期待値”01000000”：補正値”−１”
期待値”10000000”：補正値”−２”
期待値”11000000”：補正値”−３”
となる。
【００７３】
上記手順６，７に従い，アナログ入力信号Ｓｉｎをディジタル変換する。アナログ入力信号Ｓｉｎが例えば（５／８）×Ｖｄｄであって，ディジタル変換の結果が”10100010”であった場合，上記手順８おいて，この変換結果”10100010”に最も近い期待値”10000000”に対応する補正値”−２”を変換結果”10100010”に加算する。この結果，アナログ入力信号Ｓｉｎの電圧（５／８）×Ｖｄｄに対応するディジタルデータ”10100000”が得られる。
【００７４】
一般的に，第１オペアンプ２１のオフセットおよび第２オペアンプ２７のオフセットは，アナログ入力信号Ｓｉｎが電源電圧Ｖｄｄの１／２（中心電圧）付近にある場合と，０Ｖまたは電源電圧Ｖｄｄ（限界電圧）付近にある場合とでは異なる。この点，第２の実施の形態にかかるＡ／Ｄ変換回路１０２は，異なる電圧を有する期待値信号Ｓｅｖを予めディジタル変換し，それぞれの電圧に対応する補正値を補正値格納部１１３に格納するように構成されているため，アナログ入力信号Ｓｉｎの電圧値が大きく変化する場合であっても，精度の良いディジタル変換が可能となる。
【００７５】
（第３の実施の形態）
本発明の第３の実施の形態にかかるＡ／Ｄ変換器１０３を図３に示す。このＡ／Ｄ変換器１０３は，Ｓ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，コントロール回路１７，期待値判定回路１１１，補正値格納部１１３，セレクタ１１５，および発振器１３１を備えている。このように，第３の実施の形態にかかるＡ／Ｄ変換器１０３は，第２の実施の形態にかかるＡ／Ｄ変換器１０１に対して，第２Ｄ／Ａ変換回路１２１が発振器１３１に置き換えられた構成を有するものである。
【００７６】
上述のように，第２の実施の形態にかかるＡ／Ｄ変換器１０２は，セレクタ１１５の一方の入力端子に対してアナログ入力信号Ｓｉｎが入力され，他方の入力端子に対して第２Ｄ／Ａ変換回路１２１から出力される期待値信号Ｓｅｖが入力されるように構成されている。これに対して，第３の実施の形態にかかるＡ／Ｄ変換回路１０３に備えられたセレクタ１１５の他方の入力端子には，発振器１３１の出力端子が接続されている。この発振器１３１は，コントロール回路１７に接続されており，所定のタイミングで発振器出力信号Ｓｏをセレクタ１１５の他方の入力端子に供給するものである。なお，第３の実施の形態にかかるＡ／Ｄ変換器１０３において，発振器１３１，コントロール回路１７，およびセレクタ１１５以外の構成要素の電気的接続については，第２の実施の形態にかかるＡ／Ｄ変換器１０２と略同一である。
【００７７】
以上のように構成された第３の実施の形態にかかるＡ／Ｄ変換器１０３のディジタル変換手順を説明する。
【００７８】
１．ディジタル変換されるアナログ入力信号ＳｉｎをＳ／Ｈ回路１１に入力する前に，発振器１３１から出力される発振器出力信号ＳｏをＳ／Ｈ回路１１に入力するようにコントロール回路１７によってセレクタ１１５を切り替える。
【００７９】
２．発振器１３１は，所定の周波数に調整された発振器出力信号Ｓｏを連続的に，あるいはコントロール回路１７の指示に従ってセレクタ１１５に対して出力する。
【００８０】
３．発振器出力信号ＳｏをＳ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，およびコントロール回路１７によってディジタル変換する。なお，ここでのディジタル変換は，従来のＡ／Ｄ変換器１と同様の手順に従って行われる。
【００８１】
４．発振器出力信号Ｓｏがディジタル変換された後，期待値判定回路１１１によって，ディジタル変換結果と内部に用意している期待値とを比較し，その差を補正値格納部１１３に格納する。
【００８２】
５．以上の手順２〜４を期待値判定回路１１１が用意している期待値データの数だけ繰り返し，各期待値データに対応する補正値テーブルを補正値格納部１１３に作成する。
【００８３】
６．コントロール回路１７によってセレクタ１１５を切り替え，Ａ／Ｄ変換の対象であるアナログ入力信号ＳｉｎをＳ／Ｈ回路１１に入力する。
【００８４】
７．アナログ入力信号ＳｉｎをＳ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，およびコントロール回路１７によってディジタル変換する。なお，ここでのディジタル変換は，従来のＡ／Ｄ変換器１と同様の手順に従って行われる。
【００８５】
８．アナログ入力信号Ｓｉｎがディジタル変換された後，期待値判定回路１１１によって，補正値格納部１１３に作成されている補正値テーブルの中でディジタル変換結果に最も近い期待値に対応する補正データをディジタル変換結果に加算する。この加算結果がアナログ入力信号Ｓｉｎの最終的なディジタル変換結果となる。
【００８６】
次に，第３の実施の形態にかかるＡ／Ｄ変換器１０３の動作を具体的なデータを用いて説明する。ここでは，発振器１３１から出力される発振器出力信号Ｓｏが，図４に示すように，周波数１ＫＨｚの三角波であり，Ａ／Ｄ変換器１０３のサンプリング周波数が８ＫＨｚ，Ａ／Ｄ変換精度が８ビットの場合に即して説明する。この条件下での発振器出力信号Ｓｏのディジタル変換の期待値（１周期分（＝１ｍｓ））は，
ｔ＝０：期待値”10000000”
ｔ＝１：期待値”11000000”
ｔ＝２：期待値”11111111”
ｔ＝３：期待値”11000000”
ｔ＝４：期待値”10000000”
ｔ＝５：期待値”01000000”
ｔ＝６：期待値”00000001”
ｔ＝７：期待値”01000000”
である。
【００８７】
まず，発振器出力信号Ｓｏを上記手順１〜４に従い，Ａ／Ｄ変換器１０３によってディジタル変換した結果，例えば，
ｔ＝０：変換結果”10000000”
ｔ＝１：変換結果”11000001”
ｔ＝２：変換結果”11111110”
ｔ＝３：変換結果”11000001”
ｔ＝４：変換結果”10000000”
ｔ＝５：変換結果”01000001”
ｔ＝６：変換結果”00000000”
ｔ＝７：変換結果”01000001”
が得られたとする。
【００８８】
この場合，上記手順５によって，補正値格納部１１３に作成される補正値テーブルは，
期待値”10000000”：補正値”  ０”
期待値”11000000”：補正値”−１”
期待値”11111111”：補正値”＋１”
期待値”11000000”：補正値”−１”
期待値”10000000”：補正値”  ０”
期待値”01000000”：補正値”−１”
期待値”00000001”：補正値”＋１”
期待値”01000000”：補正値”−１”
となる。
【００８９】
上記手順６，７に従い，アナログ入力信号ＳｉｎをＡ／Ｄ変換器１０２によってディジタル変換する。このときアナログ入力信号Ｓｉｎが例えば（１／２５６）×Ｖｄｄであって，ディジタル変換の結果が”00000000”であった場合，上記手順８おいて，この変換結果”00000000”に最も近い期待値”00000001”に対応する補正値”＋１”を変換結果”00000000”に加算する。この結果，アナログ入力信号Ｓｉｎの電圧（１／２５６）×Ｖｄｄに対応するディジタルデータ”00000001”が得られる。
【００９０】
以上のように，第３の実施の形態にかかるＡ／Ｄ変換器１０３によれば，０Ｖと電源電圧Ｖｄｄとの間をスイングする発振器出力信号Ｓｏを予めディジタル変換し，複数の電圧値に対応する補正値を補正値格納部１１３に格納するように構成されているため，第２の実施の形態にかかるＡ／Ｄ変換器１０２と同様に，アナログ入力信号Ｓｉｎの電圧値が大きく変動する場合であっても，精度の良いディジタル変換が可能となる。
【００９１】
そして，第３の実施の形態にかかるＡ／Ｄ変換器１０３は，複数の補正値を得るために，第２の実施の形態にかかるＡ／Ｄ変換器１０２と異なり，発振器１３１を備えている。かかる構成によれば，高精度のアナログテスタを用いることなく，Ａ／Ｄ変換器１０３の周波数特性についての評価が可能となる。
【００９２】
（第４の実施の形態）
本発明の第４の実施の形態にかかるＡ／Ｄ変換器１０４を図５に示す。このＡ／Ｄ変換器１０４は，Ｓ／Ｈ回路１１，Ｄ／Ａ変換回路１５，コントロール回路１７，期待値判定回路１１１，セレクタ１１５，第２セレクタ１４１，およびドライブ能力可変コンパレータ１４３を備えている。このように，第４の実施の形態にかかるＡ／Ｄ変換器１０４は，従来のＡ／Ｄ変換器１に対して，セレクタ１１５，第２セレクタ１４１が追加され，コンパレータ１３がドライブ能力可変コンパレータ１４３に置き換えられた構成を有するものである。
【００９３】
セレクタ１１５は，コントロール回路１７に制御され，一方の入力端子に入力されるアナログ入力信号Ｓｉｎまたは他方の入力端子に入力されるシグナルグランド信号ＳＧ（＝Ｖｄｄ／２）のいずれか一方を選択し，Ｓ／Ｈ回路１１に備えられた第１オペアンプ２１の＋端子に供給する。
【００９４】
第２セレクタ１４１は，コントロール回路１７に制御され，期待値判定回路１１１から一方の入力端子に入力される期待値データ，または，コントロール回路１７から他方の入力端子に入力されるディジタルデータのいずれか一方を選択し，Ｄ／Ａ変換回路１５に供給する。
【００９５】
ドライブ能力可変コンパレータ１４３の出力端子は，ノードＮ４を介してコントロール回路１７および期待値判定回路１１１に接続されている。また，ドライブ能力可変コンパレータ１４３の−端子は，ノードＮ６を介してＤ／Ａ変換回路１５に接続されており，＋端子は，ノードＮ３を介してＳ／Ｈ回路１１に備えられた第２オペアンプ２７の出力端子に接続されている。
【００９６】
ドライブ能力可変コンパレータ１４３は，図６に示すように，比較部１４３ａと駆動部１４３ｂから構成されている。
【００９７】
比較部１４３ａは，ノードＮ３における電圧とノードＮ６における電圧の差に応じた電圧信号を駆動部１４３ｂに供給する差動増幅回路およびカレントミラー回路によって構成されている。
【００９８】
駆動部１４３ｂは，定電流源となるトランジスタＴｒｉ，比較部１４３ａから出力される電圧信号に共通制御されるｎ個のトランジスタＴｒ１１，Ｔｒ１２，・・・，Ｔｒ１ｎ，および，期待値判定回路１１１から出力されるｎビット幅の制御信号Ｓｃｎｔによって個別制御されるｎ個のトランジスタＴｒ２１，Ｔｒ２２，・・・，Ｔｒ２ｎから構成されている。
【００９９】
トランジスタＴｒ１１，Ｔｒ１２，・・・，Ｔｒ１ｎのソースは全て，トランジスタＴｒｉのドレインに接続されている。一方，トランジスタＴｒ１１，Ｔｒ１２，・・・，Ｔｒ１ｎの各ドレインは，トランジスタＴｒ２１，Ｔｒ２２，・・・，Ｔｒ２ｎの各ソースに接続されている。トランジスタＴｒ２１，Ｔｒ２２，・・・，Ｔｒ２ｎのドレインは，電源電圧Ｖｄｄラインに接続されている。また，トランジスタＴｒｉのソースは，グランドＧＮＤラインに接続されている。
【０１００】
上述のように期待値判定回路１１１は，ノードＮ４を介してドライブ能力可変コンパレータ１４３の出力端子に接続されており，この出力端子から出力される判定結果信号に応じて制御信号Ｓｃｎｔをドライブ能力可変コンパレータ１４３に備えられた駆動部１４３ｂに対して出力する。
【０１０１】
以上のように構成された第４の実施の形態にかかるＡ／Ｄ変換器１０４のディジタル変換手順を説明する。
【０１０２】
１．ディジタル変換されるアナログ入力信号ＳｉｎをＳ／Ｈ回路１１に入力する前に，コントロール回路１７によってセレクタ１１５を切り替え，シグナルグランド信号ＳＧをＳ／Ｈ回路１１に入力する。さらに，コントロール回路１７によって第２セレクタ１４１を切り換え，期待値判定回路１１１から出力される期待値データをＤ／Ａ変換回路１５に入力する。
【０１０３】
２．期待値判定回路１１１は，ドライブ能力可変コンパレータ１４３から出力される比較結果信号がＬレベルとなるまで，制御信号Ｓｃｎｔによってドライブ能力可変コンパレータ１４３に備えられた駆動部１４３ｂを制御する。期待値判定回路１１１は，ｎビット幅のレジスタ（図示せず。）を備えている。初期状態として全ビットがＬレベルとされており，ドライブ能力可変コンパレータ１４３から出力される比較結果信号がＨレベルからＬレベルに変化するまで，各ビットが順番にＨレベルとされる。このようにしてドライブ能力可変コンパレータ１４３のドライブ能力が調整される。
【０１０４】
３．コントロール回路１７によってセレクタ１１５を切り替え，Ａ／Ｄ変換の対象であるアナログ入力信号ＳｉｎをＳ／Ｈ回路１１に入力する。また，コントロール回路１７によって第２セレクタ１４１を切り換え，コントロール回路１７から出力されるディジタルデータを選択しＤ／Ａ変換回路１５に供給する。
【０１０５】
４．アナログ入力信号ＳｉｎをＳ／Ｈ回路１１，ドライブ能力可変コンパレータ１４３（ドライブ能力調整済み），Ｄ／Ａ変換回路１５，およびコントロール回路１７によってディジタル変換する。なお，ここでのディジタル変換は，従来のＡ／Ｄ変換器１と同様の手順に従って行われる。この結果，アナログ入力信号Ｓｉｎのディジタル変換が完了する。
【０１０６】
次に，第４の実施の形態にかかるＡ／Ｄ変換器１０４の動作を具体的なデータを用いて説明する。ここでは，シグナルグランド信号ＳＧの電圧が電源電圧Ｖｄｄの１／２であって，Ａ／Ｄ変換器１０４のＡ／Ｄ変換精度が８ビットである場合に即して説明する。
【０１０７】
シグナルグランド信号ＳＧの電圧が電源電圧Ｖｄｄの１／２であるため，期待値判定回路１１１は，期待値”10000000”を用意する。
【０１０８】
上記手順１に従い，期待値判定回路１１１から出力される期待値”10000000”は，第２セレクタ１４１を経由してＤ／Ａ変換回路１５に供給されアナログ変換された後にドライブ能力可変コンパレータ１４３の−端子に供給される。
【０１０９】
一方，シグナルグランド信号ＳＧは，セレクタ１１５を経由してＳ／Ｈ回路１１に入力される。
【０１１０】
ここで，Ｓ／Ｈ回路１１に備えられた第１オペアンプ２１および第２オペアンプ２７のオフセットの影響によってノードＮ３に電圧Ｖｄｄ／２＋Ｖｄｄ／２５６が出力された場合を考える。ドライブ能力可変コンパレータ１４３は，＋端子に入力されるノードＮ３の電圧Ｖｄｄ／２＋Ｖｄｄ／２５６と，−端子に入力される期待値”10000000”のアナログ変換後の電圧Ｖｄｄ／２とを比較し，Ｈレベルの比較結果信号を出力する。
【０１１１】
手順２に従い，期待値判定回路１１１は，内部のレジスタの各ビットを例えば最下位ビットから順番にＬレベルからＨレベルに変化させる。これに応じて，期待値判定回路１１１からドライブ能力可変コンパレータ１４３に供給される制御信号Ｓｃｎｔの各ビットが順次ＬレベルからＨレベルに変化する。そして，ドライブ能力可変コンパレータ１４３の駆動部１４３ｂにおいて，トランジスタＴｒ２１〜Ｔｒ２ｎは，順次オフ状態となる。
【０１１２】
まず最初にトランジスタＴｒ２１がオフする。このときドライブ能力可変コンパレータ１４３から出力される比較結果信号がＨレベルを維持しているならば，期待値判定回路１１１は，内蔵しているレジスタの第２ビットをＨレベルとする。これによってトランジスタＴｒ２２がオフする。以下同様に，期待値判定回路１１１は，ドライブ能力可変コンパレータ１４３から出力される比較結果信号がＬレベルとなるまで，内部のレジスタの各ビットを順次ＬレベルからＨレベルに変化させ，ドライブ能力可変コンパレータ１４３の駆動部１４３ｂを構成するトランジスタＴｒ２２，・・・Ｔｒ２ｎを順次オフ状態とする。そして，ドライブ能力可変コンパレータ１４３から出力される比較結果信号がＬレベルとなったところで，期待値判定回路１１１に備えられたレジスタの値が決定され，ドライブ能力可変コンパレータ１４３のドライブ能力が決定される。
【０１１３】
上記手順３，４に従い，アナログ入力信号Ｓｉｎをディジタル変換する。このアナログ入力信号Ｓｉｎの電圧が例えば，電源電圧Ｖｄｄの１／２である場合，手順１におけるシグナルグランド信号ＳＧと同様に，ノードＮ３には，第１オペアンプ２１および第２オペアンプ２７のオフセットの影響によって電圧Ｖｄｄ／２＋Ｖｄｄ／２５６が出力される。このノードＮ３の電圧Ｖｄｄ／２＋Ｖｄｄ／２５６を単純にディジタル変換すると，”10000001”が得られるが，これは第１オペアンプ２１および第２オペアンプ２７のオフセットに起因する誤差が含まれたものである。この点，第４の実施の形態にかかるＡ／Ｄ変換器１０４は，ドライブ能力可変コンパレータ１４３を備えており，手順１，２においてドライブ能力が調整されるため，アナログ入力信号Ｓｉｎがディジタル変換された結果，期待値通りの”10000000”が得られる。
【０１１４】
以上のように，第４の実施の形態にかかるＡ／Ｄ変換器１０４によれば，第１オペアンプ２１，第２オペアンプ２７におけるオフセット分を吸収することが可能なドライブ能力可変コンパレータ１４３が備えられているため，第１，２，３の実施の形態にかかるＡ／Ｄ変換器１０１，１０２，１０３と同様に，精度の高いＡ／Ｄ変換が可能となる。
【０１１５】
さらに，第４の実施の形態にかかるＡ／Ｄ変換器１０４は，最初の１回だけドライブ能力可変コンパレータ１４３を調整することによって第１オペアンプ２１および第２オペアンプ２７のオフセットに起因する誤差が吸収されるように構成されているため，アナログ入力信号Ｓｉｎは，短時間でディジタルデータに変換される。また，その際の消費電力も低く抑えられる。
【０１１６】
（第５の実施の形態）
本発明の第５の実施の形態にかかるＡ／Ｄ変換器１０５を図７に示す。このＡ／Ｄ変換器１０５は，Ｓ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，コントロール回路１７，期待値判定回路１１１，セレクタ１１５，第２セレクタ１４１，およびホールド電圧調整回路としてのオフセット調整回路１５１を備えている。このように，第５の実施の形態にかかるＡ／Ｄ変換器１０５は，従来のＡ／Ｄ変換器１に対して，セレクタ１１５，第２セレクタ１４１，期待値判定回路１１１，およびオフセット調整回路１５１が追加された構成を有するものである。
【０１１７】
セレクタ１１５は，コントロール回路１７に制御され，一方の入力端子に入力されるアナログ入力信号Ｓｉｎまたは他方の入力端子に入力されるシグナルグランド信号ＳＧ（＝Ｖｄｄ／２）のいずれか一方を選択し，Ｓ／Ｈ回路１１に備えられた第１オペアンプ２１の＋端子に供給する。
【０１１８】
第２セレクタ１４１は，コントロール回路１７に制御され，期待値判定回路１１１から一方の入力端子に入力される期待値データ，または，コントロール回路１７から他方の入力端子に入力されるディジタルデータのいずれか一方を選択し，Ｄ／Ａ変換回路１５に供給する。
【０１１９】
期待値判定回路１１１は，コントロール回路１７に接続されており，コントロール回路１７からＡ／Ｄ変換結果が取り込まれる。また，期待値判定回路１１１は，ノードＮ４を介してコンパレータ１３の出力端子に接続されており，コンパレータ１３が出力する比較結果信号に応じてオフセット調整回路１５１を制御する。
【０１２０】
オフセット調整回路１５１は，可変抵抗素子１５１ａ，１５１ｂから構成されている。可変抵抗素子１５１ａの一端は電源電圧Ｖｄｄラインに接続されており，可変抵抗素子１５１ｂの一端はグランドＧＮＤラインに接続されている。可変抵抗素子１５１ａの他端と可変抵抗素子１５１ｂの他端は，Ｓ／Ｈ回路１１の出力ノードであるノードＮ３に接続されている。また，可変抵抗素子１５１ａ，１５１ｂは共に期待値判定回路１１１によって抵抗値が調整されるように構成されている。かかる構成によって，ノードＮ３に接続されているコンパレータ１３の＋端子の電圧レベルは，期待値判定回路１１１によって調整可能となる。
【０１２１】
以上のように構成された第５の実施の形態にかかるＡ／Ｄ変換器１０５のディジタル変換手順を説明する。
【０１２２】
１．ディジタル変換されるアナログ入力信号ＳｉｎをＳ／Ｈ回路１１に入力する前に，コントロール回路１７によってセレクタ１１５を切り替え，シグナルグランド信号ＳＧをＳ／Ｈ回路１１に入力する。さらに，コントロール回路１７によって第２セレクタ１４１を切り換え，期待値判定回路１１１から出力される期待値データをＤ／Ａ変換回路１５に入力する。
【０１２３】
２．期待値判定回路１１１によって，コンパレータ１３から出力される比較結果信号がＬレベルとなるまで，オフセット調整回路１５１に備えられた可変抵抗素子１５１ａ，１５１ｂの抵抗値を調整する。
【０１２４】
３．コントロール回路１７によってセレクタ１１５を切り替え，Ａ／Ｄ変換の対象であるアナログ入力信号ＳｉｎをＳ／Ｈ回路１１に入力する。また，コントロール回路１７によって第２セレクタ１４１を切り換え，コントロール回路１７から出力されるディジタルデータを選択し，Ｄ／Ａ変換回路１５に供給する。
【０１２５】
４．アナログ入力信号ＳｉｎをＳ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，およびコントロール回路１７によってディジタル変換する。なお，ここでのディジタル変換は，従来のＡ／Ｄ変換器１と同様の手順に従って行われる。この結果，アナログ入力信号Ｓｉｎのディジタル変換が完了する。
【０１２６】
次に，第５の実施の形態にかかるＡ／Ｄ変換器１０５の動作を具体的なデータを用いて説明する。ここでは，シグナルグランド信号ＳＧの電圧が電源電圧Ｖｄｄの１／２であって，Ａ／Ｄ変換器１０５のＡ／Ｄ変換精度が８ビットである場合に即して説明する。
【０１２７】
シグナルグランド信号ＳＧの電圧がＶｄｄ／２であるため，期待値判定回路１１１は，期待値”10000000”を用意する。
【０１２８】
上記手順１に従い，期待値判定回路１１１から出力される期待値”10000000”は，第２セレクタ１４１を経由してＤ／Ａ変換回路１５に供給されアナログ変換された後にコンパレータ１３の−端子に供給される。
【０１２９】
一方，シグナルグランド信号ＳＧは，セレクタ１１５を経由してＳ／Ｈ回路１１に入力される。
【０１３０】
ここで，Ｓ／Ｈ回路１１に備えられた第１オペアンプ２１および第２オペアンプ２７のオフセットの影響により，ノードＮ３に電圧Ｖｄｄ／２＋Ｖｄｄ／２５６が出力された場合を考える。コンパレータ１３は，＋端子に入力されるノードＮ３の電圧Ｖｄｄ／２＋Ｖｄｄ／２５６と−端子に入力される期待値”10000000”のアナログ変換後の電圧Ｖｄｄ／２とを比較し，Ｈレベルの比較結果信号を出力する。
【０１３１】
次に，手順２に従い，期待値判定回路１１１は，オフセット調整回路１５１を制御しノードＮ３の電圧を調整する。コンパレータ１３が出力する比較結果信号がＨレベルの場合は，オフセット調整回路１５１に備えられた可変抵抗素子１５１ａの抵抗値を大きくするとともに可変抵抗素子１５１ｂの抵抗値を小さくしてノードＮ３の電圧を低下させる。コンパレータ１３が出力する比較結果信号がＬレベルとなったところでオフセット調整回路１５１の可変抵抗素子１５１ａ，１５１ｂの抵抗値を決定する。
【０１３２】
上記手順３，４に従い，アナログ入力信号Ｓｉｎをディジタル変換する。このアナログ入力信号Ｓｉｎの電圧が例えば，電源電圧Ｖｄｄの１／２である場合，手順１におけるシグナルグランド信号ＳＧと同様に，Ｓ／Ｈ回路１１からノードＮ３に対して，第１オペアンプ２１および第２オペアンプ２７のオフセットの影響を受けた電圧Ｖｄｄ／２＋Ｖｄｄ／２５６が出力される。電圧Ｖｄｄ／２＋Ｖｄｄ／２５６を単純にディジタル変換すると，”10000001”が得られるが，これは，第１オペアンプ２１および第２オペアンプ２７のオフセットに起因する誤差が含まれたものである。この点，第５の実施の形態にかかるＡ／Ｄ変換器１０５は，オフセット調整回路１５１によって，Ｓ／Ｈ回路１１からノードＮ３に出力される電圧から第１オペアンプ２１および第２オペアンプ２７のオフセットに起因する誤差が取り除かれように構成されているため，アナログ入力信号Ｓｉｎのディジタル変換結果は，期待値通りの”10000000”となる。
【０１３３】
以上のように，第５の実施の形態にかかるＡ／Ｄ変換器１０５によれば，第１オペアンプ２１および第２オペアンプ２７のオフセットに起因する誤差を吸収することが可能なオフセット調整回路１５１が備えられているため，第１，２，３，４の実施の形態にかかるＡ／Ｄ変換器１０１，１０２，１０３，１０４と同様に，精度の高いＡ／Ｄ変換が可能となる。
【０１３４】
さらに，第５の実施の形態にかかるＡ／Ｄ変換器１０５は，最初の１回だけオフセット調整回路１５１を調整することによって第１オペアンプ２１，第２オペアンプ２７のオフセットに起因する誤差が吸収されるように構成されているため，第４の実施の形態にかかるＡ／Ｄ変換器１０４と同様に，アナログ入力信号Ｓｉｎは，短時間でディジタルデータに変換される。また，その際の消費電力も低く抑えられる。そして，オフセット調整回路１５１は，可変抵抗素子１５１ａ，１５１ｂによって構成されているため，ノードＮ３の電圧を精密に調整することも可能である。
【０１３５】
（第６の実施の形態）
本発明の第６の実施の形態にかかるＡ／Ｄ変換器１０６を図８に示す。このＡ／Ｄ変換器１０６は，Ｓ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，コントロール回路１７，減算器１６１，アナログ／ディジタル変換回路（以下，「Ａ／Ｄ変換回路」という。）１６３，レジスタ１６５，および演算回路１６７を備えている。このように，第６の実施の形態にかかるＡ／Ｄ変換器１０６は，従来のＡ／Ｄ変換器１に対して，減算器１６１，Ａ／Ｄ変換回路１６３，レジスタ１６５，および演算回路１６７が追加された構成を有するものである。
【０１３６】
減算器１６１の第１入力端子には，Ａ／Ｄ変換の対象であるアナログ入力信号Ｓｉｎが入力される。また，減算器１６１の第２入力端子には，ノードＮ３が接続されており，Ｓ／Ｈ回路１１によるアナログ入力信号Ｓｉｎのホールド電圧が印加される。
【０１３７】
減算器１６１の出力端子は，Ａ／Ｄ変換回路１６３に接続されており，減算器１６１の減算結果は，Ａ／Ｄ変換回路１６３によってディジタルデータに変換される。
【０１３８】
Ａ／Ｄ変換回路１６３の出力端子は，レジスタ１６５に接続されており，レジスタ１６５の出力端子は，演算回路１６７に接続されている。レジスタ１６５は，クロック端子に入力されるサンプリング信号ｓａｍｐｌｅに同期してＡ／Ｄ変換回路１６３からのディジタルデータを取り込む。なお，レジスタ１６５が１ビット構成である場合にはＡ／Ｄ変換回路１６３を省略することも可能である。
【０１３９】
演算回路１６７は，コントロール回路１７に接続されており，レジスタ１６５に格納されているディジタルデータと，コントロール回路１７に格納されているアナログ入力信号Ｓｉｎのディジタル変換結果に基づいて演算を行う。
【０１４０】
以上のように構成された第６の実施の形態にかかるＡ／Ｄ変換器１０６のディジタル変換手順を説明する。
【０１４１】
１．Ｓ／Ｈ回路１１によってアナログ入力信号Ｓｉｎをサンプリングし，ホールドする。
【０１４２】
２．ノードＮ３に対してホールド電圧を出力する。また，減算器１６１によって，アナログ入力信号Ｓｉｎの電圧とホールド電圧との差をＡ／Ｄ変換回路１６３に供給する。
【０１４３】
３．サンプリング信号ｓａｍｐｌｅがインアクティブに変化した時点で，レジスタ１６５に対してＡ／Ｄ変換回路１６３から出力されるディジタルデータを取り込む。
【０１４４】
４．手順２においてＳ／Ｈ回路１１から出力されたホールド電圧を従来のＡ／Ｄ変換器１と同様の手順でディジタル変換し，コントロール回路１７に格納する。
【０１４５】
５．演算回路１６７によって，手順３においてレジスタ１６５に格納されたディジタルデータと，手順４においてコントロール回路１７に格納されたディジタル変換結果との演算を実行する。この演算結果がアナログ入力信号Ｓｉｎの最終的なディジタル変換結果となる。
【０１４６】
次に，第６の実施の形態にかかるＡ／Ｄ変換器１０６の動作を具体的なデータを用いて説明する。ここでは，電源電圧Ｖｄｄ＝６．４Ｖ，レジスタ１６５が２ビットであって，Ａ／Ｄ変換器１０６のＡ／Ｄ変換精度が６ビットである場合に即して説明する。
【０１４７】
上記手順１，２に従い，Ｓ／Ｈ回路１１によってアナログ入力信号Ｓｉｎがサンプリングされホールドされたとき，Ｓ／Ｈ回路１１に備えられた第１コンパレータ２１および第２コンパレータ２７のオフセット，並びに，サンプリング時のノイズの影響を受け，ノードＮ３に誤差を含んだホールド電圧が出力される場合がある。ここでは，アナログ入力信号Ｓｉｎが３．２３Ｖでサンプリングされ，ノードＮ３にホールド電圧３．４５Ｖが出力された場合を考える。
【０１４８】
この場合，減算器１６１は，ノードＮ３の電圧３．４５Ｖとアナログ入力信号Ｓｉｎの電圧３．２３Ｖの差０．２２Ｖを出力する。０．２２Ｖは，Ａ／Ｄ変換回路１６３によってディジタルデータ”10”に変換され，上記手順３に従い，レジスタ１６５に格納される。
【０１４９】
上記手順４に従い，ノードＮ３に出力されたホールド電圧３．４５Ｖは，ディジタルデータ”100010”に変換されコントロール回路１７に格納される。
【０１５０】
上記手順５に従い，演算回路１６７は，コントロール回路１７に格納されているディジタルデータ”100010”からレジスタ１６５に格納されているディジタルデータ”10”を減じ，ディジタルデータ”100000”をコントロール回路１７に出力する。このディジタルデータ”100000”は，アナログ入力信号Ｓｉｎの電圧３．２３Ｖのディジタル変換後の期待値に一致する。
【０１５１】
以上のように，第６の実施の形態にかかるＡ／Ｄ変換器１０６は，アナログ入力信号Ｓｉｎの電圧とＳ／Ｈ回路１１が出力するホールド電圧に基づき，ディジタル変換結果を補正するように構成されている。したがって，Ｓ／Ｈ回路１１に備えられた第１コンパレータ２１および第２コンパレータ２７がオフセットを有する場合，あるいは，トランスファゲート２３がノイズを発生させる場合であっても，精度の高いディジタル変換結果が得られる。
【０１５２】
さらに，第６の実施の形態にかかるＡ／Ｄ変換器１０６は，従来のＡ／Ｄ変換器１に対して，減算器１６１，Ａ／Ｄ変換回路１６３，レジスタ１６５，および演算回路１６７を追加するだけで実現されるものであるため，回路設計上の大幅な見直しも必要がない。
【０１５３】
なお，通常，Ｓ／Ｈ回路１１が出力するホールド電圧に含まれる誤差は小さいため，Ａ／Ｄ変換回路１６３として，レイアウト面積が小さくすむフラッシュ型を用いることが好ましい。
【０１５４】
（第７の実施の形態）
本発明の第７の実施の形態にかかるＡ／Ｄ変換器１０７を図９に示す。このＡ／Ｄ変換器１０７は，Ｓ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，コントロール回路１７，オフセット調整回路１５１，減算器１６１，およびアナログメモリ１７１を備えている。アナログメモリ１７１は，トランスファゲート１７３およびキャパシタ１７５から構成されている。このように，第７の実施の形態にかかるＡ／Ｄ変換器１０７は，従来のＡ／Ｄ変換器１に対して，オフセット調整回路１５１，減算器１６１，およびアナログメモリ１７１が追加された構成を有するものである。
【０１５５】
アナログメモリ１７１に備えられているトランスファゲート１７３は，Ｓ／Ｈ回路１１に備えられているトランスファゲート２３と同様に，コントロール回路１７から出力されるサンプリング信号ｓａｍｐｌｅによってオン／オフ制御されるものであり，ディジタル変換の対象であるアナログ入力信号Ｓｉｎをキャパシタ１７５の一端および減算器１６１の第１入力端子に供給するように動作する。なお，キャパシタ１７５の他端は，グランドＧＮＤラインに接続されている。かかる構成を有するアナログメモリ１７１は，コントロール回路１７から出力されるサンプリング信号ｓａｍｐｌｅによって，アナログ入力信号Ｓｉｎをサンプリングし，サンプリングした電圧をホールドし，減算器１６１の第１入力端子に供給する。
【０１５６】
減算器１６１の第２入力端子は，Ｓ／Ｈ回路１１の出力ノードであるノードＮ３に接続されている。
【０１５７】
オフセット調整回路１５１は，可変抵抗素子１５１ａ，１５１ｂから構成されている。可変抵抗素子１５１ａの一端は電源電圧Ｖｄｄラインに接続されており，可変抵抗素子１５１ｂの一端はグランドＧＮＤラインに接続されている。可変抵抗素子１５１ａの他端と可変抵抗素子１５１ｂの他端は，Ｓ／Ｈ回路１１の出力ノードであるノードＮ３に接続されている。また，可変抵抗素子１５１ａ，１５１ｂは共に減算器１６１によって抵抗値が調整されるように構成されている。かかる構成によって，ノードＮ３に接続されているコンパレータ１３の＋端子の電圧レベルは，減算器１６１によって調整可能となる。
【０１５８】
以上のように構成された第７の実施の形態にかかるＡ／Ｄ変換器１０７のディジタル変換手順を説明する。
【０１５９】
１．Ｓ／Ｈ回路１１によってアナログ入力信号Ｓｉｎをサンプリングし，ホールドする。
【０１６０】
２．ノードＮ３に対してホールド電圧を出力する。
【０１６１】
３．手順１，２に並行して，アナログメモリ１７１によってアナログ入力信号Ｓｉｎをサンプリングし，減算器１６１の第１入力端子に対してアナログメモリ電圧を出力する。
【０１６２】
４．Ｓ／Ｈ回路１１から出力されるホールド電圧とアナログメモリ１７１から出力されるアナログメモリ電圧との差に基づき，減算器１６１によって，オフセット調整回路１５１に備えられた可変抵抗素子１５１ａ，１５１ｂの抵抗値を次のように調整する。Ｓ／Ｈ回路１１から出力されるホールド電圧がアナログメモリ１７１から出力されるアナログメモリ電圧に対して高い場合，オフセット調整回路１５１に備えられた可変抵抗素子１５１ａの抵抗値を大きくし，可変抵抗素子１５１ｂの抵抗値を小さくする。逆に，ホールド電圧がアナログメモリ電圧に対して低い場合には，可変抵抗素子１５１ａの抵抗値を小さくし，可変抵抗素子１５１ｂの抵抗値を大きくする。この調整によって，コンパレータ１３の＋端子には，Ｓ／Ｈ回路１１から出力されるホールド電圧から誤差分が除かれた電圧が印加されることになる。
【０１６３】
５．オフセット調整回路１５１によって調整されたホールド電圧を，コンパレータ１３，Ｄ／Ａ変換回路１５，およびコントロール回路１７によってディジタル変換する。なお，ここでのディジタル変換は，従来のＡ／Ｄ変換器１と同様の手順に従って行われる。
【０１６４】
以上のように，第７の実施の形態にかかるＡ／Ｄ変換器１０７は，アナログメモリ１７１の出力電圧に基づき，Ｓ／Ｈ回路１１から出力されるホールド電圧を調整するように構成されている。したがって，Ｓ／Ｈ回路１１に備えられた第１オペアンプ２１および第２オペアンプ２７のオフセット，あるいは，トランスファゲート２３の動作ノイズに起因する誤差が取り除かれたディジタル変換結果が得られることになる。
【０１６５】
さらに，第７の実施の形態にかかるＡ／Ｄ変換器１０７は，従来のＡ／Ｄ変換器１に対して，アナログメモリ１７１，減算器１６１，オフセット調整回路１５１を追加するだけで実現されるものであるため，回路設計上の大幅な見直しの必要がない。
【０１６６】
（第８の実施の形態）
本発明の第８の実施の形態にかかるＡ／Ｄ変換器１０８を図１０に示す。このＡ／Ｄ変換器１０８は，第７の実施の形態にかかるＡ／Ｄ変換器１０７と同様に，Ｓ／Ｈ回路１１，コンパレータ１３，Ｄ／Ａ変換回路１５，コントロール回路１７，アナログ電圧調整回路としてのオフセット調整回路１５１，減算器１６１，およびアナログメモリ１７１を備えている。アナログメモリ１７１は，トランスファゲート１７３およびキャパシタ１７５から構成されている。このように，第８の実施の形態にかかるＡ／Ｄ変換器１０８は，従来のＡ／Ｄ変換器１に対して，オフセット調整回路１５１，減算器１６１，およびアナログメモリ１７１が追加された構成を有するものである。
【０１６７】
アナログメモリ１７１に備えられているトランスファゲート１７３は，Ｓ／Ｈ回路１１に備えられているトランスファゲート２３と同様に，コントロール回路１７から出力されるサンプリング信号ｓａｍｐｌｅによってオン／オフ制御されるものであり，ディジタル変換の対象であるアナログ入力信号Ｓｉｎをキャパシタ１７５の一端および減算器１６１の第１入力端子に供給するように動作する。なお，キャパシタ１７５の他端は，グランドＧＮＤラインに接続されている。かかる構成を有するアナログメモリ１７１は，コントロール回路１７から出力されるサンプリング信号ｓａｍｐｌｅによって，アナログ入力信号Ｓｉｎをサンプリングし，サンプリングした電圧をホールドし，減算器１６１の第１入力端子に供給する。
【０１６８】
減算器１６１の第２入力端子は，Ｓ／Ｈ回路１１の出力ノードであるノードＮ３と接続されている。
【０１６９】
オフセット調整回路１５１は，可変抵抗素子１５１ａ，１５１ｂから構成されている。可変抵抗素子１５１ａの一端は電源電圧Ｖｄｄラインに接続されており，可変抵抗素子１５１ｂの一端はグランドＧＮＤラインに接続されている。可変抵抗素子１５１ａの他端と可変抵抗素子１５１ｂの他端は，Ｄ／Ａ変換回路１５の出力端子とコンパレータ１３の−端子との接続ノードであるノードＮ６に接続されている。また，可変抵抗素子１５１ａ，１５１ｂは共に減算器１６１によって抵抗値が調整されるように構成されている。かかる構成によって，ノードＮ６に接続されているコンパレータ１３の−端子の電圧レベルは，減算器１６１によって調整可能となる。
【０１７０】
以上のように構成された第８の実施の形態にかかるＡ／Ｄ変換器１０８のディジタル変換手順を説明する。
【０１７１】
１．Ｓ／Ｈ回路１１によってアナログ入力信号Ｓｉｎをサンプリングし，ホールドする。
【０１７２】
２．ノードＮ３に対してホールド電圧を出力する。
【０１７３】
３．手順１，２に並行して，アナログメモリ１７１によってアナログ入力信号Ｓｉｎをサンプリングし，減算器１６１の第１入力端子に対してアナログメモリ電圧を出力する。
【０１７４】
４．Ｓ／Ｈ回路１１から出力されるホールド電圧とアナログメモリ１７１から出力されるアナログメモリ電圧との差に基づき，減算器１６１によって，オフセット調整回路１５１に備えられた可変抵抗素子１５１ａ，１５１ｂの抵抗値を次のように調整する。Ｓ／Ｈ回路１１から出力されるホールド電圧がアナログメモリ１７１から出力されるアナログメモリ電圧に対して高い場合，オフセット調整回路１５１に備えられた可変抵抗素子１５１ａの抵抗値を小さくし，可変抵抗素子１５１ｂの抵抗値を大きくする。逆に，ホールド電圧がアナログメモリ電圧に対して低い場合には，可変抵抗素子１５１ａの抵抗値を大きくし，可変抵抗素子１５１ｂの抵抗値を小さくする。この調整によって，コンパレータ１３の−端子には，Ｓ／Ｈ回路１１から出力されるホールド電圧が含む誤差分に応じた電圧が印加されることになる。
【０１７５】
５．Ｓ／Ｈ回路１１から出力されるホールド電圧を，コンパレータ１３，Ｄ／Ａ変換回路１５，およびコントロール回路１７によってディジタル変換する。このディジタル変換において，コンパレータ１３は，Ｓ／Ｈ回路１１から出力されるホールド電圧と，Ｓ／Ｈ回路１１のオフセット等に起因する誤差分が加えられたノードＮ６の電圧を比較することになる。
【０１７６】
以上のように，第８の実施の形態にかかるＡ／Ｄ変換器１０８は，アナログメモリ１７１の出力電圧に基づき，ノードＮ６（コンパレータ１３の−端子）の電圧が調整されるように構成されている。したがって，Ｓ／Ｈ回路１１から出力されるホールド電圧に誤差が含まれる場合であっても，ホールド電圧は，コンパレータ１３によって，この誤差が加えられたノードＮ６の電圧と比較されるため，結果的に誤差が取り除かれたディジタル変換結果が得られることになる。
【０１７７】
さらに，第８の実施の形態にかかるＡ／Ｄ変換器１０８は，従来のＡ／Ｄ変換器１に対して，アナログメモリ１７１，減算器１６１，オフセット調整回路１５１を追加するだけで実現されるものであるため，回路設計上の大幅な見直しの必要がない。
【０１７８】
以上，添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１７９】
各実施の形態にかかるＡ／Ｄ変換回路１０１〜１０８の特徴的な要素を相互に組み合わせて構成してもよい。例えば，第７，８の実施の形態にかかるＡ／Ｄ変換器１０７，１０８に備えられたアナログメモリ１７１，減算器１６１，およびオフセット調整回路１５１は，他の実施の形態にかかるＡ／Ｄ変換回路１０１〜１０６に対して追加することも可能である。
【０１８０】
【発明の効果】
以上説明したように，本発明によれば，回路規模の増大を最小限に抑えつつ，短時間での精度の高いアナログ／ディジタル変換が実現する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるＡ／Ｄ変換器の回路図である。
【図２】本発明の第２の実施の形態にかかるＡ／Ｄ変換器の回路図である。
【図３】本発明の第３の実施の形態にかかるＡ／Ｄ変換器の回路図である。
【図４】図３のＡ／Ｄ変換器における発振器出力信号の波形図である。
【図５】本発明の第４の実施の形態にかかるＡ／Ｄ変換器の回路図である。
【図６】図５のＡ／Ｄ変換器に備えられたドライブ能力可変コンパレータの回路図である。
【図７】本発明の第５の実施の形態にかかるＡ／Ｄ変換器の回路図である。
【図８】本発明の第６の実施の形態にかかるＡ／Ｄ変換器の回路図である。
【図９】本発明の第７の実施の形態にかかるＡ／Ｄ変換器の回路図である。
【図１０】本発明の第８の実施の形態にかかるＡ／Ｄ変換器の回路図である。
【図１１】従来のＡ／Ｄ変換器の回路図である。
【図１２】図１１のＡ／Ｄ変換器の動作を示す波形図である。
【符号の説明】
１１：Ｓ／Ｈ回路
１３：コンパレータ
１５：Ｄ／Ａ変換回路
１７：コントロール回路
２１：第１オペアンプ
２３：トランスファゲート
２５：キャパシタ
２７：トランスファゲート
１０１〜１０８：Ａ／Ｄ変換器
１１１：期待値判定回路
１１３：補正値格納部
１１５：セレクタ
１２１：第２Ｄ／Ａ変換回路
１３１：発振器
１４１：第２セレクタ
１４３：ドライブ能力可変コンパレータ
１４３ａ：比較部
１４３ｂ：駆動部
１５１：オフセット調整回路
１６１：減算器
１６３：Ａ／Ｄ変換回路
１６５：レジスタ
１６７：演算回路
１７１：アナログメモリ
１７３：トランスファゲート
１７５：キャパシタ
ｓａｍｐｌｅ：サンプリング信号
Ｓｅｖ：期待値信号
ＳＧ：シグナルグランド信号
Ｓｉｎ：アナログ入力信号
Ｓｏ：発振器出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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