(57)【特許請求の範囲】
【請求項１】
半導体基板の表面層にソース／ドレイン領域となる拡散層を形成する工程と、
半導体基板を酸化することによってソース／ドレイン領域上の酸化膜をソース／ドレイン領域以外の酸化膜の膜厚より厚く形成する工程と、
半導体基板全面に導電膜を形成する工程と、
レジストパターンを用いて導電膜をエッチングしてソース／ドレイン領域間のゲート領域上及びソース／ドレイン領域端部上にゲート電極を形成する工程と、
ソース／ドレイン領域及びゲート領域上以外の酸化膜を除去して半導体基板を露出させることで、酸化膜からなるゲート絶縁膜を形成する工程と、
レジストパターンとソース／ドレイン領域上の酸化膜をマスクとして半導体基板に溝を形成する工程と、
レジストパターンを除去後、半導体基板全面に絶縁膜を積層することで、層間絶縁膜と溝内に埋設された絶縁膜からなる素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上のゲート領域にゲート絶縁膜を介してゲート電極を形成する工程と、
ゲート電極をマスクとして、半導体基板の表面層にソース／ドレイン領域となる拡散層を形成する工程と、
半導体基板を酸化することによって、ソース／ドレイン領域上の酸化膜をソース／ドレイン領域以外の酸化膜の膜厚より厚く形成する工程と、
ソース／ドレイン領域及びゲート領域上以外の酸化膜を除去して半導体基板を露出させることで、ソース／ドレイン領域上に酸化膜からなるゲート絶縁膜を形成する工程と、
レジストパターンとソース／ドレイン領域上の酸化膜をマスクとして半導体基板に溝を形成する工程と、
レジストパターンを除去後、半導体基板全面に絶縁膜を積層することで、層間絶縁膜と溝内に埋設された絶縁膜からなる素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
ゲート領域が、溝を含む請求項１又は２に記載の製造方法。
【請求項４】
半導体基板の表面層にソース／ドレイン領域となる拡散層を形成する工程と、
半導体基板を酸化することによってソース／ドレイン領域上の酸化膜をソース／ドレイン領域以外の酸化膜の膜厚より厚く形成する工程と、
ソース／ドレイン領域上以外の酸化膜を除去して半導体基板を露出させる工程と、
ソース／ドレイン領域上の酸化膜をマスクとして、ゲート領域を含むソース／ドレイン領域の周囲の半導体基板に溝を形成する工程と、
少なくともゲート領域の溝の内面に酸化膜からなるゲート絶縁膜を形成した後、半導体基板全面に導電膜を形成する工程と、
レジストパターンを用いて導電膜をエッチングしてソース／ドレイン領域間のゲート領域上及びソース／ドレイン領域端部上にゲート電極を形成する工程と、
半導体基板全面に絶縁膜を積層することで、層間絶縁膜とゲート領域以外の溝内に埋設された絶縁膜からなる素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
ゲート領域の溝が、ソース／ドレイン領域の拡散層の接合深さより深い請求項３又は４に記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、素子分離法としては、主にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法に代表される選択酸化法とＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法が用いられている。
これらの素子分離法を用いた半導体装置の平面図を図８に示す。図中、２７はゲート電極、３１は拡散層を意味する。なお、平面図は、上記両方法とも同じである。
【０００３】
ＬＯＣＯＳ法を用いた半導体装置の図８のＡ−Ａ線位置での断面図を図９（ａ）に、Ｂ−Ｂ線位置での断面図を図９（ｂ）に示す。この半導体装置では、シリコン基板２１上に、ゲート酸化膜２６、ゲート電極２７及び拡散層３１からなるトランジスタや抵抗等の素子が形成され、それらを分離するためフィールド酸化膜２５が形成されている。更に、全体が層間絶縁膜３２により覆われている。
【０００４】
ＬＯＣＯＳ法を用いた半導体装置の製造方法を図１０（ａ）〜（ｇ）を用いて説明する。
まず、図１０（ａ）に示すように、シリコン基板２１上に、シリコン酸化膜２２とシリコンナイトライド膜２３を形成する。この後、フォトリソグラフィー技術によってフォトレジスト膜２４を所定のパターンに形成してから、このパターンをマスクとして、シリコンナイトライド膜２３をエッチングする。
【０００５】
次に、図１０（ｂ）に示すように、フォトレジスト膜２４を除去した後、熱酸化を行いフィールド酸化膜２５を形成する。
次に、図１０（ｃ）に示すように、ゲート酸化膜２６を形成し、続いてゲート電極材料からなる導電膜２７ａを堆積する。
【０００６】
図１０（ｄ）及び（ｅ）に示すように、フォトレジスト膜２８を塗布し、所定の形状にパターニングした後、このパターンをマスクにゲート電極２７を形成する。
次いで、図１０（ｆ）に示すように、フォトレジスト膜２９を塗布し、フォトリソグラフィー技術によって、所定の形状にパターニングした後、このパターン及びゲート電極２７をマスクに、不純物をイオン注入３０することで拡散層３１を形成する。
その後、フォトレジスト膜２９を除去し、図１０（ｇ）に示すように層間絶縁膜３２を形成することで半導体装置が形成される。
【０００７】
次に、ＳＴＩ法を用いた半導体装置の図８のＡ−Ａ線位置での断面図を図１１（ａ）に、Ｂ−Ｂ線位置での断面図を図１１（ｂ）に示す。この半導体装置では、シリコン基板２１上に、ゲート酸化膜２６、ゲート電極２７及び拡散層３１からなるトランジスタや抵抗等の素子を分離するために、予めシリコン基板２１に溝が形成され、溝はシリコン絶縁膜３５で埋め込まれている。更に、全体が層間絶縁膜３２により覆われている。
ＳＴＩ法を用いた半導体装置の製造方法を図１２（ａ）〜（ｇ）を用いて説明する。
【０００８】
まず、図１２（ａ）に示すように、熱酸化法によりシリコン基板２１上にシリコン酸化膜２２を形成し、更にＣＶＤ法によりシリコンナイトライド膜２３を形成する。その後、フォトリソグラフィー技術によりフォトレジスト膜２４を所定のパターンに形成してから、このパターンをマスクとして、シリコンナイトライド膜２３をエッチングする。
【０００９】
フォトレジスト膜２４を除去した後、シリコンナイトライド膜２３をマスクとして、シリコン酸化膜２２、シリコン基板２１の順にエッチングを行うことで、トレンチ溝（溝）３３を形成する（図１２（ｂ）参照）。
次いで、熱酸化により溝３３の内壁に酸化膜３４を形成する。その後、ＣＶＤ法により絶縁膜３５を堆積する（図１２（ｃ）参照）。
次に、ＣＭＰ（化学的機械的研磨）法により、絶縁膜３５をシリコンナイトライド膜２３が露出するまでエッチバックすることで、平坦化する（図１２（ｄ）参照）。
【００１０】
その後、等方性エッチングで絶縁膜３５をシリコン基板２１の表面までエッチングし、更にシリコンナイトライド膜２３を除去する。更に、ゲート酸化膜２６を介してゲート電極２７を形成する（図１２（ｅ）参照）。
次に、図１２（ｆ）に示すように、フォトリソグラフィー技術によって、フォトレジスト膜２９を所定のパターンに形成し、このパターン及びゲート電極２７をマスクとして、不純物をイオン注入３０することで、拡散層３１を形成する。
【００１１】
フォトレジスト膜２９を除去した後、図１２（ｇ）に示すように、層間絶縁膜３２を形成することで半導体装置が形成される。
なお、上記ＳＴＩ法による半導体装置の製造例が、「Ｓｕｂｍｉｃｒｏｎ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚｅｄ  Ｓａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  Ｗｉｔｈ  Ｆｉｅｌｄ  Ｓｈｉｅｌｓ」，  Ｗ．  Ｓ．  Ｌｉｎｄｅｎｂｅｒｇｅｒ，  ｅｔ．  ａｌ．，  １９９１  Ｓｙｍｐｏｓｉｕｍ  ｏｆ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ  ８９−９０に記載されている。
【００１２】
【発明が解決しようとする課題】
しかし、従来の素子分離法には、以下に述べる問題がある。
両方法共通の問題として、ソース／ドレイン領域とゲート電極のオーバーラップ部でゲート酸化膜の膜厚が薄いと、ゲート−ドレイン間容量により素子に遅延時間が生じ、その結果素子の高速化を図れないという問題がある。
ＬＯＣＯＳ法を用いた場合、フィールド酸化膜形成時に、バーズビークが形成されるため素子分離領域の寸法制御及び領域の微細化が困難である。その結果、微細化に伴い、ショートシャネル効果が発生しやすくなる。
【００１３】
また、ＳＴＩ法を用いた場合、寸法制御や微細化の点ではＬＯＣＯＳ法より優れているが、図１２（ａ）〜（ｇ）で説明したように、工程数が多くなるという問題がある。更に、素子分離領域の酸化膜をエッチングしてゲート領域と同じ高さにしているが、完全に同じ高さにすることは難しく、段差が生じてしまう。この段差には、ゲート電極形成時のゲート電極材料のエッチング残りが生じやすいという問題がある。加えて、素子分離領域に形成された溝に酸化膜を埋め込んだ後、ＣＭＰ法により平坦化しているため、平坦化によるストレスでリーク電流の発生や、絶縁体圧が低下するという問題が発生する恐れがある。
【００１５】
【課題を解決するための手段】
かくして本発明によれば、半導体基板の表面層にソース／ドレイン領域となる拡散層を形成する工程と、
半導体基板を酸化することによってソース／ドレイン領域上の酸化膜をソース／ドレイン領域以外の酸化膜の膜厚より厚く形成する工程と、
半導体基板全面に導電膜を形成する工程と、
レジストパターンを用いて導電膜をエッチングしてソース／ドレイン領域間のゲート領域上及びソース／ドレイン領域端部上にゲート電極を形成する工程と、
ソース／ドレイン領域及びゲート領域上以外の酸化膜を除去して半導体基板を露出させることで、酸化膜からなるゲート絶縁膜を形成する工程と、
レジストパターンとソース／ドレイン領域上の酸化膜をマスクとして半導体基板に溝を形成する工程と、
レジストパターンを除去後、半導体基板全面に絶縁膜を積層することで、層間絶縁膜と溝内に埋設された絶縁膜からなる素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１６】
また本発明によれば、半導体基板上のゲート領域にゲート絶縁膜を介してゲート電極を形成する工程と、
ゲート電極をマスクとして、半導体基板の表面層にソース／ドレイン領域となる拡散層を形成する工程と、
半導体基板を酸化することによって、ソース／ドレイン領域上の酸化膜をソース／ドレイン領域以外の酸化膜の膜厚より厚く形成する工程と、
ソース／ドレイン領域及びゲート領域上以外の酸化膜を除去して半導体基板を露出させることで、ソース／ドレイン領域上に酸化膜からなるゲート絶縁膜を形成する工程と、
レジストパターンとソース／ドレイン領域上の酸化膜をマスクとして半導体基板に溝を形成する工程と、
レジストパターンを除去後、半導体基板全面に絶縁膜を積層することで、層間絶縁膜と溝内に埋設された絶縁膜からなる素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１７】
更に本発明によれば、半導体基板の表面層にソース／ドレイン領域となる拡散層を形成する工程と、
半導体基板を酸化することによってソース／ドレイン領域上の酸化膜をソース／ドレイン領域以外の酸化膜の膜厚より厚く形成する工程と、
ソース／ドレイン領域上以外の酸化膜を除去して半導体基板を露出させる工程と、
ソース／ドレイン領域上の酸化膜をマスクとして、ゲート領域を含むソース／ドレイン領域の周囲の半導体基板に溝を形成する工程と、
少なくともゲート領域の溝の内面に酸化膜からなるゲート絶縁膜を形成した後、半導体基板全面に導電膜を形成する工程と、
レジストパターンを用いて導電膜をエッチングしてソース／ドレイン領域間のゲート領域上及びソース／ドレイン領域端部上にゲート電極を形成する工程と、
半導体基板全面に絶縁膜を積層することで、層間絶縁膜とゲート領域以外の溝内に埋設された絶縁膜からなる素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１８】
【発明の実施の形態】
本発明は、拡散層上の酸化膜の厚さをそれ以外の領域の酸化膜より厚くすることで、その膜厚差を利用して選択的に素子分離領域やゲート領域の半導体基板をエッチングすることを特徴の１つとしている。
【００１９】
本発明によれば、拡散層上の酸化膜の厚さを素子分離領域上の酸化膜より厚く形成し、その後ゲート電極形成時に拡散層上の酸化膜をマスクにして選択的にシリコン基板をエッチングすることで溝を形成し、素子分領域を形成する。従って、従来のＳＴＩ法の場合に比べて、工程を大幅に減らすことができる。また、ゲート−ドレイン間容量を抑えることができるため高速化を図ることができる。
【００２０】
拡散層形成用のパターンをマスクにエッチングにより素子分離領域を形成し、その後フィールド酸化を行わないため、ＬＯＣＯＳ法のようなバーズビークが形成されず、より微細な半導体装置を提供することができる。
また、膜厚差を利用して選択的にシリコン基板をエッチングすることで、拡散層以外の領域に溝を形成することができる。この溝を跨ぐようにゲート電極を形成すれば、トランジスタのチャネルが溝の側壁にも形成されることになり、マスク寸法よりもチャネル長を長くすることができる。その結果、ショートチャネル効果を抑制できる。
【００２１】
ここで、拡散層上の酸化膜を厚く形成しうる増速酸化の一般論について説明する。増速酸化とは、酸化膜を形成する領域のうち、高濃度に不純物がドーピングされた半導体基板上の酸化膜の厚さが、ドーピングされていない領域より厚くなるという現象である。目的とする酸化膜の厚さをＴｏｘ（ｔ）とすると、
Ｔｏｘ２（ｔ）＋ＡＴｏｘ（ｔ）＝Ｂ（ｔ＋ｔ０）          （１）
という式（１）が成立することが分っている。この式において、Ａ及びＢは速度定数であり、Ａ＝Ｐｏ２×Ｋｐ／Ｋｌ、Ｂ＝Ｐｏ２×Ｋｐ（Ｐｏ２は規格化酸化分圧、Ｋｌは直線則酸化係数、Ｋｐは２乗則酸化係数である）であり、ｔ０は補正時間である。
【００２２】
この式（１）は、低濃度ではＫｐとＫｌは単に酸化雰囲気と基板の結晶方位にのみ依存するので、酸化膜の厚さも両者に依存する。一方、高濃度ではＫｐとＫｌそのものが大きくなるので、酸化膜の厚さはより高濃度あるほど増大することとなる。つまり、低濃度と高濃度の領域では、同一条件で酸化膜を形成した場合、後者の膜厚をより厚くすることができる。
以下、本発明の構成部材を説明する。
【００２３】
まず、本発明に使用できる半導体基板は、特に限定されず、シリコン基板のような公知の基板を使用することができる。この半導体基板は、ｐ型及びｎ型の導電型を有していてもよい。
次に、半導体基板の表面層には、ソース／ドレイン領域としての拡散層が形成されている。拡散層はｐ型又はｎ型のいずれの導電型を有していてもよい。更に、拡散層はウェル内に形成されていてもよい。なお、ソース／ドレイン領域間の領域をゲート領域と称する。また、ゲート領域には、溝が形成されていてもよい。
【００２４】
次いで、ゲート領域上及びソース／ドレイン領域のゲート領域側端部上には酸化膜からなるゲート絶縁膜が形成されている。ここで、上記で説明したように、ソース／ドレイン領域端部上には、ゲート領域上より２〜３倍程度厚いゲート絶縁膜が形成されていることが好ましい。なお、ソース／ドレイン領域上のゲート絶縁膜は、少なくとも端部がゲート領域上のゲート絶縁膜より厚ければよく、端部以外の部分の厚さは特に限定されない。
【００２５】
更に、ゲート領域のゲート絶縁膜上にはゲート電極が形成される。ゲート電極は、特に限定されず、公知の材料により形成することができる。例えば、アルミニウム、銅等の金属、ポリシリコン、ポリシリコンと高融点金属（チタン、タングステン等）とのシリサイド等がゲート電極材料として使用することができる。また、ゲート電極は、これら材料の積層体であってもよい。
【００２６】
次に、ソース／ドレイン領域及びゲート領域の周囲の半導体基板には絶縁膜が埋設された素子分離領域としての溝が形成されている。絶縁膜は、シリコン酸化膜、シリコン窒化膜又はそれらの積層体からなる。
以下、本発明を実施の形態により更に詳細に説明する。なお、以下の実施の形態では、Ｐ型基板でｎチャネルトランジスタについて説明するが、ｎ型基板でｐチャネルトランジスタでも同様の製造方法を使用でき、同様の効果を得ることができる。
【００２７】
（実施の形態１）
図１は本発明の半導体装置の平面図であり、図２（ａ）は図１のＡ−Ａ線位置での断面図であり、図２（ｂ）は図１のＢ−Ｂ線位置での断面図である。図２（ａ）及び（ｂ）には、実施の形態１にかかる構成が示されている。
【００２８】
図２（ａ）及び（ｂ）において、半導体装置の主要部は、ｐ型シリコン基板１上にソース／ドレイン領域及び抵抗等の領域としてｎ型拡散層５が形成されている。シリコン基板１上にはゲート電極７がゲート酸化膜６を介して形成されている。ｎ型拡散層５上には増速酸化で厚くなった酸化膜９が形成されている。ゲート電極７とｎ型拡散層５以外の領域では、シリコン基板１が掘り込まれて溝１０が形成されている。この溝１０は、層間絶縁膜１１の形成時に、同時に埋め込まれて素子分離領域となる。
上記半導体装置の製造方法を図３（ａ）〜（ｈ）の工程断面図を用いて説明する。
【００２９】
まず、図３（ａ）に示すように、ｐ型シリコン基板１上に、高温酸素雰囲気中で絶縁膜２としてのシリコン酸化膜を１００〜２００Å程度の厚さで形成する。この後、フォトリソグラフィー技術によって、フォトレジスト膜３をソース／ドレイン領域及び抵抗となる領域のパターン状に形成する。このパターンをマスクとして、例えば砒素（Ａｓ）のようなｎ型不純物を注入エネルギー１０〜８０ＫｅＶ、ドーズ量３×１０１５ｃｍ−２程度の条件でイオン注入４することで拡散層５を形成する。
【００３０】
次に、図３（ｂ）に示すように、フォトレジスト膜３と絶縁膜２を除去した後、高温酸素雰囲気中で熱酸化を行うことで、拡散層以外の領域において３０〜３００Å程度の厚さのゲート酸化膜６を形成する。このとき、高濃度に不純物が注入された拡散層上には、拡散層以外の領域に比べて増速酸化により厚いゲート酸化膜６が形成される。
より具体的には、例えば、９００℃、ＨＣｌ雰囲気中で酸化を行った場合、図３（ｂ）中において、拡散層以外の領域で膜厚Ｄ１が１００Åの酸化膜を形成すると、高濃度に不純物がイオン注入された拡散層５上には膜厚Ｄ２が３００Åの酸化膜が形成される。
【００３１】
次いで、図３（ｃ）に示すように、ゲート酸化膜６上にゲート電極７を形成するためのゲート電極材料として、例えば、ポリシリコン膜（導電膜）７ａをＣＶＤ法により１０００〜２０００Å程度堆積する。更に、導電膜７ａに熱拡散やイオン注入によりリンのようなｎ型不純物を導入する。なお、ゲート電極の低抵抗化を図るために、導電膜７ａ上にタングステンシリサイド膜を１０００〜２０００Å程度堆積させてポリサイド層としてもよい。
【００３２】
その後、図３（ｄ）に示すように、フォトリソグラフィー技術によって、所定のパターンにパターニングされたフォトレジスト膜８を得る。
このフォトレジスト膜８をマスクとして、異方性エッチングにより、ゲート酸化膜６上の導電膜７ａをエッチングすることでゲート領域にゲート電極７を得る（図３（ｅ）参照）。
【００３３】
次に、拡散層上及びゲート電極下の領域以外の領域のゲート酸化膜がなくなるまで、すなわち厚さＤ１エッチングする。この結果、図３（ｆ）に示すように、ゲート電極７のない拡散層５上にはＤ２−Ｄ１の厚さの酸化膜９が残存する。例えば、上記具体例の場合、約２００Åの厚さの酸化膜９が拡散層５上に形成され、拡散層上及びゲート電極下の領域以外の領域ではシリコン基板１が露出している。
【００３４】
次いで、図３（ｇ）に示すように、酸化膜に対して選択比の高いエッチャント、例えばＨＢｒ／Ｏ２系のガスを用い、シリコン基板１をゲート電極７及び酸化膜９をマスクとして異方性エッチングにより掘り込むことで溝１０形成する。溝１０の深さは１０００〜４０００Åであることが好ましく、拡散層の接合深さより深いことがより好ましい。接合深さより深くすることで、十分な素子分離を図ることができる。
なお、この溝１０は、拡散層５以外の領域で、かつゲート電極７が形成されていない領域、すなわち素子分離領域のみに形成される。
【００３５】
フォトレジスト膜８を除去した後、図３（ｈ）に示すように、層間絶縁膜１１を形成する。層間絶縁膜１１の形成と同時に、溝１０も絶縁材料で埋め込まれ、素子分離領域となる。
以上の工程により図２（ａ）及び（ｂ）に示す実施の形態１の半導体装置を得ることができる。
なお、ゲート電極のエッチングから溝形成のためのエッチングは、銅於逸装置内で１シーケンスで行うことができる。従って、ゲート電極形成のエッチングと同時に自己整合的に素子分離領域を形成することができる。
【００３６】
（実施の形態２）
図４（ａ）は図１のＡ−Ａ線位置での断面図であり、図４（ｂ）は図１のＢ−Ｂ線位置での断面図である。図４（ａ）及び（ｂ）には、実施の形態２にかかる構成が示されている。
【００３７】
図４（ａ）及び（ｂ）において、半導体装置の主要部は、ｐ型シリコン基板１上にソース／ドレイン領域及び抵抗等の領域としてｎ型拡散層５が形成されている。ｎ型拡散層５上には増速酸化で厚くなった酸化膜９が形成されている。ｎ型拡散層５以外の領域では、シリコン基板１が掘り込まれて溝１０が形成されている（ゲート領域に溝が形成されている）。この溝１０は、層間絶縁膜１１の形成時に、同時に埋め込まれて素子分離領域となる。
上記半導体装置の製造方法を図５（ａ）〜（ｇ）の工程断面図を用いて説明する。
【００３８】
まず、図５（ａ）に示すように、ｐ型シリコン基板１上に、高温酸素雰囲気中で絶縁膜２としてのシリコン酸化膜を１００〜２００Å程度の厚さで形成する。この後、フォトリソグラフィー技術によって、フォトレジスト膜３をソース／ドレイン領域及び抵抗となる領域のパターン状に形成する。このパターンをマスクとして、例えば砒素（Ａｓ）のようなｎ型不純物を注入エネルギー１０〜８０ＫｅＶ、ドーズ量３×１０１５ｃｍ−２程度の条件でイオン注入４することで拡散層５を形成する。
【００３９】
次に、図５（ｂ）に示すように、フォトレジスト膜３と絶縁膜２を除去した後、高温酸素雰囲気中で熱酸化を行うことで、拡散層以外の領域において３０〜３００Å程度の厚さのゲート酸化膜６を形成する。このとき、高濃度に不純物が注入された拡散層上には、拡散層以外の領域に比べて増速酸化により厚いゲート酸化膜６が形成される。
【００４０】
より具体的には、例えば、９００℃、ＨＣｌ雰囲気中で酸化を行った場合、図５（ｂ）中において、拡散層以外の領域で膜厚Ｄ１が１００Åの酸化膜を形成すると、高濃度に不純物がイオン注入された拡散層５上には膜厚Ｄ２が３００Åの酸化膜が形成される。
【００４１】
次に、拡散層上以外の領域のゲート酸化膜がなくなるまで、すなわち厚さＤ１エッチングする。この結果、図５（ｃ）に示すように、拡散層５上にはＤ２−Ｄ１の厚さの酸化膜９が残存する。例えば、上記具体例の場合、約２００Åの厚さの酸化膜９が拡散層５上に形成され、それ以外の領域ではシリコン基板１が露出している。
【００４２】
次いで、図５（ｄ）に示すように、酸化膜に対して選択比の高いエッチャント、例えばＨＢｒ／Ｏ２系のガスを用い、シリコン基板１を酸化膜９をマスクとして異方性エッチングにより掘り込むことで溝１０形成する。溝１０の深さは１０００〜４０００Åであることが好ましく、拡散層の接合深さより深いことがより好ましい。接合深さより深くすることで、十分な素子分離を図ることができる。
【００４３】
次に、図５（ｅ）に示すように、ゲート領域となる溝１０の表面に３０〜３００Å程度のゲート酸化膜６を形成する。更に、全面にゲート電極７を形成するためのゲート電極材料として、例えば、ポリシリコン膜（導電膜）７ａをＣＶＤ法により１０００〜２０００Å程度堆積する。更に、導電膜７ａに熱拡散やイオン注入によりリンのようなｎ型不純物を導入する。
【００４４】
その後、図５（ｆ）に示すように、フォトリソグラフィー技術によって、所定のパターンにパターニングされたフォトレジスト膜８を得る。このフォトレジスト膜８をマスクとして、異方性エッチングにより、ゲート酸化膜６上の導電膜７ａをエッチングすることでゲート電極７を得る。
フォトレジスト膜８を除去した後、図５（ｇ）に示すように、層間絶縁膜１１を形成する。層間絶縁膜１１の形成と同時に、溝１０も絶縁材料で埋め込まれ、素子分離領域となる。
【００４５】
以上の工程により図４（ａ）及び（ｂ）に示す実施の形態２の半導体装置を得ることができる。
なお、上記の実施の形態では、ゲート電極が溝の内壁に沿って形成されるため、トランジスタのチャネルをマスクのパターン寸法より長くすることができる。その結果、トランジスタのショートチャネル効果を抑制することができる。
【００４６】
（実施の形態３）
図６（ａ）は図１のＡ−Ａ線位置での断面図であり、図６（ｂ）は図１のＢ−Ｂ線位置での断面図である。図６（ａ）及び（ｂ）には、実施の形態３にかかる構成が示されている。
【００４７】
図６（ａ）及び（ｂ）において、半導体装置の主要部は、ｐ型シリコン基板１上にソース／ドレイン領域及び抵抗等の領域としてｎ型拡散層５が形成されている。シリコン基板１上にはゲート電極７がゲート酸化膜６を介して形成されている。ｎ型拡散層５上には増速酸化で厚くなった酸化膜９が形成されている。ゲート電極７とｎ型拡散層５以外の領域では、シリコン基板１が掘り込まれて溝１０が形成されている。この溝１０は、層間絶縁膜１１の形成時に、同時に埋め込まれて素子分離領域となる。
上記半導体装置の製造方法を図７（ａ）〜（ｇ）の工程断面図を用いて説明する。
【００４８】
まず、図７（ａ）に示すように、ｐ型シリコン基板１上に、高温酸素雰囲気中で熱酸化を行い１００〜３００Å程度の厚さのゲート酸化膜６を形成する。次いで、ゲート酸化膜６上にゲート電極７を形成するためのゲート電極材料として、例えば、ポリシリコン膜（導電膜）７ａをＣＶＤ法により１０００〜２０００Å程度堆積する。更に、導電膜７ａに熱拡散やイオン注入によりリンのようなｎ型不純物を導入する。
【００４９】
その後、図７（ｂ）に示すように、フォトリソグラフィー技術によって、所定のパターンにパターニングされたフォトレジスト膜８を得る。このフォトレジスト膜８をマスクとして、異方性エッチングにより、ゲート酸化膜６上の導電膜７ａをエッチングすることでゲート電極７を得る。
フォトレジスト膜８を除去した後、フォトリソグラフィー技術によって、フォトレジスト膜３をソース／ドレイン領域及び抵抗となる領域のパターン状に形成する。このパターンをマスクとして、例えば砒素（Ａｓ）のようなｎ型不純物を注入エネルギー１０〜８０ＫｅＶ、ドーズ量３×１０１５ｃｍ−２程度の条件でイオン注入４することで拡散層５を形成する（図７（ｃ）参照）。
【００５０】
次に、図７（ｄ）に示すように、フォトレジスト膜３と絶縁膜２を除去した後、高温酸素雰囲気中で熱酸化を行うことで、拡散層上のゲート酸化膜６を３００Å程度以下の厚さ増加させる。このとき、高濃度に不純物が注入された拡散層上には、拡散層以外の領域に比べて増速酸化によりゲート酸化膜６が厚くなる。また、ゲート電極７の表面にも厚い酸化膜６ａが形成される。
【００５１】
より具体的には、例えば、９００℃、ＨＣｌ雰囲気中で酸化を行った場合、図７（ｄ）中において、拡散層以外の領域で膜厚Ｄ１が１００Åの酸化膜を形成すると、高濃度に不純物がイオン注入された拡散層５上には膜厚Ｄ２が３００Åの酸化膜が形成される。
次に、拡散層上及びゲート電極下の領域以外の領域のゲート酸化膜がなくなるまで、すなわち厚さＤ１エッチングする。この結果、図７（ｅ）に示すように、ゲート電極７のない拡散層５上にはＤ２−Ｄ１の厚さの酸化膜９が残存する。例えば、上記具体例の場合、約２００Åの厚さの酸化膜９が拡散層５上に形成され、拡散層上及びゲート電極下の領域以外の領域ではシリコン基板１が露出している。なお、ゲート電極７の表面の厚い酸化膜６ａも同時にエッチングされて酸化膜６ｂとなる。
【００５２】
次いで、図７（ｆ）に示すように、酸化膜に対して選択比の高いエッチャント、例えばＨＢｒ／Ｏ２系のガスを用い、シリコン基板１をゲート電極７及び酸化膜９をマスクとして異方性エッチングにより掘り込むことで溝１０形成する。溝１０の深さは１０００〜４０００Åであることが好ましく、拡散層の接合深さより深いことがより好ましい。接合深さより深くすることで、十分な素子分離を図ることができる。
なお、この溝１０は、拡散層５以外の領域で、かつゲート電極７が形成されていない領域、すなわち素子分離領域のみに形成される。
【００５３】
フォトレジスト膜８を除去した後、図７（ｇ）に示すように、層間絶縁膜１１を形成する。層間絶縁膜１１の形成と同時に、溝１０も絶縁材料で埋め込まれ、素子分離領域となる。
以上の工程により図６（ａ）及び（ｂ）に示す実施の形態１の半導体装置を得ることができる。
【００５４】
【発明の効果】
本発明によれば、拡散層上のゲート絶縁膜を、増速酸化によってそれ以外の領域のゲート絶縁膜より厚くすることで、膜厚差を利用して選択的に素子分離領域の形成領域のみ、又は半導体装置のチャネル領域を含む領域の半導体基板をエッチングして溝を形成することができる。つまり、素子分離領域を形成したり、半導体装置のショートチャネル効果を抑制することができる。
更に、ゲート−ドレイン間容量を抑えることができるので、遅延時間が改善され高速化を図ることができる。その結果、大幅な工程の削減を実現することができるだけでなく、素子分離領域と半導体装置のチャネル長を縮小することができ、半導体装置の微細化を実現することができる。
加えて、ゲート電極形成時にゲート電極材料のエッチング残りが生じることもなく、ＣＭＰ時の半導体基板へのストレスによるリーク電流の発生や耐圧低下という問題も防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の概略平面図である。
【図２】本発明の実施の形態１の半導体装置の概略断面図であり、（ａ）は図１のＡ−Ａ線位置での概略断面図、（ｂ）は図１のＢ−Ｂ線位置での概略断面図である。
【図３】本発明の実施の形態１の半導体装置の図１のＡ−Ａ線位置での概略工程断面図である。
【図４】本発明の実施の形態２の半導体装置の概略断面図であり、（ａ）は図１のＡ−Ａ線位置での概略断面図、（ｂ）は図１のＢ−Ｂ線位置での概略断面図である。
【図５】本発明の実施の形態２の半導体装置の図１のＡ−Ａ線位置での概略工程断面図である。
【図６】本発明の実施の形態３の半導体装置の概略断面図であり、（ａ）は図１のＡ−Ａ線位置での概略断面図、（ｂ）は図１のＢ−Ｂ線位置での概略断面図である。
【図７】本発明の実施の形態３の半導体装置の図１のＡ−Ａ線位置での概略工程断面図である。
【図８】従来の半導体装置の概略平面図である。
【図９】従来の半導体装置の概略断面図であり、（ａ）は図８のＡ−Ａ線位置での概略断面図、（ｂ）は図８のＢ−Ｂ線位置での概略断面図である。
【図１０】図９の従来の半導体装置のＡ−Ａ線位置での概略工程断面図である。
【図１１】従来の半導体装置の概略断面図であり、（ａ）は図８のＡ−Ａ線位置での概略断面図、（ｂ）は図８のＢ−Ｂ線位置での概略断面図である。
【図１２】図１１の従来の半導体装置のＡ−Ａ線位置での概略工程断面図である。
【符号の説明】
１、２１  シリコン基板
２、３５  絶縁膜
３、８、２４、２８、２９  フォトレジスト膜
４、３０  イオン注入
５、３１  拡散層
６、２６  ゲート酸化膜
６ａ、６ｂ、９、３４  酸化膜
７、２７  ゲート電極
７ａ、２７ａ  導電膜
１０、３３  溝
１１、３２  層間絶縁膜
２２、３５  シリコン酸化膜
２３  シリコンナイトライド膜
２５  フィールド酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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