(57)【特許請求の範囲】
【請求項１】
少なくとも一方が透明な一対の基板と、該一対の基板間に挟持された液晶層を有し、前記一対の基板の一方には複数の走査配線と、複数の信号配線と、これらの配線の交点に対応して形成された複数の薄膜半導体素子と、該複数の半導体素子に接続された表示電極とを有する液晶表示装置において、
前記一対の基板の一方の基板上における前記複数の信号配線に表示データを転送するためのデータバスと、同期信号を転送するための制御バスと、前記データバスよりも前記表示データが低速で転送され、前記複数の信号配線を複数個のブロックに区分するよう配置される複数の低速データバスと、前記制御バスよりも前記同期信号が低速で転送され、前記複数の信号配線を複数個のブロックに区分するよう配置される複数の低速制御バスと、を有し、
前記データバスと前記低速データバスの各々との間に、表示データを中継するデータ整列回路がそれぞれ形成され、
前記制御バスと前記低速制御バスの各々との間に形成され、前記表示データを転送するために必要な同期信号を個別に生成するデータ制御回路がそれぞれ形成され、
前記低速データバスを介して前記表示データを順次読み込み１ブロック分の表示データを保持するデータラッチと、１ブロック分の表示データを読み出しできるラインメモリと、該ラインメモリの内容を読み出して論理電圧を変化させるレベルシフタと、該レベルシフタの出力により前記複数の信号配線を駆動するアナログ電圧に変換するＤ／Ａ変換回路とを有し、かつ、
前記データ整列回路は、前記データバスに供給される表示データを前記低速データバスに並列に展開し、
前記データ整列回路は、前記データ制御回路からの信号に基づいて前記データバスと前記低速データバスとの導通を制御するブロック選択スイッチを有する液晶表示装置。
【請求項２】
請求項１の液晶表示装置において、
前記データバスの途中にデジタル波形を整形する波形整形回路を有する液晶表示装置。
【請求項３】
請求項２の液晶表示装置において、
前記波形整形回路は偶数個直列接続されたインバータ回路を有する液晶表示装置。
【請求項４】
請求項１の液晶表示装置において、
前記薄膜半導体素子は、低温ポリシリコンを用いた液晶表示装置。
【請求項５】
請求項１の液晶表示装置において、
前記一対の基板のうち、表示電極が形成される基板と反対の基板には対向電極を有する液晶表示装置。
【請求項６】
請求項１記載の液晶表示装置において、
前記低速データバスは前記データバスを構成する配線の数の整数倍の本数からなる複数の配線を有してなり、
前記データ整列回路は、前記データ制御回路からの信号に基づき前記データバスの配線と前記低速データバスの複数の配線との接続を切り替えるアナログスイッチを有する液晶表示装置。
【請求項７】
請求項１記載の液晶表示装置において、
前記制御バスにおける同期信号には、前記表示データに同期したドットクロックと、前記走査線へのデータ転送開始に同期した水平同期信号が含まれ、
前記データ制御回路は、前記ドットクロックをカウントするドットカウンタを有する液晶表示装置。
【請求項８】
請求項１記載の液晶表示装置において、
前記データラッチと前記ラインメモリとの間に、データ転送を断続するメモリ選択スイッチを有する液晶表示装置。
【請求項９】
請求項１記載の液晶表示装置において、
前記レベルシフタと前記Ｄ／Ａ変換回路との間に、データ転送を断続するＤ／Ａ変換回路選択スイッチを有する液晶表示装置。
【請求項１０】
請求項８又は９記載の液晶表示装置において、
前記Ｄ／Ａ変換回路選択スイッチもしくは前記メモリ選択スイッチとしてＣＭＯＳ構成のアナログスイッチを用いる液晶表示装置。
【請求項１１】
請求項５記載の液晶表示装置において、
前記ブロック選択スイッチとして、ＣＭＯＳ構成のアナログスイッチを用いる液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に駆動部を表示部と同一基板上に形成した周辺回路内蔵液晶表示装置に関する。
【０００２】
【従来の技術】
小型，高精細の液晶表示パネルの駆動方式として、薄膜トランジスタを用いてガラス基板上にマトリクス周辺回路を形成する方法が従来用いられている。例えば、１９９８エスアイディーインターナショナルシンポジウムダイジェストオブテクニカルペーパーズの８７９頁から８８１頁に報告されている。また、アクティブマトリクス駆動方式ならびに液晶表示モジュールの詳細については松本正一編著の液晶ディスプレイ技術（産業図書）に詳しく述べられている。
【０００５】
図２に示す従来方式のＴＦＴ液晶表示モジュールの構成は、表示データを低速で転送する低速データバスは含まれておらず、入力端子２１４から液晶表示モジュール２１５に入力した１組の高速データバス２０３と、高速制御バス２１６によりシフトレジスタ２０２を駆動して表示データを各データラッチ２０４に転送している。その後、データラッチ上の１ライン分のデータはラインメモリ２０５にラッチされ、レベルシフタ２０６により電圧を増幅した後、信号配線ごとに設けたＤ／Ａ変換回路２０７によりデジタルの表示データは液晶駆動電圧に変換され、信号配線２０８により画素部２０９を駆動する。走査側駆動回路２１０は直列接続されたシフトレジスタ２１１及びレベルシフタ２１２により構成され、走査配線２１３に画素部の選択パルスを出力することによりアクティブマトリクス表示を行う。このシステムでは、パネルが大型化，高精細化するとデータバスでの信号遅延を抑えるため配線幅を増加させねばならず、配線部の面積を増大させる原因となっていた。
【０００６】
また、データドライバ回路のすべてのデータラッチ，ラインメモリを同期して駆動させねばならないため、回路各部への同期信号間の時間差が増大すると、回路各部の同期が取れず比較的動作周波数の低いＴＦＴによる大型パネルの周辺回路の実現を困難にしていた。
【０００７】
また、１組のデータバスに多数のデータラッチが接続されているためデータバス配線の容量値が大きくなるため、配線抵抗及び配線容量で定められる時定数が増大し、配線遅延時間が長くなることからも、大型パネルの周辺回路の実現を困難にしていた。
【００１２】
【発明が解決しようとする課題】
前記従来技術では、液晶表示モジュールに対して１水平走査期間毎に走査線１ライン分の画素表示データをパネル内部のデータバスを介して画素部の信号配線に対応する各データラッチに転送しなければならない。この時の転送レートは画素数が多くなるほどに増大し、例えば、１０２４×７６８画素の構成では各画素１８ｂｉｔ  のデータを約５０ＭＨｚ程度の高速転送が必要である。
【００１３】
このような高速データの転送を行う為にはデータを画素ごとに順次直列に配列し、すべてのデータラッチと接続したデータバスを介して供給し、スタートパルス，転送クロック信号とシフトレジスタ回路を用いて順次シフトするデータラッチ信号により特定のデータラッチを動作させ、データを転送していた。しかしながら、データバスは表示領域の横方向の長さが必要であり、配線長が長く、しかも配線１本には容量性負荷を伴う多数のデータラッチが接続されており、配線の負荷容量はパネルの画素数とともに増大し、配線遅延は増大する。画素数を増加させようとすると、より高速なデータ伝送が必要となるにも関わらず、配線抵抗は増大し、配線負荷容量も増大し、信号遅延も増大するため、上記の構造では高精細パネルの大型化が困難であった。
【００１４】
本発明は、表示パネル上に負荷容量が少なく、大型高精細パネルにおいても高速データバスに入力された表示データをバスの末端まで波形歪みを少なく伝送することができる液晶表示装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、本発明においては、液晶表示装置の液晶表示パネルの基板上にＴＦＴアクティブマトリクス方式の表示領域と薄膜ＴＦＴを用いたＴＦＴ周辺回路を形成し、高速データバス及び高速制御バスからなる高速バスと、ブロック化された低速データバスおよび信号配線駆動回路を設ける。高速バスは高速の表示データを外部から供給し、バス配線中での信号遅延による波形歪みを配線中に設けた波形整形回路で補正し、終端まで高速表示データ及びドットクロック，同期信号などの高速制御信号を転送する。
【００１６】
ブロックごとに表示データを多数の低速バス上に並列展開して順次データラッチに表示データを転送し、ラインメモリ，Ｄ／Ａ変換回路によりデジタル表示データを液晶駆動電圧に変換しアクティブマトリクス表示部を駆動するようにする。
【００１７】
また、低速データバスをブロック化し、個別のタイミング信号により動作させることにより、多数のバス上に並列展開された表示データを、多数のデータラッチに順次、低速で取り込むことが可能となる。さらには、高速データ転送バス上においてブロック間で大幅な信号遅延が発生しても、ラッチへのサンプリング動作はブロックごとに独立しているので、正しく表示データをラッチに転送することができる。以上の効果により高精細化した大型パネルにおいて、表示データの転送レートが増大しても表示データを各データラッチに転送することが可能となり、全体として大型パネルにおいてもデータ転送速度を高速化できる。
【００１８】
【発明の実施の形態】
以上、図面を参照して本発明の液晶表示装置について詳細に説明する。
【００１９】
図３に第１の実施例である液晶表示装置の回路構成を示す。本回路は表示装置のガラス基板３０５上に高速データバス２０３，分割された低速データバス１０２を含むデータドライバ回路３０７，走査側駆動回路２１０、および薄膜トランジスタにより構成されたアクティブマトリクス方式の画素による画素部２０９により構成される。これらの回路はＣＭＯＳＴＦＴ  形成プロセロにより形成されている。
【００２０】
ＴＦＴ基板形成方法としては、Ｓｉ膜として、ＴＦＴ基板に無アルカリガラスを用い、Ｓｉ結晶膜形成方法としてレーザーアニール成長法による低温ポリシリコン、また石英ガラス基板を用い、固相成長法による高温ポリシリコンなどの多結晶Ｓｉ膜を用いることができる。これにドーピング法を組み合わせ、ｐｃｈ，ｎｃｈのＴＦＴを同一基板上に同時に形成するプロセスによりＴＦＴ基板は形成可能である。
【００２１】
次に図３の構成の詳細について述べる。
【００２２】
入力端子２１４より表示に必要な表示データ及び同期信号は、高速バス駆動回路３０６に接続される。高速バス駆動回路は高速データバス２０３及び高速制御バス２１６に接続されている。高速データバス２０３及び高速制御バス２１６は途中に波形整形回路３０３を介して各ブロック１０３毎に配置した高速データ制御回路１０４、およびデータ整列回路１０１に順次接続されている。表示データは高速データ制御回路１０４からの同期信号によりデータ整列回路１０１により多数のブロック毎に分割した低速データバス１０２上に並列に展開されて各ブロックのラッチ回路３０２に接続される。またブロック内の同期信号は高速データ制御回路１０４により高速制御バス２１６上の同期信号から生成され、ブロック毎に分割した低速制御バス１０７によりブロックに供給する。ブロック内には画素部２０９の信号配線２０８に対応する複数のシフトレジスタ３０１，データラッチ３０２，ラインメモリ２０５，レベルシフタ２０６，Ｄ／Ａ変換回路２０７が設けられている。また、走査側駆動回路２１０では従来例と同様にパネル走査制御バス３０４により供給する同期信号により、画素部２０９の線順次走査に必要な走査パルスを発生し、画素部の走査配線２１３に供給する。
【００２３】
以上の構成により回路は次のように表示動作を行う。
【００２４】
ドットクロック及び、水平同期及び垂直同期信号および表示データは入力端子２１４高速バス駆動回路３０６により低インピーダンス変換、及びＣＭＯＳＴＦＴ  で構成される論理回路に適合するように論理信号の振幅を調整するレベルシフト処理された後高速データバス２０３及び高速制御バス２１６に接続され、各ブロックに供給される。また、途中に介在する波形整形回路３０３によりバス伝送中に生じる波形歪み及びデータと同期信号とのタイミングずれを補正される。
【００２５】
各ブロックでは高速データ制御回路１０４により高速制御バス上のドットクロック及び水平同期信号から当該するブロックでの処理に必要なデータが到達している期間を検出し、データ整列回路１０１を高速データバスに接続する。データ整列回路１０１では高速データバス上のデータを少なくとも高速データバスよりも多本数の配線本数から構成された低速データバス１０２への並列並べ替え動作を高速データ制御回路１０４からの制御信号により実行し、これと同期して動作するシフトレジスタ３０１はラッチ回路３０２に順次データラッチ信号を発生させ、ラッチ回路３０２は低速データバス１０２上の表示データをラッチすることによりブロック１０３に当該する表示データをラッチ回路３０２に転送する。各ブロックが順次上記動作を行い、１ライン分の表示データがすべてのラッチ回路に転送されると、ラッチ回路はデータをラインメモリ２０５に転送し、Ｄ／Ａ回路により液晶駆動電圧に変換された後に信号配線２０８を駆動し画素部２０９を駆動する。
【００２６】
また、入力端子２１４から入力されたフレームスタート信号はパネル走査制御バス３０４により走査側駆動回路２１０により従来技術同様の動作により画素部２０９の走査配線２１３を駆動し表示動作を行うことができる。
【００２７】
この構成においては、低速データバスの本数は多いほどブロックの個数を少なくすることができ、高速データバスの負荷を減らすことができ、配線を長くとることができる反面、データバス本数が増加すると配線の占有面積が増大し回路面積は増加してしまうため配線本数の最適化が必要である。
【００２８】
実際のパネルの場合について説明する。６４０×４８０画素のパネルでは、１ライン分の６４０画素、ＲＧＢ各色６ビットの階調信号を転送する場合は、６４０×３×６＝１１５２０ビットを転送する必要があり、従来例ではシフトレジスタ回路は１２.５MHzで駆動し、データバスには、４.７ インチ対角パネル内部に設けた高速データ配線１本当り、３２０個のラッチ回路が接続されていた。
【００２９】
これに対し、本発明では高速データバスにはブロック数のデータ整列回路が接続されるのみであり、例えばブロック数が８ブロックであれば高速データバスに接続する負荷の回路数は１／４０に低減することができる。したがって配線時定数を同一の条件で比較すると、配線幅は１／４０で済み、配線部分の面積を低減することができる。
【００３０】
以下に、各ブロック回路部分の詳細構成について画素数１０２４×７６８画素の場合で、８ブロックで構成する場合を用いて説明する。本方式が他の画素構成でも実現できることは言うまでもない。
【００３１】
本発明の主要部分であるデータ整列回路及び高速データ制御回路の内容構成を各々図４及び図５に示す。高速制御バス２１６はドットクロックバス４０１及び水平スタート信号バス４０２により構成される。ドットクロックをクロックとし、水平スタート信号の立ち上がりをカウントスタート信号、立ち下がりをリセット信号として動作する９bit のバイナリカウンタから構成されるドットカウンタ４０３とデコーダ回路４０４により構成される。ドットカウンタの各ビット出力４１０のｂ８〜ｂ０の組み合わせは、図示していない高速データバス上に現れている表示データのライン上の画素位置を示している。ドットカウンタの出力を、論理回路を用いて構成したデコーダ回路により以下の必要な制御信号を出力する。
【００３２】
ブロック選択信号４０５は表示データバスに各ブロックに含まれる画素データが出力されている期間には論理“１”の出力を出す。この場合ではカウンタ出力の上位３ビットｂ８〜ｂ６をデコードすればよい。第１ブロックは上位３ビットの状態が（０００）、第２ブロックは（００１）、第３ブロックは（０１１）、第８ブロックは（１１１）とすればよい。この信号は１ブロックが受け持つ画素は画面左端の第１ブロックではｎ＝１〜１２７画素、第２ブロックでは１２８〜２５５画素、第８ブロックでは８９６〜１０２４画素の対応する期間は１が出力される。図５では第２ブロックであるのでｂ７のみが論理“１”の場合をデコードした。ｂ５〜ｂ０の出力にはスイッチ４０９を設け、ブロック選択信号が“１”の場合だけ以下の信号が出力されるようにスイッチを制御し、不要な論理回路の動作を止め、デコーダ回路４０４の消費電力を低減する。
【００３３】
低速スタート信号４０６はブロック内の左端の画素が出力される期間から４クロック期間出力する。これはｂ５〜ｂ２すべてが０の場合のＮＡＮＤをとることにより得る。
【００３４】
＃１から＃４の４相の低速シフトクロック４０７はｂ１およびｂ０を用いて生成する。＃１はｂ１、＃３はＢ１の反転信号、＃２はｂ１とｂ０とのＥＸ−ＯＲ演算により得る。＃４は＃２の反転信号を用いる。
【００３５】
４本の低速バス切り替え信号４０８はｂ０，ｂ１のデコードにより生成できる。なお、このドットカウンタ４０３は水平周期ごとに、水平スタートパルスの立ち下がりによりリセットされ、上記の動作が１ラインごとに繰り返される。
【００３６】
このようにして生成したブロックごとの同期制御信号を用いて駆動する、図４に示すデータ整列回路１０１の詳細構成を説明する。データ整列回路の機能は高速データバス上の信号を高速データバスのｎ倍本数分設けた低速データバス上にｎ並列に展開することであり、データラッチからＤ／Ａ変換処理までの１画素当りの表示データ処理時間を拡張し、配線応答が遅くても高速なレートで入力した表示データを取り扱うことを可能にする利点がある。ここでは、ｎ＝４として説明する。
【００３７】
高速データバス２０３を構成する各配線はブロック選択信号４０５によりブロック単位で共通して導通を制御されるブロック選択スイッチ５０１を介してバス駆動回路５０２に接続する。こうすることによりブロック選択信号によりブロック選択スイッチが導通状態にある場合のみ、バス駆動回路が負荷として高速データバス配線に接続されるので高速データバス配線の容量負荷を減らすことができ、バスを細くできる。バス駆動回路の出力は、低速バス切換スイッチ５０３に接続される。低速バス切換スイッチは高速データバス１本の信号から４本の信号への接続を切り替える機能を有し、４個のＣＭＯＳアナログスイッチによるセレクタ回路構成され、低速バス切り替え信号により制御される低速バス切り替えスイッチ５０３に接続される。この場合、低速データバスの本数は高速データバス１本に対し４本あるので、各画素６ビットの階調表示に対応するためには６×４本＝２４本の低速バスを用いる。低速バスには多数のデータラッチ回路や、配線の交差部などにより形成される寄生容量５０４が形成されており、低速データバス配線の電圧はバス切り替えスイッチが切離されても電圧は維持される。なお、ブロック選択スイッチ５０１，低速バス切り替えスイッチ５０３は他の同等の機能を有する適当な論理回路の組み合わせによって実現することができる。
次に回路動作について以下、波形を用いて説明する。図６は高速データバスから低速データバスへの信号変換処理を行う高速データ制御回路１０４及びデータ整列回路１０１の各部動作波形である。ここでは１ブロック当りｍ画素からなるｎ個のブロック、ブロック内部の低速バス本数を１ビット当り４本の場合を示している。高速データバス上には正極性の水平同期信号と同期して１ライン分の画素である１画素からｍ×ｎ画素までの表示データが順次現れている。各ブロックのブロック選択信号は各々のブロックに相当するデータが現れている期間のみ正論理となりブロック選択スイッチ４０５を導通状態とし、高速データバス２０３をバス駆動回路５０２に接続する。以下はｍ＋１画素から２ｍ画素が含まれる第２ブロックについてデータ整列回路の動作を説明する。第２ブロック内の画素に対応するデータが供給されている期間中は、高速データ制御回路１０４により高速ドットクロックに同期し、周期４クロックで、互いに１クロックごとに位相を遅らせた４本の低速バス切り替え信号＃１〜＃４が生成される。低速バス切り替えスイッチ５０３は低速バス切り替え信号により各ビットを４本の低速バス上に接続し、＃１の低速データバス上にはｍ＋１画素，ｍ＋５画素、＃２画素にはｍ＋２画素，ｍ＋６画素と、４画素おきのデータが取り込まれる。従って、以下の順序で低速データバスのデータは更新される。ｍ＋１画素目のデータは＃１、ｍ＋２画素目のデータは＃２、ｍ＋３画素目のデータは＃３、ｍ＋４画素目のデータは＃４、ｍ＋５画素目のデータは＃１、ｍ＋６画素目のデータは＃２と言う順番で４画素おきに低速データバスのデータは更新される。このように、１本の高速データバスにより転送されている１画素順次のシリアルデータは、低速データバス上では４画素毎の並列形式に展開されている。
【００３８】
低速データバス上で、互いに位相が１／４周期ずつずれを伴い４画素ごとに並列化されたデータを、図３に示すデータラッチ３０２に取り込むため、高速データ制御回路ではブロック内部のシフトレジスタ３０１として４相シフトレジスタを用いる。４相シフトレジスタを駆動するための４相のクロックが低速シフトクロックとして生成される。周期は低速バス切り替え信号同様に高速ドットクロック４周期であり、各相は１／４周期ずつ位相が遅れている。シフトレジスタの各段の出力は図３のデータラッチ３０２を駆動するラッチ信号となり、高速ドットクロック４周期のパルス幅で、互いに１クロックずつ位相が遅れたパルスとなっている。
【００３９】
図７を用いてラインメモリの動作を説明する。ラインメモリの入力にはデータラッチが接続されており、１水平期間ごとに走査線１本分のデータが更新されている。更新された後に入力されるこのデータをラインメモリ制御信号によりラインメモリは入力を取り込みデータを更新する。更新されたデータは図３のＤ／Ａ変換回路２０７に接続されており、瞬時に液晶駆動電圧に変換され、画素部２０９を駆動する信号配線２０８に供給される。画素部の動作波形は従来例と同様であるので概略説明する。走査配線２１３には１ラインごとに図８の構成の回路が接続されており、シフトレジスタ８０１により、１水平期間周期のシフトクロックと、１フレーム時間毎にフレームスタート信号のパルスにより駆動され、水平期間周期ごとに順次シフトした走査パルスをレベルシフタ及びドライバ回路802を介して図３の走査配線２１３に印加する。また、データドライバ回路３０７では、走査パルスに同期してＤ／Ａ変換回路により１ライン分の各信号配線に各ドットの液晶駆動電圧を印加することにより画素での表示が行われる。
【００４０】
次に第２の実施例について図９を用いて説明する。本図は各ブロックの回路構成を示した物である。本方式の特徴はデータラッチからメモリへのラッチをブロックごとに異なるタイミングで転送する点にある。また、もう１つの特徴はラインメモリからＤ／Ａ変換回路へのデータの転送をブロックごとに異なるタイミングで転送する点にある。このため構成としてはラッチ回路とメモリ回路の間にメモリ選択スイッチ９０１及びラインメモリとＤ／Ａ変換回路との間にＤ／Ａ変換回路選択スイッチ９０２を設け、各々メモリ転送信号９０３及びＤ／Ａ変換転送信号９０４により制御する点にある。メモリ選択スイッチおよびＤ／Ａ変換回路選択スイッチはＣＭＯＳアナログスイッチ９０５を回線分用いて、アナログスイッチを駆動するための両極性の制御信号を得るため、インバータ９０６を用いる。各アナログスイッチの制御信号は共通に接続し、各転送信号９０３および９０４により１ブロック分をまとめて制御する。こうすることによりラインメモリ回路の動作をブロックごとに分散することが出来、消費電力を分散して電源回路の容量を低減することができる利点がある。また、Ｄ／Ａ変換回路をブロックごとに分割して駆動することによりＤ／Ａ変換回路の電源電流を時間的分散することができるので消費電流を低減することができるとともに、電源配線での電圧降下を低減できるので配線抵抗が高くても安定して誤差の少ない液晶駆動電圧が得られる利点がある。
【００４１】
本発明によれば、表示ＴＦＴ基板上に形成された高速データバス及び高速制御バスは各々外部から供給された高速の表示データやドットクロックなどの同期信号を波形整形回路を介してデータトライバ回路の末端まで供給する。
【００４２】
表示データはブロックごとに分離された多数の低速データバス上に並列展開され、低速でブロック内のデータラッチに取り込まれる。その後ラインメモリに転送し、１ライン分のデータを保持する。このデータを用いて各ドットのデジタル階調データを画素の液晶に印加する階調電圧に変換する。
【００４３】
このようにして表示データを多数のデータラッチに転送することにより全体として大型パネル周辺回路に高速に表示データを転送することが可能となり、大型の高精細パネルも容易に構成することができる。
【００４４】
【発明の効果】
本発明の液晶表示装置により、表示パネル上に負荷容量が少なく、大型高精細パネルにおいても高速データバスに入力された表示データをバスの末端まで波形歪みを少なく伝送することができる。
【図面の簡単な説明】
【図１】本発明の概略構成図である。
【図２】従来技術の概略構成図である。
【図３】本発明の液晶表示装置回路ブロック構成図である。
【図４】データ整列回路の詳細構成図である。
【図５】高速データ制御回路の詳細構成図である。
【図６】データ整列回路各部動作波形説明図である。
【図７】ラインメモリ動作説明図である。
【図８】走査回路詳細構成図である。
【図９】本発明第２の実施例構成図である。
【符号の説明】
１０１…データ整列回路、１０２…低速データバス、１０３…ブロック、１０４…高速データ制御回路、１０５…液晶表示モジュール、１０６…デジタルデータドライバ部、１０７…低速制御バス、２０３…高速データバス、２０９…画素部、２１０…走査側駆動回路、２１１…シフトレジスタ、２１２…レベルシフタ、２１４…入力端子、２１５…液晶表示モジュール、２１６…高速制御バス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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