(57)【特許請求の範囲】
【請求項１】
メモリ層を積層したメモリデバイスであって、
各メモリ層はＸ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構造となっており、
積層したメモリ層のうち複数層に関して、Ｘ方向もしくはＹ方向の少なくとも一方の線状電極は前記複数層間で短絡しており、他方の線状電極は前記複数層間で独立して電圧印加可能に構成されていることを特徴とするメモリデバイス。
【請求項２】
前記X方向もしくはY方向の一方の線状電極が前記複数層間で短絡していることを特徴とする請求項１記載のメモリデバイス。
【請求項３】
前記複数層が、積層したメモリ層中に複数セットあることを特徴とする請求項１又は２記載のメモリデバイス。
【請求項４】
前記複数層の層数は当該メモリデバイスにおける１ｗｏｒｄのビット数もしくはその整数倍であることを特徴とする請求項１乃至３のいずれか１項に記載のメモリデバイス。
【請求項５】
前記複数層が、１層の単純マトリクス構造のメモリ層を折りたたむことにより積層して形成されていることを特徴とする請求項１乃至４のいずれか１項に記載のメモリデバイス。
【請求項６】
前記メモリ層は強誘電体からなることを特徴とする請求項１乃至５のいずれか１項に記載のメモリデバイス。
【請求項７】
前記メモリ層は電荷移動錯体からなることを特徴とする請求項１乃至５のいずれか１項に記載のメモリデバイス。
【請求項８】
請求項１乃至請求項５の何れかに記載のメモリデバイスをメモリとして備えた電子機器。
【請求項９】
メモリ層を積層したメモリデバイスの製造方法であって、
Ｘ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構造のメモリ層を積層する工程と、
積層したメモリ層のうち複数層に関して、Ｘ方向もしくはＹ方向の少なくとも一方の線状電極を前記複数層間で短絡する工程とを備えていることを特徴とするメモリデバイスの製造方法。
【請求項１０】
前記短絡する工程は、前記X方向もしくはY方向の一方の線状電極を前記複数層間で短絡する工程であることを特徴とする請求項９記載のメモリデバイスの製造方法。
【請求項１１】
前記短絡する工程は、複数セットの前記複数層に対して行われることを特徴とする請求項９又は１０記載のメモリデバイスの製造方法。
【請求項１２】
前記複数層の層数は当該メモリデバイスにおける１ｗｏｒｄのビット数もしくはその整数倍であることを特徴とする請求項９乃至１１のいずれか１項に記載のメモリデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、層構造のメモリデバイスに係り、特に単純マトリクス構造のメモリ層を積層したメモリデバイスに関する。
【０００２】
【従来の技術】
メモリデバイスの構造には、一対の線状電極の交差部にメモリセルが形成される単純マトリクス構造と、各メモリセルごとにメモリセル選択用の薄膜トランジスタが配置されるアクティブマトリクス構造とがある。単純マトリクス構造のメモリデバイスにおいては、メモリセルの選択は、当該メモリセルに対応するＸ方向線状電極及びＹ方向線状電極を選択することにより行われる。
【０００３】
図１５は、単純マトリクス構造の具体的な構成を示す図である。このメモリデバイスは、支持体となる基板１０上に互いに交差した一対の線状電極１１、線状電極１３が配置され、この両線状電極１１、１３間にメモリ層１２が設けられている。以下、線状電極１１をＸ方向線状電極、線状電極１３をＹ方向線状電極と呼ぶ。単純マトリクス構造のメモリデバイスでは、両線状電極１１、１３が積層方向に重なる交差部にメモリセルが構成されることになる。ここで、積層方向とは、基板１０／線状電極１１／メモリ層１２／線状電極１３のように、製造過程において積層される方向を意味し、図では垂直方向に相当する。
【０００４】
図１６に、単純マトリクス構造が３×３のマトリクスの場合の等価回路を示す。図１６（ａ）はメモリセル配置図、図１６（ｂ）は等価回路図である。図１６（ａ）においてＸ方向線状電極１１、Ｙ方向線状電極１３の交差部に形成されたメモリセル３０１〜３０９は、図１６（ｂ）において同じ符号のコンデンサに相当する。
【０００５】
図１７は、単純マトリクス構造における検出回路や駆動回路１０１（以下、「検出・駆動回路」とまとめて呼ぶこととする。）の配置を示す平面模式図である。単純マトリクス構造のメモリデバイスにおいては、交差部に位置するメモリセルを選択して読出し処理や書込み処理を行うためには、各Ｘ方向及びＹ方向線状電極に対して独立に電流の検出や電圧の印加を行える構成となっていることが必要である。そのため、検出・駆動回路１０１は、各Ｘ方向及びＹ方向線状電極に対し、それぞれ１つ接続され配置される構成となる。
【０００６】
ここで、記憶容量を拡大するために、メモリ層を積層して層構造とした積層タイプのメモリデバイスが知られている。図１８に単純マトリクス構造かつ層構造としたメモリデバイスの例を示す。図１８（ａ）はＸＺ平面の断面図、図１８（ｂ）はＹＺ平面の断面図である。
【０００７】
【発明が解決しようとする課題】
従来の積層タイプのメモリデバイスは、単純マトリクス構造のメモリ層を単純に積層した構成であったため、検出・駆動回路１０１も、各層ごとに、各Ｘ方向及びＹ方向線状電極に対しそれぞれ１つ接続される構成となっていた（図１８参照）。かかる構成では、検出・駆動回路１０１は（層数×各層の線状電極数×２）個、必要となる。従って、積層数の増加に応じて、検出・駆動回路等の回路数、これらの回路との接続端子数が増加することとなり、回路構成が複雑化する要因となっていた。
【０００８】
また、通常、検出・駆動回路等（検出・駆動回路とメモリの接続部も含む）はメモリ層の形成工程とは別工程で形成されるため、回路形成領域に複数層分の検出・駆動回路がまとめて形成されることになる。そのため、積層数の増加に応じて、検出・駆動回路が占有する回路形成領域の面積も増加することとなり、小型化を図る上で問題となっていた。
【０００９】
本発明はこのような従来の問題点を解消すべく創案されたもので、回路構成が単純であり、かつコンパクトな積層タイプのメモリデバイスを提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のメモリデバイスは、メモリ層を積層したメモリデバイスであって、各メモリ層はＸ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構造となっており、積層したメモリ層のうち複数層に関して、Ｘ方向もしくはＹ方向の少なくとも一方の線状電極は前記複数層間で短絡しており、他方の線状電極は前記複数層間で独立して電圧印加可能に構成されていることを特徴とする。前記Ｘ方向もしくはＹ方向の一方の線状電極が前記複数層間で短絡するように構成してもよい。かかる構成によれば、線状電極に接続する回路や接続端子の個数を減らすことができ、回路構成が単純かつコンパクトなメモリデバイスを実現することができる。
【００１１】
また、前記複数層を、積層したメモリ層中に複数セット設ける構成としてもよい。また、前記複数層を、１層の単純マトリクス構造のメモリ層を折りたたむことにより積層して形成することもできる。好適には、前記複数層の層数は当該メモリデバイスにおける１ｗｏｒｄのビット数もしくはその整数倍とする。かかる構成によれば、１ｗｏｒｄ単位でのメモリデバイスへのアクセスを効率よく行うことができる。
【００１２】
本発明のメモリデバイスは、１層の単純マトリクス構造のメモリ層を渦巻き状に巻くことにより積層化したことを特徴とする。
【００１３】
本発明のメモリデバイスにおいて、メモリ層には強誘電体もしくは電荷移動錯体を用いることができる。
【００１４】
本発明のメモリデバイスは、電子機器のメモリとして使用することができる。電子機器とは、コンピュータ、プリンタ等のＣＰＵ、メモリ、データの入出力装置を備えたものをいう。
【００１５】
本発明のメモリデバイスの製造方法は、メモリ層を積層したメモリデバイスの製造方法であって、Ｘ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構造のメモリ層を積層する工程と、積層したメモリ層のうち複数層に関して、Ｘ方向もしくはＹ方向の少なくとも一方の線状電極を前記複数層間で短絡する工程とを備えていることを特徴とする。
【００１６】
前記短絡する工程は、前記Ｘ方向もしくはＹ方向の一方の線状電極を前記複数層間で短絡するように構成してもよい。また、前記短絡する工程は、複数セットの前記複数層に対して行うように構成してもよい。また、好適には、前記複数層の層数は当該メモリデバイスにおける１ｗｏｒｄのビット数もしくはその整数倍となるように構成する。
【００１７】
本発明のメモリデバイスの製造方法は、メモリ層を積層したメモリデバイスの製造方法であって、Ｘ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構造のメモリ層を形成する工程と、前記形成した単純マトリクス構造のメモリ層を折りたたむことにより積層する工程とを備えたことを特徴とする。かかる構成によれば、線状電極を短絡する工程を省略することができる。
【００１８】
本発明のメモリデバイスの製造方法は、メモリ層を積層したメモリデバイスの製造方法であって、Ｘ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構造のメモリ層を形成する工程と、前記形成した単純マトリクス構造のメモリ層を渦巻き状に巻くことにより積層することを特徴とする。かかる構成によれば、線状電極を短絡する工程を省略することができる。
【００１９】
【発明の実施の形態】
次に本発明に係るメモリデバイスおよびその製造方法の実施形態を図面に基づいて説明する。
（実施例１）
図１は、本発明の実施例１に係るメモリデバイスの斜視概略図、図２（ａ）はＸＺ断面の模式図、図２（ｂ）はＹＺ断面の模式図である。
【００２０】
図１、図２に示すように、本発明の実施例１に係るメモリデバイス１は、メモリ層１００をｎ層積層した構成となっている。各メモリ層１００は、Ｘ方向線状電極１１とＹ方向線状電極１３が配され、その交差部にメモリセルが形成される単純マトリクス構造となっている。
【００２１】
ここで、本実施例では、ｎ＝４、すなわちメモリ層を４層積層しているが、何層積層するかは設計に応じて定めることができる。また、各層における線状電極数は、１層におけるメモリセル数に応じて決定されるが、説明を簡単にするために、図ではＸ方向線状電極、Ｙ方向線状電極ともに２本として記載した。
【００２２】
図２（ａ）に示すように、Ｘ方向線状電極１１は、各層独立に検出・駆動回路１０１が接続されている。一方、図２（ｂ）に示すように、Ｙ方向線状電極１３は積層方向に短絡されており、各層に共通して検出・駆動回路１０１が接続されている。
【００２３】
かかる構成では、Ｘ方向線状電極側は（層数×各層の線状電極数）個の検出・駆動回路１０１が必要となるが、Ｙ方向線状電極側は（各層の線状電極数）個の検出・駆動回路１０１で足り、層数の増加によらず一定となる。
【００２４】
なお、本実施例ではＹ方向線状電極について線状電極を短絡する構成としたが、Ｘ方向及びＹ方向は相対的な概念であるため、Ｙ方向線状電極に代えてＸ方向線状電極について短絡する構成としてもよい。
【００２５】
かかる構成のメモリデバイスにおいて、Ｘ方向もしくはＹ方向の線状電極のいずれか一方が短絡されていても、任意の層のメモリセルを選択して電圧を印加することができる原理を説明する。Ｙ方向線状電極については、積層方向に短絡された状態となっているため、各層において同位置の線状電極に対し同時に電圧が印加されることになる。従って、かかるＹ方向線状電極だけでは層を選択することができない。しかし、Ｘ方向線状電極については、各層ごとにそれぞれ検出・駆動回路が接続されているため、各層独立して電圧を印加することができる。従って、どの層のＸ方向線状電極に電圧を印加するかで層を選択することができる。例えば、メモリセル２００を選択したい場合、図３（ａ）に示すように各線状電極に電圧を印加すればよい。また、例えばメモリセル２００とは異なる層のメモリセル２０１を選択したい場合は、図３（ｂ）に示すように各線状電極に電圧を印加すればよい。なお、図において太線で示される線状電極は、所定の電圧が印加されていることを示す。このように、Ｘ方向もしくはＹ方向のいずれか一方について各層独立に電圧を印加できる構成となっていれば、任意の層を選択することができる。選択した層におけるメモリセルの選択は、１層の単純マトリクス構造のメモリデバイスと同様に行えばよい。
【００２６】
次に、実施例１のメモリデバイスの製造工程について説明する。製造工程は、単純マトリクス構造のメモリ層を形成するメモリ層形成工程（１）〜（４）と、積層したメモリ層に関して、Ｘ方向もしくはＹ方向のいずれか一方の線状電極を複数層間で短絡する線状電極短絡工程（５）とを備えている。メモリ層形成工程は、（１）Ｘ方向線状電極形成工程、（２）誘電体層形成工程、（３）Ｙ方向線状電極形成工程、（４）絶縁層形成工程の４工程を備えており、かかる４工程を、積層する層数分（本実施例では８層分）繰り返すことにより、メモリ層を積層することができる。
（１）Ｘ方向線状電極形成工程（図４（ａ））
基板１０（２層目以降の場合は絶縁層）上に電極層を形成する。電極層は、直流スパッタ法、電子ビーム蒸着法等で白金を成膜することで得られる。白金の他に好適な電極として、パラジウム等の貴金属電極、ＩｒＯ２，ＲｕＯ２，ＲｅＯ３等の導電性化合物がある。
【００２７】
電極層の成膜後、レジスト（図示せず）を塗布し、Ｘ方向に線状にパターニングを行い、これをマスクとしてドライエッチングを施す。かかる工程により、複数のＸ方向線状電極１１が形成されることになる。なお、図では、手前から奥に向かう方向に線状となっている。
（２）メモリ層形成工程（図４（ｂ））
Ｘ方向線状電極１１上にメモリ層１２を成膜する。本実施の形態ではゾル・ゲル法で成膜する場合について説明する。メモリ層１２は、キャパシタとして使用できるものあれば用いることができる。例えば、本発明では、メモリ層として強誘電体材料を用いることができる。具体的には、チタン酸鉛（ＰｂＴｉＯ３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），ＴｉＯ３）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）又は、マグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ３）のうち何れかの強誘電体を用いることにより、強誘電体メモリとして構成することができる。また、メモリ層として電荷移動錯体を用いることができる。具体的には、７，７，８，８−テトラシアノキノジメタン（ＴＣＮＱ）をベースとしてＣｕなどをドナーとして用いた有機金属電荷移動錯体を好適に用いることができる。その他、誘電体材料も適宜選択して用いることができる。
【００２８】
メモリ層としての薄膜はゾル・ゲル法で成膜することができる。層を形成可能な金属成分の水酸化物の水和錯体、即ち、ゾルをＸ方向線状電極１１及び基板１０上に塗布・乾燥・脱脂処理して前駆体とし、この前駆体をＲＴＡ処理で結晶化して薄膜を得る。
【００２９】
また、上述したゾル・ゲル法に限らず、高周波スパッタ、ＭＯＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ  Ｐｒｏｃｅｓｓ）、印刷法等でもメモリ層を成膜することができる。スパッタ成膜法に関しては、特開平８−２７７１９５号公報や、Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｖｏｌ．３２  ｐｐ４１２２−４１２５“Ｐｒｅｐａｒａｔｉｏｎ  ａｎｄ  Ｃｈａｒａｃｔｅｒｒｉｚａｔｉｏｎ  ｏｆ  Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３  Ｔｈｉｎ  Ｆｉｌｍｓ  ｂｙ  Ｒｅａｃｔｉｖｅ  Ｓｐｕｔｔｅｒｉｎｇ  Ｕｓｉｎｇ  ａｎ  Ａｌｌｏｙ  Ｔａｒｇｅｔ”等の文献に詳細に記述されている。また、印刷法によるメモリ層の成膜に関しては、特開平３−１２８６８１号公報等に詳細に開示されている。
【００３０】
メモリ層の成膜後、レジスト（図示せず）を塗布し、表面が平滑になるように、これをマスクとしてドライエッチングを施す。
（３）Ｙ方向線状電極形成工程（図４（ｃ））
メモリ層１２上に電極層を形成する。電極層は、直流スパッタ法、電子ビーム蒸着法等で白金を成膜することで得られる。白金の他に好適な電極として、パラジウム等の貴金属電極、ＩｒＯ２，ＲｕＯ２，ＲｅＯ３等の導電性化合物がある。
【００３１】
電極層の成膜後、レジスト（図示せず）を塗布し、Ｘ方向線状電極１１と直交する方向（Ｙ方向）に線状にパターニングを行い、これをマスクとしてドライエッチング等を施す。かかる工程により、複数のＹ方向線状電極１３が形成されることになる。
（４）絶縁体層形成工程（図４（ｄ））
Ｙ方向線状電極層１３上に、通常の方法、例えば、ＰＳＧやＳｉＯ２又はＳｉ３Ｎ４等を用いて、常圧ＣＶＤやプラズマＣＶＤ等により、絶縁体層１４を形成する。この絶縁体層１４の形成により、隣接するメモリセル間に絶縁体層１４が入り込み、クロストークの軽減が図られることになる。
（５）線状電極短絡工程（図４（ｅ）、（ｆ））
（１）〜（４）の工程を繰り返すことにより積層されたメモリ層に対し、例えばレーザー光による穴空け処理を施すことにより、積層方向にスルーホール２０を形成する。スルーホール形成は積層前に行っても良い。スルーホール２０は、例えば図５の平面図に示すように、各Ｙ方向線状電極を通過するように形成する。そして、形成されたスルーホールに対し、例えば銅やニッケル等の導電材料をメッキすることにより、各層のＹ方向線状電極を短絡して、接続端子２１を形成する。前記接続端子２１は、対応する検出・駆動回路（図４において図示せず）に接続される。
（Ｘ方向線状電極の接続端子形成工程）
なお、Ｘ方向線状電極については、従来の積層タイプのメモリデバイスと同様に、各メモリ層形成過程において以下のようにして接続端子を形成すればよい。
【００３２】
すなわち、各メモリ層を形成する際に、Ｘ方向線状電極を、各メモリ層ごとに異なる長さ（下層にいくほど短く、上層にいくほど長い）だけ、メモリセルエリア３０の外部に延長し、延長部分３１を形成する（図６（ａ）〜（ｄ））。そして、当該メモリ層を形成した後、当該メモリ層の延長部分３１であって、当該メモリ層よりも下層のメモリ層の延長部分３１と重なりが生じない位置に、スルーホール３２を形成する（図６（ｅ））。そして、例えば銅やニッケル等の導電材料をメッキすることにより、各層ごとに独立した接続端子２１を形成する（図６（ｆ））。かかる工程を各メモリ層ごとに実行する（図６（ｇ））。前記接続端子２１は、Ｙ方向線状電極と同様に、対応する検出・駆動回路（図６において図示せず）に接続される。
【００３３】
このようにＸ方向もしくはＹ方向のいずれかの線状電極を短絡した構成とすることによって、接続端子数、検出・駆動回路数の削減を従来のメモリデバイスに比べて削減することができ、回路構成を単純化することができる。その結果、回路の信頼性や歩留まりの向上を図ることができる。また、Ｙ方向の線状電極については検出・駆動回路が共有されるため、これらの回路が占有する面積（体積）を減らすことができ、メモリデバイスのコンパクト化を図ることができる。
（実施例２）
図７は、本発明の実施例２に係るメモリデバイスの斜視概略図、図８はＹＺ断面の模式図である。
【００３４】
図７、図８に示すように、本発明の実施例２に係るメモリデバイス２は、単純マトリクス構造のメモリ層１００がｎ層積層されており（ｎ＝８）、Ｘ方向線状電極１１は各層独立に検出・駆動回路１０１が接続されている点では実施例１と同様である。ただし、図８に示すように、Ｙ方向線状電極１３は、ｎ層のメモリ層がｍ層ずつグループ化され、各グループごとに積層方向に短絡された状態で、各グループに共通して検出・駆動回路１０１が接続されている点で、実施例１と異なっている。
【００３５】
ここで、本実施例では、ｎ＝８、ｍ＝４としているが、何層積層するか、何層ごとにグループするかは設計に応じて定めることができる。また、各層における線状電極数は、１層におけるメモリセル数に応じて決定されるが、説明を簡単にするために、図ではＸ方向線状電極、Ｙ方向線状電極ともに２本として記載した。
【００３６】
かかる構成では、Ｘ方向線状電極側は（層数×各層の線状電極数）個の検出・駆動回路１０１が必要となるが、Ｙ方向線状電極側は（グループ数×各層の線状電極数）個の検出・駆動回路１０１となる。
【００３７】
なお、本実施例ではＹ方向線状電極について線状電極を短絡する構成としたが、Ｘ方向及びＹ方向は相対的な概念であるため、Ｙ方向線状電極に代えてＸ方向線状電極について短絡する構成としてもよい。
【００３８】
実施例２のメモリデバイスの製造方法は、メモリ層を形成する工程、及び、Ｘ方向線状電極の接続端子を形成する工程に関しては、実施例１と同様である。
【００３９】
ただし、各メモリ層を形成する工程において、Ｙ方向線状電極についてもメモリセルエリアの外部に延長部分が形成される点、及び、線状電極短絡工程がグループとなる複数のメモリ層が形成されるごとに実行される点が異なっている。
【００４０】
各メモリ層を形成する工程中のＹ方向線状電極形成工程において、Ｙ方向線状電極を、各グループごとに異なる長さ（下層にいくほど短く、上層にいくほど長い）だけ、メモリセルエリア３０から外部に引き出して延長部分３１を形成する。（図９（ａ）参照）
そして、線状電極短絡工程では、グループを構成する複数のメモリ層が形成された段階で、当該グループの延長部分３１であって、当該グループよりも下層のグループの延長部分３１と重なりが生じない位置を通過するように、スルーホールを形成する。そして、例えば銅やニッケル等の導電材料をメッキすることによりスルーホールを通じて各グループのＹ方向線状電極を短絡し、接続端子２１を形成する（図９（ｂ）参照）。
【００４１】
ここでグループを構成するメモリ層の層数ｍは、当該メモリデバイスにおける１ｗｏｒｄを構成するビット数もしくはその整数倍であることが望ましい。例えば１ｗｏｒｄが８ビットの場合、１グループを８層で構成する。以下、１ｗｏｒｄ８ビットであるとして、上記の望ましい理由を説明する。
【００４２】
通常メモリデバイスへのアクセスは１ｗｏｒｄ（もしくはその整数倍）単位で行われる。今、メモリセルが２値メモリセル（すなわち１ビット）であるとすると、１ｗｏｒｄを構成するには８個のメモリセルが必要となるが、かかる８個を同一メモリ層上のメモリセルで構成してしまうことは好ましくない。なぜならば、単純マトリクス構造のメモリデバイスでは、同一メモリ層において同時にアクセスできるメモリセルは一つのみであるため、１ｗｏｒｄを同一メモリ層のメモリセルで構成してしまうと、１ｗｏｒｄ（すなわち８個のメモリセル）を同時にアクセスしなければならず、検出・駆動回路の負荷が増すことになってしまうからである。従って、本実施例のメモリデバイスでは、１ｗｏｒｄを異なる層のメモリセルで構成するものとする。
【００４３】
ここで、本実施例のメモリデバイスは、Ｙ方向線状電極がグループ単位で短絡しているため、Ｙ方向線状電極への電圧印加はグループ単位で行われることになる。例えばグループの層数ｍが４であるとすると、１ｗｏｒｄのメモリへアクセスするためには、２つのグループのＹ方向線状電極に対して電圧を印加しなければならない。また、例えばグループの層数ｍが１０であるとすると、１ｗｏｒｄのメモリへアクセスした際に、アクセスする必要のない２層分のＹ方向線状電極にも電圧が印加されてしまうことになる。そこで、グループの層数ｍを１ｗｏｒｄを構成するビット数に等しくすることにより、効率よく必要なメモリ層のＹ方向線状電極にのみ電圧を印加することができる。なお、１ｗｏｒｄを構成するビット数のｐ倍（ｐは整数）とした場合は、１つのグループのＹ方向線状電極に対して電圧を印加することで（ｐ）ｗｏｒｄ同時にアクセスすることができるメモリデバイスを提供することができる。
（実施例３）
図１０は、本発明の実施例３に係るメモリデバイスの斜視概略図、図１１はＹＺ断面の模式図である。ただし、図を見やすくするために、図１０ではＸ方向線状電極に接続される検出・駆動回路を省略している。
【００４４】
図１０、図１１に示すように、本発明の実施例３に係るメモリデバイス３は、単純マトリクス構造のメモリ層１００がｎ層積層されており、Ｘ方向線状電極１１は各層独立に検出・駆動回路１０１が接続されている点では実施例１と同様である。
【００４５】
ただし、図１１に示すように、Ｙ方向線状電極１３は、積層方向に短絡された状態で検出・駆動回路が接続されている点では実施例１と同様であるが、実施例１ではメモリデバイスの同一側面で短絡されているのに対し、本実施例ではメモリデバイスの対向する２側面で交互に短絡される構成となっている点で異なる。
【００４６】
次に、実施例３のメモリデバイスの製造工程について説明する。製造工程は、単純マトリクス構造の平面メモリ層を形成する平面メモリ層形成工程と、平面メモリ層を所定方向に折りたたむことにより複数のメモリ層を積層する折りたたみ工程とを備えている。
【００４７】
平面メモリ層形成工程は、実施例１の工程（１）〜（４）と同様にして実行できる。
【００４８】
折りたたみ工程は、平面メモリ層を図１０に示すように折りたたむことにより、メモリ層を積層化する。かかる工程の結果得られるメモリデバイスは、対向する２側面で交互に短絡された構成となっている。折りたたんだ後には、接着等により形状を保持しても良いし、筐体に入れて固定しても良い。
【００４９】
ここで、Ｙ方向線状電極の長さ＝（層数×Ｘ方向線状電極の長さ）となるように平面メモリ層を形成しておくことで、積層化された状態において各層のＸ方向、Ｙ方向の線状電極数を同一とすることができる。
【００５０】
本実施例では、実施例１と同様の効果に加え、平面メモリ層を折りたたむことにより、実質的に積層方向にＹ方向線状電極が短絡した構成を実現できるため、スルーホールを形成して短絡する工程を省略することができる。
（実施例４）
図１３は、本発明の実施例４に係るメモリデバイスの斜視概略図、図１４は半径方向断面の模式図である。
【００５１】
図１３、図１４に示すように、本発明の実施例４に係るメモリデバイス４は、単純マトリクス構造のメモリ層が渦巻き状に巻かれ、半径方向に積層化された構成となっている。ここで、３６０度１周した層を１層とみなすと、Ｘ方向線状電極は、各層独立に検出・駆動回路１０１が接続されている。Ｙ方向線状電極は、全層について短絡（接続）された状態で、各層に共通して検出・駆動回路１０１が接続されている。なお、図を見やすくするために、図１３ではＸ方向線状電極等の一部を省略している。
【００５２】
次に、実施例４のメモリデバイスの製造工程について説明する。製造工程は、単純マトリクス構造の平面メモリ層を形成する平面メモリ層形成工程と、平面メモリ層を所定方向に渦巻き状に巻き込むことにより複数のメモリ層を積層する巻き込み工程（５）とを備えている。
【００５３】
平面メモリ層形成工程は、実施例１の工程（１）〜（４）と同様にして実行できる。
【００５４】
巻き込み工程は、平面メモリ層を図１１に示すように巻き込むことにより、メモリ層を積層化する。巻き込んだ後には、接着等により形状を保持しても良いし、筐体に入れて固定しても良い。
【００５５】
本実施例では、Ｙ方向線状電極が全層について短絡（接続）されているため、接続端子数、検出・駆動回路数の削減を従来のメモリデバイスに比べて削減することができ、回路構成を単純化することができる。その結果、回路の信頼性や歩留まりを向上を図ることができる。また、Ｙ方向の線状電極については検出・駆動回路が共有されるため、これらの回路が占有する面積（体積）を減らすことができ、メモリデバイスのコンパクト化を図ることができる。
【００５６】
更に、本実施例では、平面メモリ層を巻き込むことにより、Ｙ方向線状電極が短絡（接続）された構成を実現できるため、スルーホールを形成して短絡する工程を省略することができる。
（実施例５）
本実施例では、実施例１の図１、図２（ａ）及び（ｂ）の構造において、更にＸ方向線状電極（１１）が積層方向に短絡されており、更に、各層間に層選択電極が設けられている。図１９は、本実施例のメモリデバイスのＸＺ断面（図１参照）を模式的に示す図である。
【００５７】
図１９に示す構造を詳述すると、図２に示す構造と同様にメモリ層がｎ層積層された構造であり、Ｘ方向線状電極１１及びＹ方向線状電極１３の交差部でメモリセルが形成される。更に、各メモリ層を挟持した積層体（Ｘ方向線状電極１１／メモリ層１２／Ｙ方向線状電極１３）間に、絶縁層（１６、１７）で挟持された層選択電極１５が、各層全面又は全てのメモリセルの範囲をカバーするように設けられている。そして、Ｘ方向線状電極１１及びＹ方向線状電極１３はいずれも積層方向に短絡しており、各層に共通して検出・駆動回路１０１が接続されている。一方、層選択電極１５は、検出・駆動回路１０３に接続されているが、各層の選択が可能である。
【００５８】
本実施例のメモリデバイスにおいて、メモリ層１２として強誘電体層を用いた場合、以下のように書き込み動作がなされる。まず、図１９に示すように、積層方向において対応する位置に存する各層のメモリセルＡ、Ｂ及びＣが同図のように分極していた場合、例えば、Ｘ方向線状電極１１に−Ｖ／２、Ｙ方向線状電極１３にＶ／２を印加し（Ｖは強誘電体の飽和電圧）、同時に層選択電極１５に選択的にＶ／２以上（３Ｖ／２未満）の電界を印加する（図１９では、最上層及び最下層には印加し、中層には印加しない）。このとき、層選択電極に電圧印加のなかった層に対応するメモリセルＢには電圧Ｖが印加されるが、層選択電極に電圧印加のなされた層に対応するメモリセルＡ及びＣにはセル電極間に所望の電位差が生じず（Ｖ／２以下）、図に示す分極状態が変化することはない。このように、Ｘ方向線状電極１１及びＹ方向線状電極に対する電圧印加と、層選択電極１５の選択（選択的な電圧印加）とにより、各メモリセルに所望の電圧を印加し、書き込み又は読み出し動作を行う。
（その他変形例）
本発明により製造したメモリデバイスは、メモリを備える全ての電子機器、例えばコンピュータの内部記憶装置、メモリスティック、メモリカードなどに用いることができる。
【００５９】
なお、本発明は上述したような実施例に限定されることなく、種々に変形して適用することが可能である。例えば、本発明は、強誘電体層の代わりに誘電体層を用いることもできる。また、強誘電体層の代わりに、電圧によりインピーダンスが変化し２値をとる電荷移動錯体材料を用いることにより、単純マトリクス構造の不揮発メモリとして適用することもできる。
【００６０】
【発明の効果】
本発明に係るメモリデバイスは、Ｘ方向もしくはＹ方向の線状電極を複数層について短絡した構成とすることにより、検出・駆動回路や接続端子の個数を減らすことができ、回路構成が単純かつコンパクトなメモリデバイスを実現することができる。
【図面の簡単な説明】
【図１】実施例１に係るメモリデバイスの斜視概略図である。
【図２】実施例１に係るメモリデバイスの断面を表わす模式図である。
【図３】任意のメモリセルを選択することができる原理について説明する図である。
【図４】実施例１に係るメモリデバイスの製造工程を説明する図である。
【図５】スルーホールの位置を説明するための図である。
【図６】Ｘ方向線状電極の接続端子形成工程を説明する図である。
【図７】実施例２に係るメモリデバイスの斜視概略図である。
【図８】実施例２に係るメモリデバイスの断面を表わす模式図である。
【図９】実施例２に係るメモリデバイスの製造工程を説明する図である。
【図１０】実施例３に係るメモリデバイスの斜視概略図である。
【図１１】実施例３に係るメモリデバイスの断面を表わす模式図である。
【図１２】折りたたみ工程を説明する図である。
【図１３】実施例４に係るメモリデバイスの斜視概略図である。
【図１４】実施例４に係るメモリデバイスの断面を表わす模式図である。
【図１５】単純マトリクス構造のメモリデバイスを説明するための図である。
【図１６】単純マトリクス構造のメモリデバイスの等価回路を示す図である。
【図１７】単純マトリクス構造のメモリデバイスの検出・駆動回路の配置を説明する図である。
【図１８】従来技術における単純マトリクス構造かつ層構造のメモリデバイスを説明する図である。
【図１９】実施例５に係るメモリデバイスの構造を模式的に表わす断面図である。
【符号の説明】
１０  基板
１１  Ｘ方向線状電極
１２  メモリ層
１３  Ｙ方向線状電極
１４、１６、１７  絶縁層
１５  層選択電極
１００  メモリ層
１０１  検出・駆動回路
２００、２０１、３０１〜３０９、Ａ、Ｂ、Ｃ  メモリセル
【図１】
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【図２】
0003620041.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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