(57)【特許請求の範囲】
【請求項１】
書き込み、読み出しおよび消去が可能な複数個のメモリセルと、該メモリセルに接続され、該メモリセルを選択するための複数のワード線と、該メモリセルに接続され、選択されたメモリセルに記憶された情報に対応した信号を伝送する複数のデータ線と、該複数のデータ線のｎ本（ｎは２以上の整数）に１個の割合でレイアウトされ、それらのデータ線で共有されるセンスラッチ（増幅および信号保持回路）と、前記ｎ本のデータ線と前記センスラッチとの間に設けられた該ｎ本のデータ線と該センスラッチとを選択的に接続するための第１のスイッチを有する複数のメモリセルサブアレーからなる半導体記憶装置であって、
ひとつのメモリセルサブアレー内において、該ｎ本のデータ線の各々とそれらを共有する該センスラッチとを該第１のスイッチで順次接続することによって、それぞれ、読み出しを行う読み出し手段および書き込み後のメモリセルしきい値電圧を検証する検証手段と、
複数個のメモリセルサブアレー内にある複数のセンスラッチを用いて該ひとつのメモリセルサブアレーに対して、それぞれ、一括して書き込みを行う書き込み手段および一括して消去を行う消去手段とを有し、
前記書き込み手段および消去手段は、
該複数個のメモリセルサブアレー相互間に設けられた第２のスイッチを有し、
メモリセルが選択されるひとつのメモリセルサブアレー内の前記ｎ本のデータ線のうちの１本を、前記第１のスイッチを用いて、メモリセルが選択されるメモリセルサブアレー内の前記センスラッチに接続し、
メモリセルが選択されるひとつのメモリセルサブアレー内の前記ｎ本のデータ線のうちの残りのｎ−１本を、前記第２のスイッチ，メモリセルが選択されない他のメモリセルサブアレー内の前記データ線，及び，メモリセルが選択されない他のメモリセルサブアレー内の前記第１のスイッチを用いて、メモリセルが選択されない他のメモリセルサブアレー内の前記センスラッチに接続することを特徴とする半導体記憶装置。
【請求項２】
前記読み出し手段および検証手段は、
メモリセルが選択されるひとつのメモリセルサブアレー内の該メモリセルと接続される第１のデータ線とメモリセルが選択されない他のメモリセルサブアレー内の第２のデータ線とを該スイッチを用いて該センスラッチに接続され、該第１のデータ線の信号と該第２のデータ線の信号の差動増幅をとるものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記読み出し手段および検証手段は、
メモリセルが選択されるひとつのメモリセルサブアレー内の該メモリセルに接続されるデータ線と該センスラッチとを該スイッチを用いて接続し、該センスラッチの論理しきい値電圧と該データ線の電圧との大小関係によって行われるものであることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、フラッシュメモリのような書き込みおよび消去に比較的時間を要する半導体記憶装置に関し、特に高集積化に適したレイアウトを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
フラッシュメモリは書き込みおよびブロック毎の消去が可能な不揮発性メモリとして最近特に注目を浴びてきており、様々な高集積化のための工夫がなされている。フラッシュメモリではスタック構造とコンタクトレス構造とによって、同一微細加工技術ではダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）よりも小さなメモリセル面積が達成できる。図２５に「１９９４  シンポジウム  オンブイエルエスアイ  サーキッツ、ダイジェスト  オブ  テクニカル  ペイパーズ  第６１頁〜第６２頁（１９９４ Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ，Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．６１−６２）」に記載の従来のフラッシュメモリのアレー構成の一例を示す。同図には、簡単化のため、複数個のメモリセルのかたまりであるアレー０に関する部分のみを示す。アレー０は複数のワード線（同図下部には代表としてＷ００のみを示している）、複数のグローバルデータ線（ＧＤ０１〜ＧＤ０４）、およびそれらの交点に設けられた複数のメモリセル（同図下部には代表としてＣ１〜Ｃ４のみを示している）からなっている。アレー０のグローバルデータ線ＧＤ０１〜ＧＤ０４にはスイッチＳ０１〜Ｓ０４を介してセンスラッチＳＬ１〜ＳＬ４が接続されている。センスラッチＳＬ１〜ＳＬ４の各々は、グローバルデータ線ＧＤ０１〜ＧＤ０４を介して対応するメモリセルからの記憶情報を受取って増幅したり、対応するメモリセルに書き込むデータをラッチしたりするものである。
同図の上部に、アレー０の１列分の内部構造の詳細を示す。アレー０は、複数のワード線（Ｗ００〜Ｗ０ｍ）に対応してｍ個のメモリセル（Ｃ１、・・）を設け、各メモリセルを構成する不揮発性トランジスタのソースおよびドレインを相互に拡散層を用いて接続し、この共通ドレインをＳＴ１で制御されるスイッチＭＯＳを介して金属配線であるグローバルデータ線ＧＤ１１に接続し、共通ソースをＳＴ２で制御されるスイッチＭＯＳを介して共通ソース線ＳＶ１に接続する。このようにすると、レイアウト上、ｍ個のメモリセルで金属配線への一個のコンタクト孔を共有できるため、メモリセルの占有面積を小さくすることができる。
【０００３】
【発明が解決しようとする課題】
上述したようなメモリセル構成を採用し、また自己整合技術（セルフアラインメント技術）を用いることによりメモリセルの占有面積を小さくすることができ、最小加工寸法の３倍程度のピッチでレイアウトすることが可能となってきた。しかしながら、従来のように、センスラッチやワードドライバによってメモリセルを直接制御する方法では、配線ピッチや拡散層間のルールによってメモリセルの微細化に追随しきれないという問題が生じてきた。
本発明は、この問題を解決し、センスラッチやワードドライバをメモリセルの微細化に追随することのできるようにした半導体記憶装置を提供することを目的としている。
【０００４】
【課題を解決するための手段】
本発明は、上記目的を達成するために、複数のメモリセルサブアレーで半導体記憶装置を構成し、各メモリセルサブアレーにおいて、グローバルデータ線（メモリセルのレイアウトピッチと一致）複数列に対して、スイッチによって選択的に特定のひとつとセンスラッチとを接続できるようにした。読み出しおよび検証は複数列のグローバルデータ線を順にセンスラッチと接続することによって逐次的に行い、書き込みおよび消去は複数行のセンスラッチを用いて（他のメモリセルサブアレーのセンスラッチと協同して）一括して行うようにした。
さらに詳細には、複数のメモリセルサブアレーの各々を、書き込み、読み出しおよび消去が可能な複数個のメモリセル（Ｃ１〜Ｃ４）と、該メモリセルに接続され、該メモリセルを選択するための複数のワード線（Ｗ０〜Ｗ３）と、該メモリセルに接続され、選択されたメモリセルに記憶された情報に対応した信号を伝送する複数のデータ線（ＧＤ０１〜ＧＤ３４）と、該複数のデータ線に接続され、該複数のデータ線のｎ本に１個の割合でレイアウトされ、それらのデータ線で共有するセンスラッチ（増幅および信号保持回路ＳＬ１〜ＳＬ４）と、該ｎ本のデータ線と該センスラッチとの間に設けた該ｎ本のデータ線と該センスラッチとを選択的に接続するための第１のスイッチ（Ｓ０１〜Ｓ７２）とで構成し、
ひとつのメモリセルサブアレー内において、該複数のデータ線の各々と、それらを共有する該センスラッチとを該第１のスイッチで順次接続することによって複数回に分けて逐次的に行う、読み出し手段および書き込み後のメモリセルしきい値電圧を検証する検証手段と、
複数個のメモリセルサブアレー内のそれぞれの該センスラッチを複数用いて該ひとつのメモリセルサブアレーに対して一括して書き込みを行う書き込み手段および一括して消去を行う消去手段とを有し、
該書き込み手段および消去手段は、該複数個のメモリセルサブアレー相互間に設けられた第２のスイッチ（ＳＷ１〜ＳＷ４）を有し、メモリセルが選択されるひとつのメモリセルサブアレー内の前記ｎ本のデータ線のうちの１本を、前記第１のスイッチを用いて、メモリセルが選択されるメモリセルサブアレー内の前記センスラッチに接続し、メモリセルが選択されるひとつのメモリセルサブアレー内の前記ｎ本のデータ線のうちの残りのｎ−１本を、前記第２のスイッチ，メモリセルが選択されない他のメモリセルサブアレー内の前記データ線，及び，メモリセルが選択されない他のメモリセルサブアレー内の前記第１のスイッチを用いて、メモリセルが選択されない他のメモリセルサブアレー内の前記センスラッチに接続するものである。
【０００５】
【作用】
本発明は、上記各手段を設けることによって、複数列のグローバルデータ線でひとつのセンスラッチを共有するようにしたため、メモリセルの小面積化に整合したセンスラッチ配列を有する半導体記憶装置を実現でき、また、スイッチの制御によって、上記逐次的な読み出し動作と一括書き込みまたは消去動作を行うようにしたため、読み出しに比較して書き込み消去が低速であるフラッシュメモリなどの構成に特に好適な半導体記憶装置を得ることができる。
【０００６】
【実施例】
以下、図面を用いて本発明の実施例を詳細に説明する。なお、本願明細書では、特に断らないかぎり、記号で示した端子名はその配線名も兼ね、またその端子に現われる信号名も兼ねることとする。また、スイッチ名とそのスイッチをオン・オフさせる信号を区別して記載すると記述が煩雑になるので、例えば、記述中で「スイッチＳ０１」といった場合の“Ｓ０１”はスイッチ名と共にこれをオン・オフさせる信号名も兼ねるものとする。図面中の記載も同様である。
図１は、本発明の記憶装置の第１の実施例を示す図である。同図において、アレー０〜アレー３におけるＷ０〜Ｗ３はワード線であり、該ワード線Ｗ０〜Ｗ３とグローバルデータ線ＧＤ０１〜ＧＤ３４の交点にはメモリセル（図１中ではアレー１のメモリセルだけに記号Ｃ１〜Ｃ４を付してある）が配置されている。ここでは、簡単のためにワード線当たり４ヶのメモリセルを有する場合を示している。また、このグローバルデータ線ＧＤ０１〜ＧＤ３４はメモリセルと同じピッチでレイアウトされる。各アレー内は図２５で示した従来例のものと同様な構成であってもよい。センスラッチ（増幅および信号保持回路）ＳＬ１〜ＳＬ４は、各々、切り換えスイッチＳ０１〜Ｓ７２などを用いて一つのアレー内の２本のグローバルデータ線で共有するようにし、グローバルデータ線２本分で１個の割合のピッチでレイアウト可能となるように構成されている。例えば、センスラッチＳＬ１は、アレー０の２本のグローバルデータ線ＧＤ０１とＧＤ０２、およびアレー１の２本のグローバルデータ線ＧＤ１１とＧＤ１２によって共用されている。
【０００７】
センスラッチの両側の入出力端子と２本のグローバルデータ線は切り換えスイッチによって接続制御され、何れか一方のグローバルデータ線と接続される。例えば、センスラッチＳＬ１の一方（図中左側）の入出力端子は切り換えスイッチＳ０１とＳ０２によってアレー０のグローバルデータ線ＧＤ０１およびＧＤ０２の何れか一方と接続され、また、センスラッチＳＬ１の他方（図中右側）の入出力端子は切り換えスイッチＳ１１とＳ１２によってアレー１のグローバルデータ線ＧＤ１１とＧＤ１２の何れか一方と接続される。
【０００８】
アレー１とアレー２の間にあるスイッチＳＷ１〜ＳＷ４は、後述の書き込み動作の時に用いるスイッチであるが、このスイッチＳＷ１〜ＳＷ４は省略して直接接続してしまってもよい。このとき、さらにアレー２を省略し、アレー１のグローバルデータ線ＧＤ１１〜ＧＤ１４をスイッチＳ２１，Ｓ２２，Ｓ６１，Ｓ６２によってセンスラッチＳＬ３，ＳＬ４と直接接続する構成としてもよい。センスラッチＳＬＷ０〜ＳＬＷ３は書き込みの時に用いるものである。
本発明では、このようにグローバルデータ線２本分に１個の割合のレイアウトピッチでセンスラッチをレイアウトすることが可能となるため、レイアウト構成をメモリセルの微細化に整合させることができ、結果として高集積化した半導体記憶装置を得ることができるという特徴を有している。
【０００９】
次に、本発明の記憶装置の動作例を図１を用いて詳細に説明する。
本発明では、上述したように、センスラッチをグローバルデータ線２本分のピッチでレイアウトするようにしたため、一本のワード線に対応するメモリセルの読み出しを２回に分けて行う。図１は、アレー１のワード線Ｗ１が選択された場合の読み出し動作例を示したものであり、図１（ａ）が一回目の読み出しであり、図１（ｂ）が二回目の読み出しである。
ワード線Ｗ１が選択された場合、図１（ａ）に示した一回目の読み出しでは、アレー１のワード線Ｗ１が選択されると、まず図示されているようにスイッチＳ０１，Ｓ１１，Ｓ４１，Ｓ５１がオンする。これにより、例えばセンスラッチＳＬ１についてみてみると、該センスラッチの片方にワード線Ｗ１で選択されたメモリセルＣ１に接続されたグローバルデータ線ＧＤ１１がスイッチＳ１１によって接続され、他方には参照用として非選択のワード線Ｗ０に対応したグローバルデータ線ＧＤ０１がスイッチＳ０１によって接続される。これによって、センスラッチＳＬ１によってＧＤ１１とＧＤ０１の信号差を差動増幅することができる。ＳＬ２でも同様に、スイッチＳ４１とＳ５１がオンすることによって、メモリセルＣ３と接続するグローバルデータ線ＧＤ１３と参照用グローバルデータ線ＧＤ０３が接続され、それらの信号差を差動増幅する。以上によって、メモリセルＣ１とＣ３に格納された情報が読み出されたことになる。
【００１０】
続く図１（ｂ）に示した二回目の読み出しでは、スイッチＳ０２，Ｓ１２，Ｓ４２，Ｓ５２がオンする。これにより、センスラッチＳＬ１では、片方の入出力にはワード線Ｗ１で選択されたメモリセルＣ２に接続されたグローバルデータ線ＧＤ１２がスイッチＳ１２によって接続され、センスラッチの他方の入出力には参照用としてグローバルデータ線ＧＤ０２がスイッチＳ０２によって接続される。センスラッチＳＬ２では、メモリセルＣ４に関して同様の選択が行われる。
以上説明した一回目および二回目の読み出しによって、ワード線Ｗ１に対応したメモリセルＣ１〜Ｃ４が読み出されたことになる。なお、Ｓ０１〜Ｓ５２の組合せは、例えば一回目の読み出しで、Ｓ１１とＳ０２，Ｓ５１とＳ４２が選択できるようにしても同様な動作が可能となる。
【００１１】
次に書き込みについて説明する。書き込みにおいては、メモリセルＣ１〜Ｃ４に対して同時に一括して書き込む。このために、図１（ｃ）に示すように、スイッチＳＷ１とＳＷ３をオフに、スイッチＳＷ２とＳＷ４をオンにする。これにより、メモリセルＣ１の書き込みはスイッチＳ１１をオンさせてセンスラッチＳＬ１によって、メモリセルＣ２の書き込みはスイッチＳ２２をオンさせてスイッチＳＷ２を介してセンスラッチＳＬ３によって、メモリセルＣ３の書き込みはスイッチＳ５１をオンさせてセンスラッチＳＬ２によって、メモリセルＣ４の書き込みはスイッチＳ６２をオンさせてスイッチＳＷ４を介してセンスラッチＳＬ４によって、同時並行的に行う。なお、センスラッチＳＬＷ０、ＳＬＷ１はアレー０に書き込む（消去する）ときに、またセンスラッチＳＬＷ２、ＳＬＷ３はアレー３に書き込む（消去する）ときのみ使用されるセンスラッチである。これによって、同一ワード線Ｗ１に接続された全てのメモリセルに一括して同時に書き込みできるので、実効的な書き込み時間の短縮を図ることができる。
次に消去動作について考える。消去動作は加える電圧関係が書き込み動作時のものと異なるだけであって、同様な動作で可能である。なお、消去方法としては、基板に電圧を加えワード線との電圧差によって消去する方式を採用してもよい。
なお、フラッシュメモリなどの書き換え可能な不揮発性メモリにおいては、一般に、読み出しは書き込み・消去に比較して高速に行うことが可能であるため、本実施例のように高速な読み出し動作はデータ線毎に連続的に順次行い、低速な書き込み・消去動作は複数データ線に対して一括して行うことにより対処できる。
【００１２】
図２は本発明の第２の実施例を示す図である。本実施例においても上述した第１の実施例と同様に、読み出しを図２（ａ）に示した一回目の読み出しと図２（ｂ）に示した二回目の読み出しに分けて行う。本実施例と上述した第１の実施例との違いはセンスラッチの動作にある。すなわち、図２（ａ）に示した読み出し１では、スイッチＳ１１とＳ５１のみをオンにし、図２（ｂ）に示した読み出し２ではスイッチＳ１２とＳ５２のみをオンにする。例えば、図２（ａ）のセンスラッチＳＬ１についてみると、上述した第１の実施例ではスイッチＳ０１とスイッチＳ１１とをオンさせてグローバルデータ線ＧＤ０１とＧＤ１１に現われる信号差をセンスラッチＳＬ１で読み出していた。それに対して、図２（ａ）に示した第２の実施例では、一方のスイッチＳ１１のみをオンさせて読み出している。すなわち、センスラッチＳＬ１がある論理しきい値を持っているが、Ｓ１１をオンした状態で、予めこの論理しきい値よりも高い一定の電位にグローバルデータ線ＧＤ１１をプリチャージする。この後、しきい値電圧の低いメモリセルが選択されたとすると、そのメモリセルへ流れる電流によってグローバルデータ線ＧＤ１１の電荷が引き抜かれる。ＧＤ１１の電圧がセンスラッチの論理しきい値よりも低くなるとセンスラッチの出力が反転する。逆に、しきい値電圧の高いメモリセルが選択された場合はグローバルデータ線ＧＤ１１の電位は変わらないためセンスラッチの出力は反転しない。センスラッチＳＬ２についても同様である。図２（ｂ）に示した読み出し２では、Ｓ１１とＳ５１をオフにし、Ｓ１２とＳ５２をオンにさせ、それ以外は読み出し１と同様に動作させる。以上のように動作させることにより、第１の実施例と比較してオンさせるスイッチの数を少なくすることができるので、動作が簡単となり、またアレー１内のグローバルデータ線のみ動作させるので消費電流も小さくすることができる。
書き込み（消去も電圧関係が異なるだけで同じ）は第１の実施例と同じ動作となる。
【００１３】
図３は本発明の第３の実施例を示す図である。本実施例は４つのメモリセルアレーＡＲＹ０〜ＡＲＹ３を有する場合を例にしており、ＳＬ００〜ＳＬ２１，ＳＬＷ０〜ＳＬＷ３がセンスラッチである。各センスラッチでは、例えば、ＳＬ００の一方（左側）の入出力はスイッチを介してＡＲＹ０内の２本のグローバルデータ線の一方と接続でき、またＳＬＯＯの他方の入出力（右側）はスイッチを介してＡＲＹ１内の２本のグローバルデータ線の一方と接続できるようになっている。これらのスイッチの制御信号をＳ０１０とＳ０１１で示している。他のセンスラッチＳＬ００〜ＳＬ２１も同様である。センスラッチＳＬＷ０〜ＳＬＷ３では一方の入出力端子のみがスイッチを介して２本のグローバルデータ線の一方と接続できるようになっており、これらのスイッチの制御信号をＳＷ００〜ＳＷ１３で示している。また、Ｙ０〜Ｙ１５はセンスラッチと入出力線（ＩＯ線）ＩＯ０〜ＩＯ７を接続するスイッチであり、読み出し時にセンスラッチ内の情報をＩＯ線を介して後段に伝えたり、センスラッチに書き込むべきデータを与えたりするものである。
【００１４】
以上のように、第３の実施例でも、第１および第２の実施例と同様に、グローバルデータ線２本分に１個の割合のレイアウトピッチでセンスラッチをレイアウトすることが可能となるため、レイアウト構成をメモリセルの微細化に整合させることができ、結果として高集積化した半導体記憶装置を得ることができるという特徴を有している。メモリセルアレーには従来例（図２５）で説明したメモリセルのドレインとグローバルデータ線を接続するスイッチ部分を示し、そのスイッチの制御信号をＳＴ００〜ＳＴ３０で示した。なお、個々のメモリセルのドレインが直接グローバルデータ線に接続されているＮＯＲ型と呼ばれる方式でも本構成を採用することができる。本発明は、個々のメモリセルの方式を限定するものではなく、微細化メモリセルのレイアウトとメモリセルを直接制御する回路のレイアウトの不整合をフラッシュの最適動作を犠牲にすることなく実現するものである。
【００１５】
次に、図３に示した本発明の第３の実施例の動作例を図４〜図６を用いて説明する。
図４は、第３の実施例における読み出し動作を説明するものであり、具体的にはＡＲＹ０においてＳＴ００が選択された場合の読み出し動作例を示している。従来例（図２５参照）で説明したようにＳＴ００で選択されたスイッチ用ＭＯＳには複数のメモリセルのドレインが接続されている。図３には示されていないがそのうちのひとつのメモリセルのゲートがワード線で選択されたと仮定する。
まず、Ｓ０１０とＳ０１２に接続するスイッチをオンする。これによって、メモリセルの情報に対応した電流をセンスラッチＳＬ００とＳＬ０１で検知する。検知の方法は、メモリセルが接続されたＡＲＹ０内のグローバルデータ線とメモリセルが接続されていないＡＲＹ１内のグローバルデータ線を予めプリチャージし、メモリセルの電流の有無による両グローバルデータ線の電圧差を増幅することによって行う。これによって、図３に示したＡＲＹ０内の４本のグローバルデータ線の内、２本のグローバルデータ線（１番目と３番目）に現われたメモリセルの情報がセンスラッチＳＬ００とＳＬ０１に格納されたことになる。センスラッチ内の情報は、Ｙ１とＹ９を順次オンすることにより、ＩＯ１を介して後段の回路に送られる。
その後、今度はＳ０１１とＳ０１３に接続するスイッチをオンする。これによって、残り２本のグローバルデータ線（２番目と４番目）に現われたメモリセルの情報がセンスラッチＳＬ００とＳＬ０１に格納される。これを先と同様にＹ１とＹ９を順次オンして後段の回路に送ることにより、選択された全てのメモリセルの情報が読み出されたことになる。他のセンスラッチについても同様である。本実施例は４本のグローバルデータ線の場合であるが同様の動作で多数本の場合も同一のセンスラッチを２回動作させて読み出すことができる。
【００１６】
図５は、第３の実施例における書き込みと検証動作の例を示したものである。ここでは、メモリセルアレーが複数並んでいて、その一番端のアレーであるＡＲＹ０が選択された場合を説明する。動作の概略は、まず、センスラッチＳＬ００とＳＬ０１にデータをラッチし、次に、これをセンスラッチＳＬＷ０とＳＬＷ１に転送し、さらに、センスラッチＳＬ００とＳＬ０１に他のデータをラッチする。以上によって、４つのセンスラッチ全てにデータが格納される。この４つのセンスラッチに格納されたデータを一括して同時に４本のグローバルデータ線を介してメモリセルに書き込む。この後、検証と書き込みを繰り返すというものである。
次に順を追って詳細に説明する。
（１）まず、スイッチＳ０１０とＳ０１２をオンする。これによって、書き込むべきデータをＹ１，Ｙ２，Ｙ９，Ｙ１０をオンしてＩＯ線ＩＯ１，ＩＯ２からセンスラッチＳＬ００とＳＬ０１に読み込み、所望の振幅まで増幅した後、このセンスラッチに格納する。この段階ではスイッチＳ０１０とＳ０１２はオフしたままでセンスラッチに格納してもよい。
（２）次に、スイッチＳＷ００〜ＳＷ０３をオンする。これによって、センスラッチＳＬ００とＳＬ０１内のデータがセンスラッチＳＬＷ０とＳＬＷ１に転送される。転送が終了し、センスラッチＳＬＷ０とＳＬＷ１に書き込むべきデータが所望の振幅で格納されたらスイッチＳＷ００〜ＳＷ０３をオフする。
（３）続いて、再びスイッチＳ０１０とＳ０１２をオンしてセンスラッチＳＬ００とＳＬ０１にＩＯ線ＩＯ１，ＩＯ２からのデータを所望の振幅で格納する。
（４）以上が完了したら、スイッチＳ０１０，Ｓ０１２，ＳＷ０１，ＳＷ０３をオンし、メモリセルに並列的に一括書き込み動作を行う。書き込みは、メモリセル中のトンネル絶縁膜に一定時間の間、直流または高い周波数の交流電圧を印加して行う。
（５）その後、メモリセルのしきい値電圧を調べる検証動作に入る。この動作は基本的に図４で説明した読み出し動作と同じであり、２回に分けて選択された全メモリセルを検証する。なお、端でないメモリセルアレー、例えばＡＲＹ１に書き込みを行うときには、その両側のセンスラッチＳＬ００，ＳＬ０１、およびＳＬ１０，ＳＬ１１に動作時に書き込むべきデータを格納することができるため、上記のような転送動作は必要ない。
【００１７】
図６に、第３の実施例の消去動作例を示す。実際の動作では電圧関係が異なるが、図５の書き込み動作とスイッチのオンとオフの動作は同じである。すなわち、センスラッチＳＬ００とＳＬ０１に、Ｙ１，Ｙ２，Ｙ９，Ｙ１０をオンして消去時にグローバルデータ線に印加する電圧をラッチし、これをセンスラッチＳＬＷ０とＳＬＷ１に転送し、さらにセンスラッチＳＬ００とＳＬ０１で再び印加電圧をラッチする。これによって、４つのセンスラッチから一括して４本のグローバルデータ線に電圧を印加し、メモリセルの情報をワード線との電圧差によって消去する。なお、基板に電圧を加えワード線との電圧差によって消去する方式を採用してもよい。
以上、第３の実施例によれば、上述した第１および第２の実施例と同様、レイアウト構成をメモリセルの微細化に整合させて高集積化することができるとともに、読み出しおよび書き込み動作を高速に行うことができるという特徴がある。
【００１８】
図７は本発明の第４の実施例の構成図であり、図８はその読み出し動作例を示す図である。
本実施例と上述した第３の実施例との差は、センスラッチとグローバルデータ線とを接続するスイッチの制御の違いにある。例えば、読み出し時のセンスラッチＳＬ００において、第３の実施例では、Ｓ０１０をオンさせて、ＡＲＹ０とＡＲＹ１の差動信号をセンスラッチで増幅していた。しかしながら、この第４の実施例では、ＳＴ００が選択された時、ＡＲＹ０内のグローバルデータ線とのみセンスラッチを接続するようにしている。
すなわち、図８において、まず、Ｓ０１０とＳ０１４をオンにし、図２で説明した方式でメモリセルの情報をセンスラッチ内に蓄える。ついで、Ｓ０１０とＳ０１４をオフにし、Ｓ０１１とＳ０１５をオンにする。この後はやはり図２で説明した方式でメモリセルの情報をセンスラッチ内に蓄え、ＹスイッチＹ１，Ｙ９を順次オンさせて後段の回路に送るようにする。このようにすると、読み出し時にオンさせるスイッチの数が少なく、また、ＡＲＹ０内のグローバルデータ線のみ制御するので、第３の実施例のように２つのメモリセルアレーを制御する場合よりも低消費電力となる。なお、例えば、ＡＲＹ０の読み出し時に、ＳＬＷ０，ＳＬＷ１をＳＬ００とＳＬ０１と共に用いて、２回に分けずに一度にセンスラッチにメモリセルの情報を取り出すことも可能である。
【００１９】
図９は、第４の実施例の書き込み・検証動作例を示している。
（１）まず、Ｙ０，Ｙ１を、ついでＹ８，Ｙ９を順次オンにし、ＩＯ０およびＩＯ１からセンスラッチＳＬＷ０，ＳＬＷ１，ＳＬ００，ＳＬ０１に書き込むべき情報を格納し、所望の電圧振幅に増幅しておく。
（２）この後、Ｓ０１０，Ｓ０１４をオンにしてＳＬ００，ＳＬ０１から、ＳＷ０１，ＳＷ０３をオンしてＳＬＷ０，ＳＬＷ１からグローバルデータ線を介してメモリセルへ書き込みに必要な電圧を印加する。
（３）この後、実際の電圧関係は異なり、Ｙスイッチはオフしたままであるが、図８の読み出しと同様な動作でメモリセルのしきい値電圧の検証動作を行う。
図１０は、第４の実施例の消去動作を示す図である。
実際の電圧関係は異なるが図９に示した書き込み動作と同じである。まずＹ０，Ｙ１を、ついでＹ８，Ｙ９を順次オンにし、ＩＯ０およびＩＯ１からセンスラッチＳＬＷ０，ＳＬＷ１，ＳＬ００，ＳＬ０１に消去用の電圧を発生するための信号を与え、所望の電圧振幅に増幅しておく。
この後、Ｓ０１０，Ｓ０１４をオンしてＳＬ００，ＳＬ０１から、ＳＷ０１，ＳＷ０３をオンしてＳＬＷ０，ＳＬＷ１から、グローバルデータ線を介してメモリセルへ消去に必要な電圧を印加する。
【００２０】
図１１は、本発明の第５の実施例である。
本実施例の読み出し動作は、第３の実施例と同様に２つのメモリセルアレー内のグローバルデータ線に差動信号を発生させて行う。しかし、第３の実施例で一括書き込みのために必要だったＳＬＷ０〜ＳＬＷ３が本第５の実施例で省略できるという特徴がある。このために、図１１ではＳＨ０，ＳＨ１，ＳＣ０で制御されるスイッチを設けている。他の部品および記号は第３の実施例を示した図３と同じである。なお、図３で示したＹ系スイッチとＩＯ端子は図１１では示していないが、図３と同様の構成をとるものとする。
【００２１】
本実施例の動作を図１２〜図１４を用いて詳細に説明する。
図１２に示すように、読み出し時には、ＳＨ０，ＳＨ１，ＳＣ０で制御されるスイッチをオフにする。このようにすることにより、例えばセンスラッチＳＬ０ではＡＲＹ０とＡＲＹ１内の各２本のグローバルデータ線をスイッチで切り換えて図３で示した実施例の動作と同様に動作できる。すなわち、ＡＲＹ０に注目すると、ＳＴ００をオンにし、図１１には示されていないが所望のワード線をオンにする。この状態で、Ｓ０１およびＳ２１をオンにし、Ｓ０２およびＳ２２をオフにすることで、センスラッチＳＬ０およびＳＬ２には、それぞれＡＲＹ０内のメモリセル信号に対応した信号が現われる一本のグローバルデータ線とＡＲＹ１内の参照用の一本のグローバルデータ線が電気的に接続される。これによって、センスラッチＳＬ０およびＳＬ２では差動増幅が可能となる。この後、図１１には示されていないが、Ｙ系のスイッチによって後段の回路に信号が転送される。次いで、Ｓ０１およびＳ２１がオフし、Ｓ０２およびＳ２２がオンする。これによって、残りのメモリセルを同様に読み出すことができる。
【００２２】
図１３に第５の実施例における書き込み・検証動作例を示す。
書き込みの時は、ＳＨ０，ＳＨ１，ＳＣ０のスイッチを制御することにより一括書き込みが可能になる。これが本実施例の特徴とするところである。ここでは、例としてＡＲＹ０への書き込みの場合を考える。
すなわち、図１３に示したように、まず、センスラッチＳＬ０〜ＳＬ３に第３の実施例で説明したように、Ｙ系のスイッチを用いて書き込みデータをラッチさせる。
その後、ＳＴ００をオンにし、ＳＨ０，ＳＣ０をオンにする（ＳＨ１は他のアレーのときに用いる）。この状態で、ＳＬ０ではＳ０１をオンにし、ＳＬ１ではＳ１２をオンにし、ＳＬ２ではＳ２１をオンにし、ＳＬ３ではＳ３２をオンにする。このようすると、ＡＲＹ０内の４本のグローバルデータ線それぞれに対して、データをラッチしたセンスラッチが存在していることになる（すなわち、４本のグローバルデータ線の１番目に対してＳＬ０、２番目に対してＳＬ１、３番目に対してＳＬ２、４番目に対してＳＬ３がそれぞれ対応）。このために、一括してグローバルデータ線に書き込み用の電圧を印加することができる。ワード線を所望の電圧とすることでメモリセルへの書き込みを行う。この後、図１２で説明した読み出し動作と電圧関係は異なるが同様な動作で検証を行う。
次に、消去動作について示す。これは書き込み動作と電圧関係が異なるのみで基本的には同じである。すなわち、まず、センスラッチＳＬ０〜ＳＬ３に消去用の電圧をラッチする。この後、ＳＴ００，ＳＨ０，ＳＣ０をオンする。スイッチＳ０１〜Ｓ３２を書き込みの時と同様にオンさせ、一括してグローバルデータ線に消去用の電圧を印加する。
【００２３】
図１５は、本発明の第６の実施例を示す図であり、グローバルデータ線４ピッチ分で１つのセンスラッチをレイアウトした構成した点を特徴としている。この実施例においては、センスラッチＳＬ０ではＳ０１〜Ｓ０４により４本のグローバルデータ線の一本を選択して接続するように構成されている（同様に、センスラッチＳＬ１ではＳ１１〜Ｓ１４により、センスラッチＳＬ２ではＳ２１〜Ｓ２４により、センスラッチＳＬ３ではＳ３１〜Ｓ３４により、それぞれ４本のグローバルデータ線の一本を選択して接続するように構成されている）。
読み出しは、このＳ０１〜Ｓ０４（または、Ｓ１１〜Ｓ１４、Ｓ２１〜Ｓ２４、Ｓ３１〜Ｓ３４）を順次選択して４回に分けて読み出す。このとき、ＳＣ０〜ＳＣ２およびＳＨ０〜ＳＨ３はオフにしておく。これよって、読み出し時のグローバルデータ線の容量を減じることができる。
一方、書き込みおよび消去は、ＳＣ０〜ＳＣ２およびＳＨ０〜ＳＨ３をオンさせＳＬ０〜ＳＬ３に格納した４つのデータを一括して書き込むようにする（消去も同様）。このために、ＳＬ０ではＳ０１をオンにし、ＳＬ１ではＳ１２をオンにし、ＳＬ２ではＳ２３をオンにし、ＳＬ３ではＳ３４をオンにする。
【００２４】
図１６は本発明の第７の実施例を示す図である。本実施例はこれまでの実施例と異なり、メモリセルのドレインとグローバルデータ線とを接続するスイッチをグローバルデータ線一本おきに選択できるようにしたものである。この構成によって、これまでの実施例と異なり、差動増幅を同じアレー、例えばＡＲＹ１内のグローバルデータ線を用いて行うというＤＲＡＭでよく知られたいわゆる２交点レイアウトをとることができる。これによって、メモリセルの微細化に整合するようにセンスラッチのレイアウトを可能にするとともに、増幅動作において雑音に強い高感度増幅が可能となる。すなわち、図１６において、ＳＬ１〜ＳＬ４はセンスラッチであり、Ｓ１１〜Ｓ４４は４対のグローバルデータ線を選択的にセンスラッチに接続するスイッチの選択信号であり、ＳＴ１１〜ＳＴ４２はメモリセルのドレインとグローバルデータ線とを接続するスイッチを制御する信号である。
【００２５】
図１７に、図１６の方式の読み出し時の動作例を示す。ｉを１から４までの数字をまとめて表すとすると、まず、ＳＴｉ１に接続するスイッチを選択し、ＳＴｉ２はオフのままとする。ここでは、図には示していないが、ＡＲＹ１〜ＡＲＹ４の各アレー毎に対応したワード線を選択するとすると、これによって、グローバルデータ線は一本おきにメモリセルの信号が現われることが可能なものと、参照用の不可能なものが並ぶことになる。ＡＲＹ１内のワード線だけを選択するようにしてもよい。まずＳｉ１をオンにし、上から一対目のグローバルデータ線に現われているメモリセルの情報に対応した信号を増幅する。この信号を後段の回路に送った後、次に、同様に、Ｓｉ２をオンにすると上から二対目のグローバルデータ線に現われているメモリセルの情報に対応した信号が得られる。以下、同様にＳｉ３，Ｓｉ４と順次動作させていく。Ｓｉ４までの動作が終了したら、今度はＳＴｉ１に接続するスイッチを非選択とし、ＳＴｉ２に接続するスイッチを選択する。これによって、グローバルデータ線は一本おきに参照用とメモリセル信号が現われるものとが並ぶことになる。以下は、上述と同じであり、Ｓｉ１〜Ｓｉ４を順次動作させていく。また、これら一連の読み出し動作の間ＳＣ１〜ＳＣ３で制御されるスイッチはオフしておく。これによって、読み出し時にグローバルデータ線がメモリアレー毎に分離されるため、寄生容量が小さくなり、その結果高速動作が可能となる。
【００２６】
図１８に、第７の実施例、すなわち、図１６の方式の書き込み（消去）時の動作例を示す。書き込み後の検証動作はこれまでの実施例の説明で繰り返したように電圧関係は異なるものの読み出し動作と図１６の回路図の範囲では同じであるので省略する。
ＡＲＹ１に書き込む場合を例にとって説明する。本実施例では書き込み・検証は２回で行う。
まず、ＳＴｉ１をオンにし、ＳＴｉ２をオフにすることによって、接続するメモリセルへの書き込みおよびそれに続く検証を行う。センスラッチＳＬ１〜ＳＬ４がそれぞれ４対のグローバルデータ線に各々接続できるように、Ｓｉｊ（ｉ≠ｊ）に接続されるスイッチはオフにし、Ｓｉｊ（ｉ＝ｊ）に接続されるスイッチはオンし、ＳＣ１〜ＳＣ３をオンにする。これによって、一本のワード線に接続されたメモリセルの半数の書き込みと検証を行う。
次に、ＳＴｉ１をオフ、ＳＴｉ２をオンして同様な動作で残り半数のメモリセルの書き込みと検証を行う。消去も同様である。
以上、図１７および図１８で説明した動作例によれば、メモリセルの微細化に整合するようにセンスラッチを２交点動作が可能なようにレイアウトした図１６の構成を採用することによって、高集積化が可能な、かつ雑音に強い半導体記憶装置が得られる。
【００２７】
図１９は本発明の第８の実施例を示す図である。本実施例は、図１６に示した第７の実施例と同様に、メモリセルの微細化に整合するようにセンスラッチをレイアウトを可能にし、かつ増幅動作において雑音に強い２交点動作が可能となる。
本実施例が第７の実施例と異なる点は、図１６において読み出し時にグローバルデータ線をメモリセルアレー毎に切り離していたＳＣ１〜ＳＣ３のスイッチを省略した点である。この場合、読み出し時にも全グローバルデータ線の容量が見えてしまうが、スイッチ数を少なくした分だけ占有面積を低減することが可能になり、また、書き込み時に介在するスイッチ数が少なくなるため高速化が可能になるという特徴を有している。
図２０と図２１に第８の実施例の読み出し動作と書き込み（消去）動作を示す。本実施例における読み出しと書き込み検証の動作は、図１７および図１８においてＳＣ１〜ＳＣ３の信号がなくなった点を除くと全く同じ動作であるので、説明を省略する。
【００２８】
図２２は、第７の実施例（図１６参照）を具体的した回路構成を示したものである。図２２において、ＡＲＹ１〜ＡＲＹ４はメモリセルアレーであり、ＲＰＣ１はグローバルデータ線ＧＢ１１Ｕ〜ＧＢ１４ＤをＶｃｃにリセットするための信号であり、ＴＲ１１〜ＴＲ４４は４対のグローバルデータ線ＧＢ１１Ｕ〜ＧＢ１４Ｄとセンスラッチ回路ＳＬ１〜ＳＬ４を選択的に接続するための信号線である。ＳＩＤＵ１，ＳＩＤＤ１〜ＳＩＤＵ４，ＳＩＤＤ４はメモリセルのドレインとグローバルデータ線とを接続するトランジスタスイッチの制御信号である。ＳＬＰ１，ＳＬＮ１〜ＳＬＰ４，ＳＬＮ４はセンスラッチの活性化信号である。また、ＰＣ１〜ＰＣ４が入力する回路は、検証が終わりメモリセルが充分に書き込まれていたときに以降の書き込み用の電圧がグローバルデータ線に印加されないようにするための回路である。なお、図２２には示されていないがセンスラッチ内の情報をクリアするためにセンスラッチの入出力端子を電源または接地に接続するスイッチを設けてもよい。図２２の回路を用いれば、グローバルデータ線４対分のレイアウトピッチでセンスラッチをレイアウトすることができ、高集積化が可能な、読み出し動作、書き込み動作および検証動作を行うことができる半導体記憶装置が構成できる。
【００２９】
図２３に図２２の回路の読み出し動作例を示す。この図における信号の波形は対応する信号が接続されるスイッチがオンのときに高レベル、オフの時は低レベルになることを示しており、細かい動作は省略している。図２３に示した読み出し動作は、図１７または図２０に示した読み出し動作例とは異なった方式を示している。すなわち、図１７または図２０では、まず、メモリセルのドレインとグローバルデータ線とを接続する２系統のスイッチの一方について、４対のグローバルデータ線とセンスラッチとを選択的に接続するスイッチを切り換える動作を行い、その後、該２系統のスイッチの他方について同様の動作を行うようにしたものである。これに対して、図２３では、４対のグローバルデータ線とセンスラッチとを選択的に接続するスイッチのひとつについて、メモリセルのドレインとグローバルデータ線とを接続する２系統のスイッチを切り換える動作を行い、これを４対分繰り返すようにしている。しかし、図２２の構成において図１７または図２０の動作方法を採用することも可能である。
【００３０】
図２３に示された読み出し動作は以下の通りである。各メモリセルアレー毎に一本づつワード線が選択された場合を考える。まず、ＳＩＤＤ１〜ＳＩＤＤ４がオンし、これによってグローバルデータ線と接続されたメモリセルのうち、ＴＲ１１〜ＴＲ１４で選択された１／４の情報がセンスラッチＳＬ１〜ＳＬ４において増幅される。この情報が後段の回路に送られた後、今度は、ＳＩＤＵ１〜ＳＩＤＵ４をオンさせる。同様に、これによってグローバルデータ線と接続されたメモリセルのうち、ＴＲ１１〜ＴＲ１４で選択された１／４の情報がセンスラッチＳＬ１〜ＳＬ４において増幅されることになる。以下、ＳＩＤＤ１〜ＳＩＤＤ４とＳＩＤＵ１〜ＳＩＤＵ４の選択を交互に繰り返しながら、ＴＲ２１〜ＴＲ２４、ＴＲ３１〜ＴＲ３４、ＴＲ４１〜ＴＲ４４と選択を変えていく。これによって、選択されたワード線によって選択されたメモリセルを全て読み出すことができる。
【００３１】
図２４に図２２の回路の書き込み・検証動作例を示す。同図は、各メモリセルアレー毎に一本づつワード線が選択され、４つのメモリセルアレーに順に書き込んでいく場合を示している。まず、ＡＲＹ１に書き込む。このために、ＳＩＤＤ１をオンする。また、ＴＲｉｉ（ｉ＝１〜４）をオンする。これによって、４つのセンスラッチＳＬ１〜ＳＬ４によって、ＡＲＹ１の半数のメモリセルに書き込みが行われる。続いてこの検証を行う。ここで、書き込みと検証を必要な回数繰り返してもよいし、次の書き込みを行ってから検証のみをまとめて行い、また書き込みを行うという方式をとることも可能である。
次に、ＳＩＤＵ１をオンし、ＴＲｉｉ（ｉ＝１〜４）をオンすれば残りの半数のメモリセルへの書き込みを行うことができる。これで、ＡＲＹ１の書き込み・検証動作が終了となる。次に、ＡＲＹ２の動作に移る。この場合は、ＳＩＤＤ２とＳＩＤＵ２について上記の動作を行えばよい。同様に、ＡＲＹ３ではＳＩＤＤ３とＳＩＤＵ３について、ＡＲＹ４ではＳＩＤＤ４とＳＩＤＵ４について順次同様な動作を繰り返すことによって書き込み・検証動作が実行される。
【００３２】
なお、上記実施例では、グローバルデータ線２本に１個、グローバルデータ線４本に１個の割合でセンスラッチを設ける例を示したが、一般にグローバルデータ線ｎ本（ｎは２以上の整数）に１個の割合でセンスラッチを設けることが可能である。
また、メモリセルとしてフラッシュメモリの例で説明したが、本発明は、ワード線、データ線、センスラッチを有するメモリセルアレーからなる半導体記憶装置全てに適用可能であることは明らかである。
【００３３】
【発明の効果】
本発明によれば、ｎ列（ｎは２以上の整数）のグローバルデータ線で１つのセンスラッチを共有するようにし、読み出しはｎ回に分けて順次読み出し、書き込み（消去）はｎ行のセンスラッチを用いて同時に書き込むようにしたため、センスラッチのレイアウト構成をメモリセルの微細化に整合させることができ、結果として高集積化および高速化が可能な半導体記憶装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図である。
【図２】本発明の第２の実施例を示す図である。
【図３】本発明の第３の実施例を示す図である。
【図４】第３の実施例の読み出し動作例を示す図である。
【図５】第３の実施例の書き込み・検証動作例を示す図である。
【図６】第３の実施例の消去動作例を示す図である。
【図７】本発明の第４の実施例を示す図である。
【図８】第４の実施例の読み出し動作例を示す図である。
【図９】第４の実施例の書き込み・検証動作例を示す図である。
【図１０】第４の実施例の消去動作例を示す図である。
【図１１】本発明の第５の実施例を示す図である。
【図１２】第５の実施例の読み出し動作例を示す図である。
【図１３】第５の実施例の書き込み・検証動作例を示す図である。
【図１４】第５の実施例の消去動作例を示す図である。
【図１５】本発明の第６の実施例を示す図である。
【図１６】本発明の第７の実施例を示す図である。
【図１７】第７の実施例の読み出し動作例を示す図である。
【図１８】第７の実施例の書き込み動作（消去動作）例を示す図である。
【図１９】本発明の第８の実施例を示す図である。
【図２０】第８の実施例の読み出し動作例を示す図である。
【図２１】第８の実施例の書き込み動作（消去動作）例を示す図である。
【図２２】本発明の具体的なアレー構成例を示す図である。
【図２３】図２２の回路の読み出し動作例を示す図である。
【図２４】図２２の回路の書き込み・検証動作例を示す図である。
【図２５】従来例を示す図である。
【符号の説明】
ＧＤ０１〜ＧＤ３４…グローバルデータ線、ＳＬ１〜ＳＬ４，ＳＬＷ０〜ＳＬＷ３…センスラッチ（増幅および信号保持回路）、Ｗ１０〜Ｗ１ｍ，Ｗ０〜Ｗ３…ワード線、Ｃ１〜Ｃ４…メモリセル、Ｓ０１〜Ｓ７２，Ｓ０１０〜Ｓ２３３，ＴＲ１１〜ＴＲ４４，ＳＷ００〜ＳＷ１３…グローバルデータ線選択スイッチまたは選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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