(57)【特許請求の範囲】
【請求項１】
ビットラインを所定電圧に充電した後に分離手段を介して所定量の電流を前記ビットラインへ流すことによりメモリセルデータに応じた前記ビットラインの電圧変化を感知してデータを読出すようにした不揮発性半導体メモリ装置において、前記分離手段を介し前記ビットラインと接続された感知ノードが前記ビットラインの電圧変化に従い論理変化することで読出されるメモリセルデータをラッチ動作せずに遅延して感知するように、感知ノードの電圧及び列アドレスデコーディング信号に応答する第１導電形トランジスタと、一定電圧の信号に応答する電流源としての第２導電形トランジスタと、からなるインバータ素子で構成される判読手段を備えたことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
第１導電形トランジスタがＰＭＯＳトランジスタである請求項１記載の不揮発性半導体メモリ装置。
【請求項３】
第２導電形トランジスタがＮＭＯＳトランジスタである請求項２記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＮＡＮＤ構造をもつＥＥＰＲＯＭのような不揮発性半導体メモリに関するもので、特に、セルデータを読出して内部に一時的に貯蔵した後に順次出力するページバッファ等の読出回路に関するものである。
【０００２】
【従来の技術】
複数のメモリセルを直列に接続したストリング単位で構成されたセルアレイを有するＮＡＮＤ構造の不揮発性半導体メモリにおいてはページ読出動作が実行されるが、これは、選択行のすべてのメモリセルのデータを同時に判読して装置内部に設けた貯蔵手段へ一旦貯蔵した後、外部印加の連続的な出力信号に従い順次出力する読出方法である。このようなページ読出動作のためにメモリ装置内に設けられるページバッファについて、図１に示している。
【０００３】
図１に示すのは、ＮＡＮＤ構造のフラッシュメモリにおけるページバッファの読出パスに関連した部分の構成である。このページバッファは、１ビットラインごとに、ビットラインのプリチャージレベルを制御するＮＭＯＳトランジスタＮ０、ビットライン電圧を放電するＮＭＯＳトランジスタＮ１、ビットラインをプリチャージし、そしてセンシングに必要な負荷電流を供給するＰＭＯＳトランジスタＰ１、データラッチ経路を開放するＮＭＯＳトランジスタＮ３，Ｎ４、データをラッチする２つのインバータのラッチＩ１，Ｉ２、及びこのラッチをリセットするためのＮＭＯＳトランジスタＮ２を設置して構成される。この図１に示す各制御信号の動作波形について図２に示してある。
【０００４】
メモリセルに記憶されたデータの判読動作、即ち読出動作が始まると、ビットラインのプリチャージレベルを一定電圧に制御するための電圧制御信号Ｖbiasは、図２に示すように接地レベルから所定の電圧（例えば２Ｖ）になって分離手段のＮＭＯＳトランジスタＮ０のゲートに印加される。ビットラインプリチャージ信号ＤＣＢ及びページバッファを初期化させる初期化信号ＤＣＬは、それぞれ図２に示すようなタイミングで論理“ロウ”から論理“ハイ”へ一定期間活性化され、ＮＭＯＳトランジスタＮ１，Ｎ２のゲートに提供される。これにより、すべてのビットラインが接地レベルに放電され且つすべてのラッチが初期化される。このビットラインの放電及びページバッファの初期化が完了すると、ビットラインプリチャージの活性化信号Ｐbpreが論理“ハイ”から論理“ロウ”に遷移してＰＭＯＳトランジスタＰ１のゲートに印加される。これによるＰＭＯＳトランジスタＰ１の導通で電流がビットラインへ供給され、すべてのビットラインが一定電圧レベルへ迅速にプリチャージされる。これに従って、全ページバッファの感知ノードＢＳＯｉ（ｉは０〜３１の整数）は電源電圧Ｖccレベルとなる。
【０００５】
このようにして全ビットラインのプリチャージが遂行された後には、活性化信号Ｐbpreが図２に示すように接地レベルから一定の電圧（例えば１．８Ｖ）へ上昇し、これに応じＰＭＯＳトランジスタＰ１のチャネル電流が減少してビットラインには微少電流が供給されることになる。この状態になると、一定電圧にプリチャージされている各ビットラインは、該当する選択メモリセルのデータ論理に従い異なる電圧へ変化する。即ち、フローティングゲートトランジスタのメモリセルを介し接地へ流れる電流がビットラインに流入する電流より大きい場合（例えばデータ“１”）には当該ビットラインは接地レベルになる。一方、メモリセルを介し接地へ流れる電流がビットラインに流入する電流より小さい場合（例えばデータ“０”）には当該ビットラインはプリチャージ電圧を維持する。
【０００６】
上記の例で選択メモリセルのデータが“１”の場合、ビットラインのプリチャージ電圧が当該メモリセルに従い少しでも低くなると、ビットラインに比べて寄生キャパシタンスが大幅に小さい感知ノードＢＳＯｉは、短時間の内に電源電圧Ｖccレベルからビットライン電圧へ変化することになる。一方、選択メモリセルのデータが“０”の場合、ビットラインのプリチャージ電圧に変化がないので、該当感知ノードＢＳＯｉはプリチャージされたＶccレベルを維持する。このようにして選択メモリセルのデータに従いすべてのビットラインに接続されたページバッファの感知ノードＢＳＯｉの電圧が決定されると、メモリセルの読出データをページバッファに貯蔵する貯蔵制御信号Ｐlch が論理“ロウ”から論理“ハイ”へ活性化される。すると、Ｖccレベル（＝データ“０”）の感知ノードＢＳＯｉに該当のラッチＩ１，Ｉ２では、ＮＭＯＳトランジスタＮ３，Ｎ４が導通するので初期化論理が反転し、接地レベル（データ“１”の場合）の感知ノードＢＳＯｉに該当のラッチＩ１，Ｉ２では、ＮＭＯＳトランジスタＮ３が非導通になるので初期化論理をそのまま維持することになる。
【０００７】
こうして判読されたメモリセルデータがページバッファにすべて貯蔵されると、貯蔵制御信号Ｐlch が論理“ハイ”から論理“ロウ”へ遷移してＮＭＯＳトランジスタＮ４が非導通化され、列アドレスデコーディング信号Ｙが順番にトグル(toggle)されることにより貯蔵データが順次出力される。
【０００８】
【発明が解決しようとする課題】
上記図１に示す従来の読出回路では、貯蔵制御信号Ｐlch が活性化されている間にメモリセルのデータがラッチされるようにしてあるが、このときに、ＰＭＯＳトランジスタＰ１による負荷電流やメモリセルの電流が変化してしまうと、データの読出エラーが発生するという解決課題がある。即ち、これら素子の電流変化が感知ノードＢＳＯｉの電圧を不安定にすることがあり、これがデータのラッチ期間でラッチされると、図２に示すＢＳＯ（Ｅ）の波形のように読出エラーを誘発させてしまう。
【０００９】
そこで本発明では、ページバッファの感知ノードに対する電流不安定に起因した読出エラーの低減を図り、不揮発性メモリの読出動作安定化に寄与するデータの読出回路を提供する。
【００１０】
【課題を解決するための手段】
この目的のために本発明によれば、ビットラインを所定電圧に充電した後に分離手段を介して所定量の電流を前記ビットラインへ流すことによりメモリセルデータに応じた前記ビットラインの電圧変化を感知してデータを読出すようにした不揮発性半導体メモリ装置において、前記分離手段を介し前記ビットラインと接続された感知ノードが前記ビットラインの電圧変化に従い論理変化することで読出されるメモリセルデータをラッチ動作せずに遅延して感知する判読手段を備えることを特徴とする。このような判読手段は、感知ノードの電圧及び列アドレスデコーディング信号に応答する第１導電形トランジスタと、一定電圧の信号に応答する電流源としての第２導電形トランジスタと、からなるインバータ素子で構成することができる。この場合、第１導電形トランジスタをＰＭＯＳトランジスタ、第２導電形トランジスタをＮＭＯＳトランジスタとするとよい。
【００１１】
即ち本発明では、ページバッファを備える不揮発性半導体メモリ装置において、エラー要因となるデータラッチを行わずに、例えばインバータの判読手段を用いた遅延駆動によりデータを感知出力することにより、データ読出エラーを減少させる読出方法とするものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１３】
図３には、本発明に係るページバッファについて、３２ビットラインで構成された１つのサブブロックにおける構成を示す。このページバッファは、各ビットラインのプリチャージレベルを一定電圧にそれぞれ制御する分離手段のＮＭＯＳトランジスタＮ２、各ビットラインをそれぞれプリチャージするＰＭＯＳトランジスタＰ１、各ビットラインをそれぞれ放電するＮＭＯＳトランジスタＮ１、そして、各ビットラインにつき設けられた多数のＰＭＯＳトランジスタＰ２，Ｐ３，Ｐ４及びＮＭＯＳトランジスタＮ３からなる判読手段のインバータを含んで構成されている。
【００１４】
読出動作が始まると、ビットラインのプリチャージレベルを一定電圧レベルに制御するための電圧制御信号Ｖbiasは、図４に示すように接地レベルから所定の電圧（例えば２Ｖ）になってＮＭＯＳトランジスタＮ２のゲートに印加される。そして、ビットラインプリチャージ信号ＤＣＢは、図４に示すタイミングで論理“ロウ”から論理“ハイ”へ一定期間活性化され、ＮＭＯＳトランジスタＮ１のゲートに提供される。これにより、すべてのビットラインが接地レベルに放電される。このビットラインの放電が完了すると、ビットラインをプリチャージするための活性化信号Ｐbpreが論理“ハイ”から論理“ロウ”に遷移して負荷電流供給用のＰＭＯＳトランジスタＰ１のゲートに印加される。これに応じるＰＭＯＳトランジスタＰ１の導通で電流がビットラインへ供給され、従って、すべてのビットラインは一定電圧レベル（例えば１Ｖ）まで迅速にプリチャージされる。またこのとき、すべての感知ノードＢＳＯｉ（ｉは０〜３１の整数）は電源電圧Ｖccレベルとなる。
【００１５】
このようにしてすべてのビットラインのプリチャージが十分に遂行された後には、活性化信号Ｐbpreが図４の波形から分かるように接地レベルから一定の電圧（例えば１．８Ｖ）に上昇する。これによりＰＭＯＳトランジスタＰ１のチャネル電流が減少し、ビットラインには微少電流が供給されることになる。この状態において、一定電圧にプリチャージされている各ビットラインは、該当する選択メモリセルのデータ論理に従い異なる電圧となる。即ち、フローティングゲートトランジスタ或いはマスクタイプのメモリセルを介し接地へ流れる電流がビットラインに流入する電流より大きい場合（例えばデータ“１”）には当該ビットラインは接地レベルになり、逆にメモリセルを介し接地へ流れる電流がビットラインに流入する電流より少ない場合（例えばデータ“０”）には当該ビットラインはプリチャージ電圧を維持する。
【００１６】
上記の例で選択メモリセルのデータが“１”の場合、ビットラインのプリチャージ電圧がメモリセルに従い少しでも低くなると、ビットラインに比べて寄生キャパシタンスが格段に小さい感知ノードＢＳＯｉは短時間の内に電源電圧Ｖccレベルからビットライン電圧に応じ変化する。一方、選択メモリセルのデータが“０”の場合、ビットラインのプリチャージ電圧に変化がないので、感知ノードＢＳＯｉはプリチャージされたＶccレベルを維持する。
【００１７】
このようにして選択メモリセルのデータに従い感知ノードＢＳＯｉの電圧が決定されると、該電圧及び列アドレスデコーディング信号によりインバータが動作開始する。例えば、列アドレスデコーディング信号ＹＡ０により選択される読出パスの感知ノードＢＳＯ０の電圧レベルは、インバータ内のＮＭＯＳトランジスタＮ３のドレインノードつまりインバータ出力端のレベルを決定する。このインバータのＮＭＯＳトランジスタＮ３のゲートには一定の電圧（例えば１．７Ｖ）とされる定電圧信号Ｓirefが印加され、該トランジスタＮ３のチャネルには、その定電圧信号Ｓirefにより一定量の電流（例えば２０μＡ）が流れるように設計されている。従って、感知ノードＢＳＯ０がＶccレベルの場合にはＰＭＯＳトランジスタＰ２が非導通になり、このためＰＭＯＳトランジスタＰ３，Ｐ４のゲートに論理“ロウ”電圧が印加されても当該インバータの出力は論理“ロウ”となる。一方、感知ノードＢＳＯ０のレベルがビットライン電圧に従い変化している場合にはＰＭＯＳトランジスタＰ２が導通し、従ってＰＭＯＳトランジスタＰ３，Ｐ４のゲートに論理“ロウ”電圧が印加されると当該インバータの出力は論理“ハイ”となる。
【００１８】
このようなインバータの出力はＮＡＮＤゲートＮＡ１を通じて出力端ＳＡout に出力され、或いは直接出力され得る。このように、本実施形態の読出回路では、データのラッチ動作を行わずにインバータを使用してメモリセルの記憶データを遅延感知し読出すようにしている。
【００１９】
【発明の効果】
本発明によれば、ラッチに代えてインバータを使用した読出動作としたことにより、負荷電流の不安定化に起因した誤データをタイミング悪くラッチしてしまう可能性がなくなり、エラー発生がなくなる効果があるので、より信頼性の高いデータ読出を実行することができる長所がある。
【図面の簡単な説明】
【図１】従来のデータ読出回路を示す回路図。
【図２】図１の回路の動作タイミングを示す信号波形図。
【図３】本発明によるデータ読出回路の回路図。
【図４】図３の回路の動作タイミングを示す信号波形図。
【符号の説明】
ＢＳＯ０〜３１  感知ノード
Ｎ２  分離手段
Ｐ２，Ｐ３，Ｐ４，Ｎ３  判読手段
【図１】
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【図２】
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【図３】
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【図４】
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