(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを含む複数のセグメントを有するメモリデバイスにおいて、
前記セグメント毎に設けられ、前記セグメントからの読み出しデータを入力するセンスバッファ及び前記セグメントに書込データを供給する書込アンプと、
前記複数のセグメントの前記センスバッファに共通に設けられる読み出し共通データバスと、前記複数のセグメントの前記書込アンプに共通に設けられる書込共通データバスとを有する共通データバス群と、
前記読み出し共通データバスからの読み出しデータを出力し、前記書込共通データバスに書込データを供給するデータ入出力回路とを有し、
読み出しコマンドに応答して、前記センスバッファが前記読み出し用共通データバスを駆動し、バースト読み出しモードにおいて所定数のデータマスク信号が供給された後に供給される書込コマンドに応答して、前記データ入出力回路に取り込まれた書込データが前記書込用共通データバスに供給されることを特徴とするメモリデバイス。
【請求項２】
請求項１において、
前記共通データバス群は、前記読み出し共通データバスの間に、前記書込共通データバスが配置されていることを特徴とするメモリデバイス。
【請求項３】
請求項１において、
前記共通データバス群は、複数の前記読み出し共通データバスと複数の前記書込共通データバスとが交互に配置されていることを特徴とするメモリデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭなどのメモリデバイスに関し、特に、複数のセグメントに対して共通のデータバスを有し、読み出し後の書込動作を高速化し或いは読み出し時のノイズによる読み出し速度の低下を防止したメモリデバイスに関する。
【０００２】
【従来の技術】
同期型のダイナミックラム（ＳＤＲＡＭ）等は、高速のＤＲＡＭとして注目されている。かかる高速ＤＲＡＭにおいて、読み出しを高速化することはきわめて重要な要素である。また、読み出し動作後に、書込動作を高速に行うことも要求される。また、最近のメモリデバイスは、単独のメモリデバイスだけでなく、ロジック回路と合体したＲＡＭ・アンド・ロジックデバイスとして実現されることも提案されている。従って、本明細書にて開示されるメモリデバイスは、かかるＲＡＭ・アンド・ロジックデバイスにも適用可能である。
【０００３】
図１は、従来のメモリデバイスの構成図である。図１に示されたメモリデバイスは、８つのセグメントＳＧＭ０〜７を有する。それぞれのセグメントには、複数のメモリセル、センスアンプを有し、各セグメントには、コラムデコーダＣ／Ｄｅｃと、４組の読み出し用センスバッファＳＢ及び書込アンプＷＡとが設けられる。各セグメント内では、上記４組のセンスバッファＳＢ及び書込アンプＷＡと、コラムデコーダＣ／Ｄｅｃにより選択された４組のメモリセルとが接続される。
【０００４】
セグメントＳＧＭ０〜３の４組のセンスバッファＳＢ及び書込アンプＷＡは、４つのセグメントに対して共通に設けられた共通データバスｃｄｂ０ｚ〜ｃｄｂ３ｚにそれぞれ接続され、セグメントＳＧＭ４〜７の４組のセンスバッファＳＢ及び書込アンプＷＡは、同様に４つのセグメントに対して共通に設けられた共通データバスｃｄｂ４ｚ〜ｃｄｂ７ｚに接続される。そして、セグメントＳＧＭ０〜３の内における１つのセグメントのセンスバッファＳＢまたは書込アンプＷＡが活性化されて、共通データバスｃｄｂ０ｚ〜ｃｄｂ３ｚに読み出しデータが出力され、或いは書込データが図示しないデータ入力回路から供給される。また、セグメントＳＧＭ４〜７についても、同様である。
【０００５】
８本の共通データバスｃｄｂ０ｚ〜ｃｄｂ７ｚは、図示しない８組のデータ入力回路及びデータ出力回路にそれぞれ接続され、それらのデータ入力回路及び出力回路は、それぞれのデータ入出力端子（ＤＱ端子）に接続される。即ち、図１の例では、読み出し動作では８ビットのデータが同時に出力され、書込動作では８ビットのデータが同時に入力される。
【０００６】
従来のメモリデバイスでは、読み出し動作と書込動作との間には、時間的な余裕があり、従って、複数のセグメントに共通に設けられる共通データバスを、読み出し用と書込用に共通に設けることが行われている。
【０００７】
【発明が解決しようとする課題】
しかしながら、より高速なメモリデバイスの要求に応える為には、更に改良することが求められる。例えば、読み出し後に書込動作を行う場合、その書込動作を高速化することが求められる。更に、読み出し時においてデータバス間のカップリングノイズによる波形の乱れが読み出し速度を低下する原因となる場合がある。
【０００８】
図２は、従来例の課題を説明するタイミングチャート図である。図２（Ａ）は、読み出しコマンドＲｅａｄ後に書込コマンドＷｒｉｔｅが与えられた場合の共通データバスｃｄｂ＃ｚを示す。同期型ＤＲＡＭ（ＳＤＲＡＭ）の場合、クロックＣＬＫの立ち上がりエッジに同期して制御コマンドが供給される。通常の読み出し動作では、まず図示しないアクティブコマンドＡｃｔｉｖｅが供給され、それに応答して、ワード線が駆動されセンスアンプが駆動され、ビット線の電圧が増幅された状態になる。その後、クロックＣＬＫの立ち上がりエッジに同期して読み出しコマンドＲｅａｄが供給されると、センスバッファＳＢが活性化され、読み出しデータに応じてそれに接続される共通データバスｃｄｂ＃ｚが駆動される。
【０００９】
図２（Ａ）では、読み出しコマンドＲｅａｄが供給されてから１クロック後に共通データバスｃｄｂ＃ｚが駆動されて読み出しデータが出力され、２クロック後に図示しないデータ入出力端子ＤＱに読み出しデータが出力される。即ち、読み出しコマンドの入力からデータ入出力端子ＤＱに読み出しデータが出力されるまでのクロック数であるキャスレイテンシは、２に設定されている。
【００１０】
ところが、読み出し動作の直後のクロックＣＬＫの立ち上がりエッジで書込コマンドＷｒｉｔｅ１が供給され、それと同時に図示しないデータ入出力端子ＤＱに書込データが供給されると、共通データバスｃｄｂ＃ｚに未だ読み出しデータが出力されている状態で、書込データがその共通データバスに供給される場合があり、誤動作の原因になる。特に、同期クロックＣＬＫの周波数を上げてより動作周波数を高速化すると、上記の共通データバス上での読み出しデータと書込データとのファイトが発生する。かかるデータのコンフリクトは、セグメント内のセンスアンプから共通データバスｃｄｂ＃ｚまで読み出しデータが伝達する時間と、データ入出力端子から共通データバスｃｄｂ＃ｚまで書込データが伝達する時間とに差があるのが原因と考えられる。従って、従来のメモリデバイスでは、読み出し動作後の書込コマンドを図中Ｗｒｉｔｅ２の様に、１クロック遅らせなければならないという制約を招く。
【００１１】
更に、図２（Ｂ）は、読み出しコマンドに応答して共通データバスが駆動される時の、カップリングノイズによる読み出し速度の低下を示す。図１に示される通り、８本の共通データバスｃｄｂ＃ｚが隣接して配置される。従って、センスバッファＳＢにより隣り合う共通データバスｃｄｂ０ｚ、ｃｄｂ１ｚに互いに異なる読み出しデータが同じタイミングで供給されると、Ｈレベルに駆動される共通データバスｃｄｂ０ｚのレベルが、Ｌレベルに駆動される隣接する共通データバスｃｄｂ１ｚからのカップリングの影響により一時的に低下して、Ｈレベルに達する時間が遅れる（図中Δｔ）場合がある。同様に、Ｌレベルに駆動される共通データバスｃｄｂ１ｚのレベルが、Ｈレベルに駆動される隣接共通データバスｃｄｂ０ｚからのカップリングの影響により一時的に上昇して、Ｌレベルに達する時間が遅れる場合がある。
【００１２】
このようなカップリングノイズによる読み出しデータの遅れΔｔは、全体の読み出し速度の低下を招き、特に高速クロックＣＬＫにおいて読み出しデータが出力されるまでの時間をカタログ規定値内に納めるためには防止すべき遅れである。
【００１３】
そこで、本発明の目的は、読み出し後または読み出し中の書込動作を高速化することができるメモリデバイスを提供することにある。
【００１４】
更に、本発明の別の目的は、読み出し速度を高くすることができるメモリデバイスを提供することにある。
【００１５】
更に、本発明の別の目的は、新規な共通データバス構造を有するメモリデバイスを提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の側面によれば、複数のメモリセルを有する複数のセグメントを有するメモリデバイスにおいて、複数のセグメントに共通に設けられる共通データバスを、読み出し専用の共通データバスと書込専用の共通データバスとに分けて配置する。かかる構成にすることにより、読み出し動作により読み出し共通データバス上に読み出しデータが存在していても、書込データを書込共通データバスに供給することができ、動作周波数が高くなっても読み出し後の書込動作のタイミングの制約がなく、読み出し後の書込動作を高速化することができる。
【００１７】
上記の目的を達成する為に、更に、本発明の第２の側面によれば、上記のように共通データバスを読み出し専用の共通データバスと書込専用の共通データバスとに分けて配置すると共に、読み出し共通データバスと書込共通データバスとを交互に配置する。かかる構成にすると、隣り合う読み出し共通データバスの間に書込共通データバスが配置されることになり、隣接する読み出し共通データバス上に異なる読み出しデータが供給されても、その間の書込共通データバスによりある程度シールドされ、反転読み出しデータによるカップリングノイズが少なくなる。その結果、読み出し速度の低下を防止することができる。
【００１８】
上記の目的を達成するために、本発明は、複数のメモリセルを含む複数のセグメントを有するメモリデバイスにおいて、
前記セグメント毎に設けられ、前記セグメントからの読み出しデータを入力するセンスバッファ及び前記セグメントに書込データを供給する書込アンプと、
前記複数のセグメントの前記センスバッファに共通に設けられる読み出し共通データバスと、前記複数のセグメントの前記書込アンプに共通に設けられる書込共通データバスとを有する共通データバス群と、
前記読み出し共通データバスからの読み出しデータを出力し、前記書込共通データバスに書込データを供給するデータ入出力回路とを有し、
読み出しコマンドに応答して、前記センスバッファが前記読み出し用共通データバスを駆動し、バースト読み出しモードにおいて所定数のデータマスク信号が供給された後に供給される書込コマンドに応答して、前記データ入出力回路に取り込まれた書込データが前記書込用共通データバスに供給されることを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２１】
図３は、本実施の形態例におけるメモリデバイスの構成図である。図３のメモリデバイスは、図１と同様に８つのセグメントＳＧＭ０〜７を有し、それぞれのセグメントＳＧＭ０〜７内には、後述する通り複数のメモリセルとセンスアンプが設けられる。また、それぞれのセグメントに対して、コラムデコーダＣ／Ｄｅｃと、４組の読み出し用のセンスバッファＳＢと書込アンプＷＡとが設けられる。
【００２２】
複数のセグメントに共通に設けられる共通データバス群１０は、読み出し専用の共通データバスｒｃｄｂ０ｚ〜ｒｃｄｂ７ｚと、書込専用の共通データバスｗｃｄｂ０ｚ〜ｗｃｄｂ７ｚとを有する。しかも、それらの読み出し共通データバスｒｃｄｂ０ｚ〜ｒｃｄｂ７ｚと書込共通データバスｗｃｄｂ０ｚ〜ｗｃｄｂ７ｚとは、交互に平行に配置されて、読み出し共通データバスの間に、書込共通データバスが配置される。
【００２３】
読み出し専用データバスｒｃｄｂ０ｚ〜ｒｃｄｂ３ｚは、セグメントＳＧＭ０〜３の４つのセンスバッファＳＢに共通に接続され、読み出し専用データバスｒｃｄｂ４ｚ〜ｒｃｄｂ７ｚは、セグメントＳＧＭ４〜７の４つのセンスバッファＳＢに共通に接続される。また、書込共通データバスｗｃｄｂ０ｚ〜ｗｃｄｂ３ｚは、セグメントＳＧＭ０〜３の４つの書込アンプＷＡに共通に接続され、書込共通データバスｗｃｄｂ４ｚ〜ｗｃｄｂ７ｚは、セグメントＳＧＭ４〜７の４つの書込アンプＷＡに共通に接続される。
【００２４】
分離して設けられた読み出し共通データバスと書込共通データバスとは、図示しない共通のデータ入出力端子ＤＱにそれぞれの出力回路及び入力回路を介して接続される。
【００２５】
図３には、共通データバス群１０に加えて、テスト用読み出しデータバスｔｒｄｂ０ｚ、ｔｒｄｂ１ｚと、テスト用書込データバスｔｗｄｂ０ｚ、ｔｗｄｂ１ｚとを有するテスト用データバス群１２が設けられる。テスト用読み出しデータバスｔｒｄｂ０ｚは、セグメントＳＧＭ０〜３に属するそれぞれ４つで、合計１６個のセンスバッファＳＢに共通に接続される。同様に、テスト用読み出しデータバスｔｒｄｂ１ｚは、セグメントＳＧＭ４〜７に属する合計１６個のセンスバッファＳＢに共通に接続される。同様に、テスト用書込データバスｔｗｄｂ０ｚは、セグメントＳＧＭ０〜３に属する合計１６個の書込アンプＷＡに共通に接続され、テスト用書込データバスｔｗｄｂ１ｚは、セグメントＳＧＭ４〜７に属する合計１６個の書込アンプＷＡに共通に接続される。
【００２６】
テスト用データバスは、４セグメント同時にデータの読み出し、データの書込を行うテスト時に利用される。４セグメント同時に行うことで、テスト時間を短縮することができる。
【００２７】
図４は、図３のメモリデバイスにおける動作タイミングチャート図である。図４は、従来例の図２に対応する図である。図４（Ａ）は、読み出し後の書込動作を示す。同期クロックＣＬＫの立ち上がりエッジに同期して読み出しコマンドＲｅａｄが供給され、その次のクロックＣＬＫのサイクル中にセンスバッファＳＢが読み出しデータを読み出し用共通データバスｒｃｄｂ＃ｚに出力する。そして、読み出しコマンドＲｅａｄが供給された後の次のクロックＣＬＫの立ち上がりエッジに同期して書込コマンドＷｒｉｔｅが供給されて、それと同時に供給された書込データが同じクロック周期内に書込用共通データバスｗｃｄｂ＃ｚに供給される。その場合、共通データバス上に読み出しデータと書込データとが供給されるタイミングが近接しても、両共通データバスｒｃｄｂ＃ｚとｗｃｄｂ＃ｚとが分離されているので、読み出しデータと書込データとが同じ共通データバス上でコンフリクトを起こすことはない。
【００２８】
従って、クロックＣＬＫの周波数を上げて高速動作をしても、読み出しコマンドによる読み出し後に、１クロック遅らせる等の制約を伴うことなく、書込コマンドＷｒｉｔｅを与えて書込動作を行うことができる。
【００２９】
更に、図４（Ｂ）は、読み出しの動作を示す。読み出しコマンドＲｅａｄに応答して、互いに逆相の読み出しデータが隣接する読み出し用共通データバスｒｃｄｂ０ｚとｒｃｄｂ１ｚに同時に供給されても、その間に配置された書込用共通データバスｗｃｄｂ０ｚがシールド機能を有し、隣接する読み出し用共通データバスｒｃｄｂ０ｚとｒｃｄｂ１ｚとの間でカップリングノイズが発生することはない。従って、図２に比較して、それぞれの読み出しコマンドＲｅａｄに対応する読み出しデータは、読み出し用共通データバスに遅延することなく供給される。従って、読み出しコマンドから読み出しデータが出力されるまでの時間を、カタログで規定された時間内に納めることができる。
【００３０】
図４（Ｂ）には、更に、クロックＣＬＫの立ち上がりエッジに同期して連続して読み出しコマンドＲｅａｄが供給される。その場合、それぞれの読み出しコマンドＲｅａｄに対応する読み出しデータは、読み出し用共通データバス上に次のクロック周期内に発生する必要がある。図２に示したような遅延がないので、それぞれの読み出しデータは次のクロック周期内に確実に供給され、連続する読み出しコマンドに対応して連続して読み出しデータを出力することができる。更に、同期クロックＣＬＫの周波数が高くなっても、読み出しデータに遅延がないので、読み出し用共通データバスに読み出しデータを連続して出力することができ、例えば、高速クロックＣＬＫに同期したバースト読み出し動作を可能にする。
【００３１】
図５は、本実施の形態例におけるメモリデバイスのより詳細な構成図である。図５には、特に、複数のメモリセルを有するセグメントの詳細構成が示される。図５には、８つのセグメントＳＧＭ０〜７が示され、それぞれのセグメントには、コラムデコーダＣ／Ｄｅｃと、４組のセンスバッファＳＢ及び書込アンプＷＡとが設けられる。
【００３２】
例えば、セグメントＳＧＭ０を例にすると、セグメント内には、複数のメモリセルを有するメモリセルアレイＭＣＡと、センスアンプアレイＳＡＡとが、縦方向（コラム方向）に交互に配置される。そして、上下２列のセンスアンプアレイＳＡＡが１つのメモリセルアレイＭＣＡの両側に設けられ、メモリセルアレイＭＣＡ内にビット線の電位を増幅するセンスアンプがセンスアンプアレイＳＡＡ内に設けられる。
【００３３】
また、メモリセルアレイＭＣＡに対応して、メインワードデコーダＭＷ／ＤとサブワードデコーダＳＷ／Ｄが設けられる。メインワードデコーダＭＷ／Ｄは、８つのセグメント内にワード方向（図中横方向）の全てのサブワードデコーダＳＷ／Ｄを選択し、その選択されたサブワードデコーダＳＷ／Ｄのうち、選択されたセグメントに属するサブワードデコーダＳＷ／Ｄが、ワード線を駆動する。
【００３４】
図５のセンスアンプアレイＳＡＡ上には、ワード方向（図中横方向）に延びる読み出し用のローカルデータバスｒｌｄｂ＃ｘ／ｚと書込用のローカルデータバスｗｌｄｂ＃ｘ／ｚとが設けられる。尚、ここでデータバスの引用符号におけるｘ／ｚは、逆相の信号が供給される１対のデータバスであることを意味する。従って、セグメント内のローカルデータバス１４Ａ，１４Ｂは、それぞれ２対の読み出し用ローカルデータバス線対を有する。図中、上から奇数番目のセンスアンプアレイＳＡＡ上には、読み出し用のローカルデータバスｒｌｄｂ０ｘ／ｚ、ｒｌｄｂ１ｘ／ｚと、書込用ローカルデータバスｗｌｄｂ０ｘ／ｚ、ｗｌｄｂ１ｘ／ｚとが設けられる。また、偶数番目のセンスアンプアレイＳＡＡ上には、読み出し用のローカルデータバスｒｌｄｂ２ｘ／ｚ、ｒｌｄｂ３ｘ／ｚと、書込用ローカルデータバスｗｌｄｂ２ｘ／ｚ、ｗｌｄｂ３ｘ／ｚとが設けられる。従って、セグメント内のローカルデータバスは、４対の読み出し用のローカルデータバスと４対の書込用ローカルデータバスからなる。
【００３５】
セグメントのメモリセルアレイＭＣＡやセンスアンプアレイＳＡＡ上には、ビット方向（図中縦方向）に延びる読み出し用のグローバルデータバスｒｇｄｂ＃ｘ／ｚ（ｒｇｄｂ０ｘ／ｚ〜ｒｇｄｂ７ｘ／ｚ、（＃は数字を代表する。以下同じ））と、書込用のグローバルデータバスｗｇｄｂ＃ｘ／ｚ（ｗｇｄｂ０ｘ／ｚ〜ｗｇｄｂ７ｘ／ｚ）とが設けられる。即ち、グローバルデータバス１６は、読み出し用と書込用のそれぞれ８対のグローバルデータバス線対で構成される。
【００３６】
これらのグローバルデータバスｒｇｄｂ＃ｘ／ｚ、ｗｇｄｂ＃ｘ／ｚは、それぞれのセグメント内に設けられた複数のローカルデータバスｒｌｄｂ＃ｘ／ｚ、ｗｌｄｂ＃ｘ／ｚの対応するバスに接続される。そして、セグメント内では、４つの読み出し用のグローバルデータバスｒｇｄｂ０ｘ／ｚ〜ｒｇｄｂ３ｘ／ｚが、そのセグメントに属する４つのセンスバッファＳＢに接続される。また、セグメント内では、４つの書込用のグローバルデータバスｗｇｄｂ０ｘ／ｚ〜ｗｇｄｂ３ｘ／ｚが、そのセグメントに属する４つの書込アンプＷＡに接続される。
【００３７】
そして、それらのセンスバッファＳＢは、図３に示した通り、読み出し用の共通データバスに接続され、書込アンプＷＡも、書込用の共通データバスに接続される。それらの読み出し用と書込用の共通データバスは、最終的には、所定の入出力回路を介して共通のデータ入出力端子に接続される。
【００３８】
図６は、セグメント内の１つのメモリセルアレイとその両側のセンスアンプアレイとを示す図である。メモリセルアレイＭＣＡ内には、サブワードデコーダＳＷ／Ｄｅｃで駆動される複数のワード線ＷＬと、それぞれセンスアンプＳ／Ａに接続される複数のビット線対ＢＬ，／ＢＬとが設けられ、それらの交差位置に１トランジスタと１キャパシタで構成されるメモリセルが設けられる。
【００３９】
セグメントに対して設けられたコラムデコーダＣ／Ｄｅｃは、それぞれコラム選択信号ＣＬを生成する。そのコラム選択信号ＣＬにより導通する図示しないコラムゲートを介して、コラム方向に２組づつ配置される４組のセンスアンプＳ／Ａの出力が、４組の読み出し用ローカルデータバスｒｌｄｂ０ｘ／ｚ〜ｒｌｄｂ３ｘ／ｚに接続される。また、コラム選択信号ＣＬと書込用コラム選択信号ｓｗｃｌとにより導通するコラムゲートを介して、４組の書込用ローカルデータバスｗｌｄｂ０ｘ／ｚ〜ｗｌｄｂ３ｘ／ｚが、コラム方向に２組づつ配置される４組のセンスアンプＳ／Ａに接続される。この書込用コラム選択信号ｓｗｃｌは、書込用コラム選択信号ドライバｓｗｃｌｄｒｖにより駆動される。
【００４０】
図６内には、図中左端に上記の４組のセンスアンプＳ／Ａが、右端に同様の４組のセンスアンプＳ／Ａがそれぞれ示される。
【００４１】
図中、メモリセルアレイＭＣＡの上側のセンスアンプアレイＳＡＡ上、若しくはその近傍に、ローカルデータバス群１４Ａが設けられ、メモリセルアレイＭＣＡの下側のセンスアンプアレイＳＡＡ上、若しくはその近傍に、ローカルデータバス群１４Ｂが設けられる。ローカルデータバス群１４Ａは、２対の読み出し用ローカルデータバスｒｌｄｂ０ｘ／ｚ、ｒｌｄｂ１ｘ／ｚと、２対の書込用ローカルデータバスｗｌｄｂ０ｘ／ｚ、ｗｌｄｂ１ｘ／ｚとを有する。また、下側のローカルデータバス群１４Ｂも、２対の読み出し用ローカルデータバスｒｌｄｂ２ｘ／ｚ、ｒｌｄｂ３ｘ／ｚと、２対の書込用ローカルデータバスｗｌｄｂ２ｘ／ｚ、ｗｌｄｂ３ｘ／ｚとを有する。それぞれのローカルデータバス群１４Ａ，１４Ｂに沿って、書込用コラム選択信号ｓｗｃｌが配置される。
【００４２】
ワード方向（横方向）に延びるそれぞれ４対の読み出し用ローカルデータバスｒｌｄｂ＃ｘ／ｚと書込用ローカルデータバスｗｌｄｂ＃ｘ／ｚとは、コラム方向（縦方向）に延びるそれぞれ４対の読み出し用グローバルデータバスｒｇｄｂ＃ｘ／ｚと書込用グローバルデータバスｗｇｄｂ＃ｘ／ｚとに、それぞれ接続される。そして、このグローバルデータバス群１６は、前述の通り、セグメントに属するセンスバッファＳＢと書込アンプＷＡとに接続される。
【００４３】
図７は、セグメント内のローカルデータバスとグローバルデータバスの構造を示す図である。図７には、メモリセルＭＣからビット線対ＢＬ，／ＢＬ、コラムゲート、ローカルデータバス群１４Ａ、グローバルデータバス群１６Ａ、センスバッファＳＢ及び書込アンプＷＡ、そして共通データバス群１０までの構成が示される。
【００４４】
メモリセルアレイＭＣＡ内には、ワード線ＷＬとビット線ＢＬとの交差位置に、メモリセルＭＣが配置される。センスアンプアレイＳＡＡ内には、ビット線対ＢＬ，／ＢＬに接続されたセンスアンプＳＡと、トランジスタＮ１０〜Ｎ１７で構成されるコラムゲートと、ローカルデータバス群１４Ａが設けられる。
【００４５】
トランジスタＮ１０〜Ｎ１３は、読み出し用のコラムゲートであり、トランジスタＮ１４〜Ｎ１７は、書込用のコラムゲートである。読み出し時は、コラムデコーダＣ／Ｄｅｃにより供給されるＨレベルのコラム選択信号ＣＬによって、トランジスタＮ１２，Ｎ１３が導通する。そのとき、センスアンプＳＡによりＨレベルとＬレベルに駆動されたビット線対ＢＬ，／ＢＬに応じて、トランジスタＮ１０，Ｎ１１のいずれか一方が導通し、読み出し用のローカルデータバスｒｌｄｂ０ｘ、ｒｌｄｂ０ｚのいずれか一方がＨレベルに、他方がＬレベルに駆動される。
【００４６】
この時、コラム選択信号ＣＬによりトランジスタＮ１４，Ｎ１５側の導通状態になるが、書込用コラム選択信号ｓｗｃｌがＬレベルであるので、トランジスタＮ１６，Ｎ１７が導通せず、ビット線対ＢＬ，／ＢＬが書込用のローカルデータバスｗｌｄｂ０ｘ、ｗｌｄｂ０ｚに接続されることはない。従って、書き込み用ローカルデータバスｗｌｄｂ０ｘ、ｗｌｄｂ０ｚは、例えばプリチャージレベルに維持される。
【００４７】
読み出し用のローカルデータバスｒｌｄｂ０ｘ、ｒｌｄｂ０ｚは、読み出し用のグローバルデータバスｒｇｄｂ０ｘ、ｒｇｄｂ０ｚにも接続され、読み出しデータは、グローバルデータバスｒｇｄｂ０ｘ、ｒｇｄｂ０ｚを経由して、センスバッファＳＢ０に供給される。センスバッファＳＢは、その読み出し用のグローバルデータバスｒｇｄｂ０ｘ、ｒｇｄｂ０ｚの電圧をセンスし、その出力を読み出し用共通データバスｒｃｄｂ０ｚに供給する。読み出し用共通データバスｒｃｄｂ０ｚは、図示しない出力回路を経由して、データ入出力端子ＤＱ０に伝達され、出力される。
【００４８】
一方、書込動作においては、データ入出力端子ＤＱ０に書込データが供給されると、書込用の共通データバスｗｃｄｂ０ｚを経由して、書込データが書込アンプＷＡ０に供給される。この書込データに応じて、書込アンプＷＡ０は、書き込み用のグローバルデータバス線対ｗｇｄｂ０ｘ／ｚをＨレベルとＬレベルに駆動する。同時に、グローバルデータバス線対ｗｇｄｂ０ｘ／ｚに接続された書込用ローカルデータバス線対ｗｌｄｂ０ｘ／ｚも駆動されて、ＨレベルとＬレベルになる。
【００４９】
書込動作では、コラム選択信号ＣＬがＨレベルになると同時に、書込用コラム選択信号ｓｗｃｌもＨレベルになり、書込用ローカルデータバス線対ｗｌｄｂ０ｘ／ｚは、トランジスタＮ１４〜Ｎ１７を介してビット線対ＢＬ，／ＢＬに接続される。その結果、書込アンプＷＡ０は、グローバルデータバス線対とローカルデータバス線対とを介して、ビット線対を駆動する。
【００５０】
図７に示される通り、トランジスタＮ１０，Ｎ１１により、読み出し用のローカルデータバス線対と書込用のローカルデータバス線対とは電気的に分離されている。従って、書込アンプＷＡによって書込用のローカルデータバスとグローバルデータバスに加えて、読み出し用のローカルデータバス及びグローバルデータバスとを駆動する必要はない。
【００５１】
図７から明らかな通り、本実施の形態例では、センスアンプＳＡとデータ入出力端子ＤＱとの間は、全て読み出し用のデータバスと書込用のデータバスとに分離された構成になっている。従って、読み出し動作時に、メモリセルの有効な読み出しデータが、センスアンプ、コラムゲート、ローカルデータバス、グローバルデータバス及び共通データバスを経由してデータ入出力端子ＤＱから出力された直後に、例えば共通データバス内に読み出しデータが残っていても、書込用の別の経路である書込用共通データバス、書込用グローバルデータバス、書込用ローカルデータバスを介して、書込データをビット線対に供給することができる。
【００５２】
特に、本実施の形態例では、データ入出力端子ＤＱに最も近い共通データバスを、読み出し用と書込用との分離したので、有効読み出し動作が終了した時点で、すぐに書込データを書込用共通データバスに供給することが可能になり、読み出し後の書込動作を１クロック遅らせる等の制約を与える必要はない。従って、同期クロックＣＬＫの周波数が高くなっても、読み出し後の書込動作は、読み出し後の最初のクロックＣＬＫの立ち上がりエッジから開始することができる。
【００５３】
図７には、読み出し用と書込用それぞれ２対のグローバルデータバス１６Ａ（ｒｇｄｂ＃ｘ／ｚ、ｗｇｄｂ＃ｘ／ｚ）、ローカルデータバス１４Ａ（ｒｌｄｂ＃ｘ／ｚ、ｒｌｄｂ＃ｘ／ｚ）しか示していない。残りの半分のグローバルデータバスとローカルデータバスも同様に構成であり、グローバルデータバスは、センスバッファＳＢ２，３及び書込アンプＷＡ２，３にそれぞれ接続される。また、図７中、テスト用入出力端子ＴＤＱは、それぞれの図示しない入出力回路を介してテスト用の読み出し及び書込データバスｔｒｄｂ０ｚとｔｗｄｂ０ｚとに接続される。
【００５４】
図８は、共通データバスと入出力回路とを示すブロック図である。図８には、読み出し用のグローバルデータバスｒｇｄｂｘ／ｚから、データ入出力端子ＤＱまでの出力回路の構成と、データ入出力端子ＤＱから書込用のグローバルデータバスｗｇｄｂｘ／ｚまでの入力回路の構成とが示される。図中、実線はデータ信号の流れを、破線はそれ以外の制御信号を示す。
【００５５】
読み出しデータの流れに従って、出力回路の構成を説明する。読み出し制御信号ｂｓｔｒｚに応答して読み出しイネーブル信号生成回路２０が生成する読み出しイネーブル信号φｒに応答して、読み出し用のグローバルデータバスｒｇｄｂｘ／ｚの信号は、センスバッファＳＢにより検出される。センスバッファＳＢは、読み出し専用の共通データバスｒｃｄｂｚ及びテスト用の読み出しデータバスｔｒｄｂｚに読み出しデータを出力する。読み出しデータバススイッチ回路２２は、通常モード信号φｎとテストモード信号φｔとを供給され、通常モード信号φｎに応答して、読み出し用共通データバスｒｃｄｂｚの信号を選択して、データスイッチ回路２４に出力する。このデータスイッチ回路２４は、図５に示した１／４バンク回路のいずれかを選択する回路であり、選択バンク回路に属するデータスイッチ回路２４が、その読み出しデータをデータラッチ回路２６に出力する。
【００５６】
データラッチ回路２６は、設定されるキャスレイテンシＣＬ（例えばＣＬ＝２または３）に応じたタイミングで読み出しデータを選択できるように、異なる３つのタイミングを有する３つの入力ポインタ信号ｐｉ０−２ｚに応答して、それぞれの読み出しデータを別々にラッチする。
【００５７】
出力制御回路２８、出力バッファ３０、出力トランジスタ回路３２が、最終段のデータ出力回路を構成する。出力トランジスタ回路３２は、通常プルアップ側のＰチャネルトランジスタとプルダウン側のＮチャネルトランジスタで構成される。従って、出力制御回路２８は、その出力トランジスタ回路３２のＰチャネルトランジスタとＮチャネルトランジスタとを制御する信号を、読み出しデータに応じて生成する。出力トランジスタ回路が、外部電源に接続された回路であるので、出力バッファ回路３０は、出力制御回路２８が生成する制御信号を外部電源の電位にレベル変換する。
【００５８】
出力制御回路２８は、出力のタイミングを制御するクロックｏｃｌｋｚとほぼ同じタイミングで出力タイミング信号発生回路３６が生成する出力タイミング信号ｏｕｔｐｚに応答して、データラッチ回路２６内の３種類の読み出しデータのいずれかを取り込む。出力ポインタ信号発生回路３４は、出力タイミング信号ｏｕｔｐｚに応答して、３つの出力ポインタ信号ｐｏ０−２ｚのいずれかを活性化する。それにより、データラッチ回路２６内の対応するラッチされた読み出しデータが取り込まれる。
【００５９】
出力ポインタ信号発生回路３４は、データマスク信号ｄｑｍ０ｘの論理に応じて、出力ポインタ信号ｐｏ０−２ｚの発生を制御する。即ち、読み出しモード期間中にデータマスク信号ｄｑｍ０ｘが与えられると、読み出しデータの出力が禁止される。即ち、データマスク信号ｄｑｍ０ｘにより読み出しが禁止されると、出力ポインタ信号発生回路３４が、いずれの出力ポインタ信号の発生せず、従って、データラッチ回路２６にラッチされた読み出しデータはいずれも出力回路２８，３０，３２に供給されない。
【００６０】
図８に示される通り、センスバッファＳＢから最終段の出力回路２８，３０，３２までの間には、データマスク信号ｄｑｍ０ｘなどの論理を入れた回路は設けられていない。それにより、センスバッファＳＢで検出された読み出しデータは、制御信号による遅延を伴わずに、データラッチ回路２６まで出力される。そして、最終段で、データマスク信号ｄｑｍ０ｚによってデータ出力回路２８，３０，３２からデータ入出力端子ＤＱにデータが出力されるかされないかの判断が行われる。この構成により、クロックＣＬＫの立ち上がりエッジからデータ入出力端子ＤＱにデータが出力されるまでの制限時間であるＴＣＡＣを短くすることができる。
【００６１】
次に、書込データの流れに沿ってデータ入力回路を説明する。データ入出力端子ＤＱには、クロックＣＬＫの立ち上がりエッジに同期して、書込データＤｉｎが供給される。入力バッファ４０は、その書込データを取り込み、内部電源レベルに変換する。レベル変換された書込データＤｉｎは、入力ラッチ回路４２にラッチされる。入力データ構成選択回路４４は、入力ラッチ回路４２にラッチされた入力データに対して、４ビット構成、８ビット構成、１６ビット構成などの入力データのワード構成を選択刷る回路である。そして、書込データバススイッチ回路４６は、書込タイミング信号φｗに応答して、書込データを書込専用の共通データバスｗｃｄｂｚ及びテスト用書込データバスｔｗｄｂｚに供給する。この書込タイミング信号φｗは、書込タイミング信号発生回路４８により書込制御信号ｂｓｔｗｘに応答して生成される。
【００６２】
上記のデータ入出力端子ＤＱから書込データバススイッチ回路４６までが、データ入力回路に対応する。
【００６３】
書込アンプＷＡは、通常モード信号φｎとテストモード信号φｔとに応答して、書込専用の共通データバスｗｃｄｂｚかテスト用書込データバスｔｗｄｂｚのいずれか一方に従って、書込用グローバルデータバスｗｇｄｂｘ／ｚを駆動する。
【００６４】
図９は、図８の入出力回路の動作タイミングチャート図である。図９には、キャスレイテンシＣＬ＝２の場合であってバーストレングスＢＬ＝４の場合における、バースト読み出し後の書込動作が示される。時刻ｔ０〜ｔ７は、同期クロックＣＬＫの立ち上がりエッジにタイミングを示す。
【００６５】
タイミングｔ０でアクティブコマンドＡｃｔｉｖｅが供給され、図７に示したワード線ＷＬが駆動され、メモリセルＭＣ内のデータがビット線に読み出され、センスアンプＳＡが活性化されてビット線対の電圧を増幅する。
【００６６】
次に、タイミングｔ２で読み出しコマンドＲｅａｄが供給されると、それに応答して、読み出し制御信号ｂｓｔｒｚ及び読み出しイネーブル信号φｒが活性化レベル（Ｌレベル）になる。ここでの読み出しモードは、バーストレングスＢＬが４であり、４つの読み出しデータがクロックに同期して連続して出力されるように、出力回路が動作する。この読み出しイネーブル信号φｒに応答して、センスバッファＳＢが読み出し用の共通データバスｒｃｄｂｚに読み出しデータＤ１，Ｄ２，Ｄ３，Ｄ４を連続して出力する。
【００６７】
１番目の読み出しデータＤ１は、出力ポインタ信号ｐｏ０−２ｚに応答して出力制御回路２８に伝えられ、データ入出力端子ＤＱから出力される。ここではキャスレイテンシＣＬが２に設定され、最初の読み出しコマンドＲｅａｄの入力タイミングｔ２から２クロック後のタイミングｔ４で、データ入出力端子ＤＱに読み出しデータが出力される。
【００６８】
図９の例では、タイミングｔ３，ｔ４，ｔ５でバースト読み出しモード中にかかわらずデータマスク信号Ｍａｓｋが供給される。そのデータマスク信号Ｍａｓｋの入力に応答して、内部のデータマスク信号ｄｑｍ０ｚがＬレベルの活性化レベルになり、図中破線で示す通り、出力制御回路２８への出力ポインタ信号ｐｏ０−２ｚの供給が禁止される。その結果、２番目以降の読み出しデータＤ２、Ｄ３、Ｄ４のデータ出力回路への転送が禁止され、データ入出力端子ＤＱには、２番目以降の読み出しデータは出力されない。
【００６９】
そして、最後の読み出しモードであるタイミングｔ５の次のタイミングｔ６で、書込コマンドＷｒｉｔｅが供給される。この書込コマンドＷｒｉｔｅに応答して、データ入出力端子ＤＱに供給された書込データＤｉｎが、同じクロック周期内に書込専用の共通データバスｗｃｄｂｚに出力される。
【００７０】
この時、バースト読み出しモードでの４番目の読み出しデータＤ４が、読み出し専用の共通データバスｒｃｄｂｚに出力されるタイミングと、書込モードでの書込データＤｉｎが、書込専用の共通データバスｗｃｄｂｚに出力されるタイミングとが、きわめて近い或いは重なったタイミングになる。しかし、本実施の形態例では、共通データバスを、読み出し専用と書込専用とに分離したので、読み出しデータＤ４と書込データＤｉｎとが共通データバス上でファイトしてコンフリクトすることはない。
【００７１】
図９において、キャスレイテンシＣＬが３に設定されていた場合は、タイミングｔ２で供給される読み出しコマンドＲｅａｄに応答して、３クロック周期後のタイミングｔ５でデータ入出力端子ＤＱに最初のデータＤ１が出力される。そのような場合でも、バースト読み出し時に３つのデータマスク信号Ｍａｓｋを供給した後に書込コマンドＷｒｉｔｅを供給すれば、タイミングｔ７にて、データ入出力端子ＤＱには読み出しデータが存在せずに、書込データＤｉｎを入力することができる。
【００７２】
もちろん、キャスレイテンシＣＬが１に設定されたとしても、同様に３つのデータマスク信号Ｍａｓｋ後に書込コマンドＷｒｉｔｅを与えれば、同様にデータ入出力端子で読み出しデータと書込データとがコンフリクトすることは避けられる。
【００７３】
図９から明らかな通り、タイミングｔ５の最後の読み出し動作の直後のタイミングｔ６で書込コマンドを与えても、共通データバスでのデータのコンフリクトの問題はなく、書込動作の制約がない。
【００７４】
更に、共通データバスを、読み出し用と書込用とに分離し、それぞれの読み出し用共通データバスの間に書込用共通データバスを配置させることで、読み出し用共通データバスでのカップリングノイズによる波形の乱れはなく、読み出しに要する時間を短縮することができる。それにより、高速クロックのもとでも、バースト読み出し等のクロックに同期した高速読み出しを可能にする。
【００７５】
本実施の形態例は、例えばＲＡＭ・アンド・ロジック回路のＲＡＭの部分にも適用することができる。
【００７６】
本発明の保護範囲は、上記の実施の形態例に限定されず、請求の範囲に記載された発明とその均等物に及ぶ。
【００７７】
【発明の効果】
以上、本発明によれば、読み出し動作後の書込動作のタイミングを早くすることができ、動作周波数が高くなっても書込動作のタイミングを遅らせる等の制約をなくすことができる。また、本発明によれば、読み出しコマンドの入力から読み出しデータが出力されるまでの読み出しを高速化することができる。
【図面の簡単な説明】
【図１】従来のメモリデバイスの構成図である。
【図２】従来例の課題を説明するタイミングチャート図である。
【図３】本実施の形態例におけるメモリデバイスの構成図である。
【図４】図３のメモリデバイスにおける動作タイミングチャート図である。
【図５】本実施の形態例におけるメモリデバイスのより詳細な構成図である。
【図６】セグメント内の１つのメモリセルアレイとその両側のセンスアンプアレイとを示す図である。
【図７】セグメント内のローカルデータバスとグローバルデータバスの構造を示す図である。
【図８】共通データバスと入出力回路とを示すブロック図である。
【図９】図８の入出力回路の動作タイミングチャート図である。
【符号の説明】
ＳＧＭ０〜７      セグメント
ＳＢ              センスバッファ
ＷＡ              書込アンプ
ｒｃｄｂ＃ｚ            読み出し用共通データバス
ｗｃｄｂ＃ｚ            書込用共通データバス
ＤＱ              データ入出力端子
ｒｌｄｂ＃ｘ／ｚ          読み出し用ローカルデータバス
ｗｌｄｂ＃ｘ／ｚ          書込用ローカルデータバス
ｒｇｄｂ＃ｘ／ｚ          読み出し用グローバルデータバス
ｗｇｄｂ＃ｘ／ｚ          書込用グローバルデータバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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