(57)【特許請求の範囲】
【請求項１】
通常動作モード時には外部から与えられるシリアルデータを選択し、テストモード時には回路内部で生成される擬似ランダムシリアルデータを選択して出力するセレクタと、
前記セレクタで選択されたシリアルデータに基づいて一定周期のクロックを生成して抽出クロックとするクロック抽出回路と、
前記抽出クロックに基づいて前記シリアルデータをラッチしてリタイミングデータを生成するリタイミング回路と、
前記擬似ランダムシリアルデータを生成する擬似ランダムシリアルデータ発生器と、
前記リタイミングデータのビットエラーを検出するビットエラー検出器とを備え、
前記擬似ランダムシリアルデータ発生器は、所定の論理パターンのシード信号に基づいて前記擬似ランダムシリアルデータを発生するスクランブラ回路を有し、
前記ビットエラー検出器は、前記リタイミングデータに基づいてシード信号を再生するデスクランブラ回路と、前記デスクランブラ回路で再生された再生シード信号と前記スクランブラ回路に入力される元の前記シード信号との不一致を検出する不一致検出回路とを有する
ことを特徴とするクロック・データ・リカバリ回路。
【請求項２】
前記シード信号は、所定の論理レベルが一定期間に亘って連続するパターン信号であり、前記不一致検出回路による不一致検出後に前記論理レベルが反転される
ことを特徴とする請求項１記載のクロック・データ・リカバリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアルデータに同期して一定周期のクロックを生成し、このクロックによってシリアルデータのタイミングを正しく設定し直すクロック・データ・リカバリ回路に関する。
【０００２】
【従来の技術】
従来、クロック・データ・リカバリ回路は、図６に示すように、シリアルデータを一方の入力とする位相比較器（ＰＤ）６１と、この位相比較器６１の比較出力から交流成分を除去するローパスフィルタ（ＬＰＦ）６２と、このローパスフィルタ６２の直流出力電圧を制御電圧とし、その発振出力を抽出クロックとするとともに、この抽出クロックを位相比較器６１の他方の入力とする電圧制御発振器（ＶＣＯ）６３と、上記抽出クロックをクロック入力としかつシリアルデータをデータ（Ｄ）入力とするＤ‐フリップフロップ６４とから構成されている。
【０００３】
上記構成のクロック・データ・リカバリ回路において、位相比較器６１、ローパスフィルタ６２および電圧制御発振器６３が、シリアルデータに基づいて一定周期のクロックを生成し、このクロックを抽出クロックとするＰＬＬ(Phase Locked Loop) 回路構成のクロック抽出回路６５を構成し、Ｄ‐フリップフロップ６４がクロック抽出回路６５からの抽出クロックによってシリアルデータのタイミングを正しく設定し直し（リタイミング）、リタイミングデータとして出力するリタイミング回路６６を構成している。
【０００４】
ところで、上述したクロック・データ・リカバリ回路をＩＣ化した場合において、その動作試験を行う際は、図７に示すように、検査の対象となるクロック・データ・リカバリＩＣ、即ち被検査ＩＣ７１の前後に２つの検査装置７２，７３を配置し、前段の検査装置７２からは被検査ＩＣ７１に対して、当該ＩＣ７１に本来入力されるであろうシリアルデータに相当するシリアルデータを入力する一方、後段の検査装置７３では被検査ＩＣ７１から出力される抽出クロックおよびリタイミングデータを取り込み、元のシリアルデータと比較することによって正しく抽出されたクロックおよび正しく再現されたデータであるかを検査するようにしていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したように、被検査ＩＣ７１の前後に検査装置７２，７３を配置した従来の検査システムでは、被検査ＩＣ７１を半田付けにて検査装置７２，７３と直接接続することはできなく、ソケット等の接続器具を用いて接続せざるを得ないため、被検査ＩＣ７１が１ＧＨｚや２ＧＨｚ等の超高速のクロック・データ・リカバリＩＣの場合には、超高速の信号をそのまま正確に伝達することは難しい。したがって、かかる不具合を解消しつつ動作試験を行うためには、高価で低スループットの検査装置を使用せざるを得なく、結果として、動作試験にコストがかかり、低スループットでかつ不安定な動作試験となっていた。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、低コストにて、高スループットおよび高安定度の動作試験が可能なクロック・データ・リカバリ回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるクロック・データ・リカバリ回路は、通常動作モード時には外部から与えられるシリアルデータを選択し、テストモード時には回路内部で生成される擬似ランダムシリアルデータを選択して出力するセレクタと、このセレクタで選択されたシリアルデータに基づいて一定周期のクロックを生成して抽出クロックとするクロック抽出回路と、この抽出クロックに基づいてシリアルデータをラッチしてリタイミングデータを生成するリタイミング回路と、擬似ランダムシリアルデータを生成する擬似ランダムシリアルデータ発生器と、前記リタイミングデータのビットエラーを検出するビットエラー検出器とを備え、前記擬似ランダムシリアルデータ発生器が、所定の論理パターンのシード信号に基づいて前記擬似ランダムシリアルデータを発生するスクランブラ回路を有し、前記ビットエラー検出器が、前記リタイミングデータに基づいてシード信号を再生するデスクランブラ回路と、前記デスクランブラ回路で再生された再生シード信号と前記スクランブラ回路に入力される元の前記シード信号との不一致を検出する不一致検出回路とを有する構成となっている。
【０００８】
上記構成のクロック・データ・リカバリ回路において、セレクタは、外部から与えられるシリアルデータと、擬似ランダムシリアルデータ発生器で生成される擬似ランダムシリアルデータとを２入力とし、通常動作モード時には外部からのシリアルデータを選択し、テストモード時には擬似ランダムシリアルデータを選択する。擬似ランダムシリアルデータ発生器ではスクランブラ回路が、ある特定の論理パターンのシード信号が入力されると、ある規則にしたがって暗号化してランダムなパターンのシリアルデータを生成する。クロック抽出回路は、外部からのシリアルデータ又は擬似ランダムシリアルデータに基づいて一定周期のクロックを生成し、これを抽出クロックする。リタイミング回路は、この抽出クロックに基づいてシリアルデータをラッチしてリタイミングデータを生成する。そして、このリタイミングデータは、ビットエラー検出器に供給され、ビットエラー検出が行われる。具体的には、ビットエラー検出器において、デスクランブラ回路がリタイミングデータを元のシード信号として再生し、不一致検出回路が再生された再生シード信号が、元のシード信号と異なっていればその不一致を検出する。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。図１は、本発明の一実施形態を示すブロック図である。
【００１０】
図１において、外部から与えられるシリアルデータは、２入力セレクタ１の一方の入力となる。このセレクタ１は、後述する擬似ランダムシリアルデータを他方の入力とし、外部から与えられるテストモード信号（１／０）に基づいて２入力の一方を選択する。セレクタ１から出力されるシリアルデータは、クロック抽出回路２に供給される。このクロック抽出回路２は、図６に示したクロック抽出回路６５と同様の回路構成となっている。
【００１１】
すなわち、クロック抽出回路２は、シリアルデータを一方の入力とする位相比較器（ＰＤ）２１と、この位相比較器２１の比較出力から交流成分を除去するローパスフィルタ（ＬＰＦ）２２と、このローパスフィルタ２２の直流出力電圧を制御電圧とし、その発振出力を抽出クロックとするとともに、この抽出クロックを位相比較器２１の他方の入力とする電圧制御発振器（ＶＣＯ）２３とからなるＰＬＬ回路構成となっている。
【００１２】
このクロック抽出回路２で生成されたクロックは、抽出クロックとして外部へ出力されるとともに、リタイミング回路３を構成する例えばＤ‐フリップフロップ３１のクロック入力となる。Ｄ‐フリップフロップ３１は、セレクタ１からのシリアルデータをデータ（Ｄ）入力とし、クロック抽出回路２からの抽出クロックによってシリアルデータをリタイミング、リタイミングデータとして外部へ出力する。
【００１３】
このクロック抽出回路２およびリタイミング回路３に加え、先述した擬似ランダムシリアルデータを発生するための擬似ランダムシリアルデータ発生器４およびリタイミングデータのビットエラーを検出するためのビットエラー検出器５がそれぞれ設けられている。擬似ランダムシリアルデータ発生器４は図７の前段の検査装置７２に相当するものであり、外部から与えられるシード（ｓｅｅｄ）信号を入力とするスクランブラ回路４１と、このスクランブラ回路４１のクロック入力となるクロックを発生する発振器４２とから構成されている。
【００１４】
一方、ビットエラー検出器５は、図７の後段の検査装置７３に相当するものであり、リタイミング回路３から供給されるリタイミングデータを入力とするデスクランブラ回路５１と、このデスクランブラ回路５１の出力とシード信号との不一致を検出する排他的論理和（ＥＸ‐ＯＲ）回路５２と、この排他的論理和回路５２の出力をＳ（セット）入力とし、外部から与えられるフラグリセット信号をＲ（リセット）入力とするＲ／Ｓフリップフロップ５３とから構成されている。そして、Ｒ／Ｓフリップフロップ５３のＱ出力が、ビットエラーの発生を検出したことを示すフラグ信号として外部に出力される。
【００１５】
擬似ランダムシリアルデータ発生器４において、スクランブラ回路４１は、ある特定の論理パターンのシード信号が入力されると、ある規則にしたがって暗号化してランダムなパターンのシリアルデータを出力する回路である。このスクランブラ回路４１の回路構成の一例を図２に示す。同図から明らかなように、本スクランブラ回路４１は、例えば７個のＤ‐フリップフロップ４１１〜４１７と、２個の排他的論理和回路４１８，４１９とを備えた回路構成となっている。
【００１６】
７個のＤ‐フリップフロップ４１１〜４１７のうち、５個のフリップフロップ４１１〜４１５が相互に縦続接続され、残り２個のフリップフロップ４１６，４１７が相互に縦続接続され、図１の発振器４２の発振出力が各フリップフロップ４１１〜４１７の各クロック入力となっている。そして、４段目のフリップフロップ４１４のＱ出力と５段目のフリップフロップ４１５のＱ出力とが排他的論理和回路４１９の２入力となっている。
【００１７】
この排他的論理和回路４１９の出力は６段目のフリップフロップ４１６のＤ入力となっている。また、シード信号および７段目のフリップフロップ４１７のＱ出力が排他的論理和回路４１８の２入力となり、その出力が１段目のフリップフロップ４１１のＤ入力となっている。擬似ランダムシリアルデータは５段目のフリップフロップ４１５のＱ出力から導出される。以上の構成からなるスクランブラ回路４１においては、７段のＤ‐フリップフロップ４１１〜４１７にて構成されていることから、“１”又は“０”が連続する最大数が７個の擬似ランダムシリアルデータが生成される。
【００１８】
ビットエラー検出器５において、デスクランブラ回路５１は、スクランブラ回路４１からセレクタ１を介してクロック抽出回路２およびリタイミング回路３に与えられる擬似ランダムシリアルデータを、元のシード信号に戻すための回路である。このデスクランブラ回路５１の回路構成の一例を図３に示す。同図から明らかなように、本デスクランブラ回路５１は、スクランブラ回路４１と相補的な回路構成となっており、７個のＤ‐フリップフロップ５１１〜５１７と、２個の排他的論理和回路５１８，５１９とを備えている。
【００１９】
７個のＤ‐フリップフロップ５１１〜５１７のうち、５個のフリップフロップ５１１〜５１５が相互に縦続接続され、残り２個のフリップフロップ５１６，５１７が相互に縦続接続され、図１のクロック抽出回路２からの抽出クロックが各フリップフロップ５１１〜５１７の各クロック入力となり、図１のリタイミング回路３からのリタイミングデータが１段目のフリップフロップ５１１のＤ入力となっている。
【００２０】
そして、４段目のフリップフロップ５１４のＱ出力と５段目のフリップフロップ５１５のＱ出力とが排他的論理和回路５１８の２入力となっている。この排他的論理和回路５１８の出力は、６段目のフリップフロップ５１６のＤ入力となっている。さらに、７段目のフリップフロップ４１７のＱ出力および図１のリタイミング回路３からのリタイミングデータが排他的論理和回路５１９の２入力となり、その出力が図１のスクランブラ回路４１に入力された元のシード信号として再生される。
【００２１】
ビットエラー検出器５において、デスクランブラ回路５１によって再生されたシード信号（以下、再生シード信号と称する）が元のシード信号と全く同じであれば、排他的論理和回路５２からは出力が発生されない。一方、再生シード信号が元のシード信号と異なっていれば、その不一致を検出する排他的論理和回路５２から出力が発生される。そして、その検出出力によってＲ／Ｓフリップフロップ５３がセットされ、そのＱ出力として論理“１”（“Ｈ”レベル）のフラグ信号が出力される。
【００２２】
次に、上記構成の本実施形態に係るクロック・データ・リカバリ回路の回路動作について説明する。本クロック・データ・リカバリ回路は、上述したことから明らかなように、回路動作の動作試験を行うためのテスト回路を内蔵したものであり、外部から与えられるテストモード信号によって通常動作モードとテストモードとに切り替え可能となっている。
【００２３】
通常動作モード時には、テストモード信号が“０”となる。これにより、セレクタ１は外部から与えられるシリアルデータを選択し、クロック抽出回路２およびリタイミング回路３に供給する。ここで、クロック抽出回路２およびリタイミング回路３の回路動作について、図４のタイミングチャートを用いて説明する。図４において、Ｔはシリアルデータ（ａ）および抽出クロック（ｂ）の各周期である。
【００２４】
先ず、クロック抽出回路２において、位相比較器２１はシリアルデータ（ａ）と電圧制御発振器２３の発振出力である抽出クロック（ｂ）との位相を比較し、その位相差に応じた出力を発生する。この位相差出力は、ローパスフィルタ２２で交流成分が除去されることにより、電圧制御発振器２３にその直流制御電圧として与えられる。電圧制御発振器２３は、直流制御電圧がゼロのときは回路定数で定まる自走発振周波数で発振し、また直流制御電圧が与えられたときにはその極性およびレベルに応じて発振周波数が変化する。
【００２５】
その結果、クロック抽出回路２からは、シリアルデータ（ａ）に同期してその周期Ｔと同じ周期の抽出クロック（ｂ）が出力される。そして、リタイミング回路３では、Ｄ‐フリップフロップ３１によってシリアルデータ（ａ）を抽出クロック（ｂ）に同期してラッチすることにより、シリアルデータ（ａ）に対するリタイミング処理が行われ、Ｄ‐フリップフロップ３１のＱ出力がリタイミングデータ（ｃ）として出力される。
【００２６】
テストモード時には、テストモード信号が“１”となる。このテストモード時の回路動作について、図５のタイミングチャートを用いて説明する。先ず、擬似ランダムシリアルデータ発生器４に外部から与えるシード信号を少なくとも一度反転する。シード信号の立上がりタイミングがこれに対応する。スクランブラ回路４１は、稀にオール“０”又は“１”で停止していることがあるが、シード信号の反転により、擬似ランダムシリアルデータの発生を開始する。
【００２７】
セレクタ１は、テストモード信号が“１”のとき、擬似ランダムシリアルデータ発生器４で発生される擬似ランダムシリアルデータを選択し、クロック抽出回路２およびリタイミング回路３に供給する。そして、クロック抽出回路２のＰＬＬがロックした後に、ビットエラー検出器５に与えていたフラグリセット信号を“Ｌ”レベルとし、Ｒ／Ｓフリップフロップ５３をセット可能な状態にする。
【００２８】
このＲ／Ｓフリップフロップ５３のリセットリリースのタイミングＴ０からシード信号が“０”に反転する直前のタイミングＴ１までの期間において、本クロック・データ・リカバリ回路が持つ本来の機能であるクロック抽出回路２およびリタイミング回路３の回路動作の動作試験が可能となる。
【００２９】
この動作試験において、回路上何ら欠陥がなく、デスクランブラ回路５１の出力である再生シード信号が元のシード信号と一致していれば、その不一致を検出する排他的論理和（ＥＸ‐ＯＲ）回路５２の出力（ＥＸ‐ＯＲ出力）が“Ｌ”レベルにあり、Ｒ／Ｓフリップフロップ５３はセットされない。したがって、時刻Ｔ１でＲ／Ｓフリップフロップ５３のＱ出力であるフラグ信号を調べれば、フラグ信号が“Ｌ”レベルであり、リタイミングデータが正確であったこと、即ちクロック抽出回路２およびリタイミング回路３に回路上の欠陥がなく、回路動作が正常であったことを知ることができる。
【００３０】
一方、クロック抽出回路２またはリタイミング回路３に回路不良などの欠陥があり、これに伴ってリタイミングデータに誤りがあると、本来継続して“Ｈ”レベルにある筈の再生シード信号が、誤り箇所で図５に破線で示す如く“Ｌ”レベルとなり、元のシード信号と異なるデータとなる。すると、排他的論理和回路５２がこの不一致を検出し、そのＥＸ‐ＯＲ出力が図５に破線で示す如く“Ｈ”レベルとなってＲ／Ｓフリップフロップ５３をセットする。これにより、フラグ信号が“Ｈ”レベルとなる。したがって、時刻Ｔ１でフラグ信号を調べれば、クロック抽出回路２またはリタイミング回路３に回路不良などの欠陥があることを知ることができる。
【００３１】
ところで、ビットエラー検出器５の例えば排他的論理和回路５２やＲ／Ｓフリップフロップ５３に回路不良があった場合には、クロック抽出回路２またはリタイミング回路３に回路不良などの欠陥があっても、フラグ信号が“Ｈ”レベルにならない場合があるため、“Ｌ”レベルのフラグ信号が本当にクロック抽出回路２やリタイミング回路３に回路不良などの欠陥がないことを示すものなのか、ビットエラー検出器５の回路不良によるものなのかを識別できない懸念がある。
【００３２】
そこで、論理“１”が連続するパターンのシード信号に基づいて擬似ランダムシリアルデータを生成し、これに基づいてビットエラー検出を行った後、シード信号を再度論理“０”に反転する。図５のタイミングチャートにおいて、シード信号の立下がりタイミングがこの論理の反転に対応する。これにより、ビットエラー検出器５に回路不良がない場合には、スクランブラ回路４１、セレクタ１、クロック抽出回路２、リタイミング回路３およびデスクランブラ回路５１の系での遅延の期間において、元のシード信号と再生シード信号とが不一致となり、排他的論理和回路５２がこの不一致を検出し、Ｒ／Ｓフリップフロップ５３をセットする。これにより、フラグ信号が“Ｈ”レベルとなる。
【００３３】
したがって、図５のタイミングチャートにおける時刻Ｔ２でフラグ信号を調べれば、ビットエラー検出器５の回路動作が正常であることがわかり、時刻Ｔ１でフラグ信号が“Ｌ”レベルであったのが、ビットエラー検出器５の回路不良によるものでないことが証明できる。さらに、図５のタイミングチャートに示すように、時刻Ｔ２の後にフラグリセット信号を“Ｈ”レベルにして、Ｒ．Ｓフリップフロップ５３を再度リセットしてから、時刻Ｔ３までの期間においてフラグ信号を再度調べるようにしても良く、これによりクロック抽出回路２やリタイミング回路３の回路不良などの欠陥の有無をより正確に検出できる。
【００３４】
上述したように、擬似ランダムシリアルデータ発生器４およびビットエラー検出器５を内蔵したクロック・データ・リカバリ回路においては、外部から与えられるシード信号とフラグリセット信号はクロック抽出回路２およびリタイミング回路３と同期する必要のない信号であるため、低速でも良い。また、ビットエラー検出器５のＲ／Ｓフリップフロップ５３から出力されるフラグ信号を、あるタイミングにおいて１／０判別するだけで、試験結果を知ることができる。その結果、クロック抽出／データリタイミングを超高速で試験する場合であっても、低速の信号供給と測定だけで動作試験を実現できるため、低コストにて高スループットおよび高安定度の動作試験が可能となる。
【００３５】
なお、上記実施形態に係る回路構成は一例に過ぎず、これに限定されるものではない。すなわち、クロック抽出回路２として、ＰＬＬ回路構成のものを用いたが、例えば、通過帯域の境界が鮮明なＳＡＷ(Surface Acoustic Wave；弾性表面波）フィルタを用いて構成することも可能である。
【００３６】
また、スクランブラ回路４１を用いて擬似ランダムシリアルデータを発生する回路構成としたが、メモリを用いてこのメモリに“１”と“０”の任意のパターンを記憶しておき、これを順次読み出すようにしても擬似ランダムシリアルデータを発生することが可能である。ただし、ＩＣ化を考えた場合には、スクランブラ回路４１を用いた方が、回路構成を簡略化し、低コスト化を図る上で有利である。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、擬似ランダムシリアルデータ発生器およびビットエラー検出器を内蔵し、外部から超高速の信号を与えなくても、超高速の動作試験を行い得る構成としたので、低コストにて高スループットおよび高安定度の動作試験が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】スクランブラ回路の回路構成の一例を示すブロック図である。
【図３】デスクランブラ回路の回路構成の一例を示すブロック図である。
【図４】クロック抽出およびデータリタイミングの動作説明のためのタイミングチャートである。
【図５】テストモード時の動作説明のためのタイミングチャートである。
【図６】従来例を示すブロック図である。
【図７】従来の検査システムの構成図である。
【符号の説明】
１  セレクタ    ２  クロック抽出回路    ３  リタイミング回路
４  擬似ランダムシリアルデータ発生器    ５  ビットエラー検出器
２１  位相比較器    ２２  ローパスフィルタ    ２３  電圧制御発振器
３１  Ｄ‐フリップフロップ    ４１  スクランブラ回路    ４２  発振器
５１  デスクランブラ回路    ５２  排他的論理和回路
５３  Ｒ／Ｓフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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