(57)【特許請求の範囲】
【請求項１】
入力信号の波形を整形して出力する半導体集積回路において、
入力されるパルス幅制御信号に応じて、前記入力信号のパルス幅を調節した信号を出力するパルス幅変換手段と、
前記パルス幅変換手段の出力信号を、入力される遅延量制御信号に応じて遅延させた信号を出力する遅延制御手段と、
前記パルス幅変換手段の出力信号の立ち下がりエッジを検出し、前記遅延制御手段の出力信号の立ち上がりエッジを検出し、前記パルス幅変換手段の出力信号の立ち下がりエッジと、当該立ち下がりエッジの直前の立ち上がりエッジが前記遅延制御手段により遅延されて出力された立ち上がりエッジとの位相差が小さくなるように、前記パルス幅変換手段を制御する第１の位相制御手段と、
前記パルス幅変換手段の出力信号の立ち上がりエッジを検出し、前記パルス幅変換手段の出力信号と前記遅延制御手段の出力信号の位相差を比較し、前記パルス幅変換手段の出力信号の立ち上がりエッジと、当該立ち上がりエッジの直前の立ち下がりエッジが前記遅延制御手段により遅延されて出力された立ち下がりエッジとの位相差が小さくなるように、前記遅延制御手段を制御する第２の位相制御手段を備え、
前記第１の位相制御手段は、
前記パルス幅変換手段の出力信号と前記遅延制御手段の出力信号の位相を比較する位相比較手段と、
前記パルス幅変換手段を制御するため前記パルス幅制御信号を生成する制御信号生成手段を備え、
前記第２の位相制御手段は、
前記パルス幅変換手段の出力信号と前記遅延制御手段の出力信号の位相を比較する位相比較手段と、
前記遅延制御手段を制御するための前記遅延量制御信号を生成する制御信号生成手段を備え、
前記入力信号のパルス幅を周期の１／２に整形した前記パルス幅変換手段または前記遅延制御手段の出力信号を出力することを特徴とする半導体集積回路。
【請求項２】
前記パルス幅変換手段の出力と前記遅延制御手段の入力との間に設けられ、前記パルス幅変換手段の出力信号を一定時間だけ遅延させるバッファ手段をさらに備えたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記パルス幅変換手段の入力側に設けられ、前記入力信号を入力し位相を制御して前記パルス幅変換手段に出力し、かつ前記バッファ手段の出力信号をフィードバック入力信号として入力するＰＬＬ回路をさらに備えたことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記パルス幅変換手段が、
前記第１の位相制御手段の制御により遅延量を変化させる可変遅延手段と、
入力信号と前記可変遅延手段の出力信号との論理積を演算して出力する論理積手段と、
入力信号と前記可変遅延手段の出力信号との論理和を演算して出力する論理和手段と、
前記第１の位相制御手段の制御にしたがって、前記論理積手段の出力信号または前記論理和手段の出力信号のいずれか一方を選択的に出力する選択手段とを備えることを特徴とする請求項１ないし請求項３に記載の半導体集積回路。
【請求項５】
前記遅延制御手段が、予め設定された遅延量を持つ遅延選択回路を、複数個直列に接続して備え、
前記遅延選択回路が、前記第２の位相制御手段の制御にしたがって、入力信号をそのまま出力するか、または前記遅延量だけ遅延して出力することを特徴とする請求項１ないし請求項４に記載の半導体集積回路。
【請求項６】
前記遅延選択回路が、
入力信号を一定時間だけ遅延させるバッファ手段と、
前記第２の位相制御手段の制御にしたがって、入力信号または前記バッファ手段の出力信号のいずれか一方を選択的に出力する選択手段とを備えることを特徴とする請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パルス信号の発生技術において所望のデューティのパルス信号を得るために用いられる半導体集積回路に関し、特にデューティが５０パーセントのパルス信号を出力する半導体集積回路に関する。
【０００２】
【従来の技術】
従来、半導体技術において、所望のデューティのパルス信号を得るための種々の手段が提案されている。この種の従来技術として、例えば特開昭６０−２１７７２２号公報に開示されたパルス信号発生回路がある。図１３は同公報に記載された半導体集積回路の構成を示すブロック図、図１４は当該半導体集積回路の出力パルス信号の波形図である。図１３を参照すると、当該従来技術による半導体集積回路は、遅延時間ｔ１の遅延路Ｌ１と遅延時間ｔ２の遅延路Ｌ２とを直列に接続して遅延時間ｔ１＋ｔ２の遅延路Ｌ０を構成する。そして、遅延路Ｌ０の出力をインバータ１３０２で論理反転し、論理和回路１３０１を介して遅延路Ｌ０の入力に帰還させる。また、遅延路Ｌ０の中間タップ点、すなわち遅延路Ｌ１の出力もインバータ１３０３で論理反転して論理和回路１３０１を介して遅延路Ｌ０の入力に帰還させる。これにより、遅延時間ｔｌの遅延ループと遅延時間ｔｌ＋ｔ２の遅延ループが形成される。
【０００３】
次に、上記のように構成された従来の半導体集積回路の動作について説明する。上述したように、２つの遅延ループを伝達して循環する論理信号（パルス信号）は、論理和回路１３０１によって１つの論理信号にされてから遅延路Ｌ０の入力に戻されるようになっている。つまり、互いに遅延時間の異なる２種類の遅延ループを循環する信号を干渉させ合いながら発振動作を行ない、そうして発信されるパルス信号が出力される。この結果、２つの遅延時間ｔ１とｔ２とを操作することにより、出力パルス信号のデューティ、すなわちｔｍ＝ｔ１とｔｍ＝ｔ１＋ｔ２との比を制御して所望のデューティを得る。
【０００４】
また、この種の他の従来技術として、例えば特開昭６３−２３７６１０号公報に開示された半導体集積回路がある。図１５は同公報に記載された半導体集積回路の構成を示すブロック図、図１６は図１５のデューティ判定回路の構成を示すブロック図である。図１５及び図１６を参照すると、当該従来技術による半導体集積回路は、入力信号と当該入力信号を遅延した遅延信号とを、排他的論理和演算により逓倍した逓倍信号を得る排他的論理和回路１５０１と、遅延量の異なる複数個の遅延回路１５０２と、排他的論理和回路１５０１の出力を固定のデューティ値とするために遅延回路１５０２の遅延量の変化方向を指定する判定信号を出力するデューティ判定回路１５０３と、デューティ判定回路１５０３の判定信号を入力して指定された遅延量の変化方向にしたがって遅延回路1502の遅延量を切り換える選択器1504とを備える。
【０００５】
次に、上記のように構成された従来の半導体集積回路の動作について説明する。本従来技術において、入力信号と遅延信号とから排他的論理和回路１５０１により得られる逓倍信号の正のパルス幅は、遅延量により決定される。デューティ判定回路１５０３は、排他的論理和回路から出力される逓倍信号の正のパルス幅と負のパルス幅とを電圧として検出し、当該パルス幅が予め定められた値になるように遅延量を切り替えることによりデューティを調節することができる。これにより、入力信号を逓倍した出力信号のデューティを所望の値に設定することができる。
【０００６】
【発明が解決しようとする課題】
しかし、上述した従来技術において、特開昭６０−２１７７２２号公報に開示された従来の半導体集積回路は、動作周波数の下限が制限されるという欠点があった。その理由は、回路構成がリング発振器となっているため、回路を構成する遅延素子の遅延時間を長くするとパルス信号の波形がなまってしまい、ノイズが発生して誤動作を起こす原因となるからである。
【０００７】
また、当該従来の半導体集積回路は、回路動作が安定し、入力信号の周期より長い時間停止した後、入力信号の入力を再開した場合に、当該入力信号を直ちに追従することができないという欠点があった。その理由は、半導体集積回路の回路構成がリング発振器となっているからである。
【０００８】
同様に、特開昭６３−２３７６１０号公報に開示された従来の半導体集積回路は、回路動作が安定し、入力信号の周期より長い時間停止した後、入力信号の入力を再開した場合に、当該入力信号を直ちに追従することができないという欠点があった。その理由は、デューティ判定手段において積分回路を用いているからである。
【０００９】
さらに、当該従来の半導体集積回路は、入力信号と遅延信号の内のいずれか一方を出力するため、入力信号を逓倍した出力信号しか得られないという欠点があった。また、入力信号のデューティが５０パーセントの時以外は、出力信号のデューティが５０パーセントにならないという欠点があった。
【００１０】
本発明の目的は、入力信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅とが異なっていても、出力信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅とを等しくすることができる半導体集積回路を提供することにある。
【００１１】
また、本発明の他の目的は、入力信号の周期と出力信号の周期とを等しくすることができる半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成する本発明は、入力信号の波形を整形して出力する半導体集積回路において、入力されるパルス幅制御信号に応じて、前記入力信号のパルス幅を調節して出力するパルス幅変換手段と、前記パルス幅変換手段の出力信号を、入力される遅延量制御信号に応じて遅延させて出力する遅延制御手段と、前記パルス幅変換手段の出力信号の立ち下がりエッジを検出し、前記遅延制御手段の出力信号の立ち上がりエッジを検出し、前記パルス幅変換手段の出力信号の立ち下がりエッジと、当該立ち下がりエッジの直前の立ち上がりエッジが前記遅延制御手段により遅延されて出力された立ち上がりエッジとの位相差が小さくなるように、前記パルス幅変換手段を制御する第１の位相制御手段と、前記パルス幅変換手段の出力信号の立ち上がりエッジを検出し、前記パルス幅変換手段の出力信号と前記遅延制御手段の出力信号の位相差を比較し、前記パルス幅変換手段の出力信号の立ち上がりエッジと、当該立ち上がりエッジの直前の立ち下がりエッジが前記遅延制御手段により遅延されて出力された立下りエッジとの位相差が小さくなるように、前記遅延制御手段を制御する第２の位相制御手段を備え、前記第１の位相制御手段は、前記パルス幅変換手段の出力信号と前記遅延制御手段の出力信号の位相を比較する位相比較手段と、前記パルス幅変換手段を制御するため前記パルス幅制御信号を生成する制御信号生成手段を備え、前記第２の位相制御手段は、前記パルス幅変換手段の出力信号と前記遅延制御手段の出力信号の位相を比較する位相比較手段と、前記遅延制御手段を制御するための前記遅延量制御信号を生成する制御信号生成手段を備え、前記入力信号のパルス幅を周期の１／２に整形した前記パルス幅変換手段または前記遅延制御手段の出力信号を出力することを特徴とする。
【００１３】
請求項２の本発明の半導体集積回路は、前記パルス幅変換手段の出力と前記遅延制御手段の入力との間に設けられ、前記パルス幅変換手段の出力信号を一定時間だけ遅延させるバッファ手段をさらに備えたことを特徴とする。
【００１４】
請求項３の本発明の半導体集積回路は、前記パルス幅変換手段の入力側に設けられ、前記入力信号を入力し位相を制御して前記パルス幅変換手段に出力し、かつ前記バッファ手段の出力信号をフィードバック入力信号として入力するＰＬＬ回路をさらに備えたことを特徴とする。
【００１５】
請求項４の本発明の半導体集積回路は、前記パルス幅変換手段が、前記第１の位相制御手段の制御により遅延量を変化させる可変遅延手段と、入力信号と前記可変遅延手段の出力信号との論理積を演算して出力する論理積手段と、入力信号と前記可変遅延手段の出力信号との論理和を演算して出力する論理和手段と、前記第１の位相制御手段の制御にしたがって、前記論理積手段の出力信号または前記論理和手段の出力信号のいずれか一方を選択的に出力する選択手段とを備えることを特徴とする。
【００１６】
請求項５の本発明の半導体集積回路は、前記遅延制御手段が、予め設定された遅延量を持つ遅延選択回路を、複数個直列に接続して備え、前記遅延選択回路が、前記第２の位相制御手段の制御にしたがって、入力信号をそのまま出力するか、または前記遅延量だけ遅延して出力することを特徴とする。
【００１７】
請求項６の本発明の半導体集積回路は、前記遅延選択回路が、入力信号を一定時間だけ遅延させるバッファ手段と、前記第２の位相制御手段の制御にしたがって、入力信号または前記バッファ手段の出力信号のいずれか一方を選択的に出力する選択手段とを備えることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施例について図面を参照して詳細に説明する。
【００２０】
図１は、本発明の第１の実施形態による半導体集積回路の構成を示すブロック図である。図１を参照すると、本実施形態の半導体集積回路は、入力信号のパルス幅を変化させるパルス幅変換回路１０と、入力信号を任意の遅延量で遅延させる遅延制御回路２０と、パルス幅変換回路１０及び遅延回路２０を制御する２つの位相制御回路３０、４０とを備える。図示のように、パルス幅変換回路１０の出力は、遅延制御回路２０の入力に接続されると共に、パルス幅変換回路１０を制御する第１の位相制御回路３０の立ち下がりエッジを検出する端子、及び遅延制御回路２０を制御する第２の位相制御回路４０の立ち上がりエッジを検出するための端子に接続されている。また、遅延制御回路２０の出力は、第１の位相制御回路３０の立ち上がりエッジを検出するための端子、及び第２の位相制御回路４０の立ち下がりエッジを検出するための端子に接続されている。そして、第１の位相制御回路３０の制御出力がパルス幅変換回路１０の選択入力に接続され、第２の位相制御回路４０の制御出力が遅延制御回路１０の選択入力に接続されている。なお、図１には本実施形態における特徴的な構成のみを記載し、他の一般的な構成については記載を省略してある。
【００２１】
図４は、パルス幅変換回路１０の構成を示すブロック図である。図４を参照すると、パルス幅変換回路１０は、入力端子５１から入力した入力信号を遅延させて出力する可変遅延回路１１と、当該入力信号及び可変遅延回路１１の出力信号の論理積演算を行う論理積回路１２と、当該入力信号及び可変遅延回路１１の出力信号の論理和演算を行う論理和回路１３と、論理積回路１２の出力信号及び論理和回路１３の出力信号を入力していずれか一方を選択的に出力端子５２から出力する選択器１４とを備える。可変遅延回路１１は、制御信号ｓ５により遅延量を設定することができる。論理積回路１２は、入力端子５１から入力した入力信号と可変遅延回路１１により遅延された信号ｓ１とを論理積演算することにより、信号のハイレベルにおけるパルス幅が可変遅延回路１１の遅延量だけ狭くなった出力信号ｓ２を出力する。論理和回路１３は、入力端子５１から入力した入力信号と可変遅延回路１１により遅延された信号ｓ１とを論理和演算することにより、信号のハイレベルにおけるパルス幅が可変遅延回路１１の遅延量だけ広くなった出力信号ｓ３を出力する。選択器１４は、選択信号ｓ４により制御されて論理積回路１２の出力信号ｓ２と論理和回路１３の出力信号ｓ３のいずれかを出力端子５２から出力する。したがって、図５の波形図に示すように、可変遅延回路１１による遅延量を調節し、選択信号ｓ４を切り換えることによって、パルス幅変換回路１０の出力信号におけるパルス幅を任意に変更することができる。選択信号ｓ４及び制御信号ｓ５は第１の位相制御回路３０から送られる。
【００２２】
図６は、遅延制御回路２０の構成を示すブロック図である。図６を参照すると、遅延制御回路２０は、選択的に入力信号を遅延しまたはそのまま出力する遅延選択回路２１を複数個直列に接続してある。図６に示す例では、遅延選択回路２１を３個接続している。そして、例えば遅延選択回路２１ｂの遅延量を遅延選択回路２１ａの遅延量の２倍とし、遅延選択回路２１ｃの遅延量を遅延選択回路２１ｂの２倍として、各遅延選択回路２１ａ〜２１ｃを個別に制御することにより、きめ細かい遅延量の設定を行うことができる。なお、遅延選択回路２１の接続個数及び遅延量は、図示の例に限るものではなく、必要に応じて任意に設定することができる。
【００２３】
遅延選択回路２１は、例えば図７に示すように、バッファ回路２２と選択器２３との組合せで実現できる。図７を参照すると、遅延選択回路２１に入力された信号ｓ９は２つに分岐され、一方はそのまま選択器２３に入力され、他方はバッファ回路２２に入力される。そしてバッファ回路２２の出力信号ｓ１０が選択器２３に入力される。選択信号ｓ１２を切り換えることにより、入力信号またはバッファ回路２２の出力信号の一方が選択されて出力される（ｓ１１）。遅延選択回路２１の動作を示す図８の波形図を参照すると、選択信号ｓ１２がローレベルであれば、入力信号ｓ９が遅延選択回路２１の出力信号ｓ１１として出力され、選択信号ｓ１２がハイレベルであれば、バッファ回路２２の出力信号ｓ１０が遅延選択回路２１の出力信号ｓ１１として出力される。このようにして、遅延選択回路２１において信号を遅延させるかどうかを選択することができる。また、バッファ回路２２の記憶容量により遅延量を設定することができる。
【００２４】
図９は第１、第２の位相制御回路３０、４０のシンボル図である。第１、第２の位相制御回路３０、４０は、例えば図１０に示すように、位相比較回路３１とアップダウンカウンタ回路３２とを組み合わせて実現できる。図１０を参照すると、位相比較回路３１は、パルス信号の立ち上がりエッジを検出するための端子３３及びパルス信号の立ち下がりエッジを検出するための端子３４から信号を入力して位相を比較し、位相進みｓ１３及び位相遅れｓ１４を出力する。アップダウンカウンタ回路３２は、位相比較回路３１から出力された位相進みｓ１３または位相遅れｓ１４に基づいてパルス幅変換回路１０または遅延制御回路２０の制御信号を出力する。これにより、第１の位相制御回路３０においては、入力信号の位相差が小さくなるようにパルス幅変換回路１０を制御し、第２の位相制御回路４０においては、入力信号の位相差が小さくなるように遅延制御回路２０を制御する。
【００２５】
次に、本実施形態の動作について説明する。入力端子５１から入力したパルス信号は、パルス幅変換回路１０においてパルス幅を変更された後、遅延制御回路２０に送られ、遅延時間を制御されて出力される。また、パルス幅変換回路１０及び遅延制御回路２０の出力は、第１、第２の位相制御回路３０、４０を介してパルス幅変換回路１０及び遅延制御回路２０にフィードバックされる。これにより、端子５２、５３、５４において、ハイレベルにおけるパルス幅とローレベルにおけるパルス幅とが等しい、デューティが５０パーセントのパルス信号を得ることができる。
【００２６】
図２は入力信号のハイレベルにおけるパルス幅が狭い場合の本実施形態の動作を示す波形図、図３は入力信号のハイレベルにおけるパルス幅が広い場合の本実施形態の動作を示すの波形図である。第１の位相制御回路３０において入力信号の位相差が小さくなるようにパルス幅変換回路１０を制御することにより、端子５２から得られる信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅とが等しくなっている。また、第２の第１の位相制御回路３０において入力信号の位相差が小さくなるように遅延制御回路２０を制御することにより、端子５４から得られる信号は、ハイレベルにおけるパルス幅とローレベルにおけるパルス幅とが等しく、かつ端子５２から得られる信号を反周期分遅延した状態となっている。
【００２７】
また、入力端子５１における入力信号の周期をＴ、端子５２から得られる信号のハイレベルにおけるパルス幅をｔｗ、遅延制御回路２０による遅延時間をｔｄとすると、端子５２から得られる信号の立ち下がりエッジと端子５４から得られる信号の立ち上がりエッジとの位相差がなく、かつ端子５２から得られる信号の立ち上がりエッジと端子５４から得られる信号の立ち下がりエッジとの位相差がない場合は、
Ｔ＝ｔｗ＋ｔｄ
ｔｗ＝ｔｄ
が成り立ち、
Ｔ＝ｔｗ＋ｔｄ＝２ｔｗ
となるから、
ｔｗ＝Ｔ／２
となり、パルス幅ｔｗが周期Ｔの１／２、すなわち入力信号に対してデューティが５０パーセントのパルス信号を得ることができる。
【００２８】
図１１は、本発明の第２の実施形態による半導体集積回路の構成を示すブロック図である。図１１を参照すると、本実施形態の半導体集積回路は、入力信号のパルス幅を変化させるパルス幅変換回路１０と、入力信号を任意の遅延量で遅延させる遅延制御回路２０と、パルス幅変換回路１０及び遅延回路２０を制御する２つの位相制御回路３０、４０と、パルス幅変換回路１０の出力信号を一定時間だけ遅延させて遅延制御回路２０へ送るバッファ回路７０とを備える。本実施形態において、バッファ回路７０以外の構成要素は、構成及び接続関係とも、図１に示した第１実施形態の対応する各構成要素と同様であるため、同一の符号を付して説明を省略する。
【００２９】
パルス幅変換回路１０の出力と遅延制御回路２０の入力との間にバッファ回路７０を設けたことにより、遅延制御回路２０における負担が少なくなるため、遅延制御回路２０の回路規模を小さくすることができる。これにより、デューティが５０パーセントの出力信号を多くの付加に分配することが可能となる。
【００３０】
図１２は、本発明の第３の実施形態による半導体集積回路の構成を示すブロック図である。図１２を参照すると、本実施形態の半導体集積回路は、入力信号のパルス幅を変化させるパルス幅変換回路１０と、入力信号を任意の遅延量で遅延させる遅延制御回路２０と、パルス幅変換回路１０及び遅延回路２０を制御する２つの位相制御回路３０、４０と、パルス幅変換回路１０の出力信号を一定時間だけ遅延させて遅延制御回路２０へ送るバッファ回路７０とを備えると共に、パルス幅変換回路１０の入力端子５１に接続されたＰＬＬ回路８０を備える。本実施形態において、パルス幅変換回路１０、遅延制御回路２０及び第１、第２の位相制御回路３０、４０は、構成及び接続関係とも、図１に示した第１実施形態の対応する各構成要素と同様である。また、バッファ回路７０は、図１１に示した第２実施形態のバッファ回路７０と同様である。したがって、これらの構成要素に関しては、図１及び図１１と同一の符号を付して説明を省略する。
【００３１】
パルス幅変換回路１０の入力端子５１にＰＬＬ回路８０を接続したため、入力信号は、ＰＬＬ回路８０を経た後にパルス幅変換回路１０に入力されることとなる。また、遅延制御回路２０の入力端子５３がＰＬＬ回路８０のフィードバック入力に接続されている。そして、フィードバックされる端子５３から得られる信号、すなわちバッファ回路７０の出力信号と、ＰＬＬ回路８０の入力端子５５に入力される入力信号との位相差を合わせることにより、パルス幅変換回路１０及びバッファ回路７０の遅延によるスキューを低減することができる。
【００３２】
以上好ましい実施例をあげて本発明を説明したが、本発明は必ずしも上記実施例に限定されるものではない。
【００３３】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、入力信号であるパルス信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅とを２つの位相制御回路で検出し、その結果をフィードバックして入力信号のパルス幅を調整することにより、入力信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅とが異なっている場合であっても、出力信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅とを等しくすることができるため、デューティが５０パーセントのパルス信号を得ることができるという効果がある。
【００３４】
そして、回路構成がリング発振器ではないため、遅延素子の遅延時間を長くしてもパルス信号の波形がなまって誤動作の原因となるノイズを発生することがないため、動作周波数の下限が制限されることがないという効果がある。
【００３５】
また、回路構成がリング発振器ではなく、積分回路も用いていないため、従来技術に存在した、回路動作が安定し、入力信号の周期より長い時間停止した後、入力信号の入力を再開した場合に、当該入力信号を直ちに追従することができないという欠点を解消することができる。
【００３６】
さらに、入力信号を逓倍することがないため、入力信号の周期と出力信号の周期を等しくすることができるという効果がある。
【図面の簡単な説明】
【図１】  本発明の第１実施形態による半導体集積回路の構成を示すブロック図である。
【図２】  第１実施形態の動作を示す波形図であり、入力信号のハイレベルにおけるパルス幅が狭い場合の動作を示す図である。
【図３】  第１実施形態の動作を示す波形図であり、入力信号のハイレベルにおけるパルス幅が広い場合の動作を示す図である。
【図４】  第１実施形態におけるパルス幅変換回路の構成を示すブロック図である。
【図５】  図４のパルス幅変換回路の動作を示す波形図である。
【図６】  第１実施形態における遅延制御回路の構成を示すブロック図である。
【図７】  図６の遅延選択回路における構成を示すブロック図である。
【図８】  図７の遅延選択回路の動作を示す波形図である。
【図９】  第１実施形態の位相制御回路のシンボル図である。
【図１０】  第１実施形態における位相制御回路の構成を示すブロック図である。
【図１１】  本発明の第２実施形態による半導体集積回路の構成を示すブロック図である。
【図１２】  本発明の第３実施形態による半導体集積回路の構成を示すブロック図である。
【図１３】  従来の半導体集積回路の構成を示すブロック図である。
【図１４】  図１３の半導体集積回路の動作を示す波形図である。
【図１５】  従来の他の半導体集積回路の構成を示すブロック図である。
【図１６】  図１５の半導体集積回路に用いられたデューティ判定回路の構成を示すブロック図である。
【符号の説明】
１０    パルス幅変換回路
２０    遅延制御回路
３０、４０    位相制御回路
５１    入力端子
５２、５３、５４    端子
【図１】
0003678570.tif 000002
【図２】
0003678570.tif 000003
【図３】
0003678570.tif 000004
【図４】
0003678570.tif 000005
【図５】
0003678570.tif 000006
【図６】
0003678570.tif 000007
【図７】
0003678570.tif 000008
【図８】
0003678570.tif 000009
【図９】
0003678570.tif 000010
【図１０】
0003678570.tif 000011
【図１１】
0003678570.tif 000012
【図１２】
0003678570.tif 000013
【図１３】
0003678570.tif 000014
【図１４】
0003678570.tif 000015
【図１５】
0003678570.tif 000016
【図１６】
0003678570.tif 000017