(57)【特許請求の範囲】
【請求項１】
互いに隔離されて半導体基板に形成させた平行に配置される部分を有する第１，２活性領域をその平行な方向と直交する第１方向に横切って平行に形成される第１，２スプリットワードラインと、
前記第１活性領域の第１スプリットワードラインの両側と、第２活性領域の第２スプリットワードラインの両側にそれぞれ形成されるソース／ドレインと、
第１，２スプリットワードラインそれぞれの上に積層されるバリヤ導電物質層、キャパシタの第１電極層及び強誘電体層と、
前記第２活性領域のソース／ドレインのいずれか一方に連結され、第１スプリットワードライン上に形成される第１キャパシタの第２電極層、前記第１活性領域のソース／ドレインのいずれか一方に連結され、第２スプリットワードライン上に形成される第２キャパシタの第２電極層と、
前記第１活性領域のソース／ドレインのもう一方に連結され、第１，２スプリットワードラインに第２方向に垂直に交差して形成される第１ビットラインと、第２活性領域のソース／ドレインのもう一方に連結され、第１，２スプリットワードラインに第２方向に垂直に交差して形成される第２ビットラインと
を有することを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
半導体基板が長軸と短軸をもつ長方形のブロックが繰り返し並んおり、ある一点で全て隣接する４つのブロックを時計方向にＡブロック、Ｂブロック、Ａブロック、Ｂブロックと定義し、これらの４つのブロックが複数繰り返し並び、第１活性領域はＡブロックとそれに対角線方向に隣接する他のＡブロックに互いに分離されて構成され、第２活性領域はＡブロックに水平方向に隣接するＢブロックと、このＢブロックに対角線方向に隣接し且つＡブロックに垂直方向に隣接する他のＢブロックにわたって構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項３】
第１方向はＡ，Ｂブロックの長軸方向に垂直な方向であり、第２方向はＡ，Ｂブロックの長軸方向であることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項４】
素子隔離層によって隔離される第１，２活性領域をもつ半導体基板の全面にゲート酸化膜、ゲート形成用ポリシリコン層、バリヤ導電物質層及びキャパシタの第１電極層を順次形成する工程と、
前記の積層された層を選択的にエッチングして第１，２活性領域を横切る第１，２スプリットワードラインを形成する工程と、
前記パターニングされた第１，２スプリットワードラインをマスクとして、露出した第１，２活性領域にソース／ドレイン領域を形成し、全面に第１酸化膜を形成させた後平坦化絶縁層を堆積する工程と、
熱処理工程で前記平坦化絶縁層の粘度を向上させた後、エッチバック工程で平坦化絶縁層を一定厚さ除去してキャパシタの第１電極層を露出させた後、全面に強誘電体層、キャパシタの第２電極層を形成する工程と、
前記キャパシタの第２電極層を選択的にパターニングし、全面に第２酸化膜を堆積する工程と、
前記第１，２活性領域のドレイン領域が露出されるようにコンタクトホールを形成し、これを通して第１活性領域のドレイン領域と第２スプリットワードライン上のキャパシタの第２電極層に接触されるコンタクトプラグ層、そして第２活性領域のドレイン領域と第１スプリットワードライン上のキャパシタの第２電極層に接触されるコンタクトプラグ層を形成する工程と、
前記コンタクトプラグ層を含む全面に第３酸化膜を堆積し、第１，２活性領域のソース領域が露出されるようにコンタクトホールを形成し、これを通してソース領域に接触される第１，２ビットラインを第１，２スプリットワードラインに垂直な方向に形成する工程と
を有することを特徴とする不揮発性強誘電体メモリ装置の製造方法。
【請求項５】
素子隔離層によって隔離される第１，２活性領域をもつ半導体基板の全面にゲート酸化膜、ゲート形成用ポリシリコン層、バリヤ導電物質層及びキャパシタの第１電極層を順次形成する工程と、
前記積層された層を選択的にエッチングして第１，２活性領域を横切る第１，２スプリットワードラインを形成する工程と、
前記パターニングされた第１，２スプリットワードラインをマスクとして、露出した第１，２活性領域にソース／ドレイン領域を形成し、全面に第１酸化膜、フォトレジスト層を堆積する工程と、
前記第１，２スプリットワードラインの間を充填したフォトレジスト層をエッチバック工程で所定の厚さ除去し、第１酸化膜を除去してキャパシタの第１電極層を露させ、残ったフォトレジストを全部除去する工程と、
露出したキャパシタの第１電極層を含む全面に強誘電体層、キャパシタの第２電極層を形成し、キャパシタの第２電極層を選択的にパターニングした後、全面に第２酸化膜を形成する工程と、
前記第１，２活性領域のドレイン領域が露出されるようにコンタクトホールを形成し、これを通して第１活性領域のドレイン領域と第２スプリットワードライン上のキャパシタの第２電極層を連結する連結導電層、そして第２活性領域のドレイン領域と第１スプリットワードライン上のキャパシタの第２電極層に連結される連結導電層を形成する工程と
前記連結導電層を含む全面に第３酸化膜を第１，２スプリットワードラインの間を埋め込むように堆積した後、第１，２活性領域のソース領域が露出されるようにコンタクトホールを形成し、これを通してソース領域に接触される第１，２ビットラインを第１，２スプリットワードラインに垂直な方向に形成する工程とを有することを特徴とする不揮発性強誘電体メモリ装置の製造方法。
【請求項６】
互いに平行に構成される第１，２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）と、
前記第１，２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）から分路される第１，２シャントスプリットワードライン（ＳＳＷＬ１、ＳＳＷＬ２）と、
第１スプリットワードライン（ＳＷＬ１）にゲートが連結される第１トランジスタ（Ｔ１）と、
第２スプリットワードライン（ＳＷＬ２）にゲートが連結される第２トランジスタ（Ｔ２）と、
第１トランジスタ（Ｔ１）の一方の電極が連結され、第１，２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）に垂直に構成されるビットライン（Ｂｉｔ＿ｎ）と、
第２トランジスタ（Ｔ２）の一方の電極が連結され、ビットライン（Ｂｉｔ＿ｎ）に平行となり、第１，２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）に垂直となるように構成されるビットライン（Ｂｉｔ＿ｎ＋１）と、
第１トランジスタ（Ｔ１）の他方の電極に一方の電極が連結され、第２シャントスプリットワードライン（ＳＳＷＬ２）に他方の電極が連結される第１強誘電体キャパシタ（ＦＣ１）と、
第２トランジスタ（Ｔ２）の他方の電極に一方の電極が連結され、第１シャントスプリットワードライン（ＳＳＷＬ１）に他方の電極が連結される第２強誘電体キャパシタ（ＦＣ２）と
を有することを特徴とする不揮発性強誘電体メモリ装置。
【請求項７】
互いに隔離されて半導体基板に形成させた平行に配置される部分を有する第１，２活性領域をその平行な方向と直交する第１方向に横切って平行に形成される第１，２スプリットワードラインと、
前記第１活性領域の第１スプリットワードラインの両側と、第２活性領域の第２スプリットワードラインの両側にそれぞれ形成されるソース／ドレインと、
周辺層と絶縁され、第１活性領域のソース／ドレインのいずれか一つの領域に連結され、第１，２スプリットワードラインに第２方向に交差して形成される第１ビットライン、そして第２活性領域のソース／ドレインのいずれか一つの領域に連結され、第１，２スプリットワードラインに第２方向に交差して形成される第２ビットラインと、
第１活性領域のソース／ドレインのもう一つの領域に連結され、第１活性領域を含む部分の第１，２スプリットワードラインにまたがってそれらの上側に底面及び角筒柱をもつシリンダ形態に形成されるキャパシタの第１電極層、そして第２活性領域のソース／ドレインにもう一つの領域に連結され、第２活性領域を含む部分の第１，２スプリットワードラインにまたがってそれらの上側に底面及び角筒柱をもつシリンダ形態で形成されるキャパシタの第１電極層と、
前記双方のキャパシタの第１電極層の底面と内部側面にわたって形成される強誘電体層と、
前記双方のキャパシタの第１電極層の内部に埋め込まれて形成されるキャパシタの第２電極層と、
前記第１スプリットワードラインの上側に形成され、第２活性領域のキャパシタの第２電極層に連結される第１シャントスプリットワードライン、そして第２スプリットワードラインの上側に形成され、第１活性領域のキャパシタの第２電極層に連結される第２シャントスプリットワードラインと
を有することを特徴とする不揮発性強誘電体メモリ装置。
【請求項８】
第１，２活性領域のソース／ドレインのいずれか一つに連結されるそれぞれのキャパシタの第１電極は角筒柱部分を持たず平面形状であることを特徴とする請求項７記載の不揮発性強誘電体メモリ装置。
【請求項９】
素子隔離層によって隔離される第１，２活性領域をもつ半導体基板の全面にゲート酸化膜、ゲート形成用ポリシリコン層を形成し、選択的にエッチングして第１，２活性領域を横切る第１，２スプリットワードラインを形成する工程と、
前記パターニングされた第１，２スプリットワードラインをマスクとして、露出した活性領域にソース／ドレイン領域を形成し、全面に第１層間絶縁層を形成する工程と、
前記第１，２活性領域のソース領域が露出されるように、ビットラインコンタクトホールを形成し、これを通してソース領域に接触される第１，２ビットラインを第１，２スプリットワードラインに垂直な方向に形成する工程と、
全面に第２層間絶縁層を形成し、第１，２活性領域のそれぞれのドレイン領域が露出されるようにコンタクトホールを形成し、二つの有底角筒状のキャパシタの第１電極層をそれぞれのドレインに接続されるように形成する工程と、
前記双方のキャパシタの第１電極層の形成された全面に強誘電体層を形成し、前記角筒の内部を埋め込むようにキャパシタの第２電極層を形成する工程と、
前記双方のキャパシタの第２電極層を含む全面に第３層間絶縁層を形成し、キャパシタの第２電極層の一部が露出されるようにコンタクトホールを形成し、全面に金属層を形成し、選択的にエッチングして第１，２シャントスプリットワードラインを形成する工程と
を有することを特徴とする不揮発性強誘電体メモリ装置の製造方法。
【請求項１０】
互いに平行に構成される第１，２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）と、
前記第１，２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）から分路される第１，２シャントスプリットワードライン（ＳＳＷＬ１、ＳＳＷＬ２）と、
第１スプリットワードライン（ＳＷＬ１）にゲートが連結される第１トランジスタ（Ｔ１）と、第２スプリットワードライン（ＳＷＬ２）にゲートが連結される第２トランジスタ（Ｔ２）と、
第１トランジスタ（Ｔ１）の一方の電極が連結され、第１，２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）に垂直に構成されるビットライン（Ｂｉｔ＿ｎ）と、
第２トランジスタ（Ｔ２）の一方の電極が連結され、ビットライン（Ｂｉｔ＿ｎ）に平行となり、第１，２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）に垂直となるように構成されるビットライン（Ｂｉｔ＿ｎ＋１）と、
第１トランジスタ（Ｔ１）の他方の電極に一方の電極が連結され、第２スプリットワードライン（ＳＷＬ１）に他方の電極が連結される下部第１強誘電体キャパシタ（ＦＣ１−１）と、
第１トランジスタ（Ｔ１）の他方の電極に一方の電極が連結され、第２シャントスプリットワードライン（ＳＳＷＬ２）に他方の電極が連結される上部第１強誘電体キャパシタ（ＦＣ１−２）と、
第２トランジスタ（Ｔ２）の他方の電極が連結され、第２スプリットワードライン（ＳＷＬ２）に他方の電極が連結される下部第２強誘電体キャパシタ（ＦＣ２−１）と、
第２トランジスタ（Ｔ２）の他方の電極に一方の電極が連結され、第１シャントスプリットワードライン（ＳＳＷＬ１）に他方の電極が連結される上部第２共有伝対キャパシタ（ＦＣ２−２）と
を有することを特徴とする不揮発性強誘電体メモリ装置。
【請求項１１】
互いに隔離されて半導体基板に形成させた平行に配置される部分を有する第１，２活性領域をその平行な方向と直交する第１方向に横切って平行に形成される第１，２スプリットワードラインと、
前記第１活性領域の第１スプリットワードラインの両側と、第２活性領域の第２スプリットワードラインの両側にそれぞれ形成されるソース／ドレインと、
第１，２スプリットワードライン上に積層されるバリヤ導電物質層、キャパシタの第１電極層及び第１強誘電体層と、
前記第２活性領域のソース／ドレインのいずれか一方に連結され、第１スプリットワードライン上に形成される第１キャパシタの第２電極層、そして第１活性領域のソース／ドレインのいずれか一方に連結され、第２スプリットワードライン上に形成される第２キャパシタの第２電極層と、
前記それぞれのキャパシタの第２電極層上に形成される第２強誘電体層と、
前記第１スプリットワードラインの上側に形成され、第１キャパシタの第２電極層に連結される第１シャントスプリットワードライン、そして第２スプリットワードラインの上側に形成され、第２キャパシタの第２電極層に連結される第２シャントスプリットワードラインと、
周辺層と絶縁され、第１活性領域のソース／ドレインのいずれか一つの領域に連結され、第１，２スプリットワードラインに第２方向に交差して形成される第１ビットライン、そして第２活性領域のソース／ドレインのいずれか一つの領域に連結され、第１，２スプリットワードラインに第２方向に交差して形成される第２ビットラインと
を有することを特徴とする不揮発性強誘電体メモリ装置。
【請求項１２】
素子隔離層によって隔離される第１，２活性領域を形成させた半導体基板の全面にゲート酸化膜、ゲート形成用ポリシリコン層、バリヤ導電物質層、キャパシタの第１電極層を順次形成する工程と、
前記積層された層を選択的にエッチングして第１，２活性領域を横切る第１，２スプリットワードラインを形成する工程と、
前記パターニングされた第１，２スプリットワードラインをマスクとして、露出した第１，２活性領域にソース／ドレイン領域を形成し、全面に第１酸化膜、平坦化絶縁層を堆積する工程と、
熱処理工程で平坦化絶縁層の粘度を向上させた後、エッチバック工程で平坦化絶縁層を一定厚さ除去してキャパシタの第１電極層を露出させた後、全面に第１強誘電体層、キャパシタの第２電極層を形成する工程と、
前記キャパシタの第２電極層を選択的にパターニングし、全面に第２酸化膜を堆積する工程と、
前記第１，２活性領域のドレイン領域が露出されるようにコンタクトホールを形成し、これを通して第１活性領域のドレイン領域と第２スプリットワードライン上のキャパシタの第２電極層に接触されるコンタクトプラグ層、そして第２活性領域のドレイン領域と第１スプリットワードライン上のキャパシタの第２電極層に接触されるコンタクトプラグ層を形成する工程と、
前記コンタクトプラグ層を含む全面に第２強誘電体層を形成し、前記第１スプリットワードラインの上側に形成され、第２活性領域のキャパシタの第２電極層に連結される第１シャントスプリットワードライン、そして第２スプリットワードラインの上側に形成され、第１活性領域のキャパシタの第２電極層に連結される第２シャントスプリットワードラインを形成する工程と、
第３酸化膜を堆積し、第１，２活性領域のソース領域が露出されるようにコンタクトホールを形成し、これを通してソース領域に接触される第１，２ビットラインを第１，２スプリットワードラインに垂直な方向に形成する工程と
を有することを特徴とする不揮発性強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にメモりセルのキャパシタに強誘電体を使用した強誘電体メモリ装置に関し、従来ワードラインとは別に必要とされていたセルプレートラインを用いずに構成させ、効率的なレイアウト設計を行うことができ、かつ製造工程を簡単化させたものである。
【０００２】
【従来の技術】
一般に半導体記憶装置としてよく用いられるＤＲＡＭ程度のデータ処理速度で電源のオフの時にもデータが保存される強誘電体メモリ装置、即ちＦＲＡＭが次世代記憶装置として脚光を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一のトランジスタとキャパシタとからなる記憶装置であって、そのキャパシタの誘電体層の材料として強誘電体を使用したものである。強誘電体の特性である高い残留分極を利用して電界を除去してもデータが消去しないようにした記憶装置である。
強誘電体は、電界中に置かれると、図１のヒステリシスループに示す特性を有する。そして電界によって誘起された分極が電界を除去しても自発分極の存在によって消滅せず一定量（ｄ，ａ状態）を保っている。このｄ，ａ状態をそれぞれ１，０に対応させて記憶素子として応用したものである。
【０００３】
以下、添付図面を参照して従来の技術の強誘電体メモリ装置について説明する。
図２は従来の技術の強誘電体メモリの単位セル構成図であり、図３は従来の技術の強誘電体メモリのセルアレイ構成図であり、図４は従来の強誘電体メモリ装置の動作波形図である。
強誘電体薄膜を用いたＦＲＡＭの最も理想的な構造はＤＲＡＭの構造と相似なものであるが、これは新しい電極物質及びバリヤ材料が提示されなければ解決が難しい集積度の問題を抱えている。
集積度の側面で問題を起こすのは、キャパシタをシリコン基板またはポリシリコンの上に直接形成することができなくて、同一容量のＤＲＡＭより面積が広くなるためである。
さらに、強誘電体に電界を繰り返し印加して分極反転を繰り返すと、残留分極量が減少する薄膜の疲労現象が発生して信頼性の側面で問題がある。
このような現実的な全ての事情（代替電極物質の開発、集積度、強誘電体薄膜の安定性、動作信頼性など）を考慮して提案されているものが図２のような構造のＦＲＡＭである。
【０００４】
図２に示す従来の技術のＦＲＡＭは、ワードライン（ＷＬ）５に各ゲートが共通に連結されたＮＭＯＳの第１トランジスタ（Ｔ１）１と第２トランジスタ（Ｔ２）３とを備え、強誘電体を用いた第１強誘電体キャパシタ（Ｃ１）２と第２強誘電体キャパシタ（Ｃ２）４とがそれぞれのトランジスタに接続された構造である。
第１トランジスタ１のソースはビットライン（Ｂｉｔ＿ｎ）６に接続され、ドレインは第１キャパシタ２に接続されている。一方、第２トランジスタのソースは／ビットライン（ＢｉｔＢ＿ｎ）７に接続され、ドレインが第２キャパシタ４に接続されている。なお、「／」は反転状態であることを意味する。
第１強誘電体キャパシタ２の電極の一方は、第１トランジスタ１のドレインにノード（Ｎ１）で接続され、他方がワードラインに平行に配置されたセルプレートライン（ＣＰＬ）８に連結されている。同様に第２強誘電体キャパシタ４の一方の電極は第２トランジスタ３のドレインにノード２（Ｎ２）で接続され、他方の電極がセルプレートライン（ＣＰＬ）８に連結されてる。
【０００５】
上記構造の従来のＦＲＡＭは図３に示す形態でセルアレイが構成される。
即ち、行方向にはワードラインとプレートラインが互いに平行に配置され、列方向にはビットラインと／ビットラインが互いに平行に配置されている。
それぞれのメモリセルは行と列が交差する箇所に位置する。
それぞれのメモリセルは行と列が両方とも選択されることによりアクセスが可能である。
【０００６】
上記回路構造のＦＲＡＭの読み取り動作を以下簡単に説明する。
図４に示すように、ＣＳＢｐａｄが「ハイ」から「ロー」にイネーブルされ、ＷＥＢｐａｄが「ロー」から「ハイ」に遷移されて読取りモードが始まる。そして、該当ワードラインが選択される前に全てのビットラインと／ビットラインとが等化器信号によりロー（Ｖｓｓ）に等電位化される。低電圧に等電位化を完了した後、アドレスをデコードする。デコードされたアドレスにより該当ワードラインに印加される信号が「ロー」から「ハイ」に遷移されて該当セルが選択される。選択されたセルのプレートラインへ「ハイ」信号を印加してビットライン又は／ビットラインのデータを破壊させる。すなわち、ロジック値「１」が記録されている場合にはビットラインに連結されたキャパシタのデータが破壊され、ロジック値「０」が記録されている場合には／ビットラインに連結されたキャパシタのデータが破壊される。
このように、ビットライン及び／ビットラインのうち何れのデータが破壊されるかにより、上述したようなヒステリシスループの原理により互いに異なる値を出力する。よって、ビットライン及び／ビットラインを介して出力されるデータをセンスアンプがセンシングして、ロジック値「１」又は「０」をセンシングする。
このように、センスアンプがメモリセルのデータを増幅して出力した後には元のデータに復元しなければならないため、該当ワードラインへ「ハイ」を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。それによりデータを再格納する。
【０００７】
【発明が解決しようとする課題】
このような従来の技術のＦＲＡＭは、ワードラインの他にプレートラインが必要であるため、メモリセルの構造が複雑になり且つ広い面積を占めることになるという問題点がある。
さらに、ワードラインとプレートラインがそれぞれ異なる制御信号を受けるため、データの入出力動作での信号の制御が難しくなる。
本発明はこのような従来の技術のＦＲＡＭの問題点を解決するためになされたもので、その目的は、ワードラインの他に必要とされていたセルプレートラインを用いなくても良くし、それによって効率的な強誘電体メモリ装置のレイアウトを得、製造工程を簡単化しようとするものである。
【０００８】
【課題を解決するための手段】
セルプレートラインを別途に構成しない強誘電体メモリの効率的なレイアウト設計及び製造工程に関した本発明の不揮発性強誘電体メモリ装置は、
２本のワードラインを１アドレスで選択できるスプリットワードライン構成とし、そのスプリットワードラインにそれぞれトランジスタのゲートを接続し、そのトランジスタに接続されたキャパシタを他方のスプリットワードラインに接続するようにしたことを特徴とする。
より具体的には、互いに隔離されて半導体基板に形成させた平行に配置される部分を有する第１，２活性領域をその平行な方向と直交する第１方向に横切って平行に形成される第１，２スプリットワードラインと、第１活性領域の第１スプリットワードラインの両側と、第２活性領域の第２スプリットワードラインの両側にそれぞれ形成されるソース／ドレインと、第１，２スプリットワードラインそれぞれの上に積層されるバリヤ導電物質層、キャパシタの第１電極層、強誘電体層と、第２活性領域のソース／ドレインのいずれか一方に連結され、第１スプリットワードライン上に形成される第１キャパシタの第２電極層、前記第１活性領域のソース／ドレインのいずれか一方に連結され、第２スプリットワードライン上に形成される第２キャパシタの第２電極層と、第１活性領域のソース／ドレインのもう一方に連結され、第１，２スプリットワードラインに第２方向に垂直交差して形成される第１ビットラインと、第２活性領域のソース／ドレインのもう一方に連結され、第１，２スプリットワードラインに第２方向に垂直交差して形成される第２ビットラインとを有することを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付図面を参照して本発明の不揮発性強誘電体メモリ装置について詳細に説明する。
図５は本発明実施形態による強誘電体メモリ装置の単位セル構成図であり、図６はそのセルを使用した強誘電体メモリ装置のセルアレイ構成図であり、図７は図６のアレイを有する強誘電体メモリ装置の動作波形図である。
図５に示すように、ワードラインがスプリットワードライン構造であり、その第１スプリットワードラインＳＷＬ１に第１トランジスタのゲートが接続され、ＳＷＬ１と対とされている第２スプリットワードラインＳＷＬ２に第２トランジスタＴ２のゲートが接続されている。本実施形態においてはこの対とされた第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が一つの行に対応し、一つのアドレスでアクセスされる。
【００１０】
ゲートが第１スプリットワードラインＳＷＬ１に接続された第１トランジスタＴ１はその一つの電極がビットラインＢｉｔ＿ｎに、他方の電極が第１強誘電体キャパシタＦＣ１に接続されている。そしてその強誘電体キャパシタの他方の電極が第２スプリットワードラインＳＷＬ２に接続されている。その第１トランジスタＴ１と対称的にゲートが第２スプリットワードラインＳＷＬ２に接続され第２トランジスタＴ２は、一方の電極が他方のビットラインＢｉｔ＿ｎに接続され、第１スプリットワードラインＳＷＬ１に他方の電極が接続された第２強誘電体キャパシタＦＣ２の一方の電極に他方の電極が接続されている。
【００１１】
前記の構造の本実施形態ＦＲＡＭの動作は次の通りである。
図７の動作波形図に示すように、書込みモードの場合、ビットラインＢ＿ｎとＢ＿ｎ＋１とにハイとロー又は逆にローとハイとを加えて状態で、図７に示すように第１，２スプリットワードラインＳＷＬ１，ＳＷＬ２の駆動信号ＳＷＬＳ１，ＳＷＬＳ２を一旦双方をハイとし、その後第１スプリットワードラインＳＷ１をローに落とし、さらにその後ＳＷＬ１、２をそれぞれ逆に駆動することによってビットラインの信号に応じたデータをそれぞれのキャパシタに格納することができる。
読取りの場合には図７に示すようにそれぞれのスプリットワードラインＳＷ１、ＳＷ２に駆動パルスを与えて、それぞれのビットラインにＢ＿ｎ、Ｂ＿ｎ＋１にキャパシタＦＣ１、ＦＣ２から格納されていたデータを送り出し、センスアンプを駆動する信号ＳＡＮ，ＳＡＰでそれぞれのデータを読み取る。
読取りの際、論理「１」が格納されていたキャパシタの分極は破壊されるので、その誘電体キャパシタにデータを再び格納しなければならない。
【００１２】
このように、第１，２強誘電体キャパシタＦＣ１，ＦＣ２に破壊された論理「１」を再び格納するためには、次のような追加的なタイミングパルスが必要である。
第１強誘電体キャパシタＦＣ１に論理「１」が、第２強誘電体キャパシタＦＣ２に論理「０」の状態が格納されていると、第１強誘電体キャパシタＦＣ１に論理「１」を再び格納するためには、第１スプリットワードラインＳＷＬ１にハイ信号を印加し、第２スプリットワードラインＳＷＬ２にロー信号を印加すればよい。
【００１３】
これはビットラインＢｉｔ＿ｎのハイデータがＳＷＬＳ１によってオンされている第１トランジスタＴ１を通して第１強誘電体キャパシタＦＣ１の一方の電極にハイ電圧を加え、他方の電極にＳＷＬＳ２によってロー電圧を加えるので、第１強誘電体キャパシタＦＣ１に論理「１」を再び格納することができる。
そして、第１強誘電体キャパシタＦＣ１に論理「０」が、第２強誘電体キャパシタＦＣ２に論理「１」の状態が格納されていた場合に、第２強誘電体キャパシタＦＣ２に論理「１」を再び格納するためには、第１スプリットワードラインＳＷＬ１にはロー信号を印加し、第２スプリットワードラインＳＷＬ２にはハイ信号を印加すればよい。
これはビットラインＢｉｔ＿ｎのハイデータがＳＷＬＳ２によってオンされている第２トランジスタＴ２を通して第２強誘電体キャパシタＦＣ２の一方の電極にハイ電圧を加え、反対方の基準電極にＳＷＬＳ１によってロー電圧を加えて第２強誘電体キャパシタＦＣ２に論理「１」を再び格納するためのものである。
このＳＷＬセルアレイ構造は一本のワードラインのみをイネーブルさせることができず、必ず一対のＳＷＬ１，ＳＷＬ２を同時にイネーブルさせる。
【００１４】
以下、このような構造をもつ本発明のＳＷＬセルアレイのレイアウト設計及び製造工程について説明する。
図８は本発明の第１実施形態によるレイアウト設計時のブロック区分を示す構成図である。
本発明の第１実施形態では隣り合う二つのブロックＡ、Ｂに単位セルを構成させている。Ａブロックには第１トランジスタＴ１、第１、第２強誘電体キャパシタＦＣ１、ＦＣ２、ビットラインＢ＿ｎ、ノードＮ１を形成し、Ｂブロックには第２トランジスタＴ２、第１、第２強誘電体キャパシタＦＣ１、ＦＣ２、ビットラインＢ＿ｎ＋１、ノードＮ２を形成する。すなわち、この実施形態におけるキャパシタはそれぞれが各部ロックにわたって形成されており、それぞれのブロックには半分ずつ形成されている。
【００１５】
本発明の第１実施形態による断面構造を図２４の下側に示す図で説明する。同図の上側の図はレイアウト図であり、これを参照する。下側の断面構造はＡブロックの断面であり、Ｂブロックはこれと対称的に形成されている。
半導体基板９０の素子隔離領域に素子隔離層９１を形成させて活性領域を区画し、その活性領域にゲート酸化膜９２によって基板と絶縁され、活性領域を第１方向に横切って第１，２スプリットワードライン９３ａ，９３ｂが形成されている。いうまでもなく、これらはトランジスタのゲートとなる部分である。半導体基板９０のこれらのゲートの両側にはソース／ドレイン領域９６が形成されている。第１，２スプリットワードライン９３ａ，９３ｂ上に同じサイズでバリヤ導電物質層９４が積層され、その上にキャパシタの第１電極層９５が形成されている。したがって、第１、第２ワードライン９３ａ，９３ｂすなわちゲート電極とキャパシタの第１電極層９５とは同じである。もちろん、材質的には異なるものを使用しているが、電気的には同一である。
上記第１，２スプリットワードライン９３ａ，９３ｂとそれら上のバリヤ導電物質層９４の側面及びキャパシタの第１電極層９５の側面一部に第１酸化膜９７ａが形成され、その酸化膜９７ａに接して膜９７ａの高さと同じ高さにＳＯＧ層９８が形成されている。このＳＯＧ層９８は第１，２スプリットワードライン９３ａ，９３ｂの間を埋め込むように形成されている。
キャパシタの第１電極層９５を囲み、かつＳＯＧ層の上に強誘電体層９９が形成され、その誘電体層の上の第１電極層９５と相対するようにキャパシタの第２電極層１００ａが形成されている。
ソース／ドレイン領域９６のいずれか一つの領域とキャパシタの第２電極１００ａとを連結するようにコンタクトプラグ層１０２がソース／ドレイン領域９６から立ち上がるように形成されている。さらに、第２，３酸化膜９７ｂ，９７ｃがよって周辺層と絶縁するように形成され、第１、第２スプリットワードラインとほぼ直交する第２方向にソース／ドレイン領域９６のもう一つの領域に接触させて第１，２ビットライン１０４ａ，１０４ｂを形成させている。
【００１６】
図９〜図２４は本発明の第１実施形態による強誘電体メモリの製造工程を示す図で、上側がレイアウト構成図、下側が断面図である。
先ず、図９に示すように、半導体基板９０の所定の領域にフィールド酸化工程で素子隔離層９１を形成してセルトランジスタ及び強誘電体キャパシタなどの形成される活性領域を区画する。
ここで、半導体基板９１を図示のように長軸と短軸をもつ長方形のブロックが反復され、ある一つのブロックをＡとし、その右隣りのブロックをＢブロックとし、Ｂブロックの下側をＡブロック、その左側、すなわち最初のＡブロックの下側を再びＢブロックと、一点で隣接する４つのブロックを時計方向にＡブロック、Ｂブロック、Ａブロック、Ｂブロックと配置し、これらが複数個反復されている。そのとき、Ａブロックの活性領域は、長方形の一隅から長方形の短辺の中央に向けて役４５゜に短く延びるように傾けて形成させ、その先端部から長方形のほぼ中央で長辺に沿って延びるように形成する。その活性領域の垂直に降りている箇所の先端部分は長方形の短辺まで達せず、かつその先端部分はほぼ４５゜の角度で、図面上右上方向に斜めに切り取られた形状である。このＡブロックの斜めに切り取られた先端部分と相対する長方形の隅部分に三角形状の活性領域も形成される。Ｂブロックの活性領域の形状はＡブロックの形状をＡ、Ｂブロックの境界を中心に１８０゜ひっくり返して、天地逆にした形状である。他方のＡブロックは先のＡブロックを１８０゜回転させてＢブロックの下側に配置し、他方のＢブロックは同様に先のＢブロックを１８０゜回転させて最初のＡブロックの下側に配置してある。
従って、双方のＢブックの活性領域は連結され、一定の幅で両端が平行にずらして配置され、その間を斜めに連結している形状であり、Ａブロックの活性領域は互いに分離された形状である。また、Ａブロックとその隣りのＢブロックとの活性領域は互いに平行な部分を備えている。この平行に並んでいるＡ，Ｂブロックのそれぞれの活性領域の一方を第１活性領域、他方を第２活性領域ということもある。ワードラインはこれらの活性領域にほぼ直交する方向に形成される。
【００１７】
次に、図１０に示すように、一対の第１，２スプリットワードラインＳＷＬ１，ＳＷＬ２を形成するために活性領域が区画された半導体基板９０の全面にゲート酸化膜９２、ゲート形成用ポリシリコン層９３、バリヤ導電性物質層９４、キャパシタの第１電極層９５を順次形成する。
そして、フォトリソグラフィ工程で前記の積層構造を選択的にエッチングして第１，２スプリットワードライン９３ａ，９３ｂを一定の方向に離してほぼ並行に形成する。図示のように、完全な直線にはならず、でこぼこした形状である。ゲート形成箇所の問題であり、直線上に並ぶようにトランジスタの位置を調整することも可能である。
前記バリヤ導電物質層９４は後続の熱処理工程で酸化して高抵抗の物質層に変わる可能性があるが、これによる問題発生を防ぐために周辺回路領域でキャパシタの第１電極層９５とパターニングされたゲート形成用物質層９３を互いにコンタクトさせる。
そして、キャパシタの第１電極層９５はＰｔ等の金属を用いて形成する。
【００１８】
次に、図１１に示すように、パターニングされた第１，２スプリットワードライン９３ａ，９３ｂをマスクとして、露出した活性領域にＮ＋  不純物を注入し、熱処理過程を経てソース／ドレイン領域９６を形成する。
図１２に示すように、第１，２スプリットワードライン９３ａ，９３ｂの形成された全面に薄い第１酸化膜９７ａを堆積させる。
図１３に示すように、薄い第１酸化膜９７ａ上に平坦化絶縁層９８を厚く形成する。この時、平坦化絶縁層９８は、ＳＯＧまたはＢＰＳＧを用いて第１，２スプリットワードライン９３ａ，９３ｂの間を充填する。
次に、図１４に示すように、ＳＯＧを使用する場合、平坦化絶縁層９８を８００〜９００℃で熱処理して体積を２０〜３０％縮小させる。それにより後続の熱処理工程で流れるのを防止し、素子特性の低下などの問題が発生しないようにする。
このように、平坦化絶縁層９８の粘度を向上させた後、図１５に示すように、エッチバック工程で平坦過絶縁層９８を一定の厚さ除去する。この時、キャパシタ第１電極層９５上の第１酸化膜９７ａも除去されてキャパシタの第１電極層９５の一部を露出させる。
【００１９】
次に、図１６に示すように、露出したキャパシタの第１電極層９５を含む全面に強誘電体層９９を形成する。
図１７に示すように、強誘電体層９９の全面にＰｔ金属を蒸着してキャパシタの第２電極層１００を形成する。
次に、図１８に示すように、キャパシタの第２電極層１００を選択的にパターニングしてキャパシタのプレート電極として用いられるキャパシタの第２電極１００ａを形成する。
図１９に示すように、パターニングされたキャパシタの第２電極１００ａを含む全面に第２酸化膜９７ｂを形成する。
図２０に示すように、第１，２スプリットワードライン９３ａ，９３ｂの両側に形成されたソース／ドレインのいずれか一方の不純物領域上の第２酸化膜９７ｂ、強誘電体層９９、平坦化絶縁層９８、第１酸化膜９７ａを選択的に除去してキャパシタの一方の電極をセルトランジスタの一方の電極に接触させるためのコンタクトホール１０１を形成する。
そして、図２１に示すように、コンタクトホール１０１を埋め込むコンタクトプラグ層１０２を形成する。
図２２に示すように、コンタクトプラグ層１０２を含む全面に第３酸化膜９７ｃを堆積する。
図２３に示すように、第１，２スプリットワードライン９３ｃ，９３ｂの両側に形成されたソース／ドレインのもう一方の不純物領域上の第３酸化膜９７ｃ、第２酸化膜９７ｂ、強誘電体層９９、平坦化絶縁層９８、第１酸化膜９７ａを選択的に除去してビットラインをセルトランジスタの他方の電極に接触させるためのコンタクトホール１０３を形成する。
【００２０】
次に、図２４に示すように、前記コンタクトホール１０３を含む全面にビットライン形成用金属物質層を形成し、選択的にパターニングして第１，２スプリットワードライン９３ａ，９３ｂに垂直な方向に第１，２ビットライン１０４ａ，１０４ｂを形成する。
平坦化膜ＳＯＧを使用せずに、第３酸化膜９７ｃを厚くしてスプリットワードラインの間を埋めるようにしても良い。
【００２１】
図２４に示すように、各ブロックにそれぞれ上下逆に第１トランジスタＴ１と第２トランジスタＴ２とが配置され、それぞれのスプリットワードラインの上にＡブロックとＢブロックとにわたってキャパシタが形成され、第１トランジスタＴ１とはＡブロックで接続され、第２トランジスタＴ２とはＢブロックで接続されている。すなわち、横に並んでいるＡ、Ｂ二つのブロックで図８の回路を構成している。
【００２２】
以下、第２実施形態のレイアウト及び工程順序を図２５〜図４１によって説明する。
まず、図２５に示すように、半導体基板９０の所定の領域にフィールド酸化工程で素子隔離層９１を形成して、セルトランジスタ及び強誘電体キャパシタなどの形成される活性領域を区画する。その形状は第１実施形態と同じである。
次に、図２６に示すように、第１，２スプリットワードラインＳＷＬ１，ＳＷＬ２を形成するために、活性領域が区画された半導体基板９０の全面にゲート酸化膜９２、ゲート形成用物質層９３、バリヤ導電物質層９４、キャパシタの第１電極層９５を順次形成する。
そして、フォトリソグラフィ工程で前記の積層構造物を選択的にエッチングして第１，２スプリットワードライン９３ａ，９３ｂを形成する。
バリヤ導電物質層９４は後続の熱処理工程で酸化して高抵抗の物質層に変わる可能性があるが、これによる問題発生を防ぐために周辺回路領域でパターニングされたキャパシタの第１電極層９５とゲート形成用物質層９３を互いに接触させる。キャパシタの第１電極層９５はＰｔなどの金属を用いて形成する。
【００２３】
次に、図２７に示すように、パターニングされた第１，２スプリットワードライン９３ａ，９３ｂをマスクとして、露出した活性領域にＮ＋  不純物を注入し、熱処理過程を経てソース／ドレイン領域９６を形成する。
図２８に示すように、第１，２スプリットワードライン９３ａ，９３ｂの形成された全面に薄い第１酸化膜９７ａを堆積する。
次に、図２９に示すように、第１酸化膜９７ａ上にフォトレジスト層９８ａを形成する。この時、フォトレジスト層９８ａは第１，２スプリットワードライン９３ａ，９３ｂの間を充填する。
そして、図３０及び図３１に示すように、フォトレジスト層９８ａをエッチバック工程で一定厚さ除去し、かつキャパシタの第１電極層９５上の第１酸化膜９７ａをエッチバックしてキャパシタの第１電極層９５を露出させる。
【００２４】
次に、図３２に示すように、キャパシタの第１電極層９５上の第１酸化膜９７ａを除去した状態でフォトレジスト層９８ａを除去する。
図３３に示すように、露出したキャパシタの第１電極層９５を含む全面に強誘電体層９９を形成する。
そして、図３４に示すように、強誘電体層９９の全面にＰｔ金属を蒸着してキャパシタ第２電極層１００を形成する。
次に、図３５に示すように、前記キャパシタの第２電極層１００を選択的にパターニングしてキャパシタのプレート電極として用いられるキャパシタの第２電極１００ａを形成する。
そして、図３６に示すように、パターニングされたキャパシタの第２電極１００ａを含む全面に第２酸化膜９７ｂを形成する。
次に、図３７に示すように、第１，２スプリットワードライン９３ａ，９３ｂの両側に形成されたソース／ドレインのいずれか一方の不純物領域上の第２酸化膜９７ｂ、強誘電体層９９、第１酸化膜９７ａを選択的に除去してキャパシタの一方の電極をセルトランジスタの一方の電極に接触させるためのコンタクトホール１０１を形成する。
そして、図３８に示すように、コンタクトホール１０１の下部底面と側面、第２酸化膜９７ｂの上面一部にわたって連結導電層１０２ａを形成する。
【００２５】
次に、図３９に示すように、連結導電層１０２ａを含む全面に第３酸化膜９７ｃを第１，２スプリットワードライン９３ａ，９３ｂの間を埋め込むように充分な厚さに堆積する。
そして、図４０に示すように、第１，２スプリットワードライン９３ａ，９３ｂの両側に形成されたソース／ドレインのもう一つの不純物領域上の第３酸化膜９７ｃ、第２酸化膜９７ｂ、強誘電体層９９、第１酸化膜９７ａを順次除去してビットラインをセルトランジスタの他方の電極に接触させるためのコンタクトホール１０３を形成する。
次に、図４１に示すように、コンタクトホール１０３を含む全面にビットライン形成用金属物質層を形成し、選択的にパターニングして第１，２スプリットワードライン９３ａ，９３ｂに垂直な方向に第１，２ビットライン１０４ａ，１０４ｂを形成する。
【００２６】
さらに、レイアウト設計時にブロック区分を異にした本発明の第３実施形態による強誘電体メモリについて説明する。
図４２は本発明の第３実施形態によるレイアウト設計時のブロック区分を示す構成図である。
本発明の第３実施形態によるＳＷＬ強誘電体メモリは、スプリットワードラインＳＷＬ１，ＳＷＬ２以外にそれぞれの強誘電体キャパシタの一方の電極に連結されるシャントスプリットワードライン（ＳＳＷＬ１，ＳＳＷＬ２）を形成したものである。
図４２に示すように、それぞれＳＳＷＬ１，２を含むＳＷＬ１とＳＷＬ２の一対が１行に該当し、Ｂｉｔ＿ｎ，Ｂｉｔ＿ｎ＋１の一対が２列を構成する。上記のようにＳＳＷＬ１、２を形成させて、強誘電体キャパシタの一方の電極をそれに接続したこと以外、先の例と格別異なることはない。
このように構成される本発明の第３実施形態では、それぞれのトランジスタとキャパシタとをＡとＢの２つのブロックそれぞれに分けて形成するように設計した。
【００２７】
素子隔離層によって隔離される活性領域を有するＡブロックとそれに隣り合う他の活性領域を有するＢブロックに形成するが、Ａブロックには第１トランジスタＴ１、第１強誘電体キャパシタＦＣ１、ビットラインＢｉｔ＿ｎ、ノード１（Ｎ１）、第１シャントスプリットワードラインＳＳＷＬ１を形成し、Ｂブロックには第２トランジスタＴ２、第２強誘電体キャパシタＦＣ２、ビットラインＢｉｔ＿ｎ＋１、ノード２（Ｎ２）、第２シャントスプリットワードラインＳＳＷＬ２を形成した。以下その製造工程とともに断面構造をも示す。
【００２８】
図４３〜図５１は本発明の第３実施形態による強誘電体メモリのレイアウト構成及び工程断面図である。
まず、図４３に示すように、半導体基板９０の所定の領域にフィールド酸化工程で素子隔離層９１を形成してセルトランジスタ及び強誘電体キャパシタなどの形成される活性領域を区画する。ブロック形状は先の実施形態と同じである。
次に、図４４に示すように、一つのＳＷＬ単位セルを構成する第１，２スプリットワードラインＳＷＬ１，ＳＷＬ２を形成するために半導体基板９０の全面にゲート酸化膜９２、ゲート形成用ポリシリコン層を形成する。そして、フォトリソグラフィ工程で選択的にエッチングして第１，２スプリットワードライン９３ａ，９３ｂを形成する。
次に、図４５に示すように、パターニングされた第１，２スプリットワードライン９３ａ，９３ｂをマスクとして、露出した活性領域にＮ＋  不純物を注入し、熱処理工程を経てソース／ドレイン領域９６を形成する。
【００２９】
そして、図４６に示すように、第１，２スプリットワードライン９３ａ，９３ｂの形成された全面に第１層間絶縁層１０５ａを形成し、ソース／ドレイン領域９６のいずれか一つの不純物領域上の第１層間絶縁層１０５ａを選択的に除去してビットラインコンタクトホール１０６を形成する。
図４７に示すように、ビットラインコンタクトホール１０６を含む第１層間絶縁層１０５ａの全面にビットライン形成用金属物質層をビットラインコンタクトホール１０６が完全埋め込まれるように形成する。ビットライン形成用金属物質層を選択的にパターニングして第１，２スプリットワードライン９３ａ，９３ｂに垂直な方向に第１，２ビットライン１０４ａ，１０４ｂを形成する。
そして、図４８に示すように、前記第１，２ビットライン１０４ａ，１０４ｂを含む全面に第２層間絶縁層１０５ｂを形成する。その後、ソース／ドレインのもう一つのの不純物領域上の第２層間絶縁層１０５ｂ、第１層間絶縁層１０５ａを選択的に除去してキャパシタコンタクトホール１０７を形成する。
【００３０】
次に、図４９に示すように、前記キャパシタコンタクトホール１０７を含む全面に導電性物質層、層間絶縁層（図示せず）を形成し、キャパシタ形成領域にのみ残るように層間絶縁層と導電性物質層をパターニングする。そして、パターニングされた層間絶縁層を含む全面に再び導電性物質層を形成し、エッチバック工程を行って層間絶縁層の側面に２番目で形成された導電性物質層が側壁形態で残るようにしてキャパシタの第１電極層９５を形成する。
次に、図示しなかった層間絶縁層を除去し、縁部が立ち上がっている角筒その他の有底筒状のキャパシタの第１電極層９５の形成された全面に強誘電体層９９を形成し、第１キャパシタ電極層９５の凹んだ内部を埋め込むようにキャパシタの第２電極層１００を形成する。
そして、キャパシタの第２電極層１００、強誘電体層９９、キャパシタの第１電極層９５の一部を一定の厚さにＣＭＰなどの工程で除去して各ブロックごとにキャパシタを隔離する。
次に、図５０に示すように、キャパシタの第２電極１００を含む全面に第３層間絶縁層１０５ｃを形成し、キャパシタの第２電極１００上の第３層間絶縁層１０５ｃの一部を除去してシャントスプリットワードラインコンタクトホール１０８を形成する。
【００３１】
そして、シャントワードラインコンタクトホール１０８を含む全面に金属層を形成し、選択的にエッチングして第１，２シャントスプリットワードライン１０９ａ，１０９ｂを形成する。
後続の工程で第１シャントスプリットワードライン１０９ａと第１スプリットワードライン９３ａをセルアレイの外の周辺回路領域で接触させて２本のラインに同一の信号が印加されるようにする。
同様に、第２シャントスプリットワードライン１０９ｂと第２スプリットワードライン９３ｂは、セルアレイの外の周辺回路領域で接触させて２本のラインに同一の信号が印加されるようにする。
図５１に示すように、この実施形態では各ブロックごとにトランジスタとキャパシタとが形成され、キャパシタはそれぞれのブロックに平行に形成されるとともにその縁部が立ち上がった立体的な形状で表面積を拡大することができる。
【００３２】
次に、図４２に示すレイアウトを設計する本発明の第４実施形態を図５２〜図６０に基づいて説明する。
まず、図５２に示すように、半導体基板９０の所定の領域にフィールド酸化工程で素子隔離層９１を形成してセルトランジスタ及び強誘電体キャパシタなどの形成される活性領域を区画する。その形状は、先の例と変わらない。
次に、図５３に示すように、第１，２スプリットワードラインＳＷＬ１，ＳＷＬ２を形成するために半導体基板９０の全面にゲート酸化膜９２、ゲート形成用ポリシリコン層を形成する。そして、フォトリソグラフィ工程で選択的にゲート形成用ポリシリコン層をエッチングして第１，２スプリットワードライン９３ａ，９３ｂを形成する。
【００３３】
次に、図５４に示すように、パターニングされた第１，２スプリットワードライン９３ａ，９３ｂをマスクとして、露出した活性領域にＮ＋  不純物を注入し、熱処理過程を経てソース／ドレイン領域９６を形成する。
そして、図５５に示すように、第１，２スプリットワードライン９３ａ，９３ｂの形成された全面に第１層間絶縁層１０５ａを形成し、ソース／ドレイン領域９６のいずれか一方の不純物領域上の第１層間絶縁層１０５ａを選択的に除去してビットラインコンタクトホール１０６を形成する。
次に、図５６に示すように、ビットラインコンタクトホール１０６を含む第１層間絶縁層１０５ａの全面にビットライン形成用金属物質層をビットライコンタクトホール１０６が完全埋め込まれるように形成する。ビットライン形成用金属物質層を選択的にパターニングして第１，２スプリットワードライン９３ａ，９３ｂに垂直な方向に第１，２ビットライン１０４ａ，１０４ｂを形成する。
【００３４】
そして、図５７に示すように、第１，２ビットライン１０４ａ，１０４ｂを含む全面に第２層間絶縁層１０５ｂを形成する。次に、ソース／ドレインのもう一つの不純物領域上の第２層間絶縁層１０５ｂ、第１層間絶縁層１０５ａを選択的に除去してキャパシタコンタクトホール１０７を形成する。
次に、図５８に示すように、キャパシタコンタクトホール１０７を完全に埋め込むように第２層間絶縁層１０５ｂの全面にキャパシタの第１電極層９５を形成し、キャパシタの第１電極層９５上に強誘電体層９９、キャパシタの第２電極層１００を形成し、選択的にキャパシタの第１電極層９５、強誘電体層９９、キャパシタ第２電極層１００をパターニングしてキャパシタを形成する。
【００３５】
次に、図５９に示すように、キャパシタの第２電極１００を含む全面に第３層間絶縁層１０５ｃを形成し、キャパシタの第２電極１００上の第３層間絶縁層１０５ｃの一部を除去してシャントスプリットワードラインコンタクトホール１０８を形成する。
そして、図６０に示すように、シャントワードラインコンタクトホール１０８を含む全面に金属層を形成し、選択的にエッチングして第１，２シャントスプリットワードライン１０９ａ，１０９ｂを形成する。
後続の工程で第１シャントスプリットワードライン１０９ａと第１スプリットワードライン９３ａをセルアレイの外の周辺回路領域で接触させて２本のラインに同一の信号が印加されるようにする。
同様に、第２シャントスプリットワードライン１０９ｂと第２スプリットワードライン９３ｂをセルアレイの外の周辺回路領域で接触させて２本のラインに同一の信号が印加されるようにする。
【００３６】
以下、レイアウト設計時に単位セルの構造及びブロック区分を異にした本発明の第５実施形態による強誘電体メモリについて説明する。
図６１は本発明の第５実施形態によるレイアウト設計時のブロック区分を示す構成図である。
本発明の第５実施形態によるＳＷＬ強誘電体メモリはスプリットワードラインＳＷＬ１，ＳＷＬ２以外に第４実施形態と同様それぞれの強誘電体キャパシタの一方の電極に連結されるシャントスプリットワードライン（ＳＳＷＬ１，２）を形成し、一つのセルにキャパシタを２個形成したものである。
図６１に示すように、ＳＷＬ１とＳＷＬ２の一対（ＳＳＷＬ１，２を含む）が１行に該当し、Ｂｉｔ＿ｎ，Ｂｉｔ＿ｎ＋１の一対が２列を構成する。
即ち、互いに平行に反復構成される第１，２スプリットワードラインＳＷＬ１，ＳＷＬ２と、第１，２スプリットワードラインＳＷＬ１，ＳＷＬ２から分路される第１，２シャントスプリットワードラインＳＳＷＬ１，ＳＳＷＬ２と、第１スプリットワードラインＳＷＬ１にゲートが連結される第１トランジスタＴ１と、第２スプリットワードラインＳＷＬ２にゲートが連結される第２トランジスタＴ２と、第１トランジスタＴ１の一方の電極が連結され、第１，２スプリットワードラインＳＷＬ１，ＳＷＬ２に垂直に構成されるビットラインＢｉｔ＿ｎと、第２トランジスタＴ２の一方の電極が連結され、ビットラインＢｉｔ＿ｎに平行となり、第１，２スプリットワードラインＳＷＬ１，ＳＷＬ２に垂直となるように構成されるビットラインＢｉｔ＿ｎ＋１と、第１トランジスタＴ１の他方の電極に一方の電極が連結され、第２スプリットワードラインＳＷＬ２に他方の電極が連結される下部第１強誘電体キャパシタＦＣ１−１と、第１トランジスタＴ１の他方の電極に一方の電極が連結され、第２シャントスプリットワードラインＳＳＷＬ２に他方の電極が連結される上部第１強誘電体キャパシタＦＣ１−２と、第２トランジスタＴ２の他方電極に一方の電極が連結され、第２スプリットワードラインＳＷＬ２に他方の電極が連結される下部第２強誘電体キャパシタＦＣ２−１と、第２トランジスタＴ２の他方の電極に一方の電極が連結され、第１シャントスプリットワードラインＳＳＷＬ１に他方の電極が連結される上部第２強誘電体キャパシタＦＣ２−２とから構成される。
【００３７】
このように構成される本発明の第５実施形態ではそれぞれのセル（２つのデータを格納し得る基本単位）をＡとＢの２つのブロックに分け、それぞれのブロックを次のように設計した。
【００３８】
Ａブロックには第１トランジスタＴ１、上・下部第１強誘電体キャパシタＦＣ１−１，ＦＣ１−２、そして上・下部第２強誘電体（キャパシタＦＣ２−１，ＦＣ２−２）、ビットラインＢｉｔ＿ｎ、ノード１（Ｎ１）、第１シャントスプリットワードラインＳＳＷＬ１を形成し、Ｂブロックには第２トランジスタＴ２、上・下部第１強誘電体キャパシタＦＣ１−１，ＦＣ１−２、そして上・下部第２強誘電体キャパシタＦＣ２−１，ＦＣ２−２、ビットラインＢｉｔ＿ｎ＋１、ノード２（Ｎ２）、第２シャントスプリットワードラインＳＳＷＬ２を形成した。
【００３９】
以下、このような断面構造をもつ本発明の第５実施形態による強誘電体メモリのレイアウト及び工程順序について説明する。それぞれのブロックＡ、Ｂの活性領域の形状は図６２に示すように前の実施形態と同じである。
次に、図６３に示すように、第１，２スプリットワードラインＳＷＬ１，ＳＷＬ２を形成するために、活性領域が区画された半導体基板９０の全面にゲート酸化膜９２、ゲート形成用ポリシリコン層９３、バリヤ導電物質層９４、キャパシタの第１電極層９５を順次形成する。
そして、フォトリソグラフィ工程で前記の積層構造物を選択的にエッチングして第１，２スプリットワードライン９３ａ，９３ｂを形成する。
前記バリヤ導電物質層９４は後続の熱処理工程で酸化して高抵抗の物質層に変わる可能性があるが、これによる問題発生を防ぐために周辺回路領域でパターニングされたキャパシタの第１電極層９５とゲート形成用物質層９３を互いに接触させる。そして、キャパシタの第１電極層９５はＰｔなどの金属を用いて形成する。
【００４０】
次に、図６４に示すように、パターニングされた第１，２スプリットワードライン９３ａ，９３ｂをマスクとして、露出した活性領域にＮ＋  不純物を注入し、熱処理過程を経てソース／ドレイン領域９６を形成する。
そして、図６５に示すように、第１，２スプリットワードライン９３ａ，９３ｂの形成された全面に薄い第１酸化膜９７ａを堆積する。
図６６に示すように、前記薄い第１酸化膜９７ａ上に平坦化絶縁層９８を形成する。この平坦化絶縁層９８は、ＳＯＧまたはＢＰＳＧを使用し、第１，２スプリットワードライン９３ａ，９３ｂの間を充填する。
【００４１】
そして、図６７に示すように、平坦化絶縁層９８としてＳＯＧを使用する場合、８００〜９００℃で熱処理して体積を２０〜３０％縮小させる。それにより後続の熱処理工程で流れるのを防止し、素子特性の低下の問題が生じないようにする。
このように、平坦化絶縁層９８の粘度を向上させた後、図６８に示すようにエッチバック工程で平坦化絶縁層９８を一定厚さ除去する。この時、キャパシタの第１電極層９５上の第１酸化膜９７ａも除去されてキャパシタの第１電極層９５が露出される。
次に、図６９に示すように、露出したキャパシタの第１電極層９５を含む全面に下部キャパシタを形成するための第１強誘電体層９９ａを形成する。
そして、図７０に示すように、第１強誘電体９９ａの全面にＰｔなどの金属を蒸着してキャパシタの第２電極層１００を形成する。
次に、図７１に示すように、キャパシタの第２電極層１００を選択的にパターニングして、キャパシタのプレート電極として用いられるキャパシタの第２電極１００ａを形成する。
【００４２】
そして、図７２に示すように、第２電極１００ａを形成させて、その上に第２酸化膜９７ｂを形成させる。さらに、図７３に示すように、第１，２スプリットワードライン９３ａ，９３ｂの両側に形成されたソース／ドレインのいずれか一方の不純物領域上の第２酸化膜９７ｂ、第１強誘電体層９９ａ、平坦化絶縁層９８、第１酸化膜９７ａを選択的に除去して、キャパシタの一方の電極をセルトランジスタの一方の電極に接触させるためのコンタクトホール１０１を形成する。
そして、図７４に示すように、コンタクトホール１０１を埋め込むコンタクトプラグ層１０２を形成する。その後第２酸化膜９７ｂを除去する。第２酸化膜９７ｂはトランジスタと接続させる必要のないキャパシタの電極（図の左側の電極）との接触を避けるためのである。
次に、図７５に示すように、コンタクトプラグ層１０２を含む全面に第２強誘電体層９９ｂを蒸着する。
そして、図７６に示すように、第２強誘電体層９９ｂ上に上部キャパシタを形成するための金属物質層を形成し、パターニングして下部のスプリットワードライン９３ａ，９３ｂと同一の形態で第１，２シャントスプリットワードライン１０９ａ，１０９ｂを形成する。
【００４３】
後続の工程で第１シャントスプリットワードライン１０９ａと第１スプリットワードライン９３ａをセルアレイの外の周辺回路領域で接触させて２本のラインに同一の信号が印加されるようにする。
同様に、第２シャントスプリットワードライン１０９ｂと第２スプリットワードライン９３ｂをセルアレイの外の周辺回路領域で接触させて２本のラインに同一の信号が印加されるようにする。
【００４４】
次に、図７７に示すように、第１，２シャントスプリットワードライン１０９ａ，１０９ｂを含む全面に第３酸化膜９７ｃを形成する。
そして、図７８に示すように、第１，２スプリットワードライン９３ａ，９３ｂの両側に形成されたソース／ドレインのもう一つの不純物領域上の第３酸化膜９７ｃ、第２強誘電体層９９ｂ、第１強誘電体層９９ａ、平坦化絶縁層９８、第１酸化膜９７ａを選択的に除去してビットラインをセルトランジスタの他方の電極に接触させるためのコンタクトホール１０３を形成する。
次に、図７９に示すように、コンタクトホール１０３を含む全面にビットライン形成用金属物質層を形成し、選択的にパターニングして第１，２スプリットワードライン９３ａ，９３ｂに垂直な方向に第１，２ビットライン１０４ａ，１０４ｂを形成する。この実施形態の上部キャパシタは電極１００ａを共通に使用し、シャントスプリットワードライン１０９ａ、ｂを他方の電極として使用している。そして、上下のキャパシタはＡブロックとＢブロックにまたがって、ワードラインの方向に形成されている。
【００４５】
この本発明のＳＷＬ強誘電体メモリ装置は、レイアウトの設計時にトランジスタのゲート電極を強誘電体キャパシタの一方の電極として使用して断面構造が単純化され、一つのＳＷＬ単位セルを構成するトランジスタと強誘電体キャパシタをチップ特性によって活性領域のいずれか２つのブロックで同一のブロックまたは他のブロックに構成してレイアウト上の構造が単純化される。
【００４６】
【発明の効果】
このような本発明のＳＷＬ強誘電体メモリ装置は、次のような効果がある。
請求項１、請求項７、そして請求項１１の発明によれば、セルプレートラインをワードラインとは別に構成しないので、トランジスタ形成時に必要なワードラインだけで構成してあるので、強誘電体メモリ装置の単純化されたレイアウト構造を提供できるという効果がある。また、レイアウトの設計時にトランジスタのゲート電極を強誘電体キャパシタの一方電極として使用しているので断面構造を単純化する効果がある。
請求項２、請求項３の発明によれば、一対となるセルを構成する二つのトランジスタと二つの強誘電体キャパシタを二つのブロックを単位として構成したのでレイアウト上の構造を単純化できる効果がある。
請求項４、請求項５、請求項９、請求項１２の発明によれば、スプリットワードライン形成後にそのワードラインの間を埋め込んでそれをエッチバックしてキャパシタの第１の電極を露出させてその上に誘電体と第２電極とを構成させるので強誘電体キャパシタの形成が容易になるという効果がある。また、セルプレートラインを形成しないでＳＷＬ強誘電体メモリ装置を製造できるので製造方法が容易となる。
また、本発明方法は、強誘電体キャパシタの第１電極を熱処理した後でキャパシタ第２電極とトランジスタのソースを連結するので、キャパシタ上部電極に連結される金属バリヤ層の酸化を防ぎ、素子の特性を向上させる効果がある。
請求項８によれば、キャパシタ電極を平面状に構成して工程の容易性を確保する効果がある。
そして、請求項６、請求項１０の発明によれば、セルプレートラインを形成しないのでＳＷＬ強誘電体メモリ装置の単純化されたレイアウト設計を可能にする効果がある。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図である。
【図２】従来の技術の強誘電体メモリの単位セル構成図である。
【図３】従来の技術の強誘電体メモリのセルアレイ構成図である。
【図４】従来の技術の強誘電体メモリの動作波形図である。
【図５】本発明による強誘電体メモリのセルの構成図である。
【図６】本発明による強誘電体メモリのセルアレイの構成図である。
【図７】本発明による強誘電体メモリの動作波形図である。
【図８】本発明の第１実施形態によるレイアウト設計時のブロック区分を示す構成図である。
【図９】〜
【図２４】本発明の第１実施形態による強誘電体メモリのレイアウト構成及び工程断面図である。
【図２５】〜
【図４１】本発明の第２実施形態による強誘電体メモリのレイアウト構成及び工程断面図である。
【図４２】本発明の第３実施形態によるレイアウト設計時のブロック区分を示す構成図である。
【図４３】〜
【図５１】本発明の第３実施形態による強誘電体メモリのレイアウト構成及び工程断面図である。
【図５２】〜
【図６０】本発明の第４実施形態による強誘電体メモリの他のレイアウト構成及び工程断面図である。
【図６１】本発明の第５実施形態によるレイアウト設計時のブロック区分を示す構成図である。
【図６２】〜
【図７９】本発明の第５実施形態による強誘電体メモリのレイアウト構成及び工程断面図である。
【符号の説明】
９０  半導体基板
９１  素子隔離層
９２  ゲート酸化膜
９３ａ，９３ｂ  第１，２スプリットワードライン
９４  バリヤ導電物質層
９５  キャパシタの第１電極層
９６  ソース／ドレイン領域
９７ａ，９７ｂ，９７ｃ  第１，２，３酸化膜
９８  平坦化絶縁層
９９  強誘電体層
１００  キャパシタの第２電極層
１０１，１０３  コンタクトホール
１０４ａ，１０４ｂ    第１，２ビットライン
【図１】
0003627003.tif 000002
【図２】
0003627003.tif 000003
【図３】
0003627003.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0003627003.tif 000008
【図８】
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【図９】
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【図１０】
0003627003.tif 000011
【図１１】
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【図１２】
0003627003.tif 000013
【図１３】
0003627003.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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