(57)【特許請求の範囲】
【請求項１】
第１の導電型の基板領域の上層に設けられた第２の導電型の第１の拡散層と、素子分離領域として第１の拡散層近傍の基板領域に設けられた膜厚の厚い第１の絶縁膜とに跨がる開口を有し、第１の絶縁膜の下面より深い位置に底部を有するように基板領域内に形成された溝状又は筒状の凹部と、
凹部の底部を除く凹部壁に沿って形成された第２の薄い絶縁膜と、
第２の絶縁膜の内側に、側壁半導体層として、その下端縁が凹部の基板領域に接し、かつ上部が第１の絶縁膜及び第１の拡散層に接するように形成された第２の導電型の半導体層と、
凹部の底部及び半導体層の内側に沿って設けられた第３の薄い絶縁膜と、
第３の絶縁膜の間に棒状又は柱状の形状で設けられた導電体層と、
第２の絶縁膜を介して基板領域と半導体層とからなる第１の容量と、
第３の絶縁膜を介して半導体層と導電体層とからなる第２の容量とを有する容量素子を備え、
前記第１の拡散層がソース領域又はドレイン領域であることを特徴とするＳＲＡＭセルとして構成された半導体装置であって、
容量素子の第１の拡散層と、容量素子とは別に設けられた第２の拡散層が、ＳＲＡＭセルの２個の各記憶ノードの拡散層に相当し、かつ容量素子の導電体層が第２の拡散層に接続していることを特徴とする半導体装置。
【請求項２】
半導体装置が、６トランジスタ型ＳＲＡＭセルとして構成され、
ＳＲＡＭセルのｎＭＯＳＦＥＴ領域では、容量素子の第１および第２導電型がそれぞれｎ型及びｐ型であり、第２の拡散層がｐ型であり、
ＳＲＡＭセルのｎＭＯＳＦＥＴ領域では、第１および第２の導電型がそれぞれｐ型及びｎ型であり、第２の拡散層がｎ型である２種類の容量素子を有することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量素子を備えた半導体装置に関し、更に詳細には、半導体装置内に形成し易い構成の容量素子を備えソフトエラ耐性の高い半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＳＲＡＭなどの半導体記憶装置には、α線等の放射線がメモリセルに入射した際に、記憶データが一時的に消失するというソフトエラ現象があって、記憶保持についての信頼性が問題になるということがある。この問題は、デバイスの微細化に伴い、メモリセル内の記憶ノードの静電容量が減少するために、益々重大な問題となって来ている。また、ソフトエラの問題は、α線入射時の雑音電流がＭＯＳＦＥＴの駆動電流よりも十分大きいために、高抵抗負荷型あるいはＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）負荷型セルに限らず、６トランジスタＳＲＡＭセルにおいてもやはり同様に問題である。
これの対策としては、（１）パッシベーション膜の上にチップコート、例えばポリイミド膜などのバッファコートを厚く堆積してα線の入射を制限する、（２）基板領域の不純物プロファイルを工夫して、基板内部で発生した過剰キャリアの記憶ノードへの収集を抑制する、（３）メモリセルの構造を工夫して記憶ノードにおける静電容量を増加させることが考えられる。
【０００３】
【発明が解決しようとする課題】
しかし、（１）の対策では、ウェハに反りが生じて、後の加工工程で支障が生じたり、或いはボンディングが困難になるなど組立時の問題が生じるという弊害があり、（２）の対策では、必ずしも十分な効果は得られず、また半導体装置の特性、例えばＭＯＳＦＥＴ特性に対する影響が懸念される。また、（３）の対策では、例えば、ポリシリコン層を一層追加して容量素子を形成する方法が採用されているが、メモリセルの微細化に伴うメモリセル面積の縮小化のために、十分な静電容量を付加することが難しくなって来ている。
ＴＦＴ負荷型セルにおいては、抵抗素子と組合せた例も検討されているが、書き込み特性などへの影響も有って、その実現は必ずしも容易ではない。また、６トランジスタへの適用は、ＴＦＴ負荷型セルにおけるよりも更に大きな影響が懸念される。フィン構造の容量素子をＭＯＳＦＥＴの上部に形成する例もあるが、セル領域とその他の領域との段差が拡大するために、その上部構造を形成する際、例えば配線層を形成する際、加工が難しくなるなどの問題が有る。
【０００４】
よって、本発明の目的は、ソフトエラが発生し難いように大きな静電容量を半導体装置に付加できる容量素子を備えた半導体記憶装置、特にソフトエラが発生し難いように大きな静電容量を有する容量素子を備えた６トランジスタ型ＳＲＡＭセルを提供することである。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置に含まれる容量素子は、第１の導電型の基板領域の上層に設けられた第２の導電型の第１の拡散層と、素子分離領域として第１の拡散層近傍の基板領域に設けられた膜厚の厚い第１の絶縁膜とに跨がる開口を有し、第１の絶縁膜の下面より深い位置に底部を有するように基板領域内に形成された溝状又は筒状の凹部と、
凹部壁に沿って設けられた第２の薄い絶縁膜と、
第２の絶縁膜の内側に形成された第２の導電型の半導体層と、
半導体層の内側に沿って設けられた第３の薄い絶縁膜と、
第３の絶縁膜の間に棒状又は柱状の形状で設けられた導電体層とを備え、
第２の絶縁膜を介して基板領域と半導体層とからなる第１の容量と、第３の絶縁膜を介して半導体層と導電体層とからなる第２の容量とを有することを特徴としている。
【０００６】
本容量素子は、素子分離領域に近接して設けられるので、半導体装置を大きくする必要がなく、半導体装置の微細化に適応している。溝状にするか、筒状するかは半導体装置の構造によって定まる。
半導体層及び導電体層の材質は、制約はなく、例えばポリシリコンで形成することができる。
また、第２の絶縁膜は、凹部の底部を除く凹部壁の側壁沿って形成され、半導体層は、凹部壁の側壁に沿って第２の絶縁膜の内側に側壁半導体層として形成され、その下端縁が凹部の底部の基板領域に接し、かつ側壁半導体層の上部が第１の絶縁膜及び第１の拡散層に接し、第３の絶縁膜は、凹部の底部及び側壁半導体層の内側に形成されているようにすることもできる。側壁半導体層の上部が第１の拡散層、即ちドレイン領域又はソース領域に接続しているので、半導体記憶装置と容量素子とが簡単な構成で電気的に接続している。
【０００７】
また、本発明に係る半導体装置は、上述の容量素子を備え、かつＳＲＡＭセルとして構成された半導体装置であって、
容量素子の第１の拡散層と、容量素子とは別に設けられた第２の拡散層が、ＳＲＡＭセルの２個の各記憶ノードの拡散層に相当し、かつ容量素子の導電体層が第２の拡散層に接続している。これにより、容量素子を簡単な構成で半導体装置の拡散層に接続できる。
また、半導体装置が、６トランジスタ型ＳＲＡＭセルとして構成されている場合には、ＳＲＡＭセルのｐＭＯＳＦＥＴ領域では、容量素子の第１および第２導電型がそれぞれｎ型及びｐ型であり、第２の拡散層がｐ型であり、ＳＲＡＭセルのｎＭＯＳＦＥＴ領域では、第１および第２導電型がそれぞれｐ型及びｎ型であり、第２の拡散層がｎ型である２種類の容量素子を有する。
【０００８】
本発明によれば、記憶ノードに十分な大きさの静電容量を付加するために、容量素子を半導体基板内部に形成し、ＳＲＡＭセルにおいてはその２個の電極を２個の記憶ノードに接続し、更に６トランジスタセルにおいてｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴ領域にそれぞれ容量素子を形成する。
【０００９】
【発明の実施の形態】
以下に、添付図面を参照して、本発明の実施の形態をより詳細に説明する。
本発明の半導体装置に形成される容量素子の構成
図１は、容量素子をｎＭＯＳＦＥＴに形成したときの基本的構成を示す基板断面図であって、容量素子を有するｎＭＯＳＦＥＴの一部領域を示す。
容量素子が形成されているいるｎＭＯＳＦＥＴ１０は、図１に示すように、ｎ型半導体基板１２に形成されたｐウェル領域１４と、ｐウェル領域１４の上層に形成された膜厚の厚い第１のフィールド酸化膜から成る素子分離領域１６と、素子分離領域１６の両側のｐウェル領域１４の上層にそれぞれ活性領域として形成された第１のｎ型拡散層１８及び第２のｎ型拡散層２０と、第１の拡散層１８に隣接するチャネル領域２２とを備えている。
チャネル領域２２にはゲート酸化膜２４を介して、ポリシリコン層２６とタングステン・シリサイド層２８の積層構造からなるゲート電極３０が形成されている。一方、第２の拡散層２０は、層間絶縁膜３１を貫通する金属コンタンクト３２を介して第１層の配線層３４に接続している。
【００１０】
容量素子３６は、第１の拡散層１８と素子分離領域１６とに跨がって開口を有し、素子分離領域１６の下面より深い位置に底部を有し、ｐウェル領域１４中に形成された円筒状の筒穴３８内に設けられている。
容量素子３６は、筒穴３８の底部を除く穴壁に沿って円筒状に形成された第２の薄い酸化膜４０と、その内側に円筒状に形成されたｎ型半導体からなる側壁半導体層４２と、筒穴３８の底部及び側壁半導体層４２の内側に形成された第３の薄い絶縁膜４４とを備え、更に、第３の酸化膜４４の間に設けられた円柱状の導電体層４６とを有する。
側壁半導体層４２は、筒穴３８の底部で第２の酸化膜４０を介在させることなくｐウェル領域１４に接触し、筒穴３８の上部で一部が同じく第２の酸化膜４０を介在させることなく第１の拡散層１８又は素子分離領域２０に接触している。これにより、側壁半導体層４２は、第１の拡散層１８に電気的に接続され、ｐウェル領域とは、ｐｎ接合により電気的には分離されている。なお、本実施例とは異なり、筒穴３８の底部及び上部で第２の酸化膜４０を介在させるようにしても良い。
導電体層４６は、ポリシリコン層で形成され、ゲート電極３０と同様に上部にタングステン・シリサイド層４７を備えており、素子分離領域１６上で金属コンタクト３２と電気的に接続し、シェアドコンタクト３２を構成している。また、導電体層４６と同じ構成の導電体層（図示せず）が、ゲート電極３０に電気的に接続し、ゲート電極３０の配線層としての機能を果たしている。
【００１１】
以上の構成により、容量素子３６は、第２の酸化膜４０を介在させたｐウェル領域１４と側壁半導体層４２とから構成される対接地の第１の容量４８と、第３の酸化膜４４を介在させた側壁半導体層４２と導電体層４６とから構成される第２の容量５０とを備えている。
【００１２】
上述の例は、ｎＭＯＳＦＥＴを例にして説明したが、本発明に係る半導体装置は、ｎ型Ｓｉ基板にそれぞれｐ型の拡散層を形成したｐＭＯＳＦＥＴにも適用できる。この場合には、上述の導電型のｎとｐが相互に入れ替わった導電型の構成になる。
【００１３】
本発明の半導体装置に形成される容量素子の形成方法
図２及び図３を参照して、図１に示した半導体装置の形成方法を説明する。図２（ａ）、（ｂ）及び（ｃ）は、それぞれ、図１に示したｎＭＯＳＦＥＴの形成工程毎の基板断面図である。図３（ｄ）及び（ｅ）は、それぞれ、図２（ｃ）に続く、ｎＭＯＳＦＥＴの形成工程毎の基板断面図である。
先ず、図２（ａ）に示すように、ｎ型Ｓｉ基板１２上に第１の酸化膜としてフィールド酸化膜１６を形成し、その上に１０ｎｍ程度の薄いＳｉ窒化膜５２を堆積する。次いで、フォトレジスト膜を成膜し、更にパタニングして、筒穴３８をエッチングするためのレジストマスク５４を形成する。
次いで、図２（ｂ）に示すように、ＳｉとＳｉ酸化膜との選択比の小さい条件を用いた異方性エッチングによってフィールド酸化膜１６の端部を貫通するように、深さ１μｍ程度の筒穴３８をｎ型Ｓｉ基板１２に形成し、次いで、不純物のイオン注入によってｐウェル領域１４を形成する。続いて、厚さ１０ｎｍ程度の酸化膜４０をＳｉ窒化膜５２上に成膜し、更に厚さ５０ｎｍ程度のｎ型のポリシリコンを堆積し、続いて筒穴３８以外の領域上及び筒穴３８の底部上のポリシリコン層をエッチバックして、ｎ型ポリシリコンからなる側壁半導体層４２を筒穴３８の穴壁に沿って酸化膜４０を介して形成する。酸化膜４０は、第２の酸化膜として機能する。
次に、図２（ｃ）に示すように、Ｓｉ窒化膜５２上の露出した酸化膜４０、筒穴３８内の露出した酸化膜４０、及び側壁半導体層４２の上部及び底部と穴壁との間の酸化膜４０をフッ酸によりエッチングして除去する。次に、酸化膜４０をエッチングして除去した側壁半導体層４２の上部及び底部と穴壁との間の空間に、ｎ型のポリシリコン５６を堆積し、続いてエッチバックして埋め込む。
【００１４】
図３（ｄ）に示すように、熱リン酸によってＳｉ窒化膜５２をエッチング除去した後、基板全面に酸化膜を成膜し、ゲート酸化膜２４及び第３の酸化膜４４とする。次いで、その上に、順次、ｎ型ポリシリコンからなるポリシリコン層５８、更にタングステン・シリサイド層６０を堆積する。
図３（ｅ）に示すように、ｎ型ポリシリコン層５８及びタングステン・シリサイド層６０のパタニングを行って、導電体層４６及びその上のタングステン・シリサイド層４７と、ゲート電極３０を構成するポリシリコン層２６及びタングステン・シリサイド層２８とする。次いで、不純物をイオン注入して第１のｎ型拡散層１８、第２のｎ型拡散層２０を含むｎＭＯＳＦＥＴを形成する。
更に、図１に示すように、層間絶縁膜３１を堆積した後、シェアドコンタクト３２をタングステンプラグにより形成し、更に金属配線３４を形成する。
【００１５】
実施例１
本実施例は、本発明に係る半導体装置を６トランジスタセル型のＳＲＡＭセルに適用した例であって、図１で説明した第１および第２の拡散層１８、２０が、図２に示すように、それぞれ記憶ノードＤ１及びＤ２の拡散層に相当する。図４は、本発明に係る容量素子を使用した６トランジスタセル型のＳＲＡＭセルの等価回路を示している。
本ＳＲＡＭセルは、インバータ２個によるフリップロップ回路と入出力線との間のスイッチとしてのｎ型ＭＯＳＦＥＴ２個を備えたセルであって、図１の第１の容量４８に相当するＣ１及び第２の容量５０に相当するＣ２を有する第１の容量素子６２と、同じく第１の容量４８に相当するＣ３及び第２の容量５０に相当するＣ４を有する第２の容量素子６４とを備えている。
図１の例は、ｎＭＯＳＦＥＴを用いた領域を想定したものであるが、６トランジスタセルのｐＭＯＳＦＥＴの領域に設けた第２の容量素子６４は、図１の導電型とはｐとｎとを相互に入れ換えた導電型の容量素子である。
【００１６】
以上の構成により、ＳＲＡＭセルの記憶ノード間にクロスカップル容量が構成されるため、小さな領域内で実効的に大きな静電容量を得ることができ、また、ｐＭＯＳＦＥＴ領域にも、大きな記憶ノード容量が得られ、微細化したメモリセルにおいても、小さな面積で大きな静電容量を付加し、良好なソフトエラ耐性を有するＳＲＡＭセルを実現できる。
【００１７】
図４に示した等価回路を有するＳＲＡＭセルの第１のＡｌ配線層（図１の配線層３４に相当）の下でのレイアウトパターン及び第１のＡｌ配線層のレイアウトパターンは、第１の容量素子６２及び第２の容量素子６４の配置を含めて、図５及び図６に示すと通りである。
また、図７は、図５及び図６の線Ｉ−ＩＩ、及び線ＩＩ−ＩＩＩでの基板断面図である。尚、図７では、縦線Ｘ−Ｘ′より右側、及び縦線Ｘ−Ｘ′より左側は、それぞれ、線Ｉ−ＩＩでの断面及び線ＩＩ−ＩＩＩでの断面を示し、また、簡単にするために、第１及び容量素子６２、６４の図示は省略されている。また、図７（ａ）はゲート電極の層構造を示す詳細図である。
なお図１〜図３では、ｎ−ＭＯＳＦＥＴの場合について説明しているが、図７では導電型が逆になる、ｐ−ＭＯＳＦＥＴを用いて説明している。
このように、本発明による容量素子は、既知の構成のメモリセルに容易に適用することが可能である。また、基板内部に容量素子を形成するために、メモリセル領域とその周辺の領域との間の段差を増大させるようなことがない。
【００１８】
【発明の効果】
本発明の構成によれば、拡散層と素子分離領域に跨がる位置に溝状又は筒状の凹部を設け、その凹部内に直列に接続した２個の容量を備える容量素子を形成している。本発明に係る容量素子を半導体記憶装置に設けることにより、メモリセルの面積を増加させることなく、記憶ノード間のクロスカップル容量および対接地容量を構成して記憶ノードに十分な大きさの静電容量を付加することができるので、半導体装置の微細化の要求に応じつつ、半導体装置、特にＳＲＡＭメモリセルのソフトエラ耐性を向上させることができる。
また、容量素子を基板領域内に形成し、メモリセル領域と周辺の領域との間の段差を増大させないので、後の加工工程での処理が容易で、特性の良好な半導体記憶装置を実現することができる。更には、容量素子を形成するにあたり、フォトリソグラフィ工程の増加は１工程（レティクルの追加は１枚の追加）で済むので、形成コストも嵩まないし、また、既存のセルのレイアウトパタンとの整合性も良い。また、本発明による容量素子は、ＳＲＡＭセルのみならず、ＤＲＡＭセルや他の半導体装置にも適用可能であることは言うまでもない。
【図面の簡単な説明】
【図１】  本発明の半導体装置に形成される容量素子の構成を示す基板断面図である。
【図２】  図２（ａ）、（ｂ）及び（ｃ）は、それぞれ、図１に示したｎＭＯＳＦＥＴの形成工程毎の基板断面図である。
【図３】  図３（ｄ）及び（ｅ）は、それぞれ、図２（ｃ）に続く、ｎＭＯＳＦＥＴの形成工程毎の基板断面図である。
【図４】  本発明に係る６トランジスタ型ＳＲＡＭセルの等価回路を示す図である。
【図５】  ＳＲＡＭセルの横断面図である。
【図６】  図５より上の位置でのＳＲＡＭセルの横断面図である。
【図７】  ＳＲＡＭセルの基板断面図である。
【符号の説明】
１０……本発明に係る半導体装置、１２……ｎ型半導体基板、１４……ｐウェル領域、１６……第１のフィールド酸化膜から成る素子分離領域、１８……第１のｎ型拡散層、２０……第２のｎ型拡散層、２２……チャネル領域、２４……ゲート酸化膜２４、２６……ポリシリコン層、２８……タングステン・シリサイド層、３０……ゲート電極、３１……層間絶縁膜、３２……金属コンタンクト、シェアドコンタクト、３４……第１層の配線層、３６……容量素子、３８……筒穴、４０……第２の酸化膜、４２……側壁半導体層、４４……第３の酸化膜、４６……導電体層、４８……第１の容量、５０……第２の容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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