(57)【特許請求の範囲】
【請求項１】
圧縮歪を有するシリコンゲルマニウム膜、０．１から１ａｔｏｍ％未満の炭素を含有し引張歪を有する炭素添加シリコン膜及びシリコン膜がこの順に形成された半導体基板上に、ゲート酸化膜を介してゲート電極が形成され、前記引張歪を有する炭素添加シリコン膜がチャネル領域として機能することからなるｎチャネル型半導体装置。
【請求項２】
圧縮歪を有するシリコンゲルマニウム膜、０．１から１ａｔｏｍ％未満の炭素を含有し引張歪を有する炭素添加シリコン膜及びシリコン膜がこの順に形成された半導体基板上に、ゲート酸化膜を介してゲート電極が形成され、前記圧縮歪を有するシリコンゲルマニウム膜がチャネル領域として機能することからなるｐチャネル型半導体装置。
【請求項３】
シリコンゲルマニウム膜が、１０から４０ａｔｏｍ％のゲルマニウムを含有し、５から５０ｎｍの膜厚を有する請求項１又は２に記載の半導体装置。
【請求項４】
炭素添加シリコン膜が、５から５０ｎｍの膜厚を有する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
半導体基板が、シリコン単結晶基板である請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
半導体基板が、ＳＯＩ基板である請求項１〜４のいずれか１つに記載の半導体装置。
【請求項７】
同一半導体基板上に、請求項１、３〜４のいずれか１つに記載のｎチャネル型半導体装置と、請求項２〜４のいずれか１つに記載のｐチャネル型半導体装置が形成されてなることを特徴とする相補型の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、より詳細には、半導体基板上にシリコンゲルマニウム膜、炭素添加シリコン膜及びシリコン膜が形成されてなる半導体装置に関する。
【０００２】
【従来の技術】
近年、シリコンＭＯＳトランジスタの高速化を図るため、これまでのＳｉ−ＳｉＯ2からなるＭＯＳ界面をチャネルとする従来型のトランジスタに代えて、Ｓｉ基板と格子定数の異なる材料膜をＳｉ基板上にエピタキシャル成長させることによってヘテロ界面を作製し、その形成した膜における水平方向の圧縮又は引っ張り歪みやバンド構造の不連続性を利用して、高移動度トランジスタを作成する技術研究が最近活発に行われている。
【０００３】
例えば、１９９４年ＩＥＤＭ（International Electron Device Meeting）、ｐ．３７３には、図２に示すように、ｐ型Ｓｉ基板上２１に厚さ２．１μｍの０％から２０％のＧｅの濃度勾配をもつＳｉＧｅ膜２２が形成され、その上に厚さ０．６μｍのＧｅ濃度２０％のＳｉＧｅ膜２３が形成され、さらにその上に厚さ１３ｎｍのＳｉ膜２４がエピタキシャル成長により形成され、その上には通常のＭＯＳと同様にゲート酸化膜となるＳｉＯ2膜２５、ゲート電極となる多結晶Ｓｉ膜２６が形成されたトランジスタが提案されている。このような構造のトランジスタにおいては、厚膜の濃度勾配を有するＳｉＧｅ膜２２及びＧｅ濃度２０％のＳｉＧｅ膜２３は、歪み緩和のために形成されている。よって、ＳｉＧｅ膜２３の上面では完全に歪み緩和された状態になっており、このＳｉＧｅ膜２３の上に薄いＳｉ膜２４を形成することにより引っ張り歪みを内在するＳｉ膜２３が実現される。これにより、ｎチャネルＭＯＳにおける電子の有効移動度を、ひずみのないＳｉに対して約５０％向上させることができる。
【０００４】
また、ｐＭＯＳの移動度の向上については、１９９４年ＩＥＤＭ、ｐ．７３５において、図３に示すように、ｎ型Ｓｉ基板３１上に厚さ１０ｎｍのＧｅ濃度３０％のＳｉＧｅ膜３２、厚さ７ｎｍのＳｉ膜３３が順次エピタキシャル成長により形成され、さらにその上には通常のＭＯＳと同様にゲート酸化膜となるＳｉＯ2膜３４、ゲート電極となる多結晶Ｓｉ膜３５が形成されたトランジスタが提案されている。この構造のトランジスタにおいては、圧縮歪みを内在するＳｉＧｅ膜３２が薄いＳｉ膜３３の下に形成されており、その中にチャネルを形成することにより、無歪みのＳｉに対し、約１．２倍の正孔の移動度向上が得られている。
【０００５】
さらに、ｎＭＯＳとｐＭＯＳとの両方を同時に作製する技術として、特開平１０−３２１７３３号公報に、図４に示すように、ｐＭＯＳ及びｎＭＯＳを、ｎウェル及びｐウェルが形成されたＳｉ基板４１上に、それぞれＳｉＧｅ膜４２及びＳｉ膜４３が順次形成されており、さらにその上に、ゲート絶縁膜４４及びゲート電極４５が形成されたトランジスタが提案されている。ここでは、ｎＭＯＳのチャネルは引っ張り歪みのあるＳｉ膜４３に、ｐＭＯＳのチャネルは圧縮歪みのあるＳｉＧｅ膜４２にチャネルを形成するようにしている。
【０００６】
また、特開平９−２１９５２４号公報には、図５に示すように、Ｓｉ基板５１上に、埋め込み酸化膜５２及びＳＯＩ膜５３が形成されたＳＯＩ（Silicon On Insulator）基板を用いたトランジスタが提案されている。このトランジスタは、ＳＯＩ基板におけるｐＭＯＳ領域のＳＯＩ膜５３及び埋め込み酸化膜５２を除去した後、ＳＯＩ基板上全面にＧｅ濃度３０％の厚さ３０ｎｍのＳｉＧｅ膜５４をエピタキシャル成長させ、高温アニールすることにより、ｎＭＯＳ領域におけるＳＯＩ膜５３上のＳｉＧｅ膜５４を歪み緩和した状態にし、その後、厚さ３０ｎｍ程度のＳｉ膜５５をエピタキシャル成長させ、さらに、その上にゲート絶縁膜５６及びゲート電極５７を形成する。これにより、ｎＭＯＳは、チャネルとしてＳＯＩ膜５３上の引っ張り歪みを内在するＳｉ膜５５を、ｐＭＯＳは、チャネルとしてＳｉ基板５１上に圧縮歪みを内在するＳｉＧｅ膜５４を利用している。
【０００７】
【発明が解決しようとする課題】
上記のトランジスタのうち、図２に示すトランジスタでは、順次Ｇｅ濃度高くしたＳｉＧｅ膜２２、２３を形成し、ＳｉＧｅ膜２３上面では、圧縮歪みが緩和された状態にするとともに、格子定数を大きくすることにより、その上に形成されるＳｉ膜２４に強い引っ張り歪みをもたせて移動度を向上させているが、このトランジスタでは、厚いＳｉＧｅ膜２２、２３を形成することが必要となり、製造コストが増大するという課題がある。
【０００８】
また、図４に示すＣＭＯＳトランジスタでは、ＳｉＧｅ膜４２として、Ｇｅ濃度２５〜５０％で厚さ５〜１０ｎｍのＳｉＧｅ膜を形成し、その上にＳｉ膜４３を形成することにより、ｎＭＯＳとｐＭＯＳとを同一の構成にしている。よって、Ｓｉ膜４３下のＳｉＧｅ膜４２は、圧縮歪みを内在した状態なので、特にｎＭＯＳにおいて電子の移動度の向上が十分でない。
【０００９】
つまり、ＣＭＯＳにおいて、ｎＭＯＳでの電子の移動度を上げるために、歪み緩和させたＳｉＧｅ膜４２上に引っ張り歪みを内在するＳｉ膜４３を形成しているが、そのためには厚いＳｉＧｅ膜４２を形成し、歪み緩和を行う必要があり、ｐＭＯＳのチャネル構造とｎＭＯＳのチャネルの構造とはその構造が大きく異なるため、有効な電子及び正孔の移動度の高いＣＭＯＳを同時に作りこむことが困難であった。
【００１０】
そこで、図５に示したトランジスタのように、ＳＯＩ基板を用い、ｎＭＯＳは埋め込み酸化膜５２の上方に薄い膜厚で、歪み緩和したＳｉＧｅ膜５４を形成している。しかし、基板としてＳＯＩ基板が必要であり、ｐＭＯＳのチャネル部分の埋め込み酸化膜５２及びＳＯＩ層５３を除去するために、ｎＭＯＳとｐＭＯＳとの間に段差ができて、製造上好ましくない。また、段差上にエピタキシャル成長する場合には、そこでの結晶性が悪くなり、やはり、有効な電子及び正孔の移動度の高いＣＭＯＳを同時に作りこむことが困難であった。
【００１１】
【課題を解決するための手段】
本発明によれば、圧縮歪を有するシリコンゲルマニウム膜、０．１から１ａｔｏｍ％未満の炭素を含有し引張歪を有する炭素添加シリコン膜及びシリコン膜がこの順に形成された半導体基板上に、ゲート酸化膜を介してゲート電極が形成され、前記引張歪を有する炭素添加シリコン膜がチャネル領域として機能することからなるｎチャネル型半導体装置が提供される。
また、本発明によれば、圧縮歪を有するシリコンゲルマニウム膜、０．１から１ａｔｏｍ％未満の炭素を含有し引張歪を有する炭素添加シリコン膜及びシリコン膜がこの順に形成された半導体基板上に、ゲート酸化膜を介してゲート電極が形成され、前記圧縮歪を有するシリコンゲルマニウム膜がチャネル領域として機能することからなるｐチャネル型半導体装置が提供される。
【００１２】
さらに、本発明によれば、上記ｎチャネル型及びｐチャネル型を同一基板に備えた相補型半導体装置が提供される。
【００１３】
【発明の実施の形態】
本発明の半導体装置は、主として、シリコンゲルマニウム（ＳｉＧｅ）膜、炭素（Ｃ）添加シリコン膜及びシリコン膜がこの順に形成された半導体基板上に、ゲート酸化膜を介してゲート電極が形成された、いわゆるＭＯＳトランジスタを構成するものであり、ｎ型、ｐ型又は相補型のいずれのＭＯＳトランジスタとしても利用することができる。なお、相補型の半導体装置の場合には、通常、同一の半導体基板上に形成される。
【００１４】
本発明の半導体装置において使用することができる半導体基板としては、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ等の化合物半導体による基板等が挙げられるが、シリコンからなる基板が好ましい。また、シリコンとしては、アモルファス、多結晶、単結晶等が挙げられるが、単結晶シリコンであることが好ましい。なお、半導体基板としては、表面半導体層が上記の半導体により形成されるＳＯＩ基板でもよい。
【００１５】
ＳｉＧｅ膜は、ｐ型又は相補型半導体装置において使用される場合には、特にゲルマニウムが１０から４０ａｔｏｍ％程度含有される膜が好ましい。また、膜厚は、５から５０ｎｍ程度であることが好ましい。なお、ｎ型半導体装置において使用される場合には、上記のゲルマニウム濃度及び膜厚の範囲を超えるものであってもよい。ＳｉＧｅ膜は、公知の方法、例えば、エピタキシャル成長により形成することが好ましい。
【００１６】
Ｃ添加シリコン膜は、ｎ型又は相補型半導体装置において使用される場合には、特に炭素が０．１から１ａｔｏｍ％程度含有される膜が好ましい。また、膜厚は、５から５０ｎｍ程度であることが好ましい。なお、ｐ型半導体装置において使用される場合には、上記の炭素濃度及び膜厚の範囲を超えるものであってもよい。Ｃ添加シリコン膜は、公知の方法、例えば、シリコン及び炭素を含む原料を用いたエピタキシャル成長により形成してもよいし、シリコンを含む原料を用いたエピタキシャル成長によりシリコン膜を形成した後、固相拡散、気相拡散、イオン注入により炭素をドーピングすることにより形成してもよい。
【００１７】
シリコン膜は、膜厚５から２０ｎｍ程度で、エピタキシャル成長により形成することが好ましい。
【００１８】
ゲート酸化膜及びゲート電極は、通常ＭＯＳトランジスタ等の半導体装置を形成するために使用される膜厚、材料等により、通常形成される方法により形成することができる。
【００１９】
以下に本発明の半導体装置を、図面に基づいて詳しく説明する。
【００２０】
本発明の半導体装置は、図１（ｄ）に示すように、ｐ型Ｓｉ基板１上にｐ型にドーピングされた深さ１μｍ程度のｐウエル２と、ｎ型にドーピングされた深さ１μｍ程度のｎウエル３が形成されており、これらｐウェル２及びｎウェル３とは、埋め込み素子分離領域７により分離されている。
【００２１】
ｐウェル２及びｎウェル３上には、エピタキシャルＳｉＧｅ膜４、エピタキシャルＣ添加Ｓｉ膜５、エピタキシャルＳｉ膜６がこの順に形成されており、ＳｉＯ2膜からなるゲート酸化膜８を介して、多結晶シリコン膜によるゲート電極１１が形成され、ｎＭＯＳ及びｐＭＯＳが同一基板上に形成されている。
【００２２】
ｐ型Ｓｉ基板１上に成長したＳｉＧｅ膜４は、Ｓｉと同じ結晶構造をもつが、その格子定数がＳｉよりも数％大きいために水平方向に圧縮歪みが発生している。また、その上に成長したＣ添加Ｓｉ膜５は基板Ｓｉよりも格子定数が小さいために水平方向に引っ張り歪みが発生する。
【００２３】
ｎＭＯＳは引っ張り歪みをもつＣ添加Ｓｉ膜５にチャネルを形成することにより、電子の移動度を向上させ、ｐＭＯＳは圧縮歪みを内在するＳｉＧｅ層４中にチャネルを形成することにより、正孔の移動度を向上させることができる。具体的には、ＳｉＧｅ膜４のＧｅ濃度２０％でｐＭＯＳにおいて約５０％の移動度の向上、ＳｉＧｅ膜４の膜厚が５ｎｍ（これ以上薄くできない臨界膜厚のため）、Ｇｅ濃度４０％で約１００％の移動度の向上が得られ、ＭＯＳ駆動電流を約２倍とすることができる。
【００２４】
上記半導体装置は、以下のように作成することができる。
【００２５】
比抵抗５Ω・ｃｍから２０Ω・ｃｍのボロンをドーピングしたｐ型Ｓｉ基板１上を用いる。このＳｉ基板１のｎＭＯＳ領域に、公知のフォト技術により形成したレジストマスク（図示せず）を用いて、公知のイオン注入技術により、ｐウエル２を形成する。レジストマスクを除去した後、同様の技術で、ｐＭＯＳ領域にｎウエル３を形成する。このときのイオン注入条件は、トランジスタの設計ルールにより異なるが、例えば０．３５μｍルールの場合は、ｐウエル２はボロンイオン注入エネルギー２００ｋｅＶ、注入量５×１０12ｃｍ-2と１００ｋｅＶ、２×１０12ｃｍ-2を用い、ｎウエル３はリンイオン注入エネルギー４００ｋｅＶ、注入量５×１０12ｃｍ-2と２００ｋｅＶ２×１０12ｃｍ-2を用いる。
【００２６】
次に、活性化アニールとして拡散炉で７５０℃程度、１時間程度の処理を行う。その後、表面の自然ＳｉＯ2膜（図示せず）を希ＨＦ液で除去し、公知のエピタキシャル成長技術により、ＳｉＨ4とＧｅＨ4との混合ガスを用いてＧｅ濃度１０％から４０％、厚さ５ｎｍから５０ｎｍのＳｉＧｅ膜４をＳｉ基板１上全面にヘテロエピタキシャル成長させる。このときＧｅ濃度を高くすればＳｉＧｅ中に内在する圧縮歪み量を大きくすることができるが、その場合欠陥が発生し始める臨界の膜厚は薄くなるので、その関係で濃度と膜厚を設定する。例えば、Ｇｅ濃度４０％の時の膜厚は１０ｎｍ以下に設定する。
【００２７】
その後、同一装置内で成長ガスを変更し、ＳｉＨ4とＳｉ（ＣＨ3）Ｈ3との混合ガスを用い、Ｃ濃度０．１から２％、膜厚１０から５０ｎｍのＣ添加Ｓｉ膜５をエピタキシャル成長させる。
【００２８】
さらに、同一装置内で成長ガスを変更し、ＳｉＨ4ガスを用いてエピタキシャルＳｉ膜６を、膜厚５から２０ｎｍに成長させる。ここで、Ｓｉ膜６の膜厚は、ｎＭＯＳのチャネルをＣ添加Ｓｉ膜５中に作るために上限が決まっているが、ゲート酸化膜８の膜厚、Ｓｉ膜６中のドーパント濃度、Ｃ添加Ｓｉ膜５及びＳｉ膜６の伝導帯エネルギーのオフセット値を考慮して、適宜調整する。例えば、ゲート酸化膜８の膜厚が２．５ｎｍ、Ｃ濃度が０．５％、ドーパント濃度が３×１０17ｃｍ-3の場合、Ｓｉ膜６の膜厚はゲート酸化時の膜減りを考慮して２〜６．５ｎｍ程度が好ましい。
【００２９】
次に、公知のＲＴＯ（Rapid Thermal Oxidation）法を用いてゲート酸化膜８の形成を行い、その後、公知のＣＶＤ法によりＳｉＨ4ガスを用いて５５０℃で、厚さ１００ｎｍ程度の多結晶Ｓｉ膜９を形成する（図１（ａ））。
【００３０】
続いて、公知のフォト技術により形成したレジストマスク（図示せず）を用いて、公知のＲＩＥ（Reactive Ion Etching）法により、ＳＦ6ガスを用い、多結晶Ｓｉ膜９、ゲート酸化膜８も含めて素子分離領域に深さ３００から５００ｎｍの溝を掘り、公知のＣＶＤ法によりＳｉＨ4、Ｏ2ガスを用いて溝をＳｉＯ2で埋め込み、公知のＣＭＰ（Chemical Mechanical Polish）法で素子分離領域以外のＳｉＯ2膜を除去して平坦化を行う。この場合、ＣＭＰは多結晶Ｓｉ膜９表面で止めるために、研磨剤として、ＳｉＯ2の多結晶Ｓｉに対する研磨レートの選択比が高いものを用いることが好ましい。例えば、シリカ（ＳｉＯ2）、セリア（ＣｅＯ2）、ジルコニア（ＺｒＯ2）、アルミナ（ＡｌＯ3）等が挙げられるが、なかでも、セリアスラリーを用いると、その選択比は５００以上が得られる。得られたＳｉ基板１上に多結晶Ｓｉ膜１０を公知のＣＶＤ法で形成し、図１（ｂ）に示すように、その表面を平坦化する。
【００３１】
その後、図２（ｃ）に示すように、公知のフォト技術により形成したレジストマスク（図示せず）を用いて、公知のＲＩＥ法でＳＦ6ガスを用いて、多結晶Ｓｉ膜１０と多結晶Ｓｉ膜９とをゲート電極１１に加工する。
【００３２】
続いて、図２（ｄ）に示すように、公知のフォト技術によりｎＭＯＳ領域以外の部分にレジストマスク（図示せず）を形成し、公知のイオン注入法で砒素イオンを注入エネルギー４０ｋｅＶ、注入量３×１０15ｃｍ-2で注入し、ゲート電極１１の両側に自己整合的にＮ+拡散層からなるソース／ドレイン領域１２を形成する。同様に、公知のフォト技術によりｐＭＯＳ領域以外の部分にレジストマスク（図示せず）を形成し、ＢＦ2イオンを注入エネルギー４０ｋｅＶ、注入量３×１０15ｃｍ-2で注入し、Ｐ+拡散層からなるｐＭＯＳトランジスタのソース／ドレイン領域１３を形成する。
【００３３】
その後、公知の技術を用いて上部配線との絶縁をするための層間絶縁膜形成、上部配線と接続するためのホール形成、上部配線形成工程を行い、ＬＳＩ集積回路で用いられるＣＭＯＳ（Complimentary ＭＯＳ）を完成させる。
【００３４】
【発明の効果】
本発明によれば、ＳｉＧｅ膜、Ｃ添加シリコン膜及びシリコン膜がこの順に形成された半導体基板上に、ゲート酸化膜を介してゲート電極が形成された半導体装置であって、Ｃ添加シリコン膜がチャネル領域として機能するため、電子の移動度を向上させることができる。つまり、ヘテロエピタキシャルにおける結晶の格子定数の差が大きく、引っ張り歪みの量が大きい程、電子の移動度は大きくなるため、ＳｉＧｅ＞Ｓｉ＞ＳｉＣの関係にある格子定数の違いを利用して、シリコン膜／Ｃ添加シリコン膜／ＳｉＧｅ膜／半導体基板の構造とすることにより、引っ張り歪みをより大きくすることができ、ｎ型半導体装置における電子の移動度を向上し、現在高速化が達成困難で、バイポーラトランジスタでしか達成できていなかった高周波用ＬＳＩを実現可能とする。しかも、上記構成により、圧縮歪みを緩和するための厚膜のＳｉＧｅ膜が不要となり、製造コストの大幅な低減が可能となる。
【００３５】
また、本発明によれば、ＳｉＧｅ膜、Ｃ添加シリコン膜及びシリコン膜がこの順に形成された半導体基板上に、ゲート酸化膜を介してゲート電極が形成された半導体装置であって、ＳｉＧｅ膜がチャネル領域として機能するため、正孔の移動度を向上させることができる。つまり、ヘテロエピタキシャルにおける結晶の格子定数の差が大きく、圧縮歪みの量が大きい程、正孔の移動度は大きくなるため、ＳｉＧｅ＞Ｓｉ＞ＳｉＣの関係にある格子定数の違いを利用して、シリコン膜／Ｃ添加シリコン膜／ＳｉＧｅ膜／半導体基板の構造とすることにより、大きな圧縮歪みを利用することができ、ｐ型半導体装置における正孔の移動度を向上させ、より高速化を実現した半導体装置を得ることができる。
【００３６】
特に、ＳｉＧｅ膜が１０から４０ａｔｏｍ％のＧｅを含有し、５から５０ｎｍの膜厚を有する場合、Ｃ添加シリコン膜が０．１から１ａｔｏｍ％の炭素を含有し、５から５０ｎｍの膜厚を有する場合には、ｎ型半導体装置においては十分な引っ張り歪を得ることができ、ｐ型半導体装置においては十分な圧縮歪を得ることができ、電子又は正孔の移動度を最大限に向上させることが可能となるとともに、ＳｉＧｅ膜又はＣ添加シリコン膜の成膜時における制御を行いながら、Ｇｅ又はＣの含有量を確保することができる。
【００３７】
また、半導体基板がシリコン単結晶基板である場合には、その上に形成されるＳｉＧｅ膜及びＣ添加シリコン膜を単結晶として得ることができ、電子又は正孔の移動度を向上させることができる。
【００３８】
さらに、半導体基板がＳＯＩ基板である場合には、半導体装置を構成するソース／ドレイン間の寄生容量を低減することができるため、より高速動作を実現する半導体装置を提供することができる。
【００３９】
また、同一半導体基板上に、上記ｎ型及びｐ型の半導体装置が形成されてなる場合には、電子は引っ張り歪みを内在するＣ添加Ｓｉ膜、正孔は圧縮歪みを内在するＳｉＧｅ膜によりチャネル領域を形成することができるため同一構造で相補型の半導体装置を形成することができ、電子及び正孔の双方の移動度を、従来の半導体装置の約２倍向上させることを可能としながら、従来問題となっていた段差等の発生を生じさせることなく、シンプルな構造の半導体装置を提供することができる。また、ｎ型半導体装置における電子の移動度を向上できることで現在高速化が達成困難で、バイポーラトランジスタでしか達成できていなかった高周波用ＬＳＩが相補型の半導体装置、例えば、ＣＭＯＳで製造可能となり、製造コストの大幅な低減が可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図２】従来のｎＭＯＳトランジスタの構成を説明するための要部の概略断面図である。
【図３】従来のｐＭＯＳトランジスタの構成を説明するための要部の概略断面図である。
【図４】従来のＣＭＯＳトランジスタの構成を説明するための要部の概略断面図である。
【図５】従来のＣＭＯＳトランジスタの構成を説明するための要部の概略断面図である。
【符号の説明】
１  ｐ型Ｓｉ基板
２  ｐウエル
３  ｎウエル
４  ＳｉＧｅ膜
５  Ｃ添加Ｓｉ膜
６  Ｓｉ膜
７  埋め込み素子分離領域
８  ゲート酸化膜
９、１０  多結晶Ｓｉ膜
１１  ゲート電極
１２、１３  ソース／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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