(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面側に形成された第２導電型のウェル領域と、このウェル領域内に形成された第１導電型の第１ベース層、この第１導電型ベース層内に形成された第２導電型ソース層、及び第１導電型ベース層をバックゲートとし前記ウェル領域から第２導電型ソース層に亘ってゲート絶縁膜を介して形成されたゲート電極を具備するＭＩＳ部と、前記ウェル領域の端部に接続して形成された第２導電型のドレイン部と、前記ウェル領域の表面に前記第１ベース層と前記ドレイン部とに亘って形成された第１導電型の第２ベース層を有するＭＩＳ電界効果トランジスタを備えた半導体装置において、
前記ドレイン部には、第１導電型領域と第２導電型領域とを基板面に平行な方向に亘り交互に繰り返して、前記基板面に対して垂直のｐｎ接合が配列しており、前記第１導電型領域は前記ソース電極に導電接続していると共に、前記第２導電型領域は前記ドレイン電極に導電接続していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記複数の第１導電型領域は、前記基板面に沿う平面上で点在状に配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ電界効果トランジスタを備えた半導体装置に関し、特に、高耐圧を目的としたパワーＭＩＳＦＥＴの構成に関する。
【０００２】
【従来の技術】
近年、数百ボルト以上の耐圧と数アンペア程度の高電流容量（耐量）を持つパワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）と、５ボルト程度の低電圧で作動する制御回路とをワンチップ化したパワーＩＣの開発が盛んに行なわれており、特開昭６３−３１４８６９号に開示されているように、スイッチング電源用のＩＣとしては既に実現されているものもある。
【０００３】
図１１及び図１２は本出願人の提出に係る特願平４−３０９９２０号に開示のパワーＩＣを示す。このパワーＩＣは、ワンチップ上にパワーＭＯＳＦＥＴ部１と低耐圧の制御回路部２を有しており、パワーＭＯＳＦＥＴ部１は図１２に示す断面構造を有している。先ず図１２の断面図に基づきパワーＭＯＳＦＥＴ部１の構成を説明すると、パワーＭＯＳＦＥＴ部１は横型ＤＭＯＳＦＥＴであり、Ｐ型半導体基板１０の主面側に形成されたＮ型ウェル層１１の内部にはＭＯＳ部２５とドレイン部２６を有している。ＭＯＳ部２５には、チャネル形成層となる相離間した一対の第１のＰ型ベース層１２，１２が形成されており、第１のＰ型ベース層１２の内部にはＮ＋  型ソース層１３及びＰ＋  型ベースコンタクト層１４がそれぞれ形成されている。そしてゲート絶縁膜（図示せず）を介して一対のソース層１３，１３に跨がるポリシリコンのゲート電極１５が被着され、またソース層１３及びベースコンタクト層１４にはコンタクト孔を介してソース電極１６が導電接触している。このソース電極１６はドレイン部２６側に向かって張り出したフィールドプレート部１６ａを有しており、ソース層１２の端部の電界集中が緩和される高耐圧構造となっている。なお、１７は層間絶縁膜、１８はパシベーション膜である。一方、ドレイン部２６において、Ｎ型ウェル層１１の主面側にドレイン層となるＮ型ベース層１９が形成されており、このＮ型ベース層１９の一部主面側にはＮ＋  型ベースコンタクト層２０が形成されている。そしてベースコンタクト層２０にはコンタクト孔を介してドレイン電極２１が導電接触している。このドレイン電極２１はＭＯＳ部側に張り出したフィールドプレート部２１ａを有しており、ドレイン層であるＮ型ベース層１９の端部の電界集中が緩和される高耐圧構造となっている。なお、２２は厚い絶縁膜（ＬＯＣＯＳ；局所酸化膜）である。そしてまた、ＭＯＳ部２５とドレイン部２６との間においては、Ｎ型ウェル層１１の主面側には第１のＰ型ベース層１２とＮ型ベース層１９に亘って第２のＰ型ベース層２３が形成されている。
【０００４】
このように、ゲート電極１５の直下及びその周辺部で構成されるＭＯＳ部２５と、ドレイン電極２１の直下及びその周辺部で構成されるドレイン部２６との間には、第２のＰ型ベース層（オフセット層）２３が介在しており、図１１に示すように、第２のＰ型ベース層２３はチップ平面上で櫛歯状に褶曲して形成され、第２のＰ型ベース層２３を境にその外側はソースパッド１６ｂを含むＭＯＳ部２５の形成領域であり、第２のＰ型ベース層２３を境にその内側はドレインパッド２１ｂを含むドレイン部２６の形成領域となっている。
【０００５】
ここで、Ｎチャネルの横型ＤＭＯＳＦＥＴにおいて、ドレインドリフト領域たるＮ型ウェル層１１の主面側に第１のＰ型ベース層１２に接続させてＮ型ベース層１９の端部まで第２のＰ型ベース層２３を形成した理由は次の通りである。
【０００６】
▲１▼  ＭＯＳＦＥＴのオン時、即ち、ゲート電極１５にソース電位よりも高電位を印加すると共に、ドレイン電極２１に高電位を印加すると、ゲート電極１５直下の第１のベース層１２の表面に反転層が生成し、多数キャリアである電子がソース層１３からチャネルを介してゲート電極１５直下のＮ型ウェル層１１に流れ出し、縦型ＤＭＯＳＦＥＴと同様に、ゲート電極１５直下のＮ型ウェル層１１を下向きに流れ、次にＮ型ウェル層１１に沿って横向きの流れとなってＮ型ベース層（ドレイン層）１９に達し、ドレインコンタクト層２０を介してドレイン電極２１に吸収されるが、電子の横向きの流れ経路であるＮ型ウェル層１１の上に第２のＰ型ベース層２３が存在しない場合には、大電流を流したときにホットエレクトロンが絶縁膜（フィールド酸化膜）２２に注入され、電界分布を経時的に変化させ、素子信頼性に不具合を招く。しかし、Ｎ型ウェル層１１が第２のＰ型ベース層２３に覆われているときには、その接合は逆バイアスであるので、Ｎ型ウェル層１１中の電子は絶縁膜２２に接することはなく、ホットエレクトロンによる影響を無くすることができる。
【０００７】
▲２▼  ＭＯＳＦＥＴのオフ時（順方向阻止時）、即ち、ドレイン電極２１に高電位を印加したままゲート電極１５の電位を低電圧（ソース電位，接地電位）とすると、第１のＰ型ベース層１２や第２のＰ型ベース層２３とＮ型ウェル層１１の接合、及びＮ型ウェル層１１とＰ型半導体基板１０の接合が逆バイアス状態になるため、それらの接合面から空乏層がＮ型ウェル層１１内に拡がる。Ｎ型ベース層（ドレイン層）１９側の第１のＰ型ベース層１２と基板１０から拡がる空乏層を考慮すると、ゲート電極１５直下近傍のウェル層１１の内部がピンチオフし、ＪＥＦＴと同様に電子流の経路が遮断される。更に、第２のＰ型ベース２３と基板１０から拡がる空乏層も考慮すると、第２のＰ型ベース２３下のウェル層１１の内部がピンチオフし、ここにおいてもＪＥＦＴと同様に電子流の経路が遮断される。
【０００８】
従って、逆バイアスが印加されると、ウェル層１１の内部にて第２のＰ型ベース２３によるＪＥＦＴ効果によっても電流経路が確実に遮断される。このため、耐圧を確保する目的でＮ型ウェル層１１のオフセット領域（第１のベース層１２からＮ型ベース層１９までの領域）を低濃度で長くする必要がなく、Ｎ型ウェル層１１の濃度を比較的高く設定することができ、高耐圧化と低オン抵抗化を共に図ることができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のオフセット領域を覆う第２のベース層２３を備えた横型ＤＭＯＳＦＥＴにおいては、次のような問題点がある。
【００１０】
即ち、順方向阻止状態時では第２のベース層２３下にピンチオフが発生するが、ドレイン電位が更に高くなると、フィールドプレート部２１ａの端部下の第２のベース層２３とＮ型ウェル１１の接合部位２４で図示矢印方向の電界Ｅが集中し、アバランシェブレイクダウン領域２４が発生する。なぜなら、この領域２４はフィールドプレート部２１ａの端部に近接しており、その端部電界の影響を受け易く、第２のベース層２３とＮ型ウェル１１との垂直電界と第２のベース層２３とＮ型ベース層１９の水平電界との合成電界Ｅが極大になる部位だからである。この領域２４で律速的にアバランシェブレイクダウンが発生すると、発生した電子の一部は酸化膜２２に容易に注入され、ブレイクダウン発生部近傍の電界分布を経時的に変化させる。これにより、ブレイクダウン電圧が経時的に変化し、素子の安定性及び信頼性を損ねてしまう。またブレイクダウン領域２４の発生部位は拡散規模や濃度等により定位置でなく変動し易く、ブレイクダウン電圧自体も変動する。他方、アバランシェブレイクダウンにより発生した正孔は図示していないＰＮ接合分離層（アイソレーション）に向かって横方向に流れるが、図１１に示すようにパワーＭＯＳＦＥＴ部１はチップ面積の相当の比率を占めているため、正孔はＰＮ接合分離層に至るまでに分散してしまい、これは素子特性の安定性の障害となる。
【００１１】
そこで上記問題点に鑑み、本発明の課題は、高耐圧化を実現でき、素子特性の安定性を確保できる信頼性の高い半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る半導体装置は、第１導電型の半導体基板の主面側に形成された第２導電型のウェル領域と、このウェル領域内に形成された第１導電型の第１ベース層、この第１導電型ベース層内に形成された第２導電型ソース層、及び第１導電型ベース層をバックゲートとし前記ウェル領域から第２導電型ソース層に亘ってゲート絶縁膜を介して形成されたゲート電極を具備するＭＩＳ部と、前記ウェル領域の端部に接続して形成された第２導電型のドレイン部と、前記ウェル領域の表面に前記第１ベース層と前記ドレイン部とに亘って形成された第１導電型の第２ベース層を有するＭＩＳ電界効果トランジスタを備えた半導体装置において、ドレイン部には、第１導電型領域と第２導電型領域とを基板面に平行な方向に亘り交互に繰り返して、基板面に対して垂直のｐｎ接合が配列しており、第１導電型領域はソース電極に導電接続していると共に、第２導電型領域は前記ドレイン電極に導電接続していることを特徴とする。
【００１３】
相隣接する第２導電型領域と第１導電型領域とはｐｎ接合ダイオードを形成し、その繰り返し作り込み構造によって配列した多数のｐｎ接合ダイオードがドレイン部に形成されている。オン状態では、多数キャリアはドレイン部を介してドレイン電極に引き抜かれるが、順方向阻止時には、ドレイン部において配列した多数のｐｎ接合からそれぞれ空乏層が拡がり、ドレイン部側での空乏化を早めることができるため、耐圧向上に寄与する。また、ドレイン部において配列した多数のｐｎ接合は基板面に対して垂直のｐｎ接合であることから、接合面積が大きく、電流断面積が大きく確保できるため、電流遮断時の誘導負荷によるアバランシェ耐量も大きくできる。従って、高耐圧化を実現でき、素子特性の安定性を確保できる信頼性の高い半導体装置を提供できる。
【００１４】
なお、複数の第１導電型領域が基板面に沿う平面上で点在状に配置されている配置を採用できる。
【００１５】
【発明の実施の形態】
次に、本発明の実施例を添付図面に基づいて説明する。
【００１６】
（第１実施例）
図１は本発明の第１実施例に係る横型ＤＭＯＳＦＥＴを備えたパワーＩＣのチップ平面構成を示す平面図で、図２は図１中ａ−ａ′に沿って切断した状態を示す断面図である。
【００１７】
本例のパワーＩＣも、ワンチップ上にパワーＭＯＳＦＥＴ部１００と低耐圧の制御回路部１５０を有しており、パワーＭＯＳＦＥＴ部１００は図２に示す断面構造を有している。先ず図２の断面図に基づきパワーＭＯＳＦＥＴ部１００の構成を説明する。パワーＭＯＳＦＥＴ部１００は２重拡散型ＭＯＳの横型ＤＭＯＳＦＥＴであり、Ｐ型半導体基板１０の主面側にＭＯＳ部１２５とドレイン部１２６を有している。ＭＯＳ部１２５には、Ｐ型半導体基板１０の主面側に形成されたＮ型ウェル層１１１の主面側にチャネル形成層となる相離間した一対の第１のＰ型ベース層（チャネル拡散層）１２，１２が形成されており、第１のＰ型ベース層１２の内部にはＮ＋  型ソース層１３及びＰ＋  型ベースコンタクト層１４がそれぞれ形成されている。そしてゲート絶縁膜（図示せず）を介して一対のソース層１３，１３に跨がるポリシリコンのゲート電極１５が被着され、またソース層１３及びベースコンタクト層１４にはコンタクト孔を介してソース電極１６が導電接触している。このソース電極１６はドレイン部２６側に向かって張り出したフィールドプレート部１６ａを有しており、ソース層１２の端部の電界集中が緩和される高耐圧構造となっている。なお、１７は層間絶縁膜、１８はパシベーション膜である。
【００１８】
ドレインドリフト領域となるＮ型ウェル層１１１のオフセット部分はドレイン部１２６側に延長されており、Ｐ型半導体基板１０の主面側に形成されたＮ型ベース（ドレイン層）１９に接続されている。Ｎ型ベース１９の一部主面側にはＮ＋  型ベースコンタクト層２０が形成されており、ベースコンタクト層２０にはコンタクト孔を介してドレイン電極１２１が導電接触している。このドレイン電極１２１はＭＯＳ部側に張り出したフィールドプレート部１２１ａを有しており、ドレイン層であるＮ型ベース層１９の端部の電界集中が緩和される高耐圧構造となっている。また、ＭＯＳ部１２５とドレイン部１２６との間においては、Ｎ型ウェル層１１１の主面側に第１のＰ型ベース層１２とＮ型ベース層１９に亘って第２のＰ型ベース層２３が形成されている。なお、２２は厚い絶縁膜（ＬＯＣＯＳ；局所酸化膜）である。そしてまた、ドレインコンタクト層２０の真下においてはＮ型ベース層１９よりも深く、第２のベース層１１１とは隔離したＰ型ウェル状のアノード領域１３０が形成されている。図１に示すように、第２のＰ型ベース層２３はチップ平面上で櫛歯状に褶曲して形成され、第２のＰ型ベース層２３を境にその外側はソースパッド１６ｂを含むＭＯＳ部１２５の形成領域であり、第２のＰ型ベース層２３を境にその内側はドレインパッド１２１ｂを含むドレイン部１２６の形成領域となっている。ドレインパッド１２１ｂは円形であり、このドレインパッド１２１ｂの周りはドレインコンタクト層２０に導電接触するドレイン電極１２１である。そしてこのドレイン電極１２１の周りはフィールドプレート部１２１ａとなっている。従って、円形のドレインパッド１２１ｂの周りにはリング状のアノード領域１３０が形成されている。
【００１９】
ここで、本例においては、櫛歯状に褶曲するソース・ドレインの１周期Ｔ１  は６００Ｖ程度の耐圧で約１２０μｍであり、ドレインパッド１２１ｂの直径Ｔ２  はワイヤボンダの精度から約２４０μｍとしてある。従って、ドレインパッド１２１ｂの周囲には幅寸法Ｔ３  が約１２０μｍのリング状アノード領域１３０が付帯している。
【００２０】
上述の半導体構造は次のようにして製造される。まずＰ型半導体基板１０の主面にリンをイオン注入によりドープすると共に、ボロンをイオン注入によりドープした後、ドライブして、それぞれ約６μｍ程度の拡散深さを持つＮ型ウェル層１１１及びＰ型のアノード領域１３０を形成する。次に、アノード領域１３０を含む領域に２μｍ程度の拡散深さを有するＮ型ベース層１９を形成する。これにより、アノード領域１３０とＮ型ベース層１９とにより接合ダイオードが形成される。この際、ボロンをイオン注入によりドープし、同時にドライブすることにより、第１及び第２のＰ型ベース層１２，２３も形成する。次に、フィールド酸化膜２２，ポリシリコンのゲート電極１５を形成した後、ゲート電極１５をマスクとして自己整合的に第１及のＰ型ベース層１２にＮ＋  ソース層１３を形成すると共に、Ｎ＋  ベースコンタクト２０を形成する。その後、層間絶縁膜１７を形成してから、コンタクト孔を開口し、電極１６，１２１を設け、最後のパジベーション膜１８を形成する。
【００２１】
このように、従来の横型ＤＭＯＳＦＥＴに対しドレイン電極１２１直下にＰ型アノード領域１３０を有する半導体構造は、図３に示すような等価回路となっている。即ち、ソース層１３とドレイン領域としてのＮ型ウェル層１１１，Ｎ型ベース層１９及びベースコンタクト層２０とゲート電極１５とにより横型パワーＭＯＳＦＥＴを構成しており、第１のベー層１２はバックゲートであるボディーを構成している。第１のベース層１２には第２のベース層２３が接続され、これがＮ型ウェル層１１１を覆っているので、オフセット領域における第２のベース層２３とＮ型ウェル層１１１は接合ダイオードＤ１  を構成している。ここまでの回路構成は従来と同様であるが、本例の半導体構造においては、Ｎ型ウェル層１１１とは孤立した領域に深いＰウェル状のアノード領域１３０が形成されている。
【００２２】
ここで、Ｐ型半導体基板１０の裏面側は通常導電性接着剤を以てリードフレームのダイパッドに接合され、ダイパッドは接地電位に維持される。このため、Ｐ型のアノード領域１３０とＮ型ベース層１９とは上記の接合ダイオードＤ１  とは別の接合ダイオードＤ２  を構成している。なお、本例においては半導体基板１０をダイパッドに接着剤で直接固定するようにしているが、半導体基板１０の裏面全面にアルミニウム等の裏面電極を形成し、半田等でダイパッドに融着するようにしても良い。
【００２３】
以下に本例の半導体装置の動作を説明する。
【００２４】
〔ＭＯＳＦＥＴのオン時〕
ゲート電極１５にソース電位よりも高電位を印加すると共に、ドレイン電極１２１に高電位を印加すると、ゲート電極１５直下の第１のベース層１２の表面に反転層が生成し、多数キャリアである電子がソース層１３からチャネルを介してゲート電極１５直下のＮ型ウェル層１１１に流れ出し、縦型ＤＭＯＳＦＥＴと同様に、ゲート電極１５直下のＮ型ウェル層１１１を下向きに流れ、次にＮ型ウェル層１１１に沿って横向きの流れとなってＮ型ベース層（ドレイン層）１９の端部に達し、ドレインコンタクト層２０を介してドレイン電極１２１に吸収される。ここで、Ｎ型ウェル層１１１が第２のＰ型ベース層２３に覆われているため、その接合は逆バイアスであるので、Ｎ型ウェル層１１１中の電子は絶縁膜２２に接することはなく、ホットエレクトロンによる影響を無くすることができる。
【００２５】
〔ＭＯＳＦＥＴのオフ時（順方向阻止時）〕
即ち、ドレイン電極１２１に高電位を印加したままゲート電極１５の電位を低電圧（ソース電位，接地電位）とすると、第１のＰ型ベース層１２や第２のＰ型ベース層２３とＮ型ウェル層１１１のＰＮ接合、及びＮ型ウェル層１１１とＰ型半導体基板１０の接合が逆バイアス状態になるため、それらの接合面から空乏層がＮ型ウェル層１１１内に拡がるが、Ｎ型ベース層（ドレイン層）１９側の第１のＰ型ベース層１２と基板１０から拡がる空乏層を考慮すると、ゲート電極１５直下近傍のウェル層１１１の内部がピンチオフし、ＪＥＦＴと同様に電子流の経路が遮断される。更に、第２のＰ型ベース２３と基板１０から拡がる空乏層も考慮すると、第２のＰ型ベース２３下のウェル層１１１の内部がピンチオフし、ここにおいてもＪＥＦＴと同様に電子流の経路が遮断される。従って、逆バイアスが印加されると、ウェル層１１１の内部にて第２のＰ型ベース２３によるＪＥＦＴ効果によっても電流経路が確実に遮断される。このため、耐圧を確保する目的でＮ型ウェル層１１１のオフセット領域を低濃度で長くする必要がなく、Ｎ型ウェル層１１１の濃度を比較的高く設定することができ、高耐圧化と低オン抵抗化を共に図ることができる。
【００２６】
本例においては、アノード領域１３０とＮ型ベース層１９とによりダイオードＤ２  が形成されているため、順方向阻止時にはその接合面からも空乏層が拡がる。このため、最初にブレイクダウンが発生する部位１２４はアノード領域１３０とＮ型ベース層１９の接合面にあり、そのブレイクダウンは面状に発生する。従って、アノード領域１３０とＮ型ベース層１９とから成るダイオードＤ２  は耐圧リミッタ用ダイオードないし犠牲ダイオードをなっている。また、この接合面から拡がる空乏層のほとんどが高抵抗のＰ型半導体基板（１００Ω・ｃｍ程度）に伸び、表面方向への空乏層の伸びは比較的高濃度のＮ型ベース層１９で阻止される。このため、ブレイクダウンで発生した電子はＮウェルに到達し、電子流となると共に、ブレイクダウンで発生した正孔はＰ型半導体基板１０を介して裏面電極等へ流入する。ここで、上述の製造工程の後、５００μｍ程度のウェハを３００μｍ程度になる迄裏面研磨し、裏面にコンタクト（裏面電極）を形成してから、ダイパッドに接合し組立時のリードフレームにより基板電位をソース電位（接地電位）と同電位にすることで、ブレイクダウン電流はドレイン電極１２１及び裏面電極を介して速やかに放電する。この放電経路の寄生抵抗が低く抑えられているため、内部発熱を抑制できる。また、ブレイクダウンが発生する部位１２４は点状でなく面状であり、従前に比して電流断面積が大きくなり、電流容量も大きくとれるため、電流遮断時のＬ（インダクタンス）負荷によるアバランシェ耐量を大きくできる。
【００２７】
図４は本例の図２におけるｂ−ｂ′方向の不純物分布を示す。横軸の基点はＮ＋  型ベースコンタクト層２０の主面である。この分布から判るように、Ｎ型ベース層１９とＰ型アノード層１３０とで形成されるＰＮ接合面は約１．３μｍの深さに存在している。
【００２８】
図５はダイオードＤ２  のアノード領域１３０のインプラドーズ量とダイオードＤ２  の耐圧との関係を説明するデバイスシミュレーション結果を示す。このデバイスシュミレーションではＰ型半導体基板１０の抵抗率を１０２Ω・ｃｍ、１２０Ω・ｃｍ、１３８Ω・ｃｍ、１７５Ω・ｃｍ、２２５Ω・ｃｍとしてある。インプラドーズ量を多くするとダイオード耐圧は低下する。図５には試作半導体装置の耐圧特性結果も併せて示してある。試作半導体装置は図３に示すように主パワーＭＯＳＦＥＴとダイオードＤ２  との並列接続であるため、実測値で示すように、インプラドーズ量が４．５×１０１２ｃｍ以下では主パワーＭＯＳＦＥＴの耐圧がダイオードＤ２  の耐圧よりも低い（ブレイクダウン発生部１２４よりも以前にダイオードＤ１  がブレイクダウンする）。これでは従来と同様に、耐圧変動等の問題が発生してしまうが、本例においてはインプラドーズ量を４．５×１０１２ｃｍ以上に設定してあるので、主パワーＭＯＳＦＥＴがブレイクダウンする前に必ずダイオードＤ２  がブレイクダウンするようになっている。
【００２９】
（第２実施例）
図６は本発明の第２実施例に係る横型ＤＭＯＳＦＥＴを備えたパワーＩＣを示す断面図である。なお、図６において図２に示す部分と同一部分には同一参照符号を付し、その説明を省略する。本例の半導体装置２００において、図２に示す第１実施例の構造と異なる点は、Ｐ型アノード領域２３０の形成部位がドレイン電極１２１直下ではなく、ドレインパッド１２１ｂの直下領域が活用されている。このため、ドレインパッド１２１ｂの周囲にも近接させて主パワーＭＯＳＦＥＴの素子領域を形成できる。なお、２２４はブレイクダウン発生部である。
【００３０】
（第３実施例）
図７は本発明の第３実施例に係る横型ＤＭＯＳＦＥＴを備えたパワーＩＣを示す断面図である。なお、図７において図２に示す部分と同一部分には同一参照符号を付し、その説明を省略する。本例の半導体装置３００において、図２に示す第１実施例の構造と異なる点は、Ｐ型アノード領域３２４の形成部位がドレイン電極１２１直下及びドレインパッド１２１ｂの直下にある。従って、ダイオードＤ２  の接合部ないしブレイクダウン発生部３２４の面積は図２及び図６に示す以上を確保でき、ブレイクダウンにより発生する電流量を大きくでき、アバランシシェブレイクダン耐量が大きくなる。
【００３１】
（第４実施例）
図８は本発明の第４施例に係る横型ＤＭＯＳＦＥＴを備えたパワーＩＣを示断面図、図９（ａ）は第４実施例のドレイン部１２６を示す平面図、図９（ｂ）は図９（ａ）中ｃ−ｃ′線に沿って切断した状態を示す断面図である。
【００３２】
本例の半導体装置４００においては、複数のウェル状のＰ型アノード領域４３０とＮ型ベース層４１９とが互いにマスクパターンにより重なるように形成されている。即ち、図９（ａ）に示すように、Ｎ型ベース層４１９はドレインパッド１２１ｂ直下において散在的な非ドープ領域を以て一面に形成されており、このＮ型ベース層４１９の非ドープ領域にＰ型アノード領域４３０が形成されている。従って、Ｐ型アノード領域４３０とＮ型ベース層４１９とで形成される接合部は両領域の端部重なり領域である。このため、ブレイクダウン発生部４２４は高濃度のＮ型ベース層４１９の端表面に起こる。ここで、そのＰＮ接合は表面にほぼ垂直に存在し、電界の向きは表面にほぼ平行である。従って、発生したキャリアはほとんど酸化膜２２に注入されない。従って、耐圧の経時的変化はほとんど生じない。また、ウェル状のＰ型アノード領域４３０が円形であり、その周囲にＮ型ベース層４１９が形成されているので、ダイオードＤ２  の接合面積を大きくでき、より大きな誘導負荷に対するアバランシュブレイクダウン耐量を得ることができる。
【００３３】
図１０は円形ウェル状のＰ型アノード領域の半径ＷＰＷとダイオードの耐圧ＢＶのシミュレーション結果を示す。Ｐ型アノード領域の半径ＷＰＷを大きくすると、単調減少的にダイオードＤ２  の耐圧が低下する。従って、Ｐ型アノード領域４３０及びＮ型ベース層４１９の不純物分布を固定したまま、Ｐ型アノード領域の半径ＷＰＷ即ちマスクパターンにより一義的に耐圧が決定される。このため、耐圧決定のための自由度が高まる。
【００３４】
なお、図８の構造においては、ドレインパッド１２１ｂの直下にＰ型アノード領域４３０が形成されているが、これに限らず、ドレインパッド１２１ｂの周囲、即ちベースコンタクト層２０の直下に形成しても良いし、またドレインパッド１２１ｂの直下やその周囲に形成しても良い。
【００３５】
【発明の効果】
以上説明したように、本発明は、ドレイン部には、第２導電型領域と第１導電型領域とを基板面に平行な方向に亘り交互に繰り返して、基板面に対して垂直のｐｎ接合が配列しており、第１導電型領域はソース電極に導電接続していると共に、第２導電型領域はドレイン電極に導電接続していることを特徴とする。順方向阻止時には、ドレイン部において配列した多数のｐｎ接合からそれぞれ空乏層が拡がり、ドレイン部側での空乏化を早めることができるため、耐圧向上に寄与する。また、ドレイン部において配列した多数のｐｎ接合は基板面に対して垂直のｐｎ接合であることから、接合面積が大きく、電流断面積が大きく確保できるため、電流遮断時の誘導負荷によるアバランシェ耐量も大きくできる。従って、高耐圧化を実現でき、素子特性の安定性を確保できる信頼性の高い半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る横型ＤＭＯＳＦＥＴを備えたパワーＩＣのチップ平面構成を示す平面図である。
【図２】図１中ａ−ａ′に沿って切断した状態を示す断面図である。
【図３】図１に示す半導体構造の等価回路を示す回路図である。
【図４】図２におけるｂ−ｂ′方向の不純物分布を示すグラフである。
【図５】同実施例におけるアノード領域のインプラドーズ量とダイオードＤ２  の耐圧とのデバイスシミュレーション結果を示すグラフである。
【図６】本発明の第２実施例に係る横型ＤＭＯＳＦＥＴを備えたパワーＩＣを示す断面図である。
【図７】本発明の第３実施例に係る横型ＤＭＯＳＦＥＴを備えたパワーＩＣを示す断面図である。
【図８】本発明の第４施例に係る横型ＤＭＯＳＦＥＴを備えたパワーＩＣを示す断面図である。
【図９】（ａ）は第４実施例のドレイン部を示す平面図、（ｂ）は（ａ）中ｃ−ｃ′線に沿って切断した状態を示す断面図である。
【図１０】第４実施例において、円形ウェル状のＰ型アノード領域の半径ＷＰＷとダイオードの耐圧ＢＶのシミュレーション結果を示すグラグである。
【図１１】従来の横型ＤＭＯＳＦＥＴを備えたパワーＩＣを示す平面図である。
【図１２】図１１中Ａ−Ａ′線に沿って切断した状態を示す断面図である。
【符号の説明】
１，１００，２００，３００，４００…パワーＭＯＳＦＥＴ部
２…制御回路部
１０…Ｐ型半導体基板
１１，１１１…Ｎ型ウェル層
１２…第１のＰ型ベース層
１３…Ｎ＋  型ソース層
１４…Ｐ＋  型ベースコンタクト層
１５…ゲート電極
１６…ソース電極
１６ａ…フィールドプレート部
１６ｂ…ソースパッド
１７…層間絶縁膜
１８…パシべーション膜
１９，４１９…Ｎ型ベース層
２０…Ｎ＋  型ベースコンタクト層
２１，１２１…ドレイン電極
２１ａ，１２１ａ…フィールドプレート部
２１ｂ，１２１ｂ…ドレインパッド
２２…厚い絶縁膜
２３…第２のＰ型ベース層
２４，１２４，２２４，３２４…ブレイクダウン発生部
２５，１２５…ＭＯＳ部
１３０，２３０，３３０，４３０…Ｐ型アノード領域（Ｐ型ウェル）
２６，１２６…ドレイン部。
１００，２００，３００，４００…パワーＭＯＳＦＥＴ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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