(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素と、複数列の信号線と、複数行のゲート線とを有し、前記ゲート線の信号によって選択された行の複数の画素の画素電極に前記複数列の信号線によって信号電圧を与えることで画像の表示を行う液晶表示装置において、
前記複数列の信号線は信号線ごとに対応して設けられた複数のバッファ回路に接続され、画素の共通電極は、前記複数のバッファ回路ごとに対応して複数設けられ、前記バッファ回路は対応する共通電極に電圧を印加する液晶表示装置。
【請求項２】
複数列の信号線と、
複数行のゲート線と、
前記信号線と前記ゲート線との交点に設置され、ドレインを前記信号線に接続しゲートを前記ゲート線に接続したトランジスタと、
前記トランジスタのソースに接続された画素電極と、
前記画素電極に対向する対向電極と、
前記画素電極と対向電極間に配置された液晶と、
前記信号線の各々に対応して設けられ、前記対向電極に接続される複数の配線と、
前記信号線および前記配線にスイッチを介して選択的に接続される電圧供給回路とを備えた液晶表示装置。
【請求項３】
信号線と該信号線に電圧を供給する電圧印加回路とを画素列ごとに備えた液晶表示装置において、前記電圧印加回路ごとに固有の値をとるオフセット電圧が、ひとつの画素列内では信号線と共通電極の双方に供給されることを特徴とする液晶表示装置。
【請求項４】
半導体スイッチと液晶に電界を印加するための画素電極とを有し、マトリクス状に配列された画素と、
該画素電極との間で該液晶を駆動するために設けられた共通電極と、
該画素を所定の順序で選択するための画素選択手段と、
選択された画素の画素電極に信号電圧を入力するために行方向に配列された信号線と、
該信号線に信号電圧を印加するために、各信号線に設けられた信号電圧印加手段を有する液晶表示装置において、
該共通電極は該信号線毎に独立して設けられており、
該信号電圧印加手段の出力は対応する該共通電極と該信号線の双方に対してスイッチを介して接続されていることを特徴とする液晶表示装置。
【請求項５】
上記信号電圧印加手段は、ＤＡ変換器とこれに接続された電圧利得１のバッファアンプ装置とから成ることを特徴とする請求項４記載の液晶表示装置。
【請求項６】
上記電圧利得１のバッファアンプ装置は、多結晶ＴＦＴを用いて構成され、出力が負入力に接続された差動増幅器であることを特徴とする請求項５記載の液晶表示装置。
【請求項７】
上記信号電圧印加手段が多結晶ＴＦＴを用いて構成されていることを特徴とする請求項４記載の液晶表示装置。
【請求項８】
上記液晶はＩＰＳモードで駆動されることを特徴とする請求項４記載の液晶表示装置。
【請求項９】
上記画素電極と共通電極とは、少なくともその一方が透明電極で構成されていることを特徴とする請求項４記載の液晶表示装置。
【請求項１０】
上記共通電極には定電位との間に付加容量が設けられていることを特徴とする請求項４記載の液晶表示装置。
【請求項１１】
上記信号電圧印加手段は、およそ等しい時間的割合で、対応する共通電極と信号線の双方に対して交互に電圧を印加することを特徴とする請求項４記載の液晶表示装置。
【請求項１２】
上記共通電極と上記信号線とは同一の配線材料であることを特徴とする請求項４記載の液晶表示装置。
【請求項１３】
上記共通電極の配線の単位長さあたりの抵抗は、上記信号線の単位長さあたりの抵抗より低いことを特徴とする請求項４記載の液晶表示装置。
【請求項１４】
各画素内における上記画素電極と上記共通電極との電極間の間隔は、隣接する各画素間における上記画素電極と上記共通電極との電極間の間隔よりも大きいことを特徴とする請求項４記載の液晶表示装置。
【請求項１５】
上記各画素間における上記画素電極と上記共通電極との電極間の上部に、遮光膜を設けたことを特徴とする請求項１４記載の液晶表示装置。
【発明の詳細な説明】
技術分野
本発明は、液晶を駆動して画像を表示する液晶表示装置に係わり、特にＴＦＴを用いた低価格で高性能の液晶表示装置に適用して好適な技術に関する。
背景技術
従来の画像表示装置の構成を図７に示す。
ＴＦＴスイッチ１０１と、そのソース電極に接続された画素電極と共通電極とを有する画素容量１０２で構成される画素が、マトリクス状に配置されている。画素容量１０２には所定の位置に液晶が設けられており、画素容量１０２への書き込み電圧によって光学特性が変調され、画像を表示することができる。ＴＦＴスイッチ１０１のゲートにはゲート線１０３が接続されており、ゲート線１０３の一端には垂直シフトレジスタ１０５が設けられている。またＴＦＴスイッチ１０１のドレインには信号線１０４が接続されており、信号線１０４の一端にはＤＡ変換器１０６が設けられている。一方信号入力線１０９は、信号ラッチ１０７を介して、ＤＡ変換器１０６に入力している。信号ラッチ１０７には水平シフトレジスタ１１０が入力してしている。全ての画素の共通電極１０８は一つに接続されて一定の電圧が印加されている。
なおここで図６に示したＤＡ変換器１０６等の各部は、Poly-Si TFTを用いて構成されている。
以下、本従来例の動作について説明する。信号入力線１０９線に入力されたデジタル入力信号は、水平シフトレジスタ１１０の走査に従って順次、信号ラッチ１０７にラッチされる。ラッチされた入力信号は、一括してＤＡ変換器１０６に入力され、アナログ信号に変換されて信号線１０４に印加される。このとき垂直シフトレジスタ１０５によってゲート線１０３が選択された行の画素は、そのＴＦＴスイッチ１０１がオン状態になっているため、信号線１０４に印加されたアナログ信号が画素容量１０２に書き込まれる。この結果、信号が書き込まれた画素の液晶部分には入力信号に対応する電界が印加されるため、信号に応じた画像を表示することができる。
このような従来の画像表示装置の例としては、例えば“Society for Information Display International symposium Digest of Technical Papers96(sid 96),pp.21-24”等に詳しく述べられている。
また、特開平６−２６６３１８号公報には、共通電極を信号線ごとに分割して設け、信号線に供給する信号線に同期して信号電圧と反対極性の電圧を共通電極に印加し、画素中の電解効果トランジスタの各ノード間電圧を低く抑える技術が記載されている。
上記従来技術の前者に於いては、ＤＡ変換器１０６を信号線１０４に直接接続していたために、ＤＡ変換器１０６の出力インピーダンスを十分小さく設計しなければ、信号線１０４の負荷容量によってＤＡ変換器１０６の出力が変調されるという問題点がある。ＤＡ変換器１０６の出力インピーダンスを十分小さくしようとすると、ＤＡ変換器１０６の面積は、やたらと大きいものになってしまう。
このようなことを防ぐために、単結晶Siトランジスタを用いたドライバ回路では、一般にＤＡ変換器１０６の出力と信号線１０４との間にはバッファ回路を設けることが行われる。しかしながら、Poly-Si TFTを用いてＤＡ変換器を含む周辺のドライバ回路を画素部と一体形成した場合には、バッファ回路を設けることは極めて困難である。なぜなら、Poly-Si TFTは、Siトランジスタと異なり、本質的にしきい値電圧のばらつきが極めて大きいため、バッファ回路を列毎に設けた場合には、列毎のしきい値電圧のばらつきに起因する大きな固定パタン雑音が、表示画像に生じてしまうからである。
また、上記、特開平６−２６６３１８号公報は、共通電極を信号線ごとに分割して設け、信号線に供給する信号線に同期して信号電圧と反対極性の電圧を共通電極に印加することは開示しているが、バッファ回路等の信号電圧印加部を構成する素子の閾値電圧のばらつきに起因する固定パタン雑音を除去する構成については、全く開示していない。
本発明の目的は、バッファ回路等の信号電圧印加部を構成する素子の閾値電圧のばらつきに起因する固定パタン雑音を除去し、高画質の液晶表示装置を提供することである。
本発明の前記ならびにその他の目的と新規な特徴は本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば以下の通りである。
すなわち、本発明は、上記目的を達成するために、共通電極を信号線毎に独立して設け、バッファ回路等の信号電圧印加部の出力を対応する共通電極と信号線の双方に対して選択的に接続可能とし、バッファ回路等の信号電圧印加部によって信号線および共通電極の双方に電圧が印加できるようにする。列ごとに設けられるバッファ回路等の信号電圧印加部のしきい値電圧のばらつきは、信号印加部の出力にオフセット電圧のばらつきとして現れるが、本発明では上記の構成を採用することにより、オフセット電圧は一つの列の中では対応する信号線と共通電極の双方に等しく供給されるため、液晶を駆動する画素電極と共通電極との間では列間の閾値電圧のばらつきが観測されることはない。したがって、列毎の信号電圧印加部の素子の閾値のばらつきに起因する大きな固定パタン雑音が表示画像に生じてしまうことがなく、高画質の液晶表示装置を提供することができる。
【図面の簡単な説明】
図１は、本発明による液晶表示装置の一実施例の構成図である。
図２は、切り替えスイッチ、入力切り替えスイッチ、信号線、共通電極、ゲート線の動作説明図である。
図３は、ユニティゲインバッファの回路構成の例を示す図である。
図４Ａおよび図４Ｂは、本発明による液晶表示装置の一実施例の画素の平面構成を示す図、および断面構造を示す図である。
図５は、本発明による液晶表示装置の第二の実施例の断面構造を示す図である。
図６は、本発明による液晶表示装置の第三の実施例の構成図である。
図７は、従来の画像表示装置の構成例をあらわす図である。
発明を実施するための最良の形態
以下、本発明の第一の実施の形態を図１から図４を用いて説明する。
図１は本発明による画像表示装置の一実施例の構成図である。ＴＦＴ(Thin Film Transisitor)スイッチ１と、そのソース電極に接続された画素電極と共通電極とを有する画素容量２で構成される画素が、マトリクス状に配置されている。画素容量２には所定の位置に液晶が設けられており、画素容量２への書き込み電圧によって光学特性が変調され、画像を表示することができる。ＴＦＴスイッチ１のゲートにはゲート線３が接続されており、ゲート線３の一端には垂直シフトレジスタ５が設けられている。またＴＦＴスイッチ１のドレインには信号線４が接続されており、信号線４の一端には切り替えスイッチ１１が設けられている。共通電極８は信号線４と対になって各列毎に独立して設けられており、共通電極８の一端も同様に切り替えスイッチ１１に接続されている。切り替えスイッチ１１の他端にはユニティゲインアンプ１４が設けられ、ユニティゲインアンプ１４の入力には入力切り替えスイッチ１２が接続されている。ここで、ユニティゲインアンプを用いたのは、アンプの利得をばらつかせないためである。大きな容量の比率等を用いてアンプの利得を十分に一定の値に近付けられるならば、任意のゲインを有するアンプを用いても構わない。入力切り替えスイッチ１２の他端は、一方にはＤＡ変換器６が設けられ、他方には基準電圧線１３が設けられている。一方信号入力線９は、信号ラッチ７を介して、ＤＡ変換器６に入力している。信号ラッチ７には水平シフトレジスタ１０が入力してしている。
なおここで、ＤＡ変換器６、ユニティゲインバッファ１４等の図１に示した各部は、Poly-Si（多結晶シリコン）TFTを用いて構成されている。このように、Poly-Si TFT回路を用いることによって、単結晶SiのLSIを用いる場合のような実装上のコストを低減することができる。
また、ここで、水平シフトレジスタ１０、垂直シフトレジスタ５、ラッチ７、ＤＡ変換器６の詳細は図示していないが、前掲“Society for Information Display International symposium Digest of Technical Papers 96(SID 96),pp.21-24”に記載されている回路などの既に公知の回路を適用することができる。
以下、本実施例の動作について説明する。
信号入力線９に入力されたデジタル入力信号は、水平シフトレジスタ１０の走査に従って順次、信号ラッチ７にラッチされる。ラッチされた入力信号は、一括してＤＡ変換器６に入力され、アナログ信号に変換される。
このときのユニティゲインバッファ１４の入力である入力切り替えスイッチ１２と、出力である切り替えスイッチ１１の動作を、以下図２を用いて説明する。
図２は切り替えスイッチ１１、入力切り替えスイッチ１２、信号線４、共通電極８、ゲート線３の動作説明図である。ここで特に切り替えスイッチ１１、入力切り替えスイッチ１２、ゲート線３に関しては、上をオン、下をオフで表現している。また１１−１は切り替えスイッチ１１の共通電極８側、１１−２は切り替えスイッチ１１の信号線４側、１２−１は入力切り替えスイッチ１２の基準電圧線１３側、１２−２はＤＡ変換器６側を表す。
始めに入力切り替えスイッチ１２−１がオンし、１２−２がオフすると、ユニティゲインバッファ１４の入力には基準電圧線１３より基準電圧が入力される。この基準電圧は、例えば接地電位である。このとき同時に切り替えスイッチ１１−１がオンし、１１−２がオフするため、ユニティゲインバッファ１４の出力は共通電極８に出力される。このようにして共通電極８には、基準電圧入力に対するユニティゲインバッファ１４の出力Ｖ０が印加される。即ち共通電極８は、リーク電流等による電圧シフト値からＶ０にリセットされる。このとき共通電極８の容量は大きい方が好ましく、別途付加容量を追加してもよい。引き続いて入力切り替えスイッチ１２−１がオフし、１２−２がオンすると、ユニティゲインバッファ１４の入力にはＤＡ変換器６よりアナログ信号電圧が入力される。このとき同時に切り替えスイッチ１１−１がオフし、１１−２がオンするため、ユニティゲインバッファ１４の出力は信号線４に出力される。このようにして、信号線４には、信号電圧に対するユニティゲインバッファ１４の出力Ｖｎ（ｎはゲート線の番号とする）が印加される。ここでユニティゲインバッファ１４はPoly-Si TFTを用いて構成されているため、その出力にはＴＦＴのしきい値電圧ばらつきに起因するオフセット電圧Ｖ０が加わっているが、このオフセット電圧Ｖ０は信号線４だけでなく共通電極８にも加わるため、共通電極８と信号線４の間では、オフセット電圧Ｖ０はキャンセルされる。ここで垂直シフトレジスタ５によって所定のゲート線３−ａが選択されて、ＴＦＴスイッチ１を介してこのゲート線に対応する行の画素電極２は信号電圧が書き込まれるが、画素電極に印加される信号電圧（Ｖｎ−Ｖ０）には、ユニティゲインバッファ１４のオフセットばらつきが生じることはない。この結果、信号が書き込まれた画素の液晶部分にＴＦＴのしきい値ばらつきに起因する固定パタン雑音が入力することなく、入力信号に応じた画像を表示することができる。
すなわち、本実施例においては、共通電極は画素列ごとに電気的に分離され、画素列ごとに電気的に分離された共通電極に対しても、画素列間でばらついたオフセット電圧を供給することによって、画素列間に発生する表示画像上の固定パタン雑音を除去するものである。
ここで入力切り替えスイッチ１２、切り替えスイッチ１１がオン、オフするそれぞれの期間は、たとえば１行分の画素へ信号を入力する期間（水平走査期間）の半分ずつとすれば動作マージンを大きく確保することができる。
また入力切り替えスイッチ１２、切り替えスイッチ１１はTFTを用いたCMOSスイッチで構成されている。
次に、図３を用いてユニティゲインバッファ１４の回路構成を説明する。
図３は、ユニティゲインバッファ１４の回路構成図である。ユニティゲインバッファ１４はPoly−Si TFTを用いた差動増幅器から成っている。入力信号は入力部２７よりpMOS TFT２２を負荷としたnMOS TFT２３のゲートに入力され、出力は出力部２８より出力され、pMOS TFT２１を負荷としたnMOS TFT２４のゲートに負帰還される。なおnMOS TFT２５は、バイアス線２６により制御される定電流源として動作する。このようにユニティゲインバッファ１４は、高利得差動増幅器に負帰還をかけることによって構成されている。
次に、画素構造に関して図４Ａおよび図４Ｂを用いて説明する。
図４Ａは画素の平面構造図であり、図４Ｂは図４Ａ中に示したＢ−Ｂ′の位置の断面構造を示した図である。ここでは、説明の簡略化のために、２×２画素を示している。ガラス基板３１の上に、ゲート線３で構成されたゲートを有するＴＦＴスイッチ１が設けられており、このＴＦＴスイッチ１のドレインは信号線４に接続されている。さらに、ＴＦＴスイッチ１のソースはソース電極３２を介して、共通電極８との間で画素容量２を構成する。図４Ａでは、図面の簡略化のために信号線４と上記ドレインとのコンタクト、ソース電極３２と上記ソースとのコンタクトは省略してある。
ここで、信号線４と共通電極８とは平行に配置されており、共にゲート線３に対して垂直である。
ソース電極３２は共通電極８との間で画素容量２を形成するが、画素容量２には液晶分子３３が配置され、画素容量２の印加電圧によって分子の方向が水平に回転し、光学特性を変調する。上面には偏光膜の載ったガラス３４が設けられている。３５は絶縁膜である。
このような液晶の水平面内スイッチングモードは、一般的にＩＰＳ（In-Plane Switching）と呼ばれているが、ＩＰＳ方式を用いることにより、共通電極８をソース電極３２やＴＦＴあるいは切り替えスイッチ１１が載るガラス基板３１上に構成することが可能となるので、切り替えスイッチ１１の出力をガラス３４側に接続する必要がなくなり、製造プロセスをより容易にすることができる。
また、言うまでもなく、本発明を従来の縦電界液晶モードを採用する液晶表示装置に適用することも可能である。ただし、この場合は、共通電極８は、ソース電極３２やＴＦＴ或いは切り替えスイッチ１１と異なり、ガラス３４上に構成することが必要となるので、切り替えスイッチ１１の出力をガラス３４に接続する必要が生じる。即ち、ガラス基板３１とガラス３４との間に画素列数と同数の配列接続が必要となる。
なお、以上の実施例では特に述べなかったが、共通電極８やソース電極３２をＩＴＯ等の導電性透明膜を用いた透明電極で構成すれば、開口率の増加を図ることができることは言うまでもない。
以上の実施例では、ＤＡ変換器６の構成に関しては特に制限はない。ＤＡ変換器６は前記の従来例のように、容量を用いて電圧加算方式で構成することが可能であるし、一般のSiトランジスタを用いたドライバのように抵抗分圧方式やその変形を用いることによって、階調の均一性の良い構成をとることも可能である。
以下、本発明の第二の実施の形態を図５を用いて説明する。
本実施例の基本構成および動作は上記第一の実施例と同一であるので、その説明は省略する。ここでは本実施例特有の構造およびその効果を以下に説明する。
図５は本発明の第二の実施の形態の、画素の断面構造を示す図である。図５の各符号は、図４Ｂ中の対応する要素と同じ符号に“Ａ”を付して示してある。ＴＦＴスイッチ１Ａのゲートはゲート線３Ａで構成され、ドレインは信号線４Ａに接続されている。ソース電極３２Ａは共通電極４０との間で画素容量２Ａを構成する。画素容量２Ａの電極間には液晶分子３３が配置され、画素容量２Ａの印加電圧によって分子の方向が水平に回転し、光学特性を変調する。
全体はガラス基板３１Ａ上に設けられ、上面には偏光膜の載ったガラス３４が設けられている。３５Ａは絶縁膜である。液晶のスイッチングモードがＩＰＳモードであることは、第一の実施例と同じである。
なお、本実施例では、共通電極４０は共通電極配線８Ａで配線されている。ここで共通電極配線８Ａと信号線４Ａとは平行であるために重ならないレイアウトが可能である。そこで本実施例では、共通電極配線８Ａと信号線４Ａとは同一の金属配線層（例えばAl,Cr等の金属層）で形成する。ガラス基板３１Ａに平行な主平面上で、共通電極配線８Ａと信号線４Ａとは平行にレイアウトされ、プロセス上同一の工程で形成される。これによって、プロセス工程の簡略化が可能となる。
一方、ゲート線３Ａは、これらとは異なる配線層で形成してあるが、画像信号を伝達する信号線４Ａと共通電極配線８Ａのほうが、より低抵抗の配線となっている。これによって、画素へのより高速な信号入力が可能となっている。
なお、共通電極配線８Ａと信号線４Ａとを比較すると、共通電極配線８Ａの方の幅を大きくして、単位長さ当たりの抵抗をより小さくなるようにしている。これは、共通電極配線８Ａには画素一列分の画素容量２Ａが付加するために信号線４Ａよりも大きな容量がつくので、共通電極配線８Ａと信号線４Ａの時定数を近付けることを目的としてなされたものである。
各画素において、ソース電極３２Ａと共通電極４０は画素容量２Ａを構成するが、隣接する画素間においてもソース電極３２Ａと共通電極４０間には寄生容量が存在する。画素容量２Ａは、入力信号に応じて液晶を駆動するための容量であるが、上記寄生容量は液晶を誤動作させる容量であるため、図５中に「間隔１」と示した間隔は大きく、「間隔２」と示した間隔は小さくとる。さらに、遮光膜の載ったガラス３４にはカラーフィルタ４２および遮光層４１が設けられているが、この遮光層４１は「間隔２」を覆い、液晶の誤動作が視覚特性に影響することを防止している。
以下、本発明の第三の実施の形態を図６を用いて説明する。
図６は、本発明による液晶表示装置の他の実施例の構成図である。
本実施例の構成は、基本的には前述の第一の実施例と同一であるが、ユニティゲインアンプ１４の入力がＤＡ変換器６に直結されている点、および、ＤＡ変換器６にはリセットパルス入力線４０からの入力が接続されている点で異なっている。
第一の実施例では入力切り替えスイッチ１２及び切り替えスイッチ１１をオンオフさせることによって、ユニティゲインアンプ１４の出力を基準電圧入力に対するオフセット出力Ｖ０と信号出力Ｖｎとに切り替えたが、本実施例に於いてはリセットパルス入力線４０を介したＤＡ変換器６へのリセット信号の有無によって、ユニティゲインアンプ１４の出力をリセット入力に対するオフセット出力Ｖ０と信号出力とに切り替える。ここでリセット入力が入ると、ＤＡ変換器６は出力範囲中の基準レベルのアナログ信号を出力する。
本実施例の場合には特に、ユニティゲインアンプ１４だけではなく、ＤＡ変換器６のオフセットレベルのばらつきをも除去することができる長所がある。
これまで述べてきた本発明の例に依れば、バッファ回路のしきい値電圧のばらつきに起因する固定パタン雑音を除去できるため、固定パタン雑音を生じること無くバッファ回路を用いてＤＡ変換器の面積を小さくすることが可能である。
以上、本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなくその要旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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