(57)【特許請求の範囲】
【請求項１】
複数のバスマスタボードが共通バスを介して共通バスメモリボードをアクセスする情報処理装置における前記共通バスメモリボード上に設けられたデータ転送制御装置であって、
前記共通バスからの書き込みアクセス中に、前記共通バス上でエラーが発生して異常終了したことを記憶する異常終了記憶手段と、
前記共通バスからの前記アクセスに対応するアドレスとデータ転送方向を記憶するアドレス／転送方向記憶手段と、
前記共通バスからの前記アクセスに対応する書き込みデータを記憶する書き込みデータ記憶手段と、
前記異常終了記憶手段がエラー発生を示している時に、メモリへのアクセス動作を、前記アドレス／転送方向記憶手段が記憶しているアドレスとデータ転送方向に基づいて行い、該メモリへの書き込み動作を、前記アドレス／転送方向記憶手段が記憶しているアドレスとデータ転送方向、及び前記書き込みデータ記憶手段が記憶している書き込みデータに基づいて行うメモリ制御手段と、
を有し、
第１のバスマスタボードが前記共通バスメモリボードに対して前記エラー発生により書き込みアクセス時に異常終了した後に、第２のバスマスタボードから前記共通バスメモリボードに対して次の新たなアクセス要求があった場合、前記異常終了記憶手段は、前記第２のバスマスタボードからの前記アクセス要求を待たせ、前記メモリ制御手段は、前記メモリに対するアクセスを継続し、データの書き込みを正常に終了させ、その後、前記異常終了記憶手段は、待たせてあった前記第２のバスマスタボードからの前記アクセス要求を受け付けることによって、前記メモリに対するデータの書き込み動作を保証する、
ことを特徴とするデータ転送制御装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、共通バスを使用してデータ転送を行う情報処理装置に関し、更に詳しくは、共通バス上で異常が発生した場合でもデータの書き込みを保証するデータ転送制御装置に関する。
【０００２】
【従来の技術】
近年、情報処理装置においてデータベース化等が進み、複数のユーザが共通のデータをアクセスする構成を有する情報処理装置の必要性が高まっており、その１つに複数のユーザが共通バスを介して共通資源をアクセスする方法がある。
【０００３】
図５は、従来の共通バスを使用したシステムの全体構成を示している。図５に示すように、バスマスタボード３０１と共通バスメモリボード３０３とが共通バス３０２に接続されており、バスマスタボード３０１と共通バスメモリボード３０３間のデータ転送が共通バス３０２を介して行われる構成となっている。図５には特に図示していないが、バスマスタボード３０１、及び共通バスメモリボード３０３と同じ構成のボードが共通バス３０２に複数個接続されている。
【０００４】
バスマスタボード３０１が共通資源である共通バスメモリボード３０３をアクセスする場合に、バスマスタボード３０１は他のバスマスタボードとのアクセス要求が重複しないようにバスマスタボード間で調停を行い、共通バス３０２への使用権を得た時に共通バスメモリボード３０３へのアクセスを開始する。
【０００５】
共通バスメモリボード３０３は、共通バスインタフェース３０４、メモリ制御回路３０５、及びメモリ３０６で構成される。
共通バスインタフェース３０４は、共通バス３０２からのアクセス要求が自身のボードに対するアクセス要求であるかを識別し、該識別結果が自身のボードに対するものである場合に、共通バス３０２を介してアクセス要求を行ったバスマスタボード３０１とのデータ転送の制御を行う。
【０００６】
また、メモリ制御回路３０５は共通バスインタフェース３０４からアクセス要求があった場合に、メモリ３０６に対するデータのリード／ライトの制御を行う。
図６は、バスマスタボード３０１から共通バスメモリボード３０３に対する書込みアクセス要求時の正常転送動作を示すタイミングチャートである。共通バス３０２は、アドレスとデータを時分割で転送するＡ／Ｄ（アドレス／データ）バス信号を用いているため、共通バスインタフェース３０４内には、メモリ３０６に対するアクセスサイクルの終了までアドレスを保持するラッチ等の回路が設けられている。
【０００７】
先ず、図６のタイミングＴ３１に示すように、バスマスタボード３０１は、共通バス３０２のＲＱ（アクセス要求）信号をアクティブ“１”にし、ＷＴ／＊ＲＤ（転送方向）信号をライト“１”にすると共に、Ａ／Ｄバス信号に共通バスメモリボード３０３に対応するアドレスを出力する。
【０００８】
次に、タイミングＴ３２に示すように、バスマスタボード３０１は、ＲＤＹ（データ確定）信号をアクティブ“１”にすると同時にＡ／Ｄバス信号に書込みデータを出力する。
【０００９】
共通バスインタフェース３０４は、ＲＱ信号とＡ／Ｄバス信号のアドレスとにより、バスマスタボード３０１からのアクセス要求が自身のボードに対するものであることを検出する。各共通バスメモリボードには、予めアドレス領域の所定の領域が割り付けられており、ＲＱ信号がアクティブ“１”の時に、アドレスが該所定の領域内に対するアクセス要求を示すものであれば自身のボードに対するアクセス要求であると識別する。
【００１０】
共通バスインタフェース３０４は、自身のボードへのアクセス要求であることを検出してから、メモリ制御回路３０５に対してＢＲＱ（バス要求）信号をアクティブ“１”にし、ＢＷ／＊Ｒ（バスライト／リード）信号をライト“１”にすると共に、バスマスタボード３０１から転送されたＡ／Ｄバス信号のアドレスをラッチしたＡＤＤ（アドレス）信号と、書き込みデータＷＤＴ（ライトデータ）とをメモリ３０６に対して出力する。
【００１１】
メモリ制御回路３０５は、共通バスインタフェース３０４からのＢＲＱ信号がアクティブ“１”になるのを検出して共通バス３０２からのアクセス要求を認識し、ＢＷ／＊Ｒ信号がライト“１”であるので、ＣＳ（チップセレクト）信号とＷＴ（ライト）信号をアクティブ“１”にしてメモリ３０６に対するデータの書込み動作を開始する。
【００１２】
次に、図６のタイミングＴ３３に示すように、メモリ制御回路３０５は、メモリ３０６に対して書き込み時に必要となるアクセス時間の後に、ＣＳ信号、及びＷＴ信号を非アクティブ“０”にすることによって、メモリ３０６に対するデータの書込みを終了し、共通バスインタフェース３０４に対してＥＮＤ（終了）信号をアクティブ“１”する。
【００１３】
共通バスインタフェース３０４は、メモリ制御回路３０５からのＥＮＤ信号がアクティブ“１”になるのを検出して、ＢＲＱ信号、及びＢＷ／＊Ｒ信号を非アクティブ“０”にし、共通バス３０２のＡＣＫ（応答）信号をアクティブ“１”にする。メモリ制御回路３０５は、ＢＲＱ信号が非アクティブ“０”になるのを検出して、ＥＮＤ信号を非アクティブ“０”にする。
【００１４】
そして、バスマスタボード３０１は、共通バス３０２のＡＣＫ信号がアクティブ“１”になるのを検出して、自身が要求したアクセスに対する転送が終了したことを確認し、ＲＤＹ信号、及びＢＷ／＊Ｒ信号を非アクティブ“０”にすると共に、Ａ／Ｄ（書込みデータ）バス信号の出力を終了する。また、共通バスインタフェース３０４は、ＲＤＹ信号が非アクティブ“０”になるのを検出した後、ＡＣＫ信号を非アクティブ“０”にして転送を終了する。
【００１５】
図７は、バスマスタボード３０１から共通バスメモリボード３０３に対する書込みアクセス要求時の異常転送動作を示すタイミングチャートである。
先ず、図７のタイミングＴ４１に示すように、バスマスタボード３０１は、共通バス３０２のＲＱ信号をアクティブ“１”にし、ＷＴ／＊ＲＤ信号をライト“１”にすると共に、Ａ／Ｄバス信号に共通バスメモリボード３０３に対応するアドレスを出力する。
【００１６】
次に、タイミングＴ４２に示すように、バスマスタボード３０１は、ＲＤＹ信号をアクティブ“１”にすると同時にＡ／Ｄバス信号に書込みデータを出力する。
【００１７】
共通バスインタフェース３０４は、ＲＱ信号とＡ／Ｄバス信号のアドレスとにより、バスマスタボード３０１からのアクセス要求が自身のボードに対するものであることを検出し、ＲＤＹ信号がアクティブ“１”になるのを検出してから、メモリ制御回路３０５に対してＢＲＱ信号をアクティブ“１”にし、ＢＷ／＊Ｒ信号をライト“１”にすると共に、バスマスタボード３０１から転送されたＡ／Ｄバス信号のアドレスをラッチしたＡＤＤ信号と、書き込みデータＷＤＴとをメモリ３０６に対して出力する。
【００１８】
メモリ制御回路３０５は、共通バスインタフェース３０４からのＢＲＱ信号がアクティブ“１”になるのを検出して共通バス３０２からのアクセス要求を認識し、ＢＷ／＊Ｒ信号がライト“１”であるので、ＣＳ信号とＷＴ信号をアクティブ“１”にしてメモリ３０６に対するデータの書込み動作を開始する。
【００１９】
次に、図７のタイミングＴ４３に示すように、データの書き込み動作中に共通バス上で異常が発生し、ＥＲＲ信号（共通バス３０２を監視している不図示の回路から出力される）がアクティブ“１”になった場合、バスマスタボード３０１は共通バス３０２上の転送を異常終了するために、ＷＴ／＊ＲＤ信号、及びＲＤＹ信号を非アクティブ“０”にすると共に、Ａ／Ｄ（書き込みデータ）の出力を中断する。
【００２０】
また、共通バスインタフェース３０４は、メモリ制御回路３０５からのＥＮＤ信号がアクティブ“１”になるのを待たずにＢＲＱ信号を非アクティブ“０”にして、転送が終了したことをメモリ制御回路３０５に通知する。メモリ制御回路３０５は、ＢＲＱ信号が非アクティブ“０”になったことにより転送が終了したことを認識するが、メモリ３０６に対しては必要なアクセス時間を確保した後にＣＳ信号、及びＷＴ信号を非アクティブ“０”にする必要がある。
【００２１】
特にタイミングチャートには示していないが、バスマスタボード３０１からのＲＱ信号とＡ／Ｄバス信号のアドレスにより、共通バスインタフェース３０４が自身のボードへのアクセス要求であることを検出中、又はＲＤＹ信号による書き込みデータの確定最中において、共通バス３０２上で異常が発生した場合には、メモリ制御回路３０５に対してはＢＲＱ信号をアクティブ“１”にしない。従って、メモリ制御回路３０５はメモリ３０６に対する書き込み動作を行わずに転送が終了する。
【００２２】
【発明が解決しようとする課題】
従来技術ではデータ転送中に共通バス３０２上で異常が発生した場合に、共通バスインタフェース３０４は、ＢＲＱ信号を非アクティブ“０”にして転送が終了したことをメモリ制御回路３０５に通知すると、共通バスインタフェース３０４はその転送は終了したものとして、次のバスマスタボード３０１からのＲＱ信号がアクティブ“１”になると、ＢＲＱ信号をアクティブ“１”にする。そのために、メモリ制御回路３０５は、共通バス３０２上で異常が発生したデータ転送を、次のアクセス要求に対するＢＲＱ信号がアクティブ“１”になる前に終了しなければならない。従って、メモリ制御回路３０５、及びメモリ３０６のアクセス時間が制限されるという問題があった。
【００２３】
また、書き込み時の転送の場合において、共通バス３０２上で異常が発生して転送が終了した場合に、共通バス３０２上の書き込みデータが不定になるので、共通バス３０２上のエラーの発生タイミング、或いはメモリ３０６のアクセス時間によっては不定データが書込まれてしまうという問題があった。
【００２４】
本発明は、共通バス上で異常が発生した場合でも、データの書き込みを保証するデータ転送制御装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明は、上記課題を解決するために以下の手段を有する。
異常終了記憶手段１０３は、共通バス１０１からの書き込みアクセス中に、上記共通バス１０１上でエラーが発生して異常終了したことを記憶する。
【００２６】
アドレス／転送方向記憶手段１０４は、上記共通バス１０１からの上記アクセスに対応するアドレスとデータ転送方向を記憶する。
メモリ制御手段１０６、上記異常終了記憶手段がエラー発生を示している時のメモリ１０７へのアクセス動作を、上記アドレス／転送方向記憶手段が記憶しているアドレスとデータ転送方向に基づいて行う。
【００２７】
また、書き込みデータ記憶手段１０５を更に有し、該書き込みデータ記憶手段１０５は上記共通バス１０１からの上記アクセスに対応する書き込みデータを記憶する。
【００２８】
そして、上記メモリ制御手段１０６は、上記異常終了記憶手段１０３がエラー発生を示している時のメモリ１０７への書き込み動作を、上記アドレス／転送方向記憶手段１０４が記憶しているアドレスとデータ転送方向、及び上記書き込みデータ記憶手段１０５が記憶している書き込みデータに基づいて行う。
【００２９】
更には、上記メモリ制御手段１０６は、上記アクセスの処理を終了するまで、次のアクセス要求の処理を待たせる。
【００３０】
【作用】
図１は、本発明の原理ブロック図である。図１を用いて、以下に本発明の作用を説明する。
【００３１】
共通バスインタフェース１０２は、共通バス１０１に接続され、共通バス１０１からのアクセス要求の検出を行う。共通バスインタフェース１０２は、共通バス１０１からのアクセス要求を検出した時点で自身のボードに対するアクセス要求であるか否かを識別し、該アクセスが自身のボードに対するアクセスであるをことを検出した時に、ボード内のメモリ１０７に対するアクセスを開始する。
【００３２】
共通バスインタフェース１０２は、異常終了記憶手段１０３に対してメモリ１０７へのアクセス要求を出力する。異常終了記憶手段１０３は、共通バスインタフェース１０２からのアクセス要求を検出すると、アドレス／転送方向記憶手段１０４、書き込みデータ記憶手段１０５、及びメモリ制御手段１０６に対して共通バスインタフェース１０２からアクセス要求があったことを通知する。
【００３３】
異常終了記憶手段１０３から該通知を受けた時に、アドレス／転送方向記憶手段１０４は共通バスインタフェース１０２からのアドレスとデータの転送方向（書き込み／読み出し）を記憶し、上記アクセス要求が書き込み要求である場合には、書き込みデータ記憶手段１０５は共通バスインタフェース１０２からの書き込みデータを記憶する。
【００３４】
また、メモリ制御手段１０６は、異常終了記憶手段１０３から上記通知を受けた時に、アドレス／転送方向記憶手段１０４が記憶しているアドレス、書き込みデータ記憶手段１０５が記憶している書き込みデータを用いてメモリ１０７への書き込みを開始する。メモリ制御手段１０６は、メモリ１０７への書き込みが終了した時点で、異常終了記憶手段１０３に対してメモリ１０７への書き込みが終了したことを通知する。
【００３５】
異常終了記憶手段１０３は、メモリ制御手段１０６からメモリ１０７への書き込みが終了した通知を受けるまで、共通バス１０１上で異常が発生したか否かを検出している。更に、異常終了記憶手段１０３は、次のアクセス要求を共通バスインタフェース１０２から受けても、メモリ制御手段１０６からメモリ１０７への書き込みが終了した旨通知を受けるまで、メモリ制御手段１０６に対して次のアクセス要求を通知しない。
【００３６】
そして、共通バス１０１上で異常が発生した場合には、異常終了記憶手段１０３は、メモリ１０７への書き込みが終了した旨通知を受けても、共通バスインタフェース１０２に対して該通知を行わない。また、共通バス１０１上で異常が発生しなかった場合には、異常終了記憶手段１０３は、メモリ１０７への書き込みが終了した旨通知を受けた時に、共通バスインタフェース１０２に対して該通知を行う。
【００３７】
異常終了記憶手段１０３は、メモリ制御手段１０６からメモリ１０７への書き込みが終了した旨通知を受けると、上記次のアクセス要求に対する処理を開始する。
【００３８】
以上のように、共通バス１０１上で異常が発生した場合でも、メモリ１０７に対するアクセスが継続されて正しいデータが書き込まれるため、データの書き込みを保証したデータ転送制御装置の提供が可能になる。
【００３９】
【実施例】
図２は、本発明の一実施例の全体構成を示す図である。
図２において、第１のバスマスタボード２０１、第２のバスマスタボード２０２、共通バス２０３、及び共通バスメモリボード２０４とで構成されているが、バスマスタボードはユーザの数に対応した数だけ共通バス２０３に接続され、また共通バスボードも必要となる数だけ共通バス２０３に接続される。
【００４０】
共通バスメモリボード２０４は、共通バスインタフェース２０５、メモリ制御回路２０６、メモリ２０７、共通バス２０３からアクセスされている期間中に共通バス上でエラーが発生して共通バス２０３の転送が異常終了をしたことをＥＲＲＴＲフラグとして記憶する異常終了記憶回路２０８、共通バス２０３からの要求アドレスと転送方向を記憶するアドレス／転送方向記憶回路２０９、及び共通バス２０３からの書込みデータを記憶する書込みデータ記憶回路２１０から構成されている。
【００４１】
図３は、第１のバスマスタボード２０１から共通バスメモリボード２０４に対する書込みアクセスの正常転送動作を示したタイミングチャートである。
先ず、図３のタイミングＴ１１に示すように、第１のバスマスタボード２０１は、共通バス２０３のＲＱ（アクセス要求）信号をアクティブ“１”にし、ＷＴ／＊ＲＤ（転送方向）信号をライト“１”にすると共に、Ａ／Ｄバス信号に共通バスメモリボード２０４に対応するアドレス１を出力する。
【００４２】
次に、タイミングＴ１２に示すように、第１のバスマスタボード２０１は、ＲＤＹ（データ確定）信号をアクティブ“１”にすると同時にＡ／Ｄバス信号にライトデータ１を出力する。
【００４３】
共通バスインタフェース２０５は、ＲＱ信号とＡ／Ｄバス信号のアドレスとにより、第１のバスマスタボード２０１からのアクセス要求が自身のボードに対するものであることを検出する。各共通バスメモリボードには、予めアドレス領域の所定の領域が割り付けられており、ＲＱ信号がアクティブ“１”の時に、アドレスが該所定の領域内に対するアクセス要求を示すものであれば自身のボードに対するアクセス要求であると識別する。
【００４４】
そして、共通バスインタフェース２０５は、自身のボードへのアクセス要求であることを検出し、ＲＤＹ信号がアクティブ“１”になるのを検出してから、異常終了記憶回路２０８に対してＢＲＱ（バス要求）信号をアクティブ“１”にする。更に、第１のバスマスタボード２０１から転送されたＡ／Ｄバス信号をラッチしたＡＤＤ（アドレス）信号と、ライト“１”を示したＢＷ／＊Ｒ信号とをアドレス／転送方向記憶回路２０９へ出力し、ＷＤＴ（ライトデータ）信号を書込みデータ記憶回路２１０に出力する。
【００４５】
異常終了記憶回路２０８は、共通バスインタフェース２０５からのＢＲＱ信号がアクティブ“１”になるのを検出し、共通バス２０３からのアクセス要求を認識すると、前回の共通バス２０３からのアクセスでエラーがなかったこと（共通バス２０３の転送が異常終了したときに“１”になるＥＲＲＴＲフラグが“０”であること）を確認して、メモリ制御回路２０６、アドレス／転送方向記憶回路２０９、及び書込みデータ記憶回路２１０に対してＢＲＱ１（バス要求１）信号をアクティブ“１”にして通知する。この時、ＢＲＱ１信号は、アドレス／転送方向記憶回路２０９に対しては、ＡＤＤ信号およびＢＷ／＊Ｒ信号（ライト“１”状態にあること）を保持することを許可し、また書込みデータ記憶回路２１０に対しては、ＷＤＴ信号を保持することを許可する。その結果、アドレス／転送方向記憶回路２０９、及び書込みデータ記憶回路２１０より、アドレス１とライトデータ１がメモリ２０７への内部バスであるＡＤＤ１（アドレス１）とＷＤＴ１（ライトデータ１）に出力される。また、ＢＷ／＊Ｒ信号が保持されたＢＷ／＊Ｒ１（バスリード／ライト１）信号は、メモリ制御回路２０６へ出力される。
【００４６】
メモリ制御回路２０６は、異常終了記憶回路２０８からのＢＲＱ１信号がアクティブ“１”になるのを検出して、共通バス２０３からのアクセス要求を認識する。この場合、ＢＷ／＊Ｒ１信号により書込み要求を認識し、ＣＳ信号、及びＷＴ信号をアクティブ“１”にしてメモリ２０７に対するデータの書込み動作を開始する。
【００４７】
次に、図３のタイミングＴ１３に示すように、メモリ制御回路２０６は、メモリ２０７に対して書き込み時に必要となるアクセス時間の後に、ＣＳ信号、及びＷＴ信号を非アクティブ“０”にすることによって、メモリ２０７に対するデータの書込みを終了し、異常終了記憶回路２０８に対してＥＮＤ１（終了１）信号をアクティブ“１”にする。
【００４８】
異常終了記憶回路２０８は、メモリ制御回路２０６からのＥＮＤ１信号がアクティブ“１”になるのを検出すると、ＢＲＱ１信号を非アクティブ“０”にする。メモリ制御回路２０６は、ＢＲＱ１信号が非アクティブ“０”になったのを確認してから、ＥＮＤ１信号を非アクティブ“０”にする。
【００４９】
また、異常終了記憶回路２０９は、ＥＮＤ１信号がアクティブ“１”になるのを検出すると同時に、ＥＲＲＴＲフラグが立っていないこと（“０”）を確認して、共通バスインタフェース２０５に対してＥＮＤ信号をアクティブ“１”にして通知する。
【００５０】
共通バスインタフェース２０５は、異常終了記憶回路２０８からのＥＮＤ信号がアクティブ“１”になるのを検出して、ＢＲＱ信号を非アクティブ“０”にし、共通バス２０３へのＡＣＫ信号をアクティブ“１”にする。また、異常終了記憶回路２０８は、ＢＲＱ信号が非アクティブ“０”になったのを確認してから、ＥＮＤ信号を非アクティブ“０”にする。
【００５１】
そして、第１のバスマスタボード２０１は、共通バス２０３のＡＣＫ信号がアクティブ“１”になるのを検出して転送が終了したことを認識し、ＲＤＹ信号、及びＷＴ／＊ＲＤ信号を非アクティブ“０”にすると共に、Ａ／Ｄ（書込みデータ）バス信号の出力を終了する。また、共通バスインタフェース２０５は、ＲＤＹ信号が非アクティブ“０”になることを検出した後、ＡＣＫ信号を非アクティブ“０”にして転送を終了する。
【００５２】
図４は、第１のバスマスタボード２０１から共通バスメモリボード２０４に対する書込みアクセス時に、共通バス２０３に異常が発生した場合を示したタイミングチャートである。図４は、第１のバスマスタボード２０１が共通バスメモリボード２０４に対して、書込みアクセス時に異常終了した後に、第２のバスマスタボード２０２から共通バスメモリボード２０４に対して、次の新たな書込みアクセスを要求があった場合の動作のタイミングチャートである。
【００５３】
先ず、図４のタイミングＴ２１に示すように、第１のバスマスタボード２０１は、共通バス２０３のＲＱ（アクセス要求）信号をアクティブ“１”にし、ＷＴ／＊ＲＤ（転送方向）信号をライト“１”にすると共に、Ａ／Ｄバス信号に共通バスメモリボード２０４に対応するアドレス１を出力する。
【００５４】
次に、タイミングＴ２２に示すように、第１のバスマスタボード２０１は、ＲＤＹ（データ確定）信号をアクティブ“１”にすると同時にＡ／Ｄバス信号にライトデータ１を出力する。
【００５５】
共通バスインタフェース２０５は、ＲＱ信号とＡ／Ｄバス信号のアドレスとにより、第１のバスマスタボード２０１からのアクセス要求が自身のボードに対するものであることを検出し、ＲＤＹ信号がアクティブ“１”になるのを検出してから、異常終了記憶回路２０８に対してＢＲＱ（バス要求）信号をアクティブ“１”にする。更に、第１のバスマスタボード２０１から転送されたＡ／Ｄバス信号をラッチしたＡＤＤ（アドレス）信号と、ライト“１”を示したＢＷ／＊Ｒ信号とをアドレス／転送方向記憶回路２０９へ出力し、ＷＤＴ（ライトデータ）信号を書込みデータ記憶回路２１０に出力する。
【００５６】
異常終了記憶回路２０８は、共通バスインタフェース２０５からのＢＲＱ信号がアクティブ“１”になるのを検出し、共通バス２０３からのアクセス要求を認識すると、前回の共通バス２０３からのアクセスでエラーがなかったこと（共通バス２０３の転送が異常終了したときに“１”になるＥＲＲＴＲフラグが“０”であること）を確認して、メモリ制御回路２０６、アドレス／転送方向記憶回路２０９、及び書込みデータ記憶回路２１０に対してＢＲＱ１（バス要求１）信号をアクティブ“１”にして通知する。この時、ＢＲＱ１信号は、アドレス／転送方向記憶回路２０９に対しては、ＡＤＤ信号およびＢＷ／＊Ｒ信号（ライト“１”状態にあること）を保持することを許可し、また書込みデータ記憶回路２１０に対しては、ＷＤＴ信号を保持することを許可する。その結果、アドレス／転送方向記憶回路２０９、及び書込みデータ記憶回路２１０より、アドレス１とライトデータ１がメモリ２０７への内部バスであるＡＤＤ１（アドレス１）とＷＤＴ１（ライトデータ１）に出力される。また、ＢＷ／＊Ｒ信号が保持されたＢＷ／＊Ｒ１（バスリード／ライト１）信号は、メモリ制御回路２０６へ出力される。
【００５７】
メモリ制御回路２０６は、異常終了記憶回路２０８からのＢＲＱ１信号がアクティブ“１”になるのを検出して、共通バス２０３からのアクセス要求を認識する。この場合、ＢＷ／＊Ｒ１信号により書込み要求を認識し、ＣＳ信号、及びＷＴ信号をアクティブ“１”にしてメモリ２０７に対するデータの書込み動作を開始する。
【００５８】
次に、図４のタイミングＴ２３に示すように、書込み動作が終了する前に、共通バス２０３でエラーが発生してＥＲＲ信号がアクティブ“１”になった場合、第１のバスマスタボード２０１はＲＤＹ信号、及びＷＴ／＊ＲＤ信号を非アクティブ“０”にし、ライトデータ１の出力を中断する。
【００５９】
共通バスインタフェース２０５は、共通バス２０３のＲＤＹ信号が非アクティブ“０”になるのを検出し、第１のバスマスタボード２０１からのアクセス要求が強制的に終了したことを認識し、異常終了記憶回路２０８に対してＢＲＱ信号を非アクティブ“０”にすることにより異常を通知する。
【００６０】
異常終了記憶回路２０８は、メモリ制御回路２０６からのＥＮＤ１信号がアクティブ“１”になる前に、共通バスインタフェース２０５からのＢＲＱ信号が非アクティブ“０”になったことを検出して、共通バス２０３からのアクセス期間中に共通バス２０３上でエラーが発生して共通バス２０３の転送が異常終了したことを認識し、ＥＲＲＴＲフラグを立てて（“１”にして）異常終了したことを記憶する。
【００６１】
しかし、異常終了記憶回路２０８は、メモリ制御回路２０６に対してＢＲＱ１信号をアクティブ“１”にし続ける。また、アドレス／転送方向記憶回路２０９は、共通バスインタフェース２０５からのアドレス１（ＡＤＤ）を保持したＡＤＤ１信号、及びＢＷ／＊Ｒ信号を保持したＲＷ／＊Ｒ１信号を保持し続ける。更には、書き込みデータ記憶回路２１０は、共通バスインタフェース２０５からのライトデータＷＤＴを保持したＷＤＴ１信号を保持し続ける。これらの動作により、メモリ制御回路２０６はメモリ２０７に対するデータの書込み動作を続行することができる。
【００６２】
次に、図４のタイミングＴ２４に示すように、書込み動作が終了する前に、第２のバスマスタボード２０２から共通バスメモリボード２０４に対して、次の新たな書き込みアクセスが発生し、ＲＱ信号をアクティブ“１”にする。
【００６３】
すなわち、共通バス２０３上では、第１のバスマスタボード２０１からのアクセス要求が異常終了により消滅している一方、共通バスメモリボード２０４内部では、転送は終了しておらず、異常終了記憶回路２０８はＥＮＤ１がアクティブ“１”になるのを待ち続ける。
【００６４】
この時、共通バス２０３上においては、第２のバスマスタボード２０２が第１のバスマスタボード２０１の転送が終了したことを検出して、新たなバス転送を開始するべく共通バス２０３のＲＱ信号をアクティブ“１”にし、ＷＴ／＊ＲＤ信号をライト“１”にすると同時に、Ａ／Ｄバス信号に共通バスメモリボード２０４に対応するアドレス２を出力する。共通バスインタフェース２０５は、ＲＱ信号とＡ／Ｄバス信号のアドレスにより第２のバスマスタボード２０２からのアクセス要求が自身のボードへのアクセス要求であることを検出する。
【００６５】
次に、タイミングＴ２５に示すように、第２のバスマスタボード２０２は、ＲＤＹ信号をアクティブ“１”にすると同時にＡ／Ｄバス信号にライトデータ２を出力する。共通バスインタフェース２０５は、ＲＤＹ信号がアクティブ“１”になるのを検出してデータが出力されたことを確認をしてから、異常終了記憶回路２０８に対してＢＲＱ信号をアクティブ“１”にしてアクセス要求を通知すると共に、第２のバスマスタボード２０２から転送されたＡ／Ｄバス信号をラッチしたＡＤＤ（アドレス）信号と、ライト“１”を示したＢＷ／＊Ｒ信号とをアドレス／転送方向記憶回路２０９へ出力し、ＷＤＴ（ライトデータ）信号を書込みデータ記憶回路２１０に出力する。
【００６６】
異常終了記憶回路２０８は、共通バスインタフェース２０５からのＢＲＱ信号がアクティブ“１”になるのを検出して共通バス２０３からのアクセス要求を認識するが、前回の第１のバスマスタボード２０１からのアクセスが異常終了してＥＲＲＴＲフラグが“１”であるので、第１のバスマスタボード２０１からのアクセス要求に対するメモリ制御回路２０６からのＥＮＤ１信号がアクティブ“１”になるまで第２のバスマスタボード２０２からのアクセス要求を待たせる。
【００６７】
次に、図４のタイミングＴ２６に示すように、メモリ制御回路２０６は、メモリ２０７の書き込み時に必要なアクセス時間の後に、ＣＳ信号、及びＷＴ信号を非アクティブ“０”にすることにより、メモリ２０７に対するデータの書込みを正常に終了し、異常終了記憶回路２０８に対してＥＮＤ１信号をアクティブ“１”にして通知する。
【００６８】
異常終了記憶回路２０８は、メモリ制御回路２０６からのＥＮＤ１信号がアクティブ“１”になるのを検出して、ＢＲＱ１信号を非アクティブ“０”にする。そして、メモリ制御回路２０６は、ＢＲＱ１信号が非アクティブ“０”になるのを検出してから、ＥＮＤ１信号を非アクティブ“０”にする。
【００６９】
また、異常終了記憶回路２０８は、このＥＮＤ１信号がアクティブ“１”になるのを検出した時に、同時にＥＲＲＴＲフラグが“１”であるのを確認して、このＥＮＤ１信号に対応するアクセス要求（第１のバスマスタボード２０１からのアクセス要求）がすでに異常終了していることを検出し、共通バスインタフェース２０５に対してＥＮＤ信号をアクティブ“１”にしない。また、異常終了記憶回路２０８は、ＥＮＤ１信号がアクティブ“１”になるのを検出して、ＥＲＲＴＲフラグをクリアする。
【００７０】
その後、異常終了記憶回路２０８は、ＥＲＲＴＲフラグが“０”であることを確認して、待たせてあった第２のバスマスタボード２０２のアクセス要求に対応したＢＲＱ信号を受け付けて、メモリ制御回路２０６に対してＢＲＱ１信号をアクティブ“１”にして通知する。この時、ＢＲＱ１信号は、アドレス／転送方向記憶回路２０９に対しては、ＡＤＤ信号およびＢＷ／＊Ｒ信号（ライト“１”状態にあること）を保持することを許可し、また書込みデータ記憶回路２１０に対しては、ＷＤＴ信号を保持することを許可する。その結果、アドレス／転送方向記憶回路２０９、及び書込みデータ記憶回路２１０より、アドレス２とライトデータ２がメモリ２０７への内部バスであるＡＤＤ１とＷＤＴ１に出力される。また、ＢＷ／＊Ｒ信号が保持されたＢＷ／＊Ｒ１信号は、メモリ制御回路２０６へ出力される。
【００７１】
メモリ制御回路２０６は、異常終了記憶回路２０８からのＢＲＱ１信号がアクティブ“１”になるのを検出して、共通バス２０３からのアクセス要求を認識する。この場合、ＢＷ／＊Ｒ１信号により書込み要求を認識し、ＣＳ信号、及びＷＴ信号をアクティブ“１”にしてメモリ２０７に対するデータの書込み動作を開始する。以降の動作は、前述した説明と同様である。
【００７２】
以上、図４を用いて説明したのは、第１のバスマスタボード２０１が共通バスメモリボード２０４に対して、書込みアクセス時に異常終了した後に、第２のバスマスタボード２０２から共通バスメモリボード２０４に対して、次の新たな書込みアクセス要求があった場合の動作についてであったが、第１のバスマスタボード２０１が共通バスメモリボード２０４に対して、書込みアクセス時に異常終了した後に、第２のバスマスタボード２０２から共通バスメモリボード２０４に対して、次の新たな読み出しアクセス要求があった場合の動作も同様であることは言うまでもない。
【００７３】
【発明の効果】
データの転送中に共通バス上で異常が発生した場合でも、異常終了記憶回路がその転送を継続し、新たなアクセス要求を待ち状態にしておくことができるので、メモリ制御回路およびメモリのアクセス時間は、共通バスのタイミングにより制限されることがなくなり、柔軟な回路設計が可能となる。
【００７４】
特に、書込み転送の場合において、共通バス上で異常が発生して転送が終了した場合に、共通バス上の書込みデータが不定となっても、書込みデータ記憶回路により書き込みデータが保持されるので、エラーの発生タイミングやメモリのアクセス時間に関係なくデータの書込みを保証することが可能となる。
【図面の簡単な説明】
【図１】本発明の原理を説明する図である。
【図２】本発明の一実施例の全体構成を示す図である。
【図３】本発明の書き込みアクセス要求時の正常転送動作を示したタイミングチャートである。
【図４】本発明の書き込みアクセス要求時の異常転送動作を示したタイミングチャートである。
【図５】従来の共通バスを使用したシステムの全体構成を示す図である。
【図６】従来の書き込みアクセス要求時の正常転送動作を示したタイミングチャートである。
【図７】従来の書き込みアクセス要求時の異常転送動作を示したタイミングチャートである。
【符号の説明】
１０１  共通バス
１０２  共通バスインタフェース
１０３  異常終了記憶手段
１０４  アドレス／転送方向記憶手段
１０５  書き込みデータ記憶手段
１０６  メモリ制御手段
１０７  メモリ
２０１  第１のバスマスタボード
２０２  第２のバスマスタボード
２０３  共通バス
２０４  共通バスメモリボード
２０５  共通バスインタフェース
２０６  メモリ制御回路
２０７  メモリ
２０８  異常終了記憶回路
２０９  アドレス／転送方向記憶回路
２１０  書き込みデータ記憶回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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