(57)【特許請求の範囲】
【請求項１】
監視カメラによって撮像された画像データを、記録媒体に間欠的に記録する手段、
再生時に、記録媒体から取り出した画像データを一時的に蓄積するメモリ、
メモリに蓄積された画像データを、間引きすることなく１フィールドずつ読み出す手段、
メモリから画像データを１フィールドずつ読み出す際に、隣り合うフィールド間の読み出し時間間隔を、設定された再生速度に応じて制御する手段、および
メモリから１フイールド分の画像データが読み出される毎に、読み出された画像データに基づいて再生映像信号を生成して出力する手段、
を備えていることを特徴とする映像記録再生装置。
【請求項２】
監視カメラによって撮像された画像データを、記録媒体に間欠的に記録する手段、
再生時に、記録媒体から取り出した画像データを一時的に蓄積するメモリ、
メモリに蓄積された画像データを、間引きすることなく１フレームずつ読み出す手段、
メモリから画像データを１フレームずつ読み出す際に、隣り合うフレーム間の読み出し時間間隔を、設定された再生速度に応じて制御する手段、および
メモリから１フレーム分の画像データが読み出される毎に、読み出された画像データに基づいて再生映像信号を生成して出力する手段、
を備えていることを特徴とする映像記録再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、映像記録再生装置に関する。
【０００２】
【従来の技術】
監視カメラによって撮像された画像データを、ビデオテープに連続的にまたは間欠的に記録する機能と、ビデオテープに記録された画像データを再生する機能とを備えたデジタルＶＴＲが既に開発されている。
【０００３】
この様なデジタルＶＴＲにおいても、アナログのＶＴＲと同様に、再生速度を制御できれば便利である。アナログのＶＴＲでは、テープの走行速度を変化させることにより再生速度を制御することができるが、デジタルＶＴＲではテープの走行速度を変化させることは困難である。
【０００４】
【発明が解決しようとする課題】
この発明は、再生速度を調整することができる映像記録再生装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
この発明による第１の映像記録再生装置は、監視カメラによって撮像された画像データを、記録媒体に間欠的に記録する手段、再生時に、記録媒体から取り出した画像データを一時的に蓄積するメモリ、メモリに蓄積された画像データを、間引きすることなく１フィールドずつ読み出す手段、メモリから画像データを１フィールドずつ読み出す際に、隣り合うフィールド間の読み出し時間間隔を、設定された再生速度に応じて制御する手段、およびメモリから１フイールド分の画像データが読み出される毎に、読み出された画像データに基づいて再生映像信号を生成して出力する手段を備えていることを特徴とする。
【０００６】
この発明による第２の映像記録再生装置は、監視カメラによって撮像された画像データを、記録媒体に間欠的に記録する手段、再生時に、記録媒体から取り出した画像データを一時的に蓄積するメモリ、メモリに蓄積された画像データを、間引きすることなく１フレームずつ読み出す手段、 メモリから画像データを１フレームずつ読み出す際に、隣り合うフレーム間の読み出し時間間隔を、設定された再生速度に応じて制御する手段、およびメモリから１フレーム分の画像データが読み出される毎に、読み出された画像データに基づいて再生映像信号を生成して出力する手段を備えていることを特徴とする。
【０００８】
【発明の実施の形態】
以下、図面を参照して、この発明を、監視カメラによって撮像された映像を記録再生するデジタルＶＴＲに適用した場合の実施の形態について説明する。
【０００９】
図１は、デジタルＶＴＲの構成を示している。図１においては、音声信号処理回路は、省略されている。
【００１０】
デジタルＶＴＲは、映像信号処理回路１、サーボ系（ドラムサーボ系およびキャプスタンサーボ系）２、システムコントロール回路３、機構系４、操作パネル５等を備えている。
【００１１】
映像信号処理回路１は、デコーダ（Ａ／Ｄ変換器）１１、第１のＦＰＧＡ（フィールドプログラマブルゲートアレイ）１２、フィールドメモリ１３、ＪＰＥＧ方式の画像圧縮伸長回路１４、画像圧縮伸長回路１４から得られた符号化データを記憶するためのメモリ１５、フォーマッタ１６、信号記録再生部１７、第２のＦＰＧＡ１８、エンコーダ（Ｄ／Ａ変換器）１９ならびにマイクロコンピュータ（以下、マイコンという）２０を備えている。
【００１２】
信号記録再生部１７は、記録アンプ、再生アンプおよびビデオヘッドを含んでいる。画像圧縮伸長回路１４、メモリ１５およびフォーマッタ１６は、第２のＦＰＧＡ１８によって制御される。第１のＦＰＧＡ１２および第２のＦＰＧＡ１８は、マイコン２０によって制御される。
【００１３】
記録時の動作について説明する。ここでは、記録単位が１フィールド単位である場合について説明するが、記録単位が１フレーム単位である場合にもこの発明を適用することができる。記録時には、監視カメラ（ビデオカメラ）から送られてきたアナログの映像信号は、デコーダ１１によってデジタルの画像データに変換される。デコーダ１１によって得られた画像データは、第１のＦＰＧＡ１２に送られる。
【００１４】
第１のＦＰＧＡ１２は、入力された画像データを、予め設定された所定フィールド数周期（以下、画像取込み周期という）で、フィールドメモリ１３に格納していく。画像取込み周期は、操作パネル５によって入力され、システムコントロール回路３を介してマイコン２０に設定される。フィールドメモリ１３に格納された画像データは、画像圧縮伸長回路１４に送られ、画像圧縮伸長回路１４よって圧縮されて符号化データに変換される。画像圧縮伸長回路１４によって得られた符号化データは、メモリ１５に書き込まれる。
【００１５】
メモリ１５に書き込まれた符号化データ量が１ブロック単位（予め定められた複数フィールド分のデータ量）に相当する量になる毎に、メモリ１５から符号化データが読み取られてフォーマッタ１７に送られ、フォーマッタ１６によってビテオテープに記録できるデータ構造のデータに変換される。
【００１６】
フォーマッタ１６によって得られたデータは、信号記録再生部１７内の記録アンプおよびビデオヘッドを介して、ビデオテープ（記録媒体）２１に記録される。
【００１７】
再生時の動作について説明する。再生時には、信号記録再生部１７内のビデオヘッドによってビデオテープ２１から読み取られたデータは、信号記録再生部１７内の再生アンプおよびフォーマッタ１６を介して元の符号化データに変換される。フォーマッタ１６によって得られた符号化データは、メモリ１５に一時的に格納される。
【００１８】
第２のＦＰＧＡ１８は、メモリ１５に格納された符号化データを、１フィールド毎に読み出す。この際、第２のＦＰＧＡ１８は、フィールド間の読み出し間隔を、設定再生速度に応じて制御する。再生速度は、操作パネル５によって入力され、システムコントロール回路３を介してマイコン２０に設定される。
【００１９】
メモリ１５から読み出された符号化データは、画像圧縮伸長回路１４に送られて伸長される。画像圧縮伸長回路１４によって得られたデジタルの画像データは、フィールドメモリ１３に蓄積される。フィールドメモリ１３に蓄積された１フィールド分の画像データは、第１のＦＰＧＡ１２によって繰り返し読み出されて、エンコーダ１９に送られる。エンコーダ１９は、送られてきた画像データをアナログの映像信号に変換した後、図示しないモニタに送る。
【００２０】
図２は、再生速度の調整方法を説明するためのタイムチャートである。
【００２１】
ここでは、記録時において、図２（ａ）に示すように、Ｔｏ秒間隔で、フィールドメモリ１３に画像データが取り込まれたとする。ここでは、説明の便宜上、記録時において、１秒間隔（６０フィールド周期）で、フィールドメモリ１３に画像データが取り込まれたとする。
【００２２】
通常速度再生時には、図２（ｂ）に示すように、メモリ１５から画像データを１フィールド毎に読み出す際に、フィールド間の読み出し間隔Ｔが１秒（Ｔｏ秒）に設定される。１秒間隔でメモリ１５から読み出された１フィールド分の符号化データは、画像圧縮伸長回路１４によって伸長された後、フィールドメモリ１３に蓄積される。第１のＦＰＧＡ１２は、フィールドメモリ１３に蓄積された画像データを繰り返し読み出して、エンコーダ１９に送る。したがって、１秒間ずつ、同じ画像が繰り返して表示されることになる。映像が切り替えられる周期Ｔは、記録時の画像取込み周期Ｔｏと同じとなる。
【００２３】
２倍速再生時には、図２（ｃ）に示すように、メモリ１５から画像データを１フィールド毎に読み出す際には、フィールド間の読み出し間隔Ｔが０．５秒（Ｔｏ／２秒）に設定される。０．５秒間隔でメモリ１５から読み出された１フィールド分の符号化データは、画像圧縮伸長回路１４によって伸長された後、フィールドメモリ１３に蓄積される。第１のＦＰＧＡ１２は、フィールドメモリ１３に蓄積された画像データを繰り返し読み出して、エンコーダ１９に送る。したがって、０．５秒間ずつ、同じ画像が繰り返して表示されることになる。映像が切り替えられる周期Ｔは、記録時の画像取込み周期Ｔｏの１／２となる。
【００２４】
１／２倍速再生時には、図２（ｄ）に示すように、メモリから画像データを１フィールド毎に読み出す際には、フィールド間の読み出し間隔Ｔが２．０秒（２Ｔｏ秒）に設定される。２．０秒間隔でメモリ１５から読み出された１フィールド分の符号化データは、画像圧縮伸長回路１４によって伸長された後、フィールドメモリ１３に蓄積される。第１のＦＰＧＡ１２は、フィールドメモリ１３に蓄積された画像データを繰り返し読み出して、エンコーダ１９に送る。したがって、２．０秒間ずつ、同じ画像が繰り返して表示されることになる。映像が切り替えられる周期Ｔは、記録時の画像取込み周期Ｔｏの２倍となる。
【００２５】
【発明の効果】
この発明によれば、再生速度を調整することができる映像記録再生装置が得られる。
【図面の簡単な説明】
【図１】デジタルＶＴＲの概略構成を示すブロック図である。
【図２】再生速度の調整方法を説明するためのタイムチャートである。
【符号の説明】
１  映像信号処理回路
２  サーボ系
３  システムコントロール回路
４  機構系
５  操作パネル
１１  デコーダ
１２  第１のＦＰＧＡ
１３  フィールドメモリ
１４  画像圧縮伸長回路
１５  メモリ
１６  フォーマッタ
１７  信号記録再生部
１８  第１のＦＰＧＡ
１９  エンコーダ
２０  マイクロコンピュータ
【図１】
0003625717.tif 000002
【図２】
0003625717.tif 000003