(57)【特許請求の範囲】
【請求項１】
出力ポート（５４）に結合され、データ信号（ＤＡＴＡ）に応答して、前記データ信号がアサートされるとき出力電圧を第１の基準電圧（ＶＤＤ）に能動的に駆動するためのプルアップドライバ（６４）と、
前記出力ポートに結合され、前記データ信号に応答して、前記データ信号がデアサートされるとき前記出力電圧を第２の基準電圧（ＶＳＳ）に能動的に駆動するためのプルダウンドライバ（６６）とを含む、シングルエンデッド接続ユニットインタフェース（ＡＵＩ）ドライバであって、
前記出力ポートに結合され、第１の基準電圧に応答して、前記出力ポートにおける前記出力電圧の大きさがほぼ第１の電圧レベルを超えないようにクランプするための第１のソースホロワ（６０）と、
前記出力ポートに結合され、第２の基準電圧に応答して、前記出力電圧の前記大きさがほぼ第２の電圧レベルよりも低くならないようにクランプするための第２のソースホロワ（６２）とを特徴とする、シングルエンデッド接続ユニットインタフェース（ＡＵＩ）ドライバ。
【請求項２】
前記ソースホロワ、前記プルアップドライバ、および前記プルダウンドライバは、可能化信号のデアサーションに応答して、アイドルモードでのそれらの動作を禁止し、さらに、
前記第１の電圧基準と前記出力ポートとの間に結合された第１のインピーダンス（Ｒ１）と、
前記出力ポートと前記第２の電圧基準との間に結合された第２のインピーダンス（Ｒ２）とを含む、請求項１に記載のＡＵＩドライバ。
【請求項３】
前記第１および第２のインピーダンスは互いにほぼ等しい、請求項２に記載のＡＵＩドライバ。
【請求項４】
前記ソースホロワ、前記プルアップドライバ、および前記プルダウンドライバは、それぞれ基本的に金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）からなる、請求項２に記載のＡＵＩドライバ。
【請求項５】
前記第１のソースホロワおよび前記プルアップドライバはｐ−チャネルＭＯＳＦＥＴである、請求項４に記載のＡＵＩドライバ。
【請求項６】
前記第２のソースホロワおよび前記プルダウンドライバはｎ−チャネルＭＯＳＦＥＴである、請求項５に記載のＡＵＩドライバ。
【請求項７】
前記出力電圧は約１．６ボルトのピークピーク値の幅を有し、前記第１の電圧基準は約５ボルトであり、前記第２の電圧基準は約０ボルトである、請求項６に記載のＡＵＩドライバ。
【請求項８】
シングルエンデッド接続ユニットインタフェース（ＡＵＩ）受信器であって、
入力ポートに結合され第１の電圧基準（ＶＤＤ）と第２の電圧基準（ＶＳＳ）との間の特定の電圧基準を基準とするシングルエンデッド差分データ信号を受けるための第１の入力と、基準電圧に結合された第２の入力（８４）とを有し、前記シングルエンデッド差分データ信号から差分データ信号を発生するための差動増幅器（８０）と、
前記第２の入力と前記特定の電圧基準とに結合され、前記特定の電圧基準から前記基準電圧を発生するための自己バイアス基準回路（Ｒ１０−Ｒ１４）とを含む、シングルエンデッド接続ユニットインタフェース（ＡＵＩ）受信器。
【請求項９】
前記自己バイアス基準回路は、
前記第２の入力と前記第１の電圧基準との間に結合された第１のインピーダンス（Ｒ１０）と、
前記第２の入力と前記第２の電圧基準との間に結合された第２のインピーダンス（Ｒ１２，Ｒ１４）とを含む、請求項８に記載のＡＵＩ受信器。
【請求項１０】
前記差動増幅器は折りかえしカスコード差動増幅器を含む、請求項９に記載のＡＵＩ受信器。
【請求項１１】
前記シングルエンデッド差分信号は前記第１の電圧基準と前記第２の電圧基準との間の差よりも小さい第１の電圧範囲を有し、前記差動増幅器はさらに、
前記シングルエンデッド差分信号と前記基準電圧との間の差分変化を検出し、前記電圧基準の間の前記差よりも小さい第２の電圧範囲を有する第１および第２の差分信号を発生する、広帯域第１段と、
前記第１段の出力に結合され、前記第２の電圧範囲を前記電圧基準の間の前記差におおよそ等しくなるよう変換するレベル変換第２段とを含む、請求項９に記載のＡＵＩ受信器。
【請求項１２】
前記第１の電圧範囲は約１．６ボルトである、請求項１１に記載のＡＵＩ受信器。
【請求項１３】
前記第１と前記第２の電圧基準との間の前記差が約５ボルトである、請求項１２に記載のＡＵＩ受信器。
【請求項１４】
前記第２のインピーダンスは、基準ノードと前記第２の入力との間に結合された第３のインピーダンスと、前記基準ノードと前記第２の電圧基準との間に結合された第４のインピーダンスとを含み、さらに、前記ＡＵＩ受信器は、
前記入力ポートに結合された第１の入力と前記基準ノードに結合された第２の入力とを有し、前記シングルエンデッド差分データ信号が前記基準ノードにおいて振幅基準電圧レベルを下回って下がったとき差分振幅スケルチ信号を発生するための第２の差動増幅器を含む、請求項９に記載のＡＵＩ受信器。
【請求項１５】
請求項１から６のいずれかに記載のシングルエンデッドＡＵＩと、前記シングルエンデッドＡＵＩドライバに結合されたシングルエンデッドＡＵＩ受信器とを含む、データ送信システムであって、
前記出力ポートに結合され前記第１の電圧基準と前記第２の電圧基準との間の特定の電圧基準を基準とする前記シングルエンデッド差分データ信号を受けるための第１の入力と、基準電圧に結合された第２の入力とを有し、前記シングルエンデッド差分データ信号から差分データ信号を発生するための差動増幅器（８０）と、
前記第２の入力と前記特定の電圧基準とに結合され、前記特定の電圧基準から前記基準電圧を発生するための自己バイアス基準回路（Ｒ１０−Ｒ１４）とを含む、データ送信システム。
【請求項１６】
前記ＡＵＩドライバの前記出力ポートに結合された第２のＡＵＩ受信器をさらに含む、請求項１５に記載のデータ送信システム。
【請求項１７】
前記ＡＵＩドライバならびに前記第１および前記第２のＡＵＩ受信器は各々単一の回路板に結合される、請求項１６に記載のデータ送信システム。
【請求項１８】
前記ソースホロワ、前記プルアップドライバ、および前記プルダウンドライバは、可能化信号のデアサーションに応答してアイドルモードでのそれらの動作を禁止し、さらに、
前記第１の電圧基準と前記出力ポートとの間に結合された第１のインピーダンス（Ｒ１０）と、
前記出力ポートと前記第２の電圧基準との間に結合された第２のインピーダンス（Ｒ１２，Ｒ１４）とを含む、請求項１５に記載のデータ送信システム。
【請求項１９】
前記ＡＵＩドライバの前記出力ポートに結合された第２のＡＵＩ受信器をさらに含む、請求項１８に記載のデータ送信システム。
【請求項２０】
前記ＡＵＩドライバならびに前記第１および前記第２のＡＵＩ受信器は各々単一の回路板に結合される、請求項１９に記載のデータ送信システム。
【発明の詳細な説明】
関連出願との相互参照
米国特許第５，１６４，９６０号「撚対線ローカルエリアネットワークと使用するためのメディア接続ユニット」（MEDIUM ATTACHMENT UNIT FOR USE WITH TWISTED PAIR LOCAL AREA NETWORK）、米国特許出願連続番号第０８／３３７，６３５号「エラー統計を選択的に記憶するための装置および方法」（APPARATUS AND METHOD FOR SELECTIVELY STORING ERROR STATISTICS）、米国特許出願連続番号第０８／３３７，６３４号「安全なネットワークのためのプログラム可能な発信元アドレスロック機構」（PROGRAMMABLE SOURCE ADDRESS LOCKING MECHANISM FOR SECURE NETWORKS）、米国特許出願連続番号第０８／３３８，０１５号「メディア接続ユニット管理インタフェース」（MEDIA ATTACHMENT UNIT MANAGEMENT INTERFACE）、米国特許出願連続番号第０８／３６６，８０９号「安全なネットワークのためのプログラム可能なアドレスマッピングマトリクス」（PROGRAMMABLE ADDRESS MAPPING MATRIX FOR SECURE NETWORKS）、米国特許出願連続番号第０８／３６６，８０８号「安全なネットワークのためのプログラム可能な遅延毀損」（PROGRAMMABLE DELAY OF DISRUPT FOR SECURE NETWORKS）、米国特許出願連続番号第０８／３６６，８０６号「安全なネットワークのためのマルチキャストパケットのプログラム可能な毀損」（PROGRAMMABLE DISRUPT OF MULTICAST PACKETS FOR SECURE NETWORKS）、および米国特許出願連続番号第０８／３７６，１５３号「ネットワーク管理のためのプログラム可能なパケットサンプリング」（PROGRAMMABLE PACKET SAMPLING FOR NETWORK MANAGEMENT）に関連し、これらはすべてあらゆる目的のためにここに明示的に引用により援用される。
発明の背景
この発明は、一般的には、ローカルエリアネットワーク（ＬＡＮ）のメディア接続ユニット（ＭＡＵ）に関し、より特定的には、ポートの可動性を提供するための改良された接続ユニットインタフェース（ＡＵＩ）に関する。
援用された特許は、ローカルエリアネットワークの実現を促進する装置に関連する一連の発明について説明している。これらの開示の一局面は、集積された半導体装置におけるＩＥＥＥ規格８０２．３および１０  Ｂａｓｅ  Ｔの実現について説明することであり、この両規格はここにあらゆる目的のために明示的に引用により援用される。これらの文献は、ＣＳＭＡ／ＣＤ（carrier sense,，multiple access/collision detection）ネットワークプロトコルのある一般的実現において使用される接続ユニットインタフェース（ＡＵＩ）の説明を含んでいる。このＣＳＭＡ／ＣＤプロトコルのある一般的実現とは、周知のイーサネットプロトコルである。
個々のネットワークのサイズおよびそれに付随する複雑さが増大し続けるに伴い、ＬＡＮ管理はますます重要なものとなってきている。汎用性を可能にしながらも、半導体構造にエレクトロニクスを集積することに関連する利点を保持するために、使用される集積リピータ装置は好ましくは２つの構成要素を有する。一方の構成要素は、ＩＥＥＥ８０２．３規格による、リピータ状態マシンと管理機能とを提供する管理されたリピータコントローラ装置である。他方の構成要素は、メディア依存性インタフェースを有するいくつかのトランシーバ装置である。好ましくは各トランシーバ装置は、集積された装置１つあたりたとえば４個から１２個またはそれ以上のいくつかのノードを組入れている。
コントローラ装置の有するポートの総数は、これに結合されるトランシーバ装置の総和によって与えられるノードの総数に対応する。先行技術の装置においては、各トランシーバの各ノードへのインタフェースはＡＵＩを使用して実現されていた。ＩＥＥＥ８０２．３規格は、このインタフェースの動作的および電気的特徴を厳密に定義している。ＡＵＩの適切な特徴のいくつかとしては、ＡＵＩ上の信号が単一点と単一点との接続において与えられる完全な差分信号であるということがある。ＡＵＩを完全に実現するためには、ポートまたはノード１つあたり６つのピンが必要になる。こうした要求はポートの可動性の効率的な実現を妨げている。
ポートの可動性とは、特定のノードをいくつかのバックプレーンまたは衝突領域のいずれにも接続することのできる、（１つまたは２つ以上のリピータコントローラを有する）ハブの特徴をいう。ＬＡＮにおいてポートの可動性を実現することが望ましい多くの周知の理由がある。残念ながら、標準イーサネットネットワークの現今の実現では、初歩的なポートの可動性の特徴を実現するためにもかなり費用のかかる複雑な解決法が必要とされる。理想的には、ポートの可動性はポートごとに実現され、完全にソフトウェアの制御下において、いずれの個別のポートも利用可能なバックプレーンのいずれにでも移動させることができる。
ＵＳ−Ａ−５  ３６５  １２３は、（図１８において）プルアップドライバ（１）およびプルダウンドライバ（２）を有するインバータを開示している。
この発明は、
出力ポートに結合され、データ信号（ＤＡＴＡ）に応答して、前記データ信号がアサートされるときには、出力電圧を第１の基準電圧（ＶＤＤ）に能動的に駆動するためのプルアップドライバと、
前記出力ポートに結合され、前記データ信号に応答して、前記データ信号がデアサートされるときには、前記出力電圧を第２の基準電圧（ＶＳＳ）に能動的に駆動するためのプルダウンドライバとを含む、
シングルエンデッド接続ユニットインタフェース（ＡＵＩ）ドライバであって、
前記出力ポートに結合され、第１の基準電圧に応答して、前記出力ポートにおける前記出力電圧の大きさがほぼ第１の電圧レベルを越えないようにクランプするための第１のソースホロワと、
前記出力ポートに結合され、第２の基準電圧に応答して、前記出力電圧の前記大きさがほぼ第２の電圧レベルより低くならないようにクランプするための第２のソースホロワとを特徴とする、シングルエンデッド接続ユニットインタフェース（ＡＵＩ）ドライバを提供する。
この発明はまた、
入力ポートに結合され第１の電圧基準（ＶＤＤ）と第２の電圧基準（ＶＳＳ）との間の特定の電圧基準を基準とするシングルエンデッド差分データ信号を受けるための第１の入力と、基準電圧に結合された第２の入力とを有し、前記シングルエンデッド差分データ信号から差分データ信号を発生するための差動増幅器と、
前記第２の入力と前記特定の電圧基準とに結合され、前記特定の電圧基準から前記基準電圧を発生するための自己バイアス基準回路とを含む、
シングルエンデッド接続ユニットインタフェース（ＡＵＩ）受信器を提供する。
こうして、ＩＥＥＥ８０２．３規格の互換性ＡＵＩラインドライバの特徴のほとんどを示しながらも、シングルエンデッド出力を提供するＡＵＩラインドライバを、簡便に、効率的に、かつ経済的に提供するための装置および方法を提供する。シングルエンデッド出力により、ラインドライバの単一点と多点との接続（ワイヤＯＲ）が可能になり、ポートごとにポートの可動性を支持することができる。この発明を実現するドライバのセルおよび受信器セルはまた、標準的なセルよりも占有するダイ区域が小さいという利点を有しており、かつ高帯域動作を有するためネットワーク上で送信されるパケットのパルスジッタを減じるのに役立つ。
好ましい実施例によれば、擬似ＡＵＩラインドライバは、２つのソースホロワ、プルアップドライバ、およびプルダウンドライバを含み、ソースホロワは出力の立上がりおよび立下がり時間を改善するため出力電圧をクランプする低インピーダンス電圧源として作用する。出力に大きな外部キャパシタンスがロードされたときにも性能は維持される。
図面および請求の範囲を含む明細書の残りの部分を参照することで、この発明の他の特徴および利点が明らかになるであろう。この発明のさらなる特徴および利点、ならびにこの発明のさまざまな実施例の構造および動作は、以下に添付された図面に関連して詳細に説明される。図面においては、同様の参照番号は同一または機能的に同様の要素を示す。
【図面の簡単な説明】
図１は、ポートの可動性を達成するため擬似ＡＵＩを使用したＬＡＮアーキテクチャの一実現例を示すブロック図である。
図２は、単一の回路板上に集積された擬似ＡＵＩドライバおよび擬似ＡＵＩ受信器の好ましい実施例のブロック図である。
図３は、擬似ＡＵＩドライバの好ましい実施例の詳細な概略図である。
図４は、擬似ＡＵＩ受信器の好ましい実施例の詳細な概略図である。
好ましい実施例の説明
図１は、ポートの可動性を達成するため擬似ＡＵＩ１５を使用したＬＡＮアーキテクチャ１０の一実現例を示すブロック図である。ＬＡＮアーキテクチャ１０は、複数の管理されるリピータコントローラ２０を含み、各リピータコントローラは複数のトランシーバ２５に結合される。各リピータコントローラ２０は異なったネットワークまたはバックプレーン３０iに結合され、ｉ＝１から３である。
各トランシーバ２５は、たとえば１０ＢＡＳＥＴまたは１０ＢＡＳＥ２に対応するような、メディア依存性インタフェースを提供する。各トランシーバ２５はいくつかのノードを組入れており、その１つはワークステーションまたは（図示しない）他のデータ端末装置（ＤＴＥ）に結合される。トランシーバ２５はパッケージあたり１つから６つまたはそれ以上のノードを組入れており、好ましい実施例では６つである。好ましい実施例における各リピータコントローラ２０は、装置あたり１２のノードを含み、すべてのノードを完全に可能化するためには２つのトランシーバ２５が必要である。図１で示すシステムにおいては、各トランシーバ２５は３つのポートを組入れており、リピータコントローラ２０は全部で６つのノードを含む。
ＩＥＥＥ８０２．３規格は、３つの差分信号を送るためにリピーター２０のノード１つあたり（したがってトランシーバ２５のポート１つあたり）６本の信号ラインを必要とする。これらの差分信号は、Ｄａｔａ  Ｏｕｔ（ＤＯ）信号、Ｄａｔａ  Ｉｎ（ＤＩ）信号、およびＣｏｎｔｒｏｌ  Ｉｎ（ＣＩ）信号を含む。従来の実現においては、１つのリピータコントローラ２０と１２のポートに対応する２つのトランシーバ２５とを有する簡単なリピータを実現するために、７２本の信号ライン、したがって７２個のピンが必要である。
ＬＡＮ１０においては、トランシーバ２５の各ポートは擬似ＡＵＩ１５によって各リピータコントローラ２０の対応するノードに結合されている。この単一点と多点との接続は、ＩＥＥＥ８０２．３規格においては与えられていない。加えて、各接続は、リピータコントローラ２０とトランシーバ２５との間でシングルエンデッド差分信号を搬送するため単一の導体を用いて行なわれている。擬似ＡＵＩドライバセルおよび擬似ＡＵＩ受信器セルの実現の詳細については、以下にさらに徹底的に述べられる。
図２は、図１に示す擬似ＡＵＩ１５を実現するための擬似ＡＵＩドライバセル５０および擬似ＡＵＩ受信器セル５２の好ましい実施例のブロック図である。ドライバセル５０はシングルエンデッド差分出力電圧ＶOUTをＤＡＴＡ信号に応答してノード５４において駆動する。ドライバセル５０は、第１のソースホロワ６０、第２のソースホロワ６２、プルアップドライバ／負荷６４、プルダウンドライバ／負荷６６、２つの抵抗器（Ｒ1およびＲ2）、およびインバータＧ１を含む。
ソースホロワ６０およびソースホロワ６２は各々ノード５４に結合された出力とＥＮＡＢＬＥ信号を受けるための入力とを有する。各ソースホロワは、自己バイアスを含み、これはＶOUTの出力範囲を選択的に設定しかつ限定するため、第１の電圧基準（ＶDD）および第２の電圧基準（ＶSS）の両者を基準とする。ソースホロワ６０については、ＶOUTが予め選択されたハイのレベルを超えて上昇しないように自己バイアスが設定される。ソースホロワ６２の場合には、ＶOUTが予め選択されたローのレベルを下回って下がらないように自己バイアスが設定される。ソースホロワはＥＮＡＢＬＥ信号のデアサーションに応答してオフになる。
プルアップドライバ６４はＤＡＴＡ信号およびＥＮＡＢＬＥ信号に応答し、ＤＡＴＡ信号およびＥＮＡＢＬＥ信号が同時にアサートされるとき、ノード５４を第１の基準電圧に結合する。信号のいずれかがデアサートされると、第１の基準電圧はノード５４から切り離される。
インバータＧ１はＤＡＴＡ信号を受けるための入力とプルダウンドライバ６６に結合された出力とを有し、インバータＧ１は反転されたＤＡＴＡ信号を与える。プルダウンドライバ６６は反転されたＤＡＴＡ信号と、ＥＮＡＢＬＥ信号とに応答し、反転されたＤＡＴＡ信号と、ＥＮＡＢＬＥ信号とが同時にアサートされると、ノード５４と第２の基準電圧とを結合させる。ＥＮＡＢＬＥ信号がデアサートされるかまたはＤＡＴＡ信号がアサートされると、第２の基準電圧はノード５４から切離される。
抵抗器Ｒ１は第１の基準電圧をノード５４に結合させ、抵抗器Ｒ２は第２の基準電圧をノード５４に結合させる。ＥＮＡＢＬＥ信号がデアサートされるとき、抵抗器Ｒ１およびＲ２は分圧器を形成し、ノード５４におけるＶOUTを予め定められたレベルに設定する。好ましい実施例においては、抵抗器Ｒ１および抵抗器Ｒ２は等しい。第１の電圧基準ＶDDが約５ボルトに設定され、第２の電圧基準が約０ボルトに設定されると、ＶOUTはドライバセル５０が可能化されていないときは約２．５ボルトに設定される。
好ましい実施例においては、ソースホロワ６０はＶOUTが中間の電源を上回ること約０．８ボルトまでに限定されるよう自己バイアスされる。ソースホロワ６６は、ＶOUTが中間電源を下回ること約０．８ボルトまでに限定されるよう自己バイアスされる。したがって、ＶOUTの出力範囲は中間の電源を基準とし、約１．６ボルトの電圧範囲を有する。
他の実施例においては、電圧基準レベルおよび自己バイアスレベルは異なっていてもよいことは理解されるであろう。これらの異なったレベルを設定するときにはいくつかのことを考慮せねばならない。１つの要因は、ＶOUTに与えられかつドライバセル５０によって駆動される負荷キャパシタンスの推定量である。というのは、ドライバセル５０は、好ましい実施例においては比較的短いランレングス、すなわち数インチのランレングスで、（かなり大きな負荷キャパシタンスを特徴とする状態である）単一点から多点への構成においても満足に動作するものと予想されるからである。好ましい実施例は、負荷キャパシタンスが１００ｐｆに近づくと動作するよう設計されている。ＶOUTの電圧範囲を減じることにより、より大きな電圧範囲が許容されているときに比べ電力の消費はより小さくなる。加えて、ＩＥＥＥ８０２．３規格は同様の電圧範囲を特定しており、よって好ましい電圧範囲を使用することで受信器セル５２を使用しない現今のトランシーバとの後方互換性が促進される。
さらに考慮されるのは、セルの帯域要求である。ＩＥＥＥ８０２．３規格はネットワーク上でパケットを送信する装置によって導入され得るジッタの最大量を特定している。立上がりおよび立下がり時間が速く、高帯域を要求する装置およびサブシステムはより遅い装置よりも導入するジッタが少ない。このことによる副次的な利益は、ＶOUTの立上がりおよび立下がり時間が比較的短いことを考えると、ＶOUTの電圧範囲を減じればさらに電力要求を減じることになる点である。
この動作を総括すると、可能化される（ＥＮＡＢＬＥがアサートされる）と、プルアップドライバ６４はＤＡＴＡ信号のアサーションに応答して迅速にＶOUTをおおよそ中間電源（２．５ボルト）から約３．３ボルトに上げる。ＤＡＴＡ信号がデアサートされるとき、プルアップドライバ６４はオフになり、プルダウンドライバ６６は迅速にＶOUTを約１．７ボルトに減じる。ＥＮＡＢＬＥ信号がアサートされているかぎり、プルアップドライバ６４およびプルダウンドライバ６６はＶOUTをソースホロワ上に設定される自己バイアスレベルによって限定される基準電圧の１つに駆動する。ＥＮＡＢＬＥ信号がデアサートされるとき、ソースホロワ（６０および６２）、プルアップドライバ６４、およびプルダウンドライバ６６はオフになる。能動装置がオフになることで、抵抗器Ｒ１および抵抗器Ｒ２はＶOUTを中間電源に安定させることができる。
受信器セル５２は２つの差動増幅器（データ増幅器８０およびスケルチ増幅器８２）および３つの抵抗器（Ｒ１０、Ｒ１２およびＲ１４）を含む。データ増幅器８０は、２つのデータ入力を有し、第１の入力はノード５４に結合されＶOUTを受ける。第２の入力は、Ｖｒｅｆ１でバイアスされる第１の基準電圧ノード８４に結合される。データ増幅器８０は、データ可能化（ＥＮ＿ＤＡＴ）信号入力を含む。データ増幅器８０はＶOUTとＶｒｅｆ１とを比較し、比較の結果およびＥＮ＿ＤＡＴ信号の状態に依存して、周知の態様で第１の完全な差分出力（ＤＡＴ＿１およびＤＡＴ＿０）を駆動する。もしＥＮ＿ＤＡＴがデアサートされるならば、データ増幅器はＤＡＴ＿１およびＤＡＴ＿０を駆動することができない。ＥＮ＿ＤＡＴ信号のアサーションにより、データ増幅器８０が可能化される。
スケルチ増幅器８２は振幅のスケルチ修正のための情報を与える。スケルチ増幅器８２は２つの入力を有し、第１の入力はノード５４に結合される。第２の入力はＶｒｅｆ２でバイアスされる第２の基準電圧ノード８６に結合される。スケルチ増幅器８２はＶOUTとＶｒｅｆ２とを比較し、第２の完全な差分出力（ＳＱＬ＿１およびＳＱＬ＿０）を駆動する。ＳＱＬ信号は、データ増幅器８０が可能化されるべきときにＥＮ＿ＤＡＴをアサートする図示しないコントローラによって使用される。データ増幅器８０を可能化するかどうかに関する決定は部分的には、ＳＱＬがアサートされるかどうかにかかっている。
好ましい実施例において使用される差動増幅器の一特徴はＶOUT上に表われる電圧レベルをＣＭＯＳ電圧レベルに変えることである。図４でさらに図示するように、各差動増幅器は２段増幅器であって、第１段は入力差分信号を検出しかつ増幅するためのものであり、第２段は、電圧レベルをＡＵＩレベルからＣＭＯＳ電圧レベルに変えるためのものである。
直列接続された抵抗器Ｒ１０、抵抗器Ｒ１２および抵抗器Ｒ１４は、Ｖｒｅｆ１およびＶｒｅｆ２を確立するため、分圧器となる。抵抗器Ｒ１０は第１の基準電圧ノード８４をドライバセル５０によって使用されるものと同じ第１の電圧基準（ＶDD）に結合させる。抵抗器Ｒ１２は第１の電圧基準ノード８４を第２の電圧基準ノード８６に結合させる。抵抗器Ｒ１４は第２の電圧基準ノード８６をドライバセル５０によって使用されるものと同じ第２の基準電圧（ＶSS）に結合させる。
好ましい実施例においては、抵抗器Ｒ１０、抵抗器Ｒ１２および抵抗器Ｒ１４の抵抗値は、Ｖｒｅｆ１がおおよそ中間電源（２．５ボルト）に等しく、Ｖｒｅｆ２が中間電源よりもおよそ２２５ｍＶ低くなるように選択される。２２５ｍＶが標準ＡＵＩの要求を満たすために選択されているが、他の実施例においては他のしきい値を有してもよい。
好ましい実施例においては、ドライバセル５０は、プリント配線板（ＰＷＢ）などの構成要素のサブシステム上に取付けられた第１の装置に集積され、受信器セル５４は同じく構成要素のサブシステム上に取付けられた第２の装置に集積されるものと考えられる。図１に示す擬似ＡＵＩ１５は第１の装置と第２の装置とをともに接続する。このことは、同一の電源電圧を用いて、ドライバセル５０および受信器セル５２をバイアスできる（したがって電源の変化による偽の信号の指示を減じることができる）ことと、ＶOUTを受信器セル５２の差動増幅器に結合する導体の長さを最小限にすることができるという二重の利点を有する。
ランレングスを短くすることによって利点が得られる理由の１つは、ＩＥＥＥ８０２．３規格がジッタの必要の最低値を特定しており、その一部分が（最大で約５０メートルの長さを有し得る）ＡＵＩに割当てられているジッタの許容範囲に関わるからである。擬似ＡＵＩの長さを減じることによって、標準ＡＵＩの極めて長いケーブルの長さに対して割当てられるジッタの許容範囲をドライバセル５０および受信器セル５２に分割して組入れることができ、よって、それら各々の許容されるジッタの量を増加させることができるのである。
動作においては、受信器セル５２はＶOUTをモニタし、それをＶｒｅｆ１およびＶｒｅｆ２の両者と比較する。ＶOUTが中間電源を約２２５ｍＶ下回るレベルよりも小さくなると、スケルチ増幅器８２はＳＱＬデータ信号をアサートする。ＩＥＥＥ８０２．３規格は、ＡＵＩライン上の最小ノイズレベルがネットワークにデータとして送信されないことを確実にするため、この振幅のスケルチチェックを必要とする。データ増幅器８０はＶOUTにおける変化に応答し、ＶOUTを中間電源基準レベルから変化させる。ＥＮ＿ＤＡＴがアサートされるとき、中間電源を上回るまたは下回る電圧レベルはＤＡＴ＿１およびＤＡＴ＿０信号に反映される。
ＳＱＬ信号はＥＮ＿ＤＡＴ信号がアサートされるべきか否かを決定するのを助けるために使用される。
図３は図２に示される擬似ＡＵＩドライバセル５０の好ましい実施例の詳細な概略図である。ソースホロワ６０はＶDDに結合されるソースを有するＰＭＯＳトランジスタＱ１のドレインとＶSSとの間に結合される抵抗器の列として実現される。抵抗器のこの列は、ＮＭＯＳトランジスタＱ２のゲートに対し適切なバイアス基準電圧を設定する。好ましい実施例においては、抵抗器の列は３つの抵抗器を含むことに注意されたい。他の実施例は異なった構成であってもよく、抵抗器の数も異なっていてよい。トランジスタＱ２はドレインがＶDDに結合され、ソースが出力ノードであるノード５４に結合されている。トランジスタＱ１のゲート電圧を制御することで、ソースホロワ６０は選択的に可能化および不能化される。たとえば、インバータＧ１０はＥＮＡＢＬＥ信号を受けるための入力とトランジスタＱ１のゲートに結合された出力とを有する。
ソースホロワ６２は、ＶSSに結合されたソースを有するＮＭＯＳトランジスタＱ３のドレインとＶDDとの間に結合された第２の抵抗器の列として実現される。第２の抵抗器の列は、ＰＭＯＳトランジスタＱ４のゲートに対し適切なバイアス基準電圧を設定する。トランジスタＱ４はドレインがＶSSに結合され、ソースが出力ノードであるノード５４と結合されている。トランジスタＱ３のゲート電圧を制御することで、ソースホロワ６２が選択的に可能化および不能化される。たとえば、インバータＧ１１は、インバータＧ１０の出力からの反転されたＥＮＡＢＬＥ信号を受けるための入力と、トランジスタＱ３のゲートに結合された出力とを有する。
プルアップドライバ６４は、ドレインがノード５４に結合され、ソースがＶDDに結合され、ゲートが制御電圧を受けるＰＭＯＳトランジスタＱ５として実現される。制御電圧がローのときすなわち２進ゼロであるときは、プルアップドライバ６４はオンになる。２入力ＮＡＮＤゲートＧ１２および２つのインバータ（Ｇ１３およびＧ１４）は制御電圧の論理制御を与える。特定的には、ＥＮＡＢＬＥ信号がＮＡＮＤゲートＧ１２の一入力に与えられ、ＤＡＴＡ信号がＮＡＮＤゲートＧ１２の他入力に与えられる。インバータＧ１３の入力はＮＡＮＤゲートＧ１２の出力に結合され、インバータＧ１４の入力はインバータＧ１３の出力に結合される。インバータＧ１４の出力はトランジスタＱ５のゲートに制御電圧を与える。
プルダウンドライバ６６は、ドレインがノード５４と結合され、ソースがＶSSと結合され、ゲートが第２の制御電圧を受けるＮＭＯＳトランジスタＱ６として実現される。第２の制御電圧がハイのときすなわち２進１のときには、プルダウンドライバ６６はオンである。２入力ＮＡＮＤゲートＧ１５および２つのインバータ（Ｇ１６およびＧ１７）は第２の制御電圧の論理制御を与える。特定的には、ＥＮＡＢＬＥ信号がＮＡＮＤゲートＧ１５の一入力に与えられる。ＤＡＴＡ信号はインバータＧ１６の入力に与えられ、インバータＧ１６の出力はＮＡＮＤゲートＧ１５の他入力に結合される。インバータＧ１７の入力はＮＡＮＤゲートＧ１５の出力に結合される。インバータＧ１７の出力はトランジスタＱ６のゲートに第２の制御電圧を与える。
図４は、図２に示す擬似ＡＵＩ受信器セル５２の好ましい実施例の詳細な概略図である。好ましい実施例は、バイアスコントローラ９０と、図２に示すノード５４と差動増幅器の第１の差分入力との間に配列される入力抵抗器ＲINとを含む。データ増幅器８０、およびスケルチ増幅器８２は各々２つの段を有する折りかえしカスコード差動増幅器として実現される。２つの段とは入力段および変換段である。
入力段は、ソース端子が互いにおよびバイアスコントローラ９０に結合された２つのＮＭＯＳトランジスタを含む。トランジスタＱ１０のゲートは第１の差分入力を与え、抵抗器ＲINを通じて図２に示すノード５４に結合されている。トランジスタＱ１１のゲートは第２の差分入力を与え、ノード８４と結合される。性能を改善するため、トランジスタＱ１０の基板およびトランジスタＱ１１の基板はそれぞれＶＳＳに結合される。トランジスタＱ１０のドレインおよびトランジスタＱ１１のドレインは第１の段の残りに結合される。折りかえしカスコード差動増幅器の実現に関するさらなる詳細についてはここではさらには説明しない。差動増幅器の設計に関する詳しい情報については多くの参考文献がある。たとえば、２つの参考文献を挙げると、カーリー・ナカムラ（Nakamura，Carley）の「先進完全差分折返しカスコード演算増幅器」（An Enhanced Fully Differential Folded-Cascode Opamp）、IEEE JSSC Vol.27、1992年４月、No.4．頁563−567、および、エルメイズリー・バリー（Vallee，El-Masry）の「極高周波数ＣＭＯＳ相補折りかえしカスコード演算増幅器」（A Very High Frequency CMOS Complementary Folded-Cascode Opamp）、IEEE JSSC Vol.29、1994年２月、No.2．頁130-133があり、この両者はここにあらゆる目的のために明示的に引用により援用される。
差動増幅器の帯域を改良するために実現されるある設計要因としては、２対の交差結合されたトランジスタの使用が含まれる。特定的には、ＮＭＯＳトランジスタＱ１２およびＮＭＯＳトランジスタＱ１３、ならびにＰＭＯＳトランジスタＱ１４およびＰＭＯＳトランジスタＱ１５が、それぞれ第１の段および第２の段のスイッチング速度を高めるために正のフィードバックを与える。
スケルチ増幅器８２は、第２の差分入力がノード８４ではなくノード８６に結合されるという点を除いては、データ増幅器８０と同じように実現される。
結論として、この発明は、ポートごとの可動性を提供するという問題に対する簡便かつ効率的な解決法を提供する。この発明によるシングルエンデッド差分擬似ＡＵＩラインドライバセルおよび相補的擬似ＡＵＩライン受信器セルの使用により、単一点から多点へのＡＵＩが可能になる。したがって、各バックプレーンに専用されるリピーターコントローラ装置を通じて１組のトランシーバを複数のバックプレーンの各々に結合することができる。上述の説明は、この発明の好ましい実施例の完全な説明であるが、さまざまな代替案、修正および均等物を使用してもよい。たとえば、好ましい実施例はＭＯＳＦＥＴ装置を使用しているが、他の実施においては、バイポーラトランジスタのみを用いても、またはバイポーラトランジスタとＭＯＳＦＥＴ装置とを組み合わせて使用してもよい。さらには特定の応用に依存して他のトランジスタ技術が用いられてもよい。したがって、上述の説明はこの発明の範囲を限定するものと受取られてはならず、この発明の範囲は添付した請求の範囲によって規定される。
【図１】
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【図２】
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【図３】
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【図４】
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