(57)【特許請求の範囲】
【請求項１】
スケーラブル電源電圧により動作して外部入力を反転させる入力インバータと、クロスカップルラッチ構造とされて電源電圧から出力端へ電流を流すＰＭＯＳの第１トランジスタ対と、前記外部入力及び前記入力インバータの出力により制御されて前記出力端から接地電源へ電流を流すＮＭＯＳの第２トランジスタ対と、を備えるレベルシフタにおいて、
前記出力端の電圧に従って動作し、前記第１トランジスタ対及び第２トランジスタ対による電源電圧から接地電源への貫通電流を遮断するセルフリセット部と、
クロスカップルラッチ構造とされて電源電圧から出力端へ電流を流すＰＭＯＳの第３トランジスタ対からなる、第２トランジスタ対の漏れ電流による出力端の変化を防止する小型ラッチと
を設けたことを特徴とするレベルシフタ。
【請求項２】
セルフリセット部は、出力端のレベル遷移を遅らせて伝える遅延駆動手段対と、第１トランジスタ対の電源電圧側に接続され、前記遅延駆動手段対の出力に従い動作する電流遮断トランジスタ対と、からなる請求項１記載のレベルシフタ。
【請求項３】
遅延駆動手段は、少なくとも二つ直列接続したＣＭＯＳインバータからなる請求項２記載のレベルシフタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置の入力バッファとして有用なレベルシフタに関する。
【０００２】
【従来の技術】
入力電圧を所定の電圧へ変換するレベルシフタは、半導体メモリ装置内の入力バッファなどに適用される回路である。近年、ＣＰＵの電源電圧が徐々に低くなり、内部電圧とは異なる外部インタフェースの電圧を用いるスタティックランダムダイナミックアクセスメモリが開発されているが、このようなメモリ装置内の入力バッファに適用されるレベルシフタは、一定の範囲内で変化する入力電圧を受け、その可変入力を必要なレベルへシフティングして出力するレベルシフタで、特にスケーラブルレベルシフタと言われる。図１に、その一例を示してある。
【０００３】
ＰＭＯＳトランジスタ５及びＮＭＯＳトランジスタ６からなる入力インバータＩ１は、入力端ＡＩに提供されるアドレスやデータ入力を1.8Ｖ〜2.5Ｖの範囲で受信する（スケーラブル入力）とともに、外部のＣＰＵなどから外部電源入力端ＶＤＤＩに提供される電源入力を1.8Ｖ〜2.5Ｖの範囲で受信する（スケーラブル電源電圧）。この入力インバータＩ１と、ＰＭＯＳの一対の第１トランジスタ３，４及びＮＭＯＳの一対の第２トランジスタ１，２からなるシフトラッチとで、レベルシフタ回路が構成されている。
【０００４】
第１トランジスタ対３，４の各ゲートは互いに相手側のドレインに接続されてクロスカップルラッチ構造とされ、第２トランジスタ対１，２の各ドレインへ接続される。この第２トランジスタ対１，２のソースは接地電源へつながれている。また、第２トランジスタ１はゲートに入力インバータＩ１の入力を受けて制御され、第２トランジスタ２はゲートに入力インバータＩ１の出力を受けて制御される。
【０００５】
【発明が解決しようとする課題】
このような構成を有するスケーラブルレベルシフタは、入力端ＡＩのレベルが“ハイ”から“ロウ”又は“ロウ”から“ハイ”へ遷移する期間で電流を流し、その他の非遷移期間では電流を流さないが、その遷移期間で流れる電流量が多くなるとデバイスの性能が低下することがある。そして、上記のように電源入力を1.8Ｖ〜2.5Ｖの範囲で受信可能にしてあると、素子サイズの最適化には制限が伴う。
【０００６】
たとえば、ＮＭＯＳの第２トランジスタ２のゲートが“ロウ”から“ハイ”レベルへ遷移するとき、タイミング的にＰＭＯＳの第１トランジスタ４がオンしている時間があり、第１，第２トランジスタ４，２のチャネルを通して接地へ貫通電流が流れる。このときに第１トランジスタ４の駆動能力が高いと出力端ａｉｂの遷移が緩慢になり、出力端ａｉ，ａｉｂの状態を迅速に変化させ難くなる。すなわち、第１トランジスタ３，４のゲートノードが接地電源レベルになったときのゲート−ソース間電圧が大きくなったり、トランジスタサイズが大きいと駆動電流が増え、出力端ａｉ，ａｉｂの状態は迅速に変化し難くなる。このように、従来のレベルシフタには、高速動作、低電力化の点で改善の余地が残されている。
【０００７】
【課題を解決するための手段】
以上のような課題に着目して本発明は、スケーラブル電源電圧により動作して外部入力を反転させる入力インバータと、クロスカップルラッチ構造とされて電源電圧から出力端へ電流を流すＰＭＯＳの第１トランジスタ対と、前記外部入力及び前記入力インバータの出力により制御されて前記出力端から接地電源へ電流を流すＮＭＯＳの第２トランジスタ対と、を備えるレベルシフタにおいて、前記出力端の電圧に従って動作し、前記第１トランジスタ対及び第２トランジスタ対による電源電圧から接地電源への貫通電流を遮断するセルフリセット部と、クロスカップルラッチ構造とされて電源電圧から出力端へ電流を流すＰＭＯＳの第３トランジスタ対からなる、第２トランジスタ対の漏れ電流による出力端の変化を防止する小型ラッチとを設けたことを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して説明する。
【００１３】
図２に、本例のスケーラブルレベルシフタの回路図を示してある。本回路は、同期型ＳＲＡＭの入力バッファとして採用可能である。
【００１４】
このレベルシフタは、スケーラブル電源電圧ＶＤＤＩにより駆動され、入力端ＡＩに提供される外部入力（スケーラブル入力）を反転させる入力インバータＩ１と、ソースに電源電圧ＶＤＤを受け、ゲートが相補出力端ａｉｂ及び出力端ａｉとなる相手側のドレインに接続されたＰＭＯＳの第１トランジスタ対３，４と、出力端ａｉにドレインが接続されるとともにソースに接地電源を受け、ゲートに入力端ＡＩの外部入力を受けて制御されるＮＭＯＳの第２トランジスタ１と、相補出力端ａｉｂにドレインが接続されるとともにソースに接地電源を受け、ゲートに入力インバータＩ１の出力を受けて制御されるＮＭＯＳの第２トランジスタ２と、から構成される。
【００１５】
そして本例においては、外部入力の遷移による出力端ａｉ，ａｉｂのレベル変化に応答して第１トランジスタ対３，４のいずれか一方に対する電源電圧ＶＤＤの供給をカットするセルフリセット部が設けられている。このセルフリセット部は、出力端ａｉ，ａｉｂのレベル遷移をそれぞれ遅延してリセット信号を出力する遅延駆動手段対Ｉ２＆Ｉ３，Ｉ４＆Ｉ５と、一方の遅延駆動手段Ｉ２＆Ｉ３によるリセット信号をゲートに受けて第１トランジスタ３への電源電圧ＶＤＤの供給を制御する電流遮断トランジスタ９と、他方の遅延駆動手段Ｉ４＆Ｉ５によるリセット信号をゲートに受けて第１トランジスタ４への電源電圧ＶＤＤの供給を制御する電流遮断トランジスタ１０と、から構成される。遅延駆動手段対Ｉ２＆Ｉ３，Ｉ４＆Ｉ５はそれぞれ、消費電流を抑えた（たとえばチャネル幅を狭くチャネル長を長く）直列接続の二つのインバータからなり、電流遮断トランジスタ９，１０はＰＭＯＳである。なお、当回路内には寄生キャパシタＣ１，Ｃ２が存在することがある。
【００１６】
図２の例ではさらに、第２トランジスタ対１，２の漏れ電流による出力端ａｉ，ａｉｂのレベル変化を防止するための小型ラッチを備えている。この小型ラッチは、漏れ電流を補償するために、ゲートを相手側のドレインへ接続するとともに該ドレインを出力端ａｉ，ａｉｂへ接続し、ソースに電源電圧ＶＤＤを受けるＰＭＯＳの第３トランジスタ対７，８から構成される。つまり、ＰＭＯＳの第１トランジスタ対３，４同様にクロスカップルラッチ構造としてある。
【００１７】
図３は、図１の回路と図２の回路とで出力波形を比較して示す電圧波形のグラフである。図中、Ｎ１及びＮ３で交差する一点鎖線ａｉ及び二点鎖線ａｉｂが図１の回路における出力波形Ｐ１で、Ｎ２及びＮ４で交差する点線ａｉ及び実線ａｉｂが図２の回路における出力波形Ｐ２である。そして図中のＡＩで示す折れ線がスケーラブル入力である。図示のように、交点Ｎ１，Ｎ２，Ｎ３，Ｎ４における遷移タイムはそれぞれ、0.68，0.38，0.72,  0.47ナノ秒である。すなわち、図２の回路において高速動作及び低消費電力が実現される。
【００１８】
入力端ＡＩの外部入力及びスケーラブル電源電圧ＶＤＤＩは、ハイレベルが1.8Ｖ〜2.5Ｖの範囲で変化する。これは、ＣＰＵからアドレス又はデータとして提供される入力である。Ｐ，ＮＭＯＳトランジスタ５，６からなるＣＭＯＳ入力インバータＩ１は、スケーラブル電源電圧ＶＤＤＩにより外部入力を反転して第２トランジスタ２のゲートへ提供する。したがって、第２トランジスタ対１，２の各ゲートには逆位相の電圧信号が印加される。
【００１９】
たとえば入力端ＡＩの外部入力が“ハイ”から“ロウ”へ遷移すると、ＮＭＯＳの第２トランジスタ２はターンオンとなり、他方の第２トランジスタ１はターンオフとなる。これにより、出力端ａｉのノードＮＯ１は接地接続が断たれる一方、相補出力端ａｉｂのノードＮＯ２は接地電源へ接続される。ノードＮＯ２が接地接続されることによりＰＭＯＳの第１トランジスタ３がオンし、これによりノードＮＯ１が“ハイ”レベルとなれば他方の第１トランジスタ４がオフする。
【００２０】
このノードＮＯ２が“ロウ”遷移するときに、それまでのノードＮＯ２の“ハイ”に従い“ハイ”出力している遅延駆動手段Ｉ２＆Ｉ３は、二つのインバータＩ２，Ｉ３による遅延時間分遅れてリセット信号を“ロウ”遷移させる。つまり、ノードＮＯ２の“ロウ”遷移後もしばらくの間、リセット信号は“ハイ”を維持する。これに応じて電流遮断トランジスタ１０がオフの状態を継続し、第１トランジスタ４への電源電圧ＶＤＤの供給が止められる。したがって、第２トランジスタ２の駆動負荷が大きく減るためノードＮＯ２は迅速に“ハイ”から“ロウ”へ遷移し、これにより相補出力端ａｉｂの状態は急速に変化する。そして、第２トランジスタ２の駆動能力を上げておけばより高速化が可能になる。このようにして、電源電圧ＶＤＤからＰＭＯＳ及びＮＭＯＳを通じた貫通電流が遮断され、この動作をセルフリセットという。
【００２１】
また一方、ノードＮＯ１の“ハイ”遷移では、その前の“ロウ”に従い他方の遅延駆動手段Ｉ２＆Ｉ３から“ロウ”のリセット信号が出されており、電流遮断トランジスタ９はオンしている。そして、ノードＮＯ１の電圧が“ハイ”レベルへ上がるとリセット信号が“ハイ”になるので電流遮断トランジスタ９はオフし、電流を遮断する。つまり、出力端ａｉのレベルが十分に“ハイ”になれば電流が遮断され、足りないと供給されることになる。これにより、不要な電流を抑えて消費電力を節約している。
【００２２】
また、第２トランジスタ対１，２の漏れ電流による出力ａｉ，ａｉｂのレベル減少防止効果を高めるため、ＰＭＯＳの第３トランジスタ対７，８からなる小型ラッチが備えられている。すなわち第３トランジスタ対７，８は、そのゲートが相手方のドレインに接続されて出力端ａｉ，ａｉｂのレベルに従い動作し、漏れ電流により出力端ａｉ，ａｉｂの“ハイ”レベルが低下すると電流を供給する。これにより漏れ電流分が補償され、出力端ａｉ，ａｉｂの変動が確実に防止される。このＰＭＯＳの第３トランジスタ対７，８は、遷移電流量を無視できるほどにそのサイズを小さくしておく。
【００２３】
本例においては、遅延駆動手段対Ｉ２＆Ｉ３，Ｉ４＆Ｉ５の各遅延タイムを0.5ナノ秒ほどに設定するのが最適である。
【００２４】
【発明の効果】
本発明によれば、スケーラブル入力の遷移による出力端のレベル遷移時に、電源電圧から接地電源への内部貫通電流を遮断するセルフリセット部を設けたスケーラブルレベルシフタが提供される。これにより、ＴＴＬやＥＣＬレベルをＣＭＯＳレベルへ変換するとき、1.8Ｖ〜2.5Ｖの範囲で受信されるスケーラブル入力を、3.3Ｖの出力レベルまで増幅して高速に提供できる。つまり、より高速動作、低電力化を達成できる。
【図面の簡単な説明】
【図１】従来におけるスケーラブルレベルシフタの回路図。
【図２】本発明によるスケーラブルレベルシフタの回路図。
【図３】図１及び図２の回路の出力波形を比較して示した電圧波形図。
【符号の説明】
１，２  第２トランジスタ対
３，４  第２トランジスタ対
７，８  第３トランジスタ対（小型ラッチ）
９，１０  電流遮断トランジスタ（セルフリセット部）
Ｉ１  入力インバータ
Ｉ２〜Ｉ５  遅延駆動手段（セルフリセット部）
【図１】
0003652868.tif 000002
【図２】
0003652868.tif 000003
【図３】
0003652868.tif 000004