(57)【特許請求の範囲】
【請求項１】
電圧制御発振器、該電圧制御発振器の出力信号の位相と基準周波数信号の周波数の整数倍の周波数信号の位相を比較するサンプリング・フェーズ・デテクタ、該サンプリング・フェーズ・デテクタの出力信号から高周波成分を除去して前記電圧制御発振器に入力する第１のループフィルタを具備し、前記基準周波数信号の整数倍の周波数のいずれかにロックする第１のＰＬＬ回路と、
前記基準周波数信号の周波数の整数倍の周波数のいずれかに対応した周波数設定信号に応じて分周比を設定するプログラマブル分周器、該プログラマブル分周器の出力信号の位相と前記基準周波数信号の位相を比較する位相比較器、該位相比較器の出力信号から高周波成分を除去する第２のループフィルタを具備し、該第２のループフィルタの出力信号を前記電圧制御発振器への入力信号に加算すると共に、前記電圧制御発振器の出力信号を前記プログラマブル分周器に入力させるようにした第２のＰＬＬ回路とからなり、
前記周波数設定信号の切り替え時に、該切り替えにより生じたアンロックの状態から前記第２のＰＬＬ回路をロックさせることによって前記第１のＰＬＬ回路を前記第２のＰＬＬ回路と同一の新たな周波数にロックさせ、且つ少なくとも前記アンロックの状態から前記ロックするまでの間だけ前記第２のＰＬＬ回路のループに前記電圧制御発振器を含ませ、それ以外では含ませないようにしたことを特徴とする周波数シンセサイザ。
【請求項２】
少なくとも前記アンロックの状態から前記ロックするまでの間だけ、前記第２のループフィルタの利得を高く設定し、それ以外では低く設定することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
少なくとも前記アンロックの状態から前記ロックするまでの間だけ、前記第２のループフィルタのカットオフ周波数を高く設定し、それ以外では低く設定することを特徴とする請求項２に記載の周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、周波数シンセサイザのロック周波数のステップサイズの最小化と低雑音化を図る技術に関するものである。
【０００２】
【従来の技術】
周波数シンセサイザとして、アナログ・オフセット電圧加算方式のものが知られている。図３にその構成を示す。これは、ＰＬＬ（フェーズド・ロック・ループ）回路をロックすることのできる周波数帯域の近くに相当する電圧を、ＤＡＣ（デジタル・アナログ・コンバータ）５１を使用してオフセット電圧Ｖofとして発生させ、設定されるべき周波数の近く、つまりロックすることのできる周波数の範囲内に、ＶＣＯ（電圧制御発振器）５２の発振周波数を移動させるものである。そのオフセット電圧Ｖofの印加は、アクティブ形式のループフィルタ５３の演算増幅器５３１において行っている。
【０００３】
ＰＬＬ回路をロックする条件は入力する基準周波数ＦｒのＮ倍（整数倍）のいずれかで、かつＶＣＯ５２の発振周波数範囲内である。ＳＰＤ（サンプリング・フェーズ・デテクタ）５４は基準周波数ＦｒをＮ逓倍する機能と位相比較機能を有する。５５、５６はバッファ、５７は基準周波数Ｆｒの信号の入力端子、５８はロック周波数信号の出力端子である。
【０００４】
例えば、ＶＣＯ５２の発振周波数範囲が１ＧＨｚ〜２ＧＨｚで、その制御電圧範囲が０ｖ〜１０ｖである場合に、基準周波数Ｆｒが１００ＭＨｚであるとすると、ＤＡＣ５１から印加するオフセット電圧Ｖofを選択することにより、１ＧＨｚ、１．１ＧＨｚ、１．２ＧＨｚ、・・・・、１．９ＧＨｚ、２．０ＧＨｚのように、１００ＭＨｚのステップで区切られる周波数にＰＬＬをロックさせることができる。
【０００５】
すなわち、周波数設定データＤｃをＤＡＣ５１に入力させることで、ＶＣＯ５２の前記した１００ＭＨｚステップで区切られる発振周波数に相当する電圧を、そのＤＡＣ５１から演算増幅器５３に加算させると、その電圧に対応してＰＬＬがロックし、そのロック周波数が得られる。
【０００６】
このため、１ＧＨｚ〜２ＧＨｚの周波数範囲において基準周波数Ｆｒのステップで区切られる周波数信号を発生する周波数シンセサイザを作製することができる。このＤＡＣ５１に印加する周波数設定データＤｃにＶＣＯ５２の温度特性を考慮したデータを入力することで、より安定した周波数シンセサイザを得ることができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、ＶＣＯ５２はその発振周波数特性が温度によって図４に示すように変動するため、ステップサイズを小さくすると、同じオフセット電圧Ｖofであっても温度が異なれば異なった周波数にロックされてしまう。
【０００８】
すなわち、この方式はステップサイズがＶＣＯ５２の温度による発振周波数変動値よりも大きい場合にのみ実現可能であり、ステップサイズを発振周波数変動値よりも小さくすることができないという問題があった。
【０００９】
本発明の目的は、このような問題を解決して、ステップサイズを発振周波数変動値よりも小さくでき、さらにノイズ特性も良好な周波数シンセサイザを提供することにある。
【００１０】
【課題を解決するための手段】
第１の発明は、電圧制御発振器、該電圧制御発振器の出力信号の位相と基準周波数信号の周波数の整数倍の周波数信号の位相を比較するサンプリング・フェーズ・デテクタ、該サンプリング・フェーズ・デテクタの出力信号から高周波成分を除去して前記電圧制御発振器に入力する第１のループフィルタを具備し、前記基準周波数信号の整数倍の周波数のいずれかにロックする第１のＰＬＬ回路と、前記基準周波数信号の周波数の整数倍の周波数のいずれかに対応した周波数設定信号に応じて分周比を設定するプログラマブル分周器、該プログラマブル分周器の出力信号の位相と前記基準周波数信号の位相を比較する位相比較器、該位相比較器の出力信号から高周波成分を除去する第２のループフィルタを具備し、該第２のループフィルタの出力信号を前記電圧制御発振器への入力信号に加算すると共に、前記電圧制御発振器の出力信号を前記プログラマブル分周器に入力させるようにした第２のＰＬＬ回路とからなり、前記周波数設定信号の切り替え時に、該切り替えにより生じたアンロックの状態から前記第２のＰＬＬ回路をロックさせることによって前記第１のＰＬＬ回路を前記第２のＰＬＬ回路と同一の新たな周波数にロックさせ、且つ少なくとも前記アンロックの状態から前記ロックするまでの間だけ前記第２のＰＬＬ回路のループに前記電圧制御発振器を含ませ、それ以外では含ませないように構成した。
【００１１】
第２の発明は、第１の発明において、少なくとも前記アンロックの状態から前記ロックするまでの間だけ、前記第２のループフィルタの利得を高く設定し、それ以外では低く設定するよう構成した。
【００１２】
第３の発明は、第２の発明において、少なくとも前記アンロックの状態から前記ロックするまでの間だけ、前記第２のループフィルタのカットオフ周波数を高く設定し、それ以外では低く設定するよう構成した。
【００１３】
【発明の実施の形態】
図１は本発明のひとつの実施の形態を示す図である。１はＶＣＯであり、バッファ増幅器２、ループフィルタ３、前置増幅器４、ＳＰＤ５、バッファ増幅器６、および信号分離回路７より第１のＰＬＬ回路８が形成されている。９は基準周波数信号Ｆｒの入力端子、１０はドライババッファ、１１は出力バッファ、１２は出力端子である。
【００１４】
また、１３は前置可変分周器、１４はシンセサイザＩＣ（集積回路）、１５は周波数設定端子１６に印加された周波数設定信号に基づき予め設定したテーブルからデータを取り出してシンセサイザＩＣ１４に供給するＲＯＭ（リード・オンリ・メモリ）である。１７はこのシンセサイザＩＣ１４から出力するアンロック信号を入力してから所定時間が経過するまでの間だけ出力信号を出すタイマ回路である。１８はループフィルタである。以上のＶＣＯ１、バッファ増幅器２、ループフィルタ３、１８、シンセサイザＩＣ１４、タイマ回路１７、前置可変分周器１３、ＲＯＭ１５により第２のＰＬＬ回路１９が形成されている。
【００１５】
前記した前置増幅器４は、増幅器４１と抵抗Ｒ１から構成され、ループフィルタ３は演算増幅器３１、抵抗Ｒ２、容量Ｃ１から構成され、信号分離回路７は抵抗Ｒ３〜Ｒ５から構成されている。ループフィルタ３の演算増幅器３１には、ループフィルタ１８の出力信号が印加している。
【００１６】
また、前記したシンセサイザＩＣ１４は、ＲＯＭ１５のデータを入力して自身の分周比を設定すると共に前置可変分周器１３の分周比も設定する分周器１４１、１４２、入力端子９に入力する基準周波数信号Ｆｒを固定分周する分周器１４３、および分周器１４２、１４３の出力周波数信号を位相比較する位相検波器１４４から構成されている。分周器１３、１４１、１４２はプログラム分周器を構成している。
【００１７】
また、ループフィルタ１８は、増幅器１８１、アナログスイッチ１８２、１８３、抵抗Ｒ６〜Ｒ１０、容量Ｃ２、Ｃ３、およびトランジスタＱ１から構成され、タイマ回路１７の出力が出ているとき、トランジスタＱ１がオンし、アナログスイッチ１８２、１８３が図示の接点に切り替って、そこで大きな利得が設定されると共にカットオフ周波数が高く設定され、一方、タイマ回路１７の出力が出ていないときは、上記の状態と逆になり、小さな利得に設定されると共にカットオフ周波数が低い周波数に設定される。
【００１８】
次に、動作を説明する。端子１６に入力する周波数設定信号を切り替えると、切り替わった後の信号に対応した分周比に分周器１３、１４１、１４２が設定されると共に、図２に示すように、位相検波器１４４から一瞬アンロック信号が出力してタイマ回路１７から所定の時間幅の信号が出力する。この結果、フィルタ１８が前記したように高い利得に設定されると共にカットオフ周波数が高く設定され、第２のＰＬＬ回路１９が端子１６に入力した周波数設定信号に対応した周波数に強力に引き込まれ、そのＰＬＬ回路１９がその周波数にロックする。
【００１９】
このとき、予めそのロック周波数が第１のＰＬＬ回路８の基準周波数ＦｒのＮ倍の周波数のいずれかであるように決めておけば、つまり周波数設定信号をそのように予め決めておけば、その第１のＰＬＬ回路８もその周波数にロックされる。したがって、その基準周波数Ｆｒを低い周波数に設定しておけば（例えば１０ＭＨｚ）、その周波数のステップサイズで区切られた周波数に両ＰＬＬ回路８、１９をロックさせることができる。
【００２０】
この後に、タイマ回路１７から出力していた信号が停止すると、ループフィルタ１８の利得が低下して、第２のＰＬＬ回路１９がＶＣＯ１に対して実質的に切り離された状態となると共に、そのカットオフ周波数が低い周波数に切り替えられノイズの影響が低減される。
【００２１】
このように、本例では、第２のＰＬＬ回路１９によって目的の周波数に引き込んでロックさせ、この周波数ロック状態を第１のＰＬＬ回路８に反映させて、その第１のＰＬＬ回路８も同じ周波数にロックさせ、この後に第２のＰＬＬ回路１９を実質的に切り離すものである。
【００２２】
一般に、デジタルＰＬＬ回路のシンセサイザは、分周比を大きくし、つまりステップサイズを小さくして使用することが基本とされ、その場合のノイズ特性は分周比を大きくするほど悪化する。分周比をＳとすると、ノイズ量は２０logＳで決まる。一方、アナログＰＬＬ回路のシンセサイザは、逓倍数Ｎを小さくすることができる代わりに、ステップサイズが大きくなる。
【００２３】
本例は、これらの両特性の利点を取り出したもので、周波数設定時のみ第２のＰＬＬ回路を使用して第１のＰＬＬ回路でロック可能な周波数（Ｆｒ・Ｎで決まるいずれかの周波数）にロックさせ、その後は第２のＰＬＬ回路を実質的に電圧制御発振器１から切り離して低雑音化を図るものである。このようにすれば、第１のＰＬＬ回路でのステップサイズを小さくしても、電圧制御発振器１の温度特性の影響を受けることはない。
【００２４】
【発明の効果】
以上から、本発明の周波数シンセサイザによれば、ステップサイズを発振周波数変動値よりも小さくでき、さらにノイズ特性も良好となる。
【図面の簡単な説明】
【図１】  本発明の周波数シンセサイザの実施の形態を示す機能ブロック図である。
【図２】  図１の周波数シンセサイザの説明のためのタイムチャートである。
【図３】  従来の周波数シンセサイザの機能ブロック図である。
【図４】  電圧制御発振器の特性図である。
【符号の説明】
１：ＶＣＯ（電圧制御発振器）、２：バッファ、３：ループフィルタ、４：前置増幅器、５：ＳＰＤ（サンプリング・フェーズ・デテクタ）、６：バッファ、７：信号分離回路、８：第１のＰＬＬ回路、９：基準周波数信号入力端子、１０：ドライババッファ、１１：出力バッファ、１２：出力端子、１３：前置可変分周器、１４：シンセサイザＩＣ、１５：ＲＯＭ（リード・オンリ・メモリ）、１６：周波数設定端子、１７：タイマ回路、１８：ループフィルタ、１９：第２のＰＬＬ回路。
【図１】
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【図２】
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【図３】
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【図４】
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