(57)【特許請求の範囲】
【請求項１】
送信機とアンテナとの間に接続され、送信時にオンとなりかつ受信時にオフとなる第１のスイッチング回路を備えた送信アーム回路と、
受信機と上記アンテナとの間に接続され、送信時にオフとなりかつ受信時にオンとなるＦＥＴを有する第２のスイッチング回路を備えた受信アーム回路とを備え、
上記アンテナに上記送信機又は上記受信機を選択的に切り換えて接続するための送受信切り換え回路において、
上記送信アーム回路は、
カスコード型増幅器と、
上記カスコード型増幅器と上記アンテナとの間に接続されたインダクタのみからなるインピーダンス整合回路とを備え、
上記カスコード型増幅器と上記アンテナとの間のインピーダンス整合が、上記インダクタと、上記ＦＥＴのオフ容量とにより達成されるように、上記ＦＥＴのインダクタンス及びゲート幅とが設定されたことを特徴とする送受信切り換え回路。
【請求項２】
送信機とアンテナとの間に接続され、送信時にオンとなりかつ受信時にオフとなる第１のスイッチング回路を備えた送信アーム回路と、
受信機と上記アンテナとの間に接続され、送信時にオフとなりかつ受信時にオンとなるＦＥＴを有する第２のスイッチング回路を備えた受信アーム回路とを備え、
上記アンテナに上記送信機又は上記受信機を選択的に切り換えて接続するための送受信切り換え回路において、
上記送信アーム回路は、
ソース接地型増幅器と、
上記ソース接地型増幅器と上記アンテナとの間に接続されたインダクタのみからなるインピーダンス整合回路とを備え、
上記ソース接地型増幅器と上記アンテナとの間のインピーダンス整合が、上記インダクタと、上記ＦＥＴのオフ容量とにより達成されるように、上記ＦＥＴのインダクタンス及びゲート幅とが設定されたことを特徴とする送受信切り換え回路。
【請求項３】
上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに並列に接続された複数個のＦＥＴを備えたことを特徴とする請求項１記載の送受信切り換え回路。
【請求項４】
上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに縦続に接続された複数個のＦＥＴを備えたことを特徴とする請求項１記載の送受信切り換え回路。
【請求項５】
上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに並列に接続された複数個のＦＥＴを備えたことを特徴とする請求項２記載の送受信切り換え回路。
【請求項６】
上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに縦続に接続された複数個のＦＥＴを備えたことを特徴とする請求項２記載の送受信切り換え回路。
【請求項７】
上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに並列にかつ互いに縦続に接続された複数個のＦＥＴを備えたことを特徴とする請求項１記載の送受信切り換え回路。
【請求項８】
アンテナに第１と第２の送信機又は受信機を選択的に切り換えて接続するための送受信切り換え回路であって、
上記第１の送信機と上記アンテナとの間に接続され、送信時にオンとなりかつ受信時にオフとなる第１のスイッチング回路を備えた第１の送信アーム回路と、
上記第２の送信機と上記アンテナとの間に接続され、送信時にオンとなりかつ受信時にオフとなる第２のスイッチング回路を備えた第２の送信アーム回路と、
上記受信機と上記アンテナとの間に接続され、送信時にオフとなりかつ受信時にオンとなるＦＥＴを有する第３のスイッチング回路を備えた受信アーム回路とを備え、
上記第１と第２の送信アーム回路はそれぞれ、
カスコード型増幅器と、
上記カスコード型増幅器と上記アンテナとの間に接続されたインダクタのみからなるインピーダンス整合回路とを備え、
上記カスコード型増幅器と上記アンテナとの間のインピーダンス整合が、上記インダクタと、上記ＦＥＴのオフ容量とにより達成されるように、上記ＦＥＴのインダクタンス及びゲート幅とが設定されたことを特徴とする送受信切り換え回路。
【請求項９】
上記第３のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに並列に接続された複数個のＦＥＴを備えたことを特徴とする請求項８記載の送受信切り換え回路。
【請求項１０】
上記第３のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに縦続に接続された複数個のＦＥＴを備えたことを特徴とする請求項８記載の送受信切り換え回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、１つのアンテナに送信機又は受信機を選択的に切り換えて接続するための送受信切り換え回路に関し、特に、カスコード型増幅器の出力段を集積化して構成された送受信切り換え回路に関する。
【０００２】
【従来の技術】
従来、ＧａＡｓ送受信切り換え回路は携帯電話用など幅広く用いられている。図１１に、従来例１の直並列型送受信切り換え回路の構成を示す。図１１において、Ｆ1乃至Ｆ4は送受信切り換え用デプレッションモード電界効果トランジスタ（以下、電界効果トランジスタをＦＥＴという。）であり、Ｒd1乃至Ｒd4は各ＦＥＴのドレインとソースを同電位にするための数ｋΩオーダーの抵抗であり、Ｒg1乃至Ｒg4は各ＦＥＴの数ｋΩオーダーのゲート抵抗であり、Ｃ1及びＣ4はＦＥＴＦ1及びＦＥＴＦ4のソースを直流的に接地から切り放すためのキャパシタであり、高周波的には接地される。また、１は送信機接続用端子であり、２は受信機接続用端子であり、３はアンテナ接続用端子である。４及び５はそれぞれ、送受信を切り換えるための制御電圧ＶTX及びＶRXを印加するための端子である。さらに、送信機接続用端子１は、数ｋΩオーダーのプルアップ抵抗Ｒupを介してプルアップ電圧ＶUPに接続され、端子１及び３間の送信アーム回路の電位、並びに端子２及び３間の受信アーム回路の電位をプルアップして、正又は０Ｖの制御電圧で当該切り換え回路を制御できるように構成している。当該切り換え回路の動作を表１に示す。
【０００３】
【表１】
0003711193.tif 000002
【０００４】
表１から明らかなように、送信時は、プルアップ電圧ＶＵＰ及び制御電圧ＶＴＸをＦＥＴＦ１，Ｆ４の電源電圧Ｖｄｄに設定する一方、制御電圧ＶＲＸを０Ｖに設定することにより、ＦＥＴＦ１及びＦ３をオフにし、ＦＥＴＦ２及びＦ４をオンにし、これによって、送信機から端子１を介して入力された高周波信号をＦＥＴＦ２及び端子３を介してアンテナ１０３に伝送する。このとき、送信機１０１から受信機１０２には、ＦＥＴＦ３がオフで、ＦＥＴＦ４がオンなので、送信高周波信号は伝送されない。一方、受信時は、プルアップ電圧ＶＵＰ及び制御電圧ＶＲＸをＦＥＴＦ１及びＦ４の電源電圧Ｖｄｄに設定する一方、制御電圧ＶＴＸを０Ｖに設定することにより、ＦＥＴＦ２及びＦ４をオフにし、ＦＥＴＦ１及びＦ３をオンにし、これによって、アンテナ１０３によって受信されて端子３を介して入力された高周波信号をＦＥＴＦ３及び端子２を介して受信機１０２によって伝送する。このとき、アンテナ１０３から送信機１０１には、ＦＥＴＦ２がオフで、ＦＥＴＦ１がオンなので、当該受信高周波信号は伝送されない。ここで、ＦＥＴＦ１乃至Ｆ４の各ピンチオフ電圧Ｖｐは電源電圧Ｖｄｄよりも低いように設定される。
【０００５】
図１２は、従来例２のカスコード型電力増幅器の構成を示す回路図である。図１２において、Ｆ1及びＦ2は、電力増幅用デプレッションモードＦＥＴであり、Ｒg1及びＲg2はＦＥＴＦ1，Ｆ2に対してゲート電圧を印加するためのゲート抵抗であり、Ｃg1及びＣg2は高周波バイパス用キャパシタであり、Ｌd及びＣdは当該カスコード電力増幅器の出力インピーダンス整合回路を構成するインダクタンスとキャパシタであり、Ｃt及びＣaは高周波結合用キャパシタであり、Ｌd2は電源供給用の高周波阻止インダクタである。また、８１は増幅すべき高周波信号を入力するための入力端子であり、８２は増幅後の高周波信号を出力するための出力端子である。さらに、Ｖd2は電源電圧であり、Ｖg1及びＶg2はそれぞれ、ＦＥＴＦ1及びＦ2に対して印加するゲート電圧である。
【０００６】
なお、一般的には、ＧａＡｓカスコード型電力増幅器の構成は複雑であって、必要な電力を出力するために、より高い電源電圧を必要とするので、あまり電力増幅器の最終段には用いられず、図１２の回路でＦＥＴＦ2を取り除いたＦＥＴＦ1のみのソース接地型ＦＥＴ増幅回路が頻繁に用いられている。
【０００７】
【発明が解決しようとする課題】
しかしながら、図１２の電力増幅器と図１１の送受信切り換え回路を、同一のチップ上に集積化する場合を考えると、従来例の送受信切り換え回路では、図１１の端子１と、図１２の端子８２を接続して構成するために、回路寸法が比較的大きくなるという問題点があった。言い換えれば、従来例の図１２の電力増幅器と図１１の送受信切り換え回路を、そのままの形式で集積化すると回路寸法が大きくなり、小型化を図ることができない。
【０００８】
本発明の目的は以上の問題点を解決し、従来例に比較して小型化することができる送受信切り換え回路を提供することにある。
【０００９】
【課題を解決するための手段】
第１の発明に係る送受信切り換え回路は、送信機とアンテナとの間に接続され、送信時にオンとなりかつ受信時にオフとなる第１のスイッチング回路を備えた送信アーム回路と、
受信機と上記アンテナとの間に接続され、送信時にオフとなりかつ受信時にオンとなるＦＥＴを有する第２のスイッチング回路を備えた受信アーム回路とを備え、
上記アンテナに上記送信機又は上記受信機を選択的に切り換えて接続するための送受信切り換え回路において、
上記送信アーム回路は、
カスコード型増幅器と、
上記カスコード型増幅器と上記アンテナとの間に接続されたインダクタのみからなるインピーダンス整合回路とを備え、
上記カスコード型増幅器と上記アンテナとの間のインピーダンス整合が、上記インダクタと、上記ＦＥＴのオフ容量とにより達成されるように、上記ＦＥＴのインダクタンス及びゲート幅とが設定されたことを特徴とする。
【００１０】
また、第２の発明に係る送受信切り換え回路は、送信機とアンテナとの間に接続され、送信時にオンとなりかつ受信時にオフとなる第１のスイッチング回路を備えた送信アーム回路と、
受信機と上記アンテナとの間に接続され、送信時にオフとなりかつ受信時にオンとなるＦＥＴを有する第２のスイッチング回路を備えた受信アーム回路とを備え、
上記アンテナに上記送信機又は上記受信機を選択的に切り換えて接続するための送受信切り換え回路において、
上記送信アーム回路は、
ソース接地型増幅器と、
上記ソース接地型増幅器と上記アンテナとの間に接続されたインダクタのみからなるインピーダンス整合回路とを備え、
上記ソース接地型増幅器と上記アンテナとの間のインピーダンス整合が、上記インダクタと、上記ＦＥＴのオフ容量とにより達成されるように、上記ＦＥＴのインダクタンス及びゲート幅とが設定されたことを特徴とする。
【００１１】
また、上記第１の発明に係る送受信切り換え回路において、好ましくは、上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに並列に接続された複数個のＦＥＴを備える。
【００１２】
さらに、上記第１の発明に係る送受信切り換え回路において、好ましくは、上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに縦続に接続された複数個のＦＥＴを備える。
【００１３】
また、上記第２の発明に係る送受信切り換え回路において、好ましくは、上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに並列に接続された複数個のＦＥＴを備える。
【００１４】
さらに、上記第２の発明に係る送受信切り換え回路において、好ましくは、上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに縦続に接続された複数個のＦＥＴを備える。
【００１５】
またさらに、上記第１の発明に係る送受信切り換え回路において、好ましくは、上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに並列にかつ互いに縦続に接続された複数個のＦＥＴを備える。
【００１６】
さらに、第３の発明に係る送受信切り換え回路は、アンテナに第１と第２の送信機又は受信機を選択的に切り換えて接続するための送受信切り換え回路であって、
上記第１の送信機と上記アンテナとの間に接続され、送信時にオンとなりかつ受信時にオフとなる第１のスイッチング回路を備えた第１の送信アーム回路と、
上記第２の送信機と上記アンテナとの間に接続され、送信時にオンとなりかつ受信時にオフとなる第２のスイッチング回路を備えた第２の送信アーム回路と、
上記受信機と上記アンテナとの間に接続され、送信時にオフとなりかつ受信時にオンとなるＦＥＴを有する第３のスイッチング回路を備えた受信アーム回路とを備え、
上記第１と第２の送信アーム回路はそれぞれ、
カスコード型増幅器と、
上記カスコード型増幅器と上記アンテナとの間に接続されたインダクタのみからなるインピーダンス整合回路とを備え、
上記カスコード型増幅器と上記アンテナとの間のインピーダンス整合が、上記インダクタと、上記ＦＥＴのオフ容量とにより達成されるように、上記ＦＥＴのインダクタンス及びゲート幅とが設定されたことを特徴とする。
【００１７】
また、上記第３の発明に係る送受信切り換え回路において、好ましくは、上記第３のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに並列に接続された複数個のＦＥＴを備える。
【００１８】
さらに、上記第３の発明に係る送受信切り換え回路において、好ましくは、上記第３のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに縦続に接続された複数個のＦＥＴを備える。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明に係る実施の形態について説明する。
【００２０】
実施の形態１．
図１は、本発明に係る実施の形態１である送受信切り換え回路の構成を示す回路図であり、図１において、図１１及び図１２と同様のものについては同一の符号を付している。この実施の形態の送受信切り換え回路は、送信機接続用端子１と、アンテナ接続用端子３との間の送信アーム回路に、図１２のカスコード型電力増幅器と、インピーダンス整合用インダクタＬdを挿入したことを特徴としている。
【００２１】
図１において、端子１と端子３との間の送信アーム回路は、送信時にオンとなる一方、受信時にオフとなる第１のスイッチング回路からなり、端子２と端子３との間の受信アーム回路は、送信時にオフとなる一方、受信時にオンとなる第１のスイッチング回路からなる。ここで、第１のスイッチング回路を、カスコード電力増幅器を用いて構成する一方、第２のスイッチング回路を、従来例１の受信アーム回路を用いて構成する。
【００２２】
ＦＥＴＦ１乃至Ｆ４はそれぞれデプレッション型ＦＥＴであり、Ｒｄ２，Ｒｄ３及びＲｄ４はそれぞれＦＥＴＦ２，Ｆ３，Ｆ４のドレインとソースとを同電位にするために各ＦＥＴのドレインとソース間に接続された数ｋΩオーダーの抵抗であり、Ｒｇ１，Ｒｇ２，Ｒｇ３及びＲｇ４はそれぞれ各ＦＥＴＦ１乃至Ｆ４のゲートに対してゲート電圧を印加するための数ｋΩオーダーのゲート電圧印加用抵抗であり、Ｃ１及びＣ２は高周波バイパス用キャパシタであり、Ｃ４はＦＥＴＦ４のソースを高周波的に接地するためのキャパシタである。また、Ｌｄはカスコード型電力増幅器の出力段とアンテナ１０３とをインピーダンス整合するためのインピーダンス整合用インダクタであり、Ｃｔ、Ｃａ及びＣｒは高周波結合用キャパシタであり、Ｌｄ２は電源供給用の高周波阻止インダクタである。さらに、Ｖｄ２は電源電圧であり、Ｖｇ１乃至Ｖｇ４はそれぞれＦＥＴＦ１乃至Ｆ４のゲート電圧である。さらに、キャパシタＣｒの一端は受信機接続用端子２に接続され、その他端は数ｋΩオーダーのプルアップ抵抗Ｒｕｐを介してプルアップ電圧ＶＵＰに接続され、送信機接続用端子１及びアンテナ接続用端子３間の送信アーム回路の電位、並びに端子２及び端子３間の受信アーム回路の電位をプルアップして、正又は０Ｖの制御電圧で当該切り換え回路を制御できるように構成している。
【００２３】
図１の送信アーム回路において、送信機１０１が接続された送信機接続用端子１は、結合用キャパシタＣtを介して、ソース接地のＦＥＴＦ1のゲートに接続され、当該ゲートはゲート電圧印加用抵抗Ｒg1を介してゲート電圧印加用端子１１に接続される。当該端子１１は高周波バイパス用キャパシタＣ1を介して接地される。ＦＥＴＦ1のドレインはＦＥＴＦ2のソース及びドレイン、接続点５及びインピーダンス整合用インダクタンスＬdを介して接続点４に接続され、当該接続点４は結合用キャパシタＣaを介して、アンテナ１０３が接続されたアンテナ接続用端子３に接続される。ＦＥＴＦ2のゲートはゲート電圧印加用抵抗Ｒg2を介してゲート電圧印加用端子１２に接続されるとともに、当該ゲートは高周波バイパス用キャパシタＣ2を介して高周波的に接地される。ここで、ＦＥＴＦ2のドレインとインダクタＬdとの間の接続点５は、高周波阻止用インダクタＬd2を介して電源電圧印加用端子２２に接続される。
【００２４】
一方、図１の受信アーム回路において、接続点４は、ＦＥＴＦ3のドレイン及びソース、接続点６、結合用キャパシタＣrを介して、受信機１０２が接続された受信機接続用端子２に接続される。ここで、ＦＥＴＦ3のゲートは、ゲート電圧印加用抵抗Ｒg3を介してゲート電圧印加用端子１３に接続され、ＦＥＴＦ4のゲートは、ゲート電圧印加用抵抗Ｒg4を介してゲート電圧印加用端子１４に接続される。接続点６は、ＦＥＴＦ4のドレイン及びソース、並びに結合用キャパシタＣ4を介して接地される。接続点６は、プルアップ抵抗Ｒupを介してプルアップ電圧ＶUPを供給する電源に接続される。
【００２５】
表２に、当該送受信切り換え回路の送信モード及び受信モードにおいて、プルアップ電圧ＶUP及び各ゲート電圧印加用端子１１乃至１４に印加すべき電圧を示す。Ｖddは電源電圧であり、Ｖga及びＶgbはそれぞれＦＥＴＦ1及びＦＥＴＦ2が電圧増幅器として動作するのに必要なゲート電圧であり、ここで、Ｖp＜Ｖga＜０Ｖ及びＶp＜Ｖgb＜０Ｖである。なお、各ＦＥＴＦ1及びＦ2のピンチオフ電圧Ｖpは電源電圧Ｖddより小さいものとする。これらの条件は後述の実施の形態においても同様に設定される。
【００２６】
【表２】
0003711193.tif 000003
【００２７】
図１において、ＦＥＴＦ1及びＦＥＴＦ2はカスコード型電圧増幅器を構成し、送信時には、電力増幅器の出力段として働く。その結果、図１１の従来例１の送信アーム回路における電力損失はなくなるので、切り換え回路における挿入損失は低減される。このとき、当該電力増幅器とアンテナ１０３との間の出力インピーダンス整合は、数ｎＨオーダーのインダクタＬdと、数ｐＦオーダーのＦＥＴＦ3のオフ容量Ｃ3とによって達成できるように、ＦＥＴＦ3のソース・ドレイン間のインダクタンスＬd3とＦＥＴＦ3のゲート幅とを決定して設定する。オフ容量Ｃ3の一端は、ＦＥＴＦ4のオンにより、高周波的に接地されるので、ちょうど、図１２のキャパシタＣdと同じ働きをする。
【００２８】
また、受信時には、ゲート電圧Ｖg2を０ＶとすることによりＦＥＴＦ2をオフし、さらに、ＦＥＴＦ3をオンし、ＦＥＴＦ4をオフとすることにより、アンテナ１０３で受信された高周波信号は、ＦＥＴＦ3及びＦ4を介して受信機１０２に伝送され、端子１にはほとんど現れない。
【００２９】
以上説明したように、実施の形態１によれば、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。
【００３０】
実施の形態２．
図２は、本発明に係る実施の形態２である送受信切り換え回路の構成を示す回路図である。実施の形態２は、図１の実施の形態１において、ゲート接地のＦＥＴＦ2及びその周辺回路（抵抗Ｒd2、抵抗Ｒg2及びキャパシタＣ2）を取り除いて、ＦＥＴＦ1で構成されたソース接地型増幅器を送信アーム回路に備えたことを特徴としている。
【００３１】
以上のように構成された実施の形態２の送受信切り換え回路においては、図１の実施の形態１の構成に比較して、受信時のアンテナ１０３と送信機１０１との間のアイソレーションが低下するが、図１の実施の形態１の構成よりも小さく構成できる利点がある。
【００３２】
表３に、当該送受信切り換え回路の送信モード及び受信モードにおいて、プルアップ電圧ＶUP及び各ゲート電圧印加用端子１１、１３及び１４に印加すべき電圧を示す。表３に示すように、受信時にゲート電圧Ｖg1を、ＦＥＴＦ1のピンチオフ電圧Ｖpよりも低い所定のゲート電圧Ｖgpに設定して、ＦＥＴＦ1を完全にピンチオフ状態にする必要がある。
【００３３】
【表３】
0003711193.tif 000004
【００３４】
以上説明したように、実施の形態２によれば、送受信機切り換え回路の送信アーム回路に、ゲート接地のＦＥＴＦ2及びその周辺回路を取り除いたカスコード型電力増幅器、すなわちＦＥＴＦ1のソース接地型増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。
【００３５】
実施の形態３．
図３は、本発明に係る実施の形態３である送受信切り換え回路の構成を示す回路図である。この実施の形態３は、図１の実施の形態１において、さらに、ＦＥＴＦ3のソース及びドレインと並列に、ＦＥＴＦ5のソース及びドレインを接続し、ＦＥＴＦ5のゲートをゲート電圧印加用抵抗Ｒg5を介してゲート電圧印加用端子１５に接続したことを特徴としている。
【００３６】
図３の送受信切り換え回路において、ゲート電圧Ｖg5を変化させることによりＦＥＴＦ5のオフ容量Ｃ5を制御することができる。一般に、ＦＥＴのオフ容量は電力増幅器の整合に必要な容量に比較して小さい場合が多く、インピーダンス整合用オフ容量Ｃ3の静電容量を増加することができ、大出力用の大きなゲート幅のＦＥＴＦ1及びＦＥＴＦ2に対してインピーダンス整合を容易にできるとともに、インピーダンス整合状態に設定することにより、より大きな電力を得るようにインピーダンス整合を行うパワー整合状態や、より大きな効率を得るようにインピーダンス整合を行う効率整合状態などに設定することができる。
【００３７】
表４に、当該送受信切り換え回路の送信モード及び受信モードにおいて、プルアップ電圧ＶUP及び各ゲート電圧印加用端子１１乃至１５に印加すべき電圧を示す。
【００３８】
【表４】
0003711193.tif 000005
【００３９】
以上説明したように、実施の形態３によれば、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、アンテナ１０３と受信機１０２との間のインピーダンス整合をより容易に行うことができる。
【００４０】
以上の実施の形態３においては、２つのＦＥＴＦ3及びＦ5を互いに並列に接続しているが、本発明はこれに限らず、ＦＥＴＦ3に対して複数のＦＥＴを互いに並列に接続してもよい。
【００４１】
実施の形態４．
図４は、本発明に係る実施の形態４である送受信切り換え回路の構成を示す回路図である。この実施の形態４は、図１の実施の形態１において、ＦＥＴＦ3に代えて、ＦＥＴＦ3、ＦＥＴＦ3’及びＦＥＴＦ3”の３つのＦＥＴの縦続接続回路を挿入したことを特徴としている。ここで、接続点４は、ＦＥＴＦ3のドレイン及びソース、ＦＥＴＦ3’のドレイン及びソース、並びに、ＦＥＴＦ3”のドレイン及びソースを介して接続点６に接続され、各ＦＥＴＦ3，Ｆ3’，Ｆ3”のゲートはそれぞれ、抵抗Ｒg3，Ｒg3’，Ｒg3”を介してゲート電圧印加用端子１３に接続される。なお、抵抗Ｒd3，Ｒd3’，Ｒd3”はそれぞれ、各ＦＥＴＦ3，Ｆ3’，Ｆ3”のソースとドレインとの間を同電位にするために、ソースとドレインに接続される抵抗である。
【００４２】
表５に、当該送受信切り換え回路の送信モード及び受信モードにおいて、プルアップ電圧ＶUP及び各ゲート電圧印加用端子１１乃至１４に印加すべき電圧を示す。
【００４３】
【表５】
0003711193.tif 000006
【００４４】
一般に、送受信切り換え回路の送信信号の伝送電力能力（Ｐｏｗｅｒ  Ｈａｎｄｌｉｎｇ  Ｃａｐａｂｉｌｉｔｙ：どれくらいの大きな送信信号の電力を、切り換え回路が伝送できるかを示す能力をいう。）Ｐは次式で表される。
【００４５】
【数１】
Ｐ＝２Ｎ2（Ｖc＋Ｖp）2／Ｚ0
【００４６】
ここで、ＶpはＦＥＴ（本実施の形態においてＦ3，Ｆ3’，Ｆ3”）のピンチオフ電圧（＜０Ｖ）であり、Ｖcはオフ状態のＦＥＴ（本実施の形態においてＦ3，Ｆ3’，Ｆ3”）のゲートを制御する制御電圧であり、Ｎはオフ状態のＦＥＴ（本実施の形態においてＦ3，Ｆ3’，Ｆ3”）の縦続接続の段数であり、本実施の形態においてＮ＝３”である。また、Ｚ0は系の特性インピーダンスである。
【００４７】
数１から明らかなように、オフ状態のＦＥＴの縦続接続の段数Ｎを大きくすることにより、送信信号を伝送可能な電力Ｐが増大する。ただし、Ｎの増加は受信時のＦＥＴＦ3，Ｆ3’，Ｆ3”での挿入損失の増大を招くので、Ｎの値はこのトレードオフで決定される。
【００４８】
以上説明したように、実施の形態４によれば、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、オフ状態のＦＥＴの縦続接続の段数Ｎを実施の形態１に比較して大きくしたので、送信信号の伝送可能な電力Ｐを増大させることができる。
【００４９】
以上の実施の形態４においては、オフ状態のＦＥＴの縦続接続の段数Ｎ＝３としているが、本発明はこれに限らず、Ｎ＝２又は４以上の整数としてもよい。
【００５０】
実施の形態５．
図５は、本発明に係る実施の形態５である送受信切り換え回路の構成を示す回路図である。この実施の形態５は、図２の実施の形態２の特徴の構成と、図３の実施の形態３の特徴の構成とを組み合わせた場合であって、図２の実施の形態２において、さらに、ＦＥＴＦ3のソース及びドレインと並列に、ＦＥＴＦ5のソース及びドレインを接続し、ＦＥＴＦ5のゲートをゲート電圧印加用抵抗Ｒg5を介してゲート電圧印加用端子１５に接続したことを特徴としている。
【００５１】
以上のように構成することにより、実施の形態５によれば、送受信機切り換え回路の送信アーム回路に、ゲート接地のＦＥＴＦ2及びその周辺回路を取り除いたカスコード型電力増幅器であるソース接地型増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、アンテナ１０３と受信機１０２との間のインピーダンス整合をより容易に行うことができる。
【００５２】
以上の実施の形態５においては、２つのＦＥＴＦ3及びＦ5を互いに並列に接続しているが、本発明はこれに限らず、ＦＥＴＦ3に対して複数のＦＥＴを互いに並列に接続してもよい。
【００５３】
実施の形態６．
図６は、本発明に係る実施の形態６である送受信切り換え回路の構成を示す回路図である。この実施の形態６は、図２の実施の形態２の特徴の構成と、図４の実施の形態４の特徴の構成とを組み合わせた場合であって、図２の実施の形態２において、ＦＥＴＦ3に代えて、ＦＥＴＦ3、ＦＥＴＦ3’及びＦＥＴＦ3”の３つのＦＥＴの縦続接続回路を挿入したことを特徴としている。
【００５４】
以上説明したように、実施の形態６によれば、送受信機切り換え回路の送信アーム回路に、ゲート接地のＦＥＴＦ2及びその周辺回路を取り除いたカスコード型電力増幅器であるソース接地型増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、オフ状態のＦＥＴの縦続接続の段数Ｎを実施の形態１及び２に比較して大きくしたので、送信信号の伝送可能な電力Ｐを増大させることができる。
【００５５】
実施の形態７
図７は、本発明に係る実施の形態７である送受信切り換え回路の構成を示す回路図である。この実施の形態７は、図３の実施の形態３の特徴の構成と、図４の実施の形態４の特徴の構成とを組み合わせた場合であって、図３の実施の形態３において、ＦＥＴＦ3に代えて、ＦＥＴＦ3、ＦＥＴＦ3’及びＦＥＴＦ3”の３つのＦＥＴの縦続接続回路を挿入し、かつ、ＦＥＴＦ5に代えて、ＦＥＴＦ5、ＦＥＴＦ5’及びＦＥＴＦ5”の３つのＦＥＴの縦続接続回路を挿入したことを特徴としている。
【００５６】
図７において、接続点４は、ＦＥＴＦ5のドレイン及びソース、ＦＥＴＦ5’のドレイン及びソース、並びに、ＦＥＴＦ5”のドレイン及びソースを介して接続点６に接続され、各ＦＥＴＦ5，Ｆ5’，Ｆ5”のゲートはそれぞれ、抵抗Ｒg5，Ｒg5’，Ｒg5”を介してゲート電圧印加用端子１５に接続される。なお、抵抗Ｒd5，Ｒd5’，Ｒd5”はそれぞれ、各ＦＥＴＦ5，Ｆ5’，Ｆ5”のソースとドレインとの間を同電位にするために、ソースとドレインに接続される抵抗である。なお、ＦＥＴＦ3、ＦＥＴＦ3’及びＦＥＴＦ3”の３つのＦＥＴの縦続接続回路は、図３の実施の形態３のそれと同様に構成される。
【００５７】
以上説明したように、実施の形態７によれば、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、アンテナ１０３と受信機１０２との間のインピーダンス整合をより容易に行うことができる。さらに、オフ状態のＦＥＴの縦続接続の段数Ｎを実施の形態１に比較して大きくしたので、送信信号の伝送可能な電力Ｐを増大させることができる。
【００５８】
以上の実施の形態７においては、２つずつのＦＥＴＦ3及びＦ5，Ｆ3’及びＦ5’，Ｆ3”及びＦ5”を互いに並列に接続しているが、本発明はこれに限らず、ＦＥＴＦ3に対して複数個ずつのＦＥＴを互いに並列に接続してもよい。
【００５９】
実施の形態８
図８は、本発明に係る実施の形態８である送受信切り換え回路の構成を示す回路図である。この実施の形態８は、図１の送信アーム回路を２組備え、これら２組の第１と第２の送信アーム回路を接続点４に接続したことを特徴としている。ここで、第１の送信アーム回路における各素子及び各端子の符号には添字ａを付加する一方、第２の送信アーム回路における各素子及び各端子の符号には添字ｂを付加する。ここで、送信機１０１ａは送信機接続用端子１ａに接続され、当該端子１ａは結合用キャパシタＣta、ＦＥＴＦ1a、ＦＥＴＦ2a、接続点５ａ及びインピーダンス整合用インダクタＬdaを介して接続点４に接続される。また、送信機１０１ｂは送信機接続用端子１ｂに接続され、当該端子１ｂは結合用キャパシタＣtb、ＦＥＴＦ1b、ＦＥＴＦ2b、接続点５ｂ及びインピーダンス整合用インダクタＬdbを介して接続点４に接続される。
【００６０】
表６に、当該送受信切り換え回路の送信モード及び受信モードにおいて、プルアップ電圧ＶUP及び各ゲート電圧印加用端子１１ａ，１１ｂ，１２ａ，１２ｂ，１３，１４に印加すべき電圧を示す。
【００６１】
【表６】
0003711193.tif 000007
【００６２】
なお、図８の送受信切り換え回路において、送信機１０１ａのみを送信状態としてアンテナ１０３に接続するためには、端子１２ａのみにゲート電圧Ｖgbを印加する一方、端子１２ｂを接地電位とすればよく、一方、送信機１０１ｂのみを送信状態としてアンテナ１０３に接続するためには、端子１２ｂのみにゲート電圧Ｖgbを印加する一方、端子１２ａを接地電位とすればよい。これにより、送信機１０１ａと送信機１０１ｂとを選択的に切り換えて送信状態とすることができる。
【００６３】
以上説明したように、実施の形態８によれば、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、２つのカスコード型電力増幅器を切り換え回路に組み込むことにより、例えば、いわゆるデュアルバンド機のような２つの異なる周波数のシステムに対応できる小型の送受信切り換え回路を提供することができる。
【００６４】
以上の実施の形態８においては、２つの送信機１０１ａ，１０１ｂとを接続するように構成しているが、本発明はこれに限らず、図１の送信アーム回路を３組以上の複数組備え、これら複数組の送信アーム回路を接続点４に接続してもよい。
【００６５】
実施の形態９
図９は、本発明に係る実施の形態９である送受信切り換え回路の構成を示す回路図である。この実施の形態９は、図８の実施の形態８の特徴の構成と、図３の実施の形態３の特徴の構成とを組み合わせた場合であって、図８の実施の形態８において、さらに、ＦＥＴＦ3のソース及びドレインと並列に、ＦＥＴＦ5のソース及びドレインを接続し、ＦＥＴＦ5のゲートをゲート電圧印加用抵抗Ｒg5を介してゲート電圧印加用端子１５に接続したことを特徴としている。
【００６６】
以上説明したように、実施の形態９によれば、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、２つのカスコード型電力増幅器を切り換え回路に組み込むことにより、例えば、いわゆるデュアルバンド機のような２つの異なる周波数のシステムに対応できる小型の送受信切り換え回路を提供することができる。さらに、アンテナ１０３と受信機１０２との間のインピーダンス整合をより容易に行うことができる。
【００６７】
以上の実施の形態９においては、２つの送信機１０１ａ，１０１ｂとを接続するように構成しているが、本発明はこれに限らず、図１の送信アーム回路を３組以上の複数組備え、これら複数組の送信アーム回路を接続点４に接続してもよい。
【００６８】
実施の形態１０．
図１０は、本発明に係る実施の形態１０である送受信切り換え回路の構成を示す回路図である。この実施の形態１０は、図８の実施の形態８の特徴の構成と、図４の実施の形態４の特徴の構成とを組み合わせた場合であって、図８の実施の形態８において、ＦＥＴＦ3に代えて、ＦＥＴＦ3、ＦＥＴＦ3’及びＦＥＴＦ3”の３つのＦＥＴの縦続接続回路を挿入したことを特徴としている。ここで、接続点４は、ＦＥＴＦ3のドレイン及びソース、ＦＥＴＦ3’のドレイン及びソース、並びに、ＦＥＴＦ3”のドレイン及びソースを介して接続点６に接続され、各ＦＥＴＦ3，Ｆ3’，Ｆ3”のゲートはそれぞれ、抵抗Ｒg3，Ｒg3’，Ｒg3”を介してゲート電圧印加用端子１３に接続される。なお、抵抗Ｒd3，Ｒd3’，Ｒd3”はそれぞれ、各ＦＥＴＦ3，Ｆ3’，Ｆ3”のソースとドレインとの間を同電位にするために、ソースとドレインに接続される抵抗である。
【００６９】
以上説明したように、実施の形態１０によれば、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、２つのカスコード型電力増幅器を切り換え回路に組み込むことにより、例えば、いわゆるデュアルバンド機のような２つの異なる周波数のシステムに対応できる小型の送受信切り換え回路を提供することができる。さらに、オフ状態のＦＥＴの縦続接続の段数Ｎを実施の形態１に比較して大きくしたので、送信信号の伝送可能な電力Ｐを増大させることができる。
【００７０】
以上の実施の形態１０においては、２つの送信機１０１ａ，１０１ｂとを接続するように構成しているが、本発明はこれに限らず、図１の送信アーム回路を３組以上の複数組備え、これら複数組の送信アーム回路を接続点４に接続してもよい。
【００７１】
【発明の効果】
以上詳述したように、第１の発明に係る送受信切り換え回路によれば、送信機とアンテナとの間に接続され、送信時にオンとなりかつ受信時にオフとなる第１のスイッチング回路を備えた送信アーム回路と、
受信機と上記アンテナとの間に接続され、送信時にオフとなりかつ受信時にオンとなるＦＥＴを有する第２のスイッチング回路を備えた受信アーム回路とを備え、
上記アンテナに上記送信機又は上記受信機を選択的に切り換えて接続するための送受信切り換え回路において、
上記送信アーム回路は、
カスコード型増幅器と、
上記カスコード型増幅器と上記アンテナとの間に接続されたインダクタのみからなるインピーダンス整合回路とを備え、
上記カスコード型増幅器と上記アンテナとの間のインピーダンス整合が、上記インダクタと、上記ＦＥＴのオフ容量とにより達成されるように、上記ＦＥＴのインダクタンス及びゲート幅とが設定される。
従って、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。
【００７２】
また、第２の発明に係る送受信切り換え回路によれば、送信機とアンテナとの間に接続され、送信時にオンとなりかつ受信時にオフとなる第１のスイッチング回路を備えた送信アーム回路と、
受信機と上記アンテナとの間に接続され、送信時にオフとなりかつ受信時にオンとなるＦＥＴを有する第２のスイッチング回路を備えた受信アーム回路とを備え、
上記アンテナに上記送信機又は上記受信機を選択的に切り換えて接続するための送受信切り換え回路において、
上記送信アーム回路は、
ソース接地型増幅器と、
上記ソース接地型増幅器と上記アンテナとの間に接続されたインダクタのみからなるインピーダンス整合回路とを備え、
上記ソース接地型増幅器と上記アンテナとの間のインピーダンス整合が、上記インダクタと、上記ＦＥＴのオフ容量とにより達成されるように、上記ＦＥＴのインダクタンス及びゲート幅とが設定される。
従って、送受信機切り換え回路の送信アーム回路に、ソース接地型増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。
【００７３】
また、上記第１の発明に係る送受信切り換え回路において、好ましくは、上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに並列に接続された複数個のＦＥＴを備える。
従って、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、上記アンテナと上記受信機との間のインピーダンス整合をより容易に行うことができる。
【００７４】
さらに、上記第１の発明に係る送受信切り換え回路において、好ましくは、上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに縦続に接続された複数個のＦＥＴを備える。
従って、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、オフ状態のＦＥＴの縦続接続の段数Ｎを第１の発明に係る送受信切り換え回路に比較して大きくしたので、送信信号の伝送可能な電力Ｐを増大させることができる。
【００７５】
また、上記第２の発明に係る送受信切り換え回路において、好ましくは、上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに並列に接続された複数個のＦＥＴを備える。
従って、送受信機切り換え回路の送信アーム回路に、ソース接地型増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、上記アンテナと上記受信機との間のインピーダンス整合をより容易に行うことができる。
【００７６】
さらに、上記第２の発明に係る送受信切り換え回路において、好ましくは、上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに縦続に接続された複数個のＦＥＴを備える。
従って、送受信機切り換え回路の送信アーム回路に、ソース接地型増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、オフ状態のＦＥＴの縦続接続の段数Ｎを第１の発明及び第２の発明に係る送受信切り換え回路に比較して大きくしたので、送信信号の伝送可能な電力Ｐを増大させることができる。
【００７７】
またさらに、上記第１の発明に係る送受信切り換え回路において、好ましくは、上記第２のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに並列にかつ互いに縦続に接続された複数個のＦＥＴを備える。従って、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、上記アンテナと上記受信機との間のインピーダンス整合をより容易に行うことができる。さらに、オフ状態のＦＥＴの縦続接続の段数Ｎを第１の発明に係る送受信切り換え回路に比較して大きくしたので、送信信号の伝送可能な電力Ｐを増大させることができる。
【００７８】
さらに、第３の発明に係る送受信切り換え回路によれば、アンテナに第１と第２の送信機又は受信機を選択的に切り換えて接続するための送受信切り換え回路であって、
上記第１の送信機と上記アンテナとの間に接続され、送信時にオンとなりかつ受信時にオフとなる第１のスイッチング回路を備えた第１の送信アーム回路と、
上記第２の送信機と上記アンテナとの間に接続され、送信時にオンとなりかつ受信時にオフとなる第２のスイッチング回路を備えた第２の送信アーム回路と、
上記受信機と上記アンテナとの間に接続され、送信時にオフとなりかつ受信時にオンとなるＦＥＴを有する第３のスイッチング回路を備えた受信アーム回路とを備え、
上記第１と第２の送信アーム回路はそれぞれ、
カスコード型増幅器と、
上記カスコード型増幅器と上記アンテナとの間に接続されたインダクタのみからなるインピーダンス整合回路とを備え、
上記カスコード型増幅器と上記アンテナとの間のインピーダンス整合が、上記インダクタと、上記ＦＥＴのオフ容量とにより達成されるように、上記ＦＥＴのインダクタンス及びゲート幅とが設定される。
従って、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、２つのカスコード型電力増幅器を切り換え回路に組み込むことにより、例えば、いわゆるデュアルバンド機のような２つの異なる周波数のシステムに対応できる小型の送受信切り換え回路を提供することができる。
【００７９】
また、上記第３の発明に係る送受信切り換え回路において、好ましくは、上記第３のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに並列に接続された複数個のＦＥＴを備える。
従って、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、２つのカスコード型電力増幅器を切り換え回路に組み込むことにより、例えば、いわゆるデュアルバンド機のような２つの異なる周波数のシステムに対応できる小型の送受信切り換え回路を提供することができる。さらに、上記アンテナと上記受信機との間のインピーダンス整合をより容易に行うことができる。
【００８０】
さらに、上記第３の発明に係る送受信切り換え回路において、好ましくは、上記第３のスイッチング回路は、それぞれ送信時にオフとなりかつ受信時にオンとなり、互いに縦続に接続された複数個のＦＥＴを備える。
従って、送受信機切り換え回路の送信アーム回路に、カスコード型電力増幅器を組み込むことにより、当該電力増幅器と切り換え回路を集積化したチップにおいて、チップサイズを大幅に縮小化することできるとともに、送信時の切り換え回路の挿入損失を低減することができる。また、２つのカスコード型電力増幅器を切り換え回路に組み込むことにより、例えば、いわゆるデュアルバンド機のような２つの異なる周波数のシステムに対応できる小型の送受信切り換え回路を提供することができる。さらに、オフ状態のＦＥＴの縦続接続の段数Ｎを第１の発明に係る送受信切り換え回路に比較して大きくしたので、送信信号の伝送可能な電力Ｐを増大させることができる。
【図面の簡単な説明】
【図１】  本発明に係る実施の形態１である送受信切り換え回路の構成を示す回路図である。
【図２】  本発明に係る実施の形態２である送受信切り換え回路の構成を示す回路図である。
【図３】  本発明に係る実施の形態３である送受信切り換え回路の構成を示す回路図である。
【図４】  本発明に係る実施の形態４である送受信切り換え回路の構成を示す回路図である。
【図５】  本発明に係る実施の形態５である送受信切り換え回路の構成を示す回路図である。
【図６】  本発明に係る実施の形態６である送受信切り換え回路の構成を示す回路図である。
【図７】  本発明に係る実施の形態７である送受信切り換え回路の構成を示す回路図である。
【図８】  本発明に係る実施の形態８である送受信切り換え回路の構成を示す回路図である。
【図９】  本発明に係る実施の形態９である送受信切り換え回路の構成を示す回路図である。
【図１０】  本発明に係る実施の形態１０である送受信切り換え回路の構成を示す回路図である。
【図１１】  従来例１の送受信切り換え回路の構成を示す回路図である。
【図１２】  従来例２のカスコード型電力増幅器の構成を示す回路図である。
【符号の説明】
１，１ａ，１ｂ  送信機接続端子、２  受信機接続端子、３  アンテナ接続端子、４，５，６  接続点，１１，１１ａ，１１ｂ，１２，１２ａ，１２ｂ，１３，１４，１５  ゲート電圧印加用端子、２２，２２ａ，２２ｂ  電源電圧印加用端子、１０１，１０１ａ，１０１ｂ…送信機、１０２…受信機、１０３…アンテナ、Ｆ1，Ｆ1a，Ｆ1b，Ｆ2，Ｆ2a，Ｆ2b，Ｆ3，Ｆ3’，Ｆ3”，Ｆ4，Ｆ5，Ｆ5’，Ｆ5”  ＦＥＴ、ＶUP  プルアップ電圧、Ｖg1，Ｖg1a，Ｖg1b，Ｖg2，Ｖg2a，Ｖg2b，Ｖg3，Ｖg4，Ｖg5  ゲート電圧、Ｖd2，Ｖd2a，Ｖd2b  電源電圧、Ｒg1，Ｒg1a，Ｒg1b，Ｒg2，Ｒg2a，Ｒg2b，Ｒg3，Ｒg3’，Ｒg3”，Ｒg4，Ｒg5，Ｒg5’，Ｒg5”，Ｒd2，Ｒd2a，Ｒd2b，Ｒd3，Ｒd3’，Ｒd3”  抵抗、Ｒup  プルアップ抵抗、Ｃt，Ｃta，Ｃtb，Ｃr，Ｃa  高周波結合用キャパシタ、Ｃ1，Ｃ1a，Ｃ1b，Ｃ2，Ｃ2a，Ｃ2b  高周波バイパス用キャパシタ、Ｃ3，Ｃ5  ＦＥＴのオフ容量、Ｃ4  高周波接地用キャパシタ、Ｌd，Ｌda，Ｌdｂ  インピーダンス整合用インダクタンス、Ｌd2，Ｌd2a，Ｌd2b  高周波阻止用インダクタ。
【図１】
0003711193.tif 000008
【図２】
0003711193.tif 000009
【図３】
0003711193.tif 000010
【図４】
0003711193.tif 000011
【図５】
0003711193.tif 000012
【図６】
0003711193.tif 000013
【図７】
0003711193.tif 000014
【図８】
0003711193.tif 000015
【図９】
0003711193.tif 000016
【図１０】
0003711193.tif 000017
【図１１】
0003711193.tif 000018
【図１２】
0003711193.tif 000019