(57)【特許請求の範囲】
【請求項１】
第１の電源線と第２の電源線との間に直列に接続された駆動トランジスタと電流制御素子と、前記駆動トランジスタと電流制御素子の接続点と前記駆動トランジスタのゲート電極との間に接続された保持容量と、信号線と前記駆動トランジスタのゲート電極との間に接続された選択ゲートトランジスタとを備え、
駆動回路の選択期間に前記選択ゲートトランジスタをオンにし、前記選択期間の初期に、前記信号線にリセット信号電圧からなる第１の信号電圧を入力して前記保持容量及び前記電流制御素子の寄生容量に蓄積されている電荷をリセットし、
次に、前記信号線から、最初の状態で前記保持容量に配分される電圧が前記駆動トランジスタのしきい値電圧より大きく、前記寄生容量に配分される電圧が前記制御電流素子の立ち上がり電圧より小さい第２の信号電圧を入力し、その後、前記保持容量に書き込まれた信号電荷が前記駆動トランジスタを経て前記寄生容量に放電して前記駆動トランジスタの電流が停止したのち、前記信号線から前記第２の信号電圧より大きい第３の信号電圧を入力して前記保持容量に前記駆動トランジスタのしきい値電圧より大きい電圧を保持し、
前記駆動回路の非選択期間に前記選択ゲートトランジスタをオフにして、前記駆動トランジスタを経て前記電流制御素子に電流を流すことを特徴とする電流制御素子の駆動回路。
【請求項２】
前記選択期間の初期に、前記信号線に高電圧を入力して前記駆動トランジスタをオンにするとともに、前記第１の電源線をリセット信号電圧とすることによって前記電流制御素子の寄生容量に蓄積されている電荷をリセットした後、前記信号線の電位をリセット信号電圧からなる第１の信号電圧として前記保持容量の電荷を放電してから前記第１の電源線の電圧をもとの電源線電圧に戻すことを特徴とする請求項１記載の電流制御素子の駆動回路。
【請求項３】
前記リセット信号電圧が、前記第２の電源線の電圧であることを特徴とする請求項１又は２記載の電流制御素子の駆動回路。
【請求項４】
前記選択ゲートトランジスタと駆動トランジスタとが、Ｎチャネル電界効果トランジスタからなることを特徴とする請求項１乃至３のいずれか一記載の電流制御素子の駆動回路。
【請求項５】
前記選択ゲートトランジスタと駆動トランジスタとが、Ｐチャネル電界効果トランジスタからなることを特徴とする請求項１乃至３のいずれか一記載の電流制御素子の駆動回路。
【請求項６】
前記第１の電源線又は第２の電源線と前記駆動トランジスタのソースとの間にスイッチングトランジスタを備え、前記駆動回路の非選択期間に、又は選択期間の初期に前記信号線の電圧を０にして、前記スイッチングトランジスタをオンにすることによって、前記保持容量及び前記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴とする請求項１記載の電流制御素子の駆動回路。
【請求項７】
前記第１の電源線又は第２の電源線と前記駆動トランジスタのゲートとの間にスイッチングトランジスタを備え、前記駆動回路の非選択期間に、前記スイッチングトランジスタをオンにすることによって、前記保持容量及び前記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴とする請求項１記載の電流制御素子の駆動回路。
【請求項８】
前記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Ｎチャネル電界効果トランジスタからなることを特徴とする請求項６又は７記載の電流制御素子の駆動回路。
【請求項９】
前記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Ｐチャネル電界効果トランジスタからなることを特徴とする請求項６又は７記載の電流制御素子の駆動回路。
【請求項１０】
請求項１乃至９のいずれか一記載の電流制御素子の駆動回路を複数個平面状に配列して、行方向と列方向とに駆動可能なように構成してなることを特徴とする画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）  素子等の電流制御素子を発光させるための電流制御素子の駆動回路及びこれを用いた画像表示装置に関する。
【０００２】
【従来の技術】
有機ＥＬディスプレイ等のように、電流制御によって駆動される発光素子（電流制御素子）の駆動回路を、平面状に多数配置して形成されている画像表示装置では、各電流制御素子に流れる電流の制御は、駆動回路において、駆動トランジスタのゲート−ソース間の保持容量に対して、信号線から選択ゲートトランジスタを介して、電流制御素子の表示輝度に応じた電流が流れるようにプログラムされた信号電荷を書き込んで、その信号電荷を表示期間中、保持することによって行われる。
【０００３】
図１５は、第１の従来例の電流制御素子の駆動回路の構成を示したものであって、特開平８−２３４６８３号公報に開示されているものである。
この従来例の電流制御素子の駆動回路は、図１５に示すように、電源線１１と接地線１２と信号線１３との間に接続された、選択ゲートトランジスタ１４と、保持容量１５と、駆動トランジスタ１６と、電流制御素子１７と、寄生容量１８とからなっている。
選択ゲートトランジスタ１４は、Ｎチャネル電界効果トランジスタからなり、ゲート電極を選択線（不図示）に接続され、ドレイン電極を信号線１３に接続され、ソース電極を駆動トランジスタ１６のゲート電極に接続されている。保持容量１５は、駆動トランジスタ１６のゲート電極と電源線１１との間に接続されている。駆動トランジスタ１６は、Ｐチャネル電界効果トランジスタからなり、ゲート電極を選択ゲートトランジスタ１４のソース電極と保持容量１５の一端に接続され、ソース電極を電源線１１に接続され、ドレイン電極を電流制御素子１７のアノードに接続されている。電流制御素子１７は、駆動トランジスタ１６のドレイン電極と接地線１２との間に接続され、駆動トランジスタ１６の電流ＩＬに応じた輝度で発光する。寄生容量１８は、電流制御素子１７の両端の寄生容量である。
【０００４】
図１５に示された従来の電流制御素子の駆動回路では、選択期間中に、選択ゲートドライバ（不図示）からロウ（行）方向に出力された選択信号が、選択された行の各駆動回路の選択ゲートトランジスタ１４のゲート電極に与えられて、該当する行の選択ゲートトランジスタ１４が導通状態になることによって、駆動ドライバ（不図示）からカラム（列）方向に出力された信号電圧ＶＤＡＴＡが、選択された信号線１３を経て、駆動トランジスタ１６のゲート−ソース間に印加される。
駆動回路が選択期間から非選択期間に切り替えられると、選択ゲートトランジスタ１４が導通状態から非導通状態になる。このとき、駆動トランジスタ１６のゲート−ソース間電圧ＶＧＳは、保持容量１５によって保持されているため、非選択期間（保持期間）中も、駆動トランジスタ１６は、書き込まれた信号電圧に応じた電流ＩＤＳを、電流制御素子１７に供給し続ける。
【０００５】
図１６は、駆動トランジスタの特性がばらついているときのＩＤＳ−ＶＧＳ特性を示したものである。駆動トランジスタのＩＤＳ−ＶＧＳ特性は、個々のトランジスタによってばらつきがあり、特にしきい値のばらつきが大きい。そのため、駆動トランジスタのゲート−ソース間電圧ＶＧＳとして、同一の信号電圧ＶＤＡＴＡが与えられた場合でも、駆動トランジスタの出力電流ＩＤＳは、個々のトランジスタによって、ＩＬ１，ＩＬ２又はＩＬ３のようにばらつく。
ドレイン−ソース間電流ＩＤＳは、そのまま電流制御素子１７に流れるため、各駆動回路に同じ信号電圧ＶＤＡＴＡを入力しても、電流制御素子１７に流れる電流にばらつきが生じることになる。
さらに、非選択期間中も、駆動トランジスタ１６のゲート−ソース間電圧ＶＧＳは、保持容量１５によって保持されるため、信号電圧ＶＤＡＴＡが同じ場合でも、駆動トランジスタ１６のばらつきに基づいて、駆動回路によって異なる電流が電流制御素子１７に流れ続ける。
このため、同一信号電圧を書き込んでも、各電流制御素子の発光輝度にばらつきが発生するという問題があった。
【０００６】
このような、駆動トランジスタのしきい値ばらつきによって生じる駆動電流のばらつきを防止するための方法として、下記の文献に記載されたものが提案されている。
ＳＩＤ’  ９９，ｐｐ．１１−１４  ；  Ａ  Ｐｏｌｙｓｉｌｉｃｏｎ  Ａｃｔｉｖｅ  Ｍａｔｒｉｘ  Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ  Ｄｉｓｐｌａｙ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅｒｓ，  Ｒ．ｄａｗｓｏｎ  ｅｔ  ａｌ
【０００７】
図１７は、第２の従来例の電流制御素子の駆動回路の構成を示したものである。この従来例の電流制御素子の駆動回路は、図１７に示すように、電源線１１と接地線１２と信号線１３との間に接続された、選択ゲートトランジスタ１４Ａと、保持容量１５と、駆動トランジスタ１６と、電流制御素子１７と、寄生容量１８と、デカップリング容量１９と、スイッチングトランジスタ２０，２１とからなっている。
選択ゲートトランジスタ１４Ａは、Ｐチャネル電界効果トランジスタからなり、ゲート電極を選択線（不図示）に接続され、ソース電極を信号線１３に接続され、ドレイン電極をデカップリング容量１９の一端に接続されている。保持容量１５は、駆動トランジスタ１６のゲート電極と電源線１１との間に接続されている。駆動トランジスタ１６は、Ｐチャネル電界効果トランジスタからなり、ゲート電極をデカップリング容量１９の他端と保持容量１５の一端に接続され、ソース電極を電源線１１に接続され、ドレイン電極をスイッチングトランジスタ２１のソース電極に接続されている。
【０００８】
電流制御素子１７は、スイッチングトランジスタ２１のドレイン電極と接地線１２との間に接続されていて、駆動トランジスタ１６の電流に応じた輝度で発光する。寄生容量１８は、電流制御素子１７の両端の寄生容量である。デカップリング容量１９は、選択ゲートトランジスタ１４Ａのドレイン電極と駆動トランジスタ１６のゲート電極間に接続されていて、これらの間を直流的に分離する。スイッチトランジスタ２０は、Ｐチャネル電界効果トランジスタからなり、ゲート電極をリセット線（不図示）に接続され、ソース電極を駆動トランジスタ１６のゲート電極に接続され、ドレイン電極を駆動トランジスタ１６のドレイン電極に接続されている。スイッチングトランジスタ２１は、Ｐチャネル電界効果トランジスタからなり、ゲート電極をリセット線に接続され、ソース電極を駆動トランジスタ１６のドレイン電極に接続され、ドレイン電極を電流制御素子１７の一端に接続されている。
【０００９】
図１８は、第２の従来の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
以下、図１７，図１８を用いて、第２の従来例の電流制御素子の駆動回路の動作を説明する。
この従来例の電流制御素子の駆動回路では、選択期間が始まる前に、電流制御素子１７の寄生容量１８を放電し、駆動トランジスタ１６のドレイン電圧ＶＤを接地線電位にしておく必要がある。また、信号線１３の電圧を電源線１１の電圧ＶＤＤにしておく。
選択期間が開始されたとき、ロウ方向の選択信号を選択線に与えることによって、選択ゲートトランジスタ１４Ａをオンにし、リセットドライバ（不図示）からリセット信号をリセット線に与えることによって、スイッチングトランジスタ２０をオンにし、スイッチングトランジスタ２１をオフにすると、駆動トランジスタ１６のゲート電極とドレイン電極とを電気的に接続した状態で、保持容量１５に蓄積された電荷の放電が開始される。この状態で、充分、時間が経過すると、駆動トランジスタ１６のゲート電圧ＶＧがしきい値ＶＴまで降下する。その後、スイッチングトランジスタ２０をオフにして、駆動トランジスタ１６のゲート電極をフローティングにする。
【００１０】
次に、信号線１３からの入力電圧が、電源線１１の電圧ＶＤＤから書き込み電圧ＶＤＡＴＡに切り替えられると、駆動トランジスタ１６のゲート−ドレイン間電圧ＶＧＳは、デカップリング容量１９の容量値ＣＤと、保持容量１５の容量値ＣＳとの容量分割によって、下式で与えられるようになる。
0003613253.tif 000002
トランジスタのドレイン−ソース間電流値は、一般に、（ＶＧＳ−ＶＴ）の関数で表されるが、上式からわかるように、（ＶＧＳ−ＶＴ）がＶＤＡＴＡで決まるので、駆動トランジスタ１６のしきい値にばらつきがあっても、それが補正される。
【００１１】
しかしながら、この従来例では、１画素に対して４個のトランジスタが必要になるだけでなく、保持容量のほかに、デカップリング容量が必要になる。
従って、画素の開口率が低下して、製造プロセス的にも困難になるという問題がある。
また、デカッップリング容量ＣＤの値が小さいと、書き込み電圧ＶＤＡＴＡをより大きくしなければならないので、ＣＤ＞ＣＳにすることが望ましいが、そのためには、デカッップリング容量ＣＤを形成するためのチップ面積が大きくなるという問題もある。
さらに、選択期間前における電流制御素子の寄生容量の放電に時間がかかり、寄生容量放電の操作が複雑になるという欠点も持っている。
【００１２】
【発明が解決しようとする課題】
この発明は上述の事情に鑑みてなされたものであって、最小限の素子構成で、駆動トランジスタのしきい値ばらつきを補正することが可能な、電流制御素子の駆動回路及び画像表示装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は電流制御素子の駆動回路に係り、第１の電源線と第２の電源線との間に直列に接続された駆動トランジスタと電流制御素子と、上記駆動トランジスタと電流制御素子の接続点と上記駆動トランジスタのゲート電極との間に接続された保持容量と、信号線と上記駆動トランジスタのゲート電極との間に接続された選択ゲートトランジスタとを備え、駆動回路の選択期間に上記選択ゲートトランジスタをオンにし、上記選択期間の初期に、上記信号線にリセット信号電圧からなる第１の信号電圧を入力して上記保持容量及び上記電流制御素子の寄生容量に蓄積されている電荷をリセットし、次に、上記信号線から、最初の状態で上記保持容量に配分される電圧が上記駆動トランジスタのしきい値電圧より大きく、上記寄生容量に配分される電圧が上記制御電流素子の立ち上がり電圧より小さい第２の信号電圧を入力し、その後、上記保持容量に書き込まれた信号電荷が上記駆動トランジスタを経て上記寄生容量に放電して上記駆動トランジスタの電流が停止したのち、上記信号線から上記第２の信号電圧より大きい第３の信号電圧を入力して上記保持容量に上記駆動トランジスタのしきい値電圧より大きい電圧を保持し、上記駆動回路の非選択期間に上記選択ゲートトランジスタをオフにして、上記駆動トランジスタを経て上記電流制御素子に電流を流すことを特徴としている。
【００１４】
また、請求項２記載の発明は、請求項１記載の電流制御素子の駆動回路に係り、上記選択期間の初期に、上記信号線に高電圧を入力して上記駆動トランジスタをオンにするとともに、上記第１の電源線をリセット信号電圧とすることによって上記電流制御素子の寄生容量に蓄積されている電荷をリセットした後、上記信号線の電位をリセット信号電圧からなる第１の信号電圧として上記保持容量の電荷を放電してから上記第１の電源線の電圧をもとの電源線電圧に戻すことを特徴としている。
【００１５】
また、請求項３記載の発明は、請求項１又は２記載の電流制御素子の駆動回路に係り、上記リセット信号電圧が、上記第２の電源線の電圧であることを特徴としている。
【００１６】
また、請求項４記載の発明は、請求項１乃至３のいずれか一記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとが、Ｎチャネル電界効果トランジスタからなることを特徴としている。
【００１７】
また、請求項５記載の発明は、請求項１乃至３のいずれか一記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとが、Ｐチャネル電界効果トランジスタからなることを特徴としている。
【００１８】
また、請求項６記載の発明は、請求項１記載の電流制御素子の駆動回路に係り、上記第１の電源線又は第２の電源線と上記駆動トランジスタのソースとの間にスイッチングトランジスタを備え、上記駆動回路の非選択期間に、又は選択期間の初期に前記信号線の電圧を０にして、上記スイッチングトランジスタをオンにすることによって、上記保持容量及び上記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴としている。
【００１９】
また、請求項７記載の発明は、請求項１記載の電流制御素子の駆動回路に係り、上記第１の電源線又は第２の電源線と上記駆動トランジスタのゲートとの間にスイッチングトランジスタを備え、上記駆動回路の非選択期間に、上記スイッチングトランジスタをオンにすることによって、上記保持容量及び上記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴としている。
【００２０】
また、請求項８記載の発明は、請求項６又は７記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Ｎチャネル電界効果トランジスタからなることを特徴としている。
【００２１】
また、請求項９記載の発明は、請求項６又は７記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Ｐチャネル電界効果トランジスタからなることを特徴としている。
【００２２】
また、請求項１０記載の発明は、画像表示装置に係り、請求項１乃至９のいずれか一記載の電流制御素子の駆動回路を複数個平面状に配列して、行方向と列方向とに駆動可能なように構成してなることを特徴としている。
【００２３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、本発明の第１実施例である電流制御素子の駆動回路の構成を示す回路図、図２は、本実施例の電流制御素子の駆動回路の動作を説明するタイミングチャート、図３は、本実施例における駆動トランジスタのＩＤＳ−ＶＧＳ特性を示す図、図４は、本実施例における電流制御素子のＩＬ−ＶＬ特性を示す図、図５は、駆動トランジスタの特性がばらついているときのＩＤＳ−ＶＧＳ特性を示す図、図６は、駆動トランジスタの特性がばらついているときのＶＧＳの過渡特性を示す図である。
【００２４】
この例の電流制御素子の駆動回路は、図１に示すように、電源線１と接地線２と信号線３との間に接続された、選択ゲートトランジスタ４と、保持容量５と、駆動トランジスタ６と、電流制御素子７と、寄生容量８とから概略構成されている。
選択ゲートトランジスタ４は、Ｎチャネル電界効果トランジスタからなり、ゲート電極を選択線（不図示）に接続され、ドレイン電極を信号線３に接続され、ソース電極を駆動トランジスタ６のゲート電極に接続されている。保持容量５は、駆動トランジスタ６のゲート電極とソース電極の間に接続されてる。駆動トランジスタ６は、Ｎチャネル電界効果トランジスタからなり、ゲート電極を選択ゲートトランジスタ４のソース電極と保持容量５の一端に接続され、ドレイン電極を電源線１に接続され、ソース電極を電流制御素子７のアノードに接続されている。電流制御素子７は、駆動トランジスタ６のソース電極と接地線２との間に接続され、駆動トランジスタ６の電流ＩＬに応じた輝度で発光する。寄生容量８は、電流制御素子７の両端の寄生容量である。
【００２５】
次に、図１〜図６を参照して、この例の電流制御素子の駆動回路の動作を説明する。
図２に示すように、駆動回路の選択期間が開始されると、選択ゲートトランジスタ４が遮断状態から導通状態に切り替えられる。このとき、信号線３に入力される電圧ＶＤＡＴＡは、接地線２と同電位の０Ｖとする。
この状態では、選択ゲートトランジスタ４が導通状態であるため、保持容量５の電荷は、信号線３を介して放電が開始される。同時に、電流制御素子７の寄生容量８の電荷が、電流制御素子７を経て放電される。
選択期間が開始されてから充分な時間が経過すると、駆動トランジスタ６のゲート電圧ＶＧとソース電圧ＶＳがともに０Ｖとなる。駆動トランジスタ６のゲート−ソース間電圧ＶＧＳはゼロであるため、駆動トランジスタ６のドレイン−ソース間には電流が流れない。
【００２６】
次に、信号線３の入力電圧が０ＶからＶＡに切り替えられる。信号線３が０ＶからＶＡに切り替えられた直後には、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは、保持容量５の容量値ＣＳと電流制御素子７の寄生容量８の容量値ＣＬとから、次式のようになる。
ＶＧＳ＝ＶＡ×ＣＬ／（ＣＳ＋ＣＬ）                            …（２）
一方、駆動トランジスタ６のソース電圧ＶＳは、次式のようになる。
ＶＳ＝ＶＡ×ＣＳ／（ＣＳ＋ＣＬ）                              …（３）
【００２７】
ただし、このとき、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは、図３に示す駆動トランジスタのＩＤＳ−ＶＧＳ特性において、しきい値電圧ＶＴよりも大きいことが必要である。
また、電流制御素子７の端子間電圧ＶＬ、すなわち、駆動トランジスタ６のソース電圧ＶＳは、図４に示す電流制御素子７の電圧−電流特性において、順方向の立ち上がり電圧ＶＯＦＦよりも小さいことが必要である。すなわち、
ＶＧＳ＞ＶＴ                                                  …（４）
ＶＳ＜ＶＯＦＦ                                                …（５）
【００２８】
駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは、しきい値電圧ＶＴよりも大きいため、駆動トランジスタ６のドレイン−ソース間に電流が流れる。この駆動トランジスタ６のドレイン−ソース間電流によって、電流制御素子７の寄生容量８に電荷が充電されて、電流制御素子７の端子間電圧ＶＬ、すなわち駆動トランジスタ６のソース電圧ＶＳが上昇する。
同時に、駆動トランジスタ６のゲート電圧ＶＧが一定値ＶＡであるため、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは、減少しながらしきい値電圧ＶＴに近づき、駆動トランジスタ６のソース電圧ＶＳは、（ＶＡ−ＶＴ）に近づく。
【００２９】
この際、駆動トランジスタ６は、ガラス基板上に形成された薄膜トランジスタ等であるため、図５に示すように、ドレイン−ソース間電流ＩＤＳと、ゲート−ソース間電圧ＶＧＳとの関係を示すＩＤＳ−ＶＧＳ特性は、同じドレイン−ソース間電流ＩＤＳに対して、個々のトランジスタ６ａ，６ｂ及び６ｃの特性に応じて、ＶＧＳがＶＴａ，ＶＴｂ及びＶＴｃで示されるように大きくばらつく。
そこで図６に示すように、駆動トランジスタ６ａ，６ｂ及び６ｃのゲート−ソース間電圧ＶＧＳは、充分な時間が経過すると、信号電圧ＶＡの入力直後の値ＶＡ×ＣＬ／（ＣＳ＋ＣＬ）から、個々のトランジスタのしきい値ＶＴａ，ＶＴｂ及びＶＴｃとなり、それまでの時間も、Ｔａ，Ｔｂ及びＴｃのように異なっている。
【００３０】
そして、充分な時間が経過したとき、駆動トランジスタ６のドレイン−ソース間には電流が流れないようになり、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳはしきい値電圧ＶＴとなる。
ＶＧＳ＝ＶＴ                                                  …（６）
一方、駆動トランジスタ６のソース電圧ＶＳは、次式のようになる。
ＶＳ＝ＶＡ−ＶＴ                                              …（７）
ただし、このとき、駆動トランジスタ６のソース電圧ＶＳは、図４に示された電流制御素子７のＩＬ−ＶＬ特性において、電流制御素子７の順方向立ち上がり電圧ＶＯＦＦよりも小さくなるように、容量値ＣＳ，ＣＬを選定することが必要である。
ＶＳ＜ＶＯＦＦ                                                …（８）
【００３１】
次に、信号線３に入力する電圧ＶＤＡＴＡがＶＡからＶＢに切り替えられる。ここで、ＶＢはＶＡと同じ値（非発光状態）、又はＶＡより大きい値（発光状態）である。ＶＡからＶＢに切り替えたときの電圧差（ＶＢ−ＶＡ）は、駆動トランジスタ６のゲート−ソース間保持容量５の容量値ＣＳと、電流制御素子７の寄生容量８の容量値ＣＬとに容量分割して印加される。従って、このときの駆動トランジスタ６のゲート−ソース間電圧ＶＧＳと、駆動トランジスタ６のソース電圧ＶＳとは、それぞれ次式のようになる。
ＶＧＳ＝ＶＴ＋（１−ＣＳ／ＣＬ）・（ＶＢ−ＶＡ）              …（９）
ＶＳ＝ＶＡ−ＶＴ＋（ＶＢ−ＶＡ）ＣＳ／ＣＬ                  …（１０）
【００３２】
上式からわかるように、（ＶＧＳ−ＶＴ）が（ＶＢ−ＶＡ）で決まるので、駆動トランジスタ６のしきい値にばらつきがあっても、このばらつきが補正されるので、ＶＢとＶＡを適正な値に設定することによって、電流制御素子７に流れる電流値が制御される。
【００３３】
次に、選択ゲートトランジスタ４を導通状態から遮断状態に切り替えることによって、非選択期間に入る。非選択期間に入ると、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは、保持容量５によって保持されるようになる。
駆動トランジスタ６のソース電圧ＶＳは、駆動トランジスタ６を介して電流制御素子７の寄生容量８に電荷が充電されるのに応じて上昇し、駆動トランジスタ６のゲート電圧ＶＧも、保持容量５を介してゲート−ソース間電圧ＶＧＳを一定に維持したまま、同時に上昇する。電流制御素子７は、駆動トランジスタ６のソース電圧ＶＳが、電流制御素子７の順方向の立ち上がり電圧ＶＯＦＦを超えたとき発光を開始し、以後、非選択期間が終了するまで、発光し続ける。
電流制御素子７の端子間電圧ＶＬが、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳによって定まる電流ＩＬを流すのに充分な電圧に到達すると、駆動トランジスタ６のゲート電圧ＶＧとソース電圧ＶＳの上昇は停止して一定となる。その後は、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳが保持容量５によって保持されるため、電流制御素子７に一定電流ＩＬが流れ続ける。
【００３４】
このように、この例の電流制御素子の駆動回路では、選択ゲートトランジスタ４と駆動トランジスタ６との２個のトランジスタと、保持容量５とからなる最小限の素子構成で、駆動トランジスタ６のしきい値を補正して、その変化の影響を受けないようにすることができる。
本実施例によれば、従来例の電流制御素子の駆動回路と比較して、画素回路を構成する素子数が１／２となるので、画素の開口率を大きくできるとともに、製造プロセスが容易になる。
また、一般に、電流制御素子７の寄生容量８の容量値ＣＬは、保持容量５の容量値ＣＳより大きいので、より小さな書き込み電圧で、駆動回路の書き込みを行うことができ、消費電力の点からも有利である。
【００３５】
図１に示された第１実施例の駆動回路では、制御方法を変えることによって、異なる動作を行わせることができる。以下においては、この場合の実施例について説明する。
【００３６】
◇第２実施例
図７は、本発明の第２実施例である電流制御素子の駆動回路の動作を説明するタイミングチャートである。
この例の電流制御素子の駆動回路の構成は、図１に示された第１実施例の場合と同様であるが、制御方法が異なっているため、その動作も異なっている。
【００３７】
以下、図７を参照して、この例の電流制御素子の駆動回路の動作を説明する。
駆動回路の選択期間が開始されると、選択ゲートトランジスタ４が遮断状態から導通状態に切り替えられる。このとき、信号線３に入力される電圧は、駆動トランジスタ６がオンするのに充分な大きさの電圧とする。また、これと同時に、電源線１の電位を０Ｖとする。
駆動トランジスタ６がオンしているため、電流制御素子７の寄生容量８の電荷が、駆動トランジスタ６を介して放電される。駆動トランジスタ６のソース電圧ＶＳがゼロになってから、信号線３の電圧を接地電位０Ｖにする。選択ゲートトランジスタ４が導通状態になっているため、保持容量５の電荷が放電されて、駆動トランジスタ６のゲート電圧ＶＧが０Ｖになる。
【００３８】
このあと、電源線１の電圧をもとの電源線電圧レベルに戻す。駆動トランジスタ６のゲート−ソース間電圧ＶＧＳはゼロであるため、駆動トランジスタ６のドレイン−ソース間に電流は流れない。
次に、信号線３の入力電圧を０ＶからＶＡに切り替える。以降の動作は、第１実施例の場合と同様に行われる。
【００３９】
このように、この例の電流制御素子の駆動回路では、第１実施例の場合と同様に、選択ゲートトランジスタ４と駆動トランジスタ６との２個のトランジスタと、保持容量５とからなる最小限の素子構成で、駆動トランジスタ６のしきい値を補正して、その変化の影響を受けないようにすることができるとともに、選択期間の初期に駆動トランジスタをオンにし、電源線１の電位を０Ｖにするので、電流制御素子７の寄生容量８の電荷を駆動トランジスタ６を経て電源線１に放電することができ、従って、駆動トランジスタ６のソース電圧の降下が速いので、選択期間を短縮することが可能になる。
【００４０】
◇第３実施例
図８は、本発明の第３実施例である電流制御素子の駆動回路の構成を示す回路図、図９は、本実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
この例の電流制御素子の駆動回路は、図８に示すように、電源線１と接地線２と信号線３との間に接続された、選択ゲートトランジスタ４と、保持容量５と、駆動トランジスタ６と、電流制御素子７と、寄生容量８と、スイッチングトランジスタ９とから概略構成されている。
【００４１】
この例の電流制御素子の駆動回路においては、電源線１，接地線２，信号線３，選択ゲートトランジスタ４，保持容量５，駆動トランジスタ６，電流制御素子７及び寄生容量８の構成は、図１に示された第１実施例の場合と同様であるが、これらに加えて、図８に示すスイッチングトランジスタ９を有する点が、第１実施例の場合と異なっている。
スイッチングトランジスタ９は、Ｎチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ドレイン電極を駆動トランジスタ６のソース電極及び保持容量５の一端に接続され、ソース電極を接地線２に接続されている。
【００４２】
以下、図８，図９を参照して、この例の電流制御素子の駆動回路の動作を説明する。
駆動回路の選択期間が開始されると、選択線からの制御によって、選択ゲートトランジスタ４とスイッチングトランジスタ９が、遮断状態から導通状態に切り替えられる。このとき、信号線３に入力される電圧は、接地線２と同じ０Ｖとする。
選択ゲートトランジスタ４とスイッチングトランジスタ９が導通状態になったことによって、保持容量５の電荷と、電流制御素子７の寄生容量８の電荷とが放電されるので、駆動トランジスタ６のゲート電圧ＶＧとソース電圧ＶＳが０Ｖとなる。このとき、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは０Ｖなので、駆動トランジスタ６のドレイン−ソース間には電流が流れない。
次に、選択線からの制御によって、スイッチングトランジスタ９が遮断状態とされるとともに、信号線３の入力電圧が、０ＶからＶＡに切り替えられる。
これ以降の動作は、第１実施例の場合と同様である。
【００４３】
このように、この例の電流制御素子の駆動回路によれば、第１実施例の場合と同様に駆動トランジスタ６のしきい値を補正して、その変化の影響を受けないようにすることができる。
この際、第１実施例の場合と比較して、スイッチングトランジスタ９が余分に必要となるが、スイッチングトランジスタ９による保持容量５及び電流制御素子７の寄生容量８のリセットを、選択ゲートトランジスタ４による保持容量５の書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量５及び寄生容量８のリセットをより確実に行うことができるようになる。
【００４４】
◇第４実施例
図１０は、本発明の第４実施例である電流制御素子の駆動回路の構成を示す回路図、図１１は、本実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
この例の電流制御素子の駆動回路は、図１０に示すように、電源線１と接地線２と信号線３との間に接続された、選択ゲートトランジスタ４と、保持容量５と、駆動トランジスタ６と、電流制御素子７と、寄生容量８と、スイッチングトランジスタ１０とから概略構成されている。
【００４５】
この例の電流制御素子の駆動回路においては、電源線１，接地線２，信号線３，選択ゲートトランジスタ４，保持容量５，駆動トランジスタ６，電流制御素子７及び寄生容量８の構成は、図１に示された第１実施例の場合と同様であるが、これらに加えて、図１０に示すスイッチングトランジスタ１０を有する点が、第１実施例の場合と異なっている。
スイッチングトランジスタ１０は、Ｎチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ドレイン電極を駆動トランジスタ６のゲート電極及び保持容量５の一端に接続され、ソース電極を接地線２に接続されている。
【００４６】
以下、図１０，図１１を参照して、この例の電流制御素子の駆動回路の動作を説明する。
駆動回路の選択期間が開始される前の一定期間、選択線からの制御によって、スイッチングトランジスタ１０を導通状態にする。スイッチングトランジスタ１０が導通状態なので、駆動トランジスタ６のゲート電圧ＶＧはゼロとなり、これによって、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは負の電圧となるため、駆動トランジスタ６は遮断状態となる。
このとき、電流制御素子７の寄生容量８に蓄積されている電荷は、電流制御素子７を介して接地線２に放電される。
スイッチングトランジスタ１０が導通状態になってから、充分長い時間が経過すると、電流制御素子７の寄生容量８に蓄積されていた電荷はすべて放電されて、駆動トランジスタ６のソース電圧ＶＳは０Ｖとなる。
この期間中、選択ゲートトランジスタ４は、選択線からの制御によって、遮断状態とされている。
【００４７】
次に、駆動回路の選択期間が開始されると、選択線からの制御によって、スイッチングトランジスタ１０が、導通状態から遮断状態に切り替えられる。次に、選択ゲートトランジスタ４が、選択線からの制御によって、遮断状態から導通状態に切り替えられる。このとき、信号線３の入力電圧ＶＤＡＴＡとして、ＶＡが入力されている。
これ以降の動作は、第１実施例の場合と同様である。
【００４８】
このように、この例の電流制御素子の駆動回路によれば、第１実施例の場合と同様に駆動トランジスタ６のしきい値を補正して、その変化の影響を受けないようにすることができる。
この際、第１実施例の場合と比較して、スイッチングトランジスタ１０が余分に必要となるが、スイッチングトランジスタ１０による保持容量５及び電流制御素子７の寄生容量８のリセットを、選択ゲートトランジスタ４による保持容量５の書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量５及び寄生容量８のリセットをより確実に行うことができるようになる。
【００４９】
以上の各実施例においては，電流制御素子の駆動回路をすべてＮチャネル電界効果トランジスタによって構成したが、駆動回路をＰチャネル電界効果トランジスタによって構成することも可能である。以下においては、この場合の実施例について説明する。
【００５０】
◇第５実施例
図１２は、本発明の第５実施例である電流制御素子の駆動回路の構成を示す回路図である。
この例の電流制御素子の駆動回路は、図１２に示すように、電源線１と接地線２と信号線３との間に接続された、選択ゲートトランジスタ４Ａと、保持容量５Ａと、駆動トランジスタ６Ａと、電流制御素子７Ａと、寄生容量８Ａとから概略構成されている。
選択ゲートトランジスタ４Ａは、Ｐチャネル電界効果トランジスタからなり、ゲート電極を選択線（不図示）に接続され、ソース電極を信号線３に接続され、ドレイン電極を駆動トランジスタ６Ａのゲート電極に接続されている。保持容量５Ａは、駆動トランジスタ６Ａのゲート電極とソース電極の間に接続されてる。駆動トランジスタ６Ａは、Ｐチャネル電界効果トランジスタからなり、ゲート電極を選択ゲートトランジスタ４のドレイン電極と保持容量５Ａの一端に接続され、ソース電極を電流制御素子７Ａのカソードに接続され、ドレイン電極を接地線２に接続されている。電流制御素子７Ａは、電源線１と、駆動トランジスタ６Ａのソース電極の間に接続され、駆動トランジスタ６Ａの電流ＩＬに応じた輝度で発光する。寄生容量８Ａは、電流制御素子７Ａの両端の寄生容量である。
【００５１】
この例の電流制御素子の駆動回路は、図１に示された第１実施例の場合のＮチャネル電界効果トランジスタからなる選択ゲートトランジスタ４及び駆動トランジスタ６を、Ｐチャネル電界効果トランジスタからなる選択ゲートトランジスタ４Ａ及び駆動トランジスタ６ＡにＰチャネル電界効果トランジスタによって置き替えたものであって、従って、図１に示された第１実施例の場合と比べて、電圧の関係が逆になるので、電流の向きが逆になるが、その動作は、第１実施例の場合と同様であって、図２に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。
【００５２】
このように、この例の電流制御素子の駆動回路では、選択ゲートトランジスタ４Ａと駆動トランジスタ６Ａとの２個のトランジスタと、保持容量５Ａとからなる最小限の素子構成で、駆動トランジスタ６Ａのしきい値を補正して、その変化の影響を受けないようにすることができる。
本実施例によれば、第１実施例の場合と同様に、従来例の電流制御素子の駆動回路と比較して、画素回路を構成する素子数を逓減して、画素の開口率を大きくできるとともに、製造プロセスが容易になり、さらに、消費電力が少ない利点がある。
【００５３】
◇第６実施例
この例の電流制御素子の駆動回路の構成は、図１２に示された第５実施例の場合と同様であるが、制御方法が異なっているため、その動作も異なっている。
この例の電流制御素子の駆動回路は、第２実施例の場合のＮチャネル電界効果トランジスタからなる選択ゲートトランジスタ４及び駆動トランジスタ６を、Ｐチャネル電界効果トランジスタからなる選択ゲートトランジスタ４Ａ及び駆動トランジスタ６Ａによって置き替えたものであって、従って、第２実施例の場合と比べて、電圧の関係が逆になるので、電流の向きが逆になるが、その動作は、第２実施例の場合と同様であって、図７に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。
【００５４】
このように、この例の電流制御素子の駆動回路では、第５実施例の場合と同様に、選択ゲートトランジスタ４Ａと駆動トランジスタ６Ａとの２個のトランジスタと、保持容量５Ａとからなる最小限の素子構成で、駆動トランジスタ６Ａのしきい値を補正して、その変化の影響を受けないようにすることができるとともに、駆動トランジスタ６Ａのソース電圧の降下が速いので、選択期間を短縮することができる。
【００５５】
◇第７実施例
図１３は、本発明の第７実施例である電流制御素子の駆動回路の構成を示す回路図である。
この例の電流制御素子の駆動回路は、図１３に示すように、電源線１と接地線２と信号線３との間に接続された、選択ゲートトランジスタ４Ａと、保持容量５Ａと、駆動トランジスタ６Ａと、電流制御素子７Ａと、寄生容量８Ａと、スイッチングトランジスタ９Ａとから概略構成されている。
【００５６】
この例の電流制御素子の駆動回路においては、電源線１，接地線２，信号線３，選択ゲートトランジスタ４Ａ，保持容量５Ａ，駆動トランジスタ６Ａ，電流制御素子７Ａ及び寄生容量８Ａの構成は、図１２に示された第５実施例の場合と同様であるが、これらに加えて、図１３に示すスイッチングトランジスタ９Ａを有する点が、第５実施例の場合と異なっている。
スイッチングトランジスタ９Ａは、Ｐチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ソース電極を電源線１に接続され、ドレイン電極を駆動トランジスタ６Ａのソース電極及び保持容量５Ａの一端に接続されている。
【００５７】
この例の電流制御素子の駆動回路は、図８に示された第３実施例の場合のＮチャネル電界効果トランジスタからなる選択ゲートトランジスタ４，駆動トランジスタ６及びスイッチングトランジスタ９を、Ｐチャネル電界効果トランジスタからなる選択ゲートトランジスタ４Ａ，駆動トランジスタ６Ａ及びスイッチングトランジスタ９Ａによって置き替えたものであって、従って、図８に示された第３実施例の場合と比べて、電圧の関係が逆になり、電流の向きが逆になるが、その動作は、第３実施例の場合と同様であって、図９に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。
【００５８】
このように、この例の電流制御素子の駆動回路によれば、第５実施例の場合と同様に駆動トランジスタ６Ａのしきい値を補整して、その変化の影響を受けないようにすることができる。
この際、第５実施例の場合と比較して、スイッチングトランジスタ９Ａが余分に必要となるが、スイッチングトランジスタ９Ａによる保持容量５Ａ及び電流制御素子７の寄生容量８のリセットを、選択ゲートトランジスタ４Ａによる保持容量５Ａの書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量５Ａ及び寄生容量８Ａのリセットをより確実に行うことができるようになる。
【００５９】
◇第８実施例
図１４は、本発明の第８実施例である電流制御素子の駆動回路の構成を示す回路図である。
この例の電流制御素子の駆動回路は、図１３に示すように、電源線１と接地線２と信号線３との間に接続された、選択ゲートトランジスタ４Ａと、保持容量５Ａと、駆動トランジスタ６Ａと、電流制御素子７Ａと、寄生容量８Ａと、スイッチングトランジスタ１０Ａとから概略構成されている。
【００６０】
この例の電流制御素子の駆動回路においては、電源線１，接地線２，信号線３，選択ゲートトランジスタ４Ａ，保持容量５Ａ，駆動トランジスタ６Ａ，電流制御素子７Ａ及び寄生容量８Ａの構成は、図１２に示された第５実施例の場合と同様であるが、これらに加えて、図１４に示すスイッチングトランジスタ１０Ａを有する点が、第５実施例の場合と異なっている。
スイッチングトランジスタ１０Ａは、Ｐチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ソース電極を電源線１に接続され、ドレイン電極を駆動トランジスタ６Ａのゲート電極及び保持容量５Ａの一端に接続されている。
【００６１】
この例の電流制御素子の駆動回路は、図１０に示された第４実施例の場合のＮチャネル電界効果トランジスタからなる選択ゲートトランジスタ４，駆動トランジスタ６及びスイッチングトランジスタ１０を、Ｐチャネル電界効果トランジスタからなる選択ゲートトランジスタ４Ａ，駆動トランジスタ６Ａ及びスイッチングトランジスタ１０Ａによって置き替えたものであって、従って、図１０に示された第４実施例の場合と比べて、電圧の関係が逆になるので、電流の向きが逆になるが、その動作は、第４実施例の場合と同様であって、図１１に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。
【００６２】
このように、この例の電流制御素子の駆動回路によれば、第５実施例の場合と同様に駆動トランジスタ６Ａのしきい値を補正して、その変化の影響を受けないようにすることができる。
この際、第５実施例の場合と比較して、スイッチングトランジスタ１０Ａが余分に必要となるが、スイッチングトランジスタ１０Ａによる保持容量５Ａ及び電流制御素子７の寄生容量８のリセットを、選択ゲートトランジスタ４Ａによる保持容量５Ａの書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量５Ａ及び寄生容量８Ａのリセットをより確実に行うことができるようになる。
【００６３】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、第３実施例，第４実施例及び第７実施例，第８実施例において、スイッチングトランジスタによる保持容量５と寄生容量８の放電は、非選択期間でもよく、又は選択期間の初期でもよい。非選択期間の場合は、その終期に限らず、任意のタイミングで行うことができる。選択期間の初期の場合は、選択ゲートトランジスタをオフにしておくことが必要である。
また、各実施例において、駆動トランジスタがＮチャネル電界効果トランジスタ又はＰチャネル電界効果トランジスタの場合に、その他の選択ゲートトランジスタ及びスイッチングトランジスタは、Ｎチャネル電界効果トランジスタ又はＰチャネル電界効果トランジスタに限らず、Ｎチャネル電界効果トランジスタとＰチャネル電界効果トランジスタとを任意に混用することが可能である。
さらに、この発明の電流制御素子の駆動回路は、多数の電流制御素子を平面状に、行方向と列方向とにマトリクス状に配列した画像表示装置における、電流制御素子の駆動回路にも適用可能であって、この場合に前述の各実施例の効果を得られることは明らかである。
また、第３、第４の実施例では、スイッチングトランジスタ９のソース電極が、接地線２に接続されているが、接地線２とは異なる電圧の他の電源線に接続し、リセット時の駆動トランジスタ６のソース電圧ＶＳを０Ｖではない電圧に設定することで、回路設計の許容度を広げることもできる。第７、第８の実施例についても同様な変更が可能である。
【００６４】
【発明の効果】
以上説明したように、本発明の電流制御素子の駆動回路及び画像表示装置によれば、電流制御素子を駆動する駆動トランジスタのしきい値特性にばらつきがあっても影響を受けないようにすることができるとともに、従来の同様な電流制御素子の駆動回路と比較して、画素回路を構成する素子数を少なくすることができるので、画素の開口率を大きくできるとともに、製造プロセスが容易になる。
また、小さな書き込み電圧で、駆動回路の書き込みを行うことができるので、消費電力の点からも有利である。
【図面の簡単な説明】
【図１】本発明の第１実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図２】同実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【図３】同実施例における駆動トランジスタのＩＤＳ−ＶＧＳ特性を示す図である。
【図４】同実施例における電流制御素子のＩＬ−ＶＬ特性を示す図である。
【図５】駆動トランジスタの特性がばらついているときのＩＤＳ−ＶＧＳ特性を示す図である。
【図６】駆動トランジスタの特性がばらついているときのＶＧＳの過渡特性を示す図である。
【図７】本発明の第２実施例である電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【図８】本発明の第３実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図９】同実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【図１０】本発明の第４実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図１１】同実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【図１２】本発明の第５実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図１３】本発明の第７実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図１４】本発明の第８実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図１５】第１の従来例の電流制御素子の駆動回路の構成を示す図である。
【図１６】駆動トランジスタの特性がばらついているときのＩＤＳ−ＶＧＳ特性を示す図である。
【図１７】第２の従来例の電流制御素子の駆動回路の構成を示す図である。
【図１８】第２の従来例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【符号の説明】
１      電源線（第１の電源線）
２      接地線（第２の電源線）
３      信号線
４，４Ａ      選択ゲートトランジスタ
５，５Ａ      保持容量
６，６Ａ      駆動トランジスタ
７，７Ａ      電流制御素子
８，８Ａ      寄生容量
９，９Ａ      スイッチングトランジスタ
１０，１０Ａ      スイッチングトランジスタ
【図１】
0003613253.tif 000003
【図２】
0003613253.tif 000004
【図３】
0003613253.tif 000005
【図４】
0003613253.tif 000006
【図５】
0003613253.tif 000007
【図６】
0003613253.tif 000008
【図７】
0003613253.tif 000009
【図８】
0003613253.tif 000010
【図９】
0003613253.tif 000011
【図１０】
0003613253.tif 000012
【図１１】
0003613253.tif 000013
【図１２】
0003613253.tif 000014
【図１３】
0003613253.tif 000015
【図１４】
0003613253.tif 000016
【図１５】
0003613253.tif 000017
【図１６】
0003613253.tif 000018
【図１７】
0003613253.tif 000019
【図１８】
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