(57)【特許請求の範囲】
【請求項１】
第１のスイッチを有する降圧コンバータ部と、第２のスイッチを有する昇圧コンバータ部と、前記第１のスイッチと前記第２のスイッチをそれぞれオンオフする制御部とを備え、入力直流電圧が印加されて出力直流電圧を負荷へ出力する昇降圧型のＤＣ−ＤＣコンバータであって、
前記制御部は、
前記出力直流電圧を所定の電圧と比較して誤差電圧を出力する誤差増幅回路、
第１の設定電圧と前記第１の設定電圧より低い第２の設定電圧の間を周期的に変化する発振電圧であって、前記誤差電圧が前記第１の設定電圧より高いときは、前記誤差電圧と前記第１の設定電圧との差の増加に応じて前記発振電圧の１周期に占める上昇時間の割合もしくは下降時間の割合が増加する発振電圧を生成し、前記誤差電圧が前記第２の設定電圧より低いときは、前記誤差電圧と前記第２の設定電圧との差の増加に応じて前記発振電圧の１周期に占める上昇時間の割合もしくは下降時間の割合が増加する発振電圧を生成する発振回路、及び
前記誤差電圧と前記発振電圧とを比較し、前記誤差電圧と前記発振電圧が一致することがない場合には、前記第２のスイッチをオフ状態に固定して、前記第１のスイッチをオンオフする動作をさせる降圧動作モードの制御をするか、又は前記第１のスイッチをオン状態に固定して、前記第２のスイッチをオンオフする動作をさせる昇圧動作モードの制御をし、前記誤差電圧と前記発振電圧が一致することがある場合には、前記第１のスイッチと前記第２のスイッチを共にオンオフする動作をさせる昇降圧動作モードの制御をするように、前記第１のスイッチのオンオフ時間と前記第２のスイッチのオンオフ時間を制御するパルス幅制御回路
を有するＤＣ−ＤＣコンバータ。
【請求項２】
前記誤差増幅回路は、
前記出力直流電圧が前記所定の電圧より低くなるほど上昇し、前記出力直流電圧が前記所定の電圧より高くなるほど下降する誤差電圧を出力するように構成され、
前記発振回路は、
前記誤差電圧が前記第２の設定電圧より低いときは、前記誤差電圧と前記第２の設定電圧との差が大きいほど前記発振電圧の１周期に占める上昇時間の割合を大きくし、前記誤差電圧が前記第１の設定電圧より高いときは、前記誤差電圧と前記第１の設定電圧との差が大きいほど前記発振電圧の１周期に占める上昇時間の割合を大きくするように構成され、
前記パルス幅制御回路は、
前記誤差電圧が前記第２の設定電圧より低い場合には、前記第２のスイッチをオフ状態に固定するとともに、前記発振電圧の上昇期間では前記第１のスイッチをオフ状態とし、それ以外の期間をオン状態とする動作をさせる降圧動作モードの制御をし、前記誤差電圧が前記第１の設定電圧より高い場合には、前記第１のスイッチをオン状態に固定するとともに、前記発振電圧の上昇期間では前記第２のスイッチをオン状態とし、それ以外の期間をオフ状態とする動作をさせる昇圧動作モードの制御をし、前記誤差電圧が前記発振電圧と一致することがある場合には、前記発振電圧の上昇期間内において前記誤差電圧が前記発振電圧より低い期間では前記第１のスイッチのオフ状態とし、それ以外の期間をオン状態とする動作をさせ、前記発振電圧の上昇期間内において前記誤差電圧が前記発振電圧より高い期間では前記第２のスイッチのオン状態とし、それ以外の期間をオフ状態とする動作をさせる昇降圧動作モードの制御をするように構成された
請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記発振回路は、
所定の周期を有するパルス信号に応じて充放電されることにより、前記発振電圧を出力する発振コンデンサを有し、
前記発振電圧を前記第２の設定電圧に維持している状態のとき、前記パルス信号が入力されると前記発振コンデンサを充電し、前記発振電圧が第１の設定電圧に至ると前記発振コンデンサを放電し、前記発振電圧が前記第２の設定電圧に至ると前記発振コンデンサを充放電せずに前記発振電圧を前記第２の設定電圧付近に維持するように構成された
請求項２記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記発振回路は、
第１の設定電圧と前記第１の設定電圧より低い第２の設定電圧の間を周期的に上昇または下降する三角波状の発振電圧であって、前記誤差電圧が前記第１の設定電圧より高いときは、前記誤差電圧と前記第１の設定電圧との差の増加に応じて周期が減少する発振電圧を生成し、前記誤差電圧が前記第２の設定電圧より低いときは、前記誤差電圧と前記第２の設定電圧との差の増加に応じて周期が減少する発振電圧を生成するように構成された
請求項１記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記誤差増幅回路は、
前記出力直流電圧が前記所定の電圧より低くなるほど上昇し、前記出力直流電圧が前記所定の電圧より高くなるほど下降する誤差電圧を出力するように構成され、
前記発振回路は、
前記誤差電圧が前記第２の設定電圧より低いときは、前記誤差電圧と前記第２の設定電圧との差が大きいほど前記発振電圧の１周期に占める上昇時間の割合を大きくし、前記誤差電圧が前記第１の設定電圧より高いときは、前記誤差電圧と前記第１の設定電圧との差が大きいほど前記発振電圧の１周期に占める上昇時間の割合を大きくするように構成され、
前記パルス幅制御回路は、
前記誤差電圧が前記第２の設定電圧より低い場合には、前記第２のスイッチをオフ状態に固定するとともに、前記発振電圧の上昇期間では前記第１のスイッチをオフ状態とし、それ以外の期間をオン状態とする動作をさせる降圧動作モードの制御をし、前記誤差電圧が前記第１の設定電圧より高い場合には、前記第１のスイッチをオン状態に固定するとともに、前記発振電圧の上昇期間では前記第２のスイッチをオン状態とし、それ以外の期間をオフ状態とする動作をさせる昇圧動作モードの制御をし、前記誤差電圧が前記発振電圧と一致することがある場合には、前記発振電圧の上昇期間内において前記誤差電圧が前記発振電圧より低い期間では前記第１のスイッチのオフ状態とし、それ以外の期間をオン状態とする動作をさせ、前記発振電圧の上昇期間内において前記誤差電圧が前記発振電圧より高い期間では前記第２のスイッチのオン状態とし、それ以外の期間をオフ状態とする動作をさせる昇降圧動作モードの制御をするように構成された、
請求項４記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記発振回路は、
前記発振電圧の上昇速度を前記誤差電圧の変化にかかわらず一定とし、前記発振電圧の下降速度が、前記誤差電圧が前記第１の設定電圧より高いほど速くなり、また前記誤差電圧が前記第２の設定電圧より低いほど速くなるように構成され、
前記パルス幅制御回路は、
前記発振電圧の下降期間では、前記第１のスイッチをオン状態とし、前記第２のスイッチをオフ状態とし、前記発振電圧の上昇期間では、前記誤差電圧が前記発振電圧より高い場合に前記第１のスイッチと前記第２のスイッチをともにオン状態とし、前記誤差電圧が前記発振電圧より低い場合に前記第１のスイッチと前記第２のスイッチをともにオフ状態とするように構成された、
請求項５記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記誤差増幅回路は、
前記出力直流電圧が前記所定の電圧より低くなるほど上昇し、前記出力直流電圧が前記所定の電圧より高くなるほど下降する誤差電圧を出力するように構成され、
前記発振回路は、
前記発振電圧の下降速度を前記誤差電圧の変化にかかわらず一定とし、
前記発振電圧の上昇速度を、前記誤差電圧が前記第１の設定電圧より高いほど速くし、また前記第２の設定電圧より低いほど速くなるように構成され、
前記パルス幅制御回路は、
前記発振電圧の上昇期間では、前記第１のスイッチをオン状態とし、前記第２のスイッチをオフ状態とし、
前記発振電圧の下降期間では、前記誤差電圧が前記発振電圧より高い場合に前記第１のスイッチと前記第２のスイッチをともにオン状態とし、前記誤差電圧が前記発振電圧より低い場合に前記第１のスイッチと前記第２のスイッチをともにオフ状態とするように構成された、
請求項４記載のＤＣ−ＤＣコンバータ。
【請求項８】
前記発振回路は、
前記降圧動作モードにおいて、所定の第３の設定電圧を前記誤差電圧と比較して、前記誤差電圧が前記出力直流電圧を下降させる方向において前記第３の設定電圧を越えた場合、前記誤差電圧と前記第３の設定電圧との電圧の差が大きいほど前記発振電圧の周期を長くするように構成された請求項４記載のＤＣ−ＤＣコンバータ。
【請求項９】
前記発振回路は、
前記第２の設定電圧より低い電圧の第３の設定電圧に対して、前記誤差電圧が前記第３の設定電圧より低い場合、前記誤差電圧と前記第３の設定電圧との電圧の差が大きいほど前記発振電圧の周期を長くするように構成された請求項５記載のＤＣ−ＤＣコンバータ。
【請求項１０】
前記発振回路は、
前記第２の設定電圧より低い電圧の第３の設定電圧に対して、前記誤差電圧が前記第３の設定電圧より低い場合、前記誤差電圧と前記第３の設定電圧との電圧の差が大きいほど前記発振電圧の下降速度を遅くするように構成された請求項６記載のＤＣ−ＤＣコンバータ。
【請求項１１】
前記発振回路は、
前記第２の設定電圧より低い電圧の第３の設定電圧に対して、前記誤差電圧が前記第３の設定電圧より低い場合、前記誤差電圧と前記第３の設定電圧との電圧の差が大きいほど前記発振電圧の上昇速度を遅くするように構成された請求項７記載のＤＣ−ＤＣコンバータ。
【請求項１２】
前記第３の設定電圧は、
前記入力直流電圧が低いほど前記第２の設定電圧に近づくように設定される請求項９、１０、１１のいずれかに記載のＤＣ−ＤＣコンバータ。
【請求項１３】
前記制御部において、前記誤差電圧と前記第１の設定電圧との比較動作において所定のヒステリシス特性を有する請求項１記載のＤＣ−ＤＣコンバータ。
【請求項１４】
前記発振回路は、前記誤差電圧が前記第１の設定電圧より高くなるとき、前記発振電圧の１周期に占める上昇時間の割合を小さくするように構成された請求項２または請求項５記載のＤＣ−ＤＣコンバータ。
【請求項１５】
前記制御部において、前記誤差電圧と前記第２の設定電圧との比較動作において所定のヒステリシス特性を有する請求項１記載のＤＣ−ＤＣコンバータ。
【請求項１６】
前記発振回路は、前記誤差電圧が前記第２の設定電圧より低くなるとき、前記発振電圧の１周期に占める上昇時間の割合を小さくするように構成された請求項２または請求項５記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は各種電子機器に用いられ、バッテリ等の直流電圧を入力して負荷に制御された直流電圧を供給するＤＣ−ＤＣコンバータであり、特に入出力非反転で昇圧及び降圧が可能なＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
バッテリ等の直流電源から入力される直流電圧を、入出力非反転（入力直流電圧と出力直流電圧の極性が同じであること）で昇圧又は降圧した直流電圧を負荷に供給するＤＣ−ＤＣコンバータの従来例としては、図１０の（ａ）及び（ｂ）に示す従来技術がある（例えば特許文献１参照）。昇圧とは、入力直流電圧より高い電圧の出力直流電圧を出力することであり、降圧とはその逆である。図１０の（ａ）は特許文献１に開示されたＤＣ−ＤＣコンバータの回路図であり、図１０の（ｂ）はその動作時の各部の信号の波形図である。
【０００３】
図１０の（ａ）に示すように、このＤＣ−ＤＣコンバータには、電圧Ｅｉの入力直流電源３１が接続されており、第１のスイッチ３２、第１のダイオード３３とインダクタ３４からなる降圧コンバータ部、インダクタ３４を共有して第２のスイッチ３５と第２のダイオード３６からなる昇圧コンバータ部および出力コンデンサ３７が設けられている。出力コンデンサ３７の電圧Ｅｏは出力直流電圧として負荷３８に印加されている。
図１０の（ｂ）に示すように、第１のスイッチ３２及び第２のスイッチ３５は同じスイッチング周期Ｔでオンオフ動作する。第１のスイッチ３２及び第２のスイッチ３５の１スイッチング周期におけるそれぞれのオン時間の割合を、時比率δ１、時比率δ２とする。図に示すように時比率δ１は時比率δ２より大きくしてある（δ１＞δ２）。
【０００４】
第１のスイッチ３２及び第２のスイッチ３５が共にオンしている時、入力直流電源３１の電圧Ｅｉはインダクタ３４に印加される。この印加時間は時比率δ２とスイッチング周期Ｔとの積（δ２・Ｔ）である。この時、入力直流電源３１からインダクタ３４に電流が流れ、磁気エネルギーが蓄積される。次に、第２のスイッチ３５がオフになると、第２のダイオード３６が導通し、インダクタ３４には入力直流電圧Ｅｉと出力直流電圧Ｅｏの差の電圧（Ｅｉ−Ｅｏ）が印加される。この印加時間は、時比率δ１とスイッチング周期Ｔとの積と、時比率δ２とスイッチング周期Ｔとの積の差（δ１・Ｔ−δ２・Ｔ）である。この印加時間中、インダクタ３４を経て入力直流電源３１から出力コンデンサ３７へ電流が流れる。さらに、第１のスイッチ３２がオフになると、第１のダイオード３３が導通し、インダクタ３４には出力直流電圧Ｅｏが逆方向に印加される。この印加時間は時間（Ｔ−δ１・Ｔ）であり、インダクタ３４から出力コンデンサ３７へ電流が流れ、蓄積された磁気エネルギーは放出される。
【０００５】
以上のように磁気エネルギーの蓄積と放出の動作を繰り返すことにより、出力コンデンサ３７から負荷３８へ電力が供給される。インダクタ３４の磁気エネルギーの蓄積と放出が均衡する安定動作状態においては、式（１）に示すように、インダクタ３４への印加電圧と印加時間の積の和はゼロである。
【０００６】
Ｅｉ・δ２・Ｔ＋（Ｅｉ−Ｅｏ）（δ１・Ｔ−δ２・Ｔ）
−Ｅｏ（Ｔ−δ１・Ｔ）＝０                                        （１）
【０００７】
この式を整理すると式（２）に示す変換特性式が得られる。
【０００８】
Ｅｏ／Ｅｉ＝δ１／（１−δ２）                                  （２）
【０００９】
時比率δ２が零のとき（δ２＝０）、出力直流電圧Ｅｏと入力直流電圧Ｅｉとの比Ｅｏ／Ｅｉはδ１となり（Ｅｏ／Ｅｉ＝δ１）、降圧コンバータとして動作する。また、また時比率δ１が１のとき（δ１＝１）、比Ｅｏ／Ｅｉは１／（１−δ２）となり（Ｅｏ／Ｅｉ＝１／（１−δ２））、昇圧コンバータとして動作する。第１及び第２のスイッチ３２、３５の時比率をそれぞれ制御することにより、入出力の電圧の比δ１／（１−δ２）を０から無限大まで設定可能である。即ち、理論上は任意の入力直流電圧Ｅｉから任意の出力直流電圧Ｅｏを得ることができる昇降圧コンバータとしてＤＣ−ＤＣコンバータは動作する。
上記のＤＣ−ＤＣコンバータの制御は、例えば図１１の（ａ）に示す制御回路５０を有するＤＣ−ＤＣコンバータにより行うことができる（例えば特許文献２参照）。図１１の（ａ）に示した回路図は特許文献２のＦＩＧ．９に記載されている回路を、説明の便宜上、図１０の（ａ）に示す構成のＤＣ−ＤＣコンバータに適用して書き直したものである。その各部の動作波形を図１１の（ｂ）に示す。以下に図１１の（ａ）に示したＤＣ−ＤＣコンバータの動作を図１１の（ｂ）を参照して説明する。
【００１０】
図１１の（ａ）において、制御回路５０の基準電圧源４０は基準電圧Ｖｒを出力し、誤差増幅器４１に印加する。誤差増幅器４１は、出力直流電圧Ｅｏと基準電圧Ｖｒとを比較して第１の誤差電圧Ｖｅ１を出力する。発振回路４２は所定の周期で発振する発振電圧Ｖｔを出力する。オフセット回路４４は、第１の誤差電圧Ｖｅ１を入力とし、第１の誤差電圧Ｖｅ１に所定のオフセット電圧を加算して第２の誤差電圧Ｖｅ２を出力する。
図１１の（ｂ）に、発振電圧Ｖｔ、２つの誤差電圧Ｖｅ１とＶｅ２、及び２つの駆動信号Ｖｇ３２及び駆動信号Ｖｇ３５の波形を示す。第１の比較器４３は、第１の誤差電圧Ｖｅ１と発振電圧Ｖｔとを比較し、第１の誤差電圧Ｖｅ１が発振電圧Ｖｔより大きい（Ｖｅ１＞Ｖｔ）期間に“Ｈ”となる駆動信号Ｖｇ３５を出力する（”Ｈ”は論理レベル「高」を示す）。駆動信号Ｖｇ３５が“Ｈ”の時に第２のスイッチ３５はオン状態、“Ｌ”の時にオフ状態になるものとする（”Ｌ”は論理レベル「低」を示す）。第２の比較器４５は、第２の誤差電圧Ｖｅ２と発振電圧Ｖｔとを比較し、第２の誤差電圧Ｖｅ２が発振電圧Ｖｔより大きい（Ｖｅ２＞Ｖｔ）期間に“Ｈ”となる駆動信号Ｖｇ３２を出力する。駆動信号Ｖｇ３２が“Ｈ”の時に第１のスイッチ３２はオン状態、“Ｌ”の時にオフ状態になるものとする。
【００１１】
入力直流電圧Ｅｉが制御目標の出力直流電圧Ｅｏより充分高い場合、出力直流電圧Ｅｏの安定状態では第１の誤差電圧Ｖｅ１及び第２の誤差電圧Ｖｅ２は低くなる。図１１の（ｂ）においてＡで示す期間において、第１の誤差電圧Ｖｅ１が発振電圧Ｖｔよりも常時低いと、駆動信号Ｖｇ３５は常時“Ｌ”となり第２のスイッチ３５は常時オフ状態となる。一方、第２の誤差電圧Ｖｅ２と発振電圧Ｖｔとの比較によって設定される駆動信号Ｖｇ３２は、第１のスイッチ３２をオンオフ駆動する。即ち、図１１の（ｂ）の期間Ａにおいては、降圧コンバータとして動作する。
入力直流電圧Ｅｉが制御目標の出力直流電圧Ｅｏの近傍の電圧を有する場合、図１１の（ｂ）のＢで示す期間のように、第１の誤差電圧Ｖｅ１と第２の誤差電圧Ｖｅ２の波形はいずれも発振電圧Ｖｔの波形と交差する。従って、第１のスイッチ３２は駆動信号Ｖｇ３２によりオンオフ駆動され、第２のスイッチ３５は駆動信号Ｖｇ３５によりオンオフ駆動される。即ち、図１１の（ｂ）の期間Ｂにおいては、昇降圧コンバータとして動作する。
【００１２】
さらに、入力直流電圧Ｅｉが制御対象の出力直流電圧Ｅｏよりも低い場合、図１１の（ｂ）のＣで示す期間のように、第２の誤差電圧Ｖｅ２が発振電圧Ｖｔよりも常時高くなると、駆動信号Ｖｇ３２は常時“Ｈ”となり第１のスイッチ３２は常時オン状態となる。一方、第１の誤差電圧Ｖｅ１と発振電圧Ｖｔとの比較によって設定される駆動信号Ｖｇ３５は、第２のスイッチ３５をオンオフ駆動する。即ち、図１１の（ｂ）の期間Ｃにおいては、昇圧コンバータとして動作する。
【００１３】
図１１の（ｂ）に示した第１のスイッチ３２と第２のスイッチ３５のオンオフのタイミングは、図１０の（ｂ）に示した第１のスイッチ３２と第２のスイッチ３５のオンオフのタイミングとは異なる。この差異は図１０と図１１で示した制御回路の構成及びその機能の差異によるものである。ＤＣ−ＤＣコンバータにおける、第１のスイッチ３２と第２のスイッチ３５のオンオフの組合わせは、第１のスイッチ３２と第２のスイッチ３５がともにオンの状態、第１のスイッチ３２がオンで第２のスイッチ３５がオフの状態、第１のスイッチ３２と第２のスイッチ３５がともにオフの状態の３種類が基本となる。第１のスイッチ３２がオフ状態で第２のスイッチ３５がオン状態の場合には、インダクタ３４は短絡されて入出力間における電力伝達には関与しないので、この動作状態は避けるようにする。上記３種類の動作状態をどのように組合わせたとしても、１スイッチング周期に占める第１のスイッチ３２のオン時間の割合をδ１、１スイッチング周期に占める第２のスイッチ３５のオン時間の割合をδ２とすると、インダクタ３４に流れる電流が零になることはない条件下において、入出力電圧間には下記の式（３）の関係が成立する。このことは、図１０の（ｂ）の波形間で示す各スイッチのオンオフ動作のタイミングにおいても、図１１の（ｂ）の波形間で示す各スイッチのオンオフのタイミングにおいても同様である。
【００１４】
Ｅｏ／Ｅｉ＝δ１／（１−δ２）                                  （３）
【００１５】
昇降圧可能なＤＣ−ＤＣコンバータの制御方法としては、他の制御方法も考えられている（例えば特許文献３、４参照）。これらはいずれも発振電圧と誤差電圧との比較において、発振電圧もしくは誤差電圧にオフセット電圧を加算もしくは減算する。これにより、第１のスイッチを駆動する駆動信号と第２のスイッチを駆動する駆動信号を形成するものである。
【００１６】
【特許文献１】
特公昭５８−４０９１３号公報
【特許文献２】
米国特許４，３９５，６７５号
【特許文献３】
米国特許５，４０２，０６０号
【特許文献４】
米国特許６，１６６，５２７号
【００１７】
【発明が解決しようとする課題】
上記の従来のＤＣ−ＤＣコンバータにおいては、複数の誤差電圧Ｖｅ１、Ｖｅ２が必要であり、制御回路が複雑化するという問題点があった。
また、第１のスイッチ３２及び第２のスイッチ３５がともにオンオフ動作する昇降圧動作時においては、降圧動作や昇圧動作の時に比べてスイッチング損失が増加するという問題がある。これを解決するために昇降圧動作をする領域を狭くするためには、誤差電圧に加えるオフセット電圧を発振電圧の振幅に近い電圧にする必要がある。しかし、オフセット電圧を発振電圧の振幅に近い電圧にすると、降圧動作や昇圧動作での制御範囲を確保するための誤差電圧の変動幅が大きくなる。そのため制御回路の電源電圧が低い場合には設計が困難になるといった問題があった。
本発明は、上記の問題を解決し、昇圧動作、昇降圧動作及び降圧動作の制御を簡単な構成で可能とし、さらには損失を低減した高効率なＤＣ−ＤＣコンバータを提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記の目的を達成するための、本発明に係るＤＣ−ＤＣコンバータは、第１のスイッチを有する降圧コンバータ部と、第２のスイッチを有する昇圧コンバータ部と、前記第１のスイッチと前記第２のスイッチをそれぞれオンオフする制御部とを備え、入力直流電圧が印加されて出力直流電圧を負荷へ出力する昇降圧型のＤＣ−ＤＣコンバータである。
前記制御部は、前記出力直流電圧を所定の電圧と比較して誤差電圧を出力する誤差増幅回路、発振回路及びパルス幅制御回路を有する。
前記発振回路は、第１の設定電圧と前記第１の設定電圧より低い第２の設定電圧の間を周期的に変化する発振電圧であって、前記誤差電圧が前記第１の設定電圧より高いときは、前記誤差電圧と前記第１の設定電圧との差の増加に応じて前記発振電圧の１周期に占める上昇時間の割合もしくは下降時間の割合が増加する発振電圧を生成し、前記誤差電圧が前記第２の設定電圧より低いときは、前記誤差電圧と前記第２の設定電圧との差の増加に応じて前記発振電圧の１周期に占める上昇時間の割合もしくは下降時間の割合が増加する発振電圧を生成する。
前記パルス幅制御回路は、前記誤差電圧と前記発振電圧とを比較し、前記誤差電圧と前記発振電圧が一致することがない場合には、前記第２のスイッチをオフ状態に固定して、前記第１のスイッチをオンオフする動作をさせる降圧動作モードの制御をするか、又は前記第１のスイッチをオン状態に固定して、前記第２のスイッチをオンオフする動作をさせる昇圧動作モードの制御をする。前記パルス幅制御回路はさらに前記誤差電圧と前記発振電圧が一致することがある場合には、前記第１のスイッチと前記第２のスイッチを共にオンオフする動作をさせる昇降圧動作モードの制御をするように、前記第１のスイッチのオンオフ時間と前記第２のスイッチのオンオフ時間を制御する。
【００１９】
本発明のＤＣ−ＤＣコンバータにおいて、前記誤差増幅回路は、前記出力直流電圧が前記所定の電圧より低くなるほど上昇し、前記出力直流電圧が前記所定の電圧より高くなるほど下降する誤差電圧を出力するように構成される。
前記発振回路は、前記誤差電圧が前記第２の設定電圧より低いときは、前記誤差電圧と前記第２の設定電圧との差が大きいほど前記発振電圧の１周期に占める上昇時間の割合を大きくし、前記誤差電圧が前記第１の設定電圧より高いときは、前記誤差電圧と前記第１の設定電圧との差が大きいほど前記発振電圧の１周期に占める上昇時間の割合を大きくするように構成される。
前記パルス幅制御回路は、前記誤差電圧が前記第２の設定電圧より低い場合には、前記第２のスイッチをオフ状態に固定するとともに、前記発振電圧の上昇期間では前記第１のスイッチをオフ状態とし、それ以外の期間をオン状態とする動作をさせる降圧動作モードの制御をする。前記パルス幅制御回路は、前記誤差電圧が前記第１の設定電圧より高い場合には、前記第１のスイッチをオン状態に固定するとともに、前記発振電圧の上昇期間では前記第２のスイッチをオン状態とし、それ以外の期間をオフ状態とする動作をさせる昇圧動作モードの制御をする。さらに前記パルス幅制御回路は、前記誤差電圧が前記発振電圧と一致することがある場合には、前記発振電圧の上昇期間内において前記誤差電圧が前記発振電圧より低い期間では前記第１のスイッチのオフ状態とし、それ以外の期間をオン状態とする動作をさせ、前記発振電圧の上昇期間内において前記誤差電圧が前記発振電圧より高い期間では前記第２のスイッチのオン状態とし、それ以外の期間をオフ状態とする動作をさせる昇降圧動作モードの制御をする。
【００２０】
本発明のＤＣ−ＤＣコンバータにおいて、前記発振回路は、所定の周期を有するパルス信号に応じて充放電されることにより、前記発振電圧を出力する発振コンデンサを有する。
前記発振回路は、前記発振電圧を前記第２の設定電圧に維持している状態のとき、前記パルス信号が入力されると前記発振コンデンサを充電し、前記発振電圧が第１の設定電圧に至ると前記発振コンデンサを放電し、前記発振電圧が前記第２の設定電圧に至ると前記発振コンデンサを充放電せずに前記発振電圧を前記第２の設定電圧付近に維持するように構成してもよい。
【００２１】
本発明のＤＣ−ＤＣコンバータにおいて、前記発振回路は、第１の設定電圧と前記第１の設定電圧より低い第２の設定電圧の間を周期的に上昇または下降する三角波状の発振電圧であって、前記誤差電圧が前記第１の設定電圧より高いときは、前記誤差電圧と前記第１の設定電圧との差の増加に応じて周期が減少する発振電圧を生成し、前記誤差電圧が前記第２の設定電圧より低いときは、前記誤差電圧と前記第２の設定電圧との差の増加に応じて周期が減少する発振電圧を生成するように構成してもよい。
【００２２】
本発明のＤＣ−ＤＣコンバータにおいて、前記誤差増幅回路は、前記出力直流電圧が前記所定の電圧より低くなるほど上昇し、前記出力直流電圧が前記所定の電圧より高くなるほど下降する誤差電圧を出力するように構成される。
前記発振回路は、前記誤差電圧が前記第２の設定電圧より低いときは、前記誤差電圧と前記第２の設定電圧との差が大きいほど前記発振電圧の１周期に占める上昇時間の割合を大きくし、前記誤差電圧が前記第１の設定電圧より高いときは、前記誤差電圧と前記第１の設定電圧との差が大きいほど前記発振電圧の１周期に占める上昇時間の割合を大きくするように構成される。
前記パルス幅制御回路は、前記誤差電圧が前記第２の設定電圧より低い場合には、前記第２のスイッチをオフ状態に固定するとともに、前記発振電圧の上昇期間では前記第１のスイッチをオフ状態とし、それ以外の期間をオン状態とする動作をさせる降圧動作モードの制御をする。前記パルス幅制御回路は、前記誤差電圧が前記第１の設定電圧より高い場合には、前記第１のスイッチをオン状態に固定するとともに、前記発振電圧の上昇期間では前記第２のスイッチをオン状態とし、それ以外の期間をオフ状態とする動作をさせる昇圧動作モードの制御をする。さらに前記パルス幅制御回路は、前記誤差電圧が前記発振電圧と一致することがある場合には、前記発振電圧の上昇期間内において前記誤差電圧が前記発振電圧より低い期間を前記第１のスイッチのオフ状態とし、それ以外の期間をオン状態とする動作をさせ、前記発振電圧の上昇期間内において前記誤差電圧が前記発振電圧より高い期間を前記第２のスイッチのオン状態とし、それ以外の期間をオフ状態とする動作をさせる昇降圧動作モードの制御をする。
【００２３】
本発明のＤＣ−ＤＣコンバータにおいて、前記発振回路は、前記発振電圧の上昇速度を前記誤差電圧の変化にかかわらず一定とし、前記発振電圧の下降速度を、前記誤差電圧が前記第１の設定電圧より高いほど速くし、また前記第２の設定電圧より低いほど速くなるように構成される。
前記パルス幅制御回路は、前記発振電圧の下降期間では、前記第１のスイッチをオン状態とし、前記第２のスイッチをオフ状態とし、前記発振電圧の上昇期間では、前記誤差電圧が前記発振電圧より高い場合に前記第１のスイッチと前記第２のスイッチをともにオン状態とし、前記誤差電圧が前記発振電圧より低い場合に前記第１のスイッチと前記第２のスイッチをともにオフ状態とするように構成してもよい。
【００２４】
本発明のＤＣ−ＤＣコンバータにおいて、前記誤差増幅回路は、前記出力直流電圧が前記所定の電圧より低くなるほど上昇し、前記出力直流電圧が前記所定の電圧より高くなるほど下降する誤差電圧を出力するように構成される。
前記発振回路は、前記発振電圧の下降速度を前記誤差電圧の変化にかかわらず一定とし、前記発振電圧の上昇速度を、前記誤差電圧が前記第１の設定電圧より高いほど速くし、また前記第２の設定電圧より低いほど速くなるように構成される。
前記パルス幅制御回路は、前記発振電圧の上昇期間では、前記第１のスイッチをオン状態とし、前記第２のスイッチをオフ状態とし、前記発振電圧の下降期間では、前記誤差電圧が前記発振電圧より高い場合に前記第１のスイッチと前記第２のスイッチをともにオン状態とし、前記誤差電圧が前記発振電圧より低い場合に前記第１のスイッチと前記第２のスイッチをともにオフ状態とするように構成してもよい。
【００２５】
本発明のＤＣ−ＤＣコンバータにおいて、前記発振回路は、前記降圧動作モードにおいて、所定の第３の設定電圧を前記誤差電圧と比較して、前記誤差電圧が前記出力直流電圧を下降させる方向において前記第３の設定電圧を越えた場合、前記誤差電圧と前記第３の設定電圧との電圧の差が大きいほど前記発振電圧の周期を長くするように構成してもよい。
本発明のＤＣ−ＤＣコンバータにおいて、前記発振回路は、前記第２の設定電圧より低い電圧の第３の設定電圧に対して、前記誤差電圧が前記第３の設定電圧より低い場合、前記誤差電圧と前記第３の設定電圧との電圧の差が大きいほど前記発振電圧の周期を長くするように構成してもよい。
【００２６】
本発明のＤＣ−ＤＣコンバータにおいて、前記発振回路は、前記第２の設定電圧より低い電圧の第３の設定電圧に対して、前記誤差電圧が前記第３の設定電圧より低い場合、前記誤差電圧と前記第３の設定電圧との電圧の差が大きいほど前記発振電圧の下降速度を遅くするように構成してもよい。
本発明のＤＣ−ＤＣコンバータにおいて、前記発振回路は、前記第２の設定電圧より低い電圧の第３の設定電圧に対して、前記誤差電圧が前記第３の設定電圧より低い場合、前記誤差電圧と前記第３の設定電圧との電圧の差が大きいほど前記発振電圧の上昇速度を遅くするように構成してもよい。
【００２７】
本発明のＤＣ−ＤＣコンバータにおいて、前記第３の設定電圧は、前記入力直流電圧が低いほど前記第２の設定電圧に近づくように設定してもよい。
本発明のＤＣ−ＤＣコンバータにおいて、前記制御部において、前記誤差電圧と前記第１の設定電圧との比較動作において所定のヒステリシス特性を有するように構成してもよい。
本発明のＤＣ−ＤＣコンバータにおいて、前記発振回路は、前記誤差電圧が前記第１の設定電圧より高くなるとき、前記発振電圧の１周期に占める上昇時間の割合を小さくするようにように構成してもよい。
【００２８】
本発明のＤＣ−ＤＣコンバータにおいて、前記制御部において、前記誤差電圧と前記第２の設定電圧との比較動作において所定のヒステリシス特性を有するように構成してもよい。
本発明のＤＣ−ＤＣコンバータにおいて、前記発振回路は、前記誤差電圧が前記第２の設定電圧より低くなるとき、前記発振電圧の１周期に占める上昇時間の割合を小さくするようにように構成してもよい。
【００３０】
【発明の実施の形態】
以下、本発明に係るＤＣ−ＤＣコンバータの好適な実施の形態について添付の図１から図９を参照しつつ説明する。
【００３１】
《実施の形態１》
本発明の実施の形態１を図１から図３を参照して説明する。
図１は本発明に係る実施の形態１のＤＣ−ＤＣコンバータの構成を示す回路図である。図１において、実施の形態１のＤＣ−ＤＣコンバータ５０は、電圧Ｅｉの入力直流電源１が接続された、ＰチャネルＭＯＳＦＥＴからなる第１のスイッチ２とダイオードである第１の整流部３とインダクタ４とで構成される降圧コンバータ部５１、インダクタ４を共有してＮチャネルＭＯＳＦＥＴからなる第２のスイッチ５とダイオードである第２の整流部６とで構成される昇圧コンバータ部５２、及び出力コンデンサ７を備えている。出力コンデンサ７の両端子間の電圧Ｅｏは出力直流電圧として負荷８に印加されている。
【００３２】
第１のスイッチ２、インダクタ４及び第２のスイッチ５は直列に接続されて直流電源１の正極１Ａと負極１Ｂ間に接続されている。第１のスイッチ２と第２のスイッチ５が共にオンになると、インダクタ４に入力直流電圧Ｅｉが印加される。第１の整流手段３、インダクタ４及び第２の整流手段６は直列に接続され、第１の整流手段３と第２の整流手段６が共にオンになるとインダクタ４の電圧が出力コンデンサ７に印加される。
第１のスイッチ２と第２のスイッチ５をオンオフ制御する制御部５３は、誤差増幅回路１０、発振回路１１及びパルス幅制御回路１２を備えている。誤差増幅回路１０は、出力直流電圧Ｅｏを検出して誤差電圧Ｖｅを出力する。発振回路１１は、発振電圧Ｖｔを出力する。パルス幅制御回路１２は誤差電圧Ｖｅと発振電圧Ｖｔとを入力し、第１のスイッチ２をオンオフ駆動する駆動電圧Ｖｇ２と、第２のスイッチ５をオンオフ駆動する駆動電圧Ｖｇ５とを出力する。
【００３３】
図２は制御部５３の誤差増幅回路１０、発振回路１１及びパルス幅制御回路１２の詳細な回路図である。
図２において、誤差増幅回路１０は、基準電圧源１００、出力直流電圧Ｅｏを分圧する２つの直列接続されてた抵抗１０１、１０２、基準電圧源１００の電圧Ｅｒと検出電圧とを比較し比較結果の誤差を増幅して誤差信号Ｖｅを出力する誤差増幅器１０３を有している。
発振回路１１は、静電容量Ｃを有する発振コンデンサ１１０及び定電流回路１１１を有し、定電流回路１１１に流れる定電流Ｉ１で発振コンデンサ１１０を充電するＰＮＰトランジスタ１１２とＰＮＰトランジスタ１１３からなるカレントミラー回路とを有する。また入力直流電圧Ｅｉを分圧して第１の設定電圧Ｅ１と第２の設定電圧Ｅ２とを出力する抵抗１１４、ダイオード１１５及び抵抗１１６の直列回路を有する。発振コンデンサ１１０を放電するＮＰＮトランジスタ１１７とＮＰＮトランジスタ１１８とからなるカレントミラー回路を更に有し、第１の設定電圧Ｅ１の出力点にベース端子が接続されたＮＰＮトランジスタ１３０を有する。このＮＰＮトランジスタ１３０のエミッタ端子と誤差増幅器１０３の出力端子の間に抵抗１３１が接続されている。
【００３４】
ＰＮＰトランジスタ１３２とＰＮＰトランジスタ１３３からなるカレントミラー回路は、抵抗１３１に流れる電流を、ＮＰＮトランジスタ１１７とＮＰＮトランジスタ１１８とからなるカレントミラー回路に供給するように構成されている。ＰＮＰトランジスタ１３４はそのベース端子に第２の設定電圧Ｅ２が印加されており、コレクタ端子はＮＰＮトランジスタ１１７のベース端子に接続されている。ＰＮＰトランジスタ１３４のエミッタ端子と誤差増幅器１０３の出力端子との間には抵抗１３５が接続されている。比較器１３６は第１の設定電圧Ｅ１と発振コンデンサ１１０の電圧Ｖｔとを比較する。比較器１３７は第２の設定電圧Ｅ２と発振コンデンサ１１０の電圧Ｖｔとを比較する。ＮＯＲ回路１３８には比較器１３６の出力が入力され、ＮＯＲ回路１３９はＮＯＲ回路１３８とともにフリップフロップを構成する。
【００３５】
クロック信号源１４０は周期ＴのワンショットパルスをＮＯＲ回路１３９へ入出力する。ＰチャネルＭＯＳＦＥＴ１４１は、ＮＯＲ回路１３８の出力Ｖｘで駆動されて、ＰＮＰトランジスタ１１２とＰＮＰトランジスタ１１３とからなるカレントミラー回路のエミッタ−ベース間を短絡する。ＮＯＲ回路１３８の出力Ｖｘと比較器１３７の出力が入力されるＮＯＲ回路１４２の出力はＮチャネルＭＯＳＦＥＴ１４３のゲートに印加されこれを駆動する。
ＮチャネルＭＯＳＦＥＴ１４３及びこれに接続された抵抗１４４を経て、発振コンデンサ１１０は放電する。ＮＯＲ回路１３９の出力がゲートに印加されて駆動されるＮチャネルＭＯＳＦＥＴ１４５は、ＮＰＮトランジスタ１１７とＮＰＮトランジスタ１１８からなるカレントミラー回路のベース−エミッタ間を短絡する。
【００３６】
パルス幅制御回路１２は、誤差増幅器１０３の出力電圧Ｖｅと発振コンデンサ１１０の電圧Ｖｔとを比較する比較器１２０を有する。この比較器１２０の出力ＶｙとＮＯＲ回路１３９の出力はＯＲ回路１２１に入力される。比較器１２０の出力ＶｙとＮＯＲ回路１３８の出力ＶｘがＡＮＤ回路１２２に入力される。ＯＲ回路１２１の出力は、インバータ１２３を経て、第１のスイッチ２に入力される。第１のスイッチ２の駆動電圧Ｖｇ２となる。ＡＮＤ回路１２２の出力は、第２のスイッチ５の駆動電圧Ｖｇ５である。
【００３７】
上記のように構成された実施の形態１のＤＣ−ＤＣコンバータの動作を以下に説明する。
第１のスイッチ２及び第２のスイッチ５は制御部５３により同じスイッチング周期Ｔでオンオフ動作をする。第１のスイッチ２及び第２のスイッチ５の１スイッチング周期におけるそれぞれのオン時間の割合である時比率を、それぞれδ１、δ２とする。第２のスイッチ５がオン状態となる期間は第１のスイッチ２もオン状態であり、時比率δ１は時比率δ２より大きいものとする（δ１＞δ２）。説明の便宜上、第１の整流部及び第２の整流部のオン状態における順方向電圧降下は無視する。
【００３８】
まず、第１のスイッチ２と第２のスイッチ５が共にオン状態の時、入力直流電源１の電圧Ｅｉがインダクタ４に印加される。印加期間は時比率δ２と周期Ｔとの積（δ２・Ｔ）で表される。この期間に、入力直流電源１からインダクタ４に電流が流れ、磁気エネルギーが蓄積される。
次に、第１のスイッチ２と第２のスイッチ５が共にオフ状態の時、第１の整流部３と第２の整流部６がオン状態となり、インダクタ４には出力直流電圧Ｅｏが逆方向に印加される。印加期間は周期Ｔから時比率δ１と周期Ｔの積を差引いた値（Ｔ−δ１・Ｔ）で表され、インダクタ４から出力コンデンサ７へ電流が流れ、蓄積された磁気エネルギーは放出される。
最後に、第１のスイッチ２がオン状態で第２のスイッチ５がオフ状態の時、第２の整流部６がオン状態となり、インダクタ４には入力直流電圧Ｅｉと出力直流電圧Ｅｏの差の電圧（Ｅｉ−Ｅｏ）が印加される。この期間は式（δ１・Ｔ−δ２・Ｔ）で表され、インダクタ４を経て入力直流電源１から出力コンデンサ７へ電流が流れる。
【００３９】
以上のように磁気エネルギーの蓄積と放出の動作を繰り返すことにより、出力コンデンサ７から負荷８へ電力が供給される。インダクタ４の磁気エネルギーの蓄積と放出が均衡する安定動作状態においては、インダクタ４の印加電圧と印加時間の積の和はゼロであるから、下記の式（４）が成り立つ。
【００４０】
Ｅｉ・δ２・Ｔ＋（Ｅｉ−Ｅｏ）（δ１・Ｔ−δ２・Ｔ）
−Ｅｏ（Ｔ−δ１・Ｔ）＝０                                        （４）
【００４１】
上記の式（４）を整理すると、下記の式（５）に示される変換特性式が得られる。
【００４２】
Ｅｏ／Ｅｉ＝δ１／（１−δ２）                                  （５）
【００４３】
上記の式（５）の変換特性式からわかるように、時比率δ１、δ２を制御することにより、理論上は任意の入力直流電圧Ｅｉから任意の出力直流電圧Ｅｏを得ることができ、ＤＣ−ＤＣコンバータを昇降圧コンバータとして動作させることが可能となる。
第２のスイッチ５が常時オフ状態となる時比率δ２が零（δ２＝０）の場合は、下記の式（６）に示すように降圧コンバータとして動作する降圧動作モードとなる。
【００４４】
Ｅｏ／Ｅｉ＝δ１                                                （６）
【００４５】
また、第１のスイッチ２が常時オン状態となる時比率δ１が１に等しい（δ１＝１）場合は、下記の式（７）に示すように昇圧コンバータとして動作する昇圧動作モードとなる。
【００４６】
Ｅｏ／Ｅｉ＝１／（１−δ２）                                    （７）
【００４７】
図３の（ａ）から（ｃ）は、図２に示す制御部５３の各部波形図である。図３の（ａ）から（ｃ）において、クロック信号源１４０からのパルス出力Ｖｃ、発振コンデンサ１１０の発振電圧Ｖｔ、誤差増幅回路１０からの誤差電圧Ｖｅ、ＮＯＲ回路１３８の出力Ｖｘ、パルス幅制御回路１２における比較器１２０の出力Ｖｙ、ＯＲ回路１２１の出力Ｖ１２１、及び第２のスイッチ５の駆動電圧Ｖｇ５の波形を示す。尚、図３において、第１のスイッチ２の駆動電圧Ｖｇ２ではなく、その反転電圧であるＯＲ回路１２１の出力Ｖ１２１を示したのは、以下の理由による。
【００４８】
第１のスイッチ２はＰチャネルＭＯＳＦＥＴであるので、ゲートに印加される駆動電圧Ｖｇ２が“Ｌ”（論理レベルの「低」）でオン、“Ｈ”（論理レベルの「高」）でオフ状態となる。従って通常のスイッチのように”Ｌ”でオフ、”Ｈ”でオンとなるものとはオンオフ状態を表す波形の意味が反対となり混乱を起こす恐れがある。図２で比較器１２０の出力ＶｙとＮＯＲ回路１３９の出力との論理否定和をとって駆動電圧Ｖｇ２とすればよいが、理解を容易にするためにＯＲ回路１２１とインバータ１２３による構成とし、ＯＲ回路１２１の出力Ｖ１２１を図３に示した。すなわち図３では、ＯＲ回路１２１の出力Ｖ１２１を示すことにより、第１のスイッチ２のオンオフ状態が”Ｈ”でオン、”Ｌ”でオフとなるようにして容易に理解できるようにした。図３の（ａ）は発振電圧Ｖｔが誤差電圧Ｖｅより大きい場合、（ｂ）は発振電圧Ｖｔと誤差電圧Ｖｅの波形が交差する場合、すなわち一致することがある場合（ｃ）は発振電圧Ｖｔが誤差電圧Ｖｅより小さい場合を示す。
【００４９】
制御部５３の動作を図２及び図３を参照しながら説明する。説明の便宜上、ダイオードの順方向電圧降下、すなわちオン状態にあるＮＰＮトランジスタのベース−エミッタ間の電圧とＰＮＰトランジスタのエミッタ−ベース間の電圧は等しいものとしこれを電圧Ｖｄで表す。電圧Ｖｄは第１の設定電圧Ｅ１と第２の設定電圧Ｅ２との差に等しい。
誤差増幅回路１０の出力する誤差電圧Ｖｅについて、出力直流電圧Ｅｏを抵抗１０１と抵抗１０２で分圧して検出された電圧が、基準電圧源１００の基準電圧Ｅｒより高くなると誤差電圧Ｖｅは下降し、低くなると上昇する。即ち、入力直流電圧Ｅｉが高くなったり、負荷８が軽くなって出力直流電圧Ｅｏが上昇しようとすると、誤差電圧Ｖｅは下降する。逆に、入力直流電圧Ｅｉが低くなったり、負荷８が重くなって出力直流電圧Ｅｏが下降しようとすると、誤差電圧Ｖｅは上昇する。図３の（ａ）は誤差電圧Ｖｅが発振電圧Ｖｔより低い状態を示し、入力直流電圧Ｅｉが出力直流電圧Ｅｏより高い場合である。図３の（ｂ）は誤差電圧Ｖｅと発振電圧Ｖｔの波形が交差している状態を示し、入力直流電圧Ｅｉが出力直流電圧Ｅｏに近い場合である。図３の（ｃ）は誤差電圧Ｖｅが発振電圧Ｖｔより高い状態を示し、入力直流電圧Ｅｉが低い場合である。
【００５０】
発振回路１１の発振コンデンサ１１０は、第１の設定電圧Ｅ１と第２の設定電圧  Ｅ２（Ｅ２＜Ｅ１）との間で充放電され、発振電圧Ｖｔを出力する。この充電期間は、クロック信号源１４０からのパルス信号Ｖｃを受けることにより始まる。
まず、ＮＯＲ回路１３９が“Ｌ”を出力し、ＮＯＲ回路１３９と組み合わされてフリップフロップを構成するＮＯＲ回路１３８の出力Ｖｘが“Ｈ”となる。このため、ＦＥＴ１４１はオフ状態となって、定電流源１１１の電流Ｉ１がＰＮＰトランジスタ１１２とＰＮＰトランジスタ１１３のカレントミラー回路を経て発振コンデンサ１１０に流れ、発振コンデンサ１１０は充電される。ＦＥＴ１４３はオフ状態であるので抵抗１４４による放電は行われない。しかし、ＦＥＴ１４５はオフ状態なのでＮＰＮトランジスタ１１７とＮＰＮトランジスタ１１８とのカレントミラー回路による放電は行われる。ＮＰＮトランジスタ１１７とＮＰＮトランジスタ１１８とのカレントミラー回路による放電電流は、誤差電圧Ｖｅによって決定される。
【００５１】
図３の（ｂ）に示すように、誤差電圧Ｖｅが第１の設定電圧Ｅ１と第２の設定電圧Ｅ２の間にある場合、ＮＰＮトランジスタ１３０とＰＮＰトランジスタ１３４とはともにオフ状態となる。従って、ＮＰＮトランジスタ１１７とＮＰＮトランジスタ１１８によるカレントミラー回路を経て、発振コンデンサ１１０から放電する電流はなく、発振コンデンサ１１０は、定電流Ｉ１で充電される。従って、発振コンデンサ１１０の充電速度、即ち発振電圧Ｖｔの上昇速度は一定である。
図３の（ａ）に示すように、誤差電圧Ｖｅが第２の設定電圧Ｅ２より低い場合、ＰＮＰトランジスタ１３４はオフ状態となるが、ＮＰＮトランジスタ１３０はオン状態となり、抵抗１３１に電流が流れる。抵抗１３１には第１の設定電圧Ｅ１から電圧Ｖｄと誤差電圧Ｖｅを差し引いた電圧（Ｅ１−Ｖｄ−Ｖｅ）が印加される。第２の設定電圧Ｅ２は第１の設定電圧Ｅ１と電圧Ｖｄとの差に等しいので（Ｅ２＝Ｅ１−Ｖｄ）、抵抗１３１の抵抗値をＲ１３１とすると、抵抗１３１に流れる電流は式（Ｅ２−Ｖｅ）／Ｒ１３１  で計算される値となる。この電流が発振コンデンサ１１０からＰＮＰトランジスタ１３２とＰＮＰトランジスタ１３３とを含むカレントミラー回路、及びＮＰＮトランジスタ１１７とＮＰＮトランジスタ１１８とを含むカレントミラー回路を経て流れ、発振コンデンサ１１０は放電する。但し、この電流は電圧Ｖｅが最も低くなったときでも定電流Ｉ１よりは大きくならないように設定される。従って、発振コンデンサ１１０は、下記の式（８）で表される電流Ｉ１３１で充電される。
【００５２】
Ｉ１３１＝Ｉ１−（Ｅ２−Ｖｅ）／Ｒ１３１                        （８）
【００５３】
充電電流Ｉ１３１は、誤差電圧Ｖｅが第２の設定電圧Ｅ２より低いほど少なくなり、発振コンデンサ１１０の充電速度、即ち発振電圧Ｖｔの上昇速度は遅くなる。
図３の（ｃ）に示すように、誤差電圧Ｖｅが第１の設定電圧Ｅ１より高い場合には、ＮＰＮトランジスタ１３０はオフ状態となるが、ＰＮＰトランジスタ１３４はオン状態となり、抵抗１３５に電流が流れる。抵抗１３５には式（Ｖｅ−（Ｅ２＋Ｖｄ））で表される電圧が印加される。第１の設定電圧Ｅ１は、第２の設定電圧Ｅ２と電圧Ｖｄとの和（Ｅ１＝Ｅ２＋Ｖｄ）であるから、抵抗１３５の抵抗値をＲ１３５とすると、抵抗１３５に流れる電流は、式（Ｖｅ−Ｅ１）／Ｒ１３５  で表される値となる。この電流がＮＰＮトランジスタ１１７とＮＰＮトランジスタ１１８とを含むカレントミラー回路を経て流れ発振コンデンサ１１０は放電する。但し、この電流は誤差電圧Ｖｅが最も高くなったときでも定電流Ｉ１よりは大きくならないように設定される。従って、発振コンデンサ１１０は、下記の式（９）で表される電流Ｉ１３５で充電される。
【００５４】
Ｉ１３５＝Ｉ１−（Ｖｅ−Ｅ１）／Ｒ１３５                        （９）
【００５５】
充電電流Ｉ１３５は、誤差電圧Ｖｅが第１の設定電圧Ｅ１より高いほど少なくなり、発振コンデンサ１１０の充電速度、即ち発振電圧Ｖｔの上昇速度は遅くなる。
発振コンデンサ１１０の充電が進み、発振電圧Ｖｔが第１の設定電圧Ｅ１に至ると、比較器１３６の出力は“Ｈ”になり、フリップフロップのＮＯＲ回路１３８の出力Ｖｘは“Ｌ”となる。同時にＮＯＲ回路１３９の出力Ｖｘは“Ｈ”となる。出力Ｖｘが“Ｌ”のときのＦＥＴ１４１はオン状態になり、ＰＮＰトランジスタ１１３はオフ状態になって、発振コンデンサ１１０への充電電流を停止する。ＮＯＲ回路１４２の出力は“Ｈ”であるので、ＦＥＴ１４３がオン状態となり、発振コンデンサ１１０を抵抗１４４で放電する。ＮＯＲ回路１３９から“Ｈ”の出力を受けたＦＥＴ１４５はオン状態となる。そのためＮＰＮトランジスタ１１８はオフ状態になり、ＮＰＮトランジスタ１１８による発振コンデンサ１１０の放電は停止する。従って、発振コンデンサ１１０は抵抗１４４のみを経て放電し、発振電圧Ｖｔは下降する。
【００５６】
発振コンデンサ１１０の放電が進み、発振電圧Ｖｔが第２の設定電圧Ｅ２に至ると、比較器１３７の出力は“Ｈ”になり、ＮＯＲ回路１４２の出力は“Ｌ”となる。これにより、ＦＥＴ１４３がオフ状態となり、発振コンデンサ１１０の放電は停止する。この状態では、発振コンデンサ１１０は充電も放電もされないので、発振電圧Ｖｔは第２の設定電圧Ｅ２よりわずかに低い電圧を維持する。この状態において、クロック信号源１４０から次のパルス信号が入力されるのを待つ。クロック信号源１４０からのパルス信号が入力されると、ＮＯＲ回路１３８とＮＯＲ回路１３９によるフリップフロップの出力が反転する。これにより、再び充電が開始される。
以上のように、発振コンデンサ１１０は第１の設定電圧Ｅ１と第２の設定電圧Ｅ２との間で充放電され、発振電圧Ｖｔを出力する。第１実施例の場合、第１の設定電圧Ｅ１と第２の設定電圧Ｅ２との電位差はＶｄであるので、発振電圧Ｖｔの上昇期間Ｔｃは下記の式（１０）〜式（１２）によって表される。
【００５７】
Ｖｅ＜Ｅ２  の時、Ｔｃ＝Ｃ・Ｒ１３１・Ｖｄ／（Ｅ２−Ｖｅ）    （１０）
【００５８】
Ｅ２≦Ｖｅ≦Ｅ１  の時、Ｔｃ＝Ｃ・Ｖｄ／Ｉ１                  （１１）
【００５９】
Ｖｅ＞Ｅ１  の時、Ｔｃ＝Ｃ・Ｒ１３５・Ｖｄ／（Ｖｅ−Ｅ１）    （１２）
【００６０】
パルス幅制御回路１２において、比較器１２０の出力ＶｙとＮＯＲ回路１３９の出力がＯＲ回路１２１に入力されて得られた論理和の出力Ｖ１２１はインバータ１２３に入力されて反転し、出力の駆動電圧Ｖｇ２が得られる。駆動電圧Ｖｇ２が“Ｈ”となるのは、出力Ｖｘが“Ｈ”となる発振電圧Ｖｔの上昇期間中であり、且つ出力Ｖｙが“Ｌ”となる電圧Ｖｅが発振電圧Ｖｅより小さい（Ｖｅ＜Ｖｔ）期間である。即ち、第１のスイッチ２がオフ状態のなるのは、発振電圧Ｖｔの上昇期間内において上記（Ｖｅ＜Ｖｔ）の期間のみである。
一方、比較器１２０の出力ＶｙとＮＯＲ回路１３８の出力ＶｘがＡＮＤ回路１２２に入力されて、論理積である駆動電圧Ｖｇ５が得られる。駆動電圧Ｖｇ５が“Ｈ”となるのは、出力Ｖｘが“Ｈ”となる発振電圧Ｖｔの上昇期間であり、且つ出力Ｖｙが“Ｈ”となる電圧Ｖｅが電圧Ｖｔより大きい（Ｖｅ＞Ｖｔ）期間である。即ち、第２のスイッチ５がオン状態となるのは、発振電圧Ｖｔの上昇期間内において前記（Ｖｅ＞Ｖｔ）の期間のみである。
【００６１】
図３の（ａ）に示すように、入力直流電圧Ｅｉが出力直流電圧Ｅｏより高く、誤差電圧Ｖｅが発振電圧Ｖｔより低い場合、比較器１２０の出力Ｖｙは常時“Ｌ”であるので、駆動電圧Ｖｇ５も常時“Ｌ”であり第２のスイッチ５は常時オフ状態となる。一方、ＯＲ回路１２１の出力Ｖ１２１、即ち駆動電圧Ｖｇ２の反転電圧は、発振電圧Ｖｔの上昇期間中は“Ｌ”となるので、第１のスイッチ２は発振電圧Ｖｔの上昇期間中はオフ状態、他の期間はオン状態となる。この第１のスイッチ２がオフ状態であるオフ期間（１−δ１）Ｔは、下記の式（１３）で表される。
【００６２】
（１−δ１）Ｔ＝Ｔｃ＝Ｃ・Ｒ１３１・Ｖｄ／（Ｅ２−Ｖｅ）      （１３）
【００６３】
この場合、実施の形態１のＤＣ−ＤＣコンバータは、下記の式（１４）に示す時比率δ１で動作する降圧動作モードとなる。
【００６４】
δ１＝１−Ｃ・Ｒ１３１・Ｖｄ／（Ｅ２−Ｖｅ）／Ｔ              （１４）
【００６５】
第１のスイッチ２の時比率δ１は、誤差電圧Ｖｅが低下するほど小さくなる。入力直流電圧Ｅｉが高くなるほど、誤差電圧Ｖｅが低下して、時比率δ１が小さくなるように制御することにより、出力直流電圧Ｅｏを安定化することができる。
図３の（ｂ）に示すように、入力直流電圧Ｅｉの値が出力直流電圧Ｅｏの値に近く、誤差電圧Ｖｅの波形が発振電圧Ｖｔの波形と交差している場合、すなわち誤差電圧Ｖｅと発振電圧Ｖｔが一致することがある場合、発振電圧Ｖｔの上昇期間Ｔｃ内において誤差電圧Ｖｅが発振電圧Ｖｔより大きいときのみ（Ｖｅ＞Ｖｔ）、第２のスイッチ５はオン状態となる。また発振電圧Ｖｔの上昇期間Ｔｃ内において誤差電圧Ｖｅが発振電圧Ｖｔより小さいときのみ（Ｖｅ＜Ｖｔ）、第１のスイッチ２はオフ状態となる。発振電圧Ｖｔの上昇期間Ｔｃ内において、（Ｖｅ＞Ｖｔ）の期間は、式  Ｃ（Ｖｅ−Ｅ２）／Ｉ１  によって表され、Ｖｅ＜Ｖｔの期間は、式  Ｃ（Ｅ１−Ｖｅ）／Ｉ１  によって表される。従って、実施の形態１のＤＣ−ＤＣコンバータは、第１のスイッチ２が下記の式（１５）に示す時比率δ１でオンオフ動作し、第２のスイッチ５が下記の式（１６）に示す時比率δ２でオンオフ動作する昇降圧動作モードである。
【００６６】
δ１＝１−Ｃ（Ｅ１−Ｖｅ）／Ｉ１／Ｔ                          （１５）
【００６７】
δ２＝Ｃ（Ｖｅ−Ｅ２）／Ｔ                                    （１６）
【００６８】
入力直流電圧Ｅｉが高くなるほど、誤差電圧Ｖｅは低下し、第１のスイッチ２の時比率δ１が小さくなると共に第２のスイッチ５の時比率δ２も小さくなる。これにより、出力直流電圧Ｅｏを安定化する制御ができる。
図３の（ｃ）に示すように、入力直流電圧Ｅｉが出力直流電圧Ｅｏより低く、誤差電圧Ｖｅが発振電圧Ｖｔより高い場合、比較器１２０の出力Ｖｙは常時“Ｈ”である。従って、ＯＲ回路１２１の出力Ｖ１２１、即ち駆動電圧Ｖｇ２の反転電圧は常時“Ｈ”であり、第１のスイッチ２は常時オン状態となる。駆動電圧Ｖｇ５は、発振電圧Ｖｔの上昇期間は“Ｈ”であるので、第２のスイッチ５は発振電圧Ｖｔの上昇期間はオン状態、他の期間はオフ状態となる。第２のスイッチ５がオン状態となるオン期間δ２・Ｔは、下記式（１７）で表される。
【００６９】
δ２・Ｔ＝Ｔｃ＝Ｃ・Ｒ１３５・Ｖｄ／（Ｖｅ−Ｅ１）            （１７）
【００７０】
この場合、本実施の形態１のＤＣ−ＤＣコンバータは、下記の式（１８）に示す時比率δ２で動作する昇圧動作モードとなる。
【００７１】
δ２＝Ｃ・Ｒ１３５・Ｖｄ／（Ｖｅ−Ｅ１）／Ｔ                  （１８）
【００７２】
第２のスイッチ５のオン期間を決める時比率δ２は、誤差電圧Ｖｅが上昇するほど大きくなる。誤差電圧Ｖｅは入力直流電圧Ｅｉが低くなるほど上昇し、時比率δ２が大きくなる。これにより、出力直流電圧Ｅｏを安定化する制御ができる。
以上のように、実施の形態１のＤＣ−ＤＣコンバータは、１つの発振電圧Ｖｔと１つの誤差電圧とを比較することによって、第１のスイッチ及び第２のスイッチをオンオフ動作する２つの駆動信号を送出する。これにより、降圧動作、昇降圧動作及び昇圧動作の制御をすることが可能となる。
【００７３】
上記の実施の形態１において、誤差増幅回路１１の出力の誤差電圧Ｖｅは、出力直流電圧Ｅｏが上昇しようとすると下降し、逆に出力直流電圧Ｅｏが下降しようとすると上昇するものとして説明した。しかし本発明はこの動作に限定されるものではなく、上記の動作とは逆の動作も駆動信号Ｖｇ２とＶｇ５を逆転することにより可能である。この場合でも本発明の実施の形態１のＤＣ−ＤＣコンバータと同様の動作を行う。
本発明の実施の形態１のＤＣ−ＤＣコンバータでは、入力直流電圧Ｅｉを抵抗１１４とダイオード１１５と抵抗１１６とで電圧分割することにより第１の設定電圧Ｅ１と第２の設定電圧Ｅ２を得る構成である。実施の形態１において、このように構成したのは、入力直流電圧Ｅｉの変動に対し、高電位側と低電位側にカレントミラー回路のための電圧を確保できるとともに、発振電圧Ｖｔの振幅を固定にできるからである。しかし、第１及び第２の設定電圧Ｅ１及びＥ２をそれぞれの差基準電圧源等を用いて設定しても本発明の効果に変わりは無く、本発明は電圧分割の方法に限定されるものではない。
【００７４】
本発明の実施の形態１のＤＣ−ＤＣコンバータの制御方法では、誤差電圧Ｖｅが第１の設定電圧Ｅ１より高いほど、又は誤差電圧Ｖｅが第２の設定電圧Ｅ２より低いほど、発振電圧Ｖｔの上昇時間を長くしている。一方、誤差電圧Ｖｅが第２の設定電圧Ｅ２以上で、第１の設定電圧Ｅ１以下のとき（Ｅ２≦Ｖｅ≦Ｅ１）には発振電圧Ｖｔの上昇時間を最小値に固定している。しかし本発明は上記の制御方法に限定されるものではない。例えば、第１の設定電圧Ｅ１と第２の設定電圧Ｅ２との間の電圧を有する別の設定電圧Ｅｘを設け、誤差電圧Ｖｅと設定電圧Ｅｘとを比較し、誤差電圧Ｖｅが設定電圧Ｅｘと等しいとき（Ｖｅ＝Ｅｘ）発振電圧Ｖｔの上昇時間を最小とし、誤差電圧Ｖｅと設定電圧Ｅｘとの電位差が大きくなるほど発振電圧Ｖｔの上昇時間を長くする構成も本発明に含まれる。
本発明の実施の形態１のＤＣ−ＤＣコンバータでは、クロック信号源１４０からのパルス信号によって発振コンデンサ１１０を充電するタイミングを規定したが、クロック信号源１４０を本発明のＤＣ−ＤＣコンバータの外部に設けた構成でも構わない。即ち、本発明の実施の形態１のＤＣ−ＤＣコンバータにおいて、外部信号を受信する受信手段を設けた構成とし、その外部信号に同期して動作する外部同期型のＤＣ−ＤＣコンバータとしても動作させることができる。なお、実施の形態１のＤＣ−ＤＣコンバータでは、発振電圧Ｖｔの上昇期間を誤差電圧Ｖｅによって変化させて制御したが、下降期間を誤差電圧Ｖｅによって変化させて制御してもかまわない。このことは、第３の実施の形態から第６の実施の形態についても同様である。
【００７５】
《実施の形態２》
本発明の実施の形態２のＤＣ−ＤＣコンバータについて図４及び図５を参照しつつ説明する。
図４は本発明に係る実施の形態２のＤＣ−ＤＣコンバータの制御部５３Ａの構成を示す回路図である。制御部５３Ａは、図１に示すコンバータ部５０に制御部５３の代わりに組み込まれて、本実施の形態２のＤＣ−ＤＣコンバータが構成される。実施の形態２のＤＣ−ＤＣコンバータの制御部５３Ａにおいて、誤差増幅回路１０とパルス幅制御回路１２は、実施の形態１のＤＣ−ＤＣコンバータの制御部５３と同じである。また発振回路１１Ａは次に詳しく説明するように、一部分を除き前記制御部５３の発振回路１１と同じである。図４において、実施の形態１と同じ機能及び構成を有する要素には同じ符号を付しその説明を省略する。
【００７６】
図４に示す実施の形態２のＤＣ−ＤＣコンバータの制御部５３Ａの発振回路１１Ａには、定電流Ｉ２を供給する定電流回路１４６が設けられている。定電流回路１４６はＮＰＮトランジスタ１１７とＮＰＮトランジスタ１１８を含むカレントミラー回路に電流を供給している。図２のクロック信号源１４０の代わりに比較器１３７の出力がフリップフロップを構成するＮＯＲ回路１３９に入力されている。ＮＰＮトランジスタ１１７のベースエミッタ間に接続されたＮチャネルＭＯＳＦＥＴ１４５のゲートにはＮＯＲ回路１３８の出力Ｖｘが入力されている、図２におけるＮＯＲ回路１４２、ＮチャネルＭＯＳＦＥＴ１４３及び抵抗１４４は、図４の発振回路１１Ａには設けられていない。制御部５３Ａのその他の構成は前記制御部５３と同じである。以上のように構成された実施の形態２のＤＣ−ＤＣコンバータについて図１及び図４を参照して説明する。ＤＣ−ＤＣコンバータは下記の式（１９）に示す変換特性を有する。
【００７７】
Ｅｏ／Ｅｉ＝δ１／（１−δ２）                                （１９）
【００７８】
第２のスイッチ５が常時オフ状態となる時比率δ２が零（δ２＝０）の場合は、式（１９）は下記の式（２０）のようになり、降圧コンバータとして動作する降圧動作モードとなる。
【００７９】
Ｅｏ／Ｅｉ＝δ１                                              （２０）
【００８０】
また、第１のスイッチ２が常時オン状態となる時比率δ１が１（δ１＝１）の場合は、式（１９）が下記の式（２１）となり、昇圧コンバータとして動作する昇圧動作モードとなる。
【００８１】
Ｅｏ／Ｅｉ＝１／（１−δ２）                                  （２１）
【００８２】
上記のように実施の形態２において、入出力の変換特性式に関しては前述の実施の形態１と同様である。
図５の（ａ）から（ｃ）は図４に示す制御部５３Ａの各部の波形図である。図５の（ａ）から（ｃ）において、発振電圧Ｖｔ、誤差電圧Ｖｅ、ＮＯＲ回路１３８の出力Ｖｘ、比較器１２０の出力Ｖｙ、ＯＲ回路１２１の出力Ｖ１２１、即ち第１のスイッチ２の駆動電圧Ｖｇ２の反転電圧、第２のスイッチ５の駆動電圧Ｖｇ５の各波形を示す。図５の（ａ）は発振電圧Ｖｔが誤差電圧Ｖｅより大きい場合、（ｂ）は発振電圧Ｖｔと誤差電圧Ｖｅの波形が交差する場合、（ｃ）は発振電圧Ｖｔが誤差電圧Ｖｅより小さい場合を示す。
【００８３】
図４に示す制御部５３Ａの動作を図５の（ａ）から（ｃ）を参照しながら説明する。
誤差増幅回路１０から出力される誤差電圧Ｖｅは、実施の形態１のＤＣ−ＤＣコンバータのものと同様であり、入力直流電圧Ｅｉが高くなったり、負荷８が軽くなって出力直流電圧Ｅｏが上昇しようとすると下降する。逆に、誤差電圧Ｖｅは、入力直流電圧Ｅｉが低くなったり、負荷８が重くなって出力直流電圧Ｅｏが下降しようとすると上昇する。図５の（ａ）は入力直流電圧Ｅｉが出力直流電圧Ｅｏより高く、誤差電圧Ｖｅは発振電圧Ｖｔより低い状態を示している。図５の（ｂ）は入力直流電圧Ｅｉが出力直流電圧Ｅｏに近く、誤差電圧Ｖｅと発振電圧Ｖｔとの波形が交差している状態を示す。図５の（ｃ）は入力直流電圧Ｅｉが出力直流電圧Ｅｏより低く、誤差電圧Ｖｅは発振電圧Ｖｔより高い状態を示している。
【００８４】
発振回路１１Ａの発振コンデンサ１１０は、第１の設定電圧Ｅ１と第２の設定電圧Ｅ２（Ｅ２＜Ｅ１）との間で充放電をし、発振電圧Ｖｔを出力する。この発振電圧Ｖｔは、定電流源１１１の電流Ｉ１を、ＰＮＰトランジスタ１１２とＰＮＰトランジスタ１１３を含むカレントミラー回路を経て発振コンデンサ１１０に供給して充電することにより上昇し、その上昇速度は一定である。この充電期間において、比較器１３６と比較器１３７の出力はいずれも“Ｌ”であり、２つの“Ｌ”の出力信号が入力される、ＮＯＲ回路１３８、１３９を含むフリップフロップの出力は、ＮＯＲ回路１３８の出力Ｖｘが“Ｈ”、ＮＯＲ回路１３９の出力が“Ｌ”である。“Ｈ”の信号ＶｘはＦＥＴ１４５をオン状態にし、発振コンデンサ１１０を放電するＮＰＮトランジスタ１１８をオフ状態としている。発振コンデンサ１１０の静電容量をＣとすると、充電期間、即ち発振電圧Ｖｔの上昇期間Ｔｃは次の式（２２）で表される。
【００８５】
Ｔｃ＝Ｃ（Ｅ１−Ｅ２）／Ｉ１＝Ｃ・Ｖｄ／Ｉ１                  （２２）
【００８６】
発振コンデンサ１１０の電圧Ｖｔが第１の設定電圧Ｅ１に達すると、比較器１３６の出力は“Ｈ”になり、フリップフロップを形成する、ＮＯＲ回路１３８の出力Ｖｘは“Ｌ”になり、ＮＯＲ回路１３９の出力が“Ｈ”に反転する。“Ｌ”の出力ＶｘはＦＥＴ１４１をオン状態にしてＰＮＰトランジスタ１１３をオフ状態にするとともに、ＦＥＴ１４５をオフ状態にしてＮＰＮトランジスタ１１８をオン状態にする。これにより、発振コンデンサ１１０が放電する。ＮＰＮトランジスタ１１７と組み合わされてカレントミラー回路を構成するＮＰＮトランジスタ１１８を流れる放電電流は、定電流回路１４６からの定電流Ｉ２とＰＮＰトランジスタ１３３及びＰＮＰトランジスタ１３４のコレクタ電流との和となる。発振電圧Ｖｔの下降期間は誤差電圧Ｖｅによって次のように設定される。
【００８７】
まず、図５の（ａ）に示すように誤差電圧Ｖｅが第２の設定電圧Ｅ２より低い場合、抵抗１３１には第１の設定電圧Ｅ１から電圧Ｖｄと誤差電圧Ｖｅを差し引いた電圧（Ｅ１−Ｖｄ−Ｖｅ）が印加される。第１の設定電圧Ｅ１から電圧Ｖｄを差し引いた電圧は第２の設定電圧Ｅ２に等しいので（Ｅ１−Ｖｄ＝Ｅ２）、抵抗１３１の抵抗値をＲ１３１とすると、ＮＰＮトランジスタ１３０から抵抗１３１に流れる電流は式（Ｅ２−Ｖｅ）／Ｒ１３１  で表示される値となる。この電流がＰＮＰトランジスタ１３２とＰＮＰトランジスタ１３３とのカレントミラー回路によってＮＰＮトランジスタ１１７のベース端子に供給され、一定の電流Ｉ２と共に発振コンデンサ１１０の放電電流となる。この場合の放電期間、即ち発振電圧Ｖｔの下降期間Ｔｄ１は次の式（２３）で表され、第２の設定電圧Ｅ２から電圧Ｖｅを差し引いた電圧（Ｅ２−Ｖｅ）が大きいほど短くなる。
【００８８】
Ｔｄ１＝Ｃ・Ｖｄ／｛Ｉ２＋（Ｅ２−Ｖｅ）／Ｒ１３１｝          （２３）
【００８９】
次に、図５の（ｂ）に示すように、電圧Ｖｅが第２の設定電圧Ｅ２以上で第１の設定電圧以下の場合、（Ｅ２≦Ｖｅ≦Ｅ１）、ＮＰＮトランジスタ１３０とＰＮＰトランジスタ１３４は共にオフ状態となる。従って、発振コンデンサ１１０の放電電流はＩ２のみとなる。この場合の放電期間、即ち発振電圧Ｖｔの下降期間Ｔｄ２は次の式（２４）で表され、誤差電圧Ｖｅに依存しなくなる。
【００９０】
Ｔｄ２＝Ｃ・Ｖｄ／Ｉ２                                        （２４）
【００９１】
さらに、図５の（ｃ）に示すように、誤差電圧Ｖｅが第１の設定電圧Ｅ１より高い場合（Ｖｅ＞Ｅ１）、抵抗１３５には式（Ｖｅ−（Ｅ２＋Ｖｄ））で表される電圧が印加される。第２の設定電圧Ｅ２と電圧Ｖｄとの和は第１の設定電圧Ｅ１に等しいので（Ｅ２＋Ｖｄ＝Ｅ１）、抵抗１３５の抵抗値をＲ１３５とすると、ＰＮＰトランジスタ１３４から抵抗１３５に流れる電流は式（Ｖｅ−Ｅ１）／Ｒ１３５  で表される値となる。この電流がトランジスタ１１７のベース端子に供給され、一定の電流Ｉ２と共に発振コンデンサ１１０の放電電流となる。この場合の放電期間、即ち発振電圧Ｖｔの下降期間Ｔｄ３は次の式（２５）で表され、電圧Ｖｅから第１の設定電圧Ｅ１を差し引いた電圧（Ｖｅ−Ｅ１）が大きいほど短くなる。
【００９２】
Ｔｄ３＝Ｃ・Ｖｄ／｛Ｉ２＋（Ｖｅ−Ｅ１）／Ｒ１３５｝          （２５）
【００９３】
パルス幅制御回路１２の動作は実施の形態１のものと同様であり、第１のスイッチ２がオフ状態のなるのは、発振電圧Ｖｔの上昇期間内において電圧Ｖｅが発振電圧Ｖｔより小さい（Ｖｅ＜Ｖｔ）期間のみである。また、第２のスイッチ５がオン状態のなるのは、発振電圧Ｖｔの上昇期間内において電圧Ｖｅが発振電圧Ｖｔよりより大きい（Ｖｅ＞Ｖｔ）期間のみである。
入力直流電圧Ｅｉが出力直流電圧より高く、図５の（ａ）に示すように誤差電圧Ｖｅが発振電圧Ｖｔより低い場合、比較器１２０の出力Ｖｙは常時“Ｌ”であるので、駆動電圧Ｖｇ５は常時“Ｌ”であり第２のスイッチ５は常時オフ状態となる。一方、駆動電圧Ｖｇ２の反転電圧であるＯＲ回路１２１の出力Ｖ１２１は、発振電圧Ｖｔの上昇期間に“Ｌ”、発振電圧Ｖｔの下降期間に“Ｈ”となる。従って第１のスイッチ２は発振電圧Ｖｔの上昇期間Ｔｃにオフ状態、下降期間Ｔｄ１にオン状態となる。これにより、実施の形態２のＤＣ−ＤＣコンバータは、第１のスイッチ２がオン期間  δ１・Ｔ（＝Ｔｄ１）、オフ期間（１−δ１）Ｔ（＝Ｔｃ）でオンオフ動作する降圧動作モードとなる。この時、第１のスイッチ２のオン期間である下降期間Ｔｄ１は、前記のように誤差電圧Ｖｅが低下するほど小さくなる。入力直流電圧Ｅｉが高くなるほど、誤差電圧Ｖｅは低下し、第１のスイッチ２のオン期間δ１Ｔを短くすることにより、出力直流電圧Ｅｏを安定化する制御ができる。
【００９４】
入力直流電圧Ｅｉが出力直流電圧Ｅｏに近く、図５の（ｂ）に示すように誤差電圧Ｖｅが発振電圧Ｖｔの波形と交差している場合、発振電圧Ｖｔの上昇期間Ｔｃ内において電圧Ｖｅが発振電圧Ｖｔより大きい（Ｖｅ＞Ｖｔ）時のみ第２のスイッチ５はオン状態となる。また発振電圧Ｖｔの上昇期間Ｔｃ内において電圧Ｖｅが発振電圧Ｖｔより小さい（Ｖｅ＜Ｖｔ）時のみ第１のスイッチ２はオフ状態となる。発振電圧Ｖｔの上昇期間Ｔｃ内において、電圧Ｖｅが発振電圧Ｖｔより大きい状態（Ｖｅ＞Ｖｔ）の期間は、下記の式（２６）で表される。
【００９５】
Ｔｃ（Ｖｅ−Ｅ２）／（Ｅ１−Ｅ２）＝Ｔｃ（Ｖｅ−Ｅ２）／Ｖｄ  （２６）
【００９６】
また、電圧Ｖｅが発振電圧Ｖｔより小さい状態（Ｖｅ＜Ｖｔ）の期間は、下記の式（２７）で表される。
【００９７】
Ｔｃ（Ｅ１−Ｖｅ）／（Ｅ１−Ｅ２）＝Ｔｃ（Ｅ１−Ｖｅ）／Ｖｄ  （２７）
【００９８】
従って、実施の形態２のＤＣ−ＤＣコンバータの上記の動作は、第１のスイッチ２が下記の式（２８）と式（２９）で表されるオン期間δ１・Ｔとオフ期間（１−δ１）Ｔでオンオフ動作し、第２のスイッチ５が下記の式（３０）と式（３１）で表されるオン期間δ２・Ｔとオフ期間（１−δ２）Ｔでオンオフ動作する昇降圧動作モードである。
【００９９】
δ１・Ｔ＝Ｔｄ２＋Ｔｃ（Ｖｅ−Ｅ２）／Ｖｄ                    （２８）
【０１００】
（１−δ１）Ｔ＝Ｔｃ（Ｅ１−Ｖｅ）／Ｖｄ                      （２９）
【０１０１】
δ２・Ｔ＝Ｔｃ（Ｖｅ−Ｅ２）／Ｖｄ                            （３０）
【０１０２】
（１−δ２）Ｔ＝Ｔｄ２＋Ｔｃ（Ｅ１−Ｖｅ）／Ｖｄ              （３１）
【０１０３】
スイッチング周期Ｔは、上昇期間Ｔｃと下降期間Ｔｄ２の和（Ｔ＝Ｔｃ＋Ｔｄ２）であり一定となる。入力直流電圧Ｅｉが高くなるほど、誤差電圧Ｖｅは低下する。第１のスイッチ２のオン期間δ１・Ｔを短くすると共に第２のスイッチ５のオン期間δ２・Ｔを短くすることにより、出力直流電圧Ｅｏを安定化する制御を行うことができる。
図５の（ｃ）に示すように、入力直流電圧Ｅｉが低く、誤差電圧Ｖｅが発振電圧Ｖｔより高い場合、比較器１２０の出力Ｖｙは常時“Ｈ”であるので、ＯＲ回路１２１の出力Ｖ１２１は常時“Ｈ”となり第１のスイッチ２は常時オン状態となる。一方、駆動電圧Ｖｇ５は、発振電圧Ｖｔの上昇期間に“Ｈ”、発振電圧Ｖｔの下降期間に“Ｌ”となるので、第２のスイッチ５は発振電圧Ｖｔの上昇期間Ｔｃにオン状態、下降期間Ｔｄ３にオフ状態となる。従って、実施の形態２のＤＣ−ＤＣコンバータの上記の動作は、第２のスイッチ２がオン期間δ２・Ｔ（＝Ｔｃ）、及びオフ期間（１−δ２）Ｔ（＝Ｔｄ３）でオンオフ動作をする昇圧動作モードである。第２のスイッチ５のオン期間  δ２・Ｔ（＝Ｔｃ）は一定であるが、オフ期間（１−δ２）Ｔ（＝Ｔｄ３）は前記のように誤差電圧Ｖｅが上昇するほど小さくなる。入力直流電圧Ｅｉが低くなるほど、誤差電圧Ｖｅは上昇する。第２のスイッチ２のオフ期間（１−δ２）Ｔを短くすることにより、出力直流電圧Ｅｏを安定化する制御を行うことができる。
【０１０４】
以上のように、実施の形態２のＤＣ−ＤＣコンバータにおいても、１つの発振電圧波形と１つの誤差電圧との比較によって、第１のスイッチ及び第２のスイッチをオンオフ動作する２つの駆動信号を送出することにより、降圧動作、昇降圧動作、及び昇圧動作の制御をすることが可能である。
実施の形態２のＤＣ−ＤＣコンバータでは周波数変動型の制御を行う。すなわち、降圧動作モードにおいては入力直流電圧Ｅｉが出力直流電圧Ｅｏより高いほどスイッチング周波数が高くなり、昇圧動作モードにおいては入力直流電圧Ｅｉが出力直流電圧Ｅｏより低いほど、スイッチング周波数が高くなる。２つのスイッチがオンオフ動作する昇降圧動作モードにおいてはスイッチング周波数が最低となる。周波数変動型の制御を行うことにより、周波数固定型の場合に増大する昇降圧動作モードでのスイッチング損失を低減することができる。
実施の形態２のＤＣ−ＤＣコンバータでは、発振電圧Ｖｔの下降期間を誤差電圧Ｖｅによって変化させて制御したが、実施の形態１のＤＣ−ＤＣコンバータと同様に、発振電圧Ｖｔの上昇期間を誤差電圧Ｖｅによって変化させて制御してもかまわない。
【０１０５】
《実施の形態３》
図６は本発明の実施の形態３のＤＣ−ＤＣコンバータの制御部５３Ｂのブロック図及び回路図である。図１に示すコンバータ部５０の制御部５３を前記の制御部５３Ｂに代えることにより、本実施の形態３のＤＣ−ＤＣコンバータが構成される。図６において、誤差増幅回路１０及びパルス幅制御回路１２は図２または図４のものと同じであるのでブロック図で示している。発振回路１１Ｂにおいて、図４で示した発振回路１１Ａと同じ機能、構成を有する要素には同じ符号を付与し、その説明を省略する。実施の形態３のＤＣ−ＤＣコンバータの制御部５３Ｂが図４に示した実施の形態２のＤＣ−ＤＣコンバータの制御部５３Ａと異なるのは、発振回路１１Ｂにおいて、前記図４の発振回路１１Ａに対して回路Ｃ１を付加した点である。以下に、回路Ｃ１の構成を説明する。
【０１０６】
回路Ｃ１において、第２の設定電圧Ｅ２よりも低い第３の設定電圧Ｅ３がＰＮＰトランジスタ１６１のベースに印加されている。トランジスタ１６１のエミッタには抵抗１６２を経て直流電源１の入力電圧Ｅｉが印加されている。トランジスタ１６１のエミッタはＮＰＮトランジスタ１６３のべースに接続され、トランジスタ１６３のエミッタには、抵抗１６４を経て誤差増幅回路１０から誤差電圧Ｖｅが印加されている。トランジスタ１６３のコレクタにはＰＮＰトランジスタ１６５を経て入力直流電圧Ｅｉが印加されている。トランジスタ１６５と１６６はカレントミラー回路を構成し、共通に接続されたベース端子はトランジスタ１６５のコレクタに接続されている。トランジスタ１６６のエミッタはＮＰＮトランジスタ１６７のコレクタ端子及びベース端子に接続されている。トランジスタ１６７とＮＰＮトランジスタ１６８はカレントミラー回路を構成している。トランジスタ１６８のコレクタ端子は発振コンデンサ１１０に接続され、発振コンデンサ１１０はトランジスタ１６８を経て放電する。ゲート端子がＮＯＲ回路１３９の出力端に接続され、ＮＯＲ回路１３９の出力で駆動されるＮチャネルＭＯＳＦＥＴ１６９がトランジスタ１６７とトランジスタ１６８のベース−エミッタ間に接続されている。
【０１０７】
以上のように構成された実施の形態３のＤＣ−ＤＣコンバータの動作を図１及び図６を参照して説明する。誤差電圧Ｖｅが第３の設定電圧Ｅ３以上の場合は、前記の実施の形態２のＤＣ−ＤＣコンバータと同様である。負荷８が軽くて出力電流が小さく、誤差電圧Ｖｅが第３の設定電圧Ｅ３より低い場合について説明する。
【０１０８】
昇降圧型のＤＣ−ＤＣコンバータ等のように、インダクタへの磁気エネルギーの蓄積と放出を繰返すスイッチングコンバータは、出力電流がある程度大きい場合にはインダクタを流れる電流はゼロにならない。このような動作を「電流連続モード」と呼ぶ。例えば降圧動作モードでの入出力電圧の関係が式（Ｅｏ＝δ１・Ｅｉ）で表せるのは、電流連続モードの場合である。降圧動作モードの場合に出力電流が小さくなると、インダクタを流れる電流は、第１のスイッチ２のオフ期間中に減少してやがてゼロになり、第１の整流部３はオフ状態になる。このように、インダクタを流れる電流がゼロになる期間を有する動作を「電流不連続モード」と呼ぶ。電流不連続モードにおいては、降圧動作モードの入出力電圧の関係を表す式（Ｅｏ＝δ１・Ｅｉ）は成立しない。出力直流電圧Ｅｏを安定化するには、出力電流が小さくなるほど第１のスイッチ２のオン期間（δ１・Ｔ）を小さくしなければならない。本発明の実施の形態３のＤＣ−ＤＣコンバータでは誤差電圧Ｖｅを低下する動作を行う。これは、昇圧動作モードや昇降圧動作モードにおいても同様である。
【０１０９】
出力電流が小さい場合において生じるスイッチングコンバータの電力損失は、主としてスイッチがターンオンする際に発生するスイッチング損失である。このスイッチング損失を減らしてスイッチングコンバータの効率向上を図るには、出力電流が小さい場合にはスイッチング周波数を低下させればよい。
前記の実施の形態２のＤＣ−ＤＣコンバータの場合、入力直流電圧Ｅｉが出力直流電圧Ｅｏよりも低くなると、昇圧動作モードもしくは昇降圧動作モードで動作する。この状態で出力電流が小さくなって電流不連続モードとなると、誤差電圧Ｖｅは低下するが、スイッチング周波数が低く設定された昇降圧動作モードを保つ。しかし入力直流電圧Ｅｉが出力直流電圧Ｅｏよりも高く、かつ出力電流が小さくなって電流不連続モードとなると、降圧動作モードにおいて誤差電圧Ｖｅが低下する。この時、スイッチング周波数は高くなるので効率が低下するという問題が生じる。
【０１１０】
図６に示した制御部５３Ｂを有する実施の形態３のＤＣ−ＤＣコンバータは、特に降圧動作モードの軽負荷時において、誤差電圧Ｖｅが低下するに従い、スイッチング周波数を低下させることを特徴とする。以下にその動作を説明する。
ベース端子に第３の設定電圧Ｅ３が印加されているトランジスタ１６１は、トランジスタ１６３のベース端子の電圧を、第３の設定電圧Ｅ３にトランジスタ１６１のエミッタ−ベース電圧Ｖｄを加えた電圧（Ｅ３＋Ｖｄ）に固定する。誤差電圧Ｖｅが低下して第３の設定電圧Ｅ３を下回ると、トランジスタ１６３のベース−エミッタ間電圧として電圧Ｖｄが発生し、抵抗１６２を介してベース電流が供給されるトランジスタ１６３は導通状態になる。従ってトランジスタ１６３のエミッタ端子の電圧は第３の設定電圧Ｅ３にほぼ等しくなる。抵抗１６４には第３の設定電圧Ｅ３と誤差電圧Ｖｅとの差の電圧（Ｅ３−Ｖｅ）が印加される。抵抗１６４の抵抗値をＲ１６４とすると、トランジスタ１６３を経て抵抗１６４に流れる電流Ｉ４は、下記の式（３２）で表される。
【０１１１】
Ｉ４＝（Ｅ３−Ｖｅ）／Ｒ１６４                                （３２）
【０１１２】
この電流Ｉ４はトランジスタ１６５とトランジスタ１６６のカレントミラー回路と、トランジスタ１６７とトランジスタ１６８のカレントミラー回路を経て流れる発振コンデンサ１１０の放電電流となる。ＦＥＴ１６９は、ＮＯＲ回路１３９の出力が“Ｈ”の時にオンとなり、トランジスタ１６７とトランジスタ１６８のカレントミラー回路をオフ状態にする。即ち、トランジスタ１６８がオン状態となって放電電流Ｉ４が流れるのは、ＮＯＲ回路１３９の出力が“Ｌ”となる発振電圧Ｖｔの上昇期間中である。放電電流Ｉ４はトランジスタ１１３からの充電電流Ｉ１よりも小さくなるように設定する。発振電圧Ｖｔの上昇期間での充電電流は、充電電流Ｉ１と放電電流Ｉ４との差（Ｉ１−Ｉ４）である。
【０１１３】
放電電流Ｉ４は誤差電圧Ｖｅが第３の設定電圧Ｅ３よりも低くなるほど大きくなる。従って発振電圧Ｖｔの上昇期間での充電電流は、誤差電圧Ｖｅが第３の設定電圧Ｅ３よりも低くなるほど小さくなる。そのため、発振電圧Ｖｔの上昇期間、即ち、降圧動作モードにおける第１のスイッチ２のオフ期間は、誤差電圧Ｖｅが第３の設定電圧Ｅ３よりも低くなるほど長くなり、結果としてスイッチング周波数が低下する。
【０１１４】
以上のように、本発明の実施の形態３のＤＣ−ＤＣコンバータでは、前記の実施の形態２で説明した特徴に加え、降圧動作モードにおいて、負荷が軽くて出力電流が小さい場合、誤差電圧Ｖｅが低下するに従いスイッチング周波数が低下するのでスイッチング損失が減少し、効率を向上させることができるという効果が得られる。
【０１１５】
《実施の形態４》
図７は本発明の実施の形態４のＤＣ−ＤＣコンバータの制御部５３Ｃの回路図である。図１に示すコンバータ部５０の制御部５３を前記の制御部５３Ｃに代えることにより、本実施の形態４のＤＣ−ＤＣコンバータが構成される。図７において、図６に示した実施の形態３のＤＣ−ＤＣコンバータの制御部５３Ｂと同じ機能、構成の要素には、同じ符号を付与し、その説明を省略する。実施の形態４のＤＣ−ＤＣコンバータの制御部５３Ｃが図６に示した実施の形態３のＤＣ−ＤＣコンバータの制御部５３Ｂと異なるのは、発振回路１１Ｃにおいて、前記図６の発振回路１１Ｂに対して回路Ｃ２が付加された点である。以下に回路Ｃ２の構成を説明する。
【０１１６】
コレクタ端子が入力電圧Ｅｉの直流電源１に接続されたＮＰＮトランジスタ１７０のベース端子は抵抗１１４とダイオード１１５の接続点に接続されている。トランジスタ１７０のエミッタ端子は抵抗１７１を介してトランジスタ１６１のベースとＮＰＮトランジスタ１７２のコレクタ端子に接続されている。トランジスタ１７２とＮＰＮトランジスタ１７３はカレントミラー回路を構成し、トランジスタ１７３のコレクタ端子はそのベース端子に接続されるとともに、抵抗１７４を経て直流電源１に接続されている。
【０１１７】
抵抗１１４と抵抗１１６の抵抗値を等しくすると、第１の設定電圧Ｅ１及び第２の設定電圧Ｅ２はそれぞれ式（３３）、（３４）で表される。
【０１１８】
Ｅ１＝（Ｅｉ＋Ｖｄ）／２                                      （３３）
【０１１９】
Ｅ２＝（Ｅｉ−Ｖｄ）／２                                      （３４）
【０１２０】
実施の形態２で説明したように、電流連続モードにおける第１のスイッチ２のオン期間  δ１・Ｔ  とオフ期間（１−δ１）Ｔ  はそれぞれ下記の式（３５）、（３６）で表される。
【０１２１】
δ１・Ｔ＝Ｔｄ１＝Ｃ・Ｖｄ／｛Ｉ２＋（Ｅ２−Ｖｅ）／Ｒ１３１｝（３５）
【０１２２】
（１−δ１）Ｔ＝Ｔｃ＝Ｃ・Ｖｄ／Ｉ１                          （３６）
【０１２３】
時比率δ１は出力直流電圧Ｅｏと入力直流電圧Ｅｉの比（Ｅｏ／Ｅｉ）に等しいので、上記の各式を整理して誤差電圧Ｖｅを求めると、式（３７）のようになる。
【０１２４】
Ｖｅ＝Ｅ２−Ｒ１３１・｛（Ｅｉ／Ｅｏ）・Ｉ１−Ｉ１−Ｉ２｝    （３７）
【０１２５】
実施の形態４のＤＣ−ＤＣコンバータにおいて、第２の設定電圧Ｅ２は入力直流電圧Ｅｉから得ているので入力電圧依存性を有している。従って誤差電圧Ｖｅの入力電圧依存性を知ることはできない。しかし、出力直流電圧Ｅｏを安定化させる動作において、降圧動作モードかつ電流連続モードにおける誤差電圧Ｖｅは、入力直流電圧Ｅｉが高いほど第２の設定電圧Ｅ２に近づく。軽負荷となって電流不連続モードになると、誤差電圧Ｖｅは式（３７）で与えられる値よりも低下する。つまり、第３の設定電圧Ｅ３が固定された値であると、入力直流電圧Ｅｉが低いほどスイッチング周波数が低下を始める負荷は小さくなる。スイッチング周波数が低下しない範囲では第１のスイッチ２及び第２のスイッチ５のオン期間のみを小さくするのでスイッチング周波数は高い周波数のままである。そこで第３の設定電圧Ｅ３を第２実施例の式（３２）で与えられる値よりわずかに低い値に設定して、入力直流電圧Ｅｉが低いほど第３の設定電圧Ｅ３が高くなるような入力依存性を持たせれば良いことが分かる。
【０１２６】
図７に示すＤＣ−ＤＣコンバータの発振回路１１Ｃにおいて、第３の設定電圧Ｅ３を得る回路Ｃ２について説明する。抵抗１７４の抵抗値をＲ１７４とすると、抵抗１７４を経てトランジスタ１７３に流れる電流Ｉ５は下記の式（３８）のようになる。
【０１２７】
Ｉ５＝（Ｅｉ−Ｖｄ）／Ｒ１７４                                （３８）
【０１２８】
この電流Ｉ５がカレントミラー回路のトランジスタ１７２を経て抵抗１７１に流れるので、抵抗１７１の抵抗値をＲ１７１とするとその電圧降下は下記の式（３９）のようになる。
【０１２９】
（Ｒ１７１／Ｒ１７４）・（Ｅｉ−Ｖｄ）                        （３９）
【０１３０】
一方、抵抗１７１が接続されたトランジスタ１７０のエミッタ端子は、第１の設定電圧Ｅ１からトランジスタ１７０のベース−エミッタ電圧Ｖｄを差引いた値（Ｅ１−Ｖｄ）であるから、下記式（４０）のように第２の設定電圧Ｅ２に等しくなる。
【０１３１】
Ｅ１−Ｖｄ＝Ｅ２                                              （４０）
【０１３２】
従って第３の設定電圧Ｅ３は下記式（４１）で表される。
【０１３３】
Ｅ３＝Ｅ２−（Ｒ１７１／Ｒ１７４）・（Ｅｉ−Ｖｄ）            （４１）
【０１３４】
ここで、抵抗比  Ｒ１７１／Ｒ１７４  を電圧比  Ｒ１３１・Ｉ１／Ｅｏ  に等しくなるように設定し、電圧  （Ｒ１７１／Ｒ１７４）・Ｖｄ  を電圧  Ｒ１３１・（Ｉ１＋Ｉ２）よりわずかに小さく設定する。そうすれば第３の設定電圧Ｅ３を、降圧動作モードかつ電流連続モードにおける誤差電圧Ｖｅの式（３７）に示す値よりわずかに低い値に設定することになる。
実施の形態４のＤＣ−ＤＣコンバータにおいては、実施の形態２の特徴に加え、実施の形態３の特徴をも有する。すなわち降圧動作モードにおいて、負荷が軽く出力電流が小さい場合に誤差電圧Ｖｅが低下すると、それに従ってスイッチング周波数が低下する。これによりスイッチング損失が低減されるので効率を向上させることができる。さらに第３の設定電圧を入力直流電圧Ｅｉに応じて変化させることにより、スイッチング周波数が低下し始める出力電流が入力直流電圧Ｅｉの変化に依存しないようにし、電流不連続モードとなる出力電流よりわずかに小さい値に設定することができる。
【０１３５】
《実施の形態５》
上記の実施の形態１及び実施の形態２においては、誤差電圧Ｖｅを第１の設定電圧Ｅ１及び第２の設定電圧Ｅ２と比較して、各々の一致点において動作モードを変更している。例えば、誤差電圧Ｖｅが第１の設定電圧Ｅ１と第２の設定電圧Ｅ２の間にあり、入力直流電圧Ｅｉの低下に伴い誤差電圧Ｖｅが上昇して第１の設定電圧Ｅ１に達した場合、昇降圧動作モードから昇圧動作モードに切り換る。この動作モードの切り換りに伴い、オンオフ動作するスイッチの数が減ってＤＣ−ＤＣコンバータの消費電力が僅かに低減したとすると、その分だけ出力直流電圧Ｅｏは上昇する。その結果上昇した出力直流電圧Ｅｏを所望値とするように誤差電圧Ｖｅは下降する。下降した誤差電圧Ｖｅが第１の設定電圧Ｅ１に戻った場合、昇圧動作モードから昇降圧動作モードに切り換る。すると、ＤＣ−ＤＣコンバータの消費電力が僅かに増加し、その分だけ出力直流電圧Ｅｏは下降して誤差電圧Ｖｅは上昇するので、再び昇降圧動作モードから昇圧動作モードに切り換る。以上のような動作が繰り返し行われると動作モードが安定せず、出力リップル電圧の増加やノイズ発生といった悪影響の発生が考えられる。このような現象を回避する手段としては、誤差電圧Ｖｅと第１の設定電圧Ｅ１との比較動作がヒステリシスを有するようにすればよい。これは、誤差電圧Ｖｅと第２の設定電圧Ｅ２との比較動作においても同様である。
【０１３６】
図８は本発明に係る実施の形態５のＤＣ−ＤＣコンバータの制御部５３Ｄの発振回路１１Ｄの構成を示す回路図である。図１に示すコンバータ部５０の制御部５３を制御部５３Ｄに代えることにより、本実施の形態５のＤＣ−ＤＣコンバータが構成される。実施の形態５のＤＣ−ＤＣコンバータにおいて、図２で示した実施の形態１のＤＣ−ＤＣコンバータの制御部５３と異なる点は発振回路１１Ｄである。発振回路１１Ｄ以外の基本的な構成及び動作は同じである。図８の発振回路１１Ｄにおいて、図２の発振回路１１と同じ機能、構成を有する要素には同じ符号を付与し、その説明は省略する。
【０１３７】
図８の制御部５３Ｄにおいて、図２に示した実施の形態１のＤＣ−ＤＣコンバータの制御部５３の構成と異なる部分である発振回路１１Ｄは、図２に示す発振回路１１の構成に更に回路Ｃ３を付加している。以下に回路Ｃ３の構成を説明する。
比較器１４７は第１の設定電圧Ｅ１と誤差電圧Ｖｅとを比較し、比較器１４８は第２の設定電圧Ｅ２と誤差電圧Ｖｅとを比較する。ＮチャネルＭＯＳＦＥＴ１４９は、そのゲート端子に比較器１４７の出力が入力され、第１の設定電圧Ｅ１が誤差電圧Ｖｅより大きくなり（Ｅ１＞Ｖｅ）、比較器１４７の出力が“Ｈ”になるとオン状態になる。また、ＮチャネルＭＯＳＦＥＴ１７０は、そのゲート端子に比較器１４８の出力が入力され、第２の設定電圧Ｅ２が誤差電圧Ｖｅより小さくなり（Ｅ２＜Ｖｅ）、比較器１４８の出力が“Ｈ”になるとオン状態になる。さらに実施の形態５の発振回路１１Ｄには、定電流源１５１が設けられており、ＮＰＮトランジスタ１１８のベース端子にＦＥＴ１４９とＦＥＴ１７０を経て定電流Ｉ３を供給している。
【０１３８】
以上のように構成された実施の形態５のＤＣ−ＤＣコンバータの発振回路１１Ｄでは、誤差電圧Ｖｅが第１の設定電圧Ｅ１と第２の設定電圧Ｅ２の間にある時、即ち昇降圧動作モードの時、ＦＥＴ１４９及びＦＥＴ１７０がともにオン状態となり、定電流Ｉ３がＮＰＮトランジスタ１１８のベース端子に供給される。ＮＰＮトランジスタ１１８はＮＰＮトランジスタ１１７とともにカレントミラー回路を構成しているので、この定電流Ｉ３は発振コンデンサ１１０の放電電流に加算される。この期間において、発振コンデンサ１１０は発振電圧Ｖｔが上昇期間にある充電期間中であり、その充電電流は定電流源１１１の電流Ｉ１から定電流源１５１の電流Ｉ３を差し引いた電流（Ｉ１−Ｉ３）となる。
【０１３９】
次に、入力直流電圧Ｅｉの低下に伴い、誤差電圧Ｖｅが上昇して第１の設定電圧Ｅ１に達するときの、昇降圧動作モードから昇圧動作モードに切換わる場合の動作について説明する。
前記のように昇降圧動作モードにある時、発振コンデンサ１１０の充電電流は電流（Ｉ１−Ｉ３）であるから、発振電圧Ｖｔの上昇期間Ｔｃは、下記の式（４２）で表される。
【０１４０】
Ｔｃ＝Ｃ・Ｖｄ／（Ｉ１−Ｉ３）                                （４２）
【０１４１】
この状態で誤差電圧Ｖｅが第１の設定電圧Ｅ１に近ずくと、第１のスイッチ２のオフ時間はほとんどゼロに近くなり、第２のスイッチ５のオン時間は上昇期間Ｔｃに近くなる。
誤差電圧Ｖｅが第１の設定電圧Ｅ１に達すると、比較器１４７の出力は“Ｌ”に反転する。そのためＦＥＴ１４９はオフ状態となるので定電流源１５１からの電流Ｉ３は流れなくなり、同時に第１のスイッチ２は常時オン状態となって昇圧動作モードとなる。この時、第２のスイッチ５のオン時間は、式  Ｃ・Ｖｄ／（Ｉ１−Ｉ３）で表される値から、式  Ｃ・Ｖｄ／Ｉ１  で表される値へ変わり短くなる。これは出力直流電圧Ｅｏを低下させる方向なので、誤差電圧Ｖｅはさらに上昇して昇圧動作モードの動作が確定する。
【０１４２】
次に、入力直流電圧Ｅｉの上昇に伴い誤差電圧Ｖｅが下降して第２の設定電圧Ｅ２に達したときの、昇降圧動作モードから降圧動作モードに切換わる場合の動作について説明する。
昇降圧動作モードで動作している時、発振電圧Ｖｔの上昇期間Ｔｃは、下記の式（４３）で表される。
【０１４３】
Ｔｃ＝Ｃ・Ｖｄ／（Ｉ１−Ｉ３）                                （４３）
【０１４４】
この状態で誤差電圧Ｖｅが第２の設定電圧Ｅ２に近付くと、第１のスイッチ２のオフ時間は上昇期間Ｔｃに近付き、第２のスイッチ５のオン時間はほとんどゼロに近付く。
誤差電圧Ｖｅが第２の設定電圧Ｅ２に達すると、比較器１４８の出力は“Ｌ”に反転する。これによりＦＥＴ１７０はオフ状態となるので定電流源１５１からの電流Ｉ３は流れなくなる。このとき第２のスイッチ５は常時オフ状態となり、降圧動作モードとなる。この時、第１のスイッチ２のオフ時間は、式  Ｃ・Ｖｄ／（Ｉ１−Ｉ３）で表される値から式  Ｃ・Ｖｄ／Ｉ１  で表される値へ変化して短くなる。これは出力直流電圧Ｅｏを上昇させる方向なので、誤差電圧Ｖｅはさらに下降して降圧動作モードの動作が確定する。
【０１４５】
以上のように、実施の形態５のＤＣ−ＤＣコンバータによれば、動作モードをスムーズに切換えることができる。特に昇降圧動作モードから昇圧動作モードに切換わるときに安定な切換動作を行うことができる効果を有する。昇圧動作モードに切換わる際にオンオフ動作をするスイッチの数が減ることによりスイッチング損失が低減する結果生じる現象に対する対策として有効である。すなわち出力直流電圧Ｅｏが上昇したとき誤差電圧Ｖｅが下降して昇降圧動作モードに再帰し、さらに昇圧動作モードに移行する、といったように動作モードが不意に変化して安定しなくなる現象を回避することができるからである。
【０１４６】
《実施の形態６》
前記の実施の形態５で説明した動作モードの切換をスムーズに行う方法は、図４に示した実施の形態２のＤＣ−ＤＣコンバータにも適用できる。
図９は本発明に係る実施の形態６のＤＣ−ＤＣコンバータの制御部５３Ｅの構成を示す回路図である。図１に示すコンバータ部５０の制御部５３を制御部５３Ｅに代えることにより、本実施の形態６のＤＣ−ＤＣコンバータが構成される。本実施の形態６は図４に示す実施の形態２のＤＣ−ＤＣコンバータの発振回路１１Ａに、前記の実施の形態５で説明した切換をスムーズに行う方法を適用したものである。
【０１４７】
図９に示す発振回路１１Ｅを含むＤＣ−ＤＣコンバータの制御部５３Ｅの基本的な構成及び動作は、図４に示した実施の形態２の制御部５３と同じであり、同じ機能、構成を有する要素には同じ符号を付与してその説明を省略する。
図９に示す実施の形態６のＤＣ−ＤＣコンバータの制御部５３Ｅにおいて、図４に示したＤＣ−ＤＣコンバータの制御部５３Ａと異なるところは発振回路１１Ｅである。発振回路１１Ｅは図４の発振回路１１Ａに回路Ｃ４が付加されて構成されている。以下に回路Ｃ４の構成と動作について説明する。
比較器１５２は第１の設定電圧Ｅ１と誤差電圧Ｖｅとを比較し、比較器１５３は第２の設定電圧Ｅ２と誤差電圧Ｖｅとを比較する。ＮチャネルＭＯＳＦＥＴ１５４は、そのゲート端子に比較器１５２の出力が入力されており、第１の設定電圧Ｅ１が誤差電圧Ｖｅより小さくなり（Ｅ１＜Ｖｅ）比較器１５２の出力が“Ｈ”になるとオン状態になる。ＮチャネルＭＯＳＦＥＴ１５５は、そのゲート端子に比較器１５３の出力が入力されて、第２の設定電圧Ｅ２が誤差電圧Ｖｅより大きくなり（Ｅ２＞Ｖｅ）比較器１５３の出力が“Ｈ”になるとオン状態になる。さらに、図９のＤＣ−ＤＣコンバータの制御部においては、定電流源１５６が設けられており、ＮＰＮトランジスタ１１８のベース端子にＦＥＴ１５４とＦＥＴ１５５の並列回路を介して定電流Ｉ４が供給されている。
【０１４８】
以上のように構成することにより、昇圧動作モードまたは降圧動作モードで動作中に、定電流Ｉ４がＮＰＮトランジスタ１１８のベース端子に供給され、発振コンデンサ１１０の放電電流に加算される。
定電流Ｉ４が発振コンデンサ１１０の放電電流に加算される期間を発振電圧Ｖｔの下降期間とすることにより、実施の形態２のＤＣ−ＤＣコンバータは、図８で説明した実施の形態１のＤＣ−ＤＣコンバータの効果と同様の効果を奏する。
以上の各実施の形態１から６において、発振電圧Ｖｔの上昇期間を誤差電圧Ｖｅによって変化させて制御してもかまわないし、下降期間を誤差電圧Ｖｅによって変化させて制御してもかまわない。
【０１４９】
【発明の効果】
以上、各実施の形態において詳細に説明したところから明らかなように、本発明は次の効果を有する。
本発明のＤＣ−ＤＣコンバータでは、昇圧から昇降圧さらに降圧に至る制御を、１つの発振電圧波形と１つの誤差電圧との比較によって生成する、第１及び第２のスイッチをオンオフ動作する２つの駆動信号によって行う。これにより、降圧動作、昇降圧動作、及び昇圧動作を制御することが可能であるので、制御部の構成を簡素化することができる。
【０１５０】
降圧動作または昇圧動作においては入出力電圧の差が大きくなるほどスイッチング周波数を高くし、昇降圧動作においてはスイッチング周波数を低くする。これにより、昇降圧動作において２つのスイッチがオンオフ動作することによるスイッチング損失を低減できる。
上記のようにスイッチング周波数が変動する降圧動作において、第３の設定電圧を設け、誤差電圧が第３の設定電圧を越えてさらに出力直流電圧を下降させる場合、誤差電圧と第３の設定電圧との電圧差が大きいほどスイッチング周波数を低くする。これにより、負荷が軽くて出力電流が小さい場合にスイッチング損失を低減することができる。
【０１５１】
上記の第３の設定電圧に入力直流電圧依存性を持たせることにより、電流不連続モードに至ってスイッチング周波数が低下を始めるポイントが、入力直流電圧の変化によって変動することを抑制することができる。
本発明のＤＣ−ＤＣコンバータは、動作モードが切換わる際に、動作モードの移行を促進する方向に発振電圧の上昇もしくは下降速度を変化させることにより、動作モードがスムーズに移行することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＤＣ−ＤＣコンバータの構成を示す回路図。
【図２】本発明の実施の形態１におけるＤＣ−ＤＣコンバータの制御部の構成を示す回路図。
【図３】（ａ）から（ｃ）は、本発明の実施の形態１におけるＤＣ−ＤＣコンバータの制御部の各部の動作を示す波形図。
【図４】本発明の実施の形態２におけるＤＣ−ＤＣコンバータの制御部の構成を示す回路図。
【図５】（ａ）から（ｃ）は本発明の実施の形態２におけるＤＣ−ＤＣコンバータの制御部の各部の動作を示す波形図。
【図６】本発明の実施の形態３におけるＤＣ−ＤＣコンバータの制御部の回路図。
【図７】本発明の実施の形態４におけるＤＣ−ＤＣコンバータの制御部の回路図。
【図８】本発明の実施の形態５におけるＤＣ−ＤＣコンバータの制御部の回路図。
【図９】本発明の実施の形態６におけるＤＣ−ＤＣコンバータの制御部の回路図。
【図１０】（ａ）は従来のＤＣ−ＤＣコンバータの構成を示す回路図。
（ｂ）は従来のＤＣ−ＤＣコンバータの動作を示す波形図。
【図１１】（ａ）は従来のＤＣ−ＤＣコンバータの構成を示す回路図。
（ｂ）は従来のＤＣ−ＤＣコンバータの動作を示す波形図。
【符号の説明】
１    直流入力電源
２    第１のスイッチ
３    第１の整流部
４    インダクタ
５    第２のスイッチ
６    第２の整流部
７    出力コンデンサ
８    負荷
１０  誤差増幅回路
１１  発振回路
１２  パルス幅制御回路
【図１】
0003711276.tif 000002
【図２】
0003711276.tif 000003
【図３】
0003711276.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003711276.tif 000009
【図９】
0003711276.tif 000010
【図１０】
0003711276.tif 000011
【図１１】
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