(57)【特許請求の範囲】
【請求項１】
エミッタ結合トランジスタ論理の小レベルのディジタル信号をＣＭＯＳ論理のような大レベルに増幅する電子回路であって、少なくとも、小レベル信号の印加される入力（３１，３２）を有する入力ステージ（１）を有する少なくともひとつの差動アンプと、大レベルに増幅されたディジタル信号をとり出す出力（６０）をもつ出力ステージ（２）とを有する電子回路において、
出力ステージ（２）が相補バイポーラトランジスタ（７４，７５）を有し、少なくとも一方のトランジスタ（７５）が入力差動アンプステージ（１）によりスイッチングされる電流により直接駆動されることを特徴とする電子回路。
【請求項２】
入力差動アンプステージ（１）が２個の相補バイポーラ差動アンプステージ（２１，２２；２３，２４）を有し、それらの入力（３１，３２）に入力信号が印加され、出力ステージ（２）を構成するトランジスタ（７４，７５）の駆動はこれらの差動アンプでスイッチングされる電流により直接行なわれる請求項１記載の電子回路。
【請求項３】
入力差動アンプステージ（２１，２２；２３，２４）は電流源（５１，５２）による供給をうけ、有効な論理状態で使用されない入力差動アンプステージ（２１，２２；２３，２４）の電流源（５１，５２）は、出力ステージ（２）の出力（６０）からのフィードバックによりターンオフされる請求項２記載の電子回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＥＣＬと呼ばれるエミッタ結合論理の小さな論理スイングのディジタル信号を、一般にＣＭＯＳ論理と呼ばれる大きなレベルスイングに増幅する回路に関する。
【０００２】
【従来の技術】
そのようなレベル増幅器は１チップにＥＣＬゲートとＣＭＯＳゲートの組合せがあるときのレベル変換器として必要とされる。よく知られるように、この技術は高速ＥＣＬ論理による時間に敏感な信号路の実現を可能とする。ＣＭＯＳは回路の低速部分に用いられてチップの表面積とパワーを節約する。２つの回路技術は異なる信号レベルで動作するので、両者をふくむ設計の場合には高速レベルコンバータが必要である。この場合の問題点はＥＣＬの小信号をＣＭＯＳレベルに増幅することである。ＲＡＭ記憶素子を実現する場合には時間軸の問題もある。
【０００３】
従来の高速レベル変換器では、バイポーラトランジスタによる差動アンプが入力段で電圧増幅を行ない、出力段の入力部でレベル変換を行ない、出力段はＣＭＯＳ構成である。遅延時間、つまり入出力のＨ（高）レベルとＬ（低）レベルの間のスイッチングに要する時間は静止した電流消費に影響され、ほぼ電力消費に反比例する。電力消費及び信号遅延の主要部は最終段つまり出力段で、大きな静止トランスバース電流が高レベルで流れる。
【０００４】
【発明が解決しようとする課題】
本発明の目的はレベル変換器の遅延時間を減少することにある。
【０００５】
【課題を解決するための手段】
本発明の基本はＥＣＬ−ＣＭＯＳレベル変換器として働く増幅器の出力ステージに相補バイポーラトランジスタを使用することにあり、出力ステージはプッシュプル増幅ステージである。これらのトランジスタはスイッチオーバの後飽和する。その結果ターンオン時間は減少しターンオフ時間は増加する。
【０００６】
本発明によると、プッシュプル接続のバイポーラ出力トランジスタへの入力信号は、差動アンプによる入力ステージの出力電流により直接制御される。制御は２つの出力トランジスタの電流駆動により行なわれる。
【０００７】
【実施例】
図１〜図３で同じ参照番号は同じ部材を示す。図３は従来のディジタルレベル変換器で、入力増幅ステージ１と、ＰチャネルＭＯＳトランジスタ１６とＮチャネルＭＯＳトランジスタ１５のプッシュプル増幅器による出力ステージ２を有する。トランジスタ１６のソースは正電源＋ＵＢ  に接続され、トランジスタ１５のソースは正電源＋ＵＢ  に対する基準電位（アース）に接続される。２つのトランジスタ１５，１６のドレインは結合してレベル変換器の出力６０となる。
【０００８】
入力ステージ１は、バイポーラのエミッタ結合トランジスタ２１，２２の増幅器を有し、これらはアースに接続する定電流源５に直列接続される。２つのトランジスタ２１，２２の各ベースはレベル変換器の入力３１，３２として働く。２つのトランジスタ２１，２２の各コレクタは、抵抗４１，４２を介して、正電源＋ＵＢ  に接続し、２つの抵抗４１，４２は差動アンプの負荷抵抗を構成する。
【０００９】
２つの入力３１，３２は差動的に、又は一方の入力を基準電位にして駆動される。差動アンプが入力端子３１，３２の低レベルＥＣＬ信号に対し飽和せずに増幅するように、前段の直列接続エミッタフォロワ（図示なし）の２個のダイオード（各々約０．８Ｖ）により通常のＥＣＬに比べレベルを低下させる。
【００１０】
２つの出力トランジスタ１５，１６の信号入力の駆動はエミッタフォロワにより行われる。このエミッタフォロワはバイポーラトランジスタ６，９を有し、そのコレクタは正電源＋ＵＢ  に接続され、エミッタは、ダイオードとして接続されるトランジスタ７，１０と定電流源８，１１の直列接続を介して接地される。定電流源８，１１はＮチャネルＭＯＳトランジスタにより構成され、そのソースは接地される。出力トランジスタ１５のゲートへの信号供給はトランジスタ１１のドレインの接続点から直接行なわれる。別の出力トランジスタ１６のゲートへの信号供給はトランジスタ８のドレインの結合点からＮチャネルＭＯＳトランジスタ１３を介して行なわれる。後者のドレインは出力トランジスタ１６のゲートに接続され、又、ＰチャネルＭＯＳトランジスタ１４を介して正電源＋ＵＢ  に接続される。トランジスタ１４のドレインとゲートはショートしている。トランジスタ１３のドレイン電流はトランジスタ１４と１６によるカレントミラーを介して出力６０に提供される。
【００１１】
図１は本発明によるレベル変換器の第１実施例で、入力増幅ステージ１とプッシュプル構成の出力ステージ２を有し、出力ステージ２は、エミッタを正電源＋ＵＢ  に接続したバイポーラＰＮＰトランジスタ７５と、エミッタを接地したバイポーラＮＰＮトランジスタ７４を有する。２つのトランジスタ７４，７５のコレクタは接続されてレベル変換器の出力６０を構成する。
【００１２】
入力ステージ１が前述の従来のレベル変換器と相違する点として、ＰＮＰ出力トランジスタ７５が入力ステージ１の差動アンプのトランジスタ２２の出力電流により直接駆動され、高速のＮＰＮ出力トランジスタ７４がトランジスタ２１の出力電力によるカレントミラーにより駆動される。カレントミラーは、例えば、２つのＰチャネルＭＯＳトランジスタ４３，４４により構成され、ＭＯＳトランジスタ４４のドレインは差動アンプトランジスタ２１のコレクタと正電源＋ＵＢ  の間に接続され、２つのゲートは当該コレクタに接続される。
【００１３】
トランジスタ７１，７０は各々、２つのバイポーラ出力トランジスタ７４，７５に並列接続される。これら２つのトランジスタ７１，７０はＭＯＳトランジスタで、出力トランジスタ７５に割当てられるトランジスタ７１はＰチャネルＭＯＳトランジスタであり、出力トランジスタ７４に割当てられるトランジスタ７２はＮチャネルＭＯＳトランジスタである。２つのトランジスタ７０と７１のゲートは接続されて、逆向きに並列接続される２つのインバータ７２，７３を介して、変換器の出力６０に接続される。バイポーラ出力トランジスタ７４，７５の待状態のベース−エミッタ電圧の発生のために、アースと正電源＋ＵＢ  の間に接続される抵抗６１，６２，６３がもうけられる。
【００１４】
次に動作について説明する。
【００１５】
入力アンプステージ１でスイッチングされた電流は出力ステージの相補的バイポーラ出力トランジスタ７０，７５を制御する。ＰＮＰ出力トランジスタ７５は直接駆動され、技術的に高速のＮＰＮ出力トランジスタ７４は電流ミラーを介して駆動される。これにより出力信号６０の上昇端と下降端でほぼ同じスイッチング時間が達成される。大電流は、出力トランジスタ７４，７５のベース電荷を高速で確立し、大コレクタ電流が高速に流れるので、上述の駆動原理は出力６０の高速スイッチングを提供する。しかし、スイッチングの後、各出力トランジスタ７４，７５は飽和状態である。そこで、出力６０のスイッチングの後、出力トランジスタ７４，７５と並列接続のＭＯＳトランジスタ７０，７１がバイポーラ出力トランジスタ７４，７５の制御電流を吸収する。ＭＯＳトランジスタ７０，７１は又出力トランジスタ７４，７５のベース−エミッタ接合をショートして、該接合は信号端で簡単に飽和するようにする。バイポーラ出力トランジスタ７４，７５の完全な飽和により出力６０は供給電圧、つまり供給電圧＋ＵＢ  と接地電位に到達する。
【００１６】
２つのバイポーラ出力トランジスタ７４，７５のスイッチングが並列に接続された２つのＭＯＳトランジスタ７０，７１との協力のもとに行なわれることについて更に詳細に説明する。始めに出力６０はＨ電位であるとする。トランジスタ７０，７１のゲートの接続点８０はインバータ７３の作用によりＬ電位である。この時、インバータ７２は出力６０に相補的に作用し、出力トランジスタ７４，７５が信号端（エッジ）のみで動作するので、論理信号レベルが比較的長時間保持されるようにする。
【００１７】
スイッチングが行なわれると、その瞬間、ＮＰＮ出力トランジスタ７４はカレントミラーを介してベース電流を供給され、その結果、インバータ７２からの電流に比べて非常に大きなコレクタ電流が出力トランジスタ７４に流れ、これは、インバータ７２がスイッチングの間何の影響もせず、出力６０は高から低に非常に高速に変化することを意味する。従って、出力６０に接続される全ての容量（図示なし）はその電荷を高速に反転させ、インバータ７２の電流は無視されるほど小さい。
【００１８】
出力６０の電位がＬレベルの方向に大きく動くと、インバータ７３がスイッチングし、その結果接続線８０の電位はＨレベルの方向にシフトする。これは、ＮＰＮ出力トランジスタ７４と並列接続のトランジスタ７０が導通してカレントミラーから供給される電流をアースに放電する効果を有する。その結果ＮＰＮ出力トランジスタ７４は飽和状態となりブロックする。インバータ７２は次の信号端まで信号電位を保持する。ＰＮＰ出力トランジスタ７５についても出力６０が低から高にスイッチングするとき同様となる。
【００１９】
図２は本発明の別の実施例を示す。この回路で２つのバイポーラ相補出力トランジスタ７４，７５の駆動は、２つの並列接続相補差動アンプにより実現される入力アンプステージ１により行われる。各差動アンプはエミッタ接続バイポーラトランジスタ対２１，２２；２３，２４により構成され、各々、出力トランジスタ７４，７５の一方を駆動する。
【００２０】
従って、レベル変換器の出力６０のスイッチングの後はスイッチングをトリガーする差動アンプは不要となる。つまり、出力６０からインバータ７３のフィードバックを介し又エミッタ結合トランジスタ対２１，２２；２３，２４と直列接続の制御された電流源５１；５２を介して次のスイッチングが行なわれるまで差動アンプは不要である。
【００２１】
入力ステージ１の並列接続相補差動アンプの交互のスイッチングによりこの回路は図１の回路より電力消費が少ない。その理由は低出力レベルの間そこを流れるミラー電流はその回路を不要とするからである。２つの電流源５１，５２は例えばＭＯＳトランジスタにより実現され、エミッタ結合トランジスタ対２１，２２に割当てられるＮチャネルＭＯＳトランジスタ５１とエミッタ結合トランジスタ対２３，２４に割当てられるＰチャネルＭＯＳトランジスタ５２により実現される。
【００２２】
その結果、出力トランジスタ７４，７５の入力に並列接続されるＭＯＳトランジスタ７０，７１は、静的電流を流さないので、小型化することができる。従って、出力トランジスタ７４，７５のベースの浮遊容量は小さくなり、ターンオンの間により多くの電流がベースに流れる。さらに、ベース−エミッタの残留電圧は非常に小さく、ターンオフされた出力トランジスタ７４，７５はベース−コレクタ間寄生容量により出力６０の端の短時間の間もはや導通ではない。従って回路は図１の回路より高速である。
【００２３】
図１，図２の回路はレベル変換器特にＥＣＬ回路からＣＭＯＳ回路への変換に用いることができる。別の重要な応用はＲＡＭチップの読出しにおけるディジタル増幅器である。
【００２４】
【発明の効果】
以上のとおり、本発明により遅延時間の小さなＥＣＬ−ＣＭＯＳレベル変換器が得られる。
【図面の簡単な説明】
【図１】本発明によるレベル変換器の実施例である。
【図２】本発明によるレベル変換器の別の実施例である。
【図３】従来のレベル変換器である。
【符号の説明】
１  入力ステージ
２  出力ステージ
７４，７５  相補バイポーラトランジスタ
３１，３２  入力端子
６０  出力端子
【図１】
0003620089.tif 000002
【図２】
0003620089.tif 000003
【図３】
0003620089.tif 000004