(57)【特許請求の範囲】
【請求項１】
複数の正規メモリセルと複数の予備メモリセルとをそれぞれ含む複数のメモリマットと、
上記複数のメモリマットをそれぞれ制御する複数のメモリマット制御回路と、
上記正規メモリセルのうち不良であるもののアドレスを記憶する第１のＲＯＭと、
上記第１のＲＯＭの出力とアドレス信号とを比較する比較回路と、
上記比較回路の出力に従って不良の正規メモリセルに代わって予備メモリセルを選択する予備選択手段と、
上記不良の正規メモリセルとそれを置換する上記予備メモリセルとが同一のメモリマットに属するか否かを判定し、その判定結果に基づいて動作モードを設定するモード設定手段と、
上記モード設定手段の出力に基づいて上記メモリマット制御回路に入力される制御信号のタイミングを変更するタイミング調整手段と
を有することを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記モード設定手段は、予備メモリセルを使用するか否かを判定し、その判定結果に基づいて動作モードを設定する手段であることを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
上記モード設定手段は、上記第１のＲＯＭの出力を入力して、上記不良の正規メモリセルとそれを置換する上記予備メモリセルとが同一のメモリマットに属するか否かを判定する判定回路を含むことを特徴とする半導体メモリ。
【請求項４】
請求項２記載の半導体メモリにおいて、
上記判定回路は、上記第１のＲＯＭの出力を入力して、上記予備メモリセルが使用されているか否かを判定する判定回路を含むことを特徴とする半導体メモリ。
【請求項５】
請求項３または４記載の半導体メモリにおいて、
上記判定回路の入力信号もしくは出力信号の配線は、上記アドレス信号の配線よりも単位長さ当たりの抵抗値が大きいことを特徴とする半導体メモリ。
【請求項６】
請求項５記載の半導体メモリにおいて、
上記判定回路の入力信号もしくは出力信号の配線は、上記アドレス信号の配線よりも下層に設けられることを特徴とする請求項６記載の半導体メモリ。
【請求項７】
請求項１または２記載記載の半導体メモリにおいて、
上記モード設定手段は、上記不良の正規メモリセルとそれを置換する上記予備メモリセルとが同一のメモリマットに属するか否かおよび／または予備メモリセルを使用するか否かが予め書き込まれた第２のＲＯＭを含み、その書き込まれた内容に基づいて動作モードを設定する手段からなることを特徴とする半導体メモリ。
【請求項８】
複数の第１正規メモリセルと複数の第１予備メモリセルとを有する第１メモリマットと、
複数の第２正規メモリセルと複数の第２予備メモリセルとを有する第２メモリマッ卜と、
第１不良アドレスを記憶するための第１記憶回路と、第２不良アドレスを記憶するための第２記憶回路と、前記第１不良アドレスとアクセスアドレスを比較してその比較結果に応じた第１一致信号を出力するための第１比較回路と、前記第２不良アドレスと前記アクセスアドレスとを比較してその比較結果に応じた第２一致信号を出力するための第２比較回路と、前記第１一致信号に基づいて前記複数の第１予備メモリセルの一つを選択するための第１選択回路と、前記第２一致信号に基づいて前記複数の第２予備メモリセルの―つを選択するための第２選択回路と、選択された前記第２正規メモリセルを前記第１予備メモリセルに置換することがプログラムされ、選択された前記第１正規メモリセルを前記第１予備メモリセルに置換することがプログラムされていない場合、あるいは、選択された前記第１正規メモリセルを前記第２予備メモリセルに置換することがプログラムされ、選択された前記第２正規メモリセルを前記第２予備メモリセルに置換することがプログラムされていない場合に判定信号を出力するための判定回路と、前記判定信号に応じて、前記第１選択回路および前記第２選択回路の選択タイミングを調整するタイミング調整回路とを有する冗長回路とを具備することを特徴とする半導体メモリ。
【請求項９】
請求項８に記載の半導体メモリにおいて、
前記第１メモリマットは、前記複数の第１予備メモリセルに接続された複数の第１予備ワード線を更に有し、
前記第２メモリマットは、前記複数の第２予備メモリセルに接続された複数の第２予備ワード線を更に有し、
前記第１選択回路は、前記複数の第１予備ワード線の駆動回路であり、
前記第２選択回路は、前記複数の第２予備ワード線の駆動回路である
ことを特徴とする半導体メモリ。
【請求項１０】
請求項８または９に記載の半導体メモリにおいて、
前記半導体メモリは、ダイナミック型ラングムアクセスメモリであることを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する利用分野】
本発明は半導体メモリにおける欠陥救済技術に関し、特に、高速化に適した欠陥救済回路を有する半導体メモリに関する。
【０００２】
【従来の技術】
メモリセルの欠陥救済は、半導体メモリの歩留り向上のために従来から広く行われている手法である。これは、予め半導体チップ上に予備メモリセルを設けておき、不良メモリセルをこの予備メモリセルに置換することによって、製品の歩留まりを向上させる手法である。上記置換は、１本もしくは少数本のワード線あるいはビット線単位で行われるのが普通である。
一方、最近の半導体メモリでは、メモリセルを配置したメモリアレーを、メモリマットもしくはサブアレーと称する複数個の領域に分割すること（マット分割）がしばしば行われている。これは、信号遅延時間短縮や信号／雑音比の確保といった回路上の要請によって行われているものである。マット分割された半導体メモリに上述した欠陥救済手法を適用する場合、あるメモリマットに不良があれば、それを同じメモリマットの予備線で置換するのが普通である。しかし、これでは、１つのメモリマットにのみ多数の不良がある場合に、そのメモリマットの予備線数が不足するという問題が生ずる。これを解決する有効な方法が、特開昭５９−１３５７００号公報および特開昭６０−１３０１３９号公報に開示されている。これらの公報に記載されたものでは、あるメモリマット内に不良がある場合、それを他のメモリマットの予備線でも置換できるようにする（もちろん同じメモリマットの予備線でも置換できる）ことが提案されている。こうすれば、予備線をメモリマット間で融通し合うことが可能になり、歩留りの向上が期待できる。
【０００３】
【発明が解決しようとする課題】
上記従来技術の問題点は、アクセス時間が増大することである。この理由を以下に説明する。
マット分割された半導体メモリでは、全てのメモリマットが同時に活性化されるわけではなく、同時に活性化されるメモリマットは通常１個もしくは少数個である。活性化されるメモリマットを選ぶために、各メモリマット毎にマット制御回路が設けられているのが普通である。マット制御回路は、アドレス信号を受けて、当該メモリマットを活性化するか否かを決定する。
さて、上述の欠陥救済法を用いない場合は、マット制御回路は、アドレス信号（普通はメモリマットを選ぶための上位のアドレス信号）だけによって、メモリマットを活性化するか否かを決定することができる。しかし、上記欠陥救済法を用いている場合は、アドレス信号だけでは決定できない。なぜならば、選択されたアドレスに欠陥がある場合、選択すべきメモリマットが変更になる可能性があるからである。マット制御回路は、アドレス信号とＲＯＭ（欠陥アドレスが記憶されている）の出力とを比較した結果が得られて初めて、当該メモリマットを活性化すべきか否かを決定することができる。従って、比較に要する時間の分だけメモリマット活性化のタイミングを遅らせなければならない。しかも、この時間はプロセスばらつきや温度、さらにはＲＯＭに書き込まれている値によっても変化することがあるので、最悪の場合でも誤動作しないように、十分マージンを見込んでおかなければならない。さもなければ、一時的に誤ったメモリマットが活性化される恐れがある。特にＤＲＡＭにおいては、一時的にせよ誤ったメモリマットが活性化されることは、記憶情報の破壊をもたらす可能性があるので、避けなければならない。
【０００４】
このように、従来技術では、メモリマット間置換を可能にしたために、活性化すべきメモリマットが変更になる可能性が生じ、メモリマット活性化のタイミングを遅らせなければならなくなった。近年、マイクロプロセッサの高速化や画像処理用途の拡大に伴い、主記憶にも記憶容量のみならず高速性が要求されるようになってきた。そのため、主記憶を構成するＤＲＡＭの需要も、高速品の割合が多くなってきた。しかし、従来の欠陥救済技術では、メモリマット活性化のタイミングが障害になって、高速化することは困難であった。
本発明の目的は、上記問題点を解消し、メモリマット活性化のタイミングの遅れをできるだけ小さくすることによって高速化を達成するようにした欠陥救済回路を有する半導体メモリを提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明では、不良アドレスを記憶するＲＯＭの出力を入力とし、不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するか否かを判定する判定手段と、上記判定手段の出力に従ってメモリマット制御回路に入力される制御信号のタイミングを変更するタイミング調整回路とを設ける。これにより、不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するときは、制御信号のタイミングを早くして、アクセス時間の短縮を図る。
【０００６】
さらに具体的には、本発明は、複数の正規メモリセルと複数の予備メモリセルとをそれぞれ含む複数のメモリマット（M0，M1）と、上記複数のメモリマットをそれぞれ制御する複数のメモリマット制御回路（MC0，MC1）と、上記正規メモリセルのうち不良であるもののアドレスを記憶する第１のＲＯＭ（ROM0，ROM1）と、上記第１のＲＯＭ（ROM0，ROM1）の出力とアドレス信号とを比較する比較回路（AC0，AC1）と、上記比較回路の出力に従って不良の正規メモリセルに代わって予備メモリセルを選択する予備選択手段（R0，R1）と、不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するか否かおよび／または予備メモリセルを使用するか否かを判定し、その判定結果に基づいて動作モードを設定するモード設定手段（JC）と、モード設定手段の出力に基づいてメモリマット制御回路に入力される制御信号（MS0，MS1）のタイミングを変更するタイミング調整手段（TA）とを有することを特徴としている。また、上記モード設定手段は、第１のＲＯＭ（ROM0，ROM1）の出力を入力して、不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するか否かおよび／または予備メモリセルが使用されているか否かを判定する判定回路を含むことを特徴としている。
【０００７】
また、上記判定回路の入出力信号の配線は、アドレス信号の配線よりも単位長さ当たりの抵抗値が大きくすること、またアドレス信号の配線よりも下層に設けられることを特徴としている。
また、上記モード設定手段は、不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するか否かおよび／または予備メモリセルを使用するか否かが予め書き込まれた第２のＲＯＭ（ＲＯＭ２）を含み、その書き込まれた内容に基づいて動作モードを設定する手段からなることを特徴としている。
【０００８】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて詳細に説明する。
（実施例１）
図１は、本発明をＤＲＡＭ（ダイナミック・ランダムアクセスメモリ）のワード線の欠陥救済に適用した例を示す図である。図中、Ｍ０およびＭ１はメモリマット、Ｗ００，Ｗ０１，Ｗ１０，Ｗ１１は正規のワード線、ＳＷ０およびＳＷ１は予備ワード線、ＢＴ０とＢＢ０，ＢＴ１とＢＢ１はそれぞれビット線対である。簡単のために図では省略されているが、各ワード線とビット線対との各交点にはメモリセルが配置されている。Ｓ０およびＳ１はビット線対上の信号電圧を増幅するためのセンス回路、ＸＤ０およびＸＤ１は正規のワード線を選択するためのロウデコーダ、Ｒ０およびＲ１は予備ワード線選択回路、ＭＣ０およびＭＣ１はそれぞれメモリマットＭ０およびＭ１を制御するためのマット制御回路、ＳＧ０およびＳＧ１はそれぞれマット制御回路ＭＣ０およびＭＣ１に制御信号（マット選択信号ＭＳ０およびＭＳ１）を与えるための制御信号発生回路、ＲＯＭ０およびＲＯＭ１は不良ワード線のアドレスを記憶するためのＲＯＭであり、ＲＯＭ０が予備ワード線ＳＷ０で置換されるべきワード線のアドレスを、ＲＯＭ１が予備ワード線ＳＷ１で置換されるべきワード線のアドレスをそれぞれ記憶する。ＲＯＭとしては、レーザ光または電気的に切断するヒューズを用いることができる。ＡＣ０およびＡＣ１はそれぞれ入力された内部アドレス信号ＢＸｉＴおよびＢＸｉＢとＲＯＭ０およびＲＯＭ１に記憶されているアドレスとを比較する比較回路である。
【０００９】
次に、センス回路Ｓ０（センス回路Ｓ１も同様）の回路構成を図２を参照して詳細に説明する。
図２において、ＳＡ０はセンスアンプであり、ＰチャネルＭＯＳトランジスタＭ１，Ｍ２とＮチャネルＭＯＳトランジスタＭ３，Ｍ４から構成されている。また、ＰＣ０はビット線対（ＢＴ０，ＢＢ０）をプリチャージするためのプリチャージ回路であり、３個のＮチャネルＭＯＳトランジスタＭ５〜Ｍ７から構成されている。ＹＧ０はビット線対（ＢＴ０，ＢＢ０）と入出力線対（ＩＯＴ０，ＩＯＢ０）とを接続するための入出力ゲートであり、２個のＮチャネルＭＯＳトランジスタＭ８およびＭ９から構成されている。これらのＮチャネルＭＯＳトランジスタＭ８〜Ｍ９はカラムデコーダ（図示せず）の出力信号ＹＳ０によって制御される。
【００１０】
この実施例では、メモリマットＭ０内の正規のワード線が不良である場合、それをメモリマットＭ０の予備ワード線ＳＷ０で置換することも、メモリマットＭ１の予備ワード線ＳＷ１で置換することもできる。前者をマット内置換、後者をマット間置換と呼ぶ。逆に、メモリマットＭ１内の正規のワード線が不良である場合、予備ワード線ＳＷ０で置換することも、予備ワード線ＳＷ１で置換することもできる。前者はマット間置換、後者はマット内置換である。いずれにしても、予備ワード線ＳＷ０を用いる場合はＲＯＭ０に、予備ワード線ＳＷ１を用いる場合はＲＯＭ１に不良ワード線のアドレスを書き込んでおけばよい。
【００１１】
図１に実施例として示した本発明の特徴は、判定回路ＪＣとタイミング調整回路ＴＡを設けていることである。判定回路ＪＣは、ＲＯＭ０およびＲＯＭ１の出力を入力とし、メモリマット間の置換の有無を判定する。すなわち、ＲＯＭ０にメモリマットＭ１の正規のワード線の不良アドレスが書き込まれている場合またはＲＯＭ１にメモリマットＭ０の正規のワード線の不良アドレスが書き込まれている場合にのみ「メモリマット間の置換あり」と判定する。判定回路ＪＣは、「メモリマット間の置換なし」と判定したときは出力信号ＩＭＲを低レベル（”０”）に、「メモリマット間の置換あり」と判定したときは出力信号ＩＭＲを高レベル（”１”）にする。
【００１２】
この実施例では、予備ワード線は各メモリマットに１本ずつ（ＳＷ０，ＳＷ１）あるので、予備ワード線ＳＷ０で置換される正規のワード線がメモリマットＭ０に属し、かつ予備ワード線ＳＷ１で置換される正規のワード線がメモリマットＭ１に属するときは、出力信号ＩＭＲを”０”（メモリマット間の置換なし）に、その他のときは出力信号ＩＭＲを”１”（メモリマット間の置換あり）にする。
タイミング調整回路ＴＡは、判定回路ＪＣの出力信号ＩＭＲに従ってタイミング信号ＸＥとＸＩＪＥのタイミングを変えるための回路である。タイミング信号ＸＥはメモリマット選択のタイミングを、タイミング信号ＸＩＪＥはワード線選択のタイミングを決定する信号であり、詳細は後述する。
【００１３】
次に、本実施例の動作を図面を参照しながら説明する。
今、メモリマットＭ０の正規のワード線Ｗ０１上に不良メモリセルがある場合を考える。図３および図４に、正規のワード線Ｗ０１をメモリマットＭ１の予備ワード線ＳＷ１で置換した場合の、ロウアドレスストローブ信号（／ＲＡＳ）の印加からワード線が立ち上がるまでの動作波形を示す（ここで「／」は反転信号を示す。以下同じ）。この場合は、ＲＯＭ１に正規のワード線Ｗ０１のアドレスが書き込まれている。図３は正規のワード線Ｗ００（正常ワード線）が選択すべきワード線として指定された場合の例であり、図４は正規のワード線Ｗ０１（不良ワード線）が選択すべきワード線として指定された場合の例である。
【００１４】
ロウアドレスストローブ信号（／ＲＡＳ）が低レベルになってＤＲＡＭが動作状態になると、外部から入力されたアドレス信号Ａｉに従って、内部アドレス信号ＢＸｉＴ，ＢＸｉＢ（ｉ＝０，１，．．．，ｎ）のうち一方が高レベル、他方が低レベルになる（内部アドレス信号ＢＸｉＴおよびＢＸｉＢは相補信号であり、入力アドレス信号Ａｉが”０”のときは内部アドレス信号ＢＸｉＢが高レベル、内部アドレス信号ＢＸｉＴが低レベルになる。また入力アドレス信号Ａｉが”１”のときはその逆になる。ただし、待機状態では共に高レベルである）。これにより、比較回路ＡＣ０およびＡＣ１において、内部アドレス信号ＢＸｉＴ，ＢＸｉＢとＲＯＭ０の出力およびＲＯＭ１の出力との比較が行われる。比較回路ＡＣ０およびＡＣ１の出力ＭＩＳ０およびＭＩＳ１は、比較の結果が「不一致」のとき低レベルから高レベルになり、逆に「一致」のときは低レベルに留まる。正規のワード線Ｗ００（正常ワード線）が指定された場合（図３）は出力ＭＩＳ０およびＭＩＳ１が共に高レベルになり、正規のワード線Ｗ０１（不良ワード線）が指定された場合（図４）は出力ＭＩＳ０のみが高レベルになる。
【００１５】
本例の場合はメモリマットＭ０の正規のワード線Ｗ０１（不良ワード線）をメモリマットＭ１の予備ワード線ＳＷ１で置換するのでマット間置換があり、信号ＩＭＲは高レベルである。このときは、タイミング調整回路ＴＡは、タイミング信号ＸＥを低レベルから高レベルにする。タイミング信号ＸＥが高レベルになると、制御信号発生回路ＳＧ０およびＳＧ１は、各マットを活性化すべきか否かを判断し、マット選択信号ＭＳ０およびＭＳ１を発生する。図３の場合は、メモリマットＭ０の正規のワード線Ｗ００（正常ワード線）が指定されており、比較結果が「不一致」であるため、メモリマットＭ０が活性化される。そのため、マット選択信号ＭＳ０が高レベルになる。一方、図４の場合は、メモリマットＭ０の正規のワード線Ｗ０１（不良ワード線）が指定されているが、ＲＯＭ１との比較結果が「一致」であるから、メモリマットＭ０ではなくメモリマットＭ１が活性化される。そのためマット選択信号ＭＳ１が高レベルになる。
【００１６】
次に、活性化されたメモリマットのマット制御回路ＭＣ０またはＭＣ１は、自メモリマットのプリチャージ信号ＰＣＢ０またはＰＣＢ１をオフ（低レベル）にする。図３の場合は、メモリマットＭ０のプリチャージ信号ＰＣＢ０が低レベルになるが、メモリマットＭ１のプリチャージ信号ＰＣＢ１は高レベルに留まる。図４の場合はその逆になる。プリチャージ信号がオフになった後、タイミング信号ＸＩＪＥが低レベルから高レベルになる。これによりワード線が選択される。図３の場合はメモリマットＭ０のプリチャージ信号ＰＣＢ０がオフになって正規のワード線Ｗ００が選択され、図４の場合はメモリマットＭ１のプリチャージ信号ＰＣＢ１がオフになって予備ワード線ＳＷ１が選択される。
【００１７】
さて、マット選択信号ＭＳ０またはＭＳ１を高レベルにするのは、比較回路の出力ＭＩＳ０およびＭＩＳ１が確定した後でなければならない。その理由は、上述したことから明らかなように、比較結果によって活性化すべきメモリマットが変更になることがあるからである。そのため、図３および図４に示すように、タイミング信号ＸＥの立ち上がりを比較回路の出力ＭＩＳ０またはＭＩＳ１の遷移から時間Ｔ１だけ遅らせている。時間Ｔ１は、比較回路の出力ＭＩＳ０およびＭＩＳ１の遷移タイミングがプロセスバラツキなどによって変動しても誤動作しないように、マージンを見込んだ値にしておけばよい。
【００１８】
図５および図６は、メモリマットＭ０の正規のワード線Ｗ０１（不良ワード線）を同一メモリマット上の予備ワード線ＳＷ０で置換する場合の動作波形である。この場合は、ＲＯＭ０にメモリマットＭ０の正規のワード線Ｗ０１の不良アドレスが書き込まれている。図５は正規のワード線Ｗ００（正常ワード）が選択すべきワード線として指定された場合の例であり、図６は正規のワード線Ｗ０１（不良ワード線）が指定された場合の例である。
比較回路ＡＣ０およびＡＣ１から出力ＭＩＳ０およびＭＩＳ１が出るまでの動作は図３および図４の場合と同様である。しかし、本例の場合は、メモリマット間の置換がないため、判定回路ＪＣの出力ＩＭＲは低レベルである。このときは、タイミング調整回路ＴＡはタイミング信号ＸＥを常時高レベルにする。そのため、マット選択信号ＭＳ０またはＭＳ１は、アドレス信号が遷移すると直ちに立ち上がる。メモリマット間の置換がなければ、比較結果によって活性化すべきメモリマットが変更になることがないので、比較回路の出力が確定するのを待つ必要がないからである。この場合、マット選択信号が早く立ち上がるので、タイミング信号ＸＩＪＥのタイミングを早めることができ、それによってワード線選択のタイミングを早くできる。なお、タイミング信号ＸＥを常時高レベルにする代わりに、アドレス信号の遷移と同時に立ち上がるようにしてもよい。
【００１９】
図７（ａ）にタイミング調整回路ＴＡの一実施例を示す。
同図から明らかなように、判定回路ＪＣの出力信号ＩＭＲが高レベルの場合（マット間の置換あり）は、比較回路ＡＣ０の出力ＭＩＳ０と比較回路ＡＣ１の出力ＭＩＳ１の論理和（ＯＲ１）を遅延回路ＤＬＹ１によって遅延させた信号が、インバータＩＮＶ１とＮＡＮＤゲートＮＡＮＤ１を通ってタイミング信号ＸＥとなる。比較回路ＡＣ０の出力ＭＩＳ０と比較回路ＡＣ１の出力ＭＩＳ１の少なくとも一方は必ず低レベルから高レベル（不一致）になるので、タイミング信号ＸＥも低レベルから高レベルになる。逆に、判定回路ＪＣの出力信号ＩＭＲが低レベルの場合（マット間の置換なし）は、タイミング信号ＸＥは常時高レベルである。
一方、タイミング信号ＸＩＪＥはマルチプレクサＭＰＸ１の出力である。マルチプレクサＭＰＸ１は、信号ＩＭＲが高レベルの時は遅延回路ＤＬＹ２の出力を、低レベルの時は遅延回路ＤＬＹ１の出力を選択するように構成されている。従って、信号ＩＭＲが低レベルの時は、タイミング信号ＸＩＪＥは遅延回路ＤＬＹ２の遅延時間分だけ早くなる。
【００２０】
図７（ｂ）にタイミング調整回路ＴＡの別の実施例を示す。本タイミング調整回路ＴＡでは、まず、内部アドレス信号ＢＸｉＴとＢＸｉＢをＮＡＮＤゲートＮＡＮＤ２に入力する。前述したように、待機状態では内部アドレス信号ＢＸｉＴとＢＸｉＢはともに高レベルであるため、ＮＡＮＤゲートＮＡＮＤ２の出力は低レベルを保持している。動作状態になると、内部アドレス信号ＢＸｉＴとＢＸｉＢの一方は必ず高レベルから低レベルになるから、ＮＡＮＤゲートＮＡＮＤ２の出力は低レベルから高レベルに遷移する。ＮＡＮＤゲートＮＡＮＤ２の出力信号とそれを遅延回路ＤＬＹ３によって遅延させた信号をマルチプレクサＭＰＸ３に入力し、判定回路の出力信号ＩＭＲによりそのうちの一方を選択して出力ＸＥとする。マルチプレクサＭＰＸ３は、信号ＩＭＲが高レベルの時は遅延回路ＤＬＹ３で遅延させた信号を、信号ＩＭＲが低レベルの時は遅延回路ＤＬＹ３で遅延させない信号，すなわちＮＡＮＤゲートＮＡＮＤ２の出力を選択してタイミング信号ＸＥとしている。
【００２１】
タイミング信号ＸＩＪＥの発生方法も同様である。すなわち、遅延回路ＤＬＹ３の出力信号と該遅延回路ＤＬＹ３の出力信号をさらに遅延回路ＤＬＹ４で遅延させた信号とをマルチプレクサＭＰＸ２に入力し、判定回路の出力信号ＩＭＲによりそのうちの一方を選択して出力ＸＩＪＥとする。マルチプレクサＭＰＸ２は、信号ＩＭＲが高レベルの時は遅延回路ＤＬＹ４で遅延させた信号を、信号ＩＭＲが低レベルの時は遅延回路ＤＬＹ４で遅延させない信号，すなわち遅延回路ＤＬＹ３の出力を選択してタイミング信号ＸＩＪＥとしている。
本実施例の回路の場合は、信号ＩＭＲが低レベル（マット置換なし）の時には図７（ａ）のＮＡＮＤゲートＮＡＮＤ１を用いた場合とは異なり、タイミング信号ＸＥは常時高レベルにならず、内部アドレス信号ＢＸｉＴ，ＢＸｉＢの遷移とほぼ同時に立ち上がる。
【００２２】
図８（ａ）に判定回路ＪＣの一実施例を示す。ここでは、（ｎ＋１）ビットのアドレスのうち、最上位の１ビットをメモリマットの選択に（”０”ならばメモリマットＭ０が、”１”ならばＭ１が選択される）、下位のｎビットをメモリマット内のワード線の選択に用いている。ＲＯＭ０，ＲＯＭ１はそれぞれ（ｎ＋２）ビットの出力を有する。ＲＯＭ０の出力のうち１ビットＥ０はイネーブル信号であり、ＲＯＭ０に記憶されているアドレスが有効か否か、すなわちメモリマットＭ０の予備ワード線ＳＷ０を使用するか否かを示す。イネーブル信号Ｅ０が「有効」であるときは、他の（ｎ＋１）ビットＦ００〜Ｆ０ｎが、比較回路ＡＣ０で内部アドレス信号と比較される。ＲＯＭ１についても同様である。
【００２３】
判定回路ＪＣは、ＲＯＭ（ＲＯＭ０，ＲＯＭ１）の出力のうち、イネーブル信号（Ｅ０，Ｅ１）と最上位アドレス（Ｆ０ｎ，Ｆ１ｎ）とを用い、図１６に示した真理値表に従ってマット間置換の有無を判定し、信号ＩＭＲを出力する。ＲＯＭ０の出力についていえば（図１６（ａ）参照）、まずＥ０＝０（ＲＯＭ０に記憶されているアドレスが無効）のときは、予備ワード線ＳＷ０は使用されないから、Ｆ０ｎの如何にかかわらず「マット内」と判定する。Ｅ０＝１，Ｆ０ｎ＝０のときは、予備ワード線ＳＷ０で置換される正規のワード線はメモリマットＭ０内にあるので、「マット内」と判定する。Ｅ０＝１，Ｆ０ｎ＝１のときは、予備ワード線ＳＷ０で置換される正規のワード線はメモリマットＭ１内にあるので、「マット間」と判定する。図１６において、「Ｘ」はドントケアであることを示している。
ＲＯＭ１の出力についても同様に判定するが、Ｆ１ｎによる判定が逆になる（図１６（ｂ）参照）。
【００２４】
最後に両方の判定結果の論理和（ＯＲ）をとる。すなわち、少なくとも一方が「マット間」であれば「マット間」（ＩＭＲ＝１）、両方とも「マット内」ならば「マット内」（ＩＭＲ＝０）とする。特に、Ｅ０＝Ｅ１＝０、すなわち予備ワード線を全く使用しない場合（これは完全良品であるか、もしくは予備ビット線のみで不良を修復できる場合である）は、「マット内」となる。
【００２５】
図８（ｂ）により簡略化した判定回路ＪＣを示す。この回路では、上述したようなメモリマット間／メモリマット内の判定は行わず、単に予備ワード線の使用／不使用のみ判定する。イネーブル信号Ｅ０とＥ１との論理和（ＯＲ）を出力信号ＩＭＲとしている。すなわち、予備ワード線を全く使用しない場合のみ信号ＩＭＲ＝０となる。従って、高速化できる率は図８（ａ）の判定回路よりも低くなるが、判定回路の構成が簡単になるという利点がある。
【００２６】
ここで注目すべきことは、判定回路ＪＣの入力信号（Ｅ０，Ｆ０ｎ，Ｅ１，Ｆ１ｎ）も出力信号（ＩＭＲ）も共に直流信号であることである。入力信号（Ｅ０，Ｆ０ｎ，Ｅ１，Ｆ１ｎ）は、ＲＯＭに一旦データが書き込まれた後は変化することはない。入力信号が変化しないのだから、出力信号ＩＭＲも変化しない。従って、これらの信号の遅延は問題にならないので、抵抗の比較的大きい配線を用いてもさしつかえない。このことを利用すれば、チップ面積の縮小が可能である。この具体例を次に示す。
【００２７】
図９はチップ面積の縮小を可能にした信号配線の断面図の一実施例である。内部アドレス信号ＢＸｉＴ，ＢＸｉＢや比較回路の出力信号ＭＩＳ０，ＭＩＳ１の遅延は、アクセス時間に大きく影響するので、抵抗の小さい最上層のアルミニウム層を用いる。しかし上述したように、比較的大きな抵抗を許容する判定回路の配線には、それよりも下層で抵抗の大きいタングステンもしくは多結晶シリコン層を用い、配線幅も細くする。このように配置すれば、判定回路の入出力信号配線によるチップ面積の増大を回避できる。これは特に、メモリマット数や予備線数が多い場合に有効である。判定回路の入力信号線数が多くなるからである。図１では簡単のため、メモリマット数が２個、１メモリマット当たりの予備ワード線数が１本の場合を示したが、たとえば、メモリマット数を８個（従ってメモリマットを選択するアドレスは３ビット）、１メモリマット当たりの予備ワード線数を２本とすれば、判定回路の入力信号の本数は８×２×（３＋１）＝６４本になる。
【００２８】
上述したように、本実施例のＤＲＡＭのアクセス時間は、メモリマット間置換がある場合は従来と同じであるが、メモリマット間置換がない場合は従来よりも短縮される。従って、不良が比較的少ない場合は、メモリマット内置換のみで不良を修復できる確率が高いので、高速品を取得できる割合が多くなる。しかも、上述のように、タイミングの切り替えはＲＯＭに書き込まれている値によって自動的に行われるので、テスト工程が従来よりも増加することはない。
【００２９】
（実施例２）
図１０に本発明をＤＲＡＭに適用した第２の例を示す。この実施例では、判定回路の代わりにＲＯＭ２が設けられている。ＲＯＭ２には、テスト時にマット間置換の有無を書き込んでおく（マット間置換がある場合はＩＭＲ＝１、ない場合はＩＭＲ＝０となるように）。ＲＯＭ２としては、たとえばＲＯＭ０，ＲＯＭ１と同じヒューズを用いればよい。この実施例は、判定回路が不要であり、構成が簡単で占有面積を小さくできるという利点がある。その反面、テスト時に、不良ワード線と予備ワード線との置換の態様を判定してＲＯＭ（ＲＯＭ２）に書き込むという工程が加わる。そのため、テスト工程の観点からは、実施例１の方が優れている。なお、ＲＯＭ２に、予備ワード線を使用するか否かを予め書き込んでおき、予備ワード線を使用しない場合は信号ＩＭＲ＝０を出力するようにすることもできる。
なお、本実施例２の動作は実施例１と同様であるので説明は省略する。
【００３０】
（実施例３）
図１１に本発明をＤＲＡＭに適用した第３の例を示す。本実施例の特徴は、マット間置換の有無だけでなく、さらに予備ワード線の使用／不使用によってもタイミングを調整していることである。ここでは判定回路ＪＣは、ＲＯＭ０およびＲＯＭ１の出力を入力して２つの信号ＩＭＲおよび信号ＸＲを出力している。信号ＩＭＲは上記実施例の場合と同様に、マット間置換の有無を示す信号である。信号ＸＲは、予備ワード線を使用するか否かを示す信号であり、予備ワード線を使用する場合は高レベル（”１”）、予備ワード線を使用しない場合（完全良品の場合もしくは予備ビット線のみで不良を修復できる場合）は低レベル（”０”）になる。
【００３１】
次に、本実施例の動作を説明する。予備ワード線を使用する場合は、実施例１の場合と同様である。すなわち、マット間置換がある場合（ＩＭＲ＝１）は図３，４、マット間置換がない場合（ＩＭＲ＝０）は図５，６と同様である。本実施例の特徴は、予備ワード線を全く使用しない場合に、図５，６よりもさらに高速化されることである。
図１２にこの時の動作波形を示す。図５，図６の場合は、タイミング信号ＸＩＪＥを立ち上げるタイミングは、比較回路の出力ＭＩＳ０，ＭＩＳ１が確定した後でなければならなかった。その理由は、比較回路による比較結果によって選択すべきワード線が正規のワード線から予備ワード線に変更になる可能性があるからである。そのため、タイミングマージンＴ２を設けていた。しかし、予備ワード線を全く使用しない場合は変更の可能性がないため、タイミングマージンＴ２を設ける必要はなく、タイミング信号ＸＩＪＥを立ち上げるタイミングをより早くすることができる。これにより、ワード線選択のタイミング、ひいてはアクセス時間をさらに早くすることができる。
【００３２】
図１３に本実施例に用いるタイミング調整回路ＴＡの一例を示す。図７（ｂ）と同様に、内部アドレス信号ＢＸｉＴとＢＸｉＢをＮＡＮＤゲートＮＡＮＤ３に入力し、その出力を遅延回路ＤＬＹ５，ＤＬＹ６，ＤＬＹ７によって遅延させる。マルチプレクサＭＰＸ４は、信号ＸＲが低レベル（予備ワード線を使用しない）のときは信号ＩＭＲの如何に関わらず遅延回路ＤＬＹ５の出力を、信号ＸＲが高レベルで信号ＩＭＲが低レベル（予備ワード線は使用するがマット内置換のみ）のときは遅延回路ＤＬＹ６の出力を、信号ＸＲと信号ＩＭＲが共に高レベル（予備ワード線を使用しマット間置換あり）のときは遅延回路ＤＬＹ７の出力をそれぞれ選択出力し、タイミング信号ＸＩＪＥとする。
【００３３】
一方、タイミング信号ＸＥは、信号ＩＭＲが高レベルのときは、動作状態になると一定時間後低レベルから高レベルに遷移する。すなわち、動作状態になって内部アドレス信号の一方が高レベルから低レベルに遷移すると、ＮＡＮＤゲートＮＡＮＤ３の出力が低レベルから高レベルに遷移し、その信号は遅延回路ＤＬＹ５，ＤＬＹ６で遅延された後、ＮＡＮＤゲートＮＡＮＤ４で反転されタイミング信号ＸＥとして出力される。なお、信号ＩＭＲが低レベルのときは、ＮＡＮＤゲートＮＡＮＤ４の入力の一方（信号ＩＭＲ）が低レベルであるため、その出力であるタイミング信号ＸＥは高レベルを維持したままである。
【００３４】
図１４に本実施例に用いる判定回路ＪＣの一実施例を示す。信号ＩＭＲの発生方法は図８の場合と同じである。信号ＸＲは、イネーブル信号Ｅ０とＥ１との論理和（ＯＲ）をとることにより発生する。
本実施例では、予備ワード線を使用しない場合（信号ＸＲが低レベル）は、実施例１よりもさらに高速になる。従って、欠陥が全くない完全良品や、欠陥が比較的少なくて予備ビット線のみで修復できるチップのアクセス時間は、予備ワード線を使用する必要がないため、さらに短縮される。しかも、上述のように、タイミングの切り替えはＲＯＭに書き込まれている値によって自動的に行われるので、従来よりもテスト工程が増加することはない。
【００３５】
図１５に本発明をワード線の欠陥救済に適用したＤＲＡＭの例を示す。図中、ＣＨＩＰは本ＤＲＡＭを搭載する半導体メモリチップを示している。ＲＥＤは本発明による欠陥救済回路であり、上述したように、ＲＯＭ，比較回路，判定回路，タイミング調整回路などが構成要素として含まれている。ＴＧは外部から印加されたロウアドレスストローブ信号（／ＲＡＳ），カラムアドレスストローブ信号（／ＣＡＳ），書き込みイネーブル信号（／ＷＥ），出力イネーブル信号（／ＯＥ）から、メモリチップ内部で必要な各種タイミング信号を発生するタイミング発生回路である。ＸＡＢはロウアドレスバッファであり、アドレス端子Ａｉから外部アドレス信号を取り込んで、内部アドレス信号ＢＸｉＴ，ＢＸｉＢを発生する。ＹＡＢはカラムアドレスバッファであり、Ａｉから外部アドレス信号を取り込んで、内部アドレス信号ＢＹｉＴ，ＢＹｉＢを発生する。ＤＩＮはデータ入力バッファであり、書き込み時にデータ入出力端子ＤＱからデータを取り込む。ＤＯＵＴはデータ出力バッファであり、読み出し時にＤＱにデータを出力する。
【００３６】
次に、このＤＲＡＭの動作を説明する。ロウアドレスストローブ信号（／ＲＡＳ）が低レベルになってからワード線が選択されるまでは、前に詳しく述べたのでここでは省略する。
ワード線が選択されると、メモリセル（図示せず）からビット線に信号が読み出される。次に、カラムアドレスストローブ信号（／ＣＡＳ）が低レベルになると、カラムアドレスバッファＹＡＢが発生した内部アドレス信号ＢＹｉＴ，ＢＹｉＢにより、カラムデコーダＹＤでビット線が選択される。選択されたビット線Ｂ０は、入出力ゲートＹＧ０を介して入出力線ＩＯ０に接続される（ビット線，入出力線は、実際は図２に示したように対線であるが、この図では簡単のため１本の線で示した）。入出力線ＩＯ０は、さらに、マット選択信号ＭＳ０で制御されるスイッチＳＴ０を介して、共通入出力線ＣＩＯに接続される。この図では、メモリマットＭ０が活性化されたときの状態を示している。すなわち、メモリマットＭ０側のスイッチＳＴ０がオン，Ｍ１側のスイッチＳＴ１がオフになっている。読み出しモードならば、共通入出力線ＣＩＯ上のデータが、出力バッファＤＯＵＴを介してＤＱ端子に読み出される。書き込みモードならば、ＤＱ端子に印加されたデータが、入力バッファＤＩＮ，共通入出力線ＣＩＯ，スイッチＳＴ０，入出力線ＩＯ０，入出力ゲートＹＧ０を介してビット線Ｂ０に書き込まれる。
【００３７】
以上の説明から明らかなように、入出力の切替はマット選択信号ＭＳ０，ＭＳ１によって行われる。欠陥救済によって活性化されるメモリマットが、例えば、メモリマットＭ０からメモリマットＭ１に変更になった場合は、信号ＭＳ０ではなくＭＳ１が高レベルになるので、データ入力バッファＤＩＮ，データ出力バッファＤＯＵＴに接続される入出力線も自動的に入出力線ＩＯ０から入出力線ＩＯ１に変更される。
以上、本発明をＤＲＡＭのワード線の欠陥救済に適用した例を詳細に示した。その理由は、この場合が最も効果が顕著だからである。しかし、本発明は、ワード線だけでなくビット線の欠陥救済にも適用できる。さらに、ＤＲＡＭのみならず、ＳＲＡＭや不揮発メモリなど他の半導体メモリにも適用できることは明らかである。
【００３８】
本発明の実施例によれば、正規メモリセルと予備メモリセルとの置換の態様によって動作モードを設定（モード設定手段ＪＣ）し、その動作モードによってタイミング調整（タイミング調整手段ＴＡ）するようにしたので、無駄時間をなくしアクセス時間の短縮が可能になる。
また、モード設定手段で不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するか否かあるいは予備メモリセルを使用するか否かを判定し、その判定結果に基づいて動作モードを設定するようにしたので、メモリマット間の置換がない場合や予備メモリセルを使用しない場合にはアクセスの高速化が可能である。また、上記判定を正規メモリセルのうち不良であるもののアドレスを記憶するＲＯＭ（第１のＲＯＭ）の内容によって自動的に行うようにしているので、従来よりテスト工程が増加することはない。
【００３９】
また、判定回路の入出力信号は動作時に変化することはなく抵抗値が大きくても問題がないため、該入出力信号の配線をアドレス信号の配線よりも単位長さ当たりの抵抗値が大きくできるのでチップ面積を小さくすることが可能である。さらに、アドレス信号を抵抗の小さい最上層のアルミニウム層を用い、判定回路の入出力信号を下層で抵抗の大きいタングステンや多結晶シリコン層を用い配線幅を小さくすればさらにチップ面積を小さくでき、メモリマット数や予備線数が多くなったときに効果が大きい。
また、不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するか否かあるいは予備メモリセルを使用するか否かをＲＯＭ（第２のＲＯＭ）に書き込んでおくことにより、上述した判定回路を不要とすることができる。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、メモリマット間置換がない場合は従来よりも高速になり、また、欠陥が全くない完全良品や欠陥が比較的少なくて予備ビット線のみで修復でき予備ワード線を使用する必要がない場合にはさらに高速になる。従って、不良が比較的少ない場合は、高速マイクロプロセッサや画像処理用途に適合した高速品を取得できる割合が多くなる。
【図面の簡単な説明】
【図１】本発明の第１の実施例であるＤＲＡＭを示す図である。
【図２】図１のＤＲＡＭのセンス回路の回路図である。
【図３】図１のＤＲＡＭの動作波形図である。
【図４】図１のＤＲＡＭの動作波形図である。
【図５】図１のＤＲＡＭの動作波形図である。
【図６】図１のＤＲＡＭの動作波形図である。
【図７】図１のＤＲＡＭのタイミング調整回路ＴＡの回路図である。
【図８】図１のＤＲＡＭの判定回路の回路図である。
【図９】図１のＤＲＡＭの信号配線の断面図である。
【図１０】本発明の第２の実施例であるＤＲＡＭを示す図である。
【図１１】本発明の第３の実施例であるＤＲＡＭを示す図である。
【図１２】図１１のＤＲＡＭの動作波形図である。
【図１３】図１１のＤＲＡＭのタイミング調整回路ＴＡの回路図である。
【図１４】図１１のＤＲＡＭの判定回路ＪＣの回路図である。
【図１５】本発明を適用したＤＲＡＭの全体ブロック図である。
【図１６】図８の判定回路の真理値図表である。
【符号の説明】
Ｍ０，Ｍ１…メモリマット、Ｓ０，Ｓ１…センス回路、
Ｗ００，Ｗ０１，Ｗ１０，Ｗ１１…正規のワード線、ＳＷ０，ＳＷ１…予備ワード線、
ＸＤ０，ＸＤ１…ロウデコーダ、Ｒ０，Ｒ１…予備ワード線選択回路、
ＭＣ０，ＭＣ１…マット制御回路、ＳＧ０，ＳＧ１…制御信号発生回路、
ＲＯＭ０，ＲＯＭ１…第１のＲＯＭ、ＲＯＭ２…第２のＲＯＭ、ＡＣ０，ＡＣ１…比較回路、
ＪＣ…判定回路、ＴＡ…タイミング調整回路、ＳＴ０，ＳＴ１：スイッチ、
ＴＧ…タイミング発生回路、ＲＥＤ…欠陥救済回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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