(57)【特許請求の範囲】
【請求項１】
データラッチ部のデータ入力端子に入力されるデータをラッチするため、発振器が生成したクロック信号を、ダンピング抵抗を介して前記データラッチ部のクロック端子に供給するクロック供給方法において、
前記発振器が生成するクロック信号に対して位相が進んでいる複数の進相クロック信号に変換するステップと、該進相クロック信号から最適クロック信号を選択して前記ダンピング抵抗に出力するステップを備えることを特徴とするクロック供給方法。
【請求項２】
前記進相クロック信号の選択制御信号は、前記ダンピング抵抗の入出力側のクロック信号を比較することにより得ることを特徴とする請求項１に記載のクロック供給方法。
【請求項３】
データラッチ部のデータ入力端子に入力されるデータをラッチするため、発振器で生成したクロック信号を、ダンピング抵抗を介して前記データラッチ部のクロック端子に供給するクロック供給回路において、
前記発振器および前記ダンピング抵抗間に前記発振器からのクロック信号を複数の進相クロック信号に変換する位相変更クロック出力部と、該位相変更クロック信号出力部の出力を選択するクロック選択部と、前記ダンピング抵抗の両端のクロック信号を比較して前記クロック選択部の選択制御信号を生成する複数の遅延判別部を有する遅延検出部とを備えることを特徴とするクロック供給回路。
【請求項４】
前記遅延判別部は、それぞれ前記ダンピング抵抗の出力および入力側クロック信号が入力端子Ｄおよびクロック端子Ｃに入力されるＤ型フリップフロップで構成されることを特徴とする請求項３に記載のクロック供給回路。
【請求項５】
前記データラッチ部を複数個有し、該複数のデータラッチ部に対して前記クロック選択部、前記遅延検出部およびダンピング抵抗を個別に設け、前記発振器および前記位相変更クロック出力部は共通化することを特徴とする請求項３又は４に記載のクロック供給回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック供給方法および回路、特にノイズ対策等のためにクロックラインにダンピング抵抗を挿入するデータラッチ部等のクロック端子へのクロック信号を所定タイミングで供給する方法および回路に関する。
【０００２】
【従来の技術】
データラッチ部（又はラッチ回路）等のデジタル回路にあっては、回路動作の基準としてクロック信号が不可欠であり、斯かるクロック信号は、水晶発振器等により生成して供給される。斯かるクロック信号を生成する従来のクロック供給回路および関連技術は、例えば特開平１１−９５８５７号公報の「クロック発信制御回路」、特開平１０-２４７９０３号公報の「ビット同期回路」および特開平５-４８４１４号公報の「位相調整装置」等に開示されている。
【０００３】
図５は、クロック信号を使用する従来のデジタル回路の１例である。このデジタル回路は、データラッチ部１００を有し、デジタルデータがデータ入力端子１０１からバッファ回路１０２を介してデータラッチ部１００のデータ端子に入力される。一方、クロック信号は、例えば水晶発振回路である発振器１０３により生成され、クロックライン１０５を介してデータラッチ部１００のクロック端子に入力される。斯かる構成により、データ入力端子１０１から入力されるデジタルデータを、発振器１０３により生成されるクロック信号によりデータラッチ部１００でラッチされる。
【０００４】
図５に示す如く、データラッチの際に入力するクロック信号は、特にその動作に影響を及ぼすほどにノイズが大きくない状態の場合には、クロックライン１０５にノイズ対策は行われなかった、即ち発振器１０３から出力されたクロック信号を直接データラッチ部１００のクロック端子に入力している。また、オーバーシュートおよびアンダーシュート等が目立つ場合のクロック信号処理およびクロック信号の反射波対策として、ダンピング抵抗１０４をクロックライン１０５に直列に挿入し、波形を「なまらせる」ことが一般に行なわれている。このように「なまらせた」クロック信号の遅延を考慮して、データラインにはバッファ１０２等の遅延素子を挿入することにより、データラッチ部１００でのデータとクロック信号のタイミングを一致させて、データラッチ部１００でデータラッチを行っていた。
【０００５】
【発明が解決しようとする課題】
図５に示す如き従来のクロック供給回路において、特にクロック部にノイズ対策を行わない状態では、ＥＭＩ評価、特に放射ノイズの評価時において、その周波数成分が問題となることがある。そこで、クロックライン１０５にダンピング抵抗１０４を追加する等の処置を行う必要があった。また、斯かるノイズ対策に付随してクロック信号の遅延量を測り、データラインにもバッファ１０２等の遅延素子を追加するといった作業およびノイズの度合いによりダンピング抵抗１０４の抵抗値の決定作業が必要であった。
【０００６】
【発明の目的】
従って、本発明の目的は、ノイズ対策等でクロック波形を「なまらせる」ことによる、データのラッチタイミングの変更点を、データラインに変更を加えずに設計値のデータとクロックのラッチタイミングに近付けるクロック供給方法および回路を提供することである。
【０００７】
【課題を解決するための手段】
上述した従来の課題を解決するため、本発明のクロック供給方法は、データラッチ部のデータ入力端子に入力されるデータをラッチするため、発振器が生成したクロック信号を、ダンピング抵抗を介してデータラッチ部のクロック端子に供給するに際し、発振器が生成するクロック信号に対して位相が進んでいる複数の進相クロック信号に変換するステップと、該進相クロック信号から最適クロック信号を選択して前記ダンピング抵抗に出力するステップを備える。好適実施形態では、進相クロック信号の選択制御信号は、ダンピング抵抗の入出力側のクロック信号を比較して得る。
【０００８】
また、本発明のクロック供給回路は、データラッチ部のデータ入力端子に入力されるデータをラッチするため、発振器が生成したクロック信号を、ダンピング抵抗を介してデータラッチ部のクロック端子に供給する回路であって、発振器およびダンピング抵抗間に発振器からのクロックを複数の進相クロック信号に変換する位相変更クロック出力部と、この位相変更クロック出力部の出力を選択するクロック選択部と、ダンピング抵抗の両端のクロック信号を比較してクロック選択部の選択制御信号を生成する複数の遅延判別部を有する遅延検出部とを備える。好適実施形態によると、遅延判別部は、それぞれダンピング抵抗の出力および入力側クロック信号が入力端子Ｄおよびクロック端子Ｃに入力されるＤ型フリップフロップで構成される。また、データラッチ部を複数個有し、各データラッチ部に対してクロック選択部、遅延検出部およびダンピング抵抗を個別に設け、発振器および位相変更クロック出力部は共通化する。
【０００９】
【発明の実施の形態】
以下、上述した本発明によるクロック供給方法および回路の好適実施形態を詳細に説明する。
【００１０】
先ず、図１は、本発明によるクロック供給回路の第１実施形態を含むデジタル回路のブロック図である。図１に示す特定例では、データおよびクロック信号が入力されるデータラッチ部４を含んでいる。このデータラッチ部４へのデータは、データ入力端子５からデータライン６を介して直接入力される。一方、データラッチ部４のクラック端子へのクロック信号は、発振器１で生成され、クロック供給回路２およびダンピング抵抗３を介して供給される。
【００１１】
クロック供給回路２は、発振器１の出力クロック信号が入力される位相変更クロック出力部２Ａ、この位相変更クロック出力部２Ａの出力側に接続されたクロック選択部２Ｂおよびクロック選択部２Ｂを選択制御する複数の遅延判別部２Ｄを含む遅延検出部２Ｃより構成される。後述する如く、遅延検出部２Ｃを構成する各遅延判別部２Ｄには、それぞれダンピング抵抗３の両端のクロック信号が入力される。そして、データラッチ部４のラッチ出力は、出力端子７から出力される。
【００１２】
次に、図１に示す実施形態の動作を説明する。発振器１は、クロック供給回路２へデータラッチ用クロックの元となるクロック信号ａを供給する。クロック供給回路２の位相変更クロック出力部２Ａは、発振器１から入力したクロック信号ａに対し、その立ち上がり変化点よりも任意の時間毎に前方に位相がずれた（即ち、位相が進んでいる）数個の進相クロック信号ｂ１、ｂ２、…、ｂｎをクロック選択部２Ｂに対して出力する。そこで、クロック選択部２Ｂは、位相変更クロック出力部２Ａから入力された数個の進相クロック信号ｂ１、ｂ２、…、ｂｎから遅延検出部２Ｃより出力される選択信号ｅに基づき１つの進相クロック信号ｃを選択して出力する。遅延検出部２Ｃは、クロック選択部２Ｂから出力された進相クロック信号ｃと、ノイズ低減用ダンピング抵抗３の出力クロック信号ｄとの２つのクロック信号を入力とする。遅延検出部２Ｃの各遅延判別部２Ｄは、クロック選択部２Ｂから直接入力された進相クロック信号ｃに対して予め遅延されたクロック信号とダンピング抵抗３の出力クロック信号ｄとの比較を行う。この遅延判別部２Ｄによる比較結果を、クロック選択部２Ｂに選択制御信号ｅとして出力する。
【００１３】
次に、図２は、図１中の遅延検出部２Ｃを構成する複数の遅延判別部２Ｄの具体的構成を示す。図２に示す特定例にあっては、遅延判別部２Ｄは、Ｄフリップフロップ回路（Ｄ−Ｆ／Ｆ）２０にて構成される。Ｄ−Ｆ／Ｆ２０の入力端子Ｄには、入力端子２１から図１のダンピング抵抗３の出力側クロック信号ｄ１が直接入力される。一方、Ｄ−Ｆ／Ｆ２０のクロック端子Ｃには、クロック入力端子２２から抵抗２３を介して図１のダンピング抵抗３の入力側クロック信号ｃ１が入力される。そして、Ｄ−Ｆ／Ｆ２０の出力端子Ｑに接続された出力端子２４から図１に示す選択制御信号ｅの１つである選択制御信号ｅ１が出力される。図１に示す如く、複数（ｍ個）の遅延判別部２Ｄのｍ個の選択制御信号ｅ１〜ｅｍによりクロック選択部２Ｂの切替制御を行う。
【００１４】
以下、図１に示すクロック供給回路２の実施形態の動作を、図３のタイミングチャートを参照して説明する。図３において、（ａ）は、発振器１からの出力クロック信号ａを示す。（ｂ１）、（ｂ２）、（ｂ３）、…、（ｂｎ）は、それぞれ位相変更クロック出力部２Ａからの複数の進相クロック信号ｂ１、ｂ２、ｂ３、…、ｂｎを示す。（ｃ１）は、図２に示すＤ−Ｆ／Ｆ２０のクロック入力端子２２への入力クロック信号ｃ１である。（ｄ１）は、図２中のＤ−Ｆ／Ｆ２０の入力端子２１に入力されるクロック信号（又は図１中のダンピング抵抗３の出力側クロック信号）ｄ１である。（ｅ）は、図２のＤ−Ｆ／Ｆ２０から出力される（又は図１の遅延判別部２Ｄの第１遅延判別部（１）からクロック選択部２Ｂに入力される選択制御信号）ｅである。（ｃ２）および（ｄ２）は、クロック選択部２Ｂから出力された、それぞれダンピング抵抗３の入力側および出力側のクロック信号である。（ｆ）は、図１のデータ入力端子５からデータラッチ部４に入力されるデータｆである。最後に、（ｇ）は、図１のデータラッチ部４から出力端子７に出力される出力データである。
【００１５】
図３のタイミングチャートから明らかな如く、発振器１から出力されるラッチクロック信号の元となるクロック信号（ａ）は、クロック供給回路２中の位相変更クロック出力部２Ａに入力される。位相変更クロック出力部２Ａは、入力されたクロック信号（ａ）に対し、立ち上がり変化点が任意の時間ずつ前に位相がずれたｎ個の進相クロック信号（ｂ１）〜（ｂｎ）を生成してクロック選択部２Ｂに出力する。クロック選択部２Ｂにおいて、入力された進相クロック信号（ｂ１）〜（ｂｎ）から、初期状態として（ｂ１）を出力クロック信号（ｃ１）として出力する。クロック信号（ｃ１）は、通常データラッチクロック信号（ｄ）として、データラッチ部４のクロック端子に出力される。しかし、ノイズ低減用のダンピング抵抗３によりクロック信号（ｃ１）の立ち上がり時間が変化し（「なまらされ」）、図３（ｄ１）に示す如く略台形波状の波形になる。これら２つのクロック信号（ｃ１）および（ｄ１）は、遅延検出部２Ｃに入力される。
【００１６】
次に、遅延検出部２Ｃでは、クロック信号（ｃ１）を任意の時間毎に遅延したｍ個のクロック信号との比較を行うｍ個の遅延判別部２Ｄに入力され、それぞれの遅延判別部２Ｄでクロック（ｄ１）との比較する。ｍ個の遅延判別部２Ｄからは、それぞれ判別結果信号（ｅ）を出力し、これら判別結果信号（ｅ）をデコードして、クロック選択部２Ｂに対して選択信号として出力する。その結果、クロック選択部２Ｂでは、クロック信号（ｃ１）に対するクロック信号（ｄ１）の遅延時間分に見合った任意のクロック（ｃ２）を出力クロックとして選択し、ダンピング抵抗３に出力する。クロック信号（ｃ２）に対してダンピング抵抗３を介して出力するクロック信号（ｄ２）は、ダンピング抵抗３の挿入以前である設計時のデータラッチタイミングであるクロック信号（ｃ１）と略同じタイミングでデータラッチを行なうこととなる。
【００１７】
次に、図４は、本発明によるクロック供給回路の第２実施形態のブロック図である。尚、説明の便宜上、図１に示す第１実施形態と対応する構成要素には、同様の参照符号を使用することとする。図１に示す第１実施形態では、データラッチ部４が１個であったが、このデータラッチ部４は、１個に限定されず、複数であっても良い。図４に示す第２実施形態では、データラッチ部が２個の装置（装置ＡおよびＢ）に含まれる場合の実施形態である。斯かる場合には、各装置（ＡおよびＢ）は、データラッチ部のみならず、ダンピング抵抗３および遅延検出部２Ｃを個別に設ける。そして、クロック供給回路２には、発振器１、位相変更クロック出力部２Ａおよび複数（この場合は２個）のクロック選択部２Ｂを、装置ＡおよびＢ用に設ける。換言すると、発振器１および位相変更クロック出力部２Ａを共通化し、クロック選択部２Ｂ、遅延検出部２Ｃおよびダンピング抵抗３をデータラッチ部４に対して個別に設ける。
【００１８】
図４に示す第２実施形態の動作は、基本的な図１〜図３を参照して上述した第１実施形態と同様であるので、詳細説明は省略する。装置Ａについては、クロック供給回路２の発振器１、位相変更クロック出力部２Ａ、一方のクロック選択部２Ｂと共に装置Ａ内の  ダンピング抵抗３および遅延検出部２Ｃにより、データラッチ部４のクロック信号を生成し、データ入力端子５から入力されるデータをデータラッチ部４によりラッチして出力端子７から出力する。同様に、装置Ｂについては、クロック供給回路２の発振器１、位相変更クロック出力部２Ａ、他方のクロック選択部２Ｂと共に装置Ｂ内のダンピング抵抗３および遅延検出部２Ｃにより、データラッチ部４のクロック信号を生成する。そして、例えば図示しないデータ入力端子から入力されるデータをラッチする。
【００１９】
図４に示す如く、クロック供給回路２とデータラッチ部が複数の装置間にまたがる場合においても、装置ＡおよびＢ毎にクロック供給回路の遅延検出部およびダンピング抵抗を個別に設けて、各装置Ａ、Ｂまでのクロックラインのインピーダンスに適合する最適タイミングでクロック信号が生成されるため、設計値どおりのデータラッチタイミングを実現することができる。
【００２０】
以上、本発明によるクロック供給回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００２１】
【発明の効果】
以上の説明から理解される如く、本発明のクロック供給方法および回路によると、次の如き実用上顕著な効果が得られる。先ず第１に、ノイズ低減対策（クロックラインにダンピング抵抗の挿入）をすることによるクロックタイミングの見直しを行なわなくても、設計値どおりの最適タイミングでクロック信号を生成してデータをラッチすることができる。第２に、データラインに遅延素子等を追加することなくラッチタイミングを維持できるため、ハード構成が小規模且つ安価となる。
【図面の簡単な説明】
【図１】本発明によるクロック供給回路の第１実施形態の構成を示すブロック図である。
【図２】図１のクロック供給回路を構成する遅延判別部の具体的ブロック図である。
【図３】図１に示すクロック供給回路の動作を説明するためのタイミングチャートである。
【図４】本発明によるクロック供給回路の第２実施形態の構成を示すブロック図である。
【図５】従来のクロック供給回路の構成を示すブロック図である。
【符号の説明】
１      発振器
２      クロック供給回路
２Ａ    位相変更クロック出力部
２Ｂ    クロック選択部
２Ｃ    遅延検出部
２Ｄ    遅延判別部
３      ダンピング抵抗
４      データラッチ部
５      データ入力端子
７      出力端子
【図１】
0003700831.tif 000002
【図２】
0003700831.tif 000003
【図３】
0003700831.tif 000004
【図４】
0003700831.tif 000005
【図５】
0003700831.tif 000006