(57)【特許請求の範囲】
【請求項１】
互いに平行な複数本の第一電極群とそれと直交する第二電極群との間に絶縁層を挟み込んだ構造を有するマトリクス型薄膜電子源を動作させる際に、前記第一電極群に走査電圧パルスを印加し、前記第二電極群に信号電圧パルスを印加して、前記走査電圧パルスと前記信号電圧パルスの組合せにより所望のドットから電子放出を起こして所望の形状パターンの電子ビームを放出させる駆動方法において、前記形状パターンの情報に基づいて、走査信号により選択される時刻以前の一定期間の信号電圧を元に補正係数αを算出し、前記信号電圧パルスのパルス幅あるいは電圧振幅を前記補正係数αに基づいて前記ドットごとに補正をして、放出電流量を制御することを特徴とするマトリクス型薄膜電子源の駆動方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、金属−絶縁体−金属の三層構造を有し、真空中に電子を放出する電子源に適用されるマトリクス型薄膜電子源の駆動方法に関する。
【０００２】
【従来の技術】
薄膜型電子源とは、図２に示したように、上部電極１１−絶縁層１２−下部電極１３の三層構造の薄膜の上部電極１１−下部電極１３間に電圧を印加して、上部電極表面から真空中に電子を放出させるものである。上部電極１１，下部電極１３に金属を用いたＭＩＭ（金属−絶縁層−金属）型電子源や、一方または両方の電極に半導体を用いたＭＩＳ（金属−絶縁層−半導体）型電子源などがある。ＭＩＭ型電子源については、例えば、特願平５−２１３７４４  号明細書に述べられている。
【０００３】
薄膜型電子源の動作原理を図３に示した。上部電極１１と下部電極１３との間に電圧を印加して、絶縁層１２内の電界を１〜１０ＭＶ／ｃｍ以上にすると、下部電極１３中のフェルミ準位近傍の電子はトンネル現象により障壁を透過し、絶縁層１２，上部電極１１の伝導帯へ出現する。これらの電子のうち、上部電極１１の仕事関数φ以上のエネルギを有する電子は、真空中に放出されることになる。
【０００４】
下部電極１３から上部電極１１に流れる電流をダイオード電流Ｉｄ  ，真空中に放出される電流を放出電流Ｉｅと呼ぶと、放射比Ｉｅ／Ｉｄは通常１／１０３〜１／１０５  程度である。現在までに、Ａｕ−Ａｌ２Ｏ３−Ａｌ構造においてこの原理による電子放出が観測されている。この電子源は、上部電極１１の表面が環境ガスの付着により汚染して仕事関数φが変化しても電子放出特性には大きな影響がないなどの電子源として優れた性質を有しており、新型電子源として期待されている。
【０００５】
複数本の互いに平行な下部電極１３の上に絶縁層１２を形成し、その上に複数本の互いに平行な上部電極１１を下部電極１３と直交して形成する。そして、下部電極１３に適当な振幅の負のパルス電圧を、上部電極１１に正のパルス電圧を印加すると、下部電極と上部電極の交点のＭＩＭ電子源素子から電子を放出させることができる。このようにして、例えば、ヴァクーム・テクニーク，第３４巻，２号，４４頁〜５２頁（Ｖａｋｕｕｍ−Ｔｅｃｈｎｉｋ，Ｖｏｌ．３４，Ｎｏ．２，ｐｐ．４４−５２）に述べられているように、所望の場所から電子放出を起こすことが可能になる。すなわち、任意のパターンの電子ビームを得ることができる。
【０００６】
【発明が解決しようとする課題】
次にマトリクス状に配置したＭＩＭ電子源の駆動方法の概略を述べる。図４はマトリクス状に配置したＭＩＭ電子源を示したものである。ここでは説明の簡略化のために４×４個のＭＩＭ電子放出素子を配列したものを示した。１０００×１０００個程度のＭＩＭ電子放出素子を配列した電子源についても、以下に説明する駆動方法は本質的には同じである。４本の下部電極１３をそれぞれＬ１〜Ｌ４，４本の上部電極１１をそれぞれＵ１〜Ｕ４とし、Ｌ１〜Ｌ４は下部電極駆動回路  ２３に、Ｕ１〜Ｕ４は上部電極駆動回路２１にそれぞれ結線する。
【０００７】
それぞれの電極へ印加する電圧波形の一例を図５に示す。下部電極Ｌ１〜Ｌ４には走査電圧を印加する。走査電圧パルス４１を印加しない期間のバイアス電圧を例えば＋３Ｖとし、パルス印加時の電圧を例えば−３．５Ｖ  とする。一方、上部電極へは所望の電子ビームパターンに対応した信号電圧を印加する。信号電圧パルス４２を印加しないときのバイアス電圧を０Ｖ，印加時の電圧を、例えば、  ＋３Ｖとする。図５では、上部電極Ｕ２  に印加する電圧のみ示した。このとき、下部電極Ｌ３  と上部電極Ｕ２  との交点、ＭＩＭ素子（３，２）の両端に印加される電圧を波形４５に示した。走査電圧パルス４１と信号電圧パルス４２が同時に印加されたときには、大きな電圧がかかるが、それ以外のときは、半分程度の電圧か、あるいは逆方向の電圧が印加される。
【０００８】
図６は、個々のＭＩＭ電子放出素子について、素子両端の電圧と放出電流との関係を示したものである。ＭＩＭ電子放出素子からの電子放出は、トンネル現象に支配されているため、明確な閾値電圧Ｖｔｈがある。したがって、図５において、走査電圧パルス４１と信号電圧パルス４２が同時に印加されたときの素子両端電圧をＶｔｈ以上とし、それ以外のときは、Ｖｔｈ以下になるように電圧値を設定すれば、走査電圧パルス４１と信号電圧パルス４２とが重なったときのみ電子放出が起こる。
【０００９】
ＭＩＭ素子（３，２）の両端には、走査電圧パルス４１が印加されるとき（時刻ｔ３とｔ７）以外でも、電圧が印加されている。しかし、その電圧値は、電子放出閾値Ｖｔｈ以下なので、放出電流量には何ら影響を与えず、実用上は問題ないと従来考えられていた。
【００１０】
しかし、実際には、例えば特願平６−１８０８０号明細書に述べられているように、電子放出閾値Ｖｔｈ以下の電圧を印加した場合でも、絶縁層内に蓄積された電荷の分布を変化させるために、ＭＩＭ素子の電子放出特性を変化させてしまう。すなわち、時刻ｔ３とｔ７において同じ信号電圧パルス４２を印加した場合でも、それ以外の期間（ｔ１〜ｔ２，ｔ４〜ｔ６）にどのような信号電圧パルスが印加されていたかにより、放出電流量が変わってしまうことになり、放出電流量の正確な制御ができなくなってしまう。
【００１１】
本発明の目的は走査信号により選択された時刻において放出される電流量を正確に制御することにある。
【００１２】
【課題を解決するための手段】
本発明では、信号電圧パルスの時間幅あるいは電圧振幅を、走査信号により選択された時刻以外の信号電圧に基づいて設定する。
【００１３】
【作用】
個々のＭＩＭ電子放出素子の上部電極１１を接地電位とし、下部電極１３に図７に示した、パルス幅ｔｗ，パルス非印加期間ｔＩなる電圧波形を印加する。負電位が印加される期間に上部電極１１から電子放出が起こる。このときパルス非印加期間に印加される逆バイアス電圧Ｖｐと放出電流Ｉｅとの関係は、特願平６−      １８０８０  号明細書に述べられているように、図８のようになる。図８の測定条件は、ｔＷ＝１ｍｓ，ｔＩ＝１ｍｓ，Ｖｄ１＝５．６７Ｖ  である。
【００１４】
また、図９はパルス非印加期間ｔＩを変えたときの放出電流Ｉｅの変化を示したものである。Ｖｄ１＝５．６Ｖ，ｔｗ＝５０マイクロ秒に固定してある。Ｖｄ２は、Ａでは０Ｖ、Ｂでは２．０Ｖ、Ｃでは２．５Ｖ、Ｄでは３．０Ｖ、Ｅでは３．５Ｖである。図９からわかるように、放出電流は、パルス印加よりも数１００ｍｓ以前のバイアス電圧にも影響される。したがって、時刻ｔ０  での放出電流Ｉｅ（ｔ０  ）は次のように表される。
【００１５】
【数１】
0003622241.tif 000002
【００１６】
【数２】
0003622241.tif 000003
【００１７】
ここで、Ｉｅ０は、パルス非印加期間にバイアス電圧が印加されなかった場合の放出電流を示す。また、ｖ（ｔ）は、時刻ｔでＭＩＭ電子放出素子の両端に印加される電圧である。τ＝ｔ０−ｔである。ｆ（ｖ，τ）は、図８，図９などのデータから実験的に求められる関数である。ここで積分範囲Ｔは、バイアス電圧の影響が及ぶ時間範囲にとる。すなわち、数１００ｍｓから数秒程度である。あるいは、いったん電子放出が起こるとそれ以前のバイアス電圧印加の影響はかなり消去されるので、マトリクス型薄膜電子源全体の走査に要する時間、すなわち１フィールドの時間をＴとして設定しても良い。
【００１８】
図１０に示したように、時刻ｔ０  における信号電圧パルス４２のパルス幅    Δｔ（ｔ０  ）を次式にしたがって設定する。
【００１９】
【数３】
0003622241.tif 000004
【００２０】
ここで、Δｔ０  は、パルス非印加期間にバイアス電圧が印加されなかった場合のパルス幅設定値である。数１からわかるように、このようにすると、パルス非印加期間の電圧変化の影響が取り除かれ、所望の放出電流Ｉｅ  に正確に制御することができる。
【００２１】
なお、図６に示したように、放出電流Ｉｅ  は電子放出時の印加電圧にも依存するので、数１に基づいて信号電圧パルス４２の電圧振幅値を調整しても同様の効果が得られる。
【００２２】
【実施例】
本発明を用いた実施例を図１，図２，図４，図１０を用いて説明する。絶縁性の基板１４上に下部電極１３としてＡｌを１５ｎｍ形成する。Ａｌの形成には、例えばＲＦマグネトロンスパッタリングを用いる。このＡｌをフォトリソグラフィー法などでパターニングした後、エッチングし、図４のように、互いに平行な電極群１３を形成する。このＡｌの表面を陽極酸化し、絶縁層１２を形成する。陽極酸化の化成電流を小さな値に制限することにより、絶縁層１２の膜質を向上させることができる。続いて、ＲＦマグネトロンスパッタリングや蒸着法によりＡｕを５ｎｍ程度成膜し、上部電極１１とする。この際、マスクなどを用いて、図４のように互いに平行な電極群１１を形成する。
【００２３】
このようにして作製したＭＩＭ電子放出源の下部電極１３にはそれぞれ下部電極駆動回路２３を、上部電極１１には上部電極駆動回路２１を接続する。この  ＭＩＭ電子放出源を真空度１×（１／１０７）Ｔｏｒｒ程度の真空槽内に入れて、上部電極駆動回路２１と下部電極駆動回路２３で適当な電圧を発生させ、ＭＩＭ電子放出源を動作させる。
【００２４】
下部電極駆動回路２３，上部電極駆動回路２１に入力する信号の処理回路を図１に示した。基準クロック発生回路５６で作った基準クロックを走査信号発生回路５７に入力し、図１０のＬ１〜Ｌ４に対応した走査信号を発生させる。これを下部電極駆動回路２３に入力して、所望の電圧振幅とバイアス電圧を有する波形とする。例えば、走査電圧パルス４１を印加しない期間のバイアス電圧を＋３Ｖ，パルス印加時の電圧を−３．５Ｖ  とする。一方、ＭＩＭ電子放出源から放出させようとする電子ビームのパターンに対応する画像データをいったんフィールドメモリ５３に貯える。
【００２５】
図１０の時刻ｔ７  における信号電圧パルス４２を決める方法を述べる。フィールドメモリ５３に貯えられている情報をもとに、時刻ｔ３  から時刻ｔ７  までの信号電圧波形がわかるので、数２に基づいてα（ｔ７  ）を計算する。この計算は、補正係数演算回路５４において行う。この計算結果をもとに、パルス幅変調回路  ５５において数３に基づいたパルス幅に、フィールドメモリからの出力信号を調整する。この信号を直列／並列変換回路５８を通じて、所定の上部電極駆動回路２１に入力し、図１０のＵ２  に示したような電圧を発生させる。例えば、信号電圧パルス４２を印加しない期間のバイアス電圧を０Ｖ，パルス印加時の電圧を  ＋３．０  Ｖとする。このようにして、図１０に示した電圧波形を発生させる。
【００２６】
なお、先に述べたように、放出電流Ｉｅ  を調整するのに、信号電圧パルスのパルス幅を変える代わりに電圧振幅を変えてもよい。この場合、図１のパルス幅変調回路５５を取り除き、代わりに補正係数演算回路５４の出力信号を上部電極駆動回路２１に入力し、電圧振幅を調整すればよい。
【００２７】
また、本実施例の代わりに、上部電極１１に走査電圧パルス４１を印加し、下部電極１３に信号電圧パルス４２を印加しても良い。ただし、この場合、走査電圧パルス４１が正電圧パルスになり、信号電圧パルス４２が負電圧パルスになる。
【００２８】
図１１は、本発明の別の実施例を示したものである。Ｓｉなどの基板上にＡｌやＷなどの金属を成膜し、これをフォトリソグラフィーなどでストライプ状にパターン化し、下部電極リード１５を形成する。この上に、蒸着法などで多結晶シリコンを１００ｎｍ程度の膜厚で形成し、下部電極１３とする。次いで、多結晶シリコンの表面約５ｎｍを熱酸化などによりＳｉＯ２  とし、絶縁層１２とする。さらに、その上部に下部電極リード１５に直交するパターンで、ストライプ状にＡｕなどの金属薄膜を形成し、上部電極１１とする。
【００２９】
このように形成した、薄膜型電子放出源の下部電極リード１５に下部電極駆動回路２３を、上部電極１１に上部電極駆動回路２１を結線する。各駆動回路から発生させる電圧波形は、先に述べた実施例と同様である。
【００３０】
【発明の効果】
本発明によれば、ＭＩＭ電子放出素子をマトリクス状に配列したＭＩＭ電子放出源を駆動する際に、放出させようとする電子ビームパターン全体の情報を、印加電圧にフィードバックすることにより、ビームパターンの変化による放出電流の変動を防ぎ、放出電流量を正確に制御することができた。
【図面の簡単な説明】
【図１】本発明を用いた実施例における信号処理回路のブロック図。
【図２】ＭＩＭ電子放出素子の構造を示した断面図。
【図３】ＭＩＭ電子放出素子に電圧を印加した時の電子のエネルギの説明図。
【図４】ＭＩＭ電子放出源への駆動回路の結線を示した説明図。
【図５】従来の印加電圧波形を示したタイミングチャート。
【図６】ＭＩＭ電子放出素子の放出電流と印加電圧の関係を示した特性図。
【図７】ＭＩＭ電子放出素子に印加する電圧波形を示した説明図。
【図８】ＭＩＭ電子放出素子からの放出電流とバイアス電圧との関係を示した特性図。
【図９】ＭＩＭ電子放出素子からの放出電流とパルス非印加期間との関係を示した特性図。
【図１０】本発明を用いた実施例における印加電圧波形を示したタイミングチャート。
【図１１】本発明を用いた別の実施例を示した断面図。
【符号の説明】
２１…上部電極駆動回路、２３…下部電極駆動回路、５３…フィールドメモリ、５４…補正係数演算回路、５５…パルス幅変調回路、５５，５６…基準クロック発生回路、５７…走査信号発生回路、５８…直列／並列変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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