(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して動作し、外部から与えられたアナログ電圧を所定ビット数のデジタルコードに変換するパイプライン型Ａ／Ｄコンバータであって、
前記クロック信号が第１の電位である期間に前記アナログ電圧をサンプリングし、前記クロック信号が第２の電位である期間に該サンプリングしたアナログ電圧を第１のデジタルコードに変換する第１のＡ／Ｄコンバータ、
前記Ａ／Ｄコンバータで生成された第１のデジタルコードをアナログ電圧に変換し該アナログ電圧を前記クロック信号が第２の電位である期間に出力するＤ／Ａコンバータ、
前記クロック信号が第１の電位である期間に前記外部から与えられたアナログ電圧をサンプリングするとともにオフセット電圧を出力し、前記クロック信号が第２の電位である期間に該サンプリングしたアナログ電圧から前記Ｄ／Ａコンバータで生成されたアナログ電圧を減算し減算結果を出力する第１のサンプル／ホールド手段、
前記第１のサンプル／ホールド手段の前記クロック信号が第２の電位である期間の出力電圧から前記クロック信号が第１の電位である期間の出力電圧を減算する第１の減算手段、
前記減算手段の減算結果を第２のデジタルコードに変換する第２のＡ／Ｄコンバータ、および
前記第１および第２のＡ／Ｄコンバータで生成された第１および第２のデジタルコードに基づいて前記所定ビット数のデジタルコードを生成する論理回路を備える、パイプライン型Ａ／Ｄコンバータ。
【請求項２】
前記第１のＡ／Ｄコンバータは、
それぞれが複数のデジタルコードに対応する複数の第１の比較用基準電圧と、それぞれが前記複数のデジタルコードに対応する複数の減算用基準電圧とを生成する第１の電圧発生手段、
それぞれが、前記複数の第１の比較用基準電圧に対応して設けられ、前記クロック信号が第１の電位である期間に前記アナログ電圧をサンプリングし、前記クロック信号が第２の電位である期間に該サンプリングしたアナログ電圧を対応の第１の比較用基準電圧とを比較する複数の第１の電圧比較手段、および
前記複数の第１の電圧比較手段の比較結果に基づいて前記複数のデジタルコードのうちのいずれかのデジタルコードを選択し、該選択したデジタルコードを前記第１のデジタルコードとして出力する第１のエンコーダを含み、
前記Ｄ／Ａコンバータは、前記第１の電圧発生手段で生成された各減算用基準電圧に対応して設けられ、その一方端子が対応の減算用基準電圧を受け、その他方端子が前記第１のサンプル／ホールド手段に接続され、前記第１のエンコーダによって対応のデジタルコードが選択されたことに応じて導通する第１のスイッチ手段を含み、
前記第２のＡ／Ｄコンバータは、
それぞれが複数のデジタルコードに対応する複数の第２の比較用基準電圧を生成する第２の電圧発生手段、
それぞれが、前記複数の第２の比較用基準電圧に対応して設けられ、対応の第２の比較用基準電圧と前記第１の減算手段の減算結果とを比較する複数の第２の電圧比較手段、および
前記複数の第２の電圧比較手段の比較結果に基づいて前記複数のデジタルコードのうちのいずれかのデジタルコードを選択し、該選択したデジタルコードを前記第２のデジタルコードとして出力する第２のエンコーダを含む、請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項３】
各第１の電圧比較手段は、
前記比較結果に応じた互いに相補な信号が出力される第１および第２の出力ノード、
それぞれが前記第１および第２の出力ノードに所定の電流を供給する第１および第２の定電流源、
その第１の電極が前記第１の出力ノードに接続され、前記アナログ電圧が入力される第１の導電形式の第１のトランジスタ、
その第１の電極が前記第２の出力ノードに接続され、対応の第１の比較用基準電圧が入力される第１の導電形式の第２のトランジスタ、
その第１の電極が前記第１の出力ノードに接続され、その入力電極が前記第２の出力ノードに接続される第２の導電形式の第３のトランジスタ、
その第１の電極が前記第２の出力ノードに接続され、その入力電極が前記第１の出力ノードに接続される第２の導電形式の第４のトランジスタ、
前記クロック信号が第１の電位である期間は前記第１および第２のトランジスタの第２の電極を基準電位のラインに接続し、前記クロック信号が第２の電位である期間は前記第３および第４のトランジスタの第２の電極を前記基準電位のラインに接続する切換手段を含む、請求項２に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項４】
前記第１の電圧発生手段は、さらに前記第１のＡ／Ｄコンバータの１ＬＳＢに相当する基準電圧を生成し、
前記パイプライン型Ａ／Ｄコンバータは、さらに、前記クロック信号が第２の電位である期間に前記基準電圧をサンプリングするとともにオフセット電圧を出力し、前記クロック信号が第１の電位である期間に該サンプリングした基準電圧を出力する第２のサンプル／ホールド手段を備え、
前記第２の電圧発生手段は、前記第２のサンプル／ホールド手段の出力電圧を分圧して前記複数の第２の比較用基準電圧を生成し、
前記第２のＡ／Ｄコンバータは、さらに、前記第２の電圧発生手段で生成された各第２の比較用基準電圧に対応して設けられ、対応の第２の比較用基準電圧の前記クロック信号が第１の電位である期間の値から前記クロック信号が第２の電位である期間の値を減算し減算結果を出力する第２の減算手段を含み、
前記第２の電圧比較手段は、前記第１の減算手段の出力電圧と対応の第２の減算手段の出力電圧とを比較する、請求項２または３に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項５】
クロック信号に同期して動作し、外部から与えられたアナログ電位を所定ビット数のデジタルコードに変換するパイプライン型Ａ／Ｄコンバータであって、
前記クロック信号が第１の電位である期間に前記アナログ電位をサンプリングし、前記クロック信号が第２の電位である期間に該サンプリングしたアナログ電位を第１のデジタルコードに変換する第１のＡ／Ｄコンバータ、
前記第１のＡ／Ｄコンバータで生成された第１のデジタルコードをアナログ電位に変換し該アナログ電位と第１の基準電位とを前記クロック信号が第２の電位である期間に出力するＤ／Ａコンバータ、
その一方端子が前記外部から与えられたアナログ電位を受け、前記クロック信号が第１の電位である期間に導通して該アナログ電位をサンプリングするための第１のスイッチ手段、
その一方端子が前記第１の基準電位を受け、前記クロック信号が第１の電位である期間に導通して前記第１のスイッチ手段によって発生するノイズを打ち消すための第２のスイッチ手段、
その一方電極が前記第１のスイッチ手段の他方端子に接続されるとともに前記Ｄ／Ａコンバータで生成されたアナログ電位を受け、前記第１のスイッチ手段によってサンプリングされたアナログ電位から前記Ｄ／Ａコンバータで生成されたアナログ電位を減算するための第１のキャパシタ、
その一方電極が前記第２のスイッチ手段の他方端子に接続されるとともに前記Ｄ／Ａコンバータから出力された前記第１の基準電位を受ける第２のキャパシタ、
その一方端子が第２の基準電位を受け、その他方端子が前記第１および第２のキャパシタの他方電極に接続され、前記クロック信号が第１の電位である期間に導通して前記第１および第２のキャパシタを充電させる第３のスイッチ手段、
その第１および第２の入力ノードがそれぞれ前記第１および第２のキャパシタの他方電極に接続された第１の差動増幅器、
前記第１の差動増幅器の前記クロック信号が第２の電位である期間の出力電圧から前記クロック信号が第２の電位である期間の出力電圧を減算する第１の減算手段、
前記第１の減算手段の減算結果を第２のデジタルコードに変換する第２のＡ／Ｄコンバータ、および
前記第１および第２のＡ／Ｄコンバータで生成された第１および第２のデジタルコードに基づいて前記所定ビット数のデジタルコードを生成する論理回路を備える、パイプライン型Ａ／Ｄコンバータ。
【請求項６】
前記第１のＡ／Ｄコンバータは、
それぞれが複数のデジタルコードに対応する複数の比較用基準電位と、それぞれが前記複数のデジタルコードに対応する複数の減算用基準電位とを生成する基準電位発生手段、
それぞれが、前記複数の比較用基準電位に対応して設けられ、前記クロック信号が第１の電位である期間に前記外部から与えられたアナログ電位をサンプリングし、前記クロック信号が第２の電位である期間に該サンプリングしたアナログ電位と対応の比較用基準電位とを比較する複数の電位比較手段、および
前記複数の電位比較手段の比較結果に基づいて前記複数のデジタルコードのうちのいずれかのデジタルコードを選択し、該選択したデジタルコードを前記第１のデジタルコードとして出力する第１のエンコーダを含み、
前記Ｄ／Ａコンバータは、前記基準電位発生手段で生成された各減算用基準電位に対応して設けられ、その一方端子が対応の減算用基準電位を受け、その他方端子が前記第１のキャパシタの一方電極に接続され、前記第１のエンコーダによって対応のデジタルコードが選択されたことに応じて導通する第４のスイッチ手段、および
前記第４のスイッチ手段に対応して設けられ、その一方端子が前記第１の基準電位を受け、その他方端子が前記第２のキャパシタの一方電極に接続され、前記第４のスイッチ手段と同時に導通して前記第４のスイッチ手段によって発生するノイズを打ち消すための第５のスイッチ手段を含み、
前記第２のＡ／Ｄコンバータは、
それぞれが複数のデジタルコードに対応する複数の比較用基準電圧を生成する基準電圧発生手段、
それぞれが、前記複数の比較用基準電圧に対応して設けられ、対応の比較用基準電圧と前記第１の減算手段の減算結果とを比較する複数の電圧比較手段、および
前記複数の電圧比較手段の比較結果に基づいて前記複数のデジタルコードのうちのいずれかのデジタルコードを選択し、該選択したデジタルコードを前記第２のデジタルコードとして出力する第２のエンコーダを含む、請求項５に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項７】
各電位比較手段は、
前記比較結果に応じた互いに相補な信号が出力される第１および第２の出力ノード、
それぞれが前記第１および第２の出力ノードに所定の電流を供給する第１および第２の電流源、
その第１の電極が前記第１の出力ノードに接続され、その入力電極に前記外部から与えられたアナログ電位が与えられる第１の導電形式の第１のトランジスタ、
その第１の電極が前記第２の出力ノードに接続され、その入力電極に対応の比較用基準電位が与えられる第１の導電形式の第２のトランジスタ、
その第１の電極が前記第１の出力ノードに接続され、その入力電極が前記第２の出力ノードに接続される第２の導電形式の第３のトランジスタ、
その第１の電極が前記第２の出力ノードに接続され、その入力電極が前記第１の出力ノードに接続される第２の導電形式の第４のトランジスタ、
前記クロック信号が第１の電位である期間は前記第１および第２のトランジスタの第２の電極を第３の基準電位のラインに接続し、前記クロック信号が第２の電位である期間は前記第３および第４のトランジスタの第２の電極を前記第３の基準電位のラインに接続する切換手段を含む、請求項６に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項８】
さらに、その一方端子が前記基準電位発生手段で生成されたある比較用基準電位を受け、前記クロック信号が第２の電位である期間に導通して前記ある比較用基準電位をサンプリングするための第６のスイッチ手段、
その一方電極が前記ある比較用基準電位よりも１ＬＳＢに相当する電圧だけ低い比較用基準電位を受け、前記クロック信号が第２の電位である期間に導通してその比較用基準電位をサンプリングするための第７のスイッチ手段、
各々の一方電極がそれぞれ前記第６および第７のスイッチ手段の他方端子に接続される第３および第４のキャパシタ、
その一方端子が前記第２の基準電位を受け、その他方端子が前記第３および第４のキャパシタの他方電極に接続され、前記クロック信号が第２の電位である期間に導通して前記第３および第４のキャパシタを充電させる第８のスイッチ手段、
その一方端子が前記第１の基準電位を受け、その他方端子が前記第３および第４のキャパシタの一方電極に接続され、前記クロック信号が第１の電位である期間に導通する第９のスイッチ手段、および
その第１および第２の入力ノードが前記第３および第４のキャパシタの他方電極に接続された第２の差動増幅器を備え、
前記基準電圧発生手段は、前記第２の差動増幅器の出力電圧を分圧して前記複数の比較用基準電圧を生成し、
前記第２のＡ／Ｄコンバータは、さらに、前記基準電圧発生手段で生成された各比較用基準電圧に対応して設けられ、対応の比較用基準電圧の前記クロック信号が第１の電位である期間の値から前記クロック信号が第２の電位である期間の値を減算し減算結果を出力する第２の減算手段を含み、
前記第２の電圧比較手段は、前記第１の減算手段の出力電圧と対応の第２の減算手段の出力電圧とを比較する、請求項６または７に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項９】
前記第１の減算手段は、
各々の一方電極間に前記第１の差動増幅器の出力電圧を受ける第５および第６のキャパシタ、および
その一方端子が前記第２の基準電位を受け、その他方端子が前記第５および第６のキャパシタの他方端子に接続され、前記クロック信号が第１の電位である期間に導通して前記第５および第６のキャパシタを充電させる第１０のスイッチ手段を含み、
前記第２の減算手段は、各々の一方電極間に対応の比較用基準電圧を受け、各々の他方電極がそれぞれ前記第６および第５のキャパシタの他方電極に接続される第７および第８のキャパシタを含み、
前記第２の電圧比較手段は、前記クロック信号が第２の電位である期間に前記第５および第６のキャパシタの他方電極の電位を比較する、請求項８に記載のパイプライン型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はパイプライン型Ａ／Ｄコンバータに関し、特に、クロック信号に同期して動作し、外部から与えられたアナログ電圧を所定ビット数のデジタルコードに変換するパイプライン型Ａ／Ｄコンバータに関する。
【０００２】
【従来の技術】
図２１は従来のパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。図２１を参照して、このパイプライン型Ａ／Ｄコンバータは、サンプル／ホールド回路８０、ｎ段のＡ／Ｄコンバータブロック８１．１〜８１．ｎ、および論理回路８５を備える。Ａ／Ｄコンバータブロック８１．１〜８１．ｎ−１の各々は、それぞれＡ／Ｄコンバータ８２．１〜８２．ｎ−１、Ｄ／Ａコンバータ８３．１〜８３．ｎ−１および減算回路８４．１〜８４ｎ−１を含む。Ａ／Ｄコンバータブロック８１．ｎはＡ／Ｄコンバータ８２．ｎを含む。
【０００３】
サンプル／ホールド回路８０は、入力されたアナログ電位信号ＶＳ１を一定の周期ごとにサンプリングし、一定期間ホールドする。ホールドされたアナログ電位ＶＳ１はＡ／Ｄコンバータブロック８１．１に入力され、そのブロック８１．１の減算回路８４．１にサンプリングされる。また、同じアナログ電位ＶＳ１はブロック８１．１のＡ／Ｄコンバータ８２．１に入力され、ここでデジタルコードに変換される。デジタルコードはＤ／Ａコンバータ８３．１によってアナログ電位に変換される。減算回路８４．１は、そのアナログ電位を先にサンプリングしたアナログ電位から減算する。Ａ／Ｄコンバータ８２．１の分解能をｍ１ビットとすると、その減算結果は２m1倍され、次段のＡ／Ｄコンバータブロック８１．２へ入力される。
【０００４】
Ａ／Ｄコンバータブロック８１．２でもブロック８１．１と同様に、アナログ電位は減算回路８４．２にサンプリングされるとともに、Ａ／Ｄコンバータ８２．２によってＡ／Ｄ変換され、Ｄ／Ａコンバータ８３．２によってＤ／Ａ変換される。減算回路８４．２は、サンプリングしたアナログ電位からＤ／Ａコンバータ８２．２の出力電位を減算する。Ａ／Ｄコンバータ８２．２の分解能をｍ２とすると、減算結果は２m2倍されて次段のＡ／Ｄコンバータブロック８１．３に送られる。
【０００５】
以上の動作はｎ−１段目のＡ／Ｄコンバータブロック８１．ｎ−１まで繰返され、最終段のＡ／Ｄコンバータブロック８１．ｎでは前段のＡ／Ｄコンバータブロック８１．ｎ−１の出力電位がＡ／Ｄコンバータ８２．ｎでデジタルコードに変換される。各ブロック８１．１〜８１．ｎで生成されたデジタルコードは論理回路８５に入力される。論理回路８５は、これらにデジタル加算・補正などの処理を施して１つのデジタルコードＤ０を生成し出力する。
【０００６】
図２２は、図２１で示したＡ／Ｄコンバータ８２．１に含まれる電位比較器の構成を示す回路図である。図２２を参照して、この電位比較器はＰチャネルＭＯＳトランジスタ９２〜９５およびＮチャネルＭＯＳトランジスタ９６〜１０１を含む。ＭＯＳトランジスタ９２，９３，９７とＭＯＳトランジスタ９４，９５，９８は、それぞれ電源電位Ｖｃｃのライン（以下、電源ラインと称す）９０と接地電位ＧＮＤのライン（以下、接地ラインと称す）９１との間に直列接続される。ＭＯＳトランジスタ９７のゲートはＭＯＳトランジスタ９５のドレイン（出力ノードＮ９５）に接続され、ＭＯＳトランジスタ９８のゲートはＭＯＳトランジスタ９３のドレイン（出力ノードＮ９３）に接続される。
【０００７】
ＮチャネルＭＯＳトランジスタ９６は、ノードＮ９３とＮ９５の間に接続され、そのゲートは信号／Ｌを受ける。ＮチャネルＭＯＳトランジスタ９９，１０１は、ＰチャネルＭＯＳトランジスタ９２のドレイン（ノードＮ９２）と接地ライン９１との間に直列接続される。ＮチャネルＭＯＳトランジスタ１００は、ノードＮ９４とＭＯＳトランジスタ９９のソース（ノードＮ９９）との間に接続される。ＭＯＳトランジスタ９９，１００のゲートは、それぞれ入力電位ＶＳ１および基準電位Ｖｒを受ける。ＭＯＳトランジスタ９２，９４のゲートは、ＭＯＳトランジスタ９３，９５のゲートおよびＭＯＳトランジスタ１０１のゲートは、それぞれ定電位Ｖｇ２，Ｖｇ３，Ｖｇ４を受ける。ＭＯＳトランジスタ９２，９４は定電流源として動作し、ＭＯＳトランジスタ９３，９５，１０１は飽和状態で動作する。
【０００８】
この電位比較器はホールドされたアナログ電位ＶＳ１と基準電位Ｖｒを比較し、その比較結果に基づいて出力電位ＶＯ１，ＶＯ２を出力ノードＮ９３，Ｎ９５に出力するものである。ＶＳ１とＶｒの差はＭＯＳトランジスタ９９と１００のドレイン電流の差に変換される。ＰチャネルＭＯＳトランジスタ９３，９５を用いることにより、ノードＮ９２，Ｎ９４の電位の振幅が小さくなり、より高速の動作が可能になっている。ＰチャネルＭＯＳトランジスタ９３，９５のドレイン電流はＰチャネルＭＯＳトランジスタ９２，９５のドレイン電流からＮチャネルＭＯＳトランジスタ９９，１００のドレイン電流を減じたものになる。
【０００９】
ＮチャネルＭＯＳトランジスタ９７，９８は負荷として機能し、出力電位ＶＯ１，ＶＯ２を決定する。ただし、信号／Ｌが「Ｈ」レベルのときには出力ノードＮ９３とＮ９５は短絡されており２つの出力電位ＶＯ１とＶＯ２は等しい。信号／Ｌが「Ｌ」レベルになると、出力ノードＮ９３とＮ９５が切り離され、ＶＳ１とＶｒの電位差によって出力電圧ＶＯ１とＶＯ２の一方が他方よりも高くなる。このとき出力電位ＶＯ２は、ＮチャネルＭＯＳトランジスタ９７のゲートに入力され、出力電位ＶＯ１はＮチャネルＭＯＳトランジスタ９８のゲートに入力される。これにより、ＶＯ１とＶＯ２のうちの高い方の電位は一層高くなり、ＶＯ１とＶＯ２のうちの低い方の電位は一層低くなる。
【００１０】
Ａ／Ｄコンバータ８２．１には、各々が異なる基準電位Ｖｒを受ける複数の電位比較器が設けられている。Ａ／Ｄコンバータ８２．１は、それらの電位比較器の出力電位ＶＯ１，ＶＯ２に基づいてデジタルコードを生成する。他のＡ／Ｄコンバータ８２．２〜８２．ｎも同様である。
【００１１】
また図２３は、図２１で示した減算回路８４．１の構成を示す回路ブロック図である。図２３を参照して、この減算回路８４．１は、スイッチＳ９１．１，Ｓ９２．１，Ｓ９３．１；…；Ｓ９１Ｎ，Ｓ９２Ｎ，Ｓ９３Ｎ、キャパシタ１０２．１〜１０２．Ｎ、スイッチＳ９４、および増幅器１０３を含む。ホールドされたアナログ電位ＶＳ１は、スイッチＳ９３．１〜Ｓ９３Ｎを介してキャパシタ１０２．１〜１０２Ｎの一方電極に入力される。所定の電位ＶＤＡ，ＶＤＡＢは、それぞれスイッチＳ９２．１〜Ｓ９２．Ｎ，Ｓ９１．１〜Ｓ９１．Ｎを介してキャパシタ１０２．１〜１０２．Ｎの一方電極に入力される。キャパシタ１０２．１〜１０２．Ｎの他方電極はともに増幅器１０３の入力ノード１０３ａに接続される。増幅器１０３の入力ノード１０３ａにはスイッチＳ９４を介してバイアス電位Ｖｂが与えられる。増幅器１０３の出力ＶＳ２は次段のＡ／Ｄコンバータブロック８１．２に与えられる。
【００１２】
次に、この減算回路８４．１の動作について説明する。減算回路８４．１はサンプル期間と減算期間の２つの期間で減算を実行する。サンプル期間ではスイッチＳ９３．１〜Ｓ９３．Ｎ，Ｓ９４が導通状態、スイッチＳ９１．１〜Ｓ９１．Ｎ，Ｓ９２．１〜Ｓ９２．Ｎが非導通状態になり、キャパシタ１０２．１〜１０２．Ｎはバイアス電位Ｖｂとアナログ電位ＶＳ１により充電される。このとき増幅器１０３の入力ノード１０３ａには、Ｑ＝Ｎ×Ｃ×（Ｖｂ−ＶＳ１）の電荷が蓄えられる。
【００１３】
一方、次の減算期間ではスイッチＳ９３．１〜Ｓ９３．Ｎ，Ｓ９４が非導通状態になり、スイッチＳ９１．１，Ｓ９２．１；…；Ｓ９１．Ｎ，Ｓ９２．Ｎの各々のうちのいずれか一方のスイッチが導通状態になる。仮にｍ個のスイッチＳ９２が導通状態になりＮ−ｍ個のスイッチＳ９１が非導通状態になったものとし、増幅器１０３の入力ノード１０３ａの電位をＶＸとするとキャパシタ１０２．１〜１０２．Ｎに蓄えられる電荷は、
Ｑ＝ｍ×Ｃ×（ＶＸ−ＶＤＡ）＋（Ｎ−ｍ）×Ｃ×（ＶＸ−ＶＤＡＢ）
となる。この２つの期間を通して電荷量に変化はないので、
Ｎ×Ｃ×（Ｖｂ−ＶＳ１）＝ｍ×Ｃ×（ＶＸ−ＶＤＡ）＋（Ｎ−ｍ）×Ｃ×（ＶＸ−ＶＤＡＢ）
が成り立ち、これより、
ＶＸ＝Ｖｂ−（ＶＳ１−（ｍ×ＶＤＡ＋（Ｎ−ｍ）×ＶＤＡＢ）／Ｎ）
となる。これにより、減算電位を（ｍ×ＶＤＡ＋（Ｎ−ｍ）×ＶＤＡＢ）／Ｎとしたときの減算が実行される。減算電位は減算期間に導通状態となるスイッチＳ９１とＳ９２の比率ｍ／（Ｎ−ｍ）と所定の電圧ＶＤＡ，ＶＤＡＢとで決定される。電位ＶＸは増幅器１０３によって増幅され次段のＡ／Ｄコンバータブロック８１．２へ出力される。他の減算回路８４．２〜８４．ｎ−１の構成も同様である。
【００１４】
【発明が解決しようとする課題】
このように従来のパイプライン型Ａ／Ｄコンバータでは、ある規定の瞬間の電圧を取扱っていたため、特に減算回路８４．１〜８４．ｎ−１の増幅器のオフセットから生じる誤差が発生するのを避けられなかった。
【００１６】
それゆえに、この発明の主たる目的は、高精度なパイプライン型Ａ／Ｄコンバータを提供することである。
【００１８】
【課題を解決するための手段】
この発明の第１のパイプライン型Ａ／Ｄコンバータは、クロック信号に同期して動作し、外部から与えられたアナログ電圧を所定ビット数のデジタルコードに変換するパイプライン型Ａ／Ｄコンバータであって、第１のＡ／Ｄコンバータ、Ｄ／Ａコンバータ、第２のサンプル／ホールド手段、第１の減算手段、第２のＡ／Ｄコンバータ、および論理回路を備える。第１のＡ／Ｄコンバータは、クロック信号が第１の電位である期間にアナログ電圧をサンプリングし、クロック信号が第２の電位である期間にそのサンプリングしたアナログ電圧を第１のデジタルコードに変換する。Ｄ／Ａコンバータは、第１のＡ／Ｄコンバータで生成された第１のデジタルコードをアナログ電圧に変換しそのアナログ電圧をクロック信号が第２の電位である期間に出力する。第１のサンプル／ホールド手段は、クロック信号が第１の電位である期間に外部から与えられたアナログ電圧をサンプリングするとともにオフセット電圧を出力し、クロック信号が第２の電位である期間にそのサンプリングしたアナログ電圧からＤ／Ａコンバータで生成されたアナログ電圧を減算し減算結果を出力する。第１の減算手段は、第１のサンプル／ホールド手段のクロック信号が第２の電位である期間の出力電圧からクロック信号が第１の電位である期間の出力電圧を減算する。第２のＡ／Ｄコンバータは、減算手段の減算結果を第２のデジタルコードに変換する。論理回路は、第１および第２のＡ／Ｄコンバータで生成された第１および第２のデジタルコードに基づいて所定ビット数のデジタルコードを生成する。
【００１９】
また好ましくは、第１のＡ／Ｄコンバータは、第１の電圧発生手段、複数の第１の電圧比較手段、および第１のエンコーダを含み、Ｄ／Ａコンバータは第１のスイッチ手段を含み、第２のＡ／Ｄコンバータは、第２の電圧発生手段、複数の第２の電圧比較手段、および第２のエンコーダを含む。第１の電圧発生手段は、それぞれが複数のデジタルコードに対応する複数の第１の比較用基準電圧と、それぞれが複数のデジタルコードに対応する複数の減算用基準電圧とを生成する。複数の第１の電圧比較手段は、それぞれ複数の第１の比較用基準電圧に対応して設けられる。各第１の電圧比較手段は、クロック信号が第１の電位である期間にアナログ電圧をサンプリングし、クロック信号が第２の電位である期間にそのサンプリングしたアナログ電圧と対応の第１の比較用基準電圧とを比較する。第１のエンコーダは、複数の第１の電圧比較手段の比較結果に基づいて複数のデジタルコードのうちのいずれかのデジタルコードを選択し、その選択したデジタルコードを第１のデジタルコードとして出力する。第１のスイッチ手段は、第１の電圧発生手段で生成された各減算用基準電圧に対応して設けられ、その一方端子は対応の減算用基準電圧を受け、その他方端子は第１のサンプル／ホールド手段に接続され、第１のエンコーダによって対応のデジタルコードが選択されたことに応じて導通する。第２の電圧発生手段は、それぞれが複数のデジタルコードに対応する複数の第２の比較用基準電圧を生成する。複数の第２の電圧比較手段は、それぞれ複数の第２の比較用基準電圧に対応して設けられる。各第２の電圧比較手段は、対応の第２の比較用基準電圧と第１の減算手段の減算結果とを比較する。第２のエンコーダは、複数の第２の電圧比較手段の比較結果に基づいて複数のデジタルコードのうちのいずれかのデジタルコードを選択し、その選択したデジタルコードを第２のデジタルコードとして出力する。
【００２０】
また好ましくは、各第１の電圧比較手段は、第１および第２の出力ノード、第１および第２の定電流源、第１の導電形式の第１および第２のトランジスタ、第２の導電形式の第３および第４のトランジスタ、および切換手段を含む。第１および第２の出力ノードには、比較結果に応じた互いに相補な信号が出力される。第１および第２の定電流源は、それぞれ第１および第２の出力ノードに所定の電流を供給する。第１のトランジスタにはアナログ電圧が入力され、その第１の電極は第１の出力ノードに接続される。第２のトランジスタには対応の第１の比較用基準電圧が入力され、その第１の電極は第２の出力ノードに接続される。第３のトランジスタの第１の電極は第１の出力ノードに接続され、その入力電極は第２の出力ノードに接続される。第４のトランジスタの第１の電極は第２の出力ノードに接続され、その入力電極は第１の出力ノードに接続される。切換手段は、クロック信号が第１の電位である期間は第１および第２のトランジスタの第２の電極を基準電位のラインに接続し、クロック信号が第２の電位である期間は第３および第４のトランジスタの第２の電極を基準電位のラインに接続する。
【００２１】
また好ましくは、第１の電圧発生手段は、さらに第１のＡ／Ｄコンバータの１ＬＳＢに相当する基準電圧を生成し、パイプライン型Ａ／Ｄコンバータは、さらに第２のサンプル／ホールド手段を備え、第２の電圧発生手段は、第２のサンプル／ホールド手段の出力電圧を分圧して複数の第２の比較用基準電圧を生成し、第２のＡ／Ｄコンバータは、さらに第２の減算手段を含み、第２の電圧比較手段は、第１の減算手段の出力電圧と対応の第２の減算手段の出力電圧とを比較する。第２のサンプル／ホールド手段は、クロック信号が第２の電位である期間に基準電圧をサンプリングするとともにオフセット電圧を出力し、クロック信号が第１の電位である期間にそのサンプリングした基準電圧を出力する。第２の減算手段は、第２電圧発生手段で生成された各第２の比較用基準電圧に対応して設けられ、対応の第２の比較用基準電圧のクロック信号が第１の電位である期間の値からクロック信号が第２の電位である期間の値を減算し減算結果を出力する。
【００２２】
また、この発明の第２のパイプライン型Ａ／Ｄコンバータは、クロック信号に同期して動作し、外部から与えられたアナログ電位を所定ビット数のデジタルコードに変換するパイプライン型Ａ／Ｄコンバータであって、第１のＡ／Ｄコンバータ、Ｄ／Ａコンバータ、第１のスイッチ手段、第２のスイッチ手段、第１のキャパシタ、第２のキャパシタ、第３のスイッチ手段、第１の差動増幅器、第１の減算手段、第２のＡ／Ｄコンバータ、および論理回路を備える。第１のＡ／Ｄコンバータは、クロック信号が第１の電位である期間にアナログ電位をサンプリングし、クロック信号が第２の電位である期間にそのサンプリングしたアナログ電位を第１のデジタルコードに変換する。Ｄ／Ａコンバータは、第１のＡ／Ｄコンバータで生成された第１のデジタルコードをアナログ電位に変換しそのアナログ電位と第１の基準電位とをクロック信号が第２の電位である期間に出力する。第１のスイッチ手段は、その一方端子が外部から与えられたアナログ電位を受け、クロック信号が第１の電位である期間に導通してそのアナログ電位をサンプリングする。第２のスイッチ手段は、その一方端子が第１の基準電位を受け、クロック信号が第１の電位である期間に導通して第１のスイッチ手段によって発生するノイズを打ち消す。第１のキャパシタは、その一方電極が第１のスイッチ手段の他方端子に接続されるとともにＤ／Ａコンバータで生成されたアナログ電位を受け、第１のスイッチ手段によってサンプリングされたアナログ電位からＤ／Ａコンバータで生成されたアナログ電位を減算する。第２のキャパシタの一方電極は、第２のスイッチ手段の他方端子に接続されるとともにＤ／Ａコンバータから出力された第１の基準電位を受ける。第３のスイッチ手段は、その一方端子が第２の基準電位を受け、その他方端子が第１および第２のキャパシタの他方電極に接続され、クロック信号が第１の電位である期間に導通して第１および第２のキャパシタを充電させる。第１の差動増幅器の第１および第２の入力ノードは、それぞれ第１および第２のキャパシタの他方電極に接続される。第１の減算手段は、第１の差動増幅器のクロック信号が第２の電位である期間の出力電圧からクロック信号が第２の電位である期間の出力電圧を減算する。第２のＡ／Ｄコンバータは、第１の減算手段の減算結果を第２のデジタルコードに変換する。論理回路は、第１および第２のＡ／Ｄコンバータで生成された第１および第２のデジタルコードに基づいて所定ビット数のデジタルコードを生成する。
【００２３】
また好ましくは、第１のＡ／Ｄコンバータは、基準電位発生手段、複数の電位比較手段、および第１のエンコーダを含み、Ａ／Ｄコンバータは、第４のスイッチ手段および第５のスイッチ手段を含み、第２のＡ／Ｄコンバータは、基準電圧発生手段、複数の電圧比較手段、および第２のエンコーダを含む。基準電位発生手段は、それぞれが複数のデジタルコードに対応する複数の比較用基準電位と、それぞれが複数のデジタルコードに対応する複数の減算用基準電位とを生成する。複数の電位比較手段は、それぞれ複数の比較用基準電位に対応して設けられる。各電位比較手段は、クロック信号が第１の電位である期間に外部から与えられたアナログ電位をサンプリングし、クロック信号が第２の電位である期間にそのサンプリングしたアナログ電位と対応の比較用基準電位とを比較する。第１のエンコーダは、複数の電位比較手段の比較結果に基づいて複数のデジタルコードのうちのいずれかのデジタルコードを選択しその選択したデジタルコードを第１のデジタルコードとして出力する。第４のスイッチ手段は、基準電位発生手段で生成された各減算用基準電位に対応して設けられ、その一方端子が対応の減算用基準電位を受け、その他方端子が第１のキャパシタの一方電極に接続され、第１のエンコーダによって対応のデジタルコードが選択されたことに応じて導通する。第５のスイッチ手段は、第４のスイッチ手段に対応して設けられ、その一方端子が第１の基準電位を受け、その他方端子が第２のキャパシタの一方電極に接続され、第４のスイッチ手段と同時に導通して第４のスイッチ手段によって発生するノイズを打ち消す。基準電圧発生手段は、それぞれが複数のデジタルコードに対応する複数の比較用基準電圧を生成する。複数の電圧比較手段は、それぞれ複数の比較用基準電圧に対応して設けられる。各電圧比較手段は、対応の比較用基準電圧と第１の減算手段の減算結果とを比較する。第２のエンコーダは、複数の電圧比較手段の比較結果に基づいて複数のデジタルコードのうちのいずれかのデジタルコードを選択し、その選択したデジタルコードを第２のデジタルコードとして出力する。
【００２４】
また好ましくは、各電位比較手段は、第１および第２の出力ノード、第１および第２の定電流源、第１の導電形式の第１および第２のトランジスタ、第２の導電形式の第３および第４のトランジスタ、および切換手段を含む。第１および第２の出力ノードには、比較結果に応じた互いに相補な信号が出力される。第１および第２の定電流源は、それぞれ第１および第２の出力ノードに所定の電流を供給する。第１のトランジスタの第１の電極は第１の出力ノードに接続され、その入力電極は外部から与えられたアナログ電位を受ける。第２のトランジスタの第１の電極は第２の出力ノードに接続され、その入力電極は対応の比較用基準電位を受ける。第３のトランジスタの第１の電極は第１の出力ノードに接続され、その入力電極は第２の出力ノードに接続される。第４のトランジスタの第１の電極は第２の出力ノードに接続され、その入力電極は第１の出力ノードに接続される。切換手段は、クロック信号が第１の電位である期間は第１および第２のトランジスタの第２の電極を第３の基準電位のラインに接続し、クロック信号が第２の電位である期間は第３および第４のトランジスタの第２の電極を第３の基準電位のラインに接続する。
【００２５】
また好ましくは、さらに、第６〜第９のスイッチ手段、第３および第４のキャパシタ、および第２の差動増幅器を備え、基準電圧発生手段は、第２の差動増幅器の出力電圧を分圧して複数の比較用基準電圧を生成し、第２のＡ／Ｄコンバータは、さらに第２の減算手段を含み、第２の電圧比較手段は、第１の減算手段の出力電圧と対応の第２の減算手段の出力電圧とを比較する。第６のスイッチ手段は、その一方端子が基準電位発生手段で生成されたある比較用基準電位を受け、クロック信号が第２の電位である期間に導通してある比較用基準電位をサンプリングする。第７のスイッチ手段は、その一方電極がある比較用基準電位よりも１ＬＳＢに相当する電圧だけ低い比較用基準電位を受け、クロック信号が第２の電位である期間に導通してその比較用基準電位をサンプリングする。第３および第４のキャパシタの一方電極は、それぞれ第６および第７のスイッチ手段の他方端子に接続される。第８のスイッチ手段は、その一方端子が第２の基準電位を受け、その他方端子が第３および第４のキャパシタの他方電極に接続され、クロック信号が第２の電位である期間に導通して第３および第４のキャパシタを充電させる。第９のスイッチ手段は、その一方端子が第１の基準電位を受け、その他方端子が第３および第４のキャパシタの一方電極に接続され、クロック信号が第１の電位である期間に導通する。第２の差動増幅器の第１および第２の入力ノードは、それぞれ第３および第４のキャパシタの他方電極に接続される。第２の減算手段は、基準電圧発生手段で生成された各比較用基準電圧に対応して設けられ、対応の比較用基準電圧のクロック信号が第１の電位である期間の値からクロック信号が第２の電位である期間の値を減算し減算結果を出力する。
【００２７】
【発明の実施の形態】
図１は、この発明の一実施の形態によるパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。図１を参照して、このパイプライン型Ａ／Ｄコンバータは、４段のＡ／Ｄコンバータブロック１〜４および論理回路５を備える。
【００２８】
初段のＡ／Ｄコンバータブロック１は、アナログ電位信号ＶＳ１、基準電位の最大値ＶＲＴおよび最小値ＶＲＢを受け、アナログ電位信号ＶＳ１のサンプル値を４ビットのデジタルコードＤ２に変換して論理回路５に出力する。また、Ａ／Ｄコンバータブロック１は、信号ＶＳ２，ＶＳ２Ｂおよび基準電圧生成のための信号ＶＲ２，ＶＲ２Ｂを次段のＡ／Ｄコンバータブロック２に出力する。
【００２９】
２段目のＡ／Ｄコンバータブロック２は、前段のブロック１から入力された信号ＶＳ２，ＶＳ２Ｂを３ビットのデジタルコードＤ３に変換して論理回路５に出力するとともに、信号ＶＳ３，ＶＳ３Ｂおよび基準電圧生成のための信号ＶＲ３，ＶＲ３Ｂを次段のＡ／Ｄコンバータブロック３に出力する。
【００３０】
３段目のＡ／Ｄコンバータブロック３は、前段のブロック２から入力された信号ＶＳ３，ＶＳ３Ｂを３ビットのデジタルコードＤ４に変換して論理回路５に出力するとともに、信号ＶＳ４，ＶＳ４Ｂおよび基準電圧生成のための信号ＶＲ４，ＶＲ４Ｂを次段のＡ／Ｄコンバータブロック４に出力する。
【００３１】
最終段のＡ／Ｄコンバータブロック４は、前段のブロック３から入力された信号ＶＳ４，ＶＳ４Ｂを３ビットのデジタルコードＤ５に変換して論理回路５に出力する。
【００３２】
論理回路５は、入力されたデジタルコードＤ２〜Ｄ５に基づいて１０ビットのデジタルコードＤ０を生成し出力する。
【００３３】
図２は、図１に示した初段のＡ／Ｄコンバータ１の構成を示す回路ブロック図である。図２を参照して、Ａ／Ｄコンバータ１は、基準電位生成回路１１、４ビットフラッシュ型Ａ／Ｄコンバータ１２、Ａ／Ｄコンバータ１３、サンプル／ホールド・減算回路（以下、ＳＨ．ＳＢＴと称す）１４、および次段のＡ／Ｄコンバータブロック２の基準電圧を生成するためのサンプル／ホールド回路（以下、ＳＨ．Ｒと称す）１５を備える。
【００３４】
基準電位生成回路１１は、図３に示すように、低電位側端子１１ａと高電位側端子１１ｂとの間に直列接続された３２個の抵抗素子Ｒ１〜Ｒ３２を含む。３２個の抵抗素子Ｒ１〜Ｒ３２は同じ抵抗値を有する。低電位側端子１１ａには基準電位の最小値ＶＲＢ（Ｖｒ０）が印加され、高電位側端子１１ｂには基準電位の最大値ＶＲＴ（Ｖｒ３２）が印加される。抵抗素子Ｒ１〜Ｒ３１の各々の高電位側のノードからそれぞれ基準電位Ｖｒ１〜Ｖｒ３１が出力される。基準電位Ｖｒ１６は、基準電位Ｖｒ３２とＶｒ０の中間電位ＶＲＭとなる。
【００３５】
基準電位Ｖｒ３，Ｖｒ５，Ｖｒ７，…，Ｖｒ２７，Ｖｒ２９はＡ／Ｄコンバータ１２に入力されて、それぞれ１．５，２．５，３．５，…，１３．５，１４，５ＬＳＢに対応した比較用の基準電位となる。基準電位Ｖｒ２，Ｖｒ４，Ｖｒ６，…，Ｖｒ２８，Ｖｒ３０はＤ／Ａコンバータ１３に入力されて、それぞれ１，２，３，…，１４，１５ＬＳＢに対応した減算用の基準電位となる。基準電位ＶＲＭはＳＨ．ＳＢＴ１４に入力される。基準電位Ｖｒ１５，ＶＲＭ，Ｖｒ１７はＳＨ．Ｒ１５に入力される。
【００３６】
Ａ／Ｄコンバータ１２は、図４に示すように、１４個の電位比較器６．３，６．５，…，６．２９および４ビットエンコーダ１６を含む。基準電位Ｖｒ３，Ｖｒ５，…，Ｖｒ２９は、それぞれ電位比較器６．３，６．５，…，６．２９の比較用の基準電位となる。電位比較器６．３，６．５，…６．２９は、それぞれ基準電位Ｖｒ３，Ｖｒ５，…，Ｖｒ２９とアナログ電位ＶＳ１とを比較し、比較結果に応じた信号をエンコーダ１６に出力する。エンコーダ１６は、電位比較器６，３，６．５，…，６．２９から与えられた信号に基づいて４ビットのデジタルコードＤ２を生成し図１の論理回路５に出力する。
【００３７】
電位比較器６．３は、図５に示すように、ＰチャネルＭＯＳトランジスタ２１〜２４、ＮチャネルＭＯＳトランジスタ２５，２６およびスイッチＳ０，Ｓ１，Ｓ１′を含む。スイッチＳ０，Ｓ１，Ｓ１′の各々は、たとえばＭＯＳトランジスタで構成される。ＰチャネルＭＯＳトランジスタ２１，２２およびスイッチＳ１と、ＰチャネルＭＯＳトランジスタ２３，２４およびスイッチＳ１′は、それぞれ電源ライン９０と接地ライン９１の間に直列接続される。
【００３８】
ＮチャネルＭＯＳトランジスタ２５およびスイッチＳ０はＰチャネルＭＯＳトランジスタ２１のドレイン（出力ノードＮ２１）と接地ライン９１の間に直列接続され、ＮチャネルＭＯＳトランジスタ２５のゲートはＰチャネルＭＯＳトランジスタ２３のドレイン（出力ノードＮ２３）に接続される。ＮチャネルＭＯＳトランジスタ２６は、ノードＮ２３とＮチャネルＭＯＳトランジスタ２５のソース（ノードＮ２５）との間に接続され、そのゲートはノードＮ２１に接続される。
【００３９】
アナログ電位ＶＳ１および基準電位Ｖｒ３は、それぞれＭＯＳトランジスタ２２，２４のゲートに与えられる。ＭＯＳトランジスタ２１，２３のゲートには定電位Ｖｇ１が与えられる。ＭＯＳトランジスタ２１，２３の各々は定電流源として動作する。図６に示すように、比較期間はスイッチＳ１，Ｓ１′が導通しスイッチＳ０が非導通になり、ラッチ期間はスイッチＳ１，Ｓ１′が非導通になりスイッチＳ０が導通する。
【００４０】
比較期間ではスイッチＳ１，Ｓ１′が導通状態にあり、ＰチャネルＭＯＳトランジスタ２１〜２４はソースフォロア回路を構成する。入力電位ＶＳ１および比較用基準電位Ｖｒ３に対応する電位ＶＯ１，ＶＯ２が出力ノードＮ２１，Ｎ２３に出力される。ソースフォロア回路の利得は１に近い１以下の数値をとる。入力電位ＶＳ１と出力電位ＶＯ１の差、および基準電位Ｖｒ３と出力電位ＶＯ２の差の変化は小さいので、この電位比較器６．３の入力容量は小さくなっている。Ａ／Ｄコンバータブロック１では、ＶＲＴ−ＶＲＢ＝１Ｖであり、４ビットのセルを満足すればよいので、電位比較器６．３に要求される精度は１Ｖ／２4 ／２＝３１．２５ｍＶである。比較期間では、スイッチＳ０が非導通状態でありＭＯＳトランジスタ２５，２６のソースは接地ライン９１から切り離されているので、ＭＯＳトランジスタ２５，２６は機能しない。
【００４１】
ラッチ期間では、スイッチＳ０が導通状態になりスイッチＳ１，Ｓ１′が非導通状態になる。これによりＰチャネルＭＯＳトランジスタ２２，２４は接地ライン９から切り離されるために機能しなくなる。またＰチャネルＭＯＳトランジスタ２５，２６は接地ライン９１に接続され、出力電位ＶＯ１とＶＯ２の差を大きくするように働き、出力電位ＶＯ１，ＶＯ２すなわち比較結果が急速に決定される。ここで決定された比較結果はエンコーダ１６とＤ／Ａコンバータ１３へ入力される。他の電位比較器６．５，６．７，…６．２９は、基準電位Ｖｒ３の代わりにそれぞれＶｒ５，Ｖｒ７，…Ｖｒ２９が与えられるだけで、電位比較器６．３と同じ構成を有する。
【００４２】
Ｄ／Ａコンバータ１３は、図７に示すように、２つの出力ノード１３ａ，１３ｂとスイッチＳ２，Ｓ４，…，Ｓ３０；Ｓ２′，Ｓ４′，…，Ｓ３０′を含む。スイッチＳ２，Ｓ４，…，Ｓ３０；Ｓ２′，Ｓ４′，…，Ｓ３０′の各々は、たとえばＭＯＳトランジスタで構成される。スイッチＳ２，Ｓ４，…，Ｓ３０の一方電極はそれぞれ基準電位生成回路１１からの基準電位Ｖｒ２，Ｖｒ４，…，Ｖｒ３０を受け、各々の他方電極はともに出力ノード１３ａに接続される。スイッチＳ２′，Ｓ４′，…，Ｓ３０′の一方電極はともに基準電位ＶＲＭを受け、各々の他方電極はともに出力ノード１３ｂに接続される。スイッチＳ２′，Ｓ４′，…，Ｓ３０′を設けたのは、ＶＤＡＢにＶＤＡと同じノイズを重畳させるためである。
【００４３】
図４で示した電位比較器６．３，６．５，…，６．９の比較結果に応じて、スイッチＳ２，Ｓ４，…，Ｓ３０のうちのいずれか１つのスイッチ（たとえばＳ２８）と、スイッチＳ２′，Ｓ４′，…，Ｓ３０′のうちのスイッチＳ２８に対応するスイッチＳ２８′が導通し、出力ノード１３ａ，１３ｂの各々に出力電位ＶＤＡ，ＶＤＡＢ（この場合はＶｒ２８，ＶＲＭ）が出力される。ただし、出力電位ＶＤＡは入力電位ＶＳ１に応じて以下の規則に従った電位となる。すなわち出力電位ＶＤＡは、ＶＳ１＜Ｖｒ３のときＶｒ２、Ｖｒ３＜ＶＳ１＜Ｖｒ５のときＶｒ４、Ｖｒ５＜ＶＳ１＜Ｖｒ７のときＶｒ６、Ｖｒ７＜ＶＳ１＜Ｖｒ９のときＶｒ８、…、Ｖｒ２７＜ＶＳ１＜Ｖｒ２９のときＶｒ２８、Ｖｒ２９＜ＶＳ１のときＶｒ３０となる。
【００４４】
ＳＨ．ＳＢＴ１４は、図８に示すように、それぞれが電位ＶＳ１，ＶＤＡ，ＶＤＡＢ，ＶＲＭを受ける４つの入力ノード１４ａ〜１４ｄと、ともにバイアス電位Ｖｂを受けるバイアス電位入力ノード１４ｅ，１４ｆと、２つの出力ノード１４ｇ，１４ｈと、スイッチＳ３１〜Ｓ３４と、キャパシタ３１，３２と、差動増幅器３３とを含む。スイッチＳ３１〜Ｓ３４の各々は、たとえばＭＯＳトランジスタで構成される。
【００４５】
キャパシタ３１の一方電極はスイッチＳ３１を介して入力ノード１４ａに接続されるとともに、入力ノード１４ｂに直接接続される。キャパシタ３１の他方電極はスイッチＳ３３を介してバイアス電位入力ノード１４ｅに接続されるとともに、差動増幅器３３の一方入力ノード３３ａに接続される。キャパシタ３２の一方電極はスイッチＳ３２を介して入力ノード１４ｄに接続されるとともに、入力ノード１４ｃに直接接続される。キャパシタ３２の他方電極はスイッチＳ３４を介してバイアス電位入力ノード１４ｆに接続されるとともに、差動増幅器３３の他方入力ノード３３ｂに接続される。差動増幅器３３の２つの出力ノードはそれぞれＳＨ．ＳＢＴ１４の出力ノード１４ｇ，１４ｈとなる。
【００４６】
ＳＨ．ＳＢＴ１４は、入力電位ＶＳ１および基準電位ＶＲＭをサンプリングし、サンプリングしたＶＳ１，ＶＲＭからそれぞれＤ／Ａコンバータ１３の出力電位ＶＤＡ，ＶＤＡＢ（ＶＲＭ）を減算し、ホールドする。出力電位ＶＳ２，ＶＳ２Ｂは、それぞれＶＳ１−ＶＤＡ，ＶＲＭ−ＶＤＡＢとなる。
【００４７】
図９は、ＳＨ．ＳＢＴ１４の入力電位ＶＳ１と出力電圧ΔＶＳ２＝ＶＳ２−ＶＳ２Ｂの関係を示す図である。たとえばＶＳ１がＶｒ２８に等しい場合はΔＶＳ２＝０となり、ＶＳ１がＶｒ２８よりも大きくＶｒ２９よりも小さい場合はΔＶＳ２は正の電圧となり、ＶＳ１がＶｒ２８よりも小さくＶｒ２７よりも大きい場合は負の電圧となり、いずれの場合も図４のエンコーダ１６は出力コード１３を出力する。ΔＶＳ２は次段のＡ／Ｄコンバータブロック２に出力される。
【００４８】
ＳＨ．Ｒ１５は、図１０に示すように、それぞれが基準電位Ｖｒ１７，ＶＲＭ，ＶＲＭ，Ｖｒ１５を受ける４つの入力ノード１５ａ〜１５ｄと、ともにバイアス電位Ｖｂを受けるバイアス電位入力ノード１５ａ，１５ｆと、２つの出力ノード１５ｇ，１５ｈと、６つのスイッチＳ３５〜Ｓ４０と、キャパシタ３４，３５と、差動増幅器３６とを含む。スイッチＳ３５〜Ｓ４０の各々は、たとえばＭＯＳトランジスタで構成される。
【００４９】
キャパシタ３４の一方電極はスイッチＳ３５を介して入力ノード１５ａに接続れさるとともに、スイッチＳ３６を介して入力ノード１５ｂに接続される。キャパシタ３４の他方電極はスイッチＳ３９を介してバイアス電位入力ノード１５ｅに接続されるとともに、差動増幅器３６の一方入力ノード３６ａに入力される。キャパシタ３５の一方電極はスイッチＳ３７を介して入力ノード１５ｃに接続されるとともに、スイッチＳ３８を介して入力ノード１５ｄに接続される。キャパシタ３５の他方電極はスイッチＳ４１を介してバイアス電圧入力ノード１５ｆに接続されるとともに、差動増幅器３６の他方入力ノード３６ｂに入力される。差動増幅器３６の２つの出力ノードがそれぞれＳＨ．Ｒ１５の出力ノード１５ｇ，１５ｈとなる。
【００５０】
ＳＨ．Ｒ１５は、基準電位Ｖｒ１７，Ｖｒ１５をサンプリングし、基準電位ＶＲＭでホールドする。出力電位ＶＲ２，ＶＲ２Ｂは、それぞれＶｒ１７−ＶＲＭ，Ｖｒ１５−ＶＲＭとなる。ＳＨ．Ｒ１５の出力ΔＶＲ２はＶＲ２−ＶＲ２Ｂ＝Ｖｒ１７−Ｖｒ１５となり、これは初段のＡ／Ｄコンバータブロック１の１ＬＳＢに相当する。ΔＶＲ２は次段のＡ／Ｄコンバータブロック２で基準電圧生成のために用いられる。
【００５１】
図１１は、図１に示した２段目のＡ／Ｄコンバータブロック２の構成を示す回路ブロック図である。図１１を参照して、Ａ／Ｄコンバータブロック２は、基準電圧生成回路４１、３ビットフラッシュ型Ａ／Ｄコンバータ４２、Ｄ／Ａコンバータ４３、ＳＨ．ＳＢＴ４４およびＳＨ．Ｒ４５を備える。
【００５２】
基準電圧生成回路４１は、図１２に示すように、低電位側端子４１ａと高電位側端子４１ｂの間に直列接続された１６個の抵抗素子Ｒ４１〜Ｒ５６を含む。１６個の抵抗素子Ｒ４１〜Ｒ５６は同じ抵抗値を有する。低電位側端子４１ａおよび高電位側端子４１ｂには、それぞれ前段のＡ／Ｄコンバータブロック１のＳＨ．Ｒ１５の出力電位ＶＲ２Ｂ（Ｖ０），ＶＲ２（Ｖ１６）が与えられる。抵抗素子Ｒ４１〜Ｒ５５の各々の高電位側のノードから基準電位Ｖ１〜Ｖ１５が出力される。基準電位Ｖ０〜Ｖ１６から次式で表わされる基準電圧Ｖｒ０′〜Ｖｒ１６′が生成される。
【００５３】
Ｖｒ０′＝Ｖ０−Ｖ１６
Ｖｒ１′＝Ｖ１−Ｖ１５
Ｖｒ２′＝Ｖ２−Ｖ１４
Ｖｒ３′＝Ｖ３−Ｖ１３
Ｖｒ４′＝Ｖ４−Ｖ１２
Ｖｒ５′＝Ｖ５−Ｖ１１
Ｖｒ６′＝Ｖ６−Ｖ１０
Ｖｒ７′＝Ｖ７−Ｖ９
Ｖｒ８′＝Ｖ８−Ｖ８
Ｖｒ９′＝Ｖ９−Ｖ７
Ｖｒ１０′＝Ｖ１０−Ｖ６
Ｖｒ１１′＝Ｖ１１−Ｖ５
Ｖｒ１２′＝Ｖ１２−Ｖ４
Ｖｒ１３′＝Ｖ１３−Ｖ３
Ｖｒ１４′＝Ｖ１４−Ｖ２
Ｖｒ１５′＝Ｖ１５−Ｖ１
Ｖｒ１６′＝Ｖ１６−Ｖ０
基準電圧Ｖｒ３′，Ｖｒ５′，…，Ｖｒ１３′はＡ／Ｄコンバータ４２の比較用の基準電圧となる。基準電圧Ｖｒ２′，Ｖｒ４′，…，Ｖｒ１４′はＤ／Ａコンバータ４３の出力電圧となる。基準電位Ｖ６，Ｖ８，Ｖ１０はＳＨ．Ｒ４５に入力される。
【００５４】
Ａ／Ｄコンバータ４２は、図１３に示すように、６つの電圧比較回路７．３，７．５，…，７．１３および３ビットのエンコーダ４６を含む。基準電圧Ｖｒ３′，Ｖｒ５′，…，Ｖｒ１３′は、それぞれ電圧比較回路７．３，７．５，…，７．１３の比較用の基準電圧となる。電圧比較回路７．３，７．５，…，７．１３は、それぞれ基準電圧Ｖｒ３′，Ｖｒ５′，…，Ｖｒ１３′と前段のＡ／Ｄコンバータブロック１のＳＨ．ＳＢＴ１４の出力電圧ΔＶＳ２（＝ＶＳ２−ＶＳ２Ｂ）とを比較し、比較結果に応じた信号をエンコーダ４６に出力する。エンコーダ４６は、電圧比較回路７．３，７．５，…，７．１３から与えられた信号に基づいて３ビットのデジタルコードＤ３を生成し図１の論理回路５に出力する。
【００５５】
電圧比較回路７，３は、図１４に示すように、それぞれが電位ＶＳ２，Ｖ１４，Ｖ３，ＶＳ２Ｂを受ける４つの入力ノード７ａ〜７ｄと、ともにバイアス電位Ｖｂが与えられるバイアス電位入力ノード７ｅ，７ｆと、出力ノード７ｇと、４つのキャパシタ５１〜５４と、２つのスイッチＳ４１，Ｓ４２と、電位比較器５５とを含む。スイッチＳ４１，Ｓ４２の各々は、たとえばＭＯＳトランジスタで構成される。
【００５６】
キャパシタ５１，５２は、それぞれ入力ノード７ａ，７ｂと電位比較器５５の一方入力ノード５５ａとの間に接続される。キャパシタ５３，５４は、それぞれ入力ノード７ｃ，７ｄと電圧比較器５５の他方入力ノード５５ｂとの間に接続される。スイッチＳ４１はバイアス電位入力ノード７ｅと電位比較器５５の一方入力ノード５５ａとの間に接続される。スイッチＳ４２はバイアス電位入力ノード７ｆと電位比較器５５の他方入力ノード５５ｂとの間に接続される。電位比較器５５の出力ノードは電圧比較回路７．３の出力ノード７ｇとなる。
【００５７】
キャパシタ５１〜５４を充電した後、電圧比較器５５の入力ノード５５ａと５５ｂの電位を比較すれば、ＶＳ２−ＶＳ２ＢとＶ３−Ｖ１４の大小関係を判別することができる。判別結果はエンコーダ４６とＤ／Ａコンバータ４３に入力される。他の電圧比較回路７．５，７．７，…，７．１３は、比較電圧Ｖｒ３′の代わりにそれぞれＶｒ５′，Ｖｒ７′，…，Ｖｒ１３′が与えられるだけで、電圧比較回路７．３と同じ構成である。
【００５８】
図１５は、図１１で示したＤ／Ａコンバータ４３およびＳＨ．ＳＢＴ４４の構成を示す回路ブロック図である。図１５を参照して、Ｄ／Ａコンバータ４３はスイッチＳ５２，Ｓ５４，…，Ｓ６４；Ｓ５２′，Ｓ５４′，…，Ｓ６４′を含む。スイッチＳ５２，Ｓ５４，…，Ｓ６４；Ｓ５２′，Ｓ５４′，…，Ｓ６４′の各々は、たとえばＭＯＳトランジスタで構成される。ＳＨ．ＳＢＴ４４はキャパシタ８．１，８．２，８．４，…，８．１４；８．１′，８．２′，８．４′，…，８．１４′、スイッチＳ６６，Ｓ６６′および差動増幅器５６を含む。スイッチＳ６６，Ｓ６６′の各々は、たとえばＭＯＳトランジスタで構成される。
【００５９】
スイッチＳ５２，Ｓ５４，…，Ｓ６４の一方端子はそれぞれ基準電位Ｖ２，Ｖ４，…，Ｖ１４を受け、各々の他方端子はそれぞれキャパシタ８．２，８．４，…，８．１４の一方電極に接続される。キャパシタ８．２，８．４，…，８．１４の他方電極はともに差動増幅器５６の一方入力ノード５６ａに接続される。
【００６０】
スイッチＳ５２′，Ｓ５４′，…，Ｓ６４′の一方端子はそれぞれ基準電位Ｖ２，Ｖ４，…，Ｖ１４を受け、各々の他方端子はそれぞれキャパシタ８．２′，８．４′，…，８．１４′の一方電極に接続される。キャパシタ８．２′，８．４′，…，８．１４′の他方電極はともに差動増幅器５６の他方入力ノード５６ｂに接続される。
【００６１】
キャパシタ８．１，８．１′の一方電極はそれぞれ前段のＡ／Ｄコンバータブロック１のＳＨ．ＳＢＴ１４の出力電位ＶＳ２，ＶＳ２Ｂを受け、各々の他方電極はそれぞれ差動増幅器５６の入力ノード５６ａ，５６ｂに接続される。スイッチＳ６６，Ｓ６６′の一方端子はともにバイアス電位Ｖｂを受け、各々の他方端子はそれぞれ差動増幅器５６の入力ノード５６ａ，５６ｂに接続される。
【００６２】
図１３で示した電圧比較回路７．３，７．５，…，７．１３の比較結果に応じて、スイッチＳ５２，Ｓ５４，…，Ｓ６４のうちのいずれか１つのスイッチ（たとえばＳ５４）と、スイッチＳ５２′，Ｓ５４′，…，Ｓ６４′のうちのスイッチＳ５４に対応するスイッチＳ６２′とが導通し、ＳＨ．ＳＢＴ４４に基準電圧Ｖｒ１２′＝Ｖ１２−Ｖ４が与えられる。ＳＨ．ＳＢＴ４４は、前段のＡ／Ｄコンバータブロック１のＳＨ．ＳＢＴ１４の出力電圧ΔＶＳ２＝ＶＳ２−ＶＳ２Ｂから基準電圧Ｖｒ１２′＝Ｖ１２−Ｖ４を減算し、その減算結果ΔＶＳ３＝ＶＳ３−ＶＳ３Ｂを次段のＡ／Ｄコンバータブロック３に出力する。
【００６３】
図１６（ａ）はＳＨ．ＳＢＴ４４の入力電圧ΔＶＳ２と出力コードの関係を示す図、図１６（ｂ）はＳＨ．ＳＢＴ４４の入力電圧ΔＶＳ２と出力電圧ΔＶＳ３の関係を示す図である。たとえばΔＶＳ２がＶｒ１２′に等しい場合はΔＶＳ３＝０となり、ΔＶＳ２がＶｒ１２′よりも大きくＶｒ１３′よりも小さい場合はΔＶＳ３は正の電圧となり、ΔＶＳ２がＶｒ１２′よりも小さくＶｒ１１′よりも大きい場合はΔＶＳ３は負の電圧となり、いずれの場合も図１３のエンコーダ４５が出力コード５を出力する。
【００６４】
図１７は、図１１で示したＳＨ．Ｒ４５の構成を示す回路ブロック図である。図１７を参照して、ＳＨ．Ｒ４５は、スイッチＳ７２，Ｓ７４，…，Ｓ８４，Ｓ８６；Ｓ７２′，Ｓ７４′，…，Ｓ８４′，Ｓ８６′、キャパシタ９．１，９．２，９．４，…，９．１４；９．１′，９．２′，９．４′，…，９．１′および差動増幅器４７を含む。スイッチＳ７２，Ｓ７４，…，Ｓ８４，Ｓ８６；Ｓ７２′，Ｓ７４′，…，Ｓ８４′，Ｓ８６′の各々は、たとえばＭＯＳトランジスタで構成される。
【００６５】
スイッチＳ７２，Ｓ７４，…，Ｓ８４の一方端子はともに基準電位Ｖ８を受け、各々の他方端子はそれぞれキャパシタ９．２，９．４，…，９．１４の一方電極に接続される。キャパシタ９．２，９．４，…，９．１４の他方電極はともに差動増幅器５７の一方入力ノード５７ａに接続される。
【００６６】
スイッチＳ７２′，Ｓ７４′，…，Ｓ８４′の一方端子はともに基準電位Ｖ８を受け、各々の他方端子はそれぞれキャパシタ９．２′，９．４′，…，９．１４′の一方電極に接続される。キャパシタ９．２′，９．４′，…，９．１４′の他方電極はともに差動増幅器５７の他方入力ノード５７ｂに接続される。
【００６７】
キャパシタ９．１，９．１′の一方電極はそれぞれ基準電位Ｖ１０，Ｖ６を受け、各々の他方電極はそれぞれ差動増幅器５７の入力ノード５７ａ，５７ｂに接続される。スイッチＳ８６，Ｓ８６′の一方端子はともにバイアス電位Ｖｂを受け、各々の他方端子はそれぞれ差動増幅器５７の入力ノード５７ａ，５７ｂに接続される。
【００６８】
ＳＨ．Ｒ４５は、基準電位Ｖ１０とＶ６をサンプリングし、基準電位Ｖ８でホールドする。ＳＨ．Ｒ４５の出力電位ＶＲ３，ＶＲ３Ｂは、それぞれＶ１０−Ｖ８，Ｖ６−Ｖ８となる。ΔＶＲ３＝ＶＲ３−ＶＲ３Ｂ＝Ｖ１０−Ｖ６となり、これは２段目のＡ／Ｄコンバータブロック２の１ＬＳＢに相当する。ΔＶＲ３は次段のＡ／Ｄコンバータブロック３で基準電圧生成のために用いられる。
【００６９】
図１８は、図１に示した３段目のＡ／Ｄコンバータブロック３の構成を示す回路ブロック図である。図１８を参照して、Ａ／Ｄコンバータブロック３は、基準電圧生成回路６１、３ビットフラッシュ型Ａ／Ｄコンバータ６２、Ｄ／Ａコンバータ６３、ＳＨ．ＳＢＴ６４およびＳＨ．Ｒ６５を備える。
【００７０】
Ａ／Ｄコンバータブロック３は、図１１のＡ／Ｄコンバータブロック２のＶＳ２，ＶＳ２Ｂ，ＶＲ２，ＶＲ２Ｂ，ＶＳ３，ＶＳ３Ｂ，Ｄ３をそれぞれＶＳ３，ＶＳ３Ｂ，ＶＲ３，ＶＲ３Ｂ，ＶＳ４，ＶＳ４Ｂ，ＶＲ４，ＶＲ４Ｂ，Ｄ４に置換しただけでＡ／Ｄコンバータブロック２と同じ構成である。
【００７１】
図１９は、図１に示した最終段のＡ／Ｄコンバータブロック４の構成を示す回路ブロック図である。図１９を参照して、Ａ／Ｄコンバータブロック１４は基準電圧生成回路７１および３ビットフラッシュ型Ａ／Ｄコンバータ７２を備える。基準電圧生成回路７１は、Ａ／Ｄコンバータブロック２，３の基準電圧生成回路４１，６１と同じ構成である。ただし、基準電圧生成回路７１は、基準電圧Ｖｒ１″，Ｖｒ３″，Ｖｒ５″，…，Ｖｒ１５″をＡ／Ｄコンバータ７２に出力する。Ａ／Ｄコンバータ７２は、図２０に示すように、ＶＳ４−ＶＳ４Ｂ＝ΔＶＳ４＜Ｖｒ１″のとき−１を、Ｖｒ１″＜ΔＶＳ４＜Ｖｒ３″のとき０を、Ｖｒ３″＜ΔＶＳ４＜Ｖｒ５″のとき１を、…、Ｖｒ１３″＜ΔＶＳ４＜Ｖｒ１５″のとき６を、Ｖｒ１５″＜ΔＶＳ４のとき７を出力する。
【００７２】
次に、図１〜図２０で示したパイプライン型Ａ／Ｄコンバータの動作について説明する。パイプライン型Ａ／Ｄコンバータはクロック信号に同期して交互に切換わる２つのフェーズで動作する。２つのフェーズのうちの一方はクロック信号が「Ｈ」レベルである期間に実行され、他方はクロック信号が「Ｌ」レベルである期間に実行される。
【００７３】
（初段のＡ／Ｄコンバータブロック１の第１フェーズ）
Ａ／Ｄコンバータブロック１の第１フェーズでは、アナログ電位ＶＳ１はＡ／Ｄコンバータ１２とＳＨ．ＳＢＴ１４に入力される。Ａ／Ｄコンバータ１２では、基準電位Ｖｒ３，Ｖｒ５，…，Ｖｒ２９と入力電位ＶＳ１が比較される。
【００７４】
図５の電位比較器６．３ではスイッチＳ１，Ｓ１′が導通しスイッチＳ０が非導通になり、ＭＯＳトランジスタ２１〜２４がソースフォロア回路を構成し、ＭＯＳトランジスタ２５，２６は機能しない。ＶＳ１がＶｒ３よりも高い場合はＶＯ１がＶＯ２よりも高くなり、ＶＳ１がＶｒ３よりも低い場合はＶＯ１がＶＯ２よりも低くなる。他の電位比較器６．５，６．７，…，６．２９も同様である。
【００７５】
図８のＳＨ．ＳＢＴ１４では、スイッチＳ３１，Ｓ３２が導通状態となり、入力電位ＶＳ１と基準電位ＶＲＭがそれぞれキャパシタ３１，３２に接続される。このとき図７のＤ／Ａコンバータ１３内のすべてのスイッチＳ２，Ｓ４，…，Ｓ３０；Ｓ２′，Ｓ４′，…，Ｓ３０′は非導通状態であり、キャパシタ３１，３２に印加される電位は入力電位ＶＳ１と基準電位ＶＲＭだけである。また、スイッチＳ３３，３４が導通状態になり、増幅器３３の入力ノード３３ａ，３３ｂにバイアス電位Ｖｂが印加される。すなわちＳＨ．ＳＢＴ１４はサンプル状態にあり、２個のキャパシタ３１，３２はそれぞれＶｂとＶＳ１，ＶｂとＶＲＭで充電される。
【００７６】
一方、ＳＨ．Ｒ１５では、スイッチＳ３６，Ｓ３７が導通状態にあり、スイッチＳ３５，Ｓ３８，Ｓ３９，Ｓ４０は非導通状態にある。２個のキャパシタ３４，３５にはＶＲＭが接続される。ＳＨ．Ｒ１５の増幅器３６の入力ノード３６ａ，３６ｂはハイインピーダンス状態にあり、ＳＨ．Ｒ１５は前のフェーズでサンプリングした電圧をホールドする。
【００７７】
ＳＨ．ＳＢＴ１４の増幅器３３およびＳＨ．Ｒ１５の増幅器３６は、それぞれ入力ノード３３ａ，３３ｂ，３６ａ，３６ｂにかかる電圧を増幅し、次段のＡ／Ｄコンバータブロック２に出力する。
【００７８】
（初段のＡ／Ｄコンバータブロック１の第２フェーズ）
第２フェーズに切換わるとＡ／Ｄコンバータ１２の比較結果が確定する。図５の電位比較器６．３では、スイッチＳ１，Ｓ１′が非導通となりスイッチＳ０が導通し、ＭＯＳトランジスタ２２，２４は機能しなくなりＭＯＳトランジスタ２５，２６が出力電位ＶＯ１，ＶＯ２の差を大きくするように働く。他の電位比較器６．５，６．７，…，６．２９も同様である。
【００７９】
電位比較器６．３，６．５，…，６．２９の出力は図４のエンコーダ１６とＤ／Ａコンバータ１３に入力される。エンコーダ１６の出力Ｄ２は４ビットのデジタルコードとなる。電位比較器６，３，６，５，…，６．２９の出力は図７のスイッチＳ２，Ｓ４，…Ｓ３０のうちのいずれかのスイッチ（たとえばＳ２８）を導通させるとともに、スイッチＳ２′，Ｓ４′，…，Ｓ３０′のうちのスイッチＳ２８に対応するスイッチＳ２８′を導通させる。Ｄ／Ａコンバータ１３は選択された基準電位Ｖｒ２８とＶＲＭをＶＤＡ，ＶＤＡＢとして出力する。
【００８０】
Ｄ／Ａコンバータ１３の出力電位ＶＤＡ，ＶＤＡＢはＳＨ．ＳＢＴ１４に供給される。第２フェーズではスイッチＳ３１〜Ｓ３４は非導通状態にあり、第１フェーズでサンプリングされた入力電位ＶＳ１と基準電位ＶＲＭは、Ｄ／Ａコンバータ１３の出力電位ＶＤＡ，ＶＤＡＢによって減算およびホールドされる。このホールドされた電位は増幅器３３によって増幅され、次段のＡ／Ｄコンバータブロック２に供給される。
【００８１】
ＳＨ．Ｒ１５ではスイッチＳ３５，Ｓ３８〜Ｓ４０が導通し、スイッチＳ３６，３７が非導通になる。ＳＨ．Ｒ１５の２個のキャパシタ３４，３５はそれぞれＶｒ１４＝ＶＲＭ＋０．５ＬＳＢとＶｂ、Ｖｒ１５＝ＶＲＭ−０．５ＬＳＢとＶｂで充電される。したがって、ＳＨ．Ｒ１５では１ＬＳＢが差動電圧としてサンプリングされることになる。この電圧は第１フェーズでＶＲＭによりホールドされる。
【００８２】
（２段目のＡ／Ｄコンバータブロック２の第１フェーズ）
以下、第１フェーズにおけるＶＳ２，ＶＳ２Ｂ，ＶＲ２，ＶＲ２ＢをＶＳ２＿１，ＶＳ２Ｂ＿１，ＶＲ２＿１，ＶＲ２Ｂ＿１とする。同様に第２フェーズにおけるＶＳ２，ＶＳ２Ｂ，ＶＲ２，ＶＲ２ＢをＶＳ２＿２，ＶＳ２Ｂ＿２，ＶＲ２＿２，ＶＲ２Ｂ＿２とする。またＶＳ２＿１−ＶＳ２Ｂ＿１＝ΔＶＳ２＿１，ＶＲ２＿１−ＶＲ２＿１＝ΔＶＲ２＿１，ＶＳ２＿２−ＶＳ２Ｂ＿２＝ΔＶＳ２＿２，ＶＲ２＿２−ＶＲ２Ｂ＿２＝ΔＶＲ２＿２とする。
【００８３】
前段のＡ／Ｄコンバータブロック１からの差動電圧ΔＶＳ２＿１は、ＳＨ．ＳＢＴ１４の増幅器３３の入力ノード３３ａ，３３ｂにＶｂが印加されているため、増幅器３３の出力オフセット電圧となっている。また、差動電圧ΔＶＲ２＿１は、Ａ／Ｄコンバータブロック１の１ＬＳＢ相当の電圧とＡ／Ｄコンバータブロック１のＳＨ．Ｒ１５の増幅器３６の出力オフセット電圧とを含んでいる。ΔＶＳ２はＡ／Ｄコンバータブロック２のＡ／Ｄコンバータ４２とＳＨ．ＳＢＴ４４に入力されている。ΔＶＲ２は基準電圧生成回路４１に入力されている。
【００８４】
基準電圧生成回路４１は、Ａ／Ｄコンバータブロック１の１ＬＳＢ相当の電圧とＡ／Ｄコンバータブロック１のＳＨ．Ｒ１５の増幅器３６の出力オフセット電圧を含んだ電圧ΔＶＲ２＿１を分圧して、比較用基準電圧Ｖｒ３′，Ｖｒ５′，…，Ｖｒ１３′およびＤ／Ａ用基準電圧Ｖｒ２′，Ｖｒ４′，…，Ｖｒ１４′を生成する。比較用基準電圧Ｖｒ３′，Ｖｒ５′，…，Ｖｒ１３′はＡ／Ｄコンバータ４２へ、減算用基準電圧Ｖｒ２′，Ｖｒ４′，…，Ｖｒ１４′はＤ／Ａコンバータ４３へ供給される。基準電圧生成回路４１で生成された基準電位のうちＶ６，Ｖ８，Ｖ１０はＡ／Ｄコンバータブロック２のＳＨ．Ｒ４５にも入力される。
【００８５】
Ａ／Ｄコンバータ４２の電圧比較回路７．３では、スイッチＳ４１，Ｓ４２が導通状態にあり、キャパシタ５１，５４はそれぞれＡ／Ｄコンバータブロック１のＳＨ．ＳＢＴ１４の増幅器３３の出力オフセット電圧ＶＳ２＿１，ＶＳ２Ｂ＿１とバイアス電圧Ｖｂの間で充電され、キャパシタ５２，５３はそれぞれ基準電圧生成回路４１で生成された比較用基準電圧Ｖ１４，Ｖ３とバイアス電圧Ｖｂとの間で充電される。他の電圧比較器７．５，７．７，…，７．１３も同様である。
【００８６】
ここで、ある電圧比較器７の比較用基準電圧をＶＲ，ＶＲＢとし、第１フェーズで生じている電圧をＶＲ＿１，ＶＲＢ＿１とする。また増幅器５５の入力ノード５５ａ，５５ｂの第１フェーズの電荷量をそれぞれＱＸ＿１，ＱＸＢ＿１とすると、
0003641523.tif 000002
となる。
【００８７】
ＳＨ．ＳＢＴ４４においてはスイッチＳ６６，Ｓ６６′は非導通状態にあり、信号電圧ＶＳ２＿１，ＶＳ２Ｂ＿１はＳＨ．ＳＢＴ４４のキャパシタ８．１，８．１′に接続されている。Ｄ／Ａコンバータ４３ではスイッチＳ５２，Ｓ５４，…，Ｓ６４のうちの１つのスイッチ（たとえばＳ５４）とスイッチＳ５２′，Ｓ５４′，…，Ｓ６４′のうちのスイッチＳ５４に対応するスイッチＳ６２′が導通する。残りのスイッチは非導通状態である。このため、ＳＨ．ＳＢＴ４４のキャパシタ８．１，８．２，８．４，…，８．１４；８．１′，８．２′，８．４′，…，８．１４′のうちＶＳ２，ＶＳ２Ｂに接続されているキャパシタ８．１，８．１′と、Ｄ／Ａコンバータ４３で導通状態にあるスイッチＳ５４，Ｓ６２′に接続されているキャパシタ８．４，８．１２′以外のキャパシタの一方電極がハイインピーダンス状態にある。この一方電極がハイインピーダンス状態にあるキャパシタは機能しない。ＳＨ．ＳＢＴ４４は第１フェーズでは減算・ホールド状態にあり、その出力はΔＶＳ２＿２−ΔＶＳ２＿１−ΔＶＤＡである。ここでΔＶＤＡはＤ／Ａコンバータ４３の出力である。ここの説明は後ほど行なう。
【００８８】
図１７のＳＨ．Ｒ４５では、スイッチＳ７２，Ｓ７４，…，Ｓ８６；Ｓ７２′，Ｓ７４′，…，Ｓ８６′が導通状態にあり、キャパシタ９．１，９．１′はそれぞれＶｂとＶ１０＿１、ＶｂとＶ６＿１で充電される。また、残りのキャパシタはＶｂとＶ８で充電される。このとき増幅器５７の入力ノード５７ａ，５７ｂの電荷量をそれぞれＱＹ＿１，ＱＹＢ＿１、その差をΔＱＹ＿１とすると、
ＱＹ＿１＝（Ｖｂ−Ｖ１０＿１）×Ｃ＋７×（Ｖ８−Ｖｂ）
ＱＹＢ＿１＝（Ｖｂ−Ｖ６＿１）×Ｃ＋７×（Ｖ８−Ｖｂ）
ΔＱＹ＿１＝−（Ｖ１０＿１−Ｖ６＿１）×Ｃ
となる。
【００８９】
（２段目のＡ／Ｄコンバータブロック２の第２フェーズ）
第２フェーズに切換わると、ΔＶＳ２は減算電圧となり、ΔＶＲ２はＡ／Ｄコンバータブロック１のＳＨ．Ｒ１５の増幅器３６の出力オフセット電圧となる。Ａ／Ｄコンバータ４２は比較を行なう。ＳＨ．ＳＢＴ４４はサンプル期間になる。ＳＨ．Ｒ４５はホールド期間になる。
【００９０】
Ａ／Ｄコンバータ４３の電圧比較器７では第１フェーズにΔＶＳ２＿１とΔＶＲ＿１がサンプルされている。ノード５５ａ，５５ｂの第２フェーズの電位をＶＸ＿２，ＶＸＢ＿２とし、ノード５５ａ，５５ｂの第２フェーズの電荷量をＱＸ＿２，ＱＸＢ＿２とすると、
0003641523.tif 000003
となる。ここで、ＱＸ，ＱＸＢは第１フェーズおよび第２フェーズを通して変化しないので、
0003641523.tif 000004
が成り立つ。
【００９１】
ΔＶＳ２＿２は、Ａ／Ｄコンバータブロック１のＳＨ．ＳＢＴ１４がホールド状態にあるときの出力であり、入力アナログ電圧からＤ／Ａコンバータ１３の出力電圧を減算した結果を増幅したものである。ただし、ΔＶＳ２＿２にはＳＨ．ＳＢＴ１４の増幅器３３の出力オフセット電圧が含まれている。ΔＶＳ２＿１は、ＳＨ．ＳＢＴ１４がサンプル状態にあり、ＳＨ．ＳＢＴ１４の増幅器３３の入力ノード３３ａ，３３ｂにＶｂが印加されているときの出力である。したがって、ΔＶＳ２＿１はＳＨ．ＳＢＴ１４の増幅器３３の出力オフセット電圧となる。よって、ΔＶＳ２＿２−ΔＶＳ２＿１はＳＨ．ＳＢＴ１４の増幅器３３の出力オフセット電圧の影響を補正した信号となる。
【００９２】
ΔＶＲ＿１は、Ａ／Ｄコンバータブロック１のＳＨ．Ｒ１５がホールド状態にあるときの出力であり、Ａ／Ｄコンバータブロック１の１ＬＳＢ相当の電圧を増幅したものである。ただし、ΔＶＲ＿１にはＳＨ．Ｒ１５の増幅器３６の出力オフセット電圧が加算されている。ΔＶＲ＿２は、ＳＨ．Ｒ１５がサンプル状態にあり、ＳＨ．Ｒ１５の増幅器３６の入力ノード３６ａ，３６ｂにＶｂが印加されているときの出力である。したがって、ΔＶＲ＿２はＳＨ．Ｒ１５の増幅器３６の出力オフセット電圧となる。よって、−（ΔＶＲ＿２−ΔＶＲ＿１）はＳＨ．Ｒ１５の増幅器３６の出力オフセット電圧の影響を補正した比較用基準電圧となる。これにより、ΔＶＸ＿２は、それぞれがＡ／Ｄコンバータブロック１のＳＨ．ＳＢＴ１４およびＳＨ．Ｒ１５のアンプ３３，３６の出力オフセット電圧の影響を除去されたΔＶＳ２とΔＶＲの差となり、より高精度な比較が可能となる。
【００９３】
電圧比較回路７の出力は第２フェーズで確定し、エンコーダ４６へ入力される。図１７のＳＨ．Ｒ４５はホールド状態になり、スイッチＳ８６，Ｓ８６′が導通状態、スイッチＳ７２，Ｓ７４，…，Ｓ８４；Ｓ７２′Ｓ７４′，…，Ｓ８４′が非導通状態になる。ノード５７ａ，５７ｂの電位をＶＹ，ＶＹＢ、その差をΔＶＹＢとすると、
ＱＹ＿２＝Ｃ（ＶＹ−Ｖ１０＿２）＋Ｃ（ＶＹ−Ｖｂ）
ＱＹＢ＿２＝Ｃ（ＶＹＢ−Ｖ６＿２）＋Ｃ（ＶＹＢ−Ｖｂ）
ΔＱＹ＿２＝Ｃ（２ΔＶＹ＿２−Ｖ１０＿２＋Ｖ６＿２）
となる。ここで、ΔＱＹ＿１＝ΔＱＹ＿２であるから、
−（Ｖ１０＿１−Ｖ６＿１）×Ｃ＝Ｃ（２ΔＶＹ＿２−Ｖ１０＿２＋Ｖ６＿２）
ΔＶＹ＿２＝（（Ｖ１０＿２−Ｖ１０＿１）−（Ｖ６＿２−Ｖ６＿１））／２
となる。
【００９４】
Ｖ１０＿２−Ｖ６＿２はＡ／Ｄコンバータブロック１のＳＨ．Ｒ１５の増幅器３６の出力オフセット電圧であり、Ｖ１０＿１−Ｖ６＿１はＳＨ．Ｒ１５の増幅器３６の出力オフセット電圧を含んだ基準電圧であるから、ΔＶＹ＿２は、ＳＨ．Ｒ１５の増幅器３６の出力オフセット電圧の影響を除去した電圧となる。このため、より高精度な基準電圧を次段のＡ／Ｄコンバータブロック３に伝達することができる。
【００９５】
図１５のＳＨ．ＳＢＴ４４は、第２フェーズではサンプル状態にあり、スイッチＳ６６，Ｓ６６′は導通状態になる。また、Ｄ／Ａコンバータ４３のすべてのスイッチＳ５２，Ｓ５４，…，Ｓ４６；Ｓ５２′，Ｓ５４′，…，Ｓ６４′が導通状態になる。したがって、ＳＨ．ＳＢＴ４４のすべてのキャパシタ８．１，８．２，８．４，…，８．１４；８．１′，８．２′，８．４′，…，８．１４′が充電される。
【００９６】
Ｄ／Ａコンバータ４３は、第１フェーズでは選択されたスイッチ（たとえばＳ５４とＳ６２′）のみが導通状態となり、残りのすべてのスイッチは非導通状態となる。非導通状態のスイッチに接続されているキャパシタは一方がハイインピーダンス状態であるため充電されない。また、選択された基準電圧（この場合Ｖ４とＶ１２）の出力オフセット電圧は第２フェーズでＳＨ．ＳＢＴ４４にサンプルされているので、その影響は除去される。したがって、ＳＨ．ＳＢＴ４４では、ＳＨ．Ｒ４５と同様にΔＶＳ２，ΔＶＲ２のオフセットの影響を除去した減算結果が第１フェーズでホールドされる。
【００９７】
（３段目のＡ／Ｄコンバータブロック３）
Ａ／Ｄコンバータブロック２の第１フェーズではＳＨ．ＳＢＴ４４が減算・ホールド期間、ＳＨ．Ｒ４５がサンプル期間であり、Ａ／Ｄコンバータブロック２の第２フェーズではＳＨ．ＳＢＴ４４がサンプル期間、ＳＨ．Ｒ４５がホールド期間であった。Ａ／Ｄコンバータブロック３ではＡ／Ｄコンバータブロック２の第１フェーズと第２フェーズを入換えた動作が行なわれる。すなわち、Ａ／Ｄコンバータブロック３の第１フェーズではＳＨ．ＳＢＴ６４がサンプル期間、ＳＨ．Ｒ６５がホールド期間となり、Ａ／Ｄコンバータブロック３の第２フェーズではＳＨ．ＳＢＴ６４が減算・ホールド期間、ＳＨ．Ｒ６５がサンプル期間となる。これにより、Ａ／Ｄコンバータブロック２のＳＨ．ＳＢＴ４４，ＳＨ．Ｒ４５の増幅器５６，５７の出力オフセット電圧の影響を除去した信号に対して３ビットのＡ／Ｄ変換を行ない、サンプル／減算・ホールドを行なうことができる。
【００９８】
（最終段のＡ／Ｄコンバータブロック４）
Ａ／Ｄコンバータブロック４は最終段であるから、Ｄ／Ａコンバータ、ＳＨ．ＳＢＴおよびＳＨ．Ｒは不必要となる。ただし、Ａ／Ｄコンバータブロック４のＡ／Ｄコンバータ７２は２段目および３段目のＡ／Ｄコンバータ４２，６２と異なり、８つの比較用基準電圧Ｖｒ１″，Ｖｒ３″，…，Ｖｒ１５″が必要になる。また、Ａ／Ｄコンバータ７２の出力コードは−１〜７となる。
【００９９】
（論理回路）
論理回路５は、初段のＡ／Ｄコンバータブロック１の４ビットのデジタルコードＤ２を１０ビット〜７ビットまでに、２段目のＡ／Ｄコンバータブロック２の３ビットのデジタルコードＤ３を７ビット〜５ビットに、３段目のＡ／Ｄコンバータブロック３の３ビットのデジタルコードＤ４を５ビット〜３ビットまでに、最終段のＡ／Ｄコンバータブロック４の３ビットのデジタルコードＤ５を３ビット〜１ビットに割当てた１０ビットのデジタルコードＤ０を生成し出力する。各Ａ／Ｄコンバータブロック１〜４間では最終的なデジタルコードは１ビットずつ重なっており、たとえＡ／Ｄコンバータブロック１〜３内のＡ／Ｄコンバータ１２，４２，６２が誤差を含んでいたとしても次段のＡ／Ｄコンバータブロック２〜４で補正される。
【０１００】
【発明の効果】
以上のように、この発明の第１のパイプライン型Ａ／Ｄコンバータでは、第１のサンプル／ホールド手段は、クロック信号が第１の電位である期間にアナログ電圧をサンプリングするとともにオフセット電圧を出力し、クロック信号が第２の電位である期間にサンプリングしたアナログ電圧からＤ／Ａコンバータの出力電圧を減算する。そして、減算手段は第１のサンプル／ホールド手段のクロック信号が第２の電位である期間の出力電圧からクロック信号が第１の電位である期間の出力電圧を減算して第２のＡ／Ｄコンバータに与える。したがって、第１のサンプル／ホールド手段のオフセットの影響を除去することができ高精度なＡ／Ｄ変換を行なうことができる。
【０１０１】
また、第１のＡ／Ｄコンバータは第１の電圧発生手段、複数の第１の電圧比較手段および第１のエンコーダを含み、Ｄ／Ａコンバータは第１のスイッチ手段を含み、第２のＡ／Ｄコンバータは第２の電圧発生手段、複数の第２の電圧比較手段および第２のエンコーダを含むこととすれば、第１のＡ／Ｄコンバータ、Ｄ／Ａコンバータおよび第２のＡ／Ｄコンバータを容易に構成できる。
【０１０２】
また、各第１の電圧比較手段は、第１および第２の出力ノード、第１および第２の定電流源、第１〜第４のトランジスタ、および切換手段を含むこととすれば、Ａ／Ｄ変換をより高速に行なうことができる。
【０１０３】
また、さらに、クロック信号が第２の電位である期間に第１のＡ／Ｄコンバータの１ＬＳＢに相当する第２の基準電圧をサンプリングするとともにオフセット電圧を出力し、クロック信号が第１の電位である期間にそのサンプリングした第２の基準電圧を出力する第２のサンプル／ホールド手段と、第２のサンプル／ホールド手段の出力電圧を分圧して生成した第２の比較用基準電圧のクロック信号が第１の電位である期間の値からクロック信号が第２の電位である期間の値を減算する第２の減算手段を設ければ、第２のサンプル／ホールド手段のオフセットの影響を除去することができ、一層高精度のＡ／Ｄ変換を行なうことができる。
【０１０４】
また、この発明の第２のパイプライン型Ａ／Ｄコンバータは、第１のパイプライン型Ａ／Ｄコンバータを差動構成としたものである。したがって、ノイズを除去することができ、より高精度なＡ／Ｄコンバータを行なうことができる。
【０１０５】
また、第１のＡ／Ｄコンバータは基準電位発生手段、複数の電位比較手段および第１のエンコーダを含み、Ｄ／Ａコンバータは第４および第５のスイッチ手段を含み、第２のＡ／Ｄコンバータは基準電圧発生手段、複数の電圧比較手段および第２のエンコーダを含むこととすれば、第１のＡ／Ｄコンバータ、Ｄ／Ａコンバータおよび第２のＡ／Ｄコンバータを容易に構成できる。
【０１０６】
また、各電位比較手段は、第１および第２の出力ノード、第１および第２の定電流源、第１〜第４のトランジスタ、および切換手段を含むこととすれば、Ａ／Ｄ変換をより高速に行なうことができる。
【０１０７】
また、さらに、クロック信号が第２の電位である期間に第１のＡ／Ｄコンバータの１ＬＳＢに相当する電圧をサンプリングするとともにオフセット電圧を出力し、クロック信号が第１の電位である期間にサンプリングした第２の基準電圧を出力する第２の差動増幅器を含むサンプル／ホールド手段と、このサンプル／ホールド手段の出力電圧を分圧して生成した比較用基準電圧のクロック信号が第１の電位である期間の値からクロック信号が第２の電位である期間の値を減算する第２の減算手段を備えれば、サンプル／ホールド手段のオフセットの影響を除去することができ、一層高精度のＡ／Ｄ変換を行なうことができる。
【０１０８】
また、第１の減算手段は第５のキャパシタ、第６のキャパシタおよび第１０のスイッチ手段を含み、第２の減算手段は第７および第８のキャパシタを含むこととすれば、第１および第２の減算手段を容易に構成できる。
【図面の簡単な説明】
【図１】  この発明の一実施の形態によるパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。
【図２】  図１に示した初段のＡ／Ｄコンバータブロック１の構成を示す一部省略したブロック図である。
【図３】  図２に示した基準電位発生回路１１の構成を示す回路図である。
【図４】  図２に示したＡ／Ｄコンバータ１２の構成を示す一部省略した回路ブロック図である。
【図５】  図４に示した電位比較器６．３の構成を示す回路図である。
【図６】  図５に示した電位比較器６．３の動作を説明するためのタイムチャートである。
【図７】  図２に示したＤ／Ａコンバータ１３の構成を示す回路図である。
【図８】  図２に示したＳＨ．ＳＢＴ１４の構成を示す回路ブロック図である。
【図９】  図８に示したＳＨ．ＳＢＴ１４の入力されたアナログ電位ＶＳ１と出力電圧ΔＶＳ２の関係を示す図である。
【図１０】  図２に示したＳＨ．Ｒ１５の構成を示す回路ブロック図である。
【図１１】  図１に示した２段目のＡ／Ｄコンバータブロック２の構成を示す一部省略したブロック図である。
【図１２】  図１１に示した基準電圧生成回路４１の構成を示す回路図である。
【図１３】  図１１に示したＡ／Ｄコンバータ４２の構成を示す一部省略した回路ブロック図である。
【図１４】  図１３に示した電圧比較回路７．３の構成を示す回路ブロック図である。
【図１５】  図１１に示したＤ／Ａコンバータ４３およびＳＨ．ＳＢＴ４４の構成を示す回路ブロック図である。
【図１６】  （ａ）は前段から入力された電圧ΔＶＳ２とＡ／Ｄコンバータ４２の出力コードの関係を示す図、（ｂ）は前段から入力された電圧ΔＶＳ２とＳＨ．ＳＢＴ４４の出力電圧ΔＶＳ３の関係を示す図である。
【図１７】  図１１に示したＳＨ．Ｒ４５の構成を示す回路ブロック図である。
【図１８】  図１に示した３段目のＡ／Ｄコンバータブロック３の構成を示す一部省略したブロック図である。
【図１９】  図１に示した最終段のＡ／Ｄコンバータブロック４の構成を示す一部省略したブロック図である。
【図２０】  前段から入力された電圧ΔＶＳ４とＡ／Ｄコンバータ７２の出力コードの関係を示す図である。
【図２１】  従来のパイプライン型Ａ／Ｄコンバータの構成を示す一部省略した回路ブロック図である。
【図２２】  図２１に示したＡ／Ｄコンバータ８２．１に含まれる電位比較器の構成を示す回路図である。
【図２３】  図２１に示した減算回路８４．１の構成を示す一部省略した回路ブロック図である。
【符号の説明】
１〜４  Ａ／Ｄコンバータブロック、５  論理回路、６，５５  電位比較器、７  電圧比較回路、１１  基準電位生成回路、１２，４２，６２，７２  Ａ／Ｄコンバータ、１３，４３，６３  Ｄ／Ａコンバータ、１４，４４，６４  ＳＨ．ＳＢＴ、１５，４５，６５  ＳＨ．Ｒ、１６，４６  エンコーダ、２１〜２４ＰチャネルＭＯＳトランジスタ、２５，２６  ＮチャネルＭＯＳトランジスタ、８，９，３１，３２，３４，３５，５１〜５４  キャパシタ、３３，３６，５６，５７  差動増幅器、４１，６１，７１  基準電圧生成回路、Ｓ  スイッチ、Ｒ抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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