(57)【特許請求の範囲】
【請求項１】
参照電圧と検出すべき信号電圧とがそれぞれ入力される第１及び第２のドライバトランジスタを有する差動増幅器と、
前記差動増幅器の検出出力に対応する出力電流を取り出すカレントミラー回路と、
前記カレントミラー回路の出力電流の変化を電圧に変換して出力する電流−電圧変換回路と、
前記電流−電圧変換回路の出力が転送されて保持されるラッチ回路と、
前記電流−電圧変換回路の入力ノードに接続された容量性負荷素子と、
を有し、
前記容量性負荷素子は、前記差動増幅器のドライバトランジスタの容量と実質的に等しい容量のキャパシタである
ことを特徴とする信号電圧検出回路。
【請求項２】
前記差動増幅器の第１及び第２のドライバトランジスタは、エミッタが共通に電流源に接続されたバイポーラトランジスタであり、
前記容量性負荷素子は、前記差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ベースとエミッタが共通接続されたバイポーラトランジスタである
ことを特徴とする請求項１記載の信号電圧検出回路。
【請求項３】
前記差動増幅器の第１及び第２のドライバトランジスタは、ソースが共通に電流源に接続されたＭＯＳトランジスタであり、
前記容量性負荷素子は、前記差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ゲートとソースが共通接続されたＭＯＳトランジスタである
ことを特徴とする請求項１記載の信号電圧検出回路。
【請求項４】
前記差動増幅器は、異なる信号電圧が入力される併設されたｎ個（ｎ≧２）の第２のドライバトランジスタを有し、
前記容量性負荷素子は、前記差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有するｎ個の並列接続されたトランジスタにより構成されている
ことを特徴とする請求項１記載の信号電圧検出回路。
【請求項５】
第１の出力ノードに接続されて参照電圧が入力される第１のドライバトランジスタ、第２の出力ノードに並列接続されてそれぞれに異なる検出すべき信号電圧が入力されるｎ個（ｎ≧２）の第２のドライバトランジスタ、前記第１の出力ノードと電源端子の間に接続された第１の負荷トランジスタ、及び第１の負荷トランジスタとカレントミラーを構成して前記第２の出力ノードと電源端子の間に接続された第２の負荷トランジスタを有する差動増幅器と、
前記差動増幅器の第２の出力ノードの検出出力が転送されて保持されるラッチ回路と、
前記差動増幅器の第１の出力ノードに接続された容量性負荷素子と、
を有し、
前記容量性負荷素子は、前記差動増幅器のドライバトランジスタの（ｎ−１）個分の容量と実質的に等しい容量のキャパシタである
ことを特徴とする信号電圧検出回路。
【請求項６】
前記差動増幅器の第１及び第２のドライバトランジスタは、エミッタが共通に電流源に接続されたバイポーラトランジスタであり、
前記容量性負荷素子は、前記差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ベースとエミッタ共通接続されて（ｎ−１）個並列接続されたバイポーラトランジスタである
ことを特徴とする請求項５記載の信号電圧検出回路。
【請求項７】
前記差動増幅器の第１及び第２のドライバトランジスタは、ソースが共通に電流源に接続されたＭＯＳトランジスタであり、
前記容量性負荷素子は、前記差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ゲートとソースが共通接続されて（ｎ−１）個並列接続されたＭＯＳトランジスタである
ことを特徴とする請求項５記載の信号電圧検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力信号電圧を検出する差動増幅器と、その検出結果を保持するラッチ回路を有する信号電圧検出回路に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のパワー用スイッチング素子を駆動するためのドライバＩＣでは、例えばエラー検出等のための信号電圧検出回路が用いられている。
【０００３】
図１３は、その様な従来の信号電圧検出回路１０の構成例である。差動増幅器１１は、参照電圧Ｖｒｅｆと検出すべき信号電圧Ｖｉｎとが入力されるドライバトランジスタ対Ｎ１，Ｎ２を有する。この差動増幅器１１の検出出力に対応する出力電流を取り出すために、カレントミラー回路１２が設けられている。カレントミラー回路１２の出力電流の変化は、抵抗Ｒ１とその端子電圧を検出するトランジスタＭＮ１を含む電流−電圧変換回路１３により検出される。この電流−電圧変換回路１３の出力は、インバータＸ１を介してラッチ回路１４に転送され、保持される。
【０００４】
図１４は、信号電圧検出回路１０の動作タイミング図である。入力信号電圧Ｖｉｎが参照電圧Ｖｒｅｆより高くなると（ｔ０）、差動増幅器１１のドライバトランジスタＮ２のコレクタ電流がゼロから一定電流へと切り替わる。この差動増幅器１１の検出出力を受けて、カレントミラー回路１２を構成するｐチャネルＭＯＳトランジスタＭＰ１，ＭＰ２にドレイン電流が流れる。ＭＯＳトランジスタＭＰ２の出力電流を受けて、抵抗Ｒ１の両端に電圧が発生し、これによりｎチャネルＭＯＳトランジスタＭＮ１がオンする。従ってインバータＸ１の入力レベルがＬになり、ラッチ回路１４にＨパルスが入力されて、Ｖｏｕｔ＝Ｌなるラッチ出力が保持される。
信号電圧Ｖｉｎが参照電圧Ｖｒｅｆより下がっても（ｔ１）、ラッチ回路１４の保持データは変化しない。ラッチ回路１４の保持データは、リセット信号ＲＳＴがＨレベルになることにより、リセットされる（ｔ２）。
【０００５】
図１５は、別の信号電圧検出回路２０を示している。この回路では、差動増幅器２１は、基準電圧Ｖｒｅｆが入力されるｎｐｎトランジスタＮ１と、二つの信号電圧Ｖｉｎ１，Ｖｉｎ２がそれぞれ入力される併設されたｎｐｎトランジスタＮ２１，Ｎ２２を有する。これらのドライバトランジスタの負荷は、能動負荷である。即ち負荷ｐｎｐトランジスタＰ１，Ｐ２はカレントミラー回路を構成している。差動増幅器２１の検出出力は、大振幅動作する電圧増幅部２２で増幅されて、インバータＸ１，Ｘ２を介してラッチ回路２３に転送、保持される。
【０００６】
図１６は、この信号電圧検出回路２０の動作タイミング図である。入力信号電圧Ｖｉｎ１，Ｖｉｎ２のいずれかが参照電圧Ｖｒｅｆより高くなると（ｔ０）、差動増幅器２１の対応するドライバトランジスタＮ２１又はＮ２２のコレクタ電流がゼロから一定電流へと切り替わる。この変化を受けて、ｐｎｐトランジスタＰ３がオンしてコレクタ電流を流し、抵抗Ｒ１の端子にＨパルスが得られる。これにより、ラッチ回路２３には、Ｖｏｕｔ＝Ｌがラッチされる。
信号電圧Ｖｉｎが参照電圧Ｖｒｅｆより下がっても（ｔ１）、ラッチ回路２３の保持データは変化しない。ラッチ回路２３の保持データは、リセット信号ＲＳＴがＨになることにより、リセットされる（ｔ２）。
【０００７】
図１３及び図１５の信号電圧検出回路１０及び２０は共に、電源ノイズの影響で誤動作を生じる可能性がある。図１３及び図１５の信号電圧検出回路１０及び２０においてその様な誤動作が生じる場合のタイミング図をそれぞれ、図１７及び図１８に示した。
【０００８】
まず、図１３の信号電圧検出回路１０において、図１７に示すように、時刻ｔ１０で電源電圧ＶｃｃがあるレベルΔＶだけ低下したとする。これを受けて、差動増幅器１１の電流源Ｉ１の電流も低下する。そして、時刻ｔ１１で電源電圧が復帰開始すると、ドライバトランジスタＮ２の大きなコレクタ容量に変位電流が流れるため、カレントミラー回路１２のｐチャネルＭＯＳトランジスタＭＰ１，ＭＰ２にドレイン電流が流れる。ＭＯＳトランジスタＭＰ２の電流により抵抗Ｒ１の端子電圧が上昇し、これがＮＭＯＳトランジスタＭＮ１のしきい値を超えると、ＭＯＳトランジスタＭＮ１がオンして、ラッチ回路１４のＶｏｕｔ＝Ｌがラッチされてしまう。
【０００９】
図１５の信号電圧検出回路２０では、図１８に示すように、時刻ｔ１０で電源電圧ＶｃｃがあるレベルΔＶだけ低下したとすると、差動増幅器２１の電流源Ｉ１の電流も低下する。同時に、カレントミラーを構成するｐｎｐトランジスタＰ１，Ｐ２のうち、定常電流が流れているトランジスタＰ１のコレクタ電流も低下する。時刻ｔ１１からの電源電圧復帰時、一方の負荷トランジスタＰ１のコレクタ電流は、ドライバトランジスタＮ１のコレクタ容量を充電する変位電流を含んで定常電流まで復帰する。他方の負荷トランジスタＰ２では、ドライバトランジスタＮ２１，Ｎ２２の大きなコレクタ容量を充電する変位電流としてコレクタ電流が流れ、これによりトランジスタＰ３のベース電流が引き抜かれる。これを受けて、抵抗Ｒ１の端子にＨパルスが発生し、これがラッチ回路２３に供給されて、ラッチ回路２３にはＶｏｕｔ＝Ｌがラッチされてしまう。
【００１０】
【発明が解決しようとする課題】
以上のように、図１３或いは図１５の信号電圧検出回路は、ドライバトランジスタのコレクタ容量に起因して、電源ノイズによる誤動作が発生する可能性がある。ドライバトランジスタのコレクタ容量は、通常の信号検出の動作に対しては影響がない。しかし外部ノイズ等によって電源電圧が瞬間的に落ち込んだ後、通常の電源電圧まで復帰するときに、差動増幅器は入力がない状態にもかかわらず、電源電圧の変化に応じてコレクタ容量を充電する変位電流が流れることが、誤動作の原因となる。
【００１１】
より具体的に言えば、図１３の回路では、カレントミラー回路１２を構成するｐチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のドレイン側に付随する寄生容量の不均衡が問題である。ＭＯＳトランジスタＭＰ１のドレインには、ドライバトランジスタＮ２の大きなコレクタ容量が入るのに対し、ＭＯＳトランジスタＭＰ２のドレインは寄生容量が小さい。このため、電源復帰時のドライバトランジスタＮ２の変位電流が誤動作をもたらす。
【００１２】
一方図１５の回路では、差動増幅器２１のカレントミラー負荷を構成するｐｎｐトランジスタＰ１，Ｐ２のドレイン側に付随する寄生容量の不均衡が問題になっている。即ち、参照電圧Ｖｒｅｆが入力される一つのドライバトランジスタＮ１に対して、信号電圧が入力される側は二つのドライバトランジスタＮ２１，Ｎ２２が併設されているために、負荷トランジスタＰ１のドレイン側に付随する寄生容量に対して、負荷トランジスタＰ２のドレイン側に付随する寄生容量が大きい。このため、電源電圧復帰時、一方のドライバトランジスタＮ１に流れる変位電流に比べて、他方のドライバトランジスタＮ２１，Ｎ２２に流れる合計の変位電流が大きいこと、言い換えれば差動増幅器２１が入力信号を検出したかのように動作してしまうことが、誤動作の原因となる。
【００１３】
この発明は、電源ノイズによる誤動作を防止できるようにした信号電圧検出回路を提供することを目的としている。
【００１４】
【課題を解決するための手段】
この発明に係る信号電圧検出回路は、参照電圧と検出すべき信号電圧とがそれぞれ入力される第１及び第２のドライバトランジスタを有する差動増幅器と、前記差動増幅器の検出出力に対応する出力電流を取り出すカレントミラー回路と、前記カレントミラー回路の出力電流の変化を電圧に変換して出力する電流−電圧変換回路と、前記電流−電圧変換回路の出力が転送されて保持されるラッチ回路と、前記電流−電圧変換回路の入力ノードに接続された容量性負荷素子と、を有することを特徴とする。
【００１５】
この発明によると、電流−電圧変換回路の入力ノードに容量性負荷素子を接続することによって、電源ノイズが発生したときの差動増幅器のドライバトランジスタに流れる変位電流に起因する誤動作が防止される。
【００１６】
差動増幅器の第１及び第２のドライバトランジスタは、例えばエミッタが共通に電流源に接続されたバイポーラトランジスタにより構成される。この場合、容量性負荷素子は、差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ベースとエミッタが共通接続されたバイポーラトランジスタにより構成することができる。或いはまた、容量性負荷素子は、差動増幅器のドライバトランジスタのコレクタ容量と実質的に等しい容量のキャパシタにより構成することもできる。
【００１７】
差動増幅器の第１及び第２のドライバトランジスタは、ソースが共通に電流源に接続されたＭＯＳトランジスタにより構成することもできる。この場合には、容量性負荷素子は、差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ゲートとソースが共通接続されたＭＯＳトランジスタにより構成することができる。
差動増幅器が、異なる信号電圧が入力される併設されたｎ個（ｎ≧２）の第２のドライバトランジスタを有する場合には、容量性負荷素子は、差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有するｎ個の並列接続されたトランジスタにより構成すればよい。
【００１８】
この発明に係る信号電圧検出回路はまた、第１の出力ノードに接続されて参照電圧が入力される第１のドライバトランジスタ、第２の出力ノードに並列接続されてそれぞれに異なる検出すべき信号電圧が入力されるｎ個（ｎ≧２）の第２のドライバトランジスタ、前記第１の出力ノードと電源端子の間に接続された第１の負荷トランジスタ、及び第１の負荷トランジスタとカレントミラーを構成して前記第２の出力ノードと電源端子の間に接続された第２の負荷トランジスタを有する差動増幅器と、前記差動増幅器の第２の出力ノードの検出出力が転送されて保持されるラッチ回路と、前記差動増幅器の第１の出力ノードに接続された容量性負荷素子と、を有することを特徴とする。
【００１９】
この発明によると、容量性負荷素子によって、差動増幅器の二つの出力ノードの容量バランスをとることにより、電源ノイズが発生したときの差動増幅器のドライバトランジスタに流れる変位電流に起因する誤動作が防止される。
【００２０】
差動増幅器の第１及び第２のドライバトランジスタが、エミッタが共通に電流源に接続されたバイポーラトランジスタである場合、容量性負荷素子は、差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ベースとエミッタ共通接続されて（ｎ−１）個並列接続されたバイポーラトランジスタにより構成することができる。或いはまた、容量性負荷素子は、差動増幅器のドライバトランジスタの（ｎ−１）個分のコレクタ容量と実質的に等しい容量のキャパシタにより構成することもできる。
【００２１】
差動増幅器の第１及び第２のドライバトランジスタが、ソースが共通に電流源に接続されたＭＯＳトランジスタである場合には、容量性負荷素子は、差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ゲートとソースが共通接続されて（ｎ−１）個並列接続されたＭＯＳトランジスタにより構成することができる。
【００２２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、図１３の信号電圧発生回路１０を改良した、この発明の一実施の形態による信号電圧検出回路１０ａである。差動増幅器１１は、エミッタが共通に電流源Ｉ１に接続されたｎｐｎドライバトランジスタＮ１，Ｎ２の対を有する。一方のトランジスタＮ１は、ベースに参照電圧Ｖｒｅｆが入力され、コレクタは電源Ｖｃｃに接続されている。他方のトランジスタＮ２は、ベースに検出すべき信号電圧Ｖｉｎが入力され、コレクタは、ｐチャネルＭＯＳトランジスタＭＰ１を介して電源Ｖｃｃに接続されている。
【００２３】
ｐチャネルＭＯＳトランジスタＭＰ１は、ゲート・ドレインが接続されている。このＭＯＳトランジスタＭＰ１と、これとゲートを共通接続したｐチャネルＭＯＳトランジスタＭＰ２とは、差動増幅器１１の検出出力を電流として取り出すためのカレントミラー回路１２を構成している。
【００２４】
カレントミラー回路１２の出力電流を電圧に変換するための電流−電圧変換回路１３として、ＭＯＳトランジスタＭＰ２のドレインと接地Ｖｓｓ間に接続された抵抗Ｒ１と、この抵抗Ｒ１のノードＮｂにゲートを接続したセンス用ｎチャネルＭＯＳトランジスタＭＮ１を有する。ＭＯＳトランジスタＭＮ１のドレインには電流源Ｉ２が接続されている。この電流−電圧変換回路１３の検出出力であるＭＯＳトランジスタＭＮ１のドレイン電圧変化は、インバータＸ１を介してラッチ回路１４に転送される。ラッチ回路１４は、ＮＯＲゲートＧ１，Ｇ２により構成されている。
【００２５】
この実施の形態の信号電圧検出回路１０ａでは、従来の図１３の回路と異なり、カレントミラー回路１２の出力ノード（従って電流−電圧変換回路１３の入力ノード）Ｎｂに、容量性負荷素子１５が接続されている。容量性負荷素子１５は、カレントミラー回路１２のＭＯＳトランジスタＭＰ１，ＭＰ２のドレインノードＮａ，Ｎｂの寄生容量を略等しい状態にバランスさせるものである。ＭＯＳトランジスタＭＰ１，ＭＰ２の寸法が同じである場合、容量性負荷素子１５として、差動増幅器１１のドライバトランジスタＮ１，Ｎ２と同じ構造及び寸法のｎｐｎトランジスタＮ３を用いる。トランジスタＮ３は、ベース・エミッタがＶｓｓに接続され、コレクタがノードＮｂに接続される。これによりトランジスタＮ３はオフを保って、そのコレクタ容量がノードＮｂに付加されたことになる。
【００２６】
この信号電圧検出回路１０ａの動作は、図１４で説明した従来例と同様である。信号電圧Ｖｉｎが参照電圧Ｖｒｅｆを越えると、これが差動増幅器１１で検出され、その検出出力に対応する出力電流がカレントミラー回路１２により取り出される。その出力電流が抵抗Ｒ１に流れて、ノードＮｂの電圧がＭＯＳトランジスタＭＮ１のしきい値を超えると、ＭＯＳトランジスタＭＮ１がオンする。これにより、ラッチ回路１４にＨパルスが入力されて、ラッチ回路１４は、Ｖｏｕｔ＝Ｌなる検出結果を保持する。
【００２７】
この実施の形態により電源ノイズによる誤動作が防止される様子を、図２のタイミング図を用いて説明する。このタイミング図は、従来例の図１７に対応する。時刻ｔ１０で電源電圧ＶｃｃがあるレベルΔＶだけ低下したとすると、これを受けて、差動増幅器１１の電流源Ｉ１の電流も低下する。そして、時刻１１で電源電圧が復帰開始すると、カレントミラー回路１２のｐチャネルＭＯＳトランジスタＭＰ１，ＭＰ２に、ノードＮａ，Ｎｂの寄生容量を充電する変位電流によるドレイン電流が流れる。
【００２８】
ノードＮａ，Ｎｂの寄生容量は、それぞれトランジスタＮ２，Ｎ３のコレクタ・接地間の容量であり、ほぼ等しい。従って、ＭＯＳトランジスタＭＰ２のドレイン電流は、トランジスタＮ３のコレクタ容量充電に当てられることになり、抵抗Ｒ１には殆ど流れない。この結果、抵抗Ｒ１の端子電圧（ノードＮｂの電圧）は、電源復帰時も上昇しない。その端子電圧が僅かに上がったとしても、それがＭＯＳトランジスタＭＮ１のしきい値以下であれば、ＭＯＳトランジスタＭＮ１はオンせず、ドレイン電流はＩｄ＝０を保つ。従って、電源電圧低下により低下したインバータＸ１の入力ノードは、時刻ｔ１２の電源電圧復帰時にはＨに戻り、インバータＸ１にＨパルス出力は得られない。つまり、ラッチ回路１４は、電源復帰により元のＶｏｕｔ＝Ｈ状態のままであり、誤ってＶｏｕｔ＝Ｌが保持されることはない。
【００２９】
［実施の形態２］
図３は、図１の回路を変形した実施の形態の信号電圧検出回路１０ｂである。図１と異なる点は、容量性負荷素子１５として、ドライバトランジスタＮ２のコレクタ容量と実質的に等しい容量を持つキャパシタＣを用いていることである。これにより、同様に電源ノイズによる誤動作が防止される。
【００３０】
［実施の形態３］
図４は、図１の回路を変形した他の実施の形態の信号電圧検出回路１０ｃである。差動増幅器１１は、二つの入力信号電圧Ｖｉｎ１，Ｖｉｎ２を受ける併設されたドライバトランジスタＮ２１，Ｎ２２を持つ。この場合、容量性負荷素子１５としても、ドライバトランジスタＮ２１，Ｎ２２と同等のコレクタ容量を持つ二つのｎｐｎトランジスタＮ３１，Ｎ３２をノードＮｂに併設する。これにより、電源ノイズによる誤動作を防止することができる。
より一般的に、入力信号電圧が入るドライバトランジスタがｎ個（ｎ＞１）併設される場合には、ノードＮｂに、容量性負荷素子１５として、ドライバトランジスタと同じ形状寸法のｎ個のトランジスタを併設すれば、同様の効果が得られる。
【００３１】
［実施の形態４］
図５は、図１５の信号電圧発生回路２０を改良した、他の実施の形態による信号電圧検出回路２０ａである。差動増幅器２１は、参照電圧Ｖｒｅｆが入力されるドライバｎｐｎトランジスタＮ１と、信号電圧Ｖｉｎ１，Ｖｉｎ２がそれぞれ入力される二つのドライバｎｐｎトランジスタＮ２１，Ｎ２２とを有する。これらのトランジスタのエミッタは共通に電流源Ｉ１に接続されている。
【００３２】
ドライバトランジスタＮ１のコレクタノードＮｃは、負荷ｐｎｐトランジスタＰ１を介して電源Ｖｃｃに接続され、ドライバトランジスタＮ２１，Ｎ２２のコレクタノードＮａは負荷ｐｎｐトランジスタＰ２を介して電源Ｖｃｃに接続されている。トランジスタＰ１，Ｐ２は、ゲートが共通接続され、そのゲートがノードＮｃに接続されて、カレントミラー負荷を構成している。
【００３３】
差動増幅器２１のノードＮａの検出出力を取り出すため、電圧増幅部２２が設けられている。電圧増幅部２２は、ノードＮａにベースが接続され、エミッタがＶｃｃに接続されたｐｎｐトランジスタＰ３と、そのコレクタと接地Ｖｓｓ間に接続された抵抗Ｒ１とから構成される。そして、信号検出時に抵抗Ｒ１のノードＮｂに得られるＨパルスがインバータＸ１，Ｘ２を介して入力されるラッチ回路２３を有する。
【００３４】
この実施の形態では、差動増幅器２１のノードＮｃ，Ｎａの容量バランスを保つべく、参照側のドライバトランジスタＮ１に並列に、これと同じ構造で同じ寸法のｎｐｎトランジスタＮ１１を容量性負荷素子２４として付加している。トランジスタＮ１１のベース・エミッタは共通に電流源Ｉ１に接続され、コレクタはノードＮｃに接続される。従って、トランジスタＮ１１はオフ状態を保ち、ノードＮｃに容量性負荷を付加したことになる。
【００３５】
この信号電圧発生回路２０ａの動作は、基本的に図１６で説明したと同じである。信号電圧Ｖｉｎが参照電圧Ｖｒｅｆを越えると、これが差動増幅器２１で検出される。即ち、ノードＮａが電位低下し、ｎｐｎトランジスタＰ３はベース電流が流れてオンして、コレクタ電流が流れる。これにより、ノードＮｂにＨパルスが得られ、ラッチ回路１４は、Ｖｏｕｔ＝Ｌなる検出結果を保持する。
【００３６】
この実施の形態により電源ノイズによる誤動作が防止される様子を、図６のタイミング図を用いて説明する。このタイミング図は、従来例の図１８に対応する。時刻ｔ１０で電源電圧ＶｃｃがあるレベルΔＶだけ低下したとすると、これを受けて、差動増幅器２１の電流源Ｉ１の電流も低下し、能動負荷を構成するトランジスタＰ１，Ｐ２のうち定常電流を流しているトランジスタＰ１の電流も低下する。そして、時刻ｔ１１で電源電圧が復帰開始すると、トランジスタＰ１，Ｐ２には、それぞれノードＮｃ，Ｎａの寄生容量を充電する変位電流によるドレイン電流が流れる。
【００３７】
ノードＮｃ，Ｎａの寄生容量は、それぞれトランジスタ（Ｎ１，Ｎ１１），（Ｎ２１，Ｎ２２）のコレクタ・接地間の容量であり、ほぼ等しい。従って、電源電圧復帰時にトランジスタＰ１，Ｐ２に流れる変位電流によるドレイン電流はほぼ等しく、ノードＮａは電位変化しない。従って、トランジスタＰ３は、ベース電流が引き抜かれてオンすることはなく、抵抗Ｒ１には電流が流れない。この結果、電源復帰時にインバータＸ１，Ｘ２がＨパルスを出力することはなく、ラッチ回路２３は、元のＶｏｕｔ＝Ｈ状態に復帰する。
【００３８】
［実施の形態５］
図７は、図５の実施の形態の回路を変形した実施の形態の信号電圧検出回路２０ｂである。差動増幅器２１は、図５と異なり、３つの信号電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３が入力されるｎｐｎドライバトランジスタＮ２１，Ｎ２２，Ｎ２３が併設されている。この場合には、ノードＮｃに、容量性負荷素子２４として、二つのｎｐｎトランジスタＮ１１，Ｎ１２を併設する。これにより、ノードＮｃ，Ｎａの寄生容量は略等しくなり、電源ノイズによる誤動作が防止される。
より一般的に、ノードＮａに入力信号電圧が入るドライバトランジスタがｎ個（ｎ≧２）併設される場合には、ノードＮｃには、容量性負荷素子１５として、ドライバトランジスタと同じ寸法の（ｎ−１）個のトランジスタを併設すれば、同様の効果が得られる。
【００３９】
［他の実施の形態］
ここまでの実施の形態では、差動増幅器のドライバトランジスタにバイポーラトランジスタを用いたが、ＭＯＳトランジスタを用いた場合にも同様にこの発明を適用することができる。
図８の信号電圧検出回路１０ｄは、図１の信号電圧検出回路１０ａにおける差動増幅器１１のドライバｎｐｎトランジスタＮ１，Ｎ２に代わって、ｎチャネルＭＯＳトランジスタＭＮ２，ＭＮ３を用いた例である。この変更に伴って、容量性負荷素子１５としても、ＭＯＳトランジスタＭＮ２，ＭＮ３と同じ形状寸法の、ゲート・ソースを接続したｎチャネルＭＯＳトランジスタＭＮ４を用いている。
【００４０】
図９の信号電圧検出回路１０ｅは、同様に図１の信号電圧検出回路１０ａにおける差動増幅器１１のドライバｎｐｎトランジスタＮ１，Ｎ２に代わって、ｎチャネルＭＯＳトランジスタＭＮ２，ＭＮ３を用いている。そして、容量性負荷素子１５としては、キャパシタＣを用いている。
図１０の信号電圧検出回路１０ｆは、図４の信号電圧検出回路１０ｃにおける差動増幅器１１のドライバｎｐｎトランジスタＮ１，Ｎ２１，Ｎ２２に代わって、それぞれｎチャネルＭＯＳトランジスタＭＮ２，ＭＮ３１，ＭＮ３２を用いた例である。この変更に伴って、容量性負荷素子１５としても、ゲート・ソースを接続した、ＭＯＳトランジスタＭＮ２，ＭＮ３１，ＭＮ３２と同じ構造と寸法を持つｎチャネルＭＯＳトランジスタＭＮ４１，ＭＮ４２を用いている。
【００４１】
図１１の信号電圧検出回路２０ｃは、図５の信号電圧検出回路２０ａにおける差動増幅器２１のドライバｎｐｎトランジスタＮ１，Ｎ２１，Ｎ２２に代わって、ｎチャネルＭＯＳトランジスタＭＮ２，ＭＮ３１，Ｎ３２を用いた例である。この変更に伴って、容量性負荷素子２４としても、ゲート・ソースを接続したｎチャネルＭＯＳトランジスタＭＮ２１を用いている。図５におけるｐｎｐトランジスタＰ１，Ｐ２，Ｐ３の部分にも、ｐチャネルＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３を用いている。
【００４２】
図１２の信号電圧検出回路２０ｄは、図７の信号電圧検出回路２０ｂにおける差動増幅器２１のドライバｎｐｎトランジスタＮ１，Ｎ２１−Ｎ２３に代わって、ｎチャネルＭＯＳトランジスタＭＮ２，ＭＮ３１−ＭＮ３３を用いた例である。この変更に伴って、容量性負荷素子２４としても、ゲート・ソースを接続した、ＭＯＳトランジスタＭＮ２，ＭＮ３１−ＭＮ３３と同じ構造，寸法のｎチャネルＭＯＳトランジスタＭＮ２１，ＭＮ２２を用いている。図７におけるｐｎｐトランジスタＰ１，Ｐ２，Ｐ３の部分にも、ｐチャネルＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３を用いている。
【００４３】
【発明の効果】
以上述べたようにこの発明によれば、電源ノイズによる誤動作を防止できるようにした信号電圧検出回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による信号電圧検出回路を示す図である。
【図２】同信号電圧検出回路の電源ノイズ発生時の動作タイミング図である。
【図３】他の実施の形態の信号電圧検出回路を示す図である。
【図４】他の実施の形態の信号電圧検出回路を示す図である。
【図５】他の実施の形態の信号電圧検出回路を示す図である。
【図６】同信号電圧検出回路の電源ノイズ発生時の動作タイミング図である。
【図７】他の実施の形態の信号電圧検出回路を示す図である。
【図８】他の実施の形態の信号電圧検出回路を示す図である。
【図９】他の実施の形態の信号電圧検出回路を示す図である。
【図１０】他の実施の形態の信号電圧検出回路を示す図である。
【図１１】他の実施の形態の信号電圧検出回路を示す図である。
【図１２】他の実施の形態の信号電圧検出回路を示す図である。
【図１３】従来の信号電圧検出回路を示す図である。
【図１４】同信号電圧検出回路の動作タイミング図である。
【図１５】従来の他の信号電圧検出回路を示す図である。
【図１６】同信号電圧検出回路の動作タイミング図である。
【図１７】図１３の回路の電源ノイズ発生時の動作タイミング図である。
【図１８】図１５の回路の電源ノイズ発生時の動作タイミング図である。
【符号の説明】
１０ａ〜１０ｆ，２０ａ〜２０ｄ…信号電圧検出回路、１１…差動増幅器、１２…カレントミラー回路、１３…電流−電圧変換回路、１４…ラッチ回路、１５…容量性負荷素子、２１…差動増幅器、２２…電圧増幅部、２３…ラッチ回路、２４…容量性負荷素子。
【図１】
0003704112.tif 000002
【図２】
0003704112.tif 000003
【図３】
0003704112.tif 000004
【図４】
0003704112.tif 000005
【図５】
0003704112.tif 000006
【図６】
0003704112.tif 000007
【図７】
0003704112.tif 000008
【図８】
0003704112.tif 000009
【図９】
0003704112.tif 000010
【図１０】
0003704112.tif 000011
【図１１】
0003704112.tif 000012
【図１２】
0003704112.tif 000013
【図１３】
0003704112.tif 000014
【図１４】
0003704112.tif 000015
【図１５】
0003704112.tif 000016
【図１６】
0003704112.tif 000017
【図１７】
0003704112.tif 000018
【図１８】
0003704112.tif 000019