(57)【特許請求の範囲】
【請求項１】
それぞれアドレス信号で指定できるｎ個の記憶領域を有するｎ個の記憶部と、
１組がｎ個の並列データとして順次入力されるｎ組の入力データを、各組毎に予め定められた規則に従って並べ替える入力並替部と、
前記入力並替部で並べ替えられたｎ組のデータを前記ｎ個の記憶部の同一アドレスに順次格納する書込制御部と、
前記ｎ個の記憶部に格納されたデータを、各記憶部毎に予め定められたアドレスに従ってｎ組のデータとして順次読み出す読出制御部と、
前記ｎ個の記憶部から読み出されたデータを、各組毎に予め定められた規則に従って並べ替えて出力する出力並替部とを、
備えたことを特徴とするインタリーブ装置。
【請求項２】
前記入力並替部及び出力並替部は、１組目の並列データをそのまま出力し、ｉ（但し、ｉ＝２〜ｎ）組目の並列データはｉ−１だけ順番をずらして並列に出力するように構成し、
前記書込制御部は、ｊ（但し、ｊ＝１〜ｎ）組目の並列データを前記各記憶部のｊ番目アドレスに格納するように構成し、
前記読出制御部は、ｋ（但し、ｋ＝１〜ｎ）回目の読み出しでｍ（但し、ｍ＝１〜ｎ）番目の記憶部のそれぞれｋ＋ｍ−１（但し、ｋ＋ｍ−１がｎを越えるときは、ｋ＋ｍ−１−ｎ）番目のアドレスを読み出すように構成した、
ことを特徴とする請求項１記載のインタリーブ装置。
【請求項３】
それぞれアドレス信号で指定できるｎ個の記憶領域を有するｎ個の記憶部と、
１組がｎ個の並列データとして順次入力されるｎ組の入力データを、各組毎に予め定められた規則に従って並べ替える入力並替部と、
前記入力並替部で並べ替えられたｎ組のデータを、各記憶部毎に予め定められたアドレスに従って順次格納する書込制御部と、
前記ｎ個の記憶部の同一アドレスに格納されたデータを、ｎ組のデータとして順次読み出す読出制御部と、
前記ｎ個の記憶部から読み出されたデータを、各組毎に予め定められた規則に従って並べ替えて出力する出力並替部とを、
備えたことを特徴とするインタリーブ装置。
【請求項４】
前記入力並替部及び出力並替部は、１組目の並列データをそのまま出力し、ｉ（但し、ｉ＝２〜ｎ）組目の並列データはｉ−１だけ順番をずらして並列に出力するように構成し、
前記書込制御部は、ｊ（但し、ｊ＝１〜ｎ）番目の書き込みではｋ（但し、ｋ＝１〜ｎ）番目の記憶部のｊ＋ｋ−１（但し、ｊ＋ｋ−１がｎを越えるときは、ｊ＋ｋ−１−ｎ）番目のアドレスにそれぞれデータを書き込むように構成し、
前記読出書込制御部は、ｍ（但し、ｍ＝１〜ｎ）回目の読み出しで前記各記憶部のｍ番目のアドレスを読み出すように構成した、
ことを特徴とする請求項３記載のインタリーブ装置。
【請求項５】
１組がＬ個の並列データとして書込クロック信号に従って入力される入力データを、第１の選択信号に従って並べ替えて並列に出力する入力並替部と、
前記入力並替部から出力されるデータを格納するために、それぞれがアドレス信号で指定できるＬ個の記憶領域を持つＭ個のメモリユニットをＮブロック有するＬ組の記憶部と、
前記Ｌ組の記憶部から並列に読み出されるＬ個のデータを第２の選択信号に従って並べ替えて並列に出力する出力並替部と、
前記書込クロック信号に従って動作するＭ進カウント部、Ｌ進カウント部及びＮ進カウント部をこの順に縦続接続した書込カウンタと、
データ入力時に、前記書込カウンタのＬ進カウント部のカウント値を前記入力並替部に対する第１の選択信号並びに前記記憶部の各メモリユニットに対するアドレス信号として与えると共に、該書込カウンタのＮ進カウント部のカウント値に従って該記憶部のブロックを選択し、該書込カウンタのＭ進カウント部のカウント値に従って該選択されたブロック中のメモリユニットを選択し、その選択したメモリユニットに前記入力並替部で並べ替えられた入力データを格納する書込制御部と、
読出クロック信号に従って動作するＮ進カウント部、Ｌ進カウント部及びＭ進カウント部をこの順に縦続接続した読出カウンタと、
前記読出カウンタのＬ進カウント部のカウント値に従って前記記憶部の各組に対するデータ読出用のアドレス信号を出力する読出専用メモリと、
データ出力時に、前記読出カウンタのＬ進カウント部のカウント値を前記出力並替部に対する第２の選択信号として与えると共に、該読出カウンタのＮ進カウント部のカウント値に従って前記記憶部のブロックを選択し、該読出カウンタのＭ進カウント部のカウント値に従って該選択されたブロック中のメモリユニットを選択し、その選択したメモリユニットのデータを読み出して前記出力並替部に与える読出制御部とを、
備えたことを特徴とするインタリーブ装置。
【請求項６】
１組がＬ個の並列データとして書込クロック信号に従って入力される入力データを、第１の選択信号に従って並べ替えて並列に出力する入力並替部と、
前記入力並替部から出力されるデータを格納するために、それぞれがアドレス信号で指定できるＬ個の記憶領域を持つＭ個のメモリユニットをＮブロック有するＬ組の記憶部と、
前記Ｌ組の記憶部から並列に読み出されるＬ個のデータを第２の選択信号に従って並べ替えて並列に出力する出力並替部と、
前記書込クロック信号に従って動作するＭ進カウント部、Ｌ進カウント部及びＮ進カウント部をこの順に縦続接続した書込カウンタと、
前記書込カウンタのＬ進カウント部のカウント値に従って前記記憶部の各組に対するデータ格納用のアドレス信号を出力する読出専用メモリと、
データ入力時に、前記書込カウンタのＬ進カウント部のカウント値を前記入力並替部に対する第１の選択信号として与えると共に、該書込カウンタのＮ進カウント部のカウント値に従って該記憶部のブロックを選択し、該書込カウンタのＭ進カウント部のカウント値に従って該選択されたブロック中のメモリユニットを選択し、その選択したメモリユニットに前記入力並替部で並べ替えられた入力データを格納する書込制御部と、
読出クロック信号に従って動作するＮ進カウント部、Ｌ進カウント部及びＭ進カウント部をこの順に縦続接続した読出カウンタと、
データ出力時に、前記読出カウンタのＬ進カウント部のカウント値を前記出力並替部に対する第２の選択信号並びに前記記憶部の各メモリユニットに対するアドレス信号として与えると共に、該読出カウンタのＮ進カウント部のカウント値に従って前記記憶部のブロックを選択し、該読出カウンタのＭ進カウント部のカウント値に従って該選択されたブロック中のメモリユニットを選択し、その選択したメモリユニットのデータを読み出して前記出力並替部に与える読出制御部とを、
備えたことを特徴とするインタリーブ装置。
【請求項７】
前記入力並替部及び出力並替部は、
それぞれ並列に与えられるＬ個のデータの中から選択信号に従って該当する１つのデータを選択して出力するＬ個のセレクタと、
前記Ｌ進カウント部のカウント値ｉ（但し、ｉ＝０〜Ｌ−１）がアドレス信号として与えられたときに、前記セレクタの内のｊ番目（但し、ｊ＝１〜Ｌ）のセレクタに、ｉ＋ｊ−１（但し、ｉ＋ｊ−１がＬ以上のときは、ｉ＋ｊ−１−Ｌ）番目のデータを選択するための選択信号を出力するメモリとで、
構成したことを特徴とする請求項５または６記載のインタリーブ装置。
【請求項８】
前記入力並替部及び出力並替部は、前記Ｌ進カウント部のカウント値ｉ（但し、ｉ＝０〜Ｌ−１）をそれぞれ前記第１及び第２の選択信号として、この選択信号に従って並列データの順番をｉだけずらして並列に出力するように構成し、
前記読出専用メモリは、前記Ｌ進カウント部のカウント値ｉに従って、前記記憶部のｊ組目（但し、ｊ＝１〜Ｌ）の記憶部に対するデータ読出用のアドレス信号として、ｉ＋ｊ−１（但し、ｉ＋ｊ−１がＬ以上のときは、ｉ＋ｊ−１−Ｌ）を出力するように構成した、
ことを特徴とする請求項５または６記載のインタリーブ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、順次入力されるデータを予め定められた規則に従って入れ替えて出力するインタリーブ装置に関するものである。
【背景技術】
【０００２】
【特許文献１】特開２００１−２３０６８０号公報
【０００３】
図２は、前記特許文献１に記載されたインタリーブ装置の構成図である。
このインタリーブ装置は、情報源１から出力される送信すべき情報を、誤り訂正符号に変換する誤り訂正符号化器２を有している。誤り訂正符号化器２の出力側は、直列データを並列データに変換する直列並列変換器３を介して、インタリーバ４，５に接続されている。インタリーバ４，５は、それぞれ書込アドレス制御器４ａ，５ａと、メモリ４ｂ，５ｂと、読出アドレス制御器４ｃ，５ｃ等で構成され、サイクルシフト・インタリーブを行うものである。インタリーバ４，５の出力側は、並列データを直列データに変換する並列直列変換器６を介して、変調器７に接続されている。そして、変調器７で変調された信号が、通信路８へ送信されるようになっている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
解決しようとする問題点は、メモリ４ｂ，５ｂへのデータの書き込みと、このメモリ４ｂ，５ｂからのデータの読み出しの処理に、多大なサイクルタイムを必要とすることである。また、特許文献１に記載のインタリーブ装置は、２入力までしか対応がとれていない。よって、たとえ８ビットデータに対応したとしても一度に１６ビットしか扱うことができない。そのため、現在のＣＰＵのバスアクセスの主流である３２ビット若しくは６４ビットのデータに対応できないという問題点があった。
本発明は、高速のインタリーブ処理が可能なインタリーブ装置を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の請求項１のインタリーブ装置は、それぞれアドレス信号で指定できるｎ個の記憶領域を有するｎ個の記憶部と、１組がｎ個の並列データとして順次入力されるｎ組の入力データを、各組毎に予め定められた規則に従って並べ替える入力並替部と、前記入力並替部で並べ替えられたｎ組のデータを前記ｎ個の記憶部の同一アドレスに順次格納する書込制御部と、前記ｎ個の記憶部に格納されたデータを、各記憶部毎に予め定められたアドレスに従ってｎ組のデータとして順次読み出す読出制御部と、前記ｎ個の記憶部から読み出されたデータを、各組毎に予め定められた規則に従って並べ替えて出力する出力並替部とを備えたことを特徴としている。
【０００６】
請求項３のインタリーブ装置は、請求項１と同様のｎ個の記憶部と、入力並替部と、出力並替部を備えると共に、前記入力並替部で並べ替えられたｎ組のデータを、各記憶部毎に予め定められたアドレスに従って順次格納する書込制御部と、前記ｎ個の記憶部の同一アドレスに格納されたデータを、ｎ組のデータとして順次読み出す読出制御部とを備えたことを特徴としている。
【０００７】
請求項５のインタリーブ装置は、１組がＬ個の並列データとして書込クロック信号に従って入力される入力データを、第１の選択信号に従って並べ替えて並列に出力する入力並替部と、前記入力並替部から出力されるデータを格納するために、それぞれがアドレス信号で指定できるＬ個の記憶領域を持つＭ個のメモリユニットをＮブロック有するＬ組の記憶部と、前記Ｌ組の記憶部から並列に読み出されるＬ個のデータを第２の選択信号に従って並べ替えて並列に出力する出力並替部と、前記書込クロック信号に従って動作するＭ進カウント部、Ｌ進カウント部及びＮ進カウント部をこの順に縦続接続した書込カウンタと、データ入力時に、前記書込カウンタのＬ進カウント部のカウント値を前記入力並替部に対する第１の選択信号並びに前記記憶部の各メモリユニットに対するアドレス信号として与えると共に、該書込カウンタのＮ進カウント部のカウント値に従って該記憶部のブロックを選択し、該書込カウンタのＭ進カウント部のカウント値に従って該選択されたブロック中のメモリユニットを選択し、その選択したメモリユニットに前記入力並替部で並べ替えられた入力データを格納する書込制御部を備えている。
【０００８】
更に、このインタリーブ装置は、読出クロック信号に従って動作するＮ進カウント部、Ｌ進カウント部及びＭ進カウント部をこの順に縦続接続した読出カウンタと、前記読出カウンタのＬ進カウント部のカウント値に従って前記記憶部の各組に対するデータ読出用のアドレス信号を出力する読出専用メモリと、データ出力時に、前記読出カウンタのＬ進カウント部のカウント値を前記出力並替部に対する第２の選択信号として与えると共に、該読出カウンタのＮ進カウント部のカウント値に従って前記記憶部のブロックを選択し、該読出カウンタのＭ進カウント部のカウント値に従って該選択されたブロック中のメモリユニットを選択し、その選択したメモリユニットのデータを読み出して前記出力並替部に与える読出制御部を備えている。
【０００９】
請求項６のインタリーブ装置は、請求項５のインタリーブ装置と同様の入力並替部、Ｌ組の記憶部、出力並替部、書込カウンタ及び読出カウンタと、前記書込カウンタのＬ進カウント部のカウント値に従って前記記憶部の各組に対するデータ格納用のアドレス信号を出力する読出専用メモリと、データ入力時に、前記書込カウンタのＬ進カウント部のカウント値を前記入力並替部に対する第１の選択信号として与えると共に、該書込カウンタのＮ進カウント部のカウント値に従って該記憶部のブロックを選択し、該書込カウンタのＭ進カウント部のカウント値に従って該選択されたブロック中のメモリユニットを選択し、その選択したメモリユニットに前記入力並替部で並べ替えられた入力データを格納する書込制御部と、データ出力時に、前記読出カウンタのＬ進カウント部のカウント値を前記出力並替部に対する第２の選択信号並びに前記記憶部の各メモリユニットに対するアドレス信号として与えると共に、該読出カウンタのＮ進カウント部のカウント値に従って前記記憶部のブロックを選択し、該読出カウンタのＭ進カウント部のカウント値に従って該選択されたブロック中のメモリユニットを選択し、その選択したメモリユニットのデータを読み出して前記出力並替部に与える読出制御部を備えている。
【発明の効果】
【００１０】
本発明の請求項１〜４のインタリーブ装置は、それぞれがｎ個の記憶領域を有するｎ個の記憶部と、入力データを１組毎に所定の規則に従って並べ替えて記憶部に格納する入力並替部及び書込制御部と、記憶部に格納されたデータを所定の規則に従って読み出して並べ替えて出力する読出制御部及び出力並替部を有している。これにより、ＣＰＵによるデータ単位での並べ替えの演算処理が不要となり、高速のインタリーブ処理が可能になる。
【００１１】
本発明の請求項５〜８のインタリーブ装置は、それぞれがアドレス信号で指定できるＬ個の記憶領域を持つＭ個のメモリユニットをＮブロック有するＬ組の記憶部と、１組がＬ個の並列データとして入力される入力データを所定の順序で各組の記憶部の記憶領域に書き込むための入力並替部、書込カウンタ及び書込制御部と、これらのＬ組の記憶部に格納されたデータを所定の順序で読み出して出力するための読出カウンタ、読出制御部及び出力並替部を備えている。これにより、Ｎ×Ｌ行、Ｍ×Ｌ列の行列データの行と列の入れ替えを、ＣＰＵによるデータ単位での並べ替え処理を必要とせずに行うことができ、高速のインタリーブ処理が可能になる。
【発明を実施するための最良の形態】
【００１２】
ｎ個単位で順次入力される並列データを、入力並替部において予め定められた規則に従って並べ替え、ｎ個のメモリのｎ個の記憶領域に順次格納する。ｎ個の並列データがメモリに格納された後、今度は、各メモリ毎に予め定められたアドレスに従って順次記憶領域からデータを読み出す。各メモリから並列に読み出されたデータを、出力並替部によって、予め定められた規則に従って並べ替える。そして、並べ替えが行われたデータを出力データとして順次出力する。
【実施例１】
【００１３】
図１は、本発明の実施例１を示すインタリーブ装置の構成図である。
このインタリーブ装置は、直列に入力される入力データＤinをｎデータ（ここでは、ｎ＝４とする）毎に並列データに変換する直列並列変換器（以下、「Ｓ／Ｐ」という）１０を有しており、このＳ／Ｐ１０の出力側が、変換された並列データの並べ替えを行う入力並替部２０に接続されている。なお、ここでは１データをビット単位のデータとして説明するが、バイト単位或いはワード単位のデータにも同様に適用できる。
【００１４】
入力並替部２０は、ｎ（＝４）個のセレクタ（ＳＥＬ）２１，２２，２３，２４で構成されている。各セレクタ２１〜２４は、それぞれｎ（＝４）個の入力端子Ｉ１，Ｉ２，Ｉ３，Ｉ４を有し、それぞれ選択信号ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４に従って、これらの入力端子Ｉ１〜Ｉ４のいずれか１つの入力信号を選択して出力するものである。セレクタ２１〜２４の入力端子Ｉ１は、Ｓ／Ｐ１０の出力端子Ｏ１に共通接続されている。同様に、セレクタ２１〜２４の入力端子Ｉ２，Ｉ３，Ｉ４は、Ｓ／Ｐ１０の出力端子Ｏ２、Ｏ３，Ｏ４に、それぞれ共通接続されている。
【００１５】
また、このインタリーブ装置は、ｎ個の入力データＤinがＳ／Ｐ１０で並列に変換される度に与えられる書込クロック信号ＣＫＷに従って、アドレス信号ＡＤＲをＡ１，Ａ２，…，Ａｎ（ここでは、ｎ＝４）の順に繰り返して出力するカウンタ３１を有しており、このアドレス信号ＡＤＲが読出専用メモリ（以下、「ＲＯＭ」という）３２のアドレス端子に与えられるようになっている。ＲＯＭ３２は、各アドレスＡ１〜Ａｎに対応して各セレクタ２１〜２４に与える選択信号ＳＬ１〜ＳＬ４を、予め格納したものである。
【００１６】
セレクタ２１〜２４の出力側は、それぞれメモリ４１，４２，４３，４４のデータ入力端子ＤＩに接続されている。一方、メモリ４１〜４４の書込制御端子ＷＲには、書込制御信号ＷＥが共通に与えられるようになっている。また、メモリ４１〜４４のアドレス端子ＡＤには、それぞれセレクタ５１，５２，５３，５４を介して、書込アドレスまたは読出アドレスが与えられるようになっている。セレクタ５１〜５４の第１の入力側には、カウンタ３１から出力されるアドレス信号ＡＤＲが、書込アドレスとして共通に与えられるようになっている。
【００１７】
メモリ４１〜４４の各データ出力端子ＤＯは、これらのメモリ４１〜４４から並列に読み出されたデータを並べ替えて出力する出力並替部６０に接続されている。
【００１８】
出力並替部６０は、入力並替部２０と同様に、ｎ（＝４）個のセレクタ６１，６２，６３，６４で構成されている。各セレクタ６１〜６４は、それぞれｎ（＝４）個の入力端子Ｉ１，Ｉ２，Ｉ３，Ｉ４を有し、それぞれ選択信号ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４に従って、これらの入力端子Ｉ１〜Ｉ４のいずれか１つの入力信号を選択して出力するものである。セレクタ６１〜６４の入力端子Ｉ１は、メモリ４１のデータ出力端子ＤＯに共通接続されている。同様に、セレクタ６１〜６４の入力端子Ｉ２，Ｉ３，Ｉ４は、それぞれメモリ４２，４３，４４のデータ出力端子ＤＯに共通接続されている。
【００１９】
更に、このインタリーブ装置は、読出クロック信号ＣＫＲに従って、アドレス信号ＡＤＲをＡ１，Ａ２，…，Ａｎ（ここでは、ｎ＝４）の順に繰り返して出力するカウンタ７１を有しており、このアドレス信号ＡＤＲがＲＯＭ７２のアドレス端子に与えられるようになっている。ＲＯＭ７２は、各アドレスＡ１〜Ａｎに対応して各セレクタ６１〜６４に与える選択信号ＳＬ１〜ＳＬ４を、予め格納したものである。また、これらの選択信号ＳＬ１〜ＳＬ４は、それぞれＲＡＭ４１〜４４に対する読出アドレスとして、それぞれセレクタ５１〜５４の第２の入力側に与えられるようになっている。一方、メモリ４１〜４４の読出制御端子ＲＤには、読出制御信号ＲＥが共通に与えられるようになっている。
【００２０】
セレクタ６１〜６４の出力側は、これらのセレクタ６１〜６４から並列に出力されるデータを直列に変換する並列直列変換器（以下、「Ｐ／Ｓ」という）８０に接続され、このＰ／Ｓ８０の出力側から、直列に変換された出力データＤout が出力されるようになっている。
【００２１】
図３は、図１の動作説明図である。以下、この図３を参照しつつ、図１の動作を説明する。
【００２２】
ここでは、ＲＯＭ３２，７２には、選択信号ＳＬ１〜ＳＬ４の値として、Ａ１番地に｛ａ１，ａ２，ａ３，ａ４（例えば、０，１，２，３）｝、Ａ２番地に｛ａ４，ａ１，ａ２，ａ３｝、Ａ３番地に｛ａ３，ａ４，ａ１，ａ２｝、Ａ４番地に｛ａ２，ａ３，ａ４，ａ１｝が、それぞれ格納され、入力データＤinとして、データ列｛ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，・・・，ｄ１６｝が直列に入力されるものとする。
【００２３】
まず、入力データＤinの入力開始に先立って、図示しない制御部によってカウンタ３１が初期値にセットされ、このカウンタ３１から出力されるアドレス信号ＡＤＲの値はＡ１（例えば、０）となる。これにより、ＲＯＭ３２から読み出されてセレクタ２１〜２４に与えられる選択信号ＳＬ１〜ＳＬ４の値は、それぞれａ１，ａ２，ａ３，ａ４となる。また、セレクタ５１〜５４は、第１の入力側に切り替えられる。
【００２４】
次に、入力データＤinの入力が開始され、この入力データＤinが、Ｓ／Ｐ１０によって並列データに変換される。並列に変換された最初の４つのデータｄ１，ｄ２，ｄ３，ｄ４が入力並替部２０に与えられると、選択信号ＳＬ１〜ＳＬ４の値に従って、各セレクタ２１，２２，２３，２４から、データｄ１，ｄ２，ｄ３，ｄ４がそれぞれ出力される。更に、制御部から書込制御信号ＷＥが出力され、各メモリ４１，４２，４３，４４のＡ１番地に、データｄ１，ｄ２，ｄ３，ｄ４がそれぞれ格納される。
【００２５】
メモリ４１〜４４のＡ１番地への書き込みが完了すると、書込クロック信号ＣＫＷが与えられ、カウンタ３１がカウントアップしてアドレス信号ＡＤＲの値はＡ２（例えば、１）となる。これにより、ＲＯＭ３２からセレクタ２１〜２４に与えられる選択信号ＳＬ１〜ＳＬ４の値は、それぞれ１ずつずれて、ａ４，ａ１，ａ２，ａ３となる。
【００２６】
入力データＤinの２組目の４つのデータｄ５，ｄ６，ｄ７，ｄ８が入力並替部２０に与えられると、各セレクタ２１，２２，２３，２４から、データｄ８，ｄ５，ｄ６，ｄ７がそれぞれ選択出力される。そして、書込制御信号ＷＥに従って、各メモリ４１，４２，４３，４４のＡ２番地に、データｄ８，ｄ５，ｄ６，ｄ７がそれぞれ格納される。メモリ４１〜４４のＡ２番地への書き込みが完了すると、書込クロック信号ＣＫＷによってカウンタ３１がカウントアップし、アドレス信号ＡＤＲの値はＡ３（例えば、２）となる。これにより、ＲＯＭ３２からセレクタ２１〜２４に与えられる選択信号ＳＬ１〜ＳＬ４の値は、それぞれａ３，ａ４，ａ１，ａ２となる。
【００２７】
同様の動作により、入力データＤinの３組目の４つのデータｄ９，ｄ１０，ｄ１１，ｄ１２は、それぞれメモリ４３，４４，４１，４２のＡ３番地に格納され、入力データＤinの４組目の４つのデータｄ１３，ｄ１４，ｄ１５，ｄ１６は、それぞれメモリ４４，４１，４２，４３のＡ４（例えば、３）番地に格納される。
【００２８】
各メモリ４１〜４４のＡ１〜Ａ４番地への入力データＤinの格納が完了すると、読み出し処理が開始される。
【００２９】
まず、カウンタ７１が初期値にセットされ、このカウンタ７１から出力されるアドレス信号ＡＤＲの値はＡ１となる。また、セレクタ５１〜５４は、第２の入力側に切り替えられる。これにより、ＲＯＭ７２から読み出されてセレクタ６１〜６４に与えられる選択信号ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４の値は、それぞれａ１，ａ２，ａ３，ａ４となる。また、各メモリ４１，４２，４３，４４に対するアドレス信号ＡＤＲの値も、それぞれａ１，ａ２，ａ３，ａ４となる。
【００３０】
この状態で、読出制御信号ＲＥが与えられると、各メモリ４１，４２，４３，４４から、それぞれａ１，ａ２，ａ３，ａ４番地のデータが読み出される。従って、メモリ４１，４２，４３，４４から出力されて出力並替部６０の各セレクタ６１〜６４の入力端子Ｉ１，Ｉ２，Ｉ３，Ｉ４に共通に与えられるデータは、それぞれｄ１，ｄ５，ｄ９，ｄ１３である。これにより、セレクタ６１，６２，６３，６４から、それぞれｄ１，ｄ５，ｄ９，ｄ１３のデータが選択出力される。これらのデータｄ１，ｄ５，ｄ９，ｄ１３は、Ｐ／Ｓ８０で直列データに変換されて、順次出力データＤout として出力される。
【００３１】
最初の４つのデータｄ１，ｄ５，ｄ９，ｄ１３の出力が完了すると、読出クロック信号ＣＫＲが与えられ、カウンタ７１がカウントアップしてアドレス信号ＡＤＲの値はＡ２となる。これにより、ＲＯＭ７２からメモリ４１〜４４へ与えられる読出アドレスＲＡＤとセレクタ６１〜６４に与えられる選択信号ＳＬ１〜ＳＬ４の値は、それぞれａ４，ａ１，ａ２，ａ３となる。そして、各メモリ４１，４２，４３，４４から、それぞれａ４、ａ１，ａ２，ａ３番地のデータが読み出される。従って、各セレクタ６１〜６４の入力端子Ｉ１，Ｉ２，Ｉ３，Ｉ４に共通に与えられるデータは、それぞれｄ１４，ｄ２，ｄ６，ｄ１０である。これにより、セレクタ６１，６２，６３，６４から、それぞれｄ２，ｄ６，ｄ１０，ｄ１４のデータが選択出力され、直列データに変換されて順次出力データＤout として出力される。
【００３２】
同様の動作により、アドレス信号ＡＤＲの値はＡ３に対応して、３組目のデータｄ３，ｄ７，ｄ１１，ｄ１５が出力データＤout として順次出力され、アドレス信号ＡＤＲの値はＡ４に対応して、４組目のデータｄ４，ｄ８，ｄ１２，ｄ１６が出力データＤout として順次出力される。
【００３３】
従って、マトリクスとして表示した場合の出力データＤout は、４行×４列の入力データＤinにおける行と列を入れ替えたものになり、ロウ・カラム・インタリーブを施したデータが得られる。
【００３４】
以上のように、この実施例１のインタリーブ装置は、入力側で並列データの並べ替えを行う入力並替部２０、並べ替えられたデータをそれぞれ順次格納する複数のメモリ４１〜４４、及びこれらのメモリ４１〜４４毎に予め定められたアドレスの順に読み出されたデータを更に並べ替える出力並替部６０を有している。これにより、並列データ単位に一括した並べ替え処理ができるので、ＣＰＵとのデータ処理を高速で行うことができ、高速のインタリーブ処理が可能になるという利点がある。それにより、例えば従来のインタリーブ装置は２入力のため、８ビットのデータを４サイクルで処理することにより６４サイクルが必要となったが、本発明を用いると一度の４入力が可能となるので１６サイクルで処理が可能となる。
【実施例２】
【００３５】
図４は、本発明の実施例２を示すインタリーブ装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３６】
このインタリーブ装置は、図１中のセレクタ５１〜５４に代えて、与えられる選択信号が異なるセレクタ５１Ａ〜５４Ａを有している。即ち、セレクタ５１Ａ〜５４Ａの第１の入力側には、ＲＯＭ３２から読み出される選択信号ＳＬ１〜ＳＬ４がそれぞれ書込アドレスとして与えられ、第２の入力側には、カウンタ７１から出力されるアドレス信号ＡＤＲが読出アドレスとして共通に与えられるようになっている。その他の構成は、図１と同様である。
【００３７】
図１のインタリーブ装置では、共通の書込アドレスに従って、メモリ４１〜４４へデータを格納しておき、その後、各メモリ毎に予め定められたアドレスに従って読み出しを行うようにしている。これに対して、この図４のインタリーブ装置では、メモリ４１〜４４へデータを格納する時に、各メモリ毎に予め定められたアドレスに従って書き込みを行い、読み出す時には共通の読出アドレスを用いて順次読み出すようにしている。従って、読み出された時点でのデータの順序は、図１と図４で全く同一となる。これにより、この実施例２のインタリーブ装置は、実施例１と同様の利点に加えて、各メモリからデータを読み出す速度が速いという利点を有する。
【実施例３】
【００３８】
図５は、本発明の実施例３の入力並替部を示す構成図である。
図１及び図４中の入力並替部２０では、セレクタ２１〜２４に対する選択信号ＳＬ１〜ＳＬ４を、予めＲＯＭ３２に格納しておき、このＲＯＭ３２の読出アドレスＡＤＲを順次変化させることによってデータの並べ替えを行うよう構成している。これに対し、この図５のように、セレクタ２１〜２４の入力側の接続を１つずつずらすことにより、アドレス信号ＡＤＲをこれらのセレクタ２１〜２４に共通に与えて、データの並べ替えを行うことができる。
【００３９】
これにより、ＲＯＭ３２を削除することが可能になり、省スペースが図られるという利点を有する。なお、この入力並替部は、図１及び図４中の出力並替部６０にも同様に適用することができる。
【実施例４】
【００４０】
図６は、本発明の実施例４を示すインタリーブ装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４１】
前記実施例１，２のインタリーブ装置では、ｎ＝４としたｎ×ｎの行列データの行と列を入れ替えるように構成していたが、この実施例３では、一般化してＮ×Ｌ行、Ｍ×Ｌ列の行列データ（但し、本例では、Ｌ＝４，Ｍ＝３，Ｎ＝２とする）の行と列を入れ替えるインタリーブ装置について説明する。
【００４２】
このインタリーブ装置は、図１のインタリーブ装置と同様に、直列に入力される入力データＤinをＬ個毎に並列データに変換するＳ／Ｐ１０と、その出力側に接続された入力並替部２０を有しており、この入力並替部２０にはＲＯＭ３２から並べ替えのための選択信号ＳＬ１〜ＳＬ４が与えられるようになっている。入力並替部２０の出力側は、それぞれメモリ９０-1，９０-2，９０-3，９０-4のデータ入力端子ＤＩに接続されている。
【００４３】
各メモリ９０-1〜９０-4は同様の構成で、例えばメモリ９０-4は、Ｍ（＝３）個のメモリユニット（ＭＵ）９１-0，９１-1，９１-2からなる、Ｎ（＝２）組のブロック０，１を並列に接続して構成したものである。以下、特定のメモリやメモリユニット等を指定する場合を除き、符号のサフィックスを省略して表示する。各メモリユニット９１は、アドレス信号で指定可能な、少なくともＬ個の記憶領域を有している。各メモリ９０を構成するＭ×Ｎ（＝６）個のメモリユニット９１のデータ入力端子ＤＩは、共通接続されて入力並替部２０の対応する出力側に接続されている。
【００４４】
また、メモリ９０-4を構成する６個のメモリユニット９１のアドレス端子Ａは、共通接続されてセレクタ５１の出力側に接続されている。同様に、メモリ９０-2，９０-3，９０-4を構成するそれぞれ６個のメモリユニット９１のアドレス端子も、共通接続されてセレクタ５２，５３，５４の出力側に、それぞれ接続されている。
【００４５】
一方、各メモリ９０を構成する６個のメモリユニット９１のデータ出力端子ＤＯは、それぞれ共通接続されて出力並替部６０の対応する入力側に接続されている。出力並替部６０は、図１と同様に、ＲＯＭ７２から与えられる選択信号ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４に従って、この入力側に与えられるデータを並べ替えて出力するものである。出力並替部６０の出力側にはＰ／Ｓ８０が接続され、このＰ／Ｓ８０の出力側から、直列に変換された出力データＤout が出力されるようになっている。
【００４６】
更に、このインタリーブ装置は、入力データＤinの並べ替えや一時記憶するメモリユニットやそのメモリユニット内のアドレスを制御するための書込カウンタ３３と、出力データＤout としてメモリユニットから読み出すデータのアドレスや並べ替えを制御するための読出カウンタ７３を有している。
【００４７】
書込カウンタ３３は、書込クロック信号ＣＫＷに従ってカウント動作を行うＭ進カウンタ３３-1と、Ｌ進カウンタ３３-2と、Ｎ進カウンタ３３-3をこの順に縦続接続したものである。Ｍ進カウンタ３３-1とＮカウンタ３３-3のカウント値は、それぞれセレクタ９２，９３の第１の入力側に与えられている。また、Ｌ進カウンタ３３-2のカウント値は、ＲＯＭ３２のアドレス端子に与えられると共に、セレクタ５１〜５４の第１の入力側に共通に与えられている。
【００４８】
読出カウンタ７３は、読出クロック信号ＣＫＲに従ってカウント動作を行うＮ進カウンタ７３-1と、Ｌ進カウンタ７３-2と、Ｍ進カウンタ７３-3をこの順に縦続接続したものである。Ｍ進カウンタ７３-3とＮカウンタ７３-1のカウント値は、それぞれセレクタ９２，９３の第２の入力側に与えられている。また、Ｌ進カウンタ７３-2のカウント値は、ＲＯＭ７２のアドレス端子に与えられている。一方、セレクタ５１〜５４の第２の入力側には、ＲＯＭ７２から読み出される選択信号ＳＬ１〜ＳＬ４がそれぞれ与えられるようになっている。
【００４９】
セレクタ９２の出力側には、Ｍ進カウンタ３３-1，７３-3のカウント値に基づいて、各メモリブロック内のメモリユニット９１の内のいずれか１つを選択するためのデコーダ（ＤＥＣ）９４が接続されている。一方、セレクタ９３の出力側には、Ｎ進カウンタ３３-3，７３-1のカウント値に基づいて、各メモリ９０内のブロック０，１の内のいずれか１つを選択するためのデコーダ９５が接続されている。
【００５０】
デコーダ９４，９５の出力信号は、Ｍ×Ｎ個の２入力ＡＮＤゲート９６1,1 〜９６2,3 の第１及び第２の入力側に与えられ、これらのＡＮＤゲート９６1,1 〜９６2,3 の出力信号によって、各メモリ９０における１つのメモリユニット９１が共通して選択されるようになっている。
【００５１】
図７（ａ），（ｂ）は、図６の動作説明図であり、同図（ａ）は入力データと出力データの順序の説明図、及び同図（ｂ）は各メモリユニットの各アドレスに一時的に格納されるデータの説明図である。以下、この図７（ａ），（ｂ）を参照しつつ、図６の動作を説明する。
【００５２】
ここでＲＯＭ３２，７２には、選択信号ＳＬ１〜ＳＬ４の値として、０番地に｛０，１，２，３｝、１番地に｛３，０，１，２｝、２番地に｛２，３，０，１｝、３番地に｛１，２，３，０｝が、それぞれ格納され、入力データＤinとして、データ列｛ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，・・・，ｄ９６｝が直列に入力されるものとする。
【００５３】
入力データＤinの入力開始に先立って、図示しない制御部によってセレクタ５１〜５４，９２，９３は、すべて第１の入力側に切り替えられる。またカウンタ３３がリセットされ、このカウンタ３３から出力されるカウント値はすべて０となる。これにより、ＲＯＭ３２から読み出されて入力並替部２０に与えられる選択信号ＳＬ１〜ＳＬ４の値は、それぞれ０，１，２，３となる。
【００５４】
入力データＤinの入力が開始されると、この入力データＤinが、Ｓ／Ｐ１０によって並列データに変換される。並列に変換された最初の４つのデータｄ１，ｄ２，ｄ３，ｄ４が入力並替部２０に与えられると、選択信号ＳＬ１〜ＳＬ４の値に従って、入力並替部２０から、データｄ１，ｄ２，ｄ３，ｄ４が並列に出力される。
【００５５】
この状態で、制御部から書込制御信号ＷＥが出力されると、この時点では、Ｍ進カウンタ３３-1とＮ進カウンタ３３-3のカウント値はいずれも０であるので、入力並替部２０から出力されたデータｄ１，ｄ２，ｄ３，ｄ４は、それぞれメモリ９０-1〜９０-4のブロック０のメモリユニット０の０番地に格納される。１回目の書き込みが完了すると、書込クロック信号ＣＫＷが与えられ、カウンタ３３がカウントアップして、Ｍ進カウンタ３３-1のカウント値は１となる。この時、Ｌ進カウンタ３３-2とＮ進カウンタ３３-3のカウント値は０のままである。
【００５６】
次に、入力データＤinの２組目の４つのデータｄ５，ｄ６，ｄ７，ｄ８が入力並替部２０に与えられると、この入力並替部２０から、データｄ５，ｄ６，ｄ７，ｄ８が並列に出力される。そして、書込制御信号ＷＥに従って、メモリ９０-1〜９０-4のブロック０のメモリユニット１の０番地に、データｄ５，ｄ６，ｄ７，ｄ８がそれぞれ格納される。同様の動作により、入力データＤinの３組目の４つのデータｄ９，ｄ１０，ｄ１１，ｄ１２は、メモリ９０-1〜８９-4のブロック０のメモリユニット２の０番地に、それぞれ格納される。
【００５７】
各メモリ９０のブロック０のすべてのメモリユニットの０番地に入力データが格納されると、その次の書込クロック信号ＣＫＷによって、Ｍ進カウンタ３３-1のカウント値は０に戻り、Ｌ進カウンタ３３-2のカウント値が１となる。Ｎ進カウンタ３３-3のカウント値は０のままである。これにより、ＲＯＭ３２から読み出されて入力並替部２０に与えられる選択信号ＳＬ１〜ＳＬ４の値は、それぞれ３，０，１，２となり、この入力並替部２０における入出力の順番は１ずつずれることになる。また、各メモリユニット９１に与えられるアドレス信号は１となり、各メモリユニット９１の１番地が選択される。
【００５８】
これにより、入力データＤinの４組目の４つのデータｄ１３，ｄ１４，ｄ１５，ｄ１６は、それぞれメモリ９０-2，９０-3，９０-4，９０-1のブロック０のメモリユニット０の１番地に格納される。
【００５９】
以下同様に、入力データＤinの１２組目の４つのデータｄ４５，ｄ４６，ｄ４７，ｄ４８までが、各メモリ９０のブロック０のメモリユニット９１の０〜３番地に格納される。そして、入力データＤinの１３組目の４つのデータｄ４９，ｄ５０，ｄ５１，ｄ５２から、２４組目の４つのデータｄ９３，ｄ９４，ｄ９５，ｄ９６までが、各メモリ９０のブロック１のメモリユニット９１の０〜３番地に格納される。これにより、各メモリユニット９１の各アドレスには、図７（ｂ）に示すようなデータが格納される。
【００６０】
すべてのメモリユニット９１の０〜３番地への入力データＤinの格納が完了すると、読み出し処理が開始される。
【００６１】
まず、セレクタ５１〜５４，９１，９２は、すべて第２の入力側に切り替えられ、カウンタ７３がリセットされてカウント値はすべて０となる。これにより、ＲＯＭ７２から読み出されて出力並替部６０に与えられる選択信号ＳＬ１〜ＳＬ４の値は、それぞれ０，１，２，３となる。また、各メモリ９０-1，９０-2，９０-3，９０-4に対するアドレス信号の値も、それぞれ０，１，２，３となる。
【００６２】
この状態で、制御部から書込制御信号ＷＥが与えられると、メモリ９０-1からは、ブロック０のメモリユニット９１-0の０番地が、メモリ９０-2からは、ブロック０のメモリユニット９１-1の１番地が、メモリ９０-3からは、ブロック０のメモリユニット９１-2の２番地が、メモリ９０-4からは、ブロック０のメモリユニット９１-3の３番地が、それぞれ読み出される。各メモリ９０から読み出されたデータは、出力並替部６０で選択信号ＳＬ１〜ＳＬ４に従って並べ替が行われ、Ｐ／Ｓ８０から１組目のデータｄ１，ｄ１３，ｄ２５，ｄ３７が出力データＤout として順次出力される。
【００６３】
１組目のデータの出力が完了すると、読出クロック信号ＣＫＲが与えられ、カウンタ７３がカウントアップして、Ｎ進カウンタ７３-1は１となる。この時、Ｌ進カウンタ７３-2とＮ進カウンタ７３-3は０のままである。ここで書込制御信号ＷＥが与えられると、メモリ９０-1からは、ブロック１のメモリユニット９１-0の０番地が、メモリ９０-2からは、ブロック１のメモリユニット９１-1の１番地が、メモリ９０-3からは、ブロック１のメモリユニット９１-2の２番地が、メモリ９０-4からは、ブロック１のメモリユニット９１-3の３番地が、それぞれ読み出される。各メモリ９０から読み出されたデータは、出力並替部６０で選択信号ＳＬ１〜ＳＬ４に従って並べ替が行われ、Ｐ／Ｓ８０から２組目のデータｄ４９，ｄ６１，ｄ７３，ｄ８５が出力データＤout として順次出力される。
【００６４】
２組目のデータの出力が完了すると、読出クロック信号ＣＫＲが与えられ、カウンタ７３がカウントアップして、Ｎ進カウンタ７３-1は０に戻り、Ｌ進カウンタ７３-2は１となる。Ｎ進カウンタ７３-3は０のままである。これにより、ＲＯＭ７２から読み出されて出力並替部６０に与えられる選択信号ＳＬ１〜ＳＬ４の値は、それぞれ３，０，１，２となる。また、各メモリ９０-1，９０-2，９０-3，９０-4に対するアドレス信号の値も、それぞれ３，０，１，２となる。
【００６５】
ここで書込制御信号ＷＥが与えられると、メモリ９０-1からは、ブロック０のメモリユニット９１-0の３番地が、メモリ９０-2からは、ブロック０のメモリユニット９１-1の０番地が、メモリ９０-3からは、ブロック０のメモリユニット９１-2の１番地が、メモリ９０-4からは、ブロック０のメモリユニット９１-3の２番地が、それぞれ読み出される。各メモリ９０から読み出されたデータは、出力並替部６０で選択信号ＳＬ１〜ＳＬ４に従って並べ替が行われ、Ｐ／Ｓ８０から３組目のデータｄ２，ｄ１４，ｄ２６，ｄ３８が出力データＤout として順次出力される。
【００６６】
以上のような動作の繰り返しにより、図７（ａ）に示す８行１２列の行列データの行と列を入れ替えた順番で、Ｐ／Ｓ８０から出力データＤout が直列に出力される。
【００６７】
以上のように、この実施例３のインタリーブ装置は、入力側で並列データの並べ替えを行う入力並替部２０、並べ替えられたデータをそれぞれ順次格納するための複数のメモリユニット９１とブロックを備えた複数のメモリ９０と、これらのメモリユニットやブロックを順次選択して所定のアドレスにデータを書き込むカウンタ３３、及びこれらのメモリから所定の順にデータを読み出すためのカウンタ７３及び読み出したデータを更に並べ替える出力並替部６０を有している。これにより、行と列の数が異なる行列データに対しても、Ｌ個の並列データ単位に一括した並べ替え処理ができるので、ＣＰＵによる演算処理を必要とせず、高速のインタリーブ処理が可能になるという利点がある。
【００６８】
なお、以上説明した実施例１〜４は、あくまでも、この発明の技術内容を明らかにするためのものである。この発明は上記実施例１〜４にのみ限定して狭義に解釈されるものではなく、この発明の特許請求の範囲に述べる範囲内で、種々変更して実施することができる。その変形例としては、例えば、次のようなものがある。
【００６９】
（ａ）  図１及び図４では、４個のメモリ４１〜４４を用いて、４つのデータ毎に同時に書き込んで読み出す方式について説明したが、任意のｎ個のメモリ（但し、各メモリはｎ個の記憶領域を有する）を用いて、ｎデータ毎に同時に書き込んで読み出すインタリーブ処理にも同様に適用可能である。
【００７０】
その場合、入力並替部２０及び出力並替部６０は、１組目の並列データをそのまま出力し、ｉ（但し、ｉ＝２〜ｎ）組目の並列データはｉ−１だけ順番をずらして並列に出力するように構成する。
【００７１】
そして、実施例１の構成の場合には、例えば、ＲＯＭ３２，７２に格納した選択信号によって、書き込み時に、ｊ（但し、ｊ＝１〜ｎ）組目の並列データを各メモリのｊ番目アドレスに格納するように構成し、読み出し時には、ｋ（但し、ｋ＝１〜ｎ）回目の読み出しでｍ（但し、ｍ＝１〜ｎ）番目のメモリのそれぞれｋ＋ｍ−１（但し、ｋ＋ｍ−１がｎを越えるときは、ｋ＋ｍ−１−ｎ）番目のアドレスを読み出すように構成すれば良い。
【００７２】
一方、実施例２の構成の場合には、ＲＯＭ３２，７２に格納した選択信号によって、ｊ（但し、ｊ＝１〜ｎ）番目の書き込み時に、ｋ（但し、ｋ＝１〜ｎ）番目のメモリのｊ＋ｋ−１（但し、ｊ＋ｋ−１がｎを越えるときは、ｊ＋ｋ−１−ｎ）番目のアドレスにそれぞれデータを書き込むように構成し、読み出し時には、ｍ（但し、ｍ＝１〜ｎ）回目の読み出しで各メモリのｍ番目のアドレスを読み出すように構成すれば良い。
【００７３】
（ｂ）  図６では、Ｌ＝４，Ｍ＝３，Ｎ＝２を例に説明したが、これらのＬ，Ｍ，Ｎの値は任意である。
【００７４】
（ｃ）  図６では、４組のメモリ９０-1〜９０-4を用いて、４つのデータ毎に同時に書き込んで読み出す方式について説明したが、任意のＬ組のメモリ９０-1〜９０-Lを用いて、Ｌデータ毎に同時に書き込んで読み出すインタリーブ処理にも同様に適用可能である。
【００７５】
その場合、入力並替部２０及び出力並替部６０は、例えば、Ｌ進カウンタ３３-2，７３-2のカウント値ｉ（但し、ｉ＝０〜Ｌ−１）に従って、並列データの順番をｉだけずらして並列に出力するように構成する。また、ＲＯＭ７２には、例えば、Ｌ進カウンタ７３-2のカウント値ｉに従って、ｊ組目（但し、ｊ＝１〜Ｌ）のメモリ９０-Lに対するデータ読出用のアドレス信号として、ｉ＋ｊ−１（但し、ｉ＋ｊ−１がＬ以上のときは、ｉ＋ｊ−１−Ｌ）を出力するように構成すればよい。
【００７６】
（ｄ）  図６のＲＯＭ３２，７２に格納された選択信号ＳＬ１〜ＳＬ４の値の組み合わせは一例であり、その他の組み合わせでも同様のインタリーブを行うことが可能である。
【００７７】
（ｅ）  図６のインタリーブ装置では、共通の書込アドレスに従って、メモリ９０-1〜９０-4へデータを格納しておき、その後、各メモリ毎に予め定められたアドレスに従って読み出しを行うようにしているが、例えば図４のように、メモリ９０-1〜９０-4へデータを格納する時に、各メモリ毎に予め定められたアドレスに従って書き込みを行い、読み出す時には共通の読出アドレスを用いて順次読み出すようにしても良い。
【００７８】
（ｆ）  図６のインタリーブ装置では、入力並替部２０に対する選択信号をＲＯＭ３２から与え、出力並替部６０に対する選択信号をＲＯＭ７２から与えるようにしているが、例えば図５のような構成の入力並替部や出力並替部を用いることもできる。
【００７９】
（ｇ）  図１、図４または図６のインタリーブ装置を２組用意し、第１のインタリーブ装置にデータを入力している間に、第２のインタリーブ装置からインタリーブされたデータを出力し、その後、第１のインタリーブ装置からインタリーブされたデータを出力すると共に、第２のインタリーブ装置に次のデータを入力するように交互に切り替えることによって、連続データのインタリーブを行うように構成することができる。
【産業上の利用可能性】
【００８０】
本発明の活用例として、例えば、通信システムや蓄積メディアシステムにおけるデータ転送がある。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施例１を示すインタリーブ装置の構成図である。
【図２】従来のインタリーブ装置の構成図である。
【図３】図１の動作説明図である。
【図４】本発明の実施例２を示すインタリーブ装置の構成図である。
【図５】本発明の実施例３を示す入力並替部の構成図である。
【図６】本発明の実施例４を示すインタリーブ装置の構成図である。
【図７】図６の動作説明図である。
【符号の説明】
【００８２】
１０    Ｓ／Ｐ（直列並列変換部）
２０    入力並替部
２１〜２４，５１〜５４，６１〜６４，９２，９３    セレクタ
３１，３３，７１，７３    カウンタ
３２，７２    ＲＯＭ（読出専用メモリ）
４１〜４２，９０    メモリ
６０    出力並替部
８０    Ｐ／Ｓ（並列直列変換部）
９１    メモリユニット
９４，９５    デコーダ
９６    ＡＮＤゲート
【図１】
0003717912.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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