(57)【特許請求の範囲】
【請求項１】
制御入力端子へ供給される周波数制御信号に応じた周波数のパルス信号を出力する電圧制御発振器と、
前記電圧制御発振器が出力するパルス信号を受取り、その受取ったパルス信号を分周したパルス信号を出力する分周カウンタと、
外部から供給される所定周波数のパルス信号である基準信号を第１入力信号として受取り、前記分周カウンタが出力するパルス信号を第２入力信号として受取り、前記第１入力信号と前記第２入力信号との位相差に応じて所定レベルにある期間の長さが変化する比較結果信号を出力する位相比較器と、
前記位相比較器の前記比較結果信号が前記所定レベルにある期間中に前記電圧制御発振器が出力するパルス信号のパルス数をカウントするカウント手段と、
前記カウント手段のカウント値に基づいて、保持しているディジタルデータを更新するデータ保持／更新手段と、
前記データ保持／更新手段に保持されているディジタルデータに対応したアナログ信号を出力するＤＡＣと、
前記位相比較器が出力する比較結果信号を受取り、その受取った信号を平滑化した信号を出力するローパスフィルタと、
前記ローパスフィルタの出力と前記ＤＡＣの出力とを結合して、前記電圧制御発振器の前記制御入力端子へ供給される周波数制御信号を生成する結合器とを備え、
前記データ保持／更新手段が前記ディジタルデータを更新することにより、前記電圧制御発振器の自走周波数が自動調整されるようにした位相ロックループ回路において、
前記位相比較器は、
前記電圧制御発振器から出力されるパルス信号の周期と比べて充分に短い周期でクロックを発生するクロック発生手段と、
前記クロック発生手段が発生するクロックをアップカウントするアップカウント手段と、
前記クロック発生手段が発生するクロックをダウンカウントするダウンカウント手段と、
前記第１入力信号と前記第２入力信号との位相差に応じて所定レベルにある期間の長さが変化する比較結果信号を出力する出力手段と、
前記アップカウント手段、前記ダウンカウント手段、及び前記出力手段を制御する制御手段とを備え、
前記位相比較器の前記制御手段は、
前記第１入力信号がハイレベルからローレベルへ遷移したときに、前記アップカウント手段をリセットしてゼロからアップカウントを開始させるように前記アップカウント手段を制御するとともに、前記比較結果信号をノンアクティブ状態から所定の負電位レベルへ遷移させるように前記出力手段を制御し、
前記第２入力信号がハイレベルからローレベルへ遷移したときに、前記アップカウント手段のリセット前のカウント値の１／２からダウンカウントを開始させるように前記ダウンカウント手段を制御し、
前記ダウンカウント手段のカウント値がゼロになったときに、前記比較結果信号を前記所定の負電位レベルから所定の正電位レベルへ遷移させるように前記出力手段を制御し、
前記第１入力信号がローレベルからハイレベルへ遷移したときに、前記比較結果信号を前記所定の正電位レベルからノンアクティブ状態へ遷移させるように前記出力手段を制御する、
ことを特徴とする位相ロックループ回路。
【請求項２】
前記データ保持／更新手段が、マイクロコンピュータで構成されており、前記カウント手段が、前記マイクロコンピュータと、前記マイクロコンピュータに制御されるカウンタとで構成されていることを特徴とする請求項１記載の位相ロックループ回路。
【請求項３】
前記分周カウンタが出力するパルス信号が、表示装置の表示駆動回路のマスタークロックであることを特徴とする請求項１記載の位相ロックループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振器の自走周波数の自動調整機能を有する位相ロックループ回路に関する。
【０００２】
【従来の技術】
位相比較器、ローパスフィルタ、及び電圧制御発振器（ＶＣＯ）を、ループを成すように接続して構成した位相ロックループ（ＰＬＬ）回路は、多くの用途に用いられている。それら用途の一例を挙げるならば、例えば液晶ディスプレイ、有機エレクトロルミネッセンス（ＥＬ）ディスプレイ、ブラズマディスプレイなどのように、ドットマトリクス状に画素が配列されたディスプレイパネルの表示駆動回路においては、外部から供給される水平同期信号や垂直同期信号を基準信号とし、その基準信号に基づいてマスタークロックを発生させるために、このようなＰＬＬ回路が用いられている。
【０００３】
このようなディスプレイパネルの表示駆動回路では、マスタークロック周波数が高い精度と高い安定性とを有することが要求される。ところが、外部からＰＬＬ回路へ供給される基準信号の周波数と、そのＰＬＬ回路のＶＣＯの自走周波数とが大きく異なると、ＶＣＯの出力信号周波数を自走周波数から大きくシフトさせないと、ＶＣＯの出力信号周波数を基準信号の周波数にロックさせることができず、そのため、ＶＣＯの出力信号周波数が不安定になりがちであり、表示駆動回路のマスタークロックに必要な条件を満たせなくなることがある。そのため、表示駆動回路のマスタークロックを発生させるＰＬＬ回路においては、そのＰＬＬ回路のＶＣＯの自走周波数を調整することが必要とされている。
【０００４】
その調整方法として、従来、表示駆動回路のマスタークロックをカウントする周波数カウンタを調整用治具として使用し、この周波数カウンタを表示駆動回路に接続してＶＣＯの自走周波数の調整作業を行うようにしていた。しかしながらこの方法には、調整用治具を用意しなければならない上に、その調整用治具を表示駆動回路に接続するセッティングの手間を要するという問題があった。更に、表示駆動回路に調整用治具を接続するための検査端子を設けておかねばならないことがコストの点で問題となり、また、その検査端子に調整用治具が接触することによってマスタークロックの負荷が変化し、測定誤差が生じるということも問題となっていた。
【０００５】
これらの問題は、ＰＬＬ回路の動作中にＶＣＯの自走周波数の自動調整が行われるように構成した、ＶＣＯの自走周波数の自動調整機能を有するＰＬＬ回路を使用すれば回避可能であり、かかる機能を有するＰＬＬ回路の一例が、例えば、特開２００１−２１１０７２号公報に開示されている。同特許公報のＰＬＬ回路では、そのＰＬＬ回路の動作中に、周波数−データ変換器によって、ＶＣＯの出力信号周波数をディジタルデータに変換し、更に、ＤＡＣによって、そのディジタルデータをアナログ信号に変換している。そして、位相比較器の出力をローパスフィルタで平滑化した信号にこのアナログ信号を加算したものを、周波数制御信号としてＶＣＯへ入力することで、ＶＣＯの自走周波数の自動調整が行われるようにしている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特許公報のＰＬＬ回路では、周波数データ変換器を機能させるために、その周波数−データ変換器へ、高度の安定性を有する基準クロック信号を供給してやらねばならない。そのため、かかる基準クロック信号を発生するための回路を必要とし、しかも、その基準クロック信号の安定性が低下したならば、ＰＬＬ回路の動作安定性も低下してしまうという短所があった。
【０００７】
本発明はかかる事情に鑑み成されたものであり、本発明の目的は、高度の安定性を有する基準クロック信号を発生するための回路を必要とせず、従って、動作安定性がそのような回路の安定性によって影響されることのない、ＶＣＯの自走周波数の自動調整機能を有するＰＬＬ回路を提供することにある。
【０００８】
【課題を解決するための手段】
上述の目的を達成するため、本発明にかかる位相ロックループ回路は、制御入力端子へ供給される周波数制御信号に応じた周波数のパルス信号を出力する電圧制御発振器と、前記電圧制御発振器が出力するパルス信号を受取り、その受取ったパルス信号を分周したパルス信号を出力する分周カウンタと、外部から供給される所定周波数のパルス信号である基準信号を第１入力信号として受取り、前記分周カウンタが出力するパルス信号を第２入力信号として受取り、前記第１入力信号と前記第２入力信号との位相差に応じて所定レベルにある期間の長さが変化する比較結果信号を出力する位相比較器と、前記位相比較器の前記比較結果信号が前記所定レベルにある期間中に前記電圧制御発振器が出力するパルス信号のパルス数をカウントするカウント手段と、前記カウント手段のカウント値に基づいて、保持しているディジタルデータを更新するデータ保持／更新手段と、前記データ保持／更新手段に保持されているディジタルデータに対応したアナログ信号を出力するＤＡＣと、前記位相比較器が出力する比較結果信号を受取り、その受取った信号を平滑化した信号を出力するローパスフィルタと、前記ローパスフィルタの出力と前記ＤＡＣの出力とを結合して、前記電圧制御発振器の前記制御入力端子へ供給される周波数制御信号を生成する結合器とを備え、前記データ保持／更新手段が前記ディジタルデータを更新することにより、前記電圧制御発振器の自走周波数が自動調整されるようにした位相ロックループ回路において、前記位相比較器は、前記電圧制御発振器から出力されるパルス信号の周期と比べて充分に短い周期でクロックを発生するクロック発生手段と、前記クロック発生手段が発生するクロックをアップカウントするアップカウント手段と、前記クロック発生手段が発生するクロックをダウンカウントするダウンカウント手段と、前記第１入力信号と前記第２入力信号との位相差に応じて所定レベルにある期間の長さが変化する比較結果信号を出力する出力手段と、前記アップカウント手段、前記ダウンカウント手段、及び前記出力手段を制御する制御手段とを備え、前記位相比較器の前記制御手段は、前記第１入力信号がハイレベルからローレベルへ遷移したときに、前記アップカウント手段をリセットしてゼロからアップカウントを開始させるように前記アップカウント手段を制御するとともに、前記比較結果信号をノンアクティブ状態から所定の負電位レベルへ遷移させるように前記出力手段を制御し、前記第２入力信号がハイレベルからローレベルへ遷移したときに、前記アップカウント手段のリセット前のカウント値の１／２からダウンカウントを開始させるように前記ダウンカウント手段を制御し、前記ダウンカウント手段のカウント値がゼロになったときに、前記比較結果信号を前記所定の負電位レベルから所定の正電位レベルへ遷移させるように前記出力手段を制御し、前記第１入力信号がローレベルからハイレベルへ遷移したときに、前記比較結果信号を前記所定の正電位レベルからノンアクティブ状態へ遷移させるように前記出力手段を制御することを特徴とする。
【０００９】
本発明にかかる位相ロックループ（ＰＬＬ）回路では、位相比較器の比較結果信号が所定レベルにある期間中に電圧制御発振器（ＶＣＯ）が出力するパルス信号のパルス数をカウントし、そのカウント値に基づいて、データ保持／更新手段がディジタルデータを更新する。また、ＤＡＣがそのディジタルデータに対応したアナログ信号を発生する。このアナログ信号と、位相比較器の比較結果信号をローパスフィルタで平滑化した信号とを、結合器で加え合わせ、その加え合わせた信号をＶＣＯの周波数制御信号とすることで、ＶＣＯの自走周波数が自動調整されるようにした。従って、高度の安定性を有する基準クロック信号を発生するための回路を必要とせず、ＰＬＬ回路の動作安定性がそのような回路の安定性によって影響されることがないことから、高い精度と高い安定性とを有するＰＬＬ回路が得られる。
【００１０】
【発明の実施の形態】
以下に本発明の実施の形態について、図面を参照しつつ説明して行く。
図１は本発明に係るＰＬＬ回路を用いたディスプレイパネルの表示駆動回路を示したブロック図、図２は本発明の好適な実施の形態に係るＰＬＬ回路の構成を示したブロック図、図３は図２のＰＬＬ回路の位相比較器が出力する比較結果信号の状態変化を示した信号チャート、図４は図２のＰＬＬ回路の位相比較器の具体例を示したブロック図、図５は図２のＰＬＬ回路のマイクロコンピュータが実行するデータ更新アルゴリズムを示したフローチャート図である。
【００１１】
図１において、参照符号１０を付したのは、液晶ディスプレイ、有機エレクトロルミネッセンス（ＥＬ）ディスプレイ、ブラズマディスプレイなどのように、ドットマトリクス状に画素が配列された表示装置のディスプレイパネルである。ディスプレイパネル１０には、表示駆動回路として、ＲＧＢ駆動回路１２及びタイミング信号発生回路１４が接続されている。ＲＧＢ駆動回路１２は、外部から供給される映像信号Ｒ、Ｇ、Ｂに処理を施し、それら映像信号を、ディスプレイパネル１０の画素を駆動するのに適した映像信号ＶＲ、ＶＧ、ＶＢに変換する。タイミング信号発生回路１４は、外部から供給される水平同期信号ＸＨＤ及び垂直同期信号ＸＶＤに基づいて、ディスプレイパネル１０及びＲＧＢ駆動回路１２を駆動するためのタイミング信号を発生する。タイミング信号発生回路１４は、以下に説明する本発明の好適な実施の形態に係るＰＬＬ回路２０を含んでおり、このＰＬＬ回路２０は、外部から受取る水平同期信号ＸＨＤに基づいて、ディスプレイパネル１０及びＲＧＢ駆動回路１２を駆動するための水平方向マスタークロックＨＤＯを発生させている。
【００１２】
図２は本発明の好適な実施の形態に係るＰＬＬ回路２０の構成を示したブロック図であり、このＰＬＬ回路２０は、電圧制御発振器（ＶＣＯ）２２と、分周カウンタ２４と、位相比較器２６と、ローパスフィルタ（ＬＰＦ）２８と、２つの信号を結合する結合器３０とを含んでおり、それらによって、第１ループＬ１が構成されている。この第１ループＬ１は、ＶＣＯ、位相比較器、及びＬＰＦをループ状に接続して構成する一般的なＰＬＬ回路の基本構成に、更に分周カウンタと結合器とが加わったものであり、この第１ループＬ１の機能は、一般的なＰＬＬ回路のループの機能に対応したものである。
【００１３】
位相比較器２６へは、外部から水平同期信号ＸＨＤが供給されている。この水平同期信号ＸＨＤは、所定周波数（例えば１５．７３４ｋＨｚ）のパルス信号であり、ＰＬＬ回路２０をその周波数にロックさせるところの基準信号ある。ＶＣＯ２２は、制御入力端子２２ａを備えており、この制御入力端子２２ａへ供給される周波数制御信号に応じた周波数のパルス信号ＶＯＵＴを出力する。分周カウンタ２４は、ＶＣＯ２２が出力するパルス信号ＶＯＵＴを受取り、その受取ったパルス信号を分周して、水平同期信号ＸＨＤの周波数と実質的に等しい周波数のパルス信号である水平方向マスタークロックＨＤＯを出力する。そして、この水平方向マスタークロックＨＤＯが、図１のディスプレイパネル１０及びＲＧＢ駆動回路１２へ供給される。
【００１４】
位相比較器２６は、パルス信号である水平同期信号（基準信号）ＸＨＤを第１入力信号として受取り、分周カウンタ２４が出力するパルス信号である水平方向マスタークロックＨＤＯを第２入力信号として受取り、それら第１入力信号ＸＨＤと第２入力信号ＨＤＯとの位相差に応じて所定レベルにある期間の長さが変化する比較結果信号ＲＰＤを出力する。この比較結果信号ＲＰＤについては、後に更に詳細に説明する。ＬＰＦ２８は、位相比較器２６が出力する比較結果信号ＲＰＤを受取り、その受取った信号を平滑化した信号を出力する。このＬＰＦ２８の出力は、結合器３０へ、その一方の入力信号として供給されている。
【００１５】
ＰＬＬ回路２０は更に、マイクロコンピュータ３２と、カウンタ３４と、ＤＡＣ（ディジタル・アナログ・コンバータ）３６とを含んでおり、それら構成要素に上述のＶＣＯ２２及び結合器３０が加わって、第２ループＬ２が構成されている。この第２ループＬ２は、ＶＣＯの自走周波数を自動調整する機能を果たすものである。
【００１６】
マイクロコンピュータ３２は、カウンタ３４のカウント動作を制御する機能を果たしており、これらマイクロコンピュータ３２とカウンタ３４とで、位相比較器２６の比較結果信号ＲＰＤが所定レベル（図示の実施の形態では負電位−Ｅ）にある期間中にＶＣＯ２２が出力するパルス信号ＶＯＵＴのパルス数をカウントするカウント手段が構成されている。尚、図示の実施の形態では、カウンタ３４をマイクロコンピュータ３２とは別の要素として構成してあるが、マイクロコンピュータ３２に、カウンタ３４の機能を持たせるようにしてもよい。
【００１７】
マイクロコンピュータ３２は更に、そのメモリ内にディジタルデータＤＡＣ＿ＤＡＴＡを保持しており、カウンタ３４から読出したカウント値に応じて、このディジタルデータＤＡＣ＿ＤＡＴＡの値を更新する。従って、このマイクロコンピュータ３２により、カウント手段のカウント値に基づいて、保持しているディジタルデータを更新するデータ保持／更新手段が構成されている。ＤＡＣ３６へは常に最新のディジタルデータＤＡＣ＿ＤＡＴＡの値が供給されており、ＤＡＣ３６は、そのディジタルデータＤＡＣ＿ＤＡＴＡの値に対応したアナログ信号を出力している。
【００１８】
ＤＡＣ３６の出力は、結合器３０へ、その他方の入力信号として供給されている。結合器３０は、ＬＰＦ２８の出力とＤＡＣ３６の出力とを結合して、ＶＣＯ２２の制御入力端子２２ａへ供給される周波数制御信号を生成するものであり、より詳しくは、ＬＰＦ２８の出力とＤＡＣ３６の出力とを加算するようにして、それら出力を結合する。
【００１９】
図３は位相比較器２６が出力する比較結果信号ＲＰＤの状態変化を示した信号チャートである。図に示したように、位相比較器２６は、出力する比較結果信号ＲＰＤが、ノンアクティブ状態（高インピーダンス状態）ＨｉＺと、所定の負電位（第１レベル）−Ｅと、所定の正電位（第２レベル）＋Ｅとの、３通りの状態を取るように構成されている。また、位相比較器２６は更に（ａ）第１入力信号ＸＨＤがハイレベル（第１レベル）からローレベル（第２レベル）へ遷移したときに、この位相比較器２６の比較結果信号ＲＰＤがノンアクティブ状態ＨｉＺから負電位−Ｅへ遷移し、（ｂ）第１入力信号ＸＨＤがローレベルにある間に、この位相比較器２６の比較結果信号ＲＰＤが負電位−Ｅから正電位＋Ｅへ遷移し、（ｃ）第１入力信号ＸＨＤがローレベルからハイレベルへ遷移したときに、この位相比較器２６の比較結果信号ＲＰＤが正電位＋Ｅからノンアクティブ状態ＨｉＺへ遷移し、（ｄ）第１入力信号ＸＨＤと第２入力信号ＨＤＯとの位相差に応じて、この位相比較器２６の比較結果信号ＲＰＤが負電位−Ｅにある期間の長さＡと、この位相比較器２６の比較結果信号ＲＰＤが正電位＋Ｅにある期間の長さＢとが変化するように構成されている。
【００２０】
ＬＰＦ２８は、比較結果信号ＲＰＤを平滑化した信号を出力するため、位相比較器２６の比較結果信号ＲＰＤが負電位−Ｅにある期間の長さＡが長くなり、正電位＋Ｅにある期間の長さＢが短くなるほど、ＬＰＦ２８の出力信号のレベルは低下する。逆に、比較結果信号ＲＰＤが負電位−Ｅにある期間の長さＡが短くなり、正電位＋Ｅにある期間の長さＢが長くなるほど、ＬＰＦ２８の出力信号のレベルは上昇する。そして、それら期間の長さＡとＢとが等しいとき、ＬＰＦ２８の出力信号のレベルはニュートラルになる。
【００２１】
尚、以上の説明において、第１入力信号ＸＨＤのレベルに関しては、ハイレベルを第１レベル、ローレベルを第２レベルとし、位相比較器２６の比較結果信号ＲＰＤのレベルに関しては、負電位−Ｅを第１レベル、正電位＋Ｅを第２レベルとして説明したが、いずれを第１レベルと見なし、いずれを第２レベルと見なしても機能上は全く変わるところはない。
【００２２】
位相比較器２６は、出力する比較結果信号ＲＰＤが、上に説明したように変化するものであれば、いかなる構成のものでもよく、図４にその１つの具体例を示した。図４において、位相比較器２６は、ＶＣＯ２２の出力信号ＶＯＵＴの周期と比べて充分に短い周期でクロックを発生するクロック発生回路５０と、クロック発生回路５０が出力するクロックをアップカウントするアップカウンタ５２と、クロック発生回路５０が出力するクロックをダウンカウントするダウンカウンタ５４と、位相比較器２６の比較結果信号ＲＰＤを発生する出力回路５６と、それらアップカウンタ５２、ダウンカウンタ５４、及び出力回路５６の動作を制御する制御回路５８とで構成されており、制御回路５８には、第１入力信号ＸＨＤ及び第２入力信号ＨＤＯが入力している。
【００２３】
制御回路５８は、アップカウンタ５２及びダウンカウンタ５４のカウント動作を次のように制御している。先ず、第１入力信号ＸＨＤがハイレベルからローレベルへ遷移するたびに、アップカウンタ５２をリセットして、クロック発生回路５０から送出されるクロックのアップカウントをゼロから開始させる。また、そのリセットに際しては、リセット直前のアップカウンタ５２のカウント値を２分の１にした値をダウンカウンタ５４にセットする。更に、制御回路５８は、第２入力信号ＨＤＯがハイレベルからローレベルへ遷移するたびに、ダウンカウンタ５４の動作を開始させて、アップカウンタ５２のリセットに際してセットしたカウント値からダウンカウントを開始させる。そして、制御回路５８は、ダウンカウンタ５４のカウント値をモニタして、そのカウント値がゼロになる時点を特定する。
【００２４】
制御回路５８は、出力回路５６を次のように制御している。先ず、第１入力信号ＸＨＤがハイレベルからローレベルへ遷移したときに、位相比較器２６の比較結果信号ＲＰＤを、ノンアクティブ状態ＨｉＺから負電位−Ｅへ遷移させる。また、ダウンカウンタ５４のカウント値がゼロになったときに、比較結果信号ＲＰＤを負電位−Ｅから正電位＋Ｅへ遷移させる。そして、第１入力信号ＸＨＤがローレベルからハイレベルへ遷移したときに、比較結果信号ＲＰＤを正電位＋Ｅからノンアクティブ状態ＨｉＺへ遷移させる。
【００２５】
以上の構成によれば、第１入力信号ＸＨＤと第２入力信号ＨＤＯとの位相差が所定の大きさのときにだけ、位相比較器２６の比較結果信号ＲＰＤが負電位−Ｅにある期間の長さＡと正電位＋Ｅにある期間の長さＢとが等しくなる。そして、それら期間の長さが等しいときには、ＬＰＦ２８の出力レベルはニュートラルになり、ＶＣＯ２２の制御入力端子２２ａへ供給される周波数制御信号は、ＤＡＣ３６の出力だけから成るようになる。従ってこのとき、ＰＬＬ回路２０は、基準信号ＸＨＤによって何ら影響を受けることなく動作しており、即ち、このときのＶＣＯ２２の出力信号ＶＯＵＴの周波数は、ＶＣＯ２２の自走周波数となっている。
【００２６】
ＶＣＯ２２の自走周波数は、ＤＡＣ３６の出力に応じて変化し、従って、マイクロコンピュータ３２のメモリに保持されているディジタルデータＤＡＣ＿ＤＡＴＡの値に応じて変化する。また、マイクロコンピュータ３２は、カウンタ３４のカウンタ値に応じてディジタルデータＤＡＣ＿ＤＡＴＡを更新する。従って、カウンタ３４によってカウントされる、比較結果信号ＲＰＤが負電位−Ｅにある期間中にＶＣＯ２２が出力するパルス信号ＶＯＵＴのパルス数に応じて、ＶＣＯ２２の自走周波数が調整されることになる。この自走周波数の調整のためのマイクロコンピュータ３２の動作について、以下に、図３の信号チャートと、図４のフローチャートとを参照して説明する。
【００２７】
ＶＣＯ２２の自走周波数の自動調整はＰＬＬ回路２０の動作中に行われるが、この自動調整は、絶え間なく実行し続ける必要はなく、適当な間隔を置いて実行するようにすればよい。また、マイクロコンピュータ３２は、ＰＬＬ回路２０の構成要素としての機能しか果たさない専用のものとするよりも、ディスプレイパネル１０を装備した表示装置の様々な機能を制御するマイクロコンピュータと兼用することが経済的である。そのため、図示の実施の形態では、マイクロコンピュータ３２が、ＶＣＯ２２の自走周波数の自動調整を行うためのプログラムを、定期的に起動するようにしている。この自走周波数自動調整プログラムを起動した時点では、ＰＬＬ回路２０は既に動作しているため、ＶＣＯ２２の出力信号ＶＯＵＴの周波数は、基準信号ＸＨＤの周波数に分周カウンタ２４の分周比Ｒを乗じた周波数にロックしている。ただし、表示装置の電源を投入してからはじめて自走周波数自動調整プログラムが起動されたときには、ＶＣＯの自走周波数は、一般的に、基準信号ＸＨＤの周波数に分周カウンタ２４の分周比Ｒを乗じた周波数からずれており、また、はじめて起動されたのではない場合でも、自動周波数自動調整プログラムを前回実行したときから時間が経過したことによるＰＬＬ回路の温度変化などによって、ＶＣＯ２２の自走周波数が、基準信号ＸＨＤの周波数に分周カウンタ２４の分周比Ｒを乗じた周波数からずれていることがある。
【００２８】
ＶＣＯ２２の自走周波数が、基準信号ＸＨＤの周波数に分周カウンタ２４の分周比Ｒを乗じた周波数より高くなっているときには、ＬＰＦ２８の出力レベルが上がっており、そのためＶＣＯ２２へ入力している周波数制御信号のレベルが上がっているために、第１入力信号ＸＨＤと第２入力信号ＨＤＯとの間の位相差の縮小が抑止されており、このとき、位相比較器２６から出力されている比較結果信号ＲＰＤは、図３の（ｃ）に示したように、負電位−Ｅにある期間の長さＡが短く、正電位＋Ｅにある期間の長さＢが長くなっている。
【００２９】
逆に、ＶＣＯ２２の自走周波数が、基準信号ＸＨＤの周波数に分周カウンタ２４の分周比Ｒを乗じた周波数より低くなっているときには、ＬＰＦ２８の出力レベルが下がっており、そのためＶＣＯ２２へ入力している周波数制御信号のレベルが下がっているために、第１入力信号ＸＨＤと第２入力信号ＨＤＯとの間の位相差の拡大が抑止されており、このとき、位相比較器２６から出力されている比較結果信号ＲＰＤは、図３の（ｄ）に示したように、負電位−Ｅにある期間の長さＡが長く、正電位＋Ｅにある期間の長さＢが短くなっている。
【００３０】
そして、ＶＣＯ２２の自走周波数と、基準信号ＸＨＤの周波数に分周カウンタ２４の分周比Ｒを乗じた周波数とが等しくなっているときには、位相比較器２６の比較結果信号ＲＰＤは、図３の（ｂ）に示したように、負電位−Ｅにある期間の長さＡと、正電位＋Ｅにある期間の長さＢとが等しくなっており、そのため、ＬＰＦ２８の出力レベルはニュートラルになっており、ＶＣＯ２２の出力信号ＶＯＵＴの周波数は、自走周波数になっている。
【００３１】
また、カウンタ３４によってカウントされる、位相比較器２６の比較結果信号ＲＰＤが負電位−Ｅにある期間中にＶＣＯ２２が出力するパルス信号ＶＯＵＴのパルス数（以下「カウント値Ｎ」という）は、位相結果信号ＲＰＤが負電位−Ｅにある期間の長さＡに応じて変化する。このカウント値Ｎの評価を行うために、マイクロコンピュータ３２のメモリには、比較結果信号ＲＰＤが負電位−Ｅにある期間の長さＡと正電位＋Ｅにある期間の長さＢとが等しいときの、そのパルス数（以下「基準カウント値Ｎ０」という）の値が予め格納されている。
【００３２】
マイクロコンピュータ３２は、自走周波数自動調整プログラムを開始したならば、図５に示したように、先ず、タイマをセットして、ゼロから計時を開始させ（５０２）。続いて、そのタイマの値が所定の値を超えているか否かを判定する（５０４）。このタイマは、自走周波数自動調整プログラムを開始してからの経過時間を示すものであり、マイクロコンピュータ３２は、このタイマの値を調べることでその経過時間をチェックして、時間切れか否かを判定する。最初にブロック５０２からこのブロック５０４へ進んで来たときには、即ち、タイマをセットした直後には、この判定結果は「ＮＯ」であり、そのため処理の流れはブロック５０６へ進む。
【００３３】
ブロック５０６では、マイクロコンピュータ３２は、カウンタ３４を制御して位相比較器２６の比較結果信号ＲＰＤが負電位−Ｅにある期間中にＶＣＯ２２が出力するパルス信号ＶＯＵＴのパルス数をカウントさせ、そのカウント値Ｎを読取る。
【００３４】
続いてマイクロコンピュータ３２は、読取ったカウント値Ｎを基準カウント値Ｎ０と比較する（５０８）。もし、それらカウント値の差（Ｎ−Ｎ０）が所定の許容範囲内にあったならば（Ｎ０−ε＜Ｎ＜Ｎ０＋ε）、これは、ＶＣＯ２２の自走周波数が、望ましい周波数範囲（即ち、基準信号ＸＨＤの周波数に分周カウンタの分周比Ｒを乗じた周波数に十分近い周波数範囲）に調整されていることを意味しており、この場合には、マイクロコンピュータ３２は自走周波数自動調整プログラムを終了する。これは正常終了である。
【００３５】
一方、それらカウント値の差（Ｎ−Ｎ０）が所定の許容範囲から外れており、しかも、カウント値Ｎが基準カウント値Ｎ０より小さかったならば（Ｎ＜Ｎ０−ε）、これは、ＶＣＯ２２の自走周波数が高すぎることを意味しており、このとき、位相比較器２６の比較結果信号ＲＰＤは図３の（ｃ）のようになっている。この場合には、続いてマイクロコンピュータ３２は、ディジタルデータＤＡＣ＿ＤＡＴＡの値を増大させて（５１０）ＶＣＯ２２の自走周波数を下げるようにする。
【００３６】
また、それらカウント値の差（Ｎ−Ｎ０）が所定の許容範囲から外れており、しかも、カウント値Ｎが基準カウント値Ｎ０より大きかったならば（Ｎ＞Ｎ０＋ε）、これは、ＶＣＯ２２の自走周波数が低すぎることを意味しており、このとき、位相比較器２６の比較結果信号ＲＰＤは図３の（ｄ）のようになっている。この場合には、続いてマイクロコンピュータ３２は、ディジタルデータＤＡＣ＿ＤＡＴＡの値を減少させて（５１２）ＶＣＯ２２の自走周波数を上げるようにする。
【００３７】
ただし、個別のブロック４１０及び４１２で示した以上の２つの処理はいずれも、ディジタルデータＤＡＣ＿ＤＡＴＡの値をＯで表すとき、「Ｏ＝Ｏ＋（Ｎ０−Ｎ）×Ｋ」で表される処理として実行され、ここでＫは補正係数である。
【００３８】
ブロック５１０と、ブロック５１２とのいずれからも、処理の流れはブロック５０４へループバックし、そこでは再び、前述のタイマの値が所定の値を超えているか否かを調べることで、時間切れか否かの判定が行われる。ＰＬＬ回路２０またはそれに関連する回路に何らかの不具合が発生していて、自走周波数自動調整プログラムを実行し続けていても、ＶＣＯ２２の自走周波数が望ましい周波数範囲に到達できない場合には、処理の流れがループしている間に、前述のタイマの値が所定の値を超え、その場合には、処理の流れはブロック５０４からブロック５１４へ分岐し、そこで異常終了を知らせるアラームを発した後に処理を終了する。このように、自走周波数自動調整プログラムを起動してから所定の時間が経過しても、ＶＣＯ２２の自走周波数の自動調整が完了しない場合には、この自動調整プログラムを異常終了させるようにしているため、自動調整のためのプロセスが永久ループとなってマイクロコンピュータ３２のその他の機能に悪影響が及ぶという事態が防止される。また、この異常終了により不良装置の検出も同時に可能となる。
【００３９】
【発明の効果】
以上の説明から明らかなように、本発明にかかる位相ロックループ（ＰＬＬ）回路は、制御入力端子へ供給される周波数制御信号に応じた周波数のパルス信号を出力する電圧制御発振器と、前記電圧制御発振器が出力するパルス信号を受取り、その受取ったパルス信号を分周したパルス信号を出力する分周カウンタと、外部から供給される所定周波数のパルス信号である基準信号を第１入力信号として受取り、前記分周カウンタが出力するパルス信号を第２入力信号として受取り、前記第１入力信号と前記第２入力信号との位相差に応じて所定レベルにある期間の長さが変化する比較結果信号を出力する位相比較器と、前記位相比較器の前記比較結果信号が前記所定レベルにある期間中に前記電圧制御発振器が出力するパルス信号のパルス数をカウントするカウント手段と、前記カウント手段のカウント値に基づいて、保持しているディジタルデータを更新するデータ保持／更新手段と、前記データ保持／更新手段に保持されているディジタルデータに対応したアナログ信号を出力するＤＡＣと、前記位相比較器が出力する比較結果信号を受取り、その受取った信号を平滑化した信号を出力するローパスフィルタと、前記ローパスフィルタの出力と前記ＤＡＣの出力とを結合して、前記電圧制御発振器の前記制御入力端子へ供給される周波数制御信号を生成する結合器とを備え、前記データ保持／更新手段が前記ディジタルデータを更新することにより、前記電圧制御発振器の自走周波数が自動調整されるようにした位相ロックループ回路において、前記位相比較器は、前記電圧制御発振器から出力されるパルス信号の周期と比べて充分に短い周期でクロックを発生するクロック発生手段と、前記クロック発生手段が発生するクロックをアップカウントするアップカウント手段と、前記クロック発生手段が発生するクロックをダウンカウントするダウンカウント手段と、前記第１入力信号と前記第２入力信号との位相差に応じて所定レベルにある期間の長さが変化する比較結果信号を出力する出力手段と、前記アップカウント手段、前記ダウンカウント手段、及び前記出力手段を制御する制御手段とを備え、前記位相比較器の前記制御手段は、前記第１入力信号がハイレベルからローレベルへ遷移したときに、前記アップカウント手段をリセットしてゼロからアップカウントを開始させるように前記アップカウント手段を制御するとともに、前記比較結果信号をノンアクティブ状態から所定の負電位レベルへ遷移させるように前記出力手段を制御し、前記第２入力信号がハイレベルからローレベルへ遷移したときに、前記アップカウント手段のリセット前のカウント値の１／２からダウンカウントを開始させるように前記ダウンカウント手段を制御し、前記ダウンカウント手段のカウント値がゼロになったときに、前記比較結果信号を前記所定の負電位レベルから所定の正電位レベルへ遷移させるように前記出力手段を制御し、前記第１入力信号がローレベルからハイレベルへ遷移したときに、前記比較結果信号を前記所定の正電位レベルからノンアクティブ状態へ遷移させるように前記出力手段を制御するものである。
【００４０】
この構成によれば、位相比較器の比較結果信号が所定レベルにある期間中に電圧制御発振器が出力するパルス信号のパルス数をカウントするカウント手段のカウント値に基づいて、データ保持／更新手段がディジタルデータを更新することにより、電圧制御発振器の自走周波数が自動調整されるため、高度の安定性を有する基準クロック信号を発生するための回路を必要とせず、従って、ＰＬＬ回路の動作安定性がそのような回路によって影響されることがないことから、高い精度と高い安定性とを有するＰＬＬ回路が得られる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ回路を用いた表示装置の表示駆動回路を示したブロック図である。
【図２】本発明の好適な実施の形態に係るＰＬＬ回路の構成を示したブロック図である。
【図３】図２のＰＬＬ回路の位相比較器が出力する比較結果信号の状態変化を示した信号チャートである。
【図４】図２のＰＬＬ回路の位相比較器の具体例を示したブロック図である。
【図５】図２のＰＬＬ回路のマイクロコンピュータが実行するデータ更新アルゴリズムを示したフローチャート図である。
【符号の説明】
１０……ディスプレイパネル、１２……ＲＧＢ駆動回路、１４……タイミング信号発生回路、２０……位相ロックループ（ＰＬＬ）回路、２２……電圧制御発振器（ＶＣＯ）、２４……分周カウンタ、２６……位相比較器、２８……ローパスフィルタ（ＬＰＦ）、３０……結合器、３２……マイクロコンピュータ、３４……カウンタ、３６……ＤＡＣ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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