(57)【特許請求の範囲】
【請求項１】
入力信号を駆動する駆動回路と、上記駆動回路の出力信号を反転する反転信号生成回路と、上記反転信号生成回路が生成する正転信号と反転信号とを入力する第１のレベル変換回路と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが縦列接続されている出力段回路とを具備し、上記出力段回路を構成するトランジスタのうちで、電源に接続されているＰＭＯＳトランジスタのゲートに上記第１のレベル変換回路の出力端子が接続されている半導体出力回路において、
上記反転信号生成回路が生成する正転信号と反転信号とを入力する第２のレベル変換回路を有し、上記出力段回路を構成するトランジスタのうちで、最下段ＮＭＯＳトランジスタのゲートに、上記第２のレベル変換回路の出力端子が接続され、
上記第１と第２のレベル変換回路の各々は、第１と第２のＰＭＯＳトランジスタで構成されるラッチ回路と、該ラッチ回路と縦列に接続するレベルシフト回路と、該レベルシフト回路と縦列に接続し上記反転信号をゲート入力とする第１のＮＭＯＳトランジスタ及び上記正転入力をゲート入力とする第２のＮＭＯＳトランジスタで構成されるラッチ反転回路とで構成され、
上記第１のレベル変換回路は、上記第２のＮＭＯＳトランジスタが縦列に接続する上記レベルシフト回路と上記ラッチ回路との接続ノードを出力端子とし、
上記第２のレベル変換回路は、上記第２のＮＭＯＳトランジスタと上記レベルシフト回路との接続ノードを出力端子とすることを特徴とする半導体出力回路。
【請求項２】
請求項１において、
上記第１のレベル変換回路の第２の出力端子に入力端子が接続されている第３のレベル変換回路を有し、上記出力段回路を構成するトランジスタのうちで、上記半導体出力回路の出力端子に接続されているＰＭＯＳトランジスタのゲートに、上記第３のレベル変換回路の出力端子が接続されていることを特徴とする半導体出力回路。
【請求項３】
請求項１において、
上記第１のレベル変換回路の第２の出力端子に入力端子が接続されている第３のレベル変換回路を有し、上記出力段回路を構成するトランジスタのうちで、上記半導体出力回路の出力端子に接続されているＮＭＯＳトランジスタのゲートに、上記第３のレベル変換回路の出力端子が接続されていることを特徴とする半導体出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ出力段回路に係り、特に、チップ内部回路が、チップの出力信号電圧レベルに比較して、非常に低い電源電圧で動作しても、高速である半導体出力回路に関する。
【０００２】
【従来の技術】
図４は、従来の半導体出力回路ＳＣ１１を示す回路図である。
【０００３】
従来の半導体出力回路ＳＣ１１は、駆動回路１０と、反転信号生成回路２０と、レベル変換回路３０と、出力段回路４０とによって構成されている。
【０００４】
（参考文献：A Fully Depleted CMOS/SIMOX LSI Scheme Using a LVTTL-Compatible and Over-１０00-VESD-Hardness I/O Circuit for Reduction in Active and Static Power Consumption, Yusuke Ohtomo et.al., IEICE Trans. Electron. VOL.E80-C, p.458 Fig. 5, March 1997）。
【０００５】
駆動回路１０の入力端子が、従来の半導体出力回路ＳＣ１１の入力端子である。駆動回路１０の出力端子は、反転信号生成回路２０の入力端子に接続されている。反転信号生成回路２０の正転出力端子は、レベル変換回路３０の第１の入力端子に接続され、反転信号生成回路２０の反転出力端子は、レベル変換回路３０の第２の入力端子と、出力段回路４０の最下位に位置するＮＭＯＳトランジスタのゲートとに接続されている。
【０００６】
レベル変換回路３０の出力端子は、出力段回路４０の最上部に位置するＰＭＯＳトランジスタのゲートに接続されている。出力段回路４０の出力端子が、従来の半導体出力回路ＳＣ１１の出力端子である。
【０００７】
また、従来の半導体出力回路ＳＣ１１は、低電位電源Ｖｄｄと高電位電源ＶｄｄＯとを使用する。
【０００８】
駆動回路１０と反転信号発生回路２０との電源は、低電位電源Ｖｄｄに接続され、グランド端子はそれぞれ、従来の半導体出力回路ＳＣ１１のグランド端子に接続されている。レベル変換回路３０の電源端子は、高電位電源ＶｄｄＯに接続され、レベル固定端子は、低電位電源Ｖｄｄに接続され、グランド端子は、従来の半導体出力回路ＳＣ１１のグランド端子に接続されている。
【０００９】
出力段回路４０の電源端子は、高電位電源ＶｄｄＯに接続され、レベル固定端子は、低電位電源Ｖｄｄに接続され、グランド端子は、従来の半導体出力回路ＳＣ１１のグランド端子に接続されている。
【００１０】
次に、従来の半導体出力回路ＳＣ１１の動作について説明する。
【００１１】
従来の半導体出力回路ＳＣ１１は、低電位電源Ｖｄｄ（たとえば１．８Ｖ）で動作する内部回路の信号、すなわちハイレベルが低電位電源Ｖｄｄ（たとえば１．８Ｖ）であり、ローレベルが０Ｖである信号を、ハイレベルが高電位電源ＶｄｄＯ（たとえば３．３Ｖ）であり、ローレベルが０Ｖである大振幅信号に増幅し、出力する回路である。内部回路の小振幅信号は、駆動回路１０を介して、反転信号生成回路２０によって、正転信号と反転信号とが生成される。
【００１２】
これらの信号は、レベル変換回路３０の差動ＮＭＯＳトランジスタのゲートにそれぞれ、入力される。レベル変換回路３０は、ハイレベルが低電位電源Ｖｄｄであり、ローレベルが０Ｖである信号を、ハイレベルが高電位電源ＶｄｄＯであり、ローレベルが低電位電源Ｖｄｄである信号に変換する。
【００１３】
レベル変換回路３０の差動ＮＭＯＳトランジスタのドレインは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが縦列接続されている縦列接続回路におけるＮＭＯＳトランジスタのソースに接続され、上記縦列接続回路におけるＮＭＯＳトランジスタのゲートとＰＭＯＳトランジスタのゲートとに、低電位電源Ｖｄｄが印加されている。
【００１４】
これによって、レベル変換回路３０を構成するトランジスタのソース／ドレイン間に印加される電圧を、分割し、低減する。上記縦列接続されているＮＭＯＳトランジスタとＰＭＯＳトランジスタとにおけるＰＭＯＳトランジスタのソースには、クロスカップル接続されているＰＭＯＳトランジスタのドレインが接続されている。クロスカップルしたＰＭＯＳトランジスタのソースは、電源高電位電源ＶｄｄＯに接続されている。
【００１５】
クロスカップルしたＰＭＯＳトランジスタが完全にＯＮすると、出力端子のハイレベルが高電位電源ＶｄｄＯになり、クロスカップルしたＰＭＯＳトランジスタがオフ近くになると、駆動ＮＭＯＳトランジスタの駆動力で決まるローレベル（低電位電源Ｖｄｄに設計）が出力される。
【００１６】
出力段回路４０では、最上段のＰＭＯＳトランジスタと最下段のＮＭＯＳトランジスタとが出力端子Ｙを駆動する。出力段回路４０において、ゲートが低電位電源Ｖｄｄに接続されているＰＭＯＳトランジスタとＮＭＯＳトランジスタとは、各ソースを低電位電源Ｖｄｄ＋Ｖｔｈ（Ｖｔｈはトランジスタの閾値）の電位にクランプし、したがって、縦列接続されているトランジスタのソース／ドレイン間に印加される電圧を分割し、低減する。
【００１７】
これによって、出力段回路４０を構成するトランジスタのソース／ドレイン耐圧が、電源高電位電源ＶｄｄＯの電圧よりも低い場合でも、出力段回路４０とレベル変換回路３０内のトランジスタヘの印加電圧を低減しながら、ハイレベルが高電位電源ＶｄｄＯである信号を出力する。
【００１８】
【発明が解決しようとする課題】
ところで、従来の半導体出力回路ＳＣ１１では、たとえば高電位電源ＶｄｄＯの電圧を３.３Ｖとし、低電位電源Ｖｄｄの電圧を１．０Ｖ以下に低下させて使用する場合、出力段回路４０の電流駆動力が著しく低下し、信号のデューティ比が悪くなるという問題があり、しかも、高速な信号を出力できなくなるという問題がある。
【００１９】
図５は、従来の半導体出力回路ＳＣ１１において、出力段回路４０のＮＭＯＳトランジスタとＰＭＯＳトランジスタとの駆動電流を、内部電源低電位電源Ｖｄｄの電圧をパラメータとして示す図である。
【００２０】
従来の半導体出力回路ＳＣ１１では、内部回路の低電位電源Ｖｄｄが低いときに、ＮＭＯＳトランジスタ側の電流駆動力が著しく低下することが、図５を見れば、理解できる。
【００２１】
つまり、内部電源低電位電源Ｖｄｄの電圧が１．０Ｖ未満になると、ＮＭＯＳトランジスタの電流駆動力が、ＰＭＯＳトランジスタの電流駆動力の５分の１以下になる。これによって、出力信号の立ち上がり遷移時間に対して、降下遷移時間が約５倍に増大し、出力信号のデューティ比が著しく大きくなる。そして、増大した降下遷移時間によって、高速の信号を出力できなくなる。
【００２２】
これを補償する方法として、ＮＭＯＳトランジスタのトランジスタチャネル幅を５倍以上に拡大する方法がある。
【００２３】
しかし、出力段回路４０の面積が大幅に増大するという新たな問題が生じる。また、低電位電源Ｖｄｄの電圧をさらに低下させ、０．５Ｖ付近まで低下させて使用すると、ＮＭＯＳトランジスタの電流駆動力が、ＰＭＯＳトランジスタの電流駆動力の７０分の１になり、チャネル幅を増加しても、現実的な面積では対処不可能になる。
【００２４】
つまり、従来の半導体出力回路ＳＣ１１は、高電位電源ＶｄｄＯの電圧に対して、低電位電源Ｖｄｄの電圧が極めて低い場合には、出力段回路４０の電流駆動力が著しく低下し、信号のデューティ比が悪くなり、しかも、高速な信号を出力できないという問題がある。
【００２５】
本発明は、高電位電源ＶｄｄＯの電圧に対して、低電位電源Ｖｄｄの電圧が極めて低い場合でも、良好なデューティ比を持ち、高速な信号を出力することができる半導体出力回路を提供することを目的とするものである。
【００２６】
【課題を解決するための手段】
本発明は、入力信号を駆動する駆動回路と、上記駆動回路の出力信号を反転する反転信号生成回路と、上記反転信号生成回路が生成する正転信号と反転信号とを入力する第１のレベル変換回路と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが縦列接続されている出力段回路とを具備し、上記出力段回路を構成するトランジスタのうちで、電源に接続されているＰＭＯＳトランジスタのゲートに上記第１のレベル変換回路の出力端子が接続されている半導体出力回路において、上記反転信号生成回路が生成する正転信号と反転信号とを入力する第２のレベル変換回路を有し、上記出力段回路を構成するトランジスタのうちで、最下段ＮＭＯＳトランジスタのゲートに、上記第２のレベル変換回路の出力端子が接続され、上記第１と第２のレベル変換回路の各々は、第１と第２のＰＭＯＳトランジスタで構成されるラッチ回路と、該ラッチ回路と縦列に接続するレベルシフト回路と、該レベルシフト回路と縦列に接続し上記反転信号をゲート入力とする第１のＮＭＯＳトランジスタ及び上記正転入力をゲート入力とする第２のＮＭＯＳトランジスタで構成されるラッチ反転回路とで構成され、上記第１のレベル変換回路は、上記第２のＮＭＯＳトランジスタが縦列に接続する上記レベルシフト回路と上記ラッチ回路との接続ノードを出力端子とし、上記第２のレベル変換回路は、上記第２のＮＭＯＳトランジスタと上記レベルシフト回路との接続ノードを出力端子とすることを特徴とする半導体出力回路である。
【００２９】
【発明の実施の形態および実施例】
図１は、本発明の第１の実施例である半導体出力回路ＳＣ１を示す回路図である。
【００３０】
半導体出力回路ＳＣ１は、駆動回路１０と、反転信号生成回路５０と、第１のレベル変換回路６１と、第２のレベル変換回路６２と、出力段回路４０とを有する。
【００３１】
駆動回路１０の入力端子は、半導体出力回路ＳＣ１の入力端子である。駆動回路１０の出力端子は、反転信号生成回路５０の入力端子に接続されている。
【００３２】
反転信号生成回路５０の正転出力端子は、第１のレベル変換回路６１の第１の入力端子と、第２のレベル変換回路６２の第１の入力端子とに接続され、反転出力端子は、第１のレベル変換回路６１の第２の入力端子と、第２のレベル変換回路６２の第２の入力端子とに接続されている。
【００３３】
第１のレベル変換回路６１の出力端子は、出力段回路４０の最上部に位置するＰＭＯＳトランジスタのゲートに接続されている。第２のレベル変換回路６２の出力端子は、出力段回路４０の最下部に位置するＮＭＯＳトランジスタのゲートに接続されている。
【００３４】
出力段回路４０の出力端子は、半導体出力回路ＳＣ１の出力端子である。
【００３５】
また、半導体出力回路ＳＣ１では、低電位電源Ｖｄｄと高電位電源ＶｄｄＯとを使用する。駆動回路１０と反転信号発生回路５０との電源は、低電位電源Ｖｄｄに接続され、グランド端子はそれぞれ、半導体出力回路ＳＣ１のグランド端子に接続されている。第１のレベル変換回路６１と第２のレベル変換回路６２との電源端子は、高電位電源ＶｄｄＯに接続され、レベル固定端子は、低電位電源Ｖｄｄに接続され、グランド端子は、半導体出力回路ＳＣ１のグランド端子に接続されている。
【００３６】
出力段回路４０の電源端子は、高電位電源ＶｄｄＯに接続され、レベル固定端子は、低電位電源Ｖｄｄに接続され、グランド端子は、半導体出力回路ＳＣ１のグランド端子に接続されている。ただし、レベル固定端子に与える電圧は、低電位電源Ｖｄｄの電圧に限らず、トランジスタの耐圧に応じて、高電位電源ＶｄｄＯから生成し、低電位電源Ｖｄｄよりも高い電圧を与えることもあり得る。
【００３７】
次に、半導体出力回路ＳＣ１の動作について説明する。
【００３８】
半導体出力回路ＳＣ１は、低電位電源Ｖｄｄ（たとえば０．５Ｖ）で動作する内部回路の信号、すなわちハイレベル低電位電源Ｖｄｄ（たとえば０．５Ｖ）、ローレベル０Ｖの信号を、ハイレベルが高電位電源ＶｄｄＯ（たとえば３．３Ｖ）であり、ローレベルが０Ｖである大振幅信号に増幅し、出力する回路である。
【００３９】
内部回路の小振幅信号は、駆動回路１０を介して、反転信号生成回路５０に入力され、反転信号生成回路５０が、正転信号と反転信号とを生成する。
【００４０】
これら生成された正転信号、反転信号は、第１のレベル変換回路６１の差動ＮＭＯＳトランジスタのゲートと、第２のレベル変換回路６２の差動ＮＭＯＳトランジスタのゲートとに、それぞれ印加されている。
【００４１】
ハイレベルが低電位電源Ｖｄｄであり、ローレベルが０Ｖである信号を、第１のレベル変換回路６１が、ハイレベルが高電位電源ＶｄｄＯであり、ローレベルが低電位電源Ｖｄｄである信号に変換する。第１のレベル変換回路６１の差動ＮＭＯＳトランジスタのドレインは、縦列接続されているＮＭＯＳトランジスタとＰＭＯＳトランジスタとのうちのＮＭＯＳトランジスタのソースに接続され、縦列接続されているＮＭＯＳトランジスタとＰＭＯＳトランジスタとの各ゲートには、低電位電源Ｖｄｄ（または低電位電源Ｖｄｄと高電位電源ＶｄｄＯとの中間の電圧）が印加される。
【００４２】
これによって、レベル変換回路６１、６２を構成するトランジスタのソース／ドレイン間に印加される電圧を分割し、低減する。
【００４３】
縦列接続されているＮＭＯＳトランジスタとＰＭＯＳトランジスタとのうちのＰＭＯＳトランジスタのソースには、クロスカップル接続したＰＭＯＳトランジスタのドレインが接続されている。クロスカップルしたＰＭＯＳトランジスタのソースは、電源高電位電源ＶｄｄＯに接続されている。
【００４４】
クロスカップルしたＰＭＯＳトランジスタが完全にＯＮすると、出力端子のハイレベルが高電位電源ＶｄｄＯになり、逆に、クロスカップルしたＰＭＯＳトランジスタがオフ近くになると、駆動ＮＭＯＳトランジスタの駆動力で決まるローレベル（低電位電源Ｖｄｄに設計）が出力される。
【００４５】
一方、第２のレベル変換回路６２は、第１のレベル変換回路６１における上記動作と同様の動作を行うが、第２のレベル変換回路６２は、出力信号の取り出しノードが異なるので、その出力信号レベルが異なる。すなわち、差動ＮＭＯＳトランジスタの出力ノード側のＮＭＯＳトランジスタがオンすると、０Ｖであるローレベルを出力し、そのＮＭＯＳトランジスタがオフすると、ドレインに縦列接続されているＰＭＯＳトランジスタとＮＭＯＳトランジスタとの大きさによって決まる低電位電源Ｖｄｄと高電位電源ＶｄｄＯとの中間電位であるハイレベルを出力する。
【００４６】
出力段回路４０では、最上段のＰＭＯＳトランジスタと最下段のＮＭＯＳトランジスタとが、出力端子Ｙを駆動する。ゲートが低電位電源Ｖｄｄ（または低電位電源Ｖｄｄと高電位電源ＶｄｄＯとの中間の電圧）に接続されているＰＭＯＳトランジスタとＮＭＯＳトランジスタとは、各ソースを低電位電源Ｖｄｄ＋Ｖｔｈ（Ｖｔｈはトランジスタの閾値）の電位にクランプし、縦列接続されているトランジスタのソース／ドレイン間に印加される電圧を分割し、低減する。
【００４７】
これによって、出力段回路４０を構成するトランジスタのソース／ドレイン耐圧が、電源高電位電源ＶｄｄＯの電圧よりも低い場合でも、出力段回路４０と第１のレベル変換回路６１とにおけるトランジスタヘの印加電圧を低減しながら、ハイレベルが高電位電源ＶｄｄＯである信号を出力する。
【００４８】
すなわち、半導体出力回路ＳＣ１は、駆動回路と、上記駆動回路の出力信号を反転する反転信号生成回路と、上記反転信号生成回路が生成する正転信号と反転信号とを入力する第１のレベル変換回路と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが縦列接続されている出力段回路とを具備し、上記出力段回路を構成するトランジスタのうちで、電源に接続されているＰＭＯＳトランジスタのゲートに上記第１のレベル変換回路の出力端子が接続されている半導体出力回路において、上記反転信号生成回路が生成する正転信号と反転信号とを入力する第２のレベル変換回路を有し、上記出力段回路を構成するトランジスタのうちで、最下段ＮＭＯＳトランジスタのゲートに、上記第２のレベル変換回路の出力端子が接続されている半導体出力回路の例である。
【００４９】
図２は、上記実施例において、出力段回路４０を構成する全トランジスタについて、ソース／ドレイン、ゲート／ソース、ドレイン／ゲート間に印加される電圧が、トランジスタの耐圧Ｖｂ未満になる条件をまとめた図である。
【００５０】
出力段回路４０の出力電圧が０Ｖであるときには、２段のＰＭＯＳトランジスタに高電位電源ＶｄｄＯ（＝３．３Ｖ）が印加される。出力端子に接続されているＰＭＯＳトランジスタのゲートには、次の（１）式で制限される低電位電源Ｖｄｄｃを印加する必要がある。
【００５１】
３．３−Ｖｂ＜低電位電源Ｖｄｄｃ＜Ｖｂ    …式（１）
このときに、出力端子Ｙから電流を引くＮＭＯＳトランジスタのゲート電位Ｖａｎ１とＶａｎ２とは、耐圧Ｖｂよりも小さい値であり、しかも、できる限り大きな値を取ることがＮＭＯＳトランジスタにおいて、高い電流駆動力を得る上で重要である。
【００５２】
一方、出力段回路４０の出力電圧が、高電位電源ＶｄｄＯ（＝３．３Ｖ）であるときには、２段のＮＭＯＳトランジスタに、高電位電源ＶｄｄＯ（＝３．３Ｖ）が印加される。出力端子Ｙに接続されているＮＭＯＳトランジスタのゲートには、やはり、上記式（１）で制限される低電位電源Ｖｄｄｃを与え、各ＮＭＯＳトランジスタに印加される電圧を、耐圧Ｖｂ未満に低減する。
【００５３】
そして、このときに、出力端子Ｙに電流を流すＰＭＯＳトランジスタのゲート電位Ｖａｐ１とＶａｐ２とは、高電位電源ＶｄｄＯ−Ｖａｐ１と高電位電源ＶｄｄＯ−Ｖａｐ２とが、耐圧Ｖｂよりも小さい値であり、しかも、ゲート電位Ｖａｐ１とＶａｐ２とは、できる限り、小さな値を取ることが、ＰＭＯＳトランジスタにおいて高い電流駆動力を得る上で重要である。
【００５４】
第２のレベル変換回路６２は、ゲート電位Ｖａｎ１が、耐圧Ｖｂよりも小さい値であり、しかも、できる限り大きな電圧を印加することを可能とする。従来例においては、ＮＭＯＳトランジスタのゲート電位は、低電位電源Ｖｄｄに制限され、低電位電源Ｖｄｄが０．５Ｖ等の非常に低い電圧である場合には、ＮＭＯＳトランジスタの駆動力が著しく低下するのに対して、上記第１の実施例では、第２のレベル変換回路６２によって、出力段回路４０のＮＭＯＳトランジスタの駆動力を高めることができる。たとえば、第２のレベル変換回路６２の出力信号ハイレベルを１０Ｖに設定すると、出力段回路４０のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流駆動力を（ＰＭＯＳトランジスタとＮＭＯＳトランジスタのチャネル幅の調整も加えて）同等にすることが可能である。
【００５５】
つまり、半導体出力回路ＳＣ１によれば、出力段回路４０のＮＭＯＳトランジスタのゲートに高い電圧を印加することができ、内部回路の低電位電源Ｖｄｄが０．５Ｖ等の非常に低い電圧の場合でも、出力段回路４０のＮＭＯＳトランジスタの駆動力を高めることができる。これによって、出力段回路４０のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流駆動力を同等にすることが可能になり、出力信号のデューティ比が５０％に近くなり、また、高速な信号を出力することができる。
【００５６】
図３は、本発明の第２の実施例である半導体出力回路ＳＣ２を示す図である。
【００５７】
半導体出力回路ＳＣ２は、基本的には、半導体出力回路ＳＣ１と同じであり、半導体出力回路ＳＣ１において、第３のレベル変換回路６３が付加されている点が、半導体出力回路ＳＣ１とは異なる。
【００５８】
つまり、半導体出力回路ＳＣ２は、駆動回路１０と、反転信号生成回路５０と、第１のレベル変換回路６１と、第２のレベル変換回路６２と、第３のレベル変換回路６３と、出力段回路４０とを有する。
【００５９】
次に、半導体出力回路ＳＣ２について、半導体出力回路ＳＣ１と異なる部分を説明する。
【００６０】
半導体出力回路ＳＣ２において、第３のレベル変換回路６３の入力端子が、第１のレベル変換回路６１の第２の出力端子に接続され、出力段回路４０における出力端子Ｙにドレインが接続されているＰＭＯＳトランジスタのゲートに、第３のレベル変換回路６３の出力端子が、接続されている。そして、第３のレベル変換回路６３の第１の電源端子が、低電位電源Ｖｄｄに接続され、第３のレベル変換回路６３の第２の電源端子が、高電位電源ＶｄｄＯに接続されている。グランド端子は、それぞれ、半導体出力回路ＳＣ２のグランド端子に接続されている。
【００６１】
次に、半導体出力回路ＳＣ２の動作について説明する。
【００６２】
半導体出力回路ＳＣ２における駆動回路１０と、反転信号生成回路５０と、第１のレベル変換回路６１と、第２のレベル変換回路６２との動作は、半導体出力回路ＳＣ１におけるそれらの動作と同様であるので、その説明を省略する。
【００６３】
第３のレベル変換回路６３は、第１のレベル変換回路６１の第２の出力信号を入力する。この入力信号は、およそ、ハイレベル低電位電源Ｖｄｄ（たとえば、低電位電源Ｖｄｄは０．５Ｖ）、ローレベル０Ｖの信号である。また、第３のレベル変換回路６３は、ハイレベル低電位電源Ｖｄｄ、ローレベル０Ｖの入力信号を、ハイレベル３．３Ｖ、ローレベル１．２Ｖに、レベル変換して出力する。
【００６４】
第２のレベル変換回路６２が出力段回路４０のＮＭＯＳトランジスタの駆動力を高めるのに対して、第３のレベル変換回路６３は、出力段回路４０において出力端子Ｙに接続されているＰＭＯＳトランジスタの駆動力を高める。
【００６５】
半導体出力回路ＳＣ２が、ハイレベルである高電位電源ＶｄｄＯ（＝３．３Ｖ）を出力する際に、第３のレベル変換回路６３が０Ｖを出力するので、半導体出力回路ＳＣ１において電圧低電位電源Ｖｄｄに固定されている場合と比較して、より低い電圧を、出力段回路４０におけるＰＭＯＳトランジスタのゲートに与えることができる。したがって、上記出力段回路４０におけるＰＭＯＳトランジスタは、同一のチャネル幅では、より大きな電流駆動力を得る。これによって、半導体出力回路ＳＣ２では、半導体出力回路ＳＣ１と比較して、より高速な動作が得られる。
【００６６】
つまり、半導体出力回路ＳＣ２によれば、出力段回路４０の出力端子に接続されているＰＭＯＳトランジスタのゲートに、低電位電源Ｖｄｄよりも低い電位を与えることによって、出力段回路４０のＮＭＯＳトランジスタの駆動力を強化でき、しかも、ＰＭＯＳトランジスタの電流駆動力を高めることができ、これによって、半導体出力回路ＳＣ１よりも高速な信号を出力することができる。
【００６７】
また、上記実施例において、２段のＰＭＯＳトランジスタと、２段のＮＭＯＳトランジスタとによる縦列接続回路によって、出力段回路４０を構成しているが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの耐圧が、高電位電源ＶｄｄＯに比べて高ければ、ＰＭＯＳトランジスタを１段にし、ＮＭＯＳトランジスタを１段にし、レベル変換回路６１、６２、６３を構成するようにしてもよい。
【００６８】
すなわち、半導体出力回路ＳＣ２は、半導体出力回路ＳＣ１において、第１のレベル変換回路の第２の出力端子に入力端子が接続されている第３のレベル変換回路を有し、半導体出力回路を構成するトランジスタのうちで、上記半導体回路の出力端子に接続されているＰＭＯＳトランジスタのゲートに、上記第３のレベル変換回路の出力端子が接続されている半導体出力回路の例である。
【００６９】
なお、出力段回路４０を構成する残りのＮＭＯＳトランジスタのゲートに、第３のレベル変換回路６３の出力端子を接続するようにしてもよい。
【００７０】
つまり、半導体出力回路ＳＣ１において、上記第１のレベル変換回路の第２の出力端子に入力端子が接続されている第３のレベル変換回路を有し、上記半導体出力回路を構成するトランジスタのうちで、上記半導体回路の出力端子に接続されているＮＭＯＳトランジスタのゲートに、上記第３のレベル変換回路の出力端子が接続されている半導体出力回路であってもよい。
【００７１】
また、上記各実施例において、反転信号生成回路５０の代わりに、従来例における反転信号生成回路２０を使用するようにしてもよい。このようにしても、高電位電源ＶｄｄＯの電圧に対して、低電位電源Ｖｄｄの電圧が極めて低い場合でも、ある程度良好なデューティ比を持ち、ある程度、高速な信号を出力することができる。
【００７２】
上記のように、反転信号生成回路５０の代わりに、従来例における反転信号生成回路２０を使用した場合、反転信号生成回路５０における正転信号と反転信号との時間差は、変転信号生成回路２０における正転信号と反転信号との時間差よりも少ないので、上記各実施例において反転信号生成回路５０を使用した場合の方が、上記各実施例における出力端子Ｙにおける出力信号がより高速な信号になる。
【００７３】
【発明の効果】
本発明によれば、高電位電源ＶｄｄＯの電圧に対して、低電位電源Ｖｄｄの電圧が極めて低い場合でも、良好なデューティ比を持ち、高速な信号を出力することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例である半導体出力回路ＳＣ１を示す回路図である。
【図２】上記実施例において、出力段回路４０を構成する全トランジスタについて、ソース／ドレイン、ゲート／ソース、ドレイン／ゲート間に印加される電圧が、トランジスタの耐圧Ｖｂ未満になる条件をまとめた図である。
【図３】本発明の第２の実施例である半導体出力回路ＳＣ２を示す図である。
【図４】従来の半導体出力回路ＳＣ１１を示す回路図である。
【図５】従来の半導体出力回路ＳＣ１１において、出力段回路４０のＮＭＯＳトランジスタとＰＭＯＳトランジスタとの駆動電流を、内部電源低電位電源Ｖｄｄの電圧をパラメータとして示す図である。
【符号の説明】
ＳＣ１、ＳＣ２…半導体出力回路、
Ｖｄｄ…低電位電源、
ＶｄｄＯ…高電位電源、
１０…駆動回路、
４０…出力段回路、
５０…反転信号生成回路、
６１…第１のレベル変換回路、
６２…第２のレベル変換回路、
６３…第３のレベル変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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