(57)【特許請求の範囲】
【請求項１】
リングオシレータ部と電圧電流変換部とを有し、
前記リングオシレータ部は、
循環的に接続された複数のインバータと、各インバータの電源電流の各経路に介挿された第１および第２の電流制御用トランジスタとを有し、前記第１の電流制御用トランジスタのソースは電源線に接続され、前記第２の電流制御用トランジスタのソースは前記第１の電流制御用トランジスタのドレインに接続されており、
前記電圧電流変換部は、
ソースが前記電源線に接続され、ゲートが前記第１の電流制限用トランジスタのゲートに接続された第１のトランジスタを有し、入力電圧に応じた電流が前記第１のトランジスタに流れるように前記電源線と前記第１のトランジスタのゲートとの間の第１のゲート電圧を制御する第１の変換回路と、
ソースが前記電源線に接続され、ゲートが前記第２の電流制限用トランジスタのゲートに接続された第２のトランジスタを有し、前記入力電圧に応じた電流が前記第２のトランジスタに流れるように前記電源線と前記第２のトランジスタのゲートとの間の第２のゲート電圧を制御する第２の変換回路とを有し、
前記第２の変換回路は、前記第１の電流制限用トランジスタのピンチオフ時の電流と等しい大きさの飽和電流を前記第２の電流制限用トランジスタに流すことが可能なゲート電圧を前記第２のゲート電圧として発生し、前記第２の電流制限用トランジスタのゲートに与えることを特徴とする電圧制御発振器。
【請求項２】
リングオシレータ部と電圧電流変換部とを有し、
前記リングオシレータ部は、
循環的に接続された複数のインバータと、各インバータの電源電流の各経路に介挿された第１および第２の電流制御用トランジスタとを有し、前記第１の電流制御用トランジスタのソースは電源線に接続され、前記第２の電流制御用トランジスタのソースは前記第１の電流制御用トランジスタのドレインに接続されており、
前記電圧電流変換部は、
ソースが前記電源線に接続され、ゲートが前記第１の電流制限用トランジスタのゲートに接続された第１のトランジスタを有し、入力電圧に応じた電流が前記第１のトランジスタに流れるように前記電源線と前記第１のトランジスタのゲートとの間の第１のゲート電圧を制御する第１の変換回路と、
ソースが前記電源線に接続され、ゲートが前記第２の電流制限用トランジスタのゲートに接続された第２のトランジスタを有し、前記第１のトランジスタに流れる電流と等しい電流が前記第２のトランジスタに流れるように前記電源線と前記第２のトランジスタのゲートとの間の第２のゲート電圧を制御する第２の変換回路とを有し、
前記第２の変換回路は、前記第１の電流制限用トランジスタのピンチオフ時の電流と等しい大きさの飽和電流を前記第２の電流制限用トランジスタに流すことが可能なゲート電圧を前記第２のゲート電圧として発生し、前記第２の電流制限用トランジスタのゲートに与えることを特徴とする電圧制御発振器。
【請求項３】
前記第２のトランジスタのトランジスタサイズが前記第１のトランジスタのトランジスタサイズの１／４であることを特徴とする請求項１または２に記載の電圧制御発振器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧、温度、プロセス等のバラツキに依存しない良好な入出力特性を有し、且つ高い発振周波数を得ることができる電圧制御発振器に関する。
【０００２】
【従来の技術】
入力電圧に応じた発振周波数で発振する電圧制御発振器としては、各種の方式が知られている。このうち、リングオシレータ方式のものは、複数のインバータを循環的に接続して構成されるため、デジタル回路に好適である。
図３は、従来の電圧制御発振器の回路図である。この電圧制御発振器ＶＣＯは、Ｖ−Ｉ変換器１とリングオシレータ２から大略構成されており、制御入力端子ＣＯＮＴにコントロール信号ＣＳが供給されるようになっている。
Ｖ−Ｉ変換器１は、コントロール信号ＣＳの電圧値Ｖｉｎを電流値に変換するものである。図に示すようにオペアンプＯＰの正入力端子には、ＰチャンネルトランジスタＰ１のドレイン電圧Ｖｒがフィードバックされるので、電圧Ｖｉｎと電圧Ｖｒは常に等しくなる。したがって、ＰチャンネルトランジスタＰ１に流れる電流ｉ１は、以下に示すの式１で与えられる。
ｉ１＝Ｖｒ／Ｒ＝Ｖｉｎ／Ｒ…式１
式１から、電流ｉ１は電圧Ｖｉｎにのみ依存し、電源電圧、動作温度、あるいはプロセスのバラツキに全く依存しないことがわかる。ここで、ＰチャンネルトランジスタＰ１，Ｐ２のサイズは同一となるように設定されている。両トランジスタはカレントミラー回路を構成するので、電流ｉ１の値とＰチャンネルトランジスタＰ２を流れる電流ｉ２の値は一致する。
【０００３】
次に、Ｖ−Ｉ変換器１で発生した電圧Ｖｐと電圧Ｖｎとは、リングオシレータ２に供給される。リングオシレータ２は複数のインバータを直列に接続して構成されている。各インバータのＰチャンネルトランジスタＰ３〜Ｐｎ＋１とＰチャンネルトランジスタＰ１，Ｐ２のサイズは同一となるように設定されており、またＮチャンネルトランジスタＮ２〜ＮｎとＮチャンネルトランジスタＮ１のサイズは同一となるように設定されている。この場合、各インバータを流れる電流の値は電流ｉ１の値と一致する。
【０００４】
一般に、各インバータの遅延時間Ｔは、Ｔ＝ＣＶ／ｉと表すことができる。このため、リングオシレータがｎ段のインバータから構成されているとすれば、電圧制御発振器ＶＣＯの発振周波数ｆは、以下に示す式２で概算される。
ｆ＝ｎ・ｉ／ＣＶ＝ｎ・Ｖｉｎ／（ＣＶ・Ｒ）…式２
式２より、発振周波数ｆは動作温度やプロセスのバラツキに依存せず、電圧Ｖｉｎに依存することがわかる。
【０００５】
しかしながら、上述した電圧制御発振器ＶＣＯの実際の動作においては、信号振幅との関係で各インバータを流れる電流の値が電流ｉ１の値よりも小さく設定する必要が生じる。この点について初段のインバータを例に挙げ説明する。図４は初段のインバータの回路図である。図５は信号電圧の波形図であり、同図に示す信号電圧Ｖは、ＰチャンネルトランジスタＰ４のドレイン電圧である。この図に示すように信号電圧Ｖは、期間Ｔ１においてＰチャンネルトランジスタＰ１のドレイン電圧を上回り、期間Ｔ２においてＮチャンネルトランジスタＮ１のドレイン電圧を下回る。このため、ＰチャンネルトランジスタＰ３およびＮチャンネルトランジスタＮ３のドレイン−ソース間電圧ＶＤＳは、低電圧に設定されることになる。ドレイン−ソース間電圧ＶＤＳとドレイン電流ｉｄの特性は、一般に図６に示すものとなる。ここで、ＰチャンネルトランジスタＰ１のドレイン−ソース間電圧をＶＤＳ１、ＰチャンネルトランジスタＰ３のドレイン−ソース間電圧はＶＤＳ３とすれば、図示するようにＶＤＳ１は飽和領域に位置し、ＶＤＳ３は未飽和領域に位置するため、ｉ１＞ｉ３となってしまう。
上述した式２によれば、各インバータを流れる電流ｉと発振周波数ｆは比例するので、電流ｉ３によって発振周波数ｆが低下してしまうといった問題があった。
【０００６】
これを回避するために、図７に示す電圧制御発振器が提案されている（“Ａ  Ｌｏｗ  Ｊｉｔｔｅｒ  ０．３−１６５ＭＨｚ  ＣＭＯＳ  ＰＬＬ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｚｅｒ  ｆｏｒ  ３Ｖ／５Ｖ  Ｏｐｅｒａｔｉｏｎ”  ＩＥＥＥ  Ｊ．  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  ｖｏｌ．３２，  ＮＯ．４，  Ａｐｒｉｌ  １９９７  Ｐ５８２−５８６）。
この電圧制御発振器ＶＣＯでは、制御入力端子ＣＯＮＴにコントロール信号ＣＳが供給されるようになっている。ＰチャンネルトランジスタＰ１〜Ｐ９のトランジスタサイズが同一であるならば、Ｖｐ１＜Ｖｐ２となる。また、ＰチャンネルトランジスタＰ４，Ｐ５には同一の電流が流れ、それらのトランジスタサイズは同一であるから、Ｖｐ１＝Ｖｐ２−ｎＡとなる。
したがって、ｎＡは、Ｖｐ２−Ｖｐ１となり、前述したようにドレイン−ソース間電圧だ小さくなって電流が絞られるといったことがなくなる。
【０００７】
【発明が解決しようとする課題】
しかしながら、図７に示す電圧制御発振器ＶＣＯにあっては、電圧Ｖｐ１と電圧Ｖｐ２が、入力電圧Ｖｉｎにのみ依存するのではなく、電源電圧、動作温度、あるいはプロセスのバラツキに依存してしまう。このため、入力電圧Ｖｉｎに対する発振周波数ｆの特性が変動するといった問題がある。
【０００８】
本発明は、上述した事情に鑑みてなされたものであり、動作温度やプロセスのバラツキに依存しない入出力特性を有し、高い発振周波数が得られる電圧制御発振器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、リングオシレータ部と電圧電流変換部とを有し、前記リングオシレータ部は、循環的に接続された複数のインバータと、各インバータの電源電流の各経路に介挿された第１および第２の電流制御用トランジスタとを有し、前記第１の電流制御用トランジスタのソースは電源線に接続され、前記第２の電流制御用トランジスタのソースは前記第１の電流制御用トランジスタのドレインに接続されており、前記電圧電流変換部は、ソースが前記電源線に接続され、ゲートが前記第１の電流制限用トランジスタのゲートに接続された第１のトランジスタを有し、入力電圧に応じた電流が前記第１のトランジスタに流れるように前記電源線と前記第１のトランジスタのゲートとの間の第１のゲート電圧を制御する第１の変換回路と、ソースが前記電源線に接続され、ゲートが前記第２の電流制限用トランジスタのゲートに接続された第２のトランジスタを有し、前記入力電圧に応じた電流が前記第２のトランジスタに流れるように前記電源線と前記第２のトランジスタのゲートとの間の第２のゲート電圧を制御する第２の変換回路とを有し、前記第２の変換回路は、前記第１の電流制限用トランジスタのピンチオフ時の電流と等しい大きさの飽和電流を前記第２の電流制限用トランジスタに流すことが可能なゲート電圧を前記第２のゲート電圧として発生し、前記第２の電流制限用トランジスタのゲートに与えることを特徴とする電圧制御発振器を提供する。
【００１０】
また、本発明は、リングオシレータ部と電圧電流変換部とを有し、前記リングオシレータ部は、循環的に接続された複数のインバータと、各インバータの電源電流の各経路に介挿された第１および第２の電流制御用トランジスタとを有し、前記第１の電流制御用トランジスタのソースは電源線に接続され、前記第２の電流制御用トランジスタのソースは前記第１の電流制御用トランジスタのドレインに接続されており、前記電圧電流変換部は、ソースが前記電源線に接続され、ゲートが前記第１の電流制限用トランジスタのゲートに接続された第１のトランジスタを有し、入力電圧に応じた電流が前記第１のトランジスタに流れるように前記電源線と前記第１のトランジスタのゲートとの間の第１のゲート電圧を制御する第１の変換回路と、ソースが前記電源線に接続され、ゲートが前記第２の電流制限用トランジスタのゲートに接続された第２のトランジスタを有し、前記第１のトランジスタに流れる電流と等しい電流が前記第２のトランジスタに流れるように前記電源線と前記第２のトランジスタのゲートとの間の第２のゲート電圧を制御する第２の変換回路とを有し、前記第２の変換回路は、前記第１の電流制限用トランジスタのピンチオフ時の電流と等しい大きさの飽和電流を前記第２の電流制限用トランジスタに流すことが可能なゲート電圧を前記第２のゲート電圧として発生し、前記第２の電流制限用トランジスタのゲートに与えることを特徴とする電圧制御発振器を提供する。
【００１１】
【発明の実施の形態】
Ａ．第１実施形態
Ａ−１．第１実施形態の構成
本発明の一実施形態に係わる電圧制御発振器の構成を図面を参照しつつ説明する。図１は、本実施形態に係わる電圧制御発振器の回路図である。図に示すように、電圧制御発振器ＶＣＯは、Ｖ−Ｉ変換部１０、ｎ個のインバータユニットＵ１，Ｕ２，…Ｕｎを備えたリングオシレータ部２０、および差動入力を変換して出力発振信号Ｓｏｕｔを生成するオペアンプＯＰ３から大略構成されている。なお、以下の説明において、Ｖｐ１，Ｖｐ２，Ｖｐ３，Ｖｐ４およびＶＤＰ３は、図に示す各トランジスタの電圧を示すものとする。
【００１２】
まず、Ｖ−Ｉ変換器１０は、制御入力端子ＣＯＮＴに供給されるコントロール信号ＣＳの電圧（Ｖｉｎ）を電流に変換するためのものである。Ｖ−Ｉ変換器１０において、オペアンプＯＰ１の正入力端子にはＰチャンネルトランジスタＰ１のドレインが接続され、同様にオペアンプＯＰ２の正入力端子にはＰチャンネルトランジスタＰ２のドレインが接続される。また、オペアンプＯＰ１，ＯＰ２の負入力端子にはコントロール信号ＣＳが供給されている。Ｐチャンネルトランジスタではゲートとドレインで信号の位相が反転するから、上述したように構成すると負帰還がかかることになる。このため、コントロール信号ＣＳの電圧ＶｉｎとＰチャンネルトランジスタＰ１，Ｐ２の各ドレイン電圧Ｖｒ１，Ｖｒ２は一致する。
【００１３】
ただし、ＰチャンネルトランジスタＰ２のサイズは、ＰチャンネルトランジスタＰ１のサイズに対して１／４に設定されており、抵抗Ｒ１，Ｒ２の抵抗値は一致するように設定されている。また、電圧Ｖｉｎの直流レベルと振幅は、ＰチャンネルトランジスタＰ１，Ｐ２が常に飽和領域で動作するように設定されている。
【００１４】
次に、リングオシレータ部２０は、各インバータユニットＵ１，Ｕ２，…，Ｕｎから構成されている。各インバータは同一の構成であるから、ここでは、インバータユニットＵ１について説明する。インバータユニットＵ１において、ＰチャンネルトランジスタＰ３，Ｐ４は直列に接続されており、Ｐ３のゲートはＰ１のゲートと接続され、Ｐ４のゲートはＰ２のゲートと各々接続されている。また、Ｐ４のドレインには、差動で動作するＰチャンネルトランジスタＰ５，Ｐ６のソースが各々接続されており、それらのドレイン側には、アクティブ負荷として作用するＮチャンネルトランジスタＮ１，Ｎ２およびＮ３，Ｎ４が各々設けられている。なお、Ｎ２およびＮ３には、バイアス電圧Ｖｂが図示せぬ定電圧源から供給されるようになっている。また、Ｐ３，Ｐ４のトランジスタサイズは、Ｐ１のトランジスタサイズと一致している。
【００１５】
以上の構成において、入力電圧Ｖｉｎに応じた電流が各インバータユニットＵ１，Ｕ２，…Ｕｎを流れると、まず、インバータユニットＵ１が出力信号Ｏ１，ＯＮ１を生成する。これらがインバータユニットＵ２に供給されると、出力信号Ｏ１，ＯＮ１を各々反転した出力信号Ｏ２，ＯＮ２が生成される。以後同様にインバータユニットＵ３〜Ｕｎを出力信号が伝搬していき、最終段のインバータユニットＵｎにおいて出力信号Ｏｎ，ＯＮｎが生成されると、これらが初段のインバータユニットＵ１にフィードバックされる。したがって、各インバータユニットＵ１，Ｕ２，…Ｕｎの遅延時間によって、発振周波数ｆが定まる。
【００１６】
Ａ−２．実施形態の動作
次に、本実施形態に係わる実施形態の動作を説明する。
まず、入力電圧ＶｉｎがＶ−Ｉ変換器１０に供給されると、入力電圧Ｖｉｎに応じた電流がＰチャンネルトランジスタＰ１，Ｐ２を流れる。
ここで、上述したようにＰ１，Ｐ３のトランジスタサイズは一致するから、式３が成立する。
Ｖｐ１＝Ｖｐ３…式３
次に、Ｐ３を流れる電流ｉｐ３とＰ４を流れる電流ｉｐ４は等しいので式４が成立する。
ｉｐ３＝ｉｐ４…式４
次に、全てのトランジスタは飽和領域で動作するから、式４は以下に示す式５に変形することができる。
0003613017.tif 000002
ただし、Ｖｔｐ３，Ｖｔｐ４はＰ３，Ｐ４のピンチオフ電圧であり、Ｉｄｓｓｐ３，Ｉｄｓｓｐ４はＰ３，Ｐ４のゲート−ソース間電圧を０Ｖとした時のドレイン電流である。また、Ｋｐ３，Ｋｐ４は、Ｋｐ３＝Ｉｄｓｓｐ３／Ｖｔｐ３２、Ｋｐ４＝Ｉｄｓｓｐ４／Ｖｔｐ４２である。
ここで、Ｐ３とＰ４は同一のプロセスで作成されるから、Ｋｐ３＝Ｋｐ４、Ｖｔｐ３＝Ｖｔｐ４となる。したがって、式５は式６に変形することができる。
Ｖｐ３＝Ｖｐ４…式６
【００１７】
次に、Ｖｐ１とＶｐ２は以下に示す式７と式８とで与えられる。
Ｖｐ１＝Ｖｔｐ１＋（ｉｐ１／Ｋｐ１）１／２…式７
Ｖｐ２＝Ｖｔｐ２＋（ｉｐ２／Ｋｐ２）１／２…式８
また、上述したようにＰ２のトランジスタサイズはＰ１の１／４であるから、式８は以下に示す式９に変形することができる。
Ｖｐ２＝Ｖｔｐ１＋（４ｉｐ１／Ｋｐ１）１／２…式９
ここで、ＶＤＰ３は、式７と式９より、以下に示す式１０で与えられる。
0003613017.tif 000003
【００１８】
すなわち、Ｐ３は飽和領域と未飽和領域の境界で動作するようにバイアスされることになる。また、式１０より、ＶＤＰ３は、動作温度やプロセスによって定まるＶｔｐ１と入力電圧Ｖｉｎに応じて定まるＶｐ１に依存することがわかる。ここで、Ｖｔｐ１は、Ｖｐ１に比較して極めて小さく設定することができるので、ＶＤＰ３は動作温度の変動やプロセスのバラツキにほとんど影響されない。このため、Ｖｔｐ１は定数とみなすことができる。したがって、入力電圧Ｖｉｎに応じた電流をインバータユニットＵ１に流すことができる。
【００１９】
ところで、仮に、ＶＤＰ３＞Ｖｐ１−Ｖｔｐ１であったとしても、Ｐ３は飽和領域で動作するから、インバータユニットＵ１を流れる電流は、ＶＤＰ３＝Ｖｐ１−Ｖｔｐ１の場合と同じである。したがって、ＶＤＰ３＞ＶＰ１−Ｖｔｐ１となるように構成したとしても、発振周波数ｆの上限を拡大することはできない。
また、ＶＤＰ３を大きくするということは、それだけ電源電圧（Ｖｓｓ−Ｖｄｄ）に占めるＶＤＰ３の割合が増加し、インバータの有効な電圧Ｖｖａｌが小さくなることを意味する。電圧Ｖｖａｌが下がると、Ｐ５とＮ１−Ｎ２の分圧として与えられる出力信号Ｏ１もこれに応じて低下する。このため、ＶＤＰ３が必要以上に大きくなると、出力信号Ｏ１が供給されるインバータユニットＵ２のＰチャンネルトランジスタをオン状態にすることができなくなり、発振しなくなる可能性がある。安定した発振動作を行うためには、インバータユニットＵ１を構成する他のトランジスタＰ４〜Ｐ６、Ｎ１〜Ｎ４の動作点を適切に設定する必要があるので、ＶＤＰ３を大きくするということは、電源電圧（Ｖｓｓ−Ｖｄｄ）を大きく取る必要があることを意味する。
【００２０】
一方、ＶＤＰ３＜Ｖｐ１−Ｖｔｐ１である場合には、Ｐ３は非飽和領域で動作することになり、インバータユニットＵ１を流れる電流は、ＶＤＰ３＝Ｖｐ１−Ｖｔｐ１の場合と比較して減少する。したがって、発振周波数ｆの上限が下がってしまう。
【００２１】
これに対して、ＶＤＰ３＝Ｖｐ１−Ｖｔｐ１となるように構成すると、上述した不都合がなく、発振周波数の上限を拡大することができ、しかも低電圧で安定して動作させることができる。この結果、発振周波数と電源電圧の両面より最も効率の良い電圧制御発振器を提供できる。
【００２２】
Ｂ．第２実施形態
次に、第２実施形態について図面を参照しつつ説明する。第２実施形態の電圧制御発振器ＶＣＯは、Ｖ−Ｉ変換器１０の替わりにその構成を一部変更したＶ−Ｉ変換器１１を用いる点を除いて、第１実施形態で説明した電圧制御発振器ＶＣＯと同様である。図２は第２実施形態に係わる電圧制御発振器の回路図である。なお、図２において、図１と同一の構成部分には同一の符号を付し、その説明を省略する。
【００２３】
Ｖ−Ｉ変換器１１が第１実施形態のＶ−Ｉ変換器１０と相違するのは、オペアンプＯＰ２、ＰチャンネルトランジスタＰ２、および抵抗Ｒ２を省略して、それらの替わりにＰチャンネルトランジスタＰ２’，Ｐ３’およびＮチャンネルトランジスタＮ１’，Ｎ２’を設けた点である。
ここで、Ｐ１，Ｐ２’，Ｐ３，Ｐ４のトランジスタサイズは等しく、Ｐ３’のトランジスタサイズはＰ１のトランジスタサイズに対して１／４に設定されている。また、Ｎ１’とＮ２’とのトランジスタサイズは等しくなるように設定されている。
Ｐ１とＰ２’とのトランジスタサイズが等しいという条件から、Ｐ１を流れる電流ｉｐ１とＰ２’を流れる電流ｉｐ２’との電流値は等しく、また、Ｎ１’とＮ２’とのトランジスタサイズが等しいという条件から、電流ｉｐ２’とＰ３’を流れる電流ｉｐ３’との電流値は等しい。
【００２４】
また、Ｐ３’のトランジスタサイズはＰ１のトランジスタサイズに対して１／４であるという条件から、Ｖｐ３’は、第１実施形態の式９と同様に、以下に示す式１１で与えられる。
Ｖｐ３’＝Ｖｔｐ１＋（４ｉｐ１／Ｋｐ１）１／２…式１１
したがって、ＶＤＰ３は、第１実施形態と同様にＶＤＰ３＝Ｖｐ１−Ｖｔｐ１となるから（式１０参照）、発振周波数の上限を拡大することができ、しかも低電圧で安定して動作させることができる。
【００２５】
このように、第２実施形態にあっては、第１実施形態と比較して、オペアンプＯＰ２を省略したＶ−Ｉ変換器１１を用いたので、第１実施形態と同様の性能で構成を簡易なものにすることができる。
【００２６】
Ｃ．変形例
以上、本発明に係わる実施形態を説明したが、本発明は上述した実施形態に限定されるものではなく、以下に述べる各種の変形が可能である。
（１）上述した各実施形態にあっては、ＰチャンネルトランジスタＰ３が飽和領域と未飽和領域の境界で動作するように、Ｐ２のトランジスタサイズをＰ１の１／４に設定してＰ４のゲート電圧を生成したが、本発明はこれに限定されるものではなく、Ｐ３が飽和領域と未飽和領域の境界で動作するのであれば、Ｐ３のバイアス方法はどのようなものであってもよい。
【００２７】
（２）また、上述した各実施形態にあっては、ＰチャンネルトランジスタＰ１，Ｐ３を用いてカレントミラー回路を構成し、各インバータの電流を調整するようにしたが、Ｎチャンネルトランジスタを用いてカレントミラー回路を構成するようにしてもよい。この場合には、図１および図２に示す電圧制御発振器において、正電源ラインＶｄｄと負電源ラインＶｓｓを入れ替え、ＰチャンネルトランジスタとＮチャンネルトランジスタを相互に交換すればよい。
【００２８】
【発明の効果】
上述したように本発明に係る発明特定事項によれば、電源電圧、動作温度、プロセスのバラツキに依存せず、極めて良好な入出力特性を有し、しかも高い発振周波数を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係わる電圧制御発振器の回路図である。
【図２】第２実施形態に係わる電圧制御発振器の回路図である。
【図３】従来の電圧制御発振器の回路図である。
【図４】従来の電圧制御発振器の初段のインバータの回路図である。
【図５】従来の電圧制御発振器に係わる信号電圧の波形図である。
【図６】ドレイン−ソース間電圧ＶDSとドレイン電圧ｉｄの一般的な特性を示す図である。
【図７】従来の電圧制御発振器の他の構成例を示す回路図である。
【符号の説明】
１０，１１……Ｖ−Ｉ変換部（電圧電流変換部）、２０……リングオシレータ部、ＶＣＯ……電圧制御発振器、Ｕ１，Ｕ２，〜Ｕｎ……インバータユニット（インバータ）、Ｖin……入力電圧、Ｐ１……Ｐチャンネルトランジスタ（第１のトランジスタ）、Ｐ３……Ｐチャンネルトランジスタ（第１の電流制御用トランジスタ）、Ｐ２，Ｐ３’……Ｐチャンネルトランジスタ（第２のトランジスタ）、Ｐ４……Ｐチャンネルトランジスタ（第２の電流制御用トランジスタ）。
【図１】
0003613017.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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