(57)【特許請求の範囲】
【請求項１】
外部から与えられる外部電源電圧と，この外部電源電圧を降圧した内部電源電圧とにより駆動される半導体集積回路において，
前記外部電源電圧が供給される第１のノードと第１の出力端子との間に接続された第１のＰチャンネル型ＭＯＳトランジスタと，
前記第１の出力端子と接地電圧が供給される第２のノードとの間に接続された第１のＮチャンネル型ＭＯＳトランジスタと，
前記第１及び第２のノードとの間に接続され，入力信号が与えられる第１の入力端子と，前記第１のＰチャンネル型ＭＯＳトランジスタのゲート電極に接続された第２の出力端子とを備えた第１のＣＭＯＳ型インバータと，
前記内部電源電圧を昇圧した電圧が与えられる第３のノードと前記第２のノードとの間に接続され，前記入力信号の反転信号が与えられる第２の入力端子と，前記第１のＮチャンネル型ＭＯＳトランジスタのゲート電極に接続された第３の出力端子とを備えた第２のＣＭＯＳ型インバータとを備えたことを特徴とする半導体集積回路。
【請求項２】
前記第１のＣＭＯＳ型インバータは，
前記第１のノードに接続されるソースと，前記第２の出力端子に接続されるドレインと，前記第１の入力端子に接続されるゲートとを有する第２のＰチャンネル型ＭＯＳトランジスタと，
前記第２のノードに接続されるソースと，前記第２の出力端子に接続されるドレインと，前記第１の入力端子に接続されるゲートとを有する第２のＮチャンネル型ＭＯＳトランジスタとにより構成されることを特徴とする，請求項１に記載の半導体集積回路。
【請求項３】
前記第２のＣＭＯＳ型インバータは，
前記第３のノードに接続されるソースと，前記第３の出力端子に接続されるドレインと，前記第２の入力端子に接続されるゲートとを有する第３のＰチャンネル型ＭＯＳトランジスタと，
前記第２のノードに接続されるソースと，前記第３の出力端子に接続されるドレインと，前記第２の入力端子に接続されるゲートとを有する第３のＮチャンネル型ＭＯＳトランジスタとにより構成されることを特徴とする，請求項１または２に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路にかかり，特に出力回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
近年におけるシステムの性能向上に伴い，半導体集積装置は，高集積化，低電力化，高速化の要請が強くなっており，特に低電力化及び高速化が重要視されている。半導体集積装置に用いられる出力回路としては，Ｎチャネル型ＭＯＳＦＥＴ（以下「ＮＭＯＳ」と称する。）で出力ドライバを構成するＮＭＯＳドライバタイプと，Ｐチャネル型ＭＯＳＦＥＴ（以下，「ＰＭＯＳ」と称する。）とＮＭＯＳとから成るＣＭＯＳ（Ｃｏｍｐｒｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路で出力ドライバを構成するＣＭＯＳドライバタイプとに大別される。
【０００３】
従来の半導体集積回路に用いられるＣＭＯＳドライバタイプの出力回路８０００について，図８を参照しながら説明する。
【０００４】
出力回路８０００は，図８に示したように，ソースが電源（Ｖｃｃレベル）に接続されプルアップトランジスタとして用いられるＰＭＯＳ１００と，ソースが接地されプルダウントランジスタとして用いられるＮＭＯＳ１０１とによりＣＭＯＳドライバ１０が構成されている。入力信号ＤＢは，インバータＩＮＶ１を介してＰＭＯＳ１００のゲートに入力されている。入力信号／ＤＢは，インバータＩＮＶ２を介してＮＭＯＳ１０１のゲートに入力されている。
【０００５】
インバータＩＮＶ１は，入力信号ＤＢがローレベルのときはハイレベル（Ｖｃｃレベル）の信号をＰＭＯＳ１００のゲートに出力し，入力信号ＤＢがハイレベルのときはローレベル（Ｖｓｓレベル）の信号をＰＭＯＳ１００のゲートに出力する。したがって，入力信号ＤＢがハイレベルのとき，ＰＭＯＳ１００はオンし，Ｖｃｃレベルの信号を出力ＯＵＴに出力する。
【０００６】
インバータＩＮＶ２は，入力信号／ＤＢがローレベルのときはハイレベル（Ｖｃｃレベル）の信号をＮＭＯＳ１０１のゲートに出力し，入力信号／ＤＢがハイレベルのときはローレベル（Ｖｓｓレベル）の信号をＮＭＯＳ１０１のゲートに出力する。したがって，入力信号／ＤＢがローレベルのとき，ＮＭＯＳ１０１はオンし，Ｖｓｓレベルの信号を出力ＯＵＴに出力する。
【０００７】
従来の出力回路８０００においては，インバータＩＮＶ２に接続された電源は，外部電源電圧を降圧した電圧レベル（内部電源電圧レベル）Ｖｃｃ１を用いており，従来のアクセス時間の要求に対してはこれで十分に対応できていた。例えば，外部電源電圧が５Ｖの製品では，内部電源電圧は２．７Ｖ程度に設定されていた。
【０００８】
【発明が解決しようとする課題】
ところで，ＮＭＯＳドライバタイプの出力回路において，ＮＭＯＳをソースフォロア形にしてハイレベルの出力信号を得ようとすると，そのしきい値電圧分だけレベル低下してしまう。また，プルアップトランジスタのゲート電圧を上昇させる昇圧回路を用いると，ゲート電圧の昇圧時間分の損失が発生する。いずれの場合も低電源電圧になるほど所望のハイレベルを確保した出力信号を得ることが困難となる。
【０００９】
一方，ＣＭＯＳドライバタイプの出力回路においては，出力信号のハイレベルは電源電圧に対応したレベルが得られるが，出力端子に接続される負荷を高速にチャージアップするのに必要な電流供給能力を得るために，プルアップトランジスタのサイズを大きくしなければならず，集積度が悪くなるだけでなく，出力信号のノイズ発生を招くこととなる。
【００１０】
また，ＣＭＯＳドライバタイプの出力回路においては，出力端子からＰＭＯＳ１００を介して電源端子までの間のインダクタンス成分により，出力信号がハイレベルに遷移するときにオーバシュートを生じる。オーバシュートによる出力信号のリンキングは，出力回路の高速化のために出力信号の遷移時間を短くするほど，あるいはプルアップトランジスタのサイズを大きくするほどその振幅が大きくなり，結果的に出力回路動作の不安定やアクセスタイムの遅れを招くこととなる。そのため，出力回路の高速化やプルアップトランジスタのサイズを大きくすることは容易ではなかった。
【００１１】
本発明は，従来の半導体集積回路が有する上記問題点及びその他の問題点に鑑みてなされたものであり，本発明の第１の目的は，出力回路の反応速度を向上させることが可能な新規かつ改良された半導体集積回路を提供することである。
【００１２】
また，本発明の第２の目的は，出力信号のリンギングを抑えることの可能な，新規かつ改良された半導体集積回路を提供することである。
【００１３】
さらにまた，本発明の第３の目的は，より低い電源電圧にも適用可能な新規かつ改良された半導体集積回路を提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するため，本発明によれば，外部から与えられる外部電源電圧と，この外部電源電圧を降圧した内部電源電圧とにより駆動される半導体集積回路において，外部電源電圧が供給されるノードと出力端子との間に接続されたＰチャンネル型ＭＯＳトランジスタと，出力端子と接地電圧が供給されるノードとの間に接続されたＮチャンネル型ＭＯＳトランジスタと，入力信号が与えられる入力端子と，Ｐチャンネル型ＭＯＳトランジスタのゲート電極に接続された出力端子とを備えた第１のＣＭＯＳ型インバータと，入力信号の反転信号が与えられる入力端子と，Ｎチャンネル型ＭＯＳトランジスタのゲート電極に接続された出力端子とを備えた第２のＣＭＯＳ型インバータとを備え，第２のＣＭＯＳ型インバータは内部電源電圧を昇圧した電圧が与えられるノードと接地電位が与えられるノードとの間に接続されたことを特徴とする半導体集積回路が提供される。
【００１５】
また，上記課題を解決するため，他の観点によれば，出力回路を有する半導体集積回路において，出力回路は，プルダウントランジスタとプルアップトランジスタとから成る出力ドライバと，一の入力信号が入力され，プルダウントランジスタに対し，プルダウントランジスタをオンさせる所定電圧を供給する一の電圧供給手段と，他の入力信号が入力され，プルアップトランジスタに対し，プルアップトランジスタをオンさせる所定電圧を供給する他の電圧供給手段とを備え，一の電圧供給手段が供給する電圧は，内部電源電圧を昇圧した電圧レベルであることを特徴とする半導体集積回路が提供される。
【００１６】
このとき，上記半導体集積回路の電源レベルの一例としては，他の電源供給手段が供給する電圧は約５．０Ｖであり，内部電源電圧は約２．７Ｖであり，一の電圧供給手段が供給する電圧は約４．５Ｖである。
【００１７】
さらに，一の電圧供給手段が供給する電圧は，他の電圧供給手段が供給する電圧と実質的に等しくすることが好ましい。このとき上記半導体集積回路の電源レベルの一例としては，他の電源供給手段が提供する電圧は約５．０Ｖであり，内部電源電圧は約２．７Ｖであり，一の電圧供給手段が供給する電圧は約５．０Ｖである。
【００１８】
かかる構成によれば，プルダウントランジスタのゲートに従来よりも高い電圧レベルをかけることが可能であり，出力を高速に接地電源レベルに引き下げることが可能である。
【００１９】
さらに，一の電圧供給手段及び／または他の電圧供給手段は，レベルシフタであることが好ましい。かかる構成によれば，出力レベルを安定させることが可能である。
【００２０】
また，上記課題を解決するため，他の観点によれば，出力回路を有する半導体集積回路において，出力回路は，プルアップトランジスタとプルダウントランジスタとから成る出力ドライバと，入力信号が入力され，プルアップトランジスタに対し，プルアップトランジスタをオンさせる第１の電圧を供給する第１の電圧供給手段と，入力信号が入力され，プルアップトランジスタに対し，第１の電圧供給手段による電圧供給に遅延して第１の電圧より低い第２の電圧を供給する第２の電圧供給手段とを備えたことを特徴とする半導体集積回路が提供される。
【００２１】
かかる構成によれば，プルアップトランジスタのゲート電圧は，段階的にレベル低下し，最終的に第１の電圧より低い第２の電圧を供給することができる。したがって，従来の出力回路と同じ電流供給能力を得るのに，プルアップトランジスタのサイズをより小さくできるため，出力信号のリンギングを抑えることが可能である。
【００２２】
さらに，プルアップトランジスタのゲート電圧を，第１の電圧より低い第２の電圧まで下げられるので，プルアップトランジスタのゲート・ソース間電圧を大きくすることができる。そして，従来と同じ電流供給能力を得るためにプルアップトランジスタのサイズを小さくすることができるため，プルアップトランジスタのゲートに接続されたノードの負荷を減らせることができる。さらに，プルアップトランジスタのゲートに接続されたノードの負荷を減らせることで放充電電流が軽減され，プルアップトランジスタのオン／オフが速やかに行えるので高速動作を図ることが可能である。
【００２３】
さらに，第１の電圧供給手段は，第１の電圧に応じて第１の電圧の供給を中断するためのレベルモニタ回路を含み，第１の電圧供給手段の電流供給能力は，第２の電圧供給手段の電流供給能力より高いように構成してもよい。また，第１の電圧供給手段は，第１の電圧に応じて第１の電圧の供給を中断するためのレベルモニタ回路を含み，第１の電圧供給手段の電流供給能力は，第２の電圧供給手段の電流供給能力より高いように構成してもよい。
【００２４】
かかる構成によれば，出力信号がローレベルからハイレベルへ遷移する際に，アクセスポイントまでは高速に遷移し，その後最終遷移レベルまでは低速に遷移するように設定できるので，アクセスタイムの遅延を招くことなく，出力信号のリンギングを抑えることができる。
【００２５】
また，上記課題を解決するため，他の観点によれば，出力回路を有する半導体集積回路において，出力回路は，第１のプルアップトランジスタと，第２のプルアップトランジスタと，プルダウントランジスタとから成る出力ドライバと，入力信号が入力され，第１のプルアップトランジスタに対し，第１のプルアップトランジスタをオンさせる第１の電圧を供給する第１の電圧供給手段と，入力信号が入力され，第２のプルアップトランジスタに対し，第１の電圧供給手段による電圧供給に遅延して第１の電圧より低い第２の電圧を供給する第２の電圧供給手段とを備えたことを特徴とする半導体集積回路が提供される。
【００２６】
かかる構成によれば，出力回路に，第１のプルアップトランジスタと第２のプルアップトランジスタとを備えたので，従来と同じ電流供給能力を得るのにプルアップトランジスタのサイズをより小さくすることができる。さらに，第２のプルアップトランジスタのゲート電圧を第１のプルアップトランジスタのゲート電圧より低く設定したので，上記半導体集積回路と同様に，出力信号のリンギングを抑えることができる。
【００２７】
さらに，第２の電圧供給手段は遅延回路を含み，第１の電圧供給手段の電流供給能力は，第２の電圧供給手段の電流供給能力より高いように構成することが好ましい。かかる構成によれば，出力信号がローレベルからハイレベルへ遷移する際に，アクセスポイントまでは高速に遷移し，その後最終遷移レベルまでは低速に遷移するように設定できるので，アクセスタイムの遅延を招くことなく，出力信号のリンギングを抑えることができる。
【００２８】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体集積回路の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２９】
（第１の実施の形態）
本実施の形態にかかる半導体集積回路に用いられるＣＭＯＳドライバタイプの出力回路１０００を，図１を参照しながら説明する。
【００３０】
出力回路１０００は，図１に示したように，ソースが電源（Ｖｃｃレベル）に接続されプルアップトランジスタとして用いられるＰＭＯＳ１００と，ソースが接地されプルダウントランジスタとして用いられるＮＭＯＳ１０１とにより構成されたＣＭＯＳドライバ１０を含んでいる。ＰＭＯＳ１００のソースは電源Ｖｃｃに接続され，プルダウントランジスタ１０１のソースは接地され，ＰＭＯＳ１００のドレイン及びプルダウントランジスタ１０１のドレインはＣＭＯＳドライバ１０の出力ＯＵＴに接続されている。
【００３１】
入力信号ＤＢは，インバータＩＮＶ１を介してＰＭＯＳ１００のゲートに入力されている。入力信号／ＤＢは，インバータＩＮＶ３を介してＮＭＯＳ１０１のゲートに入力されている。
【００３２】
インバータＩＮＶ１は，入力信号ＤＢがローレベルのときはハイレベル（Ｖｃｃレベル）の信号をＰＭＯＳ１００のゲートに出力し，入力信号ＤＢがハイレベルのときはローレベル（Ｖｓｓレベル）の信号をＰＭＯＳ１００のゲートに出力する。したがって，入力信号ＤＢがハイレベルのとき，ＰＭＯＳ１００はオンし，Ｖｃｃレベルの信号を出力ＯＵＴに出力する。
【００３３】
インバータＩＮＶ３は，入力信号／ＤＢがローレベルのときはハイレベル（Ｖｃｃ２レベル）の信号をＮＭＯＳ１０１のゲートに出力し，入力信号／ＤＢがハイレベルのときはローレベル（Ｖｓｓレベル）の信号をＮＭＯＳ１０１のゲートに出力する。したがって，入力信号／ＤＢがローレベルのとき，ＮＭＯＳ１０１はオンし，Ｖｓｓレベルの信号を出力ＯＵＴに出力する。
【００３４】
従来の出力回路８０００においては，インバータＩＮＶ２に接続された電源は，外部電源電圧を降圧した電圧レベル（内部電源電圧レベル）Ｖｃｃ１を用いていた。本実施の形態にかかる半導体集積回路に用いられる出力回路１０００においては，インバータＩＮＶ３に接続された電源Ｖｃｃ２は，外部電源（Ｖｃｃレベル）と同様の電圧か，少なくとも，内部電源電圧レベルよりも高い電圧レベルを用いている。
【００３５】
電源レベルの具体的な数値は製造プロセスによって異なるが，例えば，外部電源電圧が５Ｖの製品では，外部電源電圧を降圧した電源レベル（内部電源電圧）は２．７Ｖ程度に設定されている。この場合における電源Ｖｃｃ２レベルは，この内部電源電圧を昇圧した電圧として，例えば４．５Ｖ程度とするか，あるいは，外部電源電圧の５Ｖと実質的に同様の電圧レベルとすることができる。
【００３６】
上述のように構成され動作する出力回路１０００によれば，プルダウントランジスタとして用いられるＮＭＯＳ１０１のゲートに従来よりも高い電圧レベルＶｃｃ２をかけることが可能であり，出力ＯＵＴを高速にＶｓｓレベルに引き下げることが可能である。
【００３７】
（第２の実施の形態）
本実施の形態にかかる半導体集積回路に用いられるＣＭＯＳドライバタイプの出力回路２０００を，図２を参照しながら説明する。出力回路２０００は，第１の実施の形態にかかる出力回路１０００のインバータＩＮＶ１，ＩＮＶ３の代わりにレベルシフタ２４，２３を用いたことを特徴としている。レベルシフタは低電圧振幅のパルスをより高電圧振幅のパルスにレベルシフトさせる際に用いられる回路である。なお，出力回路２０００のＣＭＯＳドライバ１０は，上記第１の実施の形態にかかる出力回路１０００のＣＭＯＳドライバ１０と実質的に同様であるので説明を省略する。
【００３８】
レベルシフタ２４は，図２に示したように，ソースが電源（Ｖｃｃレベル）に接続されたＰＭＯＳ２４１と，ソースが接地されたＮＭＯＳ２４３とが直列に接続されている。同様に，ソースが電源（Ｖｃｃレベル）に接続されたＰＭＯＳ２４２と，ソースが接地されたＮＭＯＳ２４４とが直列に接続されている。
【００３９】
レベルシフタ２４に入力される入力信号ＤＢは，インバータ２４５を介してＰＭＯＳ２４１のゲートに接続されるとともに，インバータ２４５，２４６を介してＰＭＯＳ２４２のゲートに接続されている。ＰＭＯＳ２４１のドレインとＮＭＯＳ２４３のドレインとの間のノードＮ２はＮＭＯＳ２４４のゲートに接続されている。ＰＭＯＳ２４２のドレインとＮＭＯＳＴ２４４のドレインとの間のノードＮ１は，ＰＭＯＳ２４３のゲートに接続されるとともに，後段のプルアップトランジスタとして用いられるＰＭＯＳ１００のゲートに接続されている。
【００４０】
レベルシフタ２３は，図２に示したように，ソースが電源（Ｖｃｃ２レベル）に接続されたＰＭＯＳ２３１と，ソースが接地されたＮＭＯＳ２３３とが直列に接続されている。同様に，ソースが電源（Ｖｃｃ２レベル）に接続されたＰＭＯＳ２３２と，ソースが接地されたＮＭＯＳ２３４とが直列に接続されている。
【００４１】
レベルシフタ２３に入力される入力信号／ＤＢは，インバータ２３５を介してＰＭＯＳ２３１のゲートに接続されるとともに，インバータ２３５，２３６を介してＮＭＯＳ２３２のゲートに接続されている。ＰＭＯＳ２３１のドレインとＮＭＯＳ２３３のドレインとの間のノードＮ４はＰＭＯＳ２３４のゲートに接続されている。ＰＭＯＳ２３２のドレインとＮＭＯＳ２３４のドレインとの間のノードＮ３は，ＰＭＯＳ２３３のゲートに接続されるとともに，後段のプルダウントランジスタとして用いられるＮＭＯＳ１０１のゲートに接続されている。
【００４２】
上述のように構成され動作する出力回路２０００によれば，第１の実施の形態と同様に，プルダウントランジスタとして用いられるＮＭＯＳ１０１のゲートに従来よりも高い電圧レベルＶｃｃ２をかけることが可能であり，出力ＯＵＴを高速にＶｓｓレベルに引き下げることが可能である。
【００４３】
さらに，インバータＩＮＶ１の代わりにレベルシフタ２４を用いている。かかるレベルシフタを用いた出力回路２０００によれば，入力信号ＤＢのレベルに応じていずれかのＮＭＯＳ２４３，２４４がオンとなるので，インバータを用いた場合よりも，出力信号ＯＵＴのレベルを安定させることが可能である。
【００４４】
（第３の実施の形態）
本実施の形態にかかる半導体集積回路に用いられるＣＭＯＳドライバタイプの出力回路３０００を，図３を参照しながら説明する。出力回路３０００は，図３に示したように，ＣＭＯＳドライバ１０と，ＰＭＯＳ１００のゲート電極Ｎ１にＶｓｓレベルまでの電圧を供給する第１の電圧供給手段２１と，Ｖｓｓレベルより低い電圧Ｖｎｅｇまでの電圧を供給する第２の電圧供給手段たるレベルシフタ２２とにより主に構成されている。なお，出力回路３０００のＣＭＯＳドライバ１０は，上記第１の実施の形態にかかる出力回路１０００のＣＭＯＳドライバ１０と実質的に同様であるので説明を省略する。
【００４５】
入力信号ＤＢは，第１の電源供給手段２１たるＮＭＯＳ２１１のゲートに接続されるとともに，第２の電源供給手段たるレベルシフタ２２に入力されている。第１の電源供給手段２１たるＮＭＯＳ２１１と，第２の電源供給手段たるレベルシフタ２２とは，入力信号ＤＢ及びプルアップトランジスタとして用いられるＰＭＯＳ１００に対して並列に接続されている。レベルシフタ２２の出力と，ＮＭＯＳ２１１のドレインとは，プルアップトランジスタとして用いられるＰＭＯＳ１００のゲートに接続されたノードＮ１に接続されている。また，入力信号／ＤＢは，インバータＩＮＶ３を介して，プルダウントランジスタとして用いられるＮＭＯＳ１０１のゲート電極Ｎ１に入力されている。
【００４６】
（第１の電圧供給手段）
第１の電圧供給手段２１たるＮＭＯＳ２１１は，ゲートが入力信号ＤＢに接続され，ドレインが接地され，ソースが抵抗Ｒを介してノードＮ１に接続されている。
【００４７】
（第２の電圧供給手段）
第２の電圧供給手段たるレベルシフタ２２は，図３に示したように，ソースが電源（Ｖｃｃレベル）に接続されたＰＭＯＳ２２１と，ソースが負電源（Ｖｎｅｇレベル）に接続されたＮＭＯＳ２２３とが直列に接続されている。同様に，ソースが電源（Ｖｃｃレベル）に接続されたＰＭＯＳ２２２と，ソースが負電源（Ｖｎｅｇレベル）に接続されたＮＭＯＳ２２４とが直列に接続されている。
【００４８】
レベルシフタ２２に入力される入力信号ＤＢは，インバータ２２５を介してＰＭＯＳ２２１のゲートに接続されるとともに，インバータ２２５，２２６を介してＰＭＯＳ２２２のゲートに接続されている。ＰＭＯＳ２２１のドレインとＮＭＯＳ２２３のドレインとの間のノードＮ２はＮＭＯＳ２２４のゲートに接続されている。ＰＭＯＳ２２２のドレインとＮＭＯＳＴ２２４のドレインとの間のノードＮ１は，ＰＭＯＳ２２３のゲートに接続されるとともに，後段のプルアップトランジスタとして用いられるＰＭＯＳ１００のゲートに接続されている。
【００４９】
次いで，上記構成からなる出力回路３０００の動作について説明する。なお，上記従来の出力回路８０００と実質的に同様の機能を有する構成要素については同一の符号を付することとし，その説明を省略する。
【００５０】
入力信号ＤＢがローレベルの状態からハイレベルの状態へ遷移した場合，最初に第１の電圧供給手段２１のＮＭＯＳ２１１がオンし，ノードＮ１の電圧がＶｓｓレベル近傍まで下げられる。次いで，レベルシフタ２２のＰＭＯＳ２２１，ＮＭＯＳ２２４が順次オンすることで，遅延してノードＮ１の電圧がＶｓｓレベルより低いＶｎｅｇレベルまで下げられる。こうして，プルアップトランジスタたるＰＭＯＳ１００のゲート電圧の段階的な電圧レベル低下により，出力信号ＯＵＴは段階的にハイレベルへ遷移する。
【００５１】
上述のように構成され動作する出力回路３０００によれば，最終的にＰＭＯＳ１００のゲート電圧Ｎ１をＶｓｓレベルより低く設定できるので，従来の出力回路と同じ電流供給能力を得るのにＰＭＯＳ１００のサイズをより小さくでき，出力信号ＯＵＴのリンギングを抑えることができる。
【００５２】
さらに，ＰＭＯＳ１００のゲート電圧を，接地電源電圧Ｖｓｓより低い負電源電圧Ｖｎｅｇまで下げられるので，ＰＭＯＳ１００のゲート・ソース間電圧を大きくすることができる。そして，従来と同じ電流供給能力を得るためにプルアップトランジスタのサイズを小さくすることができる。
【００５３】
ＰＭＯＳ１００のゲートに接続されたノードＮ１の負荷は，ＰＭＯＳ１００のサイズが大きくなるほど大きくなる。したがって，ＰＭＯＳ１００のサイズを小さくすることができるので，ノードＮ１の負荷を減らすことができる。そして，ノードＮ１の負荷を減らせることで放充電電流が軽減され，ＰＭＯＳ１００のオン／オフが速やかに行えるので高速動作を図ることが可能である。
【００５４】
（第４の実施の形態）
本実施の形態にかかる半導体集積回路に用いられるＣＭＯＳドライバタイプの出力回路４０００を，図４を参照しながら説明する。出力回路４０００は，図４に示したように，出力回路３０００における第１の電圧供給手段２１にレベルモニタ回路４１を付加した点に特徴がある。なお，その他の構成要素の機能及び接続関係については，出力回路３０００の場合と実質的に同様であるので，同一の符号を付し，その説明を省略する。
【００５５】
（レベルモニタ４１）
レベルモニタ４１は，上述の第１の電圧供給手段２１と接地端子との間に設けられたＮＭＯＳ４１１より成る。ＮＭＯＳ４１１のドレインに接続されたノードＮ２は，第１の電圧供給手段２１たるＮＭＯＳ２１１のソースに接続されるとともに，ＮＭＯＳ４１１のゲートに接続されている。ＮＭＯＳ４１１のソースは接地されている。
【００５６】
ＮＭＯＳ４１１は，ノードＮ２の電位がＮＭＯＳ４１１のしきい値電圧以上の場合にのみオンする。ＮＭＯＳ２１１がオンのときは，ノードＮ２の電圧は間接的にノードＮ１の電位に対応しており，ノードＮ１の電位がＮＭＯＳ４１１のしきい値電圧未満に下がるとＮＭＯＳ４１１がカットオフする。
【００５７】
次いで，上記構成からなる出力回路４０００の動作について説明する。入力信号ＤＢがローレベルからハイレベルへ遷移すると，ノードＮ２の初期電位は，ＮＭＯＳ４１１のドレイン・ソース間電圧をＶｄｓとすると，（Ｖｓｓ＋Ｖｄｓ）レベルであるから，ＮＭＯＳ２１１がオンすることによりノードＮ１の電圧が（Ｖｓｓ＋Ｖｄｓ）レベルまで下げられる。次いで，ＮＭＯＳ２２４がオンすることによりノードＮ１の電圧がＶｓｓレベルより低いＶｎｅｇレベルまで下げられる。
【００５８】
ＮＭＯＳ２１１とＮＭＯＳ４１１の電流供給能力をＮＭＯＳ２２４の電流供給能力より高く設定すると，ノードＮ１の電圧を最初にＶｃｃレベルから（Ｖｓｓ＋ＶＴＮ）レベルまで高速に遷移させる。このときＮＭＯＳ４１１はノードＮ１の電圧をモニタしてカットオフするので，その後，ＮＭＯＳ２２４がオンすることによりＶｓｓレベルより低いＶｎｅｇレベルまで低速に遷移できる。
【００５９】
上述のように構成され動作する出力回路４０００によれば，出力信号ＯＵＴがローレベルからハイレベルへ遷移する際に，アクセスポイントまでは高速に遷移し，その後最終遷移レベルまでは低速に遷移するように設定できるので，アクセスタイムの遅延を招くことなく出力信号のリンギングを抑えることができる。
【００６０】
（第５の実施の形態）
本実施の形態にかかる半導体集積回路に用いられるＣＭＯＳドライバタイプの出力回路５０００を，図５を参照しながら説明する。出力回路５０００は，図５に示したように，出力回路３０００における第１の電圧供給手段２１にパルス発生回路３１を付加し，さらに，第２の電圧供給手段たるレベルシフタ２２に遅延回路３２を付加した点に特徴がある。なお，その他の構成要素の機能及び接続関係については，出力回路３０００の場合と実質的に同様であるので，同一の符号を付し，その説明を省略する。
【００６１】
（パルス発生回路３１）
パルス発生回路３１は，ＮＡＮＤ素子ＮＡＮＤ３１０と，インバータＩＮＶ３１１〜ＩＮＶ３１４とにより構成されている。入力信号ＤＢは，ＮＡＮＤ素子ＮＡＮＤ３１０の一の入力に入力されるとともに，インバータＩＮＶ３１１〜ＩＮＶ３１３を介してＮＡＮＤ素子ＮＡＮＤ３１０の他の入力に入力されている。ＮＡＮＤ素子ＮＡＮＤ３１０の出力は，インバータＩＮＶ３１４を介して後段の第１の電圧供給手段２１内のＮＭＯＳ２１１のゲートに接続されている。なお，本実施の形態にかかるパルス発生回路３１は，パルスを発生させるために入力信号ＤＢのタイミングを遅延させるインバータを３つ（ＩＮＶ３１１〜ＩＮＶ３１３）備えているが，インバータの数はこれに限定されるものではない。
【００６２】
（遅延回路３２）
遅延回路３２は，複数のインバータＩＮＶ３２１〜ＩＮＶ３２４により構成されている。なお，本実施の形態にかかる遅延回路３２はインバータを４つ備えているが，インバータの数はこれに限定されるものではない。
【００６３】
次いで，上記構成からなる出力回路５０００の動作について説明する。入力信号ＤＢがローレベルからハイレベルへ遷移すると，最初にパルス発生回路３１により出力ノードＮ３にハイレベルのワンショットパルス信号が発生し，ノードＮ３がハイレベルの期間のみＮＭＯＳ２１１がオンし，ノードＮ１の電圧がＶｓｓレベルまで下げられる。
【００６４】
次いで，ＮＭＯＳ２１１がカットオフした後，遅延回路３２により遅延してＮＭＯＳ２２４がオンし，ノードＮ１の電圧がさらにＶｓｓレベルより低いＶｎｅｇレベルまで下げられる。
【００６５】
上述のように構成され動作する出力回路５０００によれば，ＮＭＯＳ２１１の電流供給能力をＮＭＯＳ２２４の電流供給能力より高く設定することで，ノードＮ１の電圧を最初にＶｃｃレベルからＶｓｓレベルまで高速に遷移させ，その後ＮＭＯＳ２２４によりＶｓｓレベルより低いＶｎｅｇレベルまで低速に遷移できるという効果がある。
【００６６】
（第６の実施の形態）
本実施の形態にかかる半導体集積回路に用いられる出力回路６０００を，図６を参照しながら説明する。出力回路６０００は，図６に示したように，ＣＭＯＳドライバ内のプルアップトランジスタとして，２つのＰＭＯＳ１００，１０２により構成している点に特徴がある。なお，その他の構成要素の機能及び接続関係については，従来の出力回路８０００の場合と実質的に同様であるので，同一の符号を付し，その説明を省略する。
【００６７】
入力信号ＤＢは，インバータＩＮＶ１を介して第１のプルアップトランジスタたるＰＭＯＳ１００に接続されるとともに，レベルシフタ２２を介して第２のプルアップトランジスタたるＰＭＯＳ１０２に接続されている。インバータＩＮＶ１及びＰＭＯＳ１００と，レベルシフタ２２及びＰＭＯＳ１０２とは，入力ＤＢ及び出力ＯＵＴに対して並列に接続されている。
【００６８】
次いで，上記構成からなる出力回路６０００の動作について説明する。入力信号ＤＢがローレベルからハイレベルへ遷移すると，インバータＩＮＶ１によりノードＮ１の電圧がＶｓｓレベルまで下げられ，さらにレベルシフタ２２内のＮＭＯＳ２２４がオンしノードＮ４の電圧がＶｓｓレベルより低いＶｎｅｇレベルまで下げられる。このとき出力信号ＯＵＴはＰＭＯＳ１００，ＰＭＯＳ１０２により段階的にハイレベルへ遷移する。
【００６９】
上述のように構成され動作する出力回路６０００によれば，一方のプルアップトランジスタ１０２のゲートに接続されたノードＮ４をＶｓｓレベルより低く設定できるので，従来の出力回路８０００と同じ電流供給能力を得るのにプルアップトランジスタのサイズをより小さくでき，出力信号ＯＵＴのリンギングを抑えることができる。
【００７０】
（第７の実施の形態）
本実施の形態にかかる半導体集積回路に用いられる出力回路７０００を，図７を参照しながら説明する。出力回路７０００は，図７に示したように，出力回路６０００の第２の電圧供給手段たるレベルシフタ２２に遅延回路３２を付加したことを特徴とする。なお，その他の構成要素の機能及び接続関係については，出力回路６０００の場合と実質的に同様であるので，同一の符号を付し，その説明を省略する。
【００７１】
次いで，上記構成からなる出力回路７０００の動作について説明する。レベルシフタ２２に遅延回路３２を追加したことにより，入力信号ＤＢがローレベルの状態からＤＢのみがハイレベルへ遷移した場合，インバータＩＮＶ３によりノードＮ１の電圧力がＶｓｓレベルまで下げられた後に，遅延してレベルシフタ２２内のＮＭＯＳ２２４がオンしノードＮ４の電圧がＶｓｓレベルより低いＶｎｅｇレベルまで下げられる。
【００７２】
上述のように構成され動作する出力回路７０００によれば，第６の実施の形態による出力回路６０００と同様の効果が得られる。さらに，ＰＭＯＳ１００の電流供給能力をプルアップトランジスタ１０２の電流供給能力より高く設定すると，出力信号ＯＵＴがローレベルからハイレベルへ遷移する際に，アクセスポイントまでは高速に遷移し，その後最終遷移レベルまでは低速に遷移するように設定できるので，アクセスタイムの遅延を招くことなく出力信号のリンギングを抑えることができるので，第５の実施の形態にかかる出力回路５０００と同様の効果が得られる。
【００７３】
以上，添付図面を参照しながら本発明にかかる半導体集積回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００７４】
【発明の効果】
以上説明したように，本発明によれば，出力ドライバを構成するプルダウントランジスタのゲート電圧をより高く設定できるので，また，出力ドライバを構成するプルアップトランジスタのゲート電圧を接地電圧レベルより低く設定できるので，トランジスタサイズをより小さくでき，出力信号のリンギングを抑えつつ高速動作が図れる。
【００７５】
さらに本発明によれば，より低い電源電圧にも適用可能となり，システムの低電力化にも貢献できる。
【００７６】
さらにまた本発明によれば，出力信号がローレベルからハイレベルへ遷移する際にアクセスポイントまでは高速に遷移し，その後最終遷移レベルまでは低速に遷移するように設定できるので，アクセスタイムの遅延を招くことなく出力信号のリンギングを抑えることができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる出力回路の説明図である。
【図２】第２の実施の形態にかかる出力回路の説明図である。
【図３】第３の実施の形態にかかる出力回路の説明図である。
【図４】第４の実施の形態にかかる出力回路の説明図である。
【図５】第５の実施の形態にかかる出力回路の説明図である。
【図６】第６の実施の形態にかかる出力回路の説明図である。
【図７】第７の実施の形態にかかる出力回路の説明図である。
【図８】従来の出力回路の説明図である。
【符号の説明】
１０  ＣＭＯＳドライバ
２１  第１の電圧供給手段
２３，２４  レベルシフタ
１００  ＰＭＯＳ
１０１  ＮＭＯＳ
ＤＢ，／ＤＢ  入力信号
ＯＵＴ  出力信号
ＩＮＶ１，ＩＮＶ３  インバータ
１０００，２０００，・・・，８０００  出力回路
【図１】
0003699078.tif 000002
【図２】
0003699078.tif 000003
【図３】
0003699078.tif 000004
【図４】
0003699078.tif 000005
【図５】
0003699078.tif 000006
【図６】
0003699078.tif 000007
【図７】
0003699078.tif 000008
【図８】
0003699078.tif 000009