(57)【特許請求の範囲】
【請求項１】
複数の半導体チップが支持基板上に設置された半導体装置であって、
前記半導体チップのうち少なくとも１つは、
一方の入出力端子および他方の入出力端子と、
前記一方の入出力端子に接続される一方の静電破壊対策用回路と、
前記一方の入出力端子と前記一方の静電破壊対策用回路との間に接続され、前記他方の入出力端子によりオンオフ制御されるスイッチ手段とを備えた、半導体装置。
【請求項２】
前記スイッチ手段は、前記半導体チップの製造工程中には、
前記他方の入出力端子に電圧を印加しないことによりオン状態に設定され、前記半導体チップ製造後のチップ間接続工程完了後には、前記他方の入出力端子に所定の電圧を印加することによりオフ状態に設定される、請求項１に記載の半導体装置。
【請求項３】
前記一方の静電破壊対策用回路は、第１および第２トランジスタを含み、
前記スイッチ手段は、
前記第１トランジスタと前記一方の入出力端子との間に接続され、前記他方の入出力端子に電圧が印加されない時にオン状態になるとともに、前記他方の入出力端子に所定の電圧が印加された時にオフ状態になる第３トランジスタと、
前記第２トランジスタと前記一方の入出力端子との間に接続され、前記他方の入出力端子に電圧が印加されない時にオン状態になるとともに、前記他方の入出力端子に所定の電圧が印加された時にオフ状態になる第４トランジスタとを含む、請求項１または２に記載の半導体装置。
【請求項４】
前記他方の入出力端子には、他方の静電破壊対策用回路が接続されている、請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、複数の半導体チップが支持基板上に設置された半導体装置に関する。
【背景技術】
【０００２】
近年、絶縁基板上に異なる機能を有する複数の半導体チップを高密度に実装して１つの半導体装置として機能するようにシステム化したマルチチップモジュール（ＭＣＭ:Multi Chip Module）が開発されている。これらは、たとえば、特開平９−２３２５０５号などに開示されている。
【０００３】
図１５は、従来の半導体装置（マルチチップモジュール）を示した概略図である。図１５を参照して、従来の半導体装置では、絶縁基板からなる支持基板１０３上に、ＤＲＡＭチップ１０１と、ロジックチップ１０２と、他の機能チップ１０５および１０６とが設置されている。支持基板１０３の表面の外周部分には、複数の入出力端子１０３ａが所定の間隔を隔てて設けられている。
【０００４】
また、ＤＲＡＭチップ１０１、ロジックチップ１０２、チップ１０５および１０６の上面には、それぞれ、複数の入出力端子１０１ａ、１０２ａ、１０５ａおよび１０６ａが設けられている。また、ＤＲＡＭチップ１０１とロジックチップ１０２とは、入出力端子１０１ａおよび１０２ａを配線１０７により接続することによって直接接続されている。
【０００５】
また、ＤＲＡＭチップ１０１は、配線１０８によって支持基板１０３と接続されており、ロジックチップ１０２は、配線１０９によって支持基板１０３と接続されている。また、チップ１０５は、配線１１０によってＤＲＡＭチップ１０１と接続されており、チップ１０６は、配線１１１および１１２によって、それぞれ、ロジックチップ１０２および支持基板１０３と接続されている。
【０００６】
図１６は、図１５に示した従来の半導体装置（マルチチップモジュール）における半導体チップの入出力回路の構成を示した回路図である。図１６を参照して、従来の半導体装置では、ＤＲＡＭチップ１０１およびロジックチップ１０２の全ての入出力端子１０１ａ（１０２ａ）に、静電破壊防止用トランジスタ２０１および２０２からなる静電破壊対策用回路が接続されている。また、入出力端子１０１ａ（１０２ａ）は、抵抗２０３を介してチップ内部の集積回路（図示せず）に接続されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した従来の半導体装置では、図１６に示したように、ＤＲＡＭチップ１０１およびロジックチップ１０２の全ての入出力端子１０１ａ（１０２ａ）に、静電破壊防止用トランジスタ２０１および２０２が接続されているので、その静電破壊防止用トランジスタ２０１および２０２の寄生容量によって、チップ外部との信号伝達速度が遅くなるという問題点があった。
【０００８】
また、ＤＲＡＭチップ１０１およびロジックチップ１０２の全ての入出力端子１０１ａ（１０２ａ）に、静電破壊防止用トランジスタ２０１および２０２が接続されているので、その分、ＤＲＡＭチップ１０１およびロジックチップ１０２のチップ面積が増大するという問題点もあった。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の一つの目的は、信号の伝達速度を向上させることが可能な半導体装置を提供することである。
【００１０】
この発明のもう一つの目的は、上記の半導体装置において、半導体チップの面積を減少させることである。
【課題を解決するための手段】
【００１１】
請求項１における半導体装置は、複数の半導体チップが支持基板上に形成された半導体装置であって、半導体チップのうち少なくとも１つは、一方の入出力端子および他方の入出力端子と、一方の入出力端子に接続される一方の静電破壊対策用回路と、一方の入出力端子と一方の静電破壊対策用回路との間に接続され、他方の入出力端子によりオンオフ制御されるスイッチ手段とを備える。
【００１２】
請求項１では、上記のように構成することにより、他方の入出力端子によりオンオフ制御されるスイッチ手段を用いて、静電破壊対策が必要な半導体チップの製造工程では静電破壊対策用回路をオンし、静電破壊対策が必要でなくなるチップ完成後のチップ間接続工程終了後では静電破壊対策用回路をオフに切り換えることができる。これにより、チップ間接続工程終了後では静電破壊対策用回路の寄生容量を削除することができ、その結果、信号伝達速度を向上することができる。
【００１３】
請求項２における半導体装置は、請求項１の構成において、スイッチ手段は、半導体チップの製造工程中には、他方の入出力端子に電圧を印加しないことによりオン状態に設定され、半導体チップ製造後のチップ間接続工程完了後には、他方の入出力端子に所定の電圧を印加することによりオフ状態に設定される。
【００１４】
請求項２では、上記のように他方の入出力端子に印加する電圧を切り換えることによって、半導体チップの製造工程中とチップ間接続工程完了後とでスイッチ手段のオンオフを切り換えることができる。
【００１５】
請求項３における半導体装置は、請求項１または２の構成において、一方の静電破壊対策用回路は、第１および第２トランジスタを含み、スイッチ手段は、第３トランジスタと、第４トランジスタとを含む。第３トランジスタは、第１トランジスタと一方の入出力端子との間に接続され、他方の入出力端子に電圧が印加されない時にオン状態になるとともに、他方の入出力端子に所定の電圧が印加された時にオフ状態になる。第４トランジスタは、第２トランジスタと一方の入出力端子との間に接続され、他方の入出力端子に電圧が印加されない時にオン状態になるとともに、他方の入出力端子に所定の電圧が印加された時にオフ状態になる。
【００１６】
請求項３では、上記のようにスイッチ手段を構成することにより、半導体チップの製造工程中には、他方の入出力端子に電圧を印加しないことにより第３および第４トランジスタがオン状態に設定されるので、第１および第２トランジスタからなる静電破壊対策用回路をオン状態にすることができる。また、半導体チップ製造後のチップ間接続工程完了後には、他方の入出力端子に所定の電圧を印加することにより、第３および第４トランジスタがオフ状態に設定されるので、第１および第２トランジスタからなる静電破壊対策用回路をオフ状態にすることができる。
【００１７】
請求項４における半導体装置は、請求項１〜３のいずれかの構成において、他方の入出力端子には、他方の静電破壊対策用回路が接続されている。
【００１８】
請求項４では、このように構成することによって、他方の入出力端子の静電破壊を防止することができる。
【発明の効果】
【００１９】
以上のように、本発明によれば、信号の伝達速度を向上させることができる。また、半導体チップの面積を減少させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置（マルチチップモジュール）を示した概略図であり、図２〜図４は、図１に示した第１実施形態による半導体装置の構成を説明するための回路図である。
【００２１】
図１〜図４を参照して、以下に第１実施形態による半導体装置について説明する。
【００２２】
まず、図１を参照して、この第１実施形態による半導体装置（マルチチップモジュール）では、絶縁基板からなる支持基板３上に、ＤＲＡＭチップ１と、ロジックチップ２と、他の機能チップ５および６とが設置されている。なお、ＤＲＡＭチップ１およびロジックチップ２が、本発明の「半導体チップ」に相当する。
【００２３】
支持基板３の表面の外周には、複数の入出力端子３ａが所定の間隔を隔てて設けられている。また、ＤＲＡＭチップ１、ロジックチップ２、チップ５および６の上面には、それぞれ、複数の入出力端子１ａ、１ｂ、１ｃ、２ａ、２ｂ、２ｃ、５ａおよび６ａが設けられている。
【００２４】
ここで、入出力端子１ｂおよび２ｂは、支持基板３と接続するための入出力端子である。また、入出力端子１ｃおよび２ｃは、チップ完成後のチップ単独での動作状態を確認するための試験用の入出力端子である。また、入出力端子１ａおよび２ａは、上記した試験用および基板への接続用以外の入出力端子である。なお、入出力端子１ｃおよび２ｃは、本発明の「第１入出力端子」に相当し、入出力端子１ｂおよび２ｂは、本発明の「第２入出力端子」に相当し、入出力端子１ａおよび２ａは、本発明の「第３入出力端子」に相当する。
【００２５】
この第１実施形態では、図２に示すように、試験用の入出力端子１ｃおよび２ｃには、静電破壊防止用トランジスタ２１および２２からなる静電破壊対策用回路と抵抗２３とが接続されている。また、図４に示すように、支持基板への接続用の入出力端子１ｂおよび２ｂにも、静電破壊防止用トランジスタ２１および２２からなる静電破壊対策用回路と抵抗２３とが接続されている。
【００２６】
これに対して、試験用および支持基板接続用以外の入出力端子１ａおよび２ａには、図３に示すように、静電破壊防止用トランジスタが接続されておらず、抵抗２３のみ接続されている。この第１実施形態では、この静電破壊防止用トランジスタが接続されていない入出力端子１ａおよび２ａを用いて、ＤＲＡＭチップ１とロジックチップ２との間を接続している。すなわち、ＤＲＡＭチップ１の入出力端子１ａとロジックチップ２の入出力端子２ａとを、配線７によって接続する。
【００２７】
なお、ＤＲＡＭチップ１とチップ５とは、配線１０によって接続されており、ＤＲＡＭチップ１とチップ６とは、配線１３によって接続されている。また、ＤＲＡＭチップ１の入出力端子１ｂは、配線８によって支持基板３の入出力端子３ａと接続されており、ロジックチップ２の入出力端子２ｂは、配線９によって支持基板３の入出力端子３ａと接続されている。また、チップ６の入出力端子６ｂは、配線１２によって支持基板３の入出力端子３ａと接続されている。なお、この第１実施形態における配線は、図１に示すように、２層の配線である。
【００２８】
第１実施形態では、上記のように、ＤＲＡＭチップ１とロジックチップ２との接続を、試験用および支持基板接続用以外の入出力端子１ａおよび２ａにより行うことによって、試験用および支持基板接続用の静電破壊対策用回路の寄生容量を、ＤＲＡＭチップ１とロジックチップ２とのチップ間経路では排除することができる。これに加えて、入出力端子１ａおよび２ａは、静電破壊対策用回路を含まないので、ＤＲＡＭチップ１とロジックチップ２とのチップ間の経路では静電破壊対策用回路の寄生容量を完全に排除することができる。その結果、ＤＲＡＭチップ１とロジックチップ２との間の信号伝達速度を向上させることができる。
【００２９】
なお、静電破壊が起こりやすいのは、試験時および半導体装置完成後であるので、試験用および支持基板接続用の入出力端子以外の入出力端子１ａおよび２ａに静電破壊対策用回路が接続されていなくても、それほど、問題にならない。
【００３０】
また、第１実施形態では、上記のように、入出力端子１ａおよび２ａに静電破壊対策用回路が接続されていないので、その分、ＤＲＡＭチップ１およびロジックチップ２の面積を削減することができる。これにより、ＤＲＡＭチップ１およびロジックチップ２の製造コストも低減することができる。
（第２実施形態）
図５は、本発明の第２実施形態による半導体装置（マルチチップモジュール）を示した概略図であり、図６〜図８は、図５に示した第２実施形態による半導体装置の構成を説明するための回路図である。
【００３１】
図５〜図８を参照して、この第２実施形態では、上記した第１実施形態とは異なり、チップ間の接続を、小さいゲート電極幅を有する静電破壊防止用トランジスタからなる静電破壊対策用回路を含む入出力端子により行う。なお、その他の構成は、第１実施形態とほぼ同様である。
【００３２】
具体的には、この第２実施形態による半導体装置では、図５に示すように、絶縁基板からなる支持基板３上に、ＤＲＡＭチップ２１と、ロジックチップ２２と、他の機能チップ５および６とが設置されている。そして、ＤＲＡＭチップ２１およびロジックチップ２２の上面には、それぞれ、複数の入出力端子２１ａ、２１ｂ、２１ｃ、２２ａ、２２ｂ、および２２ｃが設けられている。
【００３３】
ここで、入出力端子２１ｂおよび２２ｂは、支持基板３と接続するための入出力端子である。また、入出力端子２１ｃおよび２２ｃは、チップ完成後のチップ単独での動作状態を確認するための試験用の入出力端子である。また、入出力端子２１ａおよび２２ａは、上記した試験用および支持基板接続用以外の入出力端子である。なお、入出力端子２１ｃおよび２２ｃは、本発明の「第１入出力端子」に相当し、入出力端子２１ｂおよび２２ｂは、本発明の「第２入出力端子」に相当し、入出力端子２１ａおよび２２ａは、本発明の「第３入出力端子」に相当する。
【００３４】
この第２実施形態では、図６に示すように、試験用の入出力端子２１ｃおよび２２ｃに、静電破壊防止用トランジスタ４１および４２からなる静電破壊対策用回路と抵抗４３とが接続されている。また、図８に示すように、支持基板接続用の入出力端子２１ｂおよび２２ｂにも、静電破壊防止用トランジスタ４１および４２からなる静電破壊対策用回路と抵抗４３とが接続されている。
【００３５】
これに対して、試験用および支持基板接続用以外の入出力端子２１ａおよび２２ａには、図７に示すように、静電破壊防止用トランジスタ４１および４２よりも大きさの小さい静電破壊防止用トランジスタ４４および４５からなる静電破壊対策用回路が接続されている。すなわち、静電破壊防止用トランジスタ４４および４５を構成するゲート電極の幅は、静電破壊防止用トランジスタ４１および４２を構成するゲート電極の幅よりも小さくなるように形成されている。
【００３６】
なお、試験用および支持基板接続用の静電破壊防止用トランジスタ４１および４２からなる静電破壊対策用回路は、本発明の「第１および第２静電破壊対策用回路」に相当する。また、静電破壊防止用トランジスタ４４および４５からなる静電破壊対策用回路は、本発明の「第３静電破壊対策用回路」に相当する。
【００３７】
そして、この第２実施形態では、上記した小さいゲート電極幅を有する静電破壊防止用トランジスタ４４および４５が接続された入出力端子２１ａおよび２２ａを用いて、ＤＲＡＭチップ２１とロジックチップ２２との間を接続している。すなわち、ＤＲＡＭチップ２１の入出力端子２１ａとロジックチップ２２の入出力端子２２ａとを、配線７によって接続する。
【００３８】
第２実施形態では、上記のように、ＤＲＡＭチップ２１とロジックチップ２２との接続を、小さいゲート電極幅を有する静電破壊防止用トランジスタ４４および４５を含む入出力端子２１ａおよび２２ａにより行うことによって、ＤＲＡＭチップ２１とロジックチップ２２とのチップ間経路では静電破壊対策用回路の寄生容量を小さくすることができる。その結果、チップ間の信号伝達速度を向上させることができる。
【００３９】
なお、静電破壊が起こりやすいのは、試験時および半導体装置完成後であるので、試験用および支持基板接続用の入出力端子以外の入出力端子２１ａおよび２２ａの静電破壊対策用回路を小さくしても、それほど、問題にならない。
【００４０】
また、第２実施形態では、上記のように、入出力端子２１ａおよび２２ａには、小さいゲート電極幅を有する静電破壊防止用トランジスタ４４および４５が接続されているので、その分、ＤＲＡＭチップ２１およびロジックチップ２２の面積を削減することができる。
（第３実施形態）
図９は、本発明の第３実施形態による半導体装置（マルチチップモジュール）を示した概略図であり、図１０〜図１２は、図９に示した第３実施形態による半導体装置の構成を説明するための回路図である。
【００４１】
この第３実施形態は、上記した第１および第２実施形態とは異なり、チップ間の接続を、ダイオードからなる静電破壊対策用回路を含む入出力端子により行う。なお、その他の構成は、第２実施形態とほぼ同様である。
【００４２】
具体的には、この第３実施形態による半導体装置では、図９に示すように、絶縁基板からなる支持基板３上に、ＤＲＡＭチップ５１と、ロジックチップ５２と、他の機能チップ５および６とが設置されている。そして、ＤＲＡＭチップ５１およびロジックチップ５２の上面には、それぞれ、複数の入出力端子５１ａ、５１ｂ、５１ｃ、５２ａ、５２ｂ、および５２ｃが設けられている。
【００４３】
ここで、入出力端子５１ｂおよび５２ｂは、支持基板３と接続するための入出力端子である。また、入出力端子５１ｃおよび５２ｃは、チップ完成後のチップ単独での動作状態を確認するための試験用の入出力端子である。また、入出力端子５１ａおよび５２ａは、上記した試験用および基板への接続用以外の入出力端子である。なお、入出力端子５１ｃおよび５２ｃは、本発明の「第１入出力端子」に相当し、入出力端子５１ｂおよび５２ｂは、本発明の「第２入出力端子」に相当し、入出力端子５１ａおよび５２ａは、本発明の「第３入出力端子」に相当する。
【００４４】
この第３実施形態では、図１０に示すように、試験用の入出力端子５１ｃおよび５２ｃには、静電破壊防止用トランジスタ６１および６２からなる静電破壊対策用回路と抵抗６３とが接続されている。また、図１２に示すように、支持基板接続用の入出力端子５１ｂおよび５２ｂにも、静電破壊防止用トランジスタ６１および６２からなる静電破壊対策用回路と抵抗６３とが接続されている。
【００４５】
これに対して、試験用および支持基板接続用以外の入出力端子５１ａおよび５２ａには、図１１に示すように、ダイオード６４からなる静電破壊対策用回路と抵抗６３とが接続されている。なお、ダイオード６４からなる静電破壊対策用回路は、静電破壊防止用トランジスタ６１および６２からなる静電破壊対策用回路に比べて、素子面積が小さいとともに、寄生容量が小さく、かつ、耐性が低い。
【００４６】
そして、この第３実施形態では、このダイオード６４からなる静電破壊対策用回路が接続された入出力端子５１ａおよび５２ａを用いて、ＤＲＡＭチップ５１とロジックチップ５２との間を接続している。すなわち、ＤＲＡＭチップ５１の入出力端子５１ａとロジックチップ５２の入出力端子５２ａとを、配線７によって接続する。
【００４７】
第３実施形態では、上記のように、ＤＲＡＭチップ５１とロジックチップ５２との接続を、寄生容量の小さいダイオード６４からなる静電破壊対策用回路を含む入出力端子５１ａおよび５２ａにより行うことによって、ＤＲＡＭチップ５１とロジックチップ５２とのチップ間経路では静電破壊対策用回路の寄生容量を小さくすることができる。その結果、ＤＲＡＭチップ５１とロジックチップ５２との間の信号伝達速度を向上させることができる。
【００４８】
なお、静電破壊が起こりやすいのは、試験時および半導体装置完成後であるので、試験用および支持基板接続用の入出力端子以外の入出力端子５１ａおよび５２ａの静電破壊対策用回路を耐性の低いダイオード６４により構成しても、それほど、問題にならない。
【００４９】
また、第３実施形態では、上記のように、入出力端子５１ａおよび５２ａには、素子面積の小さいダイオード６４からなる静電破壊対策用回路が接続されているので、その分、ＤＲＡＭチップ５１およびロジックチップ５２の面積を削減することができる。
（第４実施形態）
図１３は、本発明の第４実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【００５０】
この第４実施形態では、上記した第１〜第３実施形態とは異なり、入出力端子の静電破壊対策用回路をオンオフするためのスイッチを設けている。
【００５１】
具体的には、この第４実施形態による半導体装置では、図１３に示すように、入出力端子７１ａに、静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路と抵抗７４とが接続されている。そして、入出力端子７１ａと、静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路との間には、静電破壊防止スイッチ７５が接続されている。また、静電破壊防止スイッチ７５には、静電破壊防止スイッチ７５をチップ外部からオンオフ制御するためのスイッチ制御用入出力端子７１ｂが接続されている。
【００５２】
なお、入出力端子７１ａは、本発明の「一方の入出力端子」に相当し、スイッチ制御用入出力端子７１ｂは、本発明の「他方の入出力端子」に相当する。また、静電破壊防止スイッチ７５は、本発明の「スイッチ手段」に相当する。また、静電破壊防止用トランジスタ７２および７３は、それぞれ、本発明の「第１トランジスタ」および「第２トランジスタ」に相当する。
【００５３】
また、静電破壊防止スイッチ７５は、インバータ７５ａと、Ｐチャネルトランジスタ７５ｂおよびＮチャネルトランジスタ７５ｃと、Ｐチャネルトランジスタ７５ｄおよびＮチャネルトランジスタ７５ｅとを含む。Ｐチャネルトランジスタ７５ｂおよびＮチャネルトランジスタ７５ｃは、各々のソースおよびドレインが互いに接続されている。また、Ｐチャネルトランジスタ７５ｄおよびＮチャネルトランジスタ７５ｅは、各々のソースおよびドレインが互いに接続されている。なお、Ｐチャネルトランジスタ７５ｂおよび７５ｄが、それぞれ、本発明の「第３トランジスタ」および「第４トランジスタ」に相当する。
【００５４】
インバータ７５ａは、スイッチ制御用入出力端子７１ｂからＮチャネルトランジスタ７５ｃおよび７５ｅに至る経路に配置されており、スイッチ制御用入出力端子７１ｂに印加される電圧を反転する。また、Ｐチャネルトランジスタ７５ｂおよびＮチャネルトランジスタ７５ｃは、静電破壊防止用トランジスタ７２と入出力端子７１ａとの間に接続されており、Ｐチャネルトランジスタ７５ｄおよびＮチャネルトランジスタ７５ｅは、静電破壊防止用トランジスタ７３と入出力端子７１ａとの間に接続されている。
【００５５】
また、スイッチ制御用入出力端子７１ｂと、静電破壊防止スイッチ７５との間には、静電破壊防止用トランジスタ８１および８２からなる静電破壊対策用回路と抵抗８３とが接続されている。この静電破壊対策用回路は、本発明の「他方の静電破壊対策用回路」に相当する。
【００５６】
この第４実施形態の動作としては、静電破壊対策が必要であるチップの製造工程中は、スイッチ制御用入出力端子７１ｂに電圧が印加されない。入出力端子７１ａに外部から正の過渡電圧が入力されたときは、Ｐチャネルトランジスタ７５ｂおよびＰチャネルトランジスタ７５ｄがオン状態になる。また、入出力端子７１ａに外部から負の過渡電圧が入力されたときは、Ｎチャネルトランジスタ７５ｃおよびＮチャネルトランジスタ７５ｅがオン状態になる。これにより、いずれの場合も、静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路がオン状態になる。
【００５７】
また、半導体チップ製造後のチップ間接続工程完了後には、スイッチ制御用入出力端子７１ｂに電源電圧（ＶＤＤ）を印加することにより、Ｐチャネルトランジスタ７５ｂおよびＰチャネルトランジスタ７５ｄがオフ状態になるとともに、Ｎチャネルトランジスタ７５ｃおよびＮチャネルトランジスタ７５ｅもオフ状態に固定される。これにより、静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路がオフ状態になる。
【００５８】
第４実施形態では、上記のように、静電破壊対策が必要な半導体チップの製造工程中では静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路をオンにし、静電破壊対策が必要でなくなるチップ完成後のチップ間接続工程終了後では静電破壊対策用回路をオフに切り換えることができる。これにより、チップ間接続工程終了後では静電破壊対策用回路の寄生容量を削除することができ、その結果、信号伝達速度を向上させることができる。
【００５９】
また、第４実施形態では、上記のように、スイッチ制御用入出力端子７１ｂに、静電破壊防止用トランジスタ８１および８２からなる静電破壊対策用回路が接続されているので、スイッチ制御用入出力端子７１ｂの静電破壊も有効に防止することができる。
【００６０】
図１４は、本発明の第４実施形態の変形例による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。図１４を参照して、この第４実施形態の変形例では、図１３に示した第４実施形態と同様、静電破壊防止用トランジスタ７６および７７からなる入出力端子７１ａの静電破壊対策用回路をオンオフするための静電破壊防止スイッチ７５を設けている。
【００６１】
この場合、図１３に示した第４実施形態では、静電破壊防止スイッチ７５が４つのトランジスタ７５ｂ、７５ｃ、７５ｄおよび７５ｅによって構成されているのに対して、図１４に示した第４実施形態の変形例では、静電破壊防止スイッチ７５を２つのトランジスタ７５ｂおよび７５ｃによって構成している。これにより、寄生容量をさらに低減することができる。
【００６２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６３】
たとえば、上記第１〜第３実施形態では、異なる機能を有するチップを同一平面上に配置する場合への適用例を示しているが、本発明はこれに限らず、異なる機能を有するチップを上下方向に配置する場合にも適用可能である。
【００６４】
また、上記第１〜第３実施形態では、チップ完成後の配線数が１層または２層の場合を示したが、本発明はこれに限らず、３層以上の配線を用いる場合に適用しても同様の効果を得ることができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１実施形態による半導体装置（マルチチップモジュール）を示した概略図である。
【図２】図１に示した第１実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図３】図１に示した第１実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図４】図１に示した第１実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図５】本発明の第２実施形態による半導体装置（マルチチップモジュール）を示した概略図である。
【図６】図５に示した第２実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図７】図５に示した第２実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図８】図５に示した第２実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図９】本発明の第３実施形態による半導体装置（マルチチップモジュール）を示した概略図である。
【図１０】図９に示した第３実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１１】図９に示した第３実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１２】図９に示した第３実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１３】本発明の第４実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１４】本発明の第４実施形態の変形例による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１５】従来の半導体装置（マルチチップモジュール）を示した概略図である。
【図１６】図１５に示した従来の半導体装置（マルチチップモジュール）における半導体チップの入出力回路の構成を示した概略図である。
【符号の説明】
【００６６】
１  ＤＲＡＭチップ（半導体チップ）
２  ロジックチップ（半導体チップ）
１ａ、２ａ、２１ａ、２２ａ、５１ａ、５２ａ  入出力端子（第３入出力端子）
１ｂ、２ｂ、２１ｂ、２２ｂ、５１ｂ、５２ｂ  入出力端子（第２入出力端子）
１ｃ、２ｃ、２１ｃ、２２ｃ、５１ｃ、５２ｃ  入出力端子（第１入出力端子）
２１、２２、４１、４２、６１、６２  静電破壊防止用トランジスタ
２３、４３、６３  抵抗
７１ａ  入出力端子（一方の入出力端子）
７１ｂ  スイッチ制御用入出力端子（他方の入出力端子）
７２、７６  静電破壊防止用トランジスタ（第１トランジスタ）
７３、７７  静電破壊防止用トランジスタ（第２トランジスタ）
７５  静電破壊防止スイッチ（スイッチ手段）
７５ｂ  Ｐチャネルトランジスタ（第３トランジスタ）
７５ｄ  Ｐチャネルトランジスタ（第４トランジスタ）
８１、８２  静電破壊防止用トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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