(57)【特許請求の範囲】
【請求項１】
サブワードラインドライバを使用した半導体メモリ装置のウエハバーンインテスト回路において、
各サブワードラインドライバの電源ラインに異なる電圧を供給可能なスイッチ部を設け、ノーマル動作では全電源ライン共通に接地電源を供給し、テスト動作では、トゥルーセルのサブワードラインドライバの電源ラインと相補セルのサブワードラインドライバの電源ラインとに分けてそれぞれ接地電源とストレス電源とを交互に供給するようにしたことを特徴とするウエハバーンインテスト回路。
【請求項２】
スイッチ部は、外部電源パッドと電源ラインとの間に接続されて制御信号によりオンオフするスイッチングトランジスタから構成される請求項１記載のウエハバーンインテスト回路。
【請求項３】
サブワードラインドライバは、電源ラインとワードラインとの間に接続され、ローアドレス信号を組み合わせた制御信号に応答する第１トランジスタと、プリデコードされたローアドレス信号の入力端子とワードラインとの間に設けられ、ワードライン選択のためのプリチャージ電圧を貯蔵する駆動信号貯蔵部と、を備える請求項１又は請求項２記載のウエハバーンインテスト回路。
【請求項４】
駆動信号貯蔵部は、プリデコードされたローアドレス信号の入力端子とワードラインとの間に接続され、第１トランジスタの制御信号の反転制御信号に応答する第２トランジスタと、前記反転制御信号の入力端子とワードラインとの間に接続される第３トランジスタと、該第３トランジスタのゲート端子と前記プリデコードされたローアドレス信号の入力端子との間に接続され、恒常オンとされた第４トランジスタと、から構成される請求項３記載のウエハバーンインテスト回路。
【請求項５】
第１〜第４トランジスタがＮＭＯＳトランジスタである請求項４記載のウエハバーンインテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置のウエハバーンインテスト回路及びその制御方法に関する。
【０００２】
【従来の技術】
通常、チップ供給時には信頼性確保のためにバーンインテストを行う。現在、バーンインテストはパッケージ状態で行われるので、バーンインテストでエラーとなったチップは組立工程まで終わっているにも拘わらず出荷できないために非効率的である。これを改善するためにウエハ製造段階でバーンインテストを行う方法がある。
【０００３】
また、半導体メモリ装置の中でも特にＤＲＡＭの場合、バーンインテストエラーの大部分はシングルビットエラーであり、このエラーを見つけるには多くの時間が必要である。シングルビットエラーはメモリセルのリーク電流が直接的な原因となって起こり、リーク電流はゲート酸化膜やキャパシタの誘電体、記憶ノードジャンクションの不良によって起こる。現在のウエハバーンイン（以下、“ＷＢＩ”とする）回路は、半導体メモリ装置のワードライン構造によりテスト方法が異なるだけでなく、ＷＢＩ動作による各ノード別のストレスに差異があって、スクリーニングが確実に行われないという問題点がある。
【０００４】
図１は従来のウエハバーンインテスト回路図で、サブワードラインドライバＳＷＤを使用するメモリセルアレイ構造に適用される回路である。ローデコーダはノーマル動作でメモリセルのワードラインを駆動する手段であり、アドレスをデコードして所望のメモリセルを選択するために用いられる。サブワードラインドライバＳＷＤはトランジスタ１０１〜１０６で構成される。これらのトランジスタ１０１〜１０６の動作を、ノーマル時とストレス時に分けて説明する。
【０００５】
ノーマル動作では、ウエハバーンインイネーブル信号φＷＢＩとロープリデコード信号φＰＲＥ１に“ロウ”レベル、ロープリデコード信号φＰＲＥ２に“ハイ”レベルがそれぞれ入力され、ワードラインＷＬがイネーブルされる。相補ロープリデコード信号φＰＲＥＢ２はロープリデコード信号φＰＲＥ２の反転信号であり、ここでは”ロウ”が入力されている。
【０００６】
ウエハバーンインモードになると、ウエハバーンインイネーブル信号φＷＢＩが“ハイ”レベルになってトランジスタ１０５をオンさせ、φＰＲＥ１にも”ハイ”が入力されてワードラインＷＬへワードラインストレス電圧Ｖstressが印加され、メモリセルにストレスを加えるようになる。
【０００７】
このような回路では、ワードラインストレスによるトランジスタの不良はスクリーニングすることができるが、ビットラインにストレスを与えることがができない。なぜなら、全てのワードラインがイネーブルされることにより、該当のワードラインに接続されたメモリセルには同一のデータが書き込まれるために、ビットライン間に同一の電圧が誘起されるためである。このために高電圧により不良箇所を破壊することができなくなり信頼性を更に高められない。
【０００８】
【発明が解決しようとする課題】
以上の従来技術に着目して本発明の目的は、より確実にスクリーニングを行うことが出来るウエハバーンインテスト回路を提供することにある。即ち、ワードラインストレスと共にビットラインストレスを通じてもストレス印加する事の出来るウエハバーンインテスト回路を提供するものである。
【０００９】
【課題を解決するための手段】
このような目的を達成するために本発明のウエハバーンインテスト回路は、サブワードラインドライバを使用した半導体メモリ装置のウエハバーンインテスト回路において、各サブワードラインドライバの電源ラインに異なる電圧を供給可能なスイッチ部を設け、ノーマル動作では全電源ライン共通に接地電源を供給し、テスト動作では、トゥルーセルのサブワードラインドライバの電源ラインと相補セルのサブワードラインドライバの電源ラインとに分けてそれぞれ接地電源とストレス電源とを交互に供給するようにしたことを特徴とする。
【００１０】
前記スイッチ部は、外部電源パッドと電源ラインとの間に接続されて制御信号によりオンオフするスイッチングトランジスタから構成される。前記サブワードラインドライバは、電源ラインとワードラインとの間に接続され、ローアドレス信号を組み合わせた制御信号に応答する第１トランジスタと、プリデコードされたローアドレス信号の入力端子とワードラインとの間に設けられ、ワードライン選択のためのプリチャージ電圧を貯蔵する駆動信号貯蔵部と、を備える。前記駆動信号貯蔵部は、プリデコードされたローアドレス信号の入力端子とワードラインとの間に接続され、第１トランジスタの制御信号の反転制御信号に応答する第２トランジスタと、前記反転制御信号の入力端子とワードラインとの間に接続される第３トランジスタと、該第３トランジスタのゲート端子と前記プリデコードされたローアドレス信号の入力端子との間に接続され、恒常オンとされた第４トランジスタと、から構成される。前記第１〜第４トランジスタがＮＭＯＳトランジスタである。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態を添付の図面を参照して詳細に説明する。ウエハ状態でバーンインテストを行って不良ビットをスクリーニングするための回路を図２、図３に示す。図４は半導体メモリ装置の概略図で、まずこの図から説明する。
【００１２】
図４は、サブメモリセルアレイＭＣＡから構成される４つのバンクＢ１〜Ｂ４がチップの４隅に配置され、パッドがチップの中央に配置されたＬＯＣ(Lead On Chip)構造を示している。この他の周辺回路は省略し、ＷＢＩに関連した部分のみを説明する。
【００１３】
高集積化に伴ってセルサイズが小さくなると、配線とゲートポリを用いたストラップ構造では配線間隔が減ってストラップ領域でゲートポリと配線を接続するのが難しくなる。そのための代案がサブワードラインドライバ(Sub Word line Driver)構造である。これは４本または８本のワードラインＷＬ当たり１本の配線ライン（ストラッピングのための配線ライン）で済むので、配線間隔に余裕が出来る。本発明はこのようなＳＷＤ構造をもつ半導体メモリ装置に適している。
【００１４】
図２のＶＳＳ＿Ｃ、Ｔは、ノーマル動作時にはサブワードラインドライバＳＷＤの接地電源ＶＳＳが印加され、ワードラインＷＬのディスエーブル時にワードラインの電流を放電するための電源として用いられる。本例では特に、ＶＳＳ＿ＣとＶＳＳ＿ＴがサブワードラインドライバＳＷＤをそれぞれに制御するところに特徴がある。ノーマル動作時は外部電源パッドＶＳＳからの電圧をスイッチング部ＳＷを介して、ワードラインＷＬ＿Ｃ、Ｔの両方に印加し、ウエハバーンインテストモードになると、電源パッドＶＳＳ、ＳＴＲＥＳＳから入力される電圧はスイッチング部ＳＷによりＶＳＳ＿ＣとＶＳＳ＿Ｔへ交互に、一方はＶＳＳ（０Ｖ）、他方はＳＴＲＥＳＳ（スクリーニングに充分な電圧）として印加する。
【００１５】
図３は、サブメモリセルアレイＭＣＡと、ワードラインを駆動するためのサブワードラインドライバＳＷＤに別けられる。
【００１６】
サブメモリセルアレイＭＣＡはワードラインＷＬ、データを記憶する記憶ノード、記憶ノードにデータを書込／読出するときに用いられるビットライン対ＢＬ／ＢＬＢからなる。記憶ノードはワードラインＷＬから印加される電圧により制御されるＭＯＳトランジスタ（アクセストランジスタ）を持ち、このＭＯＳトランジスタのソース端子とドレイン端子に記憶ノードとビットライン対ＢＬ／ＢＬＢがそれぞれ接続される。つまりメモリセルは公知の１トランジスタ１キャパシタ形のセルである。
【００１７】
サブワードラインドライバＳＷＤはローアドレスのプリデコードにより駆動される信号ＭＷＥｉ（ｉ＝１〜ｎ）と、信号ＭＷＥｉを発生するために要求されるアドレス以外のアドレスに駆動される信号ＰＸ０〜３（ＰＸＢ０〜３）によって制御され、ノーマル動作時の非選択ワードラインの接地及びワードライン選択後のディスエーブル時に選択ワードラインを接地させるために用いられるＶＳＳ電源ラインを有し、このＶＳＳ電源ラインにはサブワードラインドライバＳＷＤ領域別にＶＳＳ＿Ｃ又はＶＳＳ＿Ｔが提供される。
【００１８】
ノーマル動作時にはＶＳＳ＿Ｃ、Ｔの両方にＶＳＳ（０Ｖ）が印加され、ローアドレスプリデコード信号ＭＷＥｉが選択されて該当ＳＷＤ領域のノードＳ０〜３にプリチャージ（ＶＣＣ−Ｖｔｎ）が行われた後、ローアドレスプリデコード信号ＭＷＥｉに関連しないローアドレスにより信号ＰＸ０〜３のうちいずれか一つが選択されてワードラインを活性化させて動作する。
【００１９】
ＷＢＩテストモードになると、ローアドレスはディスエーブル状態で信号ＭＷＥ１〜ＭＷＥｎ及びＰＸ０〜３は“ロウ”レベルになり、反転信号ＰＸＢ０〜３は“ハイ”レベルの状態で、ＶＳＳ＿ＣとＶＳＳ＿Ｔに交互にＶＳＳまたはＳＴＲＥＳＳが電源として印加されるが、ＶＳＳ＿ＣにＶＳＳ、ＶＳＳ＿ＴにＳＴＲＥＳＳが印加された場合、メモリアレイのトゥルー(true)セル（ＢＬに接続されたセル）に接続されたワードラインのみイネーブルされ、ＶＳＳ＿ＣにＳＴＲＥＳＳ、ＶＳＳ＿ＴにＶＳＳが印加された場合はメモリセルアレイの相補セル（ＢＬＢに接続されたセル）に接続されたワードラインのみイネーブルされる。
【００２０】
このようにサブワードラインドライバＳＷＤのＶＳＳ＿Ｃ、Ｔの電源ラインが、ビットラインＢＬまたはＢＬＢに接続されたセルのアクセストランジスタを駆動するワードラインをＶＳＳに保持させる。このようなメモリセルとサブワードラインドライバＳＷＤ領域の電源関係は、結局ＷＢＩテスト時にトゥルーセルに接続されたワードラインのみ駆動するか、相補セルのワードラインのみ駆動するかの選択が可能である。テストデータは全セル共通なので、ビットラインＢＬの記憶ノードは全て同じデータを示し、且つ相補ビットラインＢＬＢの記憶ノードも全て同じデータを示すことになる。従って、従来のようにトゥルーセルのワードラインと相補セルのワードラインが同時に活性化されると、ビットライン対ＢＬ／ＢＬＢに誘起されるデータが不分明になって、ＷＢＩ時にビットラインＢＬと相補ビットラインＢＬＢとの間の不良箇所にストレス電圧を印加することができず、ビットライン対ＢＬ／ＢＬＢと記憶ノード、或いはビットライン対ＢＬ／ＢＬＢとワードラインＷＬなど各種不良箇所をスクリーニングすることができない。
【００２１】
そこで、本例のように、一方のワードラインはストレス電圧、他方のワードラインは接地としてこれを交代させるようにすれば、ビットライン対ＢＬ／ＢＬＢのいずれかにはアクセストランジスタのオフでデータは現れないから、効果的なストレスを加えることが出来る。
【００２２】
【発明の効果】
以上のように本発明のウエハバーンインテスト回路は、ワードラインを通じてストレスを印加するとき、ビットラインを通じてもストレスが印加できるので、メモリセルの不良箇所を初期テストでスクリーニングすることができるようになり、長期的な信頼性が保証され、また、コストダウンにも貢献する。
【図面の簡単な説明】
【図１】従来のウエハバーンインテスト回路図。
【図２】本発明のウエハバーンインテスト回路図。
【図３】本発明のウエハバーンインテスト回路及びメモリセルアレイ図。
【図４】本発明の昇圧電源と接地電源を供給する外部パッド及びメモリセルアレイを概略図。
【図１】
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【図２】
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【図３】
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【図４】
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