(57)【特許請求の範囲】
【請求項１】
複数のデータ記憶部を備え、該複数のデータ記憶部にそれぞれ所定のデータをストアしつつデータ処理を行う画像形成装置用のＡＳＩＣ（特定用途向き集積回路）における前記データをクリアするために前記複数のデータ記憶部をリセットするＡＳＩＣ制御装置において、
該ＡＳＩＣ制御装置は、ＡＳＩＣ内部に設けられ、該ＡＳＩＣ内部の状態の遷移に応じて前記Ｎ（Ｎは２以上の整数）個のリセット信号を発生するリセット信号発生手段から構成され、前記リセット信号発生手段は、前記ＡＳＩＣの内部状態を示すステートマシンからなり、前記ＡＳＩＣ内部の状態の遷移に応じたリセットを要求する内部リセット要求発生源と、該内部リセット要求発生源からのリセット要求に基づき、前記Ｎ（Ｎは２以上の整数）個のリセット信号のうち少なくとも１個のリセット信号を選択し該リセット信号を対応する前記所定のデータ記憶部に出力するリセット信号選択器とから構成され、前記内部リセット要求発生源は、前記複数のデータ記憶部のうちそれぞれ所定のデータ記憶部をリセットするＮ（Ｎは２以上の整数）個のリセット信号を発生することを特徴とするＡＳＩＣ制御装置。
【請求項２】
複数のデータ記憶部と、該複数のデータ記憶部にそれぞれストアされる複数の処理ごとのデータに基づき所定処理を行う処理部と、データ記憶部をリセットするためのリセット信号を発生するリセット信号発生手段と、前記複数の処理のうちいずれの処理が終了したかを判断する判断手段と、前記終了したと判断された処理に応じたリセット要求を発生する内部リセット要求発生源と、を備え、
前記リセット信号発生手段は、前記リセット要求に基づきデータ記憶部に選択的にリセット信号を出力し、リセットすべき１または複数のデータ記憶部をリセットすることを特徴とするＡＳＩＣ制御装置。
【請求項３】
請求項２に記載のＡＳＩＣ制御装置において、前記内部リセット要求発生源は、ステートマシンであることを特徴とするＡＳＩＣ制御装置。
【請求項４】
請求項２または３に記載のＡＳＩＣ制御装置において、前記複数のデータ記憶部のうち所定のデータ記憶部に対するリセット要求であって、ＡＳＩＣ外部から要求される外部リセット要求と前記内部リセット要求発生源からの内部リセット要求とのＡＮＤ又はＯＲをとることにより対応する各データ記憶部へリセット信号を出力することを特徴とするＡＳＩＣ制御装置。
【請求項５】
請求項２〜４のいずれか１項に記載のＡＳＩＣ制御装置において、更に、前記複数のデータ記憶部の全てに対するリセットを要求するリセット要求発生手段を有することを特徴とするＡＳＩＣ制御装置。
【請求項６】
請求項２〜５のいずれか１項に記載のＡＳＩＣ制御装置において、前記処理部はインターレースのためのデータ処理を行うことを特徴とするＡＳＩＣ制御装置。
【請求項７】
請求項６に記載のＡＳＩＣ制御装置を備えるプリンタであって、前記インターレースのために処理されたデータに基づき印刷を行うプリンタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像形成装置に用いるＡＳＩＣ（特定用途向集積回路）の制御装置及び方法に関し、特に、画像形成装置用ＡＳＩＣにおけるリセット信号の制御技術に関する。
【０００２】
【従来の技術】
近年、プリンタ、複写機、ファクシミリ装置等の画像形成装置における高画質化・印刷速度の高速化に伴って、当該画像形成装置による画像データの処理等様々な処理をメインＣＰＵから切り離し、当該処理に専用のコプロセッサとしてＡＳＩＣ（特定用途向き集積回路）化する傾向が顕著である。かかるＡＳＩＣ内には、当該処理のフローに従って多くのモジュールが存在し、モジュールごとにレジスタも複数存在する。そして、このようなＡＳＩＣでは、ある一連の処理が終了すると、次の処理に用いるために、特定のレジスタをクリアする必要が生じる。
【０００３】
従来、レジスタ等をクリアする必要が生じた場合のリセット方法としては、外部信号によるハードウェアリセットの方法と特定のアドレスへアクセスすることによりリセット信号を生成するソフトウェアリセットの方法とがある。
【０００４】
前者のハードウェアリセットでは、例えば、ユーザにより電源供給が絶たれたような場合に、電圧がある一定の閾値より低下した時点でハードウェアによりリセット信号が生成され、このリセット信号が外部から当該ＡＳＩＣ内に供給されることで、ＡＳＩＣ全体のレジスタ等がクリアされる。
【０００５】
後者のソフトウェアリセットでは、プログラムによってＡＳＩＣ全体のレジスタをクリアすることができ、上述したように、特定のアドレスをアクセスすることで特定のレジスタのみを選択的にクリアすることも可能である。
【０００６】
【発明が解決しようとする課題】
しかしながら、ある一連の処理が終了した段階で、上述したハードウェアリセット或いはソフトウェアリセットの方法によりＡＳＩＣ全体が初期化されると、次の処理でも使用するはずのデータが格納されているレジスタやバッファ等もクリアしてしまうことになるので、同じデータを何回もセットし直さなければならず、セットすべきデータの転送時間に大きな無駄を生じる。
【０００７】
一方、ソフトウェアリセットの方法によれば、上述したように、特定のアドレスをアクセスすることで特定のレジスタのみを選択的にクリアすることも可能であるが、プログラミング、特にタイミング設計が困難となり、また、処理速度の低下を免れない。
【０００８】
本発明の目的は、画像形成装置におけるＡＳＩＣ内外の状態に応じて初期化が必要なレジスタ等だけを選択的にクリアし得る画像形成装置用ＡＳＩＣの制御装置及び方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ＡＳＩＣ内部の所定のレジスタ等をリセットする信号を複数用意し、これら複数のリセット信号を画像形成装置におけるＡＳＩＣ内外の状態に応じて使い分けるようにしている。
【００１０】
これにより、他のデータ記憶部には次の処理で必要なデータをそのまま保持しておくことができるので、データの転送時間が短縮される。また、予め用意した複数のリセット信号により特定のデータ記憶部を選択的にクリアし得るので、タイミング設計が容易であり、画像形成装置における処理速度も低下しない。
【００１１】
即ち、請求項１記載の発明では、複数のデータ記憶部を備え、該複数のデータ記憶部にそれぞれ所定のデータをストアしつつデータ処理を行う画像形成装置用のＡＳＩＣ（特定用途向き集積回路）における前記データをクリアするために前記複数のデータ記憶部をリセットするＡＳＩＣ制御装置において、該ＡＳＩＣ制御装置は、ＡＳＩＣ内部に設けられ、該ＡＳＩＣ内部の状態の遷移に応じて前記Ｎ（Ｎは２以上の整数）個のリセット信号を発生するリセット信号発生手段から構成され、前記リセット信号発生手段は、前記ＡＳＩＣの内部状態を示すステートマシンからなり、前記ＡＳＩＣ内部の状態の遷移に応じたリセットを要求する内部リセット要求発生源と、該内部リセット要求発生源からのリセット要求に基づき、前記Ｎ（Ｎは２以上の整数）個のリセット信号のうち少なくとも１個のリセット信号を選択し該リセット信号を対応する前記所定のデータ記憶部に出力するリセット信号選択器とから構成され、前記内部リセット要求発生源は、記複数のデータ記憶部のうちそれぞれ所定のデータ記憶部をリセットするＮ（Ｎは２以上の整数）個のリセット信号を発生することを特徴としている。
【００１２】
また、請求項２記載の発明では、複数のデータ記憶部と、該複数のデータ記憶部にそれぞれストアされる複数の処理ごとのデータに基づき所定処理を行う処理部と、データ記憶部をリセットするためのリセット信号を発生するリセット信号発生手段と、前記複数の処理のうちいずれの処理が終了したかを判断する判断手段と、前記終了したと判断された処理に応じたリセット要求を発生する内部リセット要求発生源と、を備え、前記リセット信号発生手段は、前記リセット要求に基づきデータ記憶部に選択的にリセット信号を出力し、リセットすべき１または複数のデータ記憶部をリセットすることを特徴としている。
【００１３】
また、請求項３記載の発明では、前記内部リセット要求発生源は、ステートマシンであることを特徴としている。
【００１４】
また、請求項４記載の発明では、前記複数のデータ記憶部のうち所定のデータ記憶部に対するリセット要求であって、ＡＳＩＣ外部から要求される外部リセット要求と前記内部リセット要求発生源からの内部リセット要求とのＡＮＤ又はＯＲをとることにより対応する各データ記憶部へリセット信号を出力することを特徴としている。
【００１５】
これにより、ＡＳＩＣ内部のデータ処理状況に応じた内部リセット要求と上記ソフトウェア上の瑕疵等に基づく外部リセット要求とを調和させることが可能となる。
【００１６】
また、請求項５記載の発明では、更に、前記複数のデータ記憶部の全てに対するリセットを要求するリセット要求発生手段を有することを特徴としている。
【００１７】
従って、例えば、ユーザによる電源断の場合等ＡＳＩＣ外部のハードウェアからのリセット要求にも対応し得る。
【００１８】
また、請求項６記載の発明では、前記処理部はインターレースのためのデータ処理を行うことを特徴としている。
【００１９】
また、請求項７記載の発明では、前記インターレースのために処理されたデータに基づき印刷を行うプリンタを提供している。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態に係る画像形成装置用ＡＳＩＣの制御装置及び方法について、図面を参照して説明する。
【００２１】
本実施形態は、プリンタにおけるインタレース処理ＡＳＩＣにおけるリセット信号の制御に関し本発明を適用したものである。
【００２２】
インタレース処理ＡＳＩＣとは、従来ホスト上で動作するソフトウェアであるプリンタドライバにより行っていたインタレース駆動用のデータ生成処理を、ハードウェアで実現するために当該処理向けに開発・設計した集積回路である。
【００２３】
まず、本実施形態の制御装置及び方法の対象となるインタレース処理ＡＳＩＣの構成等について説明しておく。
【００２４】
本実施形態の制御装置の対象となるインタレース処理ＡＳＩＣは、図１に示すように、ホスト４１とプリンタ４３との中間、例えば、ＰＣＩボード上に設けられている。
【００２５】
インタレース処理ＡＳＩＣ４０は、例えば、ホスト４１からコマンド及びＲＧＢで示されたビットイメージから成るデータを受け取り、このコマンドを解析すると共に変換エンジンＡＳＩＣ４５によりＲＧＢから変換されたＣＭＹＫデータを基にインタレース駆動用のデータ生成処理を行った上で、データをプリンタ４３に送信する。即ち、インタレース処理ＡＳＩＣ４０は、ホスト４１から受け取ったデータを解析しＲＧＢデータのみを変換エンジンＡＳＩＣ４５に送る。
【００２６】
ここに、変換エンジンＡＳＩＣとは、従来、上述したプリンタドライバで行っていた色変換（ＲＧＢからＣＭＹＫへの変換、２値化・誤差拡散を含む）処理を、ハードウェアで実現するために当該処理向けに開発・設計した集積回路である。変換エンジンＡＳＩＣ４５によりＲＧＢデータがＣＭＹＫデータに変換され、このＣＭＹＫデータを変換エンジンＡＳＩＣ４５から受け取ると、インタレース処理ＡＳＩＣ４０は、ＣＭＹＫデータを基にインタレース駆動用のデータ生成処理を行った上で、上述したコマンド解析の結果と併せて、データをプリンタ４３に送信する。
【００２７】
インタレース処理ＡＳＩＣ４０は、第１のコマンド解析ユニット４０ａと、第２のコマンド解析ユニット４０ｂと、メモリコントローラユニット４０ｃと、インタレース化ユニット４０ｄとを有している。第１のコマンド解析ユニット４０ａは、ホスト４１から受け取ったコマンドを解析し、このうちコマンドデータはメモリコントローラユニット４０ｃに格納し、ＲＧＢデータを変換エンジンＡＳＩＣ４５に送る。なお、第１のコマンド解析ユニット４０ａがホスト４１からコマンドデータと共に受け取った様々なパラメータもメモリコントローラユニット４０ｃに格納される。
【００２８】
一方、変換エンジンＡＳＩＣ４５によりＲＧＢデータから変換されたＣＭＹＫデータも、メモリコントローラユニット４０ｃに一旦格納される。メモリコントローラユニット４０ｃに一旦格納されたコマンドデータは、次に、第２のコマンド解析ユニット４０ｂに送られる。メモリコントローラユニット４０ｃに一旦格納されたＣＭＹＫデータは、インタレース化ユニット４０ｄに送られ、インタレース駆動用のデータ生成処理がなされて、インタレース化ＣＭＹＫデータとして、第２のコマンド解析ユニット４０ｂに送られる。第２のコマンド解析ユニット４０ｂでは、コマンドデータ及びインタレース化ＣＭＹＫデータを加工し、加工したデータをプリンタ４３に送信する。
【００２９】
上述したメモリコントローラユニット４０ｃに格納されるパラメータには、図２に示すように、例えば、ページ長・ページフォーマット等（印刷方向の指定）の初期設定パラメータや、垂直位置、水平位置、色、解像度、垂直ドット数、水平ドット数などのパラメータがある。これらには、例えば、ページ長・ページフォーマット等（印刷方向の指定）の初期設定パラメータや解像度のように、色、バンドが変わっても変わらず、ページの開始から終了まで同一の値が保持されるものがある。一方、垂直位置パラメータのように、あるバンドの開始から終了まで変わらないが、次のバンドでは新たに値を取得するものもある。更に、色のように、色の開始から終了までしか同一の値が保持されないものもある。
【００３０】
図３に、これらのパラメータがレジスタにセットされ、また当該レジスタがクリアされるタイミングと対応するコマンド乃至データの送出、また色、バンド、ページごとのデータ送出（処理）の終了のフローとの関係を示す。
【００３１】
図３に示すように、ホスト４１から送られてきたパラメータにより初期設定レジスタ群がセットされる（Ｔ３０１）と共に、初期設定コマンドが送出される（Ｓ３０２）。なお、垂直位置レジスタがセットされる（Ｔ３０３）と共に、垂直位置指定コマンドが送出され（Ｓ３０４）、色レジスタがセットされる（Ｔ３０５）と共に、色指定コマンドが送出される（Ｓ３０６）。更に、ラスターレジスタがセットされる（Ｔ３０７）と共に、インタレース化ラスターデータが送出される（Ｓ３０８）。一方、１色分のデータ送出（処理）が終了する（Ｓ３１０）と、色レジスタがクリアされ（Ｔ３０９）、１バンド分のデータ送出（処理）が終了する（Ｓ３１２）と、垂直位置レジスタがクリアされる（Ｔ３１１）。更に、１ページ分のデータ送出（処理）が終了する（Ｓ３１４）と、初期設定のパラメータが格納されていたレジスタ群がすべてクリアされる（Ｔ３１３）。
【００３２】
図４は、上記実施形態のＡＳＩＣ制御装置の主要部の構成を示す機能ブロック図である。
【００３３】
本実施形態の制御装置は、上述したインタレース処理ＡＳＩＣ４０を対象とする。インタレース処理ＡＳＩＣ４０は、プリンタ４３における上述したインタレース処理を行うために、当該ＡＳＩＣ４０内に複数のデータ記憶部を備え、これら複数のデータ記憶部に一時的にそれぞれ所定のデータをストアしつつデータ処理を行った後、該複数のデータ記憶部にストアされていたデータをクリアして新たなデータをストアしつつ新たなデータ処理を行うものである。
【００３４】
ここでは、これら複数のデータ記憶部として、図４に示すように、色情報管理モジュール２２、垂直位置取得並びにラスターデータ取得モジュール２４、及びＣＭＹＫデータ送出モジュール２６を備えているものとする。
【００３５】
本実施形態のＡＳＩＣ制御装置１は、図４に示すように、複数のデータ記憶部である色情報管理モジュール２２、垂直位置取得並びにラスターデータ取得モジュール２４、及びＣＭＹＫデータ送出モジュール２６のうちそれぞれ所定のモジュールをリセットするＮ（Ｎ＝３）個のリセット信号Ｒｅｓｅｔ１〜Ｒｅｓｅｔ３を発生する点がその大きな特徴である。
【００３６】
即ち、ＡＳＩＣ制御装置１は、図４に示すように、インタレース処理ＡＳＩＣ４０内に設けられ、インタレース処理ＡＳＩＣ４０内部の状態の遷移に応じたリセットを要求する内部リセット要求発生源としての内部メインステートマシン１２と、内部メインステートマシン１２からのリセット要求に基づき、３個のリセット信号Ｒｅｓｅｔ１〜Ｒｅｓｅｔ３のうち少なくとも１個を選択し、これを色情報管理モジュール２２、垂直位置取得並びにラスターデータ取得モジュール２４、及びＣＭＹＫデータ送出モジュール２６のうち対応するモジュールに出力するリセット信号セレクタ１４から成る。
【００３７】
内部メインステートマシン１２は、インタレース処理ＡＳＩＣ４０の内部状態を示すステートマシンの一種である。ここに、ステートマシンとは、ＡＳＩＣの状態を遷移させるため、あるいは、信号発生タイミングを制御するために設けられている、ＡＳＩＣ内部の状態を示す、いわばポインタである。インタレース処理ＡＳＩＣ４０内には、図示はしていないが、内部メインステートマシン１２以外にも通常のステートマシンが存在している。
【００３８】
内部メインステートマシン１２は、インタレース処理ＡＳＩＣ４０内部の状態の遷移に応じて３個の内部リセット要求信号ｉｎ１，ｉｎ２，ｉｎ３を発生する。これら内部リセット要求信号ｉｎ１，ｉｎ２，ｉｎ３は、それぞれ色ごとの処理、バンドごとの処理、ページごとの処理が終了した時に、内部メインステートマシン１２から発せられ、それぞれリセット信号セレクタ１４に入力される。
【００３９】
図５は、ＡＳＩＣ制御装置１における各リセット信号Ｒｅｓｅｔ１〜Ｒｅｓｅｔ３の発生と当該リセット信号によりクリアされるモジュールとの関係を示すフローチャートである。
【００４０】
即ち、内部リセット要求が発生すると（Ｓ５１０）、当該リセット要求の内容が、１色分、１バンド分、１ページ分のいずれのデータ処理が終了したことによるものかが判断される（Ｓ５２０）。そして、１色分のデータ処理終了によるものである場合にはリセット信号Ｒｅｓｅｔ１が選択され、色情報管理モジュール２２のみが初期化される。具体的には、当該モジュールに関係するカラーレジスタとステートマシン等がクリアされる（Ｓ５２１）。
【００４１】
また、１バンド分のデータ処理終了によるものである場合にはリセット信号Ｒｅｓｅｔ２が選択され、色情報管理モジュール２２と垂直位置取得並びにラスターデータ取得モジュール２４の２つのモジュールが初期化される。具体的には、これらモジュールに関係するカラーレジスタ、垂直位置情報レジスタとステートマシン等がクリアされる（Ｓ５２２）。
【００４２】
更に、１ページ分のデータ処理終了によるものである場合にはリセット信号Ｒｅｓｅｔ３が選択され、色情報管理モジュール２２、垂直位置取得並びにラスターデータ取得モジュール２４、及びＣＭＹＫデータ送出モジュール２６の全てのモジュールが初期化される。即ち、上記カラーレジスタ等に加え、水平位置情報レジスタも含めた位置情報レジスタ、解像度情報レジスタ、ドット数情報レジスタ等がクリアされると共に、１ページ分のデータ処理が終了したことにより内部メインステートマシン１２もクリアされる（Ｓ５２３）。
【００４３】
次に、本発明の他の実施形態に係る画像形成装置用ＡＳＩＣの制御装置及び方法について、図６を参照して説明する。
【００４４】
図６は、上述したＡＳＩＣ内部の処理状態に対応した内部リセット要求とハードウェア又はソフトウェアによる外部リセット要求とを組み合わせた例である。
【００４５】
本実施形態もインタレース処理ＡＳＩＣ４０におけるリセット信号の制御に関する点は、上記実施形態と全く同様であり、同様の部分には同様の参照符号を付してある。
【００４６】
本発明の他の実施形態のＡＳＩＣ制御装置１´は、図６に示すように、更に、上述した複数のデータ記憶部としての色情報管理モジュール２２、垂直位置取得並びにラスターデータ取得モジュール２４、及びＣＭＹＫデータ送出モジュール２６のうち、全てのモジュールに対するリセットを要求する第１の外部リセット要求発生源１６と、所定のモジュールのみに対するリセットを要求する第２の外部リセット要求発生源１８を含んでいる。また、ＡＳＩＣ制御装置１´におけるリセット信号セレクタ１４´は、ＡＮＤ，ＯＲ等の論理素子を含んだ論理回路から成る。
【００４７】
第１の外部リセット要求発生源１６は、ＡＳＩＣ外部のハードウェアから成り、例えば、ユーザにより電源が投入され或いは断たれた場合に、電圧がある一定の閾値より上昇或いは低下したことをそのハードウェアにより検出した時点で第１の外部リセット要求信号ｈｗを生成する。この第１の外部リセット要求信号ｈｗが外部からインタレース処理ＡＳＩＣ４０内のリセット信号セレクタ１４´に供給されることで、インタレース処理ＡＳＩＣ４０全体のレジスタ等がクリアされる。
【００４８】
即ち、リセット信号セレクタ１４´は、上述した第１の外部リセット要求信号ｈｗが入力されると、色情報管理モジュール２２、垂直位置取得並びにラスターデータ取得モジュール２４、及びＣＭＹＫデータ送出モジュール２６の全てにストアされているデータをクリアするリセット信号Ｒｅｓｅｔ３を選択する。即ち、リセット信号セレクタ１４´は、第１の外部リセット要求信号ｈｗと他の入力とのＯＲをとるように構成され、第１の外部リセット要求信号ｈｗが入力されると、色情報管理モジュール２２、垂直位置取得並びにラスターデータ取得モジュール２４、及びＣＭＹＫデータ送出モジュール２６の全てに対しリセット信号Ｒｅｓｅｔ３を出力する。
【００４９】
このリセット信号Ｒｅｓｅｔ３により色情報管理モジュール２２、垂直位置取得並びにラスターデータ取得モジュール２４、及びＣＭＹＫデータ送出モジュール２６の全てがクリアされる。
【００５０】
一方、第２の外部リセット要求発生源１８は、ＡＳＩＣ外部のソフトウェアから成り、例えば、ソフトウェア上の瑕疵等に基づき第２の外部リセット要求信号ｓｗ１，ｓｗ２，ｓｗ３を発生する。
【００５１】
リセット信号セレクタ１４´は、第２の外部リセット要求信号ｓｗ１，ｓｗ２，ｓｗ３と内部メインステートマシン１２からの内部リセット要求信号ｉｎ１，ｉｎ２，ｉｎ３とのＡＮＤ又はＯＲをとるように構成され、第２の外部リセット要求信号ｓｗ１，ｓｗ２，又はｓｗ３と内部メインステートマシン１２からの内部リセット要求信号ｉｎ１，ｉｎ２，又はｉｎ３が入力されると、色情報管理モジュール２２、垂直位置取得並びにラスターデータ取得モジュール２４、又はＣＭＹＫデータ送出モジュール２６へ対応するリセット信号Ｒｅｓｅｔ１〜Ｒｅｓｅｔ３を出力する。具体的には、このリセット信号セレクタ１４´における第２の外部リセット要求信号ｓｗ１，ｓｗ２，ｓｗ３と内部リセット要求信号ｉｎ１，ｉｎ２，ｉｎ３間の選択は以下の通りなされる。
【００５２】
第２の外部リセット要求信号ｓｗ１，ｓｗ２，ｓｗ３が入力されない場合、内部メインステートマシン１２によって出力される内部リセット要求信号ｉｎ１，ｉｎ２，ｉｎ３に依存して、各モジュールへ相当するリセット信号Ｒｅｓｅｔ１〜Ｒｅｓｅｔ３が出力される。
【００５３】
一方、第２の外部リセット要求信号ｓｗ１，ｓｗ２，ｓｗ３が入力される場合、内部メインステートマシン１２によって出力される内部リセット要求信号ｉｎ１，ｉｎ２，ｉｎ３とのＡＮＤ／ＯＲによって、各モジュールへ相当するリセット信号Ｒｅｓｅｔ１〜Ｒｅｓｅｔ３が出力される。これらのＡＮＤ又はＯＲは、内部リセット要求信号ｉｎ１，ｉｎ２，ｉｎ３と第２の外部リセット要求信号ｓｗ１，ｓｗ２，ｓｗ３との優先順位を定めるものということもできる。
【００５４】
本実施形態では、第２の外部リセット要求信号ｓｗ１，ｓｗ２，ｓｗ３は，ＣＰＵがソフトウェア（プログラム）に従って処理していく時になんらかの事由が発生した時に出力される。具体的には、以下の場合に、第２の外部リセット要求信号ｓｗ１，ｓｗ２，ｓｗ３がリセット信号セレクタ１４´に入力される。第２の外部リセット要求信号ｓｗ１は、例えば、エラーによりいずれかのモジュール（或いは全てのモジュール）をクリアしなければならない時に出力される。
【００５５】
また、第２の外部リセット要求信号ｓｗ２は、例えば、ソフトウェア処理の過程で変則的な処理をしなければならない時や内部メインステートマシン１２によるリセット以外の場合において、いずれかのモジュールをクリアしなければならない時に出力される。更に、第２の外部リセット要求信号ｓｗ３は、例えば、内部メインステートマシン１２を強制的にクリアしなければならない時に出力される。
【００５６】
以上、本発明を特定の実施形態について述べたが、本発明はこれらに限られるものではなく、特許請求の範囲に記載された発明の範囲内で、他の実施形態についても適用される。
【００５７】
例えば、以上の実施形態では、説明を簡単にするため、３個のリセット信号Ｒｅｓｅｔ１〜Ｒｅｓｅｔ３を用いたが、クリアの対象となるモジュール数等に応じて１，２，３，・・・・，Ｎ（Ｎは２以上の整数）個のリセット信号Ｒｅｓｅｔ１〜ＲｅｓｅｔＮを用いればよい。
【００５８】
また、以上の実施形態では、画像形成装置用ＡＳＩＣの例として、プリンタにおけるインタレース処理ＡＳＩＣについて本発明を適用したが、プリンタ等の画像形成装置に用いるＡＳＩＣであれば他の処理に用いるＡＳＩＣについても本発明は適用可能である。要は、該ＡＳＩＣによる各処理の区切り、換言すれば内部状態の遷移が明確なものであれば、インタレース処理ＡＳＩＣ以外のＡＳＩＣにも本発明を適用できる。
【００５９】
更に、以上の実施形態では、ＰＣＩボード上に設けたインタレース処理ＡＳＩＣを制御する例について説明したが、インタレース処理ＡＳＩＣをプリンタ本体に設け、かかるインタレース処理ＡＳＩＣの制御装置もプリンタ本体内に設けることは、勿論可能である。
【００６０】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ＡＳＩＣ内のレジスタ等をクリアするリセット信号を複数用意し、それらを選択することで、選択的に特定のレジスタ等をクリアすることが可能となった。従って、次の処理でも使用するはずのデータが格納されているレジスタ等はクリアしないで保持しておくことになるので、同じデータを何回もセットし直すのを回避できる。従って、セットすべきデータの転送時間も、従来に比べて大きく短縮される。
【００６１】
また、ある処理の終了後特定のレジスタ等をクリアするリセット信号をＡＳＩＣ内のハードウェアにより生成し得るので、プログラミング、特にタイミング設計が容易であり、また、画像形成装置の処理速度も低下しない。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＡＳＩＣ制御装置が適用されるプリンタ用インタレース処理ＡＳＩＣの構成を示す機能ブロック図である。
【図２】図１のＡＳＩＣにおける各一連の処理と保持されるべきパラメータとの関係を示す図である。
【図３】図１のＡＳＩＣにおける各処理の区切りとレジスタ（パラメータ）のセット／リセットとの関係を示すフローチャートである。
【図４】本発明の一実施形態に係るＡＳＩＣ制御装置の構成を示すブロック図である。
【図５】図４のＡＳＩＣ制御装置における各リセット信号とクリアされるレジスタとの関係を示すフローチャートである。
【図６】本発明の他の実施形態に係るＡＳＩＣ制御装置の構成を示すブロック図である。
【符号の説明】
１          ＡＳＩＣ制御装置
１´        ＡＳＩＣ制御装置
１２          内部メインステートマシン
１４          リセット信号セレクタ
１４´        リセット信号セレクタ
１６          第１の外部リセット要求発生源
１８          第２の外部リセット要求発生源
２２          色情報管理モジュール
２４          垂直位置取得並びにラスターデータ取得モジュール
２６          ＣＭＹＫデータ送出モジュール
４０          インタレース処理ＡＳＩＣ
４０ａ        第１のコマンド解析ユニット
４０ｂ        第２のコマンド解析ユニット
４０ｃ        メモリコントローラユニット
４０ｄ        インタレース化ユニット
４１          ホスト
４３          プリンタ
４５          変換エンジンＡＳＩＣ
Ｒｅｓｅｔ１  リセット信号
Ｒｅｓｅｔ２  リセット信号
Ｒｅｓｅｔ３  リセット信号
ｉｎ１        内部リセット要求信号
ｉｎ２        内部リセット要求信号
ｉｎ３        内部リセット要求信号
ｈｗ        第１の外部リセット要求信号
ｓｗ１        第２の外部リセット要求信号
ｓｗ２        第２の外部リセット要求信号
ｓｗ３        第２の外部リセット要求信号
【図１】
0003641922.tif 000002
【図２】
0003641922.tif 000003
【図３】
0003641922.tif 000004
【図４】
0003641922.tif 000005
【図５】
0003641922.tif 000006
【図６】
0003641922.tif 000007