(57)【特許請求の範囲】
【請求項１】
伝送線路の一端が接地され、上記伝送線路の他端が共鳴トンネルダイオードの一端とフォトダイオードのアノードとに接続され、上記共鳴トンネルダイオードの他端と上記フォトダイオードのカソードとが電源に接続されている位相同期回路であって、
光信号が上記フォトダイオードに入力され、上記伝送線路と上記共鳴トンネルダイオードとの接続点から、位相同期された電気信号が出力され、
上記フォトダイオードは、上記共鳴トンネルダイオードの負性抵抗領域のバイアス電圧においても高速動作することを特徴とする位相同期回路。
【請求項２】
インダクタンス素子と容量素子とが互いに並列接続され、上記インダクタンス素子の一端と上記容量素子の一端とが接地され、上記インダクタンス素子の他端と上記容量素子の他端とが、共鳴トンネルダイオードの一端とフォトダイオードのアノードとに接続され、上記共鳴トンネルダイオードの他端と上記フォトダイオードのカソードとが電源に接続されている位相同期回路であって、
光信号が上記フォトダイオードに入力され、上記共鳴トンネルダイオードの一端と上記フォトダイオードのアノードとの接続点から、位相同期された電気信号が出力され、
上記フォトダイオードは、上記共鳴トンネルダイオードの負性抵抗領域のバイアス電圧においても高速動作することを特徴とする位相同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置における位相同期回路に関し、特に高周波入力信号に対して動作可能であり、しかも低消費電力、少素子で位相同期機能を実現できる位相同期回路に関するものである。
【０００２】
【従来の技術】
図５は、従来の光入力インタフェースを有する位相同期回路（ＰＬＬ回路）を示す回路図である。
【０００３】
ＰＬＬ回路１０は、受信した光信号と、システムに供給するクロック信号との位相同期をとる機能を有するものであり、光入力信号を電気信号に変換するＯ／Ｅ変換器１１と、電気信号を増幅する増幅器１２と、クロック信号を生成する電圧制御発振器１３と、入力信号とクロック信号との位相比較を行う位相比較器１４と、位相比較結果を電圧に変換して電圧制御発振器にフィードバックをかけるローパスフィルタ１５とによって構成されている。
【０００４】
光入力信号は、Ｏ／Ｅ変換器１１、増幅器１２によって電気信号に変換され増幅された後、位相比較器１４に入力される。位相比較器１４は、電圧制御発振器１３からの出力信号をも入力し、伝送された信号の位相と電圧制御発振器１３の出力信号の位相とを比較し、この位相比較結果を出力する。ローパスフィルタ１５は、その位相比較結果をＤＣ電圧に変換し、電圧制御発振器１３に供給する。電圧制御発振器１３は、上記位相比較結果に応じて、発振周波数を制御する。上記一連の動作の結果、位相同期機能が実現される。
【０００５】
上記従来の回路構成において、光信号入力がクロック周波数成分を有しない場合、位相比較器１４の前段に、微分全波整流回路等によってその成分を生成する回路を設ける必要がある。
【０００６】
【発明が解決しようとする課題】
一般に、ＧＨｚ帯以上の高周波領域で使用するＰＬＬ回路では、ＰＬＬ回路１０を構成する各個別機能の安定動作と、所望のロックインレンジと、キャプチャレンジと、出力クロック信号の位相雑音等の各回路特性を確保することが困難であるので、個別部品によって実現されることが多い。
【０００７】
上記のように個別部品で位相同期回路を構成すると、上記各回路特性を確保できるものの、回路規模と消費電力（Ｗ単位）とが極めて大きくなるという欠点がある。
【０００８】
一方、ＰＬＬ回路の集積化は、高速なトランジスタを用いた検討が盛んに行われており、短ゲート長ＨＦＥＴを用いた４０Ｇｂｉｔ／ｓクラスのＰＬＬ回路が報告されている。この短ゲート長ＨＦＥＴを用いた４０Ｇｂｉｔ／ｓクラスのＰＬＬ回路は、たとえば、文献「Ｚ−Ｇ．  Ｗａｎｇ  ｅｔ．ａｌ．，  ”４０  ａｎｄ  ２０  Ｇｂｉｔ／ｓ  ｍｏｎｏｌｉｔｈｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｌｏｃｋ  ｒｅｃｏｖｅｒｙ  ｕｓｉｎｇ  ａ  ｆｕｌｌｙ−ｂａｌａｎｃｅｄ  ｎａｒｒｏｗｂａｎｄ  ｒｅｇｅｎｅｒａｔｉｖｅ  ｆｒｅｑｕｅｎｃｙ  ｄｉｖｉｄｅｒ  ｗｉｔｈ  ０．２  ｕｍ  ＡｌＧａＡｓ／ＧａＡｓ  ＨＥＭＴｓ”，  ＩＥＥ  Ｅｌｅｃｔｒｏｎ．Ｌｅｔｔ．  Ｖｏｌ．３２，Ｎｏ．２２  ｐｐ．２８０１−２８０２，  １９９６」に開示されている。
【０００９】
しかし、このような集積化回路において、回路動作性能がトランジスタの動作性能に大きく依存するという問題がある。たとえば、上記文献開示のＰＬＬ回路におけるトランジスタのｆＴは７０ＧＨｚであり、これを越える動作速度を望むことができない。また、上記文献開示のＰＬＬ回路において、回路規模としてトランジスタ数が１６０個程度必要であり、消費電力は約５００ｍＷ程度になり、トランジスタ数、消費電力は、個別部品で構成した場合と比較すると低いが、まだ充分であるとは言えない。
【００１０】
本発明は、高速、低消費電力、少素子数である位相同期回路を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明は、伝送線路の一端が接地され、上記伝送線路の他端が共鳴トンネルダイオードの一端とフォトダイオードのアノードとに接続され、上記共鳴トンネルダイオードの他端と上記フォトダイオードのカソードとが電源に接続されている位相同期回路であって、光信号が上記フォトダイオードに入力され、上記伝送線路と上記共鳴トンネルダイオードとの接続点から、位相同期された電気信号が出力され、上記フォトダイオードは、上記共鳴トンネルダイオードの負性抵抗領域のバイアス電圧においても高速動作する位相同期回路である。
【００１２】
【発明の実施の形態および実施例】
図１は、本発明の第１の実施例である位相同期回路ＰＳ１を示す図である。
【００１３】
位相同期回路ＰＳ１は、共鳴トンネルダイオードＲＴＤと、フォトダイオードＰＤと、伝送線路ＴＤと、直流電源ＰＳと、電気信号出力端子ＯＵＴとを有するものである。
【００１４】
伝送線路ＴＤは、特性インピーダンスＺｏと遅延時間γとを具備するものであり、たとえば同軸ケーブル、マイクロストリップラインで構成されている。直流電源ＰＳは、共鳴トンネルダイオードＲＴＤとフォトダイオードＰＤとにバイアス電圧Ｖを供給するものである。
【００１５】
また、伝送線路ＴＤの一端が接地され、伝送線路ＴＤの他端が、共鳴トンネルダイオードＲＴＤの一端とフォトダイオードＰＤのアノードとに接続され、共鳴トンネルダイオードＲＴＤの他端とフォトダイオードＰＤのカソードとが電源ＰＳに接続されている。そして、光信号がフォトダイオードＰＤに入力され、伝送線路ＴＤと共鳴トンネルダイオードＲＴＤとの接続点（電気信号出力端子ＯＵＴ）から、位相同期された電気信号が出力されるようになっている。
【００１６】
次に、位相同期回路ＰＳ１の動作について説明する。まず、光信号が入力されない状態における動作について述べる。
【００１７】
直流電源ＰＳのバイアス電圧Ｖによって、共鳴トンネルダイオードＲＴＤの負性抵抗領域（ＮＤＲ）にバイアスされると、共鳴トンネルダイオードＲＴＤと伝送線路ＴＤとの接続点において、出力端子ＯＵＴに接続される負荷抵抗に応じて電圧上昇が発生し、伝送線路ＴＤ上を伝搬する。遅延時間γの後に伝搬された電圧波は、伝送線路ＴＤの短絡端において電圧が負の波として反射された時間２γ後に、共鳴トンネルダイオードＲＴＤの一端に到達する。
【００１８】
このときに、共鳴トンネルダイオードＲＴＤは、この電圧によってスイッチングを行い、出力電圧の反転が生じる。この反転された出力電圧は、伝送線路ＴＤを再び伝搬し、さらに、時間２γ後に、反射波が、共鳴トンネルダイオードＲＴＤに到達し、共鳴トンネルダイオードＲＴＤによってスイッチングされる。
【００１９】
図２は、位相同期回路ＰＳ１の電圧制御発振器１３の動作を示す図である。
【００２０】
上記一連の動作が繰り返されることによって、電気信号出力端子ＯＵＴからは、図２に示すように、１／４γＨｚの繰り返し信号（１周期が４γである信号）が出力される。つまり、光信号が入力されない状態において、位相同期回路ＰＳ１は、周波数１／４γＨｚで発振している。
【００２１】
以上の説明からわかるように、伝送線路ＴＤの遅延時間が、共鳴トンネルダイオードＲＴＤのスイッチング時間よりも充分に長い場合、伝送線路ＴＤの遅延時間によって、発振周波数が決定され、その発振周波数限界は、共鳴トンネルダイオードＲＴＤのスイッチング時間によって制限される。
【００２２】
次に、位相同期回路ＰＳ１において、フォトダイオードＰＤに光信号が入力された場合における動作について説明する。
【００２３】
フォトダイオードＰＤに周波数１／４γＨｚに近い周波数の光入力信号が入射された場合、その光入力パワーに応じて、フォトダイオードＰＤが電流を生成する。この生成された電流は、共鳴トンネルダイオードＲＴＤに注入され、光が入射されない状態で発振していた回路に対して注入同期がかかり、発振器の位相は、外部から入射された光信号の位相にロックされる。この作用によって、外部入力信号に位相同期したクロック信号を得ることができる。
【００２４】
図３は、２０ＧＨｚ近傍で発振するように設計された位相同期回路ＰＳ１に２０ＧＨｚの光信号を入力した場合におけるシュミレーション波形である。
【００２５】
このシュミレーション波形において、時間１ｎｓと１．０２５ｎｓとの２つのタイミングで光信号を入力し、各位相条件に従って位相同期がとれた２０ＧＨｚの信号が出力されていることがわかる。この場合における位相同期回路ＰＳ１の消費電力は、約３ｍＷである。
【００２６】
上記実施例によれば、フォトダイオードＰＤ、共鳴トンネルダイオードＲＴＤ、伝送線路ＴＤの集積化によって、高速、低消費電力、少素子でＰＬＬ回路を実現することができる。
【００２７】
つまり、位相同期回路ＰＳ１において、その発振周波数は、伝送線路ＴＤの遅延時間をτとすると、１／４τによって決定される。位相同期回路ＰＳ１は、共鳴トンネルダイオードＲＴＤのスイッチング時間が伝送線路ＴＤの往復時間よりも短い範囲で動作可能である。一般に、共鳴トンネルダイオードのスイッチング時間は数ｐｓであることが知られ、位相同期回路ＰＳ１の最大発振周波数として、１００ＧＨｚ以上の高速動作を期待することができる。
【００２８】
位相同期回路ＰＳ１における入力光信号との位相同期は、フォトダイオードからの注入電流による注入同期によって達成される。したがって、従来例で使用されている位相比較器１４、ローパスフィルタ１５が不要になる。高飽和出力のフォトダイオードを使用すれば、従来例における増幅器１２も不要になる。したがって、図１からもわかるように、位相同期回路ＰＳ１は、共鳴トンネルダイオードＲＴＤ、フォトダイオードＰＤ、伝送線路ＴＤのみで構成でき、部品点数が少ない。また、消費電力については、ＤＣ電圧としては、共鳴トンネルダイオードＲＴＤの負性抵抗領域へのバイアス電圧Ｖ（通常０．３Ｖから２Ｖ程度）のみで足り、動作電流は数ｍＡであるので、数ｍＷ程度で足り、従来回路構成の１／１００程度まで消費電力を小さくすることができる。
【００２９】
図４は、本発明の第２の実施例である位相同期回路ＰＳ２を示す図である。
【００３０】
位相同期回路ＰＳ２は、共鳴トンネルダイオードＲＴＤと、フォトダイオードＰＤと、インダクタＬと、キャパシタＣと、共鳴トンネルダイオードＲＴＤとフォトダイオードＰＤとにバイアス電圧Ｖを供給する直流電源ＰＳと、電気信号出力端子ＯＵＴとを有する。
【００３１】
位相同期回路ＰＳ２において、インダクタＬとキャパシタＣとが互いに並列接続され、この並列回路の片端が接地され、この並列回路の他端に、共鳴トンネルダイオードＲＴＤの一端とフォトダイオードＰＤのアノードとが接続され、共鳴トンネルダイオードＲＴＤの他端とフォトダイオードＰＤのカソードとが、直流電源ＰＳに接続され、電気信号出力端子ＯＵＴは、共鳴トンネルダイオードＲＴＤの一端とフォトダイオードＰＤのアノードと上記並列回路の他端に接続されている。
【００３２】
次に、位相同期回路ＰＳ２の動作について説明する。まず、光信号が入力されない状態における動作について説明する。
【００３３】
互いに並列接続されているインダクタＬとキャパシタＣとによって共振器が形成される。直流電源ＰＳのバイアス電圧Ｖによって共鳴トンネルダイオードＲＴＤの負性抵抗領域（ＮＤＲ）にバイアスされると、共鳴トンネルダイオードＲＴＤに負性抵抗が発生する。共鳴トンネルダイオードＲＴＤの負性抵抗が、電気信号出力端子ＯＵＴに接続される出力負荷の正抵抗をキャンセルする条件を満足する場合、位相同期回路ＰＳ２は、インダクタＬとキャパシタＣとによって構成される並列共振器の共振周波数１／２π（ＬＣ）１／２  Ｈｚで発振する発振回路になる。
【００３４】
次に、位相同期回路ＰＳ２において、フォトダイオードＰＤに光信号が入力された場合における動作について説明する。フォトダイオードＰＤに発振器の共振周波数に近い周波数の光入力信号が入射された場合、その光入力パワーに応じて、フォトダイオードＰＤに電流が生成される。この生成された電流は、共鳴トンネルダイオードＲＴＤに注入され、光が入射されない状態で発振していた回路に対して注入同期がかかり、発振器の位相は、外部から入射された光信号の位相にロックされる。この作用によって、外部入力信号に位相同期したクロック信号を得ることができる。
【００３５】
位相同期回路ＰＳ２によれば、フォトダイオードＰＤ、共鳴トンネルダイオードＲＴＤ、インダクタＬ、キャパシタＣの集積化によって、高速、低消費電力、少素子でＰＬＬ回路を実現することができる。
【００３６】
上記各実施例では、光入力信号が単一周波数成分を有するクロック信号を、位相同期回路に入力する場合について説明したが、ＲＺ信号のようにクロック周波数成分を、位相同期回路に入力する場合においても、上記した位相同期機能を実現することができる。
【００３７】
【発明の効果】
本発明によれば、入力光信号と位相同期する場合、従来必要であると考えられている部品点数よりも著しく削減することができ、また、高周波の入力光信号に対応することができ、しかも、従来のモノリシック回路における場合よりも消費電力を小さくすることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例である位相同期回路ＰＳ１を示す図である。
【図２】位相同期回路ＰＳ１の電圧制御発振器１３の動作を示す図である。
【図３】２０ＧＨｚ近傍で発振するように設計された位相同期回路ＰＳ１に２０ＧＨｚの光信号を入力した場合におけるシュミレーション波形である。
【図４】本発明の第２の実施例である位相同期回路ＰＳ２を示す図である。
【図５】従来の光入力インタフェースを有する位相同期回路（ＰＬＬ回路）を示す回路図である。
【符号の説明】
ＰＳ１、ＰＳ２…位相同期回路、
ＲＴＤ…共鳴トンネルダイオード、
ＰＤ…フォトダイオード、
ＴＤ…伝送線路、
ＰＳ…直流電源、
ＯＵＴ…電気信号出力端子、
Ｌ…インダクタ、
Ｃ…キャパシタ。
【図１】
0003608762.tif 000002
【図２】
0003608762.tif 000003
【図３】
0003608762.tif 000004
【図４】
0003608762.tif 000005
【図５】
0003608762.tif 000006