(57)【特許請求の範囲】
【請求項１】
絶縁層上に島状にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層を熱酸化することにより、前記ＳｉＧｅ層のＧｅ組成比を増加させ、薄膜化し、格子緩和して、格子緩和ＳｉＧｅ層を形成する工程と、
前記格子緩和ＳｉＧｅ層上に歪Ｓｉ層を形成する工程と、
前記歪Ｓｉ層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
前記歪Ｓｉ層中にソース領域及びドレイン領域を形成する工程とを具備することを特徴とする電界効果トランジスタの製造方法。
【請求項２】
絶縁層上に島状にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層を熱酸化することにより、前記ＳｉＧｅ層のＧｅ組成比を増大し、薄膜化し、格子緩和して、格子緩和ＳｉＧｅ層を形成する工程と、
前記格子緩和ＳｉＧｅ層上に、Ｇｅ組成比が５０原子％以上の歪ＳｉＧｅ層を形成する工程と、
前記歪ＳｉＧｅ層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
前記歪ＳｉＧｅ層中にソース領域及びドレイン領域を形成する工程とを具備することを特徴とする電界効果トランジスタの製造方法。
【請求項３】
基板と、
前記基板上に形成された絶縁層と、
前記絶縁層上に島状に形成された格子緩和ＳｉＧｅ層と、
前記格子緩和ＳｉＧｅ層上に形成された歪Ｓｉ層と、
前記歪Ｓｉ層に形成されたソース領域、ドレイン領域及び前記歪Ｓｉ層上に形成されたゲート絶縁層を各々有する複数の電界効果トランジスタとを備え、
前記複数の電界効果トランジスタは一つの前記島状に形成された格子緩和ＳｉＧｅ層の上に存在して一つの機能ブロックとして作用し、
前記複数の電界効果トランジスタ間の前記格子緩和ＳｉＧｅ層には切り込み或いは穴が形成され、
前記電界効果トランジスタの前記ソース領域及び前記ドレイン領域に挟まれた領域は、前記格子緩和ＳｉＧｅ層の前記絶縁層との接触面の周囲から５μｍ以下の領域の前記歪Ｓｉ層に形成されていることを特徴とする集積回路素子。
【請求項４】
基板と、
前記基板上に形成された絶縁層と、
前記絶縁層上に島状に形成された格子緩和ＳｉＧｅ層と、
前記格子緩和ＳｉＧｅ層上に形成されたＧｅ組成比が５０％以上の歪ＳｉＧｅ層と、
前記歪ＳｉＧｅ層に形成されたソース領域、ドレイン領域及び前記歪Ｓｉ層上に形成されたゲート絶縁層を各々有する複数の電界効果トランジスタとを備え、
前記複数の電界効果トランジスタは一つの前記島状に形成された格子緩和ＳｉＧｅ層の上に存在して一つの機能ブロックとして作用し、
前記複数の電界効果トランジスタ間の前記格子緩和ＳｉＧｅ層には切り込み或いは穴が形成され、
前記電界効果トランジスタの前記ソース領域及び前記ドレイン領域に挟まれた領域は、前記格子緩和ＳｉＧｅ層の前記絶縁層との接触面の周囲から５μｍ以下の領域の前記歪ＳｉＧｅ層に形成されていることを特徴とする集積回路素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタの製造方法及び集積回路素子に関する。
【０００２】
【従来の技術】
マイクロプロセサ等の大規模集積回路（ＬＳＩ）の高速化、高機能化、低消費電力化を図るためには、回路を構成する個々のトランジスタの駆動力を維持或いは向上させつつ微細化する必要がある。例えば従来、ＭＯＳＦＥＴにおいては、ゲート長を短縮することで対応してきた。
【０００３】
しかしながら、近年、ゲート長を短縮するには技術的或いは経済的な障壁が急激に高くなってきている。そこで、ゲート長を短縮する方法以外に、ＬＳＩを高速化させる方法として、高移動度のチャネル材料を用いる方法がある。
【０００４】
高移動度のチャネル材料として、歪Ｓｉや歪ＳｉＧｅが注目されている。このうち歪Ｓｉは、Ｓｉより格子定数の大きな格子緩和ＳｉＧｅ上にエピタキシャル成長させることにより形成される。また歪ＳｉＧｅは、これよりＧｅ組成比が大きな格子緩和ＳｉＧｅ上にエピタキシャル成長することにより形成される。歪Ｓｉは、面内の引張り歪により、また、歪ＳｉＧｅは面内の圧縮歪により、電子、正孔の移動度がいずれも増大する。また、下地の格子緩和ＳｉＧｅとチャネル材料とのＧｅ組成差が大きいほど、すなわち格子定数の差が大きいほどチャネル層に導入される歪量が大きくなり、移動度は大きくなる。
【０００５】
本発明者らは、歪Ｓｉ及び歪ＳｉＧｅとＳＯＩ（Ｓｉ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構造とを組み合わせたＭＯＳＦＥＴ（歪ＳＯＩ−ＭＯＳＦＥＴ）を提案し、さらに動作実証してきた。（T. Mizuno, S. Takagi, N. Sugiyama, J. Koga, T. Tezuka, K. Usuda, T. Hatakeyama, A. Kurobe, and A. Toriumi, IEDM Technical Digests p.934 (1999) ）。
【０００６】
図１０に、歪Ｓｉを用いた歪ＳＯＩ−ＭＯＳＦＥＴの断面図を示す。
【０００７】
図１０に示すように、歪ＳＯＩ−ＭＯＳＦＥＴは、Ｓｉ基板６と、このＳｉ基板６上に形成された絶縁層５と、この絶縁層５上に形成された格子緩和Ｓｉ０．９Ｇｅ０．１バッファ層４と、この格子緩和Ｓｉ０．９Ｇｅ０．１バッファ層４上に形成された歪Ｓｉ層３と、この歪Ｓｉ層３上に形成されたゲート酸化層２と、このゲート酸化層２上に形成されたゲート電極１とを具備している。ゲート酸化層２下の歪Ｓｉ層３はチャネル領域となり、このチャネル領域を挟むようにソース領域及びドレイン領域７が形成されている。歪Ｓｉ層３は歪ＳｉＧｅ層であっても良い。
【０００８】
このような歪ＳＯＩ−ＭＯＳＦＥＴは、歪Ｓｉ層３をチャネルとして用いているのでキャリア移動度が高いという利点がある。また、この利点のほか、ＳＯＩ構造により接合容量を小さくできる利点、また、不純物濃度を低く抑えたまま微細化ができる利点がある。さらに、インパクトイオン化で発生した正孔が緩和ＳｉＧｅ層を通してソース領域に容易に吸収されるため、通常ＳＯＩ構造で問題となるボディ浮遊効果も抑制することができる。
【０００９】
本発明者らの研究の結果、このような利点を有する歪ＳＯＩ−ＭＯＳＦＥＴを実用させるためには、格子緩和Ｓｉ１−ｘＧｅｘバッファ層５をより低転位密度で、かつほぼ完全に格子緩和し、厚さ３０ｎｍ以下にする必要があることが分かった。このような条件を満足する格子緩和Ｓｉ１−ｘＧｅｘバッファ層５上に歪Ｓｉ層３をエピタキシャル成長させることで歪Ｓｉ層３（もしくは歪ＳｉＧｅ層）の移動度をより向上させることができることが分かった。
【００１０】
このような格子緩和Ｓｉ１−ｘＧｅｘバッファ層５を形成するための方法として、本発明者らは絶縁層５上にＧｅ組成比が低いＳｉ１−ｘＧｅｘ層（ｘ＝０．１）を成長させ、このＳｉ１−ｘＧｅｘ層（ｘ＝０．１）を高温で熱酸化する方法を見出している。これは熱酸化が進むにつれてＳｉ１−ｘＧｅｘ層（ｘ＝０．１）のＧｅが濃縮されＧｅ組成比の高いＳｉ１−ｘＧｅｘ層（ｘ＞０．５）が形成されると同時に、このＳｉ１−ｘＧｅｘ層（ｘ＞０．５）が格子緩和し、薄層化することを利用したものである。（T. Tezuka, N. Sugiyama, T. Mizuno, M. Suzuki, and S. Takagi, Extended Abstracts of the 2000 International Conference on Solid State Devices and Materials (Sendai, 2000), p. 472.）。
【００１１】
このような格子緩和ＳｉＧｅ層を形成する方法について図１１を用いて説明する。
【００１２】
先ず、図１１（ａ）に示すように、Ｓｉ基板６上にＧｅ組成比の低いＳｉ１−ｘＧｅｘ層（ｘ＝０．１）１１をエピタキシャル成長する。次に、ＳＩＭＯＸ法にて絶縁層５をＳｉ基板６とＳｉ１−ｘＧｅｘ層（ｘ＝０．１）１１との間になるように形成する。
【００１３】
次に、図１１（ｂ）に示すように、１２００℃の高温にてドライ酸化を行うと、表面から形成されるＳｉ酸化層１２からＧｅが排除されて残ったＳｉＧｅ層１８中に蓄積される。こうしてＧｅ組成比が高いＳｉ１−ｘＧｅｘ層（ｘ＞０．５）１８が形成される。この熱処理によってＳｉ１−ｘＧｅｘ層（ｘ＞０．５）１８は、下地の絶縁層５との界面で滑り格子緩和する。
【００１４】
次に、図１１（ｃ）に示すように、格子緩和Ｓｉ１−ｘＧｅｘ層（ｘ＞０．５）１８上のＳｉ酸化層１２をフッ化アンモニウム溶液で除去する。次に、格子緩和Ｓｉ１−ｘＧｅｘ層（ｘ＞０．５）１８上に歪Ｓｉ層３（もしくは歪ＳｉＧｅ層）をエピタキシャル成長する。
【００１５】
次に、図１１（ｄ）に示すように、メサエッチングによる素子分離する。
【００１６】
次に、図１１（ｅ）に示すように、ＳＯＩ−ＭＯＳＦＥＴを形成するプロセスにてゲート絶縁層２、ゲート電極１、ソース領域及びドレイン領域７を形成して、歪ＳＯＩ−ＭＯＳＦＥＴを作製する。
【００１７】
このとき図１１（ｂ）に示す工程において絶縁層５上に形成されたＧｅ組成比が小さいＳｉ１−ｘＧｅｘ層（ｘ＝０．１）１１を、高温で乾燥熱酸化することにより、表面に形成されるＳｉＧｅ酸化層１１中からＧｅ原子が吐き出され、残りのＳｉＧｅ層１８中に蓄積される。一方、下地層の絶縁層５はＧｅ原子がＳｉ基板６中に拡散するのを防ぐ。したがって、酸化が進行するとともに残りのＳｉＧｅ層１８中のＧｅ組成比は増大する。
【００１８】
Ｇｅ組成比が高いほどＳｉＧｅの格子定数は大きくなるので、絶縁層５とＳｉＧｅ層１８との界面にはせん断応力が生じる。界面での滑り或いは絶縁層５の塑性変形が充分であれば、このせん断応力によりＳｉＧｅ層は自由に伸縮できるので、格子緩和が転位の発生を伴うことなく進行する。
【００１９】
しかしながら、絶縁層５が特にＳｉＯ２の場合、１２００℃という高温で熱酸化しても、ＳｉＧｅ層１８と絶縁層５との間で滑り或いは塑性変形が十分に生じないために、転位発生によるモードでＳｉＧｅ層１８が格子緩和してしまう。さらに、温度を高くすれば、ＳｉＯ２が軟化してＳｉＧｅ層１８と絶縁層５との間で滑り或いは絶縁層５が塑性変形しやすくなるもののＳｉＧｅ層１８が融解してしまうという問題がある。
【００２０】
このように従来はＳｉＧｅ層１８が溶解しないようにして貫通転位密度を実用上の目安となる値１０４ｃｍ−２まで低減するのが困難であるという問題があった。
【００２１】
【発明が解決しようとする課題】
本発明は、格子緩和ＳｉＧｅ層の貫通転位密度を低減でき、この格子緩和ＳｉＧｅ層上に形成される歪Ｓｉ層或いは歪ＳｉＧｅ層は、転位が少なく平坦性の良いものとし、その結果、信頼性が高く、高速でかつ低消費電力の電界効果トランジスタ及びそれを用いた集積回路装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、
本発明は、
絶縁層上に島状にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層を熱酸化することにより、前記ＳｉＧｅ層のＧｅ組成比を増加させ、薄膜化し、格子緩和して、格子緩和ＳｉＧｅ層を形成する工程と、
前記格子緩和ＳｉＧｅ層上に歪Ｓｉ層を形成する工程と、
前記歪Ｓｉ層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
前記歪Ｓｉ層中にソース領域及びドレイン領域を形成する工程とを具備することを特徴とする電界効果トランジスタの製造方法である。
【００２３】
また、本発明は、
絶縁層上に島状にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層を熱酸化することにより、前記ＳｉＧｅ層のＧｅ組成比を増大し、薄膜化し、格子緩和して、格子緩和ＳｉＧｅ層を形成する工程と、
前記格子緩和ＳｉＧｅ層上に、Ｇｅ組成比が５０原子％以上の歪ＳｉＧｅ層を形成する工程と、
前記歪ＳｉＧｅ層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
前記歪ＳｉＧｅ層中にソース領域及びドレイン領域を形成する工程とを具備することを特徴とする電界効果トランジスタの製造方法である。
【００２４】
また、本発明は、基板と、前記基板上に形成された絶縁層と、前記絶縁層上に島状に形成された格子緩和ＳｉＧｅ層と、前記格子緩和ＳｉＧｅ層上に形成された歪Ｓｉ層と、前記歪Ｓｉ層に形成されたソース領域、ドレイン領域及び前記歪Ｓｉ層上に形成されたゲート絶縁層を各々有する複数の電界効果トランジスタとを備え、前記複数の電界効果トランジスタは一つの前記島状に形成された格子緩和ＳｉＧｅ層の上に存在して一つの機能ブロックとして作用し、前記複数の電界効果トランジスタ間の前記格子緩和ＳｉＧｅ層には切り込み或いは穴が形成され、前記電界効果トランジスタの前記ソース領域及び前記ドレイン領域に挟まれた領域は、前記格子緩和ＳｉＧｅ層の前記絶縁層との接触面の周囲から５μｍ以下の領域の前記歪Ｓｉ層に形成されていることを特徴とする集積回路素子である。
【００２５】
また、本発明は、基板と、前記基板上に形成された絶縁層と、前記絶縁層上に島状に形成された格子緩和ＳｉＧｅ層と、前記格子緩和ＳｉＧｅ層上に形成されたＧｅ組成比が５０％以上の歪ＳｉＧｅ層と、前記歪ＳｉＧｅ層に形成されたソース領域、ドレイン領域及び前記歪Ｓｉ層上に形成されたゲート絶縁層を各々有する複数の電界効果トランジスタとを備え、前記複数の電界効果トランジスタは一つの前記島状に形成された格子緩和ＳｉＧｅ層の上に存在して一つの機能ブロックとして作用し、前記複数の電界効果トランジスタ間の前記格子緩和ＳｉＧｅ層には切り込み或いは穴が形成され、前記電界効果トランジスタの前記ソース領域及び前記ドレイン領域に挟まれた領域は、前記格子緩和ＳｉＧｅ層の前記絶縁層との接触面の周囲から５μｍ以下の領域の前記歪ＳｉＧｅ層に形成されていることを特徴とする集積回路素子である。
【００３１】
【発明の実施の形態】
本発明の製造方法では、絶縁層上にＳｉＧｅ層を予め島状に加工し、端部を周囲に形成した状態で熱酸化する工程が特徴である。ここで端部とは、ＳｉＧｅ層の連続する層に対し、ＳｉＧｅ層が形成されていない層との境目のことを言う。島で言うと海岸線に相当する。この場合入り江のように島内部に入り込んできている場合でも良い。
【００３２】
こうすることで熱酸化によりＧｅ組成比が増大するにつれてＳｉＧｅ層の端部を起点として、ＳｉＧｅ層と下地の絶縁層との界面での滑りが生じ応力が開放される。
【００３３】
この様子を、図７を用いて説明する。ここでＳｉＧｅ層４の上部や側面に形成される酸化層の影響は無視する。酸化が進行している平坦なＳｉＯ２／Ｓｉ界面においては応力が蓄積されないことが知られているので、この仮定は妥当と考えられる。また、格子の変位は図７中のｘ方向にのみ発生すると仮定する。また、ＳｉＧｅ層４内部に転位は生じないことも仮定する。
【００３４】
先ず、図７に示すように、熱酸化によりＳｉＧｅ層４のＧｅ組成が増大すると、格子定数が大きくなることによりＳｉＧｅ層４内部に応力が発生する。このとき絶縁層５とＳｉＧｅ層４との界面でのせん断応力τ(ｘ)は、図７の破線に示すように層内で変化する。図７の破線に示すように、島状に形成されたＳｉＧｅ層４の端部１９（即ちＳｉＧｅ層４と絶縁層５との接触面の周囲）近傍でのせん断応力は、ＳｉＧｅ層４と絶縁層５の界面で滑りが生じ始める時のせん断応力（流動せん断応力）でほぼ一定となる。端部１９から内側（島内陸部）へＸ０だけ入り込んだ位置で滑りが終了すると、せん断応力は徐々に減少してゼロになる。
【００３５】
一方、ＳｉＧｅ層４中の軸応力σ（ｘ）は、せん断応力τ（ｘ）を端部１９からの距離ｘで積分することで得られる。したがって、軸応力は端部１９から徐々に増大し、島状に形成されたＳｉＧｅ層４の充分内部（島内陸部）で飽和値σsatに達する。すなわち、端部１９近傍ではＳｉＧｅ層４は完全に格子緩和し、端部１９から内側（島内陸部）に入るにしたがって緩和の割合は減少していく。ここで、飽和値σsatは全く格子緩和しない場合、すなわち酸化前後で格子定数が変わらない場合のＳｉＧｅ層４内部応力に相当する。
【００３６】
本発明者らは、以下の実験によって滑りが生じている距離Ｘ０が実際にどの程度であるかを調べた。先ず、貼り合わせによって作成された３０ｎｍ厚のＳＯＩ基板５上に、厚さ１１６ｎｍのＳｉ０．９Ｇｅ０．１層４をエピタキシャル成長した。次に、フォトリソグラフィーと引き続いてのケミカルドライエッチングで、このＳｉＧｅ層４を半径Ｒの島状の円形パターンに加工した。
【００３７】
次に、ＳｉＧｅ層４の厚さが７７ｎｍになるまで１２００℃のドライ酸化を行った。この時、ＳｉＧｅ層４のＧｅ組成比は１５原子％に増大した。次に、ＳｉＧｅ層４の円形パターンについて、ラマン分光にて内部歪の半径Ｒ依存性を測定した。測定位置は円形パターンのほぼ中央で、レーザースポット径は約１μｍである。
【００３８】
図８にこの結果を示す。
【００３９】
図８において、縦軸の量は酸化後におけるＧｅ組成比が１５原子％の格子緩和ＳｉＧｅの格子定数で規格化した格子歪率であり、図７に示すσに比例する量である。
【００４０】
図８からＳｉＧｅ層４の端部１９から距離５μｍ以下の領域における内部歪が急激に下がっていることが分かる。すなわち端部１９から距離５μｍ以下の領域でＳｉＧｅ層４と下地である絶縁層５との間で滑りが生じ、ＳｉＧｅ層４が格子緩和していることが分かる。この領域では転位モードによる格子緩和ではなく、完全な滑りによるものであり、その貫通転位密度も１０４ｃｍ−２以下となっていることが分かった。特に端部１９から距離２μｍ以下の領域では完全に格子緩和していることが分かった。
【００４１】
これらの結果より、島状に形成された格子緩和ＳｉＧｅ層４の端部１９から距離５μｍ以下の領域上の格子緩和ＳｉＧｅ層４は、下地の結晶性が従来になく良好であることがわかる。そのため格子緩和ＳｉＧｅ層４上に形成される歪Ｓｉ層、あるいは歪ＳｉＧｅ層は無転位でかつきわめて平坦性の良いものが得られる。それゆえに前記格子緩和ＳｉＧｅ層の前記絶縁層との接触面の周囲から５μｍ以内にある面上に位置する前記歪Ｓｉ、あるいは歪ＳｉＧｅ層上に素子のアクティブ領域であるチャネル、つまりソース領域及びドレイン領域挟まれた領域が存在するようにに電界効果トランジスタを形成すればよいことが分かる。
さらに好ましくは、この距離が２μｍ以下の領域上に形成すればよい。これは図８から分かるように、この距離が２μｍ以下の領域では、ＳｉＧｅ層４の規格化歪率が０．１以下であり、実質的に完全に格子緩和していることからより貫通転位密度も低減されているためである。
【００４２】
また、格子緩和ＳｉＧｅ層４のＧｅ組成は、１０原子％以上５０原子％以下であることが好ましい。Ｇｅ組成が１０原子％よりも少ないと格子定数が不十分で歪をあまり形成できないためである。またＧｅ組成が５０原子％を越えると処理温度等のプロセス上において信頼性を確保できないからである。より好ましくはＧｅ組成は、１５原子％以上３５原子％以下である。
【００４３】
図９に、島状に形成せずウエハ上全面にＳｉＧｅ層を形成した従来のものの原子間力顕微鏡像を示す。従来のものでは表面にクロスハッチと呼ばれる凹凸が形成されてしまう。
【００４４】
一方、円形パターンに形成した本発明では、パターンの端部から距離５μｍ以下の領域に平坦な表面が得られる。これは絶縁層５中の界面の滑りによってＳｉＧｅ層４中に蓄積する応力が少ないためである。
【００４５】
また、フッ酸−硝酸−酢酸からなる混酸にてエッチングし、エッチピット評価を行ったところ、本発明では全くエッチピットは観察されなかった。
【００４６】
以上の実験結果より、島状に形成された格子緩和ＳｉＧｅ層４の端部１９から距離約５μｍ以下の領域では、無転位かつクロスハッチ無しで緩和が生じていることが分かる。
【００４７】
本発明の製造方法ではこのように島状に形成した格子緩和ＳｉＧｅ層４上に臨界層厚未満の歪Ｓｉ層或いは歪ＳｉＧｅ層を形成する。このとき格子緩和ＳｉＧｅ層４の端部１９（つまり前記格子緩和ＳｉＧｅ層４の前記絶縁層５との接触面の周囲）から距離５μｍ以下の領域上に形成された歪Ｓｉ層或いは歪ＳｉＧｅ層は、下地の結晶性が従来になく良好であるため無転位でかつきわめて平坦性の良いものが得られる。特に、格子緩和ＳｉＧｅ層４の端部１９（つまり前記格子緩和ＳｉＧｅ層４の前記絶縁層５との接触面の周囲）から距離２μｍ以下の領域上に形成された歪Ｓｉ層或いは歪ＳｉＧｅ層は、無転位でかつきわめて平坦性の良い理想的なものとなる。
【００４８】
図１は、島状に形成された格子緩和ＳｉＧｅ層４の端部１９からの距離５μｍ以下の領域上にソース領域及びドレイン領域に挟まれた領域が位置するように形成した電界効果トランジスタの断面図及び上面図である。この場合ソース領域からドレイン領に向かっての方向、あるいはドレイン領域からソース領域に向かっての方向、すなわち紙面に対して横方向について示しており奥行き方向は議論していない。
【００４９】
この電界効果トランジスタは、Ｓｉ基板６と、このＳｉ基板６上に形成された厚さ２００ｎｍのＳｉＯ２絶縁層５と、この絶縁層５上に形成された厚さ２０ｎｍの島状に形成された格子緩和Ｓｉ０．７Ｇｅ０．３層４と、格子緩和Ｓｉ０．７Ｇｅ０．３層４上に形成された厚さ１０ｎｍの歪Ｓｉ層３と、この歪Ｓｉ層３上に形成された厚さ１．５ｎｍのゲート絶縁層２と、このゲート絶縁層２上に形成された厚さ２００ｎｍのポリシリコンゲート電極１とを具備している。
【００５０】
また、ゲート絶縁層２下に形成された互いに離間して設けられたソース領域及びドレイン領域７が形成されている。ソース領域及びドレイン領域７は、格子緩和Ｓｉ０．７Ｇｅ０．３層４及びこの上に形成された歪Ｓｉ層３中に不純物拡散して形成されている。ゲート長は１００ｎｍである。ゲート幅Ｗは１μｍである。この電界効果トランジスタは絶縁層１８に埋め込まれており、ソース領域及びドレイン領域７は、コンタクトホール８により電極１７と接続されている。
【００５１】
図１に示すソース領域７及びドレイン領域７間に存在する歪Ｓｉ層３´層の端部から島状に形成された格子緩和ＳｉＧｅ層４の端部１９までの距離ｄは０．５μｍである。このようにこの電界効果トランジスタのゲート絶縁層２下に形成されたチャネル領域は、島状に形成された格子緩和ＳｉＧｅ層４の端部１９から距離５μｍ以下の領域上に形成されているので、良好な特性を示した。また、この格子緩和ＳｉＧｅ層４は、完全に格子緩和しており、かつ転位は観測されなかった。また、歪Ｓｉ層３の表面粗さは、Ｒｍｓ＝０．１１ｎｍであった。
【００５２】
図２は、ゲート長が１００ｎｍと１３０ｎｍの２つの歪ＳＯＩ−ＭＯＳＦＥＴ（それぞれＡ、Ｂで示す）が一つの島状に形成された格子緩和ＳｉＧｅ層４に形成されたものである。この場合ソース領域及びドレイン領域に向かっての方向或いはドレイン領域からソース領域に向かっての方向、すなわち紙面に対して横方向について示しており奥行き方向は議論していない。
【００５３】
それぞれの電界効果トランジスタは、Ｓｉ基板６と、このＳｉ基板６上に形成された厚さ２００ｎｍのＳｉＯ２絶縁層５と、この絶縁層５上に形成された厚さ２０ｎｍの島状に整形された格子緩和Ｓｉ０．７Ｇｅ０．３層４と、格子緩和Ｓｉ０．７Ｇｅ０．３層４上に形成された厚さ１０ｎｍの歪Ｓｉ層３と、この歪Ｓｉ層３上に形成された厚さ１．５ｎｍのゲート絶縁層２と、このゲート絶縁層２上に形成された厚さ２００ｎｍのポリシリコンゲート電極１と、歪Ｓｉ層３中に形成されたソース領域及びドレイン領域７とを具備する。
【００５４】
Ａに示す電界効果トランジスタのゲート長は１００ｎｍである。Ｂに示す電界効果トランジスタのゲート長は１３０ｎｍである。それぞれの電界効果トランジスタのゲート幅Ｗは１μｍである。
【００５５】
Ａに示すトランジスタのソース領域７及びドレイン領域７間に存在する歪Ｓｉ層３´層の端部から島状に形成された格子緩和ＳｉＧｅ層４の端部までの距離ｄは０．５μｍである。また、Ｂに示すトランジスタのソース領域７及びドレイン領域７間に存在する歪Ｓｉ層３´層の端部から島状に形成された格子緩和ＳｉＧｅ層４の端部までの距離ｄ'は０．６μｍである。
【００５６】
このように複数の電界効果トランジスタを一つの格子緩和ＳｉＧｅ層４上の歪Ｓｉ層または歪ＳｉＧｅ層に形成する場合、それぞれの電界効果トランジスタのゲート絶縁層２下に形成されたチャネル領域が、格子緩和ＳｉＧｅ層４の端から距離５μｍ以下の領域上に形成されるようににすればよい。
【００５７】
図３は、図１及び図２で説明した電界効果トランジスタの製造方法を説明するための主要工程における断面図である。
【００５８】
先ず、図３（ａ）に示すように、Ｓｉ基板６、絶縁層５及びＳｉ層１０の積層構造をしたＳＯＩ基板を準備する。このＳＯＩ基板はＳＩＯＸ法或いは張り合わせ法により形成すればよい。ＳＯＩ層１０及び絶縁層５との界面の平坦性においては張り合わせ法により形成した方が好ましい。このＳＯＩ基板を熱酸化によって厚さ３０ｎｍまで薄層化する。次に、酸化層をフッ化アンモニウム溶液で除去する。
【００５９】
次に、ＵＨＶ（Ｕｌｔｒａ−Ｈｉｇｈ  Ｖａｃｕｕｍ）−ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）或いはＬＰ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ）−ＣＶＤにて、厚さ６０ｎｍのＳｉ０．９Ｇｅ０．１層１１を成長温度５００℃から６５０℃にてＳｉ層１０上に成長する。
【００６０】
次に、図３（ｂ）に示すように、フォトリソグラフィーにて素子領域にレジストパターンを形成し、これをマスクとしてＳｉＧｅ層１１を１μｍ角の島状の素子領域９に整形する。このときＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）またはＲＩＥ(Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｈｃｉｎｇ)等のエッチングを用いればよい。
【００６１】
次に、図３（ｃ）に示すように、１２００℃にてドライ酸化を行いＳｉＧｅ層４が厚さ２０ｎｍになるまで酸化する。このときＳｉＧｅ層４のＧｅ組成比は０．３に増加し、ほぼ完全に格子緩和する。符号１２は熱酸化により形成されたシリコン酸化層である。
【００６２】
次に、図３（ｄ）に示すように、シリコン酸化層１２をフッ化アンモニウム溶液またはＣＤＥで除去する。次に、ＵＨＶ−ＣＶＤまたはＬＰ−ＣＶＤにより厚さ１０ｎｍの歪Ｓｉ層３を成長温度５００℃から６５０℃にて格子緩和ＳｉＧｅ層４上に成長する。このとき、歪Ｓｉ層３は格子緩和ＳｉＧｅ層４上に選択的に成長する。
【００６３】
次に、図３（ｅ）に示すように、ＳＯＩ−ＣＭＯＳ工程を用いて、ゲート絶縁層２及びこの上にゲート電極１を形成し、歪Ｓｉ中にソース領域及びドレイン領域７を形成して、歪ＳＯＩ−ＭＯＳＦＥＴを形成する。
【００６４】
図４は、図３（ｂ）及び（ｃ）の工程の変形例を示す工程断面図である。
【００６５】
図４の方法では、埋め込み酸化層５中を拡散してＳｉＧｅ層４の底面に到達する酸化種による回りこみ酸化の影響（ＳｉＧｅ層４の端部の盛り上がり、層厚減少、Ｇｅ組成増大）を抑制し、酸化後のＳｉＧｅ層４の平坦性及び層厚及び組成の均一性を向上できる。
【００６６】
図４（ａ）に示すように、熱酸化工程の前後で、素子領域９の周囲と絶縁層５上に耐酸化性のマスク１３としてＳｉ３Ｎ４層が形成されている。ここでＳｉ３Ｎ４層ＳｉＯ２層に比べて塑性変形しにくいので、厚い層を使用するとＳｉＧｅ層４の緩和を妨げる可能性がある。逆に、薄すぎるとマスクとして機能しない。したがってＳｉ３Ｎ４層１３の厚さは１０ｎｍから１００ｎｍの範囲に収めることが望ましい。
【００６７】
なお、耐酸化性のマスク１３として、ＣＶＤによって堆積したＳｉＯ２層を用いても良い。この場合ある程度の層厚がないとマスクとして機能しない。よって、５０ｎｍ以上の層厚が好ましい。
【００６８】
図４（ｂ）は、Ｓｉ３Ｎ４層１３を絶縁層５上にのみ形成し、素子領域９の側面からは除去した例である。そのため熱酸化工程前においては素子領域９とＳｉ３Ｎ４層１３との間にわずかに隙間がある。したがって、充分厚いＳｉ３Ｎ４層１３を用いてもＳｉＧｅ層４は横に広がることができるので緩和が容易である。
【００６９】
図４（ｃ）は、不要部分をすべて除去するのではなく、溝を掘ることで島状領域を形成する。ここで、溝の幅は島状領域のＳｉＧｅ層４が格子緩和して横に広がるのを妨げないだけの幅があればよい。例えば、島状ＳｉＧｅ層４を最終的にＧｅ組成０．３まで増大させ、緩和させる場合、格子定数は１．２５％増大する。したがって隣り合う領域のサイズがいずれも１μｍ角の場合、溝の幅は１３ｎｍ以上であれば良い。実際には、隣り合う領域のサイズによって必要な溝幅は異なる。図８に示すように、境界領域から５μｍ以上離れると界面での滑りは生じないことから１００ｎｍ程度の溝幅があれば格子緩和による横方向へのずれを吸収できる。この様に幅の狭い溝でＳｉＧｅ層４を島状領域に分離することにより、不要部分の酸化層及びＳｉＧｅ層４が回り込み酸化のマスクとして機能する。図４（ｃ）では、溝が絶縁層５に到達するまで掘られているが、ＳＯＩ層１０或いはＳｉＧｅ層１１の途中まで彫られた溝であっても良い。
【００７０】
図４（ｄ）は、ＳｉＧｅ層１１の島状領域をＳＯＩ層１０上に選択成長によって形成した例である。ここで選択成長マスク２１として、ＳＯＩ層１０を薄層化する工程で形成した熱酸化層をフォトリソグラフィーで加工して用いている。
【００７１】
図４（ａ）（ｂ）で説明した製造方法は、図３で説明した製造方法に比べて工程数が増加してしまうものの図４（ｃ）（ｄ）で説明した製造方法は工程数が変わらないという利点もある。
【００７２】
図５は、３つ以上のＭＯＳＦＥＴが一つの島状の格子緩和ＳｉＧｅ領域の上に存在し一つの機能ブロックとして作用する場合の平面図である。この場合ソース電極８からドレイン電極８に向かっての方向、すなわち紙面に対して横方向について示しており縦方向は議論していない。
【００７３】
ここで、図５上部のゲート電極１のゲート幅の小さいトランジスタはｎチャネルトランジスタであり、図５下部のゲート幅の大きいトランジスタはｐチャネルトランジスタである。これらのトランジスタは相補型ＭＯＳ回路を構成している。
【００７４】
この例では島状の格子緩和ＳｉＧｅ層９上に形成された各トランジスタ間の格子緩和ＳｉＧｅ層９に切り込み１４を形成している。切り込み１４の幅は０．１５μｍで、切り込み１４の端部から隣接するトランジスタのソース領域（図示せず）及びドレイン領域（図示せず）で挟まれた領域の端部までの最大距離ｄは０．５μｍである。すなわちこの機能ブロックを構成する全ての電界効果トランジスタのチャネル領域は、島状に形成され、切り込み１４を具備する格子緩和ＳｉＧｅ層９の端部から距離５μｍ以下の領域上に形成されている。
【００７５】
図６は、３つ以上のＭＯＳＦＥＴが一つの島状の格子緩和ＳｉＧｅ層の上に存在し一つの機能ブロックとして作用する場合の平面図である。この場合対になるソース電極８からドレイン電極８に向かっての方向、もしくは対になるドレイン電極８からソース電極８に向かっての方向、すなわち紙面に対して横方向について示しており奥行き方向は議論していない。
【００７６】
ここでは切り込みの代わりに穴１５を用いている。穴の幅は０．１５μｍで、穴の端部から隣接するトランジスタのソース領域（図示せず）及びドレイン領域（図示せず）で挟まれた領域の端部までの最大距離ｄは０．５μｍである。すなわちこの機能ブロックを構成する全ての電界効果トランジスタのチャネル領域は、島状に形成され、穴を具備する格子緩和ＳｉＧｅ層の端部から距離５μｍ以下の領域上に形成されている。
【００７７】
以上説明した実施形態において、ゲート電極１やゲート絶縁層、ソース領域及びドレイン領域については、種々の構造、材料を適用することが可能である。例えば、ポリＳｉＧｅ、タングステンシリサイド或いはコバルトシリサイドを用いたゲート電極であれば良い。また、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＯ２、Ｓｉ３Ｎ４、ＴｉＯ２等の高誘電材料を用いたゲート絶縁層であればよい。また、せり上げソース・ドレイン構造等を用いることができる。
【００７８】
また、歪Ｓｉ層の替わりに、歪Ｇｅ或いは歪Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）層を用いることもできる。この場合は特に格子緩和ＳｉＧｅ層４のＧｅ組成比として、０．３以上、好ましくは０．５以上のものを用いる。これらのチャネル層を用いることで、特にｐチャネルトランジスタの駆動力をさらに高めることができる。これは、高Ｇｅ組成の歪ＳｉＧｅ中の正孔移動度が、歪Ｓｉ中のそれよりもさらに大きな値であることによる。
【００７９】
また、歪ＳｉＧｅＣチャネルを用いることもできる。この場合、ＣとＧｅの組成比をコントロールすることで歪量と価電子帯、伝導帯の位置を独立にコントロールすることができる。
【００８０】
【発明の効果】
本発明は、低転位密度で完全に格子緩和したＳｉＧｅ層を形成でき、このＳｉＧｅ層上に歪量の大きな歪Ｓｉ或いは歪ＳｉＧｅ層が得られる。その結果、信頼性が高く、高速でかつ低消費電力の電界効果トランジスタ及びその製造方法及び集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の電界効果トランジスタの断面図及び上面図。
【図２】  本発明の電界効果トランジスタの断面図及び上面図。
【図３】  本発明の電界効果トランジスタを製造するための主要工程における断面図。
【図４】  本発明の電界効果トランジスタを製造するための主要工程における断面図。
【図５】  本発明の電界効果トランジスタを複数個形成した集積回路装置の上面図。
【図６】  本発明の電界効果トランジスタを複数個形成した集積回路装置の上面図。
【図７】  本発明の格子緩和ＳｉＧｅ層の断面図及び格子緩和ＳｉＧｅ層中の応力を説明する図。
【図８】  島状に整形されたＳｉＧｅ層の円形パターンについて、ラマン分光にて内部歪の半径Ｒ依存性を示すグラフ。
【図９】  島状に整形しない従来例と比較した原子間力顕微鏡像写真により得られた図。
【図１０】  従来の電界効果トランジスタの断面図。
【図１１】  従来の電界効果トランジスタを製造するための主要工程における断面図。
【符号の説明】
１・・・ゲート電極
２・・・ゲート絶縁層
３・・・歪Ｓｉ層
４・・・格子緩和ＳｉＧｅ層
５・・・絶縁層
６・・・Ｓｉ基板
７・・・ソース領域及びドレイン領域
８・・・コンタクトホール
９・・・素子領域
１０・・・ＳＯＩ層
１１・・・ＳｉＧｅ層
１２・・・ＳｉＯ２層
１３・・・耐酸化性マスク
１４・・・切れ込み
１５・・・穴
１６・・・層間絶縁層
１７・・・電極
１８・・・高Ｇｅ組成ＳｉＧｅ層
１９・・・端部
２０・・・溝
２１・・・選択成長マスク
２２・・・滑り面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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