(57)【特許請求の範囲】
【請求項１】
ｍビットの情報をＣＤＳ（CodeWord Digital Sum）値が異なる複数のｎビット符号に変換してｐビット周期の周波数に強いスペクトラムを得る情報変換装置において、ｎとｐの最小公倍数（ｑ）を１周期とする符号語内既知ＣＤＳ情報を生成する手段と、ｎとｐの最大公約数（ｒ）ビット毎の符号語内電荷値と前記既知ＣＤＳ情報との差を検出する手段と、前記各ｎビット符号のｎ／ｒ個のこの差の絶対値和を検出する手段と、ＣＤＳ値が異なる複数のｎビット符号のうち、この絶対値和が最も小さい符号を選択する手段とを備えたことを特徴とする情報変換装置。
【請求項２】
ｍビットの情報のＭＳＢに“０”または“１”を付加してＣＤＳ値が異なる複数の（ｍ＋１）ビット符号に変換してｐビット周期の周波数に強いスペクトラムを得る情報変換装置において、前記符号化する情報を複数（ｓ）個蓄積する手段と、ｍ＋１とｐの最小公倍数（ｑ）を１周期とする符号語内既知ＣＤＳ情報を生成する手段と、ｍ＋１とｐの最大公約数（ｒ）ビット毎の符号語内電荷値と前記既知ＣＤＳ情報との差を検出する手段と、蓄積した複数の情報に付加するＭＳＢを選択的に切り換える手段と、蓄積した符号化群の｛（ｍ＋１）／ｒ｝×ｓ個における前記差の絶対値和が最も小さくなる符号語の組合せを選択する手段とを備えたことを特徴とする情報変換装置。
【請求項３】
ｍビットの情報をＣＤＳ値が異なる複数のｎビット符号に変換してｐビット周期の周波数に強いスペクトラムを得る情報変換装置において、直前までの符号のＤＳＶ（Digital Sum Variation)を蓄積する手段と、ｎとｐの最小公倍数（ｑ）を１周期とする既知ＤＳＶ情報を生成する手段と、ｎとｐの最大公約数（ｒ）ビット毎の符号語内電荷値を前記直前までの符号のＤＳＶに加算する手段と、加算して求めたｒビット毎のＤＳＶと前記既知ＤＳＶ情報の差を検出する手段と、前記各ｎビット符号のｎ／ｒ個のこの差の絶対値和を検出する手段と、ＣＤＳ値が異なる複数の符号のうち、この絶対値和が最も小さい符号を選択する手段を備えたことを特徴とする情報変換装置。
【請求項４】
ｍビットの情報のＭＳＢに“０”または“１”を付加してＣＤＳ値が異なる複数の（ｍ＋１）ビット符号に変換してｐビット周期の周波数に強いスペクトラムを得る情報変換装置において、直前までの符号のＤＳＶを蓄積する手段と、前記符号化する情報を複数（ｓ）個蓄積する手段と、ｍ＋１とｐの最小公倍数（ｑ）を１周期とする既知ＤＳＶ情報を生成する手段と、ｍ＋１とｐの最大公約数（ｒ）ビット毎の符号語内電荷値を前記直前までの符号語のＤＳＶに加算する手段と、加算して求めたｒビット毎のＤＳＶと前記既知ＤＳＶ情報との差を検出する手段と、蓄積した複数の情報に付加するＭＳＢを選択的に切り換える手段と、蓄積した符号化群の｛（ｍ＋１）／ｒ｝×ｓ個における前記差の絶対値和が最も小さくなる符号語の組合せを選択する手段とを備えたことを特徴とする情報変換装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ディジタル信号を記録再生するディジタルＶＴＲ等の磁気記録再生装置に使用する情報変換装置に関し、特に、高密度記録に適した情報変換装置に関するものである。
【０００２】
【従来の技術】
図２０は２周波パイロット方式のＡＴＦ（Ａｕｔｏｍａｔｉｃ  Ｔｒａｃｋ  Ｆｉｎｄｉｎｇ）サーボの説明図であり、７０は磁気テープである。磁気テープ７０には、プラスアジマスを持ち、かつパイロット信号ｆ１が記録されているＡトラック７１と、マイナスアジマスを持つＢトラック７２と、プラスアジマスを持ち、かつパイロット信号ｆ２が記録されているＡトラック７３とが設けられている。７４はマイナスアジマスを持ったＢヘッドである。
【０００３】
従来の情報変換の技術として、例えば特開平１−３１７２８０号公報に記載されているような８−１０変換がある。記録媒体の情報トラックにディジタル情報を記録するに先立って、印加されたディジタル信号の連続情報語（印加情報語）を選択チャネル符号のチャネル語に変換する方法であり、このチャネル符号は相互に異なるＣＤＳを持つ。
【０００４】
図２１に３つのチャネル語の列（Ｃ１，Ｃ２，Ｃ３）を有するテーブルを線図的に示した例を示す。１つの列には２５６（＝２８  ）個の情報語を与え、これらは１０進表現で０から２５５  を表わしている。各情報語Ｉ（ｉ）に対して各列は１つのチャネル語Ｃｊ（ｉ）、ｊ＝１，２，３のいずれかを含んでいる。また、これらは互いに異なるＣＤＳを有する。よって、１つの情報語Ｉ（ｉ）に対して３つのチャネル語が利用可能である。
【０００５】
８−１０変換は、記録された情報信号に関する比較的低い周波数の搬送波を備えた第２信号を有する。これはパイロット信号であり、このパイロット信号は情報トラックに関する読み取り要素の相対位置、すなわちトラック方向を横断する方向の位置についての情報を与えるトラッキング信号となる。
【０００６】
パイロット信号を用いてトラッキング制御を行う方式に、図２０に示すようなＡＴＦサーボがある。Ｂヘッド７４はＢトラック７２よりもやや幅が広くなっており、Ｂヘッド７４の再生信号はＢトラック７２の信号及びその両サイドのＡトラック７１，７３からのクロストーク信号である。トラッキングが正確に行われている場合にはこのクロストーク信号の再生レベルは同じである。これを利用してＡＴＦサーボはこの再生信号を通過帯域周波数がｆ１のＢＰＦとｆ２のＢＰＦとの各々に通すことによりｆ１，ｆ２のパイロット信号を抜き出して積分し、ｆ１，ｆ２の再生レベルが同じになるようにトラッキングを可変することによってトラッキング制御を行う。
【０００７】
８−１０変換では、このｆ１及びｆ２のパイロット信号をチャネル語のデータストリームに挿入するために、第２信号に応じた制御信号を発生し、記録されたディジタル信号の平均値が比較的低周波の第２信号の変化にほぼ一致して変化するように図２１のテーブルからチャネル語の選択を行う。
【０００８】
現在、高画質で長時間記録が可能でかつ小型カセットを用いたディジタルＶＴＲが開発中であり、これには高密度磁気記録再生技術が必要不可欠である。高密度磁気記録再生技術の１つとして狭トラック化技術がある。以下これに付いて説明する。
【０００９】
記録信号にパイロット信号を別途付加すると、再生時に誤り率の劣化という形で影響を及ぼす。そこでディジタルＶＴＲ等ではディジタルパイロットトーンを用いてパイロット信号を生成することにより、誤り率を劣化することなくパイロット信号を記録信号に付加している。
【００１０】
記録信号には、例えば以下の３種類の記録信号を用いる。第１の記録信号としては周波数ｆ１のパイロット信号を持ち、周波数ｆ２にノッチを有する符号化データＦ１である。第２の記録信号は周波数ｆ２にパイロット信号、周波数ｆ１にノッチを有する符号化データＦ２である。また、第３の記録信号は周波数ｆ１，ｆ２にノッチを有する符号化データＦ０である。これらをトラック毎に切り換えて磁気テープに記録する。
【００１１】
トラックパターンは、第１トラックにＦ０、第２トラックにＦ１、第３トラックにＦ０、第４トラックにＦ２となり、以下これの繰り返しである。トラッキングサーボについては、例えば第３トラックのＦ０を再生中に隣合う第２，第４トラックからのｆ１，ｆ２のパイロット信号のクロストーク量が同じになるように制御すればよく、これによって正確にトラッキングサーボをかけることができる。
【００１２】
再生時にパイロット信号を検出するには、帯域通過フィルタ（ＢＰＦ）を用いるが、パイロット信号を含むトラックの両側のトラックはパイロット周波数にノッチがあるのでパイロット信号のＳ／Ｎ比が上がり、さらにはＢＰＦのＱを小さくしてもトラッキング性能に影響が出にくいという利点がある。
【００１３】
図２２に符号化装置の構成を示す。４９は入力される記録データを直列データに変換する並直列変換回路であり、並直列変換回路４９は変換後の直列データを０付加回路５０，１付加回路５１へ出力する。０付加回路５０は記録データのＭＳＢに１ビットの“０”を付加してプリコーダ５２へ出力する。１付加回路５１は記録データのＭＳＢに１ビットの“１”を付加してプリコーダ５３へ出力する。プリコーダ５２，５３は入力データをプリコードして，周波数成分抽出回路５４，５５とランレングス検出回路５６，５７と遅延回路５９，６０とへ出力する。周波数成分抽出回路５４，５５は、パイロット周波数及びノッチ周波数の周波数成分を抽出して出力判定回路５８へ出力する。ランレングス検出回路５６，５７は、入力データのランレングスを検出して出力判定回路５８へ出力する。出力判定回路５８は、周波数成分抽出回路５４，５５及びランレングス検出回路５６，５７からの出力に基づいて、スイッチ６１に切り換え信号を出力する。スイッチ６１は、この切り換え信号に応じて、遅延回路５９または遅延回路６０の何れか一方の出力を選択して符号化データとして出力する。
【００１４】
次に、動作を説明する。並直列変換回路４９は、８ビット単位の記録データを２４ビット分ためて直列データに変換して出力する。記録データのビット周波数をｆｂとすれば、読み出し周波数ｆｂ’はｆｂ’＝（２５／２４）×ｆｂである。１ビットの付加分は、０付加回路５０または１付加回路５１によって記録データのＭＳＢに“０”または“１”（以下、これを制御ビットという）を付加したものである。制御ビットを付加されたデータはプリコーダ５２，  ５３によってプリコードされる。ここで、プリコーダ５２，  ５３はＩ−ＮＲＺＩ方式とし、プリコーダ５２，  ５３の出力の２ビット遅延データと入力データとのＥＸＯＲをプリコーダ５２，  ５３の出力とする。
【００１５】
周波数成分抽出回路５４，  ５５では、パイロット周波数及びノッチ周波数の周波数成分が抽出される。例えば生成する符号化データがＦ１の場合、パイロット周波数はｆ１であり、ノッチ周波数はｆ２である。また、符号化データがＦ０の場合は、ｆ１，ｆ２共にノッチ周波数であり、パイロット周波数はない。ランレングス検出回路５６，  ５７では、入力データのランレングスが検出される。遅延回路５９，  ６０では、周波数成分抽出回路５４，  ５５及びランレングス判定回路５６，  ５７が動作している間だけ、出力を遅延する。
【００１６】
出力判定回路５８では、周波数成分抽出回路５４，  ５５で抽出された周波数成分に基づいて、パイロット周波数成分がより大きく、ノッチ周波数成分がより小さくなる方の信号が出力されるようにスイッチ６１を制御する。また、ランレングスが例えば１０以上である場合は、無条件にランレングスが短い方の信号が出力されるようにスイッチ６１を制御する。この出力判定回路５８によりスイッチ６１が切り換えられると共に遅延回路５９，  ６０からデータが出力され、符号化データとして符号化装置より出力される。
【００１７】
図２３に、図２２における従来の周波数成分抽出回路５４の構成を示す。なお、周波数成分抽出回路５５の構成及び動作は周波数成分抽出回路５４と同様であるので、以下では、周波数成分抽出回路５４について説明する。周波数成分抽出回路５４は、加算器２１，３０，３５，４０，４５と、保持回路２２，３１，３６，４１，４６と、減算器２３，２６と、既知ＤＳＶ発生回路２４と、２乗器２５，３２，３７，４２，４７と、既知データ発生回路２７と、乗算器２８，３３，３８，４３と、重み付け加算器４８と、正弦波発生回路６２，  ６４と、余弦波発生回路６３，  ６５とを有する。
【００１８】
プリコーダ５２のデータは加算器２１及び減算器２６に入力される。加算器２１は、入力値と保持回路２２の保持値とを加算して保持回路２２に保持させる。減算器２３は、保持回路２２の出力である入力信号のＤＳＶと既知ＤＳＶ発生回路２４が発生した既知ＤＳＶとの差を求めて２乗器２５へ出力する。２乗器２５はこの差を２乗して重み付け加算器４８へ出力する。
【００１９】
一方、減算器２６は、入力データと既知データ発生回路２７が発生した既知データとの差を求めて乗算器２８，３３，３８，４３へ出力する。乗算器２８は、正弦波発生回路６２から出力される周波数ｆ１の正弦波と入力データとを乗算して加算器３０へ出力する。加算器３０は、入力値と保持回路３１の保持値とを加算して保持回路３１に保持させる。２乗器３２は、保持回路３１の保持結果を２乗して重み付け加算器４８へ出力する。同様に、乗算器３３（３８，  ４３）は、余弦波発生回路６３（正弦波発生回路６４，  余弦波発生回路６５）から出力される周波数ｆ１の余弦波（周波数ｆ２の正弦波，周波数ｆ２の余弦波）と入力データとを乗算して加算器３５（４０，  ４５）へ出力する。加算器３５（４０，  ４５）は、入力値と保持回路３６（４１，  ４６）の保持値とを加算して保持回路３６（４１，  ４６）に保持させる。２乗器３７（４２，  ４７）は、保持回路３６（４１，  ４６）の保持結果を２乗して重み付け加算器４８へ出力する。
【００２０】
次に、動作を説明する。周波数成分抽出回路５４にはプリコーダ５２より“０”または“１”のディジタル信号が入力されるが、周波数成分を計算するにあたり、以下の説明では、“０”については“−１”の波形が入力されたものとして取り扱う。周波数成分抽出回路５４では直流成分の大きさ，パイロット成分の大きさ，ノッチの大きさが抽出される。
【００２１】
まず、直流成分及びパイロット成分の抽出方法について説明する。加算器２１では、入力された“−１”または“１”の入力値と保持回路２２の値とが加算され、その結果を保持回路２２に保持することでＤＳＶを計算する。これを０付近に収束させると直流成分はなくなり、更にＤＳＶを周期的に変動させることでパイロット成分を生成することができる。ここでは、一例として周波数ｆ１のパイロット信号を生成する場合について述べる。
【００２２】
既知ＤＳＶ発生回路２４では周波数ｆ１の周期をもつ方形波のＤＳＶ（既知ＤＳＶ）が発生し、減算器２３で入力信号のＤＳＶと既知ＤＳＶとの差をとり、この差が小さくなる方の信号を出力とするように、図２２中のスイッチ６１が切り換えられると、直流成分がなく、周波数ｆ１のパイロット信号を含んだ信号を生成できる。
【００２３】
次に、ノッチ成分の抽出方法について説明する。ここでは周波数ｆ１及びｆ２のノッチ成分を抽出するが、ノッチ周波数がパイロット信号を含む場合には、予め入力信号からパイロット成分を減じることによりパイロット信号の周辺にノッチを生成できる。例えば周波数ｆ１のパイロット信号を含む信号のノッチ成分を抽出する場合、既知データ発生回路２７にて既知ＤＳＶと同じ周期のＤＳＶを持つ“−１”または“１”のデータ（既知データ）を発生させ、減算器２６で入力信号と既知データとの差をとる。
【００２４】
次に、乗算器２８にて正弦波発生回路６２から出力される  ｓｉｎω１  ｔと入力データとを乗算し、加算器３０で保持回路３１の値にこの乗算結果を加算した結果を保持し、２乗器３２で保持結果を２乗する。以下、  ｃｏｓω１  ｔ  ，  ｓｉｎω２  ｔ，  ｃｏｓω２  ｔについても同様に行う。即ち、乗算器３３（３８，  ４３）にて余弦波発生回路６３（正弦波発生回路６４，  余弦波発生回路６５）から出力される  ｃｏｓω１  ｔ  （ｓｉｎω２  ｔ，  ｃｏｓω２  ｔ）と入力データとを乗算し、加算器３５（４０，  ４５）で保持回路３６（４１，  ４６）の値にこの乗算結果を加算した結果を保持し、２乗器３７（４２，  ４７）で保持結果を２乗する。これらの２乗結果の加算結果を図２２の出力判定回路５８にて比較して加算結果が小さい方を出力とするようにスイッチ６１を切り換えることは、フーリエ変換にて周波数成分を抽出して出力を選択したのと全く同じである。これによって符号化データの周波数スペクトラムにはノッチとパイロット信号周辺のノッチとが生成される。
【００２５】
重み付け加算器４８では、直流成分及びパイロット成分の計算結果と、ノッチ成分の計算結果を互いに重み付け加算することにより各成分の大きさの比率を変化させることができる。例えばパイロット成分を大きくするにはパイロット成分の計算結果の重み係数を増やせば良い。
【００２６】
【発明が解決しようとする課題】
従来の記録変調方式である８−１０変換は前述したように行われており、ディジタル磁気記録再生装置において高密度記録を達成するための一つの指標である変換効率が８０％と低い。そこで、更なる高密度記録を達成するためには変換効率を上げることが課題であった。
【００２７】
また、上述したような従来の符号化装置を用いれば、符号化データにノッチがあるためディジタルパイロットトーンを用いたトラッキングサーボ方式のパイロット信号検出回路のＢＰＦのＱを小さくすることができ、トラッキングサーボの安定化及び再生回路の低価格化を図れるという利点はあるが、ノッチの幅を広げることによりこれらの利点を更に改善する余地がある。
【００２８】
本発明は斯かる事情に鑑みてなされたものであり、高い符号化効率を維持しながら、トラッキング制御に用いるパイロット信号を生成できる情報変換装置を提供することを目的とする。
【００２９】
本発明の他の目的は、高密度記録を達成するための手法である狭トラック化を行う際に必要となるパイロット信号を付加できる情報変換装置を提供することにある。
【００３１】
【課題を解決するための手段】
第１発明の情報変換装置は、ｍビットの情報をＣＤＳ値が異なる複数のｎビット符号に変換してｐビット周期の周波数に強いスペクトラムを得る情報変換装置であり、ｎとｐの最小公倍数（ｑ）を１周期とする符号語内既知ＣＤＳ情報を生成する手段と、ｎとｐの最大公約数（ｒ）ビット毎の符号語内電荷値と既知ＣＤＳ情報との差を検出する手段と、ｎビット符号のｎ／ｒ個のこの差の絶対値和を検出する手段と、ＣＤＳ値が異なる複数のｎビット符号のうち、この絶対値和が最も小さい符号を選択する手段とを備えたものである。
【００３２】
第２発明の情報変換装置は、ｍビットの情報のＭＳＢに“０”または“１”を付加してＣＤＳ値が異なる複数の（ｍ＋１）ビット符号に変換してｐビット周期の周波数に強いスペクトラムを得る情報変換装置であり、符号化する情報を複数（ｓ）個蓄積する手段と、ｍ＋１とｐの最小公倍数（ｑ）を１周期とする符号語内既知ＣＤＳ情報を生成する手段と、ｍ＋１とｐの最大公約数（ｒ）ビット毎の符号語内電荷値と既知ＣＤＳ情報との差を検出する手段と、蓄積した複数の情報に付加するＭＳＢを選択的に切り換える手段と、蓄積した符号化群の｛（ｍ＋１）／ｒ｝×ｓ個におけるこの差の絶対値和が最も小さくなる符号語の組合せを選択する手段とを備えたものである。
【００３３】
第３発明の情報変換装置は、ｍビットの情報をＣＤＳ値が異なる複数のｎビット符号に変換してｐビット周期の周波数に強いスペクトラムを得る情報変換装置であり、直前までの符号のＤＳＶを蓄積する手段と、ｎとｐの最小公倍数（ｑ）を１周期とする既知ＤＳＶ情報を生成する手段と、ｎとｐの最大公約数（ｒ）ビット毎の符号語内電荷値を直前までの符号のＤＳＶに加算する手段と、加算して求めたｒビット毎のＤＳＶと既知ＤＳＶ情報との差を検出する手段と、ｎビット符号のｎ／ｒ個におけるこの差の絶対値和を検出する手段と、ＣＤＳ値の異なる複数の符号の内、この絶対値和が最も小さい符号を選択する手段とを備えたものである。
【００３４】
第４発明の情報変換装置は、ｍビットの情報のＭＳＢに“０”または“１”を付加してＣＤＳ値が異なる複数の（ｍ＋１）ビット符号に変換してｐビット周期の周波数に強いスペクトラムを得る情報変換装置であり、直前までの符号のＤＳＶを蓄積する手段と、符号化する情報を複数（ｓ）個蓄積する手段と、ｍ＋１とｐの最小公倍数（ｑ）を１周期とする既知ＣＤＳ情報を生成する手段と、ｍ＋１とｐの最大公約数（ｒ）ビット毎の符号語内電荷値を直前までの符号語のＤＳＶに加算する手段と、加算して求めたｒビット毎のＤＳＶと既知ＤＳＶ情報との差を検出する手段と、蓄積した複数の情報に付加するＭＳＢを選択的に切り換える手段と、蓄積した符号化群の｛（ｍ＋１）／ｒ｝×ｓ個におけるこの差の絶対値和が最も小さくなる符号語の組合せを選択する手段とを備えたものである。
【００３７】
【作用】
第１発明の情報変換装置にあっては、符号語が有するＣＤＳをさらに細かく見た符号語内電荷値及び既知ＣＤＳ情報により符号化する手段により、符号化周期に近い高周波パイロット信号が得られる。また、一つの情報に対して、符号化デ−タが次の符号化に伝播しない複数の符号語を生成する手段により情報変換装置の符号化拘束長が短くなる。
【００３８】
第２発明の情報変換装置にあっては、符号化する情報を複数個蓄積する手段と、蓄積した複数の情報に付加するＭＳＢを選択的に切り換える手段と、符号語が有するＣＤＳをさらに細かく見た符号語内電荷値及び既知ＣＤＳ情報により符号化する手段とにより、情報に付加する冗長ビットが最小の１ビットで符号化周期に近い高周波パイロット信号が得られる。
【００３９】
第３発明の情報変換装置にあっては、符号語が有するＣＤＳをさらに細かく見た符号語内電荷値及び既知ＤＳＶ情報により符号化する手段により、低域成分を抑圧しつつ符号化周期に近い高周波パイロット信号が得られる。また、一つの情報に対して符号化デ−タが次の符号化に伝播しない複数の符号を有する手段により、情報変換装置の符号化拘束長が短くなる。
【００４０】
第４発明の情報変換装置にあっては、符号化する情報を複数個蓄積する手段と、蓄積した複数の情報に付加するＭＳＢを選択的に切り換える手段と、符号語が有するＣＤＳをさらに細かく見た符号語内電荷値及び既知ＤＳＶ情報により符号化する手段とにより、冗長ビット：１ビットで低域成分を抑圧しつつ、符号化周期に近い高周波パイロット信号が得られ、この結果、符号化効率が向上する。
【００４３】
【実施例】
以下、本発明をその実施例を示す図面に基づいて具体的に説明する。
【００４４】
実施例１．
以下、請求項１の発明に係る実施例１について説明する。図１は実施例１の情報変換装置のブロック回路図である。２はＣＤＳ値が異なる複数の符号語を生成するための２ビット信号を出力するＣＤＳ制御信号生成回路、３は１６ビット並列の入力デ−タと２ビットのＣＤＳ制御信号とが並列入力されて１８ビット並列のＩ−ＮＲＺＩ変調を行うＩ−ＮＲＺＩ符号器であり、Ｉ−ＮＲＺＩ符号器３はこの１８ビット並列のＩ−ＮＲＺＩ変調信号を６ビット単位毎に３分割して電荷検出回路４へ出力する。電荷検出回路４は、この６ビット単位の符号語内電荷値を検出してその検出値を誤差検出回路６へ出力する。誤差検出回路６には、パイロット信号を生成するに理想的なＤＳＶ変動を得るための符号語内ＣＤＳ値が既知ＣＤＳ生成回路５から入力される。誤差検出回路６は、既知ＣＤＳ生成回路５からの理想的な符号語内ＣＤＳ値と電荷検出回路４で得た６ビット単位毎の符号語内電荷値との差を求め、求めた差の絶対値和（△ＣＤＳ）を最小値ホ−ルド回路７へ出力する。最小値ホ−ルド回路７は、比較器とレジスタとにて構成されており、最も小さい絶対値和（△ＣＤＳ）が得られるＣＤＳ制御信号条件を検出して、そのＣＤＳ制御信号条件をＩ−ＮＲＺＩ符号器３へ出力する。このＣＤＳ制御信号条件でＩ−ＮＲＺＩ符号器３から出力された１８ビットの並列Ｉ−ＮＲＺＩデ−タを、並直列変換回路８は直列デ−タとして出力する。
【００４５】
図２〜図４は図１の動作を補足説明するための図であり、図２はＩ−ＮＲＺＩ符号器３の内部構成図、図３，図４は符号語とＤＳＶとの関係を説明する図である。ここで、発明の内容をより明らかにするために、２値のディジタル信号列からパイロット信号が生成できる情報変換方法について説明する。
【００４６】
“０”または“１”の２値レベルにて表現されるディジタルデ−タのパワ−スペクトラムは、状態遷移の確率に影響される。つまり、一様にランダムなデ−タのパワ−スペクトラムは、直流からデ−タ伝送周波数の範囲でほぼ平坦となる。また、ディジタルデ−タの“０”レベルを−１、“１”レベルを＋１とした場合の伝送デ−タの総和値をＤＳＶと呼び、有限値とすることにより、直流成分を含まない低域抑圧パワ−スペクトラムが得られる。更に、このＤＳＶが周期的に変動すれば、変動周期に対応した周波数に強いスペクトラムが得られ、パイロット信号として用いることが可能となる。つまり、パイロット信号を生成するためには、符号語列のＤＳＶを精度よく制御する手段が必須となる。
【００４７】
２周波パイロットＡＴＦ方式では、複数のパイロット周波数が必要となる。以下、実施例１において、ｆＣＨ／６０（ｆＣＨ：直列デ−タの転送周波数）のパイロット信号周波数を生成する場合の各部の動作について説明する。
【００４８】
Ｉ−ＮＲＺＩ符号器３への入力デ−タはランダムな１６ビットのディジタル化された映像信号または音声信号であり、例えば“２９７Ｄｈ”とする。この入力デ−タのＭＳＢ側にＣＤＳ制御信号生成回路２の出力２ビットを付加して１８ビット並列デ−タとする。Ｉ−ＮＲＺＩ符号器３では付加した２ビットパタ−ンにより、図３に示すようなＣＤＳ値が異なる４種類のＩ−ＮＲＺＩ信号を生成する。その結果、符号化周波数はｆＣＨ／１８となる。
【００４９】
一方、生成したいパイロット信号の周波数はｆＣＨ／６０であり、符号化周波数とは非整数倍である。よって、符号語単位でＣＤＳを管理し、パイロット信号周波数に対応したＤＳＶ変動を符号語列から得ることは極めて困難であり、パイロット信号周期の整数倍の周期に符号語を区分し、区分した符号語内の電荷値を管理する手段が必要となる。従って、実施例１では符号化ビット数：１８とパイロット信号周期のビット数：６０との最大公約数である６ビット単位で符号語内の電荷を管理する。よって、１８ビット並列のＩ−ＮＲＺＩ変調信号を６ビット単位に３分割し、この６ビット単位の符号語内電荷値（“０”レベルを−１、“１”レベルを＋１した和）を電荷検出回路４にて検出する。なお、付加する４種類の２ビット信号は符号化周期内に４ステップ分以上のレ−トで与える必要があり、ＣＤＳ制御信号生成回路２に入力しているＣＤＳ  ＳＥＴ  ＣＬＫ  で符号化周期内に６ステップ分のレ−トで生成する。
【００５０】
既知ＣＤＳ生成回路５では、６ビット周期のＣＤＳ値が＋２または−２であり、ｆＣＨ／６０周期で図４に示すような三角波状ＤＳＶ変動が得られる符号語内既知ＣＤＳ信号を生成する。この既知ＣＤＳ信号は、符号語内電荷値の理想値からの誤差を求めるための信号であり、区分した符号語内電荷値と１対１で対応付ける。よって、符号語の３区分の信号として３ビットを出力する（既知ＣＤＳ値は各ビットともＬｏｗ  で＋２、Ｈｉｇｈで−２）。なお、符号化周波数（ｆＣＨ／１８）とパイロット信号周波数（ｆＣＨ／６０）とが非整数倍のため、符号語内既知ＣＤＳ信号と符号語内電荷値との対応付けは、サンプル点位相を保証する必要性から、符号化周期とパイロット周期との最小公倍数である  １８０×（１／ｆＣＨ）周期とする。
【００５１】
誤差検出回路６では６ビット毎の符号語内既知ＣＤＳ信号と符号語内電荷値の差を検出し、３分割した各符号語内電荷値の差の絶対値和（△ＣＤＳ）を最小値ホ−ルド回路７に出力する。最小値ホ−ルド回路７は、△ＣＤＳを比較するための比較器と△ＣＤＳ及びそのときのＩ−ＮＲＺＩ変調信号の先頭２ビット信号を蓄えておくレジスタとで構成されており、ＣＤＳ  ＳＥＴ  ＣＬＫ  により時分割で与える４種類のＣＤＳ値が異なる各々のＩ−ＮＲＺＩ信号のうち最も小さい△ＣＤＳとそのときの先頭２ビット信号とをレジスタに蓄えるべくラッチパルスを生成し、ホ−ルドする。
【００５２】
以上のようにして最小値ホ−ルド回路７内のレジスタにラッチされている最も小さい△ＣＤＳが得られるＣＤＳ制御用の先頭２ビット信号を、Ｉ−ＮＲＺＩ符号器３に戻し、Ｉ−ＮＲＺＩ符号器３内のスイッチを介してＣＤＳ制御信号生成回路２から入力している２ビット信号と切り換え、Ｉ−ＮＲＺＩ符号器３の先頭２ビット信号として入力し、Ｉ−ＮＲＺＩ変調する。変調された１８ビット並列信号は符号化周期パルスにて並直列変換回路８にロ−ドされ、デ−タ伝送周波数ｆＣＨのクロックにて直列信号に変換されて伝送路に出力される。
【００５３】
以後、符号化ごとに同様の操作を行い、△ＣＤＳが最も小さい符号語を出力していくことにより、既知ＣＤＳによるパイロット信号生成のための理想的ＤＳＶ変動に相似なＤＳＶ変動を有する符号語列が得られる。
【００５４】
符号化の一例として、“２９７Ｄｈ”に続いて“５０Ｂ７ｈ”，“９ＣＡＣｈ”，“Ｃ１Ｂ５”，“Ｄ１９１ｈ”，“０２４Ｄｈ”なる情報が入力された場合については、図４に理想的ＤＳＶ変動と符号化列のＤＳＶ変動とを対比させて示す。
【００５５】
実施例２．
次に、請求項２の発明に係る実施例２について説明する。図５は実施例２の情報変換装置のブロック回路図であり、図１と同じ部分については同一符号を付して説明を省略する。９は２４ビット単位の入力デ−タを４ワ−ド分蓄えるレジスタ回路、１０はレジスタ回路９からの４デ−タワ−ドの各々のＭＳＢに付加する信号を生成するＭＳＢ信号生成回路、１１はレジスタ回路９からの  １００ビットの並列データにＩ−ＮＲＺＩ変調を行うＩ−ＮＲＺＩ符号器、１２は４ワ−ド分の４個の誤差検出回路６からの△ＣＤＳを加算する加算器、１３はレジスタ回路９からの４デ−タワ−ドの各々のＭＳＢに付加する信号を選択するスイッチである。図６は図５におけるＩ−ＮＲＺＩ符号器１１の構成を示すブロック回路図、図７は実施例２の動作を説明するための図である。
【００５６】
ここで、実施例２の有効性を明らかにするためにＩ−ＮＲＺＩ変調について説明する。Ｉ−ＮＲＺＩ変調は符号化された信号を２ビット遅延し、情報ビットと排他論理和をとることにより符号化を行う方式である。よって、偶数ビットの情報語に１ビットの制御信号を付加してＩ−ＮＲＺＩ変調を行う符号化では、付加した制御ビットの影響が次の符号化ワ−ドに伝播するため、複数ワ−ド単位で符号化を行う。従って、実施例１よりも更に符号化効率が高い符号化として、２４ビットの情報語に１ビットのＣＳＤ制御信号を付加する符号化装置では伝播の影響を考慮した装置が必要となる。
【００５７】
以下、実施例２の動作について説明する。２４ビットの並列入力デ−タをレジスタ回路９にて４ワ−ド９６ビットの並列デ−タに変換する。また、ＭＳＢ信号生成回路１０では、符号語のＣＤＳを制御するために“００００”〜“１１１１”までの４ビット、１６種の信号を時分割で生成し、スイッチ１３を介してこの４ワ−ド並列デ−タの各ワ−ドのＭＳＢ側にＣＤＳ制御用ビットとして１ビットずつ付加する。なお、１６種類の信号生成はＣＤＳ  ＳＥＴ  ＣＬＫ  で行われ、レ−トはｆＣＨ／１００  に１６ステップ以上確保する必要があり、２０ステップ分とする。Ｉ−ＮＲＺＩ符号器１１には、２４ビットのデ−タに１ビットの制御ビットを付加した２５ビット×４ワ−ドのデ−タと直前に符号化されたＩ−ＮＲＺＩ変調信号の終端ビット（Ｙ信号）とが入力され、  １００ビット並列のＩ−ＮＲＺＩ変調が行われる。その結果、Ｉ−ＮＲＺＩ符号器１１の出力には、ＭＳＢ信号生成回路１０からの４ビット信号条件とＹ信号との状態により、図６に示すような１６条件（３２状態）の  １００ビット並列のＩ−ＮＲＺＩ変調信号が得られる。
【００５８】
次に、この１６条件からパイロット信号生成に最も優位な条件を抽出する手段について述べる。生成したいパイロット信号の周波数はｆＣＨ／６０であり、符号化周波数（ｆＣＨ／２５）とは非整数倍である。よって、実施例１と同様に符号語を区分し、区分した符号語内の電荷値を管理する必要があり、符号化ビット数：２５とパイロット信号周期のビット数：６０との最大公約数である５ビット単位で符号語内の電荷を管理する。よって、電荷検出回路４にて２５ビット×４ワ−ド並列のＩ−ＮＲＺＩ変調信号を５ビット単位に２０分割し、この５ビット単位の符号語内電荷値を検出する。
【００５９】
既知ＣＤＳ生成回路５では、５ビット周期のＣＤＳ値が＋１または−１であり、ｆＣＨ／６０周期で三角波状ＤＳＶ変動が得られる符号語内既知ＣＤＳ信号を生成する。既知ＣＤＳ信号は符号語内電荷値の理想値からの誤差を求める信号であり、区分した符号語内電荷値と１対１で対応付ける。よって、各符号語に対して５区分の信号として５ビット出力する。なお、符号化周波数（ｆＣＨ／２５）とパイロット信号周波数（ｆＣＨ／６０）とが非整数倍のため、符号語内既知ＣＤＳ信号と符号語内電荷値との対応付けはサンプル点位相を保証する必要性から、符号化周期とパイロット周期との最小公倍数である  ３００×（１／ｆＣＨ）周期とする。
【００６０】
４ワ−ド分並列に設けられた４個の各誤差検出回路６では、５ビット毎の符号語内既知ＣＤＳ信号と符号語内電荷値の差を検出し、５分割した各符号語内電荷値の差の絶対値和（△ＣＤＳ）を加算器１２へ出力する。加算器１２では４ワ−ド分の△ＣＤＳが加算され、Σ△ＣＤＳとして最小値ホ−ルド回路７に出力する。最小値ホ−ルド回路７はΣ△ＣＤＳを比較するための比較器とΣ△ＣＤＳ及びそのときのＭＳＢ制御信号４ビット信号を蓄えておくレジスタとで構成されており、ＣＤＳ  ＳＥＴ  ＣＬＫ  により時分割で与える１６種類のＣＤＳ値が異なるＩ−ＮＲＺＩ信号のうち最も小さいΣ△ＣＤＳとそのときのＭＳＢ制御信号４ビット信号とをレジスタに蓄えるべくラッチパルスを生成し、ホ−ルドする。
【００６１】
以上のようにして最小値ホ−ルド回路７内のレジスタにラッチされている最も小さいΣ△ＣＤＳが得られるＣＤＳ制御用のＭＳＢ制御信号の４ビット信号を、スイッチ１３を介してＩ−ＮＲＺＩ符号器１１に戻し、ＭＳＢ制御信号と切り換え、２４ビットデ−タのＭＳＢに付加する信号として４ワ−ド分入力し、Ｉ−ＮＲＺＩ変調する。変調された４ワ−ド（１００ビット）並列信号は、４符号化周期パルスにて並直列変換回路８にロ−ドされ、デ−タ伝送周波数ｆＣＨのクロックにて直列信号に変換されて伝送路に出力される。
【００６２】
実施例３．
次に、請求項３の発明に係る実施例３について説明する。図８は実施例３の情報変換装置のブロック回路図であり、図１と同じ部分については同一符号を付して説明を省略する。１４は生成したＩ−ＮＲＺＩ符号語列のＤＳＶを蓄えておくＤＳＶ検出回路、１５は理想的なＤＳＶ変動値を出力する既知ＤＳＶ生成回路、１６は符号語によるＤＳＶ値と既知ＤＳＶ値との誤差を求める誤差検出回路である。なお、実施例３は実施例１の装置と同様のパイロット信号生成が可能な装置であり、且つ、ＤＳＶの発散を抑圧することでＤＣフリ−の情報変換を行うので、Ｉ−ＮＲＺＩ変調手段，符号語内電荷検出手段は実施例１と同一でよい。図９は実施例３の動作を説明するための図である。
【００６３】
以下、動作について説明する。Ｉ−ＮＲＺＩ符号器３への入力デ−タは実施例１と同様に１６ビットの並列信号であり、例えば“２９７Ｄｈ”とする。符号化ビット数及びパイロット信号生成周波数も実施例１と同一である。よって、実施例１と同一手段により６ビット単位の符号語内電荷が電荷検出回路４から３ブロック分出力される。ＤＳＶ検出回路１４には直前までの符号語列のＤＳＶ値がレジスタに蓄積されている。このＤＳＶ値に電荷検出回路４から入力される符号語の先頭から６ビット単位の各ブロック端までの電荷値を加算し、各ブロック端までのＤＳＶ値としてＤＳＶ検出回路１４から誤差検出回路１６へ３ブロック分出力する。
【００６４】
既知ＤＳＶ生成回路１５では、６ビット周期のＣＤＳ値が＋２または−２であり、ｆＣＨ／６０周期で図９に示すような三角波状ＤＳＶ変動が得られる符号語内既知ＤＳＶ信号を生成する。この既知ＤＳＶ信号は、符号語内の各ブロック端ＤＳＶ値の理想値からの誤差を求めるための信号であり、区分した符号語内の各ブロック端ＤＳＶ値と１対１で対応付ける。よって、符号語の３区分の信号として３ワ−ド分出力する。なお、符号化周波数（ｆＣＨ／１８）とパイロット信号周波数（ｆＣＨ／６０）とが非整数倍のため、符号語内既知ＤＳＶ信号と符号語内の各ブロック端ＤＳＶ値との対応付けはサンプル点位相を保証する必要性から、符号化周期とパイロット周期との最小公倍数である  １８０×（１／ｆＣＨ）周期とする。
【００６５】
誤差検出回路１６では、符号語内既知ＤＳＶ信号と符号語内の各ブロック端ＤＳＶ値との差を検出し、３分割した各符号語内の各ブロック端でのＤＳＶ値の差の絶対値和（△ＤＳＶ）を最小値ホ−ルド回路７に出力する。最小値ホ−ルド回路７は△ＤＳＶを比較するための比較器と△ＤＳＶ及びそのときのＩ−ＮＲＺＩ変調信号の先頭２ビット信号を蓄えておくレジスタとで構成されており、ＣＤＳ  ＳＥＴ  ＣＬＫ  により時分割で与える４種類のＣＤＳ値が異なるＩ−ＮＲＺＩ信号の内、最も小さい△ＤＳＶとそのときの先頭２ビット信号をレジスタに蓄えるべくラッチパルスを生成し、ホ−ルドする。
【００６６】
以上のようにして最小値ホ−ルド回路７内のレジスタにラッチされている最も小さい△ＤＳＶが得られるＣＤＳ制御用の先頭２ビット信号を、Ｉ−ＮＲＺＩ符号器３に戻し、スイッチを介してＣＤＳ制御信号生成回路２から入力している２ビット信号と切り換え、Ｉ−ＮＲＺＩ符号器３の先頭２ビット信号として入力し、Ｉ−ＮＲＺＩ変調する。変調された１８ビット並列信号は符号化周期パルスにて並直列変換回路８にロ−ドされ、デ−タ伝送周波数ｆＣＨのクロックにて直列信号に変換されて伝送路に出力される。
【００６７】
実施例４．
次に、請求項４の発明に係る実施例４について説明する。図１０は実施例４の情報変換装置のブロック回路図であり、図１または図５と同一部分については同一符号を付して説明を省略する。１７ａ  〜１７ｄ  は生成したＩ−ＮＲＺＩ符号語列のＤＳＶを蓄えておくＤＳＶ検出回路、１８は理想的なＤＳＶ変動値を出力する既知ＤＳＶ生成回路、１９は符号語によるＤＳＶ値と既知ＤＳＶ値との誤差を求める誤差検出回路である。なお、実施例４は実施例２の装置と同様のパイロット信号生成が可能な装置であり、且つ、ＤＳＶの発散を抑圧することでＤＣフリ−の情報変換を行うので、Ｉ−ＮＲＺＩ変調手段，  符号語内電荷検出手段は実施例２と同一でよい。
【００６８】
以下、動作について説明する。実施例２と同様に２４ビットの並列入力デ−タをレジスタ回路９にて４ワ−ド９６ビットの並列デ−タに変換する。また、ＭＳＢ信号生成回路１０では符号語のＣＤＳを制御するために“００００”〜“１１１１”までの４ビット、１６種の信号を時分割で生成し、スイッチ１３を介してこの４ワ−ド並列デ−タの各ワ−ドのＭＳＢ側にＣＤＳ制御用ビットとして１ビットずつ付加する。なお、１６種類の信号生成はＣＤＳ  ＳＥＴ  ＣＬＫ  で行われ、レ−トはｆＣＨ／１００  に１６ステップ以上確保する必要があり、２０ステップ分とする。Ｉ−ＮＲＺＩ符号器１１には、２４ビットのデ−タに１ビットの制御ビットを付加した２５ビット×４ワ−ドのデ−タと直前に符号化されたＩ−ＮＲＺＩ変調信号の終端ビット（Ｙ信号）とが入力され、  １００ビット並列のＩ−ＮＲＺＩ変調を行う。その結果、Ｉ−ＮＲＺＩ符号器１１の出力には、ＭＳＢ信号生成回路１０からの４ビット信号条件とＹ信号との状態により、図６に示すような１６条件（３２状態）の  １００ビット並列のＩ−ＮＲＺＩ変調信号が得られる。
【００６９】
次に、この１６条件からパイロット信号生成に最も優位な条件を抽出する手段について述べる。生成したいパイロット信号の周波数はｆＣＨ／６０であり、符号化周波数（ｆＣＨ／２５）とは非整数倍である。よって、実施例２と同様に符号語を区分し、区分した符号語内の電荷値を管理する必要があり、符号化ビット数：２５とパイロット信号周期のビット数：６０との最大公約数である５ビット単位で符号語内の電荷を管理する。よって、電荷検出回路４にて２５ビット×４ワ−ド並列のＩ−ＮＲＺＩ変調信号を５ビット単位に２０分割し、５ビット単位の符号語内電荷値を検出する。
【００７０】
ＤＳＶ検出回路１７ａ  には直前までのＩ−ＮＲＺＩ変調された符号語列のＤＳＶ値がレジスタに蓄積されている。このＤＳＶ値に電荷検出回路４から入力される符号語の先頭から５ビット単位の各ブロック端までの電荷値を加算し、各ブロック端までのＤＳＶ値としてＤＳＶ検出回路１７ａ  から５ブロック分出力する。更にＤＳＶ検出回路１７ａ  のＣＯ端子からは符号化しようとする第１ワ−ド端までのＤＳＶ値をＤＳＶ検出回路１７ｂ  に入力し、このＤＳＶ値に第２ワ−ド目の電荷検出回路４から入力される符号語の先頭から５ビット単位の各ブロック端までの電荷値を加算し、各ブロック端までのＤＳＶ値としてＤＳＶ検出回路１７ｂ  から５ブロック分出力する。以下同様に、上流側のＣＯ端子から出力される直前までのＤＳＶ値に電荷検出回路４から入力される符号語の先頭から５ビット単位の各ブロック端までの電荷値を加算した各ブロック端までのＤＳＶ値がＤＳＶ検出回路１７ｃ  及び１７ｄ  から各５ブロック分ずつ出力される。
【００７１】
既知ＤＳＶ生成回路１８では、５ビット周期のＣＤＳが＋１または−１であり、ｆＣＨ／６０周期で図９に示すような三角波状ＤＳＶ変動が得られる符号語内既知ＤＳＶ信号を生成する。この既知ＤＳＶ信号は、符号語内で区分した各ブロック端ＤＳＶ値の理想値からの誤差を求める信号であり、区分した符号語内各ブロック端ＤＳＶ値と１対１で対応付ける。よって、各符号語に対して５ブロック分の信号として５ワ−ド分出力する。更に本例では４入力デ−タワ−ド単位で符号化を行うため、２０ブロック分の既知ＤＳＶ信号を生成する。なお、符号化周波数（ｆＣＨ／２５）とパイロット信号周波数（ｆＣＨ／６０）とが非整数倍のため、符号語内既知ＤＳＶ信号と符号語内各ブロック端ＤＳＶ値との対応付けはサンプル点位相を保証する必要性から、符号化周期とパイロット周期との最小公倍数である  ３００×（１／ｆＣＨ）周期とする。
【００７２】
４ワ−ド分並列に備えた４個の各誤差検出回路１９では、５ビット毎の既知ＤＳＶ信号と符号語内各ブロック端ＤＳＶ値との差を検出し、５分割した各符号語内電荷値の差の絶対値和（△ＤＳＶ）を各々加算器１２へ出力する。加算器１２では４ワ−ド分の△ＤＳＶが加算され、Σ△ＤＳＶとして最小値ホ−ルド回路７に出力する。最小値ホ−ルド回路７はΣ△ＤＳＶを比較するための比較器とΣ△ＤＳＶ及びそのときのＭＳＢ制御信号４ビット信号を蓄えておくレジスタとで構成されており、ＣＤＳ  ＳＥＴ  ＣＬＫ  により時分割で与える１６種類のＣＤＳ値が異なるＩ−ＮＲＺＩ信号の内、最も小さいΣ△ＤＳＶとそのときのＭＳＢ制御信号４ビット信号とをレジスタに蓄えるべくラッチパルスを生成し、ホ−ルドする。
【００７３】
以上のようにして最小値ホ−ルド回路７内のレジスタにラッチされている最も小さいΣ△ＤＳＶが得られるＣＤＳ制御用のＭＳＢ制御信号の４ビット信号を、スイッチ１３を介してＩ−ＮＲＺＩ符号器１１に戻し、ＭＳＢ制御信号と切り換え、２４ビットデ−タのＭＳＢに付加する信号として４ワ−ド分入力し、Ｉ−ＮＲＺＩ変調する。この変調された４ワ−ド（１００ビット）並列信号は４符号化周期パルスにて並直列変換回路８にロ−ドされ、デ−タ伝送周波数ｆＣＨのクロックにて直列信号に変換されて伝送路に出力される。
【００７４】
実施例５．
本発明による符号化装置の構成は図２２に示す従来例と同じである。図１１は本発明の実施例５による符号化装置の周波数成分抽出回路５４の構成を示す図である。周波数成分抽出回路５５の構成及び動作は周波数成分抽出回路５４と同様であるので、以下では、周波数成分抽出回路５４について説明する。周波数成分抽出回路５４は、加算器２１，３０，３５，４０，４５と、保持回路２２，３１，３６，４１，４６と、減算器２３，２６と、既知ＤＳＶ発生回路２４と、２乗器２５，３２，３７，４２，４７と、既知データ発生回路２７と、乗算器２８，３３，３８，４３と、重み付け加算器４８と、重み係数つき正弦波発生回路２９，  ３９と、重み係数つき余弦波発生回路３４，  ４４とを有する。
【００７５】
プリコーダ５２のデータは加算器２１及び減算器２６に入力される。加算器２１は、入力値と保持回路２２の保持値とを加算して保持回路２２に保持させる。減算器２３は、保持回路２２の出力である入力信号のＤＳＶと既知ＤＳＶ発生回路２４が発生した既知ＤＳＶとの差を求めて２乗器２５へ出力する。２乗器２５はこの差を２乗して重み付け加算器４８へ出力する。
【００７６】
一方、減算器２６は、入力データと既知データ発生回路２７が発生した既知データとの差を求めて乗算器２８，３３，３８，４３へ出力する。乗算器２８は、重み係数つき正弦波発生回路２９から出力される振幅Ｋ１，周波数ｆ１の正弦波と入力データとを乗算して加算器３０へ出力する。加算器３０は、入力値と保持回路３１の保持値とを加算して保持回路３１に保持させる。２乗器３２は、保持回路３１の保持結果を２乗して重み付け加算器４８へ出力する。同様に、乗算器３３（３８，  ４３）は、重み係数つき余弦波発生回路３４（重み係数つき正弦波発生回路３９，  重み係数つき余弦波発生回路４４）から出力される振幅Ｋ２，周波数ｆ１の余弦波（振幅Ｋ３，周波数ｆ２の正弦波，振幅Ｋ４，周波数ｆ２の余弦波）と入力データとを乗算して加算器３５（４０，  ４５）へ出力する。加算器３５（４０，  ４５）は、入力値と保持回路３６（４１，  ４６）の保持値とを加算して保持回路３６（４１，  ４６）に保持させる。２乗器３７（４２，  ４７）は、保持回路３６（４１，  ４６）の保持結果を２乗して重み付け加算器４８へ出力する。
【００７７】
次に、動作を説明する。図１２，図１３及び図１４は、正弦波乗算結果の２乗出力（以下、正弦項という），余弦波乗算結果の２乗出力（以下、余弦項という）及びこの正弦項と余弦項との和の位相−出力特性の一例を示す図である。図１２は正弦項と余弦項との重み係数の比が１：１の場合、図１３は正弦項と余弦項との比が１：１．５  の場合、図１４は正弦項と余弦項との比が  １．５：１の場合である。
【００７８】
図１５，図１６及び図１７は実施例５の符号化装置で符号化された符号化データの周波数スペクトラムの一例を示す図であり、図１５は正弦項と余弦項との重み係数の比が１：１の場合、図１６は正弦項と余弦項との比が１：１．５  の場合、図１７は正弦項と余弦項との比が  １．５：１の場合である。
【００７９】
図１８及び図１９は正弦項と余弦項との重み係数を変化させた場合の正弦項と余弦項との和の位相−出力特性を示す図であり、図１８は余弦項の重みを大きくした場合、図１９は余弦項の重みを小さくした場合である。
【００８０】
本実施例５による直流成分及びパイロット成分の抽出方法については、従来例と同じなので説明を省略する。以下、説明を簡略化するために、符号化データＦ１についてパイロット信号ｆ１とその周辺のノッチとの生成方法について述べるが、Ｆ２についても同様である。本実施例５ではノッチを生成するための正弦項と余弦項とに重み付けを行い、記録信号の周波数スペクトラムの特性を変えることを目的としている。正弦項及び余弦項の重み付けと記録信号の周波数スペクトラムの特性の変化との関係を考察するにあたり、図１２，図１３及び図１４に位相−出力特性を示す。
【００８１】
図１２は正弦項及び余弦項の両項に重みを付けないときの特性図である。入力信号のＤＳＶと既知ＤＳＶとのパイロット周波数での位相差に対する両項の和の出力は位相差が０°から  １８０°に向かって大きくなる。位相差が０°の信号はパイロット信号そのものであり、符号化する際にはこの両項の和の出力が小さい方を出力に選択すればよい。これによって符号化された信号は既知ＤＳＶに対して常に位相差０°に近づこうとするため、パイロット信号とその周辺のノッチ信号とが生成される。このときの符号化データの周波数スペクトラムを図１５に示す。
【００８２】
図１３は余弦項の重みを１．５  と重くした例を示している。このとき両項の和の出力は、位相が０°〜９０°の間で傾斜が急になり位相の引き込み特性が上がり、９０°〜  １８０°の間で傾斜が緩やかになり位相の引き込み特性は悪くなる。パイロット信号のレベルを低くするものは位相が  １８０°ずれたものであり、すなわちこれは図１２と比べてノッチの生成力が高く、パイロット信号の生成力が低いことを示す。このときの符号化データの周波数スペクトラムを図１６に示す。図１５と比べてノッチが広がり、パイロット信号が０．６  ｄＢ低くなっている。
【００８３】
図１４は余弦項の重みを１／１．５  と軽くした例を示している。このときの両項の和の出力は０°〜９０°の間で傾斜が緩やかになり、また９０°〜  １８０°の間で傾斜が急になる。前述と同様にこれは図１２と比べてパイロット信号の生成力が高く、ノッチの生成力が低いことを示す。このときの符号化データの周波数スペクトラムを図１７に示す。図１５と比べてパイロット信号が０．７  ｄＢ高くなり、ノッチについては深さ方向が浅くなっている。
【００８４】
これらの特性を更に詳細に調べるために重み係数と両項の和との特性図を図１８及び図１９に示す。図１８は余弦項の重み係数を大きくしていった場合の両項の和の特性の変化を示している。ここで注目すべきは図中の重み係数が２．５  以上になったときであり、位相差が０°から  １８０°の間で出力特性が山型になっている。このとき例えば図中のＡ点と、Ａ点よりも位相差が大きいＢ点の出力を比較した場合、Ｂ点の方が出力が小さくなる。つまり符号化された信号に位相が大きくずれたものが選ばれ易くなるために結果的にパイロット信号レベルが大きく下がる恐れがある。重み係数についてはこれに注意して決定しなければならない。
【００８５】
図１９は余弦項の重み係数を小さくしていった場合の両項の和の特性の変化を示している。余弦項の重みを０としたときの特性は正弦項そのものであり、これによって符号化を制御するということは入力信号を常に既知ＤＳＶに近づける動作に他ならない。これはパイロット信号と同相成分以外のパイロット周波数成分については制御力を持たず、これの符号化データの周波数スペクトラムはＤＣフリーでパイロット信号を持っているが、パイロット信号周辺のノッチの生成はできない。
【００８６】
次に、実施例５のノッチ成分の具体的な抽出動作を、図１１の回路動作に併せて説明する。従来例と同様に、減算器２６の減算結果は乗算器２８及び乗算器３３に入力される。重み係数つき正弦波発生回路２９からは重み係数Ｋ１，周波数ｆ１の正弦波が発生され、この減算結果に乗じられる。また、重み係数つき余弦波発生回路３４からは重み係数Ｋ２，周波数ｆ１の余弦波が発生され、この減算結果に乗じられる。以下、加算器３０，  ３５以降の動作は従来例と同じである。重み係数つき正弦波発生回路３９及び重み係数つき余弦波発生回路４４はパイロット周波数ｆ２にノッチをつくる働きをする一方、符号化データＦ２を回路を共用して生成する場合には、符号化データＦ１と同様に重み係数をつける必要がある。符号化データＦ１を生成する場合は重み係数は不要であり、係数を可変するようにしてもよいが、係数をつけたままでもノッチは実用上十分得られるので回路の簡略化のためそのままにしておいてもよい。
【００８７】
【発明の効果】
第１発明の情報変換装置では、符号語が有するＣＤＳをさらに細かく見た符号語内電荷値及び既知ＣＤＳ情報に基づいて符号化を行うので、符号化周期に近い高周波パイロット信号を得ることができる。また、一つの情報に対して、符号化デ−タが次の符号化に伝播しない複数の符号語を生成するので、情報変換装置の符号化拘束長を短くできる。その結果、小さな回路規模で符号化周期に近い高周波パイロット信号を生成できる情報変換装置を提供できる。
【００８８】
第２発明の情報変換装置では、符号化する情報を複数個蓄積し、蓄積した複数の情報に付加するＭＳＢを選択的に切り換え、符号語が有するＣＤＳをさらに細かく見た符号語内電荷値及び既知ＣＤＳ情報に基づいて符号化を行うので、情報に付加する冗長ビットが最小の１ビットで符号化周期に近い高周波パイロット信号を得ることができる。その結果、高い符号化効率で符号化周期に近い高周波パイロット信号を生成できる情報変換装置を提供できる。
【００８９】
第３発明の情報変換装置では、符号語が有するＣＤＳをさらに細かく見た符号語内電荷値及び既知ＤＳＶ情報に基づいて符号化を行うので、低域成分を抑圧しつつ符号化周期に近い高周波パイロット信号を得ることができる。また、一つの情報に対して符号化デ−タが次の符号化に伝播しない複数の符号語を生成するので、情報変換装置の符号化拘束長を短くできる。その結果、小さい回路規模ながら符号化周期に近い高周波パイロット信号を生成しつつ、低域の位相歪による信号波形歪が改善され、以て、符号誤りが改善された情報変換装置を提供できる。
【００９０】
第４発明の情報変換装置では、符号化する情報を複数個蓄積し、蓄積した複数の情報に付加するＭＳＢを選択的に切り換え、符号語が有するＣＤＳをさらに細かく見た符号語内電荷値及び既知ＤＳＶ情報に基づいて符号化を行うので、冗長ビット：１ビットで低域成分を抑圧しつつ、符号化周期に近い高周波パイロット信号を得ることができ、もって、符号化効率を向上でき、情報変換装置の符号化拘束長を短くできる。その結果、高い符号化効率で符号化周期に近い高周波パイロット信号を生成しつつ、低域の位相歪による信号波形歪が改善され、以て、符号誤りが改善された情報変換装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施例１の情報変換装置の構成を示すブロック図である。
【図２】実施例１のＩ−ＮＲＺＩ符号器の回路図である。
【図３】実施例１における符号語生成とＤＳＶ変動とを示す図である。
【図４】実施例１における符号語列のＤＳＶ変動を既知ＣＤＳによるＤＳＶ変動と比較して示した図である。
【図５】本発明の実施例２の情報変換装置の構成を示すブロック図である。
【図６】実施例２のＩ−ＮＲＺＩ符号器の回路図である。
【図７】実施例２における符号語生成とＣＤＳとの関係を示す図である。
【図８】本発明の実施例３の情報変換装置の構成を示すブロック図である。
【図９】実施例３における符号語生成とＤＳＶ変動とを示す図である。
【図１０】本発明の実施例４の情報変換装置の構成を示すブロック図である。
【図１１】本発明の実施例５のる符号化装置における周波数成分抽出回路の構成を示すブロック図である。
【図１２】正弦項と余弦項と正弦項及び余弦項の重み係数の比が１：１の場合の正弦項及び余弦項の和との位相−出力特性を示す図である。
【図１３】正弦項と余弦項と正弦項及び余弦項の重み係数の比が１：１．５  の場合の正弦項及び余弦項の和との位相−出力特性を示す図である。
【図１４】正弦項と余弦項と正弦項及び余弦項の重み係数の比が  １．５：１の場合の正弦項及び余弦項の和との位相−出力特性を示す図である。
【図１５】符号化された符号化データの正弦項及び余弦項の重み係数の比が１：１の場合の周波数スペクトラムを示す図である。
【図１６】符号化された符号化データの正弦項及び余弦項の重み係数の比が１：１．５  の場合の周波数スペクトラムを示す図である。
【図１７】符号化された符号化データの正弦項及び余弦項の重み係数の比が  １．５：１の場合の周波数スペクトラムを示す図である。
【図１８】余弦項の重み係数を大きくした場合の正弦項及び余弦項の和の位相−出力特性を示す図である。
【図１９】余弦項の重み係数を小さくした場合の正弦項及び余弦項の和の位相−出力特性を示す図である。
【図２０】ＡＴＦサ−ボの説明図である。
【図２１】従来の情報変換装置の符号構成の説明図である。
【図２２】符号化装置の構成を示すブロック回路図である。
【図２３】符号化装置における従来の周波数成分抽出回路の構成を示すブロック図である。
【符号の説明】
２  ＣＤＳ制御信号生成回路、３  Ｉ−ＮＲＺＩ符号器、４  電荷検出回路、
５  既知ＣＤＳ生成回路、６  誤差検出回路、７  最小値ホ−ルド回路、８  並直列変換回路、９  レジスタ回路、１０    ＭＳＢ信号生成回路、１１    Ｉ−ＮＲＺＩ符号器、１２  加算器、１３    スイッチ、１４  ＤＳＶ検出回路、１５    既知ＤＳＶ生成回路、１６    誤差検出回路、１７    ＤＳＶ検出回路、１８    既知ＤＳＶ生成回路、
１９  誤差検出回路、２１，３０，３５，４０，４５    加算器、２２，３１，３６，４１，４６    保持回路、２３，２６  減算器、２４  既知ＤＳＶ発生回路、２５，３２，３７，４２，４７    ２乗器、
２７  既知データ発生回路、２８，３３，３８，４３    乗算器、２９，３９    重み係数つき正弦波発生回路、３４，４４    重み係数つき余弦波発生回路、４８    重み付け加算器、
４９    並直列変換回路、５０  ０付加回路、５１    １付加回路、５２，５３    プリコーダ、
５４，５５    周波数成分抽出回路、５６，５７    ランレングス検出回路、５８    出力判定回路、５９，６０    遅延回路、６１    スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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