(57)【特許請求の範囲】
【請求項１】
外部から入力するディジタル信号の状態変化を検出する入力変化検出回路と、
この状態変化が内部のクロック信号１周期中に発生する回数をカウントするカウンタ回路と、
該カウンタ回路のカウント値を内部のクロック信号と同期したタイミング信号でサンプリングするサンプリング回路と、
サンプリングされたカウント値を、ＶＣＯの１周期中に現れる変化点の個数である予測されるカウント値と比較する比較回路とを具備し、
外部入力ディジタル信号のビットレートの１／Ｎ（Ｎは任意の自然数）周波数を前記予測されるカウント値と比較して、内部のクロック信号の周波数差を検出することを特徴とする周波数比較器。
【請求項２】
前記入力変化検出回路の代わりに、パルスの立ち上がり又は立ち下がりエッジの数をカウントすることを特徴とする請求項１記載の周波数比較器。
【請求項３】
前記入力変化検出回路としてエッジ検出回路を用い、入力信号の状態変化として、パルスの立ち上がり及び立ち下がりの両エッジの数をカウントすることを特徴とする請求項１記載の周波数比較器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は周波数比較器に関する。
【０００２】
【従来の技術】
通信の分野では、受信器の入力はランダムなディジタルデータ信号だけであり、データのビットレートに同期したクロック信号は伝送されない。しかしながら、受信側で受信するデータは図２６に示すように伝送の過程で歪んだ波形となるため、データのビットレートに同期したクロックを用いて信号を再生する必要がある。図２６において、送信器１から送出された送信データは、伝送路を通過する間に歪んで受信器２に到達する。そこで、受信器２側では、ビットレートに同期したクロックを用いてデータを再生する。
【０００３】
一般的な光通信用受信器の構成を図２７に示す。光通信用受信器１０は、光／電気変換部（ＰＤ）３と、該光／電気変換部３の出力を受ける等化増幅器４と、該等化増幅器４の出力を受ける識別回路（ＤＥＣ）５と、該識別回路５に読み出し用のタイミングクロックを与えるタイミング抽出回路６とで構成されている。
【０００４】
光／電気変換部３で光電変換され、等化増幅器４で増幅された受信信号は、識別回路（デコーダ）５とタイミング抽出回路６に分配される。タイミング抽出回路６にて抽出したクロックは、識別回路５のクロック端子に入力され、歪んだ波形を打ち直してデータを再生する。
【０００５】
タイミング抽出回路６は、信号の再生のためには必須の回路であり、特にＰＬＬ回路（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）は、ＩＣへの集積化に適していることから、広く用いられている。ＰＬＬ回路の原理構成図を図２８に示す。ＰＬＬ回路には、入力信号と内部クロックの位相を比較する位相比較器１２と、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ）１１が必要である。
【０００６】
図２８では、位相比較器によりデータ／クロック間の位相差を検出し、その検出量に応じてＶＣＯ１１の発振周波数制御端子へ与える電圧を変えてＶＣＯ１１の発振周波数及び位相を制御し、位相固定や周波数引き込みを実現している。
【０００７】
ところが、位相比較器１２だけを備えたＰＬＬ回路では、電源投入時のようにデータのビットレートとＶＣＯ１１の発振周波数との間の周波数差が大きい時に、周波数を引き込んで同期させることができない。そこで、通常は図２９に示すように、周波数差を検出する周波数比較器が併用される。
【０００８】
図２９は周波数比較器を備えたタイミング抽出回路６の構成を示すブロック図である。図２８と同一のものは、同一の符号を付して示す。先ず、スイッチＳＷを周波数比較器１３側に倒し、入力データの周波数とＶＣＯ１１のクロック周波数とが比較され、双方の周波数が一致するように動作する。入力データの周波数とＶＣＯ１１のクロック周波数が近づいてきたら、スイッチＳＷを位相比較器１２側に倒す。
【０００９】
このように、この回路においては、周波数比較器１３により、周波数差に応じた信号が得られ、この信号でＶＣＯ１１の発振周波数を制御し、周波数引き込み範囲を広げることができる。周波数比較器１３は、実際のＰＬＬ回路には必須となっている。本発明は、この周波数比較器に関するものであり、クロックの周波数がデータのビットレートの１／Ｎ（Ｎは任意の自然数）であっても動作することを特徴とする。
【００１０】
【発明が解決しようとする課題】
伝送方式の一つである時分割多重方式は、１ビットの信号を短い時間パルスの有無で実現する。従って、データの容量を大きくするためには、より短い時間パルス列で伝送することが必要であり、従来から電子回路や光デバイスの高速動作化、広帯域化が図られてきた。しかしながら、近年、この速度は４０Ｇｂ／ｓ以上に達しようとしており、電子回路に求められる超高速動作に、デバイスの開発が十分には追いついていないのが現状である。このため、周波数比較器を含め、従来のＰＬＬ回路をそのまま適用することが難しくなっている。
【００１１】
この対策として広く用いられているデータ分周がある。図３０に示すように、データを分周してビットレートを落とすことで、信号処理には従来の技術が適用できる。例えば、４０Ｇｂ／ｓの信号であれば、２分割して２０Ｇｂ／ｓの信号、４分割して１０Ｇｂ／ｓの信号、１６分割して２．５Ｇｂ／ｓの信号となり、高速で動作する回路の部分は少なくできる。
【００１２】
このためには、図３１に示すような、クロックの周波数がデータビットレートの１／Ｎ（Ｎは任意の自然数）であっても動作するＰＬＬが必要であり、そのための周波数比較器も必要になる。
【００１３】
本発明はこのような課題に鑑みてなされたものであって、データのビットレートと１／Ｎクロックの周波数の差を比較する周波数比較器を提供することを目的としている。
【００１４】
【課題を解決するための手段】
（１）図１は本発明の原理ブロック図である。図において、１３は周波数比較器である。図１において、２０は外部から入力するディジタル信号の状態変化を検出する入力変化検出回路、２１は該入力変化検出回路２０の出力を受けて、この状態変化が内部のクロック信号１周期中に発生する回数をカウントするカウンタ回路、２３はＶＣＯからの１／Ｎ（Ｎは任意の自然数）クロックを受けてカウンタ回路２１にリセット信号を与えるリセット信号生成回路、２２は前記カウンタ回路２１のカウント値を内部のクロック信号と同期したタイミング信号でサンプリングするサンプリング回路、２４は１／Ｎクロックの出力を受けてサンプリング回路２２の出力をサンプリングするためのタイミング信号を生成するタイミング信号生成回路、２５は前記サンプリング回路２２の出力と予測値とを比較する比較回路で、該比較回路２５の出力が周波数比較信号としてＶＣＯに入る（以下、同じ）。ここで、予測値とはＶＣＯの１周期中に現れる変化点の個数をいう。
【００１５】
このように構成すれば、データのビットレートと１／Ｎクロックの周波数の差を比較することができる。
（２）図２は本発明の第１の構成例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。図２に示す実施の形態例は、図１に示す入力変化検出回路２０は使用せず、カウンタ回路２１で直接入力信号の立ち上がり又は立ち下がりをカウントするようにしたものである。
【００１６】
このように構成すれば、（１）の場合と同様に、データのビットレートと１／Ｎクロックの周波数の差を比較することができる。
（３）図３は本発明の第２の構成例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。図に示す回路は、入力変化検出回路として、クロックの立ち下がり及び立ち上がりを検出するエッジ検出回路２０を設けたものである。
【００１７】
このように構成すれば、クロックの立ち上がり及び立ち下がりを検出するので、検出数を２倍にすることができ、任意の数Ｎに対してカウンタの最上位ビットのみで周波数比較を行なうことができる。
【００１８】
図４は本発明の第３の構成例を示すブロック図である。図１と同一のものは、同一の符号を付したものである。この回路は、サンプリング回路として、サンプリング部２２ａと該サンプリング部２２ａの出力をアナログ信号に変換するＤ／Ａ変換部２２ｂを用いるようにしたものである。
【００１９】
このように構成すれば、ディジタル信号のビットレートの１／Ｎ周波数に対する内部のクロック信号の周波数差を検出できるようになる。
図５は本発明の第４の構成例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。この回路は、図１の周波数比較回路にプリセット回路２６を追加したものである。プリセット回路２６は、リセット信号生成回路２３の出力を受けて、カウンタ回路２１をプリセットする。
【００２０】
このように構成すれば、カウンタ回路２１の最上位ビットのみで周波数比較を行なうことで、予測値の設定を不要とすることができる。
図６は本発明の第５の構成例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。この回路は、図１の周波数比較回路にカウンタをプリセットし、かつその値を制御するプリセット値制御回路２７を追加したものである。プリセット値制御回路２７は、リセット信号生成回路２３の出力を受けてカウンタ回路２１をプリセットする。
【００２１】
このように構成すれば、カウンタ回路２１の最上位ビットのみで周波数比較を行なうことで、予測値の設定を不要とすることができる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。
通常の外部入力信号はランダムなパターンであり、内部クロック１周期中の状態変化数は刻々と変化する。しかしながら、図３２に示すように、通常のランダム信号を長周期で見た場合には、データの“１”か“０”かのマーク率が１／２であること、またデータが“１”→“０”又は“０”→“１”へ変化する変化点の密度が０．５（２ビットに１回）であることが保証されている。従って、長い周期で平均化した場合の出力レベルは図３２のように予測できる。
【００２３】
図３２は入力変化の検出と予測値の説明図である。入力信号は図に示すように“０”と“１”の組み合わせであり、ビットレートがｆ、マーク率０．５で、全２４ビットである。立ち上がり点は２４ビット中に６ビット現れ、立ち下がり点も２４ビット中に６ビット現れ、立ち上がり点と立ち下がり点の合計である変化点は２４ビット中１２ビット現れる。
【００２４】
使用するクロックをｆの１／Ｎとした時のカウント予想値は以下の通りである。
立ち上がり点検出：Ｎ×０．２５
変化点検出      ：Ｎ×０．５
図７は本発明の一実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。先ず、外部からの入力信号は、入力変化検出回路２０にて状態変化を検出される。ここで、入力状態の変化とは、例えばデータの立ち上がりや立ち下がり等のエッジの変化をいう。続いて、カウンタ回路２１にて、内部クロック（１／Ｎクロック）１周期毎に外部入力信号の入力状態変化数がカウントされる。
【００２５】
カウンタ回路２１の値は、サンプリング回路２２によってクロックに同期した信号によりサンプリングされ、クロック１周期中の入力状態変化数の値が、クロックの１周期の時間だけ保持される。次に、比較回路２５でサンプリング値と、入力信号がランダムパターンであることから予測される予測値とを比較し、その差を平均化したものが周波数比較出力となり、ＶＣＯに入力される。
【００２６】
図８は図７に示す回路の動作原理を示す図である。▲１▼では入力信号の状態変化を検出する。▲１▼において、（ａ）は時間経過を、（ｂ）は外部入力信号を、（ｃ）はエッジ検出回路出力をそれぞれ示す。入力変化検出回路２０は、ここでは入力信号のエッジ（立ち上がり及び立ち下がり）を検出するようにしているので、入力変化検出回路２０は（ｃ）に示すようなものとなる。
【００２７】
▲２▼では入力信号の数をクロックの１周期毎にカウントしている。▲２▼において、（ａ）は時間経過を、（ｂ）はエッジ検出回路（入力変化検出回路）２０の出力を、（ｃ）はカウンタ回路２１の出力を、（ｄ）はリセット信号生成回路２３から出力されるリセット信号をそれぞれ示す。カウンタ回路２１は、ここではエッジ検出回路２０の出力であるパルスをカウントしている。カウンタ回路２１は、リセット信号が入力する度に０にリセットされ、新たなカウントを始めるようになっている。つまり、（ｄ）に示すクロック周期でカウンタ回路２１にリセットをかけている。
【００２８】
▲３▼ではカウンタ値をクロックの１周期でサンプリングしている。▲３▼において、（ａ）は時間経過を、（ｂ）はカウンタ回路２１の出力を、（ｃ）はサンプリング回路２２の出力を、（ｄ）はタイミング信号生成回路２４の出力であるタイミング信号をそれぞれ示す。
【００２９】
この実施の形態例によれば、データのビットレートと１／Ｎクロックの周波数の差を比較することができる。
なお、データの立ち上がりや立ち下がりを検出するのであれば、入力信号を直接カウンタ回路２１に入力すればよく、入力変化として変化点密度を検出する場合には、エッジ検出回路が必要である。エッジ検出回路を用いることで検出密度が２倍になるため、予測値は図３２に示すように整数又は整数＋０．５となり、任意のＮに対しカウンタの最上位ビットのみで周波数比較を行なうことができる
（詳細後述）。
【００３０】
図９は上記の考えに基づいて構成される周波数比較器の実施の形態例を示す図で、カウント信号をアナログ信号に変換するためにＤ／Ａ変換回路を用いたものである。図７と同一のものは、同一の符号を付して示す。図１０はＡ部（入力変化検出部）の動作を示すタイムチャート、図１１はＢ部（カウンタ回路）の動作を示すタイムチャート、図１２はＣ部（サンプリング回路）の動作を示すタイムチャート、図１３はＤ部（比較回路）の動作を示すタイムチャートである。
【００３１】
入力変化検出回路２０は、排他的論理和（ＥＸＯＲ）ゲート２０ａと、ディレイ回路２０ｂより構成されている。入力信号とこの入力信号の遅延したものとの排他的論理和をとることから、入力変化検出回路２０は入力信号のエッジを必ず検出する。
【００３２】
カウンタ回路２１は、３個のＴ−Ｆ／Ｆ（フリップフロップ）２１ａ〜２１ｃから構成された３ビットのカウンタである。これらＴ−Ｆ／Ｆは、そのＱの反転信号が次段のＦ／Ｆのクロック入力Ｃに入る構成となっている。そして、これらＴ−Ｆ／Ｆの並列出力は、それぞれサンプリング回路２２に入っている。サンプリング回路２２は、３個のＤタイプＦ／Ｆによりなるサンプリング部２２ａと、Ｄ／Ａ変換部２２ｂとで構成されている。
【００３３】
２４はサンプリング回路２２にサンプリング信号を与えるタイミング信号生成回路であり、アンドゲート２４ａとディレイ回路２４ｂから構成されている。ＶＣＯからの１／Ｎクロックは、ディレイ回路２４ｂに入り、このディレイ回路２４ｂの出力と１／Ｎクロックとのアンドがアンドゲート２４ａでとられるので、その出力は、クロック周期毎に必ずパルスが出力されるものとなる。ここでは、Ｎ＝６としている。そして、アンドゲート２４ａの出力がサンプリング部２２ａにラッチパルスとして入り、それぞれの段の前段のＴ−Ｆ／Ｆの出力をＤタイプＦ／Ｆにラッチする。
【００３４】
一方、アンドゲート２４ａの出力は、リセット信号生成回路としてのディレイ回路２３を介してカウンタ回路２１の各段のＴ−Ｆ／Ｆのクリア（ＣＬＲ）入力に入るので、カウンタ回路２１の出力がサンプリング回路２２にラッチされた後、Ｔ−Ｆ／Ｆ２１ａ〜２１ｃはクリアされることになる。
【００３５】
Ｄ／Ａ変換部２２ｂは、ＤタイプＦ／Ｆの出力を受ける抵抗とオペアンプＵよりなる加算回路である。１段目のＤタイプＦ／Ｆの出力は、抵抗値４Ｒの抵抗を介してオペアンプＵに入り、２段目のＤタイプＦ／Ｆの出力は、抵抗値２Ｒの抵抗を介してオペアンプＵに入り、３段目のＤタイプＦ／Ｆの出力は、抵抗値Ｒの抵抗を介してオペアンプＵに入っている。加算回路の帰還抵抗の抵抗値としては、Ｒが用いられる。
【００３６】
比較回路は、比較器２５ａと該比較器２５ａの出力を受けるローパスフィルタ（ＬＰＦ）２５ｂから構成されている。比較器２５ａの他方の入力には、予測値３が入力されている。従って、比較器２５ａはＤ／Ａ変換部２２ｂの出力と予測値とを比較することになる。この比較器２５ａの出力は、ローパスフィルタ２５ｂによりフィルタリングされて周波数比較信号となり、ＶＣＯに入力される。
【００３７】
図中、Ａは入力変化検出回路２０の動作を示すタイムチャートであり、Ｂはカウンタ回路２１の動作を示すタイムチャートであり、ＣはＤ／Ａ変換部２２ｂの動作を示すタイムチャートであり、Ｄはローパスフィルタ２５ｂの動作を示すタイムチャートである。
【００３８】
図９に示す回路は、入力状態変化として変化点を検出し、１／６クロックとの周波数比較を実現する。入力信号のビットレートの１／６とクロック周波数が等しい場合のタイムチャートを図１４に、入力信号のビットレートの１／６よりもクロック周波数の方が高い場合のタイムチャートを図１５に示す。何れも、図９に示す信号（ａ）〜（q）と、図１４、図１５に示す（ａ）〜（q）はそれぞれ対応している。
【００３９】
図９により本回路の動作を説明する。入力データ（ａ）はエッジ検出回路（入力変化回路）２０に入り、エッジの存在した部分がパルスに変換された出力（ｂ）を得る。（ｂ）のパルスの立ち上がりエッジ、あるいは立ち下がりエッジは、３ビットのカウンタ回路２１にり計数される。カウンタの各ビット出力（ｃ）、（ｅ）、（ｇ）は、それぞれ対応するＤタイプＦ／Ｆ２２ａ〜２２ｃに入力され、サンプリングのタイミング信号（ｌ）の入力により、その瞬間での各ビットの出力（０か１か）が読み込まれる。
【００４０】
サンプリング回路２２を構成するＤタイプＦ／Ｆ２２ａ〜２２ｃの各出力（ｈ）、（i）、（j）は、続くＤ／Ａ変換部２２ｂにおいてアナログ信号（ｎ）に変換される。この（ｎ）と予測値（ｏ）とが比較され、その差出力（ｐ）とがローパスフィルタ２５ｂにより平滑化される。このローパスフィルタ２５ｂはＤ／Ａ変換部２２ｂの直後に配置してもかまわない。最終的に出力される（q）はアナログ値であるため、クロック周波数の「高い」、「等しい」、「低い」の３状態だけではなく、周波数差がどの程度大きいのかという情報も得られる利点がある。
【００４１】
なお、タイミング信号の生成回路としては、ディレイ回路２４ｂとアンドゲート２４ａを組み合わせた回路等が適用でき、リセット信号の生成回路２３としては、タイミング信号に僅かな遅延時間を与えるディレイ回路で実現することができる。
【００４２】
クロック周波数がデータビットレートの１／６に等しい図１４では、サンプリングされた出力（ｎ）は「３３４３２３３３…」となり、平均出力（q）は０で、周波数が等しいことが分かる。
【００４３】
一方で、図１５に示すように、クロック周波数の方が高い場合には、出力（ｎ）は「２３１３２１３１２１４１…」となり、これらカウンタ値の予測値との差分は、予測値が“３”であることから、比較器２５ａの出力は、“０”、“−１”と“−２”をとり、平均出力（q）は“−１”となり、周波数が等しくないことが分かる。この例では、（q）の出力は周波数差に応じて、−３〜＋４の値を出力することができる。
【００４４】
図９の回路では、カウンタ回路２１の各ビットについてサンプリングし、これらサンプリング値をアナログ信号に変換するＤ／Ａ変換部２２ｂが必要となる。しかしながら、予測値によっては回路の規模を大幅に簡略化できる可能性がある。図１６に示すように、例えば予測値が５．５の場合（Ｎ＝１１で入力信号のエッジ検出時）、クロック周波数の高低を比較するためには、カウンタの全てのビットを検出する必要がある。
【００４５】
しかし、この予測値が７．５であったものとすると、最上位ビットのみの検出で、周波数比較が行えるため、他のビットのカウンタや、Ｄ／Ａ変換回路が不要になる。予測値７．５とするためには、リセット時にプリセット値「２」を与えればよい。ただし、図１７に示すように変化点の検出を行なっても、予測値が「整数＋０．５」となる場合と整数となる場合とがある。後者の場合には、図２１に示すようなプリセット値制御回路を併用する必要がある。
【００４６】
図１８はプリセット回路を用いた周波数比較器の実施の形態例を示す図である。この実施の形態例では、Ｎ＝５を用いている。図９と同一のものは、同一の符号を付して示す。図において、２０はディレイ回路２０ｂと排他的論理和ゲート２０ａから構成される入力変化検出回路、２１は該入力変化検出回路２０の出力をカウントするカウンタ回路、２２は該カウンタ回路２１の出力をラッチするサンプリング回路、２４は該サンプリング回路２２にサンプリング信号を与えるタイミング信号生成回路、２６はカウンタ回路２１にリセット信号を与えるリセット信号生成回路である。
【００４７】
図１８に示す回路は、予測値がＭ＋０．５（Ｍは自然数）である場合に適用される。リセットする際に、適切なプリセット値を設定するプリセット回路だけですむ。先ず、Ｍ＋０．５よりも大きい２の累乗数を求める。この累乗数がＰであったものとすると、プリセット値をＰ−Ｍ−１にすることで、最上位ビットの予測値は０．５となる。この回路の動作を示すタイムチャートを図１９、図２０に示す。図１９は入力信号のビットレートの１／５とクロック周波数が等しい場合のタイムチャート、図２０は入力信号のビットレートの１／５よりもクロック周波数の方が低い場合のタイムチャートを示す。図１８に示す回路の（ａ）〜（j）は、図１９、図２０に示す回路の（ａ）〜（j）と対応している。
【００４８】
クロック周波数がデータビットレートの１／５に等しい図１９では、予測値Ｍ＝２．５である。これよりも大きい２の累乗数は４＝２^（３−１）であり、３ビットのカウンタ構成にする。プリセット値は００１となるので、最下位ビットカウンタのリセット信号入力をプリセット端子とする。このようにして得られた最上位ビットのカウンタ出力（ｆ）は「０１０１０１０１０１…」となり、平均出力（j）は０．５である。
【００４９】
一方、図２０のようにクロック周波数の方が低い場合には、出力（ｆ）は「０１１１０１１１…」となり、平均出力（j）はほぼ１になるため、クロック周波数が低いことを検出することができる。
【００５０】
予測値がＭ（Ｍは自然数）である場合には、プリセット値制御回路が必要となる。プリセット値制御回路としては、例えば図２１に示す構成の回路が用いられる。図２１はプリセット値制御回路の実施の形態例を示す図である。図において、２８は１／Ｎクロックを受けてリセット信号を生成するリセット信号生成回路、２７は該リセット信号生成回路２３の出力を受けるプリセット値制御回路である。プリセット値制御回路２７は、Ｔ−Ｆ／Ｆ２７ａとアンドゲート２７ｂ、２７ｃより構成されている。２７ａはクロック入力（ｇ）を入力端子Ｃに受けるＴ−Ｆ／Ｆであり、そのＱ出力（ｊ）はアンドゲート２７ｃに与えられる。リセット信号生成回路２８の出力（ｉ）はアンドゲート２７ｂに入力される。アンドゲート２７ｂの他方の入力にはＴ−Ｆ／Ｆ２７ａのＱの反転信号（ｋ）が入力され、アンドゲート２７ｃの他方の入力には、リセット信号生成回路２３の出力（ｉ）が入力されている。
【００５１】
図２２は図２１に示すプリセット値制御回路の動作を示すタイムチャートである。図において、（ｇ）は１／Ｎクロック、（i）はリセット信号、（j）と（ｋ）はＴ−Ｆ／Ｆ２７ａの出力波形を、（ｌ）はクリア信号（ＣＬＲ）を、（ｍ）はプリセット信号を示す。１／ＮのクロックはＴ−Ｆ／Ｆ２７ａに入り、１／２分周されるが、Ｔ−Ｆ／Ｆ２７ａのＱ出力とその反転出力は、交互に発生し、アンドゲート２７ｂと２７ｃに入るので、交互にクリア（ＣＬＲ）信号とプリセット（ＰＲ）信号とを発生し、カウンタ回路２１に入力される。従って、カウンタ回路２１の周期は、１／Ｎの周期でカウント動作とクリア動作を繰り返すことになる。
【００５２】
クロック信号をＴ−Ｆ／Ｆ２７ａに入力すると、１／２に分周されたクロックを得る。このクロックと通常のリセット信号とをアンドゲート、２７ｂ、２７ｃに入力すると、その出力（ｌ）、（ｍ）には、リセット信号が１クロック周期毎に交互に現れる。（ｌ）、（ｍ）出力を、カウンタ回路２１のクリア端子（ＣＬＲ）と、プリセット端子（ＰＲ）にそれぞれ接続することで、プリセット値はクロックの１周期毎に０００、００１と設定され、周波数が等しい際の最上位ビットは、平均的には０と１を交互にとる。従って、予測値は０．５となる。
【００５３】
図２３はプリセット値制御回路を用いた周波数比較器の実施の形態例を示す図である。図１８、図２１と同一のものは、同一の符号を付して示す。この実施の形態例は、Ｎ＝６の場合を示す。また、この実施の形態例は、図１８に示す回路に図２１に示すプリセット値制御回路２７を追加したものである。
【００５４】
プリセット値制御回路２７は、１／Ｎクロックを受けるＴ−ＦＦ２７ａと、該Ｔ−ＦＦ２７ａの出力及びリセット信号生成回路２６の出力を受けるアンドゲート２７ｂ、２７ｃより構成されている。そして、アンドゲート２７ｂの出力は、カウンタ回路２１の初段のＴ−ＦＦ２１ａのプリセット入力端子ＰＲに、アンドゲート２７ｃの出力は初段のＴ−ＦＦ２１ａのクリア入力端子ＣＬＲに接続されている。
【００５５】
この回路の周波数比較動作で、入力信号のビットレートの１／６とクロック周波数が等しい場合のタイムチャートを図２４に、入力信号のビットレートの１／６よりもクロック周波数の方が高い場合のタイムチャートを図２５に示す。図２３の信号（ａ）〜（ｎ）と、図２４、図２５の（ａ）〜（ｎ）はそれぞれ対応している。
【００５６】
クロック周波数がデータビットレートの１／６に等しい図２４では、予測値Ｍ＝３である。これよりも大きい２の累乗数は４＝２^（３−１）であり、３ビットのカウンタ構成にする。このようにして得られた最上位ビットのカウンタ出力（ｆ）は「００１１０１１０…」となり、平均出力（ｎ）は０．５（“Ｈ”レベルと“Ｌ”レベルの中間値）である。
【００５７】
一方、図２５に示すようにクロック周波数の方が高い場合には、出力（ｆ）は「０００００００００１…」となり、平均出力（ｎ）はほぼ０になるため、クロック周波数が高いことを検出することができる。
【００５８】
（付記１）外部から入力するディジタル信号の状態変化を検出する入力変化検出回路と、この状態変化が内部のクロック信号１周期中に発生する回数をカウントするカウンタ回路と、該カウンタ回路のカウント値を内部のクロック信号と同期したタイミング信号でサンプリングするサンプリング回路と、サンプリングされたカウント値を、ＶＣＯの１周期中に現れる変化点の個数である予測されるカウント値と比較する比較回路とを具備し、外部入力ディジタル信号のビットレートの１／Ｎ（Ｎは任意の自然数）周波数を前記予測されるカウント値と比較して、内部のクロック信号の周波数差を検出することを特徴とする周波数比較器。
【００５９】
（付記２）前記入力変化検出回路の代わりに、パルスの立ち上がり又は立ち下がりエッジの数をカウントすることを特徴とする付記１記載の周波数比較器。
（付記３）前記入力変化検出回路としてエッジ検出回路を用い、入力信号の状態変化として、パルスの立ち上がり及び立ち下がりの両エッジの数をカウントすることを特徴とする付記１記載の周波数比較器。
【００６０】
（付記４）前記サンプリング回路の出力を、Ｄ／Ａ変換して比較回路へアナログ出力することを特徴とする付記１記載の周波数比較器。
（付記５）前記周波数比較器にデータをプリセットするプリセット回路を追加し、カウンタの最上位ビットのみで周波数比較を行なうことを特徴とする付記１記載の周波数比較器。
【００６１】
（付記６）前記周波数比較器に、カウンタの値をプリセットし、かつその値を制御するプリセット値制御回路を加え、カウンタの最上位ビットのみで周波数比較を行なうことを特徴とする付記１記載の周波数比較器。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、以下の効果が得られる。
（１）請求項１記載の発明によれば、データのビットレートと１／Ｎクロックの周波数の差を比較することができる。
【００６３】
（２）請求項２記載の発明によれば、請求項１の場合と同様に、データのビットレートと１／Ｎクロックの周波数の差を比較することができる。
（３）請求項３記載の発明によれば、クロックの立ち上がり及び立ち下がりを検出するので、検出数を２倍にすることができ、より正確な動作が可能となる。
【００６４】
また、本発明においてサンプリング回路の出力をＤ／Ａ変換して比較回路へアナログ出力することで、ディジタル信号のビットレートの１／Ｎ周波数に対する内部のクロック信号の周波数差を検出できるようになる。
【００６５】
また、本発明において、周波数比較器にデータをプリセットするプリセット回路を追加し、カウンタの最上位ビットのみで周波数比較を行なうことにより、カウンタ回路の最上位ビットのみで周波数比較を行なうことで、予測値の設定を不要とすることができる。
【００６６】
また、本発明において、周波数比較器にカウンタの値をプリセットするプリセット制御回路を加え、カウンタの最上位ビットのみで周波数比較を行なうことにより、カウンタ回路の最上位ビットのみで周波数比較を行なうことで、予測値の設定を不要とすることができる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明の第１の構成例を示すブロック図である。
【図３】本発明の第２の構成例を示すブロック図である。
【図４】本発明の第３の構成例を示すブロック図である。
【図５】本発明の第４の構成例を示すブロック図である。
【図６】本発明の第５の構成例を示すブロック図である。
【図７】本発明の一実施の形態例を示すブロック図である。
【図８】本発明の動作原理を示す図である。
【図９】Ｄ／Ａ変換回路を用いた周波数比較器の実施の形態例を示す図である。
【図１０】Ａ部の動作を示すタイムチャートである。
【図１１】Ｂ部の動作を示すタイムチャートである。
【図１２】Ｃ部の動作を示すタイムチャートである。
【図１３】Ｄ部の動作を示すタイムチャートである。
【図１４】データビットレートと１／Ｎクロック周波数が等しい場合のタイムチャートである。
【図１５】データビットレートが１／Ｎクロック周波数よりも小さい場合のタイムチャートである。
【図１６】最上位ビットのみによる周波数比較の説明図である。
【図１７】入力変化による予測値の差の説明図である。
【図１８】プリセット回路を用いた周波数比較器の実施の形態例を示す図である。
【図１９】データビットレートが１／Ｎクロック周波数と等しい場合のタイムチャートである。
【図２０】データビットレートが１／Ｎクロック周波数より大きい場合のタイムチャートである。
【図２１】プリセット値制御回路の実施の形態例を示す図である。
【図２２】プリセット値制御回路の動作を示すタイムチャートである。
【図２３】プリセット値制御回路を用いた周波数比較器の実施の形態例を示す図である。
【図２４】データビットレートが１／Ｎクロック周波数と等しい場合のタイムチャートである。
【図２５】データビットレートが１／Ｎクロック周波数と等しい場合のタイムチャートである。
【図２６】通信によるデータの歪みの説明図である。
【図２７】通信によるデータの再生の説明図である。
【図２８】タイミング抽出回路の構成例を示す図である。
【図２９】周波数比較器を備えたタイミング抽出回路の構成を示すブロック図である。
【図３０】データの分周の説明図である。
【図３１】入力データの１／Ｎ分周クロックを用いた受信器構成を示す図である。
【図３２】入力変化の検出と予測値の説明図である。
【符号の説明】
１３  周波数比較器
２０  入力変化検出回路
２１  カウンタ回路
２２  サンプリング回路
２３  比較回路
２４  タイミング信号生成回路
２５  比較回路
【図１】
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【図２】
0003647753.tif 000003
【図３】
0003647753.tif 000004
【図４】
0003647753.tif 000005
【図５】
0003647753.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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