(57)【特許請求の範囲】
【請求項１】
第１、第２の差動入力端子対と第１の出力端子を有する第１の増幅回路と、第３、第４の差動入力端子対と第２の出力端子を有する第２の増幅回路を備え、
第１の差動入力端子対の反転入力端子と第３の差動入力端子対の非反転入力端子を接続して第１のノードとすると共に、この第１のノードに第１の入力端子を接続し、
第１の差動入力端子対の非反転入力端子と第３の差動入力端子対の反転入力端子を接続して第２のノードとすると共に、この第２のノードに第２の入力端子を接続し、
第２の差動入力端子対の非反転入力端子と第４の差動入力端子対の非反転入力端子を接続して第３のノードとし、
第２の差動入力端子対の反転入力端子と第４の差動入力端子対の反転入力端子を接続して第４のノードとし、
さらに第１乃至第４の差動入力端子対が全て仮想短絡となるように、第１の出力端子から第１のノードに帰還を施す第１の帰還手段と、第２の出力端子から第２のノードに帰還を施す第２の帰還手段と、第１及び第２の出力端子から第４のノードに帰還を施す第３の帰還手段とを備えたことを特徴とする平衡型増幅器。
【請求項２】
前記第１の帰還手段は、第１の出力端子と第１のノード間に接続された第１のインピーダンス素子を含み、前記第２の帰還手段は、第２の出力端子と第２のノード間に接続された第２のインピーダンス素子を含むことを特徴とする請求項１記載の平衡型増幅器。
【請求項３】
前記第３の帰還手段は、第１、第２の出力端子間に両端が接続され、分圧点が第４のノードに接続された分圧手段を含むことを特徴とする請求項１記載の平衡型増幅器
【請求項４】
前記第１、第２の増幅回路は、第１の差動入力端子対または第３の差動入力端子対の差信号を増幅する第１の増幅部と、第２または第４の差動入力端子対の差信号を増幅する第２の増幅部と、これら第１、第２の増幅部の出力の和信号を増幅する第３の増幅部とからなることを特徴とする請求項１に記載の平衡型増幅器。
【請求項５】
前記第１、第２の増幅回路は、第１または第３の差動入力端子対の反転入力端子と第２または第４の差動入力端子対の反転入力端子の和信号を増幅する第１の増幅部と、第１または第３の差動入力端子対の非反転入力端子と第２または第４の差動入力端子対の非反転入力端子の和信号を増幅する第２の増幅部と、これら第１、第２の増幅部の出力の差信号を増幅する第３の増幅部とからなることを特徴とする請求項１に記載の平衡型増幅器。
【請求項６】
前記第１、第２の増幅回路は、各々の出力端子が共通接続された第１、第２の差動増幅回路をそれぞれの入力段に有し、第１の増幅回路における第１、第２の差動増幅回路の差動入力端子対を前記第１、第２の差動入力端子対とし、該第１の増幅回路の第１、第２の差動増幅回路の共通接続された出力端子を第１の出力段を介して第１の増幅回路の第１の出力端子とし、前記第２の増幅回路における第１、第２の差動増幅回路の差動入力端子対を前記第３、第４の差動入力端子対とし、該第２の増幅回路における第１、第２の差動増幅回路の共通接続された出力端子を第２の出力段を介して第２の増幅回路の第２の出力端子に接続してなることを特徴とする請求項１に記載の平衡増幅器。
【請求項７】
請求項１に記載の平衡型増幅器を用いたフィルタ。
【請求項８】
第１、第２の差動入力端子対と第１の出力端子を有する第１の増幅回路と、第３、第４の差動入力端子対と第２の出力端子を有する第２の増幅回路を備え、
第１、第３の差動入力端子対の非反転入力端子を第１、第２の入力端子にそれぞれ接続し、
第２の差動入力端子対の反転入力端子と第４の差動入力端子対の非反転入力端子を接続して第１のノードとし、
第２の差動入力端子対の非反転入力端子と第４の差動入力端子対の反転入力端子を接続して第２のノードとし、
さらに、第１のノードと第２のノード間に直列に接続された第１、第２のインピーダンス素子と、第１のノードと第１の出力端子との間に接続された第３のインピーダンス素子と、第２のノードと第２の出力端子との間に接続された第４のインピーダンス素子と、第１、第２のインピーダンス素子の接続点に入力端子が接続され、出力端子が第１、第３の差動入力端子対の反転入力端子に負帰還接続された第３の増幅回路とを備え、
前記第１、第２の増幅回路は、第１の差動入力端子対または第３の差動入力端子対の差信号を増幅する第１の増幅部と、第２または第４の差動入力端子対の差信号を増幅する第２の増幅部と、これら第１、第２の増幅部の出力の和信号を増幅する第３の増幅部とからなることを特徴とする平衡型増幅器。
【請求項９】
第１、第２の差動入力端子対と第１の出力端子を有する第１の増幅回路と、第３、第４の差動入力端子対と第２の出力端子を有する第２の増幅回路を備え、
第１、第３の差動入力端子対の非反転入力端子を第１、第２の入力端子にそれぞれ接続し、
第２の差動入力端子対の反転入力端子と第４の差動入力端子対の非反転入力端子を接続して第１のノードとし、
第２の差動入力端子対の非反転入力端子と第４の差動入力端子対の反転入力端子を接続して第２のノードとし、
さらに、第１のノードと第２のノード間に直列に接続された第１、第２のインピーダンス素子と、第１のノードと第１の出力端子との間に接続された第３のインピーダンス素子と、第２のノードと第２の出力端子との間に接続された第４のインピーダンス素子と、第１、第２のインピーダンス素子の接続点に入力端子が接続され、出力端子が第１、第３の差動入力端子対の反転入力端子に負帰還接続された第３の増幅回路とを備え、
前記第１、第２の増幅回路は、第１または第３の差動入力端子対の反転入力端子と第２または第４の差動入力端子対の反転入力端子の和信号を増幅する第１の増幅部と、第１または第３の差動入力端子対の非反転入力端子と第２または第４の差動入力端子対の非反転入力端子の和信号を増幅する第２の増幅部と、これら第１、第２の増幅部の出力の差信号を増幅する第３の増幅部とからなることを特徴とする平衡型増幅器。
【請求項１０】
前記第１、第２の増幅回路は、各々の出力端子が共通接続された第１、第２の差動増幅回路をそれぞれの入力段に有し、前記第１の増幅回路における該第１、第２の差動増幅回路の差動入力端子対を前記第１、第２の差動入力端子対とし、該第１の増幅回路における第１、第２の差動増幅回路の共通接続された出力端子を出力段を介して前記第１の増幅回路の第１の出力端子に接続し、前記第２の増幅回路における該第１、第２の差動増幅回路の差動入力端子対を前記第３、第４の差動入力端子対とし、該第２の増幅回路における第１、第２の差動増幅回路の共通接続された出力端子を出力段を介して前記第２の増幅回路の第２の出力端子に接続してなることを特徴とする請求項９に記載の平衡増幅器。
【請求項１１】
請求項８に記載の平衡型増幅器を用いたフィルタ。
【請求項１２】
第１、第２、第３の差動入力端子対と第１の出力端子を有する第１の増幅回路と、第４、第５、第６の差動入力端子対と第２の出力端子を有する第２の増幅回路を備え、
第１の差動入力端子対の非反転入力端子と第４の差動入力端子対の反転入力端子を接続して第１のノ一ドとすると共に、この第１のノ一ドに第１の入力端子を接続し、
第１の差動入力端子対の反転入力端子と第４の差動入力端子対の非反転入力端子を接続して第２のノ一ドとすると共に、この第２のノ一ドに第２の入力端子を接続し、
第２の差動入力端子対の非反転入力端子と第３の差動入力端子対の非反転入力端子と第５の差動入力端子対の非反転入力端子と第６の差動入力端子対の非反転入力端子を接続し第３のノ一ドとすると共に第３のノ一ドに所定の電圧を印加し、
第２の差動入力端子対の反転入力端子と第５の差動入力端子対の反転入力端子を第１の出力端子に接続し、第３の差動入力端子対の反転入力端子と第６の差動入力端子対の反転入力端子を第２の出力端子に接続することを特徴とする平衡型増幅器。
【請求項１３】
第１の増幅回路の第１の差動入力端子対から第１の出力端子までの利得と第２の増幅回路の第４の差動入力端子対から第２の出力端子までの利得がほぼ等しく、第１の増幅回路の第２の差動入力端子対から第１の出力端子までの利得と第１の増幅回路の第３の差動入力端子対から第１の出力端子までの利得と第２の増幅回路の第５の差動入力端子対から第２の出力端子までの利得と第２の増幅回路の第６の差動入力端子対から第２の出力端子までの利得がほぼ等しいことを特徴とする請求項１２に記載の平衡型増幅器。
【請求項１４】
第１の増幅回路の第１の差動入力端子対から第１の出力端子までの利得が第２の差動入力端子対から第１の出力端子までの利得のほぼ２倍であることを特徴とする請求項１２に記載の平衡型増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は平衡型増幅器に係り、より詳しくはシングルエンド出力型演算増幅器を少なくとも２個用いて構成される平衡型増幅器に関する。
【０００２】
【従来の技術】
従来、アナログ回路とディジタル回路は別々の半導体チップ上に作られて来たが、近年、集積回路技術の進展に伴い、両者を一つのチップの上に同時に集積化する、いわゆる「システムオンチップ」の実現が可能になっている。これ伴い、雑音に敏感なアナログ回路部が、大きな雑音を発生しやすいディジタル回路部から受ける干渉を避けるための工夫が強く求められている。
【０００３】
かかる干渉を低減するための最も簡単な方法は、誘電体分離や、深く広い分離領域でアナログ回路部とディジタル回路部との各々を囲んで両者を物理的に隔離することである。しかし、これらは製造プロセスの複雑化やチップ面積の増大につながるため、経済的に好ましくない。また、これらの隔離策を講じても、低周波の雑音は別として、ディジタル回路の高速化に伴い、分離部分の寄生容量を介した結合によって高い周波数の雑音まで効果的に遮断することができない状況に至っている。
【０００４】
このような問題を解決する回路的な工夫として、平衡型増幅器の同相雑音抑圧機能が見直されている。平衡型増幅器とは、差動成分と同相成分を有する信号を増幅するための増幅器であり、同相成分を抑圧し、差動成分を増幅する機能を有する。平衡型増幅器自体は真空管の時代から知られており、例えば心電計や脳波計等から発生される微小信号を扱う直流増幅器や、工業計測の信号伝送系等、特殊な用途に使われて来た。
【０００５】
システムオンチップにおいて、ディジタル回路部から発生する雑音は、配線やシリコン基板を通じてアナログ回路部に影響を与えるが、これらの雑音は、同相雑音である。従って、平衡型増幅器を用いて信号を差動で伝送することにより、雑音だけを効率的に抑圧することができる。この手法によれば、ダイナミックレンジの改善と電源変動に対する抑圧度の向上が期待される。
【０００６】
この手法を実現するためには、できるだけ高い周波数まで十分な同相雑音抑圧性能が得られる平衡型増幅器に加え、シングルエンド−平衡変換器、さらに平衡−シングルエンド変換器が必要である。後者二つの変換器は、平衡型増幅器の前段や後段に配置されるデバイスであり、シングルエンド−平衡変換器はシングルエンド信号を平衡信号に変換し、平衡−シングルエンド変換器は平衡信号をシングルエンド信号に変換する働きをする。これらの変換器も平衡型増幅器を用いて構成することができるので、結局、平衡型増幅器をどう作るかが回路設計の中心的課題となる。
【０００７】
これまでに提案されている平衡型増幅器の典型的な実現法を図１（a ）に原理的に示す。このような平衡型増幅器は、例えば、文献１ K.R.Laker and W.M.C.Sansen,“Design of Analog Integrated Circuits and Systems  ”, McGraw-Hill Inc.,1994 および文献２M.Banu,J.Khoury and Y.P.Tsividis, “Fully differential operational amplifier with accurate ouput balance”, IEEE Journal of Solid-state Circuits,vol.SC-23,no.6,pp.1410-1414,1988 に開示されている。
【０００８】
この平衡型増幅器は差動入力・差動出力型の差動増幅回路101 と、二つの加算器102 ，103 と、増幅回路104 ，105 と、分圧抵抗106 ，107 と差動増幅回路108 からなり、差動増幅回路101 に差動入力信号Ｖi1，Ｖi2を入力し、差動増幅回路101 の差動出力信号を加算器102 ，103 および増幅回路104 ，105 をそれぞれ通して出力信号Ｖo1，Ｖo2として取り出すとともに分圧抵抗106 ，107 の両端に加え、その分圧点から取り出された同相信号を差動増幅回路108 、加算器102 ，103 を介して増幅回路104 ，105 の入力側に帰還することにより、同相信号成分をキャンセルしている。この構成は原理的には完全に対称であり、増幅回路108,104,105,108 と加算器102,103 が良好にマッチングしておれば、非常に高い周波数まで真にバランスした平衡動作を行うことが期待できる。
【０００９】
図１（b ）に、図１（a ）の平衡型増幅器の信号線図を示した。この信号線図では、ＫD ＝Ｋ1 Ｋ2 及びＫC ＝Ｋ2 Ｋ3 が成り立つことを仮定している。ここで、Ｋ1 は差動増幅回路101 の利得、Ｋ2 は増幅回路104,105 の利得、Ｋ3 は差動増幅回路108 の利得である。
【００１０】
文献１、２によれば、平衡型増幅器の動作周波数帯域（差動信号経路の利得帯域幅積）ＧＢＷD 全域に渡って安定性を確保するためには、同相信号経路の利得帯域幅積ＧＢＷC の値であるＫC が差動信号経路の利得帯域幅積ＧＢＷD の値であるＫD に等しいか、それ以上でなくてはならない。つまり、ＫD ≦ＫC の条件が必要となる。文献２によれば、差動増幅回路101 と108 が同じものであれば、この条件は原理的には加算器102 ，103 の係数が非常によく整合している場合には、自動的に満足される。
【００１１】
しかし、これまでに実際に使われてきた回路では、この条件を満足することは非常に難しい。何故なら、それらの回路では、図１（a ）において差動信号経路の増幅回路101 と同相信号の帰還経路の増幅回路108 に異なるものを使っているからである。例えば、文献２では同相信号経路の増幅回路108 を差動信号経路の増幅回路101 よりもカレントミラー回路を一つ余計に使って構成しているし、回路形式も異なっている。これらの増幅回路101 および108 の特性は同時に最適化しなければならないため、その設計においては幾つかの妥協をしなくてはならず、設計自体も難しくなる（文献１参照）。
【００１２】
文献２には、現在のところ最も優れた構成と目されている平衡型増幅器の設計と、最適化における妥協について、詳細かつ非常にソフィスティケートされたアプローチが見られる。それによれば、図１（ａ）に示したように出力信号Ｖo1，Ｖo2の同相信号を分圧抵抗106 ，108 の分圧点から取り出して基準電位ＶCMR と比較し、その大小関係によって増幅回路108 における初段差動トランジスタ対の定電流負荷の電流値を増減させ、結果的に分圧点の電位が基準電位ＶCMR と等しくなるように負帰還ループが構成されている。
【００１３】
しかし、このような構成では初段の差動トランジスタ対の同相信号に対する利得が非常に大きいため、初段は容易に飽和してしまう。何故なら、初段の出力電圧の同相成分を直接制御する構成になっておらず、制御対象は分圧点の電位だからである。従って、このような構成では同相信号に対する利得をかなり低く抑えた設計を行なわない限り、安定な直流的動作を実現することさえ難しい。この結果、同相信号の除去を動作周波数帯域全体にわたって確実に行うことができないという問題が発生する。
【００１４】
【発明が解決しようとする課題】
上述したように、従来の平衡型増幅器は、差動信号経路と同相信号経路の対称性が低いために同相信号の除去を確実に行うことができないという問題点があった。
【００１５】
そこで本発明の目的は、動作周波数帯域全体にわたり高い同相信号除去比ＣＭＲＲが得られる高性能の平衡型増幅器を提供するにある。
【００１６】
【課題を解決するための手段】
上記の課題を解決するため、本発明は、二組の差動入力端子対と一つの出力端子を有するシングルエンド出力型演算増幅器からなる増幅回路を二つ用い、それらの差動入力端子対を所定の関係で接続して４つのノードを形成し、二つの増幅回路の出力端子から各ノードに向けて負帰還ループを形成して、各差動入力端子対が同時に仮想短絡となるようにすることにより、結線が容易で、かつ差動信号経路と同相信号経路の対称性が非常に高く保たれた平衡型増幅器を実現するものである。
【００１７】
本発明に係る平衡型増幅器は、第１、第２の差動入力端子対と第１の出力端子を有する第１の増幅回路と、第３、第４の差動入力端子対と第２の出力端子を有する第２の増幅回路を主体として構成され、各端子は次のように接続される。
【００１８】
第１の差動入力端子対の反転入力端子と第３の差動入力端子対の非反転入力端子を接続して第１のノードとすると共に、この第１のノードに第１の入力端子を接続する。
【００１９】
第１の差動入力端子対の非反転入力端子と第３の差動入力端子対の反転入力端子を接続して第２のノードとすると共に、この第２のノードに第２の入力端子を接続する。
【００２０】
第２の差動入力端子対の非反転入力端子と第４の差動入力端子対の非反転入力端子を接続して第３のノードとする。
第２の差動入力端子対の反転入力端子と第４の差動入力端子対の反転入力端子を接続して第４のノードとする。
そして、第１乃至第４の差動入力端子対が全て仮想短絡となるように第１、第２の出力端子から第１乃至第４のノードに帰還を施す帰還手段を備える。
【００２１】
本発明に係る他の平衡型増幅器は、同様に第１、第２の差動入力端子対と第１の出力端子を有する第１の増幅回路と、第３、第４の差動入力端子対と第２の出力端子を有する第２の増幅回路を主体として構成されるが、各端子は次のように接続される。
【００２２】
第１、第３の差動入力端子対の非反転入力端子を第１、第２の入力端子にそれぞれ接続する。
第２の差動入力端子対の反転入力端子と第４の差動入力端子対の非反転入力端子を接続して第１のノードとする。
第２の差動入力端子対の非反転入力端子と第４の差動入力端子対の反転入力端子を接続して第２のノードとする。
【００２３】
そして、第１のノードと第２のノード間に直列に接続された第１、第２のインピーダンス素子と、第１のノードと第１の出力端子との間に接続された第３のインピーダンス素子と、第２のノードと第２の出力端子との間に接続された第４のインピーダンス素子と、第１、第２のインピーダンス素子の接続点に入力端子が接続され、出力端子が第１、第３の反転入力端子に負帰還接続された第３の増幅回路とをさらに備えて構成される。
【００２４】
本発明に係る他の平衡型増幅器は、三組の差動入力端子対とーつの出力端子をそれぞれ有する二つのシングルエンド出力型増幅回路を用い、第１のシングルエンド出力型増幅回路の第１の差動入力端子対の非反転入力端子と第２のシングルエンド出力型増幅回路の第１の差動入力端子対の反転入力端子を共通にして第１の入力端子に接続し、第２のシングルエンド出力型増幅回路の第１の差動入力端子対の非反転入力端子と第１のシングルエンド出力型増幅回路の第１の差動入力端子対の反転入力端子を共通にして第２の入力端子に接続し、第１，第２のシングルエンド出力型増幅回路の第２，第３の差動入力端子対の非反転入力端子を共通に接続し所定の電圧を印加し、第１，第２のシングルエンド出力型増幅回路の第２の差動入力端子対の反転入力端子を共通に接続するとともに増幅回路の第１の出力端子に接続し、第１，第２のシングルエンド出力型増幅回路の第３の差動入力端子対の反転入力端子を共通に接続するとともに増幅回路の第２の出力端子に接続して構成される。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００２６】
（第１の実施形態）
図２に、本発明の一実施形態に係る平衡型増幅器の構成を示す。第１、第２の増幅回路10-1，10-2は４入力シングルエンド出力型差動増幅器であり、それぞれ二組の差動入力端子対と一つの出力端子を有する。すなわち、第１の増幅回路10-1は第１、第２の差動入力端子対1 ，2 および第１の出力端子5-1 を有し、第２の増幅回路10-2は第３、第４の差動入力端子対3 ，4 および第２の出力端子5-2 有する。
【００２７】
ここで、第１の増幅回路10-1の第１の差動入力端子対1 は第１の差動入力端子グループであり、第１の増幅回路10-1の第２の差動入力端子対2 は第２の差動入力端子グループである。また第１の増幅回路10-1の第２の差動入力端子対2 及び第２の増幅回路10-2の第４の差動入力端子対4 は、第２の差動入力端子グループである。
【００２８】
差動入力端子対1 〜4 のそれぞれは、参照符号の末尾に記号Ａが付された反転入力端子と記号Ｂが付された非反転入力端子の対からなる。
【００２９】
第１の差動入力端子対1 の反転入力端子1Aと第３の差動入力端子対3 の非反転入力端子3Bとは接続されており、この接続点を第１のノードＮ1 としている。この第１のノードＮ1 は、入力抵抗13を介して平衡型増幅器の第１の入力端子11に接続されている。同様に、第１の差動入力端子対1 の非反転入力端子1Bと第３の差動入力端子対3 の反転入力端子3Aとは接続されており、この接続点を第２のノードＮ2 としている。この第２のノードＮ2 は、入力抵抗14を介して平衡型増幅器の第２の入力端子11に接続されている。
【００３０】
第２の差動入力端子対2 の非反転入力端子2Bと第４の差動入力端子対4 の非反転入力端子4Bとは接続されており、この接続点を第３のノードＮ3 としている。同様に、第２の差動入力端子対2 の反転入力端子2Aと第４の差動入力端子対4 の反転入力端子4Aとは接続されており、この接続点を第４のノードＮ4 としている。
【００３１】
第１、第２の増幅回路10-1，10-2の出力端子5-1 ，5-2 は、平衡型増幅器の第１、第２の出力端子21，22にそれぞれ接続されている。
【００３２】
そして、第１〜第４の差動入力端子対1 〜4 が全て仮想短絡となるように、出力端子5-1 （21），5-2 （22）からノードＮ1 〜Ｎ4 に帰還が施されている。この帰還は、出力端子5-1 ，5-2 から第１、第２のノードＮ1 ，Ｎ2 に帰還を施す第１の帰還回路と、出力端子5-1 ，5-2 から第３、第４のノードＮ3 ，Ｎ4 に帰還を施す第２の帰還回路によって行われる。
【００３３】
本実施形態では、第１の帰還回路は出力端子5-1 とノードＮ1 間に接続された帰還抵抗15と出力端子5-2 とノードＮ2 間に接続された帰還抵抗16によって構成され、負帰還ループを形成する。帰還率は、入力抵抗13，14と帰還抵抗15，16の抵抗値の比によって決定される。なお帰還抵抗15，16に代えてキャパシタを用いてもよく、帰還素子はインピーダンス素子であれば基本的に何でも構わない。
【００３４】
一方、第２の帰還回路は出力端子5-1 ，5-2 間に直列に接続された二つの分圧抵抗17，18によって構成され、これらの抵抗17，18の接続点がノードＮ4 に接続される。なお、第３のノードＮ3 は一定の基準電位ＶCMR を有する基準電位点23に接続される。
【００３５】
次に、本発明に係る平衡型増幅器の中核的な構成要素である第１、第２の増幅回路10-1，10-2に用いるdifferential-difference amplifier （以下、ＤＤＡと略記する）について説明する。ＤＤＡは通常の演算増幅器と異なり、二つ（一般的にはそれ以上）の高インピーダンス差動入力端子対を有する増幅器である（文献３ Z.Czarnul and T.Iida,“A New Concept of Differential-Difference Amplifier and Its Application Examples for Mixed Analog/Digital VLSI Systems ”, IEICE Trans.Fundamentals,Vol.E78-A,pp.314-321,Mar.1995. 参照）。さらに、ＤＤＡは通常の演算増幅器が一つの差動入力電圧を扱うのに対して、重み付けされた差動入力電圧の和を扱う。それは次式の伝達関数で記述される。
【００３６】
【数１】
0003727777.tif 000002
【００３７】
利得が高く、Ｋ(s) ＝Ｋ1 (s) ＝Ｋ2 (s) であると仮定すると次式を得る。
【００３８】
【数２】
0003727777.tif 000003
【００３９】
式（２）で与えられる和が全体として零に近付くように強制されたときでも、個々の差動入力端子対に加わる差動入力電圧Ｖi2−Ｖi1とＶi3−Ｖi4は、かなり大きい値を取り得ることに注意しなければならない。従って、高度に線形化された入力段をＤＤＡの前に使用しなければならない。
【００４０】
そこで、より簡単な構成で実現するために、本実施形態では第１、第２の増幅回路10-1，10-2として４入力シングルエンド出力型差動増幅器を用いている。シングルエンド出力型差動増幅器はＤＤＡと異なり、システムの受動部分を適切に実現することによって、全ての差動入力端子対の入力電圧が零に近付くように、つまり差動入力端子対が仮想短絡となるように強制される。
【００４１】
具体的には、単なる差動対トランジスタの出力端を並列接続してシングルエンド出力型差動増幅器の初段を実現することができる。このようなシングルエンド出力型差動増幅器では、トータル利得はＤＤＡのそれよりも遥かに大きくなり、通常の演算増幅器の利得と等しくなり得る。従って、結果的にシングルエンド出力型差動増幅器をＩＣにより実現すれば、ＤＤＡに比べて遥かに理想に近い特性が得られる。
【００４２】
図３（a ）および図３（ｂ）に、シングルエンド出力型差動増幅器10のシンボルと信号線図（シグナルフローグラフ）をそれぞれ示した。このシングルエンド出力型差動増幅器は、ＤＤＡと同様の式（１）に示した基本的関係式と、次式の付加的な関係式によって表現できる。
【００４３】
【数３】
0003727777.tif 000004
【００４４】
ここで注意すべきは、シングルエンド出力型差動増幅器は関係式（３）（４）の両方が満足されるようなシステム構成において使用されなければならないということである。出力電圧Ｖo を制限するため、どのようなシングルエンド出力型差動増幅器も常に負帰還構成で使用しなければならないのは、通常の演算増幅器と同様である。
【００４５】
図４に、シングルエンド出力型差動増幅器10の構成法の一例を示す。この増幅器は、第１の差動入力端子対（または第３の差動入力端子対）の差信号、つまり反転入力端子1A（3A）と非反転入力端子1A（3B）間の差信号を増幅する第１の増幅部31と、第２の差動入力端子対（または第４の差動入力端子対）の差信号、つまり反転入力端子2A（4A）と非反転入力端子2B（4B）間の差信号を増幅する第２の増幅部32および第１、第２の増幅部31，32の出力の和信号を増幅する第３の増幅部33からなる。
【００４６】
ここで、第１、第２および第３の増幅部31，32および33の利得をそれぞれＡ1 ，Ａ2 およびＡ3 とすると、このシングルエンド出力型差動増幅器10の出力は、Ａ3 ｛Ａ1 （Ｖi2−Ｖi1）＋Ａ2 （Ｖi3−Ｖi4）｝となる。図３（ｂ）との関係は、Ａ1 Ａ3 ＝Ａ2 Ａ3 ＝Ｋである。
【００４７】
本実施形態によると、以下に示すように関係式（３）と（４）の両方を満足する平衡型増幅器を実現できる。図３（ｂ）に示す信号線図と従来の平衡型増幅器の図１（ｂ）に示す信号線図の詳細な比較により、図１（ｂ）で示したＫD ＝ＫC ＝Ｋの安定動作条件は、図２に示したように二つのマッチングした増幅回路101-，10-2と帰還回路を用いて実現できる。すなわち、二つの整合した４入力シングルエンド型演算増幅器を用いて平衡型増幅器を実現できることが分かる。さらに、安定動作条件はＫD ≦ＫC （ＧＢＷD ≦ＧＢＷC ）であればよいが、この構成によりＫD ＜ＫC とすることも容易である。
【００４８】
Ｋが大きな値であるとし、増幅回路10-1，10-2の出力電圧Ｖo1，Ｖo2が有限の値であることを考慮すると、差動入力電圧は次の関係を満足しなければならない。
【００４９】
【数４】
0003727777.tif 000005
【００５０】
ここで、第３のノードＮ３はＶCMR の基準電位点２３に接続されており、分圧抵抗17，18の分圧比を１とする（抵抗17，18の値を等しくする）と、式（５）（６）から次式を得る。
【００５１】
【数５】
0003727777.tif 000006
【００５２】
式（７）（８）から、図２の構成では全ての差動入力端子対1 ，2 ，3 ，4 が仮想短絡になり、平衡型増幅器を実現するための基本的条件を満足していることが分かる。
【００５３】
また、本実施形態の平衡型増幅器は、以下のような方法で容易に設計ができるという利点を有する。
【００５４】
（ステップＳ１）
シングルエンド型演算増幅器（ＯＰＡＭＰ）を設計するか、あるいは設計済みの適当なものを選ぶ。そのような演算増幅器の回路例を図６に示す。この演算増幅器では、差動トランジスタ対Ｍ1 ，Ｍ2 が初段（入力段）が配置される。差動トランジスタ対Ｍ1 ，Ｍ2 の共通ソースはトランジスタＭ3 によるバイアス電流源に接続され、それぞれのドレインはトランジスタＭ4 ，Ｍ5 によるカレントミラーに接続される。初段の出力端Ｙは、ソース接地増幅回路を構成するトランジスタＭ6 とその負荷であるトランジスタＭ7 によるバイアス電流源からなる出力段を介して出力端子に接続される。Ｒc ，Ｃc は位相補償用の抵抗およびキャパシタである。
【００５５】
（ステップＳ２）
４入力演算増幅器（シングルエンド出力型差動増幅器）を設計するために、ステップＳ１で設計あるいは選ばれた演算増幅器の初段の差動トランジスタ対Ｍ1 Ｍ2 とバイアス電流源Ｍ3 を例えば図７に示すように二つの整合した対に分割する。すなわち、図７の増幅回路は差動トランジスタ対Ｍ1a，Ｍ2aとトランジスタＭ3aによるバイアス電流源を含む第１の差動増幅回路と、差動トランジスタ対Ｍ1b，Ｍ2bとトランジスタＭ3bによるバイアス電流源を含む第２の差動増幅回路の一方の出力端（Ｍ1a，Ｍ1bのドレイン）をノードＸで、また他方の出力端（Ｍ2a，Ｍ2bのドレイン）をノードＹで並列に接続した入力段を有する。ノードＹは、図６と同様にトランジスタＭ6 とその負荷であるトランジスタＭ7 によるバイアス電流源からなる出力段を介して出力端子に接続される。この増幅回路の構成は、図４でＡ1 ＝Ａ2 ＝１，Ａ3 ＝Ｋとした場合に相当する。
【００５６】
なお、図７のトランジスタＭ1 ，Ｍ2 のゲート幅・ゲート長比をＷ／Ｌとし、トランジスタＭ3 の電流値をＩとすれば、図８ではトランジスタのＭ1a，Ｍ1b，Ｍ2a，Ｍ2bのゲート幅・ゲート長比を（Ｗ／Ｌ）／２とし、トランジスタＭ3a，Ｍ3bの電流値をＩ／２とする。
【００５７】
（ステップＳ３）
ステップＳ２で設計した図７のシングルエンド出力型差動増幅器の特性の揃ったもの、つまり整合したものを二つ用意して、これらを図８に示すように接続し、さらに入力抵抗13，14、帰還抵抗15，16および分圧抵抗17，18を接続して平衡型増幅器を構成する。この図８の構成は、図２にブロック図で示した本実施形態に係る平衡型増幅器の具体的な実現例となっている。
【００５８】
ここで注目すべきは、図８において入力電圧がＶi1とＶi2である第１の差動増幅回路と入力電圧がＶCMとＶCMR である第２の差動増幅回路とは、構成が完全に同じで（＝整合している）、共通の加算ノードＳ1 ，Ｓ2 を有していることである。従って、この平衡型増幅器の差動信号と同相信号に対する特性は、自動的に整合したものとなる。この性質によって、次の結論が導かれる。
【００５９】
（１）どのような回路構成のシングルエンド型演算増幅器でも、上記したステップＳ１〜ステップＳ３の手続きに従って平衡型増幅器に変換することができる。
（２）文献２で開示されている回路構成とは異なり、本発明によれば余計に考慮すべき項目は発生しない。
（３）同相信号用増幅回路の適正な動作に必要とされる条件（文献２及び文献１のｐ．６０３参照）は、本発明の回路構成により、対称であるべき素子全部が良好に整合してさえすれば、自動的に満足される。
【００６０】
ただし、同相信号経路の利得帯域幅積ＧＢＷC が差動信号経路の利得帯域幅積ＧＢＷD よりも遥かに大きくなければならないような応用では、図８において同相信号帰還用に用いられている中央の二組の差動トランジスタ対を構成するトランジスタのゲート幅（Ｗ）を増加させなければならない。そして、プロトタイプとする図６のようなシングルエンド型演算増幅器がよく最適化されていた場合、メインの差動信号経路に使用される、図８の両側二組の差動トランジスタ対を構成するトランジスタのゲート幅Ｗは、トータルの利得を同じに保つために減少させるべきである。
【００６１】
このような多少の手直しが必要な場合はあっても、本発明による平衡型増幅器の設計の単純さは、従来のシングルエンド型演算増幅器のそれとほとんど変わらない。回路は必要に応じて低電圧動作、出力スイング、レールツーレール動作、コンスタントｇｍ等について、設計の最初の段階、つまりプロトタイプとするシングルエンド型演算増幅器の設計段階で容易に最適化することができる。その性質は、最終的に得られる平衡型増幅器にそのまま引き継がれる。
【００６２】
さらに、本発明においては整合性の問題を緩和するために、回路を次のように変形することができる。例えば、図９に示すように同相信号経路の二組の差動トランジスタ対の共通ソースどうしを短絡接続し、かつ差動信号経路の二組の差動トランジスタ対共通ソースどうしを短絡接続することによって、バイアス電流源を４個から２個に減り、整合性に関与する素子の数が減少するので、オフセットや雑音が改善され、製造バラツキに強くなる。他の変形も勿論可能である。
【００６３】
また、図８や図９の回路は、相対応する差動トランジスタ対や出力段がそれぞれよく整合していたとすると、その動作は図３（ｂ）に示した理想化された信号線図と等価になる。しかし、その設計と動作は文献１，２に開示されているものに比べて格段に易しく、自然なものとなる。
【００６４】
さらに、本発明で用いるシングルエンド出力型差動増幅器は、図５に示したように表すこともできる。この増幅器は、第１の差動入力端子対（または第３の差動入力端子対）の反転入力端子１A （3A）と第２の差動入力端子対（または第４の差動入力端子対）の反転入力端子2A（4A）の和信号を増幅する第１の増幅部41と、第１の差動入力端子対（または第３の差動入力端子対）の同相入力端子1B（3B）と第２の差動入力端子対（または第４の差動入力端子対）の同相入力端子2A（4A）の和信号を増幅する第１の増幅部41および第１、第２の増幅部41，42の出力の差信号を増幅する第３の増幅部43からなる。
【００６５】
ここで、第１、第２および第３の増幅部41，42および43の利得をそれぞれＡ4 ，Ａ5 およびＡ6 とすると、このシングルエンド出力型差動増幅器10の出力は、Ａ6 ｛−Ａ4 （Ｖi1＋Ｖi4）＋Ａ5 （Ｖi2＋Ｖi3）｝となり、Ａ4 Ａ6 ＝Ａ5 Ａ6 ＝Ｋとすれば、図４の例と同様に関係式（３）と（４）の両方を満足する平衡型増幅器を実現できる。
【００６６】
このシングルエンド出力型差動増幅器では、入力段に加算機能を有する増幅回路が配置されるが、このような増幅器は、例えば文献４： Zdzislaw Czarnul,Tetsuya Iida and Kazuhiro Tsuji,“A Low-Voltage Highly Linear Multiple Weighted Input CMOS Transconductor ”, IEEE TRANSACTIONS ON CIRCUITS AND SYSTWMS-II : ANALOG AND SIGNAL PROCESSING, VOL.42,No.5,MAY 1955 （特にFig.(a)(b)）に記載されたＣＭＯＳトランスコンダクタ回路を用いて実現することができる。
【００６７】
図２に示した本実施形態に係る平衡型増幅器は反転増幅器を構成しており、その差動伝達関数は次式で与えられる。
【００６８】
【数６】
0003727777.tif 000007
【００６９】
ここで、図２からＫD (s) ＝Ｋ(s) ＝１／μ(s) は、第１の差動入力端子対1 入力から第１の出力端子21の出力Ｖo1までの間の伝達関数であり、これはまた第２の差動入力端子対2 の入力から第２の出力端子22の出力Ｖo2までの間の伝達関数に等しいと仮定した。また、Ｖoff1とＶoff2はオフセットである。
【００７０】
この式（９）から、出力端子21，22からの差動出力電圧は入力端子11，12への差動入力電圧の−Ｚ2 ／Ｚ1 倍と、誤差としてのオフセット電圧の差の１／２( ＋Ｚ2 / Ｚ1 ）倍からなることが分かる。すなわち、本実施形態の構成によれば、通常のシングルエンド型演算増幅器を用いて反転増幅回路を構成した場合と同一の動作を行うことが分かる。
【００７１】
さらに、上述のようにＫC (s) ＝Ｋ(s) ＝１／μ(s) が差動入力端子対1 の入力から出力Ｖo1までの間の伝達関数で、これはまた差動入力端子対2 の入力から出力Ｖo2までの間の伝達関数でもあるという仮定に基づくと、与えられた基準電位ＶCMR に対して定義された同相出力電圧ＶCM＝（Ｖo1＋Ｖo2）／２は、次式で表される。
【００７２】
【数７】
0003727777.tif 000008
【００７３】
従って、同相出力電圧ＶCM＝（Ｖo1＋Ｖo2）／２の誤差は同相入力電圧（Ｖi1＋Ｖi2）／２ではなく、オフセット電圧の和Ｖoff1＋Ｖoff2だけに依存する。すなわち、本実施形態の構成によれば、非常に高い同相信号抑圧性能が得られることが分かる。
【００７４】
このように、本発明によればトランスコンダクタンスｇｍが同相電圧によらず一定の演算増幅器、レールツーレールrail-to-rail入力または出力の演算増幅器、カスコード出力段を持つ演算増幅器等、多くの演算増幅器の変形が実際の応用向けに実現できる。
【００７５】
一般に、平衡型増幅器のような平衡型システムの直前には、通常使用されるシングルエンド信号を所定の基準電位ＶCMR を基準とした平衡信号に変換する変換器、いわゆるＳＥＢＥ変換器が必要となる。従来、二つのタイプのＳＥＢＥ変換器の実現方法が提案されている。一つは、平衡型演算増幅器を使ったＳＥＢＥ変換器（文献５： J.J.Haspelagh,D.Sallaerts,P.P.Reusens,A.Van Welsenaers,R.Granek and D.Rabaey,“A 270-kb/s 35-mW modulator IC for GSM celluar radio hand-held terminals ”, IEEE J.S.S.C.,Vol.SC-25,pp.1450-1457,Dec.1990.）であり、もう一つは平衡型ＤＤＡを使ったＳＥＢＥ変換器（文献６：J.F.Duque-Carrilo,G.Torelli,R,Perez-Aloe,J.M.Vaverde and F.Maloberti, “Fully Differential Basic Building Blocks Based on Fully Difference Amplifiers with Unity-Gain Difference Feedback ”, IEEE Trans.Circ.and Syst.-I: Fundamental Theory and Applications,Vol.42,pp.190-192,1995.特にFig.4(a),(b)参照）である。これらの両方とも、平衡型増幅器に基づいて実現することができる。
【００７６】
（第２の実施形態）
本発明の第２の実施形態して、図１０にシングルエンド出力型差動増幅器に基づく平衡型非反転増幅器を用いた新規なＳＥＢＥ変換器を示す。このＳＥＢＥ変換器は、第１の実施形態で使用したと同様の４入力シングルエンド出力型差動増幅器からなる第１、第２の増幅回路10-3，10-4と演算増幅器40を主体として構成され、回路は上下完全に対称となっている。第１、第２の増幅回路10-3，10-4は、共に平衡モードで動作する。
【００７７】
第１の増幅回路10-3は第１、第２の差動入力端子対と第１の出力端子5-1 を有し、第２の増幅回路10-4は第３、第４の差動入力端子対と第２の出力端子5-2 を有する。
【００７８】
第１、第３の差動入力端子対の非反転入力端子1B，3Bは第１、第２の入力端子11，12にそれぞれ接続されている。第２の差動入力端子対の反転入力端子2Aと第４の差動入力端子対の非反転入力端子4Bは接続されており、この接続点を第１のノードＮ1 としている。また、第２の差動入力端子対の非反転入力端子2Bと第４の差動入力端子対の反転入力端子4Aは接続されており、この接続点を第２のノードＮ2 としている。
【００７９】
第１、第２のノードＮ1 ，Ｎ2 間には、第１、第２の抵抗51，52が直列に接続されている。また、第１のノードＮ1 と第１の増幅回路10-3の出力端子である第１の出力端子21間には第３の抵抗53が接続され、第２のノードＮ2 と第２の増幅回路10-4の出力端子である第２の出力端子22間には第４の抵抗54が接続されている。
【００８０】
そして、抵抗51，52の接続点には演算増幅器50の非反転入力端子が接続され、この演算増幅器50の反転入力端子は所定の基準電位ＶCMR を有する基準電位点23に接続されている。さらに、演算増幅器50の出力端子は第３の出力端子24に接続されると共に、第１、第３の差動入力端子対の反転入力端子1A，3Aに負帰還接続されている。
【００８１】
本実施形態におけるシングルエンド出力型差動増幅器からなる第１、第２の増幅回路10-1，10-2の出力電圧Ｖo (s) は、次のように表すことができると仮定する。
【００８２】
【数８】
0003727777.tif 000009
【００８３】
また、関数Ｆ（Ｖx ，Ｖy ）は次式の基本的な関係を満足するものとする。
【００８４】
【数９】
0003727777.tif 000010
【００８５】
本実施形態の構成によれば、演算増幅器50の出力電圧ＶC ＝（Ｖo1＋Ｖo2）／２−ＶCMR は演算増幅器50の利得が大きいとすると、零に近付く。一方、この電圧ＶC は次のようにも表せる。
【００８６】
【数１０】
0003727777.tif 000011
【００８７】
上の関係は
【数１１】
0003727777.tif 000012
【００８８】
を意味しており、結果として第１の増幅回路10-3の第１、第２の差動入力端子対への差動入力電圧は次式のようになる。
【００８９】
【数１２】
0003727777.tif 000013
【００９０】
同様に、第２の増幅回路10-4の第３、第４の差動入力端子対への差動入力電圧は次式のようになる。
【００９１】
【数１３】
0003727777.tif 000014
【００９２】
上に示したように、図１０の回路中の全ての対応する差動入力電圧は反対称（antisymmetric)になっている。増幅回路10-3，10-4が高い利得を有すると仮定すれば、Ｖid1A＋Ｖid2A→０かつＶid1B＋Ｖid2B→０となる。従って、出力端子21，22間から出力される差動出力電圧は次式のように書ける。
【００９３】
【数１４】
0003727777.tif 000015
【００９４】
シングルエンド出力型差動増幅器からなる第１、第２の増幅回路10-3，10-4の動作は、従来の演算増幅器を用いたユニティゲインバッファと同様であるが、そのユニティゲインバッファは利得帯域幅積（ＧＢＷ）にわたって動作しなければならない。ユニティゲインバッファでは、入力電圧は演算増幅器の非反転入力端子に印加されており、出力電圧は演算増幅器の反転入力端子に帰還されて印加されている。同様に、本実施形態によるＳＥＢＥ変換器では、差動入力電圧の半分（Ｖi1−Ｖi2）／２がシングルエンド出力型差動増幅器からなる一方の差動入力端子に印加されており、差動出力電圧の半分（Ｖo1−Ｖo2）／２が帰還されて、逆相でシングルエンド出力型差動増幅器の第２の差動入力端子に印加されている。
【００９５】
実際は、シングルエンド出力型差動増幅器の入力段が単純な、例えば非線形の差動トランジスタ対で構成されているとしても、変換器全体としては比較的大きな差動入力電圧Ｖi1，Ｖi2に対して高線形・高周波のＳＥＢＥ変換器として動作することができる。
【００９６】
さらにに、本実施形態の回路は差動入力電圧Ｖi1，Ｖi2が印加されている場合に出力電圧Ｖo1，Ｖo2の一方を取り出すことによって、逆に平衡−シングルエンド変換器としても動作することは、以上の説明から明らかである。
【００９７】
この系がオフセットの存在下でも直流的に安定化されていることを示すため、シングルエンド出力型差動増幅器からなる第１、第２の増幅回路10-3，10-4は線形であると仮定する。差動および同相の出力電圧は、これらの増幅回路10-3，10-4の出力電圧から得られ、次のように書ける。
【００９８】
【数１５】
0003727777.tif 000016
【００９９】
ここで、増幅回路10-3，10-4の利得は１／μ、演算増幅器50の利得はＫc であり、Ｖoff1，Ｖoff2およびＶoffcは、それぞれ増幅回路10-3，10-4および演算増幅器50のオフセットである。
【０１００】
演算増幅器50の出力電圧は、次式で表される。
【数１６】
0003727777.tif 000017
【０１０１】
式（１８）（１９）および（２０）から、系の全ての直流出力は安定化されることが分かる。また、演算増幅器50の出力電圧Ｖc ＝（Ｖi1＋Ｖi2）／２は、ある種のアナログ信号処理システムを実現する場合に必要なことがあるが、本実施形態のＳＥＢＥ変換器ではこれがそのまま利用できることを付言しておく。例えば、アナログ信号処理でよく使用される自乗差の演算Ｖi12 −Ｖi22 ＝（Ｖi1−Ｖi2）（Ｖi1＋Ｖi2）は、単に本実施形態のＳＥＢＥ変換器の出力に乗算器を付加するだけで実現できる。
【０１０２】
以上の実施形態では、分圧素子や帰還素子として通常の固定抵抗器を使用していたが、これらは例えばＭＯＳＦＥＴを用いた可変抵抗を利用して実現しても良いし、場合によってはキャパシタやコイル等のリアクタンス素子を用いることもでき、要するに平衡型増幅器の目的や用途に応じたインピーダンス素子を用いることができる。
【０１０３】
（第３の実施形態）
図１１に、第５の実施形態として本発明に係る平衡型増幅器をフィルタに適用した例を示す。このフィルタは、公知の多重帰還型ローパスフィルタを平衡型構成としたものであり、増幅器として本発明に係る平衡型増幅器を用いている。このような平衡型ローパスフィルタ構成とすることにより、電源を介して混入する雑音や半導体基板を介して混入する雑音の影響を受けにくいフィルタを実現することができ、また、入力側の同相電圧と出力側の同相電圧が異なる場合でも、それらの同相電圧の差を気にすることなく所望のフィルタとしての特性を得ることができる。
【０１０４】
本実施形態のフィルタは、具体的には２次のローパスフィルタであり、図２における帰還抵抗15，16に代えて積分用キャパシタ61，63を用い、これと積分用抵抗63，64、増幅回路10-1，10-2および分圧抵抗17，18とで平衡型積分器を構成している。積分用抵抗63，64と入力端子11，12との間には、入力抵抗を兼ねる積分用抵抗65，66がそれぞれ挿入され、出力端子21，22から帰還抵抗67，68をそれぞれ介して抵抗63，65の接続点と抵抗64，66の接続点に負帰還が施されている。さらに、抵抗63，65の接続点と抵抗64，66の接続点との間に、もう一つの積分用キャパシタ69が接続されている。
【０１０５】
平衡型積分器60を複数個接続することにより、通常のシングルエンド型積分器の場合と同様に、状態変数型やリープフログ型等の積分器ベースによる多種多様のフィルタを実現することができるのは言うまでもない。
【０１０６】
なお、以上の実施形態では、プロトタイプとするシングルエンド演算増幅器としてＭＯＳＦＥＴを用いたものを例として説明したが、シングルエンド演算増幅器を構成する能動素子はＭＯＳＦＥＴに限定されるものでなく、バイポーラトランジスタ、接合型ＦＥＴ、ガリウム砒素ＭＥＳＦＥＴ、真空管等、シングルエンド演算増幅器を構成できるものであればどれでも適用可能であることは、本発明の回路構成法から得られる当然の帰結である。
【０１０７】
（第４の実施の形態）
次に、図１２を参照して本発明の第４の実施の形態を説明する。図１２に、本発明の第４の実施形態に係わる平衡型増幅回路の構成を示す。第１、第２の増幅回路70-1,70-2 は６入力シングルエンド出力型差動増幅器であり、それぞれ二組の差動入力端子対と一つの出力端子を有する。すなわち、第１の増幅回路70-1は、第１、第２、第３の差動入力端子対75-1,75-2,75-3及び第１の出力端子73を有し、第２の増幅回路70-2は、第４、第５、第６の差動入力端子対76-1,76-2,76-3及び第２の出力端子74を有する。差動入力端子対75-1,75-2,75-3及び76-1,76-2,76-3のそれぞれは、参照符号の末尾に記号Ａが付された非反転入力端子と記号Ｂが付された反転入力端子の対からなる。
【０１０８】
ここで、第１の増幅回路70-1の第１の差動入力端子対75-1は、第１の差動入力端子グループ200-1 であり、また第２の増幅回路70-2の第４の差動入力端子対76-1は、第１の差動入力端子グループ200-2 である。また第１の増幅回路70-1の第２、第３の差動入力端子対75-2,75-3 は、第２の差動入力端子グループ201-1 であり、また第２の増幅回路70-2の第５、第６の差動入力端子対76-2,76-3 は、第２の差動入力端子グループ201-2 である。
【０１０９】
第１の差動入力端子対75-1の非反転入力端子75-1A と第４の差動入力端子対76-1の反転入力端子76-1B とは接続されており、この接続点は第１の入力端子71に接続されている。第４の差動入力端子対76-1の非反転入力端子76-1A と第１の差動入力端子対75-1の反転入力端子75-1B とは接続されており、この接続点は第2 入力端子72に接続されている。第２、第３、第５、第６の差動入力端子対75-2,75-3,76-2,76-3 の非反転入力端子75-2A,75-3A,76-2A,76-3A は共通に接続され、この接続点は所定の基準電圧Ｖｃが印加される入力端子77に接続される。第２、第４の差動入力端子対75-2と76-2の反転入力端子75-2B と76-2B を共通に接続するとともに増幅回路70-1の出力端子73に接続し、第３、第４の差動入力端子対75-3と76-3の反転入力端子75-3B と76-3B を共通に接続するとともに増幅回路70-2の出力端子74に接続される。
【０１１０】
次に、本発明に係わる平衡型増幅器の中核的な構成要素である第１、第２の増幅回路70-1,70-2 に用いる６入力シングルエンド出力型差動増幅器について説明する。この６入力シングルエンド出力型差動増幅器は、通常の増幅器が一つの差動入力電圧を扱うのに対して、重み付けされた差動入力電圧の和を扱う。図１３（ａ）および図１３（ｂ）に６入力シングルエンド出力型差動増幅器70のシンボルと信号線図を示した。この６入力シングルエンド出力型差動増幅器の伝達関数は次式で与えられる。
【０１１１】
【数１７】
0003727777.tif 000018
【０１１２】
この増幅器の入力段は高度に線形化されているものを使用している。
【０１１３】
よって、図１２に示した本実施形態によると、第１、第２の入力端子71、72にそれぞれ入力電圧Ｖ1 、Ｖ2 を印加した時に第１、第２の増幅回路70-1,70-2 の出力端子73,73 の出力電圧Ｖ01, Ｖ02は、以下の式で与えられる。
【０１１４】
【数１８】
0003727777.tif 000019
【０１１５】
よって、出力同相電圧である( Ｖ01(s) ＋Ｖ02(s))／２は、次式で表される。
【０１１６】
【数１９】
0003727777.tif 000020
【０１１７】
よって、Ｋ2(s)が１より十分大きい時に、出力同相電圧をＶc とすることができる。
【０１１８】
本実施形態によると、図１３（ｂ）に示す信号線図と従来の平衡型増幅器の図１（ａ）に示す信号線図の詳細な比較により、図１（ｂ）で示したKD＝ＫC ＝Ｋの安定条件は、図１３（ｂ）で表した第１の差動入力端子対から増幅回路出力端子73までの利得K1と第2 、第３の差動入力端子対から増幅回路出力端子73までの利得Ｋ2 にＫ1 ＝２Ｋ2 の関係を持たせた２つのマッチングした増幅回路70-1,70-2を図１２に示したように用いて実現できる。すなわち、２つのマッチングした６入力シングルエンド出力型差動増幅器を用いて平衡型増幅器を実現できることが分かる。さらに、安定動作条件はKD≦KCであれば良いが、この構成によりKD＜ＫCとすることも容易である。
【０１１９】
また、本実施形態によれば、出力抵抗が大きい増幅器、つまり、トランスコンダクターアンプにおいて、出力の同相電圧を検出するために出力端子間に抵抗を付加する必要がないので、出力抵抗を大きく保つことが可能となる。
【０１２０】
図１４に、シングルエンド出力型差動増幅器70の構成法の一例を示す。この増幅器は、第１の差動入力端子対の差信号、つまり非反転入力端子75-1A と反転入力端子75-1B 間の差信号を増幅する第１の増幅部81と、第2 の差動入力端子対の差信号、つまり非反転入力端子75-2A と反転入力端子75-2B 間の差信号を増幅する第2 の増幅部82と、第３の差動入力端子対の差信号、つまり非反転入力端子75-3A と反転入力端子75-3B 間の差信号を増幅する第３の増幅部83および第１、第2 、第３の増幅部81,82,83の出力の和信号を増幅する第４の増幅部84からなる。
【０１２１】
ここで第１、第２、第３および第４の増幅部81,82,83及び84の利得をそれぞれＡ11, Ａ12, Ａ13およびＡ14とすると、このシングルエンド出力型差動増幅器70の出力は、
Ａ14｛Ａ11（Ｖi1−Ｖi2）+ Ａ12（Ｖi3−Ｖi4）＋Ａ13（Ｖi5−Ｖi6）｝となる。図１３（ｂ）との関係は、Ａ11Ａ14= Ｋ1,  Ａ12Ａ14= Ａ13Ａ14= Ｋ2 である。
【０１２２】
図１５に、シングルエンド出力型作動増幅器70の構成法の他の一例を示す。この増幅器は、第１の差動入力端子対の非反転入力端子75-1A の入力信号Ｖi1と、Ａ22倍した第２の差動入力端子対の非反転入力端子75-2A の入力信号Ｖi4と、Ａ23倍した第３の差動入力端子対の非反転入力端子75-3A の入力信号Ｖi5の加算信号を増幅する第１の増幅部91と、第１の差動入力端子対の反転入力端子75-1Ｂの入力信号Ｖi2と、Ａ22倍した第２の差動入力端子対の反転入力端子75-2Ｂの入力信号Ｖi4と、Ａ23倍した第３の差動入力端子対の反転入力端子75-3Ｂの入力信号Ｖi6の加算信号を増幅する第２の増幅部92と、第１および第２増幅部91および92の出力の差信号を増幅する第３の増幅部93からなる。
【０１２３】
ここで第１および第２の増幅部91及び92において、和信号に対する利得をそれぞれＡ26およびＡ27とし、第３の増幅部93の利得をＡ28とすると、このシングルエンド出力型差動増幅器70の出力は、Ａ14{ Ａ28{ Ａ26( Ｖi1＋Ａ22Ｖi3＋Ａ23Ｖi5) ＋Ａ27( Ｖi2＋Ａ24Ｖi4＋Ａ25Ｖi6) ｝となる。図１３（ｂ）との関係は、
Ａ26Ａ28= Ａ27Ａ28= Ｋ1,
Ａ22Ａ26Ａ28= Ａ23Ａ26Ａ28= Ａ24Ａ27Ａ28= Ａ25Ａ27Ａ28= Ｋ2 である。
【０１２４】
本実施形態の平衡型増幅器は、以下のような方法で容易に設計できるという利点を有する。
【０１２５】
( ステップＴ１)
シングルエンド出力型増幅器を設計するか、あるいは設計済みの適当なものを選ぶ。そのような増幅器の回路例を図１６に示す。この増幅器では、トランジスタＭ11及びＭ12が初段に配置される。トランジスタＭ13及びＭ14はゲート接地トランジスタで、ゲー卜電圧ＶＢ2 を適切に選ぶことでトランジスタＭ11およびＭ12を直線領域で動作させ、線形入力電圧範囲を広げている。トランジスタＭ13の出力電流はトランジスタＭ15およびＭ16からなるカレントミラー回路にて折り返され、トランジスタＭ14の出力電流と加算される構成である。
【０１２６】
( ステップＴ２)
６入力シングルエンド出力型増幅器を設計するために、ステップ１で設計あるいは選んだ増幅回路の初段のトランジスタＭ11とＭ12を図１７に示すように各々３つの整合したトランジスタに分割する。すなわち、分割したトランジスタのゲートを新たな入力端子とするとともに分割したトランジスタのドレイン電流をトランジスタＭ13およびＭ14のソースで加算する。この増幅器の構成は、図１５で、Ａ28=1, Ａ22= Ａ23= Ａ24= Ａ25=0.5, Ａ26= Ａ27= Ｋとした場合に相当する。
【０１２７】
なお図１６のトランジスタＭ1 およびＭ2 のゲート幅とゲート長の比をＷ/ Ｌとすれば、図１７では、M11a及びＭ12a のゲート幅とゲート長の比を( Ｗ/ Ｌ)/2 とし、M11b, Ｍ12b, M11c およびＭ12c のゲート幅とゲート長の比を( Ｗ/ Ｌ)/4 とする。
【０１２８】
( ステップＴ３)
ステップＴ２で設計した図１７のシングルエンド出力型差動増幅器の特性の揃ったもの、つまり整合したものを２つ用意して、これらを図１８に示すように接続する。この図１８の構成は、図１２にブロック図で示した本実施形態の係わる平衡型増幅器の具体的な実施例となっている。
【０１２９】
よって一次の結論が導かれる。
【０１３０】
(1)   どのような回路構成のシングルエンド出力型増幅器でも、上記ステップ１〜３の手続きに従って平衡型増幅器に変換することができる。
【０１３１】
(2)   文献２に開示されている回路構成と異なり、本発明によれば余計に考慮すべき項目は発生しない。
【０１３２】
(3)   同相信号用増幅回路の適正な動作に必要とされる条件は、本発明の回路構成により、対称であるべき素子全部が良好に整合してさえすれば自動的に満足される。
【０１３３】
ただし、同相信号経路の利得帝域幅積ＧＢＷC が、差動信号経路の利得帝域幅積ＧＢＷD よりも遥かに大きくなければならないような応用では、図１８において同相信号帰還用に用いられている入力端子対75-2,75-3,76-2及び76-3に接続されるトランジスタのゲート幅とゲート長の比を増加すれば良い。
【０１３４】
このようにして設計した平衡型増幅器を用いた平衡型の能動フィルタの構成例を図１９（ａ）、図１９（ｂ）を参照して説明する。図１９（ａ）は、抵抗Ｒ1,Ｒ2 と、キャパシタンスＣ1,Ｃ2 と、インダクタンスＬとを含む平衡型能動フィルタ（LCR フィルタ）の等価回路図であり、図１９（ｂ）は図１９（ａ）の回路を本実施形態の平衡型増幅器で構成した場合の回路図である。図１９（ａ）に示すLCR フィルタのインダクタンスＬは、トランスコンダクタアンプ301,302,303,304 及びキャパシタンス305 を用いた回路300 て実現されている。
【０１３５】
なお、以上の各実施形態では、プロトタイプとするシングルエンド演算増幅器としてＭＯＳＦＥＴを用いたものを例として説明したが、シングルエンド演算増幅器を構成する能動素子はＭＯＳＦＥＴに限定されるものでなく、バイポーラトランジスタ、接合型ＦＥＴ、ガリウム砒素ＭＥＳＦＥＴ、真空管等、シングルエンド演算増幅器を構成できるものであればどれでも適用可能であることは、本発明の回路構成法から得られる当然の帰結である。
【０１３６】
【発明の効果】
以上説明したように、本発明によれば、従来の設計資産を活用して短期間で所望の仕様を満たす平衡型増幅器を設計でき、経済的に非常に有用である。
【０１３７】
さらに、本発明の平衡型増幅器を用いてシングルエンド−平衡変換器およびその逆の平衡−シングルエンド変換器を実現できるので、これらを入出力部に配置することにより、ＬＳＩ内部では全て平衡モードでアナログ信号処理を行うことが可能となる。例えば、アナログ信号処理の基本的なブロックとしてフィルタがあるが、これも本発明による平衡型増幅器を用いて構成できる。このようにすることにより、電源やＬＳＩ基板を介して混入する雑音や妨害に対して非常に強いシステムを実現することが可能となる。
【０１３８】
また、本発明によれば、差動信号経路と同相信号経路の対称性を非常に高く保つことが容易であり、もって従来の構成では難しかった同相信号除去比を差動信号の動作帝域全体に渡って大きな値に確保でき、経路の位相補償設計も格別の困難を伴わずに実行できるため、容易に高性能の平衡型増幅器を実現することができる。
【０１３９】
本発明によれば、出力抵抗が大きい増幅器、つまり、トランスコンダクターアンプにおいて、出力の同相電圧を検出するために出力端子間に抵抗を付加する必要がないので、出力抵抗を大きく保つことが可能となる。
【０１４０】
フィルタの構成要件である積分器に用いる増幅器の出力抵抗はロスとなってしまうが、本発明の増幅器を用いれば、出力抵抗を大きく保つことが可能なので、ロスの小さな積分器を実現できる。
【図面の簡単な説明】
【図１】従来の平衡型増幅器の構成図とその基本動作を示す信号線図
【図２】本発明の一実施形態に係る平衡型増幅器の構成を示す図
【図３】４入力シングルエンド出力型差動増幅器のシンボルおよびその基本動作を説明するための信号線図
【図４】４入力シングルエンド出力型差動増幅器の一例の原理的構成を示す図
【図５】４入力シングルエンド出力型差動増幅器の他の一例の原理的構成を示す図
【図６】通常のシングルエンド型演算増幅器の回路図
【図７】通常のシングルエンド型演算増幅器を用いて構成した４入力シングルエンド出力型差動増幅器の回路図
【図８】同実施形態に係る平衡型増幅器の第１の具体例を示す回路図
【図９】同実施形態に係る平衡型増幅器の第２の具体例を示す回路図
【図１０】本発明の他の実施形態に係る平衡型増幅器であるＳＥＢＥ変換器の構成図
【図１１】本発明に係る平衡型増幅器を用いたフィルタの構成を示す図
【図１２】本発明の他の実施形態に係わる平衡型増幅器の構成を示す図。
【図１３】６入力シングルエンド出力型差動増幅器を説明する図。
【図１４】６入力シングルエンド出力型差動増幅回路の一例の原理的構成を示す図。
【図１５】６入力シングルエンド出力型差動増幅回路の他の一例の原理的構成を示す図。
【図１６】通常のシングルエンド型差動増幅器の他の例を示す回路図。
【図１７】図１７は通常のシングルエンド型差動増幅器を用いて構成した６入力シングルエンド型差動増幅器の回路図。
【図１８】図１２に示した平衡型増幅器の第１の具体例を示す回路図。
【図１９】本発明に係わる平衡型増幅器を用いたフィルタの構成を示す等価回路図及び具体的な回路図。
【符号の説明】
１０−１，１０−３，７０−１…第１の増幅回路
１０−２，１０−４，７０−２…第２の増幅回路
１１，７１…第１の入力端子
１２，７２…第２の入力端子
１３，１４…入力抵抗
１５，１６…帰還抵抗
１７，１８…分圧抵抗
２１，７３…第１の出力端子
２２，７４…第２の出力端子
２３…共通電位端子
Ｎ１〜Ｎ４…第１〜第４のノード
３１，４１…第１の増幅部
３２，４２…第２の増幅部
３３，４３…第３の増幅部
５０…第３の増幅回路
５１〜５４…第１〜第４の抵抗
６０…平衡型積分器
６１，６２…積分用キャパシタ
６３，６４…積分用抵抗
６５，６６…入力抵抗
６７，６８…帰還抵抗
６９…積分用キャパシタ
８１，９１…第１の増幅部
８２，９２…第２の増幅部
８３，９３…第３の増幅部
８４…第４の増幅部
【図１】
0003727777.tif 000021
【図２】
0003727777.tif 000022
【図３】
0003727777.tif 000023
【図４】
0003727777.tif 000024
【図５】
0003727777.tif 000025
【図６】
0003727777.tif 000026
【図７】
0003727777.tif 000027
【図８】
0003727777.tif 000028
【図９】
0003727777.tif 000029
【図１０】
0003727777.tif 000030
【図１１】
0003727777.tif 000031
【図１２】
0003727777.tif 000032
【図１３】
0003727777.tif 000033
【図１４】
0003727777.tif 000034
【図１５】
0003727777.tif 000035
【図１６】
0003727777.tif 000036
【図１７】
0003727777.tif 000037
【図１８】
0003727777.tif 000038
【図１９】
0003727777.tif 000039