(57)【特許請求の範囲】
【請求項１】
複数の論理値にそれぞれ対応して出力電流を生成する電流発生部と、
前記電流発生部に使用される素子と同一または等価の素子を使用して出力側基準電流を生成する基準電流発生部とを送信側に備え、
複数の参照電流を生成する参照電流発生部と、
前記参照電流と前記出力電流とをそれぞれ比較する複数の電流比較部と、
前記基準電流発生部と同一または等価に構成され、入力側基準電流を生成するダミー電流発生部と、
前記出力側基準電流および前記入力側基準電流の差に基づいて前記参照電流発生部を制御し、前記参照電流の値を補正する補正部とを受信側に備え、
前記電流比較部での比較結果に基づいて、前記受信側で前記論理値を復元し、
前記送信側と前記受信側とは、それぞれ別のデバイスに形成されていることを特徴とする入出力インタフェース回路。
【請求項２】
複数の論理値にそれぞれ対応して出力電流を生成する電流発生部を送信側に備え、
複数の参照電流を生成する参照電流発生部と、
前記参照電流と前記出力電流とをそれぞれ比較する複数の電流比較部と、
前記送信側の前記電流発生部に電流を供給する電流源と、
前記受信側の前記参照電流発生部に電流を供給する電流源とを受信側に備え、
前記電流比較部での比較結果に基づいて、前記受信側で前記論理値を復元し、
前記送信側と前記受信側とは、それぞれ別のデバイスに形成されていることを特徴とする入出力インタフェース回路。
【請求項３】
論理値に対応して出力電流を生成する電流発生部と、
前記電流発生部に使用される素子と同一または等価の素子を使用して出力側基準電流を生成する基準電流発生部とを送信側デバイスに備え、
参照電流を生成する参照電流発生部と、
前記参照電流および前記出力電流を比較する電流比較部と、
前記基準電流発生部と同一または等価に構成され入力側基準電流を生成するダミー電流発生部と、
前記出力側基準電流および前記入力側基準電流の差に基づいて前記参照電流発生部を制御し、前記参照電流の値を補正する補正部とを受信側デバイスに備えていることを特徴とする入出力インタフェース。
【請求項４】
入出力インタフェース回路を有する半導体装置であって、
前記入出力インタフェース回路は、
複数の参照電流を生成する参照電流発生部と、
前記参照電流と外部から供給される論理値に応じた出力電流とをそれぞれ比較する複数の電流比較部と、
入力側基準電流を生成するダミー電流発生部と、
外部から供給される出力側基準電流および前記入力側基準電流の差に基づいて前記参照電流発生部を制御し、前記参照電流の値を補正する補正部とを備え、
前記電流比較部の比較結果に基づいて、前記論理値を復元することを特徴とする入出力インタフェース回路を有する半導体装置。
【請求項５】
入出力インタフェース回路を有する半導体装置であって、
前記入出力インタフェース回路は、
駆動能力を順次大きくした複数のトランジスタを有する電流発生部と、
前記電流発生部に使用される素子と同一または等価の素子を使用して外部で使用する基準電流を生成する基準電流発生部とを備え、
前記トランジスタの入力には、２進数で表された論理値の各ビットがそれぞれ供給され、
前記論理値に応じてオンする前記トランジスタに流れる電流に基づいて、外部に入出力する出力電流が生成されることを特徴とする入出力インタフェース回路を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置等に内蔵される入出力インタフェース回路に関する。特に、本発明は、一つの信号線で多値を入出力できる入出力インタフェース回路に関する。
【０００２】
【従来の技術】
メモリLSI、マイクロプロセッサ等の半導体装置は、半導体製造技術の発達により高集積化、高速化の一途をたどっており、データ転送レートも年々向上している。
従来、データ転送レートを向上するために、例えばメモリLSIでは、Synchronous DRAM、DDR SDRAM（Double Data Rate SDRAM）、Rambus DRAM等の入出力回路を高速化したクロック同期型のメモリが開発されている。また、入出力データのビット数を16あるいは32に増やすことでも、データ転送レートが向上されている。
【０００３】
しかし、入出力回路の高速化には限界があり、また、端子数を増やすとパッドの数が増えてしまう。パッドサイズは、パッケージング技術に依存して決められるため、半導体プロセスの微細化に応じて縮小することは困難である。この結果、パッド数の増大によりチップサイズが増大するおそれがある。今後は、パッド数がチップサイズを決める可能性もある。メモリLSIにおいて、集積度が向上し、記憶容量が上昇してアドレス端子が増えた場合も、上述と同様にチップサイズが増大してしまう。
【０００４】
パッド数を増やすことなく、すなわちチップサイズを増やすことなくデータ転送レートを向上する手法として、データあるいはアドレスの多値化が検討されている。
図１１は、本発明者が検討した多値入出力回路を示している。図１１の回路は、公知の回路ではない。
【０００５】
この種の多値入出力回路では、データを出力する発信側の半導体装置に電圧発生部１が形成され、データを受ける受信側の半導体装置に複数の電圧比較部２、参照電圧発生部３、およびデータ復元部４が形成されている。
電圧発生部１は、２ビットの出力データD1、D0をデコードするデータ復元部１ａと、抵抗分割により４通りの電圧V4、V3、V2、V1を発生する抵抗部１ｂと、電圧V4〜V1のいずれかを出力電圧VOUTとして出力する出力部１ｃとを有している。出力部１ｃは、CMOS伝達ゲート等のスイッチで構成されている。すなわち、電圧発生部１は、出力データD1、D0に応じて４通りの出力電圧VOUTを受信側の半導体装置に与える。
【０００６】
各電圧比較部２は、出力電圧VOUTと参照電圧VREF3.5、VREF2.5、VREF1.5とをそれぞれ比較し、クロック信号CLKに同期して比較結果を取り込み、入力結果RSL3、RSL2、RSL1として出力する。参照電圧発生部３は、抵抗分割により３通りの参照電圧VREF3.5〜VREF1.5を発生する。ここで、参照電圧VREF3.5は、電圧V3、V4の間に設定され、参照電圧VREF2.5は、電圧V2、V3の間に設定され、参照電圧VREF1.5は、電圧V1、V2の間に設定されている。すなわち、これ等電圧の末尾の数値が電圧の相対値を表している。
【０００７】
データ復元部４は、入力結果RSL3〜RSL1を受け、出力データD1、D0の論理値に応じて、入力データIND3〜IND0のいずれかを高レベルにする。
図１２は、電圧比較部２の詳細を示している。
電圧比較部２は、差動増幅回路５と、ラッチ回路６と、出力回路７とを有している。差動増幅回路５は、カレントミラー回路を有し、出力電圧VOUTおよび参照電圧VREF3.5（またはVREF2.5、VREF1.5）に応じて出力ノードを高レベルまたは低レベルに変化させる。ラッチ回路６は、差動増幅回路５からの出力をクロック信号CLKの立ち上がりエッジに同期して取り込む。出力回路７は、ラッチ回路６にラッチされたデータを入力結果RSL3（またはRSL2、RSL1）として出力する。
【０００８】
図１３は、データ復元部４の詳細を示している。
データ復元部４では、入力結果RSL3の反転論理が入力データIND3として出力され、入力結果RSL3が高レベルのときに入力結果RSL2の反転論理が入力データIND2として出力され、入力結果RSL2が高レベルのときに入力結果RSL1の反転論理が入力データIND1として出力され、入力結果RSL1と同じ論理が入力データIND0として出力される。この結果、例えば、出力データD1、D0がともに高レベルの場合（２進データの“３”）、入力データIND3のみが高レベルになり、出力データD1、D0がそれぞれ低レベル、高レベルの場合（２進データの“１”）、入力データIND1のみが高レベルになる。
【０００９】
このように送信側において、出力データD1、D0に応じて分圧された電圧V4〜V1のいずれかが選択され、出力電圧VOUTとして出力され、受信側において、出力電圧VOUTに対応する論理値を求めることで、多値（この場合２ビット）の送受信が行われる。
【００１０】
【発明が解決しようとする課題】
ところで、送信側の電圧発生部１は、抵抗分割で得られた複数の電圧V4〜V1のうちいずれかを、出力データD1、D0に応じてCMOS伝達ゲート等のスイッチで選択している。論理値に対応する電圧の差は、抵抗分割により生成しているため小さい。このため、CMOS伝達ゲート等のスイッチング時に、出力電圧VOUTを高速に変化させることは困難であった。論理値に対応する電圧の差が小さいため、２ビット程度の多値化しかできなかった。
【００１１】
また、受信側において、差動増幅回路５が有効に動作する電圧範囲は、決まっているため、全ての出力電圧VOUTで差動増幅回路５を正しく動作させることは困難であった。この結果、図１２に示した電圧比較部２の差動増幅回路５を、受信する出力電圧VOUTに応じて、それぞれ最適に動作するように設計しなくてはならなかった。
【００１２】
本発明の目的は、簡易な回路で、多値データを高速に入出力できる入出力インタフェース回路および入出力インタフェース回路を有する半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の入出力インタフェース回路は、送信側に電流発生部を備え、受信側に参照電流発生部および複数の電流比較部を備えている。電流発生部は、複数の論理値にそれぞれ対応して出力電流を生成する。参照電流発生部は、複数の参照電流を生成する。各電流比較部は、所定の参照電流と送信側からの出力電流とをそれぞれ比較する。そして、電流比較部での比較結果に基づいて、受信側で論理値が復元される。すなわち、送信側から受信側に伝達する論理値（例えば、データ、アドレス等）に応じて電流を変化させ、電流値の相違により、受信側で論理値が復元される。換言すれば、信号線を流れる電流値を相違させることで、多値情報を送信側から受信側に伝達できる。
【００１４】
受信側に複数の電流比較部を形成することで、送信側からの出力電流と複数の参照電流との大小関係をそれぞれ容易に比較できる。また、電流比較部の動作範囲を、従来の電圧比較回路に比べ広くすることが可能になる。この結果、電流比較部を送信側からの出力電流の値に応じて微調整する必要はない。すなわち、複数の電流比較部の設計データを同一にできる。
【００１５】
送信側で論理値を電流値として変換し、受信側で電流の大小を比較して論理値を復元するため、電圧を分割していた従来に比べ、高速の多値入出力インタフェースを構成できる。また、電圧を分割していた従来に比べ、多値のビット数を容易に増やすことができる。この結果、データ転送速度が向上する。
送信側と受信側が別のデバイスに形成される場合、デバイスの入出力端子数（パッド数）を少なくできる。パッド数が減るため、両デバイスのチップサイズを低減できる。送信側と受信側とが同一のデバイス内に形成される場合、論理値を伝達する信号線パターンの本数を少なくできる。信号線パターンのレイアウト面積が減るため、チップサイズを低減できる。
【００１６】
本発明の入出力インタフェース回路では、送信側と受信側とは、それぞれ別のデバイス内に形成されている。入出力インタフェース回路は、送信側に基準電流発生部を備え、受信側にダミー電流発生部および補正部を備えている。基準電流発生部は、電流発生部に使用される素子と同一または等価の素子を使用して出力側基準電流を生成する。例えば、基準電流発生部は、ある論理値に対応して電流発生部で生成される出力電流と同じ値の出力側基準電流を生成する。ダミー電流発生部は、基準電流発生部と同一または等価に構成されており、入力側基準電流を生成する。補正部は、出力側基準電流および入力側基準電流の差に基づいて参照電流発生部を制御し、参照電流の値を補正する。
【００１７】
電流比較部で比較される出力電流と参照電流とは、本来所定の相関を有していなければならない。しかし、送信側と受信側が別のデバイスに形成される場合、出力電流と参照電流との関係は、各デバイスの電源電圧の相違、動作温度の相違、あるいは製造条件等の違いによりずれる場合がある。基準電流発生部およびダミー電流発生部は、互いに同一または等価に形成されているため、上記ずれは、出力側基準電流と入力側基準電流との差となって現れる。この差に基づいて参照電流が補正されるため、受信側において、論理値を確実に復元できる。
【００１８】
本発明の入出力インタフェースでは、送信側デバイスに電流発生部および基準電流発生部を備え、受信側デバイスに参照電流発生部、電流比較部、ダミー電流発生部、および補正部を備えている。電流発生部は、論理値に対応して出力電流を生成する。基準電流発生部は、電流発生部に使用される素子と同一または等価の素子を使用して出力側基準電流を生成する。例えば、基準電流発生部は、ある論理値に対応して電流発生部で生成される出力電流と同じ値の出力側基準電流を生成する。参照電流発生部は、参照電流を生成する。電流比較部は、参照電流および出力電流の大小を比較する。ダミー電流発生部は、基準電流発生部と同一または等価に構成されており、入力側基準電流を生成する。補正部は、出力側基準電流および入力側基準電流の差に基づいて参照電流発生部を制御し、参照電流の値を補正する。
【００１９】
電流比較部で比較される出力電流と参照電流とは、本来所定の相関を有していなければならない。しかし、送信側と受信側が別のデバイスに形成される場合、出力電流と参照電流との関係は、各デバイスの電源電圧の相違、動作温度の相違、あるいは製造条件等の違いによりずれる場合がある。基準電流発生部およびダミー電流発生部は、互いに同一または等価に形成されているため、上記ずれは、出力側基準電流と入力側基準電流との差となって現れる。この差に基づいて参照電流が補正されるため、受信側において、参照電流および出力電流の大小を確実に比較できる。
【００２０】
本発明の入出力インタフェース回路を有する半導体装置では、入出力インタフェース回路は、参照電流発生部と複数の電流比較部とを備えている。参照電流発生部は、複数の参照電流を生成する。電流比較部は、参照電流と外部から供給される論理値に応じた出力電流とをそれぞれ比較する。そして、入出力インタフェース回路は、電流比較部の比較結果に基づいて、送信側から送られた論理値が受信側で復元される。すなわち、送信側から受信側に伝達する論理値（例えば、データ、アドレス等）に応じて電流を変化させ、電流値の相違により、受信側で論理値が復元される。換言すれば、信号線を流れる電流値を相違させることで、多値情報を送信側から受信側に伝達できる。
【００２１】
受信側に複数の電流比較部を形成することで、送信側からの出力電流と複数の参照電流との大小関係をそれぞれ容易に比較できる。電流比較部の動作範囲を、従来の電圧比較回路に比べ広くすることが可能になる。この結果、電流比較部を送信側からの出力電流の値に応じて微調整する必要はない。すなわち、複数の電流比較部の設計データを同一にできる。
【００２２】
例えば、一つの入力端子から電流値に応じた多値データを受信できるため、半導体装置の入力端子数（パッド数）を少なくできる。パッド数が減るため、デバイスのチップサイズを低減できる。
本発明の入出力インタフェース回路を有する半導体装置では、入出力インタフェース回路は、駆動能力を順次大きくした複数のトランジスタを有する電流発生部を備えている。トランジスタの入力には、２進数で表された論理値の各ビットがそれぞれ供給される。そして、入出力インタフェース回路は、論理値に応じてオンするトランジスタに基づいて、外部に入出力する出力電流を生成する。このため、複数ビットからなる論理値を、容易に出力電流に変換し、外部に入出力できる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の入出力インタフェース回路、入出力インタフェースおよび入出力インタフェース回路を有する半導体装置の第１の実施形態を示している。
【００２４】
この実施形態では、送信側の半導体装置に、出力回路１０の一部が形成され、受信側の半導体装置に出力回路１０の別の一部、１５個の入力回路１２、クロックバッファ１４、参照電流発生部１６、およびデータ復元部１８が形成されている。各半導体装置は、シリコン基板上にCMOSプロセスを使用して形成されている。
出力回路１０は、４ビットの出力データD3、D2、D1、D0に応じて１６通りの出力電流IOUTを出力ノードOUTに発生する電流発生部２０と、出力ノードOUTに電流を供給する電流源２２とを有している。電流源２２は、受信側の半導体装置内に形成されている。出力電流IOUTは、電流源２２から供給される電流のうち、出力データD3〜D0に応じて出力回路１０に流れ込む電流である。
【００２５】
入力回路１２は、それぞれ電流比較部２４、電流源２６、および取込回路２８を有している。電流比較部２４は、後述する参照電流発生部１６が発生する参照電流IREF14.5（またはIREF13.5〜IREF0.5）と出力電流IOUTとを比較し、比較結果を取込回路２８に出力している。取込回路２８は、比較結果を内部クロック信号ICLKに同期して取り込み、取り込んだ情報を入力結果RSL15〜RSL1として出力している。ここで、内部クロック信号ICLKは、送信側の半導体装置で使用されるクロック信号CLKをクロックバッファ１４で受けた信号である。
【００２６】
参照電流発生部１６は、１５通りの参照電流IREF14.5〜IREF0.5を、各入力回路１２における電流比較部２４との接続ノードREFに与える。参照電流IREF14.5〜IREF0.5の数は、出力電流IOUTの種類より１つ少なくされている。
データ復元部１８は、入力結果RSL15〜RSL1を受け、入力データIND15〜IND0のいずれかを高レベルにすることで、出力データD3〜D0の論理値を復元する。
【００２７】
図２は、出力回路１０の詳細を示している。
出力回路１０の電流発生部２０は、ゲート幅が１：２：４：８の比を有するnMOSトランジスタ２０ａ、２０ｂ、２０ｃ、２０ｄと、ゲートに電源線VIIが接続されnMOSトランジスタ２０ｅとを有している。以降、nMOSトランジスタ、pMOSトランジスタを、単にnMOS、pMOSと称する。図において、nMOSの脇に記した数値は、ゲート幅の比を示している。nMOSトランジスタ２０ｅは、高抵抗として作用し、ノードOUTがフローティングになることを防止している。
【００２８】
nMOS２０ａ、２０ｂ、２０ｃ、２０ｄは、チャネル長を同一にして形成されている。このため、nMOS２０ａ、２０ｂ、２０ｃ、２０ｄの電流駆動能力は、ゲート幅に比例して２倍ずつ大きくなる。nMOS２０ａ、２０ｂ、２０ｃ、２０ｄのゲートには、それぞれ出力データD3〜D0が供給されている。すなわち、出力データD3〜D0の重み付けに対応してnMOS２０ａ、２０ｂ、２０ｃ、２０ｄのゲート幅が設定されているため、出力回路１０で発生する出力電流IOUTは、出力データD3〜D0で表される２進数に合わせて１６通りになる。
【００２９】
出力回路１０の電流源２２は、ソースを電源線VIIに接続し、ゲートとドレインをノードOUTに接続したpMOSを有している。
図３は、入力回路１２の詳細を示している。
入力回路１２の電流比較部２４は、２つの差動増幅回路を組み合わせて構成されている。各差動増幅回路は、nMOSで構成されたカレントミラー部と、pMOSで構成された差動入力部とを有している。差動入力部の一方のpMOSのゲートは、ノードOUTに接続され、他方のpMOSのゲートは、参照電流IREF14.5（またはIREF13.5〜IREF0.5）が入出力されるノードREFに接続されている。すなわち、pMOSのゲートには、出力電流IOUTおよび参照電流IREF14.5〜IREF0.5に応じた電圧が与えられる。
【００３０】
出力電流IOUTが参照電流IREF14.5（またはIREF13.5〜IREF0.5）より大きい場合、ノードOUTに接続されるpMOSのゲート・ソース間電圧は、ノードREFが接続されるpMOSのゲート・ソース間電圧より低くなる。このため、電流比較部２４の出力ノードND01、ND02は、それぞれ高レベル、低レベルになる。
入力回路１２の電流源２６は、ソースを電源線VIIに接続し、ゲートとドレインをノードREFに接続したpMOSを有している。図２に示した電流源２６のpMOSと、電流源２２のpMOSとは、同一の大きさに形成されており、同じ電流供給能力を有している。電流源２２、２６を、ともに受信側の半導体装置に形成することで、電流源２２、２６の電流供給能力を製造条件の変動にかかわりなく同一にすることができる。
【００３１】
入力回路１２の取込回路２８は、ラッチ部３０と、出力部３２とで構成されている。ラッチ部３０は、入力と出力とが互いに接続され、ラッチを構成するCMOSインバータ３０ａ、３０ｂと、CMOSインバータ３０ａの出力の反転論理をゲートで受ける帰還用のnMOS３０ｃと、CMOSインバータ３０ｂの出力の反転論理をゲートで受ける帰還用のnMOS３０ｄと、ノードND01、ND02にそれぞれゲートが接続されたnMOS３０ｅ、３０ｆと、タイミング信号である内部クロック信号ICLKの低レベル時にCMOSインバータ３０ａ、３０ｂの出力をそれぞれ高レベルにし、ラッチを非活性化するpMOS３０ｇ、３０ｈと、内部クロック信号ICLKの高レベル時にラッチ部３０を電源（接地線VSS）に接続しラッチ部３０を活性化するnMOS３０ｉとを有している。
【００３２】
ラッチ部３０は、ノードND01、ND02の電位差により表される電流比較部２４での比較結果を、内部クロック信号ICLKの立ち上がりエッジに同期して取り込み、取り込んだ情報を出力部３２に出力する。
出力部３２は、ラッチ部３０の出力に応じて、互いに反対の論理を出力する出力バッファ３２ａ、３２ｂと、出力バッファ３２ａ、３２ｂの出力をラッチするラッチ３２ｃとを有している。出力バッファ３２ａは、CMOSインバータ３０ａの出力をゲートで受けるpMOSと、CMOSインバータ３０ｂの出力の反転論理をゲートで受けるnMOSとで構成されている。出力バッファ３２ｂは、CMOSインバータ３０ｂの出力をゲートで受けるpMOSと、CMOSインバータ３０ａの出力の反転論理をゲートで受けるnMOSとで構成されている。そして、出力バッファ３２ｂから入力結果RSL15（またはRSL14〜RSL1）が出力されている。
【００３３】
図４は、参照電流発生部１６の詳細を示している。
参照電流発生部１６は、ゲートに電源線VIIを接続した１５個のnMOSを有している。nMOSは、ゲート幅の相対値が、0.5〜14.5まで1.0刻みの大きさに形成されている。各nMOSは、それぞれのゲート幅に対応する参照電流IREF14.5〜IREF0.5を接地線VSSに流し込む。図において、nMOSの脇に記した数値は、ゲート幅の比を示している。これらの数値は、図２の出力回路１０に記した数値に対応している。参照電流発生部１６のnMOSのチャネル長は、出力回路１０のnMOS２０ａ〜２０ｄのチャネル長と同一にされている。電流源２２、２６の能力が同一であるため、参照電流発生部１６のnMOSおよび出力回路１０のnMOS２０ａ〜２０ｄの駆動能力の相対値は、nMOSの脇に記した数値で表される。
【００３４】
図５は、データ復元部１８の詳細を示している。
データ復元部１８は、複数のインバータとNORゲートで構成されている。データ復元部１８では、入力結果RSL15の反転論理が入力データIND15として出力され、入力結果RSL15が高レベルのときに入力結果RSL14の反転論理が入力データIND14として出力され、入力結果RSL14が高レベルのときに入力結果RSL13の反転論理が入力データIND13として出力され、．．．、入力結果RSL2が高レベルのときに入力結果RSL1の反転論理が入力データIND1として出力され、入力結果RSL1と同じ論理が入力データIND0として出力される。この結果、例えば、出力データD3〜D0がともに高レベルの場合（２進データの“１５”）、入力データIND15のみが高レベルになり、出力データD3、D2、D1、D0がそれぞれ低レベル、高レベル、低レベル、高レベルの場合（２進データの“５”）、入力データIND5のみが高レベルになる。
【００３５】
上述した入出力インタフェース回路では、以下に示すように、送信側の論理値（多値）が、一つの信号線（ノードOUT）を介して受信側に伝達され、復元される。
先ず、送信側において、論理値に応じた出力電流IOUTが発生する。出力電流IOUTにより、受信側の入力回路２４における一方の差動入力端子に接続されたノードOUTが所定の電圧になる。出力データD3〜D0に応じてノードOUTを流れる電流を制御するため、ノードOUTは、高速に所定の電圧になる。一方、１５個の入力回路２４における他方の差動入力端子に接続されたノードREFは、参照電流IREF14.5〜IREF0.5に応じて所定の電圧になる。そして、ノードOUTの電圧とノードREFの電圧とが比較され、比較結果が入力結果RSL15〜RSL1として出力される。そして、入力結果RSL15〜RSL1に応じて送信側から伝達された多値データが、１６通りの入力データIND15〜IND0のいずれかとして復元される。すなわち、送信側で発生した出力電流IOUTと受信側で発生した参照電流IREF14.5〜0.5とをそれぞれ比較することで、送信側から伝達された多値データが復元される。
【００３６】
以上、本実施形態の入出力インタフェース回路および入出力インタフェース回路を有する半導体装置では、受信側の半導体装置に形成された複数の電流比較部２４により、送信側からの出力電流IOUTと参照電流IREF14.5〜0.5とをそれぞれ比較し、この比較結果に基づいて、受信側で論理値を復元できる。すなわち、ノードOUTの信号線を流れる電流値を相違させることで、多値情報を送信側から受信側に伝達できる。
【００３７】
受信側に複数の電流比較部２４を形成したので、送信側からの出力電流IOUTと複数の参照電流IREF14.5〜0.5との大小をそれぞれ容易に比較できる。電流比較部２４の動作範囲に合わせて、出力電流IOUTの範囲を設定できるため、各電流比較部２４を送信側からの出力電流IOUTの値に応じて微調整する必要はない。この結果、入力回路１２のレイアウトデータ等の設計データを共通にできる。
【００３８】
送信側で論理値D3〜D0を電流値IOUTに変換し、受信側で電流IOUTの大小をノードOUTの電圧値として比較して論理値を復元するため、高速の多値入出力インタフェース回路を構成できる。また、電圧を分割していた従来に比べ、多値のビット数を容易に増やすことができる。この結果、データ転送速度を向上できる。
一つの信号線（ノードOUT）を介して多値情報が伝達できるため、半導体装置の入出力端子数（パッド数）を少なくできる。パッド数が減るため、両半導体装置のチップサイズを低減できる。
【００３９】
送信側の半導体装置において、出力回路１０の電流発生部２０に、駆動能力を順次大きくした複数のnMOS２０ａ〜２０ｄを形成し、nMOS２０ａ〜２０ｄの入力に、２進数で表された論理値の各ビット（D3〜D0）を供給した。このため、複数ビットからなる論理値を、容易に出力電流IOUTに変換し、外部に入出力できる。
【００４０】
図６は、本発明の入出力インタフェース回路、入出力インタフェースおよび入出力インタフェース回路を有する半導体装置の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４１】
この実施形態では、第１の実施形態の出力回路１０の電流発生部２０の代わりに、出力回路３４の電流発生部３６が形成され、第１の実施形態の入力回路１２の電流源２６の代わりに入力回路３８の電流源４０が形成され、第１の実施形態の参照電流発生部１６の代わりに参照電流発生部４２が形成されている。また、参照電流発生部４２を制御する補正回路４４が新たに形成されている。すなわち、送信側の半導体装置に、出力回路３４の電流発生部３６と、補正回路４４の基準電流発生部４６の一部とが形成され、受信側の半導体装置に出力回路３４の電流源２２と、補正回路４４の基準電流発生部４６の別の一部、補正部４８およびダミー電流発生部５０と、１５個の入力回路３８と、クロックバッファ１４と、参照電流発生部４２と、データ復元部１９とが形成されている。各半導体装置は、シリコン基板上にCMOSプロセスを使用して形成されている。
【００４２】
図７は、出力回路３４の詳細を示している。
出力回路３４は、第１の実施形態の電流発生部２０のnMOS２０ｅの代わりに、高抵抗R1が形成されている。その他の構成は、第１の実施形態の出力回路１０と同一である。
図８は、入力回路３８の詳細を示している。
【００４３】
入力回路３８の電流源４０は、第１の実施形態の電流源２６に一端が接地線VSSに接続された高抵抗R2を付加して形成されている。その他の構成は、第１の実施形態の入力回路３８と同一である。
【００４４】
図９は、参照電流発生部４２の詳細を示している。
参照電流発生部４２は、第１の実施形態の参照電流発生部１６のnMOSのゲートに、補正部４８の出力ノードVREFGを接続して形成されている。その他の構成は、第１の実施形態の参照電流発生部１６と同一である。
図１０は、補正回路４４の詳細を示している。
【００４５】
補正回路４４の基準電流発生部４６は、出力回路３４の電流発生部３６と同一のnMOSおよび高抵抗R1と、出力回路３４の電流源２２と同一のpMOSとを有している。各nMOSのゲートは、電源線VIIに接続されている。すなわち、基準電流発生部４６は、出力データが論理値“１５”のときの出力回路３４の動作を模したダミー回路である。基準電流発生部４６の出力ノードOUT1には、論理値“１５”に対応する出力電流IOUT1が発生する。
【００４６】
補正回路４４の補正部４８は、pMOSで構成されたカレントミラー部と、nMOSで構成された差動入力部とを有している。差動入力部の一方のnMOSのゲートには、出力ノードOUT1が接続され、他方のnMOSのゲートには、ダミー電流発生部５０の出力ノードOUT2が接続されている。pMOSのソースには、電源電圧VIIより高い昇圧電圧VPPが供給されている。このため、nMOSのゲートに電源電圧VII以上の電圧が入力されても、補正部４８は、正しく動作する。すなわち、基準電流発生部４６とダミー電流発生部５０とを等価にできる。
【００４７】
補正回路４４のダミー電流発生部５０は、出力回路３４の電流発生部３６と同一のnMOSおよび高抵抗R1と、出力回路３４の電流源２２と同一のpMOSとを有している。各nMOSのゲートは、補正部４８の出力ノードVREFGに接続されている。
上述した補正回路４４は、送信側の半導体装置と受信側の半導体装置とで、製造条件等の相違によりトランジスタ等の特性が異なってしまった場合、あるいは両半導体装置の電源電圧が相違する場合、動作温度の相違する場合に有効に作用する。
【００４８】
例えば、送信側の半導体装置のトランジスタの能力が大きい場合、図６に示した電流発生部３６で発生する出力電流IOUTは、理想的な製造条件で製造されたnMOSを流れる電流より大きくなる。このため、図７に示した出力回路３４のnMOSの駆動能力の相対値（数値1〜8）は、それぞれ図９に示した参照電流発生部４２におけるnMOSの駆動能力の相対値（数値14.5〜0.5）に比べずれてしまう。この結果、電流比較部２４での比較が正常に行われない可能性がある。
【００４９】
補正回路４４の基準電流発生部４６のnMOSのサイズは、電流発生部３６のnMOSのサイズと同一であるため、電流発生部３６の駆動能力とともに基準電流発生部４６の駆動能力も大きくなる。したがって、補正回路４４における基準電流発生部４６のnMOSの駆動能力は、ダミー電流発生部５０のnMOSの駆動能力より大きくなり、出力電流IOUT1は、出力電流IOUT2より大きくなる。
【００５０】
補正部４８は、ノードOUT2の電圧より低いノードOUT1の電圧を受け、出力ノードVREFGの電圧を上昇させる。出力ノードVREFGの上昇は、ダミー電流発生部５０の出力電流IOUT2が増えてノードOUT1、OUT2の電圧が等しくなるまで行われる。出力ノードVREFGの上昇により、参照電流発生部４２における各nMOSの駆動能力が大きくなる。すなわち、参照電流発生部４２の電流供給能力が補正される。この結果、製造条件の相違にかかわりなく、送信側の電流発生部３６の電流供給能力と、受信側の参照電流発生部４２の電流供給能力とが等しくなり、電流比較部２４において、正しい比較が行われる。
【００５１】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、補正回路４４により、受信側の参照電流発生部４２が発生する参照電流IREF14.5〜IREF0.5の値を、送信側の電流発生部３６の電流供給能力に応じて補正したので、送信側および受信側の半導体装置の製造条件の相違、電源電圧の相違、動作温度の相違にかかわりなく、送信側から伝達される多値データを受信側で正しく復元できる。
【００５２】
なお、上述した実施形態では、出力データD3〜D0を受信側に伝達した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、アドレス、コマンド、あるいは制御信号を多値データとして受信側に伝達してもよい。多値データは、４ビットに限らず、２ビット、８ビットでもよい。
上述した実施形態では、送信側と受信側とを別の半導体装置に形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、一つの半導体装置内に送信側と受信側とを形成してもよい。送信側と受信側が同一の半導体装置内に形成される場合、論理値を伝達する信号線パターンの本数を少なくできる。信号線パターンのレイアウト面積が減るため、チップサイズを低減できる。
【００５３】
上述した実施形態では、送信側から伝達された多値データを、受信側で複数の参照データと比較した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、送信側から伝達される情報（多値に限定されない）の大小を、受信側で比較するだけでもよい。このとき、上述した補正回路４４と同等の補正回路を形成し、参照電流を送信側の電流発生部の電流供給能力に応じて補正してもよい。（請求項３に対応する。）
以上の実施形態において説明した発明を整理して、付記として開示する。
【００５４】
（付記１）  複数の論理値にそれぞれ対応して出力電流を生成する電流発生部を送信側に備え、
複数の参照電流を生成する参照電流発生部と、
前記参照電流と前記出力電流とをそれぞれ比較する複数の電流比較部とを受信側に備え、
前記電流比較部での比較結果に基づいて、前記受信側で前記論理値を復元することを特徴とする入出力インタフェース回路。
【００５５】
（付記２）  付記１記載の入出力インタフェース回路において、
前記電流比較部の数および前記参照電流発生部が生成する前記参照電流の数は、前記論理値が取り得る数より一つ少なく、
前記各参照電流の値は、隣り合う前記出力電流の値の間にそれぞれ設定されていることを特徴とする入出力インタフェース回路。
【００５６】
（付記３）  付記１記載の入出力インタフェース回路において、
前記送信側と前記受信側とは、それぞれ別のデバイスに形成され、
前記電流発生部に使用される素子と同一または等価の素子を使用して出力側基準電流を生成する基準電流発生部を前記送信側に備え、
前記基準電流発生部と同一または等価に構成され、入力側基準電流を生成するダミー電流発生部と、
前記出力側基準電流および前記入力側基準電流の差に基づいて前記参照電流発生部を制御し、前記参照電流の値を補正する補正部とを前記受信側に備えていることを特徴とする入出力インタフェース回路。
【００５７】
（付記４）  付記１記載の入出力インタフェース回路において、
前記送信側と前記受信側とは、それぞれ別のデバイスに形成され、
前記送信側の前記電流発生部に電流を供給する電流源と、前記受信側の前記参照電流発生部に電流を供給する電流源とを、前記受信側に備えていることを特徴とする入出力インタフェース回路。
【００５８】
（付記５）  付記１記載の入出力インタフェース回路において、
前記電流発生部は、駆動能力を順次大きくした複数のトランジスタを有し、
前記トランジスタの入力には、２進数で表された前記論理値の各ビットがそれぞれ供給され、
前記論理値に応じてオンする前記トランジスタに基づいて、前記出力電流が生成されることを特徴とする入出力インタフェース回路。
【００５９】
（付記６）  付記１記載の入出力インタフェース回路において、
前記電流比較部は、前記送信側で使用されるタイミング信号に同期して前記出力電流と前記参照電流とを比較することを特徴とする入出力インタフェース回路。
（付記７）  論理値に対応して出力電流を生成する電流発生部と、
前記電流発生部に使用される素子と同一または等価の素子を使用して出力側基準電流を生成する基準電流発生部とを送信側デバイスに備え、
参照電流を生成する参照電流発生部と、
前記参照電流および前記出力電流を比較する電流比較部と、
前記基準電流発生部と同一または等価に構成され入力側基準電流を生成するダミー電流発生部と、
前記出力側基準電流および前記入力側基準電流の差に基づいて前記参照電流発生部を制御し、前記参照電流の値を補正する補正部とを受信側デバイスに備えていることを特徴とする入出力インタフェース。
【００６０】
（付記８）  入出力インタフェース回路を有する半導体装置であって、
前記入出力インタフェース回路は、複数の参照電流を生成する参照電流発生部と、前記参照電流と外部から供給される論理値に応じた出力電流とをそれぞれ比較する複数の電流比較部とを備え、
前記電流比較部の比較結果に基づいて、前記受信側で前記論理値を復元することを特徴とする入出力インタフェース回路を有する半導体装置。
【００６１】
（付記９）  入出力インタフェース回路を有する半導体装置であって、
前記入出力インタフェース回路は、駆動能力を順次大きくした複数のトランジスタを有する電流発生部を備え、
前記トランジスタの入力には、２進数で表された前記論理値の各ビットがそれぞれ供給され、
前記論理値に応じてオンする前記トランジスタに基づいて、外部に入出力する出力電流が生成されることを特徴とする入出力インタフェース回路を有する半導体装置。
【００６２】
付記２の入出力インタフェース回路では、電流比較部の数および参照電流発生部が生成する参照電流の数は、論理値が取り得る数より一つ少なくされている。各参照電流値は、隣り合う出力電流値の間にそれぞれ設定されている。このため、電流比較部の数を最小限にできる。
付記４の入出力インタフェース回路では、送信側と受信側とは、それぞれ別のデバイスに形成されている。入出力インタフェース回路は、送信側の電流発生部に電流を供給する電流源と、受信側の参照電流発生部に電流を供給する電流源とを、ともに受信側に備えている。このため、両電流源の電流供給能力は、同一になる。この結果、出力電流と参照電流との相関関係を高い精度で維持できる。
【００６３】
付記５の入出力インタフェース回路では、電流発生部は、駆動能力を順次大きくした複数のトランジスタを有している。トランジスタの入力には、２進数で表された論理値の各ビットがそれぞれ供給される。出力電流は、論理値に応じてオンするトランジスタに基づいて生成される。このため、複数ビットからなる論理値を、容易に出力電流に変換できる。
【００６４】
付記６の入出力インタフェース回路では、電流比較部は、送信側で使用されるタイミング信号に同期して出力電流と参照電流とを比較する。すなわち、送信側に同期した所定のタイミングで精度よく出力電流と参照電流とを比較できる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００６５】
【発明の効果】
本発明では、信号線を流れる電流値を相違させることで、多値のディジタル情報を送信側から受信側に伝達できる。電圧を分割していた従来に比べ、高速の多値入出力インタフェースを構成できる。すなわち、データ転送速度を向上できる。デバイスの入出力端子数を少なくでき、両デバイスのチップサイズを低減できる。
【００６６】
本発明では、出力電流と参照電流との相関関係のずれを、出力側基準電流と入力側基準電流との差に基づいて補正でき、受信側において、論理値を確実に復元できる。
本発明では、出力電流と参照電流との相関関係のずれを、出力側基準電流と入力側基準電流との差に基づいて補正でき、受信側において、参照電流および出力電流の大小を確実に比較できる。
【００６７】
本発明では、複数の電流比較部を使用することで、送信側からの出力電流と複数の参照電流との大小をそれぞれ容易に比較できる。半導体装置の入力端子数を少なくでき、チップサイズを低減できる。
本発明では、複数ビットからなる論理値を、容易に出力電流に変換し、外部に入出力できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１の出力回路の詳細を示す回路図である。
【図３】図１の入力回路の詳細を示す回路図である。
【図４】図１の参照電流発生部の詳細を示す回路図である。
【図５】図１のデータ復元部の詳細を示す回路図である。
【図６】本発明の第２の実施形態を示すブロック図である。
【図７】図６の出力回路の詳細を示す回路図である。
【図８】図６の入力回路の詳細を示す回路図である。
【図９】図６の参照電流発生部の詳細を示す回路図である。
【図１０】図６の補正回路の詳細を示す回路図である。
【図１１】従来の多値入出力インタフェース回路を示すブロック図である。
【図１２】図１１の電圧比較部を示す回路図である。
【図１３】図１１のデータ復元部を示す回路図である。
【符号の説明】
１０  出力回路
１２  入力回路
１４  クロックバッファ
１６  参照電流発生部
１８  データ復元部
２０  電流発生部
２２  電流源
２４  電流比較部
２６  電流源
２８  取込回路
３０  ラッチ部
３２  出力部
３４  出力回路
３６  電流発生部
３８  入力回路
４０  電流源
４２  参照電流発生部
４４  補正回路
４６  基準電流発生部
４７  補正部
５０  ダミー電流発生部
CLK  クロック信号
D3〜D0  出力データ
ICLK  内部クロック信号
RSL15〜RSL1  入力結果
IND15〜IND0  入力データ
IOUT  出力電流
IREF14.5〜IREF0.5  参照電流
【図１】
0003721069.tif 000002
【図２】
0003721069.tif 000003
【図３】
0003721069.tif 000004
【図４】
0003721069.tif 000005
【図５】
0003721069.tif 000006
【図６】
0003721069.tif 000007
【図７】
0003721069.tif 000008
【図８】
0003721069.tif 000009
【図９】
0003721069.tif 000010
【図１０】
0003721069.tif 000011
【図１１】
0003721069.tif 000012
【図１２】
0003721069.tif 000013
【図１３】
0003721069.tif 000014