(57)【特許請求の範囲】
【請求項１】
横型バイポーラ・トランジスタと、１層目ＳｉＮ膜よりなる容量絶縁膜を有するＭＩＳ容量と、薄膜抵抗素子とが共通の半導体基板上に混載され、前記横型バイポーラ・トランジスタのエミッタ取出し電極とコレクタ取出し電極、および前記薄膜抵抗素子の抵抗層を構成する共通の半導体膜に、Ｔｉ系バリヤメタルと導電材料膜の積層膜よりなる上層配線がコンタクトされた半導体装置において、
前記横型バイポーラ・トランジスタのエミッタ取出し電極とコレクタ取出し電極、および前記薄膜抵抗素子の抵抗層を構成する共通の半導体膜の少なくともコンタクト形成面側が、２層目ＳｉＮ膜とを介してＳｉＯｘ系層間絶縁膜に被覆されてなることを特徴とする半導体装置。
【請求項２】
前記エミッタ取出し電極と前記コレクタ取出し電極の下層側のＳｉＯｘ系層間絶縁膜の表面にも前記１層目ＳｉＮ膜が保護膜として残されてなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板上に縦型バイポーラ・トランジスタが混載され、そのベース取出し電極が前記半導体膜を用いて形成されてなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
横型バイポーラ・トランジスタと、ＭＩＳ容量と、薄膜抵抗素子とを共通の半導体基板上に混載する半導体装置の製造方法であって、
前記半導体基板上にＳｉＯｘ系材料よりなる１層目層間絶縁膜を成膜し、この１層目層間絶縁膜をパターニングして前記ＭＩＳ容量の容量窓を開口する第１工程と、基体の全面に１層目ＳｉＮ膜を成膜し、この１層目ＳｉＮ膜をパターニングして前記容量窓を被覆する容量絶縁膜を形成する第２工程と、前記１層目層間絶縁膜をパターニングして前記横型バイポーラ・トランジスタの取出し電極窓を開口する第３工程と、基体の全面に半導体膜を形成し、この半導体膜をパターニングして前記取出し電極窓を被覆するエミッタ取出し電極とコレクタ取出し電極、前記ＭＩＳ容量の容量上部電極、および前記薄膜抵抗素子の抵抗層を形成する第４工程と、基体の全面を２層目ＳｉＮ膜とＳｉＯｘ系材料よりなる２層目層間絶縁膜で順次被覆し、これらの膜をパターニングして少なくとも前記エミッタ取出し電極、前記コレクタ取出し電極、前記容量上部電極、前記薄膜抵抗素子の抵抗層にそれぞれ臨む接続孔を開口する第５工程と、前記接続孔を埋め込む上層配線を、Ｔｉ系バリヤメタルと導電材料膜をこの順に積層してなる積層膜を用いて形成する第６工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２工程では、前記容量絶縁膜と同時に前記横型バイポーラ・トランジスタの形成領域にも前記１層目ＳｉＮ膜を保護膜として残し、前記第３工程ではこの１層目ＳｉＮ膜と１層目層間絶縁膜とを同時にパターニングして前記取出し電極窓を開口することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第３工程では前記１層目層間絶縁膜のパターニングにより縦型バイポーラ・トランジスタのベース窓を同時に開口し、前記第４工程では前記半導体膜のパターニングにより該縦型バイポーラ・トランジスタのベース取出し電極を同時に形成することにより、前記半導体基板上に縦型バイポーラ・トランジスタを混載することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＡＳＩＣ（特定用途向けＩＣ）やロジックＬＳＩの分野では、共通の半導体基板上にバイポーラ・トランジスタ、ＭＩＳ容量、薄膜抵抗等の種々の素子を混載することが一般に行われている。
かかる半導体装置の従来の典型的な製造プロセスを、図９ないし図１２を参照しながら説明する。なお、これらの図面では紙面の都合で単一の半導体基板を上下２段に分けて記載し、上段には縦型ＮＰＮバイポーラ・トランジスタ（以下、Ｖ−ＮＰＮＴｒと表記する。）と横型ＰＮＰバイポーラ・トランジスタ（以下、Ｌ−ＰＮＰＴｒと表記する。）の形成領域、下段にはＭＩＳ容量とポリシリコン抵抗の形成領域をそれぞれ示す。また、図中で使用する符号において、アルファベットの添字ＶはＶ−ＮＰＮＴｒ、添字ＬはＬ−ＰＮＰＴｒ、添字ＭはＭＩＳ容量、添字Ｒはポリシリコン抵抗の各素子に関連する構造または部材であることを表し、添字Ｂはベース、添字Ｅはエミッタ、添字Ｃはコレクタの各領域に関連する構造または部材であることを表す。なおこれらの表記は、後述の実施例を説明するための図１ないし図８でも同じとする。
【０００３】
図９は、Ｖ−ＮＰＮＴｒ、Ｌ−ＰＮＰＴｒ、ＭＩＳ容量、ポリシリコン抵抗が同一基板上に混載された半導体装置の製造プロセスにおいて、基板上に形成された１層目層間絶縁膜２７（ＳｉＯｘ）にＭＩＳ容量の形成部位を規定するための容量窓２７Ｍを開口し、この容量窓２７Ｍを被覆するごとくＳｉＮ膜をパターニングして容量絶縁膜２８Ｍを形成した状態を示している。
【０００４】
ここまでの工程は、概略以下のとおりである。まず、ｐ型Ｓｉ基板２１（ｐ−Ｓｕｂ）の表層部にｎ型不純物とｐ型不純物とを選択的に導入してそれぞれ埋込み層２２Ｖ，２２Ｌ（ｎ+ −ＢＬ）とチャネル・ストップ２３を形成した後、基板の全面にｎ型エピタキシャル層２４（ｎ−Ｅｐｉ）を形成する。公知のＬＯＣＯＳ法によりフィールド酸化膜２５を形成した後、素子形成領域の一部に選択的にｎ型不純物を導入し、Ｖ−ＮＰＮＴｒのコレクタ取出し領域２６ＶＣ、Ｌ−ＰＮＰＴｒのベース取出し領域２６ＬＢ、およびＭＩＳ容量の容量下部領域２６Ｍを形成する。
不純物活性化アニールを行った後、基体の全面にＳｉＯｘ膜よりなる層間絶縁膜２７を堆積させ、この膜をパターニングして容量窓２７Ｍを形成する。さらに、基体の全面にＳｉＮ膜を堆積させ、この膜をパターニングして上記容量窓２７Ｍを被覆する容量絶縁膜２８Ｍを形成する。
【０００５】
次に、図１０に示されるように、上記１層目層間絶縁膜のパターニングを行い、バイポーラ・トランジスタの取出し電極窓を開口する。この取出し電極窓とは、Ｖ−ＮＰＮＴｒのベース窓２７ＶＢ、Ｌ−ＰＮＰＴｒのコレクタ窓２７ＬＣ、同じくＬ−ＰＮＰＴｒのエミッタ窓２７ＬＥである。
次に、この基体の全面を１層目ポリシリコン膜（１−ｐｏｌｙＳｉ）で被覆し、この膜にｐ型不純物を導入する。この１層目ポリシリコン膜を上記の取出し電極窓の部分に残すようにパターニングし、Ｖ−ＮＰＮＴｒのベース取出し電極２９ＶＢ、Ｌ−ＰＮＰＴｒのコレクタ取出し電極２９ＬＣとエミッタ取出し電極２９ＬＥ、ＭＩＳ容量の容量上部電極２９Ｍ、およびポリシリコン抵抗の抵抗層２９Ｒをそれぞれ形成する。
【０００６】
次に、図１１に示されるように、基体の全面に２層目層間絶縁膜３１（ＳｉＯｘ）を堆積させ、Ｖ−ＮＰＮＴｒの形成領域にエミッタ窓３１ＶＥを開口し、真性ベース領域を形成するためのｐ型不純物のイオン注入を行う。次に、サイドウォール形成用のＳｉＯｘ膜を全面堆積させ、不純物拡散アニールを行ってＶ−ＮＰＮＴｒのグラフト・ベース領域３３ＶＢと真性ベース領域３２、Ｌ−ＰＮＰＴｒのコレクタ領域３３ＬＣとエミッタ領域３３ＬＥをそれぞれ形成する。次に、上記サイドウォール形成用のＳｉＯｘ膜を異方的にエッチバックして上記エミッタ窓３１ＶＥの内壁面にサイドウォール３４を形成する。続いて基体の全面に２層目ポリシリコン膜（２−ｐｏｌｙＳｉ）を堆積させ、この膜にｎ型不純物を導入する。アニールを行ってこのｎ型不純物を活性領域へ拡散させることによりＶ−ＮＰＮＴｒのエミッタ領域３６を形成した後、上記２層目ポリシリコン膜をパターニングしてエミッタ取出し電極３５ＶＥを形成する。
【０００７】
次に、図１２に示されるように、上記２層目層間絶縁膜３１あるいは、これに加えて１層目層間絶縁膜２７のドライエッチングを行うことにより、各取出し電極あるいは基板内の取出し領域に臨むコンタクトホールを開口する。次に、基体の全面にＴｉ系バリヤメタル３６およびＡｌ系導電膜の積層膜を成膜し、この積層膜をパターニングすることにより、Ｖ−ＮＰＮＴｒのベース電極３７ＶＢとエミッタ電極３７ＶＥとコレクタ電極３７ＶＣ、Ｌ−ＰＮＰＴｒのエミッタ電極３７ＬＥとコレクタ電極３７ＬＣとベース電極３７ＬＢ、ＭＩＳ容量の容量接続電極３７Ｍ、およびポリシリコン抵抗の抵抗接続電極３７Ｒをそれぞれ形成する。最後に、図示されないパッシベーション膜で基体の全面を被覆し、半導体装置を完成する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述のようにして製造された半導体装置においては、Ｌ−ＰＮＰＴｒの特性劣化がしばしば問題となる。
Ｌ−ＰＮＰＴｒでは、エミッタ領域３３ＬＥとこれをリング状に取り巻くコレクタ領域３３ＬＣとの間のｎ型エピタキシャル層２４の表層部をベース活性領域として使用するので、この領域の結晶性が素子特性に大きな影響を及ぼす。一般に、この領域のＳｉ結晶格子中のダングリング・ボンドが終端原子で終端されている割合が高いほど界面準位密度が低下し、リーク電流やノイズが少なく、高速動作の可能なＬ−ＰＮＰＴｒとなる。
【０００９】
この終端原子とは通常、ＳｉＯｘ系の層間絶縁膜から供給される水素（Ｈ）原子である。ＳｉＯｘ系の層間絶縁膜は多くの場合、ＳｉＨ4 やＴＥＯＳ（テトラエトキシシラン）を用いるＣＶＤにより成膜されるので、これらの原料ガスの構成原子であるＨ原子が層間絶縁膜中にもかなり取り込まれ、これが拡散してｎ型エピタキシャル層にオートドープされるのである。したがって、層間絶縁膜中から十分量のＨ原子が供給されれば、Ｌ−ＰＮＰＴｒの特性は自ずと良好に調整されることになる。
【００１０】
ところで、近年の微細なデザイン・ルールにもとづいて製造される半導体装置では、Ａｌ系配線と下地の取出し電極との合金化反応や拡散層の突抜けによるｐｎ接合破壊を防止するために、コンタクト部にＴｉ系バリヤメタルが使用されている。Ｔｉ系バリヤメタルの一般的な構成は、Ｓｉ系の下地材料に対してオーミック・コンタクトを達成するためのＴｉ膜と、該Ｔｉ膜に比べてバリヤ性に優れるＴｉＮ膜やＴｉＷ膜との積層系とされる。
ところが、ＴｉはＨの吸蔵能が極めて高い金属であるため、Ｔｉ系バリヤメタルの存在により、層間絶縁膜からｎ型エピタキシャル層へ供給されるべきＨ原子が不足し、Ｌ−ＰＮＰＴｒの特性が劣化するという問題が生じている。この問題は今後、層間絶縁膜の耐湿性や誘電率を向上させる観点から膜中の残留Ｈ原子が低減され、また層間絶縁膜そのものの厚さも低誘電率材料を用いて薄膜化される傾向にあることを考えると、ますます深刻化する。
【００１１】
そこで、この問題を解決するために、ＳｉＮ膜をパターニングしてＭＩＳ容量の容量絶縁膜２８Ｍを形成する際に、Ｌ−ＰＮＰＴｒの形成領域にも同時に保護膜を形成することが提案されている。この場合の半導体装置の製造プロセス例を、図１３ないし図１５を参照しながら説明する。なお、これらの図面で使用する符号は、前掲の図９ないし図１２と共通である。
【００１２】
図１３は、前掲の図９に示される基体に、Ｌ−ＰＮＰＴｒ領域の保護膜２８Ｌが追加された状態を示している。この保護膜２８Ｌは、容量絶縁膜２８Ｍと共通のＳｉＮ膜をパターニングすることにより形成されたものである。
上記保護膜２８Ｌは、次工程の取出し電極窓の開口において１層目層間絶縁膜２７と一緒にパターニングされる。図１４は、このパターニングにより形成されたコレクタ窓２７ＬＣとエミッタ窓２７Ｌに、それぞれコレクタ取出し電極２９ＬＣとエミッタ取出し電極２９ＬＥを被着させた状態を示している。
この後、図１５に示されるような上層配線の形成までを、前述と同様のプロセスにより行う。
【００１３】
このようにして完成された半導体装置では、図１５からも明らかなように、Ｌ−ＰＮＰＴｒの形成領域において１層目層間絶縁膜２７の表面にもＳｉＮ膜からなる保護膜２８Ｌが残された状態となっている。したがって、この保護膜２８Ｌの膜厚が十分に大きければ、１層目層間絶縁膜２７からＴｉ系バリヤメタル３６に至るＨ原子の拡散経路はこの保護膜２８Ｌで遮断されることになり、ｎ型エピタキシャル層２４の表面近傍のダングリングボンドは１層目層間絶縁膜２７から供給されるＨ原子により効率良く終端されるようになる。
【００１４】
しかし、上記保護膜２８ＬはＭＩＳ容量の容量絶縁膜２８Ｍと共通のＳｉＮ膜を用いて形成されるため、膜厚を十分に大きく確保しにくいという問題がある。すなわち、近年の半導体装置では、集積度の上昇に伴って個々の素子の占有面積が縮小されており、ＭＩＳ容量についても少ない面積で高容量を確保することが要求されている。この要求に応えるためには、容量絶縁膜２８Ｍの膜厚を減ずることが有効であるが、このとき、保護膜２８Ｌも当然薄くなる。しかし、あまり薄くなるとある臨界厚さにおいて保護膜２８ＬがＨ原子の拡散を遮断できなくなり、Ｌ−ＰＮＰＴｒの特性が急激に低下する。したがって、Ｌ−ＰＮＰＴｒの特性確保を優先すると、ＭＩＳ容量の高容量化が図れないという問題が生ずる。
【００１５】
さらに、Ｔｉ系バリヤメタル３６によるＨ原子の吸い上げは、上述の層間絶縁膜からに限られず、半導体膜からも生ずる。図１２や図１５に示される半導体装置においては、ポリシリコン抵抗の抵抗層２９Ｒと２層目層間絶縁膜３１とが直接に接触しているが、この２層目層間絶縁膜３１はＴｉ系バリヤメタル３６が抵抗層２９Ｒから膜中のＨ原子を吸い上げる際の通路となってしまい、この結果ポリシリコン抵抗の抵抗値が上昇あるいは変動する。
【００１６】
このように、従来の半導体装置の構造および製造方法では、Ｌ−ＰＮＰＴｒや薄膜抵抗素子の特性変動を防止しながら配線の信頼性を高めたりＭＩＳ容量の単位面積当たりの容量を増大させることが困難であった。そこで本発明は、これらの問題を解決し、Ｌ−ＰＮＰＴｒとＭＩＳ容量と薄膜抵抗素子とをいずれの特性も良好に保ちながら共通基板上に混載させた半導体装置と、これを製造する方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、横型バイポーラ・トランジスタと、１層目ＳｉＮ膜よりなる容量絶縁膜を有するＭＩＳ容量と、薄膜抵抗素子とが共通の半導体基板上に混載され、前記横型バイポーラ・トランジスタのエミッタ取出し電極とコレクタ取出し電極、および前記薄膜抵抗素子の抵抗層を構成する共通の半導体膜に、Ｔｉ系バリヤメタルと導電材料膜の積層膜よりなる上層配線がコンタクトされた半導体装置において、前記横型バイポーラ・トランジスタのエミッタ取出し電極とコレクタ取出し電極、および前記薄膜抵抗素子の抵抗層を構成する共通の半導体膜の少なくともコンタクト形成面側が、２層目ＳｉＮ膜とを介してＳｉＯｘ系層間絶縁膜に被覆された構成をとることで、上述の目的を達するものである。すなわち、かかる構成は、上記ＳｉＯｘ系層間絶縁膜と上記２層目ＳｉＮ膜に開口される接続孔を介してコンタクトされる上層配線にＴｉ系バリヤメタルが含まれる場合に、極めて有効である。また上述の構成に加え、下層側のＳｉＯｘ系層間絶縁膜の表面に上記１層目ＳｉＮ膜よりなる保護膜が残されていても良い。なお、前記半導体基板上には上記の３つの素子に加え、さらにＶ−ＮＰＮＴｒが混載されていても良い。この場合のＶ−ＮＰＮＴｒのベース取出し電極は、前記半導体膜を用いて形成することができる。
【００１８】
上述のような本発明の半導体装置を製造するには、まず半導体基板上に成膜されたＳｉＯｘ系の１層目層間絶縁膜に容量窓を開口し、１層目ＳｉＮ膜をパターニングして上記容量窓に容量絶縁膜を被着させ、次に上記１層目層間絶縁膜およびこの上に成膜される半導体膜のパターニングをそれぞれ経てＬ−ＰＮＰＴｒのエミッタ取出し電極とコレクタ取出し電極、ＭＩＳ容量の容量上部電極、および薄膜抵抗素子の抵抗層を同時に形成する。これらの半導体膜パターンの全面を一旦、上記１層目ＳｉＮ膜とは別の２層目ＳｉＮ膜で被覆し、しかる後に基体の全面をＳｉＯｘ系の２層目層間絶縁膜で被覆し、これら２層目層間絶縁膜と２層目ＳｉＮ膜とをパターニングして少なくとも上記の半導体膜パターンに臨む接続孔を開口し、この接続孔を、Ｔｉ系バリヤメタルと導電材料膜をこの順に積層してなる積層膜を用いて形成した上層配線で埋め込む。
【００１９】
ここで、１層目ＳｉＮ膜をパターニングして容量絶縁膜を形成する際には、この膜をＬ−ＰＮＰＴｒの形成領域にも保護膜として残して良い。この場合には、上記１層目層間絶縁膜のパターニング時に、この１層目ＳｉＮ膜を一緒にパターニングすることになる。
なお、前記半導体基板上にはさらにＶ−ＮＰＮＴｒを混載しても良い。この場合には、Ｖ−ＮＰＮＴｒのベース窓を上記１層目層間絶縁膜のパターニング時に同時に開口することができ、またＶ−ＮＰＮＴｒのベース取出し電極を上記半導体膜を用いて形成することができる。
【００２０】
【発明の実施の形態】
本発明は、Ｌ−ＰＮＰＴｒ（横型バイポーラ・トランジスタ）と、１層目ＳｉＮ膜よりなる容量絶縁膜を有するＭＩＳ容量と、薄膜抵抗素子とが共通の半導体基板上に混載され、前記Ｌ−ＰＮＰＴｒのエミッタ取出し電極とコレクタ取出し電極、および前記薄膜抵抗素子の抵抗層を構成する共通の半導体膜に、Ｔｉ系バリヤメタルと導電材料膜の積層膜よりなる上層配線がコンタクトされた半導体装置において、前記Ｌ−ＰＮＰＴｒのエミッタ取出し電極とコレクタ取出し電極、および前記薄膜抵抗素子の抵抗層を構成する共通の半導体膜の少なくともコンタクト形成面側が、２層目ＳｉＮ膜とを介してＳｉＯｘ系層間絶縁膜に被覆された構成としたものである。すなわち、Ｌ−ＰＮＰＴｒの取出し電極や薄膜抵抗素子の抵抗層を構成する半導体膜と、その下の１層目層間絶縁膜との間に１層目ＳｉＮ膜を用いて設けられていた従来の保護膜の機能を、基本的に該半導体膜とその上の２層目層間絶縁膜との間に設けられる２層目ＳｉＮ膜に置き換えるものである。上記２層目ＳｉＮ膜は、容量絶縁膜としても用いられる１層目ＳｉＮ膜とは異なり、その厚さをＭＩＳ容量の素子性能とは無関係に設定することができる。したがって、２層目ＳｉＮ膜さえ十分な厚さに形成されていれば、Ｔｉ系バリヤメタルによる１層目層間絶縁膜やｎ型エピタキシャル層からのＨ原子の吸い上げを防止することができ、これによりＬ−ＰＮＰＴｒのベース領域における界面準位密度を減じ、素子性能の劣化を防止することができる。
【００２１】
また、従来の半導体装置では薄膜抵抗素子のコンタクト形成面側は２層目層間絶縁膜に直接に接触していたが、本発明ではこの側も２層目ＳｉＮ膜で被覆される。したがって半導体層に含まれるＨ原子が２層目層間絶縁膜を通過してＴｉ系バリヤメタルに吸収される割合が減少し、薄膜抵抗素子の特性の劣化や変動も防止される。
【００２２】
【実施例】
以下、本発明を適用してＶ−ＮＰＮＴｒ、Ｌ−ＰＮＰＴｒ、ＭＩＳ容量、ポリシリコン抵抗の４素子を混載した半導体装置と、その製造プロセスについて、図１ないし図８を参照しながら説明する。
【００２３】
まず、本発明の半導体装置の構成例を、図８に示す。
この半導体装置は、共通のＳｉ基板１上にＶ−ＮＰＮＴｒ、Ｌ−ＰＮＰＴｒ、ＭＩＳ容量、ポリシリコン抵抗が混載されたものである。ＭＩＳ容量の容量絶縁膜８ＭとＬ−ＰＮＰＴｒの１層目層間絶縁膜７の上に残された保護膜８Ｌとは、共通の１層目ＳｉＮ膜に由来しており、その厚さはＭＩＳ容量の高容量化を十分に図るべく、おおよそ１０〜５０ｎｍの十分に薄い範囲で選択されている。また、Ｖ−ＮＰＮＴｒのベース取出し電極９ＶＢ、Ｌ−ＰＮＰＴｒのコレクタ取出し電極９ＬＣとエミッタ取出し電極９ＬＥ、ＭＩＳ容量の容量上部電極９Ｍ、およびポリシリコン抵抗の抵抗層９Ｒは、共通の１層目ポリシリコン膜（１−ｐｏｌｙＳｉ）を用いて形成されている。この１層目ポリシリコン膜の厚さは約１００〜３００ｎｍであり、ｐ型不純物としてたとえばＢ（ホウ素）を５×１０12〜２×１０13／ｃｍ2 のドース量で含む。
【００２４】
この半導体装置の最大の特色は、これら１層目ポリシリコン膜に由来する各パターンが、２層目ＳｉＮ膜１０を介してＳｉＯｘ系の２層目層間絶縁膜１１に被覆されていること、言い換えれば、２層目層間絶縁膜１１の下地として常に２層目ＳｉＮ膜１０が存在することである。１層目ポリシリコン膜に由来する各パターンに上層配線をコンタクトさせる際には、この２層目層間絶縁膜１１と２層目ＳｉＮ膜１０を同時にパターニングしてコンタクトホールを開口し、この接続孔の内部にＴｉ系バリヤメタルを介してＡｌからなる電極層が被着されることになる。
【００２５】
かかる構成は、Ｌ−ＰＮＰＴｒとポリシリコン抵抗の特性向上をもたらす。
まず、Ｌ−ＰＮＰＴｒのベース領域、すなわち、ｐ+ 型のコレクタ領域１３Ｃとｐ+ 型のエミッタ領域１３ＬＥとの間に挟まれたｎ型エピタキシャル層４の表層部は、１層目層間絶縁膜７と２層目層間絶縁膜１１とに被覆されているが、これら両絶縁膜の中間部には１層目ＳｉＮ膜（１−ＳｉＮ）からなる保護膜８Ｌと２層目ＳｉＮ膜１０とが介在されている。これら２層のＳｉＮ膜は、Ｌ−ＰＮＰＴｒのベース領域とＴｉ系バリヤメタル１６との間にあって、Ｈ原子の膜中拡散のバリヤとして機能する。なお、実質的にバリヤとしてより重要な機能を果たしている膜は２層目ＳｉＮ膜１０の方であり、薄い方の膜である保護膜８Ｌは、本発明では必須ではない。しかし、この保護膜８Ｌの有無にかかわらず、本発明では少なくとも上記２層目ＳｉＮ膜１０の示す優れたバリヤ効果により、１層目層間絶縁膜７の膜中Ｈ原子がＴｉ系バリヤメタル１６に吸収されることがなくなり、Ｈ原子がｎ型エピタキシャル層４のＳｉ原子のダングリングボンドの終端原子として効率良く利用されるようになる。
【００２６】
このようにして製造された半導体装置について特性確認を行ったところ、Ｌ−ＰＮＰＴｒの電流増幅率ｈFEが、２層目ＳｉＮ膜１０を成膜せずに形成されたＬ−ＰＮＰＴｒに比べて約３倍に向上した。
【００２７】
一方、ポリシリコン抵抗においては、１層目ポリシリコン膜からなる抵抗層９Ｒの上には２層目ＳｉＮ膜１０を介して２層目層間絶縁膜１１が積層されており、従来のように抵抗層９Ｒが直接に２層目層間絶縁膜１１と接触されてはいない。したがって、抵抗層９Ｒから膜中のＨ原子がＴｉ系バリヤメタル１６へ吸い上げられる部分はコンタクト部のごく近傍に限られ、その吸い上げ量は従来よりも遥かに少なくなる。
このようにして製造された半導体装置について特性確認を行ったところ、ポリシリコン抵抗の抵抗値は極めて安定していた。これに対し、比較のために２層目ＳｉＮ膜１０を成膜せずに形成されたポリシリコン抵抗では、Ｔｉ系バリヤメタル１６によるＨ原子の吸い上げに起因して抵抗値が１０％程度上昇し、しかもその上昇の割合も一定ではなかった。
【００２８】
次に、上述の半導体装置の製造方法について説明する。
図１は、予め内部に様々な不純物拡散層やフィールド酸化膜５（ＳｉＯｘ）が形成されたｐ型Ｓｉ基板１の全面にＳｉＯｘ系の１層目層間絶縁膜７を形成し、ＭＩＳ容量の形成領域でこの膜をパターニングして容量窓７Ｍを形成した状態を示している。
【００２９】
ここまでの工程を簡単に説明すると、まず、ｐ型〈１１１〉Ｓｉ基板１（ｐ−Ｓｕｂ）の表面に厚さ約３００ｎｍのＳｉＯ2 膜（図示せず。）を熱酸化により形成し、このＳｉＯ2 膜をＶ−ＮＰＮＴｒとＬ−ＰＮＰＴｒの形成領域において開口して気相拡散マスクを形成した。この状態で、Ｓｂ2 Ｏ3 を用いて約１２００℃，０．５〜１時間の条件で気相拡散を行うことにより上記開口を通じてアンチモン（Ｓｂ）を基板内に気相拡散させ、ｎ+ 型の埋込み層２Ｖ，２Ｌ（ｎ+ −ＢＬ）を形成した。この時の埋込み層２Ｖ，２Ｌのシート抵抗ρs はたとえば２０〜５０Ω／□、接合深さｘj は１〜２μｍとした。
【００３０】
次に、上記気相拡散マスクを除去して新たにレジスト・マスク（図示せず。）を形成し、後に素子分離用のフィールド酸化膜５が形成される領域にｐ+ 型のチャネル・ストップ３を形成するため、ホウ素（Ｂ+ ）のイオン注入を行った。このときのイオン加速エネルギーは５０ｋｅＶ，ドース量は４×１０14／ｃｍ2 とした。
【００３１】
次に、レジスト・マスクを除去し、基体の全面にｎ型エピタキシャル層４（ｎ−Ｅｐｉ）を成長させた。このｎ型エピタキシャル層４の抵抗率は１．０７Ωｃｍ，厚さは１．０８μｍとした。
【００３２】
次に、ＬＯＣＯＳ法により基体を選択的に酸化し、フィールド酸化膜５を形成した。このＬＯＣＯＳ法では、まず常法にしたがって基体の全面に厚さ３０ｎｍのパッド酸化膜と厚さ６５ｎｍのＳｉＮ膜とを積層し、この積層膜をパターニングして選択酸化マスクを形成した。続いて、選択酸化後の基体の表面をほぼ平坦とするために、上記選択酸化マスクの開口内に表出するｎ型エピタキシャル層４をエッチングして凹部を形成した。この凹部の深さは、フィールド酸化膜５の設計膜厚の約半分とした。この状態で、１０００〜１０５０℃にて２〜６時間のパイロジェニック酸化を行い、厚さ１μｍのフィールド酸化膜５を形成した。
【００３３】
次に、上記の選択酸化マスクを構成するＳｉＮ膜を熱リン酸溶液を用いて除去した。
さらに、ｎ型エピタキシャル層４の一部には図示されないレジスト・マスクを介してリン（Ｐ+ ）をイオン注入することにより、ｎ+ 型の拡散層を形成した。これらの拡散層とは、Ｖ−ＮＰＮＴｒのコレクタ取出し領域６ＶＣ、Ｌ−ＰＮＰＴｒのベース取出し領域６ＬＢ、およびＭＩＳ容量の容量下部領域６Ｍである。このときのイオン注入条件は、たとえばイオン加速エネルギー５０ｋｅＶ，ドース量６．１５×１０15／ｃｍ2 とした。
さらに、基体の表面をＣＶＤにより平坦化用のＳｉＯｘ膜で被覆し、この状態で不純物活性化アニールを行った。さらに、このＳｉＯｘ膜を平坦化用のレジスト膜で被覆し、レジスト膜と酸化膜との等速エッチバックを行って上記フィールド酸化膜５のバーズ・ヘッドとパッド酸化膜を除去した。この段階で、基体の表面が平坦化される。
【００３４】
次に、基体の全面に１層目層間絶縁膜７を成膜した。この１層目層間絶縁膜７は、ＣＶＤにより堆積される厚さ約８５ｎｍのＳｉＯｘ膜である。この１層目層間絶縁膜７には、通常のフォトリソグラフィによるレジスト・パターンの形成と、たとえばＣＨＦ3 ／Ｏ2 混合ガスを用いたＲＩＥ（反応性イオン・エッチング）とを経て、容量窓７Ｍを形成した。図１には、ここまでのプロセスを終了した状態を図示した。
【００３５】
次に、基体の全面にたとえば熱ＣＶＤにより１層目ＳｉＮ膜（１−ＳｉＮ）を約３０ｎｍの厚さに形成した。次に、通常のフォトリソグラフィとドライエッチングを経てこの１層目ＳｉＮ膜をパターニングし、図２に示されるように、ＭＩＳ容量の形成領域には上記容量窓７Ｍを被覆する容量絶縁膜８Ｍ、Ｌ−ＰＮＰＴｒの形成領域には保護膜８Ｌをそれぞれ残した。なお、上記保護膜８Ｌは必ずしも形成しなくても良い。
【００３６】
次に、図３に示されるように、通常のフォトリソグラフィとドライエッチングを経て１層目層間絶縁膜７をパターニングし、Ｖ−ＮＰＮＴｒのベース窓７ＶＢ、およびＬ−ＰＮＰＴｒのコレクタ窓７ＬＣとエミッタ窓７ＬＥとを開口した。Ｌ−ＰＮＰＴｒの形成領域では保護膜８Ｌと１層目層間絶縁膜７とが同時にエッチングされることになるが、これら両膜は共通のエッチング・ガスを用いてエッチング可能である。
【００３７】
次に、基体の全面にたとえばＣＶＤにより厚さ約３００ｎｍの１層目ポリシリコン膜（１−ｐｏｌｙＳｉ）を成膜した。次に、この１層目ポリシリコン膜にｐ型不純物を含有させるためのイオン注入を行った。このｐ型不純物は、Ｖ−ＮＰＮＴｒのグラフトベース領域（図６の符号１３ＶＢ）、およびＬ−ＰＮＰＴｒのコレクタ領域（図６の符号１３ＬＣ）とエミッタ領域（図６の符号１３ＬＥ）を形成するためのものである。上記イオン注入は、たとえばＢＦ2 + を用い、イオン加速エネルギー６０ｋｅＶ，ドーズ量３．５×１０15／ｃｍ2 の条件で行った。
【００３８】
この後、この１層目ポリシリコン膜をパターニングし、図４に示されるように、Ｖ−ＮＰＮＴｒのベース窓７ＶＢを被覆するベース取出し電極９ＶＢ、Ｌ−ＰＮＰＴｒのコレクタ窓７ＬＣを被覆するコレクタ取出し電極９ＬＥ、同じくＬ−ＰＮＰＴｒのエミッタ窓７ＬＥを被覆するエミッタ取出し電極９ＬＥ、ＭＩＳ容量の上記容量絶縁膜８Ｍの上に積層される容量上部電極９Ｍ、およびフィールド酸化膜５上に配されるポリシリコン抵抗の抵抗層９Ｒを、それぞれ形成した。
【００３９】
次に、図５に示されるように、２層目ＳｉＮ膜１０（２−ＳｉＮ）を基体の全面に成膜した。この成膜工程は、本発明の特色をなす工程である。ここでは、たとえば熱ＣＶＤにより約３０ｎｍの厚さの２層目ＳｉＮ膜１０を堆積させた。
【００４０】
次に、図６に示されるように、ＣＶＤにより厚さ約４００ｎｍのＳｉＯｘ膜を基体の全面に成膜し、２層目層間絶縁膜１１を形成した。続いて、Ｖ−ＮＰＮＴｒの形成領域において、上記２層目層間絶縁膜１１と２層目ＳｉＮ膜１０とベース取出し電極９ＶＢを一括してパターニングし、エミッタ窓１１ＶＥを開口した。次に、このエミッタ窓１１ＶＥを通じ、ｎ型エピタキシャル層４の表層部に対してｐ- 型の真性ベース領域１２を形成するためのイオン注入を行った。このときのイオン注入にはＢ+ を用い、たとえばイオン加速エネルギー７０ｋｅＶ，ドース量７．２×１０13／ｃｍ2 の条件で行った。
【００４１】
次に、サイドウォール形成用のＳｉＯｘ膜（図示せず。）を基体の全面にＣＶＤにより３００〜６００ｎｍの厚さに堆積させた。この状態で、９００℃，３０分間のアニールを行い、真性ベース領域１２を活性化させると共に、ベース取出し電極９ＶＢ、コレクタ取出し電極９ＬＣ、およびエミッタ取出し電極９ＬＥからも基板中へ不純物を拡散させ、ｐ+ 型のグラフト・ベース領域１３ＶＢ、コレクタ領域１３ＬＣ、およびエミッタ領域１３ＬＥをそれぞれ自己整合的に形成した。
次に、上記のＳｉＯｘ膜を異方的にエッチバックし、エミッタ窓１１ＶＥの側壁面にサイドウォール１４を形成した。
【００４２】
次に、図７に示されるように、基体の全面にＣＶＤにより厚さ約１５０ｎｍの２層目ポリシリコン膜１５（２−ｐｏｌｙＳｉ）を堆積させ、ｎ型のエミッタ不純物を導入するためのイオン注入を行った。このイオン注入は、たとえばＡｓ+ を用いて行い、条件はイオン加速エネルギー４０ｋｅＶ，ドース量１×１０16／ｃｍ2 とした。
次に、基体の全面を厚さ３００ｎｍ程度のＳｉＯｘ膜（図示せず。）で被覆し、９５０℃で１０分間、あるいは９５０〜１１００℃で数秒〜数十秒間の条件でアニールを行った。この結果、２層目ポリシリコン膜１５からのｎ型不純物の拡散により真性ベース領域１４中にｎ+ 型のエミッタ領域１６が自己整合的に形成された。
【００４３】
この後、ＳｉＯｘ膜をウェットエッチングで除去し、上記２層目ポリシリコン膜１５をパターニングし、図８に示されるようなエミッタ取出し電極１５ＶＥを形成した。次に、上記の各取出し電極上においては２層目層間絶縁膜１１と２層目ＳｉＮ膜１０、Ｓｉ基板１内に形成されたｎ+ 型の拡散層上においては２層目層間絶縁膜１１と２層目ＳｉＮ膜１０と１層目層間絶縁膜７をそれぞれ一括してエッチングすることにより、コンタクトホールを開口した。
【００４４】
さらに、上記の基体の全面には上層配線をスパッタリング法により被着させた。この上層配線は、たとえばＴｉ膜とＴｉＮ膜がこの順に積層されてなるＴｉ系バリヤメタル１６と、Ａｌ−１％Ｓｉ膜とがこの順に積層された多層膜である。この多層膜をパターニングし、Ｖ−ＮＰＮＴｒのベース電極１７ＶＢとエミッタ電極１７ＶＥとコレクタ電極１７ＶＣ、Ｌ−ＰＮＰＴｒのコレクタ電極１７ＬＣとエミッタ電極１７ＬＥとベース電極１７ＬＢ、ＭＩＳ容量の容量接続電極１７Ｍ、およびポリシリコン抵抗の抵抗接続電極１７Ｒをそれぞれ形成した。
この後は、通常の多層配線やパッシベーション等の工程を経て、半導体装置を完成させた。
【００４５】
以上、本発明の具体的な実施例について説明したが、本発明は上述の実施例に何ら限定されるものではない。
たとえば、上述の実施例ではＬ−ＰＮＰＴｒに１層目ＳｉＮ膜に由来する保護膜８Ｌを残すプロセスについて説明したが、この保護膜８Ｌを残さない場合にも、全く同じプロセスで半導体装置を製造することができる。また、上記Ｖ−ＮＰＮＴｒやＬ−ＰＮＰＴｒの導電型は、それぞれ逆としてＶ−ＰＮＰＴｒおよびＬ−ＮＰＮＴｒとしても良い。この他、デザイン・ルール、バイポーラ・トランジスタ構造の細部、さらには成膜，エッチング，イオン注入，アニールといったプロセス条件等の細部については、適宜変更や選択が可能である。
【００４６】
【発明の効果】
以上の説明からも明らかなように、本発明によれば、ＭＩＳ容量の高容量化や上層配線の高信頼化を図りながら、横型バイポーラ・トランジスタおよび薄膜抵抗素子の高信頼化も同時に図られた半導体装置を提供することができる。また、かかる半導体装置を製造するための本発明の方法は、横型バイポーラ・トランジスタの取出し電極や薄膜抵抗素子の抵抗層を形成するための半導体膜のパターニング工程と、これを被覆する２層目層間絶縁膜の成膜工程との間に、２層目ＳｉＮ膜の成膜工程を追加するものであり、何ら新規な設備投資を要するものではない。つまり、既存プロセスとの整合性が高く、ＴＡＴ（ターン・アラウンド・タイム）の大幅な延長を招くことなく信頼性の高い半導体装置を製造することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用した半導体装置の製造プロセス例において、１層目層間絶縁膜のパターニングにより容量窓を開口した状態を示す模式的断面図である。
【図２】図１の基体の全面を被覆する１層目ＳｉＮ膜のパターニングによりＭＩＳ容量の容量絶縁膜とＬ−ＰＮＰＴｒ領域の保護膜を形成した状態を示す模式的断面図である。
【図３】図２の１層目層間絶縁膜のパターニングによりバイポーラ・トランジスタの電極取出し窓を形成した状態を示す模式的断面図である。
【図４】図３の基体の全面を被覆する１層目ポリシリコン膜のパターニングにより取出し電極、容量上部電極および抵抗層を形成した状態を示す模式的断面図である。
【図５】図４の基体の全面を２層目ＳｉＮ膜で被覆した状態を示す模式的断面図である。
【図６】図５の基体の全面を被覆する２層目層間絶縁膜を成膜し、エミッタ窓の開口、ベース・イオン注入および不純物拡散を行った状態を示す模式的断面図である。
【図７】図６のエミッタ窓へのサイドウォール形成、２層目ポリシリコン膜の成膜、エミッタ・イオン注入およびエミッタ拡散を行った状態を示す模式的断面図である。
【図８】図７の２層目ポリシリコン膜のパターニング、コンタクトホール開口、上層配線の形成を行った状態を示す模式的断面図である。
【図９】従来の半導体装置の製造プロセス例において、１層目層間絶縁膜のパターニングにより容量窓を開口し、ＳｉＮ膜のパターニングにより容量絶縁膜を形成した状態を示す模式的断面図である。
【図１０】図９の１層目層間絶縁膜にバイポーラ・トランジスタの取出し電極窓を開口し、さらに１層目ポリシリコン膜のパターニングにより取出し電極、容量上部電極、および抵抗層を形成した状態を示す模式的断面図である。
【図１１】図９の基体の全面を２層目層間絶縁膜で被覆し、Ｖ−ＮＰＮＴｒのエミッタ部周辺構造を形成した状態を示す模式的断面図である。
【図１２】コンタクトホール開口、および上層配線の形成を行った状態を示す模式的断面図である。
【図１３】従来の半導体装置の他のプロセス例において、容量絶縁膜を構成するＳｉＮ膜をＬ−ＰＮＰＴｒ領域にも保護膜として残した状態を示す模式的断面図である。
【図１４】図１３の１層目層間絶縁膜にバイポーラ・トランジスタの取出し電極窓を開口し、さらに１層目ポリシリコン膜のパターニングにより取出し電極、容量上部電極、および抵抗層を形成した状態を示す模式的断面図である。
【図１５】図１４の基体の全面を２層目層間絶縁膜で被覆し、Ｖ−ＮＰＮＴｒのエミッタ部周辺構造の形成、コンタクトホール開口、および上層配線の形成を行った状態を示す模式的断面図である。
【符号の説明】
１…Ｓｉ基板（ｐ−Ｓｕｂ）  ４…ｎ型エピタキシャル層（ｎ−Ｅｐｉ）  ５…フィールド酸化膜  ７…１層目層間絶縁膜  ７Ｍ…容量窓  ８Ｍ…容量絶縁膜（１−ＳｉＮ）  ８Ｌ…保護膜（１−ＳｉＮ）  ９ＶＢ…ベース取出し電極  ９ＬＣ…コレクタ取出し電極  ９ＬＥ…エミッタ取出し電極  ９Ｍ…容量上部電極
９Ｒ…抵抗層  １０…２層目ＳｉＮ膜  １１…２層目層間絶縁膜  １６…Ｔｉ系バリヤメタル  １７ＬＣ…コレクタ電極  １７ＬＥ…エミッタ電極  １７Ｒ…抵抗接続電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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