(57)【特許請求の範囲】
【請求項１】
ＣＰＵと、
該ＣＰＵの動作プログラムを貯蔵するメモリ部と、
衛星若しくはケーブルで受信された信号をチューニング及び復調してトランスポートパケットデータとして出力するチャネルデコーダ部と、
該チャネルデコーダ部から出力される前記トランスポートパケットデータをデコードするトランスポートパーザ部と、
ビデオ信号とオーディオ信号及びデータ信号をそれぞれデコードするビデオデコーダ、オーディオデコーダ及びデータデコーダと、
該ＣＰＵ及び該トランスポートパーサー部と、該ビデオデコーダ、該オーディオデコーダ、及び該データデコーダとの間でデータが交換されるようにコントロールするデコーダインタフェース部と、
前記トランスポートパーサー部の前記トランスポートデコーダ、前記ビデオデコーダ、前記オーディオデコーダ及び前記データデコーダと、前記ＣＰＵとのインタフェースを提供するＣＰＵインタフェース部と、を備えたＭＰＥＧ２トランスポートデコーダ装置であって、
前記トランスポートパーザ部が、ＭＰＥＧ２システム規格に応じて各シンタックスのフィールド値を分解して、ＰＩＤで指定された前記ビデオ信号、オーディオ信号及びデータ信号を前記トランスポートパケットデータから収集してトランスポートデコーダレジスタに貯蔵し、指定されたレジストを示す値がセットされると、割込み信号を前記ＣＰＵに出力するトランスポートデコーダを有し、
前記ＣＰＵは、該割込み信号から前記指定されたレジストのアドレス信号を前記ＣＰＵインタフェース部に出力し、
前記ＣＰＵインタフェース部が、前記ＣＰＵからの前記アドレス信号における上位アドレスをデコードして該トランスポートデコーダレジスタの指定されたレジスタ、若しくは前記ビデオデコーダ、前記オーディオデコーダ、前記データデコーダのいずれかと、動作プログラムが貯蔵された前記メモリとを選択する選択信号を出力し、
前記ＣＰＵは、前記割込み信号が入力されると、前記ＣＰＵインタフェース部からの選択信号により、該トランスポートデコーダレジスタの指定されたレジスタ、前記ビデオデデコーダ、前記オーディオデコーダ、及び前記データデコーダのいずれが選択されたかを確認して、前記トランスポートデコーダレジスタの指定されたレジスタが選択されると、前記メモリにプログラムされたプログラムによって該トランスポートデコーダレジスタの指定されたレジスタに貯蔵されたデータのデコード動作を行うことを特徴とする、ＭＰＥＧ２トランスポートデコーダ装置。
【請求項２】
前記トランスポートパーサー部が、
前記チャンネルデコーダ部とデータ及び制御信号を入出力するためのチャンネルデコーダインタフェース部と、
ＭＰＥＧ２トランスポートパケットシンタックスを分解して、分解された各ヘッダのフィールド値を貯蔵し、分解されたフィールド値は割込みレジスタイネーブルの状態に応じて前記ＣＰＵに割込まれるトランスポートデコーダと、
ＭＰＥＧ２ストリームのうちＰＳＩ（Ｐｒｏｇｒａｍ  Ｓｐｅｃｉｆｉｃ  Ｉｎｆｏｒｍａｔｉｏｎ）セクションとａｄａｐｔａｔｉｏｎ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａ、ｔｒａｎｓｐｏｒｔ＿ｐｒｉｖａｔｅ＿ｄａｔａ、ＰＥＳ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａ、及びＤＳＭ＿ｔｒｉｃｋ＿ｍｏｄｅ＿ｄａｔａはＣＰＵで指定したメモリのアドレス空間に貯蔵する第２メモリ部と、
ＭＰＥＧ２トランスポートパケットシンタックスのうちＡＤＦ（Ａｄａｐｔａｔｉｏｎ  Ｆｉｅｌｄ）データを分解して、分解された各ヘッダのフィールド値を貯蔵し、分解されたフィールド値は割込みレジスタイネーブルの状態に応じてＣＰＵに割込まれるＡＤＦデコーダと、
ＭＰＥＧ２トランスポートパケットシンタックスのうちＰＥＳ（Ｐａｃｋｅｔｉｚｅｄ  Ｅｌｅｍｅｎｔａｒｙ  Ｓｔｒｅａｍ）データを分解して、分解された各ヘッダのフィールド値を貯蔵し、分解されたフィールド値は割込みレジスタイネーブルの状態に応じてＣＰＵに割込まれるＰＥＳデコーダと、
を備えたことを特徴とする請求項１に記載のＭＰＥＧ２トランスポートデコーダ装置。
【請求項３】
前記トランスポートデコーダは、
ＭＰＥＧ２トランスポートパケットシンタックスを分解するためのトランスポートパケットデコーダコントローラと、
前記トランスポートパケットデコーダコントローラで分解された各ヘッダのフィールド値を貯蔵するためのトランスポートパケットデコーダレジスタと、を備えており、
該トランスポートパケットデコーダレジスタは前記ＣＰＵによってアクセスされることを特徴とする請求項２に記載のＭＰＥＧ２トランスポートデコーダ装置。
【請求項４】
前記メモリ部は、
ＭＰＥＧ２ストリーム中のＰＳＩセクションと選択されたパケット内に入っているａｄａｐｔａｔｉｏｎ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａ、ｔｒａｎｓｐｏｒｔ＿ｐｒｉｖａｔｅ＿ｄａｔａ、ＰＥＳ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａ、及びＤＳＭ＿ｔｒｉｃｋ＿ｍｏｄｅ＿ｄａｔａを貯蔵するためのメモリと、
各ＰＳＩデータとａｄａｐｔａｔｉｏｎ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａ、ｔｒａｎｐｏｒｔ＿ｐｒｉｖａｔｅ＿ｄａｔａ、ＰＥＳ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａ、及びＤＳＭ＿ｔｒｉｃｋ＿ｍｏｄｅ＿ｄａｔａを前記メモリの指定位置に貯蔵するために各データの開始アドレスと終了アドレスを有し、且つ書込みアドレスを開始アドレスから自動的に増加して終了アドレスまで変化させながらデータを貯蔵するメモリコントローラと、を備えており、
該メモリは、該メモリコントローラからデータとコントロール信号を受け、入力されたデータを貯蔵しかけてＣＰＵがこのデータをアクセスし得るようにすることを特徴とする請求項２に記載のＭＰＥＧ２トランスポートデコーダ装置。
【請求項５】
前記ＡＤＦデコーダは、
前記ＭＰＥＧ２トランスポートパケットシンタックスのうちＡＤＦデータを分解するためのＡＤＦデコーダコントローラと、
前記ＡＤＦデコーダコントローラで分解された各ヘッダのフィールド値を貯蔵するためのＡＤＦデコーダレジストと、を備えており、
該ＡＤＦデコーダレジスタは前記ＣＰＵによってアクセスされることを特徴とする請求項２記載のＭＰＥＧ２トランスポートデコーダ装置。
【請求項６】
前記ＰＥＳデコーダは、
前記ＭＰＥＧ２ストリームのうちＰＥＳデータを分解するためのＰＥＳデコーダコントローラと、
該ＰＥＳデコーダコントローラで分解された各ヘッダのフィールド値を貯蔵するためのＰＥＳデコーダレジスタと、を備えており、
該ＰＥＳデコーダレジスタは前記ＣＰＵによってアクセスされることを特徴とする請求項２に記載のＭＰＥＧ２トランスポートデコーダ装置。
【請求項７】
前記ＣＰＵインタフェース部は、
ＣＰＵデータバスの内容を読出したり書き込んだりするために作動するデータバッファと、
前記ＣＰＵからの前記アドレス信号における上位アドレス部分をデコードして、前記トランスポートパーサー部の前記トランスポートデコーダレジスタを選択するための選択信号と、前記ビデオデコーダ、前記オーディオデコーダ、及び前記データデコーダをアクセスするための選択信号と、前記ＣＰＵの動作プログラムが貯蔵されたメモリをアクセスするための信号とを発生するＣＰＵアドレスデコーダと、
該ＣＰＵのコントロール信号とアドレス信号と選択信号とを結合して、該ＣＰＵが該トランスポートパーサー部の前記トランスポートデコーダレジスタをアクセスするためのコントロール信号（Ｃｎｔｒｌ＿ｄｓｐ＿ｔｄ）を発生させるｔｐ＿ＣＰＵインタフェース部と、
該ＣＰＵのコントロール信号とアドレス信号と選択信号とを結合して、前記ＣＰＵの動作プログラムが貯蔵されたメモリにあるレジスタをアクセスするためのコントロール信号（ｃｎｔｒｌ＿ｄｓｐ＿ｍｅｍ）を発生させるメモリインタフェース部と、
該ＣＰＵのコントロール信号とアドレス信号と選択信号とを結合して、該ＣＰＵが前記トランスポートパーサー部の前記ＡＤＦデコーダレジスタをアクセスするためのコントロール信号（ｃｎｔｒｌ＿ｄｓｐ＿ａｄｆ）を発生させるａｄｆ＿ＣＰＵインタフェース部と、
該ＣＰＵのコントロール信号とアドレス信号と選択信号とを結合して、前記トランスポートパーサー部の前記ＰＥＳデコーダレジスタをアクセスするためのコントロール信号（ｃｎｔｒｌ＿ｄｓｐ＿ｐｅｓ）を発生させるｐｅｓ＿ＣＰＵインタフェース部と、
を備えたことを特徴とする請求項１に記載のＭＰＥＧ２トランスポートデコーダ装置。
【請求項８】
前記ｔｐ＿ＣＰＵインタフェース部、前記メモリインタフェース部、前記ａｄｆ＿ＣＰＵインタフェース部、及び前記ｐｅｓ＿ＣＰＵインタフェース部は、それぞれによってアクセスされる各レジスタが互いに異なるアドレスを有するようにアドレスをデコードさせることを特徴とする請求項７に記載のＭＰＥＧ２トランスポートデコーダ装置。
【請求項９】
前記デコーダインタフェース部は、
前記ビデオデコーダのアクセスを前記ＣＰＵとＰＥＳデコーダが共有するようにコントロール信号をコントロールするビデオデコーダインタフェース部と、
前記オーディオデコーダのアクセスを該ＣＰＵと該ＰＥＳデコーダが共有するようにコントロール信号をコントロールするオーディオデコーダインタフェース部と、
前記データデコーダのアクセスを該ＣＰＵと該ＰＥＳデコーダが共有するようにコントロール信号をコントロールするデータデコーダインタフェース部と、
を備えたことを特徴とする請求項１に記載のＭＰＥＧ２トランスポートデコーダ装置。
【請求項１０】
前記ビデオデコーダインタフェース部、若しくは前記オーディオデコーダインタフェース部、若しくは前記データデコーダインタフェース部は、
前記ＣＰＵから出力されるデータを一時貯蔵して出力する第１データバッファと、
前記トランスポートパーサー部から出力されるデータを一時貯蔵して、先に入ってきたデータを先に出力するとともに、データがすべて満ちたか否かの信号（ｆｉｆｏ＿ｅｆ、ｆｉｆｏ＿ｆｆ）を出力する第３メモリ部と、
該第３メモリ部から出力されたデータを一時貯蔵して出力する第２データバッファと、
該第３メモリ部の出力信号（ｆｉｆｏ＿ｅｆ、ｆｉｆｏ＿ｆｆ）とＣＰＵのデコーダアクセスの如何によってＣＰＵにアクセス権を与えるトークン（ｔｏｋｅｎ）をセットするアクセスコントロール部と、
該アクセスコントロール部のトークン（ｔｏｋｅｎ）を受けて現在のアクセスを完了した後、ＣＰＵがビデオデコーダを読出し／書込みアクセスするようにコントロールするインタフェースコントロール部と、
を備えたことを特徴とする請求項９に記載のＭＰＥＧ２トランスポートデコーダ装置。
【請求項１１】
前記ビデオデコーダインフェース部、前記オーディオデコーダインタフェース部、及び前記データデコーダインタフェース部は、適用対象に応じていずれか一つによって構成されることを特徴とする請求項９に記載のＭＰＥＧ２トランスポートデコーダ装置。
【請求項１２】
前記ビデオデコーダインタフェース部、前記オーディオデコーダインタフェース部、及び前記データデコーダインタフェース部は前記第３メモリ部を共有して構成されることを特徴とする請求項９又は請求項１０に記載のＭＰＥＧ２トランスポートデコーダ装置。
【請求項１３】
前記第３メモリ部は、
前記トランスポートパーサー部の出力データを一時貯蔵する第３データバッファと、
ビデオ貯蔵領域とオーディオ貯蔵領域とデータ貯蔵領域に分けられ、該第３データバッファから入力されるデータを貯蔵し、且つ貯蔵されたデータを前記ビデオデコーダ、前記オーディオデコーダ、前記データデコーダのいずれかへ出力するメモリと、
該メモリにビデオデータを書き込むために書込みアドレスを出力するビデオ書込みポインタと、
該メモリにオーディオデータを書き込むために書込みアドレスを出力するオーディオ書込みポインタと、
該メモリにデータデコーダに対するデータを書き込むために書込みアドレスを出力するデータ書込みポインタと、
該ビデオ書込みポインタから出力されるアドレスを一時貯蔵する第１アドレスバッファと、
該オーディオ書込みポインタから出力されるアドレスを一時貯蔵する第２アドレスバッファと、
該データ書込みポインタから出力されるアドレスを一時貯蔵する第３アドレスバッファと、
該メモリに貯蔵されたビデオデータを読出すために読出しアドレスを出力するビデオ読出しポインタと、
該メモリに貯蔵されたオーディオデータを読出すために読出しアドレスを出力するオーディオ読出しポインタと、
該メモリに貯蔵されたデータを読出すために読出しアドレスを出力するデータ読出しポインタと、
該ビデオ読出しポインタから出力されるアドレスを一時貯蔵する第４アドレスバッフアと、
該オーディオ読出しポインタから出力されるアドレスを一時貯蔵する第５アドレスバッファと、
該データ読出しポインタとから出力されるアドレスを一時貯蔵する第６アドレスバッファと、
前記ＰＥＳデコーダからのコントロール信号（Ｃｎｔｒｌ５）によって該ビデオデータ、該オーディオデータ、及び該データデコーダに対するデータの読出し／書込みポインタ、及び第１乃至第６アドレスバッファの動作を制御するメモリインタフェースコントローラと、
を備えたことを特徴とする請求項１２に記載のＭＰＥＧ２トランスポートデコーダ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＰＥＧ２トランスポートデコーダ（Ｔｒａｎｓｐｏｒｔ  Ｄｅｃｏｄｅｒ）の設計に関し、特にいろんな用途でトランスポートデコーダを使用できるようにプログラム可能なＭＰＥＧ２トランスポートデコーダ装置に関する。
【０００２】
【従来の技術】
最近、ディジタル処理された映像や音声等を媒体間に送受信するフォーマットを以て多くの方法が提示されている。
【０００３】
動映像専門家グルーブ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）（ＭＰＥＧ２）から提示されたＭＰＥＧ２システムパートもその一環であるが、これは映像圧縮及び音声圧縮されたデータの利用に便利なフォーマットで作って媒体間にデータのやりとりをしようとする。
【０００４】
ここで、送受信フォーマットは、貯蔵媒体のように誤りがほとんど発生しない（ｅｒｒｏｒ  ｆｒｅｅ）環境で送受信するものと、衛星やケーブル等のような媒体と同じ誤りをし易い環境における送受信に関連したものがある。
【０００５】
誤りがほとんど発生しない環境では、プログラムストリーム（Ｐｒｏｇｒａｍ  ｓｔｒｅａｍ）というフォーマットで構成されて送受信され、誤りの在る環境では、トランスポートパケットストリーム（Ｔｒａｎｓｐｏｒｔ  Ｐａｃｋｅｔ  Ｓｔｒｅａｍ）の形態で構成されて送受信される。
【０００６】
このように誤りの在る環境における送受信装置で使用される一般的なＭＰＥＧ２トランスポートデコーダは、ＣＰＵを使用する場合とハードワイヤドロジック（Ｈａｒｄｗｉｒｅｄ  ｌｏｇｉｃ）を使用する場合に大別される。ＣＰＵを使用する場合のＭＰＥＧ２トランスポートデコーダはＣＰＵの処理速度が高速であるべきという要求事項があり、ハードワイヤドロジックを使用する場合のＭＰＥＧ２トランスポ‐トデコーダは用途がいつも固定されているという要求事項がある。
【０００７】
このようなＭＰＥＧ２トランスポートデコーダの従来の構成を添付図面を参照して説明する。
【０００８】
図１は従来のＣＰＵを用いたＭＰＥＧ２トランスポートデコーダの構成図であり、図２は従来のハードワイヤドロジックを用いたＭＰＥＧ２トランスポートデコーダの構成図である。
【０００９】
従来のＣＰＵを用いたＭＰＥＧ２トランスポートデコーダの構成は図１に示すように、衛星やケーブル等によって受信された信号をチューニング（Ｔｕｎｉｎｇ）し復調（Ｄｅｍｏｄｕｌａｔｉｏｎ）して、トランスポートパケットデータを出力するチャンネルデコーダ部１と、前記チャンネルデコーダ部１からのトランスポートパケットデータを一時貯蔵して出力するデータバッファ部２と、前記データバッファ部２から出力されたデータを読み込んで、メモリにプログラムされた通りにデコード動作を行うＣＰＵ３と、前記ＣＰＵ３が動作すべきプログラムを貯蔵するメモリ部４と、前記ＣＰＵ３によってビデオ信号、オーディオ信号、及びデータ信号をそれぞれデコードするビデオデコーダ５、オーディオデコーダ６、及びデータデコーダ７とから構成される。
【００１０】
一方、従来のハードワイヤドロジック（ｈａｒｄｗｉｒｅｄ  ｌｏｇｉｃ）を用いたＭＰＥＧ２トランスポートデコーダは、図２に示すように、衛星やケーブル等によって受信された信号をチューニングし復調（Ｄｅｍｏｄｕｌａｔｉｏｎ）して、トランスポートパケットデータを出力するチャンネルデコーダ部１と、前記チャンネルデコーダ部１から出力されたトランスポートパケットデータをハードワイヤ方法でデコードするハードワイヤドロジック部８と、前記ハードワイヤドロジック部８を介してビデオ信号、オーディオ信号、及びデータ信号をそれぞれデコードするビデオデコーダ５、オーディオデコード６、データデコーダ７とから構成される。
【００１１】
このように従来ではＣＰＵのみを使用するか、或いはハードワイヤドロジックのみを使用してトランスポートデコードを行った。
【００１２】
つまり、図１に示すようにＣＰＵを使用した場合は、いろんな適用（ａｐｐｌｉｃａｔｉｏｎ）によって動作が多様なのでこれを全て受容するためのものであり、チャンネルデコーダ部１からのトランスポートパケットデータをＣＰＵが読み込んでメモリ部４にプログラムされた通りにデコード動作を行ってデコードされたデータは、ビデオデコーダ、オーディオデコーダ、及びデータデコーダへ出力される。
【００１３】
【発明が解決しようとする課題】
しかし、このシステムの場合は、プログラム方式で処理するので、高速デコードを行うためには高速のＣＰＵが使用されなければならないという短所があった。
尚、図２に示すように、ハードワイヤドロジックを使用して構成した場合は、固定の適用に対してデコードが可能であるが、適用（ａｐｐｌｉｃａｔｉｏｎ）が変わる場合、フレキシブル（ｆｌｅｘｉｂｌｅ）できなくなるという短所があり、未確定のフィールドを使用したか、或いは専用データ（Ｐｒｉｖａｔｅ  Ｄａｔａ）が入力されたとき、これに対する全ての状況がハードワイヤドロジックで構成されていない場合、これを処理するためにハードワイヤドロジックを再構成しなければならないという短所があった。
【００１４】
本発明はかかる従来の短所を解決するためのものであって、その目的はハードワイヤドロジックとプログラム可能なＣＰＵを結合してＭＰＥＧ２トランスポートデコーダを構成することにより、使用者がプログラムした内容に応じてトランスポートデコード動作を多様に適用できるようにすることにある。
【００１５】
【課題を解決するための手段】
本発明によるＭＰＥＧ２トランスポートデコーダ装置は、ＣＰＵと、該ＣＰＵの動作プログラムを貯蔵するメモリ部と、衛星若しくはケーブルで受信された信号をチューニング及び復調してトランスポートパケットデータとして出力するチャネルデコーダ部と、該チャネルデコーダ部から出力される前記トランスポートパケットデータをデコードするトランスポートパーザ部と、ビデオ信号とオーディオ信号及びデータ信号をそれぞれデコードするビデオデコーダ、オーディオデコーダ及びデータデコーダと、該ＣＰＵ及び該トランスポートパーサー部と、該ビデオデコーダ、該オーディオデコーダ、及び該データデコーダとの間でデータが交換されるようにコントロールするデコーダインタフェース部と、前記トランスポートパーサー部の前記トランスポートデコーダ、前記ビデオデコーダ、前記オーディオデコーダ及び前記データデコーダと、前記ＣＰＵとのインタフェースを提供するＣＰＵインタフェース部と、を備えたＭＰＥＧ２トランスポートデコーダ装置であって、前記トランスポートパーザ部が、ＭＰＥＧ２システム規格に応じて各シンタックスのフィールド値を分解して、ＰＩＤで指定された前記ビデオ信号、オーディオ信号及びデータ信号を前記トランスポートパケットデータから収集してトランスポートデコーダレジスタに貯蔵し、指定されたレジストを示す値がセットされると、割込み信号を前記ＣＰＵに出力するトランスポートデコーダを有し、前記ＣＰＵは、該割込み信号から前記指定されたレジストのアドレス信号を前記ＣＰＵインタフェース部に出力し、前記ＣＰＵインタフェース部が、前記ＣＰＵからの前記アドレス信号における上位アドレスをデコードして該トランスポートデコーダレジスタの指定されたレジスタ、若しくは前記ビデオデコーダ、前記オーディオデコーダ、前記データデコーダのいずれかと、動作プログラムが貯蔵された前記メモリとを選択する選択信号を出力し、前記ＣＰＵは、前記割込み信号が入力されると、前記ＣＰＵインタフェース部からの選択信号により、該トランスポートデコーダレジスタの指定されたレジスタ、前記ビデオデデコーダ、前記オーディオデコーダ、及び前記データデコーダのいずれが選択されたかを確認して、前記トランスポートデコーダレジスタの指定されたレジスタが選択されると、前記メモリにプログラムされたプログラムによって該トランスポートデコーダレジスタの指定されたレジスタに貯蔵されたデータのデコード動作を行うことを特徴とする。
【００１６】
ある実施の形態では、前記トランスポートパーサー部が、前記チャンネルデコーダ部とデータ及び制御信号を入出力するためのチャンネルデコーダインタフェース部と、ＭＰＥＧ２トランスポートパケットシンタックスを分解して、分解された各ヘッダのフィールド値を貯蔵し、分解されたフィールド値は割込みレジスタイネーブルの状態に応じて前記ＣＰＵに割込まれるトランスポートデコーダと、ＭＰＥＧ２ストリームのうちＰＳＩ（Ｐｒｏｇｒａｍ  Ｓｐｅｃｉｆｉｃ  Ｉｎｆｏｒｍａｔｉｏｎ）セクションとａｄａｐｔａｔｉｏｎ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａ、ｔｒａｎｓｐｏｒｔ＿ｐｒｉｖａｔｅ＿ｄａｔａ、ＰＥＳ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａ、及びＤＳＭ＿ｔｒｉｃｋ＿ｍｏｄｅ＿ｄａｔａはＣＰＵで指定したメモリのアドレス空間に貯蔵する第２メモリ部と、ＭＰＥＧ２トランスポートパケットシンタックスのうちＡＤＦ（Ａｄａｐｔａｔｉｏｎ  Ｆｉｅｌｄ）データを分解して、分解された各ヘッダのフィールド値を貯蔵し、分解されたフィールド値は割込みレジスタイネーブルの状態に応じてＣＰＵに割込まれるＡＤＦデコーダと、ＭＰＥＧ２トランスポートパケットシンタックスのうちＰＥＳ（Ｐａｃｋｅｔｉｚｅｄ  Ｅｌｅｍｅｎｔａｒｙ  Ｓｔｒｅａｍ）データを分解して、分解された各ヘッダのフィールド値を貯蔵し、分解されたフィールド値は割込みレジスタイネーブルの状態に応じてＣＰＵに割込まれるＰＥＳデコーダと、を備えたことを特徴とする。
【００１７】
他の実施の形態では、前記トランスポートデコーダは、ＭＰＥＧ２トランスポートパケットシンタックスを分解するためのトランスポートパケットデコーダコントローラと、前記トランスポートパケットデコーダコントローラで分解された各ヘッダのフィールド値を貯蔵するためのトランスポートパケットデコーダレジスタと、を備えており、該トランスポートパケットデコーダレジスタは前記ＣＰＵによってアクセスされることを特徴とする。
ことを特徴とする。
【００１８】
更に他の実施の形態では、前記メモリ部は、ＭＰＥＧ２ストリーム中のＰＳＩセクションと選択されたパケット内に入っているａｄａｐｔａｔｉｏｎ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａ、ｔｒａｎｓｐｏｒｔ＿ｐｒｉｖａｔｅ＿ｄａｔａ、ＰＥＳ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａ、及びＤＳＭ＿ｔｒｉｃｋ＿ｍｏｄｅ＿ｄａｔａを貯蔵するためのメモリと、
各ＰＳＩデータとａｄａｐｔａｔｉｏｎ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａ、ｔｒａｎｐｏｒｔ＿ｐｒｉｖａｔｅ＿ｄａｔａ、ＰＥＳ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａ、及びＤＳＭ＿ｔｒｉｃｋ＿ｍｏｄｅ＿ｄａｔａを前記メモリの指定位置に貯蔵するために各データの開始アドレスと終了アドレスを有し、且つ書込みアドレスを開始アドレスから自動的に増加して終了アドレスまで変化させながらデータを貯蔵するメモリコントローラと、を備えており、該メモリは、該メモリコントローラからデータとコントロール信号を受け、入力されたデータを貯蔵しかけてＣＰＵがこのデータをアクセスし得るようにすることを特徴とする。
【００１９】
ある実施の形態では、前記ＡＤＦデコーダは、前記ＭＰＥＧ２トランスポートパケットシンタックスのうちＡＤＦデータを分解するためのＡＤＦデコーダコントローラと、前記ＡＤＦデコーダコントローラで分解された各ヘッダのフィールド値を貯蔵するためのＡＤＦデコーダレジストと、を備えており、該ＡＤＦデコーダレジスタは前記ＣＰＵによってアクセスされることを特徴とする。
【００２０】
別の実施の形態では、前記ＰＥＳデコーダは、前記ＭＰＥＧ２ストリームのうちＰＥＳデータを分解するためのＰＥＳデコーダコントローラと、該ＰＥＳデコーダコントローラで分解された各ヘッダのフィールド値を貯蔵するためのＰＥＳデコーダレジスタと、を備えており、該ＰＥＳデコーダレジスタは前記ＣＰＵによってアクセスされることを特徴とする。
【００２１】
更に別の実施の形態では、前記ＣＰＵインタフェース部は、ＣＰＵデータバスの内容を読出したり書き込んだりするために作動するデータバッファと、前記ＣＰＵからの前記アドレス信号における上位アドレス部分をデコードして、前記トランスポートパーサー部の前記トランスポートデコーダレジスタを選択するための選択信号と、前記ビデオデコーダ、前記オーディオデコーダ、及び前記データデコーダをアクセスするための選択信号と、前記ＣＰＵの動作プログラムが貯蔵されたメモリをアクセスするための信号とを発生するＣＰＵアドレスデコーダと、該ＣＰＵのコントロール信号とアドレス信号と選択信号とを結合して、該ＣＰＵが該トランスポートパーサー部の前記トランスポートデコーダレジスタをアクセスするためのコントロール信号（Ｃｎｔｒｌ＿ｄｓｐ＿ｔｄ）を発生させるｔｐ＿ＣＰＵインタフェース部と、該ＣＰＵのコントロール信号とアドレス信号と選択信号とを結合して、前記ＣＰＵの動作プログラムが貯蔵されたメモリにあるレジスタをアクセスするためのコントロール信号（ｃｎｔｒｌ＿ｄｓｐ＿ｍｅｍ）を発生させるメモリインタフェース部と、該ＣＰＵのコントロール信号とアドレス信号と選択信号とを結合して、該ＣＰＵが前記トランスポートパーサー部の前記ＡＤＦデコーダレジスタをアクセスするためのコントロール信号（ｃｎｔｒｌ＿ｄｓｐ＿ａｄｆ）を発生させるａｄｆ＿ＣＰＵインタフェース部と、該ＣＰＵのコントロール信号とアドレス信号と選択信号とを結合して、前記トランスポートパーサー部の前記ＰＥＳデコーダレジスタをアクセスするためのコントロール信号（ｃｎｔｒｌ＿ｄｓｐ＿ｐｅｓ）を発生させるｐｅｓ＿ＣＰＵインタフェース部と、を備えたことを特徴とする。
【００２２】
ある実施の形態では、前記ｔｐ＿ＣＰＵインタフェース部、前記メモリインタフェース部、前記ａｄｆ＿ＣＰＵインタフェース部、及び前記ｐｅｓ＿ＣＰＵインタフェース部は、それぞれによってアクセスされる各レジスタが互いに異なるアドレスを有するようにアドレスをデコードさせることを特徴とする。
【００２３】
他の実施の形態では、前記デコーダインタフェース部は、前記ビデオデコーダのアクセスを前記ＣＰＵとＰＥＳデコーダが共有するようにコントロール信号をコントロールするビデオデコーダインタフェース部と、前記オーディオデコーダのアクセスを該ＣＰＵと該ＰＥＳデコーダが共有するようにコントロール信号をコントロールするオーディオデコーダインタフェース部と、前記データデコーダのアクセスを該ＣＰＵと該ＰＥＳデコーダが共有するようにコントロール信号をコントロールするデータデコーダインタフェース部と、を備えたことを特徴とする。
【００２４】
更に他の実施の形態では、前記ビデオデコーダインタフェース部、若しくは前記オーディオデコーダインタフェース部、若しくは前記データデコーダインタフェース部は、前記ＣＰＵから出力されるデータを一時貯蔵して出力する第１データバッファと、前記トランスポートパーサー部から出力されるデータを一時貯蔵して、先に入ってきたデータを先に出力するとともに、データがすべて満ちたか否かの信号（ｆｉｆｏ＿ｅｆ、ｆｉｆｏ＿ｆｆ）を出力する第３メモリ部と、該第３メモリ部から出力されたデータを一時貯蔵して出力する第２データバッファと、該第３メモリ部の出力信号（ｆｉｆｏ＿ｅｆ、ｆｉｆｏ＿ｆｆ）とＣＰＵのデコーダアクセスの如何によってＣＰＵにアクセス権を与えるトークン（ｔｏｋｅｎ）をセットするアクセスコントロール部と、該アクセスコントロール部のトークン（ｔｏｋｅｎ）を受けて現在のアクセスを完了した後、ＣＰＵがビデオデコーダを読出し／書込みアクセスするようにコントロールするインタフェースコントロール部と、を備えたことを特徴とする。
【００２５】
ある実施の形態では、前記ビデオデコーダインフェース部、前記オーディオデコーダインタフェース部、及び前記データデコーダインタフェース部は、適用対象に応じていずれか一つによって構成されることを特徴とする。
【００２６】
別の実施の形態では、前記ビデオデコーダインタフェース部、前記オーディオデコーダインタフェース部、及び前記データデコーダインタフェース部は前記第３メモリ部を共有して構成されることを特徴とする。
【００２７】
更に別の実施の形態では、前記第３メモリ部は、前記トランスポートパーサー部の出力データを一時貯蔵する第３データバッファと、ビデオ貯蔵領域とオーディオ貯蔵領域とデータ貯蔵領域に分けられ、該第３データバッファから入力されるデータを貯蔵し、且つ貯蔵されたデータを前記ビデオデコーダ、前記オーディオデコーダ、前記データデコーダのいずれかへ出力するメモリと、該メモリにビデオデータを書き込むために書込みアドレスを出力するビデオ書込みポインタと、該メモリにオーディオデータを書き込むために書込みアドレスを出力するオーディオ書込みポインタと、該メモリにデータデコーダに対するデータを書き込むために書込みアドレスを出力するデータ書込みポインタと、該ビデオ書込みポインタから出力されるアドレスを一時貯蔵する第１アドレスバッファと、該オーディオ書込みポインタから出力されるアドレスを一時貯蔵する第２アドレスバッファと、該データ書込みポインタから出力されるアドレスを一時貯蔵する第３アドレスバッファと、該メモリに貯蔵されたビデオデータを読出すために読出しアドレスを出力するビデオ読出しポインタと、該メモリに貯蔵されたオーディオデータを読出すために読出しアドレスを出力するオーディオ読出しポインタと、該メモリに貯蔵されたデータを読出すために読出しアドレスを出力するデータ読出しポインタと、該ビデオ読出しポインタから出力されるアドレスを一時貯蔵する第４アドレスバッフアと、該オーディオ読出しポインタから出力されるアドレスを一時貯蔵する第５アドレスバッファと、該データ読出しポインタとから出力されるアドレスを一時貯蔵する第６アドレスバッファと、前記ＰＥＳデコーダからのコントロール信号（Ｃｎｔｒｌ５）によって該ビデオデータ、該オーディオデータ、及び該データデコーダに対するデータの読出し／書込みポインタ、及び第１乃至第６アドレスバッファの動作を制御するメモリインタフェースコントローラと、を備えたことを特徴とする。
【００２８】
【発明の実施の形態】
以下、本発明のＭＰＥＧ２トランスポートデコーダ装置の実施の形態を添付図面を参照してより詳しく説明する。
【００２９】
図３は本発明のプログラム可能なＭＰＥＧ２トランスポートデコーダ装置の構成図である。
【００３０】
本発明のＭＰＥＧ２トランスポートデコーダ装置は、図３に示すように、ＭＰＥＧ２システムの規格に応じて各シンタックス（Ｓｙｎｔａｘ）のフィールド値を分解（ｐａｒｓｉｎｇ）してレジスタに貯蔵し、ＰＩＤ（Ｐａｃｋｅｔ  Ｉｄｅｎｔｉｆｉｅｒ）で指定されたオーディオ、ビデオ、及びデータの情報をチャンネルから入力されたパケットデータから収集してレジスタに出力させ、レジスタのうち指定されたレジスタがセットされると、割込み信号を出力するトランスポートパーサー（Ｔｒａｎｓｐｏｒｔ  Ｐａｒｓｅｒ）部１１と、前記トランスポートパーサー部１１のレジスタとビデオ、オーディオ等のデコーダ及びその他のデコーダとの問にインタフェースを提供し、上位アドレスをデコードしてトランスポートパーサー部１１若しくはビデオデコーダ、オーディオデコーダ、データデコーダ及びメモリを選択する選択信号を出力するＣＰＵインタフェース部１４と、割込み信号が入力されると割込みがどこでかかったかを確認するために、ＣＰＵインタフェース部１４にある割込みレジスタを読出してトランスポートパーサー部１１から入ってきたか、ビデオデコーダ、オ一ディオデコーダ、及びデータデコーダから入ってきたかを確認して、第１メモリ部１２にプログラムされたプログラムによってデコード動作を行うＣＰＵ１３と、前記ＣＰＵ１３の動作プログラムを貯蔵する第１メモリ部１２と、前記ＣＰＵ１３及びトランスポートパーサー部１１とビデオ、オーディオ、データデコーダとの問にデータが交換されるようにコントロールするデコーダインタフェース部１５とから構成される。
【００３１】
前記図３において、データ１（ｄａｔａ１）はＣＰＵ１３のデータバスであり、アドレス１（ａｄｄｒ１）はＣＰＵのアドレスバスであり、コントロール１（ｃｎｔｒｌ１）はＣＰＵのコントロール信号であって読出し／書込み（ＲＥＡＤ／ＷＲＩＴＥ）、ストロ一ブ（ＳＴＲＯＢＥ）、準備よし（ＲＥＡＤＹ）、及び割込み信号からなる。
【００３２】
そして、データ２（ｄａｔａ２）はデータバスであり、コントロール２（ｃｎｔｒｌ２）はトランスポートパーサー部１１のレジスタを指定して前記データ２バスを介して値を読出したり、データ２バスの値を書き込むための選択信号と、オーディオデコーダ、ビデオデコーダ又は他のデコーダに書き込んだり読出したりするための選択信号と、ストローブ及び準備信号とから構成される。
【００３３】
尚、データ３（ｄａｔａ３）はチャンネルデコーダからのデータが入力されるデータバスであり、コントロール３（ｃｎｔｒｌ３）はチャンネルデコーダからデータを読み込むための読出しイネーブル（Ｒｅａｄ  Ｅｎａｂ１ｅ）、読出しクロック（Ｒｅａｄ  Ｃｌｏｃｋ）、準備信号で構成される。
【００３４】
そして、データ４（ｄａｔａ４）はビデオデコーダ、オーディオデコーダ、及びデータデコーダにデータを入出力するためのビデオ、オーディオ、及びデータのデータバスで構成され、アドレス４（ａｄｄｒ４）はビデオデコーダ、オーディオデコーダ、及びデータデコーダへ出力するためのビデオアドレス、オーディオアドレス、及びデータアドレスのアドレスバスで構成され、コントロール４（ｃｎｔｒｌ４）はビデオデコーダ、オーディオデコーダ、及びデータデコーダの読出し／書込みのためのコントロール信号で構成される。
【００３５】
そして、データ５（ｄａｔａ５）はトランスポートパーサー部１１とデコーダインタフェース部１５との問にデータを伝送するためのデータバスであり、コントロール５（ｃｎｔｒｌ５）はトランスポートパーサー部１１のＰＥＳデコーダ２４とデコーダインタフェース部１５との問でコントロール信号を伝送するコントロール信号バスである。
【００３６】
以下、このように構成される本発明のＭＰＥＧ２トランスポートデコーダ装置をより詳しく説明する。
【００３７】
図４は図３のトランスポートパーサー部１１、ＣＰＵインタフェース部１４の詳細ブロック構成図であり、図５は図４のデコーダインタフェース部１５の一実施の形態の詳細ブロック構成図である。
【００３８】
前記図４において、トランスポートパーサー部１１はチャンネルデコーダインタフェース部２０、トランスポートデコーダ２１、第２メモリ部２２、ＡＤＦ（Ａｄａｐｔａｔｉｏｎ  Ｆｉｅｌｄ）デコーダ２３、及びＰＥＳ（Ｐａｃｋｅｔｉｚｅｄ  Ｅｌｅｍｅｎｔａｒｙ  Ｓｔｒｅａｍ）デコーダ２４から構成される。
【００３９】
即ち、チャンネルデコーダインタフェース部２０は、トランスポートパーサー部１１からチャンネルデコーダ部１とデータ及びコントロール信号を入出力するためのインタフェースである。
【００４０】
トランスポートデコーダ２１は、ＭＰＥＧ２トランスポートパケットシンタックスを分解するためのトランスポートパケットデコーダゴントロ一ラ２１ａと、前記トランスポートパケットデコーダコントローラ２１ａで分解された各ヘッダ（ｈｅａｄｅｒ）のフィールド値を貯蔵するためのトランスポートパケットデコーダレジスタ２１ｂとからなり、前記トランスポートデコーダレジスタ２１ｂにあるレジスタはＣＰＵ１３によってアクセスされ、分解されたフィールド値は割込みレジスタイネーブル状態に応じてＣＰＵ１３に割込まれる。
【００４１】
尚、前記第２メモリ部２２は、ＭＰＥＧ２ストリーム中のＰＳＩセクションと選択されたパケット（ｐａｃｋｅｔ）内に入っている図９のａｄａｐｔａｔｉｏｎ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａと図８のｔｒａｓｐｏｒｔ＿Ｐｒｉｖａｔｅ＿ｄａｔａ、図１２のＰＥＳ＿ｅｘｔｅｎｓｉｏｎ＿ｄａｔａと図１１のＤＳＭ＿ｔｒｉｃｋ＿ｍｏｄｅ＿ｄａｔａを貯蔵するためのメモリ２２ａと、これらデータはメモリ２２ａのどの位置に貯蔵するかのメモリアドレスに対する情報を有し、貯蔵すべきアドレス（ｍｅｍ＿ａｄｄｒ）を作り、且つメモリアクセスをコントロールするｃｎｔｒｌ＿ｍｅｍを出力してメモリアクセスをコントロールするためのメモリコントローラ２２ｂとからなる。この際、前記メモリ２２ａはＤＲＡＭ又はＳＲＡＭで構成することができ、メモリコントローラ２２ｂは各ＰＳＩセクションと、４つのデータをメモリ２２ａに貯蔵するための各セクションと、データの開始アドレス（ｓｔａｒｔ  ａｄｄｒｅｓｓ）と終了アドレス（ｅｎｄ  ａｄｄｒｅｓｓ）及び書き込みのための書込みアドレスを指定することができ、書込みアドレスは開始アドレスからデータを貯蔵し始め、自動的に増加して終了アドレス（ｅｎｄ  ａｄｄｒｅｓｓ）までデータを貯蔵する。
【００４２】
そして、ＡＤＦ（Ａｄａｐｔａｔｉｏｎ  Ｆｉｅｌｄ）デコーダ２３は、ＭＰＥＧ２トランスポートパケットシンタックスのうちＡＤＦデータを分解するためのＡＤＦデコーダコントローラ２３ａと、前記ＡＤＦデコーダコントローラ２３ａで分解された各ヘッダ（ｈｅａｄｅｒ）のフィールド値を貯蔵するためのＡＤＦデコーダレジスタ２３ｂとからなり、前記ＡＤＦデコーダレジスタ２３ｂにあるレジスタはＣＰＵ１３によってアクセスされ、分解されたフィールド値は割込みレジスタイネーブルの状態に応じてＣＰＵ１３に割込まれる。
【００４３】
尚、ＰＥＳ（ｐａｃｋｅｔｉｚｅｄ  Ｅｌｅｍｅｎｔａｒｙ  Ｓｔｒｅａｍ）デコーダ２４は、ＭＰＥＧ２ストリームのうちＰＥＳデータを分解するためのＰＥＳデコーダコントロ一ラ２４ａと、前記ＰＥＳデコーダコントローラ２４ａで分解された各ヘッダ（ｈｅａｄｅｒ）のフィールド値を貯蔵するためのＰＥＳデコーダレジスタ２４ｂとからなり、前記ＰＥＳデコーダレジスタ２４ｂにあるレジスタはＣＰＵ１３によってアクセスされ、分解されたフィールド値は割込みレジスタイネーブルの状態に応じてＣＰＵ１３に割込まれる。
【００４４】
一方、ＣＰＵインタフェース部１４は、データバッファ３６、ＣＰＵアドレスデコーダ３１、ｔｐ＿ＣＰＵインタフェース部３２、メモリＣＰＵインタフェース部３３、ａｄｆ＿ＣＰＵインタフェース部３４、ｐｅｓ＿ＣＰＵインタフェース部３５から構成される。
【００４５】
ここで、データバッファ３６はＣＰＵデータバスの内容を読出したり書込んだりするために作動し、処理する。
【００４６】
ＣＰＵアドレスデコーダ３１は、ＣＰＵ１３の上位アドレス部分（ｈｉｇｈ  ａｄｄｒｅｓｓ  ｐａｒｔ）をデコードしてトランスポートパーサー部２１のレジスタを選択するための選択信号と、ビデオデコーダ、オーディオデコーダ、その他のデコーダをアクセスするための選択信号と、プログラム／データメモリをアクセスするための選択信号とを発生する。
【００４７】
ｔｐ＿ＣＰＵインタフェース３２は、前記ＣＰＵ１３のコントロール信号（ｃｎｔｒｌ１）とアドレス信号（ａｄｄｒ１）と選択信号とを結合して、ＣＰＵ１３がトランスポートパケットデコーダレジスタ２１ｂにあるレジスタをアクセスするためのコントロール信号（ｃｎｔｒｌ＿ｄｓｐ＿ｔｄ）を発生させるが、各レジスタが互いに異なるアドレスを有するようにアドレスをデコードさせる。
【００４８】
メモリインタフェース部３３は、前記ＣＰＵ１３のコントロール信号（ｃｎｔｒｌ１）とアドレス信号（ａｄｄｒ１）と選択信号とを結合して、ＣＰＵ１３がメモリコントロ一ラ２２ｂにあるレジスタをアクセスすためのコントロール信号（ｃｎｔｒｌ＿ｄｓｐ＿ｍｅｍ）を発生させるが、各レジスタが互いに異なるアドレスを有するようにアドレスをデコードさせる。
【００４９】
ａｄｆ＿ＣＰＵインタフェース部３４は、前記ＣＰＵ１３のコントロール信号（ｃｎｔｒｌ１）とアドレス信号（ａｄｄｒ１）と選択信号とを結合して、ＣＰＵ１３がＡＤＦデコーダレジスタ２３ｂにあるレジスタをアクセスするためのコントロール信号（ｃｎｔｒｌ＿ｄｓｐ＿ａｄｆ）を発生させるが、各レジスタが互いに異なるアドレスを有するようにアドレスをデコードさせる。
【００５０】
ｐｅｓ＿ＣＰＵインタフェース部３５は、前記ＣＰＵ１３のコントロール信号（ｃｎｔｒｌ１）とアドレス信号（ａｄｄｒ１）と選択信号とを結合して、ＣＰＵ１３がＰＥＳデコーダレジスタ２４ｂにあるレジスタをアクセスするためのコントロール信号（ｃｎｔｒ１＿ｄｓ＿ｐｅｓ）を発生させるが、各レジスタが互いに異なるアドレスを有するようにアドレスをデコードさせる。
【００５１】
一方、前記デコーダインタフェース部１５は、ビデオデコーダインタフェース部４１、オーディオデコーダインタフェース部４２、及びデータデコーダインタフェース部４３から構成される。
【００５２】
即ち、ビデオデコーダインタフェース部４１はビデオデコーダとＣＰＵ１３とＰＥＳデコーダ２４とがアクセスを共有するように、アドレスバス、データバス、及びコントロール信号をコントロールする。つまり、ＣＰＵ１３からアドレスバス信号（ａｄｄｒ１）とデータバス信号（ｄａｔａ２）及びオーディオデコーダ選択信号を受け、ビデオアドレスとビデオデータ及びビデオコントロール信号を入出力してＣＰＵ１３がビデオデコーダをアクセスするように構成したものである。尚、ＰＥＳデコーダ２４からデータバス信号（ｄａｔａ５）と、コントロール信号（ｃｎｔｒｌ５）を受けて一時貯蔵した後、ＣＰＵ１３がビデオデコーダをアクセスしない間にビデオデコーダ５へビデオデータ、ビデオコントロール信号、ビデオアドレスを出力させる。
【００５３】
オーディオデコーダインタフェース部４２はオーディオデコーダとＣＰＵ１３とＰＥＳデコーダ２４とがアクセスを共有するように、アドレスバス、データバス、及びコントロール信号をコントロールする。つまり、ＣＰＵ１３からアドレスバス信号（ａｄｄｒ１）とデータバス信号（ｄａｔａ２）及びオーディオデコーダ選択信号を受け、オーディオアドレスとオーディオデータ及びオーディオコントロール信号を入出力して、ＣＰＵ１３がオーディオデコーダ６をアクセスするように構成したものである。なお、ＰＥＳデコーダ２４からデータ信号（ｄａｔａ５）、コントロ−ル信号（ｃｎｔｒｌ５）を受けて一時貯蔵した後、ＣＰＵ１３がオーディオデコーダ６をアクセスしない間オーディオデコーダ６にオーディオデータ、オーディオコントロール信号、オーディオアドレスを出力させる。
【００５４】
データデコーダインタフェース部４３はその他のデコーダ（データデコ一ダ等）とＣＰＵ１３とＰＥＳデコーダ２４とがアクセスを共有するように、アドレスバス、データバス、及びコントロール信号をコントロールする。つまり、ＣＰＵ１３からアドレスバス信号（ａｄｄｒ１）とデータバス信号（ｄａｔａ２）及びデータデコーダ選択信号を受け、データアドレスとデータ及びデータコントロール信号を入出力して、ＣＰＵ１３がデータデコーダ７をアクセスするように構成したものである。尚、ＰＥＳデコーダ２４からデータバス信号（ｄａｔａ５）コントロール信号（ｃｎｔｒｌ５）を受けて一時貯蔵した後、ＣＰＵ１３がデータデコーダ７をアクセスしない間データデコーダ７へデータ、データコントロール信号、データアドレスを出力させる。
【００５５】
一方、図４のデコーダインタフェース部１５は上述したように、ビデオデコーダインタフェース部４１、オーディオデコーダインタフェース部４２、及びデータデコーダインタフェース部４３からなり、各デコーダインタフェース部４１、４２、４３は図５のような構成を有するが、全部一度に構成する必要が無く、適用の対象に応じて一部のみ構成しても良い。図５にはビデオデコードインタフェース部４１のみを図示した。
【００５６】
即ち、ＣＰＵ１３から出力されるデータを一時貯蔵して出力する第１データバファ５１と前記トランスポートパーサー部１１から出力されるデータを一時貯蔵して先に入ってきたデータを先に出力するとともに、データが定全に満ちたか否かの信号（ｆｉｆｏ＿ｅｆ、ｆｉｆｏ＿ｆｆ）を出力するＦＩＦＯ５２と、前記ＦＩＦＯ５２から出力されたデータを一時貯蔵して出力する第２データバッファ５３と、前記ＦＩＦＯ５２の出力信号（ｆｉｆｏ＿ｅｆ、ｆｉｆｏ＿ｆｆ）とＣＰＵ１３によるビデオデコ一ダ５のアクセスの如何によってＣＰＵ１３にアクセス権を与えるトークン（ｔｏｋｅｎ）をセットするアクセスコントロール部５４と、前記アクセスコントロール部５４のトークン（ｔｏｋｅｎ）を受けて現在のアクセスを完全に完了した後、ＣＰＵ１３がビデオデコーダを読出し／書込みアクセスするようにコントロールするインタフェースコントロール部５５とからなる。
【００５７】
一方、図６は図４のデコーダインタフェース部の他の実施の形態の詳細ブロック構成図である。即ち、前記図５の一実施の形態では各デコーダインタフェース部（ビデオ、オーディオ、データ）４１、４２、４３ごとにＦＩＦＯをそれぞれ設けたものであり、図６の他の実施の形態ではＦＩＦＯを共通としたものである。
【００５８】
即ち、ビデオデコーダインタフェース部４１、オーディオデコーダインタフェース部４２、データデコーダインタフェース部４３にそれぞれＣＰＵ１３から出力されるデータを一時貯蔵して出力する第１データバッファ５１と、デコーダデータを一時貯蔵して出力する第２データバッファ５３と、ビデオメモリコントロール信号（ｖｉｄ＿ｍｅｍ＿ｃｎｔｒｌ）ラインを通って出力される信号（ｆｉｆｏ＿ｅｆ、ｆｉｆｏ＿ｆｆ）と、ＣＰＵ１３によるビデオデコーダ５のアクセスの如何によってＣＰＵ１３にアクセス権を与えるトークン（ｔｏｋｅｎ）をセットするアクセスコントロール部５４と、前記アクセスコントロール部５４のトークン（ｔｏｋｅｎ）を受けて現在のアクセスを完全に完了した後、ＣＰＵ１３がビデオデコーダを読出し／書込みアクセスするようにコントロールするインタフェースコントロール部５５とからなる。
【００５９】
そして、前記ビデオデコーダインタフェース部４１、オーディオデコーダインタフェース部４２、データデコーダインタフェース４３には共通のメモリ部４４が構成される。
【００６０】
つまり、トランスポートパーサー部１１の出力データを一時貯蔵する第３データバッファ６１と、ビデオ、オーディオ、及びデータ貯蔵領域に分けられ、前記第３データバッファ６１から入力されるデータを貯蔵し、且つ貯蔵されたデータをデコーダデータへ出力するメモリ６８と、前記メモリ６８にビデオデータを書き込むために、書込みアドレスを出力するビデオ書込みポインタ（ｐｏｉｎｔｅｒ）６２と、前記メモリ６８にオーディオデータを書き込むために、書込みアドレスを出力するオーディオ書込みポインタ６３と、前記メモリ６８にデータを書き込むために、書込みアドレスを出力するデータ書込みポインタ６４と、前記ビデオ書込みポインタ６２から出力されるアドレスを一時貯蔵する第１アドレスバッファ６５と、前記オーディオ書込みポインタ６３から出力されるアドレスを一時貯蔵する第２アドレスバッファ６６と、前記データ書込みポインタ６４から出力されるアドレスを一時貯蔵する第３アドレスバッファ６７と、前記メモリ６８に貯蔵されているビデオデータを読出すために、読出しアドレスを出力するヒテオ読出しポインタ（ｐｏｉｎｔｅｒ）７２と、前記メモリ６８に貯蔵されたオーディオデータを読出すために、読出しアドレスを出力するオーディオ読出しポインタ（ｐｏｉｎｔｅｒ）７３と、前記メモリ６８に貯蔵されたデータを読出すために、読出しアドレスを出力するデータ読出しポインタ７４と、前記ビデオ読出しポインタ７２から出されるアドレスを一時貯蔵する第４アドレスバッファ６９と、前記オーディオ読出しポインタ７３から出力されるアドレスを一時貯蔵する第５アドレスバッファ７０と、前記データ読出しポインタ７４から出力されるアドレスを一時貯蔵する第６アドレスバッファ７１と、前記ＰＥＳデコーダ２４からのコントロール信号（ｃｎｔｒｌ５）によって前記ポインタ６２、６３、６４、７２、７３、７４及びアドレスバッファ６５、６６、６７、６９、７０、７１の動作を制御するメモリインタフェースコントローラ７５とを含んで構成される。
このように構成された本発明の動作は下記の通りである。
【００６１】
図７は本発明のトランスポートパケットデコーダレジスタ２１ｂに入力されるトランスポートパケットシンタックスであり、図８、図９は本発明のＡＤＦデコーダレジスタ２３ｂに入力されるＡＤＦシンタックスであり、図１０、図１１、図１２は本発明のＰＥＳデコーダレジスタ２４ｂに入力される
ＰＥＳパケットシンタックスであり、図１３、図１４、図１５は本発明のメモリ２２ａに貯蔵されるＰＳＩレジスタ２２ｂに入力されるＰＳＩシンタックスである。
【００６２】
そして、図１６は本発明のトランスポートデコーダ２１のレジスター覧表であり、図１７は本発明のＡＤＦデコーダ２３のレジスター覧表であり、図１８は本発明のＰＥＳデコーダ２４のレジスター覧表である。
【００６３】
尚、図１９は本発明のトランスポートデコーダ２１における割込み発生式の構成図であり、図２０は本発明のＡＤＦデコーダ２３における割込み発生式の構成図であり、図２１は本発明のＰＥＳデコーダ２４における割込み発生式の構成図であり、図２２は本発明のＣＰＵコントロールインタフェース部１４における割込み発生式の構成図である。
【００６４】
先ず、トランスポートパーサー部１１はＭＰＥＧ２システムの規格に応じて各シンタックス（Ｓｙｎｔａｘ）のフィールド値を分解してレジスタ（ｒｅｇｉｓｔｅｒ）に貯蔵し、ＰＩＤ（Ｐａｃｋｅｔ  Ｉｄｅｎｔｉｆｉｅｒ）で指定されたオーディオ情報、ビデオ情報、及びデータ情報をチャンネルから入力されたパケットデータから収集してレジスタに出力させ、各デコーダ（トランスポート、ＡＤＦ、ＰＥＳ、ＰＳＩ）ではレジスタのうち指定されたレジスタがセットされると、割込み信号を出力する。
【００６５】
即ち、トランスポートパーサー部１１のトランスポートデコーダ２１は、図７のようなＭＰＥＧ２トランスポートパケットシンタックスをトランスポートパケットデコーダコントローラ２１ａで分解して、図１６に示すようにトランスポートパケットデコーダレジスタ２１ｂに貯蔵する。そして、トランスポートパケットデコーダレジスタ２１ｂにあるフィールド値は割込みレジスタイネーブルの状態に応じてＣＰＵ１３に割込みを発生させる。
【００６６】
割込みの発生方法は、図１９に示すように、トランスポートパケットヘッド内にあるＰＩＤフィールドと使用者の所望するパケットのＰＩＤとを比較した後、比較した値が同一であれば“１”となり、同一でなければ“０”となる。
【００６７】
即ち、ＰＩＤ＿Ｖ＿ｆｌａｇはトランスポートＰＩＤフィールドとビデオパケットのＰＩＤとを比較して、比較した値が同一であれば“１”となり、同一でなければ“０”となる。
【００６８】
ＰＩＤ＿Ａ＿ｆｌａｇはトランスポートＰＩＤフィールドとオーディオパケットのＰＩＤとを比較して、比較した値が同一であれば“１”となり、同一でなければ“０”となる。
【００６９】
ＰＩＤ＿Ｄ＿ｆｌａｇはトランスポートＰＩＤフィールドとデータパケットのＰＩＤとを比較して、比較した値が同一であれば“１”となり、同一でなければ“０”となる。
【００７０】
ＰＩＤ＿ＰＡＴ＿ｆｌａｇはトランスポートＰＩＤフィールドとＰＡＴ（Ｐｒｏｇｒａｍ  Ａｓｓｏｃｉａｔｉｏｎ  Ｔａｂｌｅ）のＰＩＤとを比較して、比較した値が同一であれば“１”となり、同一でなければ“０”となる。
【００７１】
ＰＩＤ＿ＰＭＴ＿ｆ１ａｇはトランスポートＰＩＤフィールドとＰＭＴ（Ｐｒｏｇｒａｍ  Ｍａｐ  Ｔａｂｌｅ）のＰＩＤとを比較して、比較した値が同一であれば“１”となり、同一でなければ“０”となる。
【００７２】
ＰＩＤ＿ＣＡＴ＿ｆｌａｇはトランスポートＰＩＤフィールドとＣＡＴ（Ｃｏｎｄｉｔｉｏｎａｌ  Ａｃｃｅｓｓ  Ｔａｂｌｅ）セクションのＰＩＤとを比較して、比較した値が同一であれば“１”となり、同一でなければ“０”となる。
【００７３】
ＰＩＤ＿ＮＩＴ＿ｆｌａｇはトランスポートＰＩＤフィールドとＮＩＴ（Ｎｅｔｗｏｒｋ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｔａｂｌｅ）のＰＩＤとを比較して、比較した値が同一であれば“１”となり、同一でなければ“０”となる。
【００７４】
なお、ＡＤＦデコーダ２３は図８、図９のようなＭＰＥＧ２ＡＤＦフィールドシンタックスをＡＤＦデコーダコントローラ２３ａで分解して図１７のようにＡＤＦデコーダレジスタ２３ｂに貯蔵する。そして、ＡＤＦデコーダレジスタ２３ｂにあるフィールド値は割込みレジスタイネーブルの状態に応じてＣＰＵ１３に割込みを発生させる。この際の割込み発生方法は図２０の通りである。
【００７５】
そして、ＰＥＳデコーダ２４は図１０、図１１、図１２のようなＭＰＥＧ２ＰＥＳパケットシンタックスをＰＥＳデコーダコントローラ２４ａで分解して、図１７のようにＰＥＳデコーダレジスタ２４ｂに貯蔵する。ＰＥＳデコーダレジスタ２４ｂにあるフィールド値は割込みレジスタイネーブルの状態に応じてＣＰＵ１３に割込みを発生させる。この際の割込み発生方法は図２１の通りである。
【００７６】
図３におけるデコーダインタフェース部１５の動作は下記の通りである。
【００７７】
先ず、ビデオデコーダインタフェース部４１ではビデオデコーダ５から割込みを受けてビデオ割込み（Ｖｉｄ＿ｉｎｔ）信号を発生させ、コントロールバス（ｃｎｔｒｌ２）を介してＣＰＵコントロールインタフェースに伝達する。
【００７８】
オーディオデコーダインタフェース部４２ではオーディオデコーダ６から割込みを受けてオーディオ割込み（Ａｕｄ＿ｉｎｔ）信号を発生させ、コントロ一ルバス（ｃｎｔｒｌ２）を介してＣＰＵコントロールインタフェースに伝達する。
【００７９】
データデコーダインタフェース部４３ではデータデコーダ７から割込みを受けてデータ割込み（Ｄａｔａ＿ｉｎｔ）信号を発生させ、コントロールバス（ｃｎｔｒｌ２）を介してＣＰＵコントロールインタフェースに伝達する。
【００８０】
ここで、図５のようなデコーダインタフェース部１５の構成を有する場合を、例を挙げてさらに詳しく説明する。
【００８１】
ビデオデコーダインタフェース部４１は、ＣＰＵ１３からアドレスバス信号（ａｄｄｒ２）とデータバス信号（ｄａｔａ２）及びビデオデコーダ選択信号を選択信号ラインを介して受け、ビデオアドレスとビデオデータ及びビデオコントロール信号を入出力してＣＰＵ１３がビデオデコーダ５をアクセスするようにし、且つＰＥＳデコーダ２４からデータ信号（ｄａｔａ５）、コントロール信号（ｃｎｔｒｌ５）を受けて一時貯蔵した後、ＣＰＵ１３がビデオデコーダをアクセスしない間ビデオデコーダ５へビデオデータ、ビデオコントロール信号、ビデオアドレスを出力させるようにしたもので、ＣＰＵ１３からのデータバス信号（ｄａｔａ２）は第１データバッファ５１に一時貯蔵、ＰＥＳデコーダ２４からのデータ信号（ｄａｔａ５）及びコントロール信号（ｃｎｔｒｌ５）はＦＩＦＯ５２に一時貯蔵して、第２データバッファ５３を介して出力する。この際、ＦＩＦＯ５２ではデータが満ちた（ｆｕｌｌ）か、或いはもっと貯蔵し得るか（ｅｍｐｔｙ）の信号（ｆｉｆｏ＿ｅｆ、ｆｉｆｏ＿ｆｆ）を出力し、アクセスコントロール部５４は前記ＦＩＦＯ５２から出力される信号（ｆｉｆｏ＿ｅｆ、ｆｉｆｏ＿ｆｆ）とＣＰＵ１３のコントロール信号（ｃｎｔｒｌ２）とからＣＰＵ１３がビデオデコーダ５をアクセスするかの如何を認識して、ＣＰＵ１３がビデオデコーダをアクセスすると、ＣＰＵ１３にアクセス権を与えるトークン（ｔｏｋｅｎ）をセットする。従って、トークン（ｔｏｋｅｎ）が“０”から“１”に変化すると、ｆｉｆｏデータをビデオデコーダ５に伝送しかけてＣＰＵ１３がビデオデコーダ５をアクセスするようにモードが切り換えられるので、インタフェースコントローラ５５は現在のアクセスを完全に完了した後、ＣＰＵ１３がビデオデコーダ５をアクセスするようにコントロールする。ＣＰＵのアクセス完了後僅かの遅延を置き、引き続きＣＰＵ１３のアクセスが存在せずにアクセスコントロール部５４の出力信号（ｔｏｋｅｎ）が“０”とリセットされると、インタフェースコントローラ５５はＦＩＦＯデータトランスモードで動作する。
【００８２】
前記動作はビデオデコーダインタフェース部４１はもちろん、オーディオデコーダインタフェース部４２及びデータデコーダインタフェース部４３が全て同じ方法で行われる。
【００８３】
一方、デコーダインタフェース部１５の構成が図５の３個のＦＩＦＯを１個のメモリとして使用した図６のような場合、その動作は下記の通りである。
まず、ビデオデコーダインタフェース部４１、オーディオデコーダインタフェース部４２、及びデータデコーダインタフェース部４３は図５のように動作する。そして、メモリ部４４はＦＩＦＯ動作を行わなければならないので、ビデオデータをアクセスするためにデータ読出しポインタ７２とビデオ書込みポインタ６２を使用し、オーディオデータをアクセスするためにオーディオデータ読出しポインタ７３とオーディオ書込みポインタ６３を使用し、データをアクセスするためにデータ読出しポインタ７４とデータ書込みポインタ６４を使用した。従って、ビデオデータアクセスポインタ７２、６２は、ビデオメモリ領域をアクセスするように１回の読出し或いは書込みを行った後読出し又は書込みポインタを“１”の大きさだけ増加させ、ビデオメモリ領域の境界（ｂｏｕｎｄａｒｙ）部分をアクセスしてからさらに最初のアドレスに戻って再び“１”ずつ増加させる。
【００８４】
そして、オーディオデータのアクセスポインタ７３、６３、７４、６４もビデオデータアクセスと同様に動作する。各ポインタ６２、６３、６４、７２、７３、７４の値は各アドレスバッファ６５、６６、６７、６９く７０、７１を介してメモリ６８に印加され、それぞれのアドレスバッファ（６５、６６、６７、６９、７０、７１）はメモリインタフェースコントローラ７５によって出力許可（ｏｕｔｐｕｔ  ｅｎａｂｌｅ）されてメモリ６８のアドレスポートに印加される。    従って、トランスポートパーサー部１１から出力されたデータ（ｄａｔａ５）は書込み許可時に第３データバッファ６１を介してメモリ６８に印加され、読出し時には各読出しポインタ７２、７３、７４によって指定された値がデコーダデータへ出力される。
【００８５】
メモリインタフェースコントローラ７５は、トランスポートパーサー部１１からのコントロール信号（ｃｎｔｒｌ５）と、ビデオデコーダインタフェース部４１、オーディオデコーダインタフェース部４２、及びデータデコーダインタフェース部４３からの書込みコントロール信号（ｖｉｄ＿ｍｅｍ＿ｃｎｔｒｌ、ａｕｄ＿ｍｅｍ＿ｃｎｔｒｌ、ｄａｔａ＿ｍｅｍ＿ｃｎｔｒｌ）とをやり取りしながらトランスポートパーサー部１１のデータをメモリ６８に読み込むために、ビデオ、オーディオ、データの書込み中にコントロール信号（ｃｎｔｒｌ５）によって指定されたデータの種類に応じてメモリ６８に印加させ、データ（ｄａｔａ５）をメモリ６８に書き込む動作を行うようにコントロールし、それぞれのデコーダインタフェース部４１、４２、４３からのコントロール信号（ｖｉｄ＿ｍｅｍ＿ｃｎｔｒｌ、ａｕｄ＿ｍｅｍ＿ｃｎｔｒｌ、ｄａｔａ＿ｍｅｍ＿ｃｎｔｒｌ）を受け、トランスポートパーサー部１１からのデータが入力されない間に各読出しポインタ７２、７３、７４をメモリ６８に印加することにより、データを読出して各デコーダインタフェース部４１、４２、４３に出力する。
【００８６】
次に、図３におけるＣＰＵインタフェース部１４の動作は、トランスポートパーサー部１１のレジスタとビデオ、オーディオ等のデコーダ及びその他のデコーダとの間のインタフェースを提供し、上位アドレスをデコードしてトランスポートパーサー部１１若しくはビデオデコーダ５、オーディオデコーダ６、データデコーダ７、及び第１メモリ部１２を選択する選択信号を出力する。
【００８７】
即ち、ＣＰＵアドレスデコーダ３１はＣＰＵ１３の上位アドレス部分をデコードしてトランスポートパーサー部１１のレジスタを選択するための選択信号、及びプログラム／データメモリをアクセスするための選択信号を発生する。
【００８８】
そして、ｔｐ＿ＣＰＵインタフェース部３２はＣＰＵ１３がトランスポートパケットデコーダレジスタ２１ｂにあるレジスタをアクセスするための信号（ｃｎｔｒｌ＿ｄｓｐ＿ｔｄ）を発生するので、ＣＰＵ１３のコントロール信号（ｃｎｔｒｌ１）とアドレス信号（ａｄｄｒ１）と選択信号とを結合して、各レジスタが互いに異なるアドレスを有するようにアドレスをデコードさせる。
【００８９】
残りのｍｅｍ＿ＣＰＵインタフェース部３３、ａｄｆ＿ＣＰＵインタフェース部３４、ｐｅｓ＿ＣＰＵインタフェース部３５でも、前記ｔｐ＿ＣＰＵインタフェース部３２と同様にＣＰＵ１３がトランスポートパーサー部１１の当該レジスタをアクセスするための信号（ｃｎｔｒｌ＿ｄｓｐ＿ｍｅｍ、ｃｎｔｒ１＿ｄｓｐ＿ａｄｆ、ｃｎｔｒｌ＿ｄｓｐ＿ｐｅｓ）を発生するので、ＣＰＵ１３のコントロール信号（ｃｎｔｒｌ１）とアドレス信号（ａｄｄｒ１）と選択出力信号とを結合して、各レジスタが互いに異なるアドレスを有するようにアドレスをデコードさせる。
【００９０】
従って、ＣＰＵインタフェース部１４は入力される各割込み（ｔｐ＿ｉｎｔ、ａｄｆ＿ｉｎｔ、ｐｅｓ＿ｉｎｔ、ｖｉｄ＿ｉｎｔ、ａｕｄ＿ｉｎｔ、ｄａｔａ＿ｉｎｔ）信号を受けて図２２のように割込みの発生時点でセットさせる。この際、割込みレジスタと割込み可能値はＣＰＵ１３でやはり読出したり書き込んだりすることができる。
【００９１】
このように動作される本発明のＭＰＥＧ２トランスポートデコーダの動作を簡単に説明する。
【００９２】
トランスポートパケットがチャンネルデコードからトランスポートパーサー部１１へデータバス（ｄａｔａ３）を介して入力されると、トランスポートデコーダコントローラ２１ａはトランスポートパケットヘッダを分解してトランスポートパケットヘッダの各フィールド値を当該レジスタ２１ｂ、２３ｂ、２４ｂにロードさせ、割込みイネーブル状態に応じてＣＰＵ１３に割込みを発生させる。
【００９３】
トランスポートパケットヘッダがデコードされた後、必要なパケットデータであるかどうかをＰＩＤ＿Ｖ＿ｆｌａｇ、ＰＩＤ＿Ａ＿ｆｌａｇ、ＰＩＤ＿Ｄ＿ｆｌａｇ、ＰＩＤ＿ＰＭＴ＿ｆｌａｇ、ＰＩＤ＿ＰＡＴ＿ｆｌａｇ、ＰＩＤ＿ＣＡＴ＿ｆｌａｇ、ＰＩＤ＿ＮＩＴ＿ｆＩａｇの状態によって判別して当該コントローラを動作させる。
【００９４】
ところが、パケット内にＡＤＦフィールドが存在する場合、即ちＡＤＦコントロールビットをチェックして“１０”若しくは“１１”の場合、ＡＤＦフィールドの存在を確認し、ＡＤＦデコーダコントローラ２３ａを先ず動作させて当該コントローラ２２ａ、２４ａを動作させる。
【００９５】
ＡＤＦデコーダコントローラ２３ａは、ａｄｆフィールドを分解して、ａｄｆフィールド内の各フィールド値を当該レジスタにロードさせ、割込みイネーブル状態に応じてＣＰＵ１３に割込みを発生させる。
【００９６】
ＡＤＦフィールドのデコードが完了したりＡＤＦフィールドが存在しない場合には、当該デコーダコントローラが動作することになる。即ち、ＰＩＤ＿Ｖ＿ｆ１ａｇ、ＰＩＤ＿Ａ＿ｆｌａｇ、ＰＩＤ＿Ｄ＿ｆｌａｇが“１”とセットされた場合、ＰＥＳデコートコントローラ２４ａはＰＥＳパケットヘッダを分解し、各フィールド値を当該レジスタにロードした後、割込みイネーブル状態に応じてＣＰＵ１３に割込みを発生させる。
【００９７】
なお、ビデオデコーダ、オーディオデコーダ、及びデータデコーダの種類に応じてビデオデコーダインタフェース部４１、オーディオデコーダフェース部４２、データデコードインタフェース部４３にＰＥＳパケットデータを伝達する。
【００９８】
一方、ＣＰＵ１３は各ブロックで割込みがかかるごとに、割込みレジスタ値をロードし、どこで割込みをＣＰＵ１３に発生させたかを確認し、割込みの状況に応じてプログラムされた割込みを処理する。ＣＰＵ１３はＣＰＵインタフェース部１４を介してトランスポートパーサー部１１内のいろんなレジスタをアクセスすることができ、ビデオデコーダ、オーディオデコーダ、及びデータデコーダをアクセスすることができる。
【００９９】
デコーダインタフェース部１５はＰＥＳデコーダ２４からデコードされたＰＥＳパケットデータをビデオデコーダ、オーディオデコーダ、データデコーダへ伝達したり、ＣＰＵ１３がアクセスするように調整者としての役割を果たすことにより、適用対象に応じてＣＰＵ１３が必要な動作を使用者によってプログラムされた内容に基づいてデコーダをアクセスすることができるようにする。
【０１００】
【発明の効果】
以上説明した本発明のＭＰＥＧ２トランスポートデコーダ装置は、下記の効果がある。
【０１０１】
１．トランスポートデコーダをハードワイヤドロジックとプログラム可能なＣＰＵとを結合して具現することにより、適用に応じて使用者がプログラムした内容に基づいてトランスポートデコーダがデコード動作を多様に行うことができる。
【０１０２】
２．高速のハードワイヤドロジックと低速のＣＰＵとを結合するので、いろいろ多様に適用することができる。
【０１０３】
３．ハードワイヤドロジックのみをもって構成した場合、適用の内容と特性に応じて適用し得ない場合が発生するので、新しいトランスポートデコーダを開発すべきという問題点を解決する。
【０１０４】
４．それぞれのデコーダインタフェースを構成することにより、ハードワイヤされたトランスポート部からデコーダされたビデオ、オーディオ、データのデータを当該デコーダへ出力させながら、プログラム可能なＣＰＵがデコーダを同時に時間分割（Ｔｉｍｅ  ｓｈａｒｉｎｇ）してデコーダをアクセスすることができる。
【０１０５】
５．ＣＰＵがそれぞれのデコーダのうちいずれかをアクセスしている間、アクセスされないデコーダはメモリ又はＦＩＦＯに貯蔵されているデータを伝送することができる。
【図面の簡単な説明】
【図１】  従来のＣＰＵを用いたＭＰＥＧ２トランスポートデコーダの構成図である。
【図２】  従来のハードワイヤドロジック（ｈａｒｄｗｉｒｅｄ  ｌｏｇｉｃ）を用いたＭＰＥＧ２トランスポートデコーダの構成図である。
【図３】  本発明のプログラム可能なＭＰＥＧ２トランスポートデコーダの構成図である。
【図４】  図３のトランスポートパーサー部、ＣＰＵインタフェース部の詳細ブロック構成図である。
【図５】  図４のデコーダインタフェース部の一実施の形態の詳細ブロック構成図である。
【図６】  図４のデコーダインタフェース部の他の実施の形態の詳細ブロック構成図である。
【図７】  本発明のトランスポートパケットデコーダレジスタに入力されるトランスポートパケットシンタシクスである。
【図８】  本発明のＡＤＦデコーダレジスタに入力されるＡＤＦシンタックスである。
【図９】  本発明のＡＤＦデコーダレジスタに入力されるＡＤＦシンタックスである。
【図１０】  本発明のＰＥＳデコーダレジスタに入力されるＰＥＳパケットシンタックスである。
【図１１】  本発明のＰＥＳデコーダレジスタに入力されるＰＥＳパケットシンタックスである。
【図１２】  本発明のＰＥＳデコーダレジスタに入力されるＰＥＳパケットシンタックスである。
【図１３】  本発明のＰＳＩデコーダレジスタに入力されるＰＳＩシンタックスである。
【図１４】  本発明のＰＳＩデコーダレジスタに入力されるＰＳＩシンタックスである。
【図１５】  本発明のＰＳＩデコーダレジスタに入力されるＰＳＩシンタックスである。
【図１６】  本発明のトランスポートデコーダのレジスター覧表である。
【図１７】  本発明のＡＤＦデコーダのレジスター覧表である。
【図１８】  本発明のＰＥＳデコーダのレジスター覧表である。
【図１９】  本発明のトランスポートデコーダにおける割込み発生式の構成図である。
【図２０】  本発明のＡＤＦデコーダにおける割込み発生式の構成図である。
【図２１】  本発明のＰＥＳデコーダにおける割込み発生式の構成図である。
【図２２】  本発明のＣＰＵコントロールインタフェース部における割込み発生式の構成図である。
【符号の説明】
５  ビデオデコーダ
６  オーディオデコーダ
７  データデコーダ
１１  トランスポートパーサー部
１２  第１メモリ部
１３  ＣＰＵ
１４  ＣＰＵインタフェース部
１５  デコーダインタフェース部
２０  チャンネルデコーダインタフェース部
２１  トランスポートインタフェース部
２２  第２メモリ
２３  ＡＤＦデコーダ
２４  ＰＥＳデコーダ
３１  ＣＰＵアドレスデコーダ
３２  ｔｐ＿ＣＰＵインタフェース部
３３  メモリインタフェース部
３４  ａｄｆ＿ＣＰＵインタフェース部
３５  ｐｅｓ＿ＣＰＵインタフェース部
４１  ビデオデコーダインタフェース部
４２  オーディオデコーダインタフェース部
４３  データデコーダインタフェース部
５２  ＦＩＦＯ
５３  第２データバッファ
５４  アクセスコントロール部
５５  インタフェースコントロール部
６２、６３、６４、７２、７３、７４  ポインタ
６５、６６、６７、６９、７０、７１  アドレスバッファ
６８  メモリ
７５  メモリインタフェースコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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