(57)【特許請求の範囲】
【請求項１】
制御ゲートとドレインとソースを有し、電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタがアレイを形成するように行と列が配置され、各行中の浮遊ゲート電界効果トランジスタの制御ゲートに接続される複数の行線と各列中の浮遊ゲート電界効果トランジスタのドレインに接続される複数の列線を有し、各ブロック内で共通に接続されるソースを有し、上記行線のうちの不良行線,上記列線のうちの不良列線を正常行線,正常列線に置換でき、その置換情報が、上記浮遊ゲート電界効果トランジスタのしきい値状態の高低でもって記憶されている冗長機能を有する不揮発性半導体メモリ装置において、
上記列線に接続されたｎＭＯＳトランジスタを有し、
上記浮遊ゲート電界効果トランジスタは、しきい値状態の低い状態の下限が−０．５Ｖを上回り、かつ、しきい値状態の低い状態の上限が上記ｎＭＯＳトランジスタのしきい値以下の正の値であることを特徴とする冗長機能を有する不揮発性半導体メモリ装置。
【請求項２】
請求項１に記載の冗長機能を有する不揮発性半導体メモリ装置において、
上記浮遊ゲート電界効果トランジスタに、上記ｎＭＯＳトランジスタのしきい値よりも低いしきい値をもたせるために、書き込み動作または消去動作を行う手段を備えたことを特徴とする冗長機能を有する不揮発性半導体メモリ装置。
【請求項３】
請求項１に記載の冗長機能を有する不揮発性半導体メモリ装置において、
上記浮遊ゲート電界効果トランジスタの制御ゲートを上記ｎＭＯＳトランジスタのしきい値とほぼ同じ値にして、上記浮遊ゲート電界効果トランジスタのしきい値を確認することを特徴とする冗長機能を有する不揮発性半導体メモリ装置。
【請求項４】
請求項１に記載の冗長機能を有する不揮発性半導体メモリ装置において、
通常動作時に、上記不良アドレスを記憶した上記浮遊ゲート電界効果トランジスタの制御ゲートに電源電圧を印加することを特徴とする冗長機能を有する不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、冗長機能を有し、その冗長のためのアドレスを記憶する手段として、不揮発性半導体メモリを用いる不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
〔第１従来例〕
不揮発性半導体メモリ装置では、歩留りを向上させるために、不良ビット線,不良ワード線,不良メモリセルを各々正常なものと置換して使用する手法がある。これらの不揮発性半導体メモリ装置では、この不良ビット線,不良ワード線,不良メモリセルのアドレスを記憶しておく必要がある。
【０００３】
これを記憶するために、電気的に書換可能な不揮発性半導体メモリセルを用いる手法(特開平５−２７６０１８号公報参照)がある。この手法を、図１に示す回路図およびこの回路におけるアドレス１つ分を記憶する基本回路構成を示す図２を参照して説明する。例えば、この回路に、アドレス「１０１」を記憶する場合について述べる。図１に示した回路は、ＥＴＯＸに代表されるチャネルホットエレクトロンを用いた書き込みを行うフラッシュメモリに適応したものである。図２０に示すように、このタイプのフラッシュメモリでは、初期状態ではメモリセルＭ０,Ｍ１,Ｍ２のしきい値が、０.５Ｖ〜２.５Ｖ付近にある。
【０００４】
また、書き込みはチャネルホットエレクトロンを用いる手法なので、まず、図１に示すデータ線に“１”に相当する“Ｈ(high)”レベルが出力され、書き込みデータラッチ回路ＤＬＣには、“Ｌ(low)”レベルがラッチされる。また、メモリセルＭ０,Ｍ１,Ｍ２のワード線ＷＬが、電位Ｖpp(例えば１０Ｖ)まで立ち上がり、ビット線選択信号bitsel０が電位Ｖppになる。このとき、図６に示すレベルシフターＨＶの出力ＯＵＴは“Ｌ”をラッチしているので、０Ｖが出力され、ビット線ＢＬ０は、フローティング状態で、メモリセルＭ０のしきい値は低い状態(２.５Ｖ以下)が保たれる。次に、データ“０”を書き込む場合、図１に示すデータ線ＤＬに、“Ｌ”が出力され、書き込みデータラッチ回路ＤＬＣには“Ｈ”がラッチされ、メモリセルのワード線ＷＬが、例えば、電位Ｖppまで立ち上がる。また、ビット線選択信号bitsel１が電位Ｖppになり、図１に示すレベルシフターＨＶの出力は“Ｈ”ラッチなので、電位Ｖppであり、hhprg電圧(例えば６Ｖ)がビット線ＢＬ１に出力され、チャネルホットエレクトロンによって、メモリセルＭ１のしきい値が５Ｖ以上に上昇する。この状態を図２０に示す。一方、メモリセルＭ２は、メモリセルＭ０と同様に、しきい値の低い状態を保つ。
【０００５】
この場合の不良アドレスラッチ回路ＡＬＣ(図２を参照)において、メモリ装置に電源が投入され、動作が開始された場合について説明する。図２１(Ａ),(Ｂ)および図２２(Ａ),(Ｂ)を参照して、この動作を説明する。図２１(Ｂ)に示すように、メモリセルＭ１に、データ“０”がラッチされている場合、図２２(Ｂ)に示す電源投入波形から判るように、電源電圧Ｖccが上昇すると、カップリングによって、ノードＡの電位が持ち上げられ、電源電圧Ｖccに追随する波形となる。ここで、メモリセルＭ１のしきい値は５Ｖ以上なので、メモリセルＭ１はオフで電流が流れず、出力radd１は“０”をラッチして出力する。
【０００６】
一方、図２１(Ａ)に示すメモリセルＭ０,Ｍ２は、データ“１”をラッチしているので、図２２(Ａ)に示す電源投入波形を参照すれば判るように、ワード線ＷＬが２.５Ｖ以上となったとき、始めてメモリセルに電流が流れ始め、当初、電源電圧Ｖccに追随していたノードＡは“Ｌ”となる。これは、メモリセルＭ０,Ｍ２を通して電流が流れるからである。結果として、出力radd０,２は“１”がラッチされた状態となる。
【０００７】
〔第２従来例〕
上述した第１従来例では、１つのメモリセルの状態でもって、１つのアドレス情報を記憶するが、アドレス情報を記憶する別の従来例として、２つのメモリセルを用いて１つのアドレス情報を記憶するものがある。この第２従来例を、図７と図８を参照して説明する。この第２従来例は、特開平８−２２６９９で開示されている。この回路に、アドレス「１０１」を記憶する場合について述べる。図７に示した回路は、ＥＴＯＸに代表されるチャネルホットエレクトロンを用いた書き込みを行うフラッシュメモリに適用したものである。このタイプのフラッシュメモリは、初期状態ではメモリセルのしきい値は０.５Ｖ〜２.５Ｖ付近にある。このしきい値状態を、図２０に示す。
【０００８】
この第２従来例は、書き込みをチャネルホットエレクトロンを用いて行なうので、まず、図７に示すデータ線ＤＬに“Ｈ”が出力され、書き込みデータラッチ回路ＤＬＣには“Ｌ”がラッチされる。メモリセルＭ０〜Ｍ５のワード線ＷＬが電位Ｖpp(例えば１０Ｖ)まで立ち上がり、ビット線選択信号bitsel０が電位Ｖppになる。ここで、ビット線ＢＬ０はフローティング状態なので、結果としてメモリセルＭ０のしきい値は低い状態(２.５Ｖ以下)が保たれる。
【０００９】
一方、次の動作では、データ線ＤＬに“Ｌ”が出力され、書きこみ時のデータラッチ回路ＤＬＣには“Ｈ”がラッチされる。メモリセルＭ０〜Ｍ５のワード線ＷＬは電位Ｖpp(例えば１０Ｖ)であり、ビット選択信号線bitsel１が電位Ｖppとなるので、hhprg電圧(例えば６Ｖ)が、ビット線ＢＬ１に出力され、メモリセルＭ１では、チャネルホットエレクトロンが発生し、しきい値が５Ｖ以上まで上昇する。
【００１０】
一方、２つ目のアドレスラッチ回路ＡＬＣ１には、“０”をラッチさせたいので、メモリセルＭ２はプログラム状態(しきい値が５Ｖ以上)になり、メモリセルＭ３は消去状態(しきい値が低い状態)が保たれる。また、３つ目のアドレスラッチ回路ＡＬＣ２には“１”をラッチさせたいので、メモリセルＭ４は消去状態で、メモリセルＭ５はプログラム状態である。
【００１１】
図８に、上記アドレスラッチ回路(ＡＬＣ０,ＡＬＣ１,ＡＬＣ２)の１回路を示す。図８に示すように、この第２従来例は、しきい値状態が異なる２つのメモリセルを用いて１つのデータをラッチする方式である。具体的には、この第２従来例は、しきい値が２.５Ｖ以下のメモリセルと５Ｖ以上のメモリセルとを組み合わせて、１つのデータをラッチする。
【００１２】
この第２従来例のアドレスラッチの動作を、図２３(Ａ),(Ｂ)と、図２４(Ａ),(Ｂ)を用いて説明する。
【００１３】
まず、不良アドレスラッチ回路がデータ“０”をラッチする場合を、図２３(Ａ)と図２４(Ａ)を参照して説明する。この場合、メモリセルＭ０のしきい値が高い状態(５Ｖ以上)であり、メモリセルＭ１のしきい値が低い状態(２.５Ｖ以下)である。図２４(Ａ)に示す電源投入時の波形から分かるように、電源電圧Ｖccが上昇して、ワード線ＷＬが２.５Ｖ以上になるとメモリセルＭ１のしきい値が低いことから、ノードＡから電荷が引き抜かれて、０Ｖとなる。一方、メモリセルＭ０は、しきい値が５Ｖ以上なので、ノードＢは高いレベル(２.５Ｖ)が保たれる。結果として、接地側電位Ｖss(データ“０”)が出力raddに出力される。
【００１４】
一方、不良アドレスラッチ回路がデータ“１”をラッチする場合を、図２３(Ｂ)と図２４(Ｂ)を参照して説明する。この場合、メモリセルＭ０のしきい値が低い状態(２.５Ｖ以下)、メモリセルＭ１のしきい値が高い状態(５Ｖ以上)の場合について述べる。図２４(Ｂ)に示す電源投入波形から分かるように、電源電圧Ｖccが上昇して、ワード線ＷＬの電位が２.５Ｖ以上になると、メモリセルＭ０のしきい値が低いことから、ノードＢから電荷が引き抜かれて、０Ｖとなる。一方、メモリセルＭ１はしきい値が５Ｖ以上なので、ノードＡは高いレベル(２.５Ｖ)が保たれる。結果として、出力raddに、電源電圧Ｖcc(データ“１”)が出力される。
【００１５】
このように、この第２従来例では、メモリセルＭ０,Ｍ１の状態の違いによって、２つのデータを安定的に得ることが可能である。
【００１６】
【発明が解決すべき課題】
上記第１従来例,第２従来例には、以下に示す共通の問題点(1),(2)がある。
【００１７】
(1) 電源投入後、電源電圧が２.５Ｖ以上とならないとアドレスラッチが確定しない。
【００１８】
(2) 電源電圧が２.５Ｖ以下での動作が不安定となり、低電圧動作ができない。基本的に２.５Ｖ以下では動作ができない。
【００１９】
問題点(1)について、図２１,図２２を参照し、第１従来例の場合を例に説明する。電源電圧Ｖccが立ち上がり始め、電源電圧Ｖccが２.５Ｖ以下の状態では、図２２から判るように、ノードＡが“Ｌ”状態となっている。したがって、メモリセルに格納されているデータが“０”,“１”の両方の場合において、出力raddは接地側電位Ｖssとなる。これは、図２０に示すように、しきい値設定において、消去メモリセル(“Ｌ”側のメモリセル)のしきい値の上限が２.５Ｖであるので、データ“１”を記憶しているメモリセルにおいても電流が流れないからである。
【００２０】
また、第２従来例の場合においても、図２０に示すように、消去状態(“Ｌ”側)のメモリセルのしきい値の上限が２.５Ｖであるので、図２３に示すメモリセルＭ０,Ｍ１の両方に電流が流れず、ラッチ状態が安定しない。出力raddから接地側電位Ｖssが出力されるか、電源電圧Ｖccが出力されるかは、回路のレイアウトによるが、ここでは、ノードＡに出力用のインバータが接続されているので、接地側電位Ｖssが出力raddから出力される。
【００２１】
このように、上記第１,第２従来例によれば、電源電圧が２.５Ｖ以下では、不良アドレスラッチ回路が正常なアドレスをラッチできない。電源電圧が２.５Ｖ以下で電圧が完全に立ち上る前には、不良アドレスラッチ回路は、不良アドレス「１０１」ではなく正常アドレス「０００」をラッチした状態になっている。したがって、このとき、ユーザーが正常アドレス「０００」に相当するブロックを消去しようとアクセスした場合、この正常アドレス「０００」が不良アドレスと誤って認識され、アドレス冗長用のブロックを消去することになる。
【００２２】
このため、電源電圧が完全に立ち上がった後に、不良アドレス「１０１」をアクセスした場合、不良アドレス「１０１」に対応したアドレス冗長用ブロックをアクセスすることとなるが、この不良アドレス「１０１」に対応したアドレス冗長用ブロックが消去されておらず、前のデータが残っている。
【００２３】
このように、上記第１,第２従来例によれば、電源電圧２.５Ｖ以下で動作させた場合に誤動作が生じ、最悪の場合でには必要なデータが消えてしまう可能性がある。
【００２４】
また、問題点(2)についても、前記問題点(1)で説明した内容と同様であり、２.５Ｖ以下の電源電圧下では、動作させることができない。
【００２５】
最近、このようなフラッシュメモリの応用商品として携帯電話等の携帯端末製品が多くなっている。このような携帯端末では、消費電力の低減等の関係から、低電圧化の要求が強くなっている。したがって、より、低電圧動作が可能なデバイス設計が重要な課題となっている。
【００２６】
そこで、この発明の目的は、電源電圧立ち上がり時の誤動作の問題を回避でき、低電圧での動作が可能な不揮発性半導体メモリ装置を提供することにある。
【００２７】
【課題を解決するための手段】
上記目的を達成するため、この発明の冗長機能を有する不揮発性半導体メモリ装置は、制御ゲートとドレインとソースを有し、電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタがアレイを形成するように行と列が配置され、各行中の浮遊ゲート電界効果トランジスタの制御ゲートに接続される複数の行線と各列中の浮遊ゲート電界効果トランジスタのドレインに接続される複数の列線を有し、各ブロック内で共通に接続されるソースを有し、上記行線のうちの不良行線,上記列線のうちの不良列線を正常行線,正常列線に置換でき、その置換情報が、上記浮遊ゲート電界効果トランジスタのしきい値状態の高低でもって記憶されている冗長機能を有する不揮発性半導体メモリ装置において、
上記列線に接続されたｎＭＯＳトランジスタを有し、
上記浮遊ゲート電界効果トランジスタは、しきい値状態の低い状態の下限が−０．５Ｖを上回り、かつ、しきい値状態の低い状態の上限が上記ｎＭＯＳトランジスタのしきい値以下の正の値であることを特徴としている。
【００２８】
この発明では、上記浮遊ゲート電界効果トランジスタは、しきい値状態の低い状態の上限をｎＭＯＳトランジスタのしきい値よりも低い値にしたことで、しきい値上限が負値であるときに発生し易い通常動作時のしきい値上昇(ディスターブ)を回避すると同時に、電源立ち上げ後の速やかな不良アドレスのラッチ動作を実現できる。また、メモリセルをなす上記浮遊ゲート電界効果トランジスタのしきい値をメモリセル以外で使用されるＭＯＳトランジスタやＣＭＯＳ回路のしきい値より低くすることで、前記メモリセルのしきい値に影響されることなく、ｎＭＯＳトランジスタ１個分のしきい値電圧の電源電圧まで不良アドレスラッチ回路の動作を保証でき、超低電圧化が図れる。
【００２９】
また、他の実施形態の冗長機能を有する不揮発性半導体メモリ装置において、上記浮遊ゲート電界効果トランジスタに、上記ｎＭＯＳトランジスタのしきい値よりも低いしきい値をもたせるために、書き込み動作または消去動作を行う手段を備えた。
【００３０】
この実施形態では、上記書き込み動作または消去動作を行う手段によって、浮遊ゲート電界効果トランジスタに、ｎＭＯＳトランジスタのしきい値よりも低いしきい値をもたせることができる。
【００３１】
また、一実施形態の冗長機能を有する不揮発性半導体メモリ装置は、上記浮遊ゲート電界効果トランジスタの制御ゲートをｎＭＯＳトランジスタのしきい値とほぼ同じ値にして、上記浮遊ゲート電界効果トランジスタのしきい値を確認する。
【００３２】
この実施形態では、電源電圧よりも低いｎＭＯＳトランジスタのしきい値電圧でベリファイを実行でき、低消費電力を実現できる。
【００３３】
また、他の実施形態の冗長機能を有する不揮発性半導体メモリ装置は、通常動作時に、上記不良アドレスを記憶した上記浮遊ゲート電界効果トランジスタの制御ゲートに電源電圧を印加する。
【００３４】
この実施形態では、通常動作時に、上記制御ゲートに電源電圧を印加するから、電源電圧の立ち上げ時に浮遊ゲートトランジスタに流れる電流値を大きくすることができ、立ち上がりを急峻にすることができる。
【００３５】
【発明の実施の形態】
以下、この発明を図示の実施の形態に基いて詳細に説明する。
【００３６】
〔第１の参考例〕
図１に、この発明の不揮発性半導体メモリ装置の第１の参考例を示す。この第１参考例のメモリ装置は、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２とメモリセルＭ０,Ｍ１,Ｍ２を備える。このメモリセルＭ０,Ｍ１,Ｍ２は、制御ゲートがワード線ＷＬに接続されており、ソースがソース線ＳＬに接続されている。また、メモリセルＭ０,Ｍ１,Ｍ２の各ドレインは、ビット線ＢＬ０,ＢＬ１,ＢＬ２に接続されており、このビット線ＢＬ０,ＢＬ１,ＢＬ２は、それぞれ、トランジスタＴｒ３,Ｔｒ４,Ｔｒ５を通して、出力radd０,radd１,radd２に接続されている。また、この出力radd０,radd１,radd２は、それぞれ、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２に接続されている。
【００３７】
また、出力radd０,radd１,radd２は、それぞれ、トランジスタＴｒ３,Ｔｒ４,Ｔｒ５およびトランジスタＴｒ０,Ｔｒ１,Ｔｒ２を経由して、トランジスタＴｒ６に接続されており、このトランジスタＴｒ６のゲートが高電圧レベルシフタＨＶの出力側に接続されている。この高電圧レベルシフタＨＶの入力側は、書き込みデータラッチ回路ＤＬＣを経由して、データ線ＤＬに接続されている。
【００３８】
図６に示すように、上記高電圧レベルシフター回路ＨＶは、入力Ｉｎが接地側電位Ｖssレベルのときに出力outがＶssレベルを出力し、入力inが電源電圧Ｖccレベルのときに出力outは電位Ｖppレベルを出力するものである。
【００３９】
また、図２に、このメモリ装置における１つの不良アドレスラッチ回路ＡＬＣと１つのメモリセルＭとからなる１回路の構成を示す。図２に示すように、１つの不良アドレスラッチ回路ＡＬＣは、１つのコンデンサＣと１つのｐＭＯＳトランジスタＴｒＬとの並列回路が１つのインバータＩＮＶの入力側に接続されており、このインバータＩＮＶの出力側が上記トランジスタＴｒＬのゲートに接続されている。このインバータＩＮＶの出力側がラッチ回路ＡＬＣの出力raddになっている。
【００４０】
この第１参考例は、データ「０」をラッチした不良アドレスラッチ回路ＡＬＣに接続されたメモリセルＭのしきい値の初期状態を０Ｖ以下に設定した点が、第１従来例との相違点である。
【００４１】
図１を参照して、この第１参考例の動作を説明する。
【００４２】
まず、最初に、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２に接続されている全てのメモリセルＭ０,Ｍ１,Ｍ２のしきい値を下げる。この参考例では、説明を簡単にするために、３個のメモリセルＭ０,Ｍ１,Ｍ２を一例として説明する。メモリセルＭ０,Ｍ１,Ｍ２のしきい値を下げることは、メモリセルＭ０,Ｍ１,Ｍ２のフローティングゲートから電子を引き抜くことを意味する。この参考例では、この電子の引き抜きを消去動作として説明している。
【００４３】
なお、この電子の引き抜きは、書き込み動作として行ってもよいし、消去動作として行ってもよい。この電子の引き抜きを、メモリセルヘの書き込み動作とするか、消去動作とするかはメモリセルの初期状態に依存する。
【００４４】
不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２に接続されたメモリセルＭ０,Ｍ１,Ｍ２の消去は、次のようにして行なわれる。
【００４５】
まず、図１に示すメモリセルＭ０,Ｍ１,Ｍ２のコントロールゲートに接続されているワード線ＷＬに、例えば、−９Ｖの負の高電圧を印加し、次に、各メモリセルＭ０,Ｍ１,Ｍ２のソースに共通に接続したソース線ＳＬには、例えば、６Ｖの正の高電圧を印加する。一方、制御信号線vbsおよびビット選択信号線bitsel０〜２は、Ｌレベルとなっており、これらの信号がゲートに入力しているｎＭＯＳトランジスタＴｒ０,Ｔｒ１,Ｔｒ２,Ｔｒ３,Ｔｒ４,Ｔｒ５はオフ状態になっている。したがって、メモリセルＭ０,Ｍ１,Ｍ２の各ドレインが各々接続されている各ビット線ＢＬ０,ＢＬ１,ＢＬ２はハイインピーダンス状態であり、各ドレインはフローティング状態になる。これによって、図５に構造を示す全メモリセルＭ０,Ｍ１,Ｍ２のソースサイドでフローティングゲートから電子が引き抜かれ、メモリセルＭ０,Ｍ１,Ｍ２のしきい値は低下する。
【００４６】
このように、消去動作における消去用電圧を印加した後、ベリファイを行い、不良アドレスラッチ回路に接続された全てのメモリセルのしきい値が０Ｖ以下の負の電圧になったことを検証する。
【００４７】
メモリセルＭ０のベリファイは、次のようにして行なう。まず、ワード線ＷＬ線に、例えば０Ｖの接地側電位Ｖssを印加し、次に、制御信号bitsel０を例えば１.８ＶのＨレベル(Ｖcc)とし、ｎＭＯＳトランジスタＴｒ０を導通させる。そして、共通化されたソース線ＳＬには、例えば０Ｖの接地側電位Ｖssを印加する。また、ノードhnodeに１Ｖを印加し、このノードhnodeに接続されているセンスアンプ(図示せず)で、別途設定している参照電圧と比較することによって、メモリセルＭ０に電流が流れているか否かを検出する。ここで、電流が流れていると判断されれば、メモリセルＭ０はしきい値が０Ｖ以下の消去状態であると判定する。
【００４８】
同様に、メモリセルＭ１,Ｍ２と、順に、ベリファイを行い、全てのメモリセルのしきい値が０Ｖ以下と判定されれば、消去が完了する。もし、しきい値が０Ｖ以上のメモリセルが１つでも検出されれば、そのメモリセルが検出された時点で再度消去電圧が印加される。このように、全てのメモリセルのしきい値が０Ｖ以下になるまで、消去とベリファイが繰り返して行なわれる。
【００４９】
図１５に示すように、消去動作が完了して消去状態となったメモリセルのしきい値は、０Ｖ〜−２.５Ｖ間に分布する。
【００５０】
次に、このしきい値を下げた状態のメモリセルに不良アドレスを記憶させる(書き込む)動作を説明する。
【００５１】
この書き込み動作は、チャネルホットエレクトロンを用いて行われ、第１従来例と同様に行なわれる。ここでは、第１従来例と同様に、不良アドレスとしてのデータ「１０１」を、メモリセルに書き込む動作を説明する。このデータ「１０１」はシリアルに伝播され、まず、データ線ＤＬに、データ「１」に相当するＨレベル(Ｖccレベル)を出力する。このデータ「１」をメモリセルＭ０に記憶させる。このデータ「１」は、書き込みデータラッチ回路ＤＬＣでラッチされ、Ｌレベル(Ｖssレベル)信号となる。続いて、このＬレベル(Ｖssレベル)信号は、高電圧レベルシフター回路ＨＶを介して、ｎＭＯＳトランジスタＴｒ６のゲートをＬレベルにして、ｎＭＯＳトランジスタＴｒ６をオフ状態にする。
【００５２】
メモリセルＭ０に、上記データ「１」を書き込むために、ワード線ＷＬには、電位Ｖpp(例えば１０Ｖ)を印加し、更に、ビット選択信号線bitsel０も電位Ｖppレベルにする。なお、図示していないが、ビット選択信号線にも先の高電圧レベルシフターＨＶが接続されている。これにより、ｎＭＯＳトランジスタＴｒ０はオンし、Ｔｒ１,Ｔｒ２はオフ状態を維持しているが、トランジスタＴｒ６がオフ状態なので、ビット線ＢＬ０がハイインピーダンス状態となる。すなわち、メモリセルＭ０のドレインがフローティング状態となる。したがって、ワード線ＷＬには電位Ｖppが印加され、ソースには０Ｖが印加されているが、メモリセルＭ０には書き込みが行われない。したがって、メモリセルＭ０のしきい値は０Ｖ以下の低い状態を維持する。
【００５３】
続いて、次のメモリセルＭ１に記憶されるべきデータ「０」に相当するＬレベル信号がデータ線ＤＬに出力される。すると、書き込みデータラッチ回路ＤＬＣ出力は反転してＨレベル信号をラッチする。このＨレベル信号は、高電圧レベルシフターＨＶを介して電位Ｖppレベルにシフトされ、このＶppレベルの信号によって、ｎＭＯＳトランジスタＴｒ６がオンする。
【００５４】
そして、先述と同様に、ワード線ＷＬが電位Ｖppレベルになり、今度は、ビット選択信号線bitsel１を電位Ｖppレベルに立ち上げて、メモリセルＭ１のビット線ＢＬ１に接続されたｎＭＯＳトランジスタＴｒ１をオンする。このとき、ｎＭＯＳトランジスタＴｒ０,Ｔｒ２はオフ状態である。よって、メモリセルＭ１のドレインには、ビット線ＢＬ１を介して、例えば６Ｖのhhprg電圧が印加される。また、共通のソース線ＳＬには、例えば０Ｖの接地側電位Ｖssが印加されており、これによって、メモリセルＭ１はチャネルホットエレクトロンによって、書き込みが行われ、ドレインサイドからフローティングゲートに電子が注入され、メモリセルＭ１のしきい値が上昇し５Ｖ以上となる。この書き込み動作も、先の消去動作と同様に、書き込みとベリファイを交互に行いながら所定のしきい値に持っていくものである。図１５に、書き込み(プログラム)状態となったメモリセルのしきい値とその分布状態を示す。不良アドレスラッチ回路ＡＬＣ１に接続された書き込みが行われたメモリセルＭ１のしきい値は５Ｖ以上となっている。
【００５５】
続いて、次のメモリセルＭ２に記憶されるデータ「１」に相当するＨレベル信号がデータ線ＤＬに出力される。このＨレベル信号は、書き込みデータラッチ回路ＤＬＣでラッチされてＬレベル(Ｖssレベル)信号となる。続いて、このＬレベル信号は、高電圧レベルシフター回路ＨＶを介して、ｎＭＯＳトランジスタＴｒ６のゲートをＬレベルにし、ｎＭＯＳトランジスタＴｒ６はオフ状態になる。そして、このデータ「１」をメモリセルＭ２に書き込むべく、ワード線ＷＬには電位Ｖpp(例えば１０Ｖ)が印加され、更に、ビット選択信号線bitsel２も電位Ｖppレベルとなる。これにより、ｎＭＯＳトランジスタＴｒ２がオンし、Ｔｒ０,Ｔｒ１はオフ状態を維持しているが、Ｔｒ６がオフ状態なので、ビット線ＢＬ２がハイインピーダンス状態になる。すなわち、メモリセルＭ２のドレインがフローティング状態になる。これにより、ワード線ＷＬには電位Ｖppが印加されており、ソースには接地側電位Ｖssが印加されているがメモリセルＭ２には書き込みが行われず、したがって、メモリセルＭ２のしきい値は、０Ｖ以下の低い状態を維持する。
【００５６】
以上のようにして、不良アドレス情報「１０１」が、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２に接続されたメモリセルＭ０,Ｍ１,Ｍ２に記憶される。
【００５７】
次に、この参考例の不揮発性半導体メモリを、通常のメモリとして使用する際は、電源投入時に、１.８Ｖの電源電圧Ｖccを制御信号線vbsに入力し、電源電圧Ｖccの立ち上がりと共にｎＭＯＳトランジスタＴｒ３,Ｔｒ４,Ｔｒ５をオンさせる。これにより、メモリセルＭ０,Ｍ１,Ｍ２に書き込まれたデータを不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２にラッチさせる。図２に、１つの不良アドレスラッチ回路ＡＬＣ０に１つのメモリセルＭ０が接続されている回路構成を示す。この回路構成は、ＡＬＣ１とＭ１,ＡＬＣ２とＭ２についても同じである。
【００５８】
次に、電源が投入されたときの、不良アドレスラッチ回路ＡＬＣ０〜２の開始動作を図３,図４を参照して説明する。ここでは、ビット選択信号線bitsel０,１,２は、接地側電位Ｖss(例えば０Ｖ)であり、ｎＭＯＳトランジスタＴｒ０,１,２はオフ状態となっている。一方、ｎＭＯＳトランジスタＴｒ３,４,５は、そのゲートに入力される制御信号線vbsからの信号が電源電圧Ｖccとなっているから、電源が立ち上がると共にオン状態となる。さらに、共通化されているソース線ＳＬには接地側電位Ｖss(０Ｖ)が印加される。
【００５９】
まず、不良アドレス情報データ「０」を記憶したメモリセルＭ１に接続されている不良アドレスラッチ回路ＡＬＣ１の動作を説明する。
【００６０】
この第１参考例では、メモリセルＭ０,Ｍ１,Ｍ２のしきい値は、０Ｖ以下の消去状態もしくは５Ｖ以上の書き込み状態である。したがって、メモリセルＭ０,Ｍ１,Ｍ２を読み出すには、ワード線ＷＬに接地側電位Ｖssを印加すればよい。図４(Ｂ)に示すように、１.８Ｖの電源電圧Ｖccが立ち上がると、この電源電圧Ｖccの立ち上がりに追随して、コンデンサＣを介してノードＡの電位が上昇する。これにより、図３(Ｂ)に示すビット線ＢＬ１つまりメモリセルＭ１のドレインには、Ｖcc−Ｖｔが印加される。ここで、Ｖｔは、ｎＭＯＳトランジスタＴｒ４のしきい値電圧であり、例えば、０.７Ｖである。しかし、このメモリセルＭ１は、書き込み状態(しきい値が５Ｖ以上)なので、メモリセルＭ１では電流は流れない。よって、ノードＡの電位はそのまま上昇し、インバータ回路ＩＮＶの出力はＬレベルに立ち下がる。これによって、図３(Ｂ)では、ｐＭＯＳトランジスタＴｒＬがオンし、ノードＡはＶccレベルに固定され、したがって、インバータ回路ＩＮＩＶの出力radd１はＬレベルにラッチされた状態となる。
【００６１】
次に、不良アドレス情報データ「１」を記憶したメモリセルＭ０,Ｍ２であるが、消去状態(しきい値が０Ｖ以下)となっている。先述と同様に、ワード線ＷＬとソース線ＳＬとに接地側電位Ｖss(例えば０Ｖ)を印加している。このメモリセルＭ０,Ｍ２は、しきい値が負の電圧である。このため、ワード線ＷＬに接地側電位Ｖssが印加されて、電源電圧Ｖccが立ち上がり、ｎＭＯＳトランジスタＴｒ３,Ｔｒ５のしきい値Ｖｔ(ここでは０.７Ｖ)を超えて、ビット線ＢＬ０とＢＬ２の電位が０Ｖを越えると、メモリセルＭ０,Ｍ２に電流が流れる。
【００６２】
すなわち、図４(Ａ)に示すように、電源電圧Ｖcｃが立ち上がると、コンデンサＣを介して最初ノードＡの電位が上昇し始めるが、ＶccがＶｔを越えるとメモリセルＭ０,Ｍ２に電流が流れるので、ノードＡの電位はＬレベル(Ｖｔレベル)となる。したがって、インバータ回路ＩＮＶの出力はＨレベルとなり、ｐＭＯＳトランジスタはオフ状態を維持し、したがって、インバータ回路ＩＮＶの出力radd０およびradd２はＨレベルにラッチされた状態となる。
【００６３】
上記説明したように、この第１参考例では、電源電圧Ｖccの立ち上がり時に、電源電圧ＶccがｎＭＯＳトランジスタＴｒ３,Ｔｒ５のしきい値Ｖｔ(ここでは０.７Ｖ）を越えると、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ２が正常に動作することが分かる。但し、ここで、ｐＭＯＳトランジスタＴｒＬのしきい値は−０.７Ｖ以上とする。
【００６４】
また、例えば、プロセス条件等の変更によって、ｎＭＯＳトランジスタＴｒ３,Ｔｒ５のしきい値が０.５Ｖとなれば、電源電圧Ｖccが０.５Ｖ以上に立ち上がった時点で不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ２が正常に動作することになる。ただし、この場合、ｐＭＯＳトランジスタＴｒＬのしきい値が−０.５Ｖ以上であることが必要である。
【００６５】
一般的に、ＣＭＯＳ回路(例えば、不良アドレスラッチ回路ＡＬＣ内で使われるインバータ回路ＩＮＶ)の動作限界は、０.７Ｖであり、ｎＭＯＳトランジスタのしきい値が０.７Ｖ、ｐＭＯＳトランジスタのしきい値が−０.７Ｖである。したがって、この参考例によれば、メモリセルのしきい値に影響されることなく、ＣＭＯＳ回路の動作限界まで動作可能な、つまり、低電圧動作可能な不良アドレスラッチ回路を実現できる。この参考例では、不良アドレスラッチ回路の動作限界電源電圧を、ｎＭＯＳトランジスタのしきい値Ｖｔまで低くすることができる。
【００６６】
〔第２の参考例〕
次に、図７に、この発明の第２参考例を示す。この第２参考例は、不良アドレスラッチ回路ＡＬＣ０に２つのメモリセルＭ０,Ｍ１が接続され、ＡＬＣ１に２つのメモリセルＭ２,Ｍ３が接続され、ＡＬＣ２に２つのメモリセルＭ４,Ｍ５が接続されている点が、前述の第１参考例と異なる。
【００６７】
この第２参考例は、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２とメモリセルＭ０,Ｍ１,Ｍ２,Ｍ３,Ｍ４,Ｍ５を備える。このメモリセルＭ０,Ｍ１,Ｍ２およびＭ３,Ｍ４,Ｍ５は、制御ゲートがワード線ＷＬに接続されており、ソースがソース線ＳＬに接続されている。また、メモリセルＭ０,Ｍ１,Ｍ２,Ｍ３,Ｍ４,Ｍ５の各ドレインは、ビット線ＢＬ０,ＢＬ１,ＢＬ２,ＢＬ３,ＢＬ４,ＢＬ５に接続されている。このビット線ＢＬ０,ＢＬ２,ＢＬ４は、それぞれ、Ｔｒ１６,Ｔｒ１８,Ｔｒ２０を経由して、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２に接続されている。また、一方、ビット線ＢＬ１,ＢＬ３,ＢＬ５は、Ｔｒ１７,Ｔｒ１９,Ｔｒ２１を経由して、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２に接続されている。また、この不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２は、出力radd０,radd１,radd２に接続されている。
【００６８】
また、上記ビット線ＢＬ０〜ＢＬ５は、それぞれ、トランジスタＴｒ１０〜Ｔｒ１５を経由して、hnodeラインに接続され、このhnodeラインは、トランジスタＴｒ２２を経由して、hhprgラインに接続されている。このトランジスタＴｒ２２のゲートが高電圧レベルシフタＨＶの出力側に接続されている。この高電圧レベルシフタＨＶの入力側は、書き込みデータラッチ回路ＤＬＣを経由して、データ線ＤＬに接続されている。この書き込みデータラッチ回路ＤＬＣは、前記第１参考例と同じ構成である。
【００６９】
また、図８に、このメモリ装置における１つの不良アドレスラッチ回路ＡＬＣ０と２つのメモリセルＭ０,Ｍ１とからなる１回路の構成を示す。図８に示すように、不良アドレスラッチ回路ＡＬＣ０は、２つのｐＭＯＳトランジスタＴｒＱ,ＴｒＲと２つのインバータＩＮＶ−１,ＩＮＶ−２で構成され、トランジスタＴｒＱのゲートがトランジスタＴｒＲのドレインに接続され、トランジスタＴｒＲのゲートがトランジスタＴｒＱのドレインに接続されている。このトランジスタＴｒＱ,ＴｒＲのソースは電源電圧Ｖccのラインに接続されている。また、トランジスタＴｒＱのドレインは、トランジスタＴｒ１７に接続され、このトランジスタＴｒ１７と上記ドレインとの接続線がインバータＩＮＶ-１とＩＮＶ-２の直列回路に接続されている。このインバータＩＮＶ-２の出力側がラッチ回路ＡＬＣ０の出力radd０になっている。
【００７０】
この第２参考例は、データ「０」をラッチした不良アドレスラッチ回路ＡＬＣに接続されたメモリセルＭのしきい値の初期状態を０Ｖ以下に設定した点が、第２従来例との相違点である。
【００７１】
この第２参考例の動作を説明する。
【００７２】
まず、最初に、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２に接続された全てのメモリセルＭ０〜Ｍ５のしきい値を下げる。ここでは、説明を簡単にするため、不良アドレス情報３ビット分に相当するメモリセル６個(Ｍ０〜Ｍ５)を例に説明する。
【００７３】
メモリセルＭ０〜Ｍ５のしきい値を下げることは、フローティングゲートから電子を引き抜くことを意味するが、これは書き込み動作として行ってもよいし、消去動作として行ってもよい。この電子の引き抜きをメモリセルヘの書き込みとみるか、消去とみるかは初期状態をどうしているかに依存する。ここでは、上記電子の引き抜きを、消去動作として説明する。
【００７４】
不良アドレスラッチ回路ＡＬＣ０〜ＡＬＣ２に接続されたメモリセルＭ０〜Ｍ５の消去は次のようにして行なう。まず、図５で示されているメモリセルのコントロールゲートに接続されているワード線ＷＬに負の高電圧(例えば、−９Ｖ)を印加し、次に、各メモリセルＭ０〜Ｍ５のソースに共通接続したソース線ＳＬに正の高電圧(例えば６Ｖ)を印加する。一方、制御信号線vbsおよびビット選択信号線bitsel０〜５はＬレベルになっており、これらＬレベルの信号がゲートに入力しているｎＭＯＳトランジスタＴｒ１０〜２１はオフ状態となっている。したがって、メモリセルＭ０〜Ｍ５の各ドレインが各々接続されている各ビット線ＢＬ０〜ＢＬ５はハイインピーダンス状態となる。すなわち、上記各ドレインはフローティング状態となる。
【００７５】
これによって、全メモリセルＭ０〜Ｍ５のソースサイドでフローティングゲートから電子が引き抜かれ、メモリセルＭ０〜Ｍ５のしきい値が低下する。この消去動作においては、消去用電圧を印加した後、ベリファイを行い、不良アドレスラッチ回路ＡＬＣ０〜ＡＬＣ２に接続された全てのメモリセルＭ０〜Ｍ５のしきい値が負の電圧(０Ｖ以下)になったことを検証する。
【００７６】
ベリファイは、次のようにして行なう。まず、ワード線ＷＬ線に接地側電位Ｖss(例えば０Ｖ)を印加し、次に、制御信号bitsel０をＨレベル(Ｖcc例えば１.８Ｖ)とし、ｎＭＯＳトランジスタＴｒ１０を導通させる。共通化されたソース線ＳＬには接地側電位Ｖss(例えば、０Ｖ)を印加する。そして、図示されていないセンスアンプが接続されているノードhnodeには、１Ｖを印加する。このとき、メモリセルＭ０に電流が流れるか否かを、上記センスアンプで別途設定している参照電圧と比較して検出し、電流が流れていると判断されれば、メモリセルＭ０は消去状態(しきい値が０Ｖ以下)であると判定する。
【００７７】
続いて、メモリセルＭ１,Ｍ２,〜Ｍ５と順にベリファイを行い、全てのメモリセルのしきい値が０Ｖ以下と判定されれば、消去が完了したものと判定する。もし、しきい値が０Ｖ以上のメモリセルが１つでも検出されれば、そのメモリセルが検出された時点で再度消去電圧が印加される。このように、消去とベリファイ繰り返しが、全てのメモリセルのしきい値が０Ｖ以下になるまで続けられる。
【００７８】
図１５に、消去状態となったメモリセルのしきい値状態とその分布状態を示す。こうして、消去動作が完了すると、不良アドレスラッチ回路ＡＬＣ０〜ＡＬＣ２に接続された全てのメモリセルＭ０〜Ｍ５のしきい値が０Ｖ〜−２.５Ｖ間に分布することになる。
【００７９】
次に、このしきい値を下げた状態のメモリセルに不良アドレスを記憶させる(書き込む)手法について述べる。この書き込みは、チャネルホットエレクトロンを用いて行われる。従来技術での説明と同様に不良アドレスとしてデータ「１０１」が書き込まれる場合を説明する。このデータ「１０１」はシリアルに伝播され、まず、データ線ＤＬに、データ「１」に相当するＨレベル(Ｖccレベル)信号が出力され、続いて、その反転データのＬレベル信号がデータ線ＤＬに出力される。この正のデータ「１」をメモリセルＭ０に記憶させ、反転データ「０」をメモリセルＭ１に記憶させる。この正の信号「１」は、書き込みデータラッチ回路ＤＬＣでラッチされ、Ｌレベル(Ｖssレベル)信号になる。
【００８０】
続いて、図６に構成を示した高電圧レベルシフター回路ＨＶを介して、ｎＭＯＳトランジスタＴｒ２２のゲートをＬレベル(Ｖssレベル)にする。これにより、ｎＭＯＳトランジスタＴｒ２２がオフ状態となる。そして、メモリセルＭ０に、上記正のデータ「１」を書き込むために、ワード線ＷＬに電位Ｖpp(例えば、１０Ｖ)を印加し、更に、ビット選択信号線bitsel０も電位Ｖppレベルにする。なお、このビット選択信号線bitsel０にも図示していないが先の高電圧レベルシフターＨＶが接続されている。このため、ｎＭＯＳトランジスタＴｒ１０がオンし、Ｔｒ１１〜Ｔｒ１５はオフ状態を維持している。ここで、トランジスタＴｒ２２がオフ状態なので、ビット線ＢＬ０はハイインピーダンス状態で、すなわち、メモリセルＭ０のドレインがフローテイング状態となる。したがって、ワード線ＷＬには電位Ｖppが印加され、ソースには接地側電位Ｖss(例えば、０Ｖ)が印加されているが、メモリセルＭ０には書き込みが行われず、したがって、メモリセルＭ０のしきい値は低い状態(０Ｖ以下)を維持する。
【００８１】
続いて、データ「１」の反転データ「０」に相当するＬレベル信号がデータ線ＤＬに出力され、書き込みデータラッチ回路ＤＬＣ出力は反転してＨレベル信号をラッチする。上記データ「０」はメモリセルＭ１に記億されるものである。上記Ｈレベル信号は、高電圧レベルシフターＨＶを介して、電位Ｖppレベルにシフトされ、このＶppレベル信号によって、ｎＭＯＳトランジスタＴｒ２２がオンする。そして、先述と同様に、ワード線ＷＬがＶppレベルになり、今度は、ビット選択信号線bitsel１がＶppレベルに立ち上がり、メモリセルＭ１のビット線ＢＬ１に接続されたｎＭＯＳトランジスタＴｒ１１をオンする。このとき、ｎＭＯＳトランジスタＴｒ１０並びにＴｒ１２〜Ｔｒ１５はオフ状態である。
【００８２】
よって、メモリセルＭ１のドレインには、ビット線ＢＬ１を介して、hhprg電圧(例えば６Ｖ)が印加される。また、共通のソース線ＳＬには、接地側電位Ｖss(例えば０Ｖ)が印加されているので、チャネルホットエレクトロンによって、メモリセルＭ１に書き込みが行われる。つまり、ドレインサイドからフローティングゲートに電子が注入され、メモリセルＭ１のしきい値が上昇して、５Ｖ以上になる。この書き込みも先述した消去動作と同様に、書き込みとベリファイを交互に行いながら所定のしきい値に持っていくものである。図１５に、この書き込み状態(プログラム状態)となったメモリセルのしきい値状態とその分布状態を示す。書き込みが行われたメモリセルＭ１のしきい値は５Ｖ以上になっている。
【００８３】
続いて、次のデータ「０」の正のデータに相当するＬレベル信号が、データ線ＤＬに出力される。このデータ「０」はメモリセルＭ２に記憶されるものである。このデータ線ＤＬからのデータ「０」が、書き込みデータラッチ回路ＤＬＣに入力されて、その出力が反転してＨレベル信号をラッチする。このＨレベル信号は、高電圧レベルシフターＨＶを経由してＶppレベルにシフトされ、このＶppレベルの信号によって、ｎＭＯＳトランジスタＴｒ２２がオンする。また、先述と同様に、ワード線ＷＬはＶppレベルとなり、今度は、メモリセルＭ２のビット線ＢＬ２に接続されたｎＭＯＳトランジスタＴｒ１２をオンするために、ビット線選択信号bitsel２がＶppレベルに立ち上がる。このとき、ｎＭＯＳトランジスタＴｒ１０並びにＴｒ１１,Ｔｒ１３〜Ｔｒ１５は、オフ状態である。よって、メモリセルＭ２のドレインには、ビット線ＢＬ２を介して、hhprg電圧(例えば６Ｖ)が印加される。
【００８４】
そして、共通のソース線ＳＬには、接地側電位Ｖss(例えば０Ｖ)が印加されており、これによって、メモリセルＭ２はチャネルホットエレクトロンによって、書き込みが行われ、ドレインサイドからフローティングゲートに電子が注入され、メモリセルＭ２のしきい値が上昇して５Ｖ以上となる。この書き込みも先の消去動作と同様に、書き込みとベリファイを交互に行いながら所定のしきい値に持っていくものである。図１５に、書き込み(プログラム)状態となったメモリセルのしきい値状態とその分布状態を示す。書き込みが行われたメモリセルＭ２のしきい値は５Ｖ以上になっている。
【００８５】
続いて、メモリセルＭ３に記憶されるべきデータ「０」の反転データに相当するＨレベル信号がデータ線ＤＬに出力される。このＨレベル信号は、書き込みデータラッチ回路ＤＬＣでラッチされてＬレベル(Ｖssレベル)信号となる。このＬレベル(Ｖssレベル)信号は、続いて、高電圧レベルシフター回路ＨＶを介して、ｎＭＯＳトランジスタＴｒ２２をオフ状態にする。また、ｎＭＯＳトランジスタＴｒ１９のゲートをＬレベル(Ｖssレベル)にする。
【００８６】
メモリセルＭ３に、上記データ「０」を書き込むために、ワード線ＷＬにはＶpp(例えば、１０Ｖ)が印加され、更に、ビット選択信号線bitsel３もＶppレベルとなる。これにより、ｎＭＯＳトランジスタＴｒ１３がオンするが、Ｔｒ１０〜Ｔｒ１２並びにＴｒ１４,Ｔｒ１５はオフ状態を維持している。ここで、Ｔｒ２２がオフ状態なので、ビット線ＢＬ３がハイインピーダンス状態であり、メモリセルＭ３のドレインがフローティング状態になる。
【００８７】
したがって、ワード線ＷＬには、電位Ｖppが印加され、ソースには接地側電位Ｖss(例えば、０Ｖ)が印加されているが、メモリセルＭ３には書き込みが行われず、メモリセルＭ３のしきい値は低い状態(０Ｖ以下)を維持する。
【００８８】
次に、データ「１」に相当するＨレベル信号がデータ線ＤＬに出力され、続いて、反転データ「０」に相当するＬレベル信号がデータ線ＤＬに出力される。
【００８９】
先述と同様に、これらのデータ「１」,「０」によって、メモリセルＭ４のしきい値は低い状態(０Ｖ以下)を維持する一方、メモリセルＭ５には書き込みが行われ、しきい値が上昇して５Ｖ以上になる。
【００９０】
以上のようにして、不良アドレス情報「１０１」は、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２に接続されたメモリセルＭ０〜Ｍ５に記憶される。
【００９１】
次に、この参考例の不揮発性半導体メモリを通常のメモリとして使用する際には、電源投入時に、電源電圧Ｖcc(例えば１.８Ｖ)を制御信号線vbsに入力し、電源電圧Ｖccの立ち上がりと共に、ｎＭＯＳトランジスタＴｒ１６〜Ｔｒ２１をオンさせて、メモリセルＭ０〜Ｍ５に書き込まれたデータを不良アドレスラッチ回路ＡＬＣ０〜２にラッチさせる。この第２参考例では、しきい値状態の異なる２つのメモリセルを用いて１つの不良アドレス情報を記憶する方式を採用しており、この点は、第２従来例と同様である。
【００９２】
次に、図９および図１０を参照して、電源が投入され、不良アドレスラッチ回路が動作を開始する時の動作を説明する。ここでは、ビット選択信号線bitsel０〜５は、接地側電位Ｖssレベル(０Ｖ)であり、ｎＭＯＳトランジスタＴｒ１０〜１５は、オフ状態となっている。一方、ｎＭＯＳトランジスタＴｒ１６〜２１は、ゲートに入力される制御信号線vbsの信号が電源電圧Ｖccとなっていることから、電源が立ち上がると共にオン状態となる。更に、共通化されているソース線ＳＬには接地側電位Ｖss(例えば、０Ｖ)が印加される。
【００９３】
ここで、まず、図９(Ａ)に示すように、不良アドレス情報データ「０」を記憶したメモリセルＭ２とＭ３が接続されている不良アドレスラッチ回路ＡＬＣ１の動作を説明する。この第２実施形態では、メモリセルのしきい値は、消去状態(０Ｖ以下)もしくは書き込み状態(５Ｖ以上)であるので、メモリセルの読み出しのためにはワード線ＷＬには接地側電位Ｖss(例えば、０Ｖ)を印加すればよい。図１０(Ａ)に示すように、電源電圧Ｖcc(例えば、１.８Ｖ)が立ち上がって上昇し、ｎＭＯＳトランジスタのしきい値Ｖth(例えば、０.７Ｖ)を越えると、ｎＭＯＳトランジスタＴｒ１８,Ｔｒ１９がオンする。これにより、メモリセルＭ３(しきい値は０Ｖ以下)に電流が流れノードＡがＬレベルとなるので、不良アドレスラッチ回路ＡＬＣ１のｐＭＯＳトランジスタＴｒＲがオンする。一方、メモリセルＭ２(しきい値は５Ｖ以上)には電流が流れないので、ノードＢの電位はＨレベル(１.８Ｖ)に固定される。これにより、２つのインバータ回路ＩＮＶ-１,ＩＮＶ-２を経由した出力radd１は、Ｌレベル(Ｖss例えば０Ｖ)にラッチされたことになる。
【００９４】
次に、図９(Ｂ)と図１０(Ｂ)を参照して、不良アドレス情報データ「１」を記憶したメモリセルＭ０およびＭ１が接続された不良アドレスラッチ回路ＡＬＣ０の動作を説明する。この第２参考例では、メモリセルのしきい値は、消去状態(０Ｖ以下)もしくは書き込み状態(５Ｖ以上)であるので、メモリセルの読み出しのためには、ワード線ＷＬに接地側電位Ｖss(例えば、０Ｖ)を印加すればよい。
【００９５】
図１０(Ｂ)に示すように、電源電圧Ｖcc(例えば、１.８Ｖ)が立ち上がり上昇し、ｎＭＯＳトランジスタのしきい値Ｖth(例えば、０.７Ｖ)を越えると、ｎＭＯＳトランジスタＴｒ１６,Ｔｒ１７がオンする。これにより、メモリセルＭ０(しきい値は０Ｖ以下)に電流が流れ、ノードＢがＬレベルとなるので、ｐＭＯＳトランジスタＴｒＱがオンする。一方、メモリセルＭ１(しきい値は５Ｖ以上)には電流が流れないので、ノードＡの電位はＨレベル(１.８Ｖ)に固定される。
【００９６】
これによって、２つのインバータ回路ＩＮＶ-１,ＩＮＶ-２を介して、出力radd０にはＨレベル(Ｖcc１.８Ｖ)がラッチされたことになる。出力radd２も同様である。
【００９７】
以上、説明したように、この第２参考例では、立ち上がる時に、この電源電圧Ｖccが、ｎＭＯＳトランジスタのしきい値Ｖthを越えると、不良アドレスラッチ回路が正常に動作することが分かる。上記ｎＭＯＳトランジスタのしきい値Ｖthは、ここでは、０.７Ｖである。但し、この場合、ｐＭＯＳトランジスタのしきい値は−０.７Ｖ以上である。
【００９８】
この第２参考例のように、しきい値状態の異なる２つのメモリセルを組み合わせて、不良アドレスラッチ回路に接続する方式によって、安定した出力を得ることができる。
【００９９】
また、例えば、プロセス条件等の変更によって、ｎＭＯＳトランジスタＴｒ１０〜Ｔｒ２１のしきい値が０.５Ｖとなれば、電源電圧Ｖccが０.５Ｖ以上に立ち上がった時点で不良アドレスラッチ回路ＡＬＣが正常に動作することになる。この場合、ｐＭＯＳトランジスタのしきい値が−０.５Ｖ以上であることが必要である。
【０１００】
一般的に、ＣＭＯＳ回路(例えば、不良アドレスラッチ回路内で使われるインバータ回路)の動作限界は、０.７Ｖである。ｎＭＯＳトランジスタのしきい値が０.７Ｖ、ｐＭＯＳトランジスタのしきい値が−０.７Ｖである。したがって、この第２参考例によれば、メモリセルのしきい値に影響されることなく、ＣＭＯＳ回路の動作限界まで動作可能で低電圧動作が可能な不良アドレスラッチ回路を備えた不揮発性半導体メモリ装置を実現できる。この参考例では、不良アドレスラッチ回路の動作限界電源電圧は、ｎＭＯＳトランジスタのしきい値Ｖthまで低くすることができる。
【０１０１】
〔第３の参考例〕
次に、この発明の第３参考例を説明する。
【０１０２】
前述の第１,第２参考例では、デバイスが立ち上り、通常の動作を行なうときに、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２の不良アドレスを記憶するフラッシュメモリのワード線ＷＬは接地側電位Ｖss(例えば０Ｖ)であった。この場合、もし、メモリセルのしきい値が０Ｖ付近にあったとすると、ワード線の電圧が０Ｖであることから、メモリセルには電流があまり流れず１μＡ程度であり、ラッチ回路が完全に確定するまでに時間がかかる可能性がある。また、この期間に、コマンドが発行されると誤動作することになる。
【０１０３】
そこで、この第３参考例はこの課題を解決するものである。
【０１０４】
図７にこの第３参考例で用いられる不揮発性半導体メモリを用いたアドレスを記憶するための回路を示す。この第３参考例においても、最初に、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２に接続されたメモリセルＭ０〜Ｍ５のしきい値を下げる動作を行なう。
【０１０５】
この第３参考例が、第１,第２参考例と異なる点は、消去後のしきい値が第１,第２参考例のものより低い点である。なお、この第３参考例においては、このしきい値を下げる動作動作を、消去動作としたが、プログラム動作としてもよい。
【０１０６】
この第３参考例における消去動作について説明する。この消去動作は、最初に、図７に示すワード線ＷＬに負の高電圧(例えば−９Ｖ)を印加する。次に、ソース線ＳＬに、正の高電圧(例えば６Ｖ)を印加する。このとき、メモリセルＭ０〜Ｍ５のドレインはフローティング状態である。これによって、メモリセルＭ０〜Ｍ５のソースサイドで、フローティングゲートから電子が引き抜かれ、結果としてしきい値が低下する。
【０１０７】
次に、ベリファイ動作が行なわれる。このベリファイ動作は、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２に接続されている全てのメモリセルＭ０〜Ｍ５が負のしきい値(例えば−０.５Ｖ以下)になっていることを確認するために行なわれる。
【０１０８】
このベリファイ動作では、ワード線ＷＬに−０.５Ｖを印加する。次に、ビット選択信号線bitsel０をＶcc(例えば１.８Ｖ)とし、ビット線ＢＬ０に連なっているノードhnodeに接続されるセンスアンプ(図示せず)を用いて、メモリセルＭ０に電流が流れるか否かを検出する。このメモリセルＭ０に、電流が流れるのであれば、そのセルは消去(しきい値が０Ｖ以下)であると判定する。続けて、メモリセルＭ１,Ｍ２,Ｍ３,Ｍ４,Ｍ５と順に同様のベリファイを行う。もし、全てのメモリセルのしきい値が−０.５Ｖ以下であれば、消去が完了する。
【０１０９】
一方、しきい値が−０.５以上のメモリセルが１つでも発見された時点で、再度消去パルスが印加され、全てのメモリセルが−０.５Ｖ以下となるまで消去パルス印加が続けられる。この第３参考例におけるメモリセルのしきい値の状態を、図１６に示す。
【０１１０】
この第３参考例では詳しく述べないが、不良アドレスのデータの書き込みは、第２参考例と同様である。すなわち、書き込みはチャネルホットエレクトロンを用いる手法で行なわれ、「１０１」の不良アドレスのデータが書き込まれる。この場合、しきい値が高い状態はプログラム状態で５Ｖ以上、しきい値が低い状態は消去状態で−０.５Ｖ以下である。
【０１１１】
また、通常動作でデバイスが立ち上る場合の動作は、図１１,図１２に示すように、図９,図１０を参照して説明した第２参考例の場合と同様であるが、この第３参考例では、しきい値が低い状態のメモリセルのしきい値が最大でも−０.５Ｖである。このため、メモリメモリセルＭ０〜Ｍ５のワード線ＷＬの電圧を接地側電位Ｖssにしたときに、メモリメモリセルに流れる電流量が２０μＡ程度になる。つまり、メモリメモリセルに十分に電流が流れるから、電源の立ち上りに対して、瞬時に不良アドレスのラッチデータが確定する。したがって、電源が立ち上ってすぐにコマンドが発行されても誤動作が生じることがない。
【０１１２】
〔実施の形態〕
次に、この発明の実施形態を説明する。前述の第３参考例は、第１,第２参考例で問題になった点を解決するものであった。
【０１１３】
しかしながら、現状のＥＴＯＸフラッシユメモリでは、従来例でも述べたように、熱平衡状態でのしきい値は約２Ｖ付近にある。したがって、第３参考例のように、メモリセルのしきい値を−０.５Ｖ以下の非常に低い値にした場合、通常動作時に、ビット線に電圧が印加され、セル電流が流れるとディスターブが発生し、しきい値が上昇する。図１７,図１８を参照して、このことを説明する。図１７に示すように、しきい値が低下するとフローティングゲートＦＧが正の電荷でチャージされ、チャネル層で電流が流れ、ホットエレクトロンが発生すると、フローティングゲートＦＧに注入される。これにより、図１８に示すように、消去状態のしきい値が上昇してしまう。
【０１１４】
この実施形態は、この点を改善するものである。この実施形態においても、前述した第３参考例と同じく、図７に示す回路(不揮発性半導体メモリを用いたアドレスを記憶するための回路)を参照しながら説明する。なお、この実施形態の内容は、第１参考例で使用した図１に示す回路にも適用できる。
【０１１５】
この実施形態も、最初に、不良アドレスラッチ回路ＡＬＣ０,ＡＬＣ１,ＡＬＣ２に接続されたメモリセルＭ０〜Ｍ５のしきい値を下げる動作を行なう。この実施形態が、第１,第２参考例と異なる点は、消去後のしきい値が第１,第２参考例よりも高い点である。この実施形態では、消去動作について説明したが、プログラム動作であってもよい。
【０１１６】
この実施形態では、消去動作について述べる。消去時には、最初に、図７に示すワード線ＷＬに負の高電圧(例えば−９Ｖ)を印加する。次に、ソース線ＳＬに、正の高電圧(例えば６Ｖ)を印加する。このとき、ドレインはフローティング状態である。これによって、ソースサイドで、メモリセルのフローティングゲートから電子が引き抜かれ、結果として、しきい値が低下する。
【０１１７】
次に、ベリファイ動作が行なわれる。これは、不良アドレスラッチ回路ＡＬＣ０〜２に接続されている全てのメモリセルＭ０〜Ｍ５のしきい値がｎＭＯＳトランジスタ(Ｔｒ１０〜Ｔｒ２１)のしきい値以下(例えば０.７Ｖ以下)であることを確認するために行なわれる。このベリファイ動作では、まず、図７に示すワード線ＷＬに０.７Ｖを印加する。次に、ビット選択信号線bitsel０が、Ｖcc(例えば１.８Ｖ)となり、ビット線ＢＬ０は、図７のノードhnodeに接続される図示されていないセンスアンプを用いて、メモリセルＭ０に電流が流れるか流れないかを判定する。この判定の結果、メモリセルＭ０に電流が流れるのであれば、メモリセルＭ０は消去状態(しきい値が０Ｖ以下)であると判定する。続けて、メモリセルＭ１,Ｍ２,Ｍ３,Ｍ４,Ｍ５と順にベリファイが行なわれ、全てのメモリセルＭ０〜Ｍ５が、０.７Ｖ以下であれば、消去が完了する。一方、しきい値が０.７Ｖ以上のセルが１つでも発見された時点で、再度消去パルスが印加され、全てのメモリセルＭ０〜Ｍ５のしきい値が、０.７Ｖ以下になるまで消去パルスの印加を続ける。このしきい値の状態を、図１９に示す。
【０１１８】
この実施形態における不良アドレスのデータの書き込みは、第２参考例と同様であり、詳しく述べない。この書き込みは、チャネルホットエレクトロンを用いる手法で行なわれ、「１０１」の不良アドレスのデータが書き込まれる。図１９に示すように、しきい値が高い状態はプログラム状態であり５Ｖ以上である。また、しきい値が低い状態は消去状態であり、０.７Ｖ(ｎＭＯＳトランジスタのしきい値)以下である。
【０１１９】
また、通常動作でデバイスが立ち上る場合の動作を、図１３,図１４を参照して説明する。例えば、図１３(Ａ)に示すように、メモリセルＭ０のしきい値が高い状態(５Ｖ以上)で、メモリセルＭ１のしきい値が低い状態(０.７Ｖ以下)であるデータ“０”ラッチの場合について説明する。
【０１２０】
図１４(Ａ)に示す電源投入波形から判るように、電源電圧Ｖccが上昇し、ワード線ＷＬの電位が上昇して、０.７Ｖ以上になると、メモリセルＭ１のしきい値が低いことから、ノードＡから電荷が引き抜かれて、０Ｖになる。ここでは、０.７Ｖは、ｎＭＯＳトランジスタのしきい値Ｖthに相当し、メモリセルＭ０の消去状態のしきい値の上限値に相当している。
【０１２１】
なお、前記した第２参考例では、ワード線ＷＬを接地側電位Ｖss(例えば０Ｖ)にしたが、この実施形態では、ワード線ＷＬの電位を電源電圧Ｖccとしたから、ワード線ＷＬの電位は電源電圧Ｖccと一緒に上昇する。したがって、例えば、電源電圧Ｖccが１.８Ｖまで上昇する場合、２０μＡ以上の電流がメモリセルＭ１に流れ、立ち上りも急峻に行なわれる。
【０１２２】
一方、メモリセルＭ０はしきい値が５Ｖ以上なので、ノードＢは高いレベル(１.８Ｖ)が保たれる。結果として、ＡＬＣ０からの出力電圧は、接地側電位Ｖss(データ“０”)となる。前述の第２参考例では、メモリセルのしきい値は、消去状態で０Ｖ以下であったが、この実施形態では、消去状態のメモリセルのしきい値は、０.７Ｖである。このように、しきい値を高めることによって、前記したディスターブの問題点を回避することが可能である。また、メモリセルのしきい値を０.７Ｖまで高めても動作電圧下限が上昇することはない。
【０１２３】
次に、図１３(Ｂ),図１４(Ｂ)を参照して、データ“１”の場合、つまり、メモリセルＭ０のしきい値が低い状態(しきい値０.７Ｖ以下)である一方、メモリセルＭ１のしきい値が高い状態(しきい値が５Ｖ以上)の場合について説明する。図１４(Ｂ)に示す電源投入波形から判るように、電源電圧Ｖccが上昇して、ワード線ＷＬが０.７Ｖ以上になると、メモリセルＭ０のしきい値が低いことから、ノードＢから電荷が引き抜かれて、ノードＢが０Ｖになる。一方、メモリセルＭ１は、しきい値が５Ｖ以上なので、ノードＡは高いレベル(０.７Ｖ以上)が保たれる。結果として、不良アドレスラッチ回路ＡＬＣ０の出力電圧は、Ｖcc(データ“１”)となる。なお、ここでは、ラッチ回路ＡＬＣ０で使用されているｐＭＯＳトランジスタのしきい値が−０.７Ｖ以上であることが必要である。
【０１２４】
このように、この実施形態では、電源電圧Ｖccが立ち上ってすぐにコマンドが発行されても誤動作が生じることがなく、かつ動作時のディスターブによる誤動作がなくなる。
【０１２５】
【発明の効果】
以上より明らかなように、この発明の冗長機能を有する不揮発性半導体メモリ装置は、浮遊ゲート電界効果トランジスタが、しきい値状態の低い状態の下限が−０．５Ｖを上回り、かつ、しきい値状態の低い状態の上限が列線に接続されたｎＭＯＳトランジスタのしきい値以下の正の値になっている。したがって、この発明では、しきい値上限が負値であるときに発生し易い通常動作時のしきい値上昇(ディスターブ)を回避すると同時に、電源立ち上げ後の速やかな不良アドレスのラッチ動作を実現できる。
【０１２６】
また、他の実施形態の冗長機能を有する不揮発性半導体メモリ装置は、書き込み動作または消去動作を行う手段によって、浮遊ゲート電界効果トランジスタに、ｎＭＯＳトランジスタのしきい値よりも低いしきい値をもたせることができる。
【０１２７】
また、一実施形態の冗長機能を有する不揮発性半導体メモリ装置は、上記浮遊ゲート電界効果トランジスタの制御ゲートをｎＭＯＳトランジスタのしきい値とほぼ同じ値にして、上記浮遊ゲート電界効果トランジスタのしきい値を確認する。したがって、この実施形態では、電源電圧よりも低いｎＭＯＳトランジスタのしきい値でベリファイを実行でき、低消費電力を実現できる。
【０１２８】
また、他の実施形態の冗長機能を有する不揮発性半導体メモリ装置は、通常動作時に、上記不良アドレスを記憶した上記浮遊ゲート電界効果トランジスタの制御ゲートに電源電圧を印加する。したがって、既存の電源電圧を使用して、構成の簡単化を図ることができる上に、電源電圧の立ち上げ時に浮遊ゲートトランジスタに流れる電流値を大きくすることができ、立ち上がりを急峻にできる。
【０１２９】
以上のように、この発明を実施することで、不良アドレスラッチ回路の動作電圧下限を下げることを可能とし、低電圧動作が可能な不揮発性半導体メモリを提供すると共に、電源立ち上りに発生する誤動作等によるデータ破壊等を防止できる。
【図面の簡単な説明】
【図１】  この発明の不揮発性半導体メモリ装置の第１参考例としての不揮発性半導体メモリを用いたアドレスを記憶するための回路図である。
【図２】  上記第１参考例で用いられる不良アドレスラッチ回路の基本セルを示す回路図である。
【図３】  図３(Ａ)は上記基本セルがデータ“１”をラッチする場合を説明する図であり、図３(Ｂ)は上記基本セルがデータ“０”をラッチする場合を説明する図である。
【図４】  図４(Ａ)は図３(Ａ)に対応する不良アドレスラッチ回路の電圧波形図であり、図４(Ｂ)は図３(Ｂ)に対応する不良アドレスラッチ回路の電圧波形図である。
【図５】  上記参考例のメモリセルを構成するフラッシュメモリの基本構造図である。
【図６】  上記参考例の回路で用いられる高電圧レベルシフタの回路図である。
【図７】  この発明の不揮発性半導体メモリ装置の第２,第３参考例,実施形態の回路図である。
【図８】  上記第２参考例が有する不良アドレスラッチ回路ＡＬＣ０,メモリセルＭ０,Ｍ１が構成する基本セルの回路図である。
【図９】  図９(Ａ)は上記基本セルがデータ“１”をラッチする場合を説明する図であり、図９(Ｂ)は上記基本セルがデータ“０”をラッチする場合を説明する図である。
【図１０】  図１０(Ａ)は、図９(Ａ)に対応する不良アドレスラッチ回路の電圧波形図であり、図１０(Ｂ)は図９(Ｂ)に対応する不良アドレスラッチ回路の電圧波形図である。
【図１１】  図１１(Ａ)は、この発明の第３参考例が有する不良アドレスラッチ回路ＡＬＣ０,メモリセルＭ０,Ｍ１が構成する基本セルがデータ“０”をラッチする場合を説明する図であり、図１１(Ｂ)は上記基本セルがデータ“１”をラッチする場合を説明する図である。
【図１２】  図１２(Ａ)は、図１１(Ａ)に対応する不良アドレスラッチ回路の電圧波形図であり、図１２(Ｂ)は図１１(Ｂ)に対応する不良アドレスラッチ回路の電圧波形図である。
【図１３】  図１３(Ａ)は、この発明の実施形態が有する不良アドレスラッチ回路ＡＬＣ０,メモリセルＭ０,Ｍ１が構成する基本セルがデータ“０”をラッチする場合を説明する図であり、図１３(Ｂ)は上記基本セルがデータ“１”をラッチする場合を説明する図である。
【図１４】  図１４(Ａ)は、図１３(Ａ)に対応する不良アドレスラッチ回路の電圧波形図であり、図１４(Ｂ)は図１３(Ｂ)に対応する不良アドレスラッチ回路の電圧波形図である。
【図１５】  上記第１,第２参考例におけるメモリセルのしきい値状態を示す状態図である。
【図１６】  上記第３参考例におけるメモリセルのしきい値状態を示す状態図である。
【図１７】  上記第３参考例においてメモリセルの通常動作時のディスターブの状態を示す模式図である。
【図１８】  上記第３参考例においてディスターブによってしきい値がシフトする様子を示す状態図である。
【図１９】  上記実施形態におけるメモリセルのしきい値状態を示す状態図である。
【図２０】  第１,第２従来例の不揮発性半導体メモリ装置におけるメモリセルのしきい値の状態を示す状態図である。
【図２１】  図２１(Ａ)は上記第１従来例における不良アドレスラッチ回路がデータ“１”をラッチする場合を説明する図であり、図２１(Ｂ)は上記不良アドレスラッチ回路がデータ“０”をラッチする場合を説明する図である。
【図２２】  図２２(Ａ)は、図２１(Ａ)に対応する不良アドレスラッチ回路の電圧波形図であり、図２２(Ｂ)は図２１(Ｂ)に対応する不良アドレスラッチ回路の電圧波形図である。
【図２３】  図２３(Ａ)は上記第２従来例における不良アドレスラッチ回路がデータ“０”をラッチする場合を説明する図であり、図２３(Ｂ)は上記不良アドレスラッチ回路がデータ“１”をラッチする場合を説明する図である。
【図２４】  図２４(Ａ)は、図２３(Ａ)に対応する不良アドレスラッチ回路の電圧波形図であり、図２４(Ｂ)は図２３(Ｂ)に対応する不良アドレスラッチ回路の電圧波形図である。
【符号の説明】
ＡＬＣ０,ＡＬＣ１,ＡＬＣ２…不良アドレスラッチ回路、
Ｍ０,Ｍ１,Ｍ２,Ｍ３,Ｍ４,Ｍ５…メモリセル、ＷＬ…ワード線、
Ｔｒ０〜Ｔｒ６…ｎＭＯＳトランジスタ、
Ｔｒ１０〜Ｔｒ２２…ｎＭＯＳトランジスタ、
ＤＬＣ…データラッチ回路、ＨＶ…高電圧レベルシフタ、
ＢＬ０〜ＢＬ５…ビット線、vbs…制御信号線、
bitsel０〜bitsel５…ビット選択信号線、radd０〜radd２…出力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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