(57)【特許請求の範囲】
【請求項１】
論理閾値との比較でＬ状態又はＨ状態が判定されるクロック信号を伝達しながら動作する回路を含む半導体集積回路において、
前記論理閾値を挟むようにしながら、前記クロック信号の少なくとも一部の、Ｌ状態の電位からＨ状態の電位までの振幅を縮小する信号振幅縮小回路を備え、
前記信号振幅縮小回路の動作あるいは非動作を制御するイネーブル信号を、クロック信号自体から生成し出力する制御回路を備えると共に、
前記信号振幅縮小回路が、前記イネーブル信号によって前記信号振幅縮小回路が非動作状態である場合、オン抵抗を前記出力信号のＬ状態の電位を上昇するために用いるトランジスタ、及びオン抵抗を前記出力信号のＨ状態の電位を下降するために用いるトランジスタを共にオフ状態にする回路であることを特徴とする半導体集積回路。
【請求項２】
論理閾値との比較でＬ状態又はＨ状態が判定されるデジタル信号を伝達しながら動作する回路を含む半導体集積回路において、
前記論理閾値を挟むようにしながら、前記デジタル信号の少なくとも一部の、Ｌ状態の電位からＨ状態の電位までの振幅を縮小する信号振幅縮小回路を備えると共に、
前記信号振幅縮小回路が、
振幅を縮小しようとする前記デジタル信号がＨ状態の時にオフとなり、一方、Ｌ状態の時にオンとなって、該振幅縮小デジタル信号を電源電圧にプルアップし、これにより該振幅縮小デジタル信号のＬ状態の電位を高めて振幅を縮小するプルアップトランジスタと、
該振幅縮小デジタル信号がＬ状態の時にオフとなり、一方、Ｈ状態の時にオンとなって、該振幅縮小デジタル信号をグランドにプルダウンし、これにより該振幅縮小デジタル信号のＨ状態の電位を低めて振幅を縮小するプルダウントランジスタとを有することを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記プルアップトランジスタを経由する、前記振幅縮小デジタル信号から前記電源電圧までの区間の電気抵抗、又は、前記プルダウントランジスタを経由する、前記振幅縮小デジタル信号から前記グランドまでの区間の電気抵抗の内、少なくとも一方を増加するようにしたことを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、前記区間の少なくともいずれか一方に、前記プルアップトランジスタや前記プルダウントランジスタよりゲート幅が小の、常時オンのトランジスタを挿入することで、前記電気抵抗の増加を行うようにしたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、論理閾値との比較でＬ状態又はＨ状態が判定されるデジタル信号を伝達しながら動作する回路を含む半導体集積回路に係り、特に、クロック信号等のデジタル信号による他信号へのカップリングノイズを低減し、回路の誤動作を防止すると共に、デジタル信号の論理状態がＬ状態及びＨ状態の間で遷移する時間を短縮し、これにより信号遅延時間を短縮して回路動作速度の向上を図ることができる半導体集積回路に関する。
【０００２】
【従来の技術】
回路の各部にクロック信号を分配するために、一例を図１に示すＣＴＳ（clock tree synthesis）方式では多数のバッファＢＡや、バッファＢをツリー状に接続する。一例を図２に示すクロックトランク方式では、主となるバッファＢＡによってトランクＴにクロック信号ＣＬＫを供給し、多数のバッファＢによって該トランクＴから回路各部に対してクロック信号を分配する。このトランクは他配線に比べ太くされた配線であり、抵抗成分が小さくなるため、該トランクＴ内の信号遅延はほぼ無視することができる。次に一例を図３に示すクロックバッファ方式は最も単純な方式であり、格段に出力駆動能力を大きくしたバッファＢＡを１つ用い、回路各部に対してクロック信号ＣＬＫを分配する。
【０００３】
クロック信号ＣＬＫを分配するこれらいずれの方式も、出力駆動能力が大のバッファと、回路各部に対してクロック信号を分配するために張り巡らされた配線との組合せとなっている。
【０００４】
又、以上に説明したクロック信号以外でも、半導体集積回路内で多く用いられ、分配される信号がある。このような信号でも、前述した図１〜図３に示すように半導体集積回路内で信号分配を行うことができる。例えば、図４に示すように多数のバッファＢＡやバッファＢをツリー状に接続して、信号分配できる。
【０００５】
【発明が解決しようとする課題】
前述のように、半導体集積回路のチップ全体、回路全体に信号分配すると、分配した信号の立ち上がりや立ち下がりで、他信号に対してカップリングノイズが生じ、問題になることが多い。例えば、クロック信号については、チップ全体、回路全体にクロック信号線が一様に分布するため、その信号の立ち上がりや立ち下がりで他信号に対してカップリングノイズが生じ、問題になることが多い。
【０００６】
例えば図５においてクロック信号ＣＬＫが０Ｖから電源電圧ＶＤＤに立ち上がる際、クロック信号線に接近する配線の０Ｖの信号Ｓ１には、電圧プラス方向に立ち上がるカップリングノイズが発生してしまっている。又クロック信号線に接近する配線の電源電圧ＶＤＤの信号Ｓ２には、電圧マイナス方向のカップリングノイズが発生してしまっている。
【０００７】
このようなノイズが信号に混入すると、該信号を入力する回路が誤動作してしまう虞がある。例えば図６のタイムチャートにおいて本来信号Ｓ３を入力し信号Ｓ４を出力するインバータ回路を考える。このような回路でカップリングノイズが混入してしまって信号Ｓ３が信号Ｓ３’となってしまうと、本来信号Ｓ４を出力するところ該回路が誤動作を生じ例えば信号Ｓ４’を出力してしまう。
【０００８】
以上に説明したカップリングノイズの問題は、他のデジタル信号についても同様である。例えば、このような問題は、図４に示したように半導体集積回路内で信号分配しているデジタル信号でも生じることがある。
【０００９】
又、半導体集積回路内で広く信号分配すると、セルが駆動する信号配線が長くなったり、他のセル入力か多くなったり等する。このようにセルの駆動する出力ネットの総負荷容量が大きくなった場合、該セルの出力信号の論理状態がＬ状態及びＨ状態の間で遷移する時間（以降、単に遷移時間と称する）が延長されてしまう。例えば、図４の信号ＯＵＴ１については、図７に示されるように信号が立ち上がる際の、時刻ＴＣからＴＤまでの遷移時間が延長される。あるいは、同信号ＯＵＴ１について、図８に示されるように信号が立ち下がる際の、時刻ＴＥからＴＦまでの遷移時間が延長される。セルが駆動する出力ネットの総負荷容量と、遷移時間との関係は、大体図９のグラフのようであり、負荷が大きい程、遷移時間も大きくなる。
【００１０】
又、遷移時間が延長されると、半導体集積回路に組み込んだ回路のセルを伝わっていく信号の遅延時間も延長されてしまう。例えば図４においては、信号ＯＵＴ１の電位の遷移が開始されてから、信号ＯＵＴ２の電位の遷移が終了するまでの遅延時間が延長されてしまう。遷移時間と遅延時間との関係は、大体、図１０のとおりであり、セル入力の遷移時間が大きい程、セルを伝わっていく信号の遅延時間も大きくなる。
【００１１】
本発明は前記従来の問題点を解決するべくなされたもので、クロック信号等のデジタル信号による他信号へのカップリングノイズを低減し、回路の誤動作を防止すると共に、デジタル信号の論理状態がＬ状態及びＨ状態の間で遷移する時間を短縮し、これにより信号遅延時間を短縮して回路動作速度の向上を図ることができる半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、論理閾値との比較でＬ状態又はＨ状態が判定されるクロック信号を伝達しながら動作する回路を含む半導体集積回路において、前記論理閾値を挟むようにしながら、前記クロック信号の少なくとも一部の、Ｌ状態の電位からＨ状態の電位までの振幅を縮小する信号振幅縮小回路を備え、前記信号振幅縮小回路の動作あるいは非動作を制御するイネーブル信号を、クロック信号自体から生成し出力する制御回路を備えると共に、前記信号振幅縮小回路が、前記イネーブル信号によって前記信号振幅縮小回路が非動作状態である場合、オン抵抗を前記出力信号のＬ状態の電位を上昇するために用いるトランジスタ、及びオン抵抗を前記出力信号のＨ状態の電位を下降するために用いるトランジスタを共にオフ状態にする回路であることを備えたことにより前記課題を解決したものである。
【００１５】
又、本発明は、論理閾値との比較でＬ状態又はＨ状態が判定されるデジタル信号を伝達しながら動作する回路を含む半導体集積回路において、前記論理閾値を挟むようにしながら、前記デジタル信号の少なくとも一部の、Ｌ状態の電位からＨ状態の電位までの振幅を縮小する信号振幅縮小回路を備えると共に、前記信号振幅縮小回路が、振幅を縮小しようとする前記デジタル信号がＨ状態の時にオフとなり、一方、Ｌ状態の時にオンとなって、該振幅縮小デジタル信号を電源電圧にプルアップし、これにより該振幅縮小デジタル信号のＬ状態の電位を高めて振幅を縮小するプルアップトランジスタと、該振幅縮小デジタル信号がＬ状態の時にオフとなり、一方、Ｈ状態の時にオンとなって、該振幅縮小デジタル信号をグランドにプルダウンし、これにより該振幅縮小デジタル信号のＨ状態の電位を低めて振幅を縮小するプルダウントランジスタとを有するものとすることにより、前記課題を解決したものである。かつ、前記信号振幅縮小回路を単純な構成で実現している。
【００１６】
前記半導体集積回路において、前記プルアップトランジスタを経由する、前記振幅縮小デジタル信号から前記電源電圧までの区間の電気抵抗、又は、前記プルダウントランジスタを経由する、前記振幅縮小デジタル信号から前記グランドまでの区間の電気抵抗の内、少なくとも一方を増加するようにしたことにより、電源電圧からグランドに流れる貫通電流を減少することができる。
【００１７】
前記半導体集積回路において、前記区間の少なくともいずれか一方に、前記プルアップトランジスタや前記プルダウントランジスタよりゲート幅が小の、常時オンのトランジスタを挿入することで、前記電気抵抗の増加を効果的に行うことができる。
【００１８】
以下、本発明の作用を、カップリングノイズについて、続いて遷移時間や遅延時間について、この順に簡単に説明する。
【００１９】
まずカップリングノイズについて、本発明の作用を説明する。
【００２０】
図１１は本発明の原理を示すタイムチャートである。このタイムチャートは前述の従来例の動作状態を示す図５に対応付けて作成されている。
【００２１】
クロック信号によるカップリングノイズは主として電磁誘導によって、クロック信号線に接近する配線の他信号にクロック信号によるノイズが生じてしまうというものである。まず図５においてクロック信号ＣＬＫは０Ｖから電源電圧ＶＤＤまでの振幅となっている。クロック信号によるカップリングノイズの大きさを考えた場合、クロック信号の振幅が大きい程増大し、クロック信号がこのように０Ｖから電源電圧ＶＤＤまでフルスイングすると顕著に現れる。
【００２２】
このため本発明では例えば図１１に示すようにクロック信号の振幅を縮小するようにしている。本発明の半導体集積回路は、当該半導体集積回路の次段の回路のＬ状態又はＨ状態を判定する論理閾値を縮小された振幅が挟むようにしながら、Ｌ状態の電位からＨ状態の電位までの振幅を縮小する信号振幅縮小回路を備えている。例えば図１１のタイムチャートではクロック信号ＣＬＫの振幅は電圧ＶＡからＶＢまでに縮小されている。即ち電圧ＶＡ、ＶＢ、ＶＤＤについて、次式の条件が成り立つようにしている。
【００２３】
（０＜ＶＡ＜ＶＢ＜ＶＤＤ）…（１）
【００２４】
ここでこのように振幅が縮小されたクロック信号を入力する、次段の回路の論理閾値、即ちＬ状態又はＨ状態の論理状態を判定する論理閾値をＶＴとする。すると該次段回路において入力されるクロック信号の論理状態を正しく判定できるためには、次式が成り立つ必要がある。即ち、電圧ＶＡからＶＢまでの、縮小されたクロック信号の振幅は、論理閾値ＶＴを挟む必要がある。
【００２５】
（０＜ＶＡ＜ＶＴ＜ＶＢ＜ＶＤＤ）…（２）
【００２６】
又該次段回路の入力論理状態判定においては、本発明はこれに限定されるものではないが、ノイズマージンを大とするためには、次式が成り立つことが好ましい。後述する第１実施形態では次式が成り立っている。
【００２７】
（ＶＴ−ＶＡ）＝（ＶＢ−ＶＴ）…（３）
【００２８】
又、このように振幅が縮小されたクロック信号であっても、それにつながる次段の回路を何等問題なく動作させることができる。
【００２９】
ここで図１２は振幅が０Ｖから電源電圧ＶＤＤまでのクロック信号、あるいは本発明の振幅が縮小されたクロック信号を、インバータに入力した場合のタイムチャートである。
【００３０】
該タイムチャートでは本発明のクロック信号において前述の（１）〜（３）式のすべての条件が成立している。このため振幅が縮小された本発明のクロック信号を入力した場合も、０Ｖから電源電圧ＶＤＤまでの振幅のクロック信号と同様に、破線で示される次段のインバータの出力波形を得ることができている。これはインバータの出力が反転する論理状態の判定は、論理閾値ＶＴを基準としてなされるためである。いずれのクロック信号も時刻ＴＡあるいはＴＢで、論理閾値ＶＴを横切っている。
【００３１】
又本発明から出力されるクロック信号は振幅が縮小され、これによってカップリングノイズを低減することができる。例えば前述の図１１のタイムチャートにおいて、信号Ｓ１’のノイズは図５の信号Ｓ１の場合に比べ減少され、信号Ｓ２’のノイズは図５の信号Ｓ２の場合に比べ減少されている。このように本発明によれば他信号へのカップリングノイズを低減することができ、回路の誤動作を防止することができる。なお、以上の作用の説明はクロック信号中心であったが、他のデジタル信号についても同様である。
【００３２】
続いて遷移時間や遅延時間について、本発明の作用を簡単に説明する。
【００３３】
図１３は、デジタル信号の立ち下がりを示すタイムチャートである。又、図１１４は、立ち上がりを示すタイムチャートである。
【００３４】
これらの図において、一点鎖線で示す従来例は、デジタル信号がＨ状態では、電源電圧ＶＤＤまで上昇している。一方、Ｌ状態では、グランドＧＮＤの電位のゼロボルトまで下降している。
【００３５】
これに対して、本発明では、信号振幅縮小回路を備えるようにし、該信号振幅縮小回路により、論理閾値ＶＴを挟むようにしながら、デジタル信号のＬ状態の電位からＨ状態の電位までの振幅を縮小する。例えば図１３及び図１４では、本発明が適用された信号は実線で示され、Ｌ状態の電圧は電圧ＶＡまで高められ、Ｈ状態の電圧は電圧ＶＢまで低められ、信号は論理閾値ＶＴを挟む電圧ＶＡからＶＢまでの振幅に縮小されている。
【００３６】
ここで、Ｌ状態及びＨ状態の間で論理状態が遷移する際、単位時間当たりに電圧が上昇又は下降する大きさが同じであるとする。すると、論理状態遷移に要する電圧遷移量（電位差）が少ないほど、遷移時間が短くなる。例えば、図１３の従来例における遷移時間ＴＧ〜ＴＧ２に比べ、本発明適用の遷移時間ＴＧ〜ＴＧ１の方が短い。又、図１４の従来例における遷移時間ＴＨ〜ＴＨ２に比べ、本発明適用の遷移時間ＴＨ〜ＴＨ１の方が短い。
【００３７】
このように、本発明によれば、デジタル信号の論理状態がＬ状態及びＨ状態の間で遷移する時間を短縮し、これにより信号遅延時間を短縮して回路動作速度の向上を図ることができる。
【００３８】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態を詳細に説明する。
【００３９】
図１５は本発明が適用された第１実施形態の、信号振幅縮小回路を含む半導体集積回路の回路図である。
【００４０】
本実施形態はインバータＩと、２つの抵抗Ｒ１及びＲ２とによって構成される。ここで抵抗Ｒ１及びＲ２はいずれも抵抗値がＲである。
【００４１】
本実施形態では抵抗Ｒ１及びＲ２によって本発明の信号振幅縮小回路が構成される。まず抵抗Ｒ１はクロック信号の出力信号ＣＬＫＯＵＴのＬ状態の電位を上昇するために用いる。一方抵抗Ｒ２は該出力信号ＣＬＫＯＵＴのＨ状態の電位を下降するために用いる。このようにＬ状態の電位が上昇され、かつＨ状態の電位が下降され、クロック信号として出力される出力信号ＣＬＫＯＵＴの振幅が縮小される。
【００４２】
ここで本実施形態をより詳細に示した図１６において、インバータＩはＰチャネルＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジスタＴＮによって構成される。ここでこれらＰチャネルＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジスタＴＮのオン抵抗の抵抗値をいずれもｒとする。すると本実施形態において、Ｌ状態を出力する場合等価回路は図１７の通りとなり、Ｈ状態を出力する場合等価回路は図１８に示す通りとなる。
【００４３】
まずＬ状態を出力する場合図１７において、クロック信号の出力信号ＣＬＫＯＵＴの電圧Ｖｏは次式の通りとなる。
【００４４】
Ｖｏ＝ＶＤＤ×（Ａ／（Ｒ＋Ａ））…（４）
ここでＡは次式の通りである。
【００４５】
Ａ＝（Ｒ×ｒ）／（Ｒ＋ｒ）…（５）
【００４６】
次にＨ状態を出力する場合図１８において、出力信号ＣＬＫＯＵＴの電圧Ｖｏは次式の通りである。
【００４７】
Ｖｏ＝ＶＤＤ×（Ｒ／（Ｒ＋Ａ））…（６）
【００４８】
本実施形態では前述の（２）式が成立するようにされ、さらにノイズマージンを大とするため、前述の（３）式が成立するようにされている。従って図１９において電圧ＶＡからＶＢの振幅に縮小された出力信号ＣＬＫＯＵＴでは、次式が成立する。
【００４９】
ＶＤ＝ＶＡ＝（ＶＤＤ−ＶＢ）＝ＶＤＤ×（Ａ／（Ｒ＋Ａ））…（７）
【００５０】
上記の（７）式に示されるように本実施形態によれば本発明を適用して、クロック信号の出力信号ＣＬＫＯＵＴの振幅を縮小することができる。従ってクロック信号等のデジタル信号による他信号へのカップリングノイズを低減し、回路の誤動作を防止すると共に、デジタル信号の論理状態がＬ状態及びＨ状態の間で遷移する時間を短縮し、これにより信号遅延時間を短縮して回路動作速度の向上を図ることができる。
【００５１】
但し、この回路構成の場合には、電源電圧ＶＤＤから抵抗Ｒ１、Ｒ２を介して常に電流が流れ、動作時以外にも余計な電力を消費してしまうという問題がある。そこで次に、この点を改善した本発明の第２実施形態を説明する。図２０は本発明が適用された第２実施形態の、信号振幅縮小回路を含む半導体集積回路の一例を示す。
【００５２】
本実施形態の入力信号ＣＬＫＩＮから出力信号ＣＬＫＯＵＴまでの論理は、図２１に示すように２つのインバータＩを直列接続したものと同じである。又従来からのこの図２１のクロック信号出力回路の、クロック信号の入力信号ＣＬＫＩＮ及び出力信号ＣＬＫＯＵＴは図２２に示す通りである。該従来例では出力信号ＣＬＫＯＵＴの振幅は縮小されていない。又出力信号ＣＬＫＯＵＴは入力ＣＬＫＩＮよりタイミングがやや遅れている。該遅れは２段のインバータＩの動作遅れ等による。
【００５３】
本実施形態は図２０に示すようにインバータＩ１〜Ｉ３と、遅延回路Ｄと、フリップフロップＦＦと、ＰチャネルＭＯＳトランジスタＴＰと、ＮチャネルＭＯＳトランジスタＴＮとにより構成される。
【００５４】
ここで本実施形態では、遅延回路Ｄ及びフリップフロップＦＦによって、イネーブル信号を出力する制御回路が構成される。本実施形態において該イネーブル信号は信号Ｅとなっている。又ＰチャネルＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジスタＴＮによって、信号振幅縮小回路が構成されている。
【００５５】
図２３は本実施形態の動作を示すタイムチャートである。
【００５６】
ここで遅延回路Ｄの遅延時間αは、フリップフロップＦＦの入力Ｄに入力するクロック信号がＨ状態であるときに、遅延されたパルスが立ち上がるタイミングであればよい。ここで遅延回路Ｄの遅延時間αは、クロック信号の周期をｔとすると、次式の範囲に設定されている。
【００５７】
ｔ＜α＜（ｔ＋ｔ／２）…（８）
【００５８】
図２３のタイムチャートではクロック信号の入力信号ＣＬＫＩＮの各パルスに入力順に、符号Ｐ１〜Ｐ４が付されている。又遅延回路Ｄが出力する信号αＣＬＫ、及び出力信号ＣＬＫＯＵＴにそれぞれ付されているＰ１〜Ｐ４はいずれも、上記の入力信号ＣＬＫＩＮの対応するパルスと同符号が付されている。即ち出力信号ＣＬＫＯＵＴのパルスＰ１〜Ｐ４はそれぞれ、入力信号ＣＬＫＩＮのパルスＰ１〜Ｐ４よりやや遅れて出力される。これに対して信号αＣＬＫのパルスＰ１〜Ｐ４はそれぞれ、入力信号ＣＬＫＩＮのパルスＰ１〜Ｐ４より遅延時間αだけ遅れている。
【００５９】
該タイムチャートを用いて本実施形態の動作を説明すると、まず初期状態では、フリップフロップＦＦの出力する信号ＥはＬ状態であり、ＰチャネルＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジスタＴＮはいずれもオフ状態である。従ってこの初期状態ではインバータＩ２の出力は、これらＰチャネルＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジスタＴＮの影響を受けることなく、出力信号ＣＬＫＯＵＴとして出力される。該出力信号ＣＬＫＯＵＴの振幅はこの初期状態では、０Ｖから電源電圧ＶＤＤである。
【００６０】
次に遅延時間αだけ遅れた信号αＣＬＫのパルスＰ１が立ち上がると、フリップフロップＦＦはＨ状態の入力信号ＣＬＫＩＮのパルスＰ２を取り込む。従って該フリップフロップＦＦの出力する信号ＥはＨ状態となる。該信号ＥがＨ状態となると、ＰチャネルＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジスタＴＮは共にオン状態となる。
【００６１】
ここでＰチャネルＭＯＳトランジスタＴＰは前述の第１実施形態の図１５の抵抗Ｒ１と同様、出力信号ＣＬＫＯＵＴのＬ状態の電位を上昇するために用いられる。一方ＮチャネルＭＯＳトランジスタＴＮは図１５の抵抗Ｒ２と同様、出力信号ＣＬＫＯＵＴのＨ状態の電位を下降するために用いられる。ここでこれらＰチャネルＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジスタＴＮのオン抵抗の抵抗値をｒとする。すると信号ＥがＨ状態である期間、本第２実施形態のＰチャネルＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジスタＴＮは、図１６〜図１９を用いて前述したような第１実施形態の抵抗Ｒ１及びＲ２と同様に作用し、出力信号ＣＬＫＯＵＴの振幅を縮小する。又本実施形態でも前述の（２）式が満足されている。
【００６２】
なお入力信号ＣＬＫＩＮの最後のパルスＰ４が入力され、この時より遅延αだけ後に信号αＣＬＫのパルスＰ４が立ち上がると、Ｌ状態の入力信号ＣＬＫＩＮがフリップフロップＦＦに取り込まれ、信号ＥはＬ状態となる。すると本実施形態において出力信号ＣＬＫＯＵＴの振幅は縮小されなくなる。
【００６３】
以上説明した通り本実施形態においては入力信号ＣＬＫＩＮにクロック信号のパルスが順次入力され、信号ＥがＨ状態となると、前述の第１実施形態と同様、クロック信号の出力信号ＣＬＫＯＵＴの振幅が縮小される。従ってクロック信号の出力信号ＣＬＫＯＵＴによる他信号へのカップリングノイズを低減し、回路の誤動作を防止することができる。又、振幅が縮小されることで、論理状態がＬ状態及びＨ状態の間で遷移する時間を短縮し、これにより信号遅延時間を短縮して回路動作速度の向上を図ることができる。
【００６４】
ここで本実施形態では、入力信号ＣＬＫＩＮにクロック信号のパルスが入力されないときは、信号ＥがＬ状態となる。又信号ＥがＬ状態となると、信号振幅縮小回路として用いるＰチャネルＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジスタＴＮはいずれもオフ状態となり、直列接続されたこれらトランジスタのソース−ドレインには電流が流れない。これに対して前述の第１実施形態では、これらＰチャネルＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジスタＴＮに対応して、信号振幅縮小回路として用いる抵抗Ｒ１及びＲ２には、入力信号ＣＬＫＩＮのクロック信号のパルスの入力の有無にかかわらず常時電流が流れるため、動作時以外にも不必要な電力を消費してしまう。
【００６５】
なお、以上に説明した第１実施形態及び第２実施形態では、本発明を適用して振幅を縮小する信号がクロック信号となっている。しかしながら、他のデジタル信号についても、同様に振幅を縮小することができる。従って、これら実施形態を他のデジタル信号に適用することも可能であることは明らかである。
【００６６】
図２４は、本発明が適用された第３実施形態の、信号振幅縮小回路を含む半導体集積回路の回路図である。
【００６７】
本実施形態において、信号振幅縮小回路は、ＰチャネルＭＯＳトランジスタＴＰ１及びＮチャネルＭＯＳトランジスタＴＮ１によって構成される。
【００６８】
まず、ＰチャネルＭＯＳトランジスタＴＰ１は、本発明のプルアップトランジスタとして設けられている。該ＰチャネルＭＯＳトランジスタＴＰ１は、ネットＯＵＴ１の、振幅を縮小しようとするデジタル信号ＯＵＴ１がＨ状態の時にオフとなる。一方、該信号ＯＵＴ１がＬ状態の時にオンとなって、該信号ＯＵＴ１を電源電圧にプルアップする。これにより、該信号ＯＵＴ１のＬ状態の電位を高めて振幅を縮小する。
【００６９】
又、ＮチャネルＭＯＳトランジスタＴＮ１は、本発明のプルダウントランジスタとして設けられている。該ＮチャネルＭＯＳトランジスタＴＮ１は、振幅を縮小しようとするデジタル信号ＯＵＴ１がＬ状態の時にオフとなり、一方、Ｈ状態の時にオンとなって、該信号ＯＵＴ１をグランドにプルダウンする。これにより、該信号ＯＵＴ１のＨ状態の電位を低めて振幅を縮小する。
【００７０】
図２５は、本実施形態の主要部の等価回路図である。
【００７１】
この図において、バッファＢＡは、ＰチャネルＭＯＳトランジスタＴＰ２及びＮチャネルＭＯＳトランジスタＴＮ２で示されている。本実施形態では、本来電源電圧ＶＤＤからゼロボルトまでであった、バッファＢＡが出力するデジタル信号ＯＵＴ１の振幅を、本発明を適用することで縮小することができる。なお、縮小後のＬ状態の電位ＶＡや、Ｈ状態の電位ＶＢや、これら電位の振幅ＶＡ〜ＶＢは、ＰチャネルＭＯＳトランジスタＴＰ１、ＴＰ２、ＮチャネルＭＯＳトランジスタＴＮ１、２のオン抵抗の相互関係に依存している。
【００７２】
このように本実施形態によれば、本発明を適用してデジタル信号ＯＵＴ１の振幅を縮小することができる。従って、クロック信号等のデジタル信号による他信号へのカップリングノイズを低減し、回路の誤動作を防止すると共に、デジタル信号の論理状態がＬ状態及びＨ状態の間で遷移する時間を短縮し、これにより信号遅延時間を短縮して回路動作速度の向上を図ることができる。
【００７３】
ここで、本実施形態では、デジタル信号ＯＵＴ１がＬ状態であると、論理状態が定常状態にある時にも、電源ＶＤＤからグランドＧＮＤに、図２６の矢印に示すように電流が流れてしまう。又、信号ＯＵＴ１がＨ状態であると、論理状態が定常状態にある時にも、電源ＶＤＤからグランドＧＮＤに、図２７の矢印に示すように電流が流れてしまう。これらの貫通電流が流れると、消費電力が増大してしまう。なお、これらの貫通電流は、通常、前述した第１実施形態において、抵抗Ｒ１、Ｒ２を介して電源電圧ＶＤＤからグランドＧＮＤに流れる電流よりは少ない。
【００７４】
図２８は、本発明が適用された第４実施形態の、信号振幅縮小回路を含む半導体集積回路の回路図である。
【００７５】
本実施形態では、前述した第３実施形態の貫通電流に関する問題を低減するため、図２８に示すように、第３実施形態に対してＰチャネルＭＯＳトランジスタＴＰ３及びＮチャネルＭＯＳトランジスタＴＮ３を追加している。ＰチャネルＭＯＳトランジスタＴＰ３は電源ＶＤＤ側に設けられ、ＮチャネルＭＯＳトランジスタＴＮ３はグランドＧＮＤ側に設けられている。又、これらＰチャネルＭＯＳトランジスタＴＰ３及びＮチャネルＭＯＳトランジスタＴＮ３は、いずれも、ゲート幅が狭い、小さいサイズのトランジスタであり、常時オンとなっている。
【００７６】
まず、ＰチャネルＭＯＳトランジスタＴＰ３により、本発明のプルアップトランジスタとされるＰチャネルＭＯＳトランジスタＴＰ１を経由する、ネットＯＵＴ１から電源電圧ＶＤＤまでの区間の電気抵抗が増加されている。従って、図２６の矢印に示される貫通電流が抑えられ、消費電力が小さくされる。
【００７７】
又、ＮチャネルＭＯＳトランジスタＴＮ３により、本発明のプルダウントランジスタとされるＮチャネルＭＯＳトランジスタＴＮ１を経由する、ネットＯＵＴ１からグランドＧＮＤまでの区間の電気抵抗が増加されている。従って、図２７の矢印に示される貫通電流が抑えられ、消費電力が小さくされる。
【００７８】
ここで、上述の第３実施形態を、図２９のように実施例として適用する。
【００７９】
この図２９において、符号Ａ、ＹＡ、ＹＢ、ＢＡ、ＢＢは、いずれも該当ネットの信号である。信号ＹＡ及び信号ＢＡは、比較例の信号である。信号ＹＢ及び信号ＢＢは、第３実施形態を適用した信号である。又、信号ＹＡに対しても、信号ＹＢに対しても、同数の２５６個のバッファＢが設けられている。信号ＢＡ及び信号ＢＢは、いずれも、これらバッファＢの内の１つが出力する信号である。
【００８０】
又、図３０は、本実施例において信号Ａが立ち上がる際のタイムチャートである。一方、図３１は、該信号Ａが立ち下がる際のタイムチャートである。これらタイムチャートにおいて、論理閾値ＶＴは、１．４０ボルトである。
【００８１】
まず、図３０において、第３実施形態が適用される信号ＹＢは、比較例の対応する信号ＹＡに比べて、論理閾値ＶＴを早い時刻に横切り、遷移時間が短縮されている。このため、これら信号ＹＢや信号ＹＡの後段となる信号ＢＢ及び信号ＢＡについては、第３実施形態が適用される信号ＢＢは、比較例の信号ＢＡに比べて、早いタイミングで立ち上がっており、遅延時間が短縮されている。
【００８２】
次に、図３１においても、第３実施形態が適用される信号ＹＢは、比較例の対応する信号ＹＡに比べて、論理閾値ＶＴを早い時刻に横切り、遷移時間が短縮されている。このため、これら信号ＹＢや信号ＹＡの後段となる信号ＢＢ及び信号ＢＡについては、第３実施形態が適用される信号ＢＢは、比較例の信号ＢＡに比べて、早いタイミングで立ち下がっており、遅延時間が短縮されている。
【００８３】
【発明の効果】
出力クロック信号の振幅を抑え、該クロック信号による他信号へのカップリングノイズを低減し、これによって回路の誤動作を防止することができる。又、振幅を抑えることで、論理状態がＬ状態及びＨ状態の間で遷移する時間を短縮し、これにより信号遅延時間を短縮して回路動作速度の向上を図ることができる。
【図面の簡単な説明】
【図１】クロック信号を分配するための従来からのＣＴＳ方式の回路図
【図２】クロック信号を分配するための従来からのクロックトランク方式の回路図
【図３】クロック信号を分配するための従来からのクロックバッファ方式の回路図
【図４】多数のバッファをツリー状に接続して信号分配する従来から一般的な回路の回路図
【図５】従来のクロック信号出力回路が出力するクロック信号によるノイズの影響を示すタイムチャート
【図６】上記のノイズの影響による回路誤動作を示すタイムチャート
【図７】信号が立ち上がる際の遷移時間を示すタイムチャート
【図８】信号が立ち下がる際の遷移時間を示すタイムチャート
【図９】セルか駆動する出力ネットの総負荷容量と遷移時間との関係を示すグラフ
【図１０】組み込んだ回路のセルを伝わる信号の遷移時間と遅延時間との関係を示すグラフ
【図１１】本発明のクロック信号小振幅化回路の原理を示すタイムチャート
【図１２】本発明において次段回路が正しく論理状態を判定できることを示すタイムチャート
【図１３】本発明の作用を示すための信号の立ち下がりのタイムチャート
【図１４】本発明の作用を示すための信号の立ち上がりのタイムチャート
【図１５】本発明が適用された第１実施形態のクロック信号小振幅化回路の回路図
【図１６】上記第１実施形態の詳細な回路図
【図１７】前記第１実施形態がＬ状態を出力する際の等価回路図
【図１８】前記第１実施形態がＨ状態を出力する際の等価回路図
【図１９】前記第１実施形態の出力するクロック信号の振幅が縮小されることを示すタイムチャート
【図２０】本発明が適用された第２実施形態のクロック信号小振幅化回路の回路図
【図２１】上記第２実施形態と論理が同じ等価回路の回路図
【図２２】上記等価回路のタイムチャート
【図２３】前記第２実施形態の動作を示すタイムチャート
【図２４】本発明が適用された第３実施形態の信号振幅縮小回路を含む回路図
【図２５】上記第３実施形態の主要部の等価回路図
【図２６】前記第３実施形態で振幅を縮小させる信号がＬ状態の際の貫通電流を示す回路図
【図２７】上記信号がＨ状態の際の貫通電流を示す回路図
【図２８】本発明が適用された第４実施形態の信号振幅縮小回路を含む回路図
【図２９】上記第４実施形態を用いる実施形態の回路図
【図３０】上記実施例の入力信号が立ち上がる際のタイムチャート
【図３１】上記入力信号が立ち下がる際のタイムチャート
【符号の説明】
Ｂ、ＢＡ…バッファ
Ｔ…トランク
Ｉ、Ｉ１〜Ｉ３…インバータ
Ｒ１、Ｒ２…抵抗
ＴＰ、ＴＰ１〜ＴＰ３…ＰチャネルＭＯＳトランジスタ
ＴＮ、ＴＮ１〜ＴＮ３…ＮチャネルＭＯＳトランジスタ
Ｄ…遅延回路
ＦＦ…フリップフロップ
ＣＬＫ…クロック信号
ＣＬＫＩＮ…入力信号（クロック信号）
ＣＬＫＯＵＴ…出力信号（クロック信号）
ＩＮ、ＯＵＴ１、ＯＵＴ２、Ａ、ＹＡ、ＹＢ、ＢＡ、ＢＢ…デジタル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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