(57)【特許請求の範囲】
【請求項１】
論理ゲート回路とパルス幅調整手段を有するパルス発生回路であって、
前記論理ゲート回路は複数の入力端子部を持ち前記パルス発生回路の入力部であり、
前記論理ゲート回路の出力は前記パルス発生回路の出力となる信号を出力し、
前記パルス幅調整手段の入力が前記論理ゲート回路の入力端子部と接続され、
前記パルス幅調整手段の出力が前記論理ゲート回路の他の入力端子部に接続され、
前記パルス幅調整手段の出力が前記論理ゲート回路にフィードバックされるものであり、
前記パルス幅調整手段は、所定のパルス幅を有する波形をもつ入力信号に対し、前記入力信号の持つパルス幅を変化させたパルス幅を有する出力信号を発生させるものであり、
前記入力信号波形の持つパルス幅よりも狭いパルス幅を有する第１の出力波形を発生させるパルス幅縮小回路部と、前記第１の出力波形から前記第１の出力波形よりパルス幅の広い第２の出力波形を発生させるパルス幅拡張回路部とを直列的に接続した構成であり、
前記パルス幅縮小回路部は、直列に奇数段接続されたインバータが他方の入力端子に接続され前記入力端子部が一方の入力端子に接続されたＮＡＮＤ素子を有し、
前記パルス幅拡張回路部は、直列に偶数段接続されたインバータが他方の入力端子に接続され前記ＮＡＮＤ素子が一方の入力端子に接続されたＮＯＲ素子を有すること、
を特徴とするパルス発生回路。
【請求項２】
前記パルス幅拡張回路部は、前記入力信号の波形が持つパルス幅に対する所望の拡張されたパルス幅に応じて、複数段のパルス幅拡張回路部が直列的に連続して接続されていることを特徴とする請求項１記載のパルス発生回路。
【請求項３】
前記論理ゲート回路の出力は、適宜の波形整形回路手段を介して前記パルス発生回路の出力となる信号を出力することを特徴とする請求項１または請求項２のいずれか１項に記載のパルス発生回路。
【請求項４】
論理ゲート回路とパルス幅調整手段を有するパルス発生回路を用いたパルス発生方法であって、前記パルス発生部の入力部である前記論理ゲート回路の複数の入力端子部の１つの入力端子部に所定のパルス幅を有する波形をもつ入力信号を入力し、かつ前記入力信号を前記前記パルス幅調整手段に入力し、前記パルス幅調整手段の出力を前記論理ゲート回路の他の入力端子部に入力してフィードバックを行い、前記論理ゲート回路から前記パルス発生回路の出力となる信号を出力することにより、前記所定のパルス幅を有する波形をもつ入力信号に対し、前記入力信号の持つパルス幅を変化させたパルス幅を有する出力信号を発生させるものであり、
前記パルス幅縮小回路部は、直列に奇数段接続されたインバータが他方の入力端子に接続され前記入力端子部が一方の入力端子に接続されたＮＡＮＤ素子を有し、
前記パルス幅拡張回路部は、直列に偶数段接続されたインバータが他方の入力端子に接続され前記ＮＡＮＤ素子が一方の入力端子に接続されたＮＯＲ素子を有し、
前記パルス幅縮小回路部により、前記入力信号波形の持つパルス幅よりも狭いパルス幅を有する第１の出力波形を発生させ、次いで前記パルス幅拡張回路部により、前記第１の出力波形から前記第１の出力波形よりパルス幅の広い第２の出力波形を発生させることを特徴とするパルス発生方法。
【請求項５】
前記論理ゲート回路の出力は、適宜の波形整形回路手段を介して前記パルス発生回路の出力となる信号を出力することを特徴とする請求項４記載のパルス発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パルス発生回路に関するものであり、特に詳しくは、入力される信号の波形が持つパルス幅と異なるパルス幅を持つ出力信号波形を発生させるパルス発生回路及びパルス発生方法に関するものである。
【０００２】
【従来の技術】
所定のパルス幅を持った入力信号に対して、当該信号が使用される特定の回路の特性上で要求される所定のパルス幅を持つ信号波形を発生させるために、従来から多数のパルス発生回路或いはパルス発生方法が提案されて来ている。
近年、信号処理速度が著しく向上し、それに伴い制御或いは情報伝達の為のパルス入力信号のパルス間隔も著しく狭くなってきており、その為、当該入力信号を使用して、所定の演算処理を実行する必要のある後段の演算処理回路に於いては、入力された信号のレベル、或いはそれに含まれる各種の情報を確実に認識する為に、予め定められた時間が必要とされるので、その為に入力信号のパルス幅を後段の演算処理回路の演算処理を確実に出来る為に必要なパルス幅に広げる事が重要になって来ている。
【０００３】
係るパルス幅の変更調整を行う為のパルス発生回路としては、種々の構成のものが知られているが、その一例を図３に示しておく。
即ち、図３は、従来一般的に使用されている遅延回路を含んだパルス幅調整手段を含むパルス発生回路であり、図中、１が入力信号であり、２のインバータの入力部に入力されている。
【０００４】
ここで、２のインバータは、回路図を簡略化したものであり、実際の回路では、小振幅で高速の信号が入力される為、差動式の増幅回路などを用いている場合が多い。
このインバータ２の出力２ａは、３のＮＡＮＤ素子の一方の入力端子部に接続されており、当該ＮＡＮＤ素子３の出力３ａは、三方に分岐され、一つ目は、８で示す２段のインバータの入力に接続され、二つ目は、９で示される遅延回路の第１段目のインバータ９ａの入力部に接続され、三つ目は、１０で示されるＮＡＮＤ素子の一方の入力に接続されている。
【０００５】
ここで、２段のインバータ８は、増幅を含む波形整形の為のものであり、この回路の出力８ａからは、ＭＯＳレベルの波形が出力される。
当該上記９ａで示される遅延回路用インバータは、奇数段接続されていて、その出力９ｂは、１０のＮＡＮＤ素子の、もう一方の入力端子部に接続されている。
【０００６】
一方、１０で示されるＮＡＮＤ素子の出力２ｂは、ＮＡＮＤ素子３の、もう一方の信号入力端子部にフィードバックさせる様に接続されている。
此処で、上記した従来例の回路動作について、図３から図６を用いて説明する。
即ち、まず最初に、この回路の動作目的を説明する。
【０００７】
この回路は、図３のパルス発生回路の入力信号１に、図４の１に示す様なパルス幅Ｔ１、Ｔ６に示す様に比較的長いパルス幅を持つ波形を持つ入力信号を入力した場合、図３の８ａの出力信号として、図４の８ａに示す様な所望のパルス幅Ｔ３、Ｔ８に拡げられた波形を持つ出力信号を出力することを目的としている。
又、図６に示す様に、上記１の信号線に、所望のパルス幅よりも短いパルス幅の信号（波形）が入力されても、図６に示されている様に、（１３）の様な一定のパルス幅を持った信号（波形）が出力される。また、（１４）の様な所望のパルス幅以上の信号（波形）が入力された場合は、その入力された信号と同じパルス幅を持った信号（波形）が出力される。
【０００８】
次に、図３と図４を用いて、従来の上記パルス発生回路の動作を説明する。
ただし、ここでは、入力されるパルス幅Ｔ１、Ｔ６とサイクル幅Ｔ９、Ｔ１０は、極端に短かすぎず、また、９の遅延回路の遅延関数も長すぎない様に設定することが、条件である。
即ち、図４に示す入力信号１の反転信号が２ａの波形である。
【０００９】
ここで、当該入力信号１は、“Ｌ”レベル（以下、単にＬと表示する）から“Ｈ”レベル（以下、単にＨと表示する）になるので、当該インバータ２の出力２ａはＨからＬになる。これにより、ＮＡＮＤゲート回路３の出力３ａは、帰還信号２ｂの状態に関わらず、Ｈになる（１）。
これにより、パルス発生回路の出力８ａは、Ｈになる。
【００１０】
一方、論理ゲート回路３の出力３ａがＨで、当該遅延回路９の出力９ｂの状態がＨなので、２ｂはＬであり、当該入力信号１の入力が、時間（Ｔ１）後にＬに変化した場合でも、３ａは、Ｈを保ち続ける。
ここで、注目すべき点は、当該遅延回路９に於ける最終インバータに於ける出力９ｂの状態が、当該遅延回路９のインバータ（所望のパルス幅を決定する要素となる、任意の奇数段）により設定されている遅延時間Ｔ４の後、Ｌとなる（２）ことである。
【００１１】
これにより、当該論理ゲート回路３の他方の入力端子部の電圧２ｂがＨになり（３）、それに伴って、当該論理ゲート回路３の出力３ａがＬになる（４）ことができるわけである。
つまり、遅延回路９の遅延時間設定の長さにより、出力８ａのパルス幅（Ｔ３）が決定される。
【００１２】
ここで、次のサイクル（Ｔ１０）での動作を見てみると、上記サイクル（Ｔ９での動作と、ほぼ同様である。
又、図４に示されているタイミング指示（７）から（１０）の推移は、（１）から（４）の動作と同様である。ここで、注意が必要な点として、タイミング指示（５）に於いて、当該論理ゲート回路３の出力３ａがＬになり９の遅延回路で設定されている時間（Ｔ５）の後、当該遅延回路９の出力値９ｂがＨになることにより、当該論理ゲート回路３の入力端子部２ｂがＬになっていること（タイミング指示６）である。
【００１３】
この当該論理ゲート回路３の他の入力端子部２ｂがＬになっていることにより、当該信号入力端子部２ａにＨが来ても、当該論理ゲート回路３の出力３ａ（つまり、出力８ａ）がＨに保たれるのである。（タイミング指示（１１）での論理が（１２）に反映する）。以上が、正常な動作の場合である。
次に、図３と図５を用いて、従来例のパルス発生回路での動作上の問題点について説明する。
【００１４】
係る問題点については、入力されるパルス幅（Ｔ１、Ｔ６）を持つ入力信号１とサイクル幅（Ｔ９、Ｔ１０）が、極めて短い場合に発生する。また遅延回路９に於いて設定された遅延時間が長すぎる場合にも、同様の問題が発生するものである。
ここで、図５のパルス幅（Ｔ１、Ｔ６）とサイクル幅（Ｔ９、Ｔ１０）は、図４の場合よりも、短くなっている。
【００１５】
図５において、サイクル（Ｔ９）での動作は、図４での（Ｔ９）サイクルでの動作と同様である。
次にサイクル（Ｔ１０）での動作を見ると、サイクル（Ｔ９）で当該論理ゲート回路３の出力３ａがＬになり、遅延回路９の設定された遅延時間で決まる時間（Ｔ５）の後、当該遅延回路の出力９ｂがＨになる（タイミング指示５）とこれを受けて、当該論理ゲート回路３の他方の入力に接続される信号２ｂがＬになる（タイミング指示６）。
【００１６】
ここで、問題になるのが、タイミング指示（１１）で、当該入力信号１の反転出力信号である２ａがＨになった時、当該論理ゲート回路３の一方の入力に印加される信号２ｂがＨになったままなので、当該論理ゲート回路３の出力３ａがＬ（つまり、出力８ａがＬ）に落ちてしまい（タイミング指示１２）、結果として、入力信号の持つパルス幅（Ｔ６）は、本来、期待されるべき（Ｔ３）と同様のパルス幅を持つことが不可能となり、（Ｔ８）で示される様なパルス幅を持つパルス信号しか出力されないのである。
【００１７】
これは、前記したタイミング指示（５）で示した様に、遅延回路９の遅延設定時間の関係で、タイミング指示（６）で示される様に、論理ゲート回路３の他方の入力端子部に入力される信号２ｂがＬになるのが遅れることが原因である。
つまり、この問題を解決するには、入力信号１がＨになった場合、遅延回路９の遅延時間に関わらず、当該遅延回路の最終段のインバータからの出力９ｂが、すぐにＨになるような回路が必要なのである。
【００１８】
以上の様に、上記した従来の回路では、入力されるパルス幅Ｔ１とサイクル幅Ｔ９とが極めて短い場合には、つまり、超高速動作が要求されるような場合、所望のパルス幅の出力が得られないと言う問題が生じてくる。
また、遅延回路９の遅延時間が長すぎる場合にも同様の問題が発生する。
【００１９】
【発明が解決しようとする課題】
今後、半導体装置は、微細化、高集積化が進むと同時に、より高速動作が可能な半導体装置が求められていく。
この様な半導体装置においては、外部から入力されるパルス幅の短い信号を半導体装置内部に取り込んだ後、ある程度、パルス幅の広い波形に整形する必要がある。
【００２０】
しかしながら、超高速動作が求められる半導体装置においては、この外部から入力されるパルス幅やサイクル幅が、極めて短いものとなり、従来の回路では、これらの信号を、ある一定以上のパルス幅の（波形）信号に整形し、確実な動作を実現することが困難であった。
これを解決する為には、簡潔でかつ、定量的な動作マージンが確保できる回路が必要となる。
【００２１】
尚、特公平３−８０３７号公報には、アドレス異常変化が生じても所定の幅以上のパルス幅をもつパルスを発生するパルス発生回路に関して記載されていますが、入力された信号パルスのパルス幅を一旦狭めてから、所定のパルス幅に成るように拡張する方法に関しては開示がない。
同様に特開平４−３５８３９７号公報には、クロック信号のパルス幅に異存しないパルス幅を有する書き込みパルスを発生させる技術が記載されており、又特開平８−１８０６７７号公報には、入力クロック信号のパルス幅が所定値以下である場合に内部クロック信号のパルス幅を補整する回路を使用する技術が開示されておりますが、何れの公報にも、入力された信号パルスのパルス幅を一旦狭めてから、所定のパルス幅に成るように拡張する方法に関しては開示がない。
【００２２】
従って、本発明の目的は、上記した従来技術の欠点を改良し、一定パルス幅以下の波形を入力した場合や、超高速サイクルで動作させた場合でも、一定パルス幅以上の波形を安定的に発生させることが可能なパルス発生回路及びパルス発生方法を提供するものである。
【００２３】
【課題を解決するための手段】
本発明のパルス発生回路は、論理ゲート回路とパルス幅調整手段を有するパルス発生回路であって、
前記論理ゲート回路は複数の入力端子部を持ち前記パルス発生回路の入力部であり、
前記論理ゲート回路の出力は前記パルス発生回路の出力となる信号を出力し、
前記パルス幅調整手段の入力が前記論理ゲート回路の入力端子部と接続され、
前記パルス幅調整手段の出力が前記論理ゲート回路の他の入力端子部に接続され、
前記パルス幅調整手段の出力が前記論理ゲート回路にフィードバックされるものであり、
前記パルス幅調整手段は、所定のパルス幅を有する波形をもつ入力信号に対し、前記入力信号の持つパルス幅を変化させたパルス幅を有する出力信号を発生させるものであり、
前記入力信号波形の持つパルス幅よりも狭いパルス幅を有する第１の出力波形を発生させるパルス幅縮小回路部と、前記第１の出力波形から前記第１の出力波形よりパルス幅の広い第２の出力波形を発生させるパルス幅拡張回路部とを直列的に接続した構成であり、
前記パルス幅縮小回路部は、直列に奇数段接続されたインバータが他方の入力端子に接続され前記入力端子部が一方の入力端子に接続されたＮＡＮＤ素子を有し、
前記パルス幅拡張回路部は、直列に偶数段接続されたインバータが他方の入力端子に接続され前記ＮＡＮＤ素子が一方の入力端子に接続されたＮＯＲ素子を有すること、
を特徴とする。
または、前記パルス幅拡張回路部は、前記入力信号の波形が持つパルス幅に対する所望の拡張されたパルス幅に応じて、複数段のパルス幅拡張回路部が直列的に連続して接続されていることを特徴とする。
または、前記論理ゲート回路の出力は、適宜の波形整形回路手段を介して前記パルス発生回路の出力となる信号を出力することを特徴とする。
【００２４】
本発明のパルス発生方法は、論理ゲート回路とパルス幅調整手段を有するパルス発生回路を用いたパルス発生方法であって、前記パルス発生部の入力部である前記論理ゲート回路の複数の入力端子部の１つの入力端子部に所定のパルス幅を有する波形をもつ入力信号を入力し、かつ前記入力信号を前記前記パルス幅調整手段に入力し、前記パルス幅調整手段の出力を前記論理ゲート回路の他の入力端子部に入力してフィードバックを行い、前記論理ゲート回路から前記パルス発生回路の出力となる信号を出力することにより、前記所定のパルス幅を有する波形をもつ入力信号に対し、前記入力信号の持つパルス幅を変化させたパルス幅を有する出力信号を発生させるものであり、
前記パルス幅縮小回路部は、直列に奇数段接続されたインバータが他方の入力端子に接続され前記入力端子部が一方の入力端子に接続されたＮＡＮＤ素子を有し、
前記パルス幅拡張回路部は、直列に偶数段接続されたインバータが他方の入力端子に接続され前記ＮＡＮＤ素子が一方の入力端子に接続されたＮＯＲ素子を有し、
前記パルス幅縮小回路部により、前記入力信号波形の持つパルス幅よりも狭いパルス幅を有する第１の出力波形を発生させ、次いで前記パルス幅拡張回路部により、前記第１の出力波形から前記第１の出力波形よりパルス幅の広い第２の出力波形を発生させることを特徴とする。
または、前記論理ゲート回路の出力は、適宜の波形整形回路手段を介して前記パルス発生回路の出力となる信号を出力することを特徴とする。
【００２５】
【発明の実施の形態】
本発明は、上記した様な技術構成を採用しているので、一定パルス幅以下の波形を入力した場合、その波形を所望のパルス幅以上に整形する回路を有し、さらに、その所望のパルス幅を発生する回路に遅延回路を用いている回路において、入力信号が少なくとも２つ以上の入力をもつ論理ゲートの入力に入り、さらに、所望のパルス幅を形成する遅延回路部にも接続され、この遅延回路部の出力が、上記論理ゲートにフィードバックされることを特徴とするパルス発生回路である。
【００２６】
【実施例】
以下に、本発明に係るパルス発生回路及びパルス発生方法の具体例を図面を参照しながら詳細に説明する。
即ち、図１は、本発明に係るパルス発生回路の一具体例の構成を示すブロックダイアグラムであり、図中、論理ゲート回路３とパルス幅調整手段１５を有するパルス発生回路２０であって、前記論理ゲート回路３は複数の入力端子部を持ち前記パルス発生回路２０の入力部であり、前記論理ゲート回路３の出力は前記パルス発生回路２０の出力となる信号を出力し、前記パルス幅調整手段１５の入力が前記論理ゲート回路３の入力端子部３１と接続され、前記パルス幅調整手段１５の出力が前記論理ゲート回路３の他の入力端子部３２に接続され、前記パルス幅調整手段１５の出力が前記論理ゲート回路３にフィードバックされる様に構成されたパルス発生回路２０が示されている。
【００２７】
本発明に係る当該パルス発生回路２０は、当該パルス発生回路２０に於ける入力部２５には、複数個の入力端子部３１、３２を有する論理ゲート回路３が設けられ、当該論理ゲート回路３の出力３ａが、適宜の波形整形回路手段８を介して適宜の出力部３０に接続されており、且つ、当該パルス幅調整手段１５の入力が直接当該論理ゲート回路３の信号入力端子部３１と接続されていると共に、当該パルス幅調整手段１５の出力５ｄが当該論理ゲート回路３に於ける他の入力端子部３２にフィードバック接続されている事が好ましい。
【００２８】
更に、本発明に係る当該パルス発生回路２０としては、所定のパルス幅Ｔ１を有する波形を持った入力信号１に対して、当該入力信号１の持つパルス幅Ｔ１を変化させたパルス幅Ｔ１３を有する出力信号８ａを発生させる為の遅延回路５を主とするパルス幅調整手段１５を持ったパルス発生回路２０に於いて、当該パルス幅調整手段１５は、入力信号波形の持つパルス幅Ｔ１よりも狭いパルス幅Ｔ１１を有する第１の出力波形３５を形成し、次いで当該第１の出力波形３５から当該第１の出力波形３５の持つパルス幅Ｔ１１よりも幅の広いパルス幅Ｔ１２を持つ第２の出力波形３６を発生させる様に構成されているパルス発生回路である事が好ましい。
【００２９】
本発明に係る当該パルス発生回路２０に於ける当該パルス幅調整手段１５には、パルス幅縮小回路部５とパルス幅拡張回路部６とが直列的に接続されて配置されている事が望ましい。
更に、本発明に於ける当該パルス幅拡張回路部１５は、当該入力信号１の波形が持つパルス幅Ｔ１に対する所望の拡張されたパルス幅Ｔ１３の比率に応じて、当該パルス幅拡張回路部６、７、・・・を複数段直列的に連続的して接続する事も可能である。
【００３０】
つまり、本発明に於いては、一旦入力信号の持つ波形のパルス幅Ｔ１を狭くした第１の出力波形３５を形成した後、当該第１の出力波形３５を基準として、一回若しくは複数回、順次に当該パルス幅を拡張して所望のパルス幅Ｔ１３を有する第Ｎの出力波形を形成する事によって、必要とされるパルス幅を有する出力信号を形成する事が可能となる。
【００３１】
本発明に係る当該パルス発生回路２０は、当該パルス発生回路２０に於ける入力部２５には、複数個の入力端子部３１、３２・・・を有する論理ゲート回路３が設けられ、当該論理ゲート回路３の出力３ａが、適宜の波形整形回路手段８を介して適宜の出力部３０に接続されており、且つ、当該パルス幅調整手段１５に於ける当該パルス幅縮小回路部５の入力部が、当該パルス発生回路２０の入力部２５に設けられた論理ゲート回路３の信号入力端子部３１と接続され、当該パルス幅縮小回路部５の出力５ｄが、当該論理ゲート回路３の他の入力端子部３２と当該パルス幅拡張回路部６、７を介して接続されている事も望ましい。
【００３２】
本発明に於いて使用される当該パルス幅縮小回路部５及びパルス幅拡張回路部６、７は何れも公知のパルス幅変更回路であり、その機能も当業者に周知であるので、此処ではその機能を以下の具体例に沿って説明する事にして、その個別な詳細を説明する事は省略する。
以下に本発明に係る当該パルス発生回路２０の構成の具体例及びその作動に付いて詳細に説明する。
【００３３】
図１に示す様に、１が入力信号線であり、２のインバータに接続されている。
ここで、２のインバータは、回路図簡略化の為のものであり、実際の回路では、小振幅で、高速の信号が入力される為、差動式の増幅回路などを用いている場合が多い。
この２のインバータの出力２ａは、３のＮＡＮＤ素子の一方の入力３１と４のインバータの入力に、それぞれ接続されている。
【００３４】
３のＮＡＮＤ素子の出力３ａは、８のインバータの入力に接続され、８の２段のインバータの出力８ａは、この回路の出力となっている。
ここで、８の２段のインバータは、波形（増幅）整形の為のものであり、この回路の出力８ａからは、ＭＯＳレベルの波形が出力される。
４のインバータの出力４ｄは、５の波形整形回路であり、本発明に於けるパルス幅縮小回路部に接続されている。
【００３５】
５のパルス幅縮小回路部の構成は、次の通りである。インバータ４の出力４ｄが５ｃのＮＡＮＤ素子の一方の入力と５ａのインバータの入力に、それぞれ接続されている。
又、５ａのインバータは、下記に述べる任意の奇数段接続されており、その出力５ｂは、５ｃのＮＡＮＤ素子の、もう一方の入力に接続されている。更にＮＡＮＤ素子５ｃの出力は、インバータに接続されており、そのインバータの出力５ｄは６のパルス幅拡張回路部の入力に接続されている。
【００３６】
６のパルス幅拡張回路部の構成は、次の通りである。
当該パルス幅縮小回路部５の出力である５ｄが６ｃのＮＯＲ素子の一方の入力と６ａのインバータの入力に、それぞれ接続されている。
６ａのインバータは、下記に述べる任意の偶数段接続されており、その出力６ｂは、６ｃのＮＯＲ素子の、もう一方の入力に接続されている。
【００３７】
ＮＯＲ素子６ｃの出力は、インバータに接続されており、そのインバータの出力は６ｄである。
７は、本発明に於いて、前記したパルス幅拡張回路部６と同様の構成を有するパルス幅拡張回路部であり、本具体例では、当該パルス幅縮小回路部５の後に第１段のパルス幅拡張回路部６と第２段のパルス幅拡張回路部７が直列的に接続されて当該パルス幅縮小回路部５の出力に接続されている。
【００３８】
つまり、当該パルス幅拡張回路部６の出力６ｄは７のパルス幅拡張回路部の入力部に接続されている。７のパルス幅拡張回路部の構成は、次の通りである。
即ち、当該第１のパルス幅拡張回路部６の出力６ｄが７ｃのＮＯＲ素子の一方の入力と７ａのインバータの入力に、それぞれ接続されている。
７ａのインバータは、下記に述べる任意の偶数段接続されており、その出力７ｂは、７ｃのＮＯＲ素子のもう一方の入力に接続されている。
【００３９】
７ｃの出力は、インバータに接続されており、そのインバータの出力は７ｄである。
当該第２段のパルス幅拡張回路部７の出力７ｄはインバータに接続されており、その出力２ｂは、３のＮＡＮＤ素子の、もう一方の入力３２にフィードバック接続されている。
【００４０】
以上が、本発明実施例の回路接続情報である。
次に、図１と図２を用いて、本発明の当該具体例の回路動作を説明する。
動作目的は図６に示す様に、上述の従来例と同様である。
図２に示す１の入力信号の反転信号が２ａの波形である。ここで、１は“Ｌ”レベル（以下、Ｌと称する）から“Ｈ”レベル（以下、Ｈと称する）になるので、２ａはＨからＬになる。
【００４１】
これにより、論理ゲート回路３の出力３ａは、当該論理ゲート回路の他の入力端子３２に入力される信号２ｂの状態に関わらず、Ｈになる（１）。これにより、パルス発生回路出力８ａは、Ｈになる。
同時に、当該入力信号の反転信号２ａは４のインバータに接続され、その出力４ｄはＨになる。ここで、５のパルス幅縮小回路部の動作を説明する。
【００４２】
出力４ｄが当該パルス幅縮小回路部５にＨで入力された時、出力５ｂはＨになっているので、５のパルス幅縮小回路部の出力５ｄはＨになる。
次に、５ａの遅延回路用インバータ（奇数段）により設定された時間（Ｔ１１）後に、出力５ｂはＬになり、その結果当該パルス幅縮小回路部５の出力５ｄはＬになる。
【００４３】
当該インバータ５ａの遅延時間は、製品設計において外部からの入力として保証する最低パルス幅以下の値とする。つまり、パルス幅縮小回路部５は、パルス幅（Ｔ１）を、（Ｔ１）よりも短いパルス幅（Ｔ１１）に整形する回路である。このパルス幅縮小回路部５で発生したパルス幅（Ｔ１１）の波形が、パルス幅拡張回路部６に入力される。
【００４４】
次に、当該パルス幅拡張回路部６の動作を説明する。
つまり、パルス幅縮小回路部５の出力５ｄは、６のパルス幅拡張回路部に入力され、当該パルス幅縮小回路部５の出力５ｄがＨになると、６ｂの状態に関わらず、パルス幅拡張回路部６の出力６ｄはＨになる。
当該インバータ６ａの遅延用インバータ（偶数段）により設定された時間後に、当該パルス幅拡張回路部６の出力６ｂはＬからＨになり、パルス幅縮小回路部５の出力５ｄがＬになった場合でも、当該遅延回路で設定されている遅延時間の間、出力６ｄはＨに保たれる。
【００４５】
ここで、遅延時間の長さは、（Ｔ１１）よりも長い値に設定する。つまり、このパルス幅拡張回路部６は、（Ｔ１１）のパルス幅を（Ｔ１２）のパルス幅に拡げる回路である。
７のパルス幅拡張回路部の構成は、パルス幅拡張回路部６と同様であり、パルス幅を拡げる働きをしている。
【００４６】
パルス幅拡張回路部６で発生したパルス幅（Ｔ１２）の波形が、７のパルス幅拡張回路部に入力される。
その動作を説明する。パルス幅拡張回路部６の出力６ｄは  ６のパルス幅拡張回路部に接続され、当該パルス幅拡張回路部６の出力６ｄがＨになると、７ｂの状態に関わらず、パルス幅拡張回路部７の出力７ｄはＨになる。
【００４７】
７ａの遅延用インバータ（偶数段）により設定された時間後に、出力７ｂはＬからＨになり、当該パルス幅拡張回路部６の出力６ｄがＬになった場合でも、遅延回路で設定されている時間の間、出力７ｄはＨに保たれる。
ここで、遅延時間の長さは、（Ｔ１２）よりも長い値に設定する。つまり、この７のパルス幅拡張回路部は、（Ｔ１２）のパルス幅を（Ｔ１３）のパルス幅に拡げる回路である。
【００４８】
以上の様に、５から７の波形整形回路は、１の入力信号にパルス幅（Ｔ１）の波形が入力された場合、入力されるパルス幅（Ｔ１）よりも短い一定のパルス幅（Ｔ１１）の波形を発生させ、そのパルス幅の波形を所望のパルス幅（Ｔ１３）の波形まで拡げる働きをする。
つまり、遅延時間設定用インバータ６ａ、７ａの段数は、所望のパルス幅に応じて、それぞれ設定し、所望のパルス幅に満たない場合には、さらに、６、７と同様の波形整形回路を７ｄの後に追加する。
【００４９】
この所望のパルス幅（Ｔ１３）に整形された信号が、インバータに入力され、その出力２ｂが、３のＮＡＮＤ素子に、フィードバック入力される。これが図２の２ｂの波形である。
以上より、この回路の動作を簡単に説明すると、１の入力信号線に、（Ｔ１）のパルス幅の信号が入力された場合、（Ｔ２）の伝達時間後に出力８ａがＨになり、当該論理ゲート回路３の入力端子３２に入力される信号２ｂの波形がＬである期間、８ａはＨを保ち続ける。これにより、パルス幅（Ｔ１）は、所望のパルス幅（Ｔ３）まで拡げられる。
【００５０】
また、サイクル（Ｔ９）と（Ｔ１０）では、内部回路各節点での波形動作が、同様になる為、上記従来例の様な、サイクル（Ｔ９）での動作が、後のサイクル（Ｔ１０）の動作へ影響を与えるという問題が生じない回路構造となっている。
つまり、外部から入力されるパルス幅やサイクル幅が、極めて短い条件となる超高速動作を求められる製品においても、本発明のパルス発生回路を用いることにより、簡潔でかつ、定量的な動作マージンの確保が可能となり、入力信号を、ある一定以上のパルス幅の（波形）信号に整形し、確実な動作を実現することが可能となる。
【００５１】
上記した説明より明らかな様に、本発明に係るパルス発生方法としては、例えば、所定のパルス幅を有する波形を持った入力信号から、当該入力信号の持つパルス幅と異なるパルス幅を有する出力信号を発生させるパルス発生回路を使用してパルス幅を変更するパルス発生方法に於いて、遅延回路を主とするパルス幅調整手段を使用すると共に、当該パルス幅調整手段のパルス幅変更処理操作の開始若しくは終了処理操作を、当該入力信号の波形により実行する様に構成したパルス発生方法であり、又当該パルス発生回路は、当該パルス発生回路に於ける入力部には、複数個の入力端子部を有する論理ゲート回路が設けられ、当該論理ゲート回路の出力が、適宜の波形整形成形回路手段を介して適宜の出力部に接続されており、且つ、当該パルス幅調整手段の入力を直接当該論理ゲート回路の信号入力端子部と接続すると共に、当該パルス幅調整手段の出力を当該論理ゲート回路に於ける他の入力端子部にフィードバックされる様に構成されているパルス発生方法である。
【００５２】
更に、本発明に於けるパルス発生方法に於いては、当該所定のパルス幅を有する波形を持った入力信号に対して、当該入力信号の持つパルス幅を変化させたパルス幅を有する出力信号を発生させる為の遅延回路を主とするパルス幅調整手段を持ったパルス発生回路に於いて、当該パルス幅調整手段によって、入力信号波形の持つパルス幅よりも狭いパルス幅を有する第１の出力波形を発生させる第１の工程と、当該第１の出力波形から当該第１の出力波形の持つパルス幅よりも幅の広いパルス幅を持つ第２の出力波形を発生させる第２の工程から構成されている事が望ましい。
【００５３】
又、本発明に係る当該パルス発生方法の他の具体例としては、当該パルス発生回路は、当該パルス発生回路に於ける入力部には、複数個の入力端子部を有する論理ゲート回路が設けられ、当該論理ゲート回路の出力が、適宜の波形整形回路手段を介して適宜の出力部に接続されており、且つ当該パルス幅調整手段には、入力信号波形の持つパルス幅よりも狭いパルス幅を有する第１の出力波形を発生させるパルス幅縮小回路部と入力信号のパルス幅より幅の広いパルス幅を持つ第２の出力波形を発生させるパルス幅拡張回路部が設けられており、当該パルス発生回路に入力される入力信号は、当該論理ゲート回路の信号入力端子部に入力させると同時に当該パルス幅縮小回路部の入力部に入力させ、次いで当該パルス幅縮小回路部の出力を、当該パルス幅縮小回路部に直列に接続されている該パルス幅拡張回路部を介して当該論理ゲート回路の他方の入力信号端子部にフィードバックさせる様に構成されている事も望ましい。
【００５４】
【発明の効果】
本発明に係る当該パルス発生回路及びパルス発生方法は、上記した様な構成を採用しているので、一定パルス幅以下の波形を入力した場合や、超高速サイクルで動作させた場合でも、一定パルス幅以上の波形を安定的に発生させることが可能である。
【図面の簡単な説明】
【図１】図１は、本発明にかかるパルス発生回路の一具体例の構成を説明するブロックダイアグラムである。
【図２】図２は、本発明にかかるパルス発生回路における波形タイミング図である。
【図３】図３は、従来のパルス発生回路の一具体例の構成を説明するブロックダイアグラムである。
【図４】図４は、従来に於けるパルス発生回路により得られる正常な波形タイミング図である。
【図５】図５は、従来に於けるパルス発生回路により得られる異常な波形タイミング図である。
【図６】図６は、従来例および本発明における入力波形対出力波形の関係を示すグラフである。
【符号の説明】
１…入力信号
２、４、８…インバータ素子
３、５ｃ、１０…論理ゲート回路、ＮＡＮＤゲート回路
５…パルス幅縮小回路部
６、７…パルス幅拡張回路部
６ｃ、７ｃ…ＮＯＲゲート回路
９…遅延回路
１５…パルス幅調整手段
２０…パルス発生回路
２５…入力部
３０…出力部
３５…パルス幅縮小波形
３６…パルス幅拡張波形
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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