(57)【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣ基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁部にＳｉＣよりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置において、
ワンチップ内に、ＰＮ接合ダイオード構造を有するサージ吸収用ダイオード（Ｄ１）が作り込まれており、当該サージ吸収用ダイオード（Ｄ１）は、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（２０）内にＳｉＣよりなる第２導電型の不純物層（２１）が形成され、当該不純物層（２１）の内方において電極（２２ａ，２２ｂ）を配置して、この電極（２２ａ，２２ｂ）を接地したものであって、かつ、第２導電型の不純物層（２１）の底面の高さが第２導電型の第２のゲート層（７）の底面の高さより低くなっており、トランジスタセル部での第１のゲート層（３）とドリフト層（２）によるＰＮ接合耐圧よりもサージ吸収用ダイオード（Ｄ１）でのＰＮ接合耐圧の方が低く設定されていることを特徴とする炭化珪素半導体装置。
【請求項２】
第１導電型のＳｉＣ基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁部にＳｉＣよりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置において、
ワンチップ内に、ＰＮ接合ダイオード構造を有するサージ吸収用ダイオード（Ｄ２）が作り込まれており、当該サージ吸収用ダイオード（Ｄ２）は、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（４０）の内壁部に、ＳｉＣよりなる第１導電型の不純物層（４１）が形成されるとともに、その内方にＳｉＣよりなり、かつ、底面の高さ（Ｈ２）が前記第２のゲート層（７）の底面の高さ（Ｈ１）より低い第２導電型の不純物層（４２）が形成され、当該不純物層（４２）の内方において電極（４３ａ，４３ｂ）を配置して、この電極（４３ａ，４３ｂ）を接地したものであって、トランジスタセル部での第１のゲート層（３）とドリフト層（２）によるＰＮ接合耐圧よりもサージ吸収用ダイオード（Ｄ２）でのＰＮ接合耐圧の方が低く設定されていることを特徴とする炭化珪素半導体装置。
【請求項３】
第１導電型のＳｉＣ基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁部にＳｉＣよりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置において、
ワンチップ内に、ＰＮ接合ダイオード構造を有するサージ吸収用ダイオード（Ｄ３）が作り込まれており、当該サージ吸収用ダイオード（Ｄ３）は、ドリフト層（２）の上面での表層部に第２導電型の高濃度領域（５０）を形成し、この高濃度領域（５０）の上の第１のゲート層（３）にオーミック接触する電極（５１ａ，５１ｂ）を設け、この電極（５１ａ，５１ｂ）を接地したものであって、かつ、第２導電型の高濃度領域（５０）の底面の高さ（Ｈ４）が第２導電型の第２のゲート層（７）の底面の高さ（Ｈ３）より低くなっており、トランジスタセル部での第１のゲート層（３）とドリフト層（２）によるＰＮ接合耐圧よりもサージ吸収用ダイオード（Ｄ３）でのＰＮ接合耐圧の方が低く設定されていることを特徴とする炭化珪素半導体装置。
【請求項４】
第１導電型のＳｉＣ基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁部にＳｉＣよりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置において、
ワンチップ内に、ＰＮ接合ダイオード構造を有するサージ吸収用ダイオード（Ｄ４）が作り込まれており、当該サージ吸収用ダイオード（Ｄ４）は、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達し、かつ、前記第２のゲート層（７）を埋め込むトレンチ（５）よりも深く形成したトレンチ（６０）の内壁部に、ＳｉＣよりなる第１導電型の不純物層（６１）が形成されるとともに、その内方にＳｉＣよりなる第２導電型の不純物層（６２）が形成され、当該不純物層（６２）の内方において電極（６３ａ，６３ｂ）を配置して、この電極（６３ａ，６３ｂ）を接地したものであって、かつ、第２導電型の不純物層（６２）の底面の高さ（Ｈ６）が第２導電型の第２のゲート層（７）の底面の高さ（Ｈ５）より低くなっており、トランジスタセル部での第１のゲート層（３）とドリフト層（２）によるＰＮ接合耐圧よりもサージ吸収用ダイオード（Ｄ４）でのＰＮ接合耐圧の方が低く設定されていることを特徴とする炭化珪素半導体装置。
【請求項５】
第１導電型のＳｉＣ基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁部にＳｉＣよりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置において、
ワンチップ内に、ショットキーダイオード構造を有するサージ吸収用ダイオード（Ｄ５）が作り込まれており、当該サージ吸収用ダイオード（Ｄ５）は、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（７０）内にＳｉＣよりなる第１導電型の不純物層（７１）を形成するとともに、その内方にショットキー接触する電極（７２）を形成し、当該電極（７２）を接地したものであって、かつ、第２導電型の第２のゲート層（７）の底面におけるＰＮ接合耐圧よりもサージ吸収用ダイオード（Ｄ５）でのショットキー接合耐圧が低くなっており、トランジスタセル部での第１のゲート層（３）とドリフト層（２）によるＰＮ接合耐圧よりもサージ吸収用ダイオード（Ｄ５）でのショットキー接合耐圧の方が低く設定されていることを特徴とする炭化珪素半導体装置。
【請求項６】
第１導電型のＳｉＣ基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁部にＳｉＣよりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置の製造方法であって、
連続エピタキシャル成長により第１導電型のＳｉＣ基板（１）の上にドリフト層となるエピタキシャル層（２）と第１のゲート層となるエピタキシャル層（３）とソース層となるエピタキシャル層（４）を積層する工程と、
トランジスタセル形成領域においてソース層および第１のゲート層となるエピタキシャル層（４，３）を貫通してドリフト層となるエピタキシャル層（２）に達するトレンチ（５）と、サージ吸収用ダイオード形成領域においてソース層および第１のゲート層となるエピタキシャル層（４，３）を貫通してドリフト層となるエピタキシャル層（２）に達するトレンチ（２０）を同時に形成する工程と、
トランジスタセル形成領域のトレンチ（５）の内部にチャネル層（６）と第２のゲート層（７）を形成するとともに、サージ吸収用ダイオード形成領域のトレンチ（２０）の内部に第２導電型の不純物層（２１）を、第２導電型の不純物層（２１）の底面の高さが第２導電型の第２のゲート層（７）の底面の高さより低くなるように形成する工程と、
サージ吸収用ダイオード形成領域での不純物層（２１）の内方に電極（２２ａ，２２ｂ）を形成する工程と、
を含み、
ワンチップ内に、ＰＮ接合ダイオード構造を有し、かつ、ＰＮ接合耐圧がトランジスタセル部での第１のゲート層（３）とドリフト層（２）によるＰＮ接合耐圧よりも低く設定されたサージ吸収用ダイオード（Ｄ１）を作り込むようにしたことを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
第１導電型のＳｉＣ基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁部にＳｉＣよりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置の製造方法であって、
連続エピタキシャル成長により第１導電型のＳｉＣ基板（１）の上にドリフト層となるエピタキシャル層（２）と第１のゲート層となるエピタキシャル層（３）とソース層となるエピタキシャル層（４）を積層する工程と、
トランジスタセル形成領域においてソース層および第１のゲート層となるエピタキシャル層（４，３）を貫通してドリフト層となるエピタキシャル層（２）に達するトレンチ（５）と、サージ吸収用ダイオード形成領域においてソース層および第１のゲート層となるエピタキシャル層（４，３）を貫通してドリフト層となるエピタキシャル層（２）に達するトレンチ（４０）を同時に形成する工程と、
トランジスタセル形成領域のトレンチ（５）の内部にチャネル層（６）と第２のゲート層（７）を形成するとともに、サージ吸収用ダイオード形成領域のトレンチ（４０）の内部にトレンチ底部での厚さがトランジスタセル形成領域でのチャネル層（６）よりも薄い第１導電型の不純物層（４１）と第２導電型の不純物層（４２）を形成する工程と、
サージ吸収用ダイオード形成領域での不純物層（４２）の内方に電極（４３ａ，４３ｂ）を形成する工程と、
を含み、
ワンチップ内に、ＰＮ接合ダイオード構造を有し、かつ、ＰＮ接合耐圧がトランジスタセル部での第１のゲート層（３）とドリフト層（２）によるＰＮ接合耐圧よりも低く設定されたサージ吸収用ダイオード（Ｄ２）を作り込むようにしたことを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
第１導電型のＳｉＣ基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁部にＳｉＣよりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置の製造方法であって、
エピタキシャル成長により第１導電型のＳｉＣ基板（１）の上にドリフト層となるエピタキシャル層（２）を形成する工程と、
サージ吸収用ダイオード形成領域においてドリフト層となるエピタキシャル層（２）の表層部に第２導電型の高濃度領域（５０）を形成する工程と、
エピタキシャル成長によりドリフト層となるエピタキシャル層（２）の上に第１のゲート層となるエピタキシャル層（３）とソース層となるエピタキシャル層（４）を積層する工程と、
トランジスタセル形成領域においてソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）を形成する工程と、
トランジスタセル形成領域のトレンチ（５）の内部にチャネル層（６）と第２のゲート層（７）を、前記第２導電型の高濃度領域（５０）の底面の高さが第２導電型の第２のゲート層（７）の底面の高さより低くなるように形成する工程と、
サージ吸収用ダイオード形成領域での第１のゲート層となるエピタキシャル層（３）の上にオーミック接触する電極（５１ａ，５１ｂ）を形成する工程と、
を含み、
ワンチップ内に、ＰＮ接合ダイオード構造を有し、かつ、ＰＮ接合耐圧がトランジスタセル部での第１のゲート層（３）とドリフト層（２）によるＰＮ接合耐圧よりも低く設定されたサージ吸収用ダイオード（Ｄ３）を作り込むようにしたことを特徴とする炭化珪素半導体装置の製造方法。
【請求項９】
第１導電型のＳｉＣ基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁部にＳｉＣよりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置の製造方法であって、
連続エピタキシャル成長により第１導電型のＳｉＣ基板（１）の上にドリフト層となるエピタキシャル層（２）と第１のゲート層となるエピタキシャル層（３）とソース層となるエピタキシャル層（４）を積層する工程と、
トランジスタセル形成領域においてソース層および第１のゲート層となるエピタキシャル層（４，３）を貫通してドリフト層となるエピタキシャル層（２）に達するトレンチ（５）と、サージ吸収用ダイオード形成領域においてソース層および第１のゲート層となるエピタキシャル層（４，３）を貫通してドリフト層となるエピタキシャル層（２）に達し、かつ前記トランジスタセル形成領域のトレンチ（５）よりも深いトレンチ（６０）を形成する工程と、
トランジスタセル形成領域のトレンチ（５）の内部にチャネル層（６）と第２のゲート層（７）を形成するとともに、サージ吸収用ダイオード形成領域のトレンチ（６０）の内部に第１導電型の不純物層（６１）とその内方の第２導電型の不純物層（６２）を、第２導電型の不純物層（６２）の底面の高さが第２導電型の第２のゲート層（７）の底面の高さより低くなるように形成する工程と、
サージ吸収用ダイオード形成領域での第２導電型の不純物層（６２）の内方に電極（６３ａ，６３ｂ）を形成する工程と、
を含み、
ワンチップ内に、ＰＮ接合ダイオード構造を有し、かつ、ＰＮ接合耐圧がトランジスタセル部での第１のゲート層（３）とドリフト層（２）によるＰＮ接合耐圧よりも低く設定されたサージ吸収用ダイオード（Ｄ４）を作り込むようにしたことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１０】
第１導電型のＳｉＣ基板（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁部にＳｉＣよりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置の製造方法であって、
連続エピタキシャル成長により第１導電型のＳｉＣ基板（１）の上にドリフト層となるエピタキシャル層（２）と第１のゲート層となるエピタキシャル層（３）とソース層となるエピタキシャル層（４）を積層する工程と、
トランジスタセル形成領域においてソース層および第１のゲート層となるエピタキシャル層（４，３）を貫通してドリフト層となるエピタキシャル層（２）に達するトレンチ（５）と、サージ吸収用ダイオード形成領域においてソース層および第１のゲート層となるエピタキシャル層（４，３）を貫通してドリフト層となるエピタキシャル層（２）に達するトレンチ（７０）を同時に形成する工程と、
トランジスタセル形成領域のトレンチ（５）の内部にチャネル層（６）と第２のゲート層（７）を形成するとともに、サージ吸収用ダイオード形成領域のトレンチ（７０）の内部に第１導電型の不純物層（７１）を形成する工程と、
サージ吸収用ダイオード形成領域での不純物層（７１）の内方にショットキー接触する電極（７２）を形成する工程と、
を含み、
ワンチップ内に、ショットキーダイオード構造を有し、かつ、ショットキー接合耐圧が第２導電型の第２のゲート層（７）の底面におけるＰＮ接合耐圧よりも低くなっており、ショットキー接合耐圧がトランジスタセル部での第１のゲート層（３）とドリフト層（２）によるＰＮ接合耐圧よりも低く設定されたサージ吸収用ダイオード（Ｄ５）を作り込むようにしたことを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
チャネル幅の微細な制御を可能にするＪＦＥＴが特開２０００−３１２００８号公報に開示されている。この素子をインバータ等のスイッチング素子として用いる場合、製造工程や実際の利用状況下で人体や機械からの静電気が各端子へ印加されたりインバータ駆動モータからの逆起電力サージ電流が流れた時の信頼性を補償する手段が無く、容易にインバータに適用するための改良が望まれている。特に、ＪＦＥＴにおいてはゲート電極がＭＯＳＦＥＴのように絶縁膜によって保護されないため、ＰＮ接合部での雪崩降伏（アバランシェブレークダウン）や逆起電力サージが発生すると、大電流がゲート電極に流れ込み、ゲート制御回路を破壊してしまうという問題があった。
【０００３】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、大電流からゲート側を保護することができる炭化珪素半導体装置およびその製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
請求項１，２，３，４，５に記載の発明によれば、ＪＦＥＴ素子が形成されるチップ上に大電流を吸収するサージ吸収用ダイオードを形成することによりサージ電流等の大電流が発生したときにゲート側を保護することができる。
【０００７】
製造方法として、請求項６，７，８，９，１０に記載の手法を用いれば、ワンチップ内にサージ吸収用ダイオードを作り込むことができる。
【０００８】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【０００９】
図１には本実施の形態における炭化珪素半導体装置の縦断面図を示す。
図１において、Ｎ+型（第１導電型）のＳｉＣ基板１の上に、ＳｉＣよりなるＮ-型（低濃度な第１導電型）のドリフト層２と、ＳｉＣよりなるＰ+型（第２導電型）の第１のゲート層３と、ＳｉＣよりなるＮ+型（第１導電型）のソース層４とが順に積層されている。また、Ｎ+ソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ５が形成されている。このトレンチ５の内壁部にＳｉＣよりなるＮ-型（第１導電型）のチャネル層６が形成されるとともにその内方にＳｉＣよりなるＰ+型（第２導電型）の第２のゲート層７が形成されている。また、基板の上面には絶縁膜（ＬＴＯ膜）８が形成されている。
【００１０】
一方、Ｎ+ソース層４の一部が除去され、第１のゲート層３が露出している。この第１のゲート層３が露出した部分において第１ゲート電極９ａ，９ｂが形成されている。また、第２のゲート層７の上には第２ゲート電極１０ａ，１０ｂが形成されている。さらに、Ｎ+ソース層４の上にはソース電極１１が形成されている。また、基板１の裏面（下面）にはドレイン電極１２が全面に形成されている。電極材９ａ，１０ａにはアルミを、電極材９ｂ，１０ｂにはニッケルを用いている。なお、Ｎ型ＳｉＣ層と接触する場合には金属材９ａ，１０ａは不要である。
【００１１】
本装置はノーマリオフ型であり、トランジスタ動作としては、ゲート端子Ｇ１，Ｇ２への電圧によって両ゲート層３，７に挟まれたチャネル層６において空乏層の幅を調整することによりチャネル幅を変えてドレイン電流を調整する。
【００１２】
また、同一チップ内において、ソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ２０が形成されている。このトレンチ２０の内部にはＳｉＣよりなるＰ+型（第２導電型）の不純物層２１が形成され、不純物層２１の内方において電極２２ａ，２２ｂが配置されている。電極２２ａ，２２ｂは接地されている。このようにして、ワンチップ内にサージ吸収用ダイオードＤ１を作り込んでいる。より詳しくは、サージ吸収用ダイオードＤ１はＰＮ接合ダイオード構造を有し、接地されている。また、トランジスタセル部での第１のゲート層３とドリフト層２によるＰＮ接合耐圧よりもサージ吸収用ダイオードＤ１でのＰＮ接合耐圧の方が低く設定されている。さらに、サージ吸収用ダイオードＤ１の占有面積を１０〜５０％としている。
【００１３】
よって、ＪＦＥＴ素子が形成されるチップ上に大電流を吸収するサージ吸収用ダイオードＤ１を形成することによりサージ電流等の大電流が発生したときにゲート側（例えば、ゲートに接続されたゲート制御回路）が保護される。つまり、サージ吸収用ダイオードＤ１の形成領域がＳＯＡ（安全動作領域）となる。
【００１４】
次に、製造方法について説明する。
まず、図２に示すように、Ｎ+型ＳｉＣ基板（４Ｈ−ＳｉＣ）１の上に、連続エピタキシャル成長によりＮ-型ドリフト層となるエピタキシャル層２と第１のゲート層となるエピタキシャル層３とソース層となるエピタキシャル層４を順に形成する。そして、図３に示すように、ＲＩＥによりトレンチ５，２０を同時に形成する。つまり、トランジスタセル形成領域においてソース層および第１のゲート層となるエピタキシャル層４，３を貫通してドリフト層となるエピタキシャル層２に達するトレンチ５と、サージ吸収用ダイオード形成領域においてソース層および第１のゲート層となるエピタキシャル層４，３を貫通してドリフト層となるエピタキシャル層２に達するトレンチ２０を同時に形成する。両トレンチ５，２０は同じ深さとなる。
【００１５】
さらに、図４に示すように、エピタキシャル成長によりＮ-層２５を形成し、図５に示すように、ＲＩＥによりサージ吸収用ダイオードの形成領域におけるＮ-層２５を所定量ｔ１だけ除去する。
【００１６】
そして、Ｎ-層２５に対し熱拡散またはイオン注入によりＰ+不純物を所定深さにわたり導入する。その結果、図６に示すように、トランジスタセル形成領域のトレンチ５の内部にチャネル層（Ｎ-層）６と第２のゲート層（Ｐ+層）７が形成されるとともに、サージ吸収用ダイオード形成領域のトレンチ２０の内部にＰ+層２１が形成される。なお、熱拡散またはイオン注入の他にもエピ成長にてＰ+層７，２１を形成してもよい。エピ成長にてＰ+層７，２１を形成する場合には、図５でのサージ吸収用ダイオードの形成領域のＮ-層２５は全て除去する。
【００１７】
さらに、図７に示すように、トランジスタセルの形成領域およびサージ吸収用ダイオードの形成領域における不要なＮ-層６およびＰ+層７，２１をＲＩＥにより除去する（ソースコンタクト領域Ａ１と領域Ａ２を除去する）。そして、図８に示すように、トランジスタセルの形成領域における不要なＮ+型ソース層４をＲＩＥにより除去する（第１ゲートコンタクト領域Ａ３を除去する）。
【００１８】
引き続き、図１に示すように、絶縁膜（ＬＴＯ膜）８の成膜およびコンタクトホールの形成を行い、トランジスタセル形成領域における第１ゲート電極９ａ，９ｂと第２ゲート電極１０ａ，１０ｂを形成するとともに、サージ吸収用ダイオードの形成領域でのＰ+層２１の内方に電極２２ａ，２２ｂを形成する。また、トランジスタセル形成領域におけるソース電極１１を形成する。さらに、基板１の裏面（下面）にドレイン電極１２を全面に形成する。
【００１９】
以上のごとく、チャネルエピ膜６がないトレンチ構造をサージ吸収用ダイオードとして配置することにより、Ｐ型層２１（第２のゲートＰ型層７に相当）をトランジスタセル形成領域でのＰ型層７より深い位置に形成することができる。このＰ型層２１を電極２２ａ，２２ｂを介して接地することにより、スイッチングに発生する少数キャリアを引き抜くことが可能となり、素子の破壊を防止することができる。
【００２０】
なお、トランジスタセル形成領域のトレンチ５の幅Ｗ１と、サージ吸収用ダイオード形成領域のトレンチ２０の幅Ｗ２は、同一であっても異なっていてもよい。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００２１】
図９には本実施の形態における炭化珪素半導体装置の縦断面図を示す。
本装置においては、トランジスタセルの形成領域以外の領域において、ソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ４０が形成されている。このトレンチ４０の内壁部にＳｉＣよりなるＮ-型（第１導電型）の不純物層４１が形成されるとともに、その内方にＳｉＣよりなるＰ+型（第２導電型）の不純物層４２が形成されている。Ｐ+層４２の底面の高さＨ２はトランジスタセルでの第２のゲート層７の底面の高さＨ１よりもΔＨだけ低くなっている。Ｐ+層４２の内方において電極４３ａ，４３ｂが配置され、電極４３ａ，４３ｂは接地されている。このようにして、ワンチップ内にサージ吸収用ダイオードＤ２を作り込んでいる。
【００２２】
次に、製造方法について説明する。
まず、図１０に示すように、Ｎ+型ＳｉＣ基板１の上に、連続エピタキシャル成長によりＮ-型ドリフト層となるエピタキシャル層２と第１のゲート層となるエピタキシャル層３とソース層となるエピタキシャル層４を順に形成する。そして、図１１に示すように、トレンチ５，４０を同時に形成する。つまり、トランジスタセル形成領域においてソース層および第１のゲート層となるエピタキシャル層４，３を貫通してドリフト層となるエピタキシャル層２に達するトレンチ５と、サージ吸収用ダイオード形成領域においてソース層および第１のゲート層となるエピタキシャル層４，３を貫通してドリフト層となるエピタキシャル層２に達するトレンチ４０を同時に形成する。
【００２３】
さらに、図１２に示すように、エピタキシャル成長によりＮ-層４５を形成する。その後、Ｎ-層４５に対し図１３に示すようにトランジスタセルの形成領域においてはイオン注入により一定の厚さの第２のゲート層（Ｐ+層）７を形成する。一方、サージ吸収用ダイオードの形成領域においてはトレンチ４０の底面および基板上面のＮ-層４５（図１２参照）に対し垂直なるイオン注入を行って厚いＰ+層４２ａを形成するとともにトレンチ４０の側面のＮ-層４５に対し斜めイオン注入を行って薄いＰ+層４２ｂを形成する。例えば、垂直イオン注入を２００ｋｅＶで行い、斜めイオン注入を１００ｋｅＶで行う。つまり、図１３のようにトレンチ部にＰ型イオン注入を行い、トレンチ４０の底部のＰ型層４２ａをトレンチ５の底部のＰ型層７に比べて深く（厚く）形成する。
【００２４】
このように、トランジスタセル形成領域のトレンチ５の内部にチャネル層６と第２のゲート層７を形成するとともに、サージ吸収用ダイオード形成領域のトレンチ４０の内部に、トレンチ底部での厚さがトランジスタセル形成領域でのチャネル層６よりも薄いＮ型の不純物層４１と、Ｐ型の不純物層４２を形成する。
【００２５】
さらに、図１４に示すように、トランジスタセルの形成領域およびサージ吸収用ダイオードの形成領域における不要なＮ-層６，４１、Ｐ+層７，４２を除去する（領域Ａ１，Ａ２を除去する）。そして、図１５に示すように、トランジスタセルの形成領域における不要なＮ+型ソース層４を除去する（領域Ａ３を除去する）。
【００２６】
引き続き、図９に示すように、絶縁膜（ＬＴＯ膜）８の成膜およびコンタクトホールの形成を行い、トランジスタセル形成領域における第１ゲート電極９ａ，９ｂと第２ゲート電極１０ａ，１０ｂを形成するとともに、サージ吸収用ダイオードの形成領域での不純物層４２の内方に電極４３ａ，４３ｂを形成する。また、トランジスタセル形成領域におけるソース電極１１を形成する。さらに、基板１の裏面（下面）にドレイン電極１２を全面に形成する。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００２７】
図１６には本実施の形態における炭化珪素半導体装置の縦断面図を示す。
本装置においては、ドリフト層２の上面での表層部にＰ+領域（第２導電型の高濃度領域）５０を形成し、このＰ+領域５０の上の第１のゲート層３にオーミック接触する電極５１ａ，５１ｂを設け、この電極５１ａ，５１ｂを接地している。このようにして、ワンチップ内にサージ吸収用ダイオードＤ３を作り込んでいる。
【００２８】
よって、高濃度領域５０はトレンチ５における第２のゲート層７よりも深いところに位置するため、即ち、Ｐ+領域５０の底面高さＨ４は第２のゲート層７の底面高さＨ３よりΔＨだけ低くなっているため、早期にブレークダウンして素子を保護することができる。
【００２９】
次に、製造方法について説明する。
まず、図１７に示すように、Ｎ+型ＳｉＣ基板１の上に、エピタキシャル成長によりＮ-型ドリフト層となるエピタキシャル層２を形成する。そして、Ｎ-エピ層２の上にパターニングしたＬＴＯ膜５５を配置し、イオン注入を行うことによりサージ吸収用ダイオードの形成領域においてＮ-型ドリフト層となるエピタキシャル層２の表層部にＰ+領域５０を形成する。ドーパントにはアルミまたはボロンを用いる。
【００３０】
その後、図１８に示すように、エピタキシャル成長によりＮ-型ドリフト層となるエピタキシャル層２の上に第１のゲート層となるエピタキシャル層３を形成するとともに、図１９に示すように、Ｎ+型ソース層となるエピタキシャル層４を形成する。そして、図２０に示すように、トランジスタセルの形成領域においてソース層４と第１のゲート層３を貫通してドリフト層２に達するトレンチ５をＲＩＥにより形成する。
【００３１】
さらに、図２１に示すように、エピタキシャル成長によりＮ-層５６を形成し、Ｎ-層５６に対し熱拡散またはイオン注入（あるいはエピ成長）によりＰ+不純物を所定深さにわたり導入する。その結果、図２２に示すようにトランジスタセルの形成領域においてトレンチ５の内部にＮ-チャネル層６と第２のゲート層（Ｐ+層）７が形成される。
【００３２】
さらに、図２３に示すように、不要なＮ-チャネル層６と第２のゲート層７をＲＩＥにより除去する（領域Ａ１を除去する）。そして、図２４に示すように、不要なＮ+型ソース層４をＲＩＥにより除去する（領域Ａ３を除去する）。
【００３３】
引き続き、図１６に示すように、絶縁膜（ＬＴＯ膜）８の成膜およびコンタクトホールの形成を行い、トランジスタセル形成領域における第１ゲート電極９ａ，９ｂと第２ゲート電極１０ａ，１０ｂを形成するとともに、サージ吸収用ダイオードの形成領域での第１のゲート層となるエピタキシャル層３の上にオーミック接触する電極５１ａ，５１ｂを形成する。また、トランジスタセル形成領域におけるソース電極１１を形成する。さらに、基板１の裏面（下面）にドレイン電極１２を全面に形成する。
【００３４】
以上のごとく、図１７，１８に示したように第１のゲート層（Ｐ+エピ層）３を形成する前にＰ型イオン注入によりＮ-エピ層２にＰ+領域５０を形成することにより、Ｐ+領域５０を、図１６でのトレンチ５の底部に形成される第２のゲート層（Ｐ+領域）７よりも深いところに位置させることができる。
（第４の実施の形態）
次に、第４の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３５】
図２５には本実施の形態における炭化珪素半導体装置の縦断面図を示す。
本装置においてはトレンチ６０を有し、このトレンチ６０は、ソース層４と第１のゲート層３とを貫通してドリフト層２に達し、かつ、第２のゲート層７を埋め込むトレンチ５よりも深くなっている。トレンチ６０の内壁部には、ＳｉＣよりなるＮ-型（第１導電型）の不純物層６１が形成されるとともに、その内方にＳｉＣよりなるＰ+型（第２導電型）の不純物層６２が形成されている。不純物層６２の内方において電極６３ａ，６３ｂが配置され、この電極６３ａ，６３ｂは接地されている。このようにして、ワンチップ内にサージ吸収用ダイオードＤ４を作り込んでいる。トレンチ６０はトレンチ５よりも深く、第２のゲート層（Ｐ+層）７の底面高さＨ５よりもＰ+層６２の底面高さＨ６がΔＨだけ低くなっているために、早期にブレークダウンして素子を保護する。
【００３６】
次に、製造方法について説明する。
図２６に示すように、Ｎ+型ＳｉＣ基板１の上に、連続エピタキシャル成長によりＮ-型ドリフト層となるエピタキシャル層２と第１のゲート層となるエピタキシャル層３とＮ+型ソース層となるエピタキシャル層４を順に形成する。そして、トランジスタセルの形成領域にトレンチ５を、また、サージ吸収用ダイオードの形成領域に深いトレンチ６０を形成する。つまり、トランジスタセル形成領域においてソース層および第１のゲート層となるエピタキシャル層４，３を貫通してドリフト層となるエピタキシャル層２に達するトレンチ５と、サージ吸収用ダイオード形成領域においてソース層および第１のゲート層となるエピタキシャル層４，３を貫通してドリフト層となるエピタキシャル層２に達し、かつトランジスタセル形成領域のトレンチ５よりも深いトレンチ６０を形成する。
【００３７】
さらに、図２７に示すように、エピタキシャル成長によりＮ-層６５を形成する。
そして、Ｎ-層６５に対し熱拡散によりＰ+不純物を所定深さにわたり導入する。その結果、図２８に示すように、トランジスタセルの形成領域においてはトレンチ５の内部にＮ-チャネル層６と第２のゲート層（Ｐ+層）７が形成されるとともに、サージ吸収用ダイオードの形成領域においてはトレンチ６０の内部にＮ-層６１とその内方のＰ+層６２が形成される。
【００３８】
さらに、図２９に示すように、トランジスタセルの形成領域およびサージ吸収用ダイオードの形成領域における不要なＮ-層６，６１、Ｐ+層７，６２を除去する（領域Ａ１，Ａ２を除去する）。そして、図３０に示すように、トランジスタセルの形成領域における不要なＮ+型ソース層４を除去する（領域Ａ３を除去する）。
【００３９】
引き続き、図２５に示すように、絶縁膜（ＬＴＯ膜）８の成膜およびコンタクトホールの形成を行い、トランジスタセル形成領域における第１ゲート電極９ａ，９ｂと第２ゲート電極１０ａ，１０ｂを形成するとともに、サージ吸収用ダイオード形成領域でのＰ+層６２の内方に電極６３ａ，６３ｂを形成する。また、ソース電極１１を形成する。さらに、基板１の裏面（下面）にドレイン電極１２を全面に形成する。
【００４０】
以上のごとく、サージ吸収用ダイオードの形成領域におけるトレンチ６０はトランジスタセルのトレンチ５よりも深く形成し、ブレークダウンをダイオードＤ４側で早期に生じさせることができる。
（第５の実施の形態）
次に、第５の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４１】
図３１には本実施の形態における炭化珪素半導体装置の縦断面図を示す。
本装置においては、トランジスタセルの形成領域以外の領域においてトレンチ７０を有し、このトレンチ７０は、ソース層４と第１のゲート層３とを貫通してドリフト層２に達している。トレンチ７０内にＳｉＣよりなるＮ-型（第１導電型）の不純物層７１が形成され、その内方に、ショットキー接触する電極７２が形成されている。この電極７２は接地されている。このようにして、ワンチップ内にサージ吸収用ダイオードＤ５を作り込んでいる。より詳しくは、トランジスタセル部での第１のゲート層３とドリフト層２によるＰＮ接合耐圧よりもサージ吸収用ダイオードＤ５でのショットキー接合耐圧の方が低く設定されている。また、サージ耐圧はショットキーバリアハイトにより調整する。つまり、ＮｉやＴｉ等の金属材料を選択することによりサージ耐圧を調整する。あるいは、サージ耐圧は、Ｎ+基板１とＮ-ドリフト層２の界面からショットキー接合界面までの上下方向での距離Ｘにより調整する。さらに、サージ吸収用ダイオードＤ５の占有面積を１０〜５０％としている。
【００４２】
よって、ショットキー電極側（ダイオードＤ５側）でブレークダウンが発生することから、ショットキー電極を接地することによりスイッチング時の素子破壊を防止できる。また、この構造はダイオードを内蔵した構造であることから、スイッチングデバイスとして用いた場合、ＦＷＤ（フライホイールダイオード）が不要となる。
【００４３】
次に、製造方法について説明する。
図３２に示すように、Ｎ+型ＳｉＣ基板１の上に、連続エピタキシャル成長によりＮ-型ドリフト層となるエピタキシャル層２と第１のゲート層となるエピタキシャル層３とＮ+型ソース層となるエピタキシャル層４を順に形成する。そして、ＲＩＥにより、トランジスタセルの形成領域にトレンチ５を、また、サージ吸収用ダイオードの形成領域にトレンチ７０を同時に形成する。つまり、トランジスタセル形成領域においてソース層および第１のゲート層となるエピタキシャル層４，３を貫通してドリフト層となるエピタキシャル層２に達するトレンチ５と、サージ吸収用ダイオード形成領域においてソース層および第１のゲート層となるエピタキシャル層４，３を貫通してドリフト層となるエピタキシャル層２に達するトレンチ７０を同時に形成する。
【００４４】
さらに、エピタキシャル成長によりＮ-層７５を形成する。
そして、Ｎ-層７５に対し熱拡散またはイオン注入（あるいはエピ成長）によりＰ+不純物を所定深さにわたり導入する。その結果、図３３に示すように、トランジスタセルの形成領域において第２のゲート層（Ｐ+層）７が形成されるとともに、サージ吸収用ダイオードの形成領域においてＰ+層７６が形成される。
【００４５】
さらに、サージ吸収用ダイオードの形成領域におけるエピ層（７５，７６）に対し図３４に示すように所定の厚さｔ２だけエッチング除去してＮ-層７１とする。このようにして、トランジスタセル形成領域のトレンチ５の内部にチャネル層６と第２のゲート層７を形成するとともに、サージ吸収用ダイオード形成領域のトレンチ７０の内部にＮ型の不純物層７１を形成する。
【００４６】
引き続き、図３５に示すように、トランジスタセルの形成領域およびサージ吸収用ダイオードの形成領域における不要なＮ-層６，７１、Ｐ+層７をＲＩＥにより除去する（領域Ａ１，Ａ２を除去する）。そして、図３６に示すように、トランジスタセルの形成領域における不要なＮ+型ソース層４をＲＩＥにより除去する（領域Ａ３を除去する）。
【００４７】
引き続き、図３７に示すように、絶縁膜（ＬＴＯ膜）８の成膜およびコンタクトホールの形成を行い、トランジスタセル形成領域における第１ゲート電極９ａ，９ｂと第２ゲート電極１０ａ，１０ｂを形成する。また、トランジスタセル形成領域におけるソース電極１１を形成する。さらに、基板１の裏面（下面）にドレイン電極１２を全面に形成する。そして、１０００℃のアニールを行いオーミック化した後、図３１に示すように、サージ吸収用ダイオードの形成領域におけるＮ-層７１の内方にショットキー接触する電極７２を形成する。
【００４８】
以上のごとく、トランジスタセルでの第２のゲート層７を持たないトレンチ構造を配置することにより、オーミック電極とショットキー電極７２を有するデバイス構造となり、このとき、ショットキー電極７２側でブレークダウンが発生することから、ショットキー電極７２を接地することによりスイッチング時の素子破壊を防止できる。
【００４９】
また、この構造はダイオードを内蔵した構造であることから、スイッチングデバイスとして用いた場合、ＦＷＤ（フライホイールダイオード）が不要となる。
【図面の簡単な説明】
【図１】第１の実施の形態における炭化珪素半導体装置の縦断面図。
【図２】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図３】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図４】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図５】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図６】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図７】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図８】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図９】第２の実施の形態における炭化珪素半導体装置の縦断面図。
【図１０】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図１１】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図１２】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図１３】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図１４】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図１５】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図１６】第３の実施の形態における炭化珪素半導体装置の縦断面図。
【図１７】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図１８】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図１９】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２０】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２１】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２２】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２３】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２４】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２５】第４の実施の形態における炭化珪素半導体装置の縦断面図。
【図２６】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２７】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２８】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図２９】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図３０】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図３１】第５の実施の形態における炭化珪素半導体装置の縦断面図。
【図３２】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図３３】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図３４】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図３５】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図３６】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【図３７】炭化珪素半導体装置の製造工程を説明するための縦断面図。
【符号の説明】
１…ＳｉＣ基板、２…Ｎ-ドリフト層、３…第１のゲート層、４…Ｎ+ソース層、５…トレンチ、６…Ｎ-チャネル層、７…第２のゲート層、２０…トレンチ、２１…Ｐ+不純物層、２２ａ，２２ｂ…電極、４０…トレンチ、４１…Ｎ-不純物層、４２…Ｐ+不純物層、４３ａ，４３ｂ…電極、５０…Ｐ+領域、５１ａ，５１ｂ…電極、６０…トレンチ、６１…Ｎ-層、６２…Ｐ+層、６３ａ，６３ｂ…電極、７０…トレンチ、７１…Ｎ-不純物層、７２…電極、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…サージ吸収用ダイオード。
【図１】
0003711906.tif 000002
【図２】
0003711906.tif 000003
【図３】
0003711906.tif 000004
【図４】
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【図５】
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【図６】
0003711906.tif 000007
【図７】
0003711906.tif 000008
【図８】
0003711906.tif 000009
【図９】
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【図１０】
0003711906.tif 000011
【図１１】
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【図１２】
0003711906.tif 000013
【図１３】
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【図１４】
0003711906.tif 000015
【図１５】
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【図１６】
0003711906.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
0003711906.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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