(57)【特許請求の範囲】
【請求項１】
入力される画像データを複数のクラスに分類して信号処理するために、前記画像データの複数の画素に基づいて、前記画像データを複数のクラスに分類するクラス分類装置において、
入力される画像データの注目する注目画素の周辺に有する複数の画素のうち、所定数の画素の画素値の移動平均値を求める移動平均値算出手段と、
注目する上記注目画素の画素値と上記移動平均値算出手段からの移動平均値との大小の比較を行って、その比較結果を出力する比較手段と、
上記比較手段からの大小の比較結果を所定数用いることにより、上記入力される画像データの分類されるクラスを表す上記所定数のビットのクラスコードを生成するクラスコード生成手段と、
を有することを特徴とするクラス分類装置。
【請求項２】
請求項１に記載のクラス分類装置において、
上記比較手段は、
注目する上記注目画素の画素値と、上記移動平均値算出手段からの上記移動平均値との大小関係を比較することによって、１ビットの量子化が施された量子化データを上記比較結果として出力することを特徴とするクラス分類装置。
【請求項３】
請求項１に記載のクラス分類装置において、
上記比較手段は、
注目する上記注目画素の画素値と、上記移動平均値算出手段からの上記移動平均値との差分値を求め、この差分値を固定の量子化ステップ幅で除算することにより符号化付きｑビット量子化データを上記比較結果として出力することを特徴とするクラス分類装置。
【請求項４】
請求項１に記載のクラス分類装置において、
上記移動平均値算出手段は、
連続する所定数の画素の画素値が加算され平均値が算出される平均値手段を有し、
新に入力される画素値と上記平均値とが加算されると共に、最初に加算された上記画素値が減算され、新たな平均値が算出されることを特徴とするクラス分類装置。
【請求項５】
入力される画像データを複数のクラスに分類して信号処理するために、前記画像データの複数の画素に基づいて、前記画像データを複数のクラスに分類するクラス分類方法において、
入力される画像データの注目する注目画素の周辺に有する複数の画素のうち、所定数の画素の画素値の移動平均値を求める移動平均値算出工程と、
注目する上記注目画素の画素値と上記移動平均値算出工程で求められた移動平均値との大小の比較を行って、その比較結果を出力する比較工程と、
上記比較工程で求められた大小の比較結果を所定数用いることにより、上記入力される画像データの分類されるクラスを表す上記所定数のビットのクラスコードを生成するクラスコード生成工程と、
を有することを特徴とするクラス分類方法。
【請求項６】
請求項５に記載のクラス分類方法において、
上記比較工程では、
注目する上記注目画素の画素値と、上記移動平均値算出手段からの上記移動平均値との大小関係を比較することによって、１ビットの量子化が施された量子化データを上記比較結果として出力することを特徴とするクラス分類方法。
【請求項７】
請求項５に記載のクラス分類方法において、
上記比較工程では、
注目する上記注目画素の画素値と、上記移動平均値算出工程で求められた上記移動平均値との差分値を求め、この差分値を固定の量子化ステップ幅で除算することにより符号化付きｑビット量子化データを上記比較結果として出力することを特徴とするクラス分類方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、例えばＳＤ（Standerd Difinition ）ＴＶ画像からＨＤ（High Difinition ）ＴＶ画像を生成する解像度創造や、圧縮符号化における適応復号、時空間間引き補間などにクラス分類適応処理を行って、精度を向上させる手法を用いた場合の汎用技術であるクラス分類装置および方法に関する。
【０００２】
【従来の技術】
従来、クラス分類においてＡＤＲＣ（Adaptive Dinamic Range Coding ）を用いた場合、例えば図５に示すように水平方向の１５画素からなるタップよりクラスが形成されると、１画素毎に移動したとき、そのクラスは、移動したタップ毎にクラスの計算を行っていた。
【０００３】
ここで、従来のＡＤＲＣを使用したクラス形成回路の１例のブロック図を図６に示す。入力端子１０１から１画素のデータが供給され、供給された画素値は、レジスタ１０６、１２２、１２８、比較器１２３、１２９へ供給される。また、入力端子１０２からクラスコード発生回路１０５へロード信号ＬＤ１が供給され、供給されたロード信号ＬＤ１は、ＡＮＤゲート１２４、１３０、レジスタ１２５、１３２へ供給される。入力端子１０３からクラスコード発生回路１０５へロード信号ＬＤ２が供給され、入力端子１０４からクラスコード発生回路１０５へイネーブル信号ＯＥが供給され、供給されたロード信号ＬＤ２、およびイネーブル信号ＯＥは、クラス生成回路１４３へ供給される。このロード信号ＬＤ１、ＬＤ２、イネーブル信号ＯＥは、１５クロックに１回信号レベルが `Ｌ' となる。
【０００４】
レジスタ１０６へ供給された画素値は、クロック信号に従ってレジスタ１０７へ供給される。このように、レジスタ１０６へ供給された画素値は、レジスタ１２１まで、クロック信号に従って、画素値は、遅延される。そして、レジスタ１２２、比較器１２３、ＡＮＤゲート１２４により最小値ＭＩＮが検出され、検出された最小値ＭＩＮは、レジスタ１２５へ供給される。この比較器１２３は、Ａ端子に供給されるデータと、Ｂ端子に供給されるデータとを比較し、Ａ端子に供給されるデータの方が大きければ `Ｌ' を出力する。レジスタ１２５では、検出された最小値ＭＩＮが保持され、減算器１２６へ供給される。減算器１２６では、レジスタ１２１から供給された画素値から検出された最小値ＭＩＮの減算が行われ、減算結果は、レジスタ１２７を介して、量子化回路１３４へ供給される。
【０００５】
レジスタ１２８、比較器１２９、ＡＮＤゲート１３０により最大値ＭＡＸが検出され、検出された最大値ＭＡＸは減算器１３１へ供給される。この比較器１２９は、比較器１２３と同様にＡ端子に供給されるデータの方が大きければ `Ｌ' を出力する。減算器１３１では、検出された最大値ＭＡＸから検出された最小値ＭＩＮが減算され、ダイナミックレンジＤＲが算出され、算出されたダイナミックレンジＤＲは、レジスタ１３２へ供給される。レジスタ１３２では、ダイナミックレンジＤＲが保持され、ダイナミックレンジＤＲは、レジスタ１３３を介して、量子化回路１３４へ供給される。量子化回路１３４では、レジスタ１２７から供給された画素値とレジスタ１３３から供給されたダイナミックレンジＤＲとから供給された画素の量子化が行われる。
【０００６】
量子化された画素値は、レジスタ１３５へ供給され、供給された画素値は、クロック毎にレジスタ１４２まで伝送され、レジスタ１３５〜１４２に保持された量子化された画素値は、次のレジスタに伝送されると共に、クラス生成回路１４３へ供給される。クラス生成回路１４３では、量子化された８つの画素値が１つのクラスコードへ変換され、変換されたクラスコードは、出力端子１４４から取り出される。
【０００７】
【発明が解決しようとする課題】
上述のような回路では、クラスコードが算出されるまでに３０クロック以上のスループットディレイが必要となり、注目画素を１個ずらす毎にリアルタイムでクラスコードの計算を行うとすれば、図７のブロック図で示すように上述の回路を１５個並列し、出力されるクラスコードを選択する必要があるため、ハードウェアはかなり重いものになる問題があった。
【０００８】
従って、この発明の目的は、基本的なパターン分類を変更することなくクラス分類を行うためのハードウェアを簡略化することができるクラス分類装置および方法を提供することにある。
【０００９】
【課題を解決するための手段】
この発明は、入力される画像データを複数のクラスに分類して信号処理するために、前記画像データの複数の画素に基づいて、前記画像データを複数のクラスに分類するクラス分類装置において、入力される画像データの注目する注目画素の周辺に有する複数の画素のうち、所定数の画素の画素値の移動平均値を求める移動平均値算出手段と、注目する注目画素の画素値と移動平均値算出手段からの移動平均値との比較を行って、その比較結果を出力する比較手段と、比較手段からの比較結果を所定数用いることにより、入力される画像データの分類されるクラスを表すクラスコードを生成するクラスコード生成手段と、を有することを特徴とするクラス分類装置である。
【００１０】
さらに、この発明は、入力される画像データを複数のクラスに分類して信号処理するために、前記画像データの複数の画素に基づいて、前記画像データを複数のクラスに分類するクラス分類方法において、入力される画像データの注目する注目画素の周辺に有する複数の画素のうち、所定数の画素の画素値の移動平均値を求める移動平均値算出工程と、注目する注目画素の画素値と移動平均値算出工程で求められた移動平均値との比較を行って、その比較結果を出力する比較工程と、比較工程で求められた比較結果を所定数用いることにより、入力される画像データの分類されるクラスを表すクラスコードを生成するクラスコード生成工程と、を有することを特徴とするクラス分類方法である。
【００１１】
【作用】
入力された画素値が移動平均による期間遅延されると共に、入力画素が移動平均による期間加算され、移動平均による期間が終了するときに入力された画素値が減算される。この入力された画素値が移動平均の中心となったとき、その画素値の量子化が行われ、量子化が行われた画素値をあるタップ数だけ集めてクラスコードとする。
【００１２】
【実施例】
以下、この発明に係るクラス分類装置の一実施例について、図面を参照しながら説明する。図１は、この発明のクラス分類装置の一実施例のブロック図を示す。ここでは、画素をシフトすることで平均化を実現するためにタップ数は、水平方向に１６タップとした実施例である。図１において、１で示す入力端子から画素値（Ｄａｔａ）が供給され、供給された画素値は、レジスタ５、１０へ供給される。さらに、２で示す入力端子からクリア信号ＣＬ１がレジスタ５へ供給され、入力端子３からクリア信号ＣＬ２がレジスタ２６へ供給され、入力端子４からクリア信号ＣＬ３がレジスタ８へ供給される。このクリア信号ＣＬ１、ＣＬ２、ＣＬ３がハイレベルとなるとき各レジスタから供給された画素値が出力される。
【００１３】
レジスタ５へ供給された画素値は、加算器６において、前クロック時に加減算されレジスタ８に保持されていた画素値と加算される。また、レジスタ１０に入力された画素値は、レジスタ１０からレジスタ２５まで遅延された後、レジスタ２６へ供給される。減算器７では、加算器６の加算結果からレジスタ２６から供給される画素値が減算され、その減算結果はレジスタ８で保持される。すなわち、ここではレジスタ１０〜２５により１６クロック遅延されている間、レジスタ８に保持されるデータは、供給された１６画素が加算されたデータとなる。１６画素が加算されたデータは、次のクロック時に加算器６において、１７画素目の画素値との加算がなされ、減算器７において、１７画素が加算されたデータから１６クロック遅延された画素、すなわち加算された１６画素の最初に加算された画素値が減算される。このとき、入力端子１から供給される画素値が例えば８ビットから構成されていると、加算器６の加算結果がオーバーフローするため、加算器６、減算器７、レジスタ８の回路間では、伝送されるデータのビット数を１２ビットとする。
【００１４】
レジスタ８に保持されたデータを比較器９へ供給する場合、１２ビットのデータの上位８ビットがレジスタ８から比較器９へ供給される。すなわち、この処理は、加算結果を１／１６とすることを意味し、その結果得られる移動平均値がクロック毎に算出されることになる。比較器９では、レジスタ８から供給されるた移動平均値と、レジスタ１９から供給される１０クロック遅延されたデータ、すなわち１６画素の中心をなす画素値とを比較し、レジスタ８からのデータが大きい場合は、比較器９から `１' が出力され、レジスタ８からのデータが小さい場合は、比較器９から `０' が出力される。すなわち、比較器９では、１ビットの量子化が施された結果がレジスタ２７へ供給される。比較器９の出力をレジスタ２７〜３４により順次遅延させ、レジスタ３５において、レジスタ２７〜３４のデータをラッチすることでクロック毎に８ビットのクラスコードが出力端子３６から取り出される。
【００１５】
ここで、この一実施例を図２のタイミングチャートを用いて説明する。図２Ａに示す信号は、ハイレベルのとき、入力端子１から有効な画素値（Valid Data）が入力されたことを示す。図２Ｂに示す信号は、入力端子２から供給されるクリア信号ＣＬ１を示し、図２Ｃに示す信号は、入力端子３から供給されるクリア信号ＣＬ２を示す。クリア信号ＣＬ１がローレベルのとき、レジスタ５の出力は、クリアされ、クリア信号ＣＬ１がハイレベルとなるとき、レジスタ５から供給された画素値が出力される。同様に、クリア信号ＣＬ２、およびＣＬ３がローレベルのとき、レジスタ２６、およびレジスタ８は、クリアされ、クリア信号ＣＬ２、およびＣＬ３がハイレベルとなるとき、レジスタ２６、およびレジスタ８から供給された画素値が出力される。
【００１６】
また、クリア信号ＣＬ２は、クリア信号ＣＬ１よりハイレベルとなるときが、レジスタ１０〜２５において遅延される期間、すなわち１６クロック遅延される期間遅れる。以下、図２Ｄ〜図２Ｌに示す信号は、この１６クロック遅延される期間を時間軸方向に拡大したタイミングチャートである。図２Ｄに示す信号は、クリア信号ＣＬ１を表し、図２Ｅに示す信号は、クリア信号ＣＬ２を表す。図２Ｆに示す信号は、入力端子１から供給される有効な画素値（Valid Data）がクロック毎に画素単位で供給される信号を示す。また、図２Ｆ、Ｇ、Ｈ、Ｊ、Ｋ中の番号は、供給された画素の順番を示す。図２Ｇに示す信号は、レジスタ５からクロック毎に画素単位で加算器６へ供給される信号を示す。この図２Ｇに示す信号は、入力端子１からクロックに従って供給された画素値１は、レジスタ５に保持され、次のクロック時にレジスタ５から加算器６へ供給される。
【００１７】
図２Ｈに示す信号は、レジスタ２６からクロック毎に画素単位で減算器７へ供給される信号を示す。この図２Ｈに示す信号は、入力端子１からクロックに従って供給された画素値１がレジスタ１０〜２５において遅延された後、すなわち１７クロック時にレジスタ２６へ供給され、１８クロック時にクロックに従ってレジスタ２６から減算器７へ供給される。図２Ｉに示す信号は、入力端子４から供給されるクリア信号ＣＬ３を示し、クリア信号ＣＬ１の１クロック後にローレベルからハイレベルとなる。すなわち、クロックに従ってレジスタ５から出力された画素値は、加算器６、減算器７において加減算された後、レジスタ８に保持され、次のクロック時にレジスタ８に保持されたデータが加算器６、および比較器９へ供給される。
【００１８】
図２Ｊに示す信号は、レジスタ８に保持されたデータがクロック毎に出力される信号を示す。図中に示されるΣｘi は、加算器６、減算器７において加減算され、１６画素が加算されたデータを表す。図２Ｋに示す信号は、レジスタ１９からクロック毎に画素単位で比較器９、およびレジスタ２０へ供給される信号を示す。このレジスタ１９から比較器９へ画素値が供給されることにより、比較器９ではこの画素値が量子化、例えば２値化される。図２Ｌに示す信号は、比較器９の出力信号、すなわちレジスタ１９から比較器９へ供給される画素値が比較器９において、例えば２値化された値を示す。
【００１９】
ここで、比較器９の代わりに量子化回路を用いた一実施例のブロック図を図３Ａに示す。４１で示す入力端子は、図１に示すレジスタ８から供給される移動平均値が供給され、入力端子４２は、レジスタ１９から供給される注目する画素値が供給される。供給された移動平均値と供給された注目する画素値が減算器４３において、差分値が求められ、その差分値は、量子化回路４４へ供給される。量子化回路４４では、固定された量子化ステップを用いて供給された差分値が量子化される。その量子化結果、すなわち符号化ｑビット量子化が出力端子４５から取り出される。出力端子４５から取り出された量子化結果は、図１中のレジスタ２７へ供給される。
【００２０】
この場合、量子化回路４４において、図３Ｂに示すような非線形量子化が行うようにしても良い。また、図３Ｂは、横軸に差分を表し、縦軸に量子化コードの値Ｑを表す。この量子化特性は、データ（差分）が小さいほど差分の変化に対する量子化コードの平均値の割合が小さくされるものである。
【００２１】
さらに、度数分布作成回路、および量子化回路を用いた一実施例のブロック図を図４に示す。５１で示す入力端子は、図１に示すレジスタ８から供給される移動平均値が供給され、入力端子５２は、レジスタ１９から供給される注目する画素値が供給される。供給された移動平均値と供給された注目する画素値が減算器５３において、差分値が求められ、その差分値は、遅延回路５４、および度数分布作成回路５５へ供給される。遅延回路５４では、供給された差分値が度数分布作成回路５５において、処理が行われている時間遅延され、遅延回路５４から量子化回路５６、および量子化ステップ幅決定回路５７へ差分値が供給される。
【００２２】
度数分布作成回路５５では、所定期間に供給された差分値から度数分布表が作成され、その結果は度数分布作成回路５５から量子化ステップ幅決定回路５７へ供給される。量子化ステップ幅決定回路５７では、供給された度数分布に基づいて量子化ステップ幅Δを選択する差分値に対するしきい値が制御される。さらに、発生するクラスコードの合計ビット数が略一定となるように量子化ステップ幅Δが制御される。量子化ステップ幅決定回路５７において、量子化ステップ幅Δが決定されると、量子化ステップ幅Δは量子化回路５６へ供給される。量子化回路５６では、供給された量子化ステップ幅Δを用いて供給された差分値が符号化付きｑビット量子化が行われる。この符号化付きｑビット量子化は、出力端子５８から取り出され、図１中のレジスタ２７へ供給される。
【００２３】
上述した実施例では、レジスタ３５は、レジスタ２７〜３４において、保持されたデータを単にラッチしてクラスコードを出力端子３６へ出力しているが、レジスタ２７〜３４のデータをラッチする際にタップの位置と上位から選択するビットを変えることでクロック毎にクラスコードを出力端子３６へ出力することも可能である。
【００２４】
【発明の効果】
この発明によれば、入力画素とある期間（ｍ）の移動平均による平均値との比較を行い、その比較結果に対して１ビット量子化を行い、１ビット量子化が行われたデータをあるタップ数（ｎ）だけ集めて、入力画素のクラスコードとすることを特徴とする、パターン分類によるクラス分類を採用することで、簡単なハードウェアでクラス分類することが可能となる。
【００２５】
さらに、この発明によれば、入力画素とある期間（ｍ）の移動平均による平均値との差分を行い、その差分値に対して固定の量子化ステップ幅で割算することで、符号化付きｑビット量子化が行われたデータから、タップの位置と上位から選択するビットを変えることによって、より効果的なクラス分類を行うことが可能となる。
【図面の簡単な説明】
【図１】この発明のクラス分類装置の一実施例を示すブロック図である。
【図２】この発明のクラス分類装置の一例を示すタイミングチャートである。
【図３】この発明に係る非線形量子化の一例を示すブロック図、および略線図である。
【図４】この発明に係る度数分布作成による量子化の一例を示すブロック図である。
【図５】中心となる画素とその画素のクラスの一例を示す略線図である。
【図６】従来のクラス分類装置の一例を示すブロック図である。
【図７】従来のクラス分類装置を並列して用いた一例を示すブロック図である。
【符号の説明】
５、８、１０、１１、１９、２０、２１、２５、２６、２７、２８、２９、３４、３５  レジスタ
６  加算器
７  減算器
９  比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図６】
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