(57)【特許請求の範囲】
【請求項１】
互いに並列接続され回路基板上に整列配置されている複数のトランジスタと、周波数ｆ１の成分及び周波数ｆ２＝ｆ１＋Δｆの成分を含む信号を各トランジスタの入力側端子に供給する分配側回路ユニットと、分配側回路ユニットに直流バイアスが加わらないよう各トランジスタの入力側端子と分配側回路ユニットとの間に接続されたＤＣカットコンデンサと、を備える回路において使用され、
各トランジスタの入力側端子に対して上記直流バイアスたる電圧又は電流を印加するバイアス回路において、
隣り合うトランジスタの入力側端子間に接続され、上記直流バイアスを通過させかつ周波数Δｆの信号を遮断するノッチフィルタと、
回路基板上で一方の端に配置されているトランジスタの入力側端子に対し上記直流バイアスを印加する片側給電回路と、
を有し、
上記ノッチフィルタが、周波数Δｆにて共振する一端接地の２個のＬＣ直列共振回路を合成して得られるＴ型ＬＣ共振フィルタであることを特徴とするバイアス回路。
【請求項２】
互いに並列接続され回路基板上に整列配置されている複数のトランジスタと、周波数ｆ１の成分及び周波数ｆ２＝ｆ１＋Δｆの成分を含む信号を各トランジスタの入力側端子に供給する分配側回路ユニットと、各トランジスタの出力側端子から出力される信号を互いに合成して出力する合成側回路ユニットと、合成側回路ユニットに直流バイアスが加わらないよう各トランジスタの出力側端子と合成側回路ユニットとの間に接続されたＤＣカットコンデンサと、を備える回路において使用され、
各トランジスタの出力側端子に対して上記直流バイアスたる電圧又は電流を印加するバイアス回路において、
隣り合うトランジスタの出力側端子間に接続され、上記直流バイアスを通過させかつ周波数Δｆの信号を遮断するノッチフィルタと、
回路基板上で一方の端に配置されているトランジスタの出力側端子に対し上記直流バイアスを印加する片側給電回路と、
を有し、
上記ノッチフィルタが、周波数Δｆにて共振する一端接地の２個のＬＣ直列共振回路を合成して得られるＴ型ＬＣ共振フィルタであることを特徴とするバイアス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波増幅回路等のトランジスタ回路にて使用されるバイアス回路に関する。
【０００２】
【従来の技術】
図１に、従来における高周波増幅回路、特にプッシュプル増幅回路の一例を示す。この図に示す回路では、増幅素子として、一対のＦＥＴＱ１及びＱ２を使用している。ＦＥＴＱ１及びＱ２のソースは接地されており、ゲートはそれぞれＤＣカットコンデンサＣ１１又はＣ１２を介して分配側のバラン(balance unbalance transfermerの略)Ｂ１に、ドレインはそれぞれＤＣカットコンデンサＣ２１又はＣ２２を介して合成側のバランＢ２に、接続されている。
【０００３】
バランＢ１は、入力端子ＩＮ側の不平衡伝送路とＦＥＴＱ１及びＱ２側の平衡伝送路とを接続するための不平衡／平衡変換素子である。バランＢ１は、入力端子ＩＮに印加される高周波（ＲＦ）信号を、ＤＣカットコンデンサＣ１１又はＣ１２を介して、ＦＥＴＱ１及びＱ２に分配する。バランＢ１は、その際、ＦＥＴＱ１に分配する信号とＦＥＴＱ２に分配する信号との間に１８０゜の位相差を付与して、ＦＥＴＱ１及びＱ２をプッシュプル動作させる。また、バランＢ２は、ＦＥＴＱ１及びＱ２側の平衡伝送路と出力端子ＯＵＴ側の不平衡伝送路とを接続するための平衡／不平衡変換素子である。バランＢ２は、ＤＣカットコンデンサＣ２１又はＣ２２を介しＦＥＴＱ１及びＱ２から増幅された高周波信号を受け取り、それらを互いに合成して出力端子ＯＵＴから図示しない回路に出力する。
【０００４】
ＤＣカットコンデンサＣ１１，Ｃ１２，Ｃ２１及びＣ２２は、ＦＥＴＱ１及びＱ２のゲート及びドレインに対してバイアス回路から供給される直流バイアスが、バランＢ１及びＢ２に加わらないようにしている。この従来技術におけるバイアス回路は、ＦＥＴＱ１及びＱ２のゲートにゲートバイアス電圧ＶＧを印加するためのゲートバイアス回路と、ＦＥＴＱ１及びＱ２のドレインにドレインバイアス電圧ＶＤを印加するためのドレインバイアス回路とにより構成されている。ゲートバイアス回路及びドレインバイアス回路は、何れも、各ＦＥＴＱ１及びＱ２に対応して、高周波信号を遮断するためＬＰＦ形のＬＣ回路を有している。図中、インダクタＬ１１若しくはＬ１２とコンデンサＣ３１若しくはＣ３２により構成されている逆Ｌ型ＬＣ回路が、ゲートバイアス回路における高周波信号遮断回路であり、インダクタＬ２１若しくはＬ２２とコンデンサＣ４１若しくはＣ４２により構成されているＬＰＦ形のＬＣ回路が、ドレインバイアス回路における高周波信号遮断回路である。更に、抵抗Ｒ１１又はＲ１２はゲート抵抗である。
【０００５】
【発明が解決しようとする課題】
まず、周波数が異なる複数のキャリアを使用する通信システムでは、高周波増幅回路として、それら複数のキャリアを同時増幅する増幅回路が使用される。通常、それらのキャリアの差周波数（チャネルセパレーション或いは周波数ピッチ）は、各キャリアの周波数に比べて顕著に低い。他方、ＦＥＴに限らず、増幅素子は一般に非直線性を有しており、信号増幅時にその非直線性により歪成分を発生させる。
【０００６】
例えば、周波数ｆ１の成分及び周波数ｆ２（＞ｆ１）の成分を含む高周波信号を増幅素子により増幅させると、周波数ｆ１の成分及び周波数ｆ２の成分が増幅されるだけでなく、一般に、周波数Δｆ＝ｆ２−ｆ１を有する差周波数成分が増幅素子の各端子に現れる。複数キャリアを使用する通信システム向けの増幅回路等のようにΔｆ＜＜ｆ１，Δｆ＜＜ｆ２が成り立つ用途即ち周波数ｆ１及びｆ２から差周波数Δｆが離れている用途では、直流バイアスカットのために設けられているＤＣカットコンデンサのインピーダンスが、差周波数Δｆにおいて非常に高くなる。そのため、差周波数成分を有する電流は、ＤＣカットコンデンサにより阻止され、バイアス回路を構成する回路素子にて差周波数Δｆの電圧を発生させる。即ち、直流バイアスがこの差周波数Δｆの電圧により変調される。直流バイアスが差周波数Δｆの電圧による変調を受けていると、増幅素子の出力側端子には、周波数ｆ１，ｆ２と差周波数Δｆとの相互変調成分が現れる。この相互変調成分は、図２に示すように、周波数ｆ１，ｆ２に近い周波数ｆ１−Δｆ，ｆ２＋Δｆを有する成分であり、増幅出力における信号品質上、問題となる成分である。
【０００７】
無論、バイアス回路を構成する回路素子（図１の例ではＣ３１，Ｃ３２，Ｃ４１，Ｃ４２等）の素子値を選定することによって、差周波数Δｆにおけるそのインピーダンスを下げ、差周波数成分による直流バイアスの変調を抑えることもできないではない。しかし、インピーダンスは０にはならないためそれによって実現できる相互変調成分抑圧の程度には自ずから限界があり、また素子値の選定作業は設計者にとり負担である。また、バイアス回路内に抵抗素子が存在している場合、その抵抗素子（図１の例ではゲート抵抗Ｒ１１，Ｒ１２）にて周波数の如何によらず抵抗が発生しているため、その抵抗素子における差周波数電圧の発生を避け得ない。また、この現象は、Ａ級動作時よりもＡＢ級動作時に顕著に現れる。
【０００８】
更に、回路基板上に高周波増幅用のトランジスタを配置し、マイクロストリップライン等の高周波伝送路により高周波信号線を形成した構成を有する高周波増幅回路では、高周波信号線と電源線との間に十分なアイソレーションがないと、目的とするところの特性が得られなくなる。しかしながら、以上説明した従来技術においては、回路図上、Ａ及びＢで示されている個所にて、高周波信号が流れる配線即ち高周波信号線と、直流バイアスが流れる配線即ち電源線とが交差している。そのため、高周波信号線をマイクロストリップライン等で形成する一方で電源線をパターン外配線で実現して両者の間隔を大きくする等、高周波信号線と電源線とのアイソレーションを確保するための立体交差等の措置が必要であった。この措置は、回路基板上におけるパターン設計即ち部品配置・伝送路形成に制約を課し、設計の自由度の低下をもたらすだけでなく、小型化に際して支障ともなる。
【０００９】
本発明は、このような問題点を解決することを課題としてなされたものであり、バイアス回路を構成する回路の工夫によって、バイアス回路に流れる差周波数成分による直流バイアスの変調を防ぎ、トランジスタ出力における相互変調成分の発生を抑えることを、第１の目的とする。本発明は、更に、差周波数成分による直流バイアスの変調を防ぐための回路を利用することによって、トランジスタに入力する信号又はトランジスタから出力される信号を伝送するための信号線と、トランジスタに直流バイアスを印加するための電源線とを、好適にアイソレートすることができ、同一の回路基板平面上に形成できるようにすることを、第２の目的とする。
【００１０】
【課題を解決するための手段】
これらの目的を達成するために、本発明は、（１）互いに並列接続され回路基板上に整列配置されている複数のトランジスタと、周波数ｆ１の成分及び周波数ｆ２＝ｆ１＋Δｆの成分を含む信号を各トランジスタの入力側端子に供給する分配側回路ユニットと、分配側回路ユニットに直流バイアスが加わらないよう各トランジスタの入力側端子と分配側回路ユニットとの間に接続されたＤＣカットコンデンサと、を備える回路において使用され、（２）各トランジスタの入力側端子に対して上記直流バイアスたる電圧又は電流を印加するバイアス回路において、（３）隣り合うトランジスタの入力側端子間に接続され、上記直流バイアスを通過させかつ周波数Δｆの信号を遮断するノッチフィルタと、（４）回路基板上で一方の端に配置されているトランジスタの入力側端子に対し上記直流バイアスを印加する片側給電回路と、を有し、上記ノッチフィルタが、周波数Δｆにて共振する一端接地の２個のＬＣ直列共振回路を合成して得られるＴ型ＬＣ共振フィルタであることを特徴とする。
【００１１】
本発明は、或いは、（１）互いに並列接続され回路基板上に整列配置されている複数のトランジスタと、周波数ｆ１の成分及び周波数ｆ２＝ｆ１＋Δｆの成分を含む信号を各トランジスタの入力側端子に供給する分配側回路ユニットと、各トランジスタの出力側端子から出力される信号を互いに合成して出力する合成側回路ユニットと、合成側回路ユニットに直流バイアスが加わらないよう各トランジスタの出力側端子と合成側回路ユニットとの間に接続されたＤＣカットコンデンサと、を備える回路において使用され、（２）各トランジスタの出力側端子に対して上記直流バイアスたる電圧又は電流を印加するバイアス回路において、（３）隣り合うトランジスタの出力側端子間に接続され、上記直流バイアスを通過させかつ周波数Δｆの信号を遮断するノッチフィルタと、（４）回路基板上で一方の端に配置されているトランジスタの出力側端子に対し上記直流バイアスを印加する片側給電回路と、を有し、上記ノッチフィルタが、周波数Δｆにて共振する一端接地の２個のＬＣ直列共振回路を合成して得られるＴ型ＬＣ共振フィルタであることを特徴とする。
【００１２】
このように、本発明においては、トランジスタ（バイポーラトランジスタ、ＦＥＴ等）に対する直流バイアスの供給印加が、回路基板上で一端に設けられているトランジスタに対する片側給電回路による給電並びに隣接トランジスタ間を接続するノッチフィルタによる濾波・給電により、行われている。このノッチフィルタにより差周波数成分即ち周波数Δｆの成分が遮断されるため、直流バイアスは差周波数成分による変調を受けない。その結果として、トランジスタ出力における相互変調成分即ち周波数ｆ１−Δｆ，ｆ２＋Δｆの成分の発生が防止される。また、相互変調防止のためのノッチフィルタを用いて隣接トランジスタ間を接続しているため、信号線と電源線との立体交差等の措置は必要でない。このように、本発明によれば、相互変調成分の発生を防止できトランジスタ出力に係る信号の品質を改善できるだけでなく、回路基板設計の自由度の拡張ひいてはそれによる設計時間短縮、パターン外配線廃止による小型化・低価格化等を実現できる。回路基板へのパターン外配線が不要であるため、回路基板への部品実装を全てチップマウンタ等により自動的に行うことができる。なお、ノッチフィルタは、周波数Δｆにて共振する一端接地の２個のＬＣ直列共振回路から、Ｔ型ＬＣ共振フィルタを合成することによって、簡便に実現できる。
【００１３】
【発明の実施の形態】
以下、本発明の好適な実施形態に関し図面に基づき説明する。説明の簡略化のため、以下の記述では、図１に示したプッシュプル増幅回路に本発明に係る改良を施した場合を例として説明を行い、図１に示した回路と重複する部分については説明を省略することとする。
【００１４】
図３に、本実施形態におけるゲートバイアス回路を示す。図３（Ａ）に示すように、本実施形態におけるゲートバイアス回路は、インダクタＬ２及びコンデンサＣ３により構成されたＬＰＦ形のＬＣ回路及びゲート抵抗Ｒ１から構成される片側給電回路と、ＦＥＴＱ１及びＱ２のゲート間を接続する２個のインダクタ（図中のＬ）及びこれらのインダクタの接続点に接続された一端接地のコンデンサ（図中の２Ｃ）から構成されるノッチフィルタとを、有している。ノッチフィルタは、いずれも差周波数Δｆにて直列共振する２個の直列共振回路を図３（Ｂ）に示すように合成して、得られるＴ型ＬＣフィルタである。即ち、
【数１】
Δｆ＝１／｛２π（ＬＣ）1/2｝
の関係が成り立つように、平衡線路間を結ぶ直列腕にあるインダクタのインダクタンスＬ、並びに並列腕にある一端接地コンデンサの静電容量２Ｃが、それぞれ選択・設定されている。
【００１５】
このようなインダクタンス及び静電容量に設定されたインダクタ及びコンデンサにより図３に示すノッチフィルタを構成し、それを、隣り合うＦＥＴＱ１及びＱ２の入力側端子即ちゲート間に接続することにより、ゲートバイアス回路に流れ込んだ差周波数Δｆの成分が除去される。そのため、ゲートバイアス回路内の素子における差周波数電圧の発生ひいては直流バイアスの変調は起こらない。従って、分配側回路ユニットたるバランＢ１を介した入力信号中の周波数ｆ１及び周波数ｆ２の成分と、差周波数成分との相互変調成分が、ＦＥＴＱ１及びＱ２の出力側端子即ちドレインからの増幅出力に現れること、ひいては合成側回路ユニットたるバランＢ２からの出力に現れることを、防ぐことができる（少なくとも実質的に無視しうる程度に抑圧できる）。また、ノッチフィルタを設けることに伴う損失は、差周波数Δｆより顕著に高い周波数ｆ１，ｆ２近傍では無視しうる程度にとどまる。更に、図１中のＡの個所で必要であった立体交差等の措置は必要でなくなり、パターン外配線個所廃止（若しくは低減）、回路基板の設計の自由度の向上等を達成することができ、ひいては製造費用の低減、設計所要時間の短縮、チップマウンタ実装化による自動化等を進めることができる。
【００１６】
また、ＦＥＴＱ１及びＱ２のドレインバイアス回路についても、同様の回路変形を施すことができる。即ち、図４（Ｂ）に示すような回路構成を採用すればよい。但し、ドレイン側にはゲート抵抗Ｒ１に相当する抵抗が存在しないため、図４（Ａ）に示すように、隣接ＦＥＴＱ１及びＱ２のドレイン間をインダクタＬ’により接続する簡素な回路を用いてもよい。
【００１７】
なお、本発明は、プッシュプル増幅回路だけでなく、分配側回路ユニットにより２個又はそれ以上の個数のトランジスタに信号を同相分配し合成側回路ユニットによりそれらのトランジスタの出力を同相合成する並列動作型増幅回路等のバイアスにも、変形適用できる。ＦＥＴだけでなくバイポーラトランジスタを用いた増幅回路のバイアスにも、変形適用できる。本発明が属する技術分野に習熟したものであれば、それらの変形適用に際する以上の記述の読み替えは容易であろう。また、説明の簡便化のため周波数成分ｆ１，ｆ２に着目・単純化したが、周波数間隔Δｆを有するより多数の周波数成分（キャリア）を同時増幅する回路にも適用でき、同様の効果が得られる。
【図面の簡単な説明】
【図１】  高周波プッシュプル増幅回路の一例構成を示す回路図である。
【図２】  従来技術における相互変調歪の問題を示す周波数分布図である。
【図３】  本発明の一実施形態におけるゲートバイアス回路の構成を示す回路図であり、特に（Ａ）は回路構成を、（Ｂ）はノッチフィルタの合成原理をそれぞれ示す図である。
【図４】  本発明の一実施形態におけるドレインバイアス回路の構成を示す図であり、特に（Ａ）は簡素化された回路を、（Ｂ）はノッチフィルタを有する回路をそれぞれ示す図である。
【符号の説明】
Ｂ１，Ｂ２  バラン、Ｃ，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３，Ｃ４  コンデンサ、Ｌ，Ｌ’，Ｌ１，Ｌ２  インダクタ、Ｑ１，Ｑ２  トランジスタ、Ｒ１  ゲート抵抗、Δｆ  差周波数。
【図１】
0003668150.tif 000002
【図２】
0003668150.tif 000003
【図３】
0003668150.tif 000004
【図４】
0003668150.tif 000005