(57)【特許請求の範囲】
【請求項１】
多項式データを記憶しているメモリを有する所定回路をテストする目的で前記所定回路に内蔵される内蔵自己診断回路に用いられ、原始多項式を行う線形帰還シフトレジスタ（ＬＦＳＲ）において、
前記原始多項式の各係数を記憶するＮ（ここで、Ｎは少なくとも１以上）個の記憶素子と、
前記Ｎ個の記憶素子に記憶された各係数と前記メモリから読み出される多項式データを排他的論理和して出力する前記Ｎ個の記憶素子に対応するＮ個の排他的論理和回路と、
前記排他的論理和回路からの出力と前記所定回路で用いられるデータとを入力し、当該データを選択信号に応じて選択的に前記メモリへ出力するＮ個の選択手段と、
テスト動作の可否に応じて前記選択信号を発生し、前記Ｎ個の各選択手段の出力に相応するデータを前記多項式データとして出力するように前記メモリのデータ入／出力を制御する制御手段と、
を備えることを特徴とする線形帰還シフトレジスタ。
【請求項２】
多項式データを記憶しているメモリを有する所定回路をテストする目的で前記所定回路に内蔵される内蔵自己診断回路に用いられ、原始多項式を行う多重入力記号レジスタ（ＭＩＳＲ）において、
前記原始多項式の各係数を記憶するＮ（ここで、Ｎは少なくとも１以上）個の記憶素子と、
前記Ｎ個の記憶素子に記憶された各係数と前記メモリから読み出される多項式データと外部から入力されるデータを排他的論理和して出力する前記Ｎ個の記憶素子に対応するＮ個の排他的論理和回路と、
前記排他的論理和回路からの出力と前記所定回路で用いられるデータとを入力し、当該データを選択信号に応じて選択的に前記メモリへ出力するＮ個の選択手段と、
テスト動作の可否に応じて前記選択信号を発生し、前記Ｎ個の各選択手段の出力に相応するデータを前記多項式データとして出力するように前記メモリのデータ入／出力を制御する制御手段と,
を備えることを特徴とする多重入力記号レジスタ。
【請求項３】
多項式データを記憶しているメモリを有する試験対象回路をテストする目的で前記試験対象回路に内蔵される内蔵自己診断回路（ＢＩＳＴ）において、
多数個の排他的論理和回路と選択手段とからなる第１論理部及び前記メモリの一部である第１メモリを含んで原始多項式を行う線形帰還シフトレジスタ（ＬＦＳＲ）と、
多数個の排他的論理和回路と選択手段とからなる第２論理部及び前記メモリの一部である第２メモリを含んで原始多項式を行う多重入力記号レジスタ（ＭＩＳＲ）と、
前記第１及び第２メモリと前記試験対象回路との間のデータ入出力を制御し、前記第１及び第２論理部の選択手段を制御する選択信号をそれぞれ出力し、前記試験対象回路を制御して前記試験対象回路の演算結果を比較することにより前記テストを行う内蔵自己診断制御部と,
を備えることを特徴とする線形帰還シフトレジスタ，多重入力記号レジスタを用いた内蔵自己診断回路。
【請求項４】
前記内蔵自己診断回路の前記第１メモリ及び前記第２メモリは前記メモリに共有されて用いられることを特徴とする請求項３記載の線形帰還シフトレジスタ，多重入力記号レジスタを用いた内蔵自己診断回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は任意の回路に内蔵され、その回路を自己診断する内蔵自己診断回路に係り、特に,線形帰還シフトレジスタ、多重入力記号レジスタ及びこれらを用いた内蔵自己診断回路に関する。
【０００２】
【従来の技術】
前記内蔵自己診断（ＢＩＳＴ：Built-In Self-Test)回路とは、試験対象になるＬＳＩ、プリント基板或いは装置自体内に内蔵される試験入力印加回路や出力応答判定回路など試験のための回路を意味し、テスタ(tester)を使用せずに試験がなされるようにする。
【０００３】
このようなＢＩＳＴ回路を具現する方法としては、ランダムなパターンを用いて試験パターンを生成し、試験しようとする回路の演算結果を圧縮して最終的に圧縮された結果のみを比較する方法がよく用いられる。前記ＢＩＳＴ回路を具現するために一般に用いられる回路が線形帰還シフトレジスタ（ＬＦＳＲ：Linear Feedback Shift Register)および多重入力記号レジスタ(ＭＩＳＲ：Multiple Input Signature Register)である。
【０００４】
図４は従来のＬＦＳＲを示す回路図であり、原始多項式（特性多項式）の各係数Ｃｉを記憶する記憶素子（２，４，・・・，６及び８）、該当係数と記憶されたデータ及び入力データを排他的論理和して出力する排他的論理和回路（ＸＯＲゲート）（１０，１２，・・，１４及び１６）、及び１ビットのデータを貯蔵するＤフリップフロップ（２０，２２，・・，２４及び２６）から構成されている。
【０００５】
図４に示した従来のＬＦＳＲは疑似ランダムパターンを生成する回路であって、次の数１のような原始多項式(primitive polynomial)を行う。
【０００６】
【数１】
Ｐ＝１＋Ｃ1Ｘ1＋Ｃ2Ｘ2＋・・・＋Ｃn-1Ｘn-1＋ＣnＸn
ここで、Ｃｉは各項の係数であり、ｉは添字を示す。各項の係数が‘１’であれば、図４に示した帰還経路が存在し、係数が‘０’であれば、帰還経路が存在しない。
【０００７】
図５は従来のＭＩＳＲを示す回路図であり、原始多項式（特性多項式）の各係数Ｃｉを記憶する記憶素子（５０，５２，・・・，５４及び５６）、該当係数と記憶されたデータ及び入力データを排他的論理和して出力する排他的論理和回路（ＸＯＲゲート）（３０，３２，・・・，３４及び３６）、及び１ビットのデータを記憶するＤフリップフロップ（４０，４２，・・・，４４及び４６）から構成されている。
【０００８】
図５に示した従来のＭＩＳＲは図４に示した従来のＬＦＳＲと類似する構造を有している。但し、図４に示したＬＦＳＲとは異なり、図５に示したＭＩＳＲは並列にデータ（Ｄ１，Ｄ２，・・・，Ｄｎ−１及びＤｎ）を入力して処理する。
【０００９】
前述した図４に示した従来のＬＦＳＲは、テストしようとする回路の入力数によってそのフリップフロップの数が決定され、図５に示した従来のＭＩＳＲはテストしようとする回路の出力数によってそのフリップフロップの数が決定される。
【００１０】
【発明が解決しようとする課題】
従って、任意の回路に内蔵されてテスト機能を行うＢＩＳＴはＬＦＳＲとＭＩＳＲを用いて具現されるために、テストしようとする回路の入力及び出力数に応じてフリップフロップの数が増加し、結局、ＢＩＳＴの面積がフリップフロップの数の増加に伴い増加する問題点がある。特に、いろんなビットの入力と出力からなる回路に内蔵されるＢＩＳＴは、多くのフリップフロップの実装が要求され、これによりＢＩＳＴの面積オーバーヘッド(area overhead)を加重させる問題点があった。
【００１１】
本発明はかかる従来の問題点を解決するためのもので、その目的は、テストされる回路内に存在するメモリを用いて、テストしようとする回路の入力及び出力の数と関係なくＢＩＳＴの面積の増加を防止する線形帰還シフトレジスタを提供することにある。
【００１２】
本発明の他の目的は、回路内に存在するメモリを用いて、テストしようとする回路の入力及び出力の数と関係なくＢＩＳＴの面積の増加を防止する多重入力記号レジスタを提供することにある。
【００１３】
本発明のさらに他の目的は、前記本発明による線形帰還シフトレジスタ及び多重入力記号レジスタを用いて、テストしようとする回路の入力及び出力の数と関係なくＢＩＳＴの面積の増加を防止する線形帰還シフトレジスタ，多重入力記号レジスタを用いた内蔵自己診断回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の第１の発明は、多項式データを記憶しているメモリを有する所定回路をテストする目的で前記所定回路に内蔵される内蔵自己診断回路に用いられ、原始多項式を行う線形帰還シフトレジスタ（ＬＦＳＲ）において、前記原始多項式の各係数を記憶するＮ（ここで、Ｎは少なくとも１以上）個の記憶素子と、前記Ｎ個の記憶素子に記憶された各係数と前記メモリから読み出される多項式データを排他的論理和して出力する前記Ｎ個の記憶素子に対応するＮ個の排他的論理和回路と、前記排他的論理和回路からの出力と前記所定回路で用いられるデータとを入力し、当該データを選択信号に応じて選択的に前記メモリへ出力するＮ個の選択手段と、テスト動作の可否に応じて前記選択信号を発生し、前記Ｎ個の各選択手段の出力に相応するデータを前記多項式データとして出力するように前記メモリのデータ入／出力を制御する制御手段とを備えることを要旨とする。従って、テストしようとする回路の入力及び出力の数と関係なくＢＩＳＴの面積の増加を防止できる。
【００１５】
請求項２記載の第２の発明は、多項式データを記憶しているメモリを有する所定回路をテストする目的で前記所定回路に内蔵される内蔵自己診断回路に用いられ、原始多項式を行う多重入力記号レジスタ（ＭＩＳＲ）において、前記原始多項式の各係数を記憶するＮ（ここで、Ｎは少なくとも１以上）個の記憶素子と、前記Ｎ個の記憶素子に記憶された各係数と前記メモリから読み出される多項式データと外部から入力されるデータを排他的論理和して出力する前記Ｎ個の記憶素子に対応するＮ個の排他的論理和回路と、前記排他的論理和回路からの出力と前記所定回路で用いられるデータとを入力し、当該データを選択信号に応じて選択的に前記メモリへ出力するＮ個の選択手段とテスト動作の可否に応じて前記選択信号を発生し、前記Ｎ個の各選択手段の出力に相応するデータを前記多項式データとして出力するように前記メモリのデータ入／出力を制御する制御手段とを備えることを要旨とする。従って、テストしようとする回路の入力及び出力の数と関係なくＢＩＳＴの面積の増加を防止できる。
【００１６】
請求項３記載の第３の発明は、多項式データを記憶しているメモリを有する試験対象回路をテストする目的で前記試験対象回路に内蔵される内蔵自己診断回路（ＢＩＳＴ）において、多数個の排他的論理和回路と選択手段とからなる第１論理部及び前記メモリの一部である第１メモリを含んで原始多項式を行う線形帰還シフトレジスタ（ＬＦＳＲ）と、多数個の排他的論理和回路と選択手段とからなる第２論理部及び前記メモリの一部である第２メモリを含んで原始多項式を行う多重入力記号レジスタ（ＭＩＳＲ）と、前記第１及び第２メモリと前記試験対象回路との間のデータ入出力を制御し、前記第１及び第２論理部の選択手段を制御する選択信号をそれぞれ出力し、前記試験対象回路を制御して前記試験対象回路の演算結果を比較することにより前記テストを行う内蔵自己診断制御部とを備えたことを要旨とする。従って、テストしようとする回路の入力及び出力の数と関係なくＢＩＳＴの面積の増加を防止できる。
【００１７】
請求項４記載の第４の発明は、前記内蔵自己診断回路の前記第１メモリ及び前記第２メモリは前記メモリに共有されて用いられることを要旨とする。従って、テストしようとする回路の入力及び出力の数と関係なくＢＩＳＴの面積の増加を防止できる。
【００１８】
【発明の実施の形態】
以下、本発明によるＬＦＳＲ、ＭＩＳＲ及びこれらを用いたＢＩＳＴ回路の構成及び動作を添付図面を参照して説明する。
【００１９】
図１は本発明によるＬＦＳＲの回路図であり、多数個の記憶素子（６０，６２，６４，・・，６６及び６８）と、多数個の排他的論理和回路（７０，７２，７４，・・・，７６及び７８）と、多数個のマルチプレクサ（８０，８２，８４，・・・，８６及び８８）（選択手段）と、メモリ９０とから構成されている。なお、前記多数個の記憶素子（６０，６２，６４，・・，６６及び６８）と多数個の排他的論理和回路（７０，７２，７４，・・・，７６及び７８）とは、１体１に対応して配設されている。
【００２０】
図１に示したようなメモリ９０の各セルは図４に示したＬＦＳＲの１ビットデータを記憶するＤフリップフロップのような順次素子(sequential element)の役目を果たし、図１に示したようなＬＦＳＲは図４に示したＬＦＳＲと同一の排他的論理和及び帰還経路を有する。
【００２１】
図１に示した記憶素子（６０，６２，６４，・・，６６及び６８）は前述の数１の原始多項式（特性多項式）の各係数を記憶し、これを該当の排他的論理和回路（７０，７２，７４，・・，７６または７８）へ出力する。ｎ個の排他的論理和回路（７０，７２，７４，・・・，７６及び７８）のそれぞれは、対応する記憶素子（６０，６２，６４，・・・，６６または６８）に記憶された係数とメモリ９０から読み出される多項式データＤＯとを排他的論理和して該当のマルチプレクサ（８０，８２，８４，・・，８６または８８）へ出力する。
【００２２】
前記ｎ個のマルチプレクサ（８０，８２，８４，・・・，８６及び８８）のそれぞれは、前記ｎ個のマルチプレクサに対応する排他的論理和回路（７０，７２，７４，・・・，７６または７８）の出力と本発明によるＬＦＳＲの用いられる回路（試験対象回路１６０（図３参照））で使用されるデータとを入力し、該入力されたデータを制御部（図示せず）（制御手段）から発生される選択信号Ｓ１に応じてメモリ９０へ選択的に出力する（ＤＩ）。制御部（図示せず）はＢＩＳＴモードでなく正常モードの場合、データバスに連結されているノーマルデータがメモリ９０へ出力されるようにし、ＢＩＳＴ動作が実行されると、該当する排他的論理和の結果がメモリ９０へ出力されるように選択信号（Ｓ１）を発生してシフトチェーンを構成させる。
【００２３】
ここで、制御部がメモリ９０のアドレスを発生する方法としては、マルチプレクサを通して正常動作と区分されるアドレスを生成する方法があり、マルチプレクサなしでアドレス生成論理回路をリセットして常時‘０’番地をＢＩＳＴ動作時に使用するようにすることもできる。
【００２４】
図２は本発明によるＭＩＳＲの回路図であり、多数個の記憶素子（１００，１０２，１０４，・・・，１０６及び１０８）、多数個の排他的論理和回路（１１０，１１２，１１４，・・・，１１６及び１１８）、及び多数個のマルチプレクサ（１２０，１２２，１２４，・・，１２６及び１２８）、及びメモリ１３０から構成されている。なお、前記多数個の記憶素子（１００，１０２，１０４，・・・，１０６及び１０８）と多数個の排他的論理和回路（１１０，１１２，１１４，・・・，１１６及び１１８）とは、１体１に対応して配設されている。
【００２５】
図２に示したＭＩＳＲは、排他的論理和回路（１１０，１１２，１１４，・・・，１１６及び１１８）に入力がもう一つ追加されることを除いては図１に示されたＬＦＳＲと同一の構造及び動作を行う。即ち、ＭＩＳＲの特性上、各排他的論理和回路は並列に入力されるデータ（Ｄ１，Ｄ２，Ｄ３，・・・，Ｄｎ−１またはＤｎ）と該当記憶素子に記憶された係数とメモリ１３０から出力されるデータＤＯとを排他的論理和して該当マルチプレクサへ出力する。前記ｎ個のマルチプレクサ（１２０，１２２，１２４，・・，１２６及び１２８）のそれぞれは、前記ｎ個のマルチプレクサに対応する排他的論理和回路（１１０，１１２，１１４，・・・，１１６及び１１８）の出力と本発明によるＭＩＳＲの用いられる回路（試験対象回路１６０（図３参照））で使用されるデータとを入力し、該入力されたデータを制御部（図示せず）から発生される選択信号Ｓ２に応じてメモリ１３０へ選択的に出力する（ＤＩ）。制御部（図示せず）はＢＩＳＴモードでなく正常モードの場合、データバスに連結されているノーマルデータがメモリ１３０へ出力されるようにし、ＢＩＳＴ動作が実行されると、該当する排他的論理和の結果がメモリ１３０へ出力されるように選択信号（Ｓ２）を発生してシフトチェーンを構成させる。
【００２６】
図３は本発明によるＢＩＳＴの回路図であり、第１メモリ１５２および第１論理部１５４からなるＬＦＳＲ１５０と、第２メモリ１７４および第２論理部１７２からなるＭＩＳＲ１７０と、試験対象回路１６０（多項式データを記憶しているメモリを有する所定回路または多項式データを記憶しているメモリを有する試験対象回路）と、ＢＩＳＴ制御部１８０とから構成されている。
【００２７】
図３に示したＬＦＳＲ１５０は図１に示した本発明によるＬＦＳＲに対応し、ＭＩＳＲ１７０は図１に示した本発明によるＭＩＳＲに対応する。即ち、第１メモリ１５２と第１論理部１５４は図１に示したメモリ９０と排他的論理和回路（ＸＯＲゲート）（７０，７２，・・・，７８）及びマルチプレクサ（８０，８２，・・・，８８）に対応する。第２メモリ１７４と第２論理部１７２は図２に示したメモリ１３０と排他的論理和（ＸＯＲゲート）（７０，７２，・・・，７８）及びマルチプレクサ（１２０，・・・，１２８）に対応する。ＢＩＳＴ制御部１８０は、第１及び第２メモリ１５２，１７４と試験対象回路１６０との間のデータ入出力を制御し、第１及び第２論理部１５４，１７２のマルチプレクサを制御する選択信号（Ｓ１，Ｓ２）をそれぞれ出力する。また、ＢＩＳＴ制御部１８０は、試験対象回路１６０を制御して当該試験対象回路１６０の演算結果を比較することにより、テスト機能を行う。前記第１及び第２メモリ１５２，１７４はＢＩＳＴの含まれる回路（試験対象回路１６０）のメモリを共有して一つのメモリとして使用することもできる。なお、前記第１及び第２メモリ１５２，１７４はＢＩＳＴの含まれる回路（試験対象回路１６０）のメモリの一部である。
【００２８】
【発明の効果】
以上説明したように、本発明によるＬＦＳＲ，ＭＩＳＲ及びこれらを用いたＢＩＳＴ回路は、テストしようとする回路に内蔵されたメモリで具現されたＬＦＳＲ及びＭＩＳＲを用いてその回路をテストすることにより、テストしようとする回路の入力及び出力の数と関係なくＢＩＳＴの面積の増加を防止する効果を奏する。
【図面の簡単な説明】
【図１】本発明によるＬＦＳＲの回路図である。
【図２】本発明によるＭＩＳＲの回路図である。
【図３】本発明によるＢＩＳＴの回路図である。
【図４】従来のＬＦＳＲを示す回路図である。
【図５】従来のＭＩＳＲを示す回路図である。
【符号の説明】
６０，６２，・・，６８，１００，１０２・・・，１０８  記憶素子
７０，７２，・・，７８，１１０，１１２・・・，１１８  排他的論理和回路
８０，８２，・・，８８，１２０，１２２・・，１２８  マルチプレクサ
９０，１３０  メモリ
１５０  ＬＦＳＲ
１５２  第１メモリ
１５４  第１論理部
１７０  ＭＩＳＲ
１７２  第２論理部
１７４  第２メモリ
１６０  試験対象回路
１８０  ＢＩＳＴ制御部
【図１】
0003652845.tif 000002
【図２】
0003652845.tif 000003
【図３】
0003652845.tif 000004
【図４】
0003652845.tif 000005
【図５】
0003652845.tif 000006