(57)【特許請求の範囲】
【請求項１】
平衡信号線路対構成において用いる集積回路であって、
１以上の集積トランジスタスイッチ（Ｑ1、Ｑ２）の制御されたチャネルと直列に接続された１以上の集積ユニットキャパシタ（Ｃ1、Ｃ２）の複数のキャパシタ／スイッチコンビネーションを有し、これらコンビネーションは並列に接続され、前記トランジスタスイッチの少なくとも１つは、レジスタ（１４）のビット出力（１６，１８，２０，…，Ｎ）につながった制御ゲートを有し、
前記平衡信号線路対構成のキャパシタンスは、どのワードが前記レジスタに記録されるかに依存しており、少なくとも１つの前記コンビネーションの集積ユニットキャパシタ（Ｃ1，Ｃ2）は平衡信号線路対（２，４）につながり、前記複数のコンビネーションの各々は２つの並行ブランチを有し、各ブランチは各集積トランジスタスイッチ（Ｑ1、Ｑ２）に直列に接続されており、各ブランチの各集積トランジスタスイッチ（Ｑ1、Ｑ２）は共通に接続された制御ゲートを有することを特徴とする集積回路。
【請求項２】
前記コンビネーションに対応する制御ゲートが前記レジスタのビット出力の少なくとも１つに接続されることを特徴とする請求項１記載の集積回路。
【請求項３】
前記コンビネーションはそれぞれ、バイナリ重み付けとユニット重み付けからなる群から選択される重み付け方式を用いて重み付けされることを特徴とする請求項２記載の集積回路。
【請求項４】
前記キャパシタおよび前記トランジスタスイッチの間のノードが対応する抵抗を介して接地へと接続されることを特徴とする請求項１記載の集積回路。
【請求項５】
少なくとも１つ前記コンビネーションの前記集積ユニットキャパシタは前記平衡信号線路対につながり、少なくとも１つのコンビネーションは、直列に接続された集積ユニットキャパシタとトランジスタを含む第１および第２のブランチからなり、第１および第２ブランチは、前記集積ユニットキャパシタが前記平衡信号線路対の各々に直接接続するように並列に接続されることを特徴とする請求項１記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路デバイスに関し、特に、集積回路内の可変キャパシタに関する。
【０００２】
【従来の技術】
集積回路は離散的なデザインと比較して、多くの性能上の利点を発揮する。しかし、製造時のプロセスパラメータの変動によって、設計とは異なるような周波数応答を発生させてしまう。また、離散的要素の中には伝統的な相補的金属酸化物半導体（ＣＭＯＳ）技術によって有効に集積することが難しいものがある。
【０００３】
そのような要素の例として、バラクター（varactor）（すなわち、バラクターダイオード、可変容量ダイオード）がある。これは印加電圧に従ってキャパシタンスが変化するような素子である。バラクターは、ＬＣベースの電圧制御発振器（ＶＣＯ）のようなデバイスに対し同調制御を提供する。バラクターに対する一般的なメトリックスとしては品質ファクタ（Ｑ）および同調レンジ(tuning range)があり、これら可変キャパシタンスデバイスの多くは離散的コンポーネントとして流通している。
【０００４】
【発明が解決しようとする課題】
しかし、集積が進むにつれ、高性能で、かつ、一般的なＣＭＯＳ技術に容易に集積可能なバラクターダイオードのような可変キャパシタンス素子が利用可能なのが望ましい。
【０００５】
【課題を解決するための手段】
本発明は、特許請求の範囲記載の集積回路により上記課題を解決する。一実施例において、集積トランジスタスイッチの制御されたチャネルと直列につながった集積ユニットキャパシタの複数のコンビネーションを有する集積回路を提供する。この直列接続されたキャパシタとスイッチのコンビネーションは、並列に接続され、制御ゲートラインを有するスイッチが制御ラインによってレジスタのビット出力へとつながる。
【０００６】
可変キャパシタのキャパシタンスは、レジスタに記憶されたワードに依存する。キャパシタおよびスイッチのコンビネーションの異なる数のコントロールゲートが各ビット出力へと接続され、その番号は、例えば、バイナリ重み付け方式（binary weighting scheme）あるいはユニット重み付け方式（unit weighting scheme）を用いて重み付けされる。実施例に従うと、可変キャパシタが平衡信号ライン対へとつながり、キャパシタおよびスイッチのコンビネーションは、その平衡信号ライン対の１つのラインへと接続された２つのキャパシタの間に接続されたスイッチからなる。キャパシタとスイッチの間のノードは、対応するレジスタを介して接地へと接続される。このような構成は、高度に線形であり、偶数次ひずみ（even order distortion）を削減することができる。また、このような構成は、品質ファクタ（Ｑ）を改善する。
【０００７】
【発明の実施の形態】
代替実施例に従うと、キャパシタおよびスイッチのコンビネーションが直列でつながるユニットキャパシタとスイッチを含む第１および第２ブランチを含むように、少なくとも１つの可変キャパシタが平衡信号ライン対へとつながる。これら２つのブランチは、キャパシタがライン対の対応する１つへと直接つながるように並列でつながる。この構成において、閉じたスイッチと開いたスイッチの間にキャパシタンスにおける大きな範囲の変異を得ることができる。
【０００８】
本発明の実施例に従う集積回路構成は、デバイスの制御ライン上のノイズに対する感受性を減らすことができる。制御ラインに加えられ、従ってスイッチの制御ゲートへと加えられる電圧における変異は、閉じた場合のスイッチの抵抗値を変えるが、インピーダンスの容量性部分の値には少ししか影響を与えない。また、集積回路を製造するプロセスの特性により、個々のユニットキャパシタのキャパシタンスが一定となり、キャパシタンスの線形性が改善される。本発明の実施例に従うキャパシタは、一度正確にトリミングする必要がある回路（例えば、フィルタ）、および電圧制御発振器（ＶＣＯ）のような可変キャパシタンスを必要とする回路において有用である。
【０００９】
以下の説明において類似しているコンポーネントは理解を容易にするため同じ参照符号で説明している。特定の機能、構成に基づいて説明するが、当業者は本発明の範囲を離れずに他の構成が有用であることを認識できるであろう。
【００１０】
本発明の実施例は、集積トランジスタスイッチの制御されたチャネルと直列につながった集積ユニットキャパシタの複数のコンビネーションからなる集積可変キャパシタを備える。この直列接続されたキャパシタおよびスイッチのコンビネーションは並列につながり、スイッチは、制御ラインを介してレジスタのビット出力につながった制御ゲートを備える。この方式により、可変キャパシタのキャパシタンスがレジスタに記憶されたワードが何であるかに依存することとなる。
【００１１】
デジタル同調された可変キャパシタはスイッチと直列なユニットキャパシタのコンビネーションを備える。このコンビネーションが２ポートのネットワークないし構成であった場合、理想的には、スイッチが開（オフ）である場合インピダンス（Ｚ）は∞（無限大）であり、スイッチが閉（オン）である場合、１／ｊωＣunitである。ここで、ωは、角周波数［ラジアン／秒］であり、Ｃunitは、キャパシタ／スイッチコンビネーションのキャパシタンス（即ち、ユニットキャパシタンス）である。
【００１２】
このコンビネーションを用いて、本発明の実施例は、キャパシタバンクのような構成を作る。特定のアプリケーションによっては異なる重み付け方式を用いた方がよいが、バイナリ重み付けまたはユニット重み付けが好ましい。例えば、Ｎビット制御ワードの場合、２Nの可能性のあるキャパシタの値がある。具体的には、インピーダンスは、
Ｚ＝１／ｊωＭＣunit
で与えられる。ここで、Ｍは、デコードされたバイナリワードを表す。
【００１３】
このような理想的な振る舞いからの偏移は、主に２つのメカニズムから発生する。即ち、スイッチの有限「オン」レジスタンスと、およびスイッチとユニットキャパシタからの寄生キャパシタンスのメカニズムである。この有限「オン」レジスタンスは、キャパシタンスの品質ファクタ（Ｑ）に影響を与える。この品質ファクタは、一般にネットワークのレジスタンスにより分割されたネットワークのリアクタンスの大きさとして定められ、
Ｑc＝Ｘc／Ｒon＝１／（ωＣＲon）
で与えられる。ここで、Ｘcは、キャパシタネットワークのリアクタンスであり、Ｃはキャパシタのキャパシタンスであり、Ｒonは、ネットワークにおけるスイッチの「オン」レジスタンスである。
【００１４】
図１は、本発明の一実施例に従う理想的でないネットワークないし構成の単一ポート表現である。この構成は、スイッチ１、ユニットキャパシタンスＣunit、生来的な寄生キャパシタンスＣparを含む。この寄生キャパシタンスＣparは、スイッチが開（オフ）であるときのこの構成のキャパシタンスに対する、スイッチが閉（オン）であるときのこの構成のキャパシタンスの比に対して影響を与える。理想的にはこの比は無限大である。
【００１５】
動作において、スイッチ１が閉の場合、この構成は、ユニットキャパシタンスＣunitを示す。しかし、スイッチ１が開の場合、この構成は、
Ｃ＝ＣparＣunit／（Ｃpar＋Ｃunit）＝非ゼロ
と定められるキャパシタンスを表す。
【００１６】
寄生キャパシタンスＣparは、例えば、ユニットキャパシタの底側のプレートから、およびスイッチから生成される。金属酸化物半導体（ＭＯＳ）デバイスの場合、スイッチが大きいと、スイッチが閉の場合に低いレジスタンスを与え、従って、より高いキャパシタの品質ファクタ（Ｑ）を与える。しかし、大きなデバイスは寄生キャパシタンスＣparをも増やし、これはキャパシタの同調レンジに制限を与える。
【００１７】
図２は、比較的高い線形性および高いＱを必要とするアプリケーションに適したスイッチ／キャパシタコンビネーションの本発明の実施例に従う回路図を示す。このネットワークないし構成において、ユニットキャパシタＣ1 およびＣ2 は、平衡入力２および４の間に接続される。平衡入力構成においては、平衡入力電圧ないし電流は各入力ポートにて加えられたシングルエンドの電圧ないし電流の間の差として定められ、これは各ポートに加えられたそのシングルエンドの電圧ないし電流の合計が一定に保持されるようなものである。
【００１８】
図２に示したネットワークないし構成において、トランジスタＱ1のソース−ドレインチャネル（例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ））がユニットキャパシタＣ1およびＣ2の間につながれる。大きなレジスタＲDC1およびＲDC2は、ソースおよびＤＣ電位がオーバドライブ電圧を増やし、トランジスタＱ1のオン抵抗を減らすようにセットされる。これらレジスタは、トランジスタＱ1のキャパシタ品質ファクタ（Ｑ）の劣化を防ぐように大きく作られる。
【００１９】
図２に示した構成のトポロジーは、少なくとも２つの理由により高度に線形である。第一に、トランジスタＱ1のような低いオン抵抗を有する大きなトランジスタデバイスを用いることは、そのＭＯＳデバイスをまたがる電圧の暴走（エクスカージョン）を減らす。第二に、もしこの構成が作動的に駆動されれば、このデバイス、従ってこのネットワークの偶数値ひずみは相当に減らすことができる。しかし、このトポロジはある程度制限された同調レンジを有する。
【００２０】
図３は、図２の構成の理論的な理想表現を示してあり、寄生キャパシタンス（Ｃpar）を用いてトポロジを示してある。この構成のオフキャパシタンスに対するオンキャパシタンスの比は、
比＝（Ｃpar＋Ｃunit）／Ｃpar
として示される。
【００２１】
図２〜３に示した構成の品質ファクタＱは、図１のシングルキャパシタ、シングルスイッチの例に示した構成よりも高い。図３の構成のトポロジにおいて、半回路によってスイッチのオン抵抗を等しく２つの部分に分割することができる。各部分は同じリアクタンスとなり、従ってファクタ２で品質ファクタＱを増やす。
【００２２】
図４は、より広い同調レンジを必要とするが上述した構成よりも線形性の必要条件がよりストリンジェントではないようなアプリケーションに適したスイッチ／キャパシタコンビネーションの本発明の一実施例に従う回路図である。この構成において、キャパシタＣ1 は平衡入力につながり、ＭＯＳＦＥＴスイッチＱ1 を通して平衡入力４へとつなっている。キャパシタＣ2 は平衡入力４と直接つながっており、ＭＯＳＦＥＴスイッチＱ2 を通して平衡入力２へとつながっている。ＭＯＳＦＥＴＱ1 およびＱ2 のゲートは共通端子へとつながっている。ここで、ＭＯＳＦＥＴＱ2 およびキャパシタＣ2 は、平衡ライン構成を維持するのに必要であることに留意されたい。
【００２３】
図２に示した構成に対応する大きなレジスタは、この構成においては必要ではないが、例えば、スタートアップ時に初期電荷共有（initial charge sharing）を防ぐために有用である。図４における構成のトポロジーのデバイスは、外部のネットワークサーキットリへとＤＣ接続され、従って、設計時においてこの外部ネットワークがキャパシタ構成のスイッチ性能を増強ないし最大化するために注意すべきである。
【００２４】
図５は、図４の構成の理論的に理想的な表現を示してあり、トポロジーは寄生キャパシタンスＣparによって示してある。ここで、キャパシタの寄生キャパシタンスＣcpとデバイスの寄生キャパシタンスＣdpとの間で区別していることに留意されたい。
【００２５】
この構成のオフキャパシタンスに対するオンキャパシタンスの比は、
0003699301.tif 000002
で示される。
【００２６】
ここで、分子において、項２Ｃunitが現れている、なぜなら、この構成は平衡ライン構成であるからである。分母において、項Ｃdpは分離して現れている。なぜならこのデバイスの寄生キャパシタンスはユニットキャパシタによってもはやシールドされていないからである（このことは、図２の構成のトポロジーとは対照的である）。この構成の品質ファクタＱは、図１で示したシングルキャパシタ、シングルスイッチの構成と同じにとどまる。
【００２７】
図６は、キャパシタ／スイッチ構成のバンク（例えば、図２に示した複数のユニットキャパシタ／スイッチコンビネーション）を含む本発明の一実施例に従う集積回路を示してある。平衡入力には平衡信号ライン対８，１０の一方のライン８と並列に接続される。また、平衡入力４は平衡信号ライン対８，１０の他方のライン１０に並列に接続される。
【００２８】
トランジスタスイッチＱ１のゲートはバイナリ重み付けされたグループにおけるレジスタ１４の出力につながっている。例えば、１つのゲートが出力１６へとつながり、２つのゲートが出力１８へとつながり、３つのゲートが出力２０へとつながっている。平衡ライン対８，１０により見られるキャパシタンスは従って、レジスタ１４に記憶されたワードにより制御される。
【００２９】
図７は、キャパシタ／スイッチ構成のバンク（例えば、図４の複数のユニットキャパシタ／スイッチコンビネーション）を含む本発明の一実施例に従う集積回路を示している。トランジスタスイッチＱ１，Ｑ２のゲートは、バイナリ重み付けされたグループにてレジスタ１４の出力につながっている。これは図６に示した構成と類似している。図７に示したキャパシタバンク構成は、いかなるキャパシタベースの回路の周波数応答を同調するのに有用である。例えば、この構成にデジタル電圧制御発振器（ＶＣＯ）を取り入れるのは可能である。
【００３０】
必要とされる品質ファクタＱと（キャパシタの底側プレートの）寄生容量Ｃparに従って、図４（および図７）に示したキャパシタ／スイッチ構成は１０倍以上の同調レンジを提供する。同調可能フィルタは通常、低い周波数で動作し線形性の問題に悩まされるアクティブ設計である。しかし、図３（および図６）に示したデジタルキャパシタバンクは、無線テレフォニー（移動体電話など）のような高周波数で線形性が高いアプリケーションに対して同調可能フィルタを提供する。
【００３１】
一般に、個々のユニットキャパシタのキャパシタンスは公称キャパシタンスに関連してしばしばあまり正確ではないが、集積回路製造のプロセスの特性によって、個々のユニットキャパシタのキャパシタンスは一定となる。具体的には、対応するインクリメント（増分）レジスタ値のインクリメントキャパシタンスは線形性機能を改善する。
【００３２】
本発明に従う構成は、一度トリミングする必要が通常ある回路において有用であり、即ち、コンポーネント値が一度良好に調整する必要がある回路（例えば、フィルタ）にて有用である。また、本発明の実施例に従う構成は、通常可変キャパシタンスを必要とするような回路、例えば、電圧制御発振器（ＶＣＯ）を含む回路にて有用である。
【００３３】
本発明に従う回路構成は、ＭＯＳ技術を用いる実装に有用である。例えば、サブミクロンＭＯＳ技術は低いオン抵抗で寄生キャパシタンスが減っているスイッチを提供し、例えば、周波数が約９００ＭＨｚにおいて品質ファクタＱが約５０である同調可能な可変キャパシタンスキャパシタを可能とする。
【００３４】
本発明の実施例に従う構成は、デバイスの制御ライン上のノイズに対する感受性を減らす。ＭＯＳスイッチの制御ライン、従って制御ゲートに加えられた電圧における変異は、そのオンスイッチのオン抵抗の値を変える。これらの変異はインピーダンスの容量性部分の値に対して非常にわずかしか影響を与えない。
【００３５】
高い品質ファクタＱの実装のため、回路の動作周波数から伝送ゼロ位置は遠くに配置される。伝送ゼロ位置における変異は、ネットワークの位相応答に対して小さい変異しか貢献せず、全体の応答の大きさに対しては実質変異に影響を与えない。このことは、制御電圧が動作周波数を決める支配的極の位置に直接影響を与えるような、バラクターダイオードを用いる伝統的な実装とは対照的である。従って、本発明の実施例に従う構成は、大量のノイズが信号ライン上に存在するようなアプリケーションにおいて有利である。
【図面の簡単な説明】
【図１】本発明の一実施例に従う理想的でないネットワークないし構成の単一ポート表現の回路図。
【図２】本発明に従う高い品質ファクタ（Ｑ）および高い線形性のアプリケーションに適した回路図。
【図３】寄生容量を示した図２の回路図の理論的表現。
【図４】本発明に従う大きな同調レンジを有する回路図。
【図５】寄生容量を示す図４の回路図の理論的表現。
【図６】図２の回路図を備えるキャパシタを用いるキャパシタバンクの回路図。
【図７】図４の回路図を備えるキャパシタを用いるキャパシタバンクの回路図。
【符号の説明】
１  スイッチ
２，４  平衡入力
８、１０  平衡信号ライン対
１４  レジスタ
【図１】
0003699301.tif 000003
【図２】
0003699301.tif 000004
【図３】
0003699301.tif 000005
【図４】
0003699301.tif 000006
【図５】
0003699301.tif 000007
【図６】
0003699301.tif 000008
【図７】
0003699301.tif 000009