(57)【特許請求の範囲】
【請求項１】
少なくとも表面に半導体層を有する半導体基板と、
前記半導体基板に設けられた絶縁膜と、
前記半導体層の主領域である第1の領域に形成された能動素子と、
前記絶縁膜の一部が開口され、能動素子の一部が露出したコンタクト孔と、
前記コンタクト孔と電気的に接続される前記能動素子の電極と、
前記第1の領域の周囲に位置する第2の領域に設けられ、前記半導体基板表面から前記半導体基板の裏面に到達する貫通領域と、
前記貫通領域に設けられ、前記半導体基板から裏面に渡り設けられ、前記能動素子が形成された第1の領域と電気的に分離された貫通電極と、
前記半導体基板の表面に設けられ、前記貫通電極と電気的に接続された表面電極と、
前記能動素子の電極と前記表面電極とが電気的に接続される配線を介して、前記能動素子の一部の電位が前記第2の領域の裏面に設けられることを特徴とした半導体装置。
【請求項２】
前記配線が設けられる支持手段は、ガラスエポキシ基板、セラミック基板、絶縁処理された金属基板、フェノール基板またはシリコン基板から成る請求項１に記載の半導体装置。
【請求項３】
前記貫通電極は、金属材料からなり、前記貫通領域に埋め込まれる請求項１に記載の半導体装置。
【請求項４】
前記支持手段と前記半導体基板との間には、硬化時に収縮する接着性の樹脂層が充填される請求項２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特に、半導体装置のチップ面積と、半導体装置をプリント基板等の実装基板上に実装する実装面積との比率で表す実装有効面積率を向上させ、高機能化した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般的にシリコン基板上にトランジスタ素子が形成された半導体装置は、図８に示すような構成が用いられる。１はシリコン基板、２はシリコン基板１が実装される放熱板等のアイランド、３はリード端子、及び４は封止用の樹脂である。
トランジスタ素子が形成されたシリコン基板１は、図８に示すように、銅ベースの放熱板等のアイランド２に半田等のろう材５を介して固着実装され、シリコン基板１の周辺に配置されたリード端子３にトランジスタ素子のベース電極、エミッタ電極がボンディングワイヤーで電気的に接続されている。コレクタ電極に接続されるリード端子はアイランドと一体に形成されており、シリコン基板をアイランド上に実装することで電気的に接続された後、エポキシ樹脂等の熱硬化型樹脂４によりトランスファーモールドされる。
【０００３】
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等の実装基板に実装され、実装基板上に実装された他の半導体装置、回路素子と電気的に接続され所定の回路動作を行うための一部品として取り扱われる。
図９は、実装基板上に半導体装置を実装したときの断面図を示し、２０は半導体装置、２１、２３はベース又はエミッタ電極用のリード端子、２２はコレクタ用のリード端子、３０は実装基板である。
【０００４】
実装基板３０上に半導体装置２０が実装される実装面積は、リード端子２１、２２、２３とそのリード端子と接続される導電パッドで囲まれた領域によって表される。実装面積は半導体装置２０内のシリコン基板（半導体チップ）面積に比べ大きく、実際に機能を持つ半導体チップの面積に比べ実装面積の殆どはモールド樹脂、リード端子によって取られている。
【０００５】
【発明が解決しようとする課題】
ところで、実際に機能を持つ半導体チップ面積と実装面積との比率を有効面積率として考慮すると、樹脂モールドされた半導体装置では有効面積率が極めて低いことが判る。有効面積率が低いことは、実装面積の殆どが機能を有する半導体チップとは直接関係のないデッドスペースとなり、実装基板３０の高密度小型化の妨げとなる。
【０００６】
特に、この問題はパッケージサイズが小さい半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格であるＳＣ−７５Ａ外形に搭載される半導体チップの最大サイズは、図１０に示すように、０．４０mm×０．４０mmが最大である。この半導体チップを図８の如く樹脂モールドすると半導体装置の全体のサイズは、１．６mm×１．６mmとなる。この半導体装置のチップ面積は０．１６mm2 で、半導体装置を実装する実装面積は半導体装置の面積とほぼ同様として考えて、２．５６mm2 であるため、この半導体装置の有効面積率は約６．２５％となり、実装面積の殆どが機能を持つ半導体チップ面積と直接関係のないデットスペースとなっている。
【０００７】
近年の電子機器、例えば、パーソナルコンピュータ、電子手帳等の携帯情報処理装置、８ｍｍビデオカメラ、携帯電話、カメラ、液晶テレビ等において用いられる実装基板は、電子機器本体の小型化に伴い、その内部に使用される実装基板も高密度小型化の傾向にある。
しかし、上記の半導体装置では、デットスペースが大きいため、小型化の妨げとなっていた。
【０００８】
ところで、有効面積率を向上させる先行技術として特開平３−２４８５５１号公報（図１１）がある。この先行技術は、実装面積をできるだけ小さくするために、半導体チップ４０のベース、エミッタ、及びコレクタ電極と接続するリード端子４１、４２、４３を樹脂モールド４４の側面より外側に導出させず、樹脂モールド４４側面と同一面となるように形成することが記載されている。
【０００９】
この構成によれば、リード端子４１、４２、４３の先端部分が導出しない分だけ実装面積を小さくすることができるが、デッドスペースの大きさはあまり改善されない。
また、上記の半導体装置では、ワイヤ接続工程、モールド樹脂の射出成形工程を必要とし、材料コスト面及び製造工程が煩雑となり、製造コストを低減できない課題がある。
【００１０】
有効面積率を最大限大きくするには、上記したように、半導体チップを直接実装基板上に実装すれば有効面積率が最大となる。
半導体チップを実装基板等の基板上に実装する一つの先行技術として、例えば、特開平６−３３８５０４号公報（図１２）に示すように、半導体チップ４５上に複数のバンプ電極４６を形成したフリップチップを実装基板４７にフェイスダウンボンディングする技術が知られている。この先行技術は、通常、ＭＯＳＦＥＴ等、シリコン基板の同一主面にゲート（ベース）電極、ソース（エミッタ）電極、ドレイン（コレクタ）電極が形成され、電流或いは電圧のパスが横方向に形成される比較的発熱量の少ない横型の半導体装置に主に用いられる。
【００１１】
しかし、トランジスタデバイス等のようにシリコン基板が電極の一つとなり、各電極が異なる面に形成され電流のパスが縦方向に流れる縦型の半導体装置では、上記のフリップチップ技術を使用することは困難である。
本発明は、上述した事情に鑑みて成されたものであり、半導体チップと接続される金属製リード端子、及び封止用モールド樹脂を必要とせず、従来、半導体チップが製造される半導体ウエハーを半導体装置の外観パッケージとしてもちいて、半導体チップ面積と実装基板上に実装する実装面積との比率である有効面積率を最大限向上させ、実装面積のデットスペース最小限小さくし、高機能、且つ接続信頼性に優れた半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題は、回路素子と、前記回路素子と接続する複数の電極がその主面に設けられた半導体基板と、前記半導体基板と同じ材料のブロックからなり、前記ブロックはその一部領域に前記ブロックを貫通する金属層が埋めこまれており、かつ前記半導体基板の周辺に、前記半導体基板と一定間隔離間して配置された複数の外部接続用電極と、前記電極と前記外部接続用電極とを電気的に接続するための配線パターンをその主面に有し、前記半導体基板及び前記外部接続用電極と対向して配置された配線基板と、前記配線パターンと前記半導体チップの電極及び前記外部接続用電極とを電気的に接続し、かつ前記半導体基板と前記配線基板との間に空間が形成されるように設けられた接続手段とを有することを特徴とする半導体装置により解決し、
前記金属層は、前記電極と同じ材料よりなることを特徴とする本発明に係る半導体装置により解決し、
前記空間内に、熱硬化性の絶縁樹脂が充填されたことを特徴とする本発明に係る半導体装置により解決し、
回路素子を形成するための第１の領域と、前記第１の領域の周辺に、前記第１の領域と一定間隔離間して配置された複数の第２の領域とをその主面に有する半導体基板の上面に、エピタキシャル層を形成する工程と、前記第２の領域の一部に、前記半導体基板及び前記エピタキシャル層を貫通する溝を形成する工程と、前記第１の領域の前記エピタキシャル層上に回路素子を形成する工程と、前記回路素子に用いるための電極を前記第１の領域の前記エピタキシャル層の表面に形成する工程と、前記第２の領域の前記溝に、金属層を充填する工程と、その主面に、前記電極と前記外部接続用電極とを電気的に接続するための配線パターンを有する配線基板を用意する工程と、前記配線パターンと前記電極及び前記外部接続用電極との間に接続手段を形成して、前記配線パターンと前記電極及び前記外部接続用電極とを電気的に接続するとともに、前記配線基板と前記半導体基板との間にある空間を形成する工程と、前記第１の領域と前記第２の領域との境界の前記半導体基板にスリットを形成して、前記第１の領域の前記半導体基板と前記第２の領域の前記半導体基板とを電気的に分離し、前記第２の領域の前記半導体基板からなる外部接続用電極を形成する工程とを有することを特徴とする半導体装置の製造方法により解決し、
前記金属層を充填する工程は、前記回路素子に用いるための電極を前記第１の領域の前記エピタキシャル層の表面に形成する工程と同時に行うことを特徴とする本発明に係る半導体装置の製造方法により解決し、
前記配線パターンと前記電極及び前記外部接続用電極との間に接続手段を形成する工程と、前記第１の領域と前記第２の領域との境界の前記半導体基板にスリットを形成する工程との間に、前記空間内に絶縁樹脂を充填する工程を有することを特徴とする本発明に係る半導体装置の製造方法により解決する。
【００１３】
【発明の実施の形態】
以下で、本発明の実施形態について図面を参照しながら説明する。
図１〜図５は本発明の実施形態に係る半導体装置の製造方法について説明する断面図であって、図６は、本発明の実施形態に係る半導体装置の電極の配置関係を説明する平面図である。また、図７は、本発明の実施形態に係る半導体装置の構造を説明する断面図である。
【００１４】
最初に、図７に示すような本実施形態に係る半導体装置の製造方法について図面を参照しながら以下で説明する。
まず、図１に示すように、Ｎ+ 型の単結晶シリコンからなる半導体基板６０上に、エピタキシャル成長技術によりＮ- 型のエピタキシャル層６６を形成する。半導体基板６０の一部の領域にはパワーＭＯＳＦＥＴやトランジスタ等の能動素子が形成される能動素子形成領域６１と、外部接続用電極６３、６４となる外部接続電極領域６３Ａ，６４Ａとを予め決められてある。能動素子形成領域６１は第１の領域の一例であり、外部接続電極領域６３Ａ，６４Ａは第２の領域の一例である。
【００１５】
その後、外部接続電極領域６３Ａ，６４Ａの一部に、ウエットエッチング等によってスリット１００を形成する。また、このスリット１００はダイシングによって形成しても良い。
能動素子形成領域６１のＮ- 型のエピタキシャル層６６に熱酸化膜やＣＶＤで形成されたＳｉ酸化膜等の絶縁膜を形成したのちに、この絶縁膜の一部に開口を形成してＮ- 型のエピタキシャル層６６を露出する。この露出された領域のＮ- 型のエピタキシャル層６６にボロン（Ｂ）等のＰ型の不純物を選択的に注入した後に、熱拡散することにより島状のベース領域７１を能動素子形成領域のＮ- 型のエピタキシャル層６６上に形成する。
【００１６】
ベース領域７１を形成した後、能動素子形成領域６１上に再度前記絶縁膜を形成する。ベース領域７１の一部の絶縁膜に開口を形成してベース領域の一部を露出し、露出したベース領域７１内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に注入したのちに熱拡散することにより、トランジスタのエミッタ領域７２を形成する。本実施形態では、このエミッタ領域７２を形成すると同時に、ベース領域７１を囲むリング状のガードリング用のＮ+型の拡散領域７３を形成している。
【００１７】
半導体基板６０の表面に、シリコン酸化膜あるいはシリコン窒化膜等の絶縁膜７４を形成し、ベース領域７１の表面を露出するベースコンタクト孔及びエミッタ領域７２表面を露出するエミッタコンタクト孔をエッチングで形成する。本実施形態ではガードリング用の拡散領域７３を形成しているので、同時に拡散領域７３表面を露出するためのガードリングコンタクト孔も形成する。また、この絶縁膜７４は、外部接続用電極となる電極領域６３Ａ，６４Ａ上にも形成されるが、電極領域６３Ａ，６４Ａの表面を露出する外部接続用コンタクト孔を上記のエッチング工程で同時に形成する。
【００１８】
その後、ベースコンタクト孔、エミッタコンタクト孔、外部接続用コンタクト孔及びガードリングコンタクト孔によって露出されたベース領域７１、エミッタ領域７２、電極領域６３Ａ，６４Ａ及びガードリング拡散領域７３上に、選択的にアルミニウム等の金属材料を蒸着して、ベース電極７５、エミッタ電極７６、接続用電極７７およびガードリングを選択的に形成する。このとき、同時にスリット１００内にもアルミニウム等の金属材料を蒸着して、スリット１００内に金属層１０１，１０２を充填させる。
【００１９】
ここでスリット１００を先に形成してからトランジスタを形成し、電極形成時にスリットにＡｌを充填しているが、先にトランジスタを完成させてからスリットを形成し、金属材料を充填しても良い。
次いで、能動素子形成領域６１及び外部接続電極領域６３Ａ，６４Ａは、半導体基板６０の任意の領域に形成することができるが、この実施形態では、図６に示すように、基板６０の中央部分に能動素子形成領域６１を形成し、その領域６１とトライアングル状の配置に成るように外部接続用電極領域６３Ａ，６４Ａを配置している。
【００２０】
その後全面に絶縁膜７４Ａを形成する。次いで、ベース電極７５、エミッタ電極７６、接続用電極７７の形成領域の絶縁膜７４Ａに開口を形成し、再び選択的にアルミニウム等の金属材料を蒸着して、腐蝕防止用の鍍金層を形成する。
以上の工程を経て、図２に示すようにＮＰＮ型のトランジスタが搭載された半導体基板６０が形成される。
【００２１】
次いで、図３に示す配線基板６５の製造工程について説明する。この配線基板６５としては、ガラスエポキシ基板、セラミックス基板、絶縁処理された金属基板、フェノール基板、シリコン基板等の基板を用いることができるが、本実施形態ではシリコン基板を配線基板６５として用いる。
次に、シリコン基板の表面にＳｉＯ2 或いはＳｉＮ×等の絶縁層６５Ａを形成し、その絶縁層６５Ａ上にアルミニウム等の金属を選択的に蒸着し、所定形状の配線パターン６７を形成する。
【００２２】
次いで、全面にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜７４Ａを形成したのちに、配線パターン６７上のパッシベーション膜７４Ａを選択的に除去し、バンプ電極６８が形成される配線パターン６７の表面を露出させる。
次に、パッシベーション膜７４Ａから露出した配線パターン６７にクロム、銅等を選択的にメッキしてメッキ層６９を形成する。
【００２３】
その後、メッキ層６９上に、高さ約３μ〜２５μの金等の金属からなるバンプ電極６８を形成する。このバンプ電極６８は公知の方法によって形成することができる。以上の工程を経て、図３に示すような配線基板６５が完成する。また、バンプ電極は接続手段の一例である。
次に、図４に示すように、半導体基板６０と配線基板６５とを樹脂層７８を介して接着する。樹脂層７８は、種々の材料が存在するが、本実施形態では一例としてエポキシ樹脂等の熱硬化性樹脂を用いるものとする。この熱硬化性樹脂を基板６０上に塗布し、能動素子形成領域６１上に形成されたトランジスタのベース電極７５、エミッタ電極７６および外部接続電極領域６３Ａ、６４Ａ上に形成された接続電極７７、７９と配線基板６５上に形成したバンプ電極６８とが一致するように両基板６０、６５との位置合わせを行い密着させる。
【００２４】
その後、約８０℃〜１００℃程度の加熱処理を行い樹脂層７８を熱硬化させ、基板６０と配線基板６５とを固着して一体化させる。この時、各電極７５、７６、７７とバンプ電極６８とは接触し電気的に導通される。
また加熱することで樹脂層７８の硬化が始まり、その硬化時の収縮力で基板６０と配線基板６５が互いに引き合わさられ、基板６０上の各電極７５、７６、７７とバンプ電極６８との接触が十分に保たれ電気的導通が確実に行われる。樹脂層７８は各電極７５、７６、７７とバンプ電極６８とを良好に導通させるとともに、基板６０と配線基板６５との接着をも同時に行うものである。
【００２５】
次に、図５及び図６に示すように、基板６０上に形成された能動素子形成領域６１と外部接続電極領域６３Ａ，６４Ａとを、基板６０の裏面側から形成したスリット孔８０によって、それぞれ電気的に分離する。また同一の半導体基板６０を用いて形成されるため、同一平面上にトランジスタの各電極の外部接続用電極６２、６３、６４が形成されることになる。
【００２６】
各外部接続用電極６２、６３、６４を電気的に分離するスリット孔８０は、半導体基板６０の裏面側から樹脂層１７８まで達するように形成し、ダイシング装置を用いた機械的方法により形成する。
ダイシング装置を用いてスリット孔８０を形成する理由は、ダイシングの幅及び深さを精度良く制御することができること、既存の設備であり新たに購入する必要がないことである。ダイシング幅はダイシングブレードの幅によって設定され、ダイシングの深さはダイシング装置メーカーによって異なるが、現状の技術では約２μ〜５μ程度の精度誤差であり、配線基板６５上の配線パターン６７を切断することなく、確実に能動素子形成領域６１、外部接続電極領域６３Ａ及び６４Ａを電気的に分離することができる。
【００２７】
この工程で行われるダイシング工程は、図６に示すように、基板６０上に形成した能動素子形成領域６１と、トランジスタのベース電極用外部接続電極となる外部接続電極領域６４Ａとエミッタ電極用外部接続電極となる外部接続電極領域６３Ａとを電気的に分離する工程が行われる（一点鎖線領域）。この工程でのダイシング幅は、分離後の隣接する領域６１，６３Ａ，６４Ａとの絶縁性を保つ必要性から、例えば、約０．１mm幅で行う。また、ダイシングの深さは、上記したように、確実に能動素子形成領域６１、外部接続電極領域６３Ａ及び６４Ａを電気的に分離するために、樹脂層７８内に約２μ〜５μ程度入るように行う。
【００２８】
この時、ダイシング装置のダイシング誤差を考慮して樹脂層７８の膜厚を設定しているのでスリット孔８０を形成する工程で配線パターン６７が断線するようなことはない。この工程前に、基板６０の反主面にメッキ層６０Ａが形成されているために、スリット孔８０を形成することにより、外部電極となる能動素子形成領域６１、外部接続電極領域６３Ａ及び６４Ａ上にのみメッキ層６０Ａが形成され、メッキ層６０Ａによって各電極が短絡することはない。また、短絡を防止する専用の工程を必要としない。
【００２９】
次に、基板６０に形成された能動素子形成領域６１、外部接続電極領域６３Ａ及び１６４ＡとからなるトランジスタセルＸを個々に分割することによって、図７に示すような半導体装置が完成する。
かかる分離工程は、図６に示すように、トランジスタセルＸの外周部分（斜線領域）の両基板６０、６５を不図示のダイシング装置のダイシングブレードで切断して個別に分離し、図７に示すような本実施形態に係る半導体装置を得ることができる。
【００３０】
本実施形態に係る半導体装置は、セラミックス基板、ガラスエポキシ基板、フェノール基板、絶縁処理を施した金属基板等の実装基板上に形成された導電パッド上に固着実装される。このパッド上には半田クリームが予め印刷が形成されており、半田を溶融させて本発明の製造方法によって製造された半導体装置を搭載すれば実装基板のパッド上に半導体装置を固着実装することができる。この固着実装工程は、図示されないが、実装基板上に実装されるチップコンデンサ、チップ抵抗等の半田実装される他の回路素子の実装工程と同一の工程で行われる。
【００３１】
ここで樹脂層７８は、ダイシングの際に、両基板６０、６５を固定するものである。しかしＩＣの耐食性を考慮してこの樹脂層７８を残しても良いが、本願では、バリアメタルでＩＣ内の耐食性は保護され、金属バンプはＡｕで成るので、最終的に取り除いても良い。
以上説明したように、本実施形態に係る半導体装置の製造方法によれば、外部接続用電極の形成領域の半導体基板，Ｎ- 型エピタキシャル層を貫通するスリット１００を形成した後に、電極形成の際の蒸着工程で、同時にこのスリット１００に金属層１０１，１０２を充填させている。
【００３２】
したがって、外部接続用電極を低抵抗化するための金属層を比較的容易に形成することが可能になる。
なお、本実施形態では金属層１０１，１０２を形成するのは、接続電極を形成するのと同時に形成しているが、本発明はこれに限らず、別の工程で形成してもよい。また、溝１００を形成する工程も、配線基板形成の際に予め形成しておかなくともよい。
【００３３】
さらに、本実施形態に係る半導体装置は、実装基板上に実装した時、各外部接続用電極６２、６３、６４はスリット孔８０の間隔分だけ離間されているため、相互短絡を抑止できる。
ところで、図７に示すように、能動素子能動素子形成領域６１を０．５mm×０．５mmサイズとし、ベース、エミッタ電極となる接続電極領域６３Ａ，６４Ａを０．３mm×０．２mmサイズとし、スリット孔８０の幅を０．１mmとし、左右のスリットと側辺との間隔を０．０５ミリとすると、有効面積率は次のようになる。即ち、素子面積が０．２５mm2 であり、実装面積となる半導体装置の面積が１．０４mm2 となることから、有効面積率は約２４．０４％となる。
【００３４】
０．４０mm×０．４０mmの従来のチップサイズの有効面積率は６．２５％であり、本発明の半導体装置の有効面積率は、約３．８５倍大きくなり、実装面積のデットスペースを小さくすることができ、実装基板の小型化に寄与することができる。
また従来知られているフェイスダウン実装構造と異なり、半導体基板６０自身を実装基板に実装するため、発生する熱を実装基板に放出することができる。
【００３５】
本実施形態では、安定性を考慮し、外部接続用電極６２、６３、６４をトライアングル状に配置したが、直線上に配置すれば、半導体基板１上の不使用領域（図２の非斜線領域）を無くすことができ、有効面積率をさらに向上させることが可能である。
上述したように、本発明によれば、半導体基板６０の一部をコレクタ電極用の外部接続用電極６２としたトランジスタを半導体基板６０上に形成し、半導体基板６０の一部分をベース電極７５、エミッタ電極７６用の外部接続用電極６３、６４として用いることにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の樹脂を不要とでき、半導体装置の外観寸法を著しく小型にすることができる。
【００３６】
本実施形態では、能動素子形成領域６１にトランジスタを形成したが、縦型或いは比較的発熱量の少ない横型のデバイス（例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイス）に本発明を応用することができる。
さらに、本実施形態では、外部接続用電極形成領域６３Ａ，６４Ａの半導体基板６０，Ｎ- 型エピタキシャル領域を貫通する金属層１０１，１０２を形成している。
これにより、外部接続用電極は低抵抗になるので、ここで抵抗が低下してロスが生じることを抑止することが可能になる。特に素子の微細化が進んで電極の高抵抗化が素子動作に影響を及ぼすような場合においては有効である。
【００３７】
【発明の効果】
上述したように、本発明の半導体装置によれば、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができる。その結果、実装基板上に実装した場合、有効面積率が著しく向上し、実装基板上に実装する実装面積のデットスペースを小さくすることができ、実装基板の小型化に寄与することができる。
【００３８】
さらに、本発明では外部接続用電極に金属層を埋めこんでいるので、外部接続用電極が低抵抗になる。従って、ここで抵抗が低下してロスが生じることを抑止することが可能になる。特に素子の微細化が進んで電極の高抵抗化が素子動作に影響を及ぼすような場合においては有効である。
また、本発明の半導体装置の製造方法によれば、外部接続用電極の形成領域の半導体基板，エピタキシャル層を貫通するスリットを形成した後に、電極形成の際の蒸着工程で、同時にこのスリットに金属層を充填させている。したがって、外部接続用電極を低抵抗化するための金属層を比較的容易に形成することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す第１の断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す第２の断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す第３の断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す第４の断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す第５の断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す平面図である。
【図７】本発明の実施形態に係る半導体装置の構造を示す断面図である。
【図８】従来の半導体装置の構造を説明する第１の断面図である。
【図９】従来の半導体装置の構造を説明する第２の断面図である。
【図１０】従来の半導体装置の構造を説明する平面図である。
【図１１】従来の別の半導体装置の構造を説明する第１の図である。
【図１２】従来の別の半導体装置の構造を説明する第２の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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