(57)【特許請求の範囲】
【請求項１】
誤り訂正符号として畳み込み符号が用いられ、符号系列に対して、シンボルを構成するビットに対応するデータのそれぞれを、対応する前記シンボルを構成するビットに応じた規則に従ってビット拡散を行うビット拡散処理が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信装置において、
前記データの前記シンボルに付随する情報を、前記シンボルを構成するビットに応じた前記規則の逆の規則に従ってそれぞれ逆拡散する逆拡散手段と、
前記逆拡散手段によりそれぞれ逆拡散された前記シンボルに付随する情報から、前記シンボルを構成するビットに対する条件付き事後確率を、前記ビットに対応するメトリックとして計算するメトリック計算手段と、
前記メトリック計算手段の出力に対して復号処理を行う復号手段と
を備えることを特徴とするデータ受信装置。
【請求項２】
前記データのシンボルを、逆拡散するシンボル逆拡散手段を更に備える
ことを特徴とする請求項１に記載のデータ受信装置。
【請求項３】
誤り訂正符号として畳み込み符号が用いられ、符号系列に対して、シンボルを構成するビットに対応するデータのそれぞれを、対応する前記シンボルを構成するビットに応じた規則に従ってビット拡散を行うビット拡散処理が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信装置において、
前記データのビット毎に、値０に対する条件付き事後確率、または値１に対する条件付き事後確率のいずれか一方のみをメトリックとして計算し、前記一方の値と所定の基準値とから、他方のメトリックを計算するメトリック計算手段と、
前記メトリック計算手段により計算された前記メトリックを、逆拡散するビット逆拡散手段と、
前記ビット逆拡散手段による逆拡散の結果得られたデータの復号処理を行う復号手段と
を備えることを特徴とするデータ受信装置。
【請求項４】
前記データのシンボルを、逆拡散するシンボル逆拡散手段を更に備える
ことを特徴とする請求項３に記載のデータ受信装置。
【請求項５】
誤り訂正符号として畳み込み符号が用いられ、符号系列に対して、シンボルを構成するビットに対応するデータのそれぞれを、対応する前記シンボルを構成するビットに応じた規則に従ってビット拡散を行うビット拡散処理が行われ、多値多位相方式でデジタル変調されて伝送された伝送データを受信するデータ受信方法において、
前記データの前記シンボルに付随する情報を、前記シンボルを構成するビットに応じた前記規則の逆の規則に従ってそれぞれ逆拡散する逆拡散ステップと、
前記逆拡散ステップの処理でそれぞれ逆拡散された前記シンボルに付随する情報から、前記シンボルを構成するビットに対する条件付き事後確率を、前記ビットに対応するメトリックとして計算するメトリック計算ステップと、
前記メトリック計算ステップの処理結果に対して復号処理を行う復号ステップと
を含むことを特徴とするデータ受信方法。
【請求項６】
誤り訂正符号として畳み込み符号が用いられ、符号系列に対して、シンボルを構成するビットに対応するデータのそれぞれを、対応する前記シンボルを構成するビットに応じた規則に従ってビット拡散を行うビット拡散処理が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信方法において、
前記データのビット毎に、値０に対する条件付き事後確率、または値１に対する条件付き事後確率のいずれか一方のみをメトリックとして計算し、前記一方の値と所定の基準値とから、他方のメトリックを計算するメトリック計算ステップと、
前記メトリック計算ステップの処理で計算された前記メトリックを、逆拡散するビット逆拡散ステップと、
前記ビット逆拡散ステップの処理での逆拡散の結果得られたデータの復号処理を行う復号ステップと
を含むことを特徴とするデータ受信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ受信装置および方法に関し、特に、誤り訂正符号として、パンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、かつ、多値多位相方式でデジタル変調されて伝送されたデータを受信し、復号することができるようにしたデータ受信装置および方法に関する。
【０００２】
【従来の技術】
米国においては、デジタル放送が既に開始されている。ヨーロッパでも、デジタルテレビ放送を導入するために、標準化組織Digital Video Broadcasting(DVB)が結成され、その標準方式がまとめられようとしている。このデジタル放送については、例えば、日経エレクトロニクス１９９６．１．１５（ｎｏ．６５３）ページ１３９乃至１５１に、「ディジタル放送，米国についで欧州も実用へ」として紹介されている。
【０００３】
ディジタル放送を行う場合、その消費電力ができるだけ少なくなるようにすることが望まれる。このような電力制限の厳しいこのような通信路においては、一般的に、誤り訂正符号を用いて符号化利得を得て電力の低減図られている。この様なシステムにおいては、送信側で誤り訂正符号化を行い、受信側で誤り訂正復号を行うのが一般的である。特に信号電力対雑音電力比（Ｃ／Ｎ比）の小さい通信路においては、畳み込み符号が有利であり、この符号はビタビ復号法を用いることにより、容易に軟判定復号を行うことができ、高利得を得ることができる。
【０００４】
さらに、畳み込み符号化器の符号出力の系列を、ある一定の規則に従って、間引くことにより、同一の復号器を用いて、複数の符号化率を容易に実現できるパンクチャド符号が知られている。また、パンクチャド符号化器の符号出力の系列をある一定の規則に従って、ビット毎に拡散することによって、伝送路上で重畳される雑音に対する耐性を向上させることができる。
【０００５】
図１１は、ＤＶＢの地上波テレビジョン放送のための規格ＤＶＢ−Ｔにおいて提案されている送信装置の構成例を表している。この装置では、パンクチャド畳み込み符号、ビット拡散、ＱＰＳＫ変調方式が用いられている。
【０００６】
すなわち、図１１の例においては、情報源１より出力された１ビットシリアルデータは、畳み込み符号化器２に入力され、パンクチャド符号の母符号系列Ｘ，Ｙが生成される。この例では、符号化率が１／２とされている。Ｘ，Ｙは、それぞれ１ビットの符号系列を表している。
【０００７】
この符号系列Ｘ，Ｙは、ビット消去回路３に入力され、所定の規則に従って、ビット消去処理が行われるようになされている。ビット消去回路３より出力されたシリアル化されたパンクチャド符号系列は、直並列変換器４に入力され、１系列のデータから２系列のデータに変換されるようになされている。
【０００８】
直並列変換器４より出力された２系列のデータｘ，ｙは、ビット拡散回路５−１，５−２にそれぞれ入力され、ビットの順番が拡散（交錯）されるビット拡散処理が行われるようになされている。ビット拡散回路５−１，５−２より出力されたビット拡散後のデータｘ’，ｙ’は、信号点割り当て回路６に入力され、伝送路上のシンボルへ割り当てられる。信号点割り当て回路６は、相互に直交する同相成分（Ｉ成分）と直交成分（Ｑ成分）で表される信号点の座標データＩ’，Ｑ’を出力する。
【０００９】
シンボル拡散回路７は、信号点割り当て回路６より出力された座標データＩ’，Ｑ’により規定されるシンボルの順番を拡散するシンボル拡散処理を実行し、拡散後のシンボルのＩ成分とＱ成分を出力する。変調器８は、例えば、OFDM(Orthogonal Frequency Division Multiplex)方式で、Ｉ成分とＱ成分をデジタル変調し、アンテナ９を介して電波で出力するようになされている。
【００１０】
図１２は、畳み込み符号化器２の構成例を表している。但し、この構成例は、ＤＶＢ−Ｔで規定されているものではなく、畳み込み処理の説明のための原理的構成を示すものである。この例においては、情報源１より出力された１ビットのシリアルデータが端子２１から入力され、遅延回路２２，２３により、それぞれ１クロック分ずつ順次遅延された後、加算回路２４と２５に出力されている。加算回路２４にはまた、端子２１の出力と遅延回路２２の出力とが供給されており、加算回路２４は、これらのデータを加算（排他的論理和演算）した後、端子２６からデータＸとして出力するようになされている。また、加算回路２５は、端子２１の出力と遅延回路２３の出力を加算（排他的論理和演算）して、端子２７からデータＹとして出力するようになされている。
【００１１】
すなわち、この実施例においては、１ビットの入力に対して、遅延回路２２と２３の内部状態から定まる２ビットの母符号が出力されることになる。この例の場合、拘束長が３、内部遅延素子が２、状態数が４、符号化率が１／２となる。
【００１２】
図１３は、この畳み込み符号化器２の状態遷移図を表している。この畳み込み符号化器２の状態遷移は、次のようになる。
【００１３】
すなわち、例えば、状態００（遅延素子２２の出力と遅延素子２３の出力が共に０の状態）において、端子２１から０が入力されると、端子２６，２７から、（ＸＹ）＝（００）が出力され、状態００に遷移する。状態００から１が入力されると、（ＸＹ）＝（１１）が出力され、状態は１０に遷移する。状態０１から０が入力されると、（ＸＹ）＝（１１）が出力され、状態００に遷移する。状態０１から１が入力されると、（ＸＹ）＝（００）が出力され、状態１０に遷移する。
【００１４】
他の状態においても、図１３に示すように、０または１の入力に対して、図示した出力が出され、図示した状態に遷移する。
【００１５】
ビット消去回路３では、ある規則に従って、母符号系列（ＸＹ）から適当な位置のデータを消去することによって、結果として符号化率を変えることができる。以下に、例えば、
Ｘ：１０
Ｙ：１１
のような消去マップに従ってビットが消去される場合について説明する。
【００１６】
消去マップの１に対応するビットは伝送され、０に対応するビットは伝送されない（消去される）。消去マップによれば、ある時点での畳み込み符号化器２の出力Ｘ（＝Ｘ１）とＹ（＝Ｙ１）は、Ｘ１Ｙ１の順で伝送され、次の時点では、畳み込み符号化器２の出力Ｘ（＝Ｘ２）は消去されて伝送されず、Ｙ（＝Ｙ２）のみ伝送されることになる。すなわち、この２つの時点で伝送されるビットは、Ｘ１Ｙ１Ｙ２となる。この操作で畳み込み符号化器２に入力されるビット数は２ビット、ビット消去回路３から出力されるビット数は３ビットとなるので、符号化率Ｒは２／３となる。この操作は２単位時間ごとに繰り返される。
【００１７】
直並列変換器４では、入力される１系列のデータＸ１，Ｙ１，Ｙ２，・・・が２系列のデータ（ｘ，ｙ）に変換される。
【００１８】
ビット拡散回路５−１，５−２は、入力データ系列ｘ，ｙの順番を所定の規則に従って入れ替えることによって、ビットを拡散する。このとき、一般にビット拡散器５−１と５−２の拡散方法は異なるものとされる。
【００１９】
以下にビット拡散の例を示す。Ｍビットの入力データを１ブロックとし、適当な数値ｓを定める。ビット拡散は、Ｍビットの入力系列からなるベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）から、
拡散後のＭビットの出力系列からなるベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）への置換を意味する。このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）である。
【００２０】
ビット拡散回路５−１，５−２で異なるｓを用いることによって、同じアルゴリズムで異なるビット拡散回路を構成することができる。
【００２１】
信号点割り当て回路６では、入力されたデータ（ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。割り当ては、例えば図１４に示すように、ＱＰＳＫ方式に従って行われる。すなわち、
（ｘ’，ｙ’）＝（０，０）のとき、（Ｉ’，Ｑ’）＝（１／√２，１／√２）、
（ｘ’，ｙ’）＝（０，１）のとき、（Ｉ’，Ｑ’）＝（１／√２，−１／√２）、
（ｘ’，ｙ’）＝（１，０）のとき、（Ｉ’，Ｑ’）＝（−１／√２，１／√２）、
（ｘ’，ｙ’）＝（１，１）のとき、（Ｉ’，Ｑ’）＝（−１／√２，−１／√２）
のように割り当てが行われる。
【００２２】
シンボル拡散回路７は、（Ｉ’，Ｑ’）で表されるシンボルＳ’の順番を所定の規則に従って入れ替えることによって、シンボルの拡散を行い、シンボルＳ（Ｉ，Ｑ）を得るものであり、これによって、伝送路上で受けたバースト的な誤りを拡散することができる。
【００２３】
具体的な例（ＤＶＢ−Ｔとは異なる）を示すと、Ｎ−１個のシンボルを拡散の単位ブロックとして、Ｎ未満の、Ｎと互いに素な数Ｇを定めたとき、拡散は、拡散前のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）から
拡散後のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）への置換として実行される。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００２４】
変調器８では、入力されるシンボルＳのＩ成分とＱ成分に従って、搬送波を変調し、アンテナ９を介して送信する。
【００２５】
図１５は、図１１の送信装置より送信されたデータを受信する受信装置の構成例を表している。復調器３２は、アンテナ３１を介して受信した電波を復調し、Ｉ成分信号とＱ成分信号を出力する。シンボル逆拡散回路３３は、図１１のシンボル拡散回路７におけるシンボル拡散処理と逆の処理、すなわち、シンボル拡散回路７において入れ替えたシンボルの順番を元の順番に戻す処理を行い、Ｉ信号成分Ｉ’とＱ信号成分Ｑ’を出力する。
【００２６】
ビット逆拡散回路３４−１，３４−２は、シンボル逆拡散回路３３より出力されたＩ’信号とＱ’信号に対して、図１１のビット拡散回路５−１，５−２において変更したビットの順番を、元の順番に戻す処理を実行する。
【００２７】
ビット逆拡散回路３４−１，３４−２より出力されたＩ’信号成分に対応するデータｘと、Ｑ’信号成分に対応するデータｙは、並直列変換器３５に入力され、２系列のデータ（ｘ，ｙ）から１系列のデータに変換され、ビット挿入回路３６に供給される。
【００２８】
ビット挿入回路３６においては、図１１のビット消去回路３におけるビット消去処理と反対に、ビット挿入処理が行われる。ビット挿入回路３６により、ビットが挿入されたＩ信号成分のデータｘとＱ信号成分のデータｙは、ビタビ復号器３７に入力され、ビタビ復号され、再生情報３８として出力されるようになされている。
【００２９】
次に、その動作について説明する。
【００３０】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、各シンボルのＩ成分とＱ成分のデータが得られる。このＩ成分とＱ成分のデータは、シンボル逆拡散回路３３に入力され、そこで、シンボル拡散回路７における場合と逆の操作が行なわれ、逆拡散されたデータＩ’とＱ’が得られる。
【００３１】
すなわち、この逆拡散の操作は、シンボル拡散回路７で用いた場合と同じ値Ｎ，Ｇを用いて表すと、逆拡散前のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）を、
逆拡散後のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）へ置換する処理となる。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００３２】
シンボル逆拡散回路３３から供給されたＩ成分データＩ’と、Ｑ成分データＱ’は、それぞれビット逆拡散回路３４−１，３４−２に供給される。
【００３３】
ビット逆拡散回路３４−１，３４−２は、それぞれ、ビット拡散回路５−１，５−２に対応し、それぞれ、ビット拡散回路５−１，５−２と逆の操作を行う。
【００３４】
すなわち、Ｍ個の入力データを１ブロックとし、適当な数値ｓを定め、Ｍ個の入力系列からなるベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）から、
逆拡散後のＭ個の出力系列からなるベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）が求められる。このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）である。
【００３５】
ここで、ビット逆拡散回路３４−１，３４−２のビット逆拡散で用いる数値ｓは、それぞれ、ビット拡散回路５−１，５−２で用いる数値ｓと同じ値を用いる。
【００３６】
こうしてビット逆拡散されたデータ系列（ｘ，ｙ）は、次段の並直列変換器３５に供給され、そこで直並列変換器４と逆の操作が行なわれ、２系列のデータ（ｘ，ｙ）から１系列のデータに変換される。
【００３７】
ビット挿入回路３６では、ビット消去回路３と逆の操作が行われる。すなわち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いたビット消去回路３の処理に対応して、ビット挿入回路３６は、
Ｘ１，Ｙ１，Ｙ２（いまの場合、ｘ１，ｙ１，ｙ２）
の順で入力されるデータに対して、消去されているデータＸ２（ｘ２）に相当する位置で任意のダミーデータ（ここでは０とする）を挿入して、
Ｘデータとして、Ｘ１（ｘ１），０を、
Ｙデータとして、Ｙ１（ｙ１），Ｙ２（ｙ２）を、
この順で出力する。また、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器３７に供給する。
【００３８】
ビタビ復号器３７では、畳み込み符号化器２の状態遷移（図１３）に従ってビタビ復号を行う。図１６にビタビ復号器３７の例を示す。入力端子６２−１，６２−２には、ビット挿入回路３６より出力されたデータＸ，Ｙが、それぞれ入力される。これらのデータＸ，Ｙは、ブランチメトリック演算回路６３−１乃至６３−４に入力されている。ブランチメトリック演算回路６３−１においては、入力データ（Ｘ，Ｙ）と図１４に示した座標点（１／√２，１／√２）との距離を、ブランチメトリックとして演算する。同様に、ブランチメトリック演算回路６３−２乃至６３−４においては、入力データ（Ｘ，Ｙ）と座標点（１／√２，−１／√２），（−１／√２，１／√２）または（−１／√２，−１／√２）との距離が演算されるようになされている。
【００３９】
ブランチメトリック演算回路６３−１，６３−４の出力（ブランチメトリック）ＢＭ００は、ＡＣＳ（Add Compare Select）回路６４−１に入力されている。同様に、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−２に入力され、ブランチメトリック演算回路６３−１の出力（ブランチメトリック）ＢＭ００とブランチメトリック演算回路６３−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路６４−３に入力され、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−４に入力されている。
【００４０】
ＡＣＳ回路６４−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路６４−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【００４１】
ＡＣＳ回路６４−１乃至６４−４は、入力された一方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算するとともに、他方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算する。そして、２つの加算結果を比較し、その比較結果に対応して、小さい方の加算値をステートメトリック記憶装置６６−１乃至６６−４に、新たなステートメトリックＳＭとして出力するとともに、その選択結果を表す信号ＳＥＬ００乃至ＳＥＬ１１をパスメモリ６５に出力している。パスメモリ６５にはまた、ステートメトリック記憶装置６６−１乃至６６−４に記憶されている、ステートメトリックＳＭ００乃至ＳＭ１１が入力されている。
【００４２】
ステートメトリック記憶装置６６−１乃至６６−４は、端子６１から入力される信号によりリセットされるようになされている。パスメモリ６５は、端子６７から復号結果を出力するようになされている。
【００４３】
次に、その動作について説明する。
【００４４】
ブランチメトリック演算回路６３−１では、入力データ（Ｘ，Ｙ）と座標点（１／√２，１／√２）との距離がブランチメトリックＢＭ００として計算される。同様にブランチメトリック演算回路６３−２では入力データ（Ｘ，Ｙ）と座標点（１／√２，−１／√２）との距離、ブランチメトリック演算回路６３−３では入力データ（Ｘ，Ｙ）と座標点（−１／√２，１／√２）との距離、ブランチメトリック演算回路６３−４では入力データ（Ｘ，Ｙ）と座標点（−１／√２，−１／√２）との距離が、ブランチメトリックＢＭ０１，ＢＭ１０，ＢＭ１１としてそれぞれ計算される。なお、ここでは、前段のビット挿入回路３６から供給される挿入フラグに従って、挿入されたダミーデータに関する距離計算は省略される。すなわち、挿入されたビットと比較すべき座標との距離は、すべて同じ（例えば０）とされる。
【００４５】
ＡＣＳ回路６４−１では畳み込み符号化器２の状態遷移に従って次の２つの式が計算され、尤度の大きい方、すなわち、計算結果の小さい方が選択され、その選択情報ＳＥＬは後段のパスメモリ６５に、その計算結果ＳＭはステートメトリック記憶装置６６−１に、それぞれ供給される。
【００４６】
ＳＭ００＋ＢＭ００      （１）
ＳＭ０１＋ＢＭ１１      （２）
【００４７】
ここで、ＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、ブランチメトリック演算回路６３−１の演算結果、ＢＭ１１は、ブランチメトリック演算回路６３−４の演算結果を、それぞれ表している。
【００４８】
式（１）の計算結果の方が小さければＳＥＬ００＝０が、式（２）の計算結果の方が小さければＳＥＬ００＝１が、後段のパスメモリ６５に供給される。そして、前者の場合、ＳＭ００＋ＢＭ００が、後者の場合、ＳＭ０１＋ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【００４９】
この計算を図１３にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（２）のようになる。計算結果のうち小さいほうが新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【００５０】
同様の動作が、ＡＣＳ回路６４−２乃至６４−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【００５１】
パスメモリ６５では、図１３の状態遷移図に従って、ＡＣＳ回路６４−１乃至６４−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。
【００５２】
図１７は、ブランチメトリック演算回路６３−１の構成例を表している。端子６２−１より入力されたデータＸは、減算回路５１に入力され、発生回路５２が出力する１／√２が減算されるようになされている。減算回路５１の出力は、乗算回路５３に分岐して入力され、乗算される（すなわち、自乗される）ようになされている。セレクタ２０３は、乗算回路５３の出力と、発生回路２０２の出力の供給を受け、端子２０１を介してＸに対するダミーフラグがビット挿入回路３６より入力されたとき、発生回路２０２が発生する０を選択し、その他のとき、乗算回路５３の出力を選択し、加算回路５４に出力する。
【００５３】
同様に、端子６２−２より入力されたデータＹは、減算回路５５に入力され、発生回路５６が出力する１／√２が減算されるようになされている。減算回路５５の出力は、乗算回路５７に分岐して入力され、乗算（自乗）されるようになされている。セレクタ２０６は、乗算回路５７の出力と、発生回路２０５の出力の供給を受け、端子２０４を介してＹに対するダミーフラグがビット挿入回路３６より入力されたとき、発生回路２０５が発生する０を選択し、その他のとき、乗算回路５７の出力を選択し、加算回路５４に出力している。加算回路５４は、セレクタ２０３の出力と、セレクタ２０６の出力とを加算し、ブランチメトリックＢＭ００として出力するようになされている。
【００５４】
すなわち、この例においては、フラグが入力されていないとき、減算回路５１が、Ｘ−１／√２を出力し、これが乗算回路５３において自乗され、乗算回路５３から（Ｘ−１／√２）2が出力される。同様に、減算回路５５が、Ｙ−１／√２を出力し、この値が乗算回路５７により自乗され、乗算回路５７は（Ｙ−１／√２）2を出力する。加算回路５４は、乗算回路５３の出力と乗算回路５７の出力の加算値（Ｘ−１／√２）2＋（Ｙ−１／√２）2をブランチメトリックＢＭ００として出力する。一方、Ｘのダミーフラグが入力されたとき、セレクタ２０３は、０を出力するので、加算回路５４の出力は、（Ｙ−１／√２）2となり、Ｙのダミーデータが入力されたとき、セレクタ２０６は０を出力するので、加算回路５４の出力は、（Ｘ−１／√２）2となる。
【００５５】
ブランチメトリック演算回路６３−２乃至６３−４においても、図１７に示した場合と同様の構成の回路により、同様の演算が行われる。但し、ブランチメトリック演算回路６３−２においては、発生回路５２の出力は１／√２、発生回路５６の出力は−１／√２とされる。また、ブランチメトリック演算回路６３−３においては、発生回路５２と５６の出力は、それぞれ−１／√２と１／√２とされ、ブランチメトリック演算回路６３−４においては、それぞれ−１／√２と−１／√２とされる。
【００５６】
図１８にパスメモリ６５のブロック図を示す。端子７１−１乃至７１−４には、ＡＣＳ回路６４−１乃至６４−４より出力された選択情報ＳＥＬ００乃至ＳＥＬ１１が入力されている。これらの選択情報ＳＥＬ００乃至ＳＥＬ１１は、それぞれ２入力１出力のセレクタ７３−１乃至７３−４に制御信号として入力されている。また、セレクタ７３−１には、２つの入力として、端子７２−１から固定データ０が入力されている。同様に、セレクタ７３−２乃至７３−４には、端子７２−２乃至７２−４から、それぞれ２入力として固定データ０，１または１が入力されている。
【００５７】
セレクタ７３−１乃至７３−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１に対応して、２つの入力のうちの一方を選択し、後段のレジスタ８１−１乃至８１−４に出力する。但し、この第１列目のセレクタ７３−１乃至７３−４には、上述したように、端子７２−１乃至７２−４から２入力として同一のデータが入力されているため、レジスタ８１−１乃至８１−４には、それぞれ０，０，１または１が記憶されることになる。
【００５８】
以下、同様に、ｎ列（図１８の例の場合、４列）のセレクタとレジスタからなる構成が設けられている。すなわち、第２列目においては、セレクタ７４−１乃至７４−４とレジスタ８２−１乃至８２−４が設けられている。セレクタ７４−１には、前列のレジスタ８１−１の出力とレジスタ８１−２の出力が供給されている。セレクタ７４−２には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力され、セレクタ７４−３には、レジスタ８１−１の出力とレジスタ８１−２の出力が入力され、セレクタ７４−４には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力されている。そして、セレクタ７４−１乃至７４−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１の値に対応して、２入力のうちの一方を選択し、後段のレジスタ８２−１乃至８２−４に出力する処理を行う。例えば、レジスタ７４−１は、選択情報ＳＥＬ００が０であるとき、レジスタ８１−１の出力を選択し、選択情報ＳＥＬ００が１であるとき、レジスタ８１−２の出力を選択し、出力するようになされている。
【００５９】
最終列のレジスタ８４−１乃至８４−４の出力は、４入力１出力のセレクタ８５に入力されている。
【００６０】
最小値比較回路８８には、端子８７−１乃至８７−４から、図１６のステートメトリック記憶装置６６−１乃至６６−４より出力されたステートメトリックＳＭ００乃至ＳＭ１１が入力されている。最小値比較回路８８は、４つのステートメトリックの大きさを比較し、最小のものを選択する。そして、ステートメトリックＳＭ００が最小であったとき、データ００を出力し、ステートメトリックＳＭ０１が最小であったとき、データ０１を出力し、ステートメトリックＳＭ１０が最小であったとき、データ１０を出力し、ステートメトリックＳＭ１１が最小であったとき、データ１１を出力する。セレクタ８５は、最小値比較回路８８からの入力が００であるとき、レジスタ８４−１の出力を選択し、０１であるとき、レジスタ８４−２の出力を選択し、１０であるとき、レジスタ８４−３の出力を選択し、１１であるとき、レジスタ８４−４の出力を選択し、端子８６から復号結果として出力するようになされている。端子７２−１乃至７２−４の固定値は、それぞれの状態に対応する復号情報を意味する。
【００６１】
このような、パスメモリ６５の結線は、図１３の状態遷移図に基づいている。パスメモリ６５の構成のうち、最上行は状態００に、第２行目は状態０１に、第３行目は状態１０に、最下行は状態１１に、それぞれ対応する。また、第１列目は復号情報の取り込みを行う。図１３によれば、状態００に到達するパスは、状態００と状態０１からの２本存在する。それぞれのパスに対応する入力ビットすなわち復号情報は、いずれの場合も０である。そこで、状態００（最上行）における第１列では、選択情報ＳＥＬ００によってそれに対応する復号情報０が選択されるように、セレクタ７３−１の入力端子が配線されている。
【００６２】
第１列目においては、状態０１、状態１０、状態１１に対しても同様にして結線されている。
【００６３】
第２列目以降においては、復号系列の選択、伝搬および記憶が行われる。図１３によれば、状態００に到達するパスは、状態００、状態０１からの２本存在する。そこで、状態００における第２列では、選択情報ＳＥＬ００によって、それに対応する状態からのデータが選択されるように、セレクタ７４−１の入力端子が配線されている。
【００６４】
第２列目の第２行乃至第３行の状態０１、状態１０、状態１１においても同様にして結線されている。
【００６５】
パスメモリ６５の最終列では、記憶された４つの復号データから、最も尤度の大きいパスに対応するデータが最終的な復号データとして出力される。「最も尤度の大きいパス」とは、４つのステートメトリックＳＭ００乃至ＳＭ１１のうち、最小の値を持つものに対応するパスであり、セレクタ８５で、その時点におけるステートメトリックの最小値に対応するパス、すなわち、最も尤度の大きいパスが選択されることになる。
【００６６】
【発明が解決しようとする課題】
ところで、近年、高速（高ビットレート）の伝送が叫ばれる中、前述のデジタルデータ伝送システムの変調方式を、ＱＰＳＫから１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭ等に拡張することが考えられる。こうすると、伝送できるビット数は、ＱＰＳＫの２ビットに対してそれぞれ、４ビット、６ビット、または８ビットとなり、ＱＰＳＫに対して２倍、３倍、６倍に増加することになる。
【００６７】
図１９に１６ＱＡＭによるデータ送信装置のブロック図を示す。図１９において、図１１における場合と対応する部分には、同一の符号を付してある。すなわち、この例においては、直並列変換器４において、ビット消去回路３より出力されたシリアルデータが、４ビットを単位とするデータｕ，ｖ，ｘ，ｙに変換される。そして、各データ毎に、ビット拡散回路９１−１乃至９１−４において、ビット拡散処理が行われ、データｕ’，ｖ’，ｘ’，ｙ’として、信号点割り当て回路６に供給されるようになされている。その他の構成は、図１１における場合と同様である。
【００６８】
すなわち、この例においては、直並列変換器４において、１系列のデータが１６ＱＡＭに対応する４系列のデータ（ｕ，ｖ，ｘ，ｙ）に変換され、それぞれがビット拡散回路９１−１乃至９１−４において、所定の規則に従って、ビットの順番を入れ替えることにより、ビット拡散処理が行われる。その処理は、図１１におけるビット拡散回路５−１，５−２における処理と同様の処理であり、それぞれが異なる数値ｓを用いて、異なるビット拡散処理を実行する。
【００６９】
信号点割り当て回路６では、入力された４ビットのデータ（ｕ’，ｖ’，ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。割り当ては、例えば図２０に従って行われる。すなわち、例えば、
（ｕ’，ｖ’，ｘ’，ｙ’）＝（０，０，０，０）のとき、
（Ｉ’，Ｑ’）＝（３／√１０，３／√１０）、
（ｕ’，ｖ’，ｘ’，ｙ’）＝（０，０，０，１）のとき、
（Ｉ’，Ｑ’）＝（３／√１０，１／√１０）、
のように割り当てが行われる。
【００７０】
他の入力に関しても同様に割り当てが行われる。
【００７１】
以下、図１１における場合と同様の処理が行われ、データが送信される。
【００７２】
図１９に示す送信装置で、図２０に示すような１６ＱＡＭ方式で信号点割り当てを行い、送信したデータを受信する場合、受信装置は、図１５に対応して、図２１に示すように構成することが考えられる。しかしながら、実際には、図２１に示すように構成することはできない。
【００７３】
すなわち、上述したように、シンボル逆拡散回路３３に復調器３２より入力されるデータ（Ｉ，Ｑ）のそれぞれの成分Ｉ，Ｑは、ＱＰＳＫ方式の場合、それぞれが１ビットを表していたが、１６ＱＡＭ方式の場合、それぞれが２ビットを表すことになる。例えば、図２０に示す信号点配置の場合、Ｉは、第１ビット目と第３ビット目の情報を含み、Ｑは、第２ビット目と第４ビット目の情報を含んでいる。例えば、Ｉは、１／√１０，３／√１０といった１つの値であり、Ｑも同様に１つの値である。従って、これを図２１に示すように、ｕ’，ｖ’に分割したり、ｘ’，ｙ’に分割することはできない。その結果、１６ＱＡＭ方式の場合におけるデータ受信装置は、やはり図１５に示すように構成されることになる。
【００７４】
その結果、図１５のビット挿入回路３６において行われる処理は、次のようなものとなる。
【００７５】
すなわち、いま、ビット挿入回路３６に、図２２（Ａ）に示すように、ｘ１，ｙ１，ｘ２，ｙ２，ｘ３，ｙ３，・・・のようにデータが入力されたとすると、同図（Ｂ）に示すように、ｘ１，ｙ１が、データＸ１，Ｙ１として出力され、次にダミーデータｄが、データＸ２として出力され、データｘ２が、データＹ２として出力される。また、同様に、データｙ２，ｘ３が、データＸ３，Ｙ３として出力された後、ダミーデータｄが、データＸ４として出力され、次に、データｙ３が、データＹ４として出力される。
【００７６】
しかしながら、この処理は、図１９のビット消去回路３における処理と逆の処理を実行していることにはならない。すなわち、ビット消去回路３において行っていたビット消去（ビット操作）処理は、１ビット単位で行っていたものである。これに対して、図２２（Ｂ）に示すデータｘ１，ｙ２などは、それぞれが２ビットのデータに対応しているものであり、その後に１ビットのダミーデータｄを挿入し、さらにその次に２ビットのデータｘ２を出力すると、結局、元のデータ配列とは全く異なるデータ配列が出力されてしまうことになる。
【００７７】
その結果、ビット挿入回路３６の出力を、ビタビ復号器３７でビタビ復号すると、復号結果は、性能が若干劣化するといった類のものではなく、全く復号が不可能となる。
【００７８】
これに対して、例えば図２１に示すデータ受信装置のシンボル逆拡散回路３３において、硬判定を行うようにすれば、図２１に示すように、（Ｉ，Ｑ）から、ｕ’，ｖ’，ｘ’，ｙ’を生成することができる。すなわち、この場合、（Ｉ，Ｑ）の座標と図２０に示す各信号点との距離が計算され、（Ｉ，Ｑ）が最も距離の短い信号点に対応されるので、この信号点から、ｕ’，ｖ’，ｘ’，ｙ’を生成することが可能である。しかしながら、このような硬判定を行うと、正確なデータの復号が困難になる。
【００７９】
本発明は、このような状況に鑑みてなされたものであり、１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭなどの多値多位相変調方式でパンクチャドの誤り訂正復号を伝送した場合においても、データを正確に復号化することができるようにするものである。
【００８０】
【課題を解決するための手段】
本発明の第１のデータ受信装置は、多値多位相方式でデジタル変調されて伝送された伝送データのシンボルに付随する情報を、シンボルを構成するビットに応じた規則の逆の規則に従ってそれぞれ逆拡散する逆拡散手段と、逆拡散手段によりそれぞれ逆拡散されたシンボルに付随する情報から、シンボルを構成するビットに対する条件付き事後確率を、前記ビットに対応するメトリックとして計算するメトリック計算手段と、メトリック計算手段の出力に対して復号処理を行う復号手段とを備えることを特徴とする。
【００８１】
データのシンボルを、逆拡散するシンボル逆拡散手段を更に備えることができる。
【００８２】
本発明の第２のデータ受信装置は、データのビット毎に、値０に対する条件付き事後確率、または値１に対する条件付き事後確率のいずれか一方のみをメトリックとして計算し、一方の値と所定の基準値とから、他方のメトリックを計算するメトリック計算手段と、メトリック計算手段により計算されたメトリックを、逆拡散するビット逆拡散手段と、ビット逆拡散手段による逆拡散の結果得られたデータの復号処理を行う復号手段とを備えることを特徴とする。
【００８３】
データのシンボルを、逆拡散するシンボル逆拡散手段を更に備えることができる。
【００８４】
本発明の第１の受信方法は、多値多位相方式でデジタル変調されて伝送された伝送データのシンボルに付随する情報を、シンボルを構成するビットに応じた規則の逆の規則に従ってそれぞれ逆拡散する逆拡散ステップと、逆拡散ステップの処理でそれぞれ逆拡散されたシンボルに付随する情報から、シンボルを構成するビットに対する条件付き事後確率を、そのビットに対応するメトリックとして計算するメトリック計算ステップと、メトリック計算ステップでの処理結果に対して復号処理を行う復号ステップとを含むことを特徴とする。
【００８５】
本発明の第２のデータ受信方法は、データのビット毎に、値０に対する条件付き事後確率、または値１に対する条件付き事後確率のいずれか一方のみをメトリックとして計算し、一方の値と所定の基準値とから、他方のメトリックを計算するメトリック計算ステップと、メトリック計算ステップの処理で計算されたメトリックを、逆拡散するビット逆拡散ステップと、ビット逆拡散ステップの処理での逆拡散の結果得られたデータの復号処理を行う復号ステップとを含むことを特徴とする。
【００８６】
本発明の第１の受信装置および方法においては、多値多位相方式でデジタル変調されて伝送された伝送データのシンボルに付随する情報が、シンボルを構成するビットに応じた規則の逆の規則に従ってそれぞれ逆拡散され、それぞれ逆拡散されたシンボルに付随する情報から、シンボルを構成するビットに対する条件付き事後確率が、前記ビットに対応するメトリックとして計算され、計算されたメトリックに対して復号処理が行われる。
【００８７】
本発明の第２のデータ受信装置および方法においては、データのビット毎に、値０に対する条件付き事後確率、または値１に対する条件付き事後確率のいずれか一方のみがメトリックとして計算され、一方の値と所定の基準値とから、他方のメトリックが計算され、計算されたメトリックが、逆拡散され、逆拡散の結果得られたデータの復号処理が行われる。
【００８８】
【発明の実施の形態】
図１１（１９）のデータ送信装置においては、ビット消去を行うようにしたが、ビット消去を行わないでデータを伝送することも可能である。図１は、このような場合のデータ送信装置の構成の一例を示すブロック図である。この図において、図１１（１９）と同一の部分には同一の符号を付してあるので、その説明は省略する。この実施例では、ビット消去回路３と直並列変換器４が除外されている。また、畳み込み符号化器２の出力が２系列（Ｘ，Ｙ）から、４系列（ｕ，ｖ，ｘ，ｙ）に変更されている。その他の構成は、図１１（１９）の場合と同様である。
【００８９】
図２は、図１に示す畳み込み符号化器２の詳細な構成の一例を示すブロック図である。畳み込み符号化器２は、入力されたデータを１クロック分遅延し、出力する遅延回路９２−１乃至９２−３、および、入力されたデータの排他的論理和を演算する加算回路９３−１乃至９３−４により構成されている。
【００９０】
情報源１から入力されたデータＩは、遅延回路９２−１と加算回路９３−１乃至９３−４にそれぞれ入力されている。遅延回路９２−１の出力は、遅延回路９２−２と加算回路９３−１，９３−２に入力されている。遅延回路９２−２の出力は、遅延回路９２−３と加算回路９３−１，９３−３に入力されている。遅延回路９２−３は、加算回路９３−１乃至９３−４に入力されている。加算回路９３−１乃至９３−４の出力は、４系列のデータ（ｕ，ｖ，ｘ，ｙ）として出力される。
【００９１】
次に、図２の実施例の動作を図３を参照して説明する。
【００９２】
図３は、この畳み込み符号化器２の状態遷移図を表している。この畳み込み符号化器２の状態遷移は、次のようになる。
【００９３】
すなわち、例えば、状態０００（遅延回路９２−１乃至９２−３の状態が全て０の状態）において、０が入力されると、加算回路９３−１乃至９３−４から、（ｕｖｘｙ）＝（００００）が出力され、状態０００に遷移する。状態０００から１が入力されると、（ｕｖｘｙ）＝（１１１１）が出力され、状態１００に遷移する。状態００１から０が入力されると、（ｕｖｘｙ）＝（１１１１）が出力され、状態０００に遷移する。また、状態００１から１が入力されると、（ｕｖｘｙ）＝（００００）が出力され、状態１００に遷移する。
【００９４】
他の状態においても、図３に示すように、０または１の入力に対して、図示した信号が出力され、図示した状態に遷移する。従って、図２に示す畳み込み符号化器２では、情報源１から出力される情報に応じて対応する４系列のデータ（ｕ，ｖ，ｘ，ｙ）が出力されることになる。
【００９５】
畳み込み符号化器２から出力された４系列のデータは、ビット拡散回路９１−１乃至９１−４において、所定の規則に従って、ビットの順番が入れ換えられることにより、ビット拡散処理が施される。その処理は、図１１におけるビット拡散回路５−１，５−２における処理と同様であり、ビット拡散回路９１−１乃至９１−４のそれぞれが異なる数値ｓを用いて、ビット拡散を実行する。
【００９６】
信号点割り当て回路６では、図１１を参照して説明したように、入力された４系列のデータ（ｕ’，ｖ’，ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。なお、その他の動作は、図１１の場合と同様である。
【００９７】
図４は、図１に示すデータ送信装置から伝送されたデータを受信する、本発明のデータ受信装置の第１の実施例の構成を示すブロック図である。この図において、図１５と対応する部分には同一の符号が付してあるので、その説明は省略する。
【００９８】
シンボル逆拡散回路３３は、図１に示すシンボル拡散回路７と逆の操作により、シンボルの逆拡散を実行し、受信された信号のＩ成分とＱ成分を、それぞれＩ’成分とＱ’成分に変換するようになされている。
【００９９】
ビット逆拡散回路１０１−１乃至１０１−４は、シンボル逆拡散回路３３の出力するＩ’信号とＱ’信号に対して、ビット逆拡散処理を行うようになされている。ビット逆拡散回路１０１−１は、Ｉ’信号とＱ’信号により規定されるシンボルの第１のビットの逆拡散処理を行い、ビット逆拡散回路１０１−２乃至１０１−４は、それぞれ第２乃至第４のビットの逆拡散処理を行う。
【０１００】
ビット逆拡散回路１０１−１乃至１０１−４より出力された第１のビット乃至第４のビットのＩ信号成分とＱ信号成分は、それぞれ対応するメトリック計算回路１０２−１乃至１０２−４に入力され、それぞれ第１乃至第４のビットに対応するメトリックが計算されるようになされている。メトリック計算回路１０２−１乃至１０２−４より出力されたデータ（メトリック）ｕ，ｖ，ｘ，ｙは、ビタビ復号器１０３に入力されるようになされている。ビタビ復号器１０３は、入力されたデータ（メトリック）を復号し、再生情報３８を出力するようになされている。
【０１０１】
なお、メトリック計算回路１０２−１は、図５に示すように構成される。
【０１０２】
即ち、図４のビット逆拡散回路１０１−１より出力されたＩ’信号とＱ’信号は、ｎ個の確率計算回路１１１−１乃至１１１−ｎに入力される。いまの場合、図２０に示すように、１６ＱＡＭで信号点割り当て処理が行われているので、このｎは１６とされる。確率計算回路１１１−１は、図２０に示す１６ＱＡＭの００００に対応するシンボルＳ００００が送信され、受信信号Ｒを受信する確率Ｐ（Ｓ００００∩Ｒ）が計算される。以下、同様に、確率計算回路１１１−２においては、１６ＱＡＭの０００１に対応するシンボルＳ０００１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ０００１∩Ｒ）が計算され、確率計算回路１１１−３においては、１６ＱＡＭの００１０に対応するシンボルＳ００１０が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ００１０∩Ｒ）が計算される。そして、確率計算回路１１１−１６においては、１６ＱＡＭの１１１１に対応するシンボルＳ１１１１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ１１１１∩Ｒ）が計算される。
【０１０３】
加算回路１１２は、第１のビットが０であるシンボル、すなわち、Ｓ００００，Ｓ０００１，Ｓ００１０，Ｓ００１１，Ｓ０１００，Ｓ０１０１，Ｓ０１１０，Ｓ０１１１に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。これに対して、加算回路１１３は、１６ＱＡＭの全てのシンボル、すなわち、Ｓ００００乃至Ｓ１１１１に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。割算回路１１４は、加算回路１１２の出力を加算回路１１３の出力で割り算するようになされている。
【０１０４】
なお、メトリック計算回路１０２−２乃至１０２−４も、基本的にはメトリック計算回路１０２−１と同様に構成されているが、図５における加算回路１１２が、第２乃至第４ビットが０であるシンボルに対する確率の和を演算するように構成されている。
【０１０５】
図６は、ビタビ復号器１０３の構成の一例を示すブロック図である。
【０１０６】
入力端子６２−１乃至６２−４には、図４に示すメトリック計算回路１０２−１乃至１０２−４がそれぞれ出力するデータｕ，ｖ，ｘ，ｙが入力されるようになされている。反転回路１４０−１乃至１４０−４は、入力されたデータの全てのビットを反転して出力するようになされている。乗算回路１４１−１乃至１４１−１６は、入力端子６２−１乃至６２−４と反転回路１４０−１乃至１４０−４より出力されたデータのうち、所定のデータを乗算してそれぞれ、ＢＭ００００乃至ＢＭ１１１１として出力するようになされている。
【０１０７】
ＡＣＳ回路１４２−１乃至１４２−８は、入力された一方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを乗算するとともに、他方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを乗算する。そして、２つの加算結果を比較し、その比較結果に対応して、大きい方の乗算値をステートメトリック記憶装置１４３−１乃至１４３−８に、新たなステートメトリックＳＭとして出力するとともに、その選択結果を表す信号ＳＥＬ０００乃至ＳＥＬ１１１をパスメモリ１４４に出力している。パスメモリ１４４にはまた、ステートメトリック記憶装置１４３−１乃至１４３−８に記憶されている、ステートメトリックＳＭ０００乃至ＳＭ１１１が入力されている。
【０１０８】
ステートメトリック記憶装置１４３−１乃至１４３−８は、端子６１から入力される信号によりリセットされるようになされている。パスメモリ１４４は、端子１４５から復号結果を出力するようになされている。
【０１０９】
乗算回路１４１−１は、入力端子６２−１乃至入力端子６２−４からそれぞれ入力されたメトリックｕ，ｖ，ｘ，ｙを乗算し、演算結果をブランチメトリックＢＭ００００として出力するようになされている。乗算回路１４１−２は、入力端子６２−１乃至６２−３からそれぞれ入力されたメトリックｕ，ｖ，ｘと、反転回路１４０−４によって反転されたメトリックｙを乗算し、演算結果をブランチメトリックＢＭ０００１として出力している。同様に、乗算回路１４１−３は、入力端子６２−１，６２−２，６２−４より入力されたメトリックｕ，ｖ，ｙと反転回路１４０−３より出力される反転されたメトリックｘを乗算し、演算結果をブランチメトリックＢＭ００１０として出力し、乗算回路１４１−１６は、反転回路１４０−１乃至１４０−４から出力される反転されたメトリックｕ，ｖ，ｘ，ｙを乗算し、その演算結果をブランチメトリックＢＭ１１１１として出力するようになされている。
【０１１０】
すなわち、反転回路１４０−１乃至１４０−４から出力されるデータを（ｕ’，ｖ’，ｘ’，ｙ’）とすると、乗算回路１４１−１乃至１４１−８からの出力ＢＭ００００乃至ＢＭ１１１１と、入力端子６２−１乃至６２−４から入力されるデータと、反転回路１４０−１乃至１４０−４から出力されるデータとの間の関係は以下のようになる。
【０１１１】
ＢＭ００００＝ｕ・ｖ・ｘ・ｙ
ＢＭ０００１＝ｕ・ｖ・ｘ・ｙ’
ＢＭ００１０＝ｕ・ｖ・ｘ’・ｙ
：
：
ＢＭ１１１１＝ｕ’・ｖ’・ｘ’・ｙ’
【０１１２】
ＡＣＳ（Accumulate Compare Select）回路１４２−１には、乗算回路１４１−１の出力（ブランチメトリック）ＢＭ００００と、乗算回路１４１−１６の出力（ブランチメトリック）ＢＭ１１１１が入力されている。同様に、ＡＣＳ回路１４２−２には、乗算回路１４１−６の出力ＢＭ０１０１と、乗算回路１４１−１１の出力ＢＭ１０１０が入力されている。また、ＡＣＳ回路１４２−３には、乗算回路１４１−４の出力ＢＭ００１１と、乗算回路１４１−１３から出力されるＢＭ１１００とが入力されている。更に、ＡＣＳ回路１４２−８には、乗算回路１４１−１０の出力ＢＭ１００１と、乗算回路１４１−７の出力ＢＭ０１１０とが入力されている。
【０１１３】
ＡＣＳ回路１４２−１にはまた、ステートメトリック記憶装置１４３−１の出力（ステートメトリック）ＳＭ０００とステートメトリック記憶装置１４３−２の出力（ステートメトリック）ＳＭ００１が入力されており、ＡＣＳ回路１４２−２には、ステートメトリック記憶装置１４３−３の出力（ステートメトリック）ＳＭ０１０とステートメトリック記憶装置１４３−４の出力（ステートメトリック）ＳＭ０１１が入力されている。同様に、ＡＣＳ回路１４２−３には、ステートメトリック記憶装置１４３−５の出力（ステートメトリック）ＳＭ１００とステートメトリック記憶装置１４３−６の出力（ステートメトリック）ＳＭ１０１が入力されており、ＡＣＳ回路１４２−８には、ステートメトリック記憶装置１４３−７の出力（ステートメトリック）ＳＭ１１０とステートメトリック記憶装置１４３−８の出力（ステートメトリック）ＳＭ１１１が入力されている。
【０１１４】
ＡＣＳ回路１４２−１乃至１４２−８は、入力された一方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを乗算するとともに、他方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを乗算する。そして、２つの加算結果を比較し、その比較結果に対応して、大きい方の乗算値をステートメトリック記憶装置１４３−１乃至１４３−８に、新たなステートメトリックＳＭとして出力するとともに、その選択結果を表す信号ＳＥＬ０００乃至ＳＥＬ１１１１をパスメモリ１４４に出力している。パスメモリ１４４にはまた、ステートメトリック記憶装置１４３−１乃至１４３−８に記憶されている、ステートメトリックＳＭ０００乃至ＳＭ１１１が入力されている。
【０１１５】
ステートメトリック記憶装置１４３−１乃至１４３−８は、端子６１から入力される信号（ＲＳＴ）によりリセットされるようになされている。パスメモリ１４４は、端子１４５から復号結果を出力するようになされている。
【０１１６】
図７は、パスメモリ１４４の詳細な構成例を示すブロック図である。
【０１１７】
入力端子１５０−１乃至１５０−８には、ＡＣＳ回路１４２−１乃至１４２−８より出力された選択情報ＳＥＬ０００乃至ＳＥＬ１１１がそれぞれ入力されている。これらの選択情報ＳＥＬ０００乃至ＳＥＬ１１１は、それぞれ２入力１出力のセレクタ１５１−１乃至１５１−８に制御信号として入力されている。また、セレクタ１５１−１には、２つの入力として、端子１６１−１から固定データ０が入力されている。同様に、セレクタ１５１−２乃至１５１−４には、端子１６１−２乃至１６１−４から、それぞれ２つの入力として固定データ０が入力されており、また、セレクタ１５１−５乃至１５１−８には、端子１６１−５乃至１６１−８から、それぞれ２つの入力として固定データ１が入力されている。
【０１１８】
セレクタ１５１−１乃至１５１−８は、選択情報ＳＥＬ０００乃至ＳＥＬ１１１に対応して、２つの入力のうちの一方を選択し、後段のレジスタ１５２−１乃至１５２−８に出力する。但し、この第１列目のセレクタ１５１−１乃至１５１−８には、上述したように、端子１６１−１乃至１６１−８から２入力として同一のデータが入力されているため、レジスタ１５２−１乃至１５２−８には、それぞれ０，０，１または１が記憶されることになる。
【０１１９】
以下、同様に、ｎ列（図７の例の場合、４列）のセレクタとレジスタからなる構成が設けられている。すなわち、第２列目においては、セレクタ１５３−１乃至１５３−８とレジスタ１５４−１乃至１５４−８が設けられている。セレクタ１５３−１には、前列のレジスタ１５２−１の出力とレジスタ１５２−２の出力が供給されている。セレクタ１５３−２には、レジスタ１５２−３の出力とレジスタ１５２−４の出力が入力され、セレクタ１５３−３には、レジスタ１５２−５の出力とレジスタ１５２−６の出力が入力され、セレクタ１５３−８には、レジスタ１５２−７の出力とレジスタ１５２−８の出力が入力されている。そして、セレクタ１５３−１乃至１５３−８は、選択情報ＳＥＬ０００乃至ＳＥＬ１１１の値に対応して、２入力のうちの一方を選択し、後段のレジスタ１５４−１乃至１５４−８に出力する。例えば、レジスタ１５３−１は、選択情報ＳＥＬ０００が０であるとき、レジスタ１５２−１の出力を選択し、選択情報ＳＥＬ０００が１であるとき、レジスタ１５２−２の出力を選択し、出力するようになされている。
【０１２０】
最終列のレジスタ１５８−１乃至１５８−８の出力は、８入力１出力のセレクタ１５９に入力されている。
【０１２１】
最小値比較回路（ＣＭＰ）１６０には、端子１６２−１乃至１６２−８を介して、図６のステートメトリック記憶装置１４３−１乃至１４３−８より出力されたステートメトリックＳＭ０００乃至ＳＭ１１１が入力されている。最小値比較回路１６０（ＣＭＰ）は、８つのステートメトリックの大きさを比較し、最小のものを選択する。例えば、ステートメトリックＳＭ０００が最小であったとすると、データ０００を出力し、ステートメトリックＳＭ００１が最小であったとすると、データ００１を出力し、ステートメトリックＳＭ０１０が最小であったとすると、データ０１０を出力し、ステートメトリックＳＭ１１１が最小であっとすると、データ１１１を出力する。セレクタ１５９は、最小値比較回路１６０からの入力が０００であるとき、レジスタ１５８−１の出力を選択し、００１であるとき、レジスタ１５８−２の出力を選択し、０１０であるとき、レジスタ１５８−３の出力を選択し、１１１であるとき、レジスタ１５８−８の出力を選択し、端子１６３から復号結果として出力するようになされている。なお、最小値比較回路１６０の出力が０１１乃至１１０の場合も同様である。また、入力端子１６１−１乃至１６１−８の固定値は、それぞれの状態に対応する復号情報を意味している。
【０１２２】
このようなパスメモリ１４４の結線は、図３の状態遷移図に基づいている。すなわち、パスメモリ１４４の構成のうち、最上行は状態０００に、第２行目は状態００１に、第３行目は状態０１０に、最下行は状態１１１に、それぞれ対応する。また、第１列目は復号情報の取り込みを行う。図３によれば、状態０００に到達するパスは、状態０００と状態００１からの２本存在する。それぞれのパスに対応する入力ビットすなわち復号情報は、いずれの場合も０である。そこで、状態０００（最上行）における第１列では、選択情報ＳＥＬ０００によってそれに対応する復号情報０が選択されるように、セレクタ１５１−１の入力端子が配線されている。
【０１２３】
第１列目の、状態００１、状態０１０、・・・、状態１１１に対しても同様にして結線されている。
【０１２４】
第２列目以降においては、復号系列の選択、伝搬および記憶が行われる。図３によれば、状態０００に到達するパスは、状態０００、状態００１からの２本存在する。そこで、状態０００における第２列では、選択情報ＳＥＬ０００によって、それに対応する状態からのデータが選択されるように、セレクタ１５３−１の入力端子が配線されている。
【０１２５】
第２列目の状態００１、状態０１０、・・・、状態１１１においても同様にして結線されている。
【０１２６】
パスメモリ１４４の最終列では、記憶された８つの復号データから、最も尤度の大きいパスに対応するデータが最終的な復号データとして出力される。「最も尤度の大きいパス」とは、８つのステートメトリックＳＭ０００乃至ＳＭ１１１のうち、最小の値を持つものに対応するパスであり、セレクタ１５９で、その時点におけるステートメトリックの最小値に対応するパス、すなわち、最も尤度の大きいパスが選択されることになる。
【０１２７】
次に、その動作について説明する。
【０１２８】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、シンボルのＩ成分とＱ成分のデータが得られる。このＩ成分とＱ成分のデータは、シンボル逆拡散回路３３で、図１のシンボル拡散回路７と逆の操作（並べ換えられたシンボルの順番を元の順番に戻す処理）が行なわれ、逆拡散されたＩ’信号とＱ’信号が得られる。
【０１２９】
このシンボル逆拡散の操作は、シンボル拡散回路７と同じ値の数Ｎ，Ｇを用いて、逆拡散前のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）を、
逆拡散後のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）へ置換する処理である。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【０１３０】
シンボル逆拡散回路３３から供給されたＩ’信号とＱ’信号は、それぞれビット逆拡散回路１０１−１乃至１０１−４に供給される。
【０１３１】
第１のビットのビット逆拡散回路１０１−１では、シンボルとしての座標（Ｉ’とＱ’の組み合わせ）を保持したまま、図１の第１のビットのビット拡散回路９１−１と逆の操作が行なわれる。すなわち、Ｂ’ｉ（Ｉ’，Ｑ’）を１つの組として、図１のビット拡散回路９１−１に対応する、Ｍ組のＢ’ｉのデータを要素とするベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）が、
Ｂｉ（Ｉ，Ｑ）を１つの組として、Ｍ組のＢｉを要素とするベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）へ置換される。
【０１３２】
このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）であり、ｓはビット拡散回路９１−１で用いられたものと同一の値とされる。
【０１３３】
同様に、他のビット逆拡散回路１０１−２乃至１０１−４では、それぞれ、第２乃至第４のビットに関するビット逆拡散処理が、シンボルの座標を保持したまま行われる。このとき、ビット逆拡散回路１０１−２乃至１０１−４のビット逆拡散で用いる数値ｓは、それぞれ、ビット拡散回路９１−２乃至９１−４で用いる数値ｓと同じ値を用いる。
【０１３４】
こうしてビット逆拡散回路１０１−１乃至１０１−４より出力されたビット逆拡散されたデータ系列（Ｉ’ｕ，Ｑ’ｕ），（Ｉ’ｖ，Ｑ’ｖ），（Ｉ’ｘ，Ｑ’ｘ），（Ｉ’ｙ，Ｑ’ｙ）は、メトリック計算回路１０２−１乃至１０２−４にそれぞれ供給される。
【０１３５】
次に、メトリック計算回路１０２−１乃至１０２−４におけるメトリック計算について説明する。ここにおけるメトリックとは、次式によって規定される、所定の受信信号を受信したときに、その受信信号を構成するビットに対する条件付き事後確率を意味する。
Ｐ（ｂｉ＝０｜Ｒ）＝Ｐ（ｂｉ＝０∩Ｒ）／Ｐ（Ｒ）          （３）
【０１３６】
ここで、Ｐ（ｂｉ＝０｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）（Ｉｒ＝Ｉ’ｕ，Ｉ’ｖ，Ｉ’ｘ，またはＩ’ｙ：Ｑｒ＝Ｑ’ｕ，Ｑ’ｖ，Ｑ’ｘ，またはＱ’ｙ）を受信したとき、送信シンボルのｉビット目が０である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝０∩Ｒ）は、ｉビット目が０であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【０１３７】
同様に、次式（４）によって、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝Ｐ（ｂｉ＝１∩Ｒ）／Ｐ（Ｒ）          （４）
【０１３８】
ここで、Ｐ（ｂｉ＝１｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝１∩Ｒ）は、ｉビット目が１であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【０１３９】
また、次式（５）によっても、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝１−Ｐ（ｂｉ＝０｜Ｒ）         （５）
【０１４０】
メトリック計算回路１０２−１乃至１０２−４では、入力のＩ成分ＩｒとＱ成分Ｑｒから、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックをそれぞれ計算し、
第１のビットに対するメトリックＰ（ｂ１＝０｜Ｒ）をｕ、
第２のビットに対するメトリックＰ（ｂ２＝０｜Ｒ）をｖ、
第３のビットに対するメトリックＰ（ｂ３＝０｜Ｒ）をｘ、
第４のビットに対するメトリックＰ（ｂ４＝０｜Ｒ）をｙ
として出力する。
【０１４１】
各々のメトリックの計算は、前述の式（３）に従って行われる。すなわち、
0003684562.tif 000002
【０１４２】
ここで、Ｐ（Ｓj∩Ｒ）は、シンボルＳjが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓj∩Ｒ）は、ｉ番目のビットが０であるすべてのシンボルＳjについての確率Ｐ（Ｓj∩Ｒ）の和を表している。
【０１４３】
一方、Ｐ（Ｓk∩Ｒ）は、シンボルＳkが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓk∩Ｒ）は、１６ＱＡＭで定義されるすべてのシンボルＳkについての確率Ｐ（Ｓk∩Ｒ）の和を表している。
【０１４４】
図４の、第１のビットに対するメトリック（Ｐ（ｂ１＝０｜Ｒ））のメトリック計算回路１０２−１において、確率計算回路１１１−１は、Ｐ（Ｓ００００∩Ｒ）、すなわち、１６ＱＡＭの００００に対応するシンボルＳ００００が送信され、受信信号Ｒを受信する確率を計算する。
【０１４５】
確率計算回路１１１−２は、Ｐ（Ｓ０００１∩Ｒ）、すなわち、１６ＱＡＭの０００１に対応するシンボルＳ０００１が送信され、受信信号Ｒを受信する確率を計算する。
【０１４６】
確率計算回路１１１−３は、Ｐ（Ｓ００１０∩Ｒ）、すなわち、１６ＱＡＭの００１０に対応するシンボルＳ００１０が送信され、受信信号Ｒを受信する確率を計算する。
【０１４７】
以下、同様にして、１６ＱＡＭの残りのシンボルに対しても、それぞれ確率を計算し、全部で１６個の確率の計算結果を得る。
【０１４８】
加算回路１１２は、式（８）の分子を計算する回路で、第１のビットが０のシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
に対する確率の和を求める。
【０１４９】
加算回路１１３は、式（８）の分母を計算するブロックで、１６ＱＡＭすべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
Ｓ１１００、Ｓ１１０１、Ｓ１１１０、Ｓ１１１１、
に対する確率の和を求める。
【０１５０】
割算回路１１４は、加算回路１１２の出力を加算回路１１３の出力で割り算する計算器であり、式（８）を計算する。
【０１５１】
第２のビットに対するメトリックの計算も同様に行うことができる。すなわち、第２のビットに対するメトリックは、メトリック計算回路１０２−２において計算される。そこでは、式（８）の分子を計算する加算回路１１２に対応するメトリック計算回路１０２−２の加算回路（図示せず）への入力として、各々のシンボルに対する確率の計算結果の中から、第２のビットが０であるすべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
に対する確率の計算結果を選択し、加算を行う。式（８）の分母を計算する加算回路１１３に対応するメトリック計算回路１０２−２の加算回路（図示せず）への入力として、前述の第１のビットに対する場合と同様に、すべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
Ｓ１１００、Ｓ１１０１、Ｓ１１１０、Ｓ１１１１、
に対する確率の計算結果を選択し、加算を行う。
【０１５２】
第３のビットと第４のビットに関しても同様の演算が行われる。
【０１５３】
各々のメトリック計算回路１０２−１乃至１０２−４の演算結果ｕ，ｖ，ｘ，ｙは、ビタビ復号器１０３に供給される。
【０１５４】
図６に示す乗算回路１４１−１では、メトリックｕ，ｖ，ｘ，ｙ（第１乃至第４ビット目が０である確率）の積を計算し、ブランチメトリックＢＭ００００として出力する。このブランチメトリックＢＭ００００は、畳み込み符号化器２の符号出力００００に対応している。
【０１５５】
同様にして、乗算回路１４１−２は、メトリックｕ，ｖ，ｘ（第１乃至第３ビット目が０である確率）と、メトリックｙ’（第４ビット目が１である確率）との積を計算し、ブランチメトリックＢＭ０００１として出力する。このブランチメトリックＢＭ０００１は、畳み込み符号化器２の符号出力０００１に対応している。
【０１５６】
乗算回路１４１−３は、メトリックｕ，ｖ，ｙ（第１ビット目、第２ビット目、第４ビット目が０である確率）と、メトリックｘ’（第３ビット目が１である確率）の積を計算し、ブランチメトリックＢＭ００１０として出力する。このブランチメトリックＢＭ００１０は、畳み込み符号化器２の符号出力００１０に対応している。同様にして、乗算回路１４１−８は、メトリックｕ’，ｖ’，ｘ’，ｙ’（第１ビット目乃至第４ビット目が１である確率）の積を計算し、ブランチメトリックＢＭ１１１１として出力する。このブランチメトリックＢＭ１１１１は、畳み込み符号化器２の符号化出力１１１１に対応している。
【０１５７】
ＡＣＳ回路１４２−１は、畳み込み符号化器２の状態遷移（図３）に従って、次の２つの式の計算を行う。
ＳＭ０００×ＢＭ００００    （９）
ＳＭ００１×ＢＭ１１１１    （１０）
【０１５８】
ここでＳＭ０００は、１単位時間前のステートメトリック記憶装置１４３−１の値、ＳＭ００１は、１単位時間前のステートメトリック記憶装置１４３−２の値、ＢＭ００００は、乗算回路１４１−１の演算結果、ＢＭ１１１１は、乗算回路１４１−８の演算結果をそれぞれ表している。
【０１５９】
そして、ＡＣＳ回路１４２−１は、尤度の大きい方、すなわち、上記（９）式と（１０）式のうち、計算結果の大きい方を選択し、その選択情報ＳＥＬ０００を後段のパスメモリ１４４に出力するとともに、式（９）と式（１０）を計算して得られた結果のうち大きい方を、後段のステートメトリック記憶装置１４３−１に供給し、記憶させる。すなわち式（９）の計算結果の方が大きければ、ＳＥＬ０００＝０とし、式（１０）の計算結果の方が大きければ、ＳＥＬ０００＝１とする。また、前者の場合、ＳＭ０００×ＢＭ００００が、後者の場合、ＳＭ００１×ＢＭ１１１１が、それぞれステートメトリック記憶装置１４３−１に、新たなステートメトリックＳＭ０００として記憶される。
【０１６０】
この計算を図３にそって説明する。状態０００に到達するパスは２本あり、１本目は状態０００で０が入力され、００００を出力するパスで、比較される計算式は式（９）のようになり、２本目は状態００１で０が入力され、１１１１を出力するパスで、比較される計算式は式（１０）のようになる。計算結果のうち大きい方が新たなステートメトリックＳＭ０００としてステートメトリック記憶装置１４３−１に供給される。
【０１６１】
同様の動作が、ＡＣＳ回路１４２−２乃至１４２−８においても行われる。なお、ステートメトリック記憶装置１４３−１乃至１４３−８は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【０１６２】
パスメモリ１４４では、図３の状態遷移図に従って、ＡＣＳ回路１４２−１乃至１４２−８からの選択情報ＳＥＬ０００乃至ＳＥＬ１１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。
【０１６３】
次に、図７を参照して、パスメモリ１４４の動作を説明する。
【０１６４】
ＡＣＳ回路１４２−１乃至１４２−８より出力された選択情報ＳＥＬ０００乃至ＳＥＬ１１１は、端子１５０−１乃至１５０−８に入力され、各列のセレクタに制御信号として供給される。
【０１６５】
第１列目のセレクタ１５１−１乃至１５１−４には、２つの入力として０が入力されており、また、セレクタ１５１−５乃至１５１−８には、２つの入力として１が入力されている。従って、セレクタ１５１−１乃至１５１−４からは、選択情報の状態に拘わらず、０が出力され、また、セレクタ１５１−５乃至１５１−８からは、１が出力される。このような構成は、図３に示すように、状態０００乃至状態０１１に至るパスでは、全て０が入力され、また、状態１００乃至状態１１１に至るパスでは全て１が入力されていることに対応している。
【０１６６】
セレクタ１５１−１乃至１５１−８より出力されたデータは、後段のレジスタ１５２−１乃至１５２−８に供給され、記憶された後、出力される。
【０１６７】
レジスタ１５２−１乃至１５２−８から出力されたデータは、第２列目のセレクタ１５３−１乃至１５３−８に供給される。すなわち、セレクタ１５３−１には、前列のレジスタ１５２−１の出力とレジスタ１５２−２の出力が供給され、セレクタ１５３−２には、レジスタ１５２−３の出力とレジスタ１５２−４の出力が入力され、セレクタ１５３−３には、レジスタ１５２−５の出力とレジスタ１５２−６の出力が入力され、セレクタ１５３−８には、レジスタ１５２−７の出力とレジスタ１５２−８の出力が入力されている。セレクタ１５３−４乃至１５３−７は、前述の通りである。
【０１６８】
各セレクタ１５３−１乃至１５３−８は、選択情報ＳＥＬ０００乃至ＳＥＬ１１１の状態に応じて、２入力のうちの一方を選択し、後段のレジスタ１５４−１乃至１５４−８に出力する。例えば、選択情報ＳＥＬ０００が０である場合には、セレクタ１５３−１は、レジスタ１５２−１の出力を選択し、また、選択情報ＳＥＬ０００が１である場合には、レジスタ１５２−２の出力を選択し、出力する。
【０１６９】
第３列目および最終列のレジスタにおいても同様の処理が施され、選択情報ＳＥＬ０００乃至ＳＥＬ１１１の状態に応じて、前段からの２つの入力のうちの何れかが選択され、後段のレジスタに出力される。
【０１７０】
最終列のレジスタ１５８−１乃至１５８−８から出力されたデータは、セレクタ１５９に入力される。セレクタ１５９は、最小値比較回路１６０からの出力に応じてレジスタ１５８−１乃至１５８−８から出力されるデータの何れかを選択し、出力する。すなわち、最小値比較回路１６０は、図６に示すステートメトリック記憶回路１４３−１乃至１４３−８から出力されるステートメトリックＳＭ０００乃至ＳＭ１１１のうち、最小のステートメトリックを選択し、対応するデータを出力する。たとえば、ステートメトリックＳＭ０００が最小であった場合は、データ０００を出力する。セレクタ１５９は、最小値比較回路１６０から出力されるデータに応じてレジスタ１５８−１乃至１５８−８の何れかの出力を選択して出力する。例えば、最小値比較回路１６０からの出力データが０００であるとき、セレクタ１５９は、レジスタ１５８−１の出力を選択して出力する。出力データが００１乃至１１１の場合は、それぞれ、レジスタ１５８−２乃至１５８−８が選択されることになる。
【０１７１】
換言すると、パスメモリ１４４では、記憶された８つの復号データから、最も尤度の大きいパスに対応するデータが最終的な復号データとして出力される。「最も尤度の大きいパス」とは、８つのステートメトリックＳＭ０００乃至ＳＭ１１１のうち、最小の値を持つものに対応するパスであり、セレクタ１５９で、その時点におけるステートメトリックの最小値に対応するパス、すなわち、最も尤度の大きいパスが選択される。
【０１７２】
なお、図５において、確率計算回路１１１−１乃至１１１−１６における計算方法として、伝送路によって様々な計算法が考えられるが、ガウス伝送路を仮定した場合には、例えば、確率計算回路１１１−１において、以下のように確率を計算することができる。
0003684562.tif 000003
【０１７３】
ここで、σは伝送路の雑音電力の１／２の平方根を表す。すなわち、２σ2が伝送路の雑音電力を表す。||Ｓ００００−Ｒ||は、シンボルＳ００００とＲとのユークリッド距離である。
【０１７４】
確率計算回路１１１−２乃至１１１−１６においても、同様にして、確率を計算することができる。
【０１７５】
図８は、データ受信装置の第２の実施例を表している。この実施例においては、図４における場合と比較して、ビット逆拡散回路とメトリック計算回路の順序が逆になっている。その他の構成は図４の場合と同様である。
【０１７６】
シンボル逆拡散回路３３より出力された受信信号のＩ’およびＱ’成分は、メトリック計算回路１２０に入力され、メトリックの計算が実行された後、メトリックデータｕ’，ｖ’，ｘ’，ｙ’としてビット逆拡散回路９５−１乃至９５−８にそれぞれ供給される。ビット逆拡散回路９５−１乃至９５−８は、図１に示すビット拡散回路９１−１乃至９１−８における場合と逆の操作を実行し、ビットの逆拡散を行う。
【０１７７】
その他の構成は、図４における場合と同様である。
【０１７８】
次に、その動作について説明する。この実施例においては、シンボル逆拡散回路３３より出力された受信信号のＩ’とＱ’成分は、メトリック計算回路１２０に入力され、それぞれ第１乃至第４のビットに対応するメトリックが計算されるようになされている。
【０１７９】
すなわち、図８のメトリック計算回路１２０は、例えば図９に示すように構成される。この実施例においては、確率計算回路１１１−１乃至１１１−１６に、シンボル逆拡散回路３３より出力されたＩ’とＱ’成分が入力されている。加算回路１１２−１乃至１１２−８は、上記した式（８）の分子を計算する回路であり、加算回路１１２−１は、第１のビットの０のシンボルに対する確率の和を計算し、加算回路１１２−２乃至１１２−８は、それぞれ第２乃至第３のビットの０のシンボルの確率の和を計算する。加算回路１１３は、上記した式の分母を計算する回路であり、１６ＱＡＭすべてのシンボルに対する確率の和を計算する。割算回路１１４−１乃至１１４−８は、それぞれ加算回路１１２−１乃至１１２−８の出力を加算回路１１３の出力で割り算し、それぞれ第１のビット乃至第４のビットに対するメトリックの計算を行い、それぞれ、出力信号ｕ’，ｖ’，ｘ’，ｙ’として出力する。
【０１８０】
メトリック計算回路１２０より出力されたデータ（メトリック）ｕ’，ｖ’，ｘ’，ｙ’は、ビット逆拡散回路９５−１乃至９５−８にそれぞれ供給される。ビット逆拡散回路９５−１乃至９５−８は、メトリック計算回路１２０から出力されたメトリックデータｕ’，ｖ’，ｘ’，ｙ’に対して、図１のビット拡散回路９１−１乃至９１−８における場合と逆の操作によりビット逆拡散を実行し、データｕ，ｖ，ｘ，ｙを出力する。
【０１８１】
図８の実施例のその他の動作は、図４における場合と同様である。
【０１８２】
図１０は、データ受信装置の第３の実施例を表している。この実施例においては、復調回路３２から出力された受信信号のＩ成分とＱ成分は、メトリック計算回路１２０に供給され、メトリックの計算が実行されて得られたメトリックデータｕ’，ｖ’，ｘ’，ｙ’がシンボル逆拡散回路１４０に対して出力される。シンボル逆拡散回路１４０は、図１のシンボル拡散回路７におけるシンボル拡散処理と逆の処理、すなわち、シンボル拡散回路７において入れ替えたシンボルの順番を元の順番に戻す処理を行い、出力データｕ’’，ｖ’’，ｘ’’，ｙ’’を出力する。
【０１８３】
シンボル逆拡散器１４０が出力したデータｕ’’，ｖ’’，ｘ’’，ｙ’’は、ビット逆拡散回路９５−１乃至９５−８に供給され、図１のビット拡散回路９１−１乃至９１−８における場合と逆の処理が実行され、得られたデータｕ，ｖ，ｘ，ｙが出力される。その他の構成は、図８における場合と同様であるので、その説明は省略する。
【０１８４】
次に、その動作について説明する。
【０１８５】
復調器３２から出力された受信信号のＩ成分とＱ成分は、メトリック計算回路１２０に供給される。メトリック計算回路１２０では、入力されたＩ成分とＱ成分から、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックをそれぞれ計算し、
第１のビットに対するメトリックをｕ’、
第２のビットに対するメトリックをｖ’、
第３のビットに対するメトリックをｘ’、
第４のビットに対するメトリックをｙ’
として出力する。
【０１８６】
このメトリック計算回路１２０は、図８（図９）におけるメトリック計算回路１２０と同様の構成とされている。
【０１８７】
１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックの計算結果ｕ’，ｖ’，ｘ’，ｙ’は、シンボル逆拡散回路１４０に入力される。
【０１８８】
シンボル逆拡散回路１４０では、図１に示すシンボル拡散回路７における場合と逆の操作が実行され、シンボルの逆拡散が行われる。即ち、逆拡散は、Ｓｉ（ｕ’，ｖ’，ｘ’，ｙ’）を１つの組として、図１に示すシンボル拡散回路７に対応する、（Ｎ−１）組のＳｉデータを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）から、
Ｓ’ｉ（ｕ’’，ｖ’’，ｘ’’，ｙ’’）を１つの組として、（Ｎ−１）組のＳ’ｉを要素とする逆拡散後のベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）への置換となる。
【０１８９】
なお、このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ  ｍｏｄ  Ｎ）である。
【０１９０】
そして、得られたデータｕ’’，ｖ’’，ｘ’’，ｙ’’は、ビット逆拡散回路９５−１乃至９５−８にそれぞれ供給される。
【０１９１】
ビット逆拡散回路９５−１乃至９５−８は、図１のビット拡散回路９１−１乃至９１−８の場合と逆の操作により、ビットの逆拡散を行い、得られたデータｕ，ｖ，ｘ，ｙをビタビ復号器１０３に対して出力する。
【０１９２】
その後の処理は、図４における場合と同様である。
【０１９３】
以上のように、いずれの実施例においても、データのビット毎にビットに対するメトリックを計算し、データのビットに対して予め定められている規則に従って、ビット挿入処理を行うようにしたので、誤り訂正符号として畳み込み符号が用いられ、符号系列に対してビット拡散が行われ、かつ、１６ＱＡＭ方式でデータ変調して伝送されたデータを軟判定処理することができ、その結果、受信したデータを座標上最も近いシンボルとして硬判定処理する場合に較べて、正確に復号処理を行うことができる。
【０１９４】
なお、以上の実施例では、ビタビ復号器１０３として、図６に示すように乗算回路１４１−１乃至１４１−８を備える構成を用いたが、これらの乗算回路１４１−１乃至１４１−８を、例えば、入力データのｌｏｇを演算し、得られた値に（−１）を乗算するような構成とすることも可能である。
【０１９５】
上記実施例においては、１６ＱＡＭ方式でデータを変調し、復調するようにしたが、このほか、６４ＱＡＭ、２５６ＱＡＭなどの、Ｉ成分とＱ成分が、それぞれ２以上のビットに対応する多値多位相変調方式を採用する場合においても、本発明は適用することが可能である。
【０１９６】
【発明の効果】
第１の本願発明によれば、多値多位相方式でデジタル変調されて伝送されたデータを確実に復号することができる。
【０１９７】
第２の本願発明によれば、データ受信装置の構成を簡単なものにすることができる。
【図面の簡単な説明】
【図１】データ送信装置の構成例を示すブロック図である。
【図２】図１に示す畳み込み符号化器２の詳細な構成の一例を示すブロック図である。
【図３】図２に示す畳み込み符号化器２の状態の変遷を示す図である。
【図４】本発明のデータ受信装置の第１の実施例の構成を示すブロック図である。
【図５】図４に示すメトリック計算回路の詳細な構成例を示すブロック図である。
【図６】図４に示すビタビ復号器の詳細な構成例を示すブロック図である。
【図７】図６に示すパスメモリ１４４の詳細な構成例を示すブロック図である。
【図８】本発明のデータ受信装置の第２の実施例の構成を示すブロック図である。
【図９】図８に示すメトリック計算回路の詳細な構成例を示すブロック図である。
【図１０】本発明のデータ受信装置の第３の実施例の構成を示すブロック図である。
【図１１】従来のデータ送信装置の構成例を示すブロック図である。
【図１２】図１１の畳み込み符号化器の構成例を示すブロック図である。
【図１３】図１２の畳み込み符号化器の状態遷移を説明する図である。
【図１４】ＱＰＳＫの信号点配置を説明する図である。
【図１５】従来のデータ受信装置の構成例を示すブロック図である。
【図１６】図１５のビタビ復号器の構成例を示すブロック図である。
【図１７】図１６のブランチメトリック演算回路の構成例を示すブロック図である。
【図１８】図１６のパスメモリの構成例を示すブロック図である。
【図１９】１６ＱＡＭを用いた場合のデータ送信装置の構成例を示すブロック図である。
【図２０】１６ＱＡＭの信号点配置を説明する図である。
【図２１】図１９の装置で送信したデータを受信するデータ受信装置の構成例を示す図である。
【図２２】図２１の実施例の動作を説明する図である。
【符号の説明】
３２  復調器，  ３３  シンボル逆拡散回路，  ３８  再生情報，  １０１−１乃至１０１−４  ビット逆拡散回路，  １０２−１乃至１０２−４  メトリック計算回路，  １０３  ビタビ復号器，  １１１−１乃至１１１−１６  確率計算回路，  １１２，１１３  加算回路，  １１４  割算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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