(57)【特許請求の範囲】
【請求項１】
バスと、
第１期間及び第２期間内はそれぞれ第１レベル及び第２レベルにあり、前記第１期間と前記第２期間とを交互に繰返すプリチャージ信号を入力するプリチャージ信号入力線と、
前記第２期間内にレベル変化を起こす制御信号を入力する制御信号入力線と、
前記バスと前記制御信号入力線とに接続され、前記制御信号のレベル変化に応じて、保持するデータ信号を出力して前記バスの電位を前記第２レベルに変化させるデータ保持部と、
出力線と、
前記第１レベルにある第１、第２及び第３電源線と、
そのゲート電極線、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記プリチャージ信号入力線、第１電源線、バスに接続された第１ＭＯＳトランジスタと、
そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記第２電源線、出力線、バスに接続された第２ＭＯＳトランジスタと、
そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記プリチャージ信号入力線、第３電源線、出力線に接続された第３ＭＯＳトランジスタとを備え、
前記第１、第２及び第３ＭＯＳトランジスタは、何れも対応する前記ゲート電極が前記第１レベルにあるときには論理的にオン可能な特性を有する、
バスシステム。
【請求項２】
請求項１記載のバスシステムにおいて、
前記データ保持部は、
前記データ信号を保持するレジスタと、
そのゲート電極及びその一方の半導体領域がそれぞれ前記レジスタの出力及びバスに接続された第４ＭＯＳトランジスタと、
そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記制御信号入力線、前記第４ＭＯＳトランジスタの他方の半導体領域及びグランド線に接続された第５ＭＯＳトランジスタとを、
備えたことを特徴とする、バスシステム。
【請求項３】
請求項１又は２記載のバスシステムにおいて、
前記プリチャージ信号入力線と前記第３ＭＯＳトランジスタのゲート電極に接続されたインバータとを更に備え、
前記第１及び第２ＭＯＳトランジスタは第１チャネル型のＭＯＳトランジスタであり、
前記第３ＭＯＳトランジスタは第２チャネル型のＭＯＳトランジスタであることを特徴とする、バスシステム。
【請求項４】
請求項１乃至３の何れかに記載のバスシステムにおいて、
（前記第１ＭＯＳトランジスタの閾値）≦（前記第２ＭＯＳトランジスタの閾値）の関係が成立することを特徴とする、バスシステム。
【請求項５】
請求項１乃至３の何れかに記載のバスシステムにおいて、
前記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとがレイアウト上隣接して配置されていることを特徴とする、バスシステム。
【請求項６】
請求項１記載のバスシステムにおいて、
その一端及び他端がそれぞれ前記プリチャージ信号入力線及び前記バスに接続され、前記第２期間内にのみ前記バスの電位を高めるブートストラップ回路を、更に備えたことを特徴とするバスシステム。
【請求項７】
請求項６記載のバスシステムにおいて、
前記ブートストラップ回路は、
その一端がインバータを介して前記プリチャージ信号入力線に接続され、その他端が前記バスに接続された容量を有することを特徴とする、バスシステム。
【請求項８】
請求項１記載のバスシステムにおいて、
前記第２電源線は、
その一端が前記プリチャージ信号入力線に接続されたインバータと、
その一端が前記インバータの他端に接続された第１負荷素子と、
前記第１負荷素子の他端と前記第２ＭＯＳトランジスタのゲート電極とに接続された電圧線とを有し、
更に前記第１負荷素子の他端とグランド間とに接続された第２負荷素子を備えたことを特徴とする、バスシステム。
【請求項９】
請求項１記載のバスシステムにおいて、
前記第２電源線は、所定の期間のみ前記第１レベルにあるセンスイネーブル信号を入力する線であることを特徴とする、バスシステム。
【請求項１０】
請求項１記載のバスシステムにおいて、
前記データ保持部は、
前記データ信号を保持するレジスタと、
そのゲート電極及びソース領域がそれぞれ前記制御信号入力線、前記バスに接続されたｐチャネルＭＯＳトランジスタと、
そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記レジスタの出力、前記ｐチャネルＭＯＳトランジスタのドレイン領域及びグランドに接続された第４ＭＯＳトランジスタとを、
備えたことを特徴とする、バスシステム。
【請求項１１】
バスと、
第１期間及び第２期間内はそれぞれ第１レベル及び第２レベルにあり、前記第１期間と前記第２期間とを交互に繰返すプリチャージ信号を入力するプリチャージ信号入力線と、
前記第２期間内にレベル変化を起こす制御信号を入力する制御信号入力線と、
前記バスと前記制御信号入力線とに接続され、前記制御信号のレベル変化に応じて保持するデータ信号を出力し、これにより前記バスの電位を前記第１レベルへ向けて変化させるデータ保持部と、
出力線と、
そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記プリチャージ信号入力線、前記バス及びグランド線に接続された第１ＭＯＳトランジスタと、
そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記バス、前記出力線及び前記グランド線に接続された第２ＭＯＳトランジスタと、
そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記プリチャージ信号入力線、電源電位及び前記出力線に接続された第３ＭＯＳトランジスタとを備え、
前記第１及び第２ＭＯＳトランジスタは同一極性のチャネルを有しており、前記第１及び第３ＭＯＳトランジスタは前記第１レベルにある前記プリチャージ信号の入力に対しては共にオン可能な特性を有する、
バスシステム。
【請求項１２】
請求項１１記載のバスシステムにおいて、
前記データ保持部は、
前記データ信号を保持するレジスタと、
そのゲート電極及びその一方の半導体領域がそれぞれ前記レジスタの出力線及び前記電源電位に接続された第５ＭＯＳトランジスタと、
そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記制御信号入力線、前記第５ＭＯＳトランジスタの他方の半導体領域及び前記バスに接続された第４ＭＯＳトランジスタとを、
備えたことを特徴とする、バスシステム。
【請求項１３】
請求項１１又は１２記載のバスシステムにおいて、
前記第３ＭＯＳトランジスタは、インバータを介して前記プリチャージ信号入力線にそのゲート電極が接続されており、前記第１及び第２ＭＯＳトランジスタとは異なる極性のチャネルを有することを特徴とする、バスシステム。
【請求項１４】
請求項１３記載のバスシステムにおいて、
そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記インバータの出力線、前記第２ＭＯＳトランジスタの前記他方の半導体領域及び前記グランド線に接続され、前記第１及び第２ＭＯＳトランジスタと同一極性のチャネルを有する第６ＭＯＳトランジスタを更に備える、
バスシステム。
【請求項１５】
請求項１１記載のバスシステムにおいて、
前記第２ＭＯＳトランジスタの前記他方の半導体領域と前記グランド線との間に接続され、複数のセンスイネーブル信号が入力するセンスイネーブル手段を更に備え、
前記センスイネーブル手段は、前記複数のセンスイネーブル信号の論理レベルの組み合わせに応じて前記第２ＭＯＳトランジスタの前記他方の半導体領域と前記グランド線とを導通させることを特徴とする、
バスシステム。
【請求項１６】
請求項１５記載のバスシステムにおいて、
前記センスイネーブル手段は、
対応する前記センスイネーブル信号をそのゲート電極に入力する複数のＭＯＳトランジスタが直列に又は並列に接続されたＭＯＳツリーを有することを特徴とする、バスシステム。
【請求項１７】
請求項１１記載のバスシステムにおいて、
前記出力線に接続され、前記プリチャージ信号が前記第２期間から前記第１期間に移る際に当該第２期間に於ける前記出力線の電位をサンプリングし、得られた前記出力線の電位を当該第１期間中保持するラッチ手段を、
更に備えることを特徴とする、バスシステム。
【請求項１８】
請求項１７記載のバスシステムにおいて、
前記ラッチ手段は、
そのゲート電極及びその一方の半導体領域がそれぞれ前記出力線及び前記電源電位に接続された第７ＭＯＳトランジスタと、
そのゲート電極及びその一方の半導体領域がそれぞれ前記インバータの出力線及び前記第７ＭＯＳトランジスタの他方の半導体領域に接続された第８ＭＯＳトランジスタと、
そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記出力線、前記第８ＭＯＳトランジスタの他方の半導体領域及び前記グラウンド線に接続された第９ＭＯＳトランジスタとを備え、
前記第７ＭＯＳトランジスタは前記第１及び第２ＭＯＳトランジスタと異なる極性のチャネルを有する一方、
前記第８及び第９ＭＯＳトランジスタは共に前記第１及び第２ＭＯＳトランジスタと同一極性のチャネルを有することを特徴とする、
バスシステム。
【請求項１９】
第１期間及び第２期間内はそれぞれ第１レベル及び第２レベルにあり、前記第１期間と前記第２期間とを交互に繰返すプリチャージ信号を入力するプリチャージ信号入力線と、データ信号を保持するレジスタの前記第２期間内の出力によってその電位が前記第２レベルとされるバスとが入力するバスセンスアンプにおいて、
そのゲート電極及びその一方の半導体領域がそれぞれ前記プリチャージ信号入力線及び前記バスに接続され、前記第１レベルにある前記プリチャージ信号によってその導通が制御される第１極性の第１ＭＯＳトランジスタと、
その一方の半導体領域が前記バスに接続され且つそのゲート電極にはオン可能なレベルの電位が印加された、前記第１極性を有する第２ＭＯＳトランジスタと、
前記プリチャージ信号入力線に接続されたインバータと、
そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記インバータの出力線、電源電位、及び前記第２ＭＯＳトランジスタの他方の半導体領域に接続され、前記第１極性と異なる第２極性の第３ＭＯＳトランジスタとを、
備えたバスセンスアンプ。
【請求項２０】
請求項１９記載のバスセンスアンプにおいて、
前記第２ＭＯＳトランジスタのゲート電極の電位を前記第１期間に於ける前記第１ＭＯＳトランジスタのゲート電極の電位よりも下げたことを特徴とする、
バスセンスアンプ。
【請求項２１】
請求項１９記載のバスセンスアンプにおいて、
前記第１レベルの電圧を抵抗分割して得られるバイアスを前記第２ＭＯＳトランジスタのゲート電極に印加することを特徴とする、
バスセンスアンプ。
【請求項２２】
請求項１９記載のバスセンスアンプにおいて、
前記プリチャージ信号入力線に接続された新たなインバータを介して抵抗分割により得られるバイアスを前記第２ＭＯＳトランジスタのゲート電極に印加することを特徴とする、バスセンスアンプ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、バスシステム又はバスセンスアンプに関するものである。
【０００２】
【従来の技術】
図２１に、従来のバスセンスアンプを示す。これは、１９９４年５月のＣｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  におけるＰｒｏｃｅｅｄｉｎｇ  ｐｐ．６３７−６４０に開示されたものである。このバスセンスアンプは、電流検出型であり、データ・レジスタの出力にそのゲート電極が接続されたＮＭＯＳトランジスタがオンして、ダイオード接続されたＰＭＯＳトランジスタを流れる電流が上記ＮＭＯＳトランジスタを介してグランドへ流れると、この電流をＰＭＯＳカレントミラーで高速に検出して電圧に変換するものである。より正確には、データ・レジスタ側のＮＭＯＳトランジスタのゲート幅をＷとすると、ゲート幅がＷとＷ／２にそれぞれ対応する駆動力を有するトランジスタの両電流をＰＭＯＳカレント・ミラーで比較していることになる。
【０００３】
よって、データレジスタの内容が０であるときは、電流が幅ＷのＮＭＯＳトランジスタを介して流れており、このときは、ゲート幅Ｗのトランジスタとゲート幅Ｗ／２のトランジスタを流れる両電流を比較して、出力はＬレベルとなる。それに対して、データレジスタの内容が１の場合では、入力側には電流が流れないため、電流無しとゲート幅Ｗ／２のトランジスタによる電流とを比較して、出力はＨレベルとなる。
【０００４】
このバスセンスアンプでは、バスＢＵＳの振幅はＮＭＯＳトランジスタによってプルアップされているので、プリチャージ期間中、その振幅は（Ｖｄｄ−Ｖｔｈ）となって通常のＣＭＯＳ回路のハイ・レベルであるＶｄｄまで上昇しない。よって、高速で且つ低消費電力なバス・システムが実現されている。ここに、Ｖｄｄは電源電圧、ＶｔｈはＮＭＯＳトランジスタの閾値である。
【０００５】
【発明が解決しようとする課題】
しかしながら、図２１に示した従来のバスセンスアンプの回路は、図２１の右側のパスに貫通電流が流れるという点と、更に、入力側にも貫通電流が流れるという点により、ＢＵＳ振幅を下げて低消費電力化を図った点を打ち消してしまうという問題点を有している。
【０００６】
具体的には、このＰＭＯＳカレントミラー型バスセンスアンプによれば、レジスタ側から電流が引かれると、ＥＶＬ期間中にＤＣ電流が流れる構造になっているため、１アンプあたり、０．５ｍＡの電流を消費していた。
【０００７】
この発明は、かかる問題点を克服すべくなされたものであり、その第１の目的は、高速動作かつ低消費電力なバスシステムないしバスセンスアンプを実現することにある。更に、その第２の目的は、電源ノイズによる影響の少ない、高確度のバスシステムないしバスセンスアンプの実現を図ることである。加えて、その第３の目的は、レイアウト面積の小さなバスシステムないしバスセンスアンプを実現することにある。更にその第４の目的は、プリチャージによって高められたバス電位の安定性を図って、動作マージンを高めることにある。更にその第５の目的は、複数のバスシステムを用いる場合において、その一部分のバスシステムだけを動作可能としうるバスシステムの構成を実現することにある。更にその第６の目的は、バス振幅をさらに低減させてより一層の低消費電力化を図ることにある。さらにその第７の目的は、逆にプリディスチャージを利用して、低消費電力・高速なバスシステムのノイズ・マージンを格段に増大させることを目的とする。更にその第８の目的は、バスセンスアンプ自身、様々な論理でセンスイネーブル可能とすることにある。更にその第９の目的は、貫通電流の発生を完全に防止可能なバスシステムを実現することである。更にその第１０の目的は、ラッチ機能をも具備したバスシステムを実現することにある。
【０００８】
【課題を解決するための手段】
請求項１に係る発明は、バスと、第１期間及び第２期間内はそれぞれ第１レベル及び第２レベルにあり、前記第１期間と前記第２期間とを交互に繰返すプリチャージ信号を入力するプリチャージ信号入力線と、前記第２期間内にレベル変化を起こす制御信号を入力する制御信号入力線と、前記バスと前記制御信号入力線とに接続され、前記制御信号のレベル変化に応じて、保持するデータ信号を出力して前記バスの電位を前記第２レベルに変化させるデータ保持部と、出力線と、前記第１レベルにある第１、第２及び第３電源線と、そのゲート電極線、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記プリチャージ信号入力線、第１電源線、バスに接続された第１ＭＯＳトランジスタと、そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記第２電源線、出力線、バスに接続された第２ＭＯＳトランジスタと、そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記プリチャージ信号入力線、第３電源線、出力線に接続された第３ＭＯＳトランジスタとを備え、前記第１、第２及び第３ＭＯＳトランジスタは、何れも対応する前記ゲート電極が前記第１レベルにあるときには論理的にオン可能な特性を有する、バスシステムである。
【０００９】
請求項２に係る発明では、請求項１記載のバスシステムにおける前記データ保持部が、前記データ信号を保持するレジスタと、そのゲート電極及びその一方の半導体領域がそれぞれ前記レジスタの出力及びバスに接続された第４ＭＯＳトランジスタと、そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記制御信号入力線、前記第４ＭＯＳトランジスタの他方の半導体領域及びグランド線に接続された第５ＭＯＳトランジスタとを備えている。
【００１０】
請求項３に係る発明では、請求項１又は２記載のバスシステムにおいて、前記プリチャージ信号入力線と前記第３ＭＯＳトランジスタのゲート電極に接続されたインバータとを更に備えており、前記第１及び第２ＭＯＳトランジスタは第１チャネル型のＭＯＳトランジスタであり、前記第３ＭＯＳトランジスタは第２チャネル型のＭＯＳトランジスタである。
【００１１】
請求項４に係る発明では、請求項１乃至３の何れかに記載のバスシステムにおいて、（前記第１ＭＯＳトランジスタの閾値）≦（前記第２ＭＯＳトランジスタの閾値）の関係を成立させている。
【００１２】
請求項５に係る発明では、請求項１乃至３の何れかに記載のバスシステムにおいて、前記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとをレイアウト上隣接して配置している。
【００１３】
請求項６に係る発明では、請求項１記載のバスシステムにおいて、その一端及び他端がそれぞれ前記プリチャージ信号入力線及び前記バスに接続され、前記第２期間内にのみ前記バスの電位を高めるブートストラップ回路を更に備えたものである。
【００１４】
請求項７に係る発明では、請求項６記載のバスシステムにおける前記ブートストラップ回路が、その一端がインバータを介して前記プリチャージ信号入力線に接続され、その他端が前記バスに接続された容量を有することとしている。
【００１５】
請求項８に係る発明では、請求項１記載のバスシステムにおける前記第２電源線が、その一端が前記プリチャージ信号入力線に接続されたインバータと、その一端が前記インバータの他端に接続された第１負荷素子と、前記第１負荷素子の他端と前記第２ＭＯＳトランジスタのゲート電極とに接続された電圧線とを有しており、更に前記第１負荷素子の他端とグランド間とに接続された第２負荷素子を備えたこととしている。
【００１６】
請求項９に係る発明では、請求項１記載のバスシステムにおける前記第２電源線を、所定の期間のみ前記第１レベルにあるセンスイネーブル信号を入力する線としている。
【００１７】
請求項１０に係る発明では、請求項１記載のバスシステムにおける前記データ保持部が、前記データ信号を保持するレジスタと、そのゲート電極及びソース領域がそれぞれ前記制御信号入力線、前記バスに接続されたｐチャネルＭＯＳトランジスタと、そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記レジスタの出力、前記ｐチャネルＭＯＳトランジスタのドレイン領域及びグランドに接続された第４ＭＯＳトランジスタとを備えている。
【００１８】
請求項１１に係る発明は、バスと、第１期間及び第２期間内はそれぞれ第１レベル及び第２レベルにあり、前記第１期間と前記第２期間とを交互に繰返すプリチャージ信号を入力するプリチャージ信号入力線と、前記第２期間内にレベル変化を起こす制御信号を入力する制御信号入力線と、前記バスと前記制御信号入力線とに接続され、前記制御信号のレベル変化に応じて保持するデータ信号を出力し、これにより前記バスの電位を前記第１レベルへ向けて変化させるデータ保持部と、出力線と、そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記プリチャージ信号入力線、前記バス及びグランド線に接続された第１ＭＯＳトランジスタと、そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記バス、前記出力線及び前記グランド線に接続された第２ＭＯＳトランジスタと、そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記プリチャージ信号入力線、電源電位及び前記出力線に接続された第３ＭＯＳトランジスタとを備えており、前記第１及び第２ＭＯＳトランジスタは同一極性のチャネルを有しており、前記第１及び第３ＭＯＳトランジスタは前記第１レベルにある前記プリチャージ信号の入力に対しては共にオン可能な特性を有している。
【００１９】
請求項１２に係る発明では、請求項１１記載のバスシステムにおける前記データ保持部が、前記データ信号を保持するレジスタと、そのゲート電極及びその一方の半導体領域がそれぞれ前記レジスタの出力線及び前記電源電位に接続された第５ＭＯＳトランジスタと、そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記制御信号入力線、前記第５ＭＯＳトランジスタの他方の半導体領域及び前記バスに接続された第４ＭＯＳトランジスタとを備えている。
【００２０】
請求項１３に係る発明では、請求項１１又は１２記載のバスシステムにおける前記第３ＭＯＳトランジスタが、インバータを介して前記プリチャージ信号入力線にそのゲート電極が接続されており、前記第１及び第２ＭＯＳトランジスタとは異なる極性のチャネルを有している。
【００２１】
請求項１４に係る発明は、請求項１３記載のバスシステムにおいて、そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記インバータの出力線、前記第２ＭＯＳトランジスタの前記他方の半導体領域及び前記グランド線に接続され、前記第１及び第２ＭＯＳトランジスタと同一極性のチャネルを有する第６ＭＯＳトランジスタを更に備えている。
【００２２】
請求項１５に係る発明は、請求項１１記載のバスシステムにおいて、前記第２ＭＯＳトランジスタの前記他方の半導体領域と前記グランド線との間に接続され、複数のセンスイネーブル信号が入力するセンスイネーブル手段を更に備えており、前記センスイネーブル手段は、前記複数のセンスイネーブル信号の論理レベルの組み合わせに応じて前記第２ＭＯＳトランジスタの前記他方の半導体領域と前記グランド線とを導通させるものである。
【００２３】
請求項１６に係る発明では、請求項１５記載のバスシステムにおける前記センスイネーブル手段が、対応する前記センスイネーブル信号をそのゲート電極に入力する複数のＭＯＳトランジスタが直列に又は並列に接続されたＭＯＳツリーを有している。
【００２４】
請求項１７に係る発明では、請求項１１記載のバスシステムにおいて、前記出力線に接続され、前記プリチャージ信号が前記第２期間から前記第１期間に移る際に当該第２期間に於ける前記出力線の電位をサンプリングし、得られた前記出力線の電位を当該第１期間中保持するラッチ手段を更に備えることとしたものである。
【００２５】
請求項１８に係る発明では、請求項１７記載のバスシステムにおける前記ラッチ手段が、そのゲート電極及びその一方の半導体領域がそれぞれ前記出力線及び前記電源電位に接続された第７ＭＯＳトランジスタと、そのゲート電極及びその一方の半導体領域がそれぞれ前記インバータの出力線及び前記第７ＭＯＳトランジスタの他方の半導体領域に接続された第８ＭＯＳトランジスタと、そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記出力線、前記第８ＭＯＳトランジスタの他方の半導体領域及び前記グラウンド線に接続された第９ＭＯＳトランジスタとを備えており、前記第７ＭＯＳトランジスタは前記第１及び第２ＭＯＳトランジスタと異なる極性のチャネルを有する一方、前記第８及び第９ＭＯＳトランジスタは共に前記第１及び第２ＭＯＳトランジスタと同一極性のチャネルを有している。
【００２６】
請求項１９に係る発明は、第１期間及び第２期間内はそれぞれ第１レベル及び第２レベルにあり、前記第１期間と前記第２期間とを交互に繰返すプリチャージ信号を入力するプリチャージ信号入力線と、データ信号を保持するレジスタの前記第２期間内の出力によってその電位が前記第２レベルとされるバスとが入力するバスセンスアンプにおいて、そのゲート電極及びその一方の半導体領域がそれぞれ前記プリチャージ信号入力線及び前記バスに接続され、前記第１レベルにある前記プリチャージ信号によってその導通が制御される第１極性の第１ＭＯＳトランジスタと、その一方の半導体領域が前記バスに接続され且つそのゲート電極にはオン可能なレベルの電位が印加された、前記第１極性を有する第２ＭＯＳトランジスタと、前記プリチャージ信号入力線に接続されたインバータと、そのゲート電極、その一方の半導体領域及びその他方の半導体領域がそれぞれ前記インバータの出力線、電源電位、及び前記第２ＭＯＳトランジスタの他方の半導体領域に接続され、前記第１極性と異なる第２極性の第３ＭＯＳトランジスタとを、備えたバスセンスアンプである。
【００２７】
請求項２０に係る発明は、請求項１９記載のバスセンスアンプにおいて、前記第２ＭＯＳトランジスタのゲート電極の電位を前記第１期間に於ける前記第１ＭＯＳトランジスタのゲート電極の電位よりも下げたものである。
【００２８】
請求項２１に係る発明は、請求項１９記載のバスセンスアンプにおいて、前記第１レベルの電圧を抵抗分割して得られるバイアスを前記第２ＭＯＳトランジスタのゲート電極に印加するものである。
【００２９】
請求項２２に係る発明は、請求項１９記載のバスセンスアンプにおいて、前記プリチャージ信号入力線に接続された新たなインバータを介して抵抗分割により得られるバイアスを前記第２ＭＯＳトランジスタのゲート電極に印加したものである。
【００３０】
【作用】
請求項１に係る発明は、第１期間と第２期間とでは、それぞれ次の様な動作を行う。
【００３１】
（第１期間）  この期間内は、プリチャージ信号は第１レベルにあり、バスシステムはプリチャージ状態となる。即ち、第１及び第３ＭＯＳトランジスタは、そのゲート電極に第１レベルのプリチャージ信号が入力することによりオン状態となる。しかし、第１ＭＯＳトランジスタのバックゲート効果によって、第１ＭＯＳトランジスタの他方の半導体領域が接続したバスの電位は、第１電源線のレベルから第１ＭＯＳトランジスタの閾値分を差し引いたレベルにまで上昇する。そして、このバス電位の上昇は、第２ＭＯＳトランジスタをオフ状態へと変化させ、その結果、出力線は浮遊状態となってその出力レベルは第１レベルとなる。
【００３２】
（第２期間）  この期間内に、データ信号がバスシステムより出力される。即ち、第２期間に入った後に制御信号がレベル変化を起こすと、データ保持部がデータ信号を出力する。これによってデータ保持部はバス電位を第１レベルへと変化させる。その結果、第２ＭＯＳトランジスタは再びオン状態となる。他方、第１及び第３ＭＯＳトランジスタはいずれもオフしている。従って、出力線は、第２ＭＯＳトランジスタを介して第２レベルにあるバスと導通し、出力線のレベルは第２レベルとなる。
【００３３】
請求項２に係る発明では、第２期間において制御信号がレベル変化を起こすと、その変化に応じて第５ＭＯＳトランジスタがオン状態となる。しかも、第４ＭＯＳトランジスタは、レジスタが出力するデータ信号に応じてオン状態となっている。従って、上記制御信号のレベル変化により、バスとグランド線とが導通し、バス電位はグランドレベル、つまり第２レベルとなる。
【００３４】
請求項３に係る発明では、プリチャージ信号が第１レベルにある第１期間では、第３ＭＯＳトランジスタのゲート電極には第２レベルの電圧が印加されることとなるので、第３ＭＯＳトランジスタは、そのゲート電極には第１レベルの電圧が印加される第１ＭＯＳトランジスタと共にオン状態となる。他方、プリチャージ信号が第２レベルにある第２期間では、第３ＭＯＳトランジスタのゲート電極には第１レベルの電圧が印加されており、第３ＭＯＳトランジスタは第１ＭＯＳトランジスタと共にオフしている。
【００３５】
請求項４に係る発明では、第１期間中に第２ＭＯＳトランジスタのゲート電極（第１レベルにある）とバスに接続された他方の半導体領域間に加わる電圧は第１ＭＯＳトランジスタの閾値に相当する値であり、（第１ＭＯＳトランジスタの閾値）≦（第２ＭＯＳトランジスタの閾値）の関係が成立しているので、第１期間内に第２ＭＯＳトランジスタはオフ状態へと変化し、そのオフ状態を維持する。
【００３６】
請求項５に係る発明では、第１及び第２ＭＯＳトランジスタが隣接配置されているため、プリチャージ期間中、バス電位は第２ＭＯＳトランジスタをカットオフとするに十分なレベルにまで高められる。
【００３７】
請求項６に係る発明では、ブートストラップ回路が第２期間中のバス電位を更に高めるので、オフ状態にある第２ＭＯＳトランジスタがデータ信号の出力とは無関係にかってにオン状態となるのが一層確実に防止される。
【００３８】
請求項７に係る発明では、第１期間中、容量は充電されず、ブートストラップ回路はバス電位に影響を及ぼさない。これに対して、第２期間中では、容量が充電される結果、当該容量において生じた電圧分だけバス電位は上昇する。
【００３９】
請求項８に係る発明では、第１期間内は、インバータによって第２レベルの電圧が第１負荷素子の一端に印加されるため、第１及び第２負荷素子に電流が流れない。このため、プリチャージ信号を第１及び第２負荷素子によって分圧して得られるバイアスはカットされる。他方、第２期間内では、インバータによって第１レベルの電圧が第１負荷素子の一端に印加され、第１及び第２負荷素子による分圧によって得られたバイアスが第２ＭＯＳトランジスタのゲート電極に電圧線を介して印加される。
【００４０】
請求項９に係る発明では、センスイネーブル信号が第１レベルにあるときにのみ、第２ＭＯＳトランジスタのゲート電位は第１レベルにあり、バスシステムは動作可能となる。
【００４１】
請求項１０に係る発明では、第２期間中、レジスタの出力するデータ信号によって第４ＭＯＳトランジスタがオンし、更に制御信号のレベル変化に応じてｐチャネルＭＯＳトランジスタがオンする。しかし、ｐチャネルＭＯＳトランジスタのバックゲート効果によって、バス電位が当該ｐチャネルＭＯＳトランジスタの閾値にまで達するとｐチャネルＭＯＳトランジスタはオフ状態となり、バス電位はもうこれ以上低下しない。これにより、バス振幅は更に低下する。即ち、バス振幅は、〔第１レベル−（第１ＭＯＳトランジスタの閾値）−（ｐチャネルＭＯＳトランジスタの閾値）〕で与えられる。
【００４２】
請求項１１に係る発明では、バスシステムは、第１期間および第２期間中、次の様に動作する。
【００４３】
（第１期間）  プリチャージ信号が第１レベルにあるため、第１及び第３ＭＯＳトランジスタはオン状態となる。このとき、第１ＭＯＳトランジスタの他方の半導体領域がグランド線に接続されているため、その一方の半導体領域に接続されたバスの電位もグランドレベルとなる。従って、第２ＭＯＳトランジスタもまた、第１ＭＯＳトランジスタと同様にオフし、出力線のレベルはＨレベルとなる。
【００４４】
（第２期間）  プリチャージ信号は第２レベルとなり、第１及び第３ＭＯＳトランジスタはオフする。一方、第２ＭＯＳトランジスタは、データ保持部が動作しない限りはオフしたままであり、出力線のレベルもＨレベルのままとなる。しかし、データ保持部が制御信号のレベル変化に対応して保持するデータ信号を出力し、これによってバス電位を第１レベルへ向けて上昇させると、バス電位が第２ＭＯＳトランジスタの閾値にまで上昇した段階で第２ＭＯＳトランジスタはオフからオン状態へ変化する。これにより、出力線はグランド線と導通して、そのレベルはグランドレベルとなる。
【００４５】
請求項１２に係る発明では、第２期間中、レジスタの出力を受けて第５ＭＯＳトランジスタはオン状態となると共に、第４ＭＯＳトランジスタも制御信号のレベル変化を受けてオンする。そうすると、第１期間中グランドレベルにあったバス電位は、（電源電位−第４ＭＯＳトランジスタの閾値）で与えられるレベルへ向けて上昇する。
【００４６】
請求項１３に係る発明では、第１期間において第２レベルの信号が第３ＭＯＳトランジスタのゲート電極に入力され、第３ＭＯＳトランジスタは第１及び第２ＭＯＳトランジスタとは異なる極性のチャネルを有するため、第３ＭＯＳトランジスタはオン状態となる。他方、第２期間においては、そのゲート電極に第１レベルの信号が入力されるため、第３ＭＯＳトランジスタはオフ状態となる。
【００４７】
請求項１４に係る発明では、第６ＭＯＳトランジスタは、第１期間中はオフ状態にある。そのため、グランドレベルへバス電位をプルダウンさせるのに時間がかかり、第１及び第２ＭＯＳトランジスタが同時にオン状態にあるときでも、第２ＭＯＳトランジスタを介してグランドへ電流が流れることはない。他方、第２期間では、第６ＭＯＳトランジスタはオンしており、出力線とグランド線とは導通状態にある。
【００４８】
請求項１５に係る発明では、センスイネーブル手段は、複数のセンスイネーブル信号の論理レベルの組合わせに応じて、第２期間中、出力線とグランド線とを導通させる。
【００４９】
請求項１６に係る発明では、ＭＯＳツリーを構成する複数のＭＯＳトランジスタの各々のオン・オフ動作によって、センスイネーブル機能が実現される。
【００５０】
請求項１７に係る発明では、ラッチ手段は、第２期間から第１期間へ移る際に出力線の電位をサンプリングして保持する。
【００５１】
請求項１８に係る発明では、第１期間経過後にバス電位がグランドレベルにあったときには、それに引き続く当該第２期間ではラッチ手段の出力電位は第２レベルとなる。そして、その次の第１期間でも、第８ＭＯＳトランジスタがオフするので、出力は依然第２レベルのままとなる。更に次の第２期間で、レジスタが出力するデータ信号によってバス電位が第１レベルへと変化すると、出力線のレベルは第２レベルとなり、第７及び第８ＭＯＳトランジスタがオンする一方、第９ＭＯＳトランジスタはオフするので、ラッチ手段の出力レベルは第１レベルへと変化する。このように、第１期間前の第２期間における出力レベルが、当該第１期間中保持されている。
【００５２】
請求項１９に係る発明では、プリチャージ信号が第１期間内にあるときは第１レベルにあり、このようなプリチャージ信号が入力すると第１ＭＯＳトランジスタはオンするが、そのバックゲート効果によってバス電位は上昇し、その後第１ＭＯＳトランジスタはオフする。これによって、第２ＭＯＳトランジスタは、そのゲート電極にオン可能なレベルの電位が印加されているにもかかわらず、オフ状態となる。又、第３ＭＯＳトランジスタのゲート電極にはインバータによって第２レベルの信号が印加されるため、第２極性の第３ＭＯＳトランジスタはオン状態にある。従って、第１期間中は、第３ＭＯＳトランジスタの他方の半導体領域及び第２ＭＯＳトランジスタの他方の半導体領域のレベルは第１レベルにある。
【００５３】
他方、第２期間ではプリチャージ信号は第２レベルにあり、この時レジスタよりバスへデータ信号が出力されると、バス電位は第２レベルへ低下し、第２ＭＯＳトランジスタはオフからオンへ変化する。この場合、第１及び第３ＭＯＳトランジスタはオフしている。従って、第２及び第３ＭＯＳトランジスタの他方の半導体領域のレベルは第２レベルとなる。
【００５４】
請求項２０に係る発明では、第２ＭＯＳトランジスタのゲート電位は常に第１期間中の第１ＭＯＳトランジスタのゲート電位よりも低く設定されているので、オフにある第２ＭＯＳトランジスタがデータ信号とは無関係にオンに変化するのを防止するためのマージンが、当該低下した分だけ増大する。
【００５５】
請求項２１に係る発明では、第１レベルの電圧よりも抵抗分割した分だけ低い電圧が第２ＭＯＳトランジスタのゲート電極に印加されており、従って、上記低下分だけ、動作マージンが増大する。
【００５６】
請求項２２に係る発明では、第１期間中は、インバータの存在によって抵抗分割中に電流が流れないので、バイアスの印加がダイナミックにカットされる。
【００５７】
【実施例】
（実施例１）  図１は、この発明の第１実施例としてのバスシステム１０の構成を示す回路図である。同図に示す通り、バスシステム１０は、バス１（ＢＵＳとも記す）と、バス１に接続された複数のデータ保持部１４（１４’）と、バスセンスアンプ２とに大別される。各部２，１４（１４’）の構成は、次の通りである。
【００５８】
先ず、プリチャージ信号入力線４は、プリチャージ信号ＰＣをバスセンスアンプ２に入力する。ここに、プリチャージ信号ＰＣは、第１期間（プリチャージ期間）内ではＨｉｇｈレベル（第１レベル：以後Ｈレベルと略す）にあり、それに引き継ぐ第２期間（ＥＶＬ期間）内ではＬｏｗレベル（第２レベル：以後Ｌレベルと略す）にある信号であり、第１期間と第２期間、従ってＨレベルとＬレベルとを交互に繰り返す信号である。
【００５９】
バスセンスアンプ２は、ノードＮ０においてプリチャージ信号入力線４に接続されたインバータ３と、そのインバータ３の出力線がゲート電極線となるｐチャネルＭＯＳトランジスタＭＰ１（第２チャネル型ないし第２極性のＭＯＳトランジスタに該当）と、そのゲート電極がノードＮ０において直接プリチャージ信号入力線４に接続されたソースフォロアのｎチャネルＭＯＳトランジスタＭＮＰ（第１チャネル型ないし第１極性のＭＯＳトランジスタ）と、ｎチャネルＭＯＳトランジスタＭＮ１とを有する。そして、ｎチャネルＭＯＳトランジスタＭＮＰ（以後、第１ＭＯＳトランジスタと称す）については、そのドレイン領域（一方の半導体領域）が電源電位ＶＤＤにある第１電源線１３ａに、他方の半導体領域であるソース領域がバス１に、各々接続されている。又、ｎチャネルＭＯＳトランジスタＭＮ１（以後、第２ＭＯＳトランジスタと称す）については、そのゲート電極が第２電源線１３ｂに、そのドレイン領域がノードＮ１を介して出力線１２に、そのソース領域がバス１に、各々接続されている。このように、第２ＭＯＳトランジスタＭＮ１のゲート電極には、オン可能なレベルの電位が印加されていると言える。更に、ｐチャネルＭＯＳトランジスタＭＰ１（以後、第３ＭＯＳトランジスタと称す）については、そのソース領域（一方の半導体領域）が第３電源線１３Ｃに、そのドレイン領域がノードＮ１を介して出力線１２に、各々接続されている。
【００６０】
尚、インバータ３と第３ＭＯＳトランジスタＭＰ１との組合わせに代えて、ｎチャネルＭＯＳトランジスタを直接第３ＭＯＳトランジスタとして用いても良い。この場合は、上記ｎチャネルＭＯＳトランジスタのゲート電極線はノードＮＯにおいて直接にプリチャージ信号入力線４に、そのドレイン領域（一方の半導体領域）は第３電源線１３Ｃに、そのソース領域はノードＮ１を介して出力線１２に、各々接続されることとなる。
【００６１】
他面、図１で用いられている第３ＭＯＳトランジスタＭＰ１のゲート電極線は、インバータ３を包含したゲート電極線として理解することもできる。このように理解した場合には、第１〜第３ＭＯＳトランジスタは、いずれも、プリチャージ信号入力線４がＨレベルにあるときに論理的にオン可能なタイプのＭＯＳトランジスタとして把握することができる。
【００６２】
又、第１〜第３電源線１３ａ〜１３ｃは、いずれも外部電源電位ＶＤＤ（第１レベルに相当）に接続されており、第１レベルにある電位をそれぞれ第１〜第３ＭＯＳトランジスタＭＮＰ，ＭＮ１，ＭＰ１のゲート電極に供給する。
【００６３】
一方、データ保持部１４（１４’）は、データ信号を保持するレジスタ６（６’）（その出力は、インバータ付）と、そのゲート電極が当該レジスタ６（６’）の出力に、ドレイン領域（一方の半導体領域）がバス１に各々接続されたｎチャネルＭＯＳトランジスタ７（７’）（第４ＭＯＳトランジスタ）と、そのゲート電極が制御信号入力線５（５’）に、そのドレイン領域（一方の半導体領域）が第４ＭＯＳトランジスタ７（７’）のソース領域に、そのソース領域がグランドに、各々接続されたｎチャネルＭＯＳトランジスタ８（８’）（第５ＭＯＳトランジスタ）とを有する。上述の制御信号入力線５，５’は、各々、上記第２期間中にＬレベルからＨレベルへのレベル変化を起こす制御信号ＣＮＴ１，ＣＮＴ２（両者を総称して、制御信号ＣＮＴとして表わす）を、第５ＭＯＳトランジスタ８，８’のゲート電極に入力する。
【００６４】
又、容量９，１１は、いずれもＡｌ配線によるバス１の浮遊容量である。
【００６５】
図１に示したバスセンスアンプ２は、プリチャージによるハイインピーダンスと、ＮＭＯＳトランジスタによるレベルシフトを併用したものである。以下、図２に示すタイミングチャートを基に、バスシステム１０の動作を説明する。
【００６６】
〔１．プリチャージ信号ＰＣがＨレベルのときのプリチャージ状態〕  図２において、時刻ｔ０からｔ１までの第１期間はプリチャージ状態であり、プリチャージ信号ＰＣがＨレベルにある。このとき、第１及び第３ＭＯＳトランジスタＭＮＰ及びＭＰ１は共にオンし、しかも、第１ＭＯＳトランジスタＭＮＰにおけるバックゲート効果によって、バス１上の電位は（ＶＤＤ−Ｖｔｈ（ＭＮＰ））で与えられる電位までプルアップされる。ここで、Ｖｔｈ（ＭＮＰ）は、第１ＭＯＳトランジスタＭＮＰの閾値である。例えば、ＶＤＤ＝３．３Ｖの電源では、バックゲート効果により、バスＢＵＳの電位は約２Ｖとなり、低振幅に抑えられる。
【００６７】
これにより、第２ＭＯＳトランジスタＭＮ１はオフし、フローティングノードＮ１（単にノードＮ１と称す）の電位は、第３ＭＯＳトランジスタＭＰ１のオン状態によって、Ｈレベルたる電源電位ＶＤＤまでつり上げられ、容量１１はチャージされる。従って、出力線１２の電位ないし出力信号ＯＵＴはＨレベルとなる。
【００６８】
〔２：プリチャージ信号ＰＣがＬレベルのＥＶＬ状態且つデータ無しの場合〕ここでは、時刻ｔ１でプリチャージ信号ＰＣがＬレベルとなりＥＶＬ状態となった場合でも、各レジスタ６，６’…にデータが保持されていない場合を考える。
【００６９】
このときは、バス１の電位が下がらないため第２ＭＯＳトランジスタＭＮ１はカットオフされたままであり、ノードＮ１の電位は電位ＶＤＤ（Ｈレベル）を維持する。よって、出力線１２ないし出力信号ＯＵＴはＨレベルのままである（図２の波形Ｃ１，Ｃ３参照）。
【００７０】
〔３：プリチャージ信号ＰＣがＬレベルにあるＥＶＬ状態且つデータ有りの場合〕  時刻ｔ２でプリチャージ信号ＰＣがＨレベルからＬレベルへと変化すると、ＥＶＬ状態（第２期間）となる。バス１上にデータ値を読み出すためには、バス１に接続されている各データ保持部１４内のレジスタ６の内で、データ信号を保持しているものの制御信号ＣＮＴのレベルをＬレベルからＨレベルに立上げ、そのレジスタ６の出力によってバス１をグランド線に接続する。ここでは、一例として、図１のレジスタ６がＬレベルのデータ信号を保持しているものとする。
【００７１】
時刻ｔ２において制御信号ＣＮＴ１がＨレベルへ変化すると、バス１の電位は電位（ＶＤＤ−Ｖｔｈ（ＭＮＰ））から徐々に電圧降下を開始し、それまでカットオフされていた第２ＭＯＳトランジスタＭＮ１が導通状態になる。このとき、第３ＭＯＳトランジスタＭＰ１はオフ状態にある。
【００７２】
その結果、それまでフローティング状態にあったノードＮ１の電位は、第２ＭＯＳトランジスタＭＮ１経由で流れる、対応するレジスタ６のセルが引き抜く電流によって、電圧降下をはじめる。これにより、容量１１の電荷はディスチャージされる。よって、出力線１２ないし出力信号ＯＵＴのレベルがＬレベルに下がり、レジスタ６に保持されていたデータ信号がバスシステム１０よりリードアウトされたこととなる（図２の波形Ｃ２，Ｃ４参照）。
【００７３】
このバスシステム１０の特徴は、以下の通りである。
【００７４】
１：第１ＭＯＳトランジスタＭＮＰにより、バスＢＵＳの電位＜ＶＤＤにある。これにより、ＢＵＳ振幅が小さく抑えられ、低消費電力化が図られる。
【００７５】
２：ノードＮ１はプリチャージ後、フローティング状態になるため、高速動作が可能となる。しかも、本システム１０では、外部電源電圧ＶＤＤに依存していない。このシステム１０では、従来技術における電流の引き合いが全くないため、その動作速度は、同等かそれ以上である。
【００７６】
３：基本的に、ＤＣパスがなく、定常電流が流れない。よって、本バスシステム１０では低消費電力である。
【００７７】
４：プリチャージ期間中、ソースフォロアである第１ＭＯＳトランジスタＭＮＰ及び第２ＭＯＳトランジスタＭＮ１のＯＮ→ＯＦＦへの動作変化がなだらかなため、本バスシステム１０は低電源ノイズのシステムであるといえる。
【００７８】
５：従来技術と比較して部品点数が少なく、従って、本バスシステム１０では、レイアウト面積が小さいというメリットがある。
【００７９】
上述した通り、本バスセンスアンプ２は、プリチャージされたノードＮ１をレジスタ６に保持されたデータ信号の内容に応じてディスチャージする事により動作する。ここで、ＤＣゲインをＧ＝Ｒ＊Ｉで定義するならば、プリチャージノードＮ１の抵抗Ｒは無限大であるので、ＤＣゲインも無限大となる。従って、このバスセンスアンプ２は非常に敏感である。
【００８０】
そして、本バスシステム１０で用いられる各ＭＯＳトランジスタのサイズは、次段の負荷をドライブするのに十分な大きさが有ればよい。この点、トランジスタのサイズを大きくすれば高速になるというものでもない。従って、本システム１０では、上記トランジスタサイズは、通常、最小のサイズか、それともＷｐ／Ｗｎ＝６（μｍ）／３（μｍ）（ゲート長Ｌが０．５μｍのとき）で与えられる程度で十分である。よって、レイアウト面積も小さくできることとなる。
【００８１】
ここで、本システム１０は、バス１がプリチャージされるタイプのものであるため、バスＢＵＳの電位がＨｉｇｈ−インピーダンス状態になっているＥＶＬ期間では、ノイズに対する注意が必要となる。そのため、レジスタ６側の制御信号ＣＮＴをＮＭＯＳトランジスタ直列の内の上側のＭＯＳトランジスタのゲート電極に入力するか、あるいは下側のＭＯＳトランジスタのゲート電極に入力するかの検討が必要となる。バス１をバス自体として使用するのなら、同時にＯＮするトランジスタゲートの個数は高々１個とみなされるが、バス１をＯＲゲートとして用いる場合には、複数のトランジスタゲートがＯＮし得るため、これによるチャージカップリングの影響（ＥＶＬ期間中、レジスタ６のデータ無しのときに図１の容量９に流れ込む電流の発生）を防止することが必要となる。この場合に、ＥＶＬ期間中にレジスタ６の保持データ内容が変化しないのならば、図１に示しているように、ＢＵＳ制御を行う制御信号ＣＮＴをＧＮＤ側の第５ＭＯＳトランジスタ８のゲート電極に入力するべきである。
【００８２】
図２に示した動作が正常に行われるためには、第１ＭＯＳトランジスタＭＮＰと第２ＭＯＳトランジスタＭＮ１の閾値Ｖｔｈ（ＭＮＰ），Ｖｔｈ（ＭＮ１）のマッチングが保証されているか、あるいは、Ｖｔｈ（ＭＮＰ）＜Ｖｔｈ（ＭＮ１）の関係が成立していることが好ましい。即ち、Ｖｔｈ（ＭＮＰ）≦Ｖｔｈ（ＭＮ１）であれば良い。
【００８３】
この関係は、バス１のプリチャージレベルが第２ＭＯＳトランジスタＭＮ１をカットオフするのに十分高いレベルになっている必要があることから成立する。換言するならば、マージン無しに論理閾値ぎりぎりに設定されたバスセンスアンプになっているとも考えられる。よって、少なくとも第１ＭＯＳトランジスタＭＮＰと第２ＭＯＳトランジスタＭＮ１とをレイアウト上隣接して配置すべきである。この点は、従来例の資料には開示されていない。
【００８４】
尚、第１〜第３ＭＯＳトランジスタＭＮＰ，ＭＮ１，ＭＰ１の極性（ｎチャネル又はｐチャネル）を、全て図１に示したものとは逆にしても（ｎ→ｐ，ｐ→ｎ）、同様な動作が得られる。ただし、Ｖｄｄとグランドの接続も逆にすること。
【００８５】
（実施例１の変形例）  図３は、実施例１のバスセンスアンプ２の出力線１２に、更にバッファ回路部２’を設けたものである。バッファ回路部２’は、ｎＭＯＳトランジスタＭＮ２とｐＭＯＳトランジスタＭＰ２とから成るインバータとインバータ３’とを有する。
【００８６】
ＰＣ＝Ｈのプリチャージ状態では、ノードＮ２はｎＭＯＳトランジスタＭＮ２によってＧＮＤレベル（第２レベル）までプルダウンし、よって出力信号ＯＵＴはＨレベルとなる。
【００８７】
これに対し、ＰＣ＝ＬのＥＶＬ状態でレジスタ６にデータ信号有りの場合には、ノードＮ１の電圧降下によってｐＭＯＳトランジスタＭＰ２が徐々に導通し、フローティング状態のノードＮ２に生じる浮遊容量（図示せず）をチャージアップする。よって出力信号ＯＵＴはＬレベルに下がる。
【００８８】
又、ＰＣ＝ＬのＥＶＬ状態でレジスタ６にデータ信号無しの場合には、ｐＭＯＳトランジスタＭＰ２はカットオフしたままで、ノードＮ２の電位もＧＮＤレベルを維持し、出力信号ＯＵＴはＨレベルのままである。
【００８９】
尚、図３のバッファ回路部２’をバスセンスアンプ２の出力側に設けるときには、第３ＭＯＳトランジスタＭＰ１の極性はｐチャネルとするのが好ましい。
【００９０】
そのほか、実施例１のバスシステム１０をより一層設計的に保証しようとすれば、以下に示す各実施例を採用するのがより好ましい。以下、そのような変形例を順次に説明する。
【００９１】
（実施例２）  これは、ブートストラップ（Ｂｏｏｔ−Ｓｔｒａｐ）方式を応用したものであり、その構成を図４に、その動作を図５のタイミングチャートに、各々示す。
【００９２】
図４のバスシステムが図１のそれと異なる点は、ブートストラップ回路４を設けた点であり、このブートストラップ回路４は、プリチャージ信号入力線４に接続されたインバータ１６と、その一端がインバータ１６の出力に、その他端がバス１にそれぞれ接続された容量Ｃｂｓｔとから成る。このブートストラップ回路４を設けるのは、後述する通り、ＥＶＬ期間（第２期間）中に、データの読出しとは無関係にバスＢＵＳの電位が低下して、第２ＭＯＳトランジスタＭＮ１がオフ状態からオン状態へ遷移するのを防止するためである。
【００９３】
図４のようにブートストラップ回路１５を付加すれば、プリチャージ期間中はインバータ１６の存在により容量Ｃｂｓｔは充電されないが、ＥＶＬ期間中は容量Ｃｂｓｔが充電される結果、ＥＶＬ期間中のバス１のプリチャージレベルを、第１ＭＯＳトランジスタＭＮＰによるプルアップで得られる値（ＶＤＤ−Ｖｔｈ（ＭＮＰ））より若干高め（増大値は、少なくとも２５０ｍＶ程度）に設定することができる。図５では、時刻ｔ３〜ｔ４のプリチャージ期間中のバスＢＵＳの電位が、時刻ｔ４においてＥＶＬ状態に移ると、容量Ｃｂｓｔの電圧分だけ若干増加している。尚、図５中、ＥＶＬ期間（ｔ４〜ｔ５）のＢＵＳ波形Ｃ５，Ｃ６は、それぞれ、レジスタ６のデータ無し、データ有りの場合を示している。
【００９４】
これによって、第２ＭＯＳトランジスタＭＮ１のカットオフが保証される。即ち、ＥＶＬ期間中のバスＢＵＳの電位のアップにより、データ無しの場合に、ノイズ等によって第１ＭＯＳトランジスタＭＮ１がオン状態になるのをより一層防止できる。
【００９５】
尚、ブートストラップ用の容量Ｃｂｓｔは、好ましくは、トランジスタのゲートとソース又はドレイン間などで実現される。
【００９６】
両容量ＣｂｓｔとＣｂｕｓとの比によって、上記バスＢＵＳの電位の増大分たるブートストラップ電圧は調整される。
【００９７】
以上の通り、実施例２では、プリチャージ信号ＰＣを用いたブートストラップ方式によって、バス１のプリチャージレベルをあげている。これにより、より一層、設計保証レベルが向上する。
【００９８】
（実施例３）  実施例３では、実施例１に対してゲート電圧制御方式を適用したものである。
【００９９】
適当なバイアスがあれば、図１に示した第２ＭＯＳトランジスタＭＮ１のゲートを電源電圧ＶＤＤ以下の電圧線に接続するという方法も考えられる。この方法は、特別にハードウェアを設ける必要がない利点を有するが、通常、バイアス生成にはＤＣ電流がつきものであるため、消費電力が増す可能性が大きく、低消費電力化という本願の目的にそぐわない。そこで、その点をも考慮した方法が求められるところであり、そのような回路例を図６に示す。
【０１００】
図６のバスシステムが図１のそれと相違する点は、ダイナミックバイアス回路１７を設け、そのノード２０に接続された電圧線１９を第２ＭＯＳトランジスタＭＮ１Ａのゲート電極に接続したことである。従って、図１における第２電源線１３ｂが、図６の本実施例３では、プリチャージ信号入力線４とインバータ１８の入力とをつなぐ線と、インバータ１８と、インバータ１８の出力と第１負荷素子Ｒ１の入力とをつなぐ線と、第１負荷素子Ｒ１と、電圧線１９とからなる電源線に置き変ったこととなる。しかも、第２ＭＯＳトランジスタＭＮ１Ａの当該ゲート電極線は、ＥＶＬ期間中にのみ第１レベルに相当する電位にある。
【０１０１】
実施例３のバスシステムの特徴の一つは、プリチャージ期間中は、バイアスをダイナミックにカットする点にある。即ち、ダイナミックバイアス回路１７にはインバータ１８が設けられているため、プリチャージ期間中は第１及び第２負荷素子Ｒ１，Ｒ２に電流は流れない。
【０１０２】
一方、ＥＶＬ期間中は第１及び第２負荷素子Ｒ１，Ｒ２に電流が流れるので、第２ＭＯＳトランジスタＭＮ１Ａのゲート電位は電源電位ＶＤＤから第１負荷素子Ｒ１での電圧降下分を差し引いた値となる。その具体的な設定値は、電源電位ＶＤＤから２５０ｍＶ程度低い値となるので、第１及び第２負荷素子Ｒ１，Ｒ２の抵抗比は、Ｒ１：Ｒ２＝０．０７５：０．９２５程度に設定される。
【０１０３】
第１及び第２負荷素子Ｒ１，Ｒ２としては、ポリシリコン等の配線を利用したものでも良く、又、ＭＯＳＦＥＴを用いたものでも良い。後者の一例を、図７に示す。
【０１０４】
これによって、バスセンスアンプ２Ａの動作マージンを稼ぐことができる。即ち、図６では、第２ＭＯＳトランジスタＭＮ１Ａがオン状態になりうるのは、上記第１負荷素子Ｒ１による電圧降下をαとして表わせば、そのソース領域の電位が（ＶＤＤ−α−Ｖｔｈ（ＭＮ１Ａ））以下の場合であり、従って、ＥＶＬ期間中であってデータ無しの場合において、ノイズ等の何らかの影響により第２ＭＯＳトランジスタがオフ状態からオン状態へと移ってしまうという不都合の発生をより一層防止することができるわけである。というのは、上記場合では、バスＢＵＳの電位は（ＶＤＤ−Ｖｔｈ（ＭＮＰ））であり、Ｖｔｈ（ＭＮＰ）≦Ｖｔｈ（ＭＮ１Ａ）の関係が成立しているからである。
【０１０５】
以上より、本実施例３の構成を要約すれば、そのポイントは、第２ＭＯＳトランジスタＭＮ１Ａのゲート電位を第１ＭＯＳトランジスタＭＮＰのゲート電位よりも下げる点、抵抗分割で第２ＭＯＳトランジスタＭＮ１Ａのバイアスを供給する点、バイアスをプリチャージ信号ＰＣを用いてダイナミックにカットする点にある。
【０１０６】
（実施例４）  実施例１における第１及び第２ＭＯＳトランジスタＭＮＰ，ＭＮ１の各閾値Ｖｔｈ（ＭＮＰ），Ｖｔｈ（ＭＮ１）を製造プロセス中で異なる値に設定する。
【０１０７】
例えば、０．５μｍＣＭＯＳプロセスのオプションで用意されている５Ｖ系Ｉ／Ｏ用のトランジスタなど、作りの異なるトランジスタによる、異なる閾値Ｖｔｈを利用するのでもよい。つまり、Ｖｔｈ（ＭＮＰ）＜Ｖｔｈ（ＭＮ１）となるように第１及び第２ＭＯＳトランジスタを選ぶことで、動作マージンをかせぐことができる。
【０１０８】
（実施例５）  この実施例５は、図１の第２ＭＯＳトランジスタＭＮ１の別の利用方法に関するものであり、この場合のバスシステムを図８に示す。
【０１０９】
ここでは、第２ＭＯＳトランジスタＭＮ１Ｂのゲート電極線として、センスイネーブル信号ＳＥを入力するセンスイネーブル信号入力線２１を用いている。センスイネーブル信号ＳＥは、プリチャージ信号ＰＣの一周期又はそれ以上の長い期間（所定の期間）中、第１又は第２レベルにある信号である。
【０１１０】
センスイネーブル信号ＳＥが第１レベル、つまりＨレベルにあるときは、バスセンスアンプ２は、実施例１で説明した動作通りに動作する。これに対して、センスイネーブル信号ＳＥがＬレベルにあるときは、第２ＭＯＳトランジスタＭＮ１Ｂはオフしており、バスセンスアンプ２Ｂはセンス動作を行わず、出力信号ＯＵＴは常にＨレベルとなる。これによって、バスシステムが動作してほしくない場合の制御が可能になる。
【０１１１】
例えば、図９に示すように、複数のバスセンスアンプＳＡ１〜ＳＡ４を用いてその内の一つのバスセンスアンプしか動作させない場合などに、この実施例５は有効である。図９の例では、センスイネーブル信号ＳＥ２のみがＨレベルにあるので、バスセンスアンプＳＡ２の出力のみがＬレベルとなり、その出力がＯＲ回路４０によって選択出力される。これによって、バスセンスアンプの機能が増す。
【０１１２】
（実施例６）  実施例６は、実施例５の引き抜きトランジスタの極性をｎ型からｐ型へと変更したものである。これにより、引き抜きトランジスタをバス側に設けることができ、バスＢＵＳの電位のＬレベルの下限をＯＶ（ＧＮＤレベル）よりも高めて、バスＢＵＳの電位の振幅をより一層小さくすることができる。
【０１１３】
動作速度に余裕がある場合には、データ保持部のレジスタの引き抜きトランジスタ（図８では、第５ＭＯＳトランジスタ８に該当）をＮ型ＭＯＳトランジスタからＰ型ＭＯＳトランジスタに替えて、ソースフォロアとして構成しても良い。この一例を、図１０に示す。
【０１１４】
図１０のバスシステムが図８のそれと相違する点は、データ保持部１４，１４’の構成にある。即ち、データ保持部１４（１４’）は、レジスタ６（６’）と、レジスタ６が保持するデータ信号をバス１上に出力するための引き抜きトランジスタとしてのｐチャネルＭＯＳトランジスタ２２（２２’）と、レジスタ６（６’）の出力線によってその動作が制御されるｎチャネルＭＯＳトランジスタ２３（２３’）（第４ＭＯＳトランジスタ）とを有する。５（５’）は制御信号入力線、ＣＮＴ１，ＣＮＴ２は制御信号である。ｐチャネルＭＯＳトランジスタ２２（２２’）のソース領域は、バス１に接続されており、制御信号ＣＮＴ１（ＣＮＴ２）がＨレベルからＬレベルへ変化することにより、それに応じてｐチャネルＭＯＳトランジスタ２２（２２’）はオン状態となる。
【０１１５】
この構成を用いれば、ＢＵＳ振幅がさらに低下して、その振幅は（ＶＤＤ−Ｖｔｈ（ＭＮＰ））から｜Ｖｔｈ（ｐ）｜を差し引いた値となり、消費電力が一段と下がるというメリットがある。この点を、図１１に示す。Ｖｔｈ（ｐ）は、ｐチャネルＭＯＳトランジスタ２２の閾値である。
【０１１６】
尚、実施例６では実施例５の変形例としてその構成を説明したが、その技術的思想、つまり図１０のデータ保持部１４の構成を今まで述べてきた各実施例１〜５にもそのまま適用できることは明白であり、その場合にも、一層の低振幅化、それによる一層の低消費電力化を実現することができる。
【０１１７】
（実施例７）  この実施例７は、それまでの各実施例１〜６では第２ＭＯＳトランジスタＭＮ１がソース入力のものであったのに代えて、バスのプリチャージレベルをＧＮＤにとる場合である。
【０１１８】
バスＢＵＳの電位の振幅を低減するという意味では、プリチャージレベルをＧＮＤレベルとし、レジスタのプルアップレベルを（ＶＤＤ−Ｖｔｈ（ＭＮＰ））に設定するようにしても良い。この場合には、バスシステムの構成例は、図１２に示したような回路構成となる。
【０１１９】
同図に示す通り、データ保持部５０（５０’）は、データを保持するレジスタ６（６’）と、そのゲート電極がレジスタ６（６’）の出力に、そのソース領域が電源電位ＶＤＤに各々接続されたｐチャネルＭＯＳトランジスタ２４（第５ＭＯＳトランジスタ）と、そのゲート電極が制御信号入力線５に、そのドレイン領域が第５ＭＯＳトランジスタ２４のドレイン領域に、そのソース領域がバス１に各々接続されたｎチャネルＭＯＳトランジスタ２５（第４ＭＯＳトランジスタ）とを有する。尚、第５ＭＯＳトランジスタ２４としては、ｎチャネルＭＯＳトランジスタを用いても良い。これにより、論理を反転することができる。また、第４及び第５ＭＯＳトランジスタ２５、２４の配列位置を逆にしても良い。ここでのデータ保持部５０（５０’）の特徴ないし機能は、後述する通り、ＥＶＬ期間において、レジスタ６（６’）のデータ出力によりバスＢＵＳの電位をグランドレベル（第２レベル）から第１レベルへ向けて徐々に変化させることである。
【０１２０】
一方、バスセンスアンプ２Ｃは、ｎ型の第１ＭＯＳトランジスタＭＮＰＣ、ｎ型の第２ＭＯＳトランジスタＭＮ１Ｃ、インバータ３、及びｐ型の第３ＭＯＳトランジスタＭＰ１を有している。又、容量１１は、容量Ｃｂｕｓと共に、Ａｌ配線による浮遊容量である。第１ＭＯＳトランジスタＭＮＰＣのゲート電極はプリチャージ信号入力線４に、そのドレイン領域はバス１に、そのソース領域はグランドに、それぞれ接続されている。又、第２ＭＯＳトランジスタＭＮ１Ｃのゲート電極はバス１に、そのドレイン領域はノードＮ１を介して出力線１２に、各々接続されている。又、第３ＭＯＳトランジスタＭＰ１は、図１の対応する第３ＭＯＳトランジスタである。従って、第３ＭＯＳトランジスタＭＰ１とインバータ３とに代えて、ｎチャネルＭＯＳトランジスタを第３ＭＯＳトランジスタとして用いても良い。
【０１２１】
本バスシステムないしバスセンスアンプ２Ｃの動作を、図１３に示すタイミングチャートに基づき説明する。
【０１２２】
まず、時刻ｔ６〜ｔ７のプリチャージ期間（ここでは、実質的にはプリディスチャージ期間といえる。）（ＰＣ信号のレベルはＨレベル（第１レベル））では、第１ＭＯＳトランジスタＭＮＰＣはオン状態にあるため、バスＢＵＳの電位は０Ｖ（グランドレベル）にある。このため、第２ＭＯＳトランジスタＭＮ１Ｃはオフする。一方、第３ＭＯＳトランジスタＭＰ１はオンし、従って、ノードＮ１の電位はＨレベルとなって、出力信号ＯＵＴはＨレベルとなる。
【０１２３】
時刻ｔ７〜ｔ１２までのＥＶＬ期間の動作は、次の通りである。先ず、時刻ｔ７で制御信号ＣＮＴがＬレベルからＨレベルへと立上がるものとする。ここでは、レジスタ６にＬレベルのデータ信号が保持されており、ＣＮＴ＝ＣＮＴ１であるものとする。
【０１２４】
時刻ｔ８において、制御信号ＣＮＴ１のレベル変化に応じて第４ＭＯＳトランジスタ２５がオンし、バスＢＵＳの電位は０Ｖから電位（ＶＤＤ−Ｖｔｈ（２５））まで徐々に上昇する。ここでＶｔｈ（２５）は、第４ＭＯＳトランジスタ２５の閾値である。
【０１２５】
そして、第２ＭＯＳトランジスタＭＮ１Ｃの閾値Ｖｔｈ（ＭＮ１Ｃ）は、例えば０．７Ｖに設定されているので、バスＢＵＳの電位がＶｔｈ（ＭＮ１Ｃ）にまで上昇した時刻ｔ９において、第２ＭＯＳトランジスタＭＮ１Ｃはオフ状態からオン状態に変わり、浮遊容量１１はディスチャージする結果、フローティングノードＮ１の電位はＬレベルへと変化する。よって、レジスタ６のデータに対応する出力信号ＯＵＴが出力線１２上に出力される。その後、バスＢＵＳの電位が（ＶＤＤ−Ｖｔｈ（２５））に到達すると、第４ＭＯＳトランジスタ２５はオフする。
【０１２６】
時刻ｔ１０，ｔ１１，ｔ１２における動作は、上述した動作の逆である。
【０１２７】
この様に、本バスシステムでは、ＮＭＯＳソースフォロアによるバス電位のプルアップ方式を用いているので、電流波形にノイズが生じにくい。この点は、今まで述べたバスシステムと同じである。また、図１２の回路においてもＤＣ電流を流さずに、低振幅なバス信号に対応した出力信号ＯＵＴのレベルをＣＭＯＳトランジスタのフルレベルまで回復させることができる。バスＢＵＳの電位の判定閾値は、前述の通り、Ｖｔｎ（ＭＮ１Ｃ）＝０．７Ｖとなり、動作速度はやや遅くなろうが、その反面、ノイズ・マージンは増大するというメリットが、このバスシステムにはある。
【０１２８】
尚、図１２に示した各ＭＯＳトランジスタの極性（Ｐチャネル，Ｎチャネル）をそっくり逆に入れ替えた回路も、同様に動作する。
【０１２９】
（実施例７の変形例）  また、図１２の第２ＭＯＳトランジスタＭＮ１Ｃのソース領域側にＮＭＯＳツリーでロジックを組むことで、バスセンスアンプは様々な論理でセンスイネーブルすることが可能になる。この場合のバスセンスアンプ２Ｅの構成例を、図１４に示す。
【０１３０】
ＮＭＯＳツリー２７には、ｎ本のセンスイネーブル信号ＳＥ１〜ＳＥｎが入力する。そして、ＮＭＯＳツリー２７の上部には、電荷再配分で誤動作しないようにするため、ｐＭＯＳトランジスタ２８を設けてノード２９の電位をＨレベルに保持し続けることで、念のためプリチャージがなされている。
【０１３１】
例えば、図１５に示す様に、ＮＭＯＳツリー２７を２つの直列のＮＭＯＳトランジスタで構成すれば、それらのＮＭＯＳトランジスタのゲート電極に入力されるセンスイネーブル信号ＳＥ１，ＳＥ２の論理積でセンスイネーブルしたことになるし、又、図１６に示す様に、２つのＮＭＯＳトランジスタの並列接続でＮＭＯＳツリー２７が構成されるならば、本バスセンスアンプ２Ｄは論理和でセンスイネーブルすることになる。
【０１３２】
（実施例８）  本実施例８は貫通電流の低減を図ったものであり、この場合のバスセンスアンプ２Ｅの構成例を図１７に示す。
【０１３３】
図１７の例では、図１２に示した基本回路と比べて、第６ＭＯＳトランジスタＭＮＣが付加されている。これは、次の理由による。
【０１３４】
即ち、バス１には通常多くの負荷が接続されており、このためバスＢＵＳの電位をプリチャージ（この場合は、ＧＮＤレベルにディスチャージすることに該当する。）するのにもある程度の時間がかかる。そこで、第６ＭＯＳトランジスタＭＮＣを第２ＭＯＳトランジスタＭＮ１Ｅのソース領域とグランド間に挿入することで、プリチャージ信号ＰＣが入力すると同時に第３ＭＯＳトランジスタＭＰ１をＯＮさせる一方、第６ＭＯＳトランジスタＭＮＣをオフさせることとしている。これによって、たとえバス１の電位をＨレベルからＧＮＤレベルにまで第１ＭＯＳトランジスタＭＮＰＥによって引き抜くのに時間がかかり、その結果、第２ＭＯＳトランジスタＭＮ１Ｅと第３ＭＯＳトランジスタＭＰ１とが同時にＯＮしているような場合があっても、第６ＭＯＳトランジスタＭＮＣがオフしているため、貫通電流が流れるのを防ぐことが可能になる。この点は、低消費電力化につながる大きなメリットである。
【０１３５】
参考として、第６ＭＯＳトランジスタＭＮＣを設けなかった場合の問題点を指摘する動作タイミングを、図１８に示す。
【０１３６】
なお、図１７では、レジスタ６（６’）の出力をバス１に接続するために、２個の直列のＮＭＯＳトランジスタ３１，３２（３１’，３２’）を使用している。これらの第５及び第４ＭＯＳトランジスタ３１，３２（３１’，３２’）に関しては、前者のソースと後者のドレインとを共用したレイアウトとすることが可能であるので、図１４などのＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの組み合わせよりも、レイアウト効率が良いというメリットがある。
【０１３７】
（実施例９）  本実施例９は、バスセンスアンプの出力側に更にラッチ回路を付加したものである。
【０１３８】
いままで述べてきた各バスシステムの回路はセンスアンプとして機能するものであるが、一般的には、バスセンスアンプの出力線ＯＵＴは更に外部のラッチに接続されている。そこで、センスアンプとラッチとを一体化できれば、電力的にもレイアウト面積的にもメリットが大きいと考えられる。
【０１３９】
これを実現した構成例を図１９に示す。同図に示す通り、ノードＮ１にそれらのゲート電極が接続されたｐチャネルＭＯＳトランジスタＭＰ２（第７ＭＯＳトランジスタ）及びｎチャネルＭＯＳトランジスタＭＮ３（第９ＭＯＳトランジスタ）と、そのゲート電極がインバータ３の出力線に接続され、そのドレイン領域が第７ＭＯＳトランジスタＭＰ２のドレイン領域に、そのソース領域が第９ＭＯＳトランジスタＭＮ３のドレイン領域にそれぞれ接続されたｎチャネルＭＯＳトランジスタＭＮ２（第８ＭＯＳトランジスタ）とが新たに付加されている。又、同図中の容量ＣＦはＡｌ配線による浮遊容量である。尚、第６ＭＯＳトランジスタＭＮＣは、本実施例９では必須の要素ではないので、なくても構わない。
【０１４０】
また、図１９の回路の動作タイミングを図２０に示す。以下、両図１９，２０に基づき、動作を説明する。
【０１４１】
まず、時刻ｔ１３〜ｔ１４のプリチャージ期間経過後は、バスＢＵＳの電位がＬレベルであったものとする。例えば、制御信号ＣＮＴ１がＨレベルへ変化したが、レジスタ６にはデータがなかった場合である。このときは、ノードＮ１はＨレベルのままであり、第８及び第９ＭＯＳトランジスタＭＮ２，ＭＮ３がオン状態となる結果、出力信号ＯＵＴはＬレベルとなる（時刻ｔ１４〜ｔ１５）。
【０１４２】
その次のプリチャージ期間（時刻ｔ１５〜ｔ１６）には、第７及び第８ＭＯＳトランジスタＭＰ２，ＭＮ２が共にオフ状態となり、出力信号ＯＵＴをディスチャージする経路が絶たれるので、出力信号ＯＵＴはＨレベルのままをラッチしていることになる。
【０１４３】
次に、その後のＥＶＬ期間（時刻ｔ１６〜ｔ１７）では、仮に制御信号ＣＮＴ２がＬレベルからＨレベルへ変化してレジスタ６’内のデータ信号がバス１に出力されたものとすると、バスＢＵＳの電位はＨレベルへ徐々に上昇し、その結果、ノードＮ１の電位はＬレベルへと、それに応じて出力信号ＯＵＴもＨレベルへと徐々に上昇し、Ｈレベルに達する。そして、時刻ｔ１７以後の更なるプリチャージ期間では、ノードＮ１の電位がＨレベルに変わるので、出力信号ＯＵＴは時刻ｔ１６〜ｔ１７のＥＶＬ期間中のＨレベルをそのまま維持する。
【０１４４】
このように、図１９のバスシステムは、プリチャージ前のＥＶＬ期間内のデータをプリチャージ信号ＰＣによってサンプリングして、当該プリチャージ期間中はそのデータを保持しており、従ってセンスアンプに加えて、正にダイナミック・ラッチとしても機能している。
【０１４５】
このようにして、小数のトランジスタによる構成だけで以て、バス信号ＢＵＳの増幅機能とラッチ機能とを兼ね備えることが可能となる。よって、レイアウト面積が小さくなるというメリットがある。
【０１４６】
【発明の効果】
請求項１に係る発明によれば、バス振幅が小さく且つＤＣパスがないので、低消費電力なバスシステムを実現でき、しかも出力線はプリチャージ後はフローティング状態となるために、高速なバスシステムを実現できるという効果がある。加えて、プリチャージによるバス電位の変化がなだらかに行われるので、低電源ノイズ特性を有するバスシステムを実現できる効果もある。更に部品点数を少なくすることができるので、レイアウト面積の縮小化を図れる効果もある。
【０１４７】
請求項２に係る発明によれば、グランド側の第５ＭＯＳトランジスタが制御信号によって制御されるので、バスがハイインピーダンス状態となっている第２期間においても、チャージカップリング等のノイズの影響を受けないバスシステムを実現することができる。
【０１４８】
請求項３に係る発明によれば、出力線の外部に更にＭＯＳインバータ回路等を設けても、高速・低消費電力で以て正確に動作可能なバスシステムを実現できる。
【０１４９】
請求項４に係る発明によれば、バスのプリチャージレベルを、第２ＭＯＳトランジスタをカットオフするのに十分なレベルにまで設定することが可能となり、バスシステムの動作マージンの確保を実現できる。
【０１５０】
請求項５に係る発明によれば、バスシステムの動作マージンを確保することができる効果がある。
【０１５１】
請求項６に係る発明によれば、第２期間中のバス振幅を増加させることができるため、第２ＭＯＳトランジスタのカットオフの実現を保証することができる。
【０１５２】
請求項７に係る発明によれば、第２期間中のバス振幅を増加させることができるため、第２ＭＯＳトランジスタのカットオフの実現を保証することができる。
【０１５３】
請求項８に係る発明によれば、消費電力の増大を防止しつつ、第２ＭＯＳトランジスタのカットオフを保証させてシステムの動作マージンの増大を実現することができる。
【０１５４】
請求項９に係る発明によれば、複数のバスシステムの内のいくつかを動作させたくないような応用例に、高速・低消費電力という特徴を生かしつつ適用することができる効果がある。
【０１５５】
請求項１０に係る発明によれば、バス振幅をさらに一段と低下させることができるので、高速性を維持しつつ消費電力を一段と下げることができる効果がある。
【０１５６】
請求項１１に係る発明によれば、低消費電力化、高速性を実現することができると共に、ノイズ・マージンを格段に増大させることができる効果がある。又、部品点数も少なく、レイアウト面積を小さくすることもできる効果がある。
【０１５７】
請求項１２に係る発明によれば、ノイズマージンの大きなバスシステムを実現することができる。
【０１５８】
請求項１３に係る発明によれば、出力線の外部にＭＯＳインバータ等の回路を更に設けても、バスシステムを正確に動作可能としうる効果がある。
【０１５９】
請求項１４に係る発明によれば、第１期間中に貫通電流が流れるのを防止することができ、これにより更に一層低消費電力化を実現することができる効果がある。
【０１６０】
請求項１５に係る発明によれば、様々な論理の組合わせでセンスイネーブル可能なバスシステムを実現できる効果がある。
【０１６１】
請求項１６に係る発明によれば、様々な論理の組合わせでセンスイネーブル可能なバスシステムを実現できる効果がある。
【０１６２】
請求項１７に係る発明によれば、センスアンプとラッチの両機能を具備したバスシステムを少ない部品点数で以て実現することができ、消費電力及びレイアウト面積の低減を図ることができる効果がある。
【０１６３】
請求項１８に係る発明によれば、センスアンプとラッチの両機能を具備したバスシステムを少ない部品点数で以て実現することができ、消費電力及びレイアウト面積の低減を図ることができる効果がある。
【０１６４】
請求項１９に係る発明によれば、第１期間経過後は、バスセンスアンプの出力はフローティング状態となり、又、バス振幅が小さくかつ定常電流が流れないので、処理速度が高速でかつ低消費電力なバスセンスアンプを実現することができる。しかも、バス電位の上昇、従って第２ＭＯＳトランジスタのオンからオフ状態への変化がなだらかに行なわれるため、本発明は、電源ノイズによる影響も受けにくいという低電源ノイズ特性を実現することができる。又、部品点数も少なくてすみ、レイアウト面積の小さなバスセンスアンプを実現することができる。
【０１６５】
請求項２０に係る発明によれば、第２期間中、第２ＭＯＳトランジスタがノイズ等の影響を受けてオフからオン状態へと変化して誤動作するのを防止することができる。この意味で、本発明は、請求項１９のバスセンスアンプの動作マージを高めることができる。
【０１６６】
請求項２１に係る発明によれば、抵抗分割によって簡単に動作マージンを向上させることができる。
【０１６７】
請求項２２に係る発明によれば、第１期間中バイアスをダイナミックにカットしうるので、消費電力を増大させることなく動作マージンを容易に向上させることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施例１に係るバスシステムの回路図である。
【図２】図１の回路の動作を示すタイミングチャートである。
【図３】実施例１の変形例に係るバスシステムの回路図である。
【図４】実施例２に係るバスシステムの回路図である。
【図５】図４の回路の動作を示すタイミングチャートである。
【図６】実施例３に係るバスシステムの回路図である。
【図７】ダイナミックバイアス回路の第１及び第２負荷素子の一例を示す回路図である。
【図８】実施例４に係るバスシステムの回路図である。
【図９】実施例４のバスシステムの適用例を示す図である。
【図１０】実施例５に係るバスシステムの回路図である。
【図１１】実施例５の動作を説明する図である。
【図１２】実施例６に係るバスシステムの回路図である。
【図１３】図１２の回路の動作を示すタイミングチャートである。
【図１４】実施例７に係るバスシステムの回路図である。
【図１５】ＮＭＯＳツリーの一例を示す回路図である。
【図１６】ＮＭＯＳツリーの一例を示す回路図である。
【図１７】実施例８に係るバスシステムの回路図である。
【図１８】問題点を指摘するタイミングチャートである。
【図１９】実施例９に係るバスシステムの回路図である。
【図２０】図１９の回路の動作を示すタイミングチャートである。
【図２１】従来技術を示す図である。
【符号の説明】
１  バス、２  バスセンスアンプ、４  プリチャージ信号入力線、５  制御信号入力線、６  レジスタ、７  第４ＭＯＳトランジスタ、８  第５ＭＯＳトランジスタ、１０  バスシステム、１２  出力線、ＢＵＳ  バス、Ｎ０，Ｎ１  ノード、１４  データ保持部、ＭＮＰ  第１ＭＯＳトランジスタ、ＭＮ１  第２ＭＯＳトランジスタ、ＭＰ１  第３ＭＯＳトランジスタ、ＶＤＤ  電源電位、ＰＣ  プリチャージ信号、ＣＮＴ１，ＣＮＴ２  制御信号、１３ａ  第１電源線、１３ｂ第２電源線、１３ｃ  第３電源線、ＯＵＴ  出力信号、１５  ブート・ストラップ回路、１７  ダイナミックバイアス回路、Ｒ１  第１負荷素子、Ｒ２  第２負荷素子、１９  電源線、ＳＥ  センスイネーブル信号、２１  センスイネーブル信号入力線、２２  第４ＭＯＳトランジスタ、２３  第５ＭＯＳトランジスタ、２７  ＮＭＯＳツリー、ＭＮＣ  第６ＭＯＳトランジスタ、ＭＰ２  第７ＭＯＳトランジスタ、ＭＮ２  第８ＭＯＳトランジスタ、ＭＮ３  第９ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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