(57)【特許請求の範囲】
【請求項１】
表面の一部の領域に絶縁材料からなる配線領域が画定され、他の領域に素子搭載領域が画定された支持基板と、
前記支持基板の前記配線領域上に形成された複数の外部接続用電極と、
一方の面に複数のバンプ電極が配置された半導体素子であって、該バンプ電極の配置されていない背面が、前記支持基板の素子搭載領域に密着するように、該支持基板に固定された前記半導体素子と、
表面に複数の配線が形成された可撓性を有する可撓膜であって、該配線の各々が前記半導体素子のバンプ電極とそれに対応する前記外部接続用電極とを電気的に接続する前記可撓膜と
を有し、
前記支持基板が、絶縁材料からなる第１の部材と、該第１の部材に固定された第２の部材とを含んで構成され、前記第１の部材の表面が前記配線領域を画定し、前記第２の部材の表面が前記素子搭載領域を画定し、
前記第２の部材が金属板である半導体装置。
【請求項２】
表面の一部の領域に絶縁材料からなる配線領域が画定され、他の領域に素子搭載領域が画定された支持基板と、
前記支持基板の前記配線領域上に形成された複数の外部接続用電極と、
一方の面に複数のバンプ電極が配置された半導体素子であって、該バンプ電極の配置されていない背面が、前記支持基板の素子搭載領域に密着するように、該支持基板に固定された前記半導体素子と、
表面に複数の配線が形成された可撓性を有する可撓膜であって、該配線の各々が前記半導体素子のバンプ電極とそれに対応する前記外部接続用電極とを電気的に接続する前記可撓膜と
を有し、
前記支持基板が、物理的支持力を有する主板と、該主板の表面の一部の領域上に形成された絶縁膜とを含み、
前記絶縁膜の表面が前記配線領域を画定し、
前記主板の表面のうち前記絶縁膜で覆われていない領域が、前記素子搭載領域を画定する半導体装置。
【請求項３】
前記主板が金属板である請求項２に記載の半導体装置。
【請求項４】
表面内に配線領域と素子搭載領域とが画定された支持基板と、
一方の面に複数のバンプ電極が配置された半導体素子であって、該バンプ電極の配置されていない背面が、前記支持基板の素子搭載領域に密着するように、該支持基板に固定された前記半導体素子と、
可撓性を有し、第１の面の一部の領域において、前記支持基板の配線領域に接着された可撓膜と、
前記可撓膜の前記第１の面のうち、前記支持基板に接着されていない領域上に形成された複数の配線であって、該配線の各々が、前記半導体素子の対応するバンプ電極に接続された前記配線と、
前記可撓膜の前記第１の面とは反対側の第２の面のうち、前記支持基板に接着されている領域上に形成された複数の外部接続用電極と、
前記可撓膜に形成された複数の貫通孔と、
前記配線の各々と、それに対応する前記外部接続用電極とを、前記貫通孔を通して接続する複数の他の配線と
を有する半導体装置。
【請求項５】
前記支持基板が金属板である請求項４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にチップサイズパッケージ（ＣＳＰ）、ベアチップ等の半導体素子を実装基板に搭載した半導体装置に関する。
【０００２】
【従来の技術】
実装基板上に複数の半導体素子を搭載する従来の方法について説明する。実装基板の表面上に、プリント配線が形成されている。各半導体素子の１つの面に、半田バンプ用の突起電極が形成されている。突起電極を、実装基板の対応する配線に半田ボールを介して接続することにより、半導体素子が実装基板に搭載される。
【０００３】
【発明が解決しようとする課題】
半導体素子が実装基板に接触する部分は、突起電極の部分のみである。このため、半導体素子から熱が放散されにくく、素子寿命が低下する場合がある。また、半導体素子と実装基板との間の熱膨張率の相違により、突起電極の接続部分に熱膨張による応力が加わる。この応力のために接続部分の強度が低下し、接続不良が生ずる場合がある。
【０００４】
本発明の目的は、半導体素子からの十分な放熱を確保し、接続不良の生じにくい半導体装置を提供することである。
【０００５】
【課題を解決するための手段】
本発明の一観点によると、表面の一部の領域に絶縁材料からなる配線領域が画定され、他の領域に素子搭載領域が画定された支持基板と、前記支持基板の前記配線領域上に形成された複数の外部接続用電極と、一方の面に複数のバンプ電極が配置された半導体素子であって、該バンプ電極の配置されていない背面が、前記支持基板の素子搭載領域に密着するように、該支持基板に固定された前記半導体素子と、表面に複数の配線が形成された可撓性を有する可撓膜であって、該配線の各々が前記半導体素子のバンプ電極とそれに対応する前記外部接続用電極とを電気的に接続する前記可撓膜とを有し、前記支持基板が、絶縁材料からなる第１の部材と、該第１の部材に固定された第２の部材とを含んで構成され、前記第１の部材の表面が前記配線領域を画定し、前記第２の部材の表面が前記素子搭載領域を画定し、前記第２の部材が金属板である半導体装置が提供される。
【０００６】
本発明の他の観点によると、表面内に配線領域と素子搭載領域とが画定された支持基板と、一方の面に複数のバンプ電極が配置された半導体素子であって、該バンプ電極の配置されていない背面が、前記支持基板の素子搭載領域に密着するように、該支持基板に固定された前記半導体素子と、可撓性を有し、第１の面の一部の領域において、前記支持基板の配線領域に接着された可撓膜と、前記可撓膜の前記第１の面のうち、前記支持基板に接着されていない領域上に形成された複数の配線であって、該配線の各々が、前記半導体素子の対応するバンプ電極に接続された前記配線と、前記可撓膜の前記第１の面とは反対側の第２の面のうち、前記支持基板に接着されている領域上に形成された複数の外部接続用電極と、前記可撓膜に形成された複数の貫通孔と、前記配線の各々と、それに対応する前記外部接続用電極とを、前記貫通孔を通して接続する複数の他の配線とを有する半導体装置が提供される。
【０００７】
半導体素子の背面が支持基板に密着しているため、半導体素子内で発生した熱を、背面を通して効率的に放熱することができる。半導体素子のバンプ電極に接続される配線が、可撓膜上に形成されている。このため、半導体素子と可撓膜との熱膨張率の相違に起因して発生する応力が緩和される。
【０００８】
【発明の実施の形態】
図１を参照して、本発明の第１の実施例について説明する。
【０００９】
図１（Ａ）は、第１の実施例による半導体装置の平面図を示し、図１（Ｂ）は、図１（Ａ）の一点鎖線Ｂ１−Ｂ１における断面図を示す。支持基板１が、樹脂部１Ａと放熱部１Ｂとにより構成されている。樹脂部１Ａ及び放熱部１Ｂは、共に長方形状の板である。樹脂部１Ａは、例えばエポキシ樹脂等の絶縁材料で形成され、放熱部１Ｂは、金属等の熱伝導率の高い材料で形成されている。
【００１０】
樹脂部１Ｂの１つの長辺に相当する端面に、その長さ方向の溝２が形成されている。放熱部１Ｂは、溝２の中に挿入されて樹脂部１Ａに固定されている。なお、樹脂部１Ａと放熱部１Ｂとを貫通する孔を設け、ネジ止めして両者を固定してもよい。支持基板１の両面のうち樹脂部１Ａの両面が配線領域１０を画定し、放熱部１Ｂの両面が素子搭載領域２０を画定する。
【００１１】
樹脂部１Ａの表面、すなわち配線領域１０の上に、銅または金等からなる複数の外部接続用電極１１が形成されている。外部接続用電極１１は、樹脂部１Ａの２つの長辺のうち、溝２の形成されていない長辺に沿って配置されている。配線領域１０上に、各外部接続用電極１１から溝２の形成された長辺に向かって延在する配線１２が形成されている。配線１２も、外部接続用電極１１と同様に銅または金等で形成される。
【００１２】
放熱部１Ｂの表面、すなわち素子搭載領域２０の上に、複数の半導体素子３０が固着されている。半導体素子３０は、例えばチップサイズパッケ−ジ（ＣＳＰ）型の半導体集積回路装置、または半導体集積回路装置のベアチップである。各半導体素子３０の一方の面に、複数のバンプ電極３１が形成されている。各半導体素子３０の他方の面（背面）が、放熱部１Ｂに密着している。半導体素子３０と放熱部１Ｂとは、金または銀ペーストで接着される。
【００１３】
可撓膜４０の一方の面に、銅または金等からなる複数の配線４１が形成されている。可撓膜４０は、例えばポリイミド等の可撓性を有する材料で形成される。配線４１の各々は、半田ボール３２により、半導体素子３０の対応するバンプ電極３１に接続されている。さらに、配線４１の各々は、樹脂部１Ａの配線領域１０に形成された対応する配線１２に接続されている。半導体素子３０の各バンプ電極３１が、半田ボール３２、配線４１及び配線１２を介して、対応する外部接続用電極１１に電気的に接続される。
【００１４】
上記第１の実施例では、半導体素子３０の背面のほぼ全面が、放熱部３０に密着する。このため、半導体素子３０で発生した熱を効率よく放熱することができる。また、半導体素子３０のバンプ電極３１に接続されている配線４１は、可撓膜４０の表面上に形成されている。可撓膜４０が撓むことにより、半導体素子３０と可撓膜４０との熱膨張率の差による応力を緩和することができる。このため、熱サイクルに対する半導体装置の信頼性を高めることができる。
【００１５】
従来の半導体装置においては、プリント配線基板が物理的支持力を有する。半導体素子は、そのバンプ電極の形成された面がプリント配線基板に対向するように支持される。すなわち、プリント配線基板に形成された外部接続用電極と半導体素子のバンプ電極とは、相互に向かい合うように配置される。第１の実施例においては、外部接続用電極１１と、それに接続される半導体素子３０のバンプ電極３１とは、共に同一の方向を向く。
【００１６】
また、第１の実施例では、外部接続用電極１１とバンプ電極３１とを接続する配線１２及び４１は、それぞれ樹脂部１Ａの表面及び可撓膜４０の表面に密着している。配線のみが単独で宙に浮くことがないため、信頼性を高めることができる。
【００１７】
第１の実施例では、放熱部１Ｂを、熱伝導率の高い金属で形成した。このため、複数の半導体素子３０の背面の電位が同一になる。各半導体素子３０の背面の電位を異ならせたい場合には、半導体素子３０と放熱部１Ｂとの間に、シリコー樹脂等の絶縁膜を挿入するとよい。また、放熱部１Ｂを、セラミック等の熱伝導率の比較的高い絶縁材料で形成してもよい。
【００１８】
図２は、第２の実施例による半導体装置の断面図を示す。第２の実施例においては、支持基板１が、主板１Ｃと絶縁膜１Ｄとにより構成されている。主板１Ｃは長方形状の金属板であり、絶縁膜１Ｄは、例えば樹脂で形成される。絶縁膜１Ｄは、主板１Ｃの両面のうち一つの長辺に沿った縁の近傍を覆う。絶縁膜１Ｄの表面が支持基板１の配線領域１０を画定し、主板１Ｃの両面のうち絶縁膜１Ｄで覆われていない領域が素子搭載領域２０を画定する。絶縁膜１Ｄの表面上に、外部接続用電極１１と配線１２が形成されている。外部接続用電極１１及び配線１２は、図１（Ａ）及び図１（Ｂ）に示すものと同様のパターンを有する。第２の実施例の場合も、第１の実施例と同様の効果が得られる。
【００１９】
図３は、第３の実施例による半導体装置の断面図を示す。第３の実施例においては、支持基板１が、金属またはセラミック等の１枚の放熱板で構成される。支持基板１の両面のうち、一部の縁の近傍に配線領域１０が画定される。配線領域１０以外の領域に素子搭載領域２０が画定される。素子搭載領域２０に、第１の実施例の場合と同様の半導体素子３０が固着されている。
【００２０】
可撓膜４０が、その一方の面の一部の領域において、支持基板１の配線領域１０に接着されている。可撓膜４０の、支持基板１に対向する面のうち、支持基板１に接着されていない領域に、複数の配線４１が形成されている。各配線４１は、第１の実施例の場合と同様に、半導体素子３０の対応するバンプ電極３１に接続されている。
【００２１】
可撓膜４０の、支持基板１に対向しない表面のうち、配線領域１０に対応する領域上に、第１の実施例の場合と同様の外部接続用電極１１が形成されている。可撓膜４０の表面上に、外部接続用電極１１の各々から素子搭載領域２０に向かって延在する配線１２が形成されている。各配線１２は、可撓膜４０に形成された貫通孔４２を通って、対応する配線４１に接続されている。
【００２２】
第３の実施例では、支持基板１として、１枚の板を使用することができるため、第１及び第２の実施例の場合に比べて部品点数を減らすことが可能になる。また、可撓膜４０の、支持基板１への接着面には、配線が形成されていない。このため、可撓膜４０と支持基板１とを容易に接着することができる。
【００２３】
図４は、第１〜第３の各実施例を応用した半導体装置の平面図を示す。配線４１が分岐し、１つの外部接続用端子１１に複数の半導体素子３０のバンプ電極３１が接続されている。また、１つの半導体素子３０のバンプ電極３１が、可撓膜４０上に形成された内部配線４３により相互に接続されている。内部配線４３で半導体素子３０の相互間を接続することにより、外部の配線数を削減することができる。
【００２４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００２５】
【発明の効果】
以上説明したように、本発明によれば、半導体素子が放熱板に密着しているため、放熱効率を高めることができる。また、半導体素子のバンプ電極に接続される配線が、可撓性を有する可撓膜上に形成されている。このため、半導体素子と可撓膜との熱膨張率の差に基づく応力の発生を緩和することができる。これらにより、熱サイクルに対して信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【図１】第１の実施例による半導体装置の平面図及び断面図である。
【図２】第２の実施例による半導体装置の断面図である。
【図３】第３の実施例による半導体装置の断面図である。
【図４】第１〜第３の実施例を応用した半導体装置の平面図である。
【符号の説明】
１  支持基板
１Ａ  樹脂部
１Ｂ  放熱部
１Ｃ  主板
１Ｄ  絶縁膜
２  溝
１０  配線領域
１１  外部接続用電極
１２  配線
２０  素子搭載領域
３０  半導体素子
３１  バンプ電極
３２  半田ボール
４０  可撓膜
４１  配線
４２  貫通孔
【図１】
0003714808.tif 000002
【図２】
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【図３】
0003714808.tif 000004
【図４】
0003714808.tif 000005