(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート酸化膜及び非晶質シリコン膜を順次蒸着する段階；
前記非晶質シリコン膜の上にタングステンシリサイド膜を形成する段階；
前記タングステンシリサイド膜の上にゲート電極パターンでパターニングしたマスク酸化膜を形成する段階；
前記マスク酸化膜パターンを用いてその下のタングステンシリサイド膜、非晶質シリコン膜及びゲート酸化膜をエッチングする段階；
前記形成された非晶質シリコン膜と前記タングステンシリサイド膜にＲＴＰスパイクアニールを行って、ゲート電極を形成する段階；及び、
前記形成されたゲート電極の側面に酸化膜を形成してゲート電極を完成する段階とを含み、
前記ＲＴＰスパイクアニールは、短時間に常温から目標温度まで昇温させた後、目標温度でほぼ遅延なしにすぐ常温に温度を降下する熱処理工程であって、遅延時間が０．１〜１．０秒、傾斜率が１５０℃／ｓｅｃ〜２５０℃／ｓｅｃ、前記遅延時間における温度が９５０℃〜１２００℃の条件で、Ｎ２またはＮＨ３ガス雰囲気下で行われ、
前記タングステンシリサイドの膜厚は、前記非晶質シリコン膜より薄く設定して形成し、
前記タングステンシリサイド膜のＳｉ：Ｗの比率は、１：１〜２：１として形成することを特徴とする半導体素子のゲート電極形成方法。
【請求項２】
前記ゲート酸化膜、非晶質シリコン膜及びタングステンシリサイド膜はイン−シチュで形成されることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
【請求項３】
前記タングステンシリサイドはＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＷＦ６ガスを用いてＣＶＤ法で形成されることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
【請求項４】
前記非晶質シリコン膜は１０００〜１２００Åの厚さで形成されることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
【請求項５】
前記タングステンシリサイド膜は、８００〜１０００Åの厚さで形成されることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のゲート電極形成方法に関し、特に、ゲート電極物質として、低抵抗のタングステンシリサイドを用いる場合、タングステンシリサイドの抵抗を低減させ、ゲート電極の形成を容易にするための半導体素子のゲート電極形成方法に関する。
【０００２】
【従来の技術】
一般に、６４ＭＤＲＡＭ以上の高集積素子において、一般的にゲート電極材料としてＣＶＤタングステンシリサイド薄膜が用いられているが、特にＭＳ（monosilane）タングステンシリサイドよりもＦ不純物の少ないＤＣＳ（dichlorosilane）タングステンシリサイドの方がＧＯＩ特性で優れていることから広く用いられている。しかし、ＤＣＳタングステンシリサイドは抵抗が高いため、１ＧＤＲＡＭ以上の高集積素子適用することは困難である。そこで、この問題を解決するために、ＲＴＰスパイクアニール（spike anneal）を用いて低抵抗のポリシリサイド構造のゲート電極を形成する方法が提案されている。
この方法では、タングステンリッチのタングステンシリサイド層が無定形のシリコン層の上に沈着している。ＲＴＰスパイクアニールは、その後、無定形シリコンをタングステンと反応させるために行われる。次いで、タングステンシリサイド層と無定形シリコン層は、ポリシリサイド構造のゲート電極を形成するためにエッチングされる。
【０００３】
【発明が解決しようとする課題】
しかしながら、前記技術では、ゲート電極を形成するためのエッチング工程前に高温のＲＴＰスパイクアニールによってゲート電極内の非晶質シリコンが多結晶シリコンに変化し、また、タングステンシリサイドの結晶が六角形からグレーン（grain）の大きさが大きい四角形に変化する。このため、多結晶シリコンとタングステンシリサイドの界面が不均一になってエッチング工程が難しく、ゲート電極の下の薄いゲート酸化膜まで全てエッチングされて素子に深刻な影響を与えるという問題がある。
【０００４】
本発明はかかる問題点に鑑みてなされたもので、その目的は、ゲート電極のエッチングを容易にする為に、非晶質シリコン、タングステンシリサイド及びマスク酸化膜等、ゲート電極に適用される薄膜を全て蒸着した後、パターニングしてゲート電極をエッチングし、この後、ＲＴＰスパイクアニール工程を行うゲート電極形成方法を提供することにある。
【０００５】
本発明の他の目的は、タングステンシリサイドの抵抗を下げる為に、タングステンシリサイドのＳｉ：Ｗ比率を従来より下げて蒸着した後、ＲＴＰスパイクアニール工程を行って、低抵抗タングステンシリサイドゲート電極形成方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体素子のゲート電極形成方法は、半導体基板上にゲート酸化膜及び非晶質シリコン膜を順次蒸着する段階；前記非晶質シリコン膜の上にタングステンシリサイド膜を形成する段階；前記タングステンシリサイド膜の上にゲート電極パターンでパターニングしたマスク酸化膜を形成する段階；前記マスク酸化膜パターンを用いてその下のタングステンシリサイド膜、非晶質シリコン膜及びゲート酸化膜をエッチングする段階；前記形成された非晶質シリコン膜と前記タングステンシリサイド膜にＲＴＰスパイクアニールを行って、ゲート電極を形成する段階；及び、前記形成されたゲート電極の側面に酸化膜を形成してゲート電極を完成する段階とを含み、前記ＲＴＰスパイクアニールは、短時間に常温から目標温度まで昇温させた後、目標温度でほぼ遅延なしにすぐ常温に温度を降下する熱処理工程であって、遅延時間が０．１〜１．０秒、傾斜率が１５０℃／ｓｅｃ〜２５０℃／ｓｅｃ、前記遅延時間における温度が９５０℃〜１２００℃の条件で、Ｎ２またはＮＨ３ガス雰囲気下で行われ、前記タングステンシリサイドの膜厚は、前記非晶質シリコン膜より薄く設定して形成し、前記タングステンシリサイド膜のＳｉ：Ｗの比率は、１：１〜２：１として形成することを特徴とする。
【０００７】
【発明の実施の形態】
以下、添付図面に基づき、本発明の好適実施例を詳細に説明する。
本発明は、非晶質シリコン、タングステンシリサイド及びマスク酸化膜等、ゲート電極に適用される薄膜を全て蒸着した後、パターニングしてゲート電極をエッチングし、この後、ＲＴＰスパイクアニール工程によってゲート電極の形成を容易にする。また、タングステンシリサイドのＳｉ：Ｗ比率を従来より下げて蒸着した後、ＲＴＰスパイクアニール工程を行って低抵抗タングステンシリサイドを提供する技術である。
【０００８】
図１はＲＴＰスパイクアニールの概念を説明するためのグラフである。ＲＴＰスパイクアニール工程とは、短時間に常温から目標温度まで昇温させた後、目標温度でほぼ遅延なしにすぐ常温に温度を降下する熱処理工程（傾斜率：１５０℃/ｓｅｃ以上、遅延時間：１ｓｅｃ以下）をいう。
【０００９】
図２乃至図４は、本発明によるゲート電極形成方法を工程順に示す図である。まず、図２に示すように、半導体基板１の上にゲート酸化膜２と非晶質シリコン膜３、ＤＣＳタングステンシリサイド膜４をイン−シチュ（in-situ）で順に形成する。このとき、ＤＣＳタングステンシリサイドは、ＤＣＳ（ＳｉＨ2Ｃ１2）ガスとＷＦ6 ガスを用いてＣＶＤ方法で形成することが望ましく、前記タングステンシリサイドは、従来よりＳｉ：Ｗ比率を下げて１：１〜２：１の割合で蒸着する。また、後続工程のＲＴＰスパイクアニールを行う際に、非晶質シリコンとタングステンシリサイドが互いに反応することで、非晶質シリコンの厚さは低減され、タングステンシリサイドの厚さは増加する。これを考慮して、前記非晶質シリコンとタングステンシリサイド厚を加減して蒸着する。望ましくは、非晶質シリコン膜３の厚さは１０００〜１２００Å、タングステンシリサイド膜の厚さは８００〜１０００Åで形成する。
【００１０】
次に、図３に示すように、前記タングステンシリサイド膜４の上にマスク酸化膜５として例えばＰＥＣＶＤ酸化膜を形成した後、これを所定のマスクを用いてパターニングし、この後、このように形成されたマスク酸化膜パターン５を用いてその下のタングステンシリサイド膜４、非晶質シリコン層３及びゲート酸化膜２をエッチングしてゲート電極を形成する。
【００１１】
続いて、前記形成された非結晶シリコン膜３とタングステンシリサイド膜４を図１で説明したＲＴＰスパイクアニールにより熱処理する。このとき、ＲＴＰスパイクアニールは、遅延時間を０．１〜１．０秒、傾斜率を１５０℃/ｓｅｃ〜２５０℃/ｓｅｃ、前記遅延時間における温度を９５０℃〜１２００℃の条件で、Ｎ2またはＮＨ3ガス雰囲気下で行うことが望ましい。ＲＴＰスパイクアニールの際、非晶質シリコンとタングステンシリサイドが反応して非晶質シリコンの厚さが減少するため、すでにＲＴＰスパイクアニール後にゲート電極内で要求される多結晶シリコンの厚さよりも２００〜３００Å程度厚く非晶質シリコンを蒸着する。エッチング工程において、非晶質シリコンが厚いほどエッチングは容易になるエッチング特性を持つので、上記のように非晶質シリコンを厚く形成すれば、ゲート電極形成のためのエッチング工程は一層容易になる。
【００１２】
次に、図４に示すように、Ｏ2 酸化工程を行って前記形成されたゲート電極側面に酸化膜６を形成することによってゲート電極が完成する。
【００１３】
図５乃至図６は従来技術及び本発明によるタングステンシリサイドの抵抗を示すグラフである。
図５によれば、１０００Åの厚さを持つタングステンシリサイドに対して、ＮＨ3雰囲気下で、９５０℃，１０００℃，１０５０℃のアニール温度でＲＴＰアニールを行ったとき、それぞれ１３．８、９．６、７．９（ohm/sq）の抵抗を持つことになる。
【００１４】
図６によれば、１０００Åの厚さを持つタングステンシリサイドに対して、ＮＨ3雰囲気下で、９５０℃、１０００℃、１０５０℃の目標温度で、１秒の遅延時間ＤでＲＴＰアニールを行ったとき、それぞれ７．５、５．４、４．３（ohm/sq）の抵抗を持つことになる。
【００１５】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００１６】
【発明の効果】
以上説明のように本発明によれば、タングステンシリサイドの高抵抗を減少させて１ＧＤＲＡＭ以上の高集積素子でも適用できるようにし、従来のゲート電極材料を使用することで新しいゲート電極材料を開発するのにかかる費用を低減できる。
【００１７】
また、低抵抗タングステンシリサイドをゲート電極材料として用いるとき、ゲート電極形成のためのエッチング工程時に発生する問題点を解決することができることから、高集積素子の適用時、均一な低抵抗タングステンシリサイドゲート電極を形成できる。
【図面の簡単な説明】
【図１】ＲＴＰスパイクアニールの特徴を示すグラフである。
【図２】本発明による半導体素子のゲート電極形成方法を工程順に示す図である。
【図３】本発明による半導体素子のゲート電極形成方法を工程順に示す図である。
【図４】本発明による半導体素子のゲート電極形成方法を工程順に示す図である。
【図５】従来技術及び本発明によるタングステンシリサイドの抵抗を示すグラフである。
【図６】従来技術及び本発明によるタングステンシリサイドの抵抗を示すグラフである。
【符号の説明】
１ 半導体基板
２ ゲート酸化膜
３ 非晶質シリコン膜
４ タングステンシリサイド膜
５ マスク酸化膜
６ 酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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