(57)【特許請求の範囲】
【請求項１】
半導体記憶装置のワード線を駆動する半導体記憶装置のワード線駆動回路において、
高電位側電源より高電位の第１のワード選択信号の供給点とワード線とをソースとドレインとに接続された第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのゲートである第１のノードと第２のノードとをソースとドレインとに接続され、ゲートに高電位側電源電圧より高く上記高電位側電源電圧に自トランジスタのスレッショールド電圧を加算した値より低い値の電圧を印加された第２のＭＯＳトランジスタと、
上記第２のノードと高電位側電源とをソースとドレインとに接続され、ゲートに第２のワード選択信号を供給される第３のＭＯＳトランジスタと、
一端を上記第２のノードに接続されており他端にポンプ信号を供給されて上記第２のノードを高電位側電源より高電位に上昇させるキャパシタとを有することを特徴とする半導体記憶装置のワード線駆動回路。
【請求項２】
請求項１記載の半導体記憶装置のワード線駆動回路において、
前記キャパシタはＭＯＳトランジスタを用いたことを特徴とする半導体記憶装置のワード線駆動回路。
【請求項３】
請求項１又は２記載の半導体記憶装置のワード線駆動回路において、
前記第３のＭＯＳトランジスタを導通させて第２のノードを高電位側電源まで上昇させ、
次に、前記第１のワード選択信号を高電位側電源より高電位まで上昇させて、前記第１のＭＯＳトランジスタのセルフブーストにより第１のノードを高電位側電源より高電位まで上昇させ、
次に、前記昇圧手段により第２のノードを高電位側電源より高電位に上昇させることを特徴とする半導体記憶装置のワード線駆動回路。
【請求項４】
請求項１乃至３のいずれか１項記載の半導体記憶装置のワード線駆動回路において、
前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを複数のメモリブロックに対応して設け、
前記第３のＭＯＳトランジスタ及び昇圧手段を前記第１のワード選択信号又は第２のワード選択信号を生成する行デコーダ部に設けたことを特徴とする半導体記憶装置のワード線駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置のワード線駆動回路に関し、半導体記憶装置のワード線をセルフブーストにより駆動する回路に関する。
近年、半導体記憶装置の微細化、高速化が進み、微細化によってダイナミックＲＡＭにおいてはセル容量の確保が困難となってきている。このため、セル容量を無駄なく使うためのワード線ブーストが行われている。このワード線駆動回路としてＮチャネルトランジスタを使用した場合、このトランジスタを使ったセルフブーストを行う。
【０００２】
【従来の技術】
図５は従来のワード線駆動回路の一例の回路図を示す。同図中、端子１０より選択信号ＳＥＬＸが入来し、ＣＭＯＳ構成のインバータ１１で反転される。インバータ出力はトランスミッションゲートとしてのＮチャネルＭＯＳトランジスタｍ０１を通してワード線ドライバのＮチャネルＭＯＳトランジスタｍ０２のゲートに供給される。トランジスタｍ０２はドレインに電圧信号ＷＤＺが供給され、ソースをワード線ＷＬに接続されている。
【０００３】
ここで、トランジスタｍ０１のゲート電圧ＶＳＲＺは電源電圧Ｖccにトランジスタｍ０１のスレッショールド電圧Ｖth( ｍ０１）を加算した値より低い値に設定されている。図６に示す時点ｔ0 で信号ＳＥＬＸが立下がると、インバータ１１の出力端子であるＮｏｄｅ２の電圧が立上がり、これによってトランジスタｍ０２のゲートであるＮｏｄｅ１のプリチャージが開始される。
【０００４】
しかし、トランジスタｍ０１のゲート電圧ＶＳＲＺはＶcc＋Ｖthより低く設定されているためＮｏｄｅ１は電圧（Ｖcc−α）までプリチャージされる。その後、時点ｔ1 でトランジスタｍ０２のドレインに印加される電圧ＷＤＺがＶppレベルまで立上がる。このときトランジスタｍ０２はチャネルが形成されており、チャネル−ゲート間容量によってセルフ・ブーストされてＮｏｄｅ１は電圧（Ｖpp＋α）まで上昇する。この結果、ワード線ＷＬは電圧Ｖppまで上昇する。
【０００５】
また、従来は図７に示す如く、ワード線ＷＬは金属配線１５1 〜１５4 と、メモリセルのトランジスタ（セルトランジスタ）のゲートとなるポリシリコン配線１６1 〜１６4 との２層配線で行われている。金属配線１５1 〜１５4 夫々とポリシリコン配線１６1 〜１６4 とは所定間隔毎に接続点１７1 〜１７4 を設け接続することにより、ワード線ＷＬのＣＲ時定数を低減している。
【０００６】
【発明が解決しようとする課題】
近年、セルアレイ上の微細な金属配線の欠陥による歩留り低下を防止するためサブワードドライバ技術が用いられている。サブワードドライバ技術では従来のワード線駆動回路の最終段に相当するサブワードドライバをセルアレイ内の接続点１７1 〜１７4 対応位置に分散配置し、サブワードドライバでセルトランジスタのポリシリコンのゲートをドライブする。
【０００７】
このようにセルアレイ内にサブワードドライバを分散配置するためにサブワードドライバを小型化してチップサイズを縮小することが必要とされている。
ところで、サブワードドライバを小型化すると次のような問題が生じる。トランジスタｍ０１のチャネル幅は、狭チャネル効果によるスレッショールド電圧の上昇から、あまり小さくできない。トランジスタｍ０２のチャネル幅はチップサイズからあまり大きくできない。またワード線ＷＬがつながるトランジスタｍ０２のチャネル幅はワード線ＷＬが短かくなっている為、ドライブ力の点で小さくても十分であり、あまり大きくする必要はない。
【０００８】
このため、チャネル幅の比（ｍ０２のチャネル幅）／（ｍ０１のチャネル幅）の値が小さくなってしまう。このチャネル幅の比が小さくなるとトランジスタｍ０２のセルフブースト効率が低下し、Ｎｏｄｅ１の電圧があまり上昇しなくなるという問題があった。これを回避するためにＮｏｄｅ１のプリチャージ電圧を上げようとして電圧ＶＳＲＺを上げると、トランジスタｍｏ１のサブスレッショールド電流によりＮｏｄｅ１の電位低下が大きくなり、ワード線を高電位に保っていなければならない規格時間ｔＲＡＳが大きくなったとき、この規格を満足できない。そしてワード線ＷＬのレベルを低下させるワード線立下げ時にトランジスタｍ０２のゲート・ソース間電圧ＶGSが低下してしまい、立下げスピードが遅くなるという問題がある。
【０００９】
本発明は上記の点に鑑みなされたもので、ワード線選択時の第２のＭＯＳトランジスタのサブスレッショールド電流を低減して第１のノードの電位低下を抑制し、かつワード線立下げを高速に行うことのできる半導体記憶装置のワード線駆動回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、半導体記憶装置のワード線を駆動する半導体記憶装置のワード線駆動回路において、
高電位側電源より高電位の第１のワード選択信号の供給点とワード線とをソースとドレインとに接続された第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのゲートである第１のノードと第２のノードとをソースとドレインとに接続され、ゲートに高電位側電源電圧より高く上記高電位側電源電圧に自トランジスタのスレッショールド電圧を加算した値より低い値の電圧を印加された第２のＭＯＳトランジスタと、
上記第２のノードと高電位側電源とをソースとドレインとに接続され、ゲートに第２のワード選択信号を供給される第３のＭＯＳトランジスタと、
一端を上記第２のノードに接続されており他端にポンプ信号を供給されて上記第２のノードを高電位側電源より高電位に上昇させるキャパシタとを有する。
【００１１】
このように、キャパシタによって第２のノードを高電位側電源より高い電位に上昇させることで第２のＭＯＳトランジスタのゲート・ソース間電圧を小さくし、サブスレッショールド電流を低減して、ワード線選択時に第１のノードの電位低下を抑制できる。
【００１２】
請求項２に記載の発明は、請求項１記載の半導体記憶装置のワード線駆動回路において、前記キャパシタはＭＯＳトランジスタを用いる。
このようにＭＯＳトランジスタのゲート・ソース間容量を利用するＭＯＳキャパシタを使用することにより、回路構成が簡単になる。
【００１３】
請求項３に記載の発明は、請求項１又は２記載の半導体記憶装置のワード線駆動回路において、
前記第３のＭＯＳトランジスタを導通させて第２のノードを高電位側電源まで上昇させ、
次に、前記第１のワード選択信号を高電位側電源より高電位まで上昇させて、前記第１のＭＯＳトランジスタのセルフブーストにより第１のノードを高電位側電源より高電位まで上昇させ、
次に、前記昇圧手段により第２のノードを高電位側電源より高電位に上昇させる。
【００１４】
このように第１のノードをセルフブーストによって高電位に上昇させてワード線のプリチャージを行うときに第２のノードを高電位に上昇させるため、第２のＭＯＳトランジスタのゲート・ソース間電圧を小さくできるため、第２のＭＯＳトランジスタのサブスレッショールド電流を低減でき、第１のノードの電位低下を抑制し、かつワード線立下げを高速に行うことが可能となり、換言すれば、その分だけ第２のＭＯＳトランジスタのゲート電圧を上昇させることが可能となる。
【００１５】
請求項４に記載の発明は、請求項１乃至３のいずれか１項記載の半導体記憶装置のワード線駆動回路において、
前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを複数のメモリブロックに対応して設け、
前記第３のＭＯＳトランジスタ及び昇圧手段を前記第１のワード選択信号又は第２のワード選択信号を生成する行デコーダ部に設ける。
【００１６】
このように、第１及び第２のＭＯＳトランジスタを複数のメモリブロックに対応して設けるサブワードドライバ技術に適用したとき、第１及び第２のＭＯＳトランジスタを小型にしてもセルフブーストによってワード線のプリチャージが可能となる。
【００１７】
【発明の実施の形態】
図１は本発明回路の一実施例の回路図を示す。同図中、端子２０，２１夫々には第２の選択信号ＳＥＬＺ，ＳＥＬＸ夫々が入来し、ＮチャネルＭＯＳトランジスタｍ１１，ｍ１２夫々のゲートに供給される。第３のＭＯＳトランジスタｍ１１のドレインは高電位側電源である電源Ｖccに接続され、トランジスタｍ１１のソースはトランジスタｍ１２のドレインと接続され、トランジスタｍ１２のソースは接地されている。
【００１８】
トランジスタｍ１１のソースである第２のノードＮｏｄｅ２はトランスミッションゲートである第２のＮチャネルＭＯＳトランジスタｍ０１のソース、及びＭＯＳキャパシタとしてのＮチャネルＭＯＳトランジスタｍ０３のゲートに接続されている。トランジスタｍ０１はドレインをワード線ドライバの第１のＮチャネルＭＯＳトランジスタｍ０２のゲート（第１のノードＮｏｄｅ１）に接続され、ゲートに電圧ＶＳＲＺを印加されている。トランジスタｍ０３のソース・ドレイン間は端子２２に共通に接続されており、端子２２からポンプ信号ＰＵＭＰＺを供給される。トランジスタｍ０２はドレインに第２の選択信号ＷＤＺが供給され、ソースをワード線ＷＬに接続されている。
【００１９】
ここで、トランジスタｍ０１のゲート電圧ＶＳＲＺは電源電圧Ｖccにトランジスタｍ０１のスレッショールド電圧Ｖth（ｍ０１）を加算した値より低い値に設定されている。図２に示す時点ｔ10で信号ＳＥＬＸが立下がると共に信号ＳＥＬＺが立上がるとトランジスタｍ１２がオフ、トランジスタｍ１１がオンし、トランジスタｍ０１を通してＮｏｄｅ１のプリチャージが開始される。なお、信号ＳＥＬＺはＶccにトランジスタｍ１１のスレッショールド電圧Ｖth（ｍ１１）を加算した値以上であるのでＮｏｄｅ２は電圧Ｖccまで立上がり、ＶＳＲＺ＜Ｖcc＋Ｖth（ｍ０１）であるため、Ｎｏｄｅ１は電圧（Ｖcc−α）までプリチャージされる。
【００２０】
その後、時点ｔ11でトランジスタｍ０２のドレインに印加される信号ＷＤＺが電源電圧Ｖccより高いＶppレベルまで立上がる。このときトランジスタｍ０２はチャネルが形成されているため、チャネル−ゲート間容量によってセルフ・ブーストされてＮｏｄｅ１は電圧（Ｖpp＋α) まで上昇する。その結果、ワード線ＷＬは電圧Ｖppまで上昇する。
【００２１】
更に、時点ｔ12で信号ＰＵＭＰＺが立上がり、トランジスタｍ０３のチャネル−ゲード間容量によってブーストされてＮｏｄｅ２の電位は電源電圧Ｖccより高く上昇する。ここで、トランジスタｍ０１のゲート電圧ＶＳＲＺはＮｏｄｅ１のプリチャージ電圧を上げるために、できるだけ高く設定されているが、このＮｏｄｅ２の電位が上昇することによってトランジスタｍ０１のゲート・ソース間電圧ＶGSは小さくなり、サブスレッショールド電流が減少する。これによってＮｏｄｅ１の電位低下を抑えることができ、規格時間ｔＲＡＳが大きくなってもＮｏｄｅ１の電位低下が小さいためこの規格を満足できる。またＮｏｄｅ１の電位低下が抑えられるため、ワード線立下げ時にトランジスタｍｏ２のゲート・ソース間電圧ＶGSの低下が抑制され高速のワード線立下げ動作を行うことができる。
【００２２】
なお、従来回路のインバータ１１の代りにＮチャネルＭＯＳトランジスタｍ１１，ｍ１２を用いているのは、ポンプ信号ＰＵＭＰＺが立上がったときインバータ１１ではＰチャネルＭＯＳトランジスタを通して電流が流れＮｏｄｅ２の電位が低下するので、これを防止するためである。
【００２３】
図３は本発明を適用したＤＲＡＭの半導体チップの平面図を示す。同図中、半導体チップ３０上にはメモリセルアレイ領域３１〜３４が形成されている。メモリセルアレイ領域３１，３２間、及び３３，３４間は周辺回路領域とされ、メモリセルアレイ領域３１，３３間、及び３２，３４間にはパッド列３５，３６が設けられている。
【００２４】
図４は各メモリセルアレイ領域３１〜３４内のワード線駆動回路の回路構成図を示す。同図中、メインワードデコーダ４０は行アドレスをデコードして選択信号ＳＥＬＺ，ＳＥＬＸを生成してドライバ部４１の端子２０，２１夫々に供給する。ドライバ部４１はトランジスタｍ１１，ｍ１２，ｍ０３で構成されている。
【００２５】
各メモリセルアレイ領域内は複数のメモリブロック４３に分割されており、各メモリブロック４３がメモリセルアレイであると共に、メモリブロック４３も行列配置されている。各メモリブロック４３にはサブワードドライバ群４４，４５及びセンスアンプアレイ４６が併設されている。
【００２６】
サブワードドライバ群４４，４５にはワード線ＷＬ毎にサブワードドライバ５０が設けられてている。サブワードドライバ５０はトランジスタｍ０１，ｍ０２及びＮチャネルＭＯＳトランジスタｍ２０から構成されている。ＮチャネルＭＯＳトランジスタｍ２０はゲートに選択信号ＳＥＬＸを供給され、ドレインをワード線ＷＬに接続され、ソースを接地されており、選択信号ＳＥＬＸがハイレベル時にワード線ＷＬをローレベルとするためのトランジスタである。
【００２７】
上記メインワードデコーダ４０内のドライバ部４１と各サブワードドライバ５０との間は金属配線５１，５２によって接続されている。金属配線５１はＮｏｄｅ２に対応し、金属配線５２は選択信号ＳＥＬＸを供給するためのものである。
【００２８】
【発明の効果】
上述の如く、請求項１に記載の発明は、半導体記憶装置のワード線を駆動する半導体記憶装置のワード線駆動回路において、
高電位側電源より高電位の第１のワード選択信号の供給点とワード線とをソースとドレインとに接続された第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのゲートである第１のノードと第２のノードとをソースとドレインとに接続され、ゲートに高電位側電源電圧より高く上記高電位側電源電圧に自トランジスタのスレッショールド電圧を加算した値より低い値の電圧を印加された第２のＭＯＳトランジスタと、
上記第２のノードと高電位側電源とをソースとドレインとに接続され、ゲートに第２のワード選択信号を供給される第３のＭＯＳトランジスタと、
一端を上記第２のノードに接続されており他端にポンプ信号を供給されて上記第２のノードを高電位側電源より高電位に上昇させるキャパシタとを有する。
【００２９】
このように、キャパシタによって第２のノードを高電位側電源より高い電位に上昇させることで第２のＭＯＳトランジスタのゲート・ソース間電圧を小さくし、サブスレッショールド電流を低減して、ワード線選択時に第１のノードの電位低下を抑制できる。
【００３０】
また、請求項２に記載の発明は、請求項１記載の半導体記憶装置のワード線駆動回路において、前記キャパシタはＭＯＳトランジスタを用いる。
このようにＭＯＳトランジスタのゲート・ソース間容量を利用するＭＯＳキャパシタを使用することにより、回路構成が簡単になる。
【００３１】
また、請求項３に記載の発明は、請求項１又は２記載の半導体記憶装置のワード線駆動回路において、
前記第３のＭＯＳトランジスタを導通させて第２のノードを高電位側電源まで上昇させ、
次に、前記第１のワード選択信号を高電位側電源より高電位まで上昇させて、前記第１のＭＯＳトランジスタのセルフブーストにより第１のノードを高電位側電源より高電位まで上昇させ、
次に、前記昇圧手段により第２のノードを高電位側電源より高電位に上昇させる。
【００３２】
このように第１のノードをセルフブーストによって高電位に上昇させてワード線のプリチャージを行うときに第２のノードを高電位に上昇させるため、第２のＭＯＳトランジスタのゲート・ソース間電圧を小さくできるため、第２のＭＯＳトランジスタのサブスレッショールド電流を低減でき、第１のノードの電位低下を抑制し、かつワード線立下げを高速に行うことが可能となり、換言すれば、その分だけ第２のＭＯＳトランジスタのゲート電圧を上昇させることが可能となる。
【００３３】
また、請求項４に記載の発明は、請求項１乃至３のいずれか１項記載の半導体記憶装置のワード線駆動回路において、
前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを複数のメモリブロックに対応して設け、
前記第３のＭＯＳトランジスタ及び昇圧手段を前記第１のワード選択信号又は第２のワード選択信号を生成する行デコーダ部に設ける。
【００３４】
このように、第１及び第２のＭＯＳトランジスタを複数のメモリブロックに対応して設けるサブワードドライバ技術に適用したとき、第１及び第２のＭＯＳトランジスタを小型してもセルフブーストによってワード線のプリチャージが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】図１の回路動作を説明するための信号波形図である。
【図３】ＤＲＡＭの半導体チップの平面図である。
【図４】サブワードドライバ技術に適用した本発明回路の回路図である。
【図５】従来回路の一例の回路図である。
【図６】図１の回路動作を説明するための信号波形図である。
【図７】従来のワード線の配線を説明するための図である。
【符号の説明】
ｍ０１〜ｍ０３，ｍ１１，ｍ１２  ＮチャネルＭＯＳトランジスタ
３０  半導体チップ
３１〜３４  メモリセルアレイ領域
３５，３６  パッド列
４０  メインワードデコーダ
４１  ドライバ部
４３  メモリブロック
４４，４５  サブワードドライバ群
４６  センスアンプアレイ
５０  サブワードドライバ
５１，５２  金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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