(57)【特許請求の範囲】
【請求項１】
シリコンを含有する半導体基板上にゲート電極を形成する工程と、
前記ゲート電極を含む前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に対して異方性エッチングを施し、前記絶縁膜の膜厚の７０％〜９０％に相当する分だけ前記絶縁膜をエッチング除去する第１のエッチング工程と、
前記異方性エッチングよりもシリコンとの選択比が高いシリコンとの選択比が５００以上の条件にて残存する前記絶縁膜のエッチングを行う第２のエッチング工程と、
を含むことを特徴とする、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記絶縁膜はシリコン酸化膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、前記第１のエッチング工程と前記第２のエッチング工程とが、同一のエッチング装置を用いて行われることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記半導体基板は、絶縁層と、前記絶縁層上に形成されたシリコン層を有する半導体基板であり、前記ゲート電極は前記シリコン層上に形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特にゲート電極の側壁に絶縁材料からなるサイドウォールを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年のシステムＬＳＩやロジックＬＳＩを中心とした半導体デバイスの高性能化に伴ない、従来のバルクＳｉ基板に代わり、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を形成する技術が用いられている。この手法は、絶縁性基板（ＳｉＯ2）上の薄膜シリコン上にＦＥＴを形成する方法であり、従来のバルク基板に比較して接合容量を低減できるため、動作速度を高速化でき、また素子分離を容易化できる点でも優れている。中でも、薄膜ＳＯＩ層上に形成した完全空乏型ＦＥＴは寄生容量が小さくサブスレッショルド係数（Ｓｕｂ‐ｔｈｒｅｓｈｏｌｄ  Ｓｗｉｎｇ）がバルクに比べて小さい（急峻である）ため、低消費電力デバイスとして注目されている。さらにチャネル空乏層巾がＳＯＩ膜厚で決まるため、短チャネル効果抑制などに有効である。
【０００３】
これらのメリットを有するＳＯＩデバイスの完全空乏動作を実現するためには、デバイスの微細化に伴って、ＳＯＩ膜厚を薄膜化する必要がある。例えば、電子情報通信学会論文誌  Ｃ−ＩＩ  ｖｏｌ．Ｊ８１−Ｃ−ＩＩ  Ｎｏ．３  ｐｐ．３１３−３１９（１９９８）に示されているように、ゲート長が０．３５μｍ、０．２５μｍ、０．１８μｍとスケーリングされるに従い、ＳＯＩ膜厚は約６０ｎｍ、５０ｎｍ、４０ｎｍと薄膜化されてきている。ゲート長０．１μｍ世代では、ＳＯＩ薄膜は２０ｎｍ未満が必要とされており、一層薄膜化が進む。
【０００４】
ＳＯＩ層を薄膜化した場合、ソース／ドレイン拡散層の寄生抵抗が上昇し、電流駆動能力の低下が著しくなる。これを回避するため、通常、ＴｉＳｉｘやＣｏＳｉｘ等のシリサイドを拡散層上に形成することにより低抵抗化が図られている。ＣｏＳｉｘシリサイドを例にとると、ＣＯ2Ｓｉ、ＣｏＳｉ、ＣｏＳｉ2の３つの反応形態の中で最も抵抗の低いＣｏＳｉ2相を選択的にＳＯＩ基板上に形成するためには、ある最適な膜厚のＣｏを上記薄膜ＳＯＩ基板上にスパッタ堆積させ、例えば（５５０℃、３０秒）→（７００℃、６０秒）の２段階の熱反応プロセス（ＲＴＡ処理）によりＣｏＳｉ2シリサイドが安定的に形成可能であることが報告されている（ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、Ｖｏｌ．１５、Ｎｏ９（１９９４））。
【０００５】
しかしながら、ＳＯＩ層を薄膜化した場合、Ｃｏとの反応により消費されるＳｉ量そのものが少なくなり、微細化が制限されるようになってきた。さらに上記薄膜ＳＯＩ層はシリサイド形成前までのさまざまなプロセスを経て次第に膜減りするため、デバイスの微細化が進み、ＳＯＩ層が薄膜化するにつれ、これらの影響が無視できなくなってきている。
さらに上記プロセス起因のＳＯＩ層の薄膜化は、シリサイド層の形成を不安定にし、場合によっては欠損の原因となる。その後のコンタクトホール形成プロセスにおいて、上記欠損部へコンタクトが落ちた場合には、ホール底で欠損を介してＢＯＸ（Ｂｕｒｉｅｄ  ＯＸｉｄｅ：埋め込み酸化膜）層の突き抜けを引き起こし、歩留まりを著しく低下させる結果となる。従って、上記プロセス起因のＳＯＩ層の膜減りを極力低減することが微細ＳＯＩデバイスの開発上極めて重要な課題になってくる。なお、本明細書中、このようなＢＯＸ層の突き抜けに関係する歩留まりを「ＢＯＸ歩留まり」と称する。
【０００６】
上記ＳＯＩ層の膜減りの要因として、特にシングルドレイン構造やＬＤＤトランジスタ構造に用いられるサイドウォールスペーサー形成エッチング時のＳＯＩ層の膜減りの影響は深刻であり、膜減り量をほぼ０にできるような、対Ｓｉ選択比が極めて高いサイドウォール形成エッチング技術が薄膜ＳＯＩデバイスに要求されている。
本発明は、従来の電解効果トランジスタの製造方法が有する上記問題点に鑑みてなされたものであり、本発明の第１の目的は、薄膜ＳＯＩデバイスにおいて、超高選択比エッチング条件にてサイドウォールを形成し、ＳＯＩ層の膜減の量を極力低減することの可能な、新規かつ改良された電解効果トランジスタの製造方法及びエッチング方法を提供することである。
【０００７】
また、本発明の第２の目的は、薄膜ＳＯＩデバイスにおいて、超高選択比エッチング条件にてサイドウォールを形成し、ＳＯＩ層の膜減の量を極力低減した場合であっても、安定した高い電流駆動能力を持つことの可能な、新規かつ改良された電解効果トランジスタの製造方法及びエッチング方法を提供することである。
また、本発明の第３の目的は、薄膜ＳＯＩデバイスにおいて、超高選択比エッチング条件にてサイドウォールを形成し、ＳＯＩ層の膜減の量を極力低減した場合であっても、高歩留まりを実現することの可能な、新規かつ改良された電解効果トランジスタの製造方法及びエッチング方法を提供することである。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１の観点によれば、請求項１に記載のように、シリコンを含有する半導体基板上にゲート電極を形成する工程と、前記ゲート電極を含む前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に対して異方性エッチングを施し、前記絶縁膜の膜厚の７０％〜９０％に相当する分だけ前記絶縁膜をエッチング除去する第１のエッチング工程と、前記異方性エッチングよりもシリコンとの選択比が高い条件にて残存する前記シリコン酸化膜のエッチングを行う第２のエッチング工程と、を含むことを特徴とする、電界効果トランジスタの製造方法が提供される。
【０００９】
【発明の実施の形態】
以下に添付図面を参照しながら、本発明にかかる電界効果トランジスタの製造方法及びエッチング方法の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１０】
（第１の実施の形態）
本実施の形態は、ＳＯＩ層の膜減の量を極力低減することの可能な、対Ｓｉ選択比が極めて高いサイドウォール形成について説明する。発明者は、上述したＳＯＩ層の膜減り量を極力低減する（実質０にする）ことのできるような、対Ｓｉ選択比が極めて高いサイドウォール形成エッチング条件を模索した結果、今まで極めて困難とされていた約５００もの超高選択比が達成可能な実用的なプロセス条件を発見した。以下にその手法について説明する。
【００１１】
（ダイポールリング型マグネトロンＲＩＥ装置１）
まず、以下の実施の形態で用いられる処理装置の一例として、ダイポールリング型マグネトロンＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）装置を、図１を参照しながら説明する。
【００１２】
ダイポールリング型マグネトロンＲＩＥ装置１は、電気的に接地された気密容器である処理室２をその内部に有している。この処理室２内の底部には真空ポンプ３に通ずる排気管４が接続されている。この処理室２内はその底部周辺部から均等に真空引きすることが可能であり、処理室２内を任意の圧力に設定維持できるように構成されている。
上記処理室２内の中央には、下部電極５及びその支持台６が設けられている。下部電極５には、処理室２外部に設けられている高周波電源７からの高周波電力が、マッチング回路８、ブロッキングコンデンサ９を介して供給されるように構成されている。
【００１３】
処理室２内の上部には、上部電極１２が設けられている。この上部電極１２における半導体ウエハＷとの対向面には多数のガス拡散孔１３が穿設されている。上部電極１２の上部に設けられているガス導入口１４から供給される処理ガス（エッチングガス）は、これら多数のガス拡散孔１３から上記半導体ウエハＷに向けて均等に吐出されるように構成されている。
処理室２の側面には、これと近接して永久磁石１５が配置されている。この永久磁石１５は、例えばモータなどの駆動機構（図示せず）によって所望の回転速度で上記ガス導入口１４をその回転中心軸として回転するように構成されている。永久磁石１５は、半導体ウエハＷに対して、その表面に均一な平行磁界を形成することが可能になっている。
【００１４】
図２に上記ダイポールリング型マグネトロンＲＩＥ装置１を用い、ＣＨＦ3／ＣＯの混合ガス（混合比＝１５％／８５％）を用いてＳｉＯ2膜、Ｓｉをエッチングした場合の、全ガス流量に対する各膜のエッチング速度、ＳｉＯ2／Ｓｉ選択比の変化を示す。ここで、圧力、ＲＦパワー条件はそれぞれ３５ｍＴｏｒｒ、１６００Ｗに固定してある。同様に、全圧力に対する選択比の変化を図３に示す。ＲＦパワー、ＣＨＦ3／ＣＯガス流量条件はそれぞれ１６００Ｗ、４５／２５５（ｓｃｃｍ）に固定してある。
【００１５】
図２、図３より全ガス流量が高くなる程、すなわちガス滞留時間が短くなる程（図２参照）、また全圧力が高くなる程（図３参照）、ＳｉＯ2／Ｓｉ選択比が高くなることがわかる。特に、図３の結果に示したように、ＲＦパワー＝１６００Ｗ一定の下、ＣＨＦ3／ＣＯ＝４５／２５５（ｓｃｃｍ）の高流量、７０ｍＴｏｒｒの高圧力条件下において、約５００の超高選択比が達成できた。なお、６０ｍＴｏｒｒ以上の高圧力条件下（例えば、６５ｍＴｏｒｒ）であれば、実用的に十分な超高選択比を達成可能である。
【００１６】
この時のＳｉＯ2膜のエッチング速度は実用的な値３８０ｎｍ／ｍｉｎが確保されており、約３０％のオーバーエッチ時の削れ量を実質０にすることができた。本条件を実際の０．１５μｍＳＯＩデバイス（ＳＯＩ膜厚＝３５ｎｍ）におけるサイドウォール形成エッチング工程に適用したところ、平坦部でのＳＯＩ層の膜減り量はほぼ０であった。
以上説明したように、本実施の形態によれば、プロセス起因のＳＯＩ層の目減り量を実質的に０にすることができるので、微細ＳＯＩデバイスの開発上極めて有用である。
以上説明した第１の実施の形態は、プロセス起因のＳＯＩ層の目減り量を実質的に０にすることができ、微細ＳＯＩデバイスの開発上極めて有用である。
【００１７】
（第２の実施の形態）
第２の実施の形態では、第１の実施の形態で説明したエッチング条件をＭＯＳトランジスタのサイドウォールの形成に適用した場合について説明する。
第１の実施形態で説明したエッチング条件をＭＯＳトランジスタのサイドウォールにそのまま適用した場合、特にシングルドレイン構造トランジスタにおいて、電流知のばらつきが大きくなる場合がある。
発明者は、まず上述した約５００の超高選択比ＳＷエッチング条件を用いた場合、特に、シングルドレイン構造トランジスタにおける電流値のばらつきが大きくなる要因を調査するため、エッチング後のサイドウォール形状を透過電子顕微鏡（ＴＥＭ）を用いて詳細に解析した。図４は、ＳＯＩ基板２５上のゲート（ゲート電極２１、ゲート酸化膜２２）側壁にサイドウォールスペーサー２３が形成された状態を示す説明図である。その結果、図４に示したように、サイドウォール形状の一部がテーパー状（テーパー部２４）になっている（テールを引いている）ことが判った。
【００１８】
これは、超高選択比を達成する目的でサイドウォール形成用エッチングガスにＣＨＦ3／ＣＯという非常に堆積性の高いガスを用いたため、パターン側壁にＣＦ系の重合膜が厚く堆積し、それがエッチング進行中、側壁部でマスクとして作用したためと考えられる。この側壁部での重合膜の堆積速度は、圧力や温度などのプロセスパラメータの変化に対して非常に敏感に影響されるため、例えばウェハ面内においてこれらのプロセスパラメータがばらついた場合にはそれが直接テール部のテーパー角のばらつきにつながることになる。
【００１９】
サイドウォールスペーサーの幅は、特にシングルドレイン構造トランジスタの場合、斜めからのイオン注入による不純物打ち込み時の濃度プロファイルを決定する上で非常に重要なパラメータである。従って上記テール形状は垂直形状に比べてその分だけサイドウォール幅が実効的に広くなるため、テーパー角が僅かに変化するだけで容易に不純物の打ち込み濃度プロファイルが変化し、結果としてトランジスタの電流値の変動を引き起こしてしまう。特にテーパー部の幅が大きくなる方向へばらついた場合には、実効サイドウォール幅が目標値から大きく外れ、ゲート付近にまで不純物イオンが到達できず、電流値がオフセットになってしまう場合があることが判った。従って、トランジスタ動作の安定化のためにはサイドウォール形状の垂直化が必須であると結論づけられた。
【００２０】
発明者は、様々なフルオロカーボンブラズマを用いてサイドウォールスペーサー形成エッチングの実験を行い、対Ｓｉ選択比とサイドウォール形状の関係を詳細に調査した。その結果、高選択比とサイドウォール形状の垂直化はトレードオフの関係にあり、例えば上述した約５００もの超高選択比と、垂直なサイドウォール形状を同時に達成することが実質不可能であることが判った。これは主に高選択比を達成する手段としてフルオロカーボン重合膜をＳｉ上に選択的に厚く堆積させる手法を利用していることに起因していると考えられる。サイドウォール側壁部にも同時に、テール形状の原因となる厚い重合膜が堆積してしまうためである。
【００２１】
しかしながら、以下に説明する新たな手法を用いることにより、Ｓｉ削れが無く、かつ垂直なサイドウォール形状を同時に達成することが可能となった。この手法を用いることにより、図５に示したようなテール部のない垂直かつＳｉ削れの全く無いサイドウォールスペーサー３３が形成可能となった。このプロセスを実際のＳＯＩデバイスに適用したところ、トランジスタ動作の不安定性、特に上述したオフセット電流の問題は飛躍的に改善された。
【００２２】
以下に、対Ｓｉ超高選択比と垂直サイドウォール形状を同時に達成可能なエッチングプロセスを説明する。
上述したように、発明者が行った実験の範囲内においては、どのような種類のフルオロカーボンガスプラズマを用いた場合でも、対Ｓｉ高選択比とサイドウォール形状の垂直化はトレードオフの関係にあり、これらは同時には達成できないことが判った。この問題を解決するため、従来からの単一ステップエッチングの考え方をやめ、エッチングプロセスを２つのステップに分割し、各ステップ毎に▲１▼サイドウォールの垂直加工と、▲２▼対Ｓｉ高選択比確保という二つの異なった役割を独立して担わせるという発想を考えついた。
【００２３】
発明者は、被エッチング膜の全膜厚の内、▲１▼、▲２▼各ステップにおけるエッチング量の比率とサイドウォール形状の関係を調査したところ、実験を行った範囲内においては▲２▼の高選択比ステップでのエッチング量の割合が被エッチング膜全体の膜厚の３０％を越えるとテールを引いた形状になってしまうことが判った。すなわち▲１▼のステップのエッチング量を７０％〜９０％程度（好ましくは９０％程度）、▲２▼のステップのエッチング量を３０％〜１０％程度（好ましくは１０％程度）、にすることによって超高選択比を確保しながら垂直なサイドウォール形状を得ることが可能であることが判った。以下に、図６を参照しながら、その具体的な手法について説明する。
【００２４】
高さ２００ｎｍのゲート電極２１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりＳｉＯ2膜２６を１５００Å堆積した後（図６（ａ））、まず▲１▼のステップとしてダイポールリング型マグネトロンＲＩＥ装置を用い、Ｃ4Ｆ8／Ａｒ（＝２０／５００（ｓｃｃｍ））混合ガスを用いて４０ｍＴｏｒｒ、８００Ｗにて上記ＳｉＯ2膜を全膜厚の７０％〜９０％、好ましくは９０％に相当する１３５０Åだけエッチングを行う（図６（ｂ））。なお、Ｃ4Ｆ8／Ａｒ＝２０／５００（ｓｃｃｍ）は一例に過ぎず、全ガス流量に対するＡｒのガス流量の比が９０％以上であればよい。
【００２５】
続いて▲２▼のステップとして、同一チャンバー内にて残りのＳｉＯ2膜２６’の１５０Å（全膜厚の１０％）を、高選択比条件にてエッチングを行う（図６（ｃ））。高選択比条件としては、例えば、上述のＣＨＦ3／ＣＯ＝４５／２５５（ｓｃｃｍ）、圧力７０ｍＴｏｒｒの高流量、高圧力条件下で、ＲＦパワー１６００Ｗにて行うことにより、選択比約５００が達成できる。このステップでのエッチング量は１５０Å以下と低く、したがってエッチング時間も短い（数秒程度）ため、側壁部での重合膜堆積によるテール形状化の効果は無視できる。
【００２６】
以上説明したように、本実施の形態によれば、サイドウォールスペーサーのエッチングを２つのステップに分割し、各ステップ毎に▲１▼サイドウォールの垂直加工と、▲２▼対Ｓｉ高選択比確保という二つの異なった役割を独立して担わせるようにしたため、従来トレードオフの関係にあった対Ｓｉ高選択比と垂直加工を同時に達成することが可能となった。この技術を薄膜ＳＯＩデバイスへ適用することにより、特にシングルドレイン構造トランジスタの動作の安定性が飛躍的に向上するようになった。
【００２７】
そして、ＦＥＴ下のＳＯＩ層（Ｓｉ）の削れが無く、かつ垂直なサイドウォールスペーサー３３を持ったＦＥＴ構造を採用したため、従来サイドウォールエッチングでＳＯＩ層（Ｓｉ）削れを低減した場合に特にシングルドレイン構造トランジスタで問題となっていた動作の不安定性が解決され、安定したＦＥＴの動作が可能となった。
【００２８】
（第３の実施の形態）
本実施の形態は、特定のエッチング条件に対しては上記第２の実施の形態の効果が得られないという不具合を解消するためのものであり、第１のエッチングステップに必須な条件としてＯ2ガスを添加することを特徴としている。
【００２９】
上記第２の実施の形態では、サイドウォールスペーサーのエッチングを２つのステップに分割することにより対Ｓｉ高選択比と垂直加工を同時に達成できることを示した。しかしながら、第１のステップに、ある特定なエッチング条件を用いると、エッチングを２つのステップに分割しても垂直形状を達成できない場合があることが実験により判った。例えば、第１のステップにＣＨＦ3／Ａｒや、ＣＨＦ3／ＣＦ4／Ａｒ等を用いると、上述した２ステッププロセスを用いても形状はテールを引いた形状となってしまう。これは本来垂直加工だけを目指した第１のステップにおいて、側壁部での不要な堆積効果が促進されてしまうことに起因すると考えられる。
【００３０】
発明者は、第２のエッチングステップ条件を固定したまま第１のエッチングステップにさまざまな種類のガスを用いた場合のサイドウォール形状の変化を調べた。その結果、第１のエッチングステップにどのような種類のガスを用いても、共通してＯ2ガスを添加することにより、形状の垂直化が可能であることを見出した。第１のエッチングステップ用ガスとして、例えば、上記第２の実施の形態のＣ4Ｆ8／ＡｒにＯ2を加えたＣ4Ｆ8／Ｏ2／Ａｒ（＝２０／１０／５００（ｓｃｃｍ））のほか、ＣＨＦ3／Ｏ2／Ａｒ、ＣＨＦ3／ＣＦ4／Ｏ2／Ａｒ、ＣＦ4／Ｏ2／Ａｒ等の混合ガスを用いることにより垂直加工が可能となる。
以上説明したように、本実施の形態ではサイドウォールスペーサーのエッチングを２つのステップに分割し、かつ第１のステップにＯ2を添加するプロセスを用いたため、２つのステップに分割しても、サイドウォール形状が垂直化しないという問題点を解決でき、対Ｓｉ高選択比と垂直加工を同時に達成することが可能となった。この技術を薄膜ＳＯＩデバイスへ適用することにより、特にシングルドレイン構造トランジスタの動作の安定性が飛躍的に向上した。
【００３１】
（第４の実施の形態）
本実施の形態は、ＢＯＸ歩留まりの向上を目的とするものである。
上記第２、第３の実施の形態では、超高選択比エッチング条件にてサイドウォールを形成した場合に、特にシングルドレイン構造トランジスタの動作が不安定になるという問題を解決するＦＥＴの構造、及び、その製造方法について説明した。またここで開発したサイドウォール形成プロセスによってＳＯＩ層の膜減り量を極力低減し、その後のプロセスに最低限必要なＳＯＩ層の残膜厚を確保できることを示した。
【００３２】
このＳＯＩ層の残膜厚の確保は、その後安定したＣｏＳｉ2シリサイドを選択的に形成し、電流駆動能力を向上させることができた。
本実施形態では、その後のＣｏシリサイド層へおちるコンタクトホール形成プロセスにおいても、ホール底でのＢＯＸ層歩留まり低下を飛躍的に改善できる半導体装置の製造方法について説明する。
【００３３】
発明者は、上記ホール底でのＢＯＸ層歩留まり低下の要因を調査するため、第２、第３の実施の形態で説明した２ステップエッチング手法でサイドウォールを形成した場合のサイドウォール形状を透過電子顕微鏡（ＴＥＭ）を用いて詳細に解析した。その結果、図７に示したように、平坦部でのＳｉ削れがほぼ０であるにも関わらず、サイドウォール端部で、サブトレンチと呼ばれる（トレンチングなどとも呼ばれる。）５０Å程度のＳｉ削れ４７が局所的に起きていることが判った。
【００３４】
このサブトレンチの発生機構の詳細は現段階では不明であるが、▲１▼イオンのサイドウォール側壁部での反射、▲２▼サイドウォール近傍での電界歪みによる入射イオンの軌道変化、▲３▼パターン近傍での重合膜堆積（イオン衝撃からの保護効果）の遮蔽効果等が考えられる。
【００３５】
解析の結果、サブトレンチ部ではＳＯＩ膜厚は実効的に薄膜化しているため、その後安定なＣｏＳｉ2シリサイドを形成した場合、上記サブトレンチ部ではＣｏとの反応により消費されるＳｉ量そのものが少ないため、より抵抗の高いメタルリッチなＣｏＳｉｘが形成されることが判った。このメタルリッチなＣｏＳｉｘ層は前述の第２ＲＴＡ温度（通常７５０〜８５０℃）付近では化学的に不安定であり、上記熱処理中にＣｏＳｉｘ中のＣｏが遊離して表面エネルギーが安定なＣｏＳｉ2になろうとする。
【００３６】
遊離したＣｏはＣｏＳｉ2層へ拡散するかあるいはサイドウォール下のＳｉ層へ拡散しＳｉとの合金を形成するが、この時ＣｏＳｉｘ／ＣｏＳｉ2界面（すなわちサブトレンチング部）を介して結晶粒成長が起こり、界面での亀裂が生じるようになる。これが進むと欠損（ボイド）が生じる。この欠損上にコンタクトホールが開ロされた場合、ホール底で欠損を介してＢＯＸ層を突き抜け、Ｓｉ基板にまで達してしまう。特にセルフアラインコンタクトのように、ホールがゲートあるいはサイドウォールに接触して開口される場合は、上記ＢＯＸ層の突き抜けの可能性が飛躍的に向上してしまうことが判った。
【００３７】
従って、ＢＯＸ歩留まりの低下を改善するためには、サイドウォール端部でサブトレンチ（Ｓｉの極所的な削れ）を無くすことが必須であると結論づけられた。
発明者は、様々なフルオロカーボンプラズマを用いてサイドウォールスべーサー形成エッチングの実験を行った結果、どのような条件を用いてもサイドウォール端部でのＳｉＯ2のエッチング速度が早くなり、またこの部分での正味の対Ｓｉ選択比も低いことが判った。しかしながら、以下に詳細に説明する手法を用いることにより、サブトレンチが無い、垂直なサイドウォール形状を達成することが可能となった。
【００３８】
この手法を用いることにより、図５に示したようなテール部のない垂直かつＳｉ削れの全く無いサイドウォールスペーサーが形成可能となった。このプロセスを実際の０．１５μｍＳＯＩデバイスに適用したところ、トランジスタ動作の不安定性、特に上述したオフセット電流の問題は飛躍的に改善された。
【００３９】
以下に、サブトレンチのないサイドウォール形成エッチング方法について説明する。
上述したように、単一条件でサイドウォールエッチングを行った場合、サイドウォール端部でのＳｉＯ2のエッチング速度が早く、またこの部分での正味の対Ｓｉ選択比も低いことが判った。サイドウォール端部で局所的に選択比が悪いのは、平坦部より早くサイドウォール端部でエッチングが終了しＳｉが現れるため、その時点で未だ平坦部に残っているＳｉＯ2からの反応生成物であるＯがこの部分を攻撃し、エッチング保護層であるフルオロカーボン重合膜を除去してしまうためと、考えられる。このことにより第２ステップの選択比が５００もの極めて高い値であっても局所的にＳｉ削れが発生するものと考えられる。
【００４０】
発明者はこの問題を解決するため、第２ステップのエッチングにおいて、初めにサイドウォール端部でＳｉが現れてからサイドウォールエッチングが完全に終了するまでの間、すなわちサイドウォール端部のＳｉがＯの攻撃を受けている間、Ｓｉを堆積性の極めて高い条件のプラズマに曝すことによって厚い重合膜を堆積させ、この間Ｏからの攻撃を受けても完全に除去されるまでには至らないようにした。以下、その具体的なエッチング条件を説明する。
【００４１】
第２の実施の形態で説明したように、まず第１のステップとしてダイボールリング型マグネトロンＲＩＥ装置を用い、Ｃ4Ｆ8／Ｏ2／Ａｒ（＝２０／１０／５００（ｓｃｃｍ））混合ガスを用いて４０ｍＴｏｒｒ、８００Ｗにて上記ＳｉＯ2膜を全膜厚の９０％に相当する１３５０Åだけエッチングを行う。続いて同一チャンバー内にて残りの１５０Åを、上記堆積性の極めて高い条件でエッチングを行う。
【００４２】
第２ステップの条件としては、例えば、ＣＨＦ3／ＣＯ＝４５／２５５（ｓｃｃｍ）、圧力７０ｍＴｏｒｒの高流量、高圧力条件下で、ＲＦパワーを第２の実施の形態で示した１６００Ｗよりさらに低パワーの８００Ｗにて行うことにより、選択比が極めて大きい超高選択比が達成できる。このように対Ｓｉ選択比を５００よりも極めて大きくすることによってサブトレンチングのない垂直なサイドウォールの形成が可能となる。
【００４３】
発明者は、さまざまなフルオロカーボンプラズマを評価した結果、上記超高選択比を得ることができる実用的なガス種は非常に限定されていることが判った。すなわち、エッチングガスにＣＨＦ3／ＣＯ（＝４５／２５５（ｓｃｃｍ））、またはＣＨ2Ｆ2／ＣＯ、またはＣＨ2Ｆ2／ＣＨＦ3／ＣＯの混合ガスを用いることが必要であることが判った。
【００４４】
以上説明したように、本実施の形態ではサイドウォールスペーサーのエッチングを２つのステップに分割し、第２のエッチングステップにＣＨＦ3／ＣＯ、またはＣＨ2Ｆ2／ＣＯ、またはＣＨ2Ｆ2／ＣＨＦ3／ＣＯの混合ガスを用いて、対Ｓｉ選択比を極めて高くするようにしたため、従来サイドウォール端部で発生していたサブトレンチを抑制し、垂直かつＳｉ削れのないサイドウォールスペーサーを形成することが可能となった。この技術を薄膜ＳＯＩデバイスへ適用することにより、ＳＯＩデバイスのＢＯＸ歩留まりの低下を飛躍的に改善できるようになった。
【００４５】
以上、添付図面を参照しながら本発明にかかる電界効果トランジスタの製造方法及びエッチング方法の好適な実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４６】
例えば、上記実施の形態では、ＳＯＩ基板上に形成されたゲート電極上に堆積されたＳｉＯ2膜をエッチングする場合について説明したが、本発明はこれに限定されない。Ｓｉ基板上に形成されたゲート電極上に堆積されたＳｉＯ2膜をエッチングする場合であっても、本発明を適用することが可能であり、Ｓｉ基板表面へのダメージを低減させることが可能である。
【００４７】
（第５の実施の形態）
第５の実施形態では、第２の実施形態におけるサイドウォールとしてシリコン窒化膜を用いた場合について説明する。
近年、半導体素子の微細化に伴い、ＳＡＣ（Ｓｅｌｆ−ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）と呼ばれる技術が脚光を浴びている。
ＳＡＣ構造とは、トランジスタのゲート電極の上部および側壁にシリコン窒化膜を形成し、トランジスタのソースやドレインに達するコンタクトホールを形成する際に、このシリコン窒化膜により自己整合的にコンタクトホールを開口する技術である。
【００４８】
このシリコン窒化膜は、同時にＬＤＤトランジスタや、シングルドレイントランジスタなどにおけるチャネル領域の不純物プロファイルをコントロールする際のイオン注入マスクとしての役割を演じるため、その巾や形状制御はトランジスタの安定動作上極めて重要となってくる。したがって上記ＳＡＣ構造の場合、ＳＯＩ基板におけるシリコン層の膜減り量をほぼ０にできるような、対Ｓｉ選択比が極めて高いシリコン窒化膜によるサイドウォール形成エッチングを達成すると同時に、サイドウォールの巾や形状を高精度にコントロールすることが要求されてくる。
【００４９】
本実施形態では、ＳＯＩ層の膜減り量を実質的に０にできるような、対Ｓｉ選択比が極めて高いシリコン窒化膜のサイドウォール形成エッチング条件を模索した結果、今まで極めて困難とされていた約５００もの超高選択比が得られ、且ウエハ面内均一性も±５％以内という実用的なプロセス条件を見出した。以下にその手法について述べる。
【００５０】
シリコン窒化膜のサイドウォールエッチング時のシリコン窒化膜とシリコンとの高選択比プロセスを構築するため、発明者は先ず第１の実施形態におけるエッチング条件をシリコン窒化膜に対して適用してみた。
この場合、シリコン窒化膜とシリコンとの選択比は２００以上というきわめて高い選択非が達成できた反面、ウエハ面内均一性が極端に悪化してしまうという問題点が発生した。
【００５１】
一例として、図８にダイポールリング型マグネトロンＲＩＥ装置を用い、ＣＨＦ3／ＣＯ流量＝３０／１７０（ｓｃｃｍ）、ＲＦパワー８００Ｗ、電極間隔２７ｍｍ一定の条件の下、圧力条件を１５〜７０ｍＴｏｒｒまで変化させた場合のＳｉ3Ｎ4、Ｓｉの各エッチング速度およびＳｉ3Ｎ4／Ｓｉ選択比の変化を示す。
また、その時のＳｉ3Ｎ4のエッチング速度の面内均一性（６インチウエハ面内）も同一グラフ内に示した。
【００５２】
図８より圧力が高くなるにつれてＳｉ3Ｎ4のエッチング速度は次第に上昇するが、逆にＳｉのエッチング速度は減少し、結果としてＳｉ3Ｎ4／Ｓｉ選択比は向上する。この傾向は第１の実施形態で示したＳｉＯ2／Ｓｉ選択比の変化と一致する。
【００５３】
図８より７０ｍＴｏｒｒの高圧力条件下では２００以上の高選択比が達成できていることがわかる。しかしながら、一方ではシリコン酸化膜のサイドウォールの場合と異なり、面内均一性は高圧化に伴って次第に悪化し、７０ｍＴｏｒｒでは±１９％にまで達する。この傾向はガス流量に対しても全く同様であり、高流量にするほどＳｉ3Ｎ4／Ｓｉ選択比は上昇するが、逆に面内均一性は悪化した。このようにＳｉ3Ｎ4／Ｓｉ高選択比と面内均一性とはトレードオフの関係にあり、何らかの技術的改良が必要であることがわかった。なお、均一性に関しては最適な圧力条件が存在し、図８に示すように２０〜３０ｍＴｏｒｒで最小になることがわかった。
【００５４】
次に発明者は、上記トレードオフの関係にあるＳｉ3Ｎ4／Ｓｉ高選択比と面内均一性の問題を克服できる新たなガス種を模索した結果、上記ＣＨＦ3／ＣＯガス系で高均一性が得られる低圧、低流量条件にＣＨ2Ｆ2ガスを添加することによって、均一性を悪化させることなく選択比を極めて高くできることを見出した。
【００５５】
図９はＣＯ流量＝１７０（ｓｃｃｍ）、ＣＨＦ3＋ＣＨ2Ｆ2＝３０（ｓｃｃｍ）、ＲＦパワー８００Ｗ、電極間隔４０ｍｍ一定条件の下、ＣＨＦ3/ＣＨ2Ｆ2の流量比を変化させた場合のＳｉ3Ｎ4膜、Ｓｉ膜の各エッチング速度およびＳｉ3Ｎ4／Ｓｉ選択比の変化を示す。Ｓｉ3Ｎ4のエッチング速度の面内均一性も同一グラフ内に示した。
【００５６】
ＣＨ2Ｆ2の流量比が上昇するにつれ、Ｓｉ3Ｎ4／Ｓｉのエッチング速度はわずかに上昇するが、Ｓｉのエッチング速度は減少し、結果としてＳｉ3Ｎ4／Ｓｉ選択比は高くなっていく。一方面内均一性は選択比が高くなっても極端に悪化することなく何れも±５％以内に入っていることがわかる。
ＣＨＦ3/ＣＨ2Ｆ2＝１５／１５（ｓｃｃｍ）では、Ｓｉ3Ｎ4／Ｓｉ選択比約５００、均一性±４．８％が達成できた。このときのＳｉ3Ｎ4膜のエッチング速度は実用的な値１６０ｎｍ／ｍｉｎが確保されており、約３０％のオーバーエッチング時のＳｉの削れ量を実質的に０にすることができた。
【００５７】
以上述べたように、シリコン上に形成されたシリコン窒化膜をエッチングする条件として
（１）エッチングガスにＣＨＦ3＋ＣＨ2Ｆ2＋ＣＯの混合ガスを用い、
（２）圧力条件を２０〜３０ｍＴｏｒｒに保持し、
（３）ＣＨＦ3＋ＣＨ2Ｆ2ガス中のＣＨ2Ｆ2混合比を３０％以上にするようにしたため、Ｓｉ3Ｎ4／Ｓｉ選択比と、均一性の問題点との両方を解決し、均一性±５％を保持しながらＳｉ3Ｎ4／Ｓｉ選択比５００以上を達成することが可能となった。
【００５８】
（第６の実施の形態）
第６の実施の形態では、第５の実施の形態で説明したエッチング条件をＭＯＳトランジスタのサイドウォール形成時のエッチングに適用した例を説明する。
第５の実施の形態で説明したエッチング条件においてＳｉ3Ｎ4をエッチングする場合においても、第２の実施の形態で説明したように、サイドウォールの一部がテーパー状になっている（テールを引いている）ことがわかった。
【００５９】
これは、超高選択比を達成する目的でサイドウォール形成用エッチングガスにＣＨＦ3＋ＣＨ2Ｆ2＋ＣＯという非常に堆積性の高いガスを用いたため、パターン側壁にＣＦ系の重合膜が厚く堆積し、それがエッチング進行中、側壁部でマスクとして作用したためと考えられる。この側壁部での重合膜の堆積速度は、圧力や温度などのプロセスパラメータの変化に対して非常に敏感に影響されるため、例えばウエハ面内においてこれらのプロセスパラメータがばらついた場合にはそれが直接テール部のテーパー角のばらつきにつながることになる。
【００６０】
サイドウォールスペーサーの巾は、特にシングルドレイン構造トランジスタの場合、斜めからのイオン注入による不純物打ち込み時の濃度プロファイルを決定する上で非常に重要なパラメータである。したがって、上記テール形状は垂直形状に比べてその分だけサイドウォール巾が実効的に広くなるため、テーパー角が僅かに変化するだけで容易に不純物の打ち込み濃度プロファイルが変化し、結果としてトランジスタの電流値の変動を引き起こしてしまう。特にテーパー部の巾が大きくなる方向へばらついた場合には、実効サイドウォール巾が目標値から外れ、ゲート付近にまで不純物イオンが到達できず、電流値がオフセットになってしまう場合があることがわかった。したがって、トランジスタ動作の安定化のためにはサイドウォール形状の垂直化が必須であると結論付けられた。
【００６１】
発明者は、様々なフルオロカーボンプラズマを用いてサイドウォールスペーサー形成エッチングの実験を行い、対Ｓｉ選択比とサイドウォール形状の関係を詳細に調査した。その結果、高選択比とサイドウォール形状の垂直化はトレードオフの関係にあり、たとえば上述した約５００もの超高選択比と、垂直なサイドウォール形状を同時に達成することが実質不可能であることがわかった。これは主に高選択比を達成する手段としてフルオロカーボン重合膜をＳｉ上に選択的に厚く堆積させる手法を利用していることに起因していると考えられる（サイドウォール側壁部にも同時に、テール形状の原因となる厚い重合膜が堆積してしまうため）。
【００６２】
第６の実施の形態では、エッチングプロセスを２回のエッチング工程で行い、各工程ごとに▲１▼Ｓｉ3Ｎ4サイドウォールの垂直加工と▲２▼対Ｓｉ高選択比確保という二つの異なった役割を独立して担わせるという発想を考え付いた。
被エッチング膜の全膜厚のうち、▲１▼、▲２▼各工程におけるエッチング量の比率とＳｉ3Ｎ4サイドウォール形状の関係を調査したところ、実験を行った範囲内においては、▲２▼の高選択比ステップでのエッチング量の割合が被エッチング膜全体の膜厚の３０％を越えるとテールを引いた形状になってしまうことがわかった。
すなわち、▲２▼のステップのエッチング量をＳｉ3Ｎ4の膜厚の３０％以下、▲１▼をＳｉ3Ｎ4の膜厚の７０％以上にすることによって超高選択比を確保しながら垂直なサイドウォール形状を得ることが可能であることがわかった。
【００６３】
以下、図１０を用いてその具体的な手法について述べる。
先ず、図１０（ａ）に示すように、半導体ウエハのシリコン膜１０１上にゲート絶縁膜１０２ゲート電極膜１０３を順次形成した後、Ｓｉ3Ｎ4ハードマスク１０４をマスクとしてゲート電極膜１０３およびゲート絶縁膜１０２をエッチングする。このときのゲート電極の高さは例えば２００ｎｍである。
シリコン膜１０１は、例えば、ＳＯＩ基板における絶縁膜上に形成されたシリコン層である。
【００６４】
次に、半導体ウエハ全面にＬＰ−ＣＶＤ法によりＳｉ3Ｎ4膜１０５を５００Å堆積する。
次に、図１０（ｂ）に示すように、ダイポールリング型マグネトロンＲＩＥ装置を用い、ＣＨＦ3／Ｏ2／Ａｒ（流量３０／５／１５０（ｓｃｃｍ））混合ガス用いて２５ｍＴｏｒｒ、ＲＦパワー３００ＷにてＳｉ3Ｎ4膜１０５を全膜厚の７０％に相当する３５０Åだけエッチングを行う。この条件では、Ｓｉ3Ｎ4膜１０５は実質的に垂直にエッチングされる。
ここでは、ＣＨＦ3／Ｏ2／Ａｒ混合ガスを用いたが、ＣＨＦ3／ＣＦ4／Ｏ2／Ａｒ混合ガスや、ＣＦ4／Ｏ2／Ａｒ混合ガスを用いることも出きる。このように、Ｏ2を含むガスを用いることにより、側壁部における不要な堆積効果を抑制することが可能となる。
【００６５】
次に、図１０（ｃ）に示すように、Ｓｉ3Ｎ4膜１０５の残りの１５０Å（全膜厚の３０％）を第５の実施の形態で説明した高選択比条件にてエッチングを行う。高選択比条件としては、例えば、ＣＨＦ3/ＣＨ2Ｆ2/ＣＯ＝１５／１５／１７０（ｓｃｃｍ）、ＲＦパワー８００Ｗ、電極間隔４０ｍｍにて行うことにより、選択比約５００が達成できる。このステップでのエッチング量は１５０Å以下と低く、したがって、エッチング時間も短い（数秒程度）ため、側壁部での重合膜堆積によるテール化の効果は無視できる。また、これらの２工程のエッチング工程は同一チャンバー内にて連続して行われることが望ましい。
【００６６】
このように、第６の実施の形態では、Ｓｉ3Ｎ4サイドウォールスペーサーのエッチングを複数のステップに分割し、各ステップ毎に▲１▼Ｓｉ3Ｎ4サイドウォールの垂直加工と▲２▼対Ｓｉ高選択比確保という二つの異なった役割を独立して担わせるようにしたため、従来トレードオフの関係にあった対Ｓｉ高選択比と垂直加工とを同時に達成することが可能となった。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、薄膜ＳＯＩデバイスにおいて、超高選択比エッチング条件にてサイドウォールを形成し、ＳＯＩ層の膜減の量を極力低減することが可能である。さらに、ＳＯＩ層の膜減の量を極力低減した場合であっても、安定した高い電流駆動能力を持った電界効果トランジスタを提供することが可能である。さらに、ＳＯＩ層の膜減の量を極力低減した場合であっても、高歩留まりを実現することが可能である。
【図面の簡単な説明】
【図１】ダイポールリング型マグネトロンＲＩＥ装置の説明図である。
【図２】ＣＨＦ3／ＣＯ全ガス流量に対するＳｉＯ2、Ｓｉのエッチング速度及びＳｉＯ2／Ｓｉ選択比の変化を示す説明図である。
【図３】ＣＨＦ3／ＣＯガスの全圧力に対するＳｉＯ2、Ｓｉのエッチング速度及びＳｉＯ2／Ｓｉ選択比の変化を示す説明図である。
【図４】対Ｓｉ高選択比条件（ＣＨＦ3／ＣＯガスを用いて、単一ステップでエッチングを行う）でサイドウォールスペーサーを形成した場合の形状を示す説明図である。
【図５】第２の実施の形態のＦＥＴ構造を示す説明図である。
【図６】第２の実施の形態のＦＥＴ構造を示す説明図であり、（ａ）はエッチング前の形状であり、（ｂ）は第１ステップのエッチング形状であり、（ｃ）は第２ステップのエッチング形状である。
【図７】対Ｓｉ高選択比、垂直加工を行った場合のサイドウォールスペーサー端部での局所的なＳｉ崩れ（サブトレンチあるいはトレンチング）を示す説明図である。
【図８】ＣＨＦ3／ＣＯ全ガス圧力に対するＳｉ3Ｎ4、Ｓｉのエッチング速度及びＳｉ3Ｎ4／Ｓｉ選択比の変化を示す説明図である。
【図９】ＣＨ2Ｆ2／ＣＨＦ3流量比に対するＳｉ3Ｎ4、Ｓｉのエッチング速度及びＳｉ3Ｎ4／Ｓｉ選択比の変化を示す説明図である。
【図１０】第６の実施の形態のＦＥＴ構造を示す説明図であり、（ａ）はエッチング前の形状であり、（ｂ）は第１ステップのエッチング形状であり、（ｃ）は第２ステップのエッチング形状である。
【符号の説明】
２１  ゲート電極
２２  ゲート酸化膜
２５  Ｓｉ基板
２６  ＳｉＯ2膜
３３  サイドウォールスペーサー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003711350.tif 000008
【図８】
0003711350.tif 000009
【図９】
0003711350.tif 000010
【図１０】
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