(57)【特許請求の範囲】
【請求項１】
第２導電型の半導体基板、
前記半導体基板の上に形成され、ドレインドリフト領域を構成する第１導電型の第１半導体層、
前記第１半導体層内に設けられ、チャネル領域が形成される第２導電型の第２半導体層、
前記第２半導体層の主表面に不純物を拡散することにより形成され、ソース領域を構成する第１導電型の第３半導体層、
前記第１半導体層内に設けられ、前記第１半導体層の主表面から前記半導体基板に至る深さを有するドレイン領域を構成する第１導電型の第４半導体層、および、
少なくとも前記第１半導体層、前記第２半導体層、及び前記第３半導体層を貫通し、かつその底部が前記半導体基板内に位置するように形成されたトレンチの表面に沿って形成された絶縁膜、およびこの絶縁膜を介してトレンチ内部に形成された導電層を有するゲート電極、を含み、
前記ゲート電極は、少なくともその底部が前記半導体基板に接し、
前記第２半導体層及び第３半導体層は、前記第４半導体層と前記ゲート電極との間に配置される、横型ＭＯＳ素子を含む半導体装置。
【請求項２】
半導体基板、
前記半導体基板の上に形成され、ドレインドリフト領域を構成する第１導電型の第１半導体層、
前記第１半導体層内に設けられ、チャネル領域が形成される第２導電型の第２半導体層、
前記第２半導体層に隣接して設けられ、ソース領域を構成する第１導電型の第３半導体層、
前記第１半導体層内に設けられ、ドレイン領域を構成する第１導電型の第４半導体層、
少なくとも前記第１半導体層を貫通して形成されたトレンチの表面に沿って形成された絶縁膜、およびこの絶縁膜を介してトレンチ内部に形成された導電層を有するトレンチゲートを有する第１ゲート電極、および
少なくとも一部が前記第１ゲート電極に対向する埋込ゲートを有し、かつ、該埋込ゲートは、少なくとも前記第２半導体層を介在させた状態で前記第１ゲート電極と対向する位置に、絶縁膜を介して導電層を有する第２ゲート電極、を含み、
前記第１ゲート電極は、そのトレンチゲートの少なくとも底部が前記半導体基板に接し、かつ
前記第４半導体層は、前記第１半導体層の主表面から前記半導体基板に至る深さを有し、前記トレンチゲートに対向して形成される、横型ＭＯＳ素子を含む半導体装置。
【請求項３】
半導体基板、
前記半導体基板の上に形成され、ドレインドリフト領域を構成する第１導電型の第１半導体層、
前記第１半導体層内に設けられ、チャネル領域が形成される第２導電型の第２半導体層、
前記第２半導体層に隣接して設けられ、ソース領域を構成する第１導電型の第３半導体層、
前記第１半導体層内に設けられ、前記第１半導体層の主表面から前記半導体基板に至る深さを有するドレイン領域を構成する第１導電型の第４半導体層、
前記第２半導体層の上に形成され、かつ前記第１半導体層を貫通して形成されたトレンチの表面に沿って形成された第１絶縁膜、
前記第１絶縁膜を介して前記第２半導体層の上部及びトレンチ内部に形成された導電層を有するゲート電極、および、
前記第１半導体層内の前記第３半導体層及び第４半導体層の間にＬ字状に形成され、かつ内壁によって第３半導体層の一方の側面及び底面を囲むように設けられた第２絶縁膜、を含み、
前記ゲート電極は、少なくともその底部が前記半導体基板の表面に接する、横型ＭＯＳ素子を含む半導体装置。
【請求項４】
請求項１〜３のいずれかの半導体装置において、前記半導体基板の代わりに、少なくとも表面に絶縁層を有する基板を有し、前記ゲート電極あるいは前記第１ゲート電極のトレンチゲートは、少なくともその底部が前記絶縁層に接する、横型ＭＯＳ素子を含む半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型の半導体装置に関し、特に、電力用途などに用いられる横型のパワーＭＯＳＦＥＴを含む半導体装置に関する。
【０００２】
【背景技術】
半導体基板の主面の方向に沿って電流を流す横型ＭＯＳデバイスにおいては、多数の素子を同一基板上に同時に作成することが可能である利点を有する反面、デバイスの面積が大きくなる問題がある。そこで、この問題を解決する方法の１つとして、ゲート電極として、トレンチ構造のゲート電極を用いることが提案されている。
【０００３】
図２５は、トレンチゲート６０を有する横型パワーＭＯＳＦＥＴを適用した半導体装置の一例を模式的に示す断面図である。図２５に示す半導体装置においては、シリコン基板１０と、このシリコン基板１０上に形成され、ｎ型不純物を含むドレインドリフト領域１４と、このドレインドリフト領域１４の主面上に、ｐ型不純物を拡散することによって形成されたｐ型ボディ領域１６と、さらにこのボディ領域１６の表面にｎ型不純物を選択的に拡散することにより形成されたソース領域１８とを有する。そして、前記ドレインドリフト領域１４には、前記ボディ領域１６と離間してｎ型のドレイン領域２０が形成されている。前記ソース領域１８およびボディ領域１６の上面にはソース電極４４が、ドレイン領域２０の表面にはドレイン電極４６が形成されている。
【０００４】
このようなトレンチゲートを用いることにより、半導体基板の深さ方向にゲートを作成することが可能になるため、平面ゲート構造に比べて単位セルあたりの面積を小さくすることができる。
【０００５】
しかし、図２５に示すようなトレンチゲートを有する横型ＭＯＳデバイスには、以下に述べる問題点がある。すなわち、この横型ＭＯＳデバイスでは、ゲート電圧が０ボルトのときの素子耐圧は、一般的にボディ領域１６とドレイン領域２０との間に形成されるｐｎ接合によって決定される。しかしながら、基板内部にトレンチゲートを有する構造においては、ソース−ドレイン間に電圧を加えたときに、トレンチゲート６０の底部コーナに電界が集中し、この電界集中により素子が破壊されることがある。そして、このような電界集中による絶縁破壊を防止するためには、ボディ領域１６の拡散深さを大きくして十分な耐圧を得ることが必要となる。しかし、このことは、デバイスの専有面積を大きくすることになり、素子の微細化を妨げる要因となり、またオン抵抗を下げることを難しくする要因ともなる。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、トレンチゲート構造を有する横型ＭＯＳ素子を有する半導体装置において、トレンチゲートの底部コーナに電界集中が発生することを防止し、耐圧の高い半導体装置を提供することにある。
【０００７】
本発明の他の目的は、所望の耐圧を得るのに必要十分な距離のドレインドリフト領域を確保しつつ、絶縁ゲート型半導体装置の占有面積を縮小し、かつチャネル距離を縮小することにより、さらなるデバイスの占有面積の縮小とオン抵抗の低減を実現することができる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、第２導電型の半導体基板、
前記半導体基板の上に形成され、ドレインドリフト領域を構成する第１導電型の第１半導体層、
前記第１半導体層内に設けられ、チャネル領域が形成される第２導電型の第２半導体層、
前記第２半導体層の主表面に不純物を拡散することにより形成され、ソース領域を構成する第１導電型の第３半導体層、
前記第１半導体層内に設けられ、前記第１半導体層の主表面から前記半導体基板に至る深さを有するドレイン領域を構成する第１導電型の第４半導体層、および、
少なくとも前記第１半導体層、前記第２半導体層、及び前記第３半導体層を貫通し、かつその底部が前記半導体基板内に位置するように形成されたトレンチの表面に沿って形成された絶縁膜、およびこの絶縁膜を介してトレンチ内部に形成された導電層を有するゲート電極、を含み、
前記ゲート電極は、少なくともその底部が前記半導体基板に接し、
前記第２半導体層及び第３半導体層は、前記第４半導体層と前記ゲート電極との間に配置される、横型ＭＯＳ素子を含む。
【０００９】
この半導体装置によれば、トレンチゲート構造を有するゲート電極は、少なくともその底部が前記半導体基板に接する状態で形成されているため、ソース−ドレイン間に電圧を加えたときにゲート電極底部のコーナ部での電界集中を防ぐことができ、素子の耐圧を高めることができる。
【００１０】
上記半導体装置においては、ドレイン領域を構成する第１導電型の第４半導体層は、第２導電型の半導体基板と接する状態で形成されることが望ましい。この構成によれば、第４半導体層と半導体基板とによって形成されるｐｎ接合の空乏層によりトレンチゲートの底部コーナに発生しやすい電界集中をより確実に防止することができる。
【００１１】
また、本発明の半導体装置は、半導体基板、
前記半導体基板の上に形成され、ドレインドリフト領域を構成する第１導電型の第１半導体層、
前記第１半導体層内に設けられ、チャネル領域が形成される第２導電型の第２半導体層、
前記第２半導体層に隣接して設けられ、ソース領域を構成する第１導電型の第３半導体層、
前記第１半導体層内に設けられ、ドレイン領域を構成する第１導電型の第４半導体層、
少なくとも前記第１半導体層を貫通して形成されたトレンチの表面に沿って形成された絶縁膜、およびこの絶縁膜を介してトレンチ内部に形成された導電層を有するトレンチゲートを有する第１ゲート電極、および
少なくとも一部が前記第１ゲート電極に対向する埋込ゲートを有し、かつ、該埋込ゲートは、少なくとも前記第２半導体層を介在させた状態で前記第１ゲート電極と対向する位置に、絶縁膜を介して導電層を有する第２ゲート電極、を含み、
前記第１ゲート電極は、そのトレンチゲートの少なくとも底部が前記半導体基板に接し、かつ
前記第４半導体層は、前記第１半導体層の主表面から前記半導体基板に至る深さを有し、前記トレンチゲートに対向して形成される、横型ＭＯＳ素子を含む。
【００１２】
この半導体装置においては、上述した半導体装置と同様に、第１ゲート電極を構成するトレンチゲートの底部が半導体基板に接していることにより、上述したと同様の理由により、素子耐圧を向上させることができる。
【００１３】
さらに、この半導体装置では、チャネルを通過したキャリア（ｎ型トランジスタの場合は電子）はトレンチゲートの近傍に形成される、極めて低抵抗のキャリア蓄積層を経由し、対向するドレイン領域（第４半導体層）へとほぼ均一なパスを形成して移動する。したがって、低抵抗のキャリア蓄積層を経由することによってトランジスタのオン抵抗の増大が抑制される。
【００１４】
さらに、互いに対向するトレンチゲートとドレイン領域（第４半導体層）とに挟まれたドレインドリフト領域（第１半導体層）のほぼ全体がキャリアのパスとして機能するため、電流経路の断面積が大幅に増大し、ドレインドリフト領域における抵抗を極めて低減することが可能となる。
【００１５】
また、チャネル領域（第２半導体層）を介在させた状態で、第１ゲート電極に対向する埋込ゲートを有する第２ゲート電極を設け、さらに、電界緩和領域として機能するドレインドリフト領域を第２ゲート電極の下部に設けると、２つの絶縁ゲートを設けたことによるチャネル抵抗の低減効果や、チャネル領域とドレインドリフト領域とを上下に配置したことによる素子サイズのコンパクト化の効果等がさらに得られる。
【００１６】
さらに、本発明においては、上述した半導体装置において、前記半導体基板
の代わりに、少なくとも表面に絶縁層を有する基板を有し、前記ゲート電極あるいは前記第１ゲート電極のトレンチゲートは、少なくともその底部が前記絶縁層に接するように構成することができる。
【００１７】
このようにトレンチゲートの底部を例えばＳＯＩ構造の絶縁層に接する構造とすることにより、ソース−ドレイン間に電圧を加えた場合に生じる電界が前記絶縁層によって緩和され、トレンチゲートのコーナ部での電界集中を抑制することができる。
また、本発明の半導体装置としては、半導体基板、前記半導体基板の上に形成され、ドレインドリフト領域を構成する第１導電型の第１半導体層、前記第１半導体層内に設けられ、チャネル領域が形成される第２導電型の第２半導体層、前記第２半導体層に隣接して設けられ、ソース領域を構成する第１導電型の第３半導体層、前記第１半導体層内に設けられ、前記第１半導体層の主表面から前記半導体基板に至る深さを有するドレイン領域を構成する第１導電型の第４半導体層、前記第２半導体層の上に形成され、かつ前記第１半導体層を貫通して形成されたトレンチの表面に沿って形成された第１絶縁膜、前記第１絶縁膜を介して前記第２半導体層の上部及びトレンチ内部に形成された導電層を有するゲート電極、および、前記第１半導体層内の前記第３半導体層及び第４半導体層の間にＬ字状に形成され、かつ内壁によって第３半導体層の一方の側面及び底面を囲むように設けられた第２絶縁膜、を含み、前記ゲート電極は、少なくともその底部が前記半導体基板の表面に接する、横型ＭＯＳ素子を含むこともできる。
【００１８】
【発明の実施の形態】
（第１の実施の形態）
図１は、本発明をトレンチゲート構造を有する横型パワーＭＯＳＦＥＴに適用した半導体装置の一例を模式的に示す断面図である。
【００１９】
図１に示す半導体装置１０００は、シリコン基板１０と、このシリコン基板１０上に形成され、かつｎ型不純物を含み、ドレインドリフト領域を構成する第１半導体層１４とを有する。そして、前記第１半導体層１４の上主面には、ｐ型の不純物を拡散することにより形成されたｐ型ボディ領域（第２半導体層）１６が形成され、さらに、このボディ領域１６の上主面には、高濃度のｎ型不純物を選択的に拡散することによって形成されたソース領域（第３半導体層）１８が形成されている。これらのボディ領域１６およびソース領域１８は、セルフアライメント技術により２重拡散することによって形成される。また、前記ボディ領域１６の外側には、高濃度のｐ型不純物を含む拡散層１７が形成されている。この拡散層１７を形成することによって素子の耐量を高めることができる。
【００２０】
前記第１半導体層１４には、トレンチゲート構造のゲート電極７０と、高濃度のｎ型不純物を含むドレイン領域（第４半導体層）２０とが、相互に離間して形成されている。このドレイン領域２０は、第１半導体層１４の表面から前記シリコン基板１０の表面に至る深さを有する。また、ゲート電極７０は、前記ソース領域１８，ボディ領域１６およびドレインドリフト領域１４を貫通しシリコン基板１０の内部に至るトレンチ７４の表面に、ゲート絶縁膜７２が形成され、そして、このゲート絶縁膜７２の内側にたとえばドープトポリシリコンからなる導電層７６が埋め込まれて形成されている。また、前記ソース領域１８の表面にはソース電極４４が、前記ドレイン領域２０の表面にはドレイン電極４６が、それぞれ形成されている。
【００２１】
このように、ドレインドリフト領域１４を挟んで、トレンチゲート構造のゲート電極７０とドレイン領域２０とが対向して形成されることにより、ゲート電極７０とドレイン領域２０とに挟まれた領域の広い部分がキャリアの均一な移動の経路として機能するため、電流経路ＩEの断面積を大きくすることができる。
【００２２】
また、本実施の形態において特徴的なことは、ゲート電極７０のトレンチ７４をシリコン基板１０内部まで形成し、ゲート絶縁膜７２の底部コーナー部がシリコン基板１０内に位置するように形成することにより、ドレイン−ソース間に電圧を印加したときに、ゲート絶縁膜７２の底部コーナー部に電界が集中することを抑制して、そうでない場合に比べて耐圧をさらに大きくすることができる。このようにゲート絶縁膜７２の底部コーナー部に電界が集中することを抑制できるのは、トレンチゲートの底部コーナー部が、直接ドレインドリフト領域にさらされることなく、シリコン基板内に位置することにより、基板電位（たとえば０Ｖ）に固定されることによる。
【００２３】
本実施の形態に係る半導体装置１０００によれば、ゲート電極７０のゲート絶縁膜７２の底部を少なくともシリコン基板１０内に位置させることにより素子耐圧を確保し、かつ素子耐圧をきめるドレインドリフト領域１４を最小限に設定することができる。そのため、素子サイズの微細化と、低オン抵抗かつ高耐圧な横型パワーＭＯＳＦＥＴを実現することが可能である。
【００２４】
（第２の実施の形態）
図２は、本発明をトレンチゲート構造を有する横型パワーＭＯＳＦＥＴに適用した半導体装置の一例を模式的に示す断面図である。本実施の形態に係る半導体装置２０００は、前記第１の実施の形態と、ＳＯＩ構造を有する点で異なるが、それ以外の構造は同様である。前記第１の実施の形態に係る半導体装置１０００と実質的に同様の機能を有する部分には、同一の符号を付し、一部の部材については説明を省略する。
【００２５】
図２に示す半導体装置２０００は、シリコン基板１０と、酸化シリコンや窒化シリコンなどからなる絶縁基板３０と、この絶縁基板３０上に形成された、ｎ型不純物を含み、ドレインドリフト領域を構成する第１半導体層１４とを有する。
【００２６】
前記第１半導体層１４の上主面には、ｐ型の不純物を拡散することにより形成されたｐ型ボディ領域（第２半導体層）１６が形成され、さらに、このボディ領域１６の上主面には、高濃度のｎ型不純物を選択的に拡散することによって形成されたソース領域（第３半導体層）１８が形成されている。前記第１半導体層１４には、トレンチゲート構造のゲート電極７０とドレイン領域（第４半導体層）２０とが離間して形成されている。このドレイン領域２０は、第１半導体層１４の表面から前記絶縁基板３０の表面に至る深さを有する。
【００２７】
前記ゲート電極７０は、前記第１半導体層１４の表面から前記絶縁基板３０の内部に至るトレンチ７４の表面に形成されたゲート絶縁膜７２、およびこのゲート絶縁膜７２の内側に形成された、たとえばドープトポリシリコンからなる導電層７６を有する。このトレンチゲート構造は、その下端が前記絶縁基板３０内部まで到達していることにより、ゲート絶縁膜７２に実質的にコーナー部が存在しない。そのため、この半導体装置２０００は、ドレイン−ソース間に電圧を印加したときに、電界が絶縁基板３０によって緩和され、トレンチゲート部で耐圧の低下を生ずることがない、という利点を有する。
【００２８】
このように、本実施の形態に係る半導体装置２０００によれば、ゲート絶縁層７０の底部を絶縁基板３０に接することにより素子耐圧を確保し、かつ素子耐圧をきめるドレインドリフト領域１４を最小限に設定することができる。そのため、素子サイズの微細化と、低オン抵抗かつ高耐圧な横型パワーＭＯＳＦＥＴを実現することが可能である。
【００２９】
（第３の実施の形態）
（デバイスの構造）
図３に、本発明の第３の実施の形態にかかるパワーＭＯＳＦＥＴ３０００の断面構造を示す。
【００３０】
図３のデバイスの特徴は、第１ゲート電極（トップゲート電極Ｇ１）を、水平部分２４０と垂直部分（トレンチゲート）２３０とをもつ構造とし、一方、ドレイン電極２２０ａ，２２０ｂもトレンチ構造として、トレンチゲート２３０に所定の面積をもって対向（面対向）させていることである。以下、断面構造について説明する。
【００３１】
ｐ型シリコン基板１００の主面上に、たとえばエピタキシャル成長によって形成されたｎ-型半導体層（第１半導体層）２００（一部が低不純物濃度のドレインドリフト領域として機能する）の表面に絶縁膜２０２が形成され、その絶縁膜２０２上に、ポリシリコンからなる導電層を有する第２ゲート電極２０３ａ，２０３ｂ（ボトムゲートＧ２）が形成されている。
【００３２】
第２ゲート電極２０３ａ，２０３ｂ上には、第２ゲート酸化膜２３３ａ，２３３ｂを介してチャネル領域（第２半導体層）２０８ａ，２０８ｂが形成されている。チャネル領域２０８ａ，２０８ｂ上には、第１ゲート酸化膜２３１（トレンチゲート２３０の酸化膜２３２と連続している）を介してポリシリコンからなる導電層を有する第１ゲート電極（トップゲートＧ１）の水平部分２４０が形成されている。この水平部分２４０の中央部の下面にトレンチゲート２３０の上端が接続され、これにより、トップゲートＧ１はＴ字状の断面形状を有する。そして、トップゲートＧ１のトレンチゲート２３０の下端は、ｐ型シリコン基板１００内に挿入された状態で形成されている。
【００３３】
また、チャネル領域２０８ａ，２０８ｂに接してｎ+型ソース領域（第３半導体層）２０６ａ，２０６ｂが設けられ、各領域にはソース電極（Ｓ）２７０が接続されている。
【００３４】
また、チャネル領域２０８ａ，２０８ｂとｎ-型半導体層２００との間にはｎ-型領域（ドレインドリフト領域の一部をなす領域）２１０ａ，２１０ｂが設けられている。
【００３５】
さらに、ソース電極（Ｓ）２７０を挟むようにドレイン電極（Ｄ）２６０ａ，２６０ｂが形成されており、各ドレイン電極２６０ａ，２６０ｂは、トレンチドレイン２２０ａ，２２０ｂに接続されている。トレンチドレイン２２０ａ，２２０ｂはトレンチゲート２３０に所定の面積をもって対向している。なお、図３において、参照番号２５０は、ソース電極２７０とドレイン電極２６０ａ，２６０ｂとを電気的に分離する絶縁層である。
【００３６】
トランジスタがオンすると、電子は、図１中、矢印（ＩE）で示す経路で、ソースからドレインへと移動する。
【００３７】
（デバイスの特徴）
本実施の形態のデバイスの特徴を、図４を用いてより詳細に説明する。図４は図３の一部を拡大して示す図である。
【００３８】
パワーＭＯＳＦＥＴ３０００のトップゲートＧ１ならびにボトムゲートＧ２に同時に正電圧を与えると、図４に示すように、チャネル領域２０８ｂ（ｐ-）において、チャネルＣＨ１，ＣＨ２が誘起される。また、トップゲートＧ１の周囲にはキャリア蓄積層（ＡＣ）が形成される。このキャリア蓄積層（ＡＣ）は、図示されるとおり、チャネル領域（反転チャネル）に連続し、かつ基板の垂直方向に伸びる形態で形成される。
【００３９】
また、ドレインドリフト領域（電界緩和領域）２００を挟んで、第１ゲート電極の垂直部分（トレンチゲート）２３０に対向して垂直なドレイン領域（トレンチドレイン）２２０ｂが設けられているため、トレンチゲート２３０とドレイン領域２２０ｂとに挟まれたドレインドリフト領域全体がキャリアの均一な移動の経路として機能することになる。つまり、図４に点線で囲んで示されるように、両電極が対向する面積が電流経路の断面積（ＡＳ１）となる。
【００４０】
したがって、ダブルゲート構造の採用により低抵抗化したチャネルを通過したキャリア（ｎ型トランジスタの場合は電子）は、次に、極めて低抵抗のキャリア蓄積層を経由して、対向するドレイン領域へと、均一なパスを形成して移動していく。この場合、低抵抗のキャリア蓄積層を経由することから、オン抵抗の増大が抑制される。
【００４１】
さらに、面をもって対向するゲート−ドレイン間に均一なキャリアのパス（電流パス）が形成され、このことは電流経路の断面積が大幅に増大したことを意味し、これにより、ドレインドリフト領域による抵抗を極めて低減することが可能となる。すなわち、充分なドレインドリフト領域による電界緩和の要請と、ドレインドリフト領域の縮小による低オン抵抗化の要請とは相反するものであり、従来は、電界緩和のために必要なドレインドリフト領域のサイズが決まれば、そのドレインドリフト領域のバルク抵抗がそのままオン抵抗となり、このことがトランジスタの低オン抵抗化に限界を与えていた。
【００４２】
しかし、本発明では、垂直方向（基板の主面に垂直な方向）にゲート電極およびドレイン領域を配置し、その対向面積により電流経路の断面積を増大させるという構成により、ドレインドリフト領域の抵抗を低減させる。よって、電界緩和能力を犠牲にすることなく、オン抵抗をさらに低減することが可能となる。
【００４３】
しかも、本構造では、基板の主面に垂直な方向においてゲート−ドレイン同士を対向させるため、チップの平面サイズ（デバイスの占有面積）には変化はなく、チップサイズが大型化することもない。
【００４４】
さらに、本実施の形態の半導体装置によれば、第１ゲート電極のトレンチゲート２３０の底部を少なくともシリコン基板１００内に位置させることにより、既に述べた理由により素子耐圧を確保し、素子耐圧をきめるドレインドリフト領域を最小限に設定することができる。そのため、この点でも素子サイズの微細化と、低オン抵抗かつ高耐圧な横型パワーＭＯＳＦＥＴを実現することが可能である。
【００４５】
（シミュレーションの結果）
図１１は、第３の実施の形態に係るデバイスの素子内部の電圧分布をシミュレーションした図である。なお、このシミュレーションにおいては、ソース−ドレイン間に４０ボルトの電圧を加えたときの電圧分布を示している。また、比較のために、図１２に、トレンチゲートの底部が基板に接触していない場合の、同様のシュミレーション結果を示す。
【００４６】
図１１および図１２により、本実施の形態に係るデバイスにおいては、ドレインドリフト領域において電界がほぼ均一に発生していることがわかる。また、比較用のデバイスにおいては、トレンチゲートの下端コーナに電界がより集中していることがわかる。
【００４７】
（デバイスの製造方法）
図５〜図１０を用いて図３および図４に示すデバイスの製造方法を説明する。
【００４８】
工程１；
図５に示すように、ｐ型シリコン基板１００上にｎ-型半導体層２００をエピタキシャル法で形成する。ついで、このｎ-型半導体層２００の表面に酸化膜（絶縁膜）２０２を形成し、続いてポリシリコンを成膜，パターニングしてボトムゲート電極となるポリシリコン層２０３ａ，２０３ｂを形成する、その後、ポリシリコン層２０３ａ，２０３ｂの表面に酸化膜（ゲート絶縁膜）２３３ａ，２３３ｂを形成する。
【００４９】
工程２；
図６に示すように、絶縁膜２０２を選択的に除去して開口部２０１ａ，２０１ｂ，２０１ｃを設ける。これらの開口部において露出する半導体層２００の表面は、次の工程における固相エピタキシャル成長（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ；以下、ＳＰＥという）のための種結晶部（シード部）となる。
【００５０】
工程３；
図７に示すように、絶縁膜２０２およびポリシリコン層２０３ａ，２０３ｂ上に、ＳＰＥ法を用いて単結晶層２８０を形成する。
【００５１】
工程４；
図８に示すように、図示しないマスク層を形成した後、反応性イオンエッチング（ＲＩＥ）などによってマスク直下以外の部分の除去して、トレンチ（溝）２８２ａ，２８２ｂ，２８２ｃを形成する。このとき、各トレンチは、その底部が基板１００の内部に達する状態で形成される。
【００５２】
工程５；
図９に示すように、各トレンチの内部を酸化し、その後、中央のトレンチ２８２ｂ内の酸化膜２３２を残して、他のトレンチ内部の酸化膜を除去する。
【００５３】
工程６；
図１０に示すように、まず、各トレンチを高不純物濃度のドープドポリシリコン２２０ａ，２２０ｂ，２３０で埋め込む。続いて、単結晶層２８０をパターニングし、その表面を酸化し、さらに埋め込まれたドープドポリシリコン２２０ａ，２２０ｂの表面の酸化膜を除去する。
【００５４】
次に、トップゲート電極の水平部分となるポリシリコン層２４０を形成し、このポリシリコン層をマスクにボロン（Ｂ）を導入して拡散後、砒素（Ａｓ）を導入してダメージ回復のための熱処理を行う。その後、絶縁膜を全面に形成し、コンタクトホールの形成および電極形成を経て、図３のデバイスが完成する。
【００５５】
（第４の実施の形態）
図１３に、本発明の第４の実施の形態にかかる半導体装置の断面構造を示す。本実施の形態の半導体装置４０００の特徴は、チャネル領域２０８ａ，２０８ｂとドレインドリフト領域を構成する低濃度のｎ型不純物を含む半導体層２００との間に、低濃度のｎ型不純物を含むｎ-型領域２１０ａ，２１０ｂ（図３参照）の代わりに、高濃度のｎ型不純物を含むｎ+型領域２１０ｃ，２１０ｄを形成した点にある。その他の基本的な構造および動作は、第３の実施の形態と同様なので、同様の機能を有する部分には同じ符号を付して、その詳細な説明を省略する。
【００５６】
本実施の形態では、チャネル領域２０８ａ，２０８ｂとトレンチゲート２３０との間の領域にそれぞれｎ+型領域２１０ｃ，２１０ｄを設けることにより、この領域の抵抗を更に小さくできる。つまり、このｎ+型領域２１０ｃ，２１０ｄが形成される領域（ドレインドリフト領域の一部）は、第１ゲート電極と第２ゲート電極のダブルゲートによって電位が固定されているため、ドレイン−ソース間に電圧を印加した状態においても、素子耐圧を確保したまま、該領域の抵抗を小さくでき、したがって素子の低抵抗化をさらに実現できる。
【００５７】
（第５の実施の形態）
（デバイスの構造）
図１４に、本発明の第５の実施の形態にかかる半導体装置５０００の断面構造を示す。本実施の形態の半導体装置５０００の特徴は、縦方向（トレンチの方向）に、チャネルを形成するようにしたことである。つまり、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とが半導体基板の主面に対して垂直の方向に形成されている。
【００５８】
その他の基本的な構造と動作は、図３に示す半導体装置３０００と同じであるので、詳細な説明は省略する。
【００５９】
図１４において、参照番号３２０ａ，３２０ｂがチャネル領域であり、参照番号３３０ａ，３３０ｂがソース領域である。参照番号３１２がトレンチゲートであり、参照番号３１０ａ，３１０ｂがトレンチドレインである。また、参照番号３０６ａ，３０６ｂならびに３０８はゲート酸化膜であり、参照番号３０２は表面絶縁膜であり、参照番号３４０は層間絶縁膜であり、参照番号３５０ａ，３５０ｂはドレイン電極であり、参照番号３６０はソース電極であり、参照番号４００はトレンチゲート３１２とソース電極３６０とを分離する絶縁膜（キャップ酸化膜）である。また、参照番号３００はドレインドリフト領域を構成するｎ-型半導体層である。
【００６０】
（デバイスの製造方法）
図１５〜図２１を用いて図１４に示す半導体装置５０００の製造方法を説明する。
【００６１】
工程１；
図１５に示すように、図示しないｐ型シリコン基板上のｎ-エピタキシャル半導体層３００の表面に酸化膜３０２，３７０を形成し、続いて、全面にポリシリコン層３８０を形成する。
【００６２】
工程２；
次に、図１６に示すように、ＲＩＥによりポリシリコン層３８０の全面をエッチングし、酸化膜３０２の側壁部にのみポリシリコン３０４ａ，３０４ｂを残し、続いて、ポリシリコン層３０４ａ，３０４ｂの表面を酸化して酸化膜３０６ａ，３０６ｂを形成する。側壁部のポリシリコン３０４ａ，３０４ｂは第１ゲート電極（Ｇ２）となる。
【００６３】
工程３；
次に、図１７に示すように、ＳＰＥ法を用いて単結晶層を形成し、パターニングして単結晶アイランド３８０を形成する。
【００６４】
工程４；
次に、図１８に示すように、シリコン基板１００に達するトレンチ３９０ａ，３９０ｂ，３９０ｃを形成する。
【００６５】
工程５；
次に、図１９に示すように、各トレンチの内部を酸化し、続いて中央のトレンチの酸化膜３０８のみを残して、他のトレンチの酸化膜を除去する。その後、ドープドポリシリコン層３１０ａ，３１０ｂおよび３１２を各トレンチ内に埋め込む。
【００６６】
工程６；
次に、図２０に示すように、中央のトレンチに埋め込まれたドープドポリシリコン層（第１ゲート電極となる）３１２の表面を酸化してキャップ酸化膜４００を形成し、続いて、全面にボロン（Ｂ）をイオン打ち込みして熱処理により拡散させる。このとき、熱処理時間を制御することにより、図１９の単結晶アイランド３８０のうちの、側部のポリシリコン層３０４ａ，３０４ｂと重なる部分の下端までがｐ型領域となるようにする。
【００６７】
続いて、全面に砒素（Ａｓ）をイオン打ち込みして熱処理によりダメージの回復を行う。これにより、ｎ+型のソース層３３０ａ，３３０ｂが形成され、また、ｐ-型のチャネル領域３２０ａ，３２０ｂが形成される。
【００６８】
工程７；
次に、図２１に示すように、全面にＣＶＤによってＳｉＯ2等の絶縁膜３４０を形成し、続いて、選択的にコンタクトホールを形成する。この後、電極を形成して、図１４の半導体装置５０００が完成する。
【００６９】
（第６の実施の形態）
図２２は、第６の実施の形態にかかる半導体装置６０００の断面構造を示す。この半導体装置６０００においては、ダブルゲートの代わりにシングルゲート構造を有し、かつ、ソース−ドレイン間に絶縁層８０を有している。
【００７０】
図２２に示す半導体装置６０００は、シリコン基板１０と、このシリコン基板１０上に形成された、ｎ型不純物を含み、ドレインドリフト領域を構成する第１半導体層１４とを有する。そして、前記第１半導体層１４の上主面には、ｐ型の不純物を拡散することにより形成されたｐ型ボディ領域（第２半導体層）１６が形成されている。さらに、このボディ領域１６に隣接して、高濃度のｎ型不純物を選択的に拡散することによって形成されたソース領域（第３半導体層）１８が形成されている。
【００７１】
前記第１半導体層１４には、トレンチゲート構造のゲート電極７０と、高濃度のｎ型不純物を含むドレイン領域（第４半導体層）２０とが、相互に離間して形成されている。このドレイン領域２０は、第１半導体層１４の表面から前記シリコン基板１０の表面に至る深さを有する、トレンチドレインである。また、ゲート電極７０は、前記ボディ領域１６およびドレインドリフト領域１４を貫通しシリコン基板１０の内部に至るトレンチ７４の表面に、ゲート絶縁膜７２が形成され、そして、このゲート絶縁膜７２の内側にたとえばドープトポリシリコンからなる導電層７６が埋め込まれて形成されている。また、前記ソース領域１８の表面にはソース電極４４が、前記ドレイン領域２０の表面にはドレイン電極４６が、それぞれ形成されている。
【００７２】
さらに、前記ソース領域１８とドレイン領域２０との間には、絶縁層８０が形成されている。この絶縁層８０は、その端部がＬ字状に形成され、その内壁によってソース領域１８の一方の側面と底面とを囲んでいる。このように、絶縁層８０を有することにより、絶縁層を有しない場合に比べて、素子の耐圧をより大きくすることができる。
【００７３】
また、ドレインドリフト領域１４を挟んで、トレンチゲート構造のゲート電極７０とドレイン領域２０とが対向して形成されることにより、ゲート電極７０とドレイン領域２０とに挟まれた領域のほぼ全体がキャリアの均一な移動の経路として機能するため、電流経路の断面積を大きくすることができる。
【００７４】
さらに、ゲート電極７０のトレンチ７４をシリコン基板１０内部まで形成し、ゲート絶縁膜７２の底部コーナー部がシリコン基板１０内に位置するように形成することにより、ドレイン−ソース間に電圧を印加したときに、ゲート絶縁膜７２の底部コーナー部に電界が集中することを抑制して、そうでない場合に比べて耐圧をさらに大きくすることができる。
【００７５】
本実施の形態に係る半導体装置６０００によれば、ゲート電極７０のゲート絶縁膜７２の底部を少なくともシリコン基板１０内に位置させ、さらにソース−ドレイン間に絶縁層８０を形成することにより、さらに充分な素子耐圧を確保し、素子耐圧をきめるドレインドリフト領域１４を最小限に設定することができる。そのため、素子サイズの微細化と、低オン抵抗かつ高耐圧な横型パワーＭＯＳＦＥＴを実現することが可能である。
【００７６】
（他の実施の形態）
特に図示はしないが、第３の実施の形態〜第６の実施の形態の半導体装置において用いられたｐ型シリコン基板の代わりに、第２の実施の形態で記載した、絶縁基板を有する基板を用いることもできる。これらの場合にも、第２の実施の形態で述べたと同様な作用効果を得ることができる。
【００７７】
また、第３の実施の形態〜第６の実施の形態では、基板に溝を掘ってトレンチゲートおよびトレンチドレインを形成しているが、必ずしもこれに限定されるものではなく、各電極を上側に突出させるような構造（スタックド電極）としてもよい。さらに、本発明はｎ型ＭＯＳＦＥＴに限定されず、ｐ型ＭＯＳＦＥＴにも適用できる。
【００７８】
本発明はこれらに限定されるものではなく、種々に変形，応用が可能である。例えば、本発明は、パワーＭＯＳＦＥＴだけでなく、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）や絶縁ゲートサイリスタなどのパワーデバイスにも適用可能である。
【００７９】
例えば、図２３には、本発明をＩＧＢＴに適用した例を示す。この例では、第６の実施の形態にかかるＭＯＳＦＥＴを有する。図２２に示す部材と実質的に同様の機能を有する部材には同一の符号を付して、その詳細な説明を省略する。この例では、第６の実施の形態の半導体装置６０００のシリコン基板１０の代わりに絶縁基板５００を用いている。さらに、コレクタ領域を構成するｐ+型不純物層５０がドレイン領域２０に接して形成されている。
【００８０】
また、図２４には、本発明を絶縁ゲートサイリスタに適用した例を示す。この例では、第４の実施の形態にかかるＭＯＳＦＥＴと同じタイプのＭＯＳＦＥＴを有する。図１３に示す部材と実質的に同様の機能を有する部材には同様の符号を付して、その詳細な説明を省略する。この例では、第４の実施の形態の半導体装置４０００のシリコン基板１００の代わりに絶縁基板５００を用いている。また、アノード領域を構成するｐ+型不純物層６０がドレイン領域２２０に接して形成されている。さらに、ｐｎｐｎ接合を構成するｐ-型不純物層２５０がｎ+型不純物層２１０とｎ-型不純物層２００との間に形成されている。
【００８１】
図２３および図２４は、単に本発明の一実施の形態にかかるＭＯＳ素子を適用したにすぎず、他の実施の形態にかかるＭＯＳ素子を含む半導体装置を適用できることはいうまでもない。
【００８２】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る横型パワーＭＯＳＦＥＴを模式的に示す断面図である。
【図２】本発明の第２の実施の形態に係る横型パワーＭＯＳＦＥＴを模式的に示す断面図である。
【図３】本発明の第３の実施の形態に係る横型パワーＭＯＳＦＥＴを模式的に示す断面図である。
【図４】図３に示すＭＯＳＦＥＴの要部を拡大して示す断面図である。
【図５】本発明の第３の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図６】本発明の第３の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図７】本発明の第３の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図８】本発明の第３の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図９】本発明の第３の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図１０】本発明の第３の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図１１】本発明の第３の実施の形態に係る横型パワーＭＯＳＦＥＴを用いたシミュレーションの結果を示す図である。
【図１２】本発明の比較例に係る横型パワーＭＯＳＦＥＴを用いたシミュレーションの結果を示す図である。
【図１３】本発明の第４の実施の形態に係る横型パワーＭＯＳＦＥＴを模式的に示す断面図である。
【図１４】本発明の第５の実施の形態に係る横型パワーＭＯＳＦＥＴを模式的に示す断面図である。
【図１５】本発明の第５の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図１６】本発明の第５の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図１７】本発明の第５の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図１８】本発明の第５の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図１９】本発明の第５の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図２０】本発明の第５の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図２１】本発明の第５の実施の形態に係る横型パワーＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図２２】本発明の第６の実施の形態に係る横型パワーＭＯＳＦＥＴを模式的に示す断面図である。
【図２３】本発明のＭＯＳＦＥＴを適用したＩＧＢＴを模式的に示す断面図である。
【図２４】本発明のＭＯＳＦＥＴを適用したサイリスタを模式的に示す断面図である。
【図２５】従来の横型ＭＯＳＦＥＴを模式的に示す断面図である。
【符号の説明】
１０  ｐ型シリコン基板
１４  第１半導体層（ドレインドリフト領域）
１６  ボディ領域（チャネル領域）
１８  ソース領域
２０  ドレイン領域
３０  絶縁基板
４４  ソース電極
４６  ドレイン電極
７０  ゲート電極
７２  ゲート絶縁膜
７４  トレンチ
７６  導電層
１００  ｐ型シリコン基板
２００  ｎ-型半導体層（ドレインドリフト領域）
２０３ａ，２０３ｂ  第１ゲート電極（ポリシリコン層）
２０８ａ，２０８ｂ  チャネル領域（ｐ-）
２０６ａ，２０６ｂ  ソース領域（ｎ+）
２１０ａ，２１０ｂ  ｎ-型不純物層（ドレインドリフト領域の一部）
２１０ｃ，２１０ｄ  ｎ+型不純物層（ドレインドリフト領域の一部）
２２０ａ，２２０ｂ  トレンチドレイン（ポリシリコン層）
２３０  第２ゲート電極のトレンチゲート（ポリシリコン層）
２４０  第２ゲート電極の水平部分（ポリシリコン層）
２６０ａ，２６０ｂ  ドレイン電極
２７０  ソース電極
【図１】
0003641547.tif 000002
【図２】
0003641547.tif 000003
【図３】
0003641547.tif 000004
【図４】
0003641547.tif 000005
【図５】
0003641547.tif 000006
【図６】
0003641547.tif 000007
【図７】
0003641547.tif 000008
【図８】
0003641547.tif 000009
【図９】
0003641547.tif 000010
【図１０】
0003641547.tif 000011
【図１１】
0003641547.tif 000012
【図１２】
0003641547.tif 000013
【図１３】
0003641547.tif 000014
【図１４】
0003641547.tif 000015
【図１５】
0003641547.tif 000016
【図１６】
0003641547.tif 000017
【図１７】
0003641547.tif 000018
【図１８】
0003641547.tif 000019
【図１９】
0003641547.tif 000020
【図２０】
0003641547.tif 000021
【図２１】
0003641547.tif 000022
【図２２】
0003641547.tif 000023
【図２３】
0003641547.tif 000024
【図２４】
0003641547.tif 000025
【図２５】
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