(57)【特許請求の範囲】
【請求項１】
磁気抵抗効果を示す複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイの一部分に配置され、前記メモリセルの読み出し時に参照すべきデータを記憶する複数の参照セルと、
前記メモリセルアレイの各行に配置されたワード線と、
前記メモリセルアレイの各列に配置されたビット線と、
前記ワード線を選択駆動するための行デコーダと、
前記ビット線を選択するための列デコーダと、
前記選択されたメモリセルのデータ、及び選択された前記参照セルのデータを検知するセンスアンプと、
前記センスアンプから出力されるデータを保持する第１のデータバッファと、
選択された前記メモリセルからデータを読み出した後、前記選択された参照セルのデータを反転させる制御回路と、
前記選択されたメモリセルのデータ、及び前記データが反転された参照セルのデータに応じて前記センスアンプから出力されるデータを保持する第２のデータバッファと、
前記第１、第２のデータバッファの出力データを比較し、選択セルから読み出されたデータを判別する比較器と
を具備し、
前記センスアンプは、前記選択されたメモリセルと前記参照セルから読み出された信号の差分を出力することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記メモリセルは、前記ワード線とビット線の全ての交点に配置され、前記複数の参照セルは、専用のビット線に配置されていることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項３】
前記各メモリセルは前記ワード線とビット線の交点の半分に配置され、前記参照セルは少なくとも２本の専用のワード線に接続されることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項４】
前記複数の参照セルに対応して配置され、参照セルのデータを書き換えるためのデータを保持する複数のデータレジスタをさらに具備することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項５】
前記制御回路は、選択セルの読み出しサイクル毎に前記データレジスタのデータを書き換えることを特徴とする請求項４記載の磁気ランダムアクセスメモリ。
【請求項６】
前記複数の参照セルは、パワーオン時に初期データに設定され、前記制御回路は、前記データレジスタのデータと前記参照セルのデータを初期化することを特徴とする請求項４記載の磁気ランダムアクセスメモリ。
【請求項７】
前記センスアンプは、３値のデータを出力することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項８】
前記センスアンプは、３値のデータを出力のため不感帯を設定する事を特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項９】
第１の読み出し動作により選択セルと参照セルの抵抗値の差分を検出し、
前記参照セルに反転データを書き込み、
第２の読み出し動作により前記選択セルと前記参照セルの抵抗値の差分を検出し、
前記第１の読み出し動作により検出された抵抗値の差分と、前記第２の読み出し動作により検出された抵抗値の差分との大小関係から前記選択セルに記憶されたデータを判別する
ことを特徴とする磁気ランダムアクセスメモリの読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に係り、特に参照セルを利用したメモリ情報の読み出し方式に関する。
【０００２】
【従来の技術】
ＭＲＡＭは磁気抵抗効果を利用して“１”又は“０”のデータを記憶するデバイスであり、不揮発性、高集積性、高信頼性、低消費電力性、高速動作を兼ね備えたユニバーサルなメモリデバイスの候補の１つとして開発されている。
【０００３】
磁気抵抗効果としては、主にＧＭＲ（Giant Magneto Resistive）とＴＭＲ（Tunneling Magneto Resistive)の二つが知られている。このうちＧＭＲは、二つの強磁性層に挟まれた導体の抵抗が上下の強磁性層のスピンの向きにより変化する効果を利用したものである。しかしながら、磁気抵抗値の変化の割合を示すＭＲ比は１０％程度と低い。したがって、ＧＭＲを用いたＭＲＡＭは、記憶情報の読み出し信号が小さく、読み出しマージンを確保することが困難である。このため、実用化には不適当と考えられていた。
【０００４】
一方、ＴＭＲは２枚の強磁性層である金属に挟まれた絶縁膜からなる積層構造を持ち、スピン偏極トンネル効果による磁気抵抗の変化を利用したものである。具体的には、上下の強磁性層のスピンの向きが互いに平行な場合、トンネル絶縁膜を介した２枚の磁性層間のトンネル確率が最大となり、その結果、抵抗値が最小となる。一方、スピンの向きが互いに反平行な場合、スピン偏極トンネル確率が最小となることで抵抗値が最大となる。このような２つのスピン状態を実現するため、通常上記２枚の磁性層のうち何れか一方は、その磁化の向きが固定されており、外部磁化の影響を受けないように設定されている。一般に、この磁化の向きが固定された層はピン層と呼ばれている。また、他方の磁性層は、印加された磁界の向きにより磁化の向きがピン層と平行、あるいは反平行にプログラム可能となっている。この層は、一般にフリー層と呼ばれ、情報を記憶する役割を担っている。ＴＭＲの場合、抵抗変化率としてのＭＲ比は、現在では５０％を超えるものも得られており、ＭＲＡＭ開発の主流になりつつある。
【０００５】
ＴＭＲを用いたＭＲＡＭの書き込みは、前記フリー層の磁化の向きを反転させる。このため、各メモリセルに直交して通過するビット線及びワード線に一定以上の電流を流し、この電流により発生する合成磁界の大きさによりフリー層の磁化の向きが制御される。
【０００６】
一方、メモリセルに記憶されたデータの読み出しは、選択されたビットに相当するＴＭＲの２枚の磁性層間に電圧を印加し、これに流れる電流から抵抗値を読み取る方式や、選択されたＴＭＲに定電流を流し、これにより発生する２枚の磁性層間の電圧を読み出す方式などが開発されている。
【０００７】
また、具体的には、自己リファレンス読み出し法（破壊読出し法）が提案されている（特許文献１参照）。この特許文献１には、ＧＭＲを用いたＭＲＡＭの例が挙げられている。しかし、ＴＭＲにもこれと全く同様な読み出し法を適用することが可能である。この方法は、“１”又は“０”データ間で最大の読み出し信号を確保する事が可能であり、読み出しマージンを確保するために非常に有効な方法である。
【０００８】
図１４は、上記従来の自己リファレンス読み出し法のフローチャートを示している。図１４は、１ビット分の読み出しシーケンスのみ示しているが、実際のメモリにおいては、システム側から要求のあった任意のビット分の情報が読み出される。この読み出しシーケンスにおいて、先ず、ワード線及びビット線が適宜活性化され、選択されたセルの抵抗値が読み出される。この読み出し結果はデータバッファＡに保持される（第１の読み出し）（Ｓ１）。次に、例えば選択セルにデータ“１”が書き込まれる（第１の書き込み）（Ｓ２）。その後、再度選択セルの抵抗値が読み出され、その情報がデータバッファＢに保持される（第２の読み出し）（Ｓ３）。この状態において、データバッファＡとＢの値が等しいか否かが判断される（Ｓ４）。第１の書き込み動作においてデータ“１”を書いていることを利用して、データバッファＡとＢの値が等しい場合、選択セルから読み出したデータが“１”であると判断される（Ｓ５）。また、データバッファＡとＢの値が異なる場合、選択セルから読み出したデータが“０”であると判断される（Ｓ６）。
【０００９】
図１４に示すシーケンスによれば、選択セルは読み出し前の記憶情報に関わらず、常にデータ“１”が書かれた状態となっている。すなわち、読み出し前のデータが破壊されていることがある。これが、破壊読出し法と言われる所以である。選択セルから読み出されたデータが“０”と判断された場合、第１の書き込み動作により選択セルのデータは“０”から“１”に書き変えられている。このため、この選択セルにデータ“０”を書き戻す作業（第２の書き込み）が必要となる（Ｓ７）。
【００１０】
【特許文献１】
米国特許第６，１３４，１３８号明細書
【００１１】
【発明が解決しようとする課題】
このように、上記破壊読出し法としての自己リファレンス読み出し法は、選択セルからデータを読み出す際、最悪で２度の読み出し動作と２度の書き込み動作の計４サイクルが必要であるため、高速アクセスが困難となる。さらに、ＭＲＡＭの場合、一般に読み出し動作に比べて書き込み動作時の消費電流が大きい。このため、読み出し時における２度の書き込み動作はチップ自身の消費電力を一層増大させることとなる。したがって、小型携帯情報端末などの市場へＭＲＡＭを導入することが困難となっている。
【００１２】
本発明は、上記課題を解決するためになされたものであり、その目的は、破壊読出し法に比べて読み出しマージンを犠牲にすることなく、読み出し速度の高速化、及び低消費電力化が可能な磁気ランダムアクセスメモリとその読み出し方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリの態様は、磁気抵抗効果を示す複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイの一部分に配置され、前記メモリセルの読み出し時に参照すべきデータを記憶する複数の参照セルと、前記メモリセルアレイの各行に配置されたワード線と、前記メモリセルアレイの各列に配置されたビット線と、前記ワード線を選択駆動するための行デコーダと、前記ビット線を選択するための列デコーダと、前記選択されたメモリセルのデータ、及び選択された前記参照セルのデータを検知するセンスアンプと、前記センスアンプから出力されるデータを保持する第１のデータバッファと、選択された前記メモリセルからデータを読み出した後、前記選択された参照セルのデータを反転させる制御回路と、前記選択されたメモリセルのデータ、及び前記データが反転された参照セルのデータに応じて前記センスアンプから出力されるデータを保持する第２のデータバッファと、前記第１、第２のデータバッファの出力データを比較し、選択セルから読み出されたデータを判別する比較器とを具備し、前記センスアンプは、前記選択されたメモリセルと前記参照セルから読み出された信号の差分を出力することを特徴とする。
【００１４】
本発明の磁気ランダムアクセスメモリの読み出し方法は、第１の読み出し動作により選択セルと参照セルの抵抗値の差分を検出し、前記参照セルに反転データを書き込み、第２の読み出し動作により前記選択セルと前記参照セルの抵抗値の差分を検出し、前記第１の読み出し動作により検出された抵抗値の差分と、前記第２の読み出し動作により検出された抵抗値の差分との大小関係から前記選択セルに記憶されたデータを判別することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
（基本原理）
図１は、本実施形態における読み出し動作の基本原理を示すフローチャートである。先ず、始めに、選択セルと例えばデータ“０”が予め書かれた参照セルを同時に選択し、これら２つのセル間の抵抗値の差分をデータバッファＡに保持する（第１の読み出し）（Ｓ１１）。次に、参照セルに予め書かれていたデータと逆のデータ例えば“１”を書き込む（第１の書き込み）（Ｓ１２）。その後、再び選択セルとデータ“１”が書かれた参照セルを同時に選択し、これら２つのセルの抵抗値の差分をデータバッファＢに保持する（第２の読み出し）（Ｓ１３）。この状態で、データバッファＡとＢの値を比較する（Ｓ１４）。この結果、Ａ＞Ｂの場合、すなわち、参照セルに“０”が書かれた状態における、選択セルと参照セルとの抵抗値の差が、参照セルに“１”を書いた後の選択セルと参照セルとの抵抗値の差より大きい。このため、選択セルには“１”が書かれていたと判断できる（Ｓ１５）。
【００１７】
一方、比較結果がＡ＜Ｂである場合、すなわち、参照セルに“０”が書かれた状態における、選択セルと参照セルとの抵抗値の差が、参照セルに“１”を書いた後の選択セルと参照セルとの抵抗値の差より小さい。このため、選択セルには“０”が書かれていたと判断できる（Ｓ１６）。
【００１８】
ここで重要なのは、図１に示すシーケンスの中で、選択セルへの書き込みが全く行われていない点である。これは、本実施形態の読み出し方法が非破壊読み出しであることを意味する。このため、従来の破壊読出しで必要不可欠であった第２の書き込みが不要であり、従来のシーケンスで４サイクル必要であった読み出し動作が、３サイクルで完了する。この効果を見積もると、仮に読み出し動作と書き込み動作の時間が等しく、且つ書き込み時の消費電力が読み出し時の５倍と仮定すると、本実施形態の手法を採用することにより、読み出し時間で２５％の高速化、読み出し時の消費電力で４２％の低減が可能となることを意味する。
【００１９】
本実施形態は、上記従来の自己リファレンス型の破壊読出し方式と異なり、専用の参照セルを設け、この参照セルへの書き込み前及び書き込み後の抵抗値と、選択セルの抵抗値の差分から選択セルの書き込み情報を得ることができる。
【００２０】
一方、読み出しマージンに関しては、選択セルと参照セルの逆データを比較するため、ＭＲ（Magneto Resistive）比に匹敵する最大信号同士を比較していることとなる。したがって、従来の破壊読出しと同等の読み出しマージンを確保できる。
【００２１】
（第１の実施形態）
図２は、本発明の第１の実施形態に関わるＭＲＡＭを示している。メモリセルアレイ１１は、例えばＴＭＲを基本要素とする複数個のメモリセルＭＣがマトリクス状に配置されている。これらメモリセルＭＣはそれぞれワード線ＷＬ及びビット線ＢＬに接続されている。各ワード線ＷＬの一端部は、ロウデコーダ１２に接続され、各ワード線ＷＬの他端部はＸライトドライバ１３に接続されている。このＸライトドライバ１３はワード線ＷＬに電流を流すことにより、Ｘ軸方向の電流磁場を発生させる。
【００２２】
メモリセルアレイ１１の例えばＸライトドライバ１３に最も近接した一列は、非破壊読み出しを実現する上で重要な役割を果たす参照セルＲＣとされている。これら参照セルＲＣは専用のビット線に接続されている。
【００２３】
また、Ｘライトドライバ１３には、参照セル用のデータレジスタ１４が参照セルＲＣと同数配置されている。これらデータレジスタ１４は、参照セルに現在書き込まれたデータを保持している。これらデータレジスタ１４は、後述するように、参照セルのデータが１回の読み出しサイクルで必ず反転するため、参照セルの現状の書き込みデータが何れの状態にあるかを明示するために必要となる。
【００２４】
仮に、参照セル用のデータレジスタが存在しない場合、同一参照セルを使用した他のメモリセルの読み出し時に、第１の書き込み動作の際に参照セルへ書くべき情報が不明確となり、読み出し動作が不可能となる。読み出しサイクルの最初に、毎回参照セルへ初期状態であるデータ“０”を書き込むことにより、データレジスタを省略することも可能である。しかし、この場合、書き込み動作が必ず２回必要となり、従来の破壊読出しに比べて高速性、低消費電力性のメリットがなくなってしまう。これに対して、データレジスタを用いることにより、書き込み回数を削減して高速動作、低消費電力を実現できる。データレジスタ１４に保持されているデータは、各読み出し動作の最後で反転される。
【００２５】
一方、各ビット線ＢＬの両端部は、Ｙライトドライバ／シンカ１５Ａ、１５Ｂにそれぞれ接続されている。これらＹライトドライバ／シンカ１５Ａ、１５Ｂは、ビット線ＢＬに電流を流す事によりＹ軸方向の電流磁場を発生させる。Ｙライトドライバ／シンカ１５Ａ、１５Ｂがビット線ＢＬの両端に配置されている理由は、ビット線の電流の向きを２方向に可変とすることにより、フリー層の磁化の向きをピン層に対して平行あるいは反平行状態の何れかに制御するためである。
【００２６】
前記Ｙライトドライバ／シンカ１５Ｂは、カラムゲートスイッチ１６を介してカラムデコーダ１７に接続されている。アドレスレシーバ１８は、Ｙライトドライバ／シンカ１５Ｂ、及びカラムデコーダ１７、ロウデコーダ１２、及びＸライトドライバ１３に接続されている。このアドレスレシーバ１８はアドレス信号を受け、ロウデコーダ１２、Ｘライトドライバ１３、Ｙライトドライバ／シンカ１５Ｂ、及びカラムデコーダ１７に供給する。コマンドレシーバ１９は外部から供給されるコマンド信号を受け前記アドレスレシーバ１８、及びスイッチ回路２２に供給する。データインレシーバ２０は、書き込みデータＤｉｎを受け、Ｙライトドライバ／シンカ１５Ｂ、Ｘライトドライバ１３、及びＹライトドライバ／シンカ１５Ａに供給する。
【００２７】
前記カラムスイッチ１６は、カラムデコーダ１７の出力信号に応じてメモリセルＭＣに接続されたビット線ＢＬを選択する。カラムスイッチ１６により選択されたビット線、及びＹライトドライバ／シンカ１５Ｂを介して参照セルＲＣに接続された参照セル専用のビット線はセンスアンプ２１に接続される。このセンスアンプ２１はこれらビット線の信号を検出する。このセンスアンプ２１の出力信号はコマンドレシーバ１９から供給される信号に応じて動作するスイッチ回路２２を介してデータバッファ２３Ａ、２３Ｂのいずれかに供給される。これらデータバッファ２３Ａ、２３Ｂの出力信号及びデータレジスタ１４の出力信号ＤＲは比較器２４に供給される。この比較器２４はデータレジスタ１４の出力信号に応じてデータバッファ２３Ａ、２３Ｂの信号を判定し、最終的な出力データを決定し出力する。
【００２８】
図３は、図２の動作を示すフローチャートである。
【００２９】
メモリセルＭＣのデータを読み出す際、ロウデコーダ１２により選択された１本のワード線が活性化されると、全てのビット線にセル情報（ＴＭＲ抵抗に伴う信号電流や信号電圧）が現れる。この後、カラムデコーダ１７により任意のカラムゲートスイッチ１６が選択的に導通される。この結果、１本の選択ビットと参照セル専用のビット線がセンスアンプ２１に接続される。この状態で、選択セルと参照セルの抵抗値に対応する信号がセンスアンプ２１に供給される。センスアンプ２１は、これら信号の差分を検出し、この検出結果はスイッチ回路２２を介してデータバッファ２３Ａに供給される。この結果、データバッファ２３Ａに選択セルと参照セルの抵抗値の差分が保持される（Ｓ２１）。
【００３０】
この後、データレジスタ１４に保持されているデータを参考として参照セルＲＣのデータが反転される（Ｓ２２）。すなわち、選択ワード線と参照セルＲＣ用のビット線に適切な向きと大きさの電流を流すことにより、参照セルＲＣにおけるフリー層の磁区の向きを反転させるに充分な大きさの合成磁界を発生させ、選択ワード線に接続された参照セルＲＣのみのデータを反転させる。この時、選択ワード線に接続された参照セルのみが、データレジスタ１４に保持されているデータに応じて反転される。初期状態において、このデータレジスタ１４には例えばデータ“０”が保持され、参照セルＲＣにはデータレジスタ１４のデータに応じてデータ“０”が書き込まれている。このため、参照セルのデータはデータレジスタ１４のデータ“０”に対してデータ“１”に反転される。この反転データの書き込みにおいて、Ｘライトドライバ１３はデータレジスタ１４のデータに応じてワード線を駆動する。
【００３１】
次に、再度、上述したようにして選択セルと参照セルの抵抗値が読み出され、センスアンプ２１によりこれらの差分が検出される。この検出出力信号はスイッチ回路２２を介してデータバッファ２３Ｂに供給され、データバッファ２３Ｂには、選択セルと参照セルの抵抗値の差分が保持される（Ｓ２３）。
【００３２】
次に、データバッファ２３Ａ及び２３Ｂのデータは比較器２４に供給される。この比較器２４は、データレジスタ１４から供給されるデータに基づき、データバッファ２３Ａ及び２３Ｂのデータを比較し、選択セルから読み出されたデータを判断する（Ｓ２４）。この比較器２４の出力信号Ｄｏｕｔは、チップ外へ出力される。この後、選択セルに対応するデータレジスタ１４のデータが反転される（Ｓ２５）。
【００３３】
なお、ここでは読み出し動作を中心に述べたが、データの書き込み動作は、ＭＲＡＭの一般的な書き込み動作と同一であるため省略する。
【００３４】
図４は、センスアンプ２１の一例を示している。本実施形態において、参照セルと選択セルからの情報は、並列接続された２個の差動増幅器Ａｍｐ＜０＞、Ａｍｐ＜１＞の反転入力端に供給され、これら差動増幅器Ａｍｐ＜０＞、Ａｍｐ＜１＞より２つの出力信号として取り出される。差動増幅器Ａｍｐ＜０＞の反転入力端と電源との間には、直列接続された抵抗Ｒ１、Ｒ２が接続され、Ａｍｐ＜１＞の非反転入力端と電源との間には、直列接続された抵抗Ｒ３、Ｒ４が接続されている。抵抗Ｒ１、Ｒ２の接続ノードはＡｍｐ＜１＞の反転入力端に接続され、抵抗Ｒ３、Ｒ４の接続ノードはＡｍｐ＜０＞の非反転入力端に接続されている。すなわち、差動増幅器Ａｍｐ＜０＞、Ａｍｐ＜１＞の入力端の信号は、抵抗Ｒ１〜Ｒ４により適宜電圧変換されている。このような構成とすることにより、センスアンプ２１に所定の不感帯を設定することができる。
【００３５】
図５は、センスアンプ２１に設定される不感帯を示している。参照セルと選択セルからの信号差が殆ど無い場合、差動増幅器Ａｍｐ＜０＞の出力信号ｏｕｔ＜０＞は“０”、差動増幅器Ａｍｐ＜１＞の出力信号ｏｕｔ＜１＞は“１”となる。このように不感帯を設定することにより、３値の状態＜０，０＞＜０，１＞＜１，１＞を検知する事が可能となる。
【００３６】
なお、上記不感帯の幅は、Ｒ１：Ｒ２及びＲ３：Ｒ４の抵抗比を変えることにより制御可能である。しかし、抵抗比を大きくすると、参照セルと選択セルの信号差が充分ある場合の読み出しマージンを低減させることになる。このため、通常は、Ｒ１／Ｒ２＜１、Ｒ３／Ｒ４＜１と設定するのが一般的である。
【００３７】
図６は、図４に示す差動増幅器の一例を示している。この差動増幅器は、一般的なオペアンプで実現可能である。この差動増幅器は、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）Ｗｎ１〜Ｗｎ４、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）Ｗｐ１〜Ｗｐ３により構成されている。入力信号ｖｃｍｎはＮチャネルＭＯＳトランジスタＷｎ１を定電流制御されるに充分な中間電位であり、カレントミラー回路の安定動作に寄与している。また、入力信号ｉｎ_ｔ、ｉｎ_ｃは、差動対を構成するＮＭＯＳＷｎ３、Ｗｎ４のゲートに供給される。一方、カレントミラー回路を構成するＰＭＯＳＷｐ１，Ｗｐ３の出力信号は、インバータ回路を構成するＰＭＯＳＷｐ２のゲートに供給される。このインバータ回路は、ＰＭＯＳＷｐ２と定電流負荷としてのＮＭＯＳＷｎ２により構成され、これらＰＭＯＳＷｐ２とＮＭＯＳＷｎ２の接続ノードより出力信号ｏｕｔ_ｔが出力される。
【００３８】
図７は、上記スイッチ回路２２、及びデータバッファ２３Ａ，２３Ｂの一例を示している。スイッチ回路２２は、ＮＭＯＳ２２−１、２２−２、２２−３、２２−４により構成されている。ＮＭＯＳ２２−１、２２−３は、コマンドレシーバ１９から供給される制御信号ＳＮ１により制御され、ＮＭＯＳ２２−２、２２−４はコマンドレシーバ１９から供給される制御信号ＳＮ２により制御される。データバッファ２３Ａは、ラッチ回路２３Ａ−１、２３Ａ−２により構成され、データバッファ２３Ｂは、ラッチ回路２３Ｂ−１、２３Ｂ−２により構成されている。
【００３９】
第１の読み出し動作に応じて制御信号ＳＮ１がハイレベルとされると、ＮＭＯＳ２２−１、２２−３がオンとされる。このため、センスアンプ２１から出力される信号ＯＵＴ＜０＞、＜１＞は、ラッチ回路２３Ａ−１、２３Ａ−２にそれぞれ保持される。また、第２の読み出し動作に応じて制御信号ＳＮ２がハイレベルとされると、ＮＭＯＳ２２−２、２２−４がオンとされる。このため、センスアンプ２１から出力される信号ＯＵＴ＜０＞、＜１＞は、ラッチ回路２３Ｂ−１、２３Ｂ−２にそれぞれ保持される。
【００４０】
図８は、上記比較器２４の一例を示している。この比較器２４は、第１乃至第４の論理回路２４−１〜２４−４、これら第１乃至第４の論理回路２４−１〜２４−４の出力信号により制御されるＮＭＯＳ２４−５〜２４−８、及びインバータ回路２４−９により構成されている。データレジスタ１４の出力信号ＤＲが供給される入力ノードＮ１と出力ノードＮ２の相互間にはＮＭＯＳ２４−５、２４−７が直列接続され、これらＮＭＯＳ２４−５、２４−７の直列回路にインバータ回路２４−９、ＮＭＯＳ２４−６、２４−８の直列回路が並列接続されている。
【００４１】
データバッファ２３のラッチ回路２３Ａ−１、２３Ａ−２から出力される信号ｄｂａ＜０＞＜１＞は、論理回路２４−１、２４−２にそれぞれ供給され、データバッファ２３のラッチ回路２３Ｂ−１、２３Ｂ−２から出力される信号ｄｂｂ＜０＞＜１＞は、論理回路２４−１、２４−２にそれぞれ供給される。
【００４２】
図９は、図４に示すセンスアンプ２１の出力データと比較器２４の出力データＤｏｕｔの関係を示す真理表である。図９を参照して図８に示す比較器２４の動作について説明する。
【００４３】
図３に示すシーケンスのように、参照セルへの初期書き込みデータが“０”の場合（すなわち、図７に示す参照セルの初期データが“０”の場合）、第１の読み出し動作が行なわれるとデータバッファ２３Ａのラッチ回路２３Ａ−１，２３Ａ−２には、データ＜０，１＞か＜１，１＞がラッチされる。ラッチされたデータが＜０，１＞である場合、図５に示すように、参照セルと選択セルの信号差が小さい場合である。次いで、参照セルにデータ“１”が書き込まれた後、第２の読み出し動作を行なうと、データバッファ２３Ｂのラッチ回路２３Ｂ−１，２３Ｂ−２には、データ＜０，０＞がラッチされる。
【００４４】
ラッチ回路２３Ａ−１，２３Ａ−２の出力信号ｄｂａ＜０＞＜１＞は上記のように＜０，１＞であり、ラッチ回路２３Ｂ−１，２３Ｂ−２の出力信号ｄｂｂ＜０＞＜１＞は上記のように＜０，０＞である。これら出力信号が比較器２４に供給された場合、論理回路２４−１、２４−３の出力信号がハイレベルとなり、論理回路２４−２、２４−４の出力信号がローレベルとなる。このため、ＮＭＯＳ２４−５、２４−７がオンし、ＮＭＯＳ２４−６、２４−８がオフする。このとき、データレジスタ１４の出力信号は、参照セルの読み出し初期のデータ“０”である。このデータ“０”はＮＭＯＳ２４−５、２４−７を介して出力ノードＮ２に出力データとして出力される。したがって、最終出力データは“０”となり、選択セルには“０”が書かれていたと判断できる。
【００４５】
一方、第１の読み出し動作により、データバッファ２３Ａのラッチ回路２３Ａ−１、２３Ａ−２にデータ＜１，１＞が保持された場合、図５に示すように、参照セルよりも選択セルの電圧が高い（抵抗が高い）ことを示している。次いで、参照セルにデータ“１”が書き込まれた後、第２の読み出し動作を行なうと、データバッファ２３Ｂのラッチ回路２３Ｂ−１、２３Ｂ−２に不感帯を意味するデータ＜０，１＞がラッチされる。
【００４６】
ラッチ回路２３Ａ−１，２３Ａ−２の出力信号ｄｂａ＜０＞＜１＞は上記のように＜１，１＞であり、ラッチ回路２３Ｂ−１，２３Ｂ−２の出力信号ｄｂｂ＜０＞＜１＞は上記のように＜０，１＞である。これら出力信号が比較器２４に供給された場合、論理回路２４−２、２４−４の出力信号がハイレベルとなり、論理回路２４−１、２４−３の出力信号がローレベルとなる。このため、ＮＭＯＳ２４−６、２４−８がオンし、ＮＭＯＳ２４−５、２４−７がオフする。このとき、データレジスタ１４の出力信号は、参照セルの読み出し初期のデータ“０”である。このデータ“０”はインバータ回路２４−９により反転され、ＮＭＯＳ２４−６、２４−８を介して出力ノードＮ２に出力データとして出力される。したがって、最終出力データは“１”となり、選択セルにはデータ“１”が書かれていたと判断できる。
【００４７】
また、同一番地のセル対する２回目の読み出しや、全サイクルで既に参照セルが一度アクセスされた場合、参照セルのデータが“１”に書き換えられている（すなわち、図７に示す参照セルの初期データが“１”の場合に相当する）。この場合、最終出力データが、真理値表の右側に示すように左側と反転している。すなわち、この場合、データレジスタ１４のデータが“１”となっているため、比較器２４から出力される最終出力データが、データレジスタ１４のデータが“０”の場合に対して全て反転される。
【００４８】
図１０は、図２に示すデータレジスタ１４の一例を示している。このデータレジスタ１４は、パワーオン時に初期値、例えばデータ“０”に設定され、ＭＲＡＭの読み出し動作に対応して、保持されたデータが反転される。すなわち、このデータレジスタ１４において、インバータ回路１４ａ、及びクロックドインバータ回路１４ｂはラッチ回路を構成する。ＮＭＯＳ１４ｃは、パワーオン信号ＰＷＲＯＮに応じてオンし、ラッチ回路のノードＮＢを接地電位Ｖｓｓとする。ノア回路１４ｄ、インバータ回路１４ｅはパワーオン信号ＰＷＲＯＮ又はＭＲＡＭのアクセス時に発生されるクロック信号ＣＬＫに応じてクロックドインバータ回路１４ｂを制御する。インバータ回路１４ｆはラッチ回路の出力信号を反転し、出力信号ＤＲをＸライトドライバ１３及び比較器２４に供給する。遅延回路（ＤＬ）１４ｇは、インバータ回路１４ｆの出力信号ＤＲを所定時間遅延する。ノア回路１４ｉは、インバータ回路１４ｈにより反転されたクロック信号ＣＬＫと遅延回路１４ｇの出力信号に応じてＮＭＯＳ１４ｊを制御する。このＮＭＯＳ１４ｊは、ラッチ回路を構成するクロックドインバータ回路１４ｂの入力端の電位を制御する。インバータ回路１４ｋは遅延回路１４ｇの出力信号を反転する。ノア回路１４ｌはインバータ回路１４ｋの出力信号とインバータ回路１４ｈにより反転されたクロック信号ＣＬＫに応じてＮＭＯＳ１４ｍを制御する。このＮＭＯＳ１４ｍは、ラッチ回路を構成するインバータ回路１４ａの入力端の電位を制御する。
【００４９】
図１１は、図１０に示すデータレジスタ１４の動作を示す波形図である。パワーオン信号ＰＷＲＯＮがハイレベルとなると、ＮＭＯＳ１４ｃがオンし、インバータ回路１４ａの入力端ＮＢがローレベルとなる。このため、ラッチ回路の出力信号はハイレベルとなる。この出力信号はインバータ回路１４ｆにより反転され制御信号ＤＲとして、Ｘライトドライバ１３及び比較器２４に供給される。このため、データレジスタ１４は、データ“０”に設定される。
【００５０】
この状態において、ＭＲＡＭのアクセスに応じてクロック信号ＣＬＫが発生されると、遅延回路１４ｇの出力信号とクロック信号とに応じてＮＭＯＳ１４ｊ、１４ｍが交互にオンとされ、ラッチ回路のデータが反転される。これに伴いインバータ回路１４ｆから出力される制御信号ＤＲが反転され、データレジスタ１４のデータが反転される。
【００５１】
図１２は、本発明に関わるＭＲＡＭの電源投入時のシーケンスを示したものである。電源投入時は、メモリ内部の各ノードの初期状態が確定する（Ｓ３１）。チップ内部で生成した各種発生電圧が所定値に達すると（Ｓ３２）、全ての参照セルに“０”又は“１”データが書き込まれる（Ｓ３３）。次に、図１０、図１１に示す動作により、参照セル用のデータレジスタ１４が初期化される（Ｓ３４）。この一連の作業が完了した後、通常のアクセス動作が可能となる。
【００５２】
この参照セルへの書き込みは、ユーザーサイドでパワーオンシーケンスの一環として、ロウアドレスをインクリメントしながら行う方法と、チップ内に初期書き込み用のカウンタ回路を設け、このカウンタ回路によりロウアドレスをインクリメントしながら自動的に行う事も可能である。
【００５３】
第１の実施形態によれば、メモリセルアレイ１１に選択セルと同時に選択される参照セルＲＣを設け、選択セルの読み出しの際、先ず、センスアンプ２１により選択セルと参照セルＲＣの抵抗値の差分を検出し、この後、参照セルＲＣのデータを反転させ、さらに、センスアンプ２１により選択セルと反転された参照セルＲＣの抵抗値の差分を検出し、これら２回の読み出し動作による検出結果を比較器２４によって比較することにより選択セルに記憶されたデータを判断している。このように、第１の実施形態によれば、データの読み出し時に参照セルのデータを変え、選択セルのデータを変えないため、従来の自己リファレンス読み出し法では不可避であった読み出し時における選択セルのデータの破壊を防止することができる。この結果、読み出し動作に必要なシーケンスは、２度の読み出し動作と１度の書き込み動作だけであるため、高速な読み出しが可能である。しかも電力消費が大きい書き込み回数が少ないため、低消費電力型のＭＲＡＭを実現できる。
【００５４】
また、参照セルに対応して設けられたデータレジスタ１４の出力信号ＤＲは比較器２４にも供給され、比較器２４はこれに基づき、データバッファ２３Ａ、２３Ｂに保持されたデータから選択セルのデータを判定している。このため、連続アクセス動作時において、比較器２４により、データバッファ２３Ａ、２３Ｂに保持されたデータから選択セルのデータを確実に判定することができる。
【００５５】
（第２の実施形態）
図１３は、第２の実施形態に係るＭＲＡＭのブロック図を示している。図１３において、図２と同一部分には同一符号を付している。第２の実施形態は、ＴＭＲを用いたメモリセルアレイの構成が第１の実施形態と異なっている。すなわち、第１の実施形態のメモリセルアレイ１１において、全てのワード線ＷＬとビット線ＢＬの交点にメモリセルＭＣ及び参照セルＲＣが配置され、参照セルＲＣ専用のビット線がメモリセルアレイ１１のＸライトドライバ１３に隣接する位置に配置されていた。
【００５６】
これに対して、第２の実施形態は、図１３に示すように、ワード線ＷＬとビット線ＢＬの交点の半分の領域にメモリセルＭＣ及び参照セルＲＣが配置されている。参照セルＲＣＡ，ＲＣＢは、行方向に配置され、参照セルＲＣ専用のワード線ＷＬがメモリセルアレイ１１のＹライトドライバ／シンカ１５Ａ、１５Ｂに隣接する両端に配置されている。
【００５７】
メモリセルＭＣ及び参照セルＲＣは、ＴＭＲにより構成されている。各ワード線ＷＬの一端部は、ロウデコーダ１２に接続され、他端部はＸライトドライバ１３に接続されている。これらワード線ＷＬはロウデコーダ１２により選択され、Ｘライトドライバ１３により選択されたワード線に電流を流すことによりＸ軸方向の電流磁場が発生される。
【００５８】
また、各ビット線ＢＬの一端部は、Ｙライトドライバ／シンカ１５Ａに接続され、他端部はＹライトドライバ／シンカ１５Ｂに接続されている。これらＹライトドライバ／シンカ１５Ａ、１５Ｂによりビット線ＢＬに電流を流すことにより、Ｙ軸方向の電流磁場が発生される。Ｙライトドライバ／シンカ１５Ａには、参照セルＲＣＡに対応した複数のデータレジスタ１４Ａが接続され、Ｙライトドライバ／シンカ１５Ｂには、参照セルＲＣＢに対応した複数のデータレジスタ１４Ｂが接続されている。これらデータレジスタ１４Ａ、１４Ｂは、第１の実施形態と同様に、パワーオン時に初期データが設定され、各読み出し動作の最後にデータが反転される。センスアンプ２１の両入力端はカラムゲートスイッチ１６に接続されている。
【００５９】
上記構成において、メモリセルＭＣのデータを読み出す際、１本のワード線が選択されると、２本の参照セル専用のワード線のうち何れか一方が活性化される。すなわち、選択セルが接続されたビット線に隣接したビット線に接続された参照セルが選択されるように参照セル専用のワード線が活性化される。このようにして、全てのビット線に選択セルのデータ（ＴＭＲ抵抗に伴う信号電流や信号電圧）及び参照セルのデータが現れる。この後、カラムデコーダ１７により任意のカラムゲートスイッチ１６が選択され、導通される。すると、１つの選択セルと１つの参照セルのデータがセンスアンプ２１へ供給される。これ以降の読み出し動作に関しては、第１の実施形態と同一であり、図３に示したシーケンスに従えば良い。
【００６０】
なお、参照セル用のデータレジスタ１４Ａ、１４Ｂは、メモリセルアレイ１１の両側に配置したが、これに限定されるものではなく、例えばメモリセルアレイ１１の片側のみに配置することも可能である。
【００６１】
上記第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００６２】
なお、第１、第２の実施形態は、同一セルアレイから１ｂｉｔのデータを読み出す場合を示している。しかし、１ｂｉｔ以上のデータを取り出す場合、複数本の参照セル専用ビット線と複数のセンスアンプを準備する事で対応可能である。
【００６３】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６４】
【発明の効果】
以上、詳述したように本発明によれば、従来の破壊読出し法に比べて読み出しマージンを犠牲にすることなく、読み出し速度の高速化、及び低消費電力化が可能な磁気ランダムアクセスメモリとその読み出し方法を提供できる。
【図面の簡単な説明】
【図１】本発明の基本原理を説明するために示すフローチャート。
【図２】本発明の第１の実施形態を示す構成図。
【図３】図２の動作を説明するために示すフローチャート。
【図４】図２に示すセンスアンプの一例を示す回路図。
【図５】図４に示すセンスアンプの動作を説明するために示す図。
【図６】図４に示す差動増幅器の一例を示す回路図。
【図７】図２に示すデータバッファの一例を示す回路図。
【図８】図２に示す比較器の一例を示す回路図。
【図９】比較器の動作を示す図。
【図１０】図２に示す制御回路の一例を示す回路図。
【図１１】図１０の動作を示す波形図。
【図１２】パワーオン時の動作を示すフローチャート。
【図１３】本発明の第２の実施形態を示す構成図。
【図１４】従来の破壊読み出し法を説明するために示すフローチャート
【符号の説明】
１１…メモリセルアレイ、１２…ロウデコーダ、１３…Ｘライトドライバ、１４、１４Ａ、１４Ｂ…参照セル用データレジスタ、１５Ａ、１５Ｂ…Ｙライトドライバ／シンカ、１６…カラムゲートスイッチ、１７…カラムデコーダ、２１…センスアンプ、２３Ａ、２３Ｂ…データバッファ、２４…比較器。
【図１】
0003704128.tif 000002
【図２】
0003704128.tif 000003
【図３】
0003704128.tif 000004
【図４】
0003704128.tif 000005
【図５】
0003704128.tif 000006
【図６】
0003704128.tif 000007
【図７】
0003704128.tif 000008
【図８】
0003704128.tif 000009
【図９】
0003704128.tif 000010
【図１０】
0003704128.tif 000011
【図１１】
0003704128.tif 000012
【図１２】
0003704128.tif 000013
【図１３】
0003704128.tif 000014
【図１４】
0003704128.tif 000015