(57)【特許請求の範囲】
【請求項１】
情報を記憶するためのメモリセルを行列状に配置してなるメモリセルアレイと、
上記メモリセルアレイの行に沿って延び、行に沿って配置された各メモリセルに接続されるワード線と、
上記メモリセルアレイの列に沿って延び、列に沿って配置された各メモリセルに接続されるビット線と、
上記メモリセルアレイのワード線に平行に配置され、上記ビット線に接続されてメモリセルに記憶された情報を増幅するための複数のセンスアンプにより構成される複数のセンスアンプ列と、
上記センスアンプ列ごとに設けられ、各センスアンプにセンスアンプ駆動信号を供給する複数のセンスアンプ駆動回路と、
複数の電源電圧を受け、出力を上記複数の電源電圧のうちのいずれか１つに切り替えて、この出力を上記センスアンプ駆動回路に電源電圧として供給する電源電圧制御回路とを備え、
上記電源電圧制御回路は、上記ビット線に沿って並ぶセンスアンプ駆動回路群（４Ａ、４Ｂ、４Ｃ）ごとに配置され、上記複数のセンスアンプ駆動回路にセンスアンプ駆動電源を供給するセンスアンプ駆動電源供給配線が上記ビット線に沿って延びていることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
上記複数の電源電位のうちの１つが内部降圧電位であり、
上記電源電圧制御回路は、低消費電力モードのときには上記内部降圧電位のみを上記センスアンプ駆動回路に供給するように構成されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２記載の半導体記憶装置において、
上記複数の電源電位のうちの１つは内部降圧電位であり、
上記ビット線とセンスアンプとの間に介設され、導通状態と非導通状態とに切り換わるスイッチングトランジスタと、
上記スイッチングトランジスタの導通状態時における所定時間の間、上記スイッチングトランジスタのゲート電位を上記内部降圧電位に保持するセンスアンプ制御回路と
をさらに備えていることを特徴とする半導体記憶装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体記憶装置において、
上記電源電圧制御回路は、上記メモリセルアレイの両側に配置されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、
上記ビット線と上記センスアンプとの間に介設され、導通状態と非導通状態とに切り換わるスイッチングトランジスタと、
上記スイッチングトランジスタのゲート電位を制御するための制御回路とを備え、
上記スイッチングトランジスタは、待機時には非導通状態であり、
上記制御回路は、上記スイッチングトランジスタの導通状態時におけるゲート電位を、第１の電源電位とした後、所定時間が経過したときに上記第１の電源電位よりも高い第２の電源電位に上昇させることを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、
上記第１の電源電位は内部降圧電位または外部電源電位であり、
上記第２の電源電位は昇圧電位であることを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
上記第１の電源電位は内部降圧電位であり、
上記第２の電源電位は外部電源電位または昇圧電位であることを特徴とする半導体記憶装置。
【請求項８】
請求項５記載の半導体記憶装置において、
上記制御回路は、接地電位，外部電源電位及び昇圧電位のうちのいずれか１つを切り替えて、上記スイッチングトランジスタのゲート電位として供給することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速でのデータ増幅が可能なデータ増幅回路とそれを用いた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、ＣＰＵの高速化とアプリケーションの高性能化、及びシステム全体の高速化が進んでいることから、主記憶メモリのデータ転送の高速化と共に、ランダムアクセスの高速化が求められている。一方で、携帯情報端末機器では長時間のバッテリー駆動を可能にするため主記憶メモリの低消費電力化が強く求められている。これまでＤＲＡＭでは、内部素子の信頼性の確保や低消費電力化のために内部降圧電源ＶＩＮＴを用いて内部素子を動作させる方式が取られてきたが、この内部降圧電源ＶＩＮＴの低電圧化によって、データ増幅、特にセンスアンプの増幅速度が遅くなり、ランダムアクセスの高速化を妨げていた。
【０００３】
これに対して、従来は以下のような方式を用いて対応してきた。
【０００４】
第１の方式は、特開平９−２０４７７７号公報に開示されている方式であって、センスアンプの増幅動作の開始時に、センスアンプの電源電圧として一時的に内部降圧電位ＶＩＮＴの代わりに外部電源電位ＶＤＤを用いる方式である。
【０００５】
これは、以下のような不具合を解消すべく提案された方式である。すなわち、センスアンプによるメモリセルからの読み出しデータを増幅する時には、多くの電流がこのセンスアンプ部において消費される。元々、センスアンプの電源電位としては低消費電力化のため内部降圧電源電位ＶＩＮＴが用いられているが、この内部降圧電源電位ＶＩＮＴの電流供給能力には限界がある。このため、上述のセンスアンプでのデータ増幅時には、電荷供給が不十分なことによる電圧降下が発生し、センスアンプのデータ増幅速度を遅くしてしまう。
【０００６】
それに対し、上記特開平９−２０４７７７号公報に開示されている方式では、図１６に示すように、各センスアンプ駆動回路の電源電位を内部高圧電源電位ＶＩＮＴと外部電源電位ＶＤＤとに切り換えるための電源電圧切り替え回路をセンスアンプブロック毎に設置して、データ増幅時に内部降圧電源電位ＶＩＮＴの代わりに電荷供給能力を充分もつ外部電源電位ＶＤＤを切り替えて供給するようにしている。この電源電位の切り替えにより、電荷供給不足によるセンスアンプのデータ増幅速度の遅れを防ぎ、高速化を実現していた。
【０００７】
第２の方式は、特開平９−３３０５９１号公報や特開平１０−１２５０６７号公報に開示されている方式であって、セルからの読み出しデータを一旦センスアンプへ取り込んだ後、このデータの増幅時にセンスアンプとビット線の間のスイッチングトランジスタ（シェアードスイッチ：ＳＳ）を完全に閉じる方式である。
【０００８】
この方式は、下記のような不具合を解消すべく提案された方式である。通常、センスアンプが選択されていない場合はシェアードスイッチのゲート電位は外部電源電位ＶＤＤでる。センスアンプの選択時に選択されたメモリセル側のシェアードスイッチのゲート電位が再書き込み電位であるワード線昇圧電位ＶＰＰに遷移し、非選択側のシェアードスイッチのゲート電位は接地電位ＶＳＳに遷移してシェアードスイッチが閉じられる。ところが、センスアンプでデータを増幅する際にシェアードスイッチが完全に開いているために、このシェアードスイッチを介して、メモリセル側のビット線の容量及び抵抗がセンスアンプに対する負荷として働き、センスアンプの増幅動作を遅らせていた。
【０００９】
これに対して、上述の特開平９−３３０５９１号公報や特開平１０−１２５０６７号公報に開示されている方式では、図１７（ａ）に示すように、ワード線が活性化されるとシェアードスイッチが開いてメモリセルからの読み出し電荷をセンスアンプへ取り込むが、その後、シェアードスイッチのゲート電位が外部電源電位ＶＤＤから接地電位ＶＳＳに下げられてシェアードスイッチが完全に閉じる。これにより、続いて行われるセンスアンプによるデータの増幅時には、シェアードスイッチを介してメモリセル側のビット線の容量及び抵抗がセンスアンプの負荷となることはなく、センスアンプのデータ増幅動作の高速化が実現できる。また、データの増幅後はシェアードスイッチのゲート電位が接地電位ＶＳＳから一気にワード線の電源電位ＶＰＰにまで上げられて、再書き込みが行なわれる。
【００１０】
第３の方式は、論文［ISSCC-1997 DIGEST OF TECHNICAL PAPER P.66-67］に開示されている方式であって、センスアンプによるデータ増幅時におけるシェアードスイッチのゲート電位を、メモリセルからの微小読み出し電荷がセンスアンプに取り込まれるために必要かつ最低のレベルに低く抑える方式である。
【００１１】
この方式では、図１７（ｂ）に示すように、センスアンプが選択されていない場合にはシェアードスイッチのゲート電位を接地電位ＶＳＳにして、シェアードスイッチを閉じることによりセンスアンプ側のビット線とメモリセル側のビット線とを完全に分離させる。また、この時のセンスアンプ側のビット線プリチャージ電位をメモリセル側のビット線プリチャージ電位よりも高い電位に設定しておく。センスアンプの選択時には、シェアードスイッチのゲート電位をメモリセルからの読み出し電荷がセンスアンプに取り込まれるために必要かつ最低のレベル（β＋Ｖtn）（ＶtnはＮＭＯＳトランジスタのしきい値電圧）まで上げ、この状態でセンスアンプでのデータ増幅動作を行う。メモリセルへの再書き込みの際にも、このシェアードスイッチのゲート電位は変化せず、上述のメモリセルからの読み出し電荷がセンスアンプに取り込まれるために必要かつ最低のレベルを維持する。
【００１２】
したがって、センスアンプ選択時には、センスアンプ側のビット線においてはメモリセル側のビット線に比べてそのプリチャージ電位が高いこととその容量が小さいことから、シェアードスイッチを開けて読み出し電荷をセンスアンプ内に取り込んだ際に、そのビット線対（ＢＩＴ，／ＢＩＴ）のビット線間電位差が先の読み出し時に比べて大きくなる（Ｌｏｗ側の電位が降下してＨｉ側との電位差が大きくなる）。これにより、センスアンプによるデータ増幅時にシェアードスイッチからメモリセル側のビット線の容量及び抵抗に起因するセンスアンプの負荷を低減することと、増幅動作の開始時の対をなすビット線間の電位差を大きくすることとにより、センスアンプのデータ増幅の高速化を実現しようとしていた。
【００１３】
第４の方式は、センスアンプ起動のタイミング設定遅延素子として、容量を接続したインバータ・チェーンを使用する方式である。
【００１４】
これは、図１８に示すように、センスアンプの起動・停止タイミングの遅延特性を、ワード線の起動からこのワード線の立ち上がり，立ち下がり時間のＲＣ遅延特性に合わせるために、センスアンプの起動・停止タイミングの遅延時間の設定を、容量を接続したインバータ・チェーンをその遅延回路として使用している方式である。これにより、温度変化に対応して必要とされたワード線の起動，停止タイミングに対するセンスアンプの起動・停止タイミングの余分な遅延時間を無くすことのできる回路構成になり、センスアンプの起動タイミングを早めて高速化を実現しようとしていた。
【００１５】
【発明が解決しようとする課題】
しかしながら、これら従来の方式についても、それぞれ以下のような不具合があった。
【００１６】
第１の方式については、センスアンプによるデータ増幅時の供給電荷量は増加するものの、センスアンプブロックの選択時に同時に動作するセンスアンプでの消費電荷に対して電圧切り替え回路からの供給電荷が不足する事態を招いていた。このため、センスアンプの増幅能力を充分には上げられず、データ増幅速度の高速化効果が十分得られない。
【００１７】
第２の方式については、シェアードスイッチのゲート電位を接地電位ＶＳＳへ降圧するタイミングを、メモリセルからの読み出し電荷をセンスアンプに取り込んだ後とするための調整が難しい。このタイミング設定には、電源電圧依存性、温度依存性、プロセスバラツキを考慮したタイミングマージンを加える必要が生じる。例えば電源電圧依存性については、以下の不具合がある。センスアンプの読み出しに要する時間は、電源電圧が高い場合にはそのタイミングは短くて済むが、電源電圧が低い場合にはそのタイミングは長くかかる。そのために、タイミングを低電圧時の読み出し特性に合わせて設定すると、高電圧時の読み出し時にはデータを取り込む前にシェアードスイッチが閉じてしまう。一方、タイミングを高電圧時の読み出し特性に合わせて設定すると、低電圧時の読み出し時にはデータが取り込まれてもなかなかシェアードスイッチが閉じず、これがセンスアンプの起動の遅れを生じさせる。すなわち、センスアンプの増幅動作自体の高速化は可能かもしれないが、タイミング調整を正確に行ないながら、センスアンプの起動，再書き込みを含めた動作速度を高速化するのが困難である。
【００１８】
また、再書き込み時にシェアードスイッチのゲート電位を接地電位ＶＳＳから一気にワード線の電源電位にまで昇圧させるため、その電位発生回路であるワード線昇圧電位発生回路への負担が増え、このワード線昇圧電位発生回路の電荷供給能力を上げることによる発生回路自体での消費電力の増大と、ワード線昇圧電位の変動を減らす為の容量の増加によるチップ面積の増大とを併せて招く。
【００１９】
第３の方式については、対をなすビット線間（ＢＩＴ，／ＢＩＴ）でのメモリセルからの読み出し電位差をデータ増幅時に大きくできるものの、このシェアードスイッチ電位制御方式のみではセルへの再書き込みは不十分となるため、センスアンプの構成を複雑なものにする必要がある。具体的には、Ｈｉ側データのレベルを十分あげるためのＰ型ＭＯＳトランジスタをシェアードスイッチのビット線側に設置する必要がある。しかしながら、この構成を採ると、通常のセンスアンプに比べて，Ｐ型ＭＯＳトランジスタが２つ多くなり、ウェルの分離を考慮するとセンスアンプ自体の面積増加を招くとともに構造も複雑となる。また、メモリセルデータを反転させる場合、シェアードスイッチを間に挟みながら、このＰ型ＭＯＳトランジスタを介してビット線間の電位差を取り込むデータに従って反転しなければならないので、異なるデータをメモリセルに書き込む動作の速度に遅れを生じる。
【００２０】
第４の方式については、センスアンプの起動・停止タイミングの設定には、外部電源電圧の変化及びプロセスバラツキに対するセンスアンプ起動信号発生回路の遅延特性とワード線の起動からワード線の立ち上がりまでの時間、および、ワード線の停止から立ち下がりまでの時間の遅延特性の違いを考慮しなくてはならないため、ワード線の起動・停止のタイミングに対するセンスアンプの起動・停止のタイミングにマージンを持たせる必要性が生じ、センスアンプの起動タイミングに遅れを生じてしまう。
【００２１】
本発明の主たる目的は、低電圧化，低消費電力化，小型化の要請に反することなく、読み出し動作速度の向上を図ることにある。
【００２２】
より具体的には、センスアンプによるメモリセルのデータを増幅時に十分な電荷を供給すること、シェアードスイッチのゲート電位の電位切り替え制御を簡素化しながらデータ増幅時のセンスアンプの負荷を減らすこと、再書き込み時のワード線電位発生回路の負担を低減させ、あるいはメモリセルへの書き込み電位を十分確保しながらセンスアンプ起動・停止のタイミングをワード線の起動・停止の動作タイミングに合わせることなどを可能とする半導体記憶装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の半導体記憶装置は、情報を記憶するためのメモリセルを行列状に配置してなるメモリセルアレイと、上記メモリセルアレイの行に沿って延び、行に沿って配置された各メモリセルに接続されるワード線と、上記メモリセルアレイの列に沿って延び、列に沿って配置された各メモリセルに接続されるビット線と、上記メモリセルアレイのワード線に平行に配置され、上記ビット線に接続されてメモリセルに記憶された情報を増幅するための複数のセンスアンプにより構成される複数のセンスアンプ列と、上記センスアンプ列ごとに設けられ、各センスアンプにセンスアンプ駆動信号を供給する複数のセンスアンプ駆動回路と、複数の電源電圧を受け、出力を上記複数の電源電圧のうちのいずれか１つに切り替えて、この出力を上記センスアンプ駆動回路に電源電圧として供給する電源電圧制御回路とを備え、上記電源電圧制御回路は、上記ビット線に沿って並ぶセンスアンプ駆動回路群（４Ａ、４Ｂ、４Ｃ）ごとに配置され、上記複数のセンスアンプ駆動回路にセンスアンプ駆動電源を供給するセンスアンプ駆動電源供給配線が上記ビット線に沿って延びている。
【００２４】
これにより、同時に動作する複数のセンスアンプ駆動回路群に、それぞれ個別の電源電圧制御回路が接続されることになるので、各センスアンプへの電荷供給能力が向上する。これは、同時に動作するセンスアンプ数が少ないビット線方向に並ぶセンスアンプ駆動回路ごとに電源電圧制御回路が設けられているので、１つの電源電圧制御回路により供給するセンスアンプ数の低減により、メモリセルデータの増幅時にセンスアンプに十分な電荷供給を行うことができる。
【００２５】
上記第１の半導体記憶装置において、上記複数の電源電位のうちの１つを内部降圧電位とし、上記電源電圧制御回路を、低消費電力モードのときには上記内部降圧電位のみを上記センスアンプ駆動回路に供給するように構成することにより、低消費電力モード時の動作（例えばＣＢＲリフレッシュ，セルフリフレッシュなど）における消費電力が低減される。
【００２６】
上記第１の半導体記憶装置において、上記複数の電源電位のうちの１つは内部降圧電位であり、上記ビット線とセンスアンプとの間に介設され、導通状態と非導通状態とに切り換わるスイッチングトランジスタと、上記スイッチングトランジスタの導通状態時における所定時間の間、上記スイッチングトランジスタのゲート電位を上記内部降圧電位に保持するセンスアンプ制御回路とをさらに備えることができる。
【００２７】
これにより、センスアンプ制御回路によってセンスアンプの電源電圧がデータ増幅のために外部電源電位に切り替えられても、スイッチングトランジスタのゲート電位は内部降圧電位程度に抑えられるので、スイッチングトランジスタを挟むメモリセル側のビット線は外部電源電位まで昇圧されることなく内部降圧電源電位以下に抑えられることになる。
【００２８】
上記第１の半導体記憶装置において、上記電源電圧制御回路を、上記メモリセルアレイの両側に配置することにより、同時に活性化されるワード線の数が多い場合にも電荷供給能力が高く維持される。
【００５１】
【発明の実施の形態】
以下、本発明の実施形態について説明するが、以下の各実施形態における半導体記憶装置は、具体的にはいわゆるＤＲＡＭとして機能するものである。
【００５２】
（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。
【００５３】
−構成−
図１は、本実施形態に係る半導体記憶装置の概略構成を示す回路図である。
【００５４】
図１に示すように、本発明の第１の実施の形態の半導体記憶装置は、多数のメモリセル９をマトリックス状に配置してなるメモリセルアレイ（同図にはメモリセルアレイを分割した１つのメモリセルブロック１９のみ表示されている）と、センスアンプ５などを配設したセンスアンプブロック１０と、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃとを備えている。センスアンプブロック１０は、センスアンプ起動回路２と、センスアンプ制御回路３Ｘと、センスアンプ駆動回路４Ａ，４Ｂ，４Ｃと、多数のセンスアンプ５を配列してなるセンスアンプ列６Ａ，６Ｂとを備えている。本実施形態では、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃが電源電圧制御回路として機能する。
【００５５】
また、行方向に延びて各メモリセル９のゲート電極に接続される多数のワード線７と、列方向に延びて各メモリセル９のドレインに接続される多数のビット線８とが設けられている。メモリセル９は、メモリセルトランジスタと、メモリセルトランジスタのソースに接続されるメモリセルキャパシタとにより構成されている。センスアンプ５は、ビット線８に接続されて、メモリセルキャパシタが保持する電荷に応じてデータが”０”か”１”かを検知する。センスアンプ駆動回路４Ａ，４ｂ，４Ｃ及びセンスアンプ制御回路３Ｘは、各センスアンプ５の動作を制御するものである。また、センスアンプ起動回路２は各センスアンプ駆動回路４Ａ，４Ｂ，４Ｃの増幅動作の開始・停止を行なわせるものである。なお、メモリセルブロック１９内には、多数のメモリセルがマトリックス状に配置されており、多数のワード線７と多数のビット線８とが存在していて、各センスアンプ５は、いずれも各ビット線に接続されているが、この構造は周知のメモリセルブロックの構造であるので、それらの表示が省略されている。さらに、図中左方にも多数のメモリセルブロックと１９と、センスアンプブロックとが交互に配置されているが、図１ではそれらの表示が省略されている。
【００５６】
ここで、本実施形態に係る半導体記憶装置の特徴は、外部電源電位ＶＤＤとこれよりも低い内部降圧電源電位ＶＩＮＴとを受ける電源電圧切り替え回路１Ａ，１Ｂ，１Ｃが、各センスアンプ列５ごとに設けられているセンスアンプ駆動回路４Ａ，４Ｂ，４Ｃに対して個別に、例えば、各１個づつ設置されており、かつ、ビット線８に平行に延びる駆動電源供給配線１２ａ，１２Ｂ，１２Ｃに電源電圧切り替え回路１Ａ，１Ｂ，１Ｃが接続されている点である。つまり、一般的な常識では、センスアンプの制御はセンスアンプブロック１０単位で行なわれるのであるが、本実施形態では、複数のセンスアンプブロック１０に跨ってビット線に沿って並ぶセンスアンプ駆動回路群、例えば各センスアンプブロック１０中のセンスアンプ駆動回路４Ａのみを抜き出したセンスアンプ駆動回路群ごとに電源電圧切り替え回路１Ａを設けているのである。
【００５７】
この電源電圧切り替え回路１Ａ，１Ｂ，１Ｃは、配線１１を介して入力されるバンク選択信号Ｓbsを受けて、出力信号を外部電源電圧ＶＤＤと内部降圧電源電位ＶＰＰとに切り換えて、その出力信号を駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃを介して各センスアンプ駆動回路４Ａ，４Ｂ，４Ｃにそれぞれ供給している。駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃは電源接続配線１３により互いに接続されているが、この電源接続配線１３は必ずしも設ける必要がない。
【００５８】
センスアンプ起動回路２は、配線１４を介してアドレス選択信号Ｓasを受けたときに、当該アドレスのメモリセルデータの増幅動作を開始，停止させるセンスアンプ起動信号Ｓsaを出力し、このセンスアンプ起動信号Ｓsaは配線１５を介してセンスアンプ駆動回路４Ａ，４Ｂ，４Ｃに送り込まれる。
【００５９】
図２は、センスアンプ５内の構成と、  センスアンプ制御回路３Ｘとの接続関係を示す回路図である。同図に示すように、センスアンプ５は、ビット線８に介設されるメモリセルデータ増幅回路２４と、メモリセルデータ増幅回路２４を挟んでビット線８に介設された１対のシェアードスイッチ２５Ａ，２５Ｂ（スイッチング用ＭＯＳトランジスタ）とを備えている。各シェアードスイッチ２５Ａ，２５Ｂの各ゲートは、それぞれ配線１６Ａ，１６Ｂを介してセンスアンプ制御回路３Ｘに接続されている。つまり、図１には、センスアンプ制御回路３Ｘと各センスアンプ５との間を接続する配線１６が１本ずつしか記載されていないが、実際には１対の配線となっている。
【００６０】
センスアンプ制御回路３Ｘは、アドレス選択信号Ｓasを受け、配線１６Ａ，１６Ｂから、シェアードスイッチ２５Ａ，２５Ｂのゲート電位を制御するためのシェアードスイッチ制御信号ＳctA ，ＳctB を出力し、このシェアードスイッチ制御信号ＳctA ，ＳctB によりシェアードスイッチ２５Ａ，２５Ｂのオン・オフが制御される。すなわち、一方のシェアードスイッチ２５Ａが開くと、メモリセル９のデータがビット線８を介してメモリセルデータ増幅回路２４に取り込まれる。なお、他方のシェアードスイッチ２５Ｂが開くと、図中左方に配置されているメモリセル（図示せず）のデータがメモリセルデータ増幅器２４に取り込まれる。
【００６１】
各センスアンプ駆動回路４Ａ，４Ｂ，４Ｃは、駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃを介して供給される外部電源ＶＤＤ又は内部降圧電位ＶＩＮＴと、センスアンプ起動信号Ｓsaとを受けて、センスアンプ駆動信号Ｓsdを出力し、このセンスアンプ駆動信号Ｓsdがセンスアンプ電源電位配線１７を介して各センスアンプ列６Ａ，６Ｂ内のセンスアンプ５に供給されている。
【００６２】
なお、バンク選択信号Ｓbsは、ＣＢＲリフレッシュ動作，セルフフレッシュ動作などの低消費電力モードと外部アクセス動作モードとについて、その活性化を区別するための信号とすることもある。
【００６３】
−回路動作−
次に、以上のような構成の半導体記憶装置の動作について説明する。
【００６４】
まず、あるメモリセル９の選択動作時には、バンク選択信号Ｓbsによって、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃの出力が待機時の内部降圧電源電位ＶＩＮＴから外部電源電位ＶＤＤへと切り替えられる。これと並行して、メモリセルブロック１９を挟んで選択されたセンスアンプブロック１０においては、シェアードスイッチ２５Ａ（又は２５Ｂ）のゲート電位を制御するシェアードスイッチ制御信号ＳctA （又はＳctB ）が活性化されて、ビット線８上に読み出されたメモリセルデータがセンスアンプ５に取り込まれる。メモリセルデータが取り込まれた後にセンスアンプ起動信号Ｓsaが活性化され、センスアンプ駆動回路４Ａ，４Ｂ，４Ｃが動作を開始する。そして、センスアンプ電源電位配線１７の電位は、ビット線プリチャージレベルから外部電源電位ＶＤＤに切り替えられ、センスアンプ５がメモリセルデータの増幅動作を行う。
【００６５】
このメモリセルデータの増幅時におけるセンスアンプ５の電源電圧の供給経路は、その配置場所によって異なる。すなわち、電源電圧がセンスアンプ駆動回路４Ａ，駆動電源供給配線１２Ａを経由して電源電圧切り替え回路１Ａから供給される経路と、電源電圧がセンスアンプ駆動回路４Ｂ，駆動電源供給配線１２Ｂを経由して電源電圧切り替え回路１Ｂから供給される経路と、電源電圧がセンスアンプ駆動回路４Ｃ，駆動電源供給配線１２Ｃを経由して電源電圧切り替え回路１Ｃから供給される経路とがある。
【００６６】
メモリセルデータの増幅後一定時間が経過すると、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃにより、駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃの電位が外部電源電位ＶＤＤから内部降圧電源電位ＶＩＮＴに戻される。このタイミングに合わせてシェアードスイッチ制御信号Ｓctの電位が上昇して、シェアードスイッチ２５Ａ（又は２５Ｂ）のゲート電位がワード線昇圧電位ＶＰＰに昇圧されると、再書き込み動作が開始される。このタイミングは、例えば上述のバンク選択信号Ｓbsが流れる配線１１に遅延回路を用いて調整することができる。
【００６７】
ここで、バンク選択信号ＳbsをＣＢＲリフレッシュ，セルフリフレッシュ動作などの低消費電力モードと外部アクセス動作モードとで切り分けて、上記電源電圧切り替え回路１Ａ，１Ｂ，１Ｃによる電源電圧切り替え動作を低消費電力動作モードのときには行なわない構成を採ることが好ましい。その理由は、センスアンプ５のアクセス時に供給電圧を高くする理由は、アクセスに要する時間を短縮するにはコラムデコーダからのアドレス選択信号が入った後速やかにデータをセンスアンプ５から取り出す必要があり、そのためにはコラムデコーダからのアドレス選択信号Ｓasが入るまでにセンスアンプ５内でデータがすばやく増幅されている必要があるからである。ところが、ＣＢＲリフレッシュ，セルフリフレッシュ動作などは外部からのアクセスとは無関係に行なわれる動作であるので、上述のような高速化を図る必要はない。したがって、ＣＢＲリフレッシュ，セルフリフレッシュなどの外部からのアクセスとは無関係の動作を低消費電力モードとし、外部アクセス動作モードについてのみセンスアンプへの供給電圧を内部降圧電位ＶＩＮＴから外部電源電圧ＶＤＤに切り替える制御を行なうようにしてもよい。
【００６８】
−効果−
以上のように、本実施形態の半導体記憶装置は、センスアンプの電源電圧供給源として、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃを、ビット線８に沿って並ぶセンスアンプ駆動回路４Ａ，４Ｂ，４Ｃのそれぞれに対して個別に設置しているので、メモリセルデータの増幅の際、センスアンプ５でのデータ増幅に必要な電荷をこれら電圧切り替え回路１Ａ，１Ｂ，１Ｃから供給することが可能となり、センスアンプ列６Ａ，６Ｂ内のセンスアンプ５が一斉起動した時に発生していたＨｉ側データ増幅に必要な電荷の供給不足を防げ、センスアンプのデータ増幅速度の高速化が図れる。
【００６９】
特に、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃからビット線８に沿って延びる駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃにより、各センスアンプ駆動回路４Ａ，４Ｂ，４Ｃを接続しているので、電荷の供給能力の向上効果が大きくなる。その理由は、ワード線７方向に沿って各センスアンプ駆動回路４Ａ，ＡＢ，ＡＣを接続する配線につながるセンスアンプの数が例えば１０００個程度であるのに対し、本実施形態のごとく、駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃによりビット線８方向に沿って各センスアンプ回路４Ａ，４Ｂ，４Ｃを接続した場合には、各駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃに接続されるセンスアンプの数はその１／９〜１／８程度に低減されるので、駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃの負荷が大幅に小さくなるからである。
【００７０】
また、ＣＢＲリフレッシュ，セルフリフレッシュ動作などの低消費電力モードつまりセンスアンプのデータ増幅動作の高速化を比較的必要としない場合には、バンク選択信号Ｓbsをこの動作モード時に発生させない制御構成にすることによって、この動作モードに限り、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃによる電源電圧の切り替え制御が行なわれないので、センスアンプ駆動回路４Ａ，４Ｂ，４Ｃへの駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃと、センスアンプ電源電位配線１７との電位変化に伴う配線の充放電を無くすことができ、ＣＢＲ電流，セルフリフレッシュ電流などを減らすことができる。
【００７１】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。
【００７２】
−構成−
本実施形態においても、第１の実施形態で説明した図２に示すセンスアンプ５及びセンスアンプ制御回路３Ｘの構成を採っている。
【００７３】
図３は、本実施形態に係るセンスアンプ制御回路３Ｘの具体的な構成を示す回路図である。図３に示すように、センスアンプ制御回路３Ｘは、シェアードスイッチ２５Ａ，２５Ｂのゲートにワード線昇圧電位ＶＰＰを供給するＰＭＯＳトランジスタ２８と、接地電位ＶＳＳおよび外部電源電位ＶＤＤ（ＶＤＤmax ＝ＶＰＰ−Ｖtn）を供給するインバータ２９と、該インバータ２９の出力をドレインに受けるＮＭＯＳトランジスタ３０と、ＮＭＯＳトランジスタ３０のゲート（ノード２）電位を供給する電源電圧ＶＰＰのインバータ３１とから構成されている。ここで、ノード１はインバータ２９の出力側とＮＭＯＳトランジスタ３０のドレインとの間のノードであり、ノード２はインバータ３１の出力側とＮＭＯＳトランジスタ３０のゲートとの間のノードであり、ノード３はＰＭＯＳトランジスタ２８のゲートに繋がるノードである。
【００７４】
−回路動作−
図４は、本実施形態に係る半導体記憶装置の読み出し動作時におけるシェアードスイッチ制御信号ＳctA ，ＳctB と、この制御信号ＳctA ，ＳctB を発生させるセンスアンプ制御回路３Ｘの動作のシーケンスを示すタイミングチャートである。
【００７５】
同図に示すように、メモリセルブロック１９のワード線が選択された時（図中のタイミングｔws）、アドレス選択信号Ｓasの立ち上がりによって、インバータ２９が駆動されると、待機時に接地電位ＶＳＳであった選択ワード線側のシェアードスイッチ２５Ａへのシェアードスイッチ制御信号ＳctA は、外部電源（電位ＶＤＤ）によって、ノード１からＮＭＯＳトランジスタ３０を介してノード１の電位で決まる値へ昇圧される。このとき、ノード３の電位はまだワード線昇圧電位ＶＰＰであるのでＰＭＯＳトランジスタ２８はオフ状態にある。また、ノード２の電位は待機時ワード線昇圧電位ＶＰＰであるので、ＮＭＯＳトランジスタ３０はオン状態にある。したがって、シェアードスイッチ２５Ａのシェアードスイッチ制御信号ＳctA は、ＶＤＤ≦ＶＰＰ−Ｖtn（ＶtnはＮＭＯＳトランジスタ３０のしきい値電圧）の場合には外部電源電位ＶＤＤに、ＶＤＤ＞ＶＰＰ−Ｖtnの場合には電位（ＶＰＰ−Ｖtn）に、それぞれ昇圧される。すなわち、外部電源電位ＶＤＤが低電圧の時にはその電位ＶＤＤまで、外部電源電位ＶＤＤが高電圧の時には電位（ＶＰＰ−Ｖtn）まで昇圧される。
【００７６】
続いて、センスアンプ起動信号Ｓsaが接地電位ＶＳＳから外部電源電位ＶＤＤに遷移すると（同図のタイミングｔrw）、ノード２の電位が接地電位ＶＳＳに、続いてノード３の電位が同じく接地電位ＶＳＳに遷移する。このとき、ＮＭＯＳトランジスタ３０はオフ状態になり、ＰＭＯＳトランジスタ２８はオン状態になる。そして、シェアードスイッチ２５Ａへのシェアードスイッチ制御信号ＳctA は、ＰＭＯＳトランジスタ２８を介してメモリセルへのデータ再書き込みのためのワード線昇圧電位ＶＰＰへと昇圧される。
【００７７】
一方、ワード線のリセット時（図中のタイミングｔwr）には、アドレス選択信号Ｓasの立ち下がりによって、ノード３の電位がワード線昇圧電位ＶＰＰに遷移し（ＰＭＯＳトランジスタ２８がオフ状態に）、続くセンスアンプ起動信号Ｓsaのリセット（外部電源電位ＶＤＤから接地電位ＶＳＳへの立ち下がり）によって、ノード２の電位がワード線昇圧電位ＶＰＰに（ＮＭＯＳトランジスタ３０がオン状態に）なるので、シェアードスイッチ２５Ａのシェアードスイッチ制御信号ＳctA は、ＮＭＯＳトランジスタ３０を介して、ノード１の電位である接地電位ＶＳＳまで降圧される。
【００７８】
なお、メモリセルへのデータ再書き込みのためのシェアードスイッチ制御信号ＳctA の昇圧タイミング（図中のタイミングｔrw）は、図４の破線に示すように、センスアンプ起動信号Ｓsaの立ち上がりよりも一定時間遅いタイミングであっても構わない。あるいは、この再書き込みのためのシェアードスイッチ制御信号ＳctA の昇圧タイミングは、アドレス選択信号Ｓasの立ち上がりから一定時間遅いタイミングに設定されていても構わない。
【００７９】
ここで、非選択側のメモリセルブロック（図２には図示されていないが、センスアンプ制御回路３Ｘの左方に存在するもの）のシェアードスイッチ２５Ｂのシェアードスイッチ制御信号ＳctB は、上記動作の間、接地電位ＶＳＳに維持されている。
【００８０】
−効果−
以上のように、本実施形態に係る半導体記憶装置では、センスアンプ５におけるメモリセルデータの増幅を行なう一定期間の間、シェアードスイッチ２５Ａのゲート電位（シェアードスイッチ制御信号ＳctA ）が外部電源電位ＶＤＤに保持されているので、特に、外部電源電位ＶＤＤの低電圧時に、センスアンプ５によりシェアードスイッチ２５Ａからメモリセル側のビット線２２に充放電するための電荷（負荷）が少なくなる。そして、この制御のために上記従来の公報の技術のごとくメモリセルデータのセンスアンプへの取り込み動作の途中でシェアードスイッチ２５Ａを閉じた状態から開く動作を行なう必要はないので、上記従来の技術のようなタイミング調整の困難を招くことはなく、センスアンプ５の起動をも含めた動作速度の高速化を図ることができる。
【００８１】
また、データの再書き込み動作時（図４のタイミングｔrw）は、すでに外部電源電位ＶＤＤ（又はＶＰＰ−Ｖtn）まで昇圧されているシェアードスイッチ２５Ａのゲート電位（シェアードスイッチ制御信号ＳctA ）をワード線昇圧電位ＶＰＰに昇圧させればよいだけであるので、ワード線昇圧電位発生回路（図示せず）が昇圧する必要のある電位差は、ワード線昇圧電位ＶＰＰと外部電源電位ＶＤＤとの差（ＶＰＰ〜ＶＤＤ）程度である。したがって、従来必要であった昇圧電位差（ＶＰＰ〜ＶＳＳ）に比べて昇圧電位差を大きく低減することが可能になり、ワード線昇圧電位発生回路の電荷供給能力を抑制することができる。よって、ワード線昇圧電位発生回路の低消費電力化と、その電荷供給能力を抑えることによる平滑容量低減によるチップ面積の縮小を図ることができる。
【００８２】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。
【００８３】
−構成−
図５は、本実施形態に係る半導体記憶装置の概略構成を示す回路図である。
【００８４】
同図に示すように、本実施形態に係る半導体記憶装置は、上記第１の実施の形態に係る半導体記憶装置の構成に加えて、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃの出力信号（駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃを介してセンスアンプ駆動回路４Ａ，４Ｂ，４Ｃに供給される電源）を外部電源電位ＶＤＤと内部降圧電位ＶＩＮＴとに切り替えるタイミングを制御するための電圧切り替えタイミング発生回路１８を備えている。本実施形態では、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃと電圧切り替えタイミング発生回路１８とにより、電源電圧制御回路が構成されている。さらに、センスアンプ制御回路３の出力信号であるシェアードスイッチ制御信号Ｓct（シェアードスイッチ制御信号ＳctA ，ＳctB ）は、センスアンプ５によるメモリセルデータの増幅時に、一定期間の間、内部降圧電源電位ＶＩＮＴとＮＭＯＳトランジスタ３０（図３参照）のしきい値電圧（Ｖtn）の電位を加算した電位（ＶＩＮＴ＋Ｖtn）を保持するように構成されている。その他の構成は上記第１の実施形態に係る半導体記憶装置の構成と同じである。
【００８５】
また、本実施形態では、電圧切り替えタイミング発生回路１８は、配線１１に接続されてバンク選択信号Ｓbsを入力信号として受けるものであるが、センスアンプ起動信号Ｓsaを出力する第１の実施の形態におけるセンスアンプ起動回路２と同一の回路構成を有している。
【００８６】
図６は、本実施形態におけるセンスアンプ制御回路３Ｙの構成を示す回路図である。
【００８７】
同図に示すように、本実施形態におけるセンスアンプ制御回路３Ｙは、上記第２の実施形態におけるセンスアンプ制御回路３Ｘの構成に加えて、ノード６の前段側に設けられたインバータ４４と、インバータ３１とＮＭＯＳトランジスタ３０との間に介設されたＮＭＯＳトランジスタ４６と、ＮＭＯＳトランジスタ４６とＮＭＯＳトランジスタ３０との間のノード５に接続される電源供給ラインに介設された２つのＮＭＯＳトランジスタ４７，４８と、電源投入時の電位を決める回路４９とを備えている。ただし、図３におけるノード１，２，３は、図６においてはノード４，５，６と表示されている。このＮＭＯＳトランジスタ４７のドレインは内部降圧電源電位ＶＩＮＴを供給する電源に接続されている。
【００８８】
−動作−
本実施形態に係る半導体記憶装置においては、メモリセルの選択動作時に、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃの電源電位切り替え動作が電圧切り替えタイミング発生回路１８によって制御される。すなわち、駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃの電位が内部降圧電位ＶＩＮＴから外部電源電位ＶＤＤへ切り替えられる電圧切り替えと、メモリセルデータの増幅から所定時間経過した後に駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃの電位が外部電源電位ＶＤＤから内部降圧電源電位ＶＩＮＴへ切り替えられる電圧切り替えとが、センスアンプ５のデータ増幅動作に合わせて行われる。
【００８９】
また、このセンスアンプ電源供給配線１２Ａ，１２Ｂ，１２Ｃの外部電源電圧ＶＤＤから内部降圧電源電位ＶＩＮＴへの電圧切り替えタイミングに合わせて、シェアードスイッチ制御信号Ｓctが電位（ＶＩＮＴ＋Ｖtn）からワード線昇圧電位ＶＰＰに昇圧され、データの再書き込み動作が行われる。
【００９０】
図７は、本実施形態に係る半導体記憶装置の読み出し動作時におけるシェアードスイッチ制御信号Ｓctと、この信号Ｓctを発生させるセンスアンプ制御回路３Ｙの動作のシーケンスを示すタイミングチャートである。
【００９１】
同図に示すように、メモリセルブロック１９のワード線が選択された時（図中のタイミングｔws）、アドレス選択信号Ｓasの立ち上がりによって、インバータ２９が駆動されると、待機時に接地電位ＶＳＳであったシェアードスイッチ制御信号Ｓctは外部電源により駆動，昇圧される。この時、ノード５は待機時ワード線昇圧電位ＶＰＰとＮＭＯＳトランジスタ３０のしきい値電圧Ｖtnの差の電位（ＶＰＰ−Ｖtn）からＮＭＯＳトランジスタ３０によるセルフブート効果によって昇圧される。しかし、ノード５の電位の最大値は、ＮＭＯＳトランジスタ４７とＮＭＯＳトランジスタ４８により、内部降圧電位ＶＩＮＴと各ＮＭＯＳトランジスタ４７，４８のしきい値電圧（いずれもＶtnとする）とを加算した電位（ＶＩＮＴ＋２×Ｖtn）に設定される。このとき、ＰＭＯＳトランジスタ２８はオフ状態にあり、ＮＭＯＳトランジスタ３０はオン状態にある。このため、シェアードスイッチ制御信号Ｓctの電圧値は、ノード４，ノード５及びＮＭＯＳトランジスタ２９によって、最大値電位（ＶＩＮＴ＋Ｖtn）に設定される。ただし、この最大値は、ノード４の外部電源電位ＶＤＤの値によって変わり、外部電源電位ＶＤＤが電位（ＶＩＮＴ＋Ｖtn）以下の場合には外部電源電位ＶＤＤになり、外部電源電圧ＶＤＤが電位（ＶＩＮＴ＋Ｖtn）以上の場合には電位（ＶＩＮＴ＋Ｖtn）になる。
【００９２】
続いて、センスアンプ起動信号Ｓsaが接地電位ＶＳＳから外部電源電位ＶＤＤに遷移すると（同図のタイミングｔrw）、ノード５の電位が接地電位ＶＳＳに、続いてノード６の電位が同じく接地電位ＶＳＳに遷移する。このとき、ＮＭＯＳトランジスタ３０はオフ状態になり、ＰＭＯＳトランジスタ２８はオン状態になる。そして、シェアードスイッチ２５Ａへのシェアードスイッチ制御信号ＳctA は、ＰＭＯＳトランジスタ２８を介してメモリセルへのデータ再書き込みのためのワード線昇圧電位ＶＰＰへと昇圧される。
【００９３】
一方、ワード線のリセット時（図中のタイミングｔwr）には、アドレス選択信号Ｓasの立ち下がりによって、ノード６の電位がワード線昇圧電位ＶＰＰに遷移し（ＰＭＯＳトランジスタ２８がオン状態に）、続くセンスアンプ起動信号Ｓsaのリセット（外部電源電位ＶＤＤから接地電位ＶＳＳへの立ち下がり）によって、ノード５の電位が電位（ＶＰＰ−Ｖtn）に（ＮＭＯＳトランジスタ３０がオン状態に）なるので、シェアードスイッチ２５Ａのシェアードスイッチ制御信号ＳctA は、ＮＭＯＳトランジスタ３０を介して、ノード４の電位である接地電位ＶＳＳまで降圧される。
【００９４】
なお、メモリセルへのデータ再書き込みのためのシェアードスイッチ制御信号Ｓctの昇圧タイミング（図中のタイミングｔrw）は、図７の破線に示すように、センスアンプ起動信号Ｓsaの立ち上がりよりも一定時間遅いタイミングであっても構わない。あるいは、この再書き込みのためのシェアードスイッチ制御信号Ｓctの昇圧タイミングは、アドレス選択信号Ｓasの立ち上がりから一定時間遅遅いタイミングに設定されていても構わない。
【００９５】
−効果−
以上のように、本実施形態の半導体記憶装置は、シェアードスイッチ制御信号Ｓctに一定期間、内部降圧電源電位ＶＩＮＴとＮＭＯＳトランジスタのしきい値電圧Ｖtnとを加算した電位（ＶＤＤ＋Ｖtn）を保持させるセンスアンプ制御回路３Ｙを設けることによって、センスアンプ５による読み出しデータの増幅時に、シェアードスイッチ２５Ａ，２５Ｂのゲート電位を電位（ＶＩＮＴ＋Ｖtn）以下に抑制しておくことができる。これにより、第１及び第２の実施形態と同様に、センスアンプ５のビット線負荷はデータ増幅の際の一定期間の間低減されるので、上述の理由により、低電圧時におけるデータ増幅動作の高速化を図ることができる。
【００９６】
加えて、本実施形態では、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃによってセンスアンプ電源電位配線１７の電位が外部電源電圧ＶＤＤに切り替わっていても、シェアードスイッチ２５Ａ，２５Ｂを挟んでセンスアンプ５に接続されるメモリセル側のビット線８の電位を外部電源電圧ＶＤＤまで過剰に昇圧させることなく内部降圧電源電位ＶＩＮＴ以下に抑えることができ、メモリセルトランジスタ９の信頼性の向上を図ることができる。
【００９７】
その場合、電圧切り替えタイミング発生回路１８の構成をセンスアンプ起動回路２と同一構成にすることにより、センスアンプ５によるデータの増幅時に、センスアンプ５でのメモリセルデータの増幅のタイミングに合わせた駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃの電位の外部電源電圧ＶＤＤから内部降圧電源電位ＶＩＮＴへの切り替えができる。そして、これにより、この駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃの電位を外部電源電圧ＶＤＤから内部降圧電源電位ＶＩＮＴに切り替えるタイミングと、シェアードスイッチ制御信号Ｓctの電位を電位（ＶＩＮＴ＋Ｖtn）からワード線昇圧電位ＶＰＰに切り替えるタイミングとを相対的に合わせるができるので、メモリセルトランジスタ９の信頼性を確保しながら再書き込み動作の高速化を図ることができる。
【００９８】
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。
【００９９】
−構成−
図８は、本実施形態に係る半導体記憶装置の概略構成を示す回路図である。本実施形態に係る半導体記憶装置は、上記第３の実施形態に係る半導体記憶装置の構成とは、上述の電源電圧切り替え回路及び電圧切り替えタイミング発生回路をメモリセルアレイ，センスアンプなどを挟んで１対設けている点が異なる。
【０１００】
すなわち、図８に示すように、メモリセルアレイ及びセンスアンプブロック１０（図５には、その一部のメモリセルブロック１９やセンスアンプブロック１０が示されている）を含むメモリセルアレイ＆センスアンプ部４１を挟んで、電源電圧切り替え回路１AT，１BT，１CT及び１AB，１BB，１CBと、電圧切り替えタイミング発生回路１８Ｔ，１８Ｂとをそれぞれ配置してなる１対の電圧切り替え部５２Ｔ，５２Ｂが設けられている。ただし、メモリセルアレイ＆センスアンプ部４１の詳細な構造は図５から容易に理解できるので、図示を省略している。そして、電源電圧切り替え回路１ATと電源電圧切り替え回路１ABとの間、電源電圧切り替え回路１BTと電源電圧切り替え回路１BBとの間、電源電圧切り替え回路１CTと電源電圧切り替え回路１CBとの間は、それぞれその出力信号をセンスアンプ駆動回路４Ａ，４Ｂ，４Ｃに供給するための駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃによって接続されている。
【０１０１】
ここで、図８には図示されていないが、電圧切り替えタイミング発生回路１８Ｔ，１８Ｂには、バンク選択信号Ｓbsがその発信源からそれぞれ電圧切り替えタイミング発生回路１８Ｔ、１８Ｂに到達する時間の差を調整するための回路が配設されている。
【０１０２】
−動作−
本実施形態においても、駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃの電圧切り替わり動作は、第３の実施形態で説明した動作と同じである。ただし、メモリセルアレイを挟んで設置された電圧切り替え部５２Ｔ，５２Ｂでは、その起動信号であるバンク選択信号Ｓbsのそれぞれの回路への到達時間の差が電圧切り替えタイミング回路１８Ｔ，１８Ｂで調整され、駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃの電位を切り替える動作は同じタイミングで行なわれる。
【０１０３】
加えて、本実施形態においても、電圧切り替えタイミング回路１８Ｔ，１８Ｂがセンスアンプ起動回路２と同じ構成をとることから、その切り替え動作はセンスアンプ５の起動，停止動作と相対的に同期した動作が行われる。
【０１０４】
−効果−
以上のように、本実施形態の半導体記憶装置は、メモリセルアレイ＆センスアンプ部４１を挟んで両側に電圧切り替えタイミング回路１８Ｔ，１８Ｂと電源電圧切り替え回路１AT〜１CT，１AB〜１CBとを設置することによって、記憶容量の増大に伴ってメモリセルアレイ当りの同時に選択されるワード線数が増えた場合でも、センスアンプによるデータ増幅時における電荷供給能力を高く維持することにより、センスアンプのデータ増幅速度の高速化を図ることができる。
【０１０５】
（第５の実施形態）
次に、本発明の第５の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。
【０１０６】
−構成−
図９は、本実施形態に係る半導体記憶装置の概略構成を示す回路図である。
【０１０７】
本実施形態に係る半導体記憶装置は、上記第１の実施形態に示す半導体記憶装置と同様の構成を有する半導体記憶装置を前提としている。ただし、図１に示す電源電圧切り替え回路１Ａ，１Ｂ，１Ｃは必ずしも備えている必要はないし、あるいは、図１に示す位置に電源電圧切り替え回路が設けられていてもよい。また、センスアンプ制御回路やセンスアンプ駆動回路は図示されていないが、一般的にはこれらの回路も設けられている。
【０１０８】
図９に示すように、本実施形態に係る半導体記憶装置は、ワード線選択信号発生回路６１と、ワード線駆動信号発生回路６２と、ワード線駆動回路６３と、センスアンプ起動回路２Ｘとを備えている。そして、本実施形態に係るセンスアンプ起動回路２Ｘは、ワード線選択信号発生回路６１と同じ回路構成をとるダミーワード線選択信号発生回路６７と、ワード線駆動信号発生回路６２と同じ回路構成をとるダミーワード線駆動信号発生回路６８と、ワード線駆動回路６３と同じ回路構成をとるダミーワード線駆動回路６９と、タイミング調整用の遅延回路７０を備えている点が特徴である。なお、図９に示すワード線選択信号発生回路６１と、ワード線駆動信号発生回路６２と、ワード線駆動回路６３とは上記各実施形態に係る半導体記憶装置にも備えられている。また、メモリセルトランジスタ６４及びメモリセルキャパシタ６５を配置したメモリセル９は図１に示すメモリセルブロック１９内に配置されているものであるし、センスアンプ５は図１に示すセンスアンプ列６Ａ，６Ｂに配置されているものであるが、ここでは、動作の理解を容易にするために孤立した状態で示している。
【０１０９】
また、７４はワード線選択信号発生回路６１の起動信号であるロウアドレス信号（ロウブロック選択信号）Ｓrbが入力される配線、７５はワード線起動信号Ｓwaが入力される配線である。さらに、図１などに示す構成と同様に、ワード線７，ビット線８，ワード線７によるメモリセルデータの読み出し及びワード線の選択停止に合わせてセンスアンプを起動停止する信号であるセンスアンプ起動信号Ｓsaが流れる配線１５などの配線が設けられている。
【０１１０】
−動作−
まず、ワード線のセット動作について説明する。
【０１１１】
ワード線起動信号Ｓwaによってワード線駆動信号発生回路６２が動作し、続いて、ロウアドレス信号Ｓrbによってワード線選択信号発生回路６１が動作し、このワード線駆動信号発生回路６２の出力信号とワード線選択信号発生回路６１の出力信号とによってワード線駆動回路６３が駆動されてメモリセル選択用ワード線７が起動される。このメモリセル選択用ワード線７の起動により、メモリセル９からメモリセルトランジスタ６４を通してビット線８に電荷が読み出される。メモリセル９から読み出された電荷は、センスアンプ起動信号Ｓsaによって起動されるセンスアンプ５によって増幅される。このワード線７のセット動作（メモリセルからの読み出し電荷がセンスアンプ５内に取り込まれる動作）完了後に、センスアンプ起動信号Ｓsaのセット動作が開始される。
【０１１２】
次に、ワード線のリセット動作について説明する。
【０１１３】
まず、ワード線起動信号Ｓwaのリセットによってワード線駆動信号発生回路６２がリセットされる。これにより、ワード線駆動回路６３を介してワード線７の電位の接地電位ＶＳＳへのリセットが開始する。続いて、ワード線起動信号Ｓwaのリセットによってワード線選択信号発生回路６１がリセットされる。このワード線７のリセット動作完了後に、センスアンプ起動信号Ｓsaのリセット動作が開始される。
【０１１４】
次に、センスアンプ起動信号Ｓsaによるセット動作について説明する。
【０１１５】
まず、メモリセル選択用ワード線７の起動時と同様に、ワード線起動信号Ｓwaによってダミーワード線駆動信号発生回路６８が動作し、続いて、ロウアドレス信号Ｓrbによってダミーワード線選択信号発生回路６７が動作して、このダミーワード線駆動信号発生回路６８の出力信号とダミーワード線選択信号発生回路６７の出力信号とによってダミーワード線駆動回路６９が起動される。そして、このダミーワード線駆動回路６９の出力信号は、遅延回路７０を介しセンスアンプ起動信号Ｓsaとして出力される。遅延回路７０は、その際にメモリセル選択用ワード線７の立ち上がりタイミングに対するセンスアンプ起動信号Ｓsaのタイミングのずれが最適になるような遅延値を有する。すなわち、ワード線７の電位が立ち上がってメモリセル９からデータが出てきたときに、センスアンプ５を動作させてデータの増幅動作を開始するように、両者のタイミングが調整されている。
【０１１６】
次に、センスアンプ起動信号Ｓsaのリセット動作について説明する。
【０１１７】
ワード線７のリセット動作が完了した後に、ワード線起動信号Ｓwaのリセットによってダミーワード線駆動信号発生回路６８がリセットされる。これにより、ダミーワード線駆動回路６９および遅延回路７０を介してセンスアンプ起動信号Ｓsaによるリセット動作が開始する。続いて、ロウアドレス信号Ｓrbのリセットによってワード線選択信号発生回路６７がリセットされる。遅延回路７０は、その際にメモリセル選択用ワード線７２の立ち下がりタイミングに対するセンスアンプ起動信号Ｓsaの立ち下がりタイミングのずれが最適になるような遅延値を有する。
【０１１８】
−効果−
以上のように、本実施形態の半導体記憶装置は、メモリセル選択用ワード線７の選択から発生、および、非選択からリセットまでの動作を制御するための回路（ワード線選択信号回路６１，ワード線駆動信号発生回路６２，ワード線駆動回路６３）と、センスアンプ起動信号Ｓsaの発生、および、リセットまでの動作を制御する回路（ダミーワード線選択信号回路６７，ダミーワード線駆動信号発生回路６８，ダミーワード線駆動回路６９）を互いに同じ回路構成にすることによって、メモリセル選択用ワード線７の電位の電源電圧依存性，温度依存性，プロセスバラツキ依存性（例えばトランジスタのゲート長のバラツキ）と、センスアンプ５の起動・停止タイミングの電源電圧依存性，温度依存性，プロセスバラツキ依存性とを合わせることができる。すなわち、ワード線７の電位とセンスアンプ起動信号Ｓsaとが電源電圧，温度などの変化に応じてそのタイミングを変化させる方向及び変化の程度がほぼ共通化されるので、これらのパラメータの変化の影響を見込んだタイミングのマージンを最小限に抑制することができ、その結果、センスアンプによるデータ増幅の高速化を図ることができる。
【０１１９】
ただし、全体としてのタイミングが各パラメータの変化によって大きく崩れなければよいので、例えば、ダミーワード線選択信号発生回路６７のみがワード線選択信号発生回路６１と同一のレイアウトを有していてもよい。また、ダミーワード線駆動信号発生回路６８がワード線駆動信号発生回路６２と同一のレイアウトを有していなくてもよい。さらに、ダミーワード線駆動回路６９がワード線駆動回路６３と同一のレイアウトを有していなくてもよい。
【０１２０】
次に、図１０は、本実施形態の変形例に係る半導体記憶装置の構成を示す回路図である。同図に示すように、センスアンプ起動回路２Ｙは、図９に示すようなダミーワード線駆動信号発生回路６８を備えておらず、ダミーワード線駆動回路６９は、ワード線選択信号発生回路６７の出力とワード線昇圧電位ＶＰＰとを受けてセンスアンプ起動信号Ｓsaを出力するように構成されている。この変形例の構成によっても、上述のような本実施形態の半導体記憶装置と同様の効果を発揮しながら回路構成の簡素化を図ることができる。
【０１２１】
なお、ここでワード線選択信号発生回路６１の起動信号とワード線起動信号Ｓwaとして、例えば冗長判定回路の出力信号である正規ワード線選択信号、あるいは、冗長ワード線選択信号を用いて、起動・停止のタイミングを共通化すれば、さらに回路構成の簡素化を図ることができる。すなわち、ワード線７の電位とセンスアンプ起動信号Ｓsaとが電源電圧，温度などの変化に応じてそのタイミングを変化させる方向及び変化の程度が共通化されるので、これらのパラメータの変化の影響を見込んだタイミングのマージンを最小限に押さえることができ、その結果、センスアンプによるデータ増幅の高速化を図ることができる。
【０１２２】
（第６の実施形態）
次に、本発明の第６の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。
【０１２３】
−構成−
図１１は本実施形態に係る半導体記憶装置のメモリセルアレイの一部を示す回路図であり、図１２は本実施形態に係る半導体記憶装置のメモリセルの構造を示す断面図である。本実施形態においても、図１に示す半導体記憶装置の構成を前提としている。ただし、図１に示す電源電圧切り替え回路１Ａ，１Ｂ，１Ｃは配置されていない。そして、すでに説明した第５の実施形態における図９又は図１０に示すワード線選択信号発生回路６１と、ワード線駆動信号発生回路６２と、ワード線駆動回路６３と、センスアンプ起動回路２とを備えていることが前提である。
【０１２４】
図１１に示すように、本実施形態に係る半導体記憶装置は、データのリードライトに使用されるメモリセル９と、各メモリセル９のメモリセルトランジスタのゲートとしても機能するメモリセル選択用ワード線７とを備えている。さらに、メモリセル９と同じ構造を有するメモリセルトランジスタ及びメモリセルキャパシタからなりデータのリードライトには通常使用されないダミーメモリセル８２と、メモリセル選択用ワード線７と同じ材料により構成され、メモリセル領域とセンスアンプ部との段差緩和のために設けられ通常メモリセル選択には使用していないダミー配線８１と、ダミー配線８１のレベルを検知するためのレベル検知回路８３とを備え、上記ダミー配線８１とレベル検知回路８３とによって、図９又は図１０に示す遅延回路７０が構成されている。レベル検知回路８３は、論理しきい値をトランジスタサイズ等の比を変えることにより設定していることを特徴としている。なお、ビット線８とダミービット線８６とを切り離すべく接地に接続された切り離し用ワード線８４が設けられている。
【０１２５】
次に、本実施形態に係る半導体記憶装置のメモリセル部の断面構造について説明する。図１２に示すように、本実施形態に係る半導体記憶装置は、メモリセル９のメモリセルトランジスタのゲート電極となるメモリセル選択用ワード線７と、切り離し用ワード線８４と、ダミーセル８２のメモリセルトランジスタのワード線となるダミー配線８１とが順に配置されている。このとき、ダミー配線８１は、メモリセルアレイの端部に、つまり、メモリセル部とセンスアンプ部の境界に設けられており、基板上のメモリセル部とセンスアンプ部との間の段差を緩和するように構成されている。
【０１２６】
−動作−
図９又は図１０に示すセンスアンプ起動回路２Ｘ（又は２Ｙ）内のダミーワード線駆動回路６９の出力信号であるセンスアンプ起動信号Ｓsaが遅延回路７０に相当する本実施形態のダミー配線８１及びレベル検知回路８３に入力されると、以下の動作が行なわれる。すなわち、メモリ選択に使用するワード線７と同じ負荷８２をもつダミー配線８１を介してレベル検知回路８３に伝わり、レベル検知回路８３からセンスアンプ起動信号Ｓsaが出力される。この時、ダミー配線８１の遅延時間を決定するＲＣ特性は、メモリセル選択用ワード線７のそれと同一の特性を持っている。また、このレベル検知回路８３にはヒステリシス特性を持たせ、論理しきい値を、ダミー配線８１の立ち上り時には（ビット線プリチャージ電位）＋（メモリセルトランジスタのしきい値電圧Ｖtn）＋（バックバイアス効果分）に、立ち下がり時には（メモリセルトランジスタのしきい値電圧ＶtnLow ）に設定している。ただし、ＶtnLow とはソース基板間電圧が小さいときのしきい値電圧である。これにより、レベル検知回路８３からは、立ち上り、立ち下がりのタイミングが、それぞれメモリセルトランジスタのゲートが開閉するタイミングに合ったセンスアンプ起動信号Ｓsaが出力される。
【０１２７】
−効果−
以上のように、本実施形態に係る半導体記憶装置は、データのリードライトに使用されるメモリセル選択用ワード線７と同じ負荷をもつダミー配線８１と、ヒステリシス特性をもつレベル検知回路８３とにより、センスアンプ起動回路２内の遅延回路７０を構成するようにしたので、センスアンプ起動信号Ｓsaの出力タイミングをメモリセル選択用ワード線７のＲＣ特性、メモリセルデータの読み出し、および、メモリセルトランジスタのゲートの開閉タイミングに合わせることが可能になり、センスアンプ５の動作のタイミングの最適化による（特に低電圧においての）センスアンプ５の増幅動作の高速化を図ることができる。
【０１２８】
また、半導体記憶装置の断面構造において、一般に、メモリセル部とセンスアンプ部との間において段差を有している。これは、メモリセルにはストレージノードや容量膜やセルプレート等のメモリセルキャパシタを構成するために必要な部材が存在するのに対し、センスアンプ部にはこのようなメモリセルキャパシタに相当する部材は存在していないからである。ここで、本実施形態のメモリセルにおいては、図１２に示すように、ダミー配線８１及びダミービット線８６をメモリセル部の端部に配置しているので、上記段差をできるだけ緩和することができる。（注：切り離し用ワード線８４を設けた効果はありませんか。）
（第７の実施形態）
次に、本発明の第７の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。
【０１２９】
−構成−
図１３は、本実施形態に係る半導体記憶装置内の遅延回路を構成する配線構造を示す平面図である。本実施形態の半導体記憶装置は、図１１に示すようなダミー配線８１と、ダミーセル８２と、レベル検知回路８３と、切り離し用ワード線８４とを有する回路と同様の回路構成を有している。
【０１３０】
すなわち、図１３に示すように、本実施形態に係る半導体記憶装置は、メモリセル選択用ワード線７と同じ材料（例えばポリシリコン）で構成されるダミー配線９１と、ダミー配線９１をゲートとするＮＭＯＳトランジスタ９２と、ダミー配線９１の信号を入力としそのレベルを検知するレベル検知回路９３と、メモリセル選択用ワード線７と同じ材料により構成され、接地電位ＶＳＳにレベルが固定された配線９４，９５とからなる遅延回路を備えたセンスアンプ起動回路を有している。また、９５はＮＭＯＳトランジスタ９２のソース・ドレインに電位を供給する配線であり、９６は配線９５とＮＭＯＳトランジスタ９２のソース・ドレインとを接続するコンタクトホールである。配線９５は、ビット線と同一の材料（例えばアルミニウム合金，ポリサイド等）により構成されており、コンタクトホール９６は、ビット線とメモリセルトランジスタのソース・ドレインとを接続するコンタクトホールと同じ開口面積及び深さを有するものである。
【０１３１】
このダミー配線９１は、メモリ選択用ワード線７とほぼ同じ厚みと幅（ゲート長）と長さとを有し、また、ＮＭＯＳトランジスタ９２は、１つの共通のメモリセル選択用ワード線７をゲートとする多数のメモリセル９のＮＭＯＳトランジスタの全チャネル領域とほぼ同じチャネル領域を有するように、蛇行して形成されている。また、ダミー配線９１は、配線９４と配線９５との間に層間絶縁膜を挟み、しかも、実際のメモリセル選択用ワード線７が非選択状態のワード線７から受ける隣接配線間容量と同等の容量を持つような距離を隔てて隣接するように形成されている。また、上述の第６の実施形態と同様に、レベル検知回路９３の論理しきい値は、（ビット線プリチャージ電位）＋（メモリセルトランジスタのしきい値電圧Ｖtn）＋（バックバイアス効果分）に設定されている。
【０１３２】
−動作−
図９又は図１０に示すセンスアンプ起動回路２Ｘ（又は２Ｙ）内のダミーワード線駆動回路６９の出力信号であるセンスアンプ起動信号Ｓsaが遅延回路７０に相当する本実施形態のダミー配線９１及びレベル検知回路９３に入力されると、以下の動作が行なわれる。すなわち、ダミー配線９１は、電位が接地電位ＶＳＳに固定されている配線９４，９５に挟まれ、かつ、メモリセル選択用ワード線７と同様のトランジスタのゲート容量を有しているので、メモリセル選択用ワード線７とほぼ同じ配線負荷を有している。そして、このダミー配線９１を介してセンスアンプ起動信号Ｓsaがレベル検知回路９３に伝わる。これにより、ダミー配線９１への入力から出力までに要する時間（遅延時間）は、実際のメモリセル選択用ワード線７と同一のＲＣ特性を有することになる。また、上述の第６の実施形態と同様に、レベル検知回路９３の論理しきい値は、（ビット線プリチャージ電位）＋（メモリセルトランジスタのしきい値電圧Ｖtn）＋（バックバイアス効果分）に設定されており、メモリセル選択用ワード線７の特性に加えてメモリセルからのデータ読み出しタイミングに合わせてセンスアンプ起動信号Ｓsaが出力される。また、このレベル検知回路９３にヒステリシス特性を持たせ、論理しきい値をダミー配線９１の立ち上り時には（ビット線プリチャージ電位）＋（メモリセルトランジスタのしきい値電圧Ｖtn）＋（バックバイアス効果分）に、立ち下がり時にはメモリセルトランジスタのしきい値電圧ＶtnLow レベルに設定することによって、立ち上り、立ち下がり両方にタイミングを合わせてセンスアンプ起動信号７３を出力させる。ただし、ＶtnLow とはソース基板間電圧が小さいときのしきい値電圧である。
【０１３３】
−効果−
以上のように、本実施形態の半導体記憶装置には、データのリードライトが行なわれるメモリセル選択用ワード線７がもつゲート容量、及び、隣接配線間容量と同等の配線負荷を持ったダミー配線９１を有する遅延回路を備えたセンスアンプ起動回路が配置されている。これによって、センスアンプ起動信号Ｓsaの出力タイミングをメモリセル選択用ワード線７のＲＣ特性、および、メモリセルデータの読み出しタイミングに合わせることが可能になり、（特に低電圧において）センスアンプ５の動作のタイミングの最適化によるセンスアンプ５の増幅動作の高速化を図ることができる。
【０１３４】
（第８の実施形態）
次に、本発明の第８の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。
【０１３５】
−構成−
図１４は、本実施形態に係る半導体記憶装置のセンスアンプ起動回路内の遅延回路の構成を示す回路図である。
【０１３６】
同図に示すように、本実施形態に係る半導体記憶装置のセンスアンプ起動回路内の遅延回路には、ＰＭＯＳトランジスタのドレインに抵抗Ｒ１をＮＭＯＳトランジスタのドレインに抵抗Ｒ２をそれぞれ挿入して構成されるインバータ素子１０１と、ソース−ドレイン間が短絡されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート同士を接続して構成されるゲート容量負荷素子１０２とを交互に複数組直列に接続した遅延素子列１００が設けられている。ただし、配線１０４からは、図９，図１０に示す起動回路２内のダミーワード線駆動回路６９の出力信号が入力される。また、この遅延素子列１００の出力のレベルを検知するレベル検知回路１０３が設けられており、上記遅延素子列１００とレベル検知回路１０３とにより、図９又は図１０に示す遅延回路７０に相当する遅延回路が構成されている。ここで、遅延素子列１００中のインバータ素子１０１及びゲート容量負荷素子１０２の電源電圧として、ワード線昇圧電位ＶＰＰの外部電源電圧ＶＤＤ依存性と同じＶＤＤ依存性を有する電源電圧である内部降圧電位ＶＩＮＴが用いられている。また、このレベル検知回路１０３の論理しきい値は、トランジスタサイズ等の比を変えることにより設定されている。
【０１３７】
−動作−
センスアンプ起動回路内のダミーワード線９１の出力信号は配線１０４から遅延素子１００を介してレベル検知回路１０３に伝わる。そのとき、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのドレインに挿入した抵抗素子Ｒ１，Ｒ２の抵抗値は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの抵抗に比べて十分大きく、また、一定値を採りうることから電荷充放電時の時間Ｔ（＝ＲＣ）は一定に保たれるので、電荷充放電能力の電源電圧依存性は小さい。つまり、抵抗としても機能するトランジスタと抵抗素子を直列に接続してなる部分の電気的抵抗については、抵抗素子の抵抗値をトランジスタの抵抗値よりも大幅に大きくしておくと、トランジスタの抵抗値の電源電圧依存性は全体の抵抗値にあまり寄与しない。そして、この抵抗素子Ｒ１，Ｒ２はポシシリコンで形成されており抵抗値の温度依存性は小さいので、インバータ素子１０１のトランジスタを含めた抵抗も温度依存性は小さい。これにより、ＰＭＯＳトランジスタ，ＮＭＯＳのトランジスタの能力の電源電圧依存性、温度依存性が起因となる遅延時間の変化は抑えられ、インバータ素子１０１の特性を電源電圧依存性、温度依存性が小さいメモリセル選択用ワード線７２のＲＣ遅延特性に合うようにしている。遅延素子列１００の遅延時間をメモリセル選択用ワード線７２の電位の立ち上がり時と立ち下がり時とで変えるには、互いに逆論理となる奇数番目のインバータ素子１０１と偶数番目のインバータ素子１０１とでメモリセル選択用ワード線７２の立ち上がり／立ち下がり時間の比に合わせて抵抗素子Ｒ１と抵抗素子Ｒ２の抵抗値の比を変えればよい。
【０１３８】
また、このレベル検知回路１０３は、第６，第７の実施形態と同様に、論理しきい値の変更とヒステリシス特性とを有している。
【０１３９】
−効果−
以上のように、本実施形態の半導体記憶装置は、第６，第７の実施形態と同様に、センスアンプ起動信号Ｓsaの出力タイミングをデータのリードライトに使用されるメモリセル選択用ワード線７のＲＣ特性、および、メモリセルデータの読み出しタイミングに合わせることが可能になり、（特に低電圧において）センスアンプ５の動作のタイミングの最適化によるセンスアンプ５の増幅動作の高速化を図ることができる。
【０１４０】
（第９の実施形態）
次に、本発明の第９の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。
【０１４１】
−構成−
図１５は、本実施形態に係る半導体記憶装置のセンスアンプ起動回路内の遅延回路（図９，図１０における遅延回路７０に相当するもの）の概略構成を示す回路図である。同図に示すように、本実施形態に係る遅延回路は、多数のインバータ素子が配列された遅延素子列１１３及び１１４と、入力信号の立ち上りエッジと立ち下がりエッジそれぞれに対してこの遅延素子列１１３，１１４の出力の一方を通過させるように切り替える論理回路部１１５と、出力レベルを内部降圧電位ＶＩＮＴから外部電源電位ＶＤＤに変更するレベルシフタ１１６とを備えている。ただし、配線１０４からは、図９，図１０に示す起動回路２内のダミーワード線駆動回路６９の出力信号が入力される。そして、遅延素子列１１３，１１４には、ＰＭＯＳトランジスタとドレインに抵抗素子Ｒ３が挿入されたＮＭＯＳトランジスタとにより構成されるインバータ素子１１１と、ドレインに抵抗素子Ｒ４が挿入されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとにより構成されるインバータ素子１１２とが交互にかつ直列に配置されている。
【０１４２】
−動作−
第６の実施形態で説明したように、メモリセル選択用ワード線７の立ち上り、立ち下がりに合わせてセンスアンプ起動回路２内のダミーワード線駆動回路６９の出力信号はＨｉレベル、Ｌｏｗレベルにそれぞれ遷移する。このとき、ワード線の立ち上がり時と立ち下がり時では、電源電圧依存性を含めて、タイミングの遅延特性が異なる。
【０１４３】
センスアンプの起動時、ダミーワード線駆動回路６９の出力信号はＨｉレベルへの遷移タイミングをワード線７の立ち上りに合わせる必要があるので、遅延素子列１１４は遅延回路としては動作させず、遅延素子列１１３のみを遅延回路として動作させる。
【０１４４】
遅延素子列１１３は、一段目のＰＭＯＳトランジスタと抵抗素子Ｒ３の接続部を出力とし、次段においてはこの逆のＮＭＯＳトランジスタと抵抗素子Ｒ４の接続部を出力とする。ここで、遅延素子列１１３においては、立ち上がり時にＨｉレベルの信号が入力される一段目のインバータ素子１１１のうちオン状態となるＮＭＯＳトランジスタのドレインに抵抗素子Ｒ３が挿入されていればよく、オフ状態となるＰＭＯＳトランジスタのドレインには電流が流れないので抵抗素子を挿入しておく必要はない。同様に、立ち上がり時にＬｏｗレベルの信号が入力される二段目のインバータ素子１１２においては、オン状態となるＰＭＯＳトランジスタのドレインにのみ抵抗素子Ｒ４を挿入しておけばよい。このような構成により、遅延素子列１１３の抵抗素子Ｒ３、Ｒ４を介して電荷の充放電を行なって信号を遅延させる。
【０１４５】
また、センスアンプの停止時、配線１０４から入力されるダミーワード線駆動回路６９の出力信号は、Ｌｏｗレベルへの遷移タイミングをワード線７の立ち下がりに合わせる必要があるので、遅延素子列１１３は遅延回路としては動作させず、遅延素子列１１４のみを遅延回路として動作させる。
【０１４６】
遅延素子列１１４は、遅延素子列１１３と同様に、一段目のインバータ素子１１１においてはＮＭＯＳトランジスタのドレインのみに抵抗素子Ｒ３が挿入され、次段のインバータ素子１１２においてはＰＭＯＳトランジスタのドレインにのみ抵抗素子Ｒ４が挿入されて構成されている。すでに説明した遅延素子列１１３と同様に、立ち下がり時に、Ｈｉレベルの信号が入力される一段目のインバータ素子１１１のＮＭＯＳトランジスタと、Ｌｏｗレベルの信号が入力される二段目のＰＭＯＳトランジスタとに抵抗素子が挿入されていればよいからである。すなわち、遅延素子列１１４の抵抗素子Ｒ３、Ｒ４を介して電荷の充放電を行なって信号を遅延させる。
【０１４７】
ここで、センスアンプ起動時の遅延素子列１１４、及び、停止時の遅延素子列１１３は、抵抗素子Ｒ３、Ｒ４を介さず入力信号を転送するので、リセットされるまでの時間は短く、次サイクルの動作への影響はない。
【０１４８】
−効果−
以上のように、本実施形態に係る半導体記憶装置は、遅延素子列を構成するインバータ素子において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのうち信号の遷移時にオン状態となるトランジスタのドレインにのみ抵抗素子を挿入し、出力ノードを、ＮＭＯＳトランジスタのドレインとＰＭＯＳトランジスタのドレインとに交互に切り替えるようにしたインバータ素子を組み合わせてなる遅延素子列１１３，１１４を有する遅延回路を形成し、ワード線の立ち上り、立ち下がりに対するセンスアンプ起動・停止のタイミングをそれぞれ個別に設定する構成を採っている。これによって、第６〜第８の実施形態と同様に、センスアンプ起動信号Ｓsaの出力タイミングを、データのリードライトに使用されるメモリセル選択用ワード線７のＲＣ特性に合わせることが可能になり、（特に低電圧においての）センスアンプの動作タイミングの最適化によってセンスアンプ増幅動作の高速化を図ることができる。加えて、同じ遅延時間を得るのに必要な抵抗素子数を低減することができ、かつ、メモリセル選択用ワード線７の立ち上がり、立ち下がり個別のタイミングの設定も容易となる。
【０１４９】
【発明の効果】
本発明の第１の半導体記憶装置によれば、センスアンプ駆動信号を供給する複数のセンスアンプ駆動回路の出力を複数種類に切り替える電源電圧制御回路を、ビット線に沿って並ぶセンスアンプ駆動回路群ごとに配置することにより、センスアンプへの電荷供給が不十分となる事態の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体記憶装置の構成を示す回路図である。
【図２】本発明の第１及び第２の実施形態におけるセンスアンプの構成を示す回路図である。
【図３】本発明の第２の実施形態におけるセンスアンプ制御回路の構成を示す回路図である。
【図４】本発明の第２の実施形態におけるセンスアンプ制御回路の動作シーケンスを示すタイミングチャート図である。
【図５】本発明の第３の実施形態における半導体記憶装置の構成を示す回路図である。
【図６】本発明の第３の実施形態におけるセンスアンプ制御回路の構成を示す回路図である。
【図７】本発明の第３の実施形態におけるセンスアンプ制御回路の動作シーケンスを示すタイミングチャート図である。
【図８】本発明の第４の実施形態における半導体記憶装置の構成を示す回路図である。
【図９】本発明の第５の実施形態における半導体記憶装置の構成を示す回路図である。
【図１０】本発明の第５の実施形態における半導体記憶装置の変形例の構成を示す回路図である。
【図１１】本発明の第６の実施形態における遅延回路を構成するダミーセル及びメモリセルアレイの一部を示す回路図である。
【図１２】本発明の第６の実施形態における半導体記憶装置のメモリセル部の断面図である。
【図１３】本発明の第７の実施形態におけるセンスアンプ起動回路内に配置される遅延回路を構成する配線構造を示す平面図である。
【図１４】本発明の第８の実施形態におけるセンスアンプ起動回路内に配置される遅延回路の構成を示す回路図である。
【図１５】本発明の第９の実施形態におけるセンスアンプ起動回路内に配置される遅延回路の構成を示す回路図である。
【図１６】センスアンプの電源電位を切り替える手段を設けた従来の半導体記憶装置の構成を示す回路図である。
【図１７】読み出し動作時にシェードスイッチをオンオフする動作を行なう従来のセンスアンプ制御回路の動作シーケンスを示すタイミングチャート図、及び読み出し動作時にシェードスイッチのゲート電位を低電位に制御する別の従来のセンスアンプ制御回路の動作シーケンスを示すタイミングチャート図である。
【図１８】インバーとチェーンを利用した従来のセンスアンプ起動信号発生用遅延回路の構成を示す回路図である。
【符号の説明】
１    電源電圧切り替え回路
２    センスアンプ起動回路
３    センスアンプ制御回路
４    センスアンプ駆動回路
５    センスアンプ
６    センスアンプ列
７    ワード線
８    ビット線
９    メモリセル
１０  センスアンプブロック
１１  バンク選択信号
１２  駆動電源供給配線
１３  電源接続線
１４〜１８  配線
１７  センスアンプ電源電位配線
１９  メモリセルブロック
Ｓas  アドレス選択信号
Ｓbs  バンク選択信号
Ｓsa  センスアンプ起動信号
Ｓct  シェアードスイッチ制御信号
【図１】
0003678331.tif 000002
【図２】
0003678331.tif 000003
【図３】
0003678331.tif 000004
【図４】
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【図５】
0003678331.tif 000006
【図６】
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【図７】
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【図８】
0003678331.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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