(57)【特許請求の範囲】
【請求項１】
半導体メモリ素子と、このメモリ素子に記憶されたデータを処理する中央演算処理素子と、半導体メモリ素子のメモリ情報の少なくとも一部を消去することにより自己破壊を行う破壊回路と、この破壊回路により自己破壊を行うための電荷を蓄積しておく少なくとも１つ以上の破壊用キャパシタと、破壊用キャパシタに電荷を蓄積する電力供給源の正極及び負極用に設けられた接続端子と、正極及び負極用の接続端子の端子間電圧を監視しその電圧低下に応じて検出信号を出力する電圧変化検出回路と、通常動作時は前記接続端子を介して電力供給源と破壊用キャパシタを接続し、電圧変化検出回路から検出信号が出力されたときは、前記接続を遮断して破壊用キャパシタと破壊回路を接続する制御回路乃至素子とを、同一半導体基板上に有すると共に、前記接続端子に接続された電力供給源を有する自己破壊型半導体装置であって、
前記電圧変化検出回路は、前記電力供給源の開放・短絡を検出する開放・短絡検出回路と、
所定の基準電圧を生成する基準電圧設定回路と、
第１、第２の２段の差動増幅回路からなり、前記開放・短絡検出回路の出力電圧と基準電圧設定回路の基準電圧とを比較し、開放・短絡検出回路の出力電圧低下を検出したとき前記検出信号を出力する差動増幅回路ブロックとを備え、各回路がＭＯＳトランジスタ回路から構成されるものであり、
前記制御回路乃至素子は、ＣＭＯＳセレクタ回路から構成されるものであることを特徴とする自己破壊型半導体装置。
【請求項２】
請求項１記載の自己破壊型半導体装置において、
前記差動増幅回路ブロックの第１の差動増幅回路は、第１、第２のｐチャネルＭＯＳトランジスタからなる第１の差動増幅部と、
この第１の差動増幅部と接続された、第１、第２のｎチャネルＭＯＳトランジスタからなる第１のカレントミラー型負荷と、
この第１のカレントミラー型負荷と接続された、パワー制御用の第３のｎチャネルＭＯＳトランジスタとを備え、
前記差動増幅回路ブロックの第２の差動増幅回路は、第３、第４のｐチャネルＭＯＳトランジスタからなる第２の差動増幅部と、
この第２の差動増幅部と接続された、第４、第５のｎチャネルＭＯＳトランジスタからなる第２のカレントミラー型負荷と、
この第２のカレントミラー型負荷と接続された、前記接続端子間短絡時のタイミング調整用の第６のｎチャネルＭＯＳトランジスタとを備え、
第１、第２のｐチャネルＭＯＳトランジスタのソース電極が、前記接続端子を介して電力供給源の高電位側と接続され、第１、第２のｐチャネルＭＯＳトランジスタのドレイン電極が、第１、第２のｎチャネルＭＯＳトランジスタのドレイン電極とそれぞれ接続され、第１のｐチャネルＭＯＳトランジスタのゲート電極に前記開放・短絡検出回路の第１の出力電圧が入力され、第２のｐチャネルＭＯＳトランジスタのゲート電極に前記基準電圧設定回路の基準電圧が入力され、第１、第２のｎチャネルＭＯＳトランジスタのソース電極が、第３のｎチャネルＭＯＳトランジスタのドレイン電極及びゲート電極と接続され、第３のｎチャネルＭＯＳトランジスタのソース電極が、前記接続端子を介して電力供給源の低電位側と接続され、
第３、第４のｐチャネルＭＯＳトランジスタのソース電極が、前記接続端子を介して電力供給源の高電位側と接続され、第３、第４のｐチャネルＭＯＳトランジスタのドレイン電極が、第４、第５のｎチャネルＭＯＳトランジスタのドレイン電極とそれぞれ接続され、第３のｐチャネルＭＯＳトランジスタのゲート電極に前記開放・短絡検出回路の第２の出力電圧が入力され、第４のｐチャネルＭＯＳトランジスタのゲート電極に第２のｐチャネルＭＯＳトランジスタと第２のｎチャネルＭＯＳトランジスタの共通ドレイン電極の電圧が入力され、第４、第５のｎチャネルＭＯＳトランジスタのソース電極が、第６のｎチャネルＭＯＳトランジスタのドレイン電極と接続され、第６のｎチャネルＭＯＳトランジスタのゲート電極が、前記接続端子を介して電力供給源の高電位側と接続され、第６のｎチャネルＭＯＳトランジスタのソース電極が、前記接続端子を介して電力供給源の低電位側と接続され、
第４のｐチャネルＭＯＳトランジスタと第５のｎチャネルＭＯＳトランジスタの共通ドレイン電極の電圧を前記検出信号として出力することを特徴とする自己破壊型半導体装置。
【請求項３】
請求項１記載の自己破壊型半導体装置において、
前記開放・短絡検出回路は、正極及び負極用の接続端子間に直列に挿入された第１、第２のキャパシタからなる接続端子間電圧分圧部と、
ソース電極が前記接続端子を介して前記電力供給源の高電位側と接続され、ドレイン電極が前記接続端子を介して前記電力供給源の低電位側と接続され、ゲート電極が第１、第２のキャパシタの接続点に接続されたｐチャネルＭＯＳトランジスタとを備え、
第１、第２のキャパシタの接続点で得られる分圧電圧を第１の出力電圧とし、第１のキャパシタと電力供給源の高電位側との接続点で得られる電圧を第２の出力電圧として出力することを特徴とする自己破壊型半導体装置。
【請求項４】
請求項１記載の自己破壊型半導体装置において、
第１、第２の２段のＣＭＯＳインバータからなり、前記差動増幅回路ブロックの検出信号と相補な信号及び前記検出信号と同相の信号を生成するデジタル出力バッファ回路ブロックを有し、
前記制御回路乃至素子は、ソース電極とドレイン電極がそれぞれ共通接続されたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのペアで構成されたトランスミッションゲートを２つ直列接続してなるＣＭＯＳセレクタ回路であり、
各トランスミッションゲートでは、ｐチャネルＭＯＳトランジスタの基板電極がドレイン電極と接続され、ｎチャネルＭＯＳトランジスタの基板電極が前記接続端子を介して電力供給源の低電位側と接続され、第１のトランスミッションゲート内のｎチャネルＭＯＳトランジスタと第２のトランスミッションゲート内のｐチャネルＭＯＳトランジスタの各ゲート電極に前記検出信号が入力され、第１のトランスミッションゲート内のｐチャネルＭＯＳトランジスタと第２のトランスミッションゲート内のｎチャネルＭＯＳトランジスタの各ゲート電極に前記検出信号と相補な信号が入力され、各トランジスタの共通接続されたドレイン電極が前記破壊用キャパシタと接続され、第１のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が高電位側の前記接続端子と接続され、第２のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が前記破壊回路と接続されることを特徴とする自己破壊型半導体装置。
【請求項５】
請求項４記載の自己破壊型半導体装置において、
前記デジタル出力バッファ回路ブロックは、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとから構成されるＣＭＯＳインバータを２段重ねることで構成され、
第１のｎチャネルＭＯＳトランジスタと第１のｐチャネルＭＯＳトランジスタのゲート電極同士が接続されると共に、ドレイン電極同士が接続され、第１のｐチャネルＭＯＳトランジスタのソース電極及び基板電極が前記接続端子を介して電力供給源の高電位側と接続され、第１のｎチャネルＭＯＳトランジスタのソース電極及び基板電極が前記接続端子を介して電力供給源の低電位側と接続され、第１のｎチャネルＭＯＳトランジスタと第１のｐチャネルＭＯＳトランジスタの共通接続されたゲート電極に前記差動増幅回路ブロックの検出信号が入力され、第１のｎチャネルＭＯＳトランジスタと第１のｐチャネルＭＯＳトランジスタの共通接続されたドレイン電極から前記検出信号と相補な信号を出力し、
第２のｎチャネルＭＯＳトランジスタと第２のｐチャネルＭＯＳトランジスタのゲート電極同士が接続されると共に、ドレイン電極同士が接続され、第２のｐチャネルＭＯＳトランジスタのソース電極及び基板電極が前記接続端子を介して電力供給源の高電位側と接続され、第２のｎチャネルＭＯＳトランジスタのソース電極及び基板電極が前記接続端子を介して電力供給源の低電位側と接続され、第２のｎチャネルＭＯＳトランジスタと第２のｐチャネルＭＯＳトランジスタの共通接続されたゲート電極に前記検出信号と相補な信号が入力され、第２のｎチャネルＭＯＳトランジスタと第２のｐチャネルＭＯＳトランジスタの共通接続されたドレイン電極から前記検出信号と同相の信号を出力することを特徴とする自己破壊型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、機密性の高い重要な情報を記憶および処理する機能を備えた半導体集積回路のメモリ内容の改ざんに対する物理的セキュリティー技術に係わり、特にＩＣ（Integrated Circuits ）カード等の薄型の半導体装置に搭載するのに適した薄型の電力供給源を不正な解析者による物理的攻撃の検知器として用いる自己破壊型半導体装置に関するものである。
【０００２】
【従来の技術】
現在、クレジットカードや電子マネーとして使用されるＩＣカードは、個人のプライバシーや金銭等の重要な情報を記憶及び処理するための種々の機能を半導体集積回路（ＩＣチップ）中に備え、このＩＣチップをプラスティックのカードに封止する構造となっている。そのため、場合によってはプラスティックカードの本体よりＩＣチップを取り出した上、ＩＣチップの表面を光学顕微鏡等で観察し、集積回路の機能、動作方式、回路方式、回路パタン、記憶データ等を不正に解析して、その内容を改ざんする者（不正な解析者、以下、アタッカと称する）が現れる可能性がある。
【０００３】
そこで、これら重要な情報を記憶し、処理するＩＣカードには、これらの不正行為を防止するための何らかの防御手段を施す必要がある。
例えば、ハイエンドクラスのＩＣカードでは、デジタルデータの改ざん防止のため、暗号を使用して信号処理するためのコプロセッサが搭載されたり、デジタルデータの不正アクセス防止のため、耐タンパ（Tamper resistance ）回路と呼ばれる不正動作防止回路を内蔵したりしている。この耐タンパ回路の例としては、周波数検知回路、温度検知回路、電源電圧検知回路等がある。
【０００４】
周波数検知回路については、アタッカがＣＰＵへのクロックを１命令ごと入れながら解析する手法をとることが考えられ、この解析を防ぐためにＣＰＵのクロックを検知する低周波検知回路が内蔵されている。
また、ＩＣチップ上の集積回路は、どんな温度でも動作するというわけではなく、必ず最適の動作温度が存在する。この動作温度以外になったときには、動作が保証できなくなるため、温度検知回路により、規格外の温度になったとき集積回路の動作を停止させるようにしている。
同様に、規格電圧以外の電圧が印加されると集積回路の動作が不安定になるため、電源電圧検知回路により、正常電圧以外の電圧になったとき集積回路が動作しないように工夫している。
【０００５】
ところで、アタッカによる不正行為には、大きく分けて、ＩＣチップを破壊して内部を解析する手法と非破壊で解析する手法の二つがある。上記の耐タンパ回路は、おもに外部接続用電極を介したＩＣチップの電気的な信号データの解析を防止するためのものが主であり、後者の非破壊で解析する手法に対する防御策といえる。他方、ＩＣチップの物理的解剖・解析に対しては、従来の構造のＩＣカードでは、それを防止することはできない。
【０００６】
図１０は、現在使用されている接触型ＩＣカード１３の概略的な構成例を示しており、同図において、（ａ）はＩＣカード１３に搭載された半導体集積回路における回路ブロック配置を示す平面図、（ｂ）はＩＣモジュール断面図、（ｃ）はＩＣモジュール搭載例を示す断面図である。
図１０（ｃ）に示すように、プラスティックよりなるＩＣカード１３には、ＩＣチップ１２とコンタクト電極基体とから構成されるＩＣモジュール１１がホットメルト接着剤３４によって搭載されている。コンタクト電極基体は、接触型ＩＣカード１３の電極に当たるコンタクトパターン３５をガラスエポキシ基板３６上に銅箔等で印刷したものである。また、ＩＣモジュール１１は、コンタクトパターン３５を形成したガラスエポキシ基板３６に、ＩＣチップ１２がダイボンディングされ、金ワイヤ３７によって、外部接続用電極パッド７と各コンタクトパターン３５とがワイヤーボンディングされた後、モールド樹脂３８により固定・封止された構造をしている。
【０００７】
図１０（ａ）に示すように、ＩＣチップ１２の上には、暗号コードや認証コードなど特に重要な情報を記憶している、複数ビットのデータの電気的な書込及び一括消去が可能な不揮発性メモリからなるデータメモリ（フラッシュメモリ、ＥＥＰＲＯＭ（Electrically Erasable and Programable ROM ）あるいは強誘電体薄膜メモリ（FRAM;Ferroelectric RAM）などで構成）１４、およびその書込・消去のための電圧昇圧回路を始めとする周辺回路１５、所定の制御プログラムが記憶された読み出し専用のプログラムメモリ（ＲＯＭなどで構成）１６、プログラムメモリ１６に記憶された制御プログラムを読み出し、この制御プログラムに応じて処理を行い、演算や不揮発性メモリ内に記憶されているデータの書換等の制御を行う中央演算処理部（ＣＰＵ）１７、一時的なデータ蓄え用のワーキングメモリとしての揮発性メモリよりなるランダムアクセスメモリ（ＲＡＭ）１８、セキュリティー認証用マイクロプロセッサ（ＭＰＵ）１９が同一半導体基板上に形成されている。そして、これらの周辺には、データバスおよび電源供給用の電極配線（図示せず）が施されている。
【０００８】
また、ＩＣカード１３とは別体のリーダ／ライタからＩＣチップ１２へ電気信号や駆動電圧を供給するために、このＩＣチップ１２の対向する２辺の端部近傍にはアルミニウム等の金属からなる合計８個の外部接続用電極パッド７が形成されている。したがって、カード表面のコンタクトパターン３５を介して、ＩＣチップ１２上の外部接続用電極パッド７によりＩＣチップ外部との電気信号のやり取りが行われる。
なお、外部からの電気信号の読み出しや書き込みの際には、認証あるいは暗号処理用のマイクロプロセッサ１９により電気信号の暗号処理が行われてセキュリティーを高めている。
【０００９】
上記のＩＣチップ１２内の特にデータメモリ１４やプログラムメモリ１６には、通信の際に必要なプロトコル、認証用の番号コード、セキュリティーに必要なパスワードなどの重要なデータが格納されている。そのため、これらのコードやデータ類、さらには半導体装置を構成している回路ブロック、回路パタンなどの情報は、ＩＣカードの偽造・改ざんを防止する観点から、アタッカによって読み出されることを阻止する必要がある。
【００１０】
しかしながら、図１０に示すような半導体装置においては、上部からの光学的観察によって回路構成ブロックを始め、機能素子回路、データメモリ１４やプログラムメモリ１６及び認証用マイクロプロセッサ１９の配置を見ることができ、その上、電子ビームを用いたプロービング測定により、メモリ素子の記憶内容を容易に読み出したり、認証用マイクロプロセッサ１９をトリガー暴走させて誤動作させ、認証プロセスそのものをスキップさせたりすることが可能であった。
【００１１】
そこで、ＩＣモジュール１１そのものを物理的に研削することによる薄型化及び上部からの光学的観察を阻止する目的も兼ねて、最近の高密度実装技術においては、ＩＣチップ１２の半導体集積回路の形成されている素子形成面側に電気的な接続を得るためのバンプ電極を形成し、ＩＣチップを裏返して外部接続用のコンタクト電極が形成された実装基板（電極基体）と接続するフリップチップ実装が頻繁に採用されている。
【００１２】
しかしながら、半導体集積回路の形成された半導体基板の裏面から、非破壊で、半導体基板表面近傍の回路を観察する手法も、故障解析技術等の要請により開発されている。この手法は、観察光源として半導体基板に吸収されにくい波長の赤外線を用いることにより、半導体基板の透明性を高めて、主に金属からなる配線パタン等を半導体基板裏面側より観察するものである。これにより、最下層のトランジスタのパタンや第一層の配線パタンを非破壊で観察することができる。したがって、フリップチップ実装方法では、チップ裏面が外側に露出するため、ＩＣチップの素子形成面側よりもむしろ裏面側からのパタン観察が容易となる。
【００１３】
そこで、上記の問題を解決する一手法として、筆者らは、薄型電力供給源を内蔵し、かつ薄型電力供給源をＩＣチップの裏面側に搭載することで、裏面からの光学的観察を阻止する自己破壊型半導体装置を提案した（特開平１１−３０６７８６号公報、特開２０００−０２２０９３号公報、特願平１０−２４３４４４号）。
このような実装構造をとる概念的理由は以下の通りである。アタッカによる物理的解析手法は多岐にわたり、その全てに対して有効な防御策を施すことは技術的にも困難が多く、またコスト的にも不合理である。より主体的な防御策としては、アタッカによる攻撃を限定させ、その限定した攻撃範囲において有効な防御策を組み込むことである。
【００１４】
すなわち、薄型電力供給源をフリップチップ実装したＩＣチップの裏面に積層実装する構造にすることで、アタッカをしてＩＣチップ解析を進めるために、どうしても薄型電力供給源を最初に取り外すように仕向ける。そして、薄型電力供給源への攻撃を検知した場合には秘密情報を確実に消去してしまう自己破壊の仕組みを予め組み込んでおくことで、アタッカが必要とする情報を与えないようにする。
【００１５】
上記に提案した自己破壊型半導体装置では、タンパ検出センサとして、積層実装した薄型電力供給源そのものを用い、その電圧変化を常時監視することとする。そして、薄型電力供給源の電力は、それと並列に接続された大容量キャパシタに蓄電することで、電力供給源が先に攻撃されて、動作不良となった場合の、破壊用電力供給源としておく。当然、電力供給源と破壊用キャパシタ、及び破壊用キャパシタと破壊回路との接続は、電圧変化検知回路からの検出信号により同時に切り替わるようになっている。
【００１６】
さて、このような自己破壊システムに要求される機能は、以下の通りである。想定されるアタッカによる攻撃は、
（１）遮蔽用の薄型電力供給源を取り外す、
（２）遮蔽用の薄型電力供給源を予め短絡させる
などの二つが考えられ、その何れが行われても、メモリが消去されなくてはならない。
【００１７】
したがって、自己破壊型半導体装置に要求される自己破壊機能は、電力供給源に対する攻撃を検知したら、メモリ内の秘密重要情報を消去することである。さらに、アタッカによる攻撃は、何時起こるか予測できず、ＩＣチップの動作保証期間の間、常にアタッカによる攻撃を監視し続ける必要がある。そこで、耐タンパ回路は、薄型電力供給源の限られた電池容量の範囲で、ＩＣチップの動作保証期間の間、常時、タンパ行為を検知し続け、かつアタッカによる攻撃を検知した場合は、直ちにメモリ内の秘密重要情報を消去しなくてはならない。
【００１８】
このような自己破壊機能を備えた自己破壊型半導体装置の基本的な回路ブロック構成図を図１１に示し、各回路がＭＯＳトランジスタ回路からなる具体的な１構成例（特願平１０−３６０６８０号にて提案済み）を図１２に示し、薄型電力供給源をＩＣチップ裏面に搭載した実装構造を図１３及び図１４に示す。図１３（ａ）は特開２０００−０２２０９３号公報で開示された自己破壊型半導体装置の配置構成例を示す下面図、図１３（ｂ）はこの自己破壊型半導体装置の断面図、図１４はフリップチップ実装の様子を示す図である。なお、図１３（ａ）は、フリップチップ実装を行う前の状態を示している。
図１３（ａ）に示すように、ＩＣチップ１２ａ上の半導体集積回路には、前述した図１０に示した本来のＩＣカード機能に必要なデータメモリ１４、プログラムメモリ１６、中央演算処理部１７、ランダムアクセスメモリ１８、認証用マイクロプロセッサ１９が形成されている。
【００１９】
本構成では、以上の構成に加えて、破壊回路２として、メモリ情報を破壊する破壊回路が付加されており、さらにＩＣチップ１２ａ上には、破壊用キャパシタ３、制御用回路乃至素子４、および電圧変化検出回路５が形成されている。そして、電圧変化検出回路５により端子電圧が常時監視されている端子１０に、薄型の電力供給源６が接続配置されている。
破壊回路２を駆動するための電源としては、ＩＣチップ１２ａ上に形成された大容量の破壊用キャパシタ３に蓄積された電荷を用いる。このキャパシタ３には、通常動作状態において、制御回路乃至素子４を介して電力供給源６が接続されており、電力供給源６の出力電圧は、電圧変化検出回路５により、常時、監視されている。
【００２０】
薄型の電力供給源６は、図１３（ｂ）に示すように、正極集電体兼端子板２１、正極２２、固体電解質２３、負極２４、負極集電体兼端子板２５の積層構造により形成され、周辺を封止材２６により熱溶着封止されている。また、正極集電体兼端子板２１と負極集電体兼端子板２５の外形寸法を異なる設計とし、金属等の導電性材料に電池端面が接触しても、外部短絡しないように構成されている。なお、通常は、正極集電体兼端子板２１を負極集電体兼端子板２５より小さめに構成している。
【００２１】
ＩＣチップ１２の裏面側に積層実装した薄型電力供給源６による裏面遮蔽効果を確実にするため、これまで、２ｎ本の接続リードを持つ薄型電力供給源の実装構造（特開２０００−０２２０９３号公報）や、あるいは接続リードをアタッカから隠すために、金属箔により電力供給源を覆うようにして、薄型電力供給源をＩＣチップ裏面側に搭載する実装構造（特願平１０−２４３４４４号）を提案してきた。
【００２２】
例えば、図１４には、予めＩＣチップ１２ａをフリップチップ実装した電極基体３２ａへ金属箔の接続リードを持つ薄型電力供給源６を実装する様子を示してある。なお、図１４のＩＣチップ１２ａに対応する自己破壊型半導体装置の下面配置構成例は図１３（ａ）に示すものと同一であり、また図１３（ｂ）は、この自己破壊型半導体装置の断面図を示している。これらの図で図１０と同等の構成には同一の符号を付してある。図１４に示す２ｎ本の接続リード２８を持つ電力供給源６の実装構造に対応して、図１３（ａ）に示すＩＣチップ１２ａには、ＩＣカードとしての動作に必要な８つの外部接続用電極パッド７（７−１〜７−８）に加え、電力供給源６ａと接続するための電極パッド１０が２ｎ個、すなわち電力供給源６ａの正極リード用にｎ個、負極リード用にｎ個追加されている。
【００２３】
また、対応する電極基体３２ａのＩＣチップ搭載面には、ＩＣチップ１２ａの外部接続用電極パッド７−１〜７−８に対応する外部接続用電極パッド６２−１〜６２−８が形成され、各電極パッド６２−１〜６２−８は、それぞれスルーホール等によってコンタクトパターン３５−１〜３５−８と接続されている。さらに、電極基体３２ａのＩＣチップ搭載面には、ＩＣチップ１２ａの２ｎ個の電力供給源接続用電極パッド１０に対応する２ｎ個（正極及び負極用にｎ個ずつ）の電力供給源接続用電極パッド６３が形成されると共に、電力供給源６の２ｎ本の接続リード２８に対応する２ｎ個（正極及び負極リード用にｎ個ずつ）の電力供給源接続用電極パッド６４が形成されている。そして、電極パッド６３の各々は、対応する電極パッド６４と配線接続されている。
【００２４】
図１３（ｂ）に示すように、電極基体３２ａのＩＣチップ搭載面全体に塗布された異方性導電接着樹脂６１を介して、ＩＣチップ１２ａが電極基体３２ａ上にフリップチップ実装される。さらに、電極基体３２ａにフリップチップ実装されたＩＣチップ１２ａの裏面に、電力供給源６が接着フィルム２０を介して搭載され、その接続リード２８と電極基体３２ａの電力供給源接続用電極パッド６４とがバンプ２７により電気的に接続される。こうして、薄型電力供給源６によるＩＣチップ１２ａの裏面遮蔽効果を備えた実装構造を実現することができる。
【００２５】
これらの実装構造が物理的耐タンパ構造として期待通りに機能するためのシステム回路について、以下、回路ブロック図１１及びＭＯＳトランジスタを用いた具体的な回路構成の一例である図１２を用いて説明する。
回路全体への電力供給は、電力供給源６に並列接続された破壊用キャパシタ３に蓄積された電荷により行う。制御回路乃至素子４は、ＣＭＯＳトランスミッションゲートを組み合わせたＣＭＯＳセレクタ回路により構成される。通常状態では、破壊用キャパシタ３と電力供給源６との問のＣＭＯＳトランスミッションゲートはオン状態で、破壊用キャパシタ３と電圧変化検出回路５を通じて電力供給源６とを導通状態とし、他方破壊用キャパシタ３と破壊回路２との間に設けられたＣＭＯＳトランスミッションゲートは不通状態に保たれている。
【００２６】
電圧変化検出回路５は、検出感度の高い一段構成の変形カレントミラー型の差動増幅回路５２（図１５参照）を中心に、その差動電圧入力のうち、検出電圧入力Ｖin側には容量分圧されたＲＣ時定数回路より構成される開放・短絡検出回路５０（図１６参照）を接続し、基準電圧入力Ｖref 側には破壊用キャパシタ３より供給される電圧を容量分圧して基準電圧を設定する基準電圧設定回路５１を接続し、また差動増幅回路５２の出力側には一段構成のＣＭＯＳインバータによるデジタル出力バッファ回路５３（図１７参照）を配置して構成される。
【００２７】
この電圧変化検出回路５全体の直流リーク電流は、開放・短絡検出回路５０のＲＣ時定数回路に用いられたトランジスタを流れるサブスレッショルドリーク電流ＩLK1 、差動増幅回路５２を流れる電流ＩLK2 、及びデジタル出力バッファ回路５３を流れる電流ＩLK3 の三成分より構成される。そのうち、デジタル出力バッファ回路５３を流れる電流ＩLK3 は、ＣＭＯＳスイッチ構成であるので、直流電流成分は極めてすくなく、差動増幅回路５２を流れる電流ＩLK2 が全リーク電流を支配する。
【００２８】
開放・短絡検出回路５０にＲＣ時定数回路を設ける理由は、電力供給源接続用電極パッド１０ａ，１０ｂ間が電力供給源取り外し等により開放状態になったとき、ＲＣ時定数回路の抵抗を流れるリーク電流で容量内の電荷引き抜きが起こり、差動増幅回路５２の検出側差動電圧入力Ｖinが基準電圧入力Ｖref より先に低下するようにして、電圧変化を検出するためである。このＲＣ時定数回路が、電力供給源接続用電極パッド１０ａ，１０ｂ間の開放状態を検出する際の遅延時間を与えることとなる。他方、電力供給源接続用電極パッド１０ａ，１０ｂ間を短絡した場合には、差動電圧入力の検出電圧入力Ｖinが直ちに低下するので、差動増幅回路５２はその電圧差を直ちに検知する。
【００２９】
検知信号は、出力段のデジタル出力バッファ回路５３により０−Ｖddの信号に変換され、ＣＭＯＳトランスミッションゲートより構成された制御回路乃至素子４へ出力される。インバータ前後の制御電圧Ｖout 及びそれに相補な電圧バーＶout を受けた制御回路乃至素子４は、破壊用キャパシタ３と電圧変化検出回路５及び電力供給源６とを接続しているトランスミッションゲートの導通を断つと共に、破壊用キャパシタ３と破壊回路２とを接続しているトランスミッションゲートを導通させる。こうして、電力供給源６の取り外し、あるいは針刺し等の電力供給源６へのアタックが電圧変化検出回路５により検出され、その信号出力により、破壊用キャパシタ３に蓄積された電力が破壊回路２へと供給されるので、秘密メモリ情報が消去され、データの改ざんを阻止することが最低限の機能として実現できた。
【００３０】
【発明が解決しようとする課題】
しかしながら、図１１に示す１段構成の差動増幅回路５２を用いた電圧変化検出回路５では、電力供給源６の開放時の電圧低下の検出に時間がかかるという問題点があった。その結果、制御回路乃至素子４による接続切り替えが迅速に行われず、場合によっては、破壊用キャパシタ３に蓄えられた電荷が、破壊回路２へ供給されてメモリ消去に活用される前に、電圧変化検出回路５を駆動する電力として消費されて放電してしまい、その結果、自己破壊メカニズムが作動しないという問題点があった。
また、１段構成の差動増幅回路５２及び１段構成のデジタル出力バッファ回路５３を用いた電圧変化検出回路５では、回路の最適化が不充分な場合、その検出信号出力に低電位Ｖss（０Ｖ）と高電位Ｖddとの間の中間電位が発生しやすくなるという問題点があった。その結果、制御回路乃至素子４の構成要素である、破壊用キャパシタ３と電圧変化検出回路５及び電力供給源６とを接続しているトランスミッションゲートが完全なオフ状態にならないという問題点があった。
本発明は、上記課題を解決するためになされたもので、電力供給源の限られた電池容量で必要な期間動作し、電力供給源の短絡・開放を含む電圧変化を迅速に検出することができる自己破壊型半導体装置を提供することを目的とする。
また、本発明は、自己破壊メカニズムの作動（制御回路乃至素子の切替動作）に必要な検出信号を高速、かつ信号波形の鈍り無く確実に出力することができる自己破壊型半導体装置を提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明の自己破壊型半導体装置は、半導体メモリ素子と、このメモリ素子に記憶されたデータを処理する中央演算処理素子と、半導体メモリ素子のメモリ情報の少なくとも一部を消去することにより自己破壊を行う破壊回路（２）と、この破壊回路により自己破壊を行うための電荷を蓄積しておく少なくとも１つ以上の破壊用キャパシタ（３）と、破壊用キャパシタに電荷を蓄積する電力供給源の正極及び負極用に設けられた接続端子（１０ａ，１０ｂ）と、正極及び負極用の接続端子の端子間電圧を監視しその電圧低下に応じて検出信号を出力する電圧変化検出回路（５ａ）と、通常動作時は接続端子を介して電力供給源と破壊用キャパシタを接続し、電圧変化検出回路から検出信号が出力されたときは、接続を遮断して破壊用キャパシタと破壊回路を接続する制御回路乃至素子（４）とを、同一半導体基板上に有すると共に、接続端子に接続された電力供給源（６）とを有している。電圧変化検出回路（５ａ）は、電力供給源の開放・短絡を検出する開放・短絡検出回路（５０ａ）と、所定の基準電圧（Ｖref ）を生成する基準電圧設定回路と、第１、第２の２段の差動増幅回路（５４−１，５４−２）からなり、開放・短絡検出回路の出力電圧と基準電圧設定回路の基準電圧とを比較し、開放・短絡検出回路の出力電圧低下を検出したとき検出信号を出力する差動増幅回路ブロック（５２ａ）とを備え、各回路がＭＯＳトランジスタ回路から構成される。また、制御回路乃至素子（４）は、ＣＭＯＳセレクタ回路から構成される。
電力供給源（６）の取り外しや短絡が発生すると、電圧変化検出回路（５ａ）により電圧低下が検出される。この検出信号により制御回路乃至素子（４）がオン動作し、破壊回路（２）と破壊用キャパシタ（３）が接続される。これにより、破壊用キャパシタ（３）に蓄積された電荷が破壊回路（２）に供給される。そのため、改ざんしようとする集積回路の必須不揮発性メモリデータが破壊されるので、改ざんは不可能となる。
【００３２】
また、本発明の自己破壊型半導体装置の１構成例として、差動増幅回路ブロック（５２ａ）の第１の差動増幅回路は、第１、第２のｐチャネルＭＯＳトランジスタ（Ｑ２０，Ｑ２１）からなる第１の差動増幅部と、この第１の差動増幅部と接続された、第１、第２のｎチャネルＭＯＳトランジスタ（Ｑ２２，Ｑ２３）からなる第１のカレントミラー型負荷と、この第１のカレントミラー型負荷と接続された、パワー制御用の第３のｎチャネルＭＯＳトランジスタ（Ｑ２４）とを備え、差動増幅回路ブロックの第２の差動増幅回路は、第３、第４のｐチャネルＭＯＳトランジスタ（Ｑ２５，Ｑ２６）からなる第２の差動増幅部と、この第２の差動増幅部と接続された、第４、第５のｎチャネルＭＯＳトランジスタ（Ｑ２７，Ｑ２８）からなる第２のカレントミラー型負荷と、この第２のカレントミラー型負荷と接続された、接続端子間短絡時のタイミング調整用の第６のｎチャネルＭＯＳトランジスタ（Ｑ２９）とを備え、第１、第２のｐチャネルＭＯＳトランジスタのソース電極が、接続端子を介して電力供給源の高電位側と接続され、第１、第２のｐチャネルＭＯＳトランジスタのドレイン電極が、第１、第２のｎチャネルＭＯＳトランジスタのドレイン電極とそれぞれ接続され、第１のｐチャネルＭＯＳトランジスタのゲート電極に開放・短絡検出回路の第１の出力電圧（Ｖin1 ）が入力され、第２のｐチャネルＭＯＳトランジスタのゲート電極に基準電圧設定回路の基準電圧（Ｖref ）が入力され、第１、第２のｎチャネルＭＯＳトランジスタのソース電極が、第３のｎチャネルＭＯＳトランジスタのドレイン電極及びゲート電極と接続され、第３のｎチャネルＭＯＳトランジスタのソース電極が、接続端子を介して電力供給源の低電位側と接続され、第３、第４のｐチャネルＭＯＳトランジスタのソース電極が、接続端子を介して電力供給源の高電位側と接続され、第３、第４のｐチャネルＭＯＳトランジスタのドレイン電極が、第４、第５のｎチャネルＭＯＳトランジスタのドレイン電極とそれぞれ接続され、第３のｐチャネルＭＯＳトランジスタのゲート電極に開放・短絡検出回路の第２の出力電圧（Ｖin2 ）が入力され、第４のｐチャネルＭＯＳトランジスタのゲート電極に第２のｐチャネルＭＯＳトランジスタと第２のｎチャネルＭＯＳトランジスタの共通ドレイン電極の電圧（Ｖout ）が入力され、第４、第５のｎチャネルＭＯＳトランジスタのソース電極が、第６のｎチャネルＭＯＳトランジスタのドレイン電極と接続され、第６のｎチャネルＭＯＳトランジスタのゲート電極が、接続端子を介して電力供給源の高電位側と接続され、第６のｎチャネルＭＯＳトランジスタのソース電極が、接続端子を介して電力供給源の低電位側と接続され、第４のｐチャネルＭＯＳトランジスタと第５のｎチャネルＭＯＳトランジスタの共通ドレイン電極の電圧を検出信号（バーＶout1）として出力するものである。
このように、差動増幅回路ブロックとして、低消費電力で動作可能な変形カレントミラー型差動増幅回路を２段組み合わせて用いることにより、開放・短絡検出回路の第１の出力電圧（Ｖin1 ）と基準電圧設定回路の基準電圧（Ｖref ）の電位差を高感度に検出すると共に、開放・短絡検出回路の第２の出力電圧（Ｖin2 ）と第１の差動増幅回路の検出信号（Ｖout ）の電位差を精度良く検出することで、特に、電力供給源接続端子間の開放事象を短時間で（高速に）検出することができる。
【００３３】
また、本発明の自己破壊型半導体装置の１構成例として、開放・短絡検出回路（５０ａ）は、正極及び負極用の接続端子間に直列に挿入された第１、第２のキャパシタ（Ｃ１，Ｃ２）からなる接続端子間電圧分圧部と、ソース電極が接続端子を介して電力供給源の高電位側と接続され、ドレイン電極が接続端子を介して電力供給源の低電位側と接続され、ゲート電極が第１、第２のキャパシタの接続点に接続されたｐチャネルＭＯＳトランジスタ（Ｑ１）とを備え、第１、第２のキャパシタの接続点で得られる分圧電圧を第１の出力電圧（Ｖin1 ）とし、第１のキャパシタと電力供給源の高電位側との接続点で得られる電圧を第２の出力電圧（Ｖin2 ）として出力するものである。
このように、開放・短絡検出回路（５０ａ）は、電力供給源（６）が接続端子（１０ａ，１０ｂ）から外され、接続端子が開放端となったことを検出するためのＲＣ時定数回路で構成されている。電力供給源（６）が接続端子から取り外されると、キャパシタ（Ｃ１，Ｃ２）に蓄えられた電荷は、ｐチャネルＭＯＳトランジスタ（Ｑ１）を通る経路で放電され、出力電圧（Ｖin1，Ｖin2）が低下する。また、電力供給源（６）の短絡が発生した場合には、出力電圧（Ｖin1，Ｖin2）は直ちに低下する。
【００３４】
また、本発明の自己破壊型半導体装置の１構成例は、第１、第２の２段のＣＭＯＳインバータ（５５−１，５５−２）からなり、差動増幅回路ブロックの検出信号（バーＶout1）と相補な信号（Ｖout1）及び検出信号と同相の信号（バーＶout2）を生成するデジタル出力バッファ回路ブロックを有し、制御回路乃至素子（４）は、ソース電極とドレイン電極がそれぞれ共通接続されたｐチャネルＭＯＳトランジスタ（Ｑ４０，Ｑ４２）とｎチャネルＭＯＳトランジスタ（Ｑ４１，Ｑ４３）のペアで構成されたトランスミッションゲートを２つ直列接続してなるＣＭＯＳセレクタ回路であり、各トランスミッションゲートでは、ｐチャネルＭＯＳトランジスタの基板電極がドレイン電極と接続され、ｎチャネルＭＯＳトランジスタの基板電極が接続端子を介して電力供給源の低電位側と接続され、第１のトランスミッションゲート内のｎチャネルＭＯＳトランジスタと第２のトランスミッションゲート内のｐチャネルＭＯＳトランジスタの各ゲート電極に検出信号が入力され、第１のトランスミッションゲート内のｐチャネルＭＯＳトランジスタと第２のトランスミッションゲート内のｎチャネルＭＯＳトランジスタの各ゲート電極に検出信号と相補な信号が入力され、各トランジスタの共通接続されたドレイン電極が破壊用キャパシタと接続され、第１のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が高電位側の接続端子と接続され、第２のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が破壊回路と接続されるものである。
【００３５】
また、本発明の自己破壊型半導体装置の１構成例として、デジタル出力バッファ回路ブロック（５３ａ）は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとから構成されるＣＭＯＳインバータ（５５−１，５５−２）を２段重ねることで構成され、第１のｎチャネルＭＯＳトランジスタ（Ｑ３０）と第１のｐチャネルＭＯＳトランジスタ（Ｑ３１）のゲート電極同士が接続されると共に、ドレイン電極同士が接続され、第１のｐチャネルＭＯＳトランジスタのソース電極及び基板電極が接続端子を介して電力供給源の高電位側と接続され、第１のｎチャネルＭＯＳトランジスタのソース電極及び基板電極が接続端子を介して電力供給源の低電位側と接続され、第１のｎチャネルＭＯＳトランジスタと第１のｐチャネルＭＯＳトランジスタの共通接続されたゲート電極に差動増幅回路ブロックの検出信号（バーＶout1）が入力され、第１のｎチャネルＭＯＳトランジスタと第１のｐチャネルＭＯＳトランジスタの共通接続されたドレイン電極から検出信号と相補な信号（Ｖout1）を出力し、第２のｎチャネルＭＯＳトランジスタ（Ｑ３２）と第２のｐチャネルＭＯＳトランジスタ（Ｑ３３）のゲート電極同士が接続されると共に、ドレイン電極同士が接続され、第２のｐチャネルＭＯＳトランジスタのソース電極及び基板電極が接続端子を介して電力供給源の高電位側と接続され、第２のｎチャネルＭＯＳトランジスタのソース電極及び基板電極が接続端子を介して電力供給源の低電位側と接続され、第２のｎチャネルＭＯＳトランジスタと第２のｐチャネルＭＯＳトランジスタの共通接続されたゲート電極に検出信号と相補な信号（Ｖout1）が入力され、第２のｎチャネルＭＯＳトランジスタと第２のｐチャネルＭＯＳトランジスタの共通接続されたドレイン電極から検出信号と同相の信号（バーＶout2）を出力するものである。
このように、デジタル出力バッファ回路ブロック（５３ａ）を２段のＣＭＯＳインバータで構成することで、出力波形の弛れを低減し、かつ中間電位部分の発生を抑制することができる。これにより、電力供給源の短絡・開放を含む電圧変化を高速に検出し、次段回路を確実に動作させるのに必要な急峻な出力波形を出力させ、タンパ検知回路としての機能を確実にする。
【００３６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。本実施の形態においても、図１１と同様に、ＩＣチップ１２ｂ（半導体基板９ｂ）上の半導体集積回路１には、本来のＩＣカード機能に必要なデータメモリ、周辺回路、プログラムメモリ、中央演算処理部、ランダムアクセスメモリ、セキュリティー認証用マイクロプロセッサが形成されているが、ここでは省略している。
【００３７】
本発明では、以上の構成に加えて、データメモリのメモリ情報を消去する破壊回路２が半導体基板９ｂ上に付加されており、さらに破壊回路２、破壊用キャパシタ３、制御用回路乃至素子４及び電圧変化検出回路５ａが半導体基板９ｂ上に付加されている。こうして、自己破壊型のＩＣチップ１２ｂが構成されている。
【００３８】
そして、本発明では、破壊回路２を駆動するための電力を蓄積するものとして、半導体基板９ｂ上に形成された大容量の破壊用キャパシタ３を用いる。
破壊用キャパシタ３に電荷を蓄積するための薄型の電力供給源６は、図１３（ｂ）に示すように、正極集電体兼端子板２１、正極２２、固体電解質２３、負極２４、負極集電体兼端子板２５の積層構造により形成され、周辺を封止材２６により熱溶着封止されている。
【００３９】
なお、電力供給源６は、破壊回路２、破壊用キャパシタ３、制御回路乃至素子４、電圧変化検出回路５ａに電力を供給するものであって、破壊回路２を除く半導体集積回路１には、８つの外部接続用電極パッド７のうちの電力供給端子を介して外部から電力が供給される。
【００４０】
以上のような電力供給源６に対して、ＩＣチップ１２ｂが形成された半導体基板９ｂには、ＩＣカードとしての動作に必要な８つの外部接続用電極パッド７に加え、電力供給源６の正極と接続するための電力供給源接続用電極パッド１０ａが少なくとも２個追加され、さらに電力供給源６の負極と接続するための電力供給源接続用電極パッド１０ｂが少なくとも１個追加されている。
【００４１】
電圧変化検出回路５ａは、電力供給源接続用電極パッド１０ａと１０ｂ間の電圧、すなわち電力供給源６の出力電圧を随時、監視している。この電圧変化検出回路５ａは、電力供給源６の開放・短絡を検出する開放・短絡検出回路５０ａと、所定の基準電圧Ｖref を生成する基準電圧設定回路５１と、開放・短絡検出回路５０ａの第１の出力電圧Ｖin1 と基準電圧設定回路５１の基準電圧Ｖref とを比較する第１の差動増幅回路５４−１及び開放・短絡検出回路５０ａの第２の出力電圧Ｖin2 と第１の差動増幅回路５４−１の出力電圧Ｖout とを比較する第２の差動増幅回路５４−２の２段より構成された差動増幅回路ブロック５２ａと、差動増幅回路ブロック５２ａから出力される検出信号バーＶout1と相補な信号Ｖout1及び同相の信号バーＶout2を生成するデジタル出力バッファ回路ブロック５３ａと、電力供給源短絡時保護用のｎチャネルＭＯＳトランジスタＱ５０とから構成されている。
【００４２】
そして、制御回路乃至素子４は、電圧変化検出回路５ａから出力される検出信号を制御入力とするスイッチを有しており、このスイッチは、電圧変化検出回路５ａからの検出信号出力がない通常動作状態において図１に示すＮＣ側を選択している。
【００４３】
次に、本実施の形態の自己破壊型半導体装置を設計するに当たって、考慮すべき課題としては以下の２つがある。
イ）自己破壊機能を実現する耐タンパ回路（自己破壊回路）において許容される消費電流Ｉstの大きさ
ロ）破壊用キャパシタ３に必要とされる容量値ＣBKの大きさ
【００４４】
以下、このような課題に対する考え方を説明する。
まず、電力供給源６の電池容量をＣBT［ｍＡｈ］とし、自己破壊回路（破壊回路２、破壊用キャパシタ３、制御回路乃至素子４及び電圧変化検出回路５ａ）が動作し続けなくてはならない動作保証期間をＴ［ｈ］とする。
自己破壊回路において許容される常時導通可能な電流量Ｉstは、次式で与えられる。
Ｉst＝ＣBT／Ｔ［Ａ］                                    ・・・（１）
【００４５】
例えば、現在手に入りうる厚さ０．３ｍｍの薄型リチウム電池の場合、電池サイズが１×１ｃｍ2 の場合、その電池容量ＣBTは約３ｍＡｈである。自己破壊回路の動作保証期間Ｔを約３年と仮定すると、単純計算よりシステムに許容される定常電流値Ｉstは、約１１４ｎＡとなる。
自己破壊回路全体の平常時の動作電流は、この定常電流値Ｉst未満に止めるように設計しなくてはならない。
【００４６】
図１に示す自己破壊回路において、考慮しなくてはならない消費電流は、開放・短絡検出回路５０ａを流れるスタンバイ電流ＩLK1 と、差動増幅回路ブロック５２の動作電流ＩLK2 （＝ＩLK21＋ＩLK22）と、デジタル出力バッファ回路ブロック５３ａを流れるリーク電流ＩLK3 （＝ＩLK31＋ＩLK32）の３つである。
【００４７】
後述のように、基準電圧設定回路５１は直列接続された複数個のキャパシタから構成されるので、基準電圧設定回路５１を流れるリーク電流成分は問題とはならない。同様に、破壊用キャパシタ３も容量であるので、破壊用キャパシタ３を流れるリーク電流成分も問題とはならない。
【００４８】
一方、通常動作時に、破壊用キャパシタ３から制御回路乃至素子４を介して破壊回路２に流れるリーク電流が考えられるので、その大きさを微弱に止めることが重要である。後述のように、制御回路乃至素子４は２つのＣＭＯＳトランスミッションゲートから構成されるので、各トランスミッションゲートのしきい値電圧を高めに設定することで、サブスレッショルドリーク電流を小さく絞ることが可能である。
【００４９】
したがって、図１に示す自己破壊回路において、常時導通している総電流量がＩst未満であるという条件は、次式で与えられる。
ＩLK1 ＋ＩLK2 ＋ＩLK3 ＜Ｉst                            ・・・（２）
【００５０】
次に、データメモリの特に重要な情報を記憶しているメモリ部分を消去するために必要な電荷量Ｑerは、破壊回路２を構成する電圧昇圧回路に流す電流Ｉcp及びその駆動時間ｔcpより、次式で与えられる。
Ｑer＝Ｉcp×ｔcp                                        ・・・（３）
【００５１】
これにより、破壊用キャパシタ３に必要とされる容量値ＣBKは、電力供給源６の出力電圧をＶddとすると、次式で与えられる。
ＣBK＝α×Ｑer／Ｖdd                                    ・・・（４）
式（４）において、αは安全係数であり、１より大きい正の実数である。
【００５２】
具体的には、Ｖdd＝３．３Ｖで動作する６４ｋｂｉｔのＥＥＰＲＯＭを消去するのに、標準的な０．６μｍのデザインルールで製造されたチャンネルホットエレクトロン注入方式で書込／消去するＥＥＰＲＯＭでは、消去電流１ｍＡを消去時間１０ｍｓの間、流し続ける必要がある。
したがって、破壊用キャパシタ３の容量値ＣBKとしては、α＝３として式（４）を用いると、約１０μＦが必要となる。
【００５３】
なお、この破壊用キャパシタ３に必要とされる容量値ＣBKは、データメモリに採用されている不揮発性メモリの消去方式に強く依存している。
ＥＥＰＲＯＭを構成している浮遊ゲート素子のトンネル酸化膜間に、制御ゲート電極に高電圧を印加した際にファウラー・ノルドハイムトンネル電流を流すことにより消去を行う方式（ＦＮ消去方式）の場合には、消去時の電流はさほど必要ではなく、また消去時間も短くなる。したがって、ＦＮ消去方式によるＥＥＰＲＯＭをデータメモリとして用いた場合、破壊用キャパシタ３に要求される容量値ＣBKは１０μＦよりも１桁から２桁弱程小さくなる可能性がある。
【００５４】
以上の条件のもと、図１の自己破壊型半導体装置を以下のように構成する。図２は、図１の自己破壊型半導体装置の具体的な１構成例を示す回路ブロック構成図である。なお、ｎチャネルＭＯＳトランジスタＱ５０は、電力供給源接続用電極パッド１０ａ，１０ｂ間が短絡された場合の急激な電圧降下を阻止するために挿入されている。
まず、電力供給源６の開放（取り外し）・短絡を検出する開放・短絡検出回路５０ａについて説明する。図３は開放・短絡検出回路５０ａの１構成例を示す回路図である。
【００５５】
図３の開放・短絡検出回路５０ａは、電力供給源接続用電極パッド１０ａ，１０ｂ間に直列に挿入された２つのキャパシタＣ１，Ｃ２からなる接続端子間電圧分圧部と、ソース電極が正極用の電極パッド１０ａと接続され、ドレイン電極が負極用の電極パッド１０ｂと接続され、ゲート電極がキャパシタＣ１，Ｃ２の接続点に接続された、開放端検出用のｐチャネルＭＯＳトランジスタＱ１とを備えている。
【００５６】
本実施の形態の開放・短絡検出回路５０ａは、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから外され、電極パッド１０ａ，１０ｂが開放端となったことを検出するためのＲＣ時定数回路で構成されている。
電力供給源６の出力電圧Ｖddは、電圧分圧用キャパシタＣ１によって分圧される。そして、キャパシタＣ１，Ｃ２の接続点で得られる分圧電圧が開放・短絡検出回路５０ａの第１の出力電圧Ｖin1 となる。また、正極用電極パッド１０ａの入力電圧が開放・短絡検出回路５０ａの第２の出力電圧Ｖin2 となる。
【００５７】
次に、このような開放・短絡検出回路５０ａの動作を説明する。
通常動作状態において、ｐチャネルＭＯＳトランジスタＱ１は、キャパシタＣ１，Ｃ２の接続点で得られる分圧電圧によりバイアスされ、常時オン状態にある。ここで、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから取り外されると、キャパシタＣ１，Ｃ２に蓄えられた電荷は、オン状態にあるｐチャネルＭＯＳトランジスタＱ１を通る経路で放電される。
【００５８】
このような回路のＲＣ時定数の抵抗成分Ｒは、ｐチャネルＭＯＳトランジスタＱ１のオン抵抗により与えられる。また、ＲＣ時定数の容量成分Ｃは、キャパシタＣ１，Ｃ２により与えられる。
よって、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから取り外されると、第１、第２の出力電圧Ｖin1，Ｖin2は、上記ＲＣ時定数に従って次第に低下する。
【００５９】
また、電力供給源６の短絡が発生した場合には、この短絡によってキャパシタＣ１，Ｃ２に蓄えられた電荷が即座に放電されるので、第１、第２の出力電圧Ｖin1，Ｖin2は共に直ちに低下する。
以上のような開放・短絡検出回路５０ａを流れる電流ＩLK1 は、ｐチャネルＭＯＳトランジスタＱ１を流れるサブスレッショルド電流であり、この電流値はトランジスタＱ１のしきい値電圧の設定の仕方により小さく絞り込むことが可能である。
【００６０】
本実施の形態の開放・短絡検出回路５０ａでは、上記ＲＣ時定数が、電力供給源接続用電極パッド１０ａ，１０ｂの開放が発生した際の放電時定数を決定している。
したがって、電力供給源６の取り外しに応じて自己破壊機能を速やかに動作させるためには、上記ＲＣ時定数をできるだけ短くして、第１、第２の出力電圧Ｖin1，Ｖin2を速やかに低下させる必要がある。
【００６１】
一方、電力供給源６の電池容量の消耗を抑えるために、ｐチャネルＭＯＳトランジスタＱ１を流れるサブスレッショルド電流ＩLK1 をできるだけ小さく絞り込む必要がある。これに伴い、トランジスタＱ１のオン抵抗Ｒが大きくなるので、ＲＣ時定数を短くするために、キャパシタＣ１，Ｃ２を微小な容量に設定することが望ましい。
【００６２】
次に、所定の基準電圧Ｖref を生成する基準電圧設定回路５１について説明する。図４は基準電圧設定回路５１の１構成例を示す回路図である。
本実施の形態の基準電圧設定回路５１は、キャパシタＣ１０，Ｃ１１からなる容量分割回路で構成される。電力供給源６及びそれに並列接続された破壊用キャパシタ３からの電圧Ｖddは、キャパシタＣ１０，Ｃ１１により分圧される。そして、キャパシタＣ１０，Ｃ１１の接続点で得られる分圧電圧が基準電圧Ｖref となる。
【００６３】
この基準電圧設定回路５１に蓄えられる電荷量Ｑは、次式で与えられる。
Ｑ＝Ｃtot ×Ｖdd＝Ｃ１１×Ｖref ＝Ｃ１０×（Ｖdd−Ｖref ）・・・（５）
式（５）において、Ｃtot は、基準電圧設定回路５１の総容量であり、次式で与えられる。
Ｃtot ＝Ｃ１０×Ｃ１１／（Ｃ１０＋Ｃ１１）              ・・・（６）
【００６４】
よって、式（５）、（６）より、キャパシタＣ１０，Ｃ１１の接続点から出力される基準電圧Ｖref は、以下のようになる。
Ｖref ＝（Ｃtot ／Ｃ１１）×Ｖdd＝｛Ｃ１０／（Ｃ１０＋Ｃ１１）｝×Ｖdd・・・（７）
本実施の形態では、キャパシタＣ１０，Ｃ１１の直列接続によって基準電圧設定回路５１を構成しているので、その電流経路にリーク経路がない。したがって、電力供給源６の限られた電力を消費することがない構成となっている。
【００６５】
次に、電圧変化検出回路５ａにおける心臓部とも云うべき差動増幅回路ブロック５２ａについて説明する。
図５は差動増幅回路ブロック５２ａの１構成例を示す回路図である。本実施の形態では、差動増幅回路ブロック５２ａとして、ＭＯＳトランジスタによる変形カレントミラー型差動増幅回路を、従来の一段構成（図１５参照）の代わりに、二段組み合わせている。
【００６６】
本実施の形態では、第１の差動増幅回路５４−１の構成に当たり、通常、２つのｐチャネルＭＯＳトランジスタでカレントミラー型負荷を組むところを、２つのｎチャネルＭＯＳトランジスタＱ２２，Ｑ２３でカレントミラー型負荷を構成し、代わりに２つのｐチャネルＭＯＳトランジスタＱ２０，Ｑ２１で差動増幅部を構成している。
同様に、第２の差動増幅回路５４−２の構成に当たり、２つのｎチャネルＭＯＳトランジスタＱ２７，Ｑ２８でカレントミラー型負荷を構成し、代わりに２つのｐチャネルＭＯＳトランジスタＱ２５，Ｑ２６で差動増幅部を構成している。
【００６７】
このように従来のカレントミラー型センスアンプの回路内ブロック構成を逆転させることにより、それぞれの差動増幅回路５４−１，５４−２の消費電力を低減し、その結果、差動増幅回路ブロック全体の消費電流を低減し、限られた電池容量の電力供給源６により長時間動作可能な回路構成としてある。
【００６８】
第１の差動増幅回路５４−１の差動増幅部を構成する２つのｐチャネルＭＯＳトランジスタＱ２０，Ｑ２１のソース電極は、正極用の電力供給源接続用電極パッド１０ａを介して電力供給源６の高電位側と接続される。
第１のｐチャネルＭＯＳトランジスタＱ２０のドレイン電極は、カレントミラー型負荷を構成する第１のｎチャネルＭＯＳトランジスタＱ２２のドレイン電極と接続され、第２のｐチャネルＭＯＳトランジスタＱ２１のドレイン電極は、同負荷を構成する第２のｎチャネルＭＯＳトランジスタＱ２３のドレイン電極と接続される。
【００６９】
第１、第２のｎチャネルＭＯＳトランジスタＱ２２，Ｑ２３のソース電極は、パワー制御用の第３のｎチャネルＭＯＳトランジスタＱ２４のドレイン電極と接続される。この第３のｎチャネルＭＯＳトランジスタＱ２４のソース電極は、負極用の電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電位側と接続される。
【００７０】
第１のｐチャネルＭＯＳトランジスタＱ２０のゲート電極には、開放・短絡検出回路５０ａからの第１の出力電圧Ｖin1 が入力される。
一方、第２のｐチャネルＭＯＳトランジスタＱ２１のゲート電極には、基準電圧設定回路５１からの基準電圧Ｖref が入力される。
そして、第２のｐチャネルＭＯＳトランジスタＱ２１と第２のｎチャネルＭＯＳトランジスタＱ２３の共通ドレイン電極の電圧が第１の差動増幅回路５４−１の内部検出信号Ｖout として出力される。
【００７１】
２つのｎチャネルＭＯＳトランジスタＱ２２，Ｑ２３で構成されるカレントミラー型負荷では、トランジスタＱ２２のドレイン電極とトランジスタＱ２２，２３のゲート電極とが接続されることにより、第１のｎチャネルＭＯＳトランジスタＱ２２のドレイン電流と等しいドレイン電流が流れるように第２のｎチャネルＭＯＳトランジスタＱ２３のゲート電極がバイアスされる。
これにより、第１の差動増幅回路５４−１の差動増幅部のＶin1 側とＶref 側とが同一の電流駆動を受けるように構成される。
【００７２】
そして、内部検出信号Ｖout の電位は、差動増幅部を構成する第１のｐチャネルＭＯＳトランジスタＱ２０と第２のｐチャネルＭＯＳトランジスタＱ２１とを流れる電流の比で決定される。
図５に示すように、第２の差動増幅回路５４−２は、一部を除き、第１の差動増幅回路５４−１と同様に構成されている。
【００７３】
すなわち、第２の差動増幅回路５４−２の差動増幅部を構成する２つのｐチャネルＭＯＳトランジスタＱ２５，Ｑ２６のソース電極は、正極用の電力供給源接続用電極パッド１０ａを介して電力供給源６の高電位側と接続される。
第３のｐチャネルＭＯＳトランジスタＱ２５のドレイン電極は、カレントミラー型負荷を構成する第４のｎチャネルＭＯＳトランジスタＱ２７のドレイン電極と接続され、第４のｐチャネルＭＯＳトランジスタＱ２６のドレイン電極は、同負荷を構成する第５のｎチャネルＭＯＳトランジスタＱ２８のドレイン電極と接続される。
【００７４】
第４、第５のｎチャネルＭＯＳトランジスタＱ２７，Ｑ２８のソース電極は、電力供給源接続用電極パッド１０ａ，１０ｂ間の短絡時のタイミング調整用の第６のｎチャネルＭＯＳトランジスタＱ２９のドレイン電極と接続される。この第６のｎチャネルＭＯＳトランジスタＱ２９のソース電極は、負極用の電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電位側と接続され、ゲート電極は、正極用の電力供給源接続用電極パッド１０ａを介して電力供給源６の高電位側と接続される。
【００７５】
第３のｐチャネルＭＯＳトランジスタＱ２５のゲート電極には、開放・短絡検出回路５０ａからの第２の出力電圧Ｖin2 （＝電力供給源６の高電位Ｖdd）が入力される。
一方、第４のｐチャネルＭＯＳトランジスタＱ２６のゲート電極には、前段の差動増幅回路５４−１からの内部検出信号Ｖout が入力される。
【００７６】
したがって、この回路構成においては、第２の差動増幅回路５４−２の差動増幅部を構成する２つのｐチャネルＭＯＳトランジスタＱ２５，Ｑ２６は、電力供給源６の高電位Ｖddによってオフ（非導通）状態にあるので、充分高抵抗となっており、第１の差動増幅回路５４−１で必要とされたようなパワー制御用、すなわち差動増幅回路を流れるリーク電流ＩLK22を絞り込むためのｎチャネルＭＯＳトランジスタＱ２９は、本来であれば必要としない。また、このｎチャネルＭＯＳトランジスタＱ２９は、電力供給源接続用電極パッド１０ａ，１０ｂ間が開放状態にある場合にも必要とされない。
【００７７】
しかし、電力供給源接続用電極パッド１０ａ，１０ｂ間が短絡された場合には、開放・短絡検出回路５０ａからの第２の出力電圧Ｖin2 が急激に低下するので、この場合、第１の差動増幅回路５４−１からの内部検出信号Ｖout の変化にタイミングがとれるようにするためにはｎチャネルＭＯＳトランジスタＱ２９が必要となる。
【００７８】
そして、第４のｐチャネルＭＯＳトランジスタＱ２６と第５のｎチャネルＭＯＳトランジスタＱ２８の共通ドレイン電極の電圧が差動増幅回路ブロック５２ａの検出信号バーＶout1として出力される。
次に、差動増幅回路ブロック５２ａの動作を説明する。まず、通常動作状態において、開放・短絡検出回路５０ａからの第１の出力電圧Ｖin1 と基準電圧設定回路５１からの基準電圧Ｖref は、等電位となるように各回路で設定されている。
【００７９】
このとき、差動増幅回路ブロック５２ａは、「Ｌ」レベルの検出信号バーＶout1を出力する。一方、電力供給源６の取り外しや短絡によって、開放・短絡検出回路５０ａの第１の出力電圧Ｖin1 が基準電圧設定回路５１の基準電圧Ｖref より低くなると、差動増幅回路ブロック５２ａは、「Ｈ」レベルの検出信号バーＶout1を出力する。
なお、ここでの「Ｈ」レベルとは、後述するデジタル出力バッファ回路ブロック５３ａのしきい値電圧以上のレベルを意味する。
【００８０】
以上のような差動増幅回路ブロック５２ａの第１の差動増幅回路５４−１において、カレントミラー型負荷の共通接続されたソース電極側に直列接続された第３のｐチャネルＭＯＳトランジスタＱ２４は、図５の変形カレントミラー型差動増幅回路全体のパワーダウン制御のために用いられている。
【００８１】
したがって、差動増幅回路ブロック５２ａの動作電流ＩLK2 は、第３のｐチャネルＭＯＳトランジスタＱ２４を流れるサブスレッショルド電流である。このサブスレッショルド電流は、ｐチャネルＭＯＳトランジスタＱ２４のしきい値電圧の設定の仕方により小さく絞り込むことが可能である。その結果、限られた電池容量の電力供給源６により、本差動増幅回路ブロック５２ａを長期間にわたって駆動し続けることが可能となる。
【００８２】
次に、差動増幅回路ブロック５２ａから出力された検出信号バーＶout1をＶss（０）あるいはＶｄｄの２値電圧に変換するデジタル出力バッファ回路ブロック５３ａについて説明する。
図６はデジタル出力バッファ回路ブロック５３ａの１構成例を示す回路図である。本実施の形態では、デジタル出力バッファ回路ブロック５３ａとして、２段のＣＭＯＳインバータ５５−１，５５−２を用いている。
【００８３】
図６に示すように、第１のＣＭＯＳインバータ５５−１は、第１のｎチャネルＭＯＳトランジスタＱ３０を駆動素子、第１のｐチャネルＭＯＳトランジスタＱ３１を負荷素子とし、トランジスタＱ３０，Ｑ３１のゲート電極を共通接続して入力端子とし、ドレイン電極を共通接続して出力端子としたものである。すなわち、第１のｎチャネルＭＯＳトランジスタＱ３０と第１のｐチャネルＭＯＳトランジスタＱ３１とが電力供給源接続用電極パッド１０ａ，１０ｂを介して電力供給源６の高電位Ｖddと低電位Ｖssとの間に直列接続されている。
【００８４】
同様に、第２のＣＭＯＳインバータ５５−２は、第２のｎチャネルＭＯＳトランジスタＱ３２を駆動素子、第２のｐチャネルＭＯＳトランジスタＱ３３を負荷素子とし、トランジスタＱ３２，Ｑ３３のゲート電極を共通接続して入力端子とし、ドレイン電極を共通接続して出力端子としたものである。
【００８５】
第１、第２のｎチャネルＭＯＳトランジスタＱ３０，Ｑ３２の基板電極は、通常、低電位Ｖssに接続（接地）されており、第１、第２のｐチャネルＭＯＳトランジスタＱ３１，Ｑ３３の基板電極は、高電位Ｖddに接続されている。
差動増幅回路ブロック５２ａから出力された検出信号バーＶout1は、第１のＣＭＯＳインバータ５５−１を構成するトランジスタＱ３０，Ｑ３１の共通接続されたゲート電極に印加され、検出信号と相補な信号Ｖout1が、トランジスタＱ３０，Ｑ３１の共通接続されたドレイン電極から取り出される。
【００８６】
続いて、この信号Ｖout1は、第２のＣＭＯＳインバータ５５−２を構成するトランジスタＱ３２，Ｑ３３の共通接続されたゲート電極に印加され、検出信号と同相の信号バーＶout2が、トランジスタＱ３２，Ｑ３３の共通接続されたドレイン電極から取り出される。
【００８７】
検出信号バーＶout1が「Ｌ」レベルのとき、第１のＣＭＯＳインバータ５５−１では、ｎチャネルＭＯＳトランジスタＱ３０がオフ（非導通）となり、ｐチャネルＭＯＳトランジスタＱ３１がオン（導通）となって、出力信号Ｖout1が「Ｈ」レベルとなる。これにより、第２のＣＭＯＳインバータ５５−２では、ｎチャネルＭＯＳトランジスタＱ３２がオンとなり、ｐチャネルＭＯＳトランジスタＱ３３がオフとなって、出力信号バーＶout2が「Ｌ」レベルとなる。
【００８８】
逆に、検出信号バーＶout1が「Ｈ」レベルのとき、第１のＣＭＯＳインバータ５５−１では、ｎチャネルＭＯＳトランジスタＱ３０がオンとなり、ｐチャネルＭＯＳトランジスタＱ３１がオフとなって、出力信号Ｖout1が「Ｌ」レベルとなる。これにより、第２のＣＭＯＳインバータ５５−２では、ｎチャネルＭＯＳトランジスタＱ３２がオフとなり、ｐチャネルＭＯＳトランジスタＱ３３がオンとなって、出力信号バーＶout2が「Ｈ」レベルとなる。
【００８９】
このように、差動増幅回路ブロック５２ａからの検出信号バーＶout1に応じて、トランジスタＱ３０，Ｑ３１の何れか一方が導通、他方が非導通となり、さらにトランジスタＱ３２，Ｑ３３の何れか一方が導通、他方が非導通となるので、高電位Ｖddから低電位Ｖssへ向かうＣＭＯＳインバータを通じての電流リークＩLK31及びＩLK32が原理的に少ない。
ただし、実際のＣＭＯＳインバータでは、何れか一方のＭＯＳトランジスタがオフしても、チャネル部をリークするサブスレッショルド電流が存在するので、この電流がＣＭＯＳインバータ全体を通じたリーク電流ＩLK3 となる。このサブスレッショルド電流に関しては、トランジスタＱ３０，Ｑ３１，Ｑ３２，Ｑ３３のしきい値電圧を高めに設定するなどして低減することが可能である。
【００９０】
次に、電源電圧３Ｖ動作の０．５μｍルールの標準セル構造のパラメタを用いて、図２に示す自己破壊型半導体装置の電圧変化検出回路５ａ（３０個のトランジスタ規模の回路）を構成した際の数値例を示す。図７は、図１の自己破壊型半導体装置の電圧変化検出回路５ａの回路動作シミュレーション結果を示す図であり、（ａ）は電力供給源接続用電極パッド１０ａ，１０ｂ間が開放の場合、（ｂ）は電極パッド１０ａ，１０ｂ間が短絡の場合を示している。
【００９１】
本回路全体の通常時の動作電流は２７．１ｎＡとなっており、その内訳は、開放・短絡検出回路５０ａで約７．７ｎＡ、第１段目の変形カレントミラー型差動増幅回路５４−１で１８．７ｎＡ、第２段目の変形カレントミラー型差動増幅回路５４−２で５．４３ｐＡ、デジタル出力バッファ回路ブロックの第１のＣＭＯＳインバータ５５−１で６８０ｐＡ、第２のＣＭＯＳインバータ５５−２で８．５ｐＡとなっている。
【００９２】
前述のように、本自己破壊型半導体装置の電圧変化検出回路５ａにおいて、最も多くの動作電流を必要としているのは、差動増幅回路ブロック５２ａの第１段目の差動増幅回路５４−１であり、差動増幅回路ブロック全体のリーク電流ＩLK2 （≒ＩLK21）は、パワー制御用の第３のｎチャネルＭＯＳトランジスタＱ２４を流れるサブスレッショルド電流である。したがって、第３のｎチャネルＭＯＳトランジスタＱ２４のしきい値電圧を高めに設定することで、電圧変化検出回路５ａ全体の動作電流を小さく絞り込むことが可能である。
【００９３】
図７に示す回路シミュレーションでは、時刻ｔ＝０において電力供給源接続用電極パッド１０ａ，１０ｂ間が開放あるいは短絡された後の、開放・短絡検出回路５０ａからの第１、第２の出力電圧Ｖin1，Ｖin2、基準電圧設定回路５１による基準電圧Ｖref 、差動増幅回路ブロック５２ａの検出信号バーＶout1及び差動増幅回路ブロック５２ａ内の第１の差動増幅回路５４−１の内部出力信号Ｖout 、デジタル出力バッファ回路ブロック５３ａを構成する第１のＣＭＯＳインバータ５５−１の出力電圧Ｖout1及び第２のＣＭＯＳインバータ５５−２の出力電圧バーＶout2のそれぞれの応答時間に対する変化が示されている。
【００９４】
図７より、差動増幅回路ブロック５２ａの検出信号バーＶout1とデジタル出力バッファ回路ブロック５３ａの出力電圧バーＶout2とは、互いに同相に変化しており、しかも出力バッファ回路ブロック５３ａの出力電圧はより急峻な出力波形となっている。
【００９５】
図７（ａ）に示す数値例によると、時刻ｔ＝０において電力供給源接続用電極パッド１０ａ，１０ｂ間を開放したとき、電圧変化検出回路５ａ全体としては、９０μｓ後に０−３Ｖの検出信号バーＶout1を出力できることが確認できる。
【００９６】
電力供給源接続用電極パッド１０ａ，１０ｂ間を開放すると、開放・短絡検出回路５０ａでは、微小容量Ｃ１，Ｃ２からの電荷の引き抜きが起こり、出力電圧Ｖin1，Ｖin2の低下がじわじわと起こる。他方、破壊用キャパシタ３よりの電荷供給で電圧Ｖddに保持されている基準電圧設定回路５１の基準電圧Ｖref は不変のまま推移する。開放・短絡検出回路５０ａの第２の出力電圧Ｖin2 と第１の差動増幅回路５４−１からの内部検出信号Ｖout の電位差が第２の差動増幅回路５４−２により検出され、デジタル出力バッファ回路ブロック５３ａより、０−Ｖｄｄのデジタル検出信号が出力されている。
【００９７】
他方、図７（ｂ）に示す数値例では、電力供給源接続用電極パッド１０ａ，１０ｂ間の短絡状態を電極パッド１０ａ，１０ｂ間の抵抗値を１０Ωと仮定することで模擬している。時刻ｔ＝０において電力供給源接続用電極パッド１０ａ，１０ｂ間を短絡すると、保護用トランジスタＱ５０より左側の電圧Ｖdd、開放・短絡検出回路５０ａの出力電圧Ｖin1，Ｖin2は全てＶss（＝０Ｖ）となり、同時に破壊用キャパシタ３よりの電荷の引き抜きが起こる。
【００９８】
しかし、この電荷の引き抜きは保護用トランジスタＱ５０により遮断され、破壊用キャパシタ３の残留した電力によって駆動された差動増幅回路ブロック５２ａが動作して、デジタル出力バッファ回路ブロック５３ａより、０−Ｖｄｄのデジタル検出信号が出力される。このように保護用トランジスタＱ５０は、電力供給源接続用電極パッド１０ａ，１０ｂ間が短絡された際の急激な電圧降下を有効に阻止しており、トランジスタＱ５０より右側の回路ブロックでは、破壊用キャパシタ３に蓄積された電荷により短絡前の高電圧Ｖddが保持されている。
【００９９】
この数値例が示すように、本発明の電圧変化検出回路５ａは、電極パッド１０ａ，１０ｂ間の短絡から３ｎｓ後に０−３Ｖ振幅のデジタル検出信号を出力している。デジタル出力バッファ回路ブロック５３ａからの出力信号Ｖout1及びバーＶout2を受けてＣＭＯＳセレクタが切り替わって、破壊用キャパシタ３は電力供給源接続用電極パッド１０ａ，１０ｂから切り放されて、破壊回路２へ接続が切り替わる。
【０１００】
次に、制御回路乃至素子４について説明する。図８は制御回路乃至素子４の１構成例を示す回路図である。本実施の形態では、制御回路乃至素子４として、ＣＭＯＳトランスミッションゲートを２つ組み合わせたＣＭＯＳセレクタ回路を用いている。
【０１０１】
この制御回路乃至素子４に要求される特性は、以下の通りである。
通常動作時には、電力供給源６の出力電圧が制御回路乃至素子４を介して破壊用キャパシタ３に印加され、破壊用キャパシタ３に破壊用電荷が蓄積される。このとき、破壊用キャパシタ３と破壊回路２との間は非道通状態となっている。
【０１０２】
一方、開放・短絡検出回路５０ａと基準電圧設定回路５１との間に生じた電圧差が差動増幅回路ブロック５２ａによって検出されると、その「Ｈ」レベルの検出信号バーＶout1はデジタル出力バッファ回路ブロック５３ａにより「Ｌ」レベルの出力信号Ｖout1と「Ｈ」レベルの出力信号バーＶout2に変換される。
これに応じて、制御回路乃至素子４は、電力供給源６と破壊用キャパシタ３との経路を遮断し、代わって破壊用キャパシタ３と破壊回路２との経路を導通させる。
【０１０３】
トランスミッションゲートＴＧ１は、図８に示すように、ソース電極が共通接続されると共にドレイン電極が共通接続されたｐチャネルＭＯＳトランジスタＱ４０とｎチャネルＭＯＳトランジスタＱ４１のペアで構成されている。
ｐチャネルＭＯＳトランジスタＱ４０の基板電極は、ドレイン電極と接続され、ｎチャネルＭＯＳトランジスタＱ４１の基板電極は、負極用の電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電位側と接続されている。
【０１０４】
差動増幅回路ブロック５２ａの検出信号バーＶout1は、デジタル出力バッファ回路５３によって出力信号Ｖout1に変換されてｎチャネルＭＯＳトランジスタＱ４１のゲート電極に印加され、同時にデジタル出力バッファ回路ブロック５３ａのもう１つの出力信号バーＶout2がｐチャネルＭＯＳトランジスタＱ４０のゲート電極に印加される。
検出信号バーＶout1が「Ｌ」レベル（信号Ｖout1は「Ｈ」レベル）のとき、トランジスタＱ４０，Ｑ４１は共にオン（導通状態）となり、入力（ドレイン電極）と出力（ソース電極）とが接続される。
【０１０５】
一方、検出信号バーＶout1が「Ｈ」レベル（信号Ｖout1は「Ｌ」レベル）のとき、トランジスタＱ４０，Ｑ４１は共にオフ（非導通状態）となり、出力は入力から切り離され、それ以前の出力電位を寄生容量で保持することになる。
このようなＣＭＯＳトランスミッションゲートは、入出力に対して対称であり、信号伝搬は双方向性である。
【０１０６】
したがって、図８のように、第１のトランスミッションゲートＴＧ１と、このＴＧ１と同構成の第２のトランスミッションゲートＴＧ２のドレイン電極同士を接続して、検出信号バーＶout2を第１のトランスミッションゲートＴＧ１を構成するｐチャネルＭＯＳトランジスタＱ４０及び第２のトランスミッションゲートＴＧ２を構成するｎチャネルＭＯＳトランジスタＱ４３のゲート電極に印加すると共に、その相補信号Ｖout1を第１のトランスミッションゲートＴＧ１を構成するｎチャネルＭＯＳトランジスタＱ４１及び第２のトランスミッションゲートＴＧ２を構成するｐチャネルＭＯＳトランジスタＱ４２のゲート電極に印加すれば、第１、第２のトランスミッションゲートＴＧ１，ＴＧ２の接続点を入力とする１入力２出力の切り替えスイッチ、即ちセレクタとして作用させることが可能である。
【０１０７】
本実施の形態では、２つのＣＭＯＳトランスミッションゲートより構成されたＣＭＯＳセレクタ回路のこのような性質を利用して、必要とする機能を備えた制御回路乃至素子４を構成している。
なお、破壊用キャパシタ３は、トランスミッションゲートＴＧ１，ＴＧ２の入力（ドレイン電極）と接続され、電力供給源接続用電極パッド１０ａ（より正確にはトランジスタＱ５０のソース電極）は第１の出力（トランスミッションゲートＴＧ１のソース電極）と接続され、破壊回路２は第２の出力（トランスミッションゲートＴＧ２のソース電極）と接続される。
【０１０８】
次に、データメモリに格納された秘密情報の消去を行う破壊回路２について説明する。図９は破壊回路２の１構成例を示す回路図である。本実施の形態では、破壊回路２として、電圧昇圧回路を用いている。
【０１０９】
一般に、データメモリを構成する不揮発性メモリは、浮遊ゲート素子を基本デバイスとするＥＥＰＲＯＭ（Electrically Erasable and Programable ROM ）やフラッシュメモリからなる。
これら不揮発性メモリでは、記憶セルにセル情報を書き込む場合あるいは記憶セルに格納されているセル情報を消去する場合に、通常、電源電圧Ｖddより高い書き込み電圧あるいは消去電圧Ｖppが必要である。
【０１１０】
前述したように、書き込みにホットエレクトロン注入を用いるプログラム方式の不揮発性メモリの場合、大電流が必要なため、高電圧Ｖppは外部から供給されなくてはならない。つまり、この場合は、外部接続用電極パッド７に接続される電源によって、書き込み・消去が行われている。
【０１１１】
一方、書き込み・消去にファウラー・ノルドハイム（Fowler-Nordheim ）トンネル電流を用いるＦＮ方式の不揮発性メモリの場合には、電流値が小さくてもよいので、チップ上のチャージポンピングによって発生する昇圧電圧でまかなうことができる。
そこで、電力供給源６の出力電圧Ｖddを高電圧Ｖppにまで昇圧する図９のような電圧昇圧回路により、不揮発性メモリに格納された秘密重要情報を消去する破壊回路２を構成することが可能となる。
【０１１２】
本実施の形態の破壊回路２では、ゲート電極がドレイン電極と接続され、基板電極が電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電圧側と接続された昇圧用のｎチャネルＭＯＳトランジスタＱ３−ｋ（ｋ＝１，２，・・・ｎ）と、一端がトランジスタＱ３−ｋのソース電極と接続された昇圧用のキャパシタＣ４−ｋとからなる昇圧ブロックが、ソース電極と次段のトランジスタのドレイン電極とを接続することで、ｎ段直列に接続されている。
【０１１３】
さらに、最終段のトランジスタＱ３−ｎのソース電極には、ｎチャネルＭＯＳトランジスタＱ４のドレイン電極が接続され、このトランジスタＱ４のゲート電極は、ドレイン電極と接続されている。
ｎチャネルＭＯＳトランジスタＱ４のソース電極には、出力キャパシタＣ５の一端が接続され、出力キャパシタＣ５の他端は、電力供給源６の低電圧側と接続されている。
【０１１４】
さらに、ｐチャネルＭＯＳトランジスタＱ５とｎチャネルＭＯＳトランジスタＱ６とからなる第１のＣＭＯＳインバータとｐチャネルＭＯＳトランジスタＱ７とｎチャネルＭＯＳトランジスタＱ８とからなる第２のＣＭＯＳインバータとを直列に接続することにより、発振器の出力段が構成されている。
【０１１５】
第１のＣＭＯＳインバータの入力端子にはクロック信号ＣＬＫが入力される。この第１のＣＭＯＳインバータの出力信号であるクロック信号バーφは、第２のＣＭＯＳインバータの入力端子に入力されると共に、キャパシタＣ４−ｋのうち偶数段のキャパシタＣ４−ｉ（ｉ＝２，４，・・・）の他端に与えられる。
そして、第２のＣＭＯＳインバータの出力信号であるクロック信号φは、キャパシタＣ４−ｋのうち奇数段のキャパシタＣ４−ｊ（ｊ＝１，３，・・・）の他端に与えられる。
【０１１６】
このように構成された破壊回路２では、初段のトランジスタＱ３−１に破壊用キャパシタ３からの電圧Ｖddが供給されると、後段のトランジスタＱ４のソース電極から出力される出力電圧Ｖppは、ほぼ電源電圧Ｖddのレベルとなる。
この状態で、第１のＣＭＯＳインバータにクロック信号ＣＬＫが入力されると、第２のＣＭＯＳインバータから出力されるクロック信号φの第１パルスでキャパシタＣ４−１のドレイン・ソース端子がＶssからＶddのレベルまで引き上げられるため、キャパシタＣ４−１とトランジスタＱ３−２のカップリングレシオに基づいてトランジスタＱ３−２のドレイン電圧及びゲート電圧が引き上げられ、その電位が出力電圧Ｖppとして出力端子Ｔout から出力される。
【０１１７】
次いで、クロック信号ＣＬＫに応じてクロック信号φ、バーφが反転すると、容量Ｃ４−２とトランジスタＱ３−３との間で上記と同様の動作が行われて、出力電圧Ｖppが更に引き上げられる。
そして、このようなクロック信号ＣＬＫに応じたクロック信号φ、バーφの反転動作が繰り返されると、出力電圧Ｖppのレベルは階段状に上昇する。
【０１１８】
以上のように、クロック信号ＣＬＫの半周期ごとに破壊用キャパシタ３からの電荷を次段に転送して出力キャパシタＣ５を高電圧Ｖppのレベルまで充電することにより、メモリ消去に必要な高電圧Ｖppを得ることができる。
この高電圧Ｖppを消去電圧としてデータメモリの秘密情報を格納したメモリブロックに対応する制御ゲート電極に印加することにより、該メモリブロック全体が消去され、必要とするメモリ消去の機能を実現することが可能となる。
【０１１９】
さて、本実施の形態では、電力供給源６より供給される高々３．６Ｖ程度の低い電圧から記憶セルを構成する浮遊ゲート素子のトンネル酸化膜にファウラー・ノルドハイムトンネル電流を流すのに必要な十数Ｖの高電圧にまで昇圧するために、チャージポンプの各段を構成するトランジスタＱ３−ｋ，Ｑ４にしきい値電圧が０Ｖ近傍にあるトランジスタを使用する。
【０１２０】
その理由は、バックゲート効果による電圧の降下を抑制するためである。また、消費電力の低減のために昇圧用クロック信号ＣＬＫは出来るだけ遅くして、書き込み時の消費電力を、Ｖdd＝３Ｖ時に約１ｍＡ程度以下に抑制する。
このようにして構成した電圧昇圧回路を破壊回路２とすることで、限られた電池容量の電力供給源６に並列接続された破壊用キャパシタ３に蓄積された電荷により、データメモリ内の秘密情報を記憶しているメモリブロックを消去することが可能となる。
【０１２１】
次に、本実施の形態の自己破壊型半導体装置の自己破壊メカニズムについて説明する。ＩＣチップ１２ｂの改ざんを目的とする第三者は、まずプラスティックケースよりＩＣモジュールを外し、次に化学薬品を用いてモールド樹脂を除去する。そして、ＩＣチップ１２ｂの裏面あるいは素子面を観察しようとするが、電力供給源６がＩＣチップ１２ｂの裏面あるいは素子面上に搭載されている場合、電力供給源６を取り外さない限り、観察することができない。
【０１２２】
ここで、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから取り外されると、前述のように、開放・短絡検出回路５０ａ内のキャパシタＣ１，Ｃ２に蓄えられた電荷が、ｐチャネルＭＯＳトランジスタＱ１を通る経路で放電され、開放・短絡検出回路５０ａの第１、第２の出力電圧Ｖin1，Ｖin2が共に低下する。
【０１２３】
一方、大容量の破壊用キャパシタ３に充電された電圧を基準電圧設定回路５１で分圧することによって生成される基準電圧Ｖref は、電力供給源接続用電極パッド１０ａ，１０ｂ間が開放されても、直ぐに低下することはない。よって、開放・短絡検出回路５０ａの出力電圧Ｖin1，Ｖin2と基準電圧設定回路５１の基準電圧Ｖref との間に電位差が生じる。
変形カレントミラー型の差動増幅回路ブロック５２ａは、この電位差を精度良く検出して「Ｈ」レベルの検出信号バーＶout1を出力する。
【０１２４】
制御回路乃至素子４は、「Ｌ」レベルの検出信号バーＶout1が出力されている通常動作時、電力供給源６と破壊用キャパシタ３とを接続している。
ここで、差動増幅回路ブロック５２ａから「Ｈ」レベルの検出信号バーＶout1が出力されると、制御回路乃至素子４は、電力供給源６と破壊用キャパシタ３との接続を遮断し、破壊用キャパシタ３と破壊回路２とを接続する。こうして、破壊回路２が動作を開始し、半導体集積回路１内のデータメモリに格納された秘密重要情報が消去される。
【０１２５】
一方、アタッカが電力供給源６に針を刺す等して電力供給源６を短絡させた場合には、開放・短絡検出回路５０ａ内のキャパシタＣ１，Ｃ２に蓄えられた電荷が、短絡によって即座に放電されるので、開放・短絡検出回路５０ａの第１、第２の出力電圧Ｖin1，Ｖin2は直ちに低下する。
【０１２６】
ここで、電力供給源接続用電極パッド１０ａから基準電圧設定回路５１、差動増幅回路ブロック５２ａ、制御回路乃至素子４、破壊用キャパシタ３及び破壊回路２へ至る電源ラインには、電力供給源短絡時保護用のｎチャネルＭＯＳトランジスタＱ５０が直列に挿入され、このトランジスタＱ５０のゲート電極には開放・短絡検出回路５０ａの第１の出力電圧Ｖin1 が入力される。よって、通常動作時、ｎチャネルＭＯＳトランジスタＱ５０はオン状態にある。
【０１２７】
これに対して、電力供給源６の短絡によって開放・短絡検出回路５０ａの出力電圧Ｖin1 が低下すると、トランジスタＱ５０はオフ状態に移行する。これにより、破壊用キャパシタ３に蓄えられた電荷が電力供給源６の短絡によって放電されることを防ぐことができる。
そして、最終的には、開放時と同様の動作により、制御回路乃至素子４が電力供給源６と破壊用キャパシタ３との接続を遮断し、破壊回路２が半導体集積回路１内のデータメモリに格納された秘密重要情報を消去する。
【０１２８】
なお、本実施の形態では、ＩＣチップ１２ｂと電力供給源６の搭載方法について説明していないが、図１３、図１４で示した搭載方法を用いてもよいし、別の搭載方法でもよい。
【０１２９】
【発明の効果】
本発明によれば、電圧変化検出回路内の開放・短絡検出回路、基準電圧設定回路からの検出電圧を２段の差動増幅回路で差動入力することにより、電力供給源の短絡・開放による接続端子間の電圧変化を高感度、かつ高速に検出することができ、特に接続端子間が開放された場合の電圧変化を迅速に検出することができる。また、電圧変化検出回路内の開放・短絡検出回路、基準電圧設定回路及び差動増幅回路ブロックをＭＯＳトランジスタ回路で構成し、制御回路乃至素子をＣＭＯＳセレクタ回路で構成することにより、動作電流を抑えることができる。また、開放・短絡検出回路を設けることにより、電力供給源の取り外しだけでなく、電力供給源の短絡も検出することができる。その結果、半導体集積回路の動作保証期間の間、常に物理的攻撃を監視し続け、電力供給源の取り外しあるいは短絡が発生した場合には、これを直ちに検出して、半導体集積回路のメモリ情報を破壊することができるので、半導体集積回路のメモリ内容の改ざん、偽造行為を確実に防止することができる。
【０１３０】
また、差動増幅回路ブロックの第１の差動増幅回路を、第１、第２のｐチャネルＭＯＳトランジスタからなる第１の差動増幅部と、第１、第２のｎチャネルＭＯＳトランジスタからなる第１のカレントミラー型負荷と、第３のｎチャネルＭＯＳトランジスタとから構成し、差動増幅回路ブロックの第２の差動増幅回路を、第３、第４のｐチャネルＭＯＳトランジスタからなる第２の差動増幅部と、第４、第５のｎチャネルＭＯＳトランジスタからなる第２のカレントミラー型負荷と、第６のｎチャネルＭＯＳトランジスタとから構成することにより、検出精度の高い変形カレントミラー型の差動増幅回路を実現でき、動作電流を抑えることができる。
【０１３１】
また、開放・短絡検出回路を、第１、第２のキャパシタとからなる接続端子間電圧分圧部と、ｐチャネルＭＯＳトランジスタとから構成することにより、電力供給源の取り外し（接続端子の開放）及び短絡を確実に検出でき、動作電流を抑えることができる。
【０１３２】
また、制御回路乃至素子を、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのペアで構成されたトランスミッションゲートを２つ直列接続してなるＣＭＯＳセレクタ回路から構成することにより、リーク電流を抑えることができる。また、デジタル出力バッファ回路ブロックを２段のＣＭＯＳインバータで構成することにより、ＣＭＯＳセレクタ回路で構成された制御回路乃至素子が確実に動作することが可能な鈍りのない２値のデジタル検出信号を出力することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。
【図２】  図１の自己破壊型半導体装置の具体的な１構成例を示す回路ブロック構成図である。
【図３】  本発明の実施の形態における開放・短絡検出回路の１構成例を示す回路図である。
【図４】  本発明の実施の形態における基準電圧設定回路の１構成例を示す回路図である。
【図５】  本発明の実施の形態における差動増幅回路ブロックの１構成例を示す回路図である。
【図６】  本発明の実施の形態におけるデジタル出力バッファ回路ブロックの１構成例を示す回路図である。
【図７】  本発明の実施の形態における電圧変化検出回路の回路動作シミュレーション結果を示す図である。
【図８】  本発明の実施の形態における制御回路乃至素子の１構成例を示す回路図である。
【図９】  本発明の実施の形態における破壊回路の１構成例を示す回路図である。
【図１０】  一般的なＩＣカードの構成例を示す説明図である。
【図１１】  従来の自己破壊型半導体装置の回路ブロック構成図である。
【図１２】  図１１の自己破壊型半導体装置の具体的な１構成例を示す回路ブロック構成図である。
【図１３】  図１１の自己破壊型半導体装置の配置構成例を示す平面図および断面図である。
【図１４】  図１３の自己破壊型半導体装置におけるフリップチップ実装の様子を示す図である。
【図１５】  図１１の差動増幅回路の１構成例を示す回路図である。
【図１６】  図１１の開放・短絡検出回路の１構成例を示す回路図である。
【図１７】  図１１のデジタル出力バッファ回路の１構成例を示す回路図である。
【符号の説明】
１…半導体集積回路、２…破壊回路、３…破壊用キャパシタ、４…制御回路乃至素子、５ａ…電圧変化検出回路、６…電力供給源、７…外部接続用電極パッド、９ｂ…半導体基板、１０ａ、１０ｂ…電力供給源接続用電極パッド、１２ｂ…ＩＣチップ、５０ａ…開放・短絡検出回路、５１…基準電圧設定回路、５２ａ…差動増幅回路ブロック、５３ａ…デジタル出力バッファ回路ブロック、５４−１、５４−２…差動増幅回路、５５−１、５５−２…ＣＭＯＳインバータ、Ｑ１、Ｑ５、Ｑ７、Ｑ２０、Ｑ２１、Ｑ２５、Ｑ２６、Ｑ３１、Ｑ３３、Ｑ４０、Ｑ４２…ｐチャネルＭＯＳトランジスタ、Ｑ３−ｋ、Ｑ４、Ｑ６、Ｑ８、Ｑ２２、Ｑ２３、Ｑ２４、Ｑ２７、Ｑ２８、Ｑ２９、Ｑ３０、Ｑ３２、Ｑ４１、Ｑ４３、Ｑ５０…ｎチャネルＭＯＳトランジスタ、Ｃ１、Ｃ２、Ｃ４−ｋ、Ｃ５、Ｃ１０、Ｃ１１…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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