(57)【特許請求の範囲】
【請求項１】
プラズマディスプレイパネルの垂直方向に配列された複数の列電極に画素データに対応した画素データパルスを印加する列電極駆動手段と、前記列電極に交差する水平方向に配列された複数の行電極に所定極性のパルス、及び前記プラズマディスプレイパネルの全ての放電セルに荷電粒子を発生せしめる前記所定極性とは異なる極性のリセットパルスを夫々印加する行電極駆動手段とを備えたプラズマディスプレイパネルの駆動装置であって、
前記行電極駆動手段は、前記所定極性と同極性側の端子が第１ラインに接続された第１直流電源と、
前記行電極に電圧を印加する第２ラインと、
前記行電極に印加された電圧を排出する第３のラインと、
一端が接地され、他端側に前記第２のライン及び前記第３のラインが接続されたコンデンサと、
前記第２ラインに設けられた第１コイルと、
前記第３ラインに設けられた第２コイルと、
前記所定極性とは異なる極性側の端子が第４のラインに接続された第２直流電源と、
前記第１ラインに設けられた第１ＭＯＳトランジスタと、
前記第２ラインに設けられた第２ＭＯＳトランジスタと、
前記第３ラインに設けられた第３ＭＯＳトランジスタと、
前記第４ラインに設けられた第４ＭＯＳトランジスタと、
オン状態時に前記第１ライン、前記第２ライン、及び前記第３ラインと前記行電極とを接続する第５ＭＯＳトランジスタと、を具備し、
前記第２直流電源及び前記第４ＭＯＳトランジスタは、前記第４ＭＯＳトランジスタがオン状態の時に前記リセットパルスを前記行電極に印加するリセットパルス発生手段を構成し、
前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、又は前記第３のＭＯＳトランジスタをオン状態に設定する場合は前記第５ＭＯＳトランジスタをオン状態に設定すると共に前記第４ＭＯＳトランジスタをオフ状態に設定する一方、前記リセットパルス発生手段が前記行電極へ前記リセットパルスを印加する場合には前記第５ＭＯＳトランジスタをオフ状態に設定する制御回路を有することを特徴とするプラズマディスプレイパネルの駆動装置。
【請求項２】
前記所定極性のパルスは前記プラズマディスプレイパネルの放電セルの発光状態を維持せしめる維持パルスであり、前記第１直流電源、前記コンデンサ、前記第１コイル、前記第２コイル、前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、及び前記第３ＭＯＳトランジスタは、前記第５ＭＯＳトランジスタがオン状態の時に前記維持パルスを前記行電極に印加する維持パルス発生回路を構成することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動装置。
【請求項３】
プラズマディスプレイパネルの垂直方向に配列された複数の列電極に画素データに対応した画素データパルスを印加する列電極駆動手段と、前記列電極に交差する水平方向に配列された複数の行電極に所定極性のパルス、及び前記所定極性とは異なる極性のパルスを夫々印加する行電極駆動手段とを備えたプラズマディスプレイパネルの駆動装置であって、
前記行電極駆動手段は、前記所定極性と同極性側の端子が第１ラインに接続された第１直流電源と、
前記行電極に電圧を印加する第２ラインと、
前記行電極に印加された電圧を排出する第３のラインと、
一端が接地され、他端側に前記第２のライン及び前記第３のラインが接続されたコンデンサと、
前記第２ラインに設けられた第１コイルと、
前記第３ラインに設けられた第２コイルと、
前記所定極性とは異なる極性側の端子が第４のラインに接続された第２直流電源と、
前記第１ラインに設けられた第１ＭＯＳトランジスタと、
前記第２ラインに設けられた第２ＭＯＳトランジスタと、
前記第３ラインに設けられた第３ＭＯＳトランジスタと、
前記第４ラインに設けられた第４ＭＯＳトランジスタと、
オン状態時に前記第１ライン、前記第２ライン、及び前記第３ラインと前記行電極とを接続する第５ＭＯＳトランジスタと、
オン状態時に前記第４ラインと前記行電極とを接続する第６ＭＯＳトランジスタと、を具備し、
前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、又は前記第３のＭＯＳトランジスタをオン状態に設定する場合は前記第５ＭＯＳトランジスタをオン状態に設定すると共に前記第６ＭＯＳトランジスタをオフ状態に設定する一方、前記第４ＭＯＳトランジスタをオン状態に設定する場合には前記第５ＭＯＳトランジスタをオフ状態に設定すると共に前記第６ＭＯＳトランジスタをオン状態に設定する制御回路を有することを特徴とするプラズマディスプレイパネルの駆動装置。
【請求項４】
前記所定極性とは異なる極性のパルスは前記プラズマディスプレイパネルの全ての放電セルに荷電粒子を発生せしめるリセットパルスであり、前記第２直流電源及び前記第４ＭＯＳトランジスタは、前記第４ＭＯＳトランジスタがオン状態の時に前記リセットパルスを前記行電極に印加するリセットパルス発生手段を構成することを特徴とする請求項３記載のプラズマディスプレイパネルの駆動装置。
【請求項５】
前記所定極性のパルスは前記プラズマディスプレイパネルの放電セルの発光状態を維持せしめる維持パルスであり、前記第１直流電源、前記コンデンサ、前記第１コイル、前記第２コイル、前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、及び前記第３ＭＯＳトランジスタは、前記第５ＭＯＳトランジスタがオン状態の時に前記維持パルスを前記行電極に印加する維持パルス発生回路を構成することを特徴とする請求項３記載のプラズマディスプレイパネルの駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプラズマディスプレイパネルの駆動装置に関する。
【背景技術】
【０００２】
平面表示装置として、ＡＣ（交流放電）型のプラズマディスプレイパネル（以下、ＰＤＰと称する）が知られている。図１は、かかるＡＣ型のＰＤＰを駆動する駆動装置を含んだプラズマディスプレイ装置の概略構成を示す図である。
【０００３】
図１において、ＰＤＰ１０には、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ1〜Ｄmが形成されている。この際、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｄとの交差部に１つの放電セルが形成される。駆動装置１は、供給された映像信号を１画素毎のＮビットの画素データに変換し、これをＰＤＰ１０における１行分毎にｍ個の画素データパルスに変換してＰＤＰ１０の列電極Ｄ1〜Ｄm各々に印加する。更に、駆動装置１は、図２に示されるが如きタイミングにて、リセットパルスＲＰX、リセットパルスＲＰY、プライミングパルスＰＰ、走査パルスＳＰ、維持パルスＩＰX、維持パルスＩＰY、及び消去パルスＥＰ各々を含んだ行電極駆動信号を生成し、これを上記ＰＤＰ１０の行電極対（Ｙ1〜Ｙn、Ｘ1〜Ｘn）に印加する。
【０００４】
図２において、駆動装置１は、先ず、正電圧のリセットパルスＲＰxを発生してこれを全ての行電極Ｘ1〜Ｘnに印加すると同時に、負電圧のリセットパルスＲＰyを発生してこれを行電極Ｙ1〜Ｙn の各々に印加する（一斉リセット行程）。かかるリセットパルスの印加によりＰＤＰ１０の全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
【０００５】
次に、駆動装置１は、各行毎の画素データに対応した正電圧の画素データパルスＤＰ1〜ＤＰmを発生し、これらを１行分毎に順次、列電極Ｄ1〜Ｄmに印加して行く。更に、駆動装置１は、上記画素データパルスＤＰ1〜ＤＰmを列電極Ｄ1〜Ｄmに印加するタイミングと同一タイミングにて、負電圧でありかつ比較的パルス幅の小なる走査パルスＳＰを発生し、これを図２に示されるように、行電極Ｙ1からＹnへと順次印加して行く。この際、走査パルスＳＰが印加された行電極に存在する放電セルの内で、高電圧の画素データパルスが印加された放電セルでは放電が生じてその壁電荷の大半が失われる。一方、画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。すなわち、列電極に印加された画素データパルスに応じて、各放電セル内に壁電荷が残留するか否かが決定するのである。これは、走査パルスＳＰの印加に応じて、各放電セルに対して画素データの書き込みが為されたということなのである。尚、駆動装置１は、かかる負電圧の走査パルスＳＰを各行電極Ｙに印加する直前に、図２に示されるが如き正電圧のプライミングパルスＰＰを行電極Ｙ1〜Ｙnに印加する（画素データ書込行程）。
【０００６】
かかるプライミングパルスＰＰの印加により、上記一斉リセット動作にて得られ、時間経過と共に減少してしまった上記荷電粒子が、ＰＤＰ１０の放電空間内に再形成される。よって、かかる荷電粒子が存在する内に、上記走査パルスＳＰの印加による画素データの書き込みが為されることになる。次に、駆動装置１は、正電圧の維持パルスＩＰYを連続して行電極Ｙ1〜Ｙn 各々に印加すると共に、かかる維持パルスＩＰYの印加タイミングとは、ずれたタイミングにて正電圧の維持パルスＩＰXを連続して行電極Ｘ1〜Ｘn各々に印加する（維持放電行程）。
【０００７】
かかる維持パルスＩＰX及びＩＰYが交互に印加されている期間に亘り、上記壁電荷が残留したままとなっている放電セルが放電発光を繰り返しその発光状態を維持する。次に、駆動装置１は、負電圧の消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に一斉に印加して、各放電セル内に残留している壁電荷を消去する（壁電荷消去行程）。
【０００８】
図３は、上記各種駆動パルスの内で、上記リセットパルスＲＰY及び維持パルスＩＰYを発生するパルス駆動回路の構成を示す図である。図３において、維持パルス発生回路１０２におけるｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ１は、そのゲート端に供給されたゲート信号ＧＴ１の論理レベルが"１"である場合にはオフ状態となる。又、かかるＭＯＳトランジスタＱ１は、ゲート信号ＧＴ１の論理レベルが"０"である場合にはオン状態となって上記直流電源Ｂ１の正側端子電位をライン２上に印加する。尚、この直流電源Ｂ１の負側端子は接地されている。更に、かかる維持パルス発生回路１０２には、その一端が接地されているコンデンサＣ１が設けられている。ｎチャネル型のＭＯＳトランジスタＱ２は、そのゲート端に供給されたゲート信号ＧＴ２の論理レベルが"０"である場合にはオフ状態となる一方、かかるゲート信号ＧＴ２の論理レベルが"１"である場合にはオン状態となって上記ライン２上の電位をダイオードＤ１及びコイルＬ１を介して上記コンデンサＣ１の他端に印加する。ｎチャネル型のＭＯＳトランジスタＱ３は、そのゲート端に供給されたゲート信号ＧＴ３の論理レベルが"０"である場合にはオフ状態となる一方、かかるゲート信号ＧＴ３の論理レベルが"１"である場合にはオン状態となって上記コンデンサＣ１の他端に生じた電位をダイオードＤ２及びコイルＬ２を介して上記ライン２上に印加する。ｐチャネル型のＭＯＳトランジスタＱ４は、そのゲート端に供給されたゲート信号ＧＴ４の論理レベルが"１"である場合にはオフ状態となる一方、かかるゲート信号ＧＴ４の論理レベルが"０"である場合にはオン状態となって上記ライン２上の電位をダイオードＤ３を介して接地電位に引き込む。
【０００９】
リセットパルス発生回路１０３におけるｎチャネル型のＭＯＳトランジスタＱ５は、そのゲート端に供給されたゲート信号ＧＴ５の論理レベルが"０"である場合にはオフ状態となる。又、かかるＭＯＳトランジスタＱ５は、ゲート信号ＧＴ５の論理レベルが"１"である場合にはオン状態となって直流電源Ｂ２の負側端子電位を抵抗Ｒ１を介してライン２上に印加する。尚、この直流電源Ｂ２の正側端子は接地されている。ｎチャネル型のＭＯＳトランジスタＱ６は、そのゲート端に供給されたゲート信号ＧＴ６の論理レベルが"０"である場合にはオフ状態となる一方、かかるゲート信号ＧＴ６の論理レベルが"１"である場合にはオン状態となって上記ライン２上の電位をダイオードＤ４を介して接地電位に引き込む。
【００１０】
尚、上記ダイオードＤ１〜Ｄ４は逆流防止の為に設けられたものである。図４は、上記図２に示されるが如きリセットパルスＲＰｙ及び維持パルスＩＰｙ各々を発生させる際の上記ゲート信号ＧＴ１〜ＧＴ６各々の供給タイミングを示す図である。図４に示されるように、先ず、論理レベル"１"のゲート信号ＧＴ５に応じてＭＯＳトランジスタＱ５がオン状態となる。これにより、直流電源Ｂ２の負側端子に発生した負の電位がライン２上に印加されて図４に示されるが如き負電圧を有するリセットパルスＲＰｙが発生する。
【００１１】
次に、図４に示されるように、ゲート信号ＧＴ３の論理レベルが"０"〜"１"〜"０"、ゲート信号ＧＴ１の論理レベルが"１"〜"０"〜"１"、更にゲート信号ＧＴ２の論理レベルが"０"〜"１"〜"０"へと順次切り替わることにより、図４に示される正電圧の維持パルスＩＰｙが発生する。つまり、先ず、論理レベル"１"のゲート信号ＧＴ３に応じて、ＭＯＳトランジスタＱ３がオン状態となり、コンデンサＣ１に蓄積されていた電荷に応じた電流がＭＯＳトランジスタＱ３、ダイオードＤ２、及びコイルＬ２を介してライン２上に流れ込む。これにより、ライン２上の行電極駆動信号のレベルは、図４に示されるように徐々に上昇して行く。次に、論理レベル"１"のゲート信号ＧＴ１に応じて、ＭＯＳトランジスタＱ１がオン状態となる。これにより、直流電源Ｂ１の正側端子の正電位がライン２上に印加されて、図４に示されるが如き正電圧を有する維持パルスＩＰｙが発生する。次に、論理レベル"１"のゲート信号ＧＴ２に応じてＭＯＳトランジスタＱ２がオン状態となる。これにより、ＰＤＰ１０に帯電されていた電荷に応じた電流がＭＯＳトランジスタＱ２、ダイオードＤ１、及びコイルＬ１を介してコンデンサＣ１に流れ込む。かかるコンデンサＣ１の充電動作により、上記維持パルスＩＰｙのレベルは、図４に示されるように徐々に下降して行く。
【００１２】
以上の如く、リセットパルス発生回路１０３及び維持パルス発生回路１０２各々は、互いに極性の異なる駆動パルス（リセットパルスＲＰｙ、維持パルスＩＰｙ）を発生し、これらを異なるタイミングで共通のライン２上に印加する構成となっている。ここで、かかる図３に示される構成では、直流電源Ｂ１の正側端子と直流電源Ｂ２の負側端子との間に、ＭＯＳトランジスタＱ１及びＱ５が直列に接続される形となる。更に、かかる直流電源Ｂ１の正側端子と略同一の電位を発生するコンデンサＣ１と直流電源Ｂ２の負側端子との間には、ＭＯＳトランジスタＱ２（Ｑ３）及びＱ５が直列に接続される形となる。
【００１３】
従って、かかる図３に示されるＭＯＳトランジスタＱ１〜Ｑ３、及びＱ４としては、直流電源Ｂ１の正側端子電位と直流電源Ｂ２の負側端子電位との電位差に耐え得る高耐圧なトランジスタを用いなければならないという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上記問題を解決するために為されたものであり、比較的耐圧の低いトランジスタにて互いに極性の異なる複数の駆動パルスをＰＤＰの同一行電極上に印加し得るプラズマディスプレイパネルの駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の第１の特徴によるプラズマディスプレイパネルの駆動装置は、プラズマディスプレイパネルの垂直方向に配列された複数の列電極に画素データに対応した画素データパルスを印加する列電極駆動手段と、前記列電極に交差する水平方向に配列された複数の行電極に所定極性のパルス、及び前記プラズマディスプレイパネルの全ての放電セルに荷電粒子を発生せしめる前記所定極性とは異なる極性のリセットパルスを夫々印加する行電極駆動手段とを備えたプラズマディスプレイパネルの駆動装置であって、前記行電極駆動手段は、前記所定極性と同極性側の端子が第１ラインに接続された第１直流電源と、前記行電極に電圧を印加する第２ラインと、前記行電極に印加された電圧を排出する第３のラインと、一端が接地され、他端側に前記第２のライン及び前記第３のラインが接続されたコンデンサと、前記第２ラインに設けられた第１コイルと、前記第３ラインに設けられた第２コイルと、前記所定極性とは異なる極性側の端子が第４のラインに接続された第２直流電源と、前記第１ラインに設けられた第１ＭＯＳトランジスタと、前記第２ラインに設けられた第２ＭＯＳトランジスタと、前記第３ラインに設けられた第３ＭＯＳトランジスタと、前記第４ラインに設けられた第４ＭＯＳトランジスタと、オン状態時に前記第１ライン、前記第２ライン、及び前記第３ラインと前記行電極とを接続する第５ＭＯＳトランジスタと、を具備し、前記第２直流電源及び前記第４ＭＯＳトランジスタは、前記第４ＭＯＳトランジスタがオン状態の時に前記リセットパルスを前記行電極に印加するリセットパルス発生手段を構成し、前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、又は前記第３のＭＯＳトランジスタをオン状態に設定する場合は前記第５ＭＯＳトランジスタをオン状態に設定すると共に前記第４ＭＯＳトランジスタをオフ状態に設定する一方、前記リセットパルス発生手段が前記行電極へ前記リセットパルスを印加する場合には前記第５ＭＯＳトランジスタをオフ状態に設定する制御回路を有することを特徴とする。
【００１６】
又、本発明の第２の特徴によるプラズマディスプレイパネルの駆動装置は、プラズマディスプレイパネルの垂直方向に配列された複数の列電極に画素データに対応した画素データパルスを印加する列電極駆動手段と、前記列電極に交差する水平方向に配列された複数の行電極に所定極性のパルス、及び前記所定極性とは異なる極性のパルスを夫々印加する行電極駆動手段とを備えたプラズマディスプレイパネルの駆動装置であって、前記行電極駆動手段は、前記所定極性と同極性側の端子が第１ラインに接続された第１直流電源と、前記行電極に電圧を印加する第２ラインと、前記行電極に印加された電圧を排出する第３のラインと、一端が接地され、他端側に前記第２のライン及び前記第３のラインが接続されたコンデンサと、前記第２ラインに設けられた第１コイルと、前記第３ラインに設けられた第２コイルと、前記所定極性とは異なる極性側の端子が第４のラインに接続された第２直流電源と、前記第１ラインに設けられた第１ＭＯＳトランジスタと、前記第２ラインに設けられた第２ＭＯＳトランジスタと、前記第３ラインに設けられた第３ＭＯＳトランジスタと、前記第４ラインに設けられた第４ＭＯＳトランジスタと、オン状態時に前記第１ライン、前記第２ライン、及び前記第３ラインと前記行電極とを接続する第５ＭＯＳトランジスタと、オン状態時に前記第４ラインと前記行電極とを接続する第６ＭＯＳトランジスタと、を具備し、前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、又は前記第３のＭＯＳトランジスタをオン状態に設定する場合は前記第５ＭＯＳトランジスタをオン状態に設定すると共に前記第６ＭＯＳトランジスタをオフ状態に設定する一方、前記第４ＭＯＳトランジスタをオン状態に設定する場合には前記第５ＭＯＳトランジスタをオフ状態に設定すると共に前記第６ＭＯＳトランジスタをオン状態に設定する制御回路を有することを特徴とする。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例を図を参照しつつ説明する。図５は、本発明による駆動装置を含んだプラズマディスプレイ装置の全体構成を示す図である。かかる図５において、Ａ／Ｄ変換器１１は、供給されてきたアナログの映像信号をサンプリングして１画素毎のＮビットの画素データに変換しこれをメモリ１３に供給する。パネル駆動制御回路１２は、かかる映像信号中に含まれる水平同期信号及び垂直同期信号を検出し、この検出タイミングに基づいて以下に説明するが如き各種信号を生成し、これらをメモリ１３、行電極ドライバ１００、及び列電極ドライバ２００の各々に供給する。
【００１８】
メモリ１３は、パネル駆動制御回路１２から供給されてくる書込信号に応じて上記画素データを順次書き込む。更に、メモリ１３は、上記パネル駆動制御回路１２から供給されてくる読出信号に応じて、上述の如く書き込まれた画素データをＰＤＰ（プラズマディスプレイパネル）２０の１行分毎に読み出し、これを列電極ドライバ２００に供給する。
【００１９】
ＰＤＰ２０には、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ1〜Ｄmが形成されている。この際、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｄとの交差部に１つの放電セルが形成される。
【００２０】
列電極ドライバ２００は、上記メモリ１３から供給されてくる１行分の画素データ各々に対応した画素データパルスＤＰ1〜mを発生し、これらを上記パネル駆動制御回路１２から供給される画素データパルス印加タイミング信号に応じて、図６に示されるように上記ＰＤＰ２０の列電極Ｄ1〜Ｄm各々に印加する。行電極ドライバ１００は、上記パネル駆動制御回路１２から供給されてくる各種タイミング信号に応じて、上記図６に示されるが如きリセットパルスＲＰX及び維持パルスＩＰXを含んだ行電極Ｘ駆動信号を生成し、これを上記ＰＤＰ２０の行電極Ｘ1〜Ｘn各々に同時に印加する。又、行電極ドライバ１００は、上記パネル駆動制御回路１２から供給されてくる各種タイミング信号に応じて、上記図６に示されるが如き負電圧のリセットパルスＲＰY、正電圧のプライミングパルスＰＰ、負電圧の走査パルスＳＰ、正電圧の維持パルスＩＰY及び負電圧の消去パルスＥＰ各々を含んだ行電極Ｙ駆動信号を生成し、これを上記ＰＤＰ２０の行電極Ｙ1〜Ｙn各々に印加する。
【００２１】
図７は、上記各種駆動パルスの内からリセットパルスＲＰY及び維持パルスＩＰY各々を発生すべく為された本発明の駆動装置に基づくパルス駆動回路の構成を示す図である。尚、この図７に示される構成は、上記行電極ドライバ１００内に設けられているものである。図７において、維持パルス発生回路１２０におけるｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ１は、上記パネル駆動制御回路１２から供給されたゲート信号ＧＴ１の論理レベルが"１"である場合にはオフ状態となる。一方、このゲート信号ＧＴ１の論理レベルが"０"である場合には、上記ＭＯＳトランジスタＱ１はオン状態となって上記直流電源Ｂ１の正側端子電位をライン２００上に印加する。尚、この直流電源Ｂ１の負側端子は接地されている。更に、かかる維持パルス発生回路１２０には、その一端が接地されているコンデンサＣ１が設けられている。ｎチャネル型のＭＯＳトランジスタＱ２は、上記パネル駆動制御回路１２から供給されたゲート信号ＧＴ２の論理レベルが"０"である場合にはオフ状態となる。一方、かかるゲート信号ＧＴ２の論理レベルが"１"である場合には、ＭＯＳトランジスタＱ２はオン状態となって上記ライン２００上の電位をダイオードＤ１及びコイルＬ１を介して上記コンデンサＣ１の他端に印加してこれを充電する。ｎチャネル型のＭＯＳトランジスタＱ３は、上記パネル駆動制御回路１２から供給されたゲート信号ＧＴ３の論理レベルが"０"である場合にはオフ状態となる。一方、かかるゲート信号ＧＴ３の論理レベルが"１"である場合には、ＭＯＳトランジスタＱ３はオン状態となって上記コンデンサＣ１の他端から放電された電位をダイオードＤ２及びコイルＬ２を介して上記ライン２００上に印加する。ｐチャネル型のＭＯＳトランジスタＱ４は、上記パネル駆動制御回路１２から供給されたゲート信号ＧＴ４の論理レベルが"１"である場合にはオフ状態となる一方、かかるゲート信号ＧＴ４の論理レベルが"０"である場合にはオン状態となって上記ライン２００上の電位を接地電位に引き込む。
【００２２】
リセットパルス発生回路１３０におけるｎチャネル型のＭＯＳトランジスタＱ５は、上記パネル駆動制御回路１２から供給されたゲート信号ＧＴ５の論理レベルが"０"である場合にはオフ状態となる。又、かかるＭＯＳトランジスタＱ５は、ゲート信号ＧＴ５の論理レベルが"１"である場合にはオン状態となって直流電源Ｂ２の負側端子の電位を抵抗Ｒ１を介してライン３００上に印加する。尚、この直流電源Ｂ２の正側端子は接地されている。
【００２３】
スイッチング素子としてのｐチャネル型のＭＯＳトランジスタＱ７は、上記パネル駆動制御回路１２から供給されたゲート信号ＧＴ７の論理レベルが"０"である場合にはオン状態となって上記ライン２００及びライン３００間の接続を行う。この際、かかるライン２００上に発生した行電極駆動信号は上記ライン３００を介してＰＤＰ２０の各行電極Ｙ1〜Ｙnに印加される。一方、かかるゲート信号ＧＴ７の論理レベルが"１"である場合には、ＭＯＳトランジスタＱ７はオフ状態となり、上記ライン２００及びライン３００間の接続を遮断する。この際、上記ライン３００上に発生した行電極駆動信号のみがＰＤＰ２０の各行電極Ｙ1〜Ｙnに印加される。
【００２４】
図８は、上記ゲート信号ＧＴ１〜ＧＴ５及びＧＴ７各々のタイミング、及びこれらゲート信号ＧＴに応じてライン３００上に生成される行電極駆動信号の波形を示す図である。図８は、上記図６に示されるが如きリセットパルスＲＰｙ及び維持パルスＩＰｙ各々を発生させる際の上記ゲート信号ＧＴ１〜ＧＴ５及びＧＴ７各々の供給タイミングを示す図である。
【００２５】
図８に示されるように、先ず、論理レベル"１"のゲート信号ＧＴ５に応じて図７に示されるＭＯＳトランジスタＱ５がオン状態となる。これにより、直流電源Ｂ２の負側端子に発生した負の電位が抵抗Ｒ１を介してライン３００上に印加されて、図８に示されるが如き負電圧のリセットパルスＲＰｙがＰＤＰ２０の行電極Ｙに印加される。この際、かかる抵抗Ｒ１の作用により、上記リセットパルスＲＰｙのフロントエッジ部の波形はなだらかになる。又、この間、図７に示されるＭＯＳトランジスタＱ７には、論理レベル"１"のゲート信号ＧＴ７が供給されているので、ＭＯＳトランジスタＱ７はオフ状態にある。よって、少なくとも上記リセットパルスＲＰｙが発生している期間中は、ライン２００及びライン３００間は遮断された状態にある。
【００２６】
次に、図８に示されるように、ゲート信号ＧＴ３の論理レベルが"０"〜"１"〜"０"、ゲート信号ＧＴ１の論理レベルが"１"〜"０"〜"１"、更にゲート信号ＧＴ２の論理レベルが"０"〜"１"〜"０"へと順次切り替わることにより、図８に示されるが如き正電圧の維持パルスＩＰｙが発生する。つまり、先ず、論理レベル"１"のゲート信号ＧＴ３に応じて、ＭＯＳトランジスタＱ３がオン状態となり、コンデンサＣ１に蓄積されていた電荷に応じた電流がＭＯＳトランジスタＱ３、ダイオードＤ２、及びコイルＬ２を介してライン２００上に流れ込む。この際、図８に示されるようにＭＯＳトランジスタＱ７には論理レベル"０"のゲート信号ＧＴ７が供給されているので、ＭＯＳトランジスタＱ７はオン状態にあり、ライン２００及び３００間が接続される。これにより、ライン３００上の行電極駆動信号のレベルは、図８に示されるように徐々に上昇して行く。次に、論理レベル"０"のゲート信号ＧＴ１に応じて、ＭＯＳトランジスタＱ１がオン状態となる。これにより、直流電源Ｂ１の正側端子の正電位がライン２００及びＭＯＳトランジスタＱ７を介してライン３００上に印加されて、図８に示されるが如き正電圧を有する維持パルスＩＰｙが発生する。次に、論理レベル"１"のゲート信号ＧＴ２に応じてＭＯＳトランジスタＱ２がオン状態となる。これにより、ＰＤＰ２０に帯電されていた電荷に応じた電流がＭＯＳトランジスタＱ２、ダイオードＤ１、及びコイルＬ１を介してコンデンサＣ１に流れ込む。かかるコンデンサＣ１の充電動作により、上記維持パルスＩＰｙのレベルは、図８に示されるように徐々に下降して行く。
【００２７】
以上の如く、図７に示されるパルス駆動回路においては、少なくとも維持パルスを行電極に印加する期間中はオン状態となるＭＯＳトランジスタＱ７を維持パルス発生回路１２０及びリセットパルス発生回路１３０間に設ける構成としたのである。かかる構成によれば、直流電源Ｂ１の正側端子と直流電源Ｂ２の負側端子との間、更に、直流電源Ｂ１の正側端子と略同一の電位を発生するコンデンサＣ１と直流電源Ｂ２の負側端子との間各々に直列に接続されるＭＯＳトランジスタの数が、ＭＯＳトランジスタＱ７の分だけ１段増えることになる。
【００２８】
よって、図３に示されるが如き従来の構成に比してＭＯＳトランジスタ１段あたりの耐圧を低くすることが出来るのである。又、図７に示されるＭＯＳトランジスタＱ７は等価的には、図９に示されるように、ゲート信号ＧＴ７に応じてライン２００及びライン３００間の接続／遮断を為すスイッチＳＷ７、及びライン３００からライン２００に向けて順方向に形成された寄生ダイオードＤ１７から構成されている。
【００２９】
この際、かかる寄生ダイオードＤ１７が、ＭＯＳトランジスタＱ４の寄生ダイオードを介して接地電位から維持パルス発生回路１２０の直流電源Ｂ２の負側端子へと逆流する電流を防止することになる。つまり、かかる役目を為すべく図３における構成において採用されていた逆流防止用のダイオードＤ３は、図７に示される構成においては不要となるのである。
【００３０】
尚、上記実施例においては、耐圧向上を計るべく、少なくとも維持パルスを発生する期間中はオン状態となるＭＯＳトランジスタＱ７を維持パルス発生回路１２０の出力ラインとしてのライン２００に設ける構成としているが、各パルス発生回路の出力ラインに夫々、耐圧向上を計る為のＭＯＳトランジスタを設ける構成としても良い。
【００３１】
図１０は、かかる点に鑑みて為されたパルス駆動回路の構成を示す図である。尚、図１０に示される維持パルス発生回路１２０及びＭＯＳトランジスタＱ７は、上述した如き図７に示されるものと同一であるのでその説明は省略する。図１０において、リセットパルス発生回路１４０におけるｎチャネル型のＭＯＳトランジスタＱ５は、上記パネル駆動制御回路１２から供給されたゲート信号ＧＴ５の論理レベルが"０"である場合にはオフ状態となる。又、かかるＭＯＳトランジスタＱ５は、ゲート信号ＧＴ５の論理レベルが"１"である場合にはオン状態となって直流電源Ｂ２の負側端子の電位を抵抗Ｒ１を介してライン４００上に印加する。尚、この直流電源Ｂ２の正側端子は接地されている。更に、かかるリセットパルス発生回路１４０におけるｎチャネル型のＭＯＳトランジスタＱ８は、上記パネル駆動制御回路１２から供給されたゲート信号ＧＴ８の論理レベルが"０"である場合にはオフ状態となる。又、かかるＭＯＳトランジスタＱ８は、ゲート信号ＧＴ８の論理レベルが"１"である場合にはオン状態となって上記ライン４００上の電位を抵抗Ｒ２を介して接地電位に引き込む。
【００３２】
スイッチング素子としてのｎチャネル型のＭＯＳトランジスタＱ９は、上記パネル駆動制御回路１２から供給されたゲート信号ＧＴ９の論理レベルが"１"である場合にはオン状態となって上記ライン４００及びライン３００間の接続を行う。この際、かかるライン４００上に発生した行電極駆動信号は上記ライン３００を介してＰＤＰ２０の各行電極Ｙ1〜Ｙnに印加される。一方、かかるゲート信号ＧＴ９の論理レベルが"０"である場合には、ＭＯＳトランジスタＱ９はオフ状態となり、上記ライン４００及びライン３００間の接続を遮断する。
【００３３】
図１１は、上記図１０に示される構成にてリセットパルスＲＰｙ及び維持パルスＩＰｙ各々を発生させる為のゲート信号ＧＴ１〜ＧＴ５、及びゲート信号ＧＴ７〜ＧＴ９各々の供給タイミングを示す図である。図１１に示されるように、先ず、論理レベル"１"のゲート信号ＧＴ５に応じて、図１０に示されるリセットパルス発生回路１４０におけるＭＯＳトランジスタＱ５がオン状態となる。これにより、直流電源Ｂ２の負側端子に発生した負の電位がＭＯＳトランジスタＱ５及び抵抗Ｒ１を介してライン４００上に印加される。この間、図１０に示されるＭＯＳトランジスタＱ９には論理レベル"１"のゲート信号ＧＴ９が供給されているので、ＭＯＳトランジスタＱ９はオン状態にある。よって、上記４００上に印加された電位はかかるＭＯＳトランジスタＱ９を介してライン３００に印加され、図１１に示されるが如き負電圧のリセットパルスＲＰｙがＰＤＰ２０の行電極Ｙに印加されることになる。ここで、図１１に示されるが如くゲート信号ＧＴ５の論理レベルが"１"から"０"、ゲート信号ＧＴ８の論理レベルが"０"から"１"へと夫々切り替わると、ＭＯＳトランジスタＱ５はオフ、ＭＯＳトランジスタＱ８はオン状態に切り替わる。ＭＯＳトランジスタＱ８がオン状態に切り替わることにより、ライン３００上に発生した図１１に示されるが如き負電圧のリセットパルスＲＰｙは徐々に接地電位に引き込まれて行く。
【００３４】
尚、かかるリセットパルスＲＰｙがライン４００、ＭＯＳトランジスタＱ９及びライン３００を介してＰＤＰ２０の行電極Ｙに印加されている期間中、ＭＯＳトランジスタＱ７には論理レベル"１"のゲート信号ＧＴ７が供給されている。よって、この間、維持パルス発生回路１２０の出力ラインとしてのライン２００、及びライン３００間は遮断されている。
【００３５】
次に、図１１に示されるように、ゲート信号ＧＴ３の論理レベルが"０"〜"１"〜"０"、ゲート信号ＧＴ１の論理レベルが"１"〜"０"〜"１"、更にゲート信号ＧＴ２の論理レベルが"０"〜"１"〜"０"へと順次切り替わることにより、図１１に示されるが如き正電圧の維持パルスＩＰｙが発生する。つまり、先ず、論理レベル"１"のゲート信号ＧＴ３に応じて、ＭＯＳトランジスタＱ３がオン状態となり、コンデンサＣ１に蓄積されていた電荷に応じた電流がＭＯＳトランジスタＱ３、ダイオードＤ２、及びコイルＬ２を介してライン２００上に流れ込む。この際、図１１に示されるようにＭＯＳトランジスタＱ７には論理レベル"０"のゲート信号ＧＴ７が供給されているので、ＭＯＳトランジスタＱ７はオン状態にあり、ライン２００及び３００間が接続される。これにより、ライン３００上の行電極駆動信号のレベルは、図１１に示されるように徐々に上昇して行く。次に、論理レベル"０"のゲート信号ＧＴ１に応じて、ＭＯＳトランジスタＱ１がオン状態となる。これにより、直流電源Ｂ１の正側端子の正電位がライン２００及びＭＯＳトランジスタＱ７を介してライン３００上に印加されて、図１１に示されるが如き正電圧を有する維持パルスＩＰｙが発生する。次に、論理レベル"１"のゲート信号ＧＴ２に応じてＭＯＳトランジスタＱ２がオン状態となる。これにより、ＰＤＰ２０に帯電されていた電荷に応じた電流がＭＯＳトランジスタＱ２、ダイオードＤ１、及びコイルＬ１を介してコンデンサＣ１に流れ込む。かかるコンデンサＣ１の充電動作により、上記維持パルスＩＰｙのレベルは、図１１に示されるように徐々に下降して行く。尚、かかる維持パルスＩＰｙがライン２００、ＭＯＳトランジスタＱ７及びライン３００を介してＰＤＰ２０の行電極Ｙに印加されている期間中、ＭＯＳトランジスタＱ９には論理レベル"０"のゲート信号ＧＴ９が供給されている。よって、この間、リセットパルス発生回路１４０の出力ラインとしてのライン４００、及びライン３００間は遮断されているのである。
【００３６】
かかる図１０に示されるパルス駆動回路においては、各パルス発生回路（１２０、１４０）の出力ライン各々に、少なくとも各パルス発生回路が駆動パルスを発生する期間中はオン状態となるＭＯＳトランジスタ（Ｑ７、Ｑ９）を設ける構成としている。よって、かかる構成によれば、各パルス発生回路間に直列に接続されるＭＯＳトランジスタの段数が更に１段（ＭＯＳトランジスタＱ９の分）だけ増えるので、各ＭＯＳトランジスタの耐圧を、図７に示される構成に比してより低いものに設定することが出来るようになるのである。
【図面の簡単な説明】
【００３７】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】図１の駆動装置による行電極駆動信号のタイミングを示す図である。
【図３】リセットパルスＲＰY及び維持パルスＩＰYを発生する従来のパルス駆動回路の構成を示す図である。
【図４】従来のパルス駆動回路によってリセットパルスＲＰｙ及び維持パルスＩＰｙ各々を発生させる際の各ゲート信号のタイミングを示す図である。
【図５】本発明による駆動装置を含んだプラズマディスプレイ装置の全体構成を示す図である。
【図６】図５の駆動装置による行電極駆動信号のタイミングを示す図である。
【図７】本発明の駆動装置に基づくパルス駆動回路の構成を示す図である。
【図８】図７に示されるパルス駆動回路によってリセットパルスＲＰｙ及び維持パルスＩＰｙ各々を発生させる際の各ゲート信号のタイミングを示す図である。
【図９】ＭＯＳトランジスタＱ７を等価回路にて示してある本発明に基づくパルス駆動回路の構成を示す図である。
【図１０】本発明の駆動装置に基づくパルス駆動回路の他の構成例を示す図である。
【図１１】図１０に示されるパルス駆動回路によってリセットパルスＲＰｙ及び維持パルスＩＰｙ各々を発生させる際の各ゲート信号のタイミングを示す図である。
【符号の説明】
【００３８】
２０ ＰＤＰ
１００ 行電極ドライバ
１２０ 維持パルス発生回路
１３０、１４０ リセットパルス発生回路
Q7、Q9 ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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