(57)【特許請求の範囲】
【請求項１】
１トラックのアブソリュートパターンと、前記アブソリュートパターンの最小読取単位のピッチで形成されたインクリメンタルパターンとが形成された符号板と、
前記アブソリュートパターンの最小読取単位を検出する複数の検出素子を有し、前記符号板に対して相対移動可能なアブソリュート検出素子群と、
前記インクリメンタルパターンの最小読取単位を検出する複数の検出素子を有し、前記符号板に対して相対移動可能なインクリメンタル検出素子群と、
電源投入時又は絶対位置要求信号入力時に前記アブソリュート検出素子群で前記アブソリュートパターンの最小読取単位を検出し、その後、前記インクリメンタル検出素子群からのインクリメンタル信号に基づいて前記アブソリュート検出素子群で検出する前記アブソリュートパターンと同一のパターン信号を発生させるパターン発生回路と、
前記アブソリュート検出素子群で検出した検出信号と前記パターン発生回路から出力されるパターン信号とを比較する比較手段とを備えるアブソリュートエンコーダにおいて、
前記比較手段の比較結果を示す出力信号に基づいて、前記アブソリュート検出素子群で検出された検出信号と前記パターン発生回路で発生させたパターン信号との位相ずれを検出するずれ検出手段と、前記検出手段で位相ずれを検出したときには異常があることを示す信号を出力する異常検出手段とを設けたことを特徴とするアブソリュートエンコーダ。
【請求項２】
前記アブソリュートパターンは所定の規則性をもって形成され、前記ずれ検出手段は、前記比較手段の比較結果を示す出力信号を順次格納するシフトレジスタと、このシフトレジスタの複数の出力信号に基づいて前記比較結果を示す出力信号にアブソリュートパターンと同様の規則性があるか否かを判断する第１の判断回路を備え、前記異常検出手段は前記第１の判断回路で前記比較結果を示す出力信号にアブソリュートパターンと同様の規則性があると判断したとき、前記アブソリュート検出素子群で検出された検出信号と前記パターン発生回路で発生させたパターン信号とに位相ずれがあると判定し、異常を示す信号を出力することを特徴とする請求項１に記載のアブソリュートエンコーダ。
【請求項３】
前記シフトレジスタの全桁の出力信号が全て同じ信号であるか否か判断する第２の判断回路を備え、前記第２の判断回路が前記シフトレジスタの全桁の出力信号が全て同じ信号であると判断したときには、前記異常検出手段は異常を示す信号を出力しないことを特徴とする請求項２に記載のアブソリュートエンコーダ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はアブソリュートエンコーダに関する。
【０００２】
【従来の技術】
図３は従来のアブソリュートエンコーダのブロック構成図である。
【０００３】
アブソリュートエンコーダ１００は、符号板１１０と、アブソリュートセンサ１１３と、インクリメンタル検出部１１４と、双方向シフトレジスタ１２１と、方向判別回路１２２と、ＥＸＯＲ回路１１５とを備える。なお、双方向シフトレジスタ１２１と方向判別回路１２２とでパターン発生回路１２０が構成されている。
【０００４】
符号板１１０は、１トラックのアブソリュートパターン（図ではａ，ｂ，ｃ…ｉ，ｊ，ｋを最小読取単位とした、７ビットのＭ系列パターン）が形成されたアブソリュートトラック１１２と、アブソリュートパターンの最小読取単位の１／２ピッチで形成されたインクリメンタルパターンが形成されたインクリメンタルトラック１１１とを備える。
【０００５】
アブソリュートセンサ１１３は、アブソリュートパターンの最小読取単位を検出する７つの検出素子を有し、符号板１１０に対して相対移動可能に配置されている。
【０００６】
インクリメンタル検出部１１４は、符号板１１０に対して相対移動可能に配置され、インクリメンタルパターンを検出し、符号板１１０の移動に応じて互いに９０°の位相差を有するＡ相とＢ相からなる２相のインクリメンタル信号１１４ａを出力する。
【０００７】
ＥＸＯＲ回路１１５は、アブソリュートセンサ１１３で検出した左から４ビット目の検出信号１１３ａと双方向シフトレジスタ１２１から出力される左から４ビット目のパターン信号１２１ａとを入力信号とし、両入力信号が同一でないとき、Ｈレベルの信号１１５ａを出力する論理回路である。
【０００８】
方向判別回路１２２は、インクリメンタル信号１１４ａのＡ相信号の位相がＢ相信号の位相より進んだとき、符号板１１０が右方向へ移動したことを示すＬレベルの方向判別信号１２２ａを出力し、Ａ相信号の位相がＢ相信号の位相より遅れたとき、符号板１１０が左方向へ移動したことを示すＨレベルの方向判別信号１２２ａを出力する。そして、この方向判別回路１２２は、１ビットのインクリメンタル信号１１４ａが入力したとき、クロック信号１２２ｂと方向判別信号１２２ａとを双方向シフトレジスタ１２１に出力する。
【０００９】
双方向シフトレジスタ１２１は、符号板１１０が右方向へ移動したとき、左から６桁目と７桁目のパターン信号１２１ａをＥＸＯＲ回路１１６へ出力し、そのＥＸＯＲ回路１１６の出力信号１２１ｂを１桁目に格納し、符号板１１０が左方向へ移動したとき、左から１桁目と７桁目のパターン信号１２１ａをＥＸＯＲ回路１１７へ出力し、そのＥＸＯＲ回路１１７の出力信号１２１ｃを７桁目に格納する。
【００１０】
なお、出力信号１２１ｂと１ビット目の検出信号１１３ａとは、コントローラ１１８からの制御信号１１８ａに基づいて切換回路１１９で切り換えられる。
【００１１】
上記アブソリュートエンコーダ１００の動作を説明する。
【００１２】
双方向シフトレジスタ１２１は、電源投入時又は絶対位置要求信号入力時、アブソリュートセンサ１１３で検出したアブソリュートトラック１１２の絶対位置を示す検出信号１１３ａを、コントローラ１１８からの制御信号１１８ａに基づいてクロック信号１１８ｂが入力される毎にｈから順次下位ビット（桁）の方向へシフトさせ、最終的に各ビットに左からｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈを格納する。
【００１３】
すなわち、双方向シフトレジスタ１２１には、アブソリュートトラック１１２と同一のパターンがプリセットされることになる。
【００１４】
符号板１１０が右方向へ移動したとき、方向判別回路１２２は、Ｌレベルの方向判別信号１２２ａ及びクロック信号１２２ｂを双方向シフトレジスタ１２１へ出力する。
【００１５】
双方向シフトレジスタ１２１は、方向判別信号１２２ａによって右方向へｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈをそれぞれ１ビットだけシフトし、左から１桁目にはＥＸＯＲ回路１１６を介してｇとｈの排他的論理和が新しい信号として入力する。このｇとｈの排他的論理和はａであるので、双方向シフトレジスタ１２１は、ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇとなり、アブソリュートセンサ１１３と同じパターンとなる。
【００１６】
一方、符号板１１０が左方向へ移動したとき、方向判別回路１２２は、Ｈレベルの方向判別信号１２２ａ及びクロック信号１２２ｂを双方向シフトレジスタ１２１へ出力する。
【００１７】
双方向１２１シフトレジスタは、方向判別信号１２２ａによって設定された左方向へｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈをそれぞれ１ビットだけシフトし、左から７桁目にはＥＸＯＲ回路１１７を介してｂとｈの排他的論理和が新しい信号として入力する。このｂとｈの排他的論理和はｉであるので、双方向シフトレジスタ１２１は、ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉとなり、アブソリュートセンサ１１３と同じパターンとなる。
【００１８】
上記符号板の移動中には、検出信号１１３ａとパターン信号１２１ａとが比較される。ＥＸＯＲ回路１１５は、検出信号１１３ａとパターン信号１２１ａとが異なるとき、異常（エラー）があることを示すＨレベルの出力信号１１５ａを出力する。
【００１９】
【発明が解決しようとする課題】
しかし、例えばアブソリュートセンサ１１３からの検出信号１１３ａを出力する信号線にノイズ等の外乱が混入した場合、ＥＸＯＲ回路１１５は、実際にはアブソリュートセンサ１１３の４ビット目と双方向レジスタ１２１の４ビット目とが一致しているにもかかわらず、エラーがある（一致していない）ことを示す出力信号１１５ａを出力してしまい、その度にエンコーダ１００を停止させなければならず、稼働効率が悪いという問題があった。
【００２０】
この発明はこのような事情に鑑みてなされたもので、その課題はエラー検出の信頼度を高め、稼働効率を向上させることができるアブソリュートエンコーダを提供することである。
【００２１】
【課題を解決するための手段】
この課題を解決するため請求項１記載の発明のアブソリュートエンコーダは、１トラックのアブソリュートパターンと、前記アブソリュートパターンの最小読取単位のピッチで形成されたインクリメンタルパターンとが形成された符号板と、前記アブソリュートパターンの最小読取単位を検出する複数の検出素子を有し、前記符号板に対して相対移動可能なアブソリュート検出素子群と、前記インクリメンタルパターンの最小読取単位を検出する複数の検出素子を有し、前記符号板に対して相対移動可能なインクリメンタル検出素子群と、電源投入時又は絶対位置要求信号入力時に前記アブソリュート検出素子群で前記アブソリュートパターンの最小読取単位を検出し、その後、前記インクリメンタル検出素子群からのインクリメンタル信号に基づいて前記アブソリュート検出素子群で検出する前記アブソリュートパターンと同一のパターン信号を発生させるパターン発生回路と、前記アブソリュート検出素子群で検出した検出信号と前記パターン発生回路から出力されるパターン信号とを比較する比較手段とを備えるアブソリュートエンコーダにおいて、前記比較手段の比較結果を示す出力信号に基づいて、前記アブソリュート検出素子群で検出された検出信号と前記パターン発生回路で発生させたパターン信号との位相ずれを検出するずれ検出手段と、前記検出手段で位相ずれを検出したときには異常があることを示す信号を出力する異常検出手段とを設けたことを特徴とする。
【００２２】
アブソリュート検出素子群で検出された検出信号とパターン発生回路で発生させたパターン信号との位相ずれを検出したときだけを異常とするので、位相がずれたとき以外に発生する異常を排除することができ、不要なエンコーダの停止を避けることができる。
【００２３】
請求項２記載の発明のアブソリュートエンコーダは、前記アブソリュートパターンは所定の規則性をもって形成され、前記ずれ検出手段は、前記比較手段の比較結果を示す出力信号を順次格納するシフトレジスタと、このシフトレジスタの複数の出力信号に基づいて前記比較結果を示す出力信号にアブソリュートパターンと同様の規則性があるか否かを判断する第１の判断回路を備え、前記異常検出手段は前記第１の判断回路で前記比較結果を示す出力信号にアブソリュートパターンと同様の規則性があると判断したとき、前記アブソリュート検出素子群で検出された検出信号と前記パターン発生回路で発生させたパターン信号とに位相ずれがあると判定し、異常を示す信号を出力することを特徴とする。
【００２４】
比較結果にアブソリュートパターンと同様の規則性がないときには、アブソリュート検出素子群とパターン発生回路の信号に違いがあってもエラーとされないので、外乱等に起因するエラーと区別することができる。
【００２５】
請求項３記載の発明のアブソリュートエンコーダは、前記シフトレジスタの全桁の出力信号が全て同じ信号であるか否か判断する第２の判断回路を備え、前記第２の判断回路が前記シフトレジスタの全桁の出力信号が全て同じ信号であると判断したときには、前記異常検出手段は異常を示す信号を出力しないことを特徴とする。
【００２６】
第２の判断回路でアブソリュート検出素子群で検出した検出信号とパターン発生回路から出力されるパターン信号とが同じであるときには、異常を示す信号を出力させないので、検出信号とパターン信号とに位相のずれを確実に検出できる。
【００２７】
【発明の実施の形態】
以下この発明の実施の形態を図面に基づいて説明する。
【００２８】
図１はこの発明の一実施形態に係るアブソリュートエンコーダのブロック構成図である。図３のアブソリュートエンコーダと共通する部分には同一符号を付し、その説明を省略する。
【００２９】
アブソリュートエンコーダ１００は、ＥＸＯＲ回路１１５（比較手段）の比較結果を示す出力信号１１５ａに基づいて、アブソリュートセンサ１１３で検出された検出信号１１３ａと双方向シフトレジスタ１２１で発生させたパターン信号１２１ａとの位相ずれを検出するずれ検出回路（ずれ検出手段）１０と、ずれ検出回路１０で位相ずれを検出したときには異常があることを示すエラー信号５０ａを出力する異常検出回路（異常検出手段）５０とを備えている。
【００３０】
ずれ検出回路１０は、前記出力信号１１５ａを順次格納する７桁のシフトレジスタ２０と、このシフトレジスタ２０の複数の桁の出力信号２０ａに基づいて出力信号１１５ａにアブソリュートトラック１１２に形成された７ビットのＭ系列パターンと同様の規則性があるか否かを判断するＥＸＯＲ回路３１〜３４及びＮＯＴ回路３５，３６からなる第１の判断回路３０と、シフトレジスタ２０の全桁の出力信号２０ａに基づいて出力信号１１５ａに誤りがあるか否かを判断するＯＲ回路４０（第２の判断回路）とからなる。
【００３１】
ＥＸＯＲ回路３１の入力端子には、シフトレジスタ２０の１桁目と２桁目が接続され、ＥＸＯＲ回路３２の入力端子には、ＥＸＯＲ回路３１の出力端子とシフトレジスタ２０の７桁目とが接続され、ＥＸＯＲ回路３２の出力端子には、ＮＯＴ回路３５が接続されている。
【００３２】
また、ＥＸＯＲ回路３３の入力端子には、シフトレジスタ２０の６桁目と７桁目が接続され、ＥＸＯＲ回路３４の入力端子には、ＥＸＯＲ回路３３の出力端子とシフトレジスタ２０の１桁目とが接続され、ＥＸＯＲ回路３４の出力端子には、ＮＯＴ回路３６が接続されている。
【００３３】
ＯＲ回路４０は、シフトレジスタ２０の全桁が接続され、全桁の出力信号２０ａが全てＬレベルのときだけＬレベルの信号４０ａを出力する。
【００３４】
異常検出回路５０は、ＮＯＴ回路５１、ＯＲ回路５２及びＡＮＤ回路５３〜５５で構成されている。
【００３５】
ＡＮＤ回路５４の一方の入力端子には、ＮＯＴ回路３５の出力端子が接続され、他方の入力端子には、ＮＯＴ回路５１を介して方向判別回路１２２が接続されれている。
【００３６】
ＡＮＤ回路５３の一方の入力端子には、ＮＯＴ回路３６の出力端子が接続され、他方の入力端子には、方向判別回路１２２が接続されている。
【００３７】
ＯＲ回路５２の各入力端子には、ＡＮＤ回路５４及びＡＮＤ回路５３の出力端子が接続され、このＯＲ回路５２の出力端子がＡＮＤ回路５５の一方の入力端子に接続されている。なお、ＡＮＤ回路５５の他方の入力端子には、ＯＲ回路４０の出力端子が接続されている。
【００３８】
なお、方向判別回路１２２は、符号板１１０が連続して同じ方向へ８ビット以上移動したとき、ＨレベルのＶＡＬＩＤ信号１２２ｃを出力する。
【００３９】
図２はアブソリュートセンサの検出信号、双方向シフトレジスタのパターン信号及びＥＸＯＲ回路の出力信号の関係を示す図である。
【００４０】
何等かの原因によってアブソリュートセンサ１１３の検出信号１１３ａと双方向シフトレジスタ１２１のパターン信号１２１ａとの位相に２ビットのずれが生じたとき、ＥＸＯＲ回路１１５は図２に示すような出力信号１１５ａを出力する。
【００４１】
すなわち、アブソリュートトラック１１２に７ビットのＭ系列パターンが形成されているときには、アブソリュートセンサ１１３の検出信号１１３ａとＥＸＯＲ回路１１５の出力信号１１５ａとが共にＭ系列パターンとなる（図２の矢印Ａ及び矢印Ｂより右側を参照）ことがわかる。
【００４２】
そこで、この規則性を利用してアブソリュートセンサ１１３の検出信号１１３ａと双方向シフトレジスタ１２１のパターン信号１２１ａとの位相のずれを検出するようにした。
【００４３】
次に、このＭ系列パターンであることを利用してアブソリュートセンサ１１３の検出信号１１３ａと双方向シフトレジスタ１２１のパターン信号１２１ａとの位相ずれを検出する動作を図１及び図２を参照して説明する。
【００４４】
符号板１１０が右方向へ連続して７ビット以上移動（図示しない検知回路によってＶＡＬＩＤ信号１２２ｃがＨレベルとなることを検知）することに伴って、ＥＸＯＲ回路１１５の出力信号１１５ａがクロック信号１２２ｂに基づいて下位ビット方向へ順次シフトし、双方向シフトレジスタ１２１の各ビットに、左からｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉが格納されているときにおいて説明する。
【００４５】
符号板１１０が右へシフトしてアブソリュートセンサ１１３がｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈとなると、シフトレジスタ２０には、左からｅ＋ｆ，ｆ＋ｇ，ｇ＋ｈ，ｈ＋ｉ，ｉ＋ｊ，ｊ＋ｋ，ｋ＋ｌが格納される。
【００４６】
ところで、Ｍ系列パターンは、ｅ＋ｆ＋ｋ＝０となる規則性を有する。
【００４７】
したがって、アブソリュートセンサ１１３の検出信号１１３ａと双方向シフトレジスタ１２１のパターン信号１２１ａとに位相のずれが生じたときでも、シフトレジスタ２０に格納された信号ｅ＋ｆ，ｆ＋ｇ，ｇ＋ｈ，ｈ＋ｉ，ｉ＋ｊ，ｊ＋ｋ，ｋ＋ｌは、（ｅ＋ｆ）＋（ｆ＋ｇ）＋（ｋ＋ｌ）＝０の関係を有すれば、Ｍ系列パターンであると判断することができる。
【００４８】
このとき、ＥＸＯＲ回路３２の出力信号はＬレベルとなるので、ＮＯＴ回路３５の出力はＨレベルになり、またＥＸＯＲ回路３４の出力信号はＨレベルとなるので、ＮＯＴ回路３６の出力はＬレベルになり、これらの信号がそれぞれ異常検出回路５０のＡＮＤ回路５４及びＡＮＤ回路５３へ出力される。
【００４９】
方向判断回路１２２はＬレベルの方向判別信号１２２ａを出力しているので、ＡＮＤ回路５４はＨレベル、ＡＮＤ回路５３はＬレベルの信号をそれぞれ出力する。そのため、ＯＲ回路５２はＨレベルの信号５２ａを出力する。
【００５０】
すなわち、ＯＲ回路５２がＨレベルの信号を出力したとき、シフトレジスタ２０はＭ系列パターンとなっていることがわかるので、アブソリュートセンサ１１３の検知信号１１３ａと双方向シフトレジスタ１２１のパターン信号１２１ａとは位相がずれていると判断される。
【００５１】
ところで、アブソリュートセンサ１１３の検出信号１１３ａと双方向シフトレジスタ１２１のパターン信号１２１ａとが全て一致するとき、すなわち誤りが全くないときは、ＥＸＯＲ回路１１５の出力信号１１５ａはＬレベルであるから、シフトレジスタ２０の全ての桁には０が格納され、この場合にもＯＲ回路５２の出力信号５２ａがＨレベルとなる。
【００５２】
しかし、シフトレジスタ２０の出力信号が全て０であるときには、ＯＲ回路４０の出力はＬレベルとなるので、ＡＮＤ回路５５の他方の端子にはＬレベルの信号が入力されるため、一方の端子に前記Ｈレベルの出力信号が入力していても、ＡＮＤ回路５５の出力信号はＬレベルとなり、エラーがあることを示す信号は出力されない。
【００５３】
符号板１１０が左方向へ移動したときには、ＥＸＯＲ回路１１５の出力信号１１５ａをクロック信号１２２ｂに基づいてシフトし、シフトレジスタ２０には、左からｅ＋ｆ，ｄ＋ｅ，ｃ＋ｄ，ｂ＋ｃ，ａ＋ｂ，ｚ＋ａ，ｙ＋ｚが格納される。
【００５４】
ところで、符号板１１０が左方向へ移動したとき、Ｍ系列パターンは、ｅ＋ｚ＋ｙ＝０となる規則性を有する。
【００５５】
したがって、アブソリュートセンサ１１３の検出信号１１３ａと双方向シフトレジスタ１２１のパターン信号１２１ａとに位相のずれが生じたときでも、シフトレジスタ２０に格納された信号ｅ＋ｆ，ｄ＋ｅ，ｃ＋ｄ，ｂ＋ｃ，ａ＋ｂ，ｚ＋ａ，ｙ＋ｚは、（ｅ＋ｆ）＋（ｚ＋ａ）＋（ｙ＋ｚ）＝０の関係を有していれば、Ｍ系列パターンであると判断される。
【００５６】
このとき、ＥＸＯＲ回路３４の出力信号はＬレベルとなるので、ＮＯＴ回路３６の出力はＨレベルになり、またＥＸＯＲ回路３２の出力信号はＨレベルとなるので、ＮＯＴ回路３５の出力はＬレベルになり、これらの信号がそれぞれ異常検出回路５０のＡＮＤ回路５３及びＡＮＤ回路５４へ出力される。
【００５７】
このとき、方向判断回路１２２はＨレベルの方向判別信号１２２ａを出力しているので、ＡＮＤ回路５４はＬレベル、ＡＮＤ回路５３はＨレベルの信号をそれぞれ出力する。そのため、ＯＲ回路５２はＨレベルの信号５２ａを出力する。
【００５８】
すなわち、ＯＲ回路５２がＨレベルの信号を出力したとき、シフトレジスタ２０はＭ系列パターンとなっていることがわかるので、アブソリュートセンサ１１３の検知信号１１３ａと双方向シフトレジスタ１２１のパターン信号１２１ａとは位相がずれていると判断される。
【００５９】
なお、アブソリュートセンサ１１３の検知信号１１３ａと双方向シフトレジスタ１２１のパターン信号１２１ａとが一致するとき、すなわち誤りが全くないときは、上記と同様にＡＮＤ回路５５の出力はＬレベルとなるため、エラーがあることを示す信号は出力されない。
【００６０】
上記実施形態によれば、位相のずれたＭ系列パターンのときだけエラーであることを示すＨレベルのエラー信号５０ａを出力させるので、位相ずれに起因するエラーを確実に検出することができる。
【００６１】
なお、ＶＡＬＩＤ信号１２２ｃとエラー信号５０ａとを入力とするＡＮＤ回路を設け、ＶＡＬＩＤ信号１２２ｃとエラー信号５０ａとが共にＨレベルのときに、Ｈレベルの信号を出力させてエラーを検出するようにしてもよい。
【００６２】
【発明の効果】
以上説明したように請求項１に記載の発明のアブソリュートエンコーダによれば、混入した外乱によってアブソリュートセンサと双方向レジスタとの位相がずれたときだけをアブソリュートパターンの規則性からエラーとして確実に判定できるので、信頼度の高いエラー検出を行うことができ、稼働効率を向上させることができる。
【００６３】
請求項２及び３に記載の発明のアブソリュートエンコーダによれば、比較結果にアブソリュートパターンと同様の規則性がないときには、アブソリュート検出素子群とパターン発生回路の信号とに違いがあってもエラーとされないため、検出信号とパターン信号との位相のずれを確実に検出できる。
【図面の簡単な説明】
【図１】図１はこの発明の一実施形態に係るアブソリュートエンコーダのブロック構成図である。
【図２】図２はアブソリュートセンサの検知信号、双方向シフトレジスタの出力信号及びＥＸＯＲ回路の出力信号の関係を示す図である。
【図３】図３は従来のアブソリュートエンコーダのブロック構成図である。
【符号の説明】
１０  ずれ検出回路
２０  シフトレジスタ
３０  第１の判断回路
４０  ＯＲ回路（第２の判断回路）
５０  異常検出回路
１１０  符号板
１１３  アブソリュートセンサ
１１４  インクリメンタル検出部
１１５  ＥＸＯＲ回路（比較手段）
１２０  パターン発生回路
【図１】
0003608016.tif 000002
【図２】
0003608016.tif 000003
【図３】
0003608016.tif 000004