(57)【特許請求の範囲】
【請求項１】
外部クロック信号を入力して内部クロック信号を発生するクロックバッファ及び、外部データストローブ信号を入力して出力を発生するデータストローブバッファを具備するダブルデータレート同期式ＤＲＡＭ集積回路装置において、
シングルデータレートモード信号及び前記内部クロック信号を入力しデータストローブクロック信号を発生する第１論理回路と、
前記データストローブバッファの出力と前記データストローブクロック信号を入力し、内部データストローブ信号を発生する第２論理回路とを具備し、
前記データストローブバッファは、前記外部データストローブ信号と前記シングルデータレートモード信号を入力して出力を発生することを特徴とするダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項２】
前記データストローブクロック信号は前記シングルデータレートモード信号が活性化すれば前記内部クロック信号に応答し、前記シングルデータレートモード信号が非活性化すれば発生しないことを特徴とする請求項１に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項３】
前記内部データストローブ信号は前記シングルデータレートモード信号が非活性化すれば前記外部データストローブ信号に応答し、前記シングルデータレートモード信号が活性化すれば前記データストローブクロック信号に応答することを特徴とする請求項１に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項４】
前記第１論理回路は前記内部クロック信号と前記シングルデータレートモード信号を否定論理積する論理回路であることを特徴とする請求項１に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項５】
前記第２論理回路は、前記データストローブバッファの出力と前記データストローブクロック信号を論理積する論理回路であることを特徴とする請求項１に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項６】
前記データストローブバッファは前記シングルデータレートモード信号が活性化すれば論理ハイを出力し、前記シングルデータレートモード信号が非活性化すれば前記外部データストローブ信号を出力するバッファであることを特徴とする請求項１に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項７】
前記シングルデータレートモード信号は、前記ダブルデータレート同期式ＤＲＡＭ集積回路装置のＣＡＳ待ち時間が１の時活性化する信号であることを特徴とする請求項１に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項８】
外部クロック信号の電圧レベルを変換する第１バッファと、この第１バッファの出力を入力し前記外部クロック信号の立上り時パルスを発生して内部クロック信号として出力するパルス発生器と、
シングルデータレートモード信号及び前記内部クロック信号を入力しデータストローブクロック信号を発生する第１論理回路と、
外部データストローブ信号と前記シングルデータレートモード信号を入力し、前記シングルデータレートモード信号に応答して前記外部データストローブ信号の電圧レベルを変換する第２バッファと、
前記第２バッファの出力と前記データストローブクロック信号を入力し内部データストローブ信号を発生する第２論理回路と
を具備することを特徴とするダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項９】
前記第１論理回路は前記シングルデータレートモード信号が活性化すれば前記内部クロック信号に応答して前記データストローブクロック信号を出力し、前記シングルデータレートモード信号が非活性化すれば前記データストローブクロック信号を出力しない論理回路であることを特徴とする請求項８に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項１０】
前記第２バッファは前記シングルデータレートモード信号が活性化すれば論理ハイを出力し、前記シングルデータレートモード信号が非活性化すれば前記外部データストローブ信号に応答して出力を発生するバッファであることを特徴とする請求項８に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項１１】
前記第２論理回路は、第２バッファの出力と前記データストローブクロック信号を論理積して前記内部データストローブ信号を発生する論理回路であることを特徴とする請求項８に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項１２】
前記シングルデータレートモード信号は、前記ダブルデータレート同期式ＤＲＡＭ集積回路装置のＣＡＳ待ち時間が１の時活性化する信号であることを特徴とする請求項８に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項１３】
外部から入力されるデータマスキング信号と前記内部クロック信号と前記内部データストローブ信号及びシングルデータレートモード信号を入力して第１内部マスキング信号と第２内部マスキング信号を発生し、前記シングルデータレートモード信号が非活性化すれば前記内部クロック信号と前記内部データストローブ信号に同期され、前記外部から入力されるデータマスキング信号に応答して前記第１及び第２内部マスキング信号を発生し、前記シングルデータレートモード信号が活性化すれば前記第１内部マスキング信号は前記外部から入力されるデータマスキング信号に応答して発生し、前記第２内部マスキング信号は活性化する第１制御部をさらに具備することを特徴とする請求項８に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項１４】
前記シングルデータレートモード信号は、前記ダブルデータレート同期式ＤＲＡＭ集積回路装置のバースト長さが１の時活性化する信号であることを特徴とする請求項１３に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項１５】
外部から入力されるデータと前記内部クロック信号と前記内部データストローブ信号と前記第１内部マスキング信号及び前記第２内部マスキング信号とを入力して第１データと第２データを出力し、前記第１内部マスキング信号が非活性化すれば前記内部クロック信号の立上り時点に同期して前記第１データを出力し、前記第１内部マスキング信号が活性化すれば前記第１データを出力しないし、前記第２内部マスキング信号が非活性化すれば前記内部クロック信号の立下り時点に同期して前記第２データを出力し、前記第２内部マスキング信号が活性化すれば前記第２データを出力しない第２制御部をさらに具備することを特徴とする請求項１３に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項１６】
前記パルス発生器は、
前記第１バッファの出力を入力し前記外部クロック信号の立上り時パルスを発生する立上りパルス発生器と、
前記第１バッファの出力と外部からのパルス制御信号を入力し、前記パルス制御信号が活性化すれば前記外部クロック信号の立下り時パルスを発生し、前記パルス制御信号が非活性化すればパルスを発生しない立下りパルス発生器と、
前記立上りパルス発生器の出力と前記立下りパルス発生器の出力を組合して内部クロック信号を発生する論理部と
を具備することを特徴とする請求項８に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項１７】
前記論理部は前記立上りパルス発生器の出力と前記立下りパルス発生器の出力を論理和する論理ゲートであることを特徴とする請求項１６に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項１８】
クロック信号を入力するバッファと、
このバッファの出力とシングルデータレートモード信号を入力して第１及び第２制御信号を発生し、前記シングルデータレートモード信号が非活性化すれば前記クロック信号に応答して前記第１及び第２制御信号を出力し、前記シングルデータレートモード信号が活性化すれば前記第１制御信号は活性化し、前記第２制御信号は非活性化する論理部と、
第１及び第２データを入力し、前記第１及び第２制御信号が非活性化すれば前記第１及び第２データを出力しなく、前記第１制御信号のみ活性化すれば前記第１データのみ出力し、前記第１及び第２制御信号が全て活性化すれば前記第１及び第２データを全て出力する制御部と
を具備することを特徴とするダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項１９】
前記論理部は、
前記バッファの出力と前記シングルデータレートモード信号を論理和して前記第１制御信号を出力する論理回路と、
前記バッファの出力と前記シングルデータレートモード信号を論理積して前記第２制御信号を出力する他の論理回路と
を具備することを特徴とする請求項１８に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項２０】
前記シングルデータレートモード信号は、前記ダブルデータレート同期式ＤＲＡＭ集積回路装置のＣＡＳ待ち時間が１の時活性化する信号であることを特徴とする請求項１８に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【請求項２１】
前記制御部は、
前記第１データを入力し前記第１制御信号により制御されて前記第１データを出力する第１スイッチング部と、
前記第２データを入力し前記第１制御信号により制御されて前記第２データを出力する第２スイッチング部と、
前記第２スイッチング部の出力を保存するラッチと、
このラッチの出力を入力し前記第２制御信号により制御されて前記ラッチの出力を出力する第３スイッチング部と、
前記第１及び第２スイッチング部の出力を保存する他のラッチと
を具備することを特徴とする請求項１８に記載のダブルデータレート同期式ＤＲＡＭ集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はダブルデータレート同期式ＤＲＡＭ集積回路装置に係り、特にシングルデータレート同期式ＤＲＡＭ集積回路で動作するダブルデータレート同期式ＤＲＡＭ集積回路装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ集積回路装置の性能を向上させるためにシングルデータレート同期式ＤＲＡＭ集積回路装置が開発され、シングルデータレート同期式ＤＲＡＭ集積回路装置の性能を向上させるためにダブルデータレート同期式ＤＲＡＭ集積回路装置が開発された。シングルデータレート同期式ＤＲＡＭ集積回路装置はクロック信号の一周期の間に一つのデータを処理する能力を有するが、ダブルデータレート同期式ＤＲＡＭ集積回路装置はクロック信号の一周期の間に二つのデータを処理する能力を有している。従って、ダブルデータレート同期式ＤＲＡＭ集積回路装置はシングルデータレート同期式ＤＲＡＭ集積回路装置に比べてデータ処理速度が２倍も速い。
【０００３】
【発明が解決しようとする課題】
ダブルデータレート同期式ＤＲＡＭ集積回路装置のデータ処理速度が非常に速いため、低速のテスト装置ではダブルデータレート同期式ＤＲＡＭ集積回路装置の機能をテストすることができない。例えば、ダブルデータレート同期式ＤＲＡＭ集積回路装置の動作周波数は100[MHz]程度であり、ＤＲＡＭ集積回路装置が配列されたウェハをテストする従来のテスト装置の動作周波数は数[MHz] 、例えば5[MHz]程度に過ぎない。
【０００４】
また、ダブルデータレート同期式ＤＲＡＭ集積回路装置はデータストローブという特定ピンを有していて、外部で前記データストローブピンをイネーブルさせることにより前記ダブルデータレート同期式ＤＲＡＭ集積回路装置をテストすることができる。ところが従来のテスト装置は前記データストローブピンをイネーブルさせる機能を有していないので、ダブルデータレート同期式ＤＲＡＭ集積回路装置をテストすることができない。しかし、シングルデータレート同期式ＤＲＡＭ集積回路装置はテストすることができる。
【０００５】
本発明の目的は、低速テスト装置でテストできるダブルデータレート同期式ＤＲＡＭ集積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】
前記課題を解決し前記目的を達成するために本発明は、外部クロック信号を入力して内部クロック信号を発生するクロックバッファ及び、外部データストローブ信号を入力して出力を発生するデータストローブバッファを具備するダブルデータレート同期式ＤＲＡＭ集積回路装置において、第１論理回路及び第２論理回路を具備することを特徴とするダブルデータレート同期式ＤＲＡＭ集積回路装置とする。
第１論理回路はシングルデータレートモード信号及び前記内部クロック信号を入力し、データストローブクロック信号を発生する。
第２論理回路は前記データストローブバッファの出力と前記データストローブクロック信号を入力し、内部データストローブ信号を発生する。
前記データストローブバッファは、前記外部データストローブ信号と前記シングルデータレートモード信号を入力して出力を発生する。
【０００７】
また、本発明は、第１バッファ、パルス発生器、第１論理回路、第２バッファ及び第２論理回路を具備することを特徴とするダブルデータレート同期式ＤＲＡＭ集積回路装置とする。
第１バッファは外部クロック信号の電圧レベルを変換する。
パルス発生器は前記第１バッファの出力を入力し前記外部クロック信号の立上り時パルスを発生して内部クロック信号として出力する。
第１論理回路はシングルデータレートモード信号及び前記内部クロック信号を入力しデータストローブクロック信号を発生する。
第２バッファは外部データストローブ信号と前記シングルデータレートモード信号を入力し、前記シングルデータレートモード信号に応答して前記外部データストローブ信号の電圧レベルを変換する。
第２論理回路は前記第２バッファの出力と前記データストローブクロック信号を入力し内部データストローブ信号を発生する。
【０００８】
さらに、本発明は、クロックバッファ、論理部及び制御部を具備することを特徴とするダブルデータレート同期式ＤＲＡＭ集積回路装置とする。
バッファはクロック信号を入力する。
論理部は前記バッファの出力とシングルデータレートモード信号を入力して第１及び第２制御信号を発生し、前記シングルデータレートモード信号が非活性化すれば前記クロック信号に応答して前記第１及び第２制御信号を出力し、前記シングルデータレートモード信号が活性化すれば前記第１制御信号は活性化し、前記第２信号は非活性化する。
制御部はメモリの内部から読み出された第１及び第２データを入力し、前記第１及び第２制御信号が非活性化すれば前記第１及び第２データを出力しなく、前記第１制御信号のみ活性化すれば前記第１データのみ出力し、前記第１及び第２制御信号が全て活性化すれば前記第１及び第２データを全て出力する。前記制御部の出力は所定の論理演算を経てメモリのデータ出力ドライバにより外部に出力される。
【０００９】
以上のような本発明のダブルデータレート同期式ＤＲＡＭ集積回路装置は、シングルデータレートモードで動作させて低速テスト装置でテストすることができる。
【００１０】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。以下の説明ではシングルデータレートモード信号がＣＬ１とＢＬ１に代表され説明されているが、これは具現方法により別の信号にも作ることができる。
図１は本発明の第１実施形態に係るダブルデータレート同期式ＤＲＡＭ集積回路装置の回路図である。図１を参照すれば、本発明の第１実施形態に係るダブルデータレート同期式ＤＲＡＭ集積回路装置は第１及び第２バッファ111 、151 、パルス発生器121 、第１及び第２論理回路131 、141 、及び第１及び第２制御部161 、171 を具備する。
【００１１】
第１バッファ111 は外部クロック信号ＣＬＫを入力し、この外部クロック信号ＣＬＫの電圧レベルを変換する。例えば、第１バッファ111 はＴＴＬ（Transistor Transistor Logic)レベルの外部クロック信号ＣＬＫをＣＭＯＳ（Complementary Metal Oxide Semiconductor)レベルのクロック信号に変換する。
【００１２】
パルス発生器121 は第１バッファ111 の出力を入力し内部クロック信号ＰＣＬＫを発生する。パルス発生器121 は外部クロック信号ＣＬＫが論理ローから論理ハイに立上る時ごとに内部クロック信号ＰＣＬＫを発生する。
【００１３】
第１論理回路131 はシングルデータレートモード信号のうちＣＡＳ待ち信号ＣＬ１と内部クロック信号ＰＣＬＫを入力し、データストローブクロック信号ＰＣＬＫＤＳを発生する。第１論理回路131 はシングルデータレートモード信号ＣＬ１が論理ハイとして活性化すれば内部クロック信号ＰＣＬＫに応答してデータストローブクロック信号ＰＣＬＫＤＳを出力し、シングルデータレートモード信号ＣＬ１が論理ローとして非活性化すればデータストローブクロック信号ＰＣＬＫＤＳを発生しない。即ち、第１論理回路131 は内部クロック信号ＰＣＬＫとシングルデータレートモード信号ＣＬ１を否定論理積するＮＡＮＤゲートを具備する。従って、データストローブクロック信号ＰＣＬＫＤＳは内部クロック信号ＰＣＬＫとシングルデータレートモード信号ＣＬ１のうち何れか一つでも論理ローであれば論理ハイになり、内部クロック信号ＰＣＬＫとシングルデータレートモード信号ＣＬ１が全て論理ハイであれば論理ローになる。シングルデータレートモード信号ＣＬ１はＣＡＳ（Column Address Strobe)待ち時間(latency) が１の時活性化する。
【００１４】
第２バッファ151 は外部データストローブ信号ＤＳとシングルデータレートモード信号ＣＬ１を入力する。第２バッファ151 はシングルデータレートモード信号ＣＬ１に応答して外部データストローブ信号ＤＳの電圧レベルを変換する。第２バッファ151 はシングルデータレートモード信号ＣＬ１が論理ハイとして活性化すれば論理ハイを出力し、シングルデータレートモード信号ＣＬ１が論理ローとして非活性化すれば外部データストローブ信号ＤＳに応答して出力を発生する。即ち、第２バッファ151 の出力はシングルデータレートモード信号ＣＬ１が非活性化した状態で外部データストローブ信号ＤＳが論理ハイであれば論理ハイになり、外部データストローブ信号ＤＳが論理ローであれば論理ローになる。
【００１５】
第２論理回路141 は第２バッファ151 の出力とデータストローブクロック信号ＰＣＬＫＤＳを入力し内部データストローブ信号ＰＤＳを発生する。第２論理回路141 はデータストローブクロック信号ＰＣＬＫＤＳと第２バッファ151 の出力を否定論理積するＮＡＮＤゲート143 と、このＮＡＮＤゲート143 の出力を反転するインバータ145 を具備する。従って、内部データストローブ信号ＰＤＳは第２バッファ151 の出力とデータストローブクロック信号ＰＣＬＫＤＳのうち何れか一つでも論理ローであれば論理ローになり、第２バッファ151 の出力とデータストローブクロック信号ＰＣＬＫＤＳが全て論理ハイであれば論理ハイになる。
【００１６】
第１制御部161 は外部から入力されるデータマスキング信号ＤＭと内部クロック信号ＰＣＬＫと内部データストローブ信号ＰＤＳ及びシングルデータレートモード信号のうちバースト長さ（Burst Length）信号ＢＬ１を入力して第１内部マスキング信号ＤＭ Ｆと第２内部マスキング信号ＤＭ Ｓを発生する。第１制御部161 はシングルデータレートモード信号ＢＬ１が論理ローとして非活性化すれば内部クロック信号ＰＣＬＫと内部データストローブ信号ＰＤＳに同期して、外部から入力されるデータマスキング信号ＤＭに応答して第１及び第２内部マスキング信号ＤＭ Ｆ、ＤＭ Ｓを発生する。シングルデータレートモード信号ＢＬ１が論理ハイとして活性化すれば第１内部マスキング信号ＤＭ Ｆは外部から入力されるデータマスキング信号ＤＭに応答して発生し、第２内部マスキング信号ＤＭ Ｓは論理ハイとして活性化する。
【００１７】
第２制御部171 は外部から入力されるデータＤＩＮｉと内部クロック信号ＰＣＬＫと内部データストローブ信号ＰＤＳと第１内部マスキング信号ＤＭ Ｆ及び第２内部マスキング信号ＤＭ Ｓを入力して第１データＤｉｄ−Ｆと第２データＤｉｄ−Ｓを出力する。第２制御部171 は第１内部マスキング信号ＤＭ−Ｆが論理ローとして非活性化すれば内部クロック信号ＰＣＬＫの立上り時点に同期して第１データＤｉｄ Ｆを出力し、第１内部マスキング信号ＤＭ−Ｆが論理ハイとして活性化すれば第１データＤｉｄ Ｆを出力しない。また第２制御部171 は第２内部マスキング信号ＤＭ−Ｓが非活性化すれば内部クロック信号ＰＣＬＫの立下り時点に同期して第２データＤｉｄ Ｓを出力し、第２内部マスキング信号ＤＭ−Ｓが活性化すれば第２データＤｉｄ Ｓを出力しない。
【００１８】
図２は前記図１に示した第１制御部161 の回路図である。図２を参照すれば、第１制御部161 はバッファ211 、第１乃至第5Dフリップフロップ221 〜225 及びORゲート231 を具備する。バッファ211 は外部からデータマスキング信号ＤＭを入力し、データマスキングイネーブル信号ＤＭENにより制御される。即ち、バッファ211 はデータマスキングイネーブル信号ＤＭENが論理ハイとしてイネーブルされればデータマスキング信号ＤＭをバッファリングし、データマスキングイネーブル信号ＤＭENが論理ローとしてディスエーブルされれば出力を発生しない。
【００１９】
第1Dフリップフロップ221 はバッファ211 の出力を入力し、内部データストローブ信号ＰＤＳに同期してバッファ211 の出力を出力する。第2Dフリップフロップ222 は第1Dフリップフロップ221 の出力を入力し、内部データストローブ信号ＰＤＳの反転信号に同期して第1Dフリップフロップ221 の出力を出力する。第3Dフリップフロップ223 は第2Dフリップフロップ222 の出力を入力し、内部クロック信号ＰＣＬＫに同期して第2Dフリップフロップ222 の出力を第１内部マスキング信号ＤＭ Ｆとして出力する。第4Dフリップフロップ224 はバッファ211 の出力を入力し、内部データストローブ信号ＰＤＳの反転信号に同期してバッファ211 の出力を出力する。第5Dフリップフロップ225 は第4Dフリップフロップ224 の出力を入力し、内部クロック信号ＰＣＬＫに同期して第4Dフリップフロップ224 の出力を出力する。
【００２０】
ORゲート231 は第5Dフリップフロップ225 の出力とシングルデータレートモード信号ＢＬ１を論理和して第２内部マスキング信号ＤＭ Ｓを出力する。即ち、第5Dフリップフロップ225 の出力とシングルデータレートモード信号ＢＬ１のうち何れか一つでも論理ハイであれば第２内部マスキング信号ＤＭ Ｓは論理ハイになり、第5Dフリップフロップ225 の出力とシングルデータレートモード信号ＢＬ１が全て論理ローであれば第２内部マスキング信号ＤＭ Ｓは論理ローになる。
シングルデータレートモード信号ＢＬ１は前記ダブルデータレート同期式ＤＲＡＭ集積回路装置のバースト長さが１の時論理ハイとして活性化する。
【００２１】
図３は前記図１に示す第２制御部171 の回路図である。図３を参照すれば、第２制御部171 はバッファ311 、312 、313 及び第６乃至第10D フリップフロップ321 〜325 を具備する。バッファ311 は外部からデータＤＩＮｉを入力し、バッファイネーブル信号ＤＩＮＥＮにより制御されてデータＰＤＩＮｉを出力する。即ち、バッファ311 はバッファイネーブル信号ＤＩＮＥＮが論理ハイとしてイネーブルされればデータＤＩＮｉをバッファリングしてデータＰＤＩＮｉを出力し、バッファイネーブル信号DINEN が論理ローとしてディスエーブルされればデータＰＤＩＮｉを発生しない。
【００２２】
第6Dフリップフロップ321 はデータＰＤＩＮｉを入力し、内部データストローブ信号ＰＤＳに同期してデータＰＤＩＮｉを出力する。第7Dフリップフロップ322 は第6Dフリップフロップ321 の出力を入力し、内部データストローブ信号ＰＤＳの反転信号に同期してデータＰＤＩＮｉと同じデータＤｉＦ Ｆを出力する。第8Dフリップフロップ323 はデータＤｉＦ Ｆを入力し、内部クロック信号ＰＣＬＫに同期してデータＤｉＦ Ｆと同じデータＤｉ Ｆを出力する。第9Dフリップフロップ324 はデータＰＤＩＮｉを入力し、内部データストローブ信号ＰＤＳの反転信号に同期してデータＰＤＩＮｉと同じデータＤｉＦ Ｓを出力する。第10D フリップフロップ325 はデータＤｉＦ Ｓを入力し、内部クロック信号ＰＣＬＫに同期してデータＤｉ Ｓを出力する。
【００２３】
バッファ312 はデータＤｉ Ｆを入力し第１内部マスキング信号ＤＭ Ｆにより制御されてデータＤｉｄ Ｆを出力する。即ち、バッファ312 は第１内部マスキング信号ＤＭ Ｆが論理ハイとして活性化すればデータＤｉｄ Ｆを出力しなく、第１内部マスキング信号ＤＭ Ｆが論理ローとして非活性化すればデータＤｉ Ｆと同じデータＤｉｄ Ｆを出力する。バッファ313 はデータＤｉ−Ｓを入力し第２内部マスキング信号により制御されてデータＤｉｄ Ｓを出力する。即ち、バッファ313 は第２内部マスキング信号ＤＭ Ｓが活性化すればデータＤｉｄ Ｓを出力しなく、第２内部マスキング信号ＤＭ Ｓが非活性化すれば信号Ｄｉ Ｓと同じデータＤｉｄ Ｓを出力する。
【００２４】
図４は前記図１に示した信号のタイミング図である。図４を参照すれば、シングルデータレートモード信号ＣＬ１が論理ローの時には外部クロック信号ＣＬＫが立上る時ごとに内部クロック信号ＰＣＬＫが発生し、データストローブクロック信号ＰＣＬＫＤＳは論理ハイとして維持される。シングルデータレートモード信号ＣＬ１が論理ハイになればデータストローブクロック信号ＰＣＬＫＤＳは内部クロック信号ＰＣＬＫの反転信号として発生し、内部データストローブ信号ＰＤＳはデータストローブクロック信号ＰＣＬＫＤＳに応答して発生する。シングルデータレートモード信号ＢＬ１が論理ハイになれば第２内部マスキング信号ＤＭ Ｓは論理ローから論理ハイになる。第２内部マスキング信号ＤＭ Ｓが論理ハイになればデータＤＩＮｉが外部から第２制御部171 に入力されても、第２データＤｉｄ Ｓは第２内部マスキング信号ＤＭ Ｓによりマスキングされてダブルデータレート同期式ＤＲＡＭ集積回路装置の内部に書込まれない。
【００２５】
図１乃至図４を通じて説明したように、シングルデータレートモード信号ＣＬ１、ＢＬ１を活性化すればダブルデータレート同期式ＤＲＡＭ集積回路装置はシングルデータレートモードで動作する。従って、低速テスト装置を用いてダブルデータレート同期式ＤＲＡＭ集積回路装置の内部にデータを書込むことによってダブルデータレート同期式ＤＲＡＭ集積回路装置をテストすることができる。
【００２６】
図５は本発明の第２実施形態に係るダブルデータレート同期式ＤＲＡＭ集積回路装置の回路図である。図５を参照すれば、本発明の第２実施形態に係るダブルデータレート同期式ＤＲＡＭ集積回路装置は第１及び第２バッファ511 、551 、パルス発生器521 、第１論理回路531 、第２論理回路541 （ＮＡＮＤゲート543 とインバータ545 からなる）、及び第１及び第２制御部561 、571 を具備する。参照符号が百番代から五百番代に変化しているが、第１及び第２バッファ511 、551 、第１及び第２論理回路531 、541 、及び第１及び第２制御部561 、571 は図１に示した回路とその構成及び動作が同一であるので説明を省略する。図１に示した回路と図５に示した回路の差はパルス発生器121 、521 である。
【００２７】
パルス発生器521 は第１バッファ511 の出力を入力し内部クロック信号ＰＣＬＫを発生する。パルス発生器521 は外部クロック信号ＣＬＫの立上り時及び立下り時に内部クロック信号ＰＣＬＫを発生する。パルス発生器521 は立上りパルス発生器523 、立下りパルス発生器525 及び論理部527 を具備する。 立上りパルス発生器523 は第１バッファ511 の出力を入力し外部クロック信号ＣＬＫの立上り時パルスを発生する。立下りパルス発生器525 は第１バッファ511 の出力と外部から入力されるパルス制御信号ＰＤＵＡＬを入力し、外部クロック信号ＣＬＫの立下り時パルスを発生する。即ち、立下りパルス発生器525 はパルス制御信号ＰＤＵＡＬが論理ハイとして活性化すれば外部クロック信号ＣＬＫの立下り時パルスを発生し、パルス制御信号ＰＤＵＡＬが論理ローとして非活性化すればパルスを発生しない。
【００２８】
論理部527 は立上りパルス発生器523 の出力と立下りパルス発生器525 の出力を論理和して内部クロック信号ＰＣＬＫを発生する。即ち、論理部527 は立上りパルス発生器523 の出力と立下りパルス発生器525 の出力のうち何れか一つでも論理ハイであれば論理ハイを出力し、立上りパルス発生器523 の出力と立下りパルス発生器525 の出力のうち何れか一つでも論理ハイであれば論理ハイを出力し、立上りパルス発生器523 の出力と立下りパルス発生器525 の出力が全て論理ローであれば論理ローを出力する。従って、立上りパルス発生器523 からパルスが発生すれば論理部527 は立上りパルス発生器523 から発生したパルスを出力し、立下りパルス発生器525 からパルスが発生すれば論理部527 は立下りパルス発生器525 から発生したパルスを出力する。
【００２９】
図６は前記図５に示した信号のタイミング図である。図６を参照すれば、外部クロック信号ＣＬＫの立上り時及び立下り時ごとに命令語が入力される。 即ち、ダブルデータレート同期式ＤＲＡＭ集積回路装置はデュアルエッジクロックキングモードで動作する。パルス制御信号ＰＤＵＡＬとシングルデータレートモード信号ＣＬ１が論理ハイの時に外部クロック信号ＣＬＫの立上り時及び立下り時ごとに内部クロック信号ＰＣＬＫが発生する。内部クロック信号ＰＣＬＫが発生すればデータストローブクロック信号ＰＣＬＫＤＳは内部クロック信号ＰＣＬＫの反転信号として発生する。データＰＤＩＮｉが入力されればデータＤｉ−Ｆが発生し、データＤｉ−ＦによりデータＤｉｄ−Ｆが発生する。シングルデータレートモード信号ＢＬ１が論理ハイであれば第２内部マスキング信号ＤＭ Ｓが論理ハイになる。第２内部マスキング信号ＤＭ Ｓが論理ハイになればデータＰＤＩＮｉが入力されてもデータＤｉｄ Ｓは出力されなく、データＤｉｄ Ｆのみ出力される。
【００３０】
図５及び図６を通じて説明したように、シングルデータレートモード信号ＣＬ１、ＢＬ１を活性化してダブルデータレート同期式ＤＲＡＭ集積回路装置をシングルデータレートモードのデュアルエッジクロックキングモードで動作させうる。従って、低速テスト装置を用いてダブルデータレート同期式ＤＲＡＭ集積回路装置の内部に図１に示した回路より２倍速い速度でデータを書込んで、ダブルデータレート同期式ＤＲＡＭ集積回路装置を図１に示した回路より２倍速い速度でテストすることができる。
【００３１】
図７は本発明の第３実施形態に係るダブルデータレート同期式ＤＲＡＭ集積回路装置の回路図である。図７に示した回路は低速テスト装置を用いてダブルデータレート同期式ＤＲＡＭ集積回路装置をシングルデータレートモードで動作させてダブルデータレート同期式ＤＲＡＭ集積回路装置からデータを読出すための回路である。
【００３２】
図７を参照すれば、第３実施形態に係るダブルデータレート同期式ＤＲＡＭ集積回路装置はバッファ711 、論理部721 及び制御部731 を具備する。
バッファ711 は外部クロック信号ＣＬＫと外部クロック信号の反転信号ＣＬＫＢを入力し信号ＰＣＬＫＤＱ Ｆ、ＰＣＬＫＤＱ Ｓを出力する。論理部721 はバッファ711 から出力される信号ＰＣＬＫＤＱ Ｆ、ＰＣＬＫＤＱ Ｓとシングルデータレートモード信号ＣＬ１を入力して第１及び第２制御信号ＣＬＫＤＱ Ｆ、ＣＬＫＤＱ Ｓを発生する。論理部721 はシングルデータレートモード信号ＣＬ１が論理ローとして非活性化すれば外部クロック信号ＣＬＫに応答して前記第１及び第２制御信号ＣＬＫＤＱ Ｆ、ＣＬＫＤＱ Ｓを出力する。論理部721 はシングルデータレートモード信号ＣＬ１が論理ハイとして活性化すれば第１制御信号ＣＬＫＤＱ Ｆを論理ハイとして活性化し、第２制御信号ＣＬＫＤＱ Ｓは論理ローとして非活性化する。シングルデータレートモード信号ＣＬ１は前記ダブルデータレート同期式ＤＲＡＭ集積回路装置のＣＡＳ待ち時間が１の時活性化する。
【００３３】
論理部721 は論理回路723 、724 と論理回路726 、727 を具備する。論理回路723 、724 はNOR ゲート723 とインバータ724 を具備し、論理回路726 、727 はＮＡＮＤゲート726 とインバータ727 を具備する。NOR ゲート723 はシングルデータレートモード信号ＣＬ１と信号ＰＣＬＫＤＱ−Ｆを入力しこれらを否定論理和して出力する。即ち、NOR ゲート723 はシングルデータレートモード信号ＣＬ１と信号ＰＣＬＫＤＱ−Ｆのうち何れか一つでも論理ハイであれば論理ローを出力し、シングルデータレートモード信号ＣＬ１と信号ＰＣＬＫＤＱ−Ｆが全て論理ローであれば論理ハイを出力する。インバータ724 はNOR ゲート723 の出力を反転して第１制御信号ＣＬＫＤＱ Ｆを出力する。ＮＡＮＤゲート726 はシングルデータレートモード信号ＣＬ１の反転信号と信号ＰＣＬＫＤＱ−Ｓを入力しこれらを否定論理積して出力する。即ち、ＮＡＮＤゲート726 はシングルデータレートモード信号ＣＬ１の反転信号と信号ＰＣＬＫＤＱ−Ｓのうち何れか一つでも論理ローであれば論理ハイを出力し、シングルデータレートモード信号ＣＬ１の反転信号と信号ＰＣＬＫＤＱ−Ｓが全て論理ハイであれば論理ローを出力する。インバータ727 はＮＡＮＤゲート726 の出力を反転して第２制御信号ＣＬＫＤＱ Ｓを出力する。
【００３４】
制御部731 は第１及び第２データＤＢ Ｆ、ＤＢ Ｓを入力し、前記第１及び第２制御信号ＣＬＫＤＱ Ｆ、ＣＬＫＤＱ Ｓにより制御されて第１及び第２データＤＢ Ｆ、ＤＢ Ｓを出力する。第１及び第２制御信号ＣＬＫＤＱ Ｆ、ＣＬＫＤＱ Ｓが論理ローとして非活性化すれば第１及び第２データＤＢ Ｆ、ＤＢ Ｓは出力されない。第１制御信号ＣＬＫＤＱ Ｆのみ論理ハイとして活性化すれば第１データＤＢ Ｆのみ出力され、第１及び第２制御信号ＣＬＫＤＱ Ｆ、ＣＬＫＤＱ Ｓが全て論理ハイとして活性化すれば第１及び第２データＤＢ Ｆ、ＤＢ Ｓが全て出力される。制御部731 は第１乃至第3 スイッチング部741 〜743 と第１及び第２ラッチ751 、752 とインバータ761 を具備する。
【００３５】
第１スイッチング部741 は第１データＤＢ Ｆを入力し前記第１制御信号ＣＬＫＤＱ Ｆにより制御されて第１データＤＢ Ｆを出力する。第１スイッチング部741 は第１制御信号ＣＬＫＤＱ Ｆがゲートに印加され、第１データＤＢ Ｆがドレインに印加されるＮＭＯＳトランジスタを具備する。従って、第１スイッチング部741 は第１制御信号ＣＬＫＤＱ Ｆが論理ハイであればターンオンして第１データＤＢ Ｆを出力し、第１制御信号ＣＬＫＤＱ Ｆが論理ローであればターンオフして第１データＤＢ Ｆを出力しない。第２スイッチング部742 は第２データＤＢ Ｓを入力し前記第１制御信号ＣＬＫＤＱ Ｆにより制御されて第２データＤＢ Ｓを出力する。第２スイッチング部742 は第１制御信号ＣＬＫＤＱ Ｆがゲートに印加され、第２データＤＢ Ｓがドレインに印加されるＮＭＯＳトランジスタを具備する。従って、第２スイッチング部742 は第１制御信号ＣＬＫＤＱ Ｆが論理ハイであればターンオンして第２データＤＢ Ｓを出力し、第１制御信号ＣＬＫＤＱ Ｆが論理ローであればターンオフして第２データＤＢ Ｓを出力しない。
【００３６】
第１ラッチ751 は第２スイッチング部742 の出力を保存及び出力する。 第３スイッチング部743 は第１ラッチ751 から出力される第２データＤＢ Ｓをインバータ761 を介して入力し、第２制御信号ＣＬＫＤＱ Ｓにより制御されて第２データＤＢ Ｓを出力する。第３スイッチング部743 は第２制御信号ＣＬＫＤＱ Ｓがゲートに印加され、第２データＤＢ Ｓがドレインに印加されるＮＭＯＳトランジスタを具備する。従って、第３スイッチング部743 は第２制御信号ＣＬＫＤＱ Ｓが論理ハイであればターンオンして第２データＤＢ Ｓを出力し、第２制御信号ＣＬＫＤＱ Ｓが論理ローであればターンオフして第２データＤＢ Ｓを出力しない。第２ラッチ752 は第１及び第３スイッチング部741 、743 から各々出力される第１及び第２データＤＢ Ｆ、ＤＢ Ｓを反転して保存及び出力する。第２ラッチ752 から制御部731 の出力データDOi が出力される。
【００３７】
図８は前記図７に示した信号のタイミング図である。図８を参照すれば、外部クロック信号ＣＬＫB は外部クロック信号ＣＬＫの反転信号である。外部クロック信号ＣＬＫの立上り時及び立下り時に内部クロック信号ＰＣＬＫが発生する。シングルデータレートモード信号ＣＬ１が論理ハイであれば第１制御信号ＣＬＫＤＱ Ｆは論理ハイとして活性化し、第２制御信号ＣＬＫＤＱ Ｓは論理ローとして非活性化する。第１制御信号ＣＬＫＤＱ Ｆが論理ハイであれば第１データＤＢ Ｆは制御部731 の出力データDoi として出力されるが、第２データＤＢ Ｓは制御部731 の出力データDoi として出力されない。
【００３８】
図７及び図８を通じて説明したように、シングルデータレートモード信号ＣＬ１を活性化すればダブルデータレート同期式ＤＲＡＭ集積回路装置はシングルデータレートモードで動作する。従って、低速テスト装置でダブルデータレート同期式ＤＲＡＭ集積回路装置の内部データを読出することによってダブルデータレート同期式ＤＲＡＭ集積回路装置をテストすることができる。
【００３９】
以上、本発明の最適実施形態を開示した。これら実施形態で特定の用語が使われたが、これは単に本発明を説明する目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。それ故に本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態ができるということを理解すべきである。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきである。
【００４０】
【発明の効果】
以上詳細に説明したように本発明によれば、シングルデータレートモード信号を活性化してダブルデータレート同期式ＤＲＡＭ集積回路装置をシングルデータレートモードで動作させることによって、低速テスト装置でダブルデータレート同期式ＤＲＡＭ集積回路装置をテストすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るダブルデータレート同期式ＤＲＡＭ集積回路装置の回路図。
【図２】前記図１に示した第１制御部の回路図。
【図３】前記図１に示した第２制御部の回路図。
【図４】前記図１に示した信号のタイミング図。
【図５】本発明の第２実施形態に係るダブルデータレート同期式ＤＲＡＭ集積回路装置の回路図。
【図６】前記図５に示した信号のタイミング図。
【図７】本発明の第３実施形態に係るダブルデータレート同期式ＤＲＡＭ集積回路装置の回路図。
【図８】前記図７に示した信号のタイミング図。
【符号の説明】
111 、151 第１及び第２バッファ
121 パルス発生器
131 、141 第１及び第２論理回路
143   ＮＡＮＤ  ゲート
145 インバータ
161 、171 第１及び第２制御部
【図１】
0003663082.tif 000002
【図２】
0003663082.tif 000003
【図３】
0003663082.tif 000004
【図４】
0003663082.tif 000005
【図５】
0003663082.tif 000006
【図６】
0003663082.tif 000007
【図７】
0003663082.tif 000008
【図８】
0003663082.tif 000009