(57)【特許請求の範囲】
【請求項１】
制御信号に基づいて、出力トランジスタを駆動する電圧制御回路において、
前記制御信号の入力の停止に基づいて、前記出力トランジスタの動作時間幅を徐々に短縮する制御部を備え、
該制御部は前記制御信号の入力が停止されてから所定期間だけ活性状態を維持するバイアス維持回路を備えていることを特徴とする電圧制御回路。
【請求項２】
前記制御部は、
前記制御信号の入力の停止に基づいて所定の時定数で放電する放電回路を更に備えたことを特徴とする請求項１に記載の電圧制御回路。
【請求項３】
前記制御部は、
前記放電回路の出力信号と所定の信号との電位差に基づく電圧信号を出力する増幅回路を更に備えたことを特徴とする請求項２に記載の電圧制御回路。
【請求項４】
前記増幅回路は、
前記放電回路の出力信号と基準電圧とのいずれかの低レベルの電圧を選択して、前記選択された電圧と前記所定の信号との電位差に基づく電圧信号を信号出力することを特徴とする請求項３に記載の電圧制御回路。
【請求項５】
前記放電回路は、
抵抗又は電流源を介して放電を行うことを特徴とする請求項２〜４のうち何れか１項に記載の電圧制御回路。
【請求項６】
前記制御部は、
入力信号に基づいて前記出力トランジスタを緩やかに駆動するソフトスタート回路を更に備えたことを特徴とする請求項１〜５のうち何れか１項に記載の電圧制御回路。
【請求項７】
前記制御部は、
前記放電回路の出力信号と所定の信号とを比較して、前記出力トランジスタの動作時間幅を徐々に短縮する信号を出力する比較部を更に備えたことを特徴とする請求項２に記載の電圧制御回路。
【請求項８】
前記所定の信号は、
発振器から出力される三角波であることを特徴とする請求項７に記載の電圧制御回路。
【請求項９】
制御信号に基づいて出力トランジスタを駆動するＤＣ／ＤＣコンバータにおいて、
前記制御信号の入力の停止に基づいて、前記出力トランジスタの動作時間幅を徐々に短縮する制御部を備え、
該制御部は前記制御信号の入力が停止されてから所定期間だけ活性状態を維持するバイアス維持回路を備えていることを特徴とするＤＣ／ＤＣコンバータ。
【請求項１０】
前記制御部は、
前記制御信号の入力の停止に基づいて所定の時定数で放電する放電回路を更に備えることを特徴とする請求項９に記載のＤＣ／ＤＣコンバータ。
【請求項１１】
前記制御部は、
入力信号に基づいて前記ＤＣ／ＤＣコンバータを緩やかに立ち上げるソフトスタート回路を更に備えることを特徴とする請求項９又は１０に記載のＤＣ／ＤＣコンバータ。
【請求項１２】
前記制御部は、
前記放電回路と前記ソフトスタート回路とを前記制御信号に基づいて切換える切り換え回路を更に備えることを特徴とする請求項１１に記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＤＣ／ＤＣコンバータ等の出力電圧を制御する制御回路に関するものである。
【０００２】
バッテリーを電源として動作する携帯用電子機器では、バッテリー電圧とは異なる直流電圧を内部回路に供給する必要がある場合には、バッテリーを電源として動作するＤＣ／ＤＣコンバータで所望の直流電圧を生成している。複数の電源電圧を使用する場合には、各電源の投入及び遮断のシーケンスを考慮しないと、装置を破壊するおそれがある。従って、ＤＣ／ＤＣコンバータの出力電圧の立ち上がり及び立ち下がりを適宜に制御する必要がある。
【０００３】
【従来の技術】
ＣＰＵ、マイコン等の半導体集積回路装置の電源回路として使用されるＤＣ／ＤＣコンバータの従来例を図７に示す。
【０００４】
このＤＣ／ＤＣコンバータ１は、１チップの集積回路上に形成される制御回路２と、多数の外付け素子とから構成される。前記制御回路２には制御信号ＣＴＬが入力され、Ｈレベルの制御信号ＣＴＬの入力に基づいて制御回路２が活性化される。
【０００５】
前記制御回路２の第一の出力信号ＯＵＴ１は、ＮチャネルＭＯＳトランジスタで構成される出力トランジスタ３のゲートに入力され、その出力トランジスタ３のドレインは電源Ｖccに接続される。
【０００６】
前記出力トランジスタ３のソースは、ＮチャネルＭＯＳトランジスタで構成される同期整流用トランジスタ４のドレインに接続され、同トランジスタ４のゲートには、前記制御回路２の第二の出力信号ＯＵＴ２が入力され、ソースはグランドＧＮＤに接続される。
【０００７】
前記出力トランジスタ３のソースは、出力コイル５を介して出力端子Ｔo に接続される。また、前記出力トランジスタ３のソースはフライホイールダイオード６のカソードに接続され、そのダイオード６のアノードはグランドＧＮＤに接続される。前記出力端子Ｔo は、容量７を介してグランドＧＮＤに接続される。
【０００８】
このように構成されたＤＣ／ＤＣコンバータ１では、制御回路２が活性化されると、制御回路２から第一及び第二の出力信号ＯＵＴ１，ＯＵＴ２が出力される。第一及び第二の出力信号ＯＵＴ１，ＯＵＴ２は互いに相補となるパルス信号として出力される。従って、出力トランジスタ３及び同期整流用トランジスタ４が交互にオンされる。
【０００９】
前記出力トランジスタ３のスイッチング動作により、その出力トランジスタ３の出力電流は、出力コイル５及び容量７により平滑される。出力トランジスタ３がオフされるときは、容量７からフライホイールダイオード６を介して出力コイル５に供給される電流により、出力端子Ｔo から出力される出力電圧Ｖo が平滑される。
【００１０】
また、出力トランジスタ３がオフされるとき、前記第二の出力信号ＯＵＴ２により同期整流用トランジスタ４がオンされて、フライホイールダイオード６の順方向電圧降下分がほとんど「０」となり、平滑効率を向上させるようになっている。
【００１１】
このとき、同期整流用トランジスタ４は、出力トランジスタ３がオフされた後にオンされ、出力トランジスタ３がオンされる前にオフされるので、電源Ｖccから出力トランジスタ３及び同期整流用トランジスタ４を介してグランドＧＮＤに貫通電流が流れることはない。
【００１２】
このような動作により、出力端子Ｔo から直流出力電圧Ｖo が出力され、制御回路２の第一及び第二の出力信号ＯＵＴ１，ＯＵＴ２のデューティを調整することにより、出力電圧Ｖo の電圧レベルが一定に維持される。
【００１３】
【発明が解決しようとする課題】
上記のようなＤＣ／ＤＣコンバータでは、出力トランジスタ３がスイッチング動作をしている状態から、制御信号ＣＴＬがＬレベルとなって制御回路２が不活性化されると、出力トランジスタ３及び同期整流用トランジスタ４がオフ状態に維持される。
【００１４】
すると、容量７の充電電荷が出力端子Ｔo に接続される負荷を介して放電されるため、図８に示すように、出力電圧Ｖo がグランドＧＮＤレベルまで低下する。
【００１５】
このとき、出力電圧Ｖo がグランドＧＮＤレベルに低下するまでに要する時間は、負荷に流れる放電電流の電流値によって異なり、容量７と負荷に流れる放電電流との時定数によって決定される。従って、出力電圧Ｖo がグランドＧＮＤレベルまで低下するために要する時間は、出力端子Ｔo に接続される負荷に依存することになる。
【００１６】
このような状況では、制御信号ＣＴＬの立ち下がりに基づいて、負荷への電源供給が遮断されるまでの時間が一定とはならないため、複数の電源電圧で動作する半導体集積回路装置において、負荷として接続されるＣＰＵ等が誤動作するおそれがある。
【００１７】
そこで、図７に点線で示すように、出力端子Ｔo とグランドＧＮＤ間に、前記制御信号ＣＴＬがＬレベルとなったときオンされるＮチャネルＭＯＳトランジスタを放電用トランジスタ８として接続する。また、その放電用トランジスタ８の電流駆動能力は、負荷の放電電流駆動能力より十分に大きくなるように設定する。
【００１８】
このような構成とすることにより、制御信号ＣＴＬのＬレベルへの立ち下がりに基づく出力電圧Ｖo の立ち下がり速度は、負荷に関わらず、容量７と放電用トランジスタ８との時定数に基づいてほぼ一定となる。
【００１９】
ところが、上記構成では電流駆動能力の大きな放電用トランジスタ８を追加する必要があるので、コストが上昇するとともに、ＤＣ／ＤＣコンバータの小型化を図る上で支障を来す。
【００２０】
一方、制御信号ＣＴＬがＬレベルとなったときには、前記同期整流用トランジスタ４をオンさせる構成とすれば、上記のように放電用トランジスタ８を新たに追加する必要はない。
【００２１】
しかし、このような構成では、制御信号ＣＴＬがＬレベルとなったとき同期整流用トランジスタ４をオンさせる構成を制御回路２に追加する必要がある。従って、制御回路２を備えた半導体装置のチップ面積が増大し、ＤＣ／ＤＣコンバータの小型化に支障を来すという問題点がある。
【００２２】
この発明の目的は、出力トランジスタの定電圧出力動作の停止時に、負荷に関わらず出力電圧の立ち下がりを制御可能としながら、回路面積の小型化を図り得る電圧制御回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、この発明は、制御信号に基づいて、出力トランジスタを駆動する電圧制御回路において、前記制御信号の入力の停止に基づいて、前記出力トランジスタの動作時間幅を徐々に短縮する制御部を備え、該制御部は前記制御信号の入力が停止されてから所定期間だけ活性状態を維持するバイアス維持回路を備えている。
【００２４】
制御信号の入力が停止されると、バイアス維持回路により所定時間だけ活性状態が維持された後に、出力トランジスタの動作時間幅が徐々に短縮されて、出力トランジスタの出力電圧が低下する。
【００３７】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明をＤＣ／ＤＣコンバータに具体化した第一の実施の形態を示す。
【００３８】
このＤＣ／ＤＣコンバータ１１は、１チップの集積回路上に形成される制御回路１２と、多数の外付け素子とから構成される。前記制御回路１２の第一の出力信号ＯＵＴ１は、ＮチャネルＭＯＳトランジスタで構成される出力トランジスタ１３のゲートに入力され、その出力トランジスタ１３のドレインは電源Ｖccに接続される。
【００３９】
前記出力トランジスタ１３のソースは、ＮチャネルＭＯＳトランジスタで構成される同期整流用トランジスタ１４のドレインに接続され、同トランジスタ１４のゲートには、前記制御回路１２の第二の出力信号ＯＵＴ２が入力され、ソースはグランドＧＮＤに接続される。
【００４０】
前記出力トランジスタ１３のソースは、出力コイル１５を介して出力端子Ｔo に接続される。また、前記出力トランジスタ１３のソースはフライホイールダイオード１６のカソードに接続され、そのダイオード１６のアノードはグランドＧＮＤに接続される。前記出力端子Ｔo は、容量１７を介してグランドＧＮＤに接続される。
【００４１】
このような出力トランジスタ１３、同期整流用トランジスタ１４、出力コイル１５、フライホイールダイオード１６及び容量１７の動作は、前記従来例と同様である。
【００４２】
前記出力端子Ｔo は、抵抗Ｒ１，Ｒ２を介してグランドＧＮＤに接続される。前記抵抗Ｒ１，Ｒ２は、出力端子Ｔｏから出力される出力電圧Ｖo を検出するために、その抵抗値に基づいて出力電圧Ｖo を分圧するものである。そして、その分圧電圧が前記制御回路１２内の誤差増幅器１８ａのマイナス側入力端子に入力信号ＩＮとして入力される。
【００４３】
前記誤差増幅器１８ａは、第一及び第二のプラス側入力端子を備え、両プラス側入力端子の入力電圧のうち、より低レベルの入力電圧と、マイナス側入力端子の入力電圧との電位差に基づく出力電圧を出力する。すなわち、いずれかのプラス側入力端子電圧がマイナス側入力端子電圧より高くなれば、その電位差に応じて出力電圧が上昇し、いずれかのプラス側入力端子電圧がマイナス側入力端子電圧より低くなれば、その電位差に応じて出力電圧が低下する。
【００４４】
前記誤差増幅器１８ａの第一のプラス側入力端子は、切り換え回路１９に接続されるとともに、外付け素子として接続される容量２０を介してグランドＧＮＤに接続される。
【００４５】
前記切り換え回路１９は、後記入力回路３１の出力信号に基づいて、容量２０を接点ａ，ｂのいずれかに接続する。接点ａには定電流Ｉを供給する電流源２１が接続され、接点ｂは抵抗Ｒ３を介してグランドＧＮＤに接続される。
【００４６】
従って、切り換え回路１９が接点ａに接続されると、電流源２１から供給される定電流Ｉで容量２０が充電され、接点ｂに接続されると、容量２０の充電電荷が抵抗Ｒ３を介してグランドＧＮＤに放電される。
【００４７】
このような構成により、前記誤差増幅器１８ａの第一のプラス側入力端子には、容量２０の充放電電圧が入力信号ＣＳとして入力される。電流源２１、切り換え回路１９及び容量２０により、切り換え回路１９が接点ａに切り換えられたとき、定電流Ｉと容量２０とで設定される時定数で入力信号ＣＳを緩やかに立ち上げるソフトスタート回路が構成される。
【００４８】
前記誤差増幅器１８ａの第二のプラス側入力端子には、基準電圧Ｖref1が入力される。基準電圧Ｖref1は、電源Ｖccより低い電圧レベルで、所望の出力電圧Ｖo を抵抗Ｒ１，Ｒ２で分圧した電圧に設定される。
【００４９】
前記誤差増幅器１８ａの出力信号は、第一及び第二のＰＷＭ比較器２２ａ，２３ａのプラス側入力端子に入力される。前記第一及び第二のＰＷＭ比較器２２ａ，２３ａのマイナス側入力端子には、発振器２４から一定周波数の三角波が入力される。第一及び第二のＰＷＭ比較器２２ａ，２３ａは、バイアス電圧生成回路２５から供給されるバイアス電圧ＶB により活性化される。また、前記基準電圧Ｖref1はバイアス電圧ＶB に基づいて、基準電圧生成回路（図示しない）により生成される。
【００５０】
前記第一のＰＷＭ比較器２２ａは、マイナス側入力端子電圧とプラス側入力端子電圧とを比較し、プラス側入力端子電圧がマイナス側入力端子電圧より高くなれば、Ｈレベルの出力信号を第一の出力回路２６に出力する。
【００５１】
前記第二のＰＷＭ比較器２３ａは、マイナス側入力端子電圧とプラス側入力端子電圧とを比較し、プラス側入力端子電圧がマイナス側入力端子電圧より高くなれば、Ｈレベルの出力信号を第二の出力回路２７に出力する。
【００５２】
前記第一の出力回路２６は、第一のＰＷＭ比較器２２ａの出力信号をバッファリングした出力信号ＯＵＴ１を前記出力トランジスタ１３のゲートに出力し、前記第二の出力回路２７は、第一のＰＷＭ比較器２３ａの出力信号を反転させ、かつバッファリングした出力信号ＯＵＴ２を前記同期整流用トランジスタ１４のゲートに出力する。
【００５３】
従って、出力信号ＯＵＴ１は発振器２４の出力信号と同一周波数のパルス信号となり、誤差増幅器１８ａの出力電圧レベルが上昇するほど、Ｈレベルとなる時間が長くなる。
【００５４】
また、出力信号ＯＵＴ２は発振器２４の出力信号と同一周波数のパルス信号となり、誤差増幅器１８ａの出力電圧レベルが上昇するほど、Ｌレベルとなる時間が長くなり、前記出力信号ＯＵＴ１の反転信号となる。
【００５５】
なお、電源Ｖccから出力トランジスタ１３及び同期整流用トランジスタ１４を介してグランドＧＮＤに流れる貫通電流の発生を防止するために、出力信号ＯＵＴ１がＬレベルとなる範囲内で、出力信号ＯＵＴ２をＨレベルとするとよい。このような構成とするために、例えば第二のＰＷＭ比較器２３ａのプラス側入力端子には、誤差増幅器１８ａの出力信号を所定の電圧幅で降圧して入力するとよい。
【００５６】
前記入力信号ＣＳは、比較器２８のマイナス側入力端子に入力され、その比較器２８のプラス側入力端子には例えば５０ｍＶ程度の低電圧が基準電圧Ｖref2として入力される。前記比較器２８は、入力信号ＣＳが基準電圧Ｖref2より低電圧となったとき、Ｈレベルの出力信号を出力し、入力信号ＣＳが基準電圧Ｖref2より高電圧となったとき、Ｌレベルの出力信号を出力する。
【００５７】
前記比較器２８の出力信号はインバータ回路２９で反転されて、ＯＲ回路３０に入力される。前記インバータ回路２９は、前記バイアス電圧生成回路２５から供給されるバイアス電圧ＶB を電源として動作する。前記比較器２８、インバータ回路２９及びＯＲ回路３０とにより、バイアス維持回路が構成される。
【００５８】
入力回路３１には、外部から制御信号ＣＴＬが入力される。前記入力回路３１は、制御信号ＣＴＬがＨレベルとなると、Ｈレベルの出力信号を前記ＯＲ回路３０及び前記切り換え回路１９に出力する。また、制御信号ＣＴＬがＬレベルとなると、Ｌレベルの出力信号を出力する。
【００５９】
前記切り換え回路１９は、入力回路３１の出力信号がＨレベルとなると、容量２０を電流源２１に接続し、入力回路３１の出力信号がＬレベルとなると、容量２０を抵抗Ｒ３に接続する。
【００６０】
次に、上記のように構成されたＤＣ／ＤＣコンバータの動作を図３に従って説明する。
制御信号ＣＴＬがＬレベルからＨレベルに立ち上がると、入力回路３１の出力信号がＨレベルとなり、ＯＲ回路３０の出力信号がＨレベルとなる。すると、バイアス電圧生成回路２５からバイアス電圧ＶB が各回路に供給される、また、基準電圧Ｖref1が誤差増幅器１８ａに供給されるとともに、基準電圧Ｖref2が比較器２８に供給される。切り換え回路１９は、電流源２１を容量１９に接続する。
【００６１】
すると、電流源２１と容量２０との時定数により、誤差増幅器１８の入力信号ＣＳの電圧レベルが徐々に上昇する。すると、入力信号ＩＮがグランドＧＮＤレベルであっても、誤差増幅器１８ａは入力信号ＩＮと入力信号ＣＳとの比較に基づいて動作し、入力信号ＣＳが徐々に上昇するため、その出力信号が急に上昇することはなく、出力トランジスタ１３のオン時間がオフ時間より格段に長くなることない。
【００６２】
すると、図３に示すように、電源電圧Ｖcc及び出力端子Ｔo に接続される負荷に関わらず、入力信号ＣＳの上昇にともなって出力信号Ｖo が緩やかに上昇する。従って、制御信号ＣＴＬの立ち上がり時における出力電圧Ｖo の急激な立ち上がりによる負荷回路への悪影響が防止される。
【００６３】
入力信号ＣＳが基準電圧Ｖref1を越えると、出力信号Ｖo は定電圧となる。すなわち、誤差増幅器１８ａは入力信号ＩＮと、基準電圧Ｖref1との電位差に基づく出力信号を出力し、その出力信号と基準電圧Ｖref1とが第一及び第二のＰＷＭ比較器２２ａ，２３ａで比較される。そして、第一及び第二のＰＷＭ比較器２２ａ，２３ａの出力信号に基づいて、第一及び第二の出力回路２６，２７から出力信号ＯＵＴ１，ＯＵＴ２としてパルス信号が出力される。
【００６４】
すると、第一の出力回路２６の出力信号ＯＵＴ１に基づいて出力トランジスタ１３がスイッチング動作する。出力トランジスタ１３のスイッチング動作により同出力トランジスタ１３の出力電流は、出力コイル１５及び容量１７により平滑される。出力トランジスタ１３がオフされるときは、容量１７からフライホイールダイオード１６を介して出力コイル１５に供給される電流により、出力電圧Ｖo が平滑される。
【００６５】
また、出力トランジスタ１３がオフされるとき、第二の出力回路２７の出力信号ＯＵＴ２により同期整流用トランジスタ１４がオンされて、フライホイールダイオード１６の順方向電圧降下分がほとんど「０」となり、平滑効率が向上する。
【００６６】
このような動作により、出力電圧Ｖo に基づく誤差増幅器１８ａの入力信号ＩＮが基準電圧Ｖref1より低いと、誤差増幅器１８ａの出力電圧が上昇し、第一の出力信号ＯＵＴ１のＨレベルの時間幅が増大する。
【００６７】
すると、出力トランジスタ１３のオン時間が長くなり、出力電圧Ｖo が上昇する。
また、出力電圧Ｖo に基づく誤差増幅器１８ａの入力信号ＩＮの電圧レベルが基準電圧Ｖref1より高いと、誤差増幅器１８ａの出力電圧が低下し、出力信号ＯＵＴ１のＨレベルの時間幅が減少する。すると、出力トランジスタ１３のオン時間が短くなり、出力電圧Ｖo が低下する。
【００６８】
このような動作により、出力電圧Ｖo は誤差増幅器１８ａの入力信号ＩＮと基準電圧Ｖref1とが一致するような電圧に収束し、定電圧となる。
出力電圧Ｖo が定電圧に維持されている状態で、制御信号ＣＴＬがＬレベルとなると、入力回路３１の出力信号がＬレベルとなり、切り換え回路１９の動作により、容量２０が抵抗Ｒ３に接続される。
【００６９】
すると、容量２０の充電電荷が抵抗Ｒ３を介してグランドＧＮＤに放電され、誤差増幅器１８ａの入力信号ＣＳが容量２０と抵抗Ｒ３との時定数により徐々に低下する。このとき、入力信号ＣＳが基準電圧Ｖref2を下回るまで、比較器２８はＬレベルの出力信号を出力し、インバータ回路２９はＨレベルの出力信号を出力し、ＯＲ回路３０はＨレベルの出力信号を出力する。
【００７０】
すると、入力信号ＣＳが基準電圧Ｖref2を下回るまでバイアス電圧生成回路２５からバイアス電圧ＶB が出力され、そのバイアス電圧ＶB に基づいて、基準電圧Ｖref1が所定レベルに維持されて、誤差増幅器１８ａに供給される。
【００７１】
この状態では、入力信号ＣＳが基準電圧Ｖref1より低電圧となると、誤差増幅器１８ａの出力電圧が低下し、出力信号ＯＵＴ１のＨレベルの時間幅が減少する。そして、出力トランジスタ１３のオン時間が短縮されるとともに、同期整流用トランジスタ１４のオン時間が長くなって、出力電圧Ｖo が低下する。
【００７２】
出力電圧Ｖo の低下にともなって、入力信号ＩＮの電圧レベルが低下するが、入力信号ＣＳもさらに低下し、このような動作により、やがて出力信号ＯＵＴ１はＬレベルに固定される状態となり、出力電圧Ｖo はグランドＧＮＤレベルとなる。
【００７３】
従って、制御信号ＣＴＬがＬレベルとなると、出力電圧Ｖo は入力信号ＣＳの電圧低下にともなって、ＤＣ／ＤＣコンバータ１１自身の制御に基づいて、グランドＧＮＤレベルまで引き下げられるので、出力電圧Ｖo が定電圧からグランドＧＮＤレベルまで低下するまでに要する時間ｔ１は、容量２０と抵抗Ｒ３とで設定される時定数でほぼ決定される。
【００７４】
上記のようなＤＣ／ＤＣコンバータでは、次に示す作用効果を得ることができる。
（イ）Ｈレベルの制御信号ＣＴＬが入力されたとき、ソフトスタート回路により、出力電圧Ｖo を緩やかに立ち上げることができる。
（ロ）制御信号ＣＴＬがＨレベルに維持されると、基準電圧Ｖref1と抵抗Ｒ１，Ｒ２で設定される定電圧の出力電圧Ｖo を出力することができる。
（ハ）制御信号ＣＴＬがＨレベルからＬレベルに立ち下がったとき、容量２０と抵抗Ｒ３で設定される時定数に基づいて、負荷に影響されることなく、一定の所要時間で出力電圧Ｖo をグランドＧＮＤレベルまで低下させることができる。
（ニ）ソフトスタート回路を構成する容量２０を利用し、抵抗Ｒ３及び切り換え回路１９により、上記効果が得られるソフトストップ回路を構成することができる。
（ホ）出力トランジスタ１３で容量１７の放電を制御することにより、出力電圧Ｖo を一定時間で低下させることができるので、放電制御のために新たな素子を接続する必要がない。また、制御回路１２内に比較器２８、インバータ回路２９及びＯＲ回路３０等を新たに設ける必要はあるが、これらは制御回路１２全体の回路規模に対し、十分に小規模である。従って、このＤＣ／ＤＣコンバータ１１が大型化することはない。
（第二の実施の形態）
図４は、この発明を具体化した第二の実施の形態を示す。前記第一の実施の形態と同一構成部分は、同一符号を付してその説明を省略する。
【００７５】
前記第一の実施の形態では、入力信号ＣＳを誤差増幅器１８ａに入力したが、この実施の形態は入力信号ＣＳを第一及び第二のＰＷＭ比較器２２ｂ，２３ｂのプラス側入力端子に入力するものである。すなわち、誤差増幅器１８ｂのプラス側入力端子には基準電圧Ｖref1だけを入力し、誤差増幅器１８ｂの出力信号を第一及び第二のＰＷＭ比較器２２ｂ，２３ｂの第一のプラス側入力端子に入力するとともに、入力信号ＣＳを第二のプラス側入力端子にそれぞれ入力する。
【００７６】
前記第一及び第二のＰＷＭ比較器２２ｂ，２３ｂは、第一及び第二のプラス側入力端子に入力される入力電圧のうち、低レベル側の入力電圧とマイナス側入力端子電圧とを比較する。
【００７７】
このようなＤＣ／ＤＣコンバータでは、制御信号ＣＴＬがＬレベルからＨレベルに切り換わって、容量２０が切り換え回路１９を介して電流源２１に接続されると、容量２０が充電されて、入力信号ＣＳの電圧レベルがグランドＧＮＤレベルから徐々に上昇する。
【００７８】
このとき、出力電圧Ｖo はグランドＧＮＤレベルであるので、誤差増幅器１８ｂの出力電圧が高くなるが、第一及び第二のＰＷＭ比較器２２ｂ，２３ｂでは発振器２４と入力信号ＣＳとの比較動作を行う。すると、第一のＰＷＭ比較器２２ｂの出力信号のＨレベルの時間幅が徐々に増大し、第二のＰＷＭ比較器２３ｂの出力信号のＨレベルの時間幅が徐々に減少するので、出力電圧Ｖo は緩やかに上昇する。従って、前記第一の実施の形態と同様なソフトスタート動作が可能である。
【００７９】
入力信号ＣＳが誤差増幅器１８ｂの出力電圧より高くなると、第一及び第二のＰＷＭ比較器２２ｂ，２３ｂは誤差増幅器１８ｂの出力信号と発振器２４の出力信号とを比較した出力信号を出力し、第一の実施の形態と同様に、出力電圧Ｖo は基準電圧Ｖref1と抵抗Ｒ１，Ｒ２に基づいて設定される定電圧となる。
【００８０】
定電圧の出力電圧Ｖo が出力されている状態から、制御信号ＣＴＬがＬレベルとなると、容量２０が切り換え回路１９を介して抵抗Ｒ３に接続されて、容量２０の充電電荷が抵抗Ｒ３を介して放電される。
【００８１】
すると、入力信号ＣＳの電圧レベルが容量２０と抵抗Ｒ３との時定数に基づいて低下し、第一及び第二のＰＷＭ比較器２２ｂ，２３ｂは入力信号ＣＳと発振器２４の出力信号とを比較した出力信号を出力する。
【００８２】
そして、出力信号ＯＵＴ１のＨレベルの時間幅が減少し、出力信号ＯＵＴ２のＨレベルの時間幅が増大して、出力電圧Ｖo が低下する。従って、前記第一の実施の形態と同様な作用効果を得ることができる。
（第三の実施の形態）
図５は、この発明を具体化した第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態の抵抗Ｒ３を電流源３２に置換したものであり、それ以外の構成は前記第一の実施の形態と同様である。
【００８３】
このような構成では、容量２０の放電電流をその充電電圧に関わらず一定とすることができるので、容量２０の放電動作時に入力信号ＣＳの電圧レベルを直線的に低下させることができる。従って、前記第一の実施の形態の作用効果に加えて、制御信号ＣＴＬをＨレベルからＬレベルとしたとき、出力電圧Ｖo を直線的に低下させることができる。
【００８４】
前記各実施の形態は、いずれもＤＣ／ＤＣコンバータの出力電圧Ｖo を制御する制御回路に本発明を具体化したが、ＤＣ／ＤＣコンバータに限らず、出力トランジスタの出力電流を制御するために、本発明の放電制御回路を使用してもよい。
【００８５】
例えば図６に示すように、負荷回路３５に電源Ｖccを供給するシリーズレギュレータとして動作するトランジスタ３６を、本発明の放電制御回路３７で制御する。前記トランジスタ３６は、ＰＮＰトランジスタの他、ＮＰＮトランジスタあるいはＭＯＳトランジスタでもよい。
【００８６】
このような構成により、制御信号ＣＴＬがＬレベルとなったとき、トランジスタ３６がオンされる時間幅を徐々に短縮することにより、負荷回路３５に供給される電源電圧の立ち下がりを放電制御回路３７で制御することができる。
【００８７】
【発明の効果】
以上詳述したように、この発明は出力トランジスタの定電圧出力動作の停止時に、負荷に関わらず出力電圧の立ち下がりを制御可能としながら、回路面積の小型化を図り得る電圧制御回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第一の実施の形態を示す回路図である。
【図３】  第一の実施の形態の動作を示す波形図である。
【図４】  第二の実施の形態を示す回路図である。
【図５】  第三の実施の形態を示す回路図である。
【図６】  放電制御回路の別の使用例を示す回路図である。
【図７】  従来例を示す回路図である。
【図８】  従来例の動作を示す波形図である。
【符号の説明】
１３      出力トランジスタ
３３      第一の制御部
３４      第二の制御部
ＣＴＬ    制御信号
【図１】
0003691635.tif 000002
【図２】
0003691635.tif 000003
【図３】
0003691635.tif 000004
【図４】
0003691635.tif 000005
【図５】
0003691635.tif 000006
【図６】
0003691635.tif 000007
【図７】
0003691635.tif 000008
【図８】
0003691635.tif 000009