(57)【特許請求の範囲】
【請求項１】
外部制御信号に応答して少なくとも二つの内部制御信号を発生する論理回路と、
直列に接続されて電源電圧が印加され、前記少なくとも二つの内部制御信号に応答して所定の電圧レベルの出力信号を発生する少なくとも二つの能動素子と、前記少なくとも二つの能動素子のうち前記電源電圧が印加されない能動素子と接地端との間に接続されるザッピング素子とを具備し、
前記外部制御信号がアクティブされると前記少なくとも二つの能動素子のうち少なくとも１つが動作して前記所定電圧レベルの出力信号がラッチされることを特徴とする半導体装置。
【請求項２】
前記少なくとも二つの能動素子はトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ザッピング素子はヒューズであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ヒューズは所定の電圧が印加されるとオープンされる電気ヒューズであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記少なくとも二つの能動素子のうち前記電源電圧に接続された能動素子のターンオン抵抗が前記接地端に接続された能動素子のターンオン抵抗より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項６】
外部制御信号に応答して第１及び第２内部制御信号を発生する論理回路と、
電源電圧がドレインに印加され、前記第１内部制御信号によりゲートされ、ソースから出力信号を発生する第１ＮＭＯＳ  トランジスタと、
この第１ＮＭＯＳ  トランジスタのソースにドレインが接続され、前記第２内部制御信号によりゲートされる第２ＮＭＯＳ  トランジスタと、
この第２ＮＭＯＳ  トランジスタのソースと接地端との間に接続されるザッピング素子とを具備し、
前記ザッピング素子のオープン時には前記外部制御信号がアクティブされる時、前記第１ＮＭＯＳ  トランジスタのみがターンオンされて前記出力信号がラッチされ、前記ザッピング素子の導通時には前記外部制御信号がアクティブされる時、前記第２ＮＭＯＳ  トランジスタのみがターンオンされて前記出力信号がラッチされることを特徴とする半導体装置。
【請求項７】
前記論理回路は、
前記外部制御信号と前記出力信号とを否定論理積し、その結果を前記第１ＮＭＯＳ  トランジスタのゲートに印加する第１論理ゲートと、
前記出力信号を反転させる反転ゲートと、
前記外部制御信号と前記反転ゲートの出力とを否定論理積し、その結果を前記第２ＮＭＯＳ  トランジスタのゲートに印加する第２論理ゲートとを具備することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ザッピング素子はヒューズであることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第１ＮＭＯＳ  トランジスタのターンオン抵抗が前記第２ＮＭＯＳ  トランジスタのターンオン抵抗より大きいことを特徴とする請求項６に記載の半導体装置。
【請求項１０】
外部制御信号に応答して第１及び第２内部制御信号を発生する論理回路と、
電源電圧がドレインに印加され、前記第１内部制御信号によりゲートされ、ソースから出力信号を発生するＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのソースにソースが接続され、前記第２内部制御信号によりゲートされるＰＭＯＳトランジスタと、
このＰＭＯＳトランジスタのドレインと接地端との間に接続されるザッピング素子とを具備し、
前記ザッピング素子のオープン時には前記外部制御信号がアクティブされる時、前記ＮＭＯＳトランジスタのみがターンオンされて前記出力信号がラッチされ、前記ザッピング素子の導通時には前記外部制御信号がアクティブされる時、前記ＰＭＯＳトランジスタのみがターンオンされて前記出力信号がラッチされることを特徴とする半導体装置。
【請求項１１】
前記論理回路は、
前記外部制御信号と前記出力信号とを否定論理積し、その結果を前記ＮＭＯＳトランジスタのゲートに印加する第１論理ゲートと、
前記出力信号を反転させる反転ゲートと、
前記外部制御信号と前記反転ゲートの出力とを論理積し、その結果を前記ＰＭＯＳトランジスタのゲートに印加する第２論理ゲートとを具備することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ザッピング素子はヒューズであることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記ＮＭＯＳトランジスタのターンオン抵抗が前記ＰＭＯＳトランジスタのターンオン抵抗より大きいことを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
外部制御信号に応答して第１及び第２内部制御信号を発生する論理回路と、
電源電圧がソースに印加され、前記第１内部制御信号によりゲートされ、ドレインから出力信号を発生する第１ＰＭＯＳ  トランジスタと、
この第１ＰＭＯＳ  トランジスタのドレインにソースが接続され、前記第２内部信号によりゲートされる第２ＰＭＯＳ  トランジスタと、
この第２ＰＭＯＳ  トランジスタのドレインと接地端との間に接続されるザッピング素子とを具備し、
前記ザッピング素子のオープン時には前記外部制御信号がアクティブされる時、前記第１ＰＭＯＳ  トランジスタのみがターンオンされて前記出力信号がラッチされ、前記ザッピング素子の導通時には前記外部制御信号がアクティブされる時、前記第２ＰＭＯＳ  トランジスタのみがターンオンされて前記出力信号がラッチされることを特徴とする半導体装置。
【請求項１５】
前記論理回路は、
前記外部制御信号と前記出力信号とを論理積し、その結果を前記第１ＰＭＯＳ  トランジスタのゲートに印加する第１論理ゲートと、
前記出力信号を反転させる反転ゲートと、
前記外部制御信号と前記反転ゲートの出力とを論理積し、その結果を前記第２ＰＭＯＳ  トランジスタのゲートに印加する第２論理ゲートとを具備することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記ザッピング素子はヒューズであることを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記第１ＰＭＯＳ  トランジスタのターンオン抵抗が前記第２ＰＭＯＳ  トランジスタのターンオン抵抗より大きいことを特徴とする請求項１４に記載の半導体装置。
【請求項１８】
外部制御信号に応答して第１及び第２内部制御信号を発生する論理回路と、
電源電圧がソースに印加され、前記第１内部制御信号によりゲートされ、ドレインから出力信号を発生するＰＭＯＳトランジスタと、
このＰＭＯＳトランジスタのドレインにドレインが接続され、前記第２内部信号によりゲートされるＮＭＯＳトランジスタと、
このＮＭＯＳトランジスタのソースと接地端との間に接続されるザッピング素子とを具備し、
前記ザッピング素子のオープン時には前記外部制御信号がアクティブされる時、前記ＰＭＯＳトランジスタのみがターンオンされて前記出力信号がラッチされ、前記ザッピング素子の導通時には前記外部制御信号がアクティブされる時、前記ＮＭＯＳトランジスタのみがターンオンされて前記出力信号がラッチされることを特徴とする半導体装置。
【請求項１９】
前記論理回路は、
前記外部制御信号と前記出力信号とを論理積し、その結果を前記ＰＭＯＳトランジスタのゲートに印加する第１論理ゲートと、
前記出力信号を反転させる反転ゲートと、
前記外部制御信号と前記反転ゲートの出力とを否定論理積し、その結果を前記ＮＭＯＳトランジスタのゲートに印加する第２論理ゲートとを具備することを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記ザッピング素子はヒューズであることを特徴とする請求項１８に記載の半導体装置。
【請求項２１】
前記ＰＭＯＳトランジスタのターンオン抵抗が前記ＮＭＯＳトランジスタのターンオン抵抗より大きいことを特徴とする請求項１８に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に半導体装置のザッピング回路に関する。
【０００２】
【従来の技術】
半導体装置のザッピング回路は、半導体装置に設けられる一部回路の動作の制御に用いられる。
図１はザッピング回路を含む従来の半導体装置の概略的な回路図である。
図１を参照すれば、従来の半導体装置１０１  は電源ピン１１１  、接地ピン１２１  、スイッチング素子１３１  、抵抗１４１  、ザッピング素子１５１  、インバータ１６１  及び内部回路１７１  を具備する。
前記スイッチング素子１３１  は前記ザッピング素子１５１  をオープンさせるために使われる。即ち、前記スイッチング素子１３１  が制御信号Ｃによってオンされると前記電源ピン１１１  を介して印加される電源電圧Ｖｄｄ  が前記ザッピング素子１５１  に印加される。前記電源電圧Ｖｄｄ  が印加されると、前記ザッピング素子１５１  はヒュージング、即ちオープンされる。
【０００３】
図１において前記ザッピング素子１５１  が導通している場合、即ちヒュージングされていない場合、前記電源電圧Ｖｄｄ  が前記抵抗１４１  に印加されても前記インバータ１６１  の入力端は接地電圧ＧＮＤ  レベルに低くなるため、前記インバータ１６１  の出力は論理ハイとなる。前記ザッピング素子１５１  がオープンされている場合、即ちヒュージングされている場合、前記電源電圧Ｖｄｄ  が前記抵抗１４１  に印加されると前記インバータ１６１  の入力電圧は前記電源電圧Ｖｄｄ  レベルに高まるために前記インバータ１６１  の出力は論理ローとなる。従って、前記インバータ１６１  の出力は前記ザッピング素子１５１  のヒュージングの成否によりその電圧レベルが変わる。
【０００４】
【発明が解決しようとする課題】
ところが、従来の半導体装置１０１  では前記電源電圧Ｖｄｄ  が前記抵抗１４１  に印加される限り、この抵抗１４１  には常に電流が流れるので前記半導体装置１０１  で多量の電力が消耗される。
【０００５】
本発明の目的は、電力消耗を減少させることができるザッピング回路を含む半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
前記技術的課題を解決し前記目的を達成するために本発明の半導体装置は、論理回路、少なくとも二つの能動素子及びザッピング素子を具備する。
前記論理回路は外部制御信号に応答して少なくとも二つの内部制御信号を発生する。
前記少なくとも二つの能動素子は直列に接続され、電源電圧が印加され、前記少なくとも二つの内部制御信号に応答して所定の電圧レベルの出力信号を発生する。
前記ザッピング素子は前記少なくとも二つの能動素子のうち前記電源電圧が印加されない能動素子と接地端との間に接続される。
このような本発明の半導体装置は、前記外部制御信号がアクティブされると前記少なくとも二つの能動素子のうち少なくとも１つが動作して前記所定電圧レベルの出力信号がラッチされる。このとき、他の少なくとも１つの能動素子が必ずオフし、よって電力消耗を減少させることができる。
【０００７】
【発明の実施の形態】
以下、添付された図面に基づき本発明の実施の形態を詳しく説明する。
図２は本発明の第１実施形態によるザッピング回路を含む半導体装置２０１  の概略的な回路図である。図２を参照すれば、本発明の第１実施形態による半導体装置２０１  は電源ピン２１１  、接地ピン２２１  、スイッチング素子２３１  、能動素子としての第１及び第２ＮＭＯＳ  トランジスタ２４１  、２４２  、ザッピング素子２５１  、インバータ２６１  、論理回路２８１  及び内部回路２７１  を具備する。
【０００８】
前記電源ピン２１１  には外部から電源電圧Ｖｄｄ  が印加され、前記電源ピン２１１  に接続された回路、例えば内部回路２７１  に電源電圧Ｖｄｄ  が供給される。前記接地ピン２２１  は外部の接地端ＧＮＤ  と接続されて前記接地ピン２２１  に接続された回路、例えば内部回路２７１  を接地させる。
【０００９】
前記第１ＮＭＯＳ  トランジスタ２４１  に前記電源ピン２１１  が接続され、前記第１及び第２ＮＭＯＳ  トランジスタ２４１  、２４２  は相互直列に接続される。即ち、前記第１ＮＭＯＳ  トランジスタ２４１  のドレインに前記電源ピン２１１  が接続され、前記第１ＮＭＯＳ  トランジスタ２４１  のソースと前記第２ＮＭＯＳ  トランジスタ２４２  のドレインとが相互接続される。前記第１ＮＭＯＳ  トランジスタ２４１  のソースと前記第２ＮＭＯＳ  トランジスタ２４２  のドレインとが相互接続された部分に前記インバータ２６１  の入力端が接続され、このインバータ２６１  を介して出力信号Ｖｏが発生される。前記第１及び第２ＮＭＯＳ  トランジスタ２４１  、２４２  は全て前記論理回路２８１  の出力によりゲートされる。
【００１０】
前記第１ＮＭＯＳ  トランジスタ２４１  及び前記第２ＮＭＯＳ  トランジスタ２４２  の大きさはそれぞれのターンオン抵抗を考慮して決定されるべきである。即ち、前記第１ＮＭＯＳ  トランジスタ２４１  のターンオン抵抗が前記第２ＮＭＯＳ  トランジスタ２４２  のターンオン抵抗より大きくなければならない。なぜなら、前記ザッピング素子２５１  が導通した状態で外部制御信号ＲＳ、例えばリセット信号が印加されると前記インバータ２６１  の入力電圧はローレベルに低くなるが、この際前記インバータ２６１  の入力電圧がローレベルに十分に低くなるためには前記第２ＮＭＯＳ  トランジスタ２４２  のターンオン抵抗は前記第１ＮＭＯＳ  トランジスタ２４１  のターンオン抵抗より十分に小さくなければならない。前記ザッピング素子２５１  がオープンされた状態、即ちヒュージングされた状態では外部制御信号ＲＳが印加されると前記インバータ２６１  の入力電圧はハイレバルに高まるが、この際前記インバータ２６１  の入力電圧がハイレバルに十分に高まるためには前記第１ＮＭＯＳ  トランジスタ２４１  のターンオン抵抗は前記第２ＮＭＯＳ  トランジスタ２４２  のターンオン抵抗より十分に大きくなければならない。この際、前記ザッピング素子２５１  がヒュージングされる場合、前記ザッピング素子２５１  は無限大の抵抗値を有することになるが、実際には無限大でなく相当大きな抵抗値を有する場合が発生する。そのため、前記第１ＮＭＯＳ  トランジスタ２４１  のターンオン抵抗値と前記第２ＮＭＯＳ  トランジスタ２４２  のターンオン抵抗値との合計はヒュージングされた前記ザッピング素子２５１  の最小抵抗値より十分に小さく設定すべきである。
【００１１】
前記スイッチング素子２３１  は前記ザッピング素子２５１  をヒュージングするためのものである。即ち、制御信号Ｃがハイレバルにアクティブされると前記スイッチング素子２３１  はオンされて前記電源電圧Ｖｄｄ  を前記ザッピング素子２５１  に伝達する。ザッピング素子２５１  はヒューズ、より詳しくは電気ヒューズであり、前記電源電圧Ｖｄｄ  が印加されるとヒュージング、即ちオープンされる。前記スイッチング素子２３１  を使用しなく、外部から印加される所定レベルの電圧を用いて前記ザッピング素子２５１  をヒュージングすることもできる。このようなザッピング素子２５１  は所定レベルの電圧が印加されるとオープン可能な物質、例えばポリシリコンまたはメタルで構成される。また、前記ザッピング素子２５１  は所定電圧が印加されると導通し、所定電圧以下の電圧が印加されるとオープンされる素子、例えば、ツェナーダイオードで構成することもできる。ザッピング素子２５１  は前記第２ＮＭＯＳ  トランジスタ２４２  と前記接地ピン２２１  との間に接続される。
【００１２】
前記論理回路２８１  は前記外部制御信号ＲＳ、例えばリセット信号に応答して前記第１及び第２ＮＭＯＳ  トランジスタ２４１  、２４２  をゲートさせる。この論理回路２８１  は第１否定論理積ゲート２９１  、第２否定論理積ゲート２９３  及びインバータ２９５  を具備する。前記第１否定論理積ゲート２９１  は前記外部制御信号ＲＳと前記出力信号Ｖｏとを否定論理積し、その結果としての第１内部制御信号を前記第１ＮＭＯＳ  トランジスタ２４１  のゲートに印加する。即ち、前記外部制御信号ＲＳと前記出力信号Ｖｏのうち何れか一つでも論理ローなら前記第１否定論理積ゲート２９１  の出力は論理ハイとなり、前記外部制御信号ＲＳと前記出力信号Ｖｏが全て論理ハイなら前記第１否定論理積ゲート２９１  の出力は論理ローとなる。インバータ２９５  は前記出力信号Ｖｏを反転させて前記第２否定論理積ゲート２９３  に印加する。第２否定論理積ゲート２９３  はインバータ２９５  の出力と前記外部制御信号ＲＳとを否定論理積し、その結果としての第２内部制御信号を前記第２ＮＭＯＳ  トランジスタ２４２  のゲートに印加する。即ち、インバータ２９５  の出力及び前記外部制御信号ＲＳのうち何れか一つでも論理ローなら前記第２否定論理積ゲート２９３  の出力は論理ハイとなり、インバータ２９５  の出力及び前記外部制御信号ＲＳが全て論理ハイなら前記第２否定論理積ゲート２９３  の出力は論理ローとなる。
【００１３】
前記第１及び第２ＮＭＯＳ  トランジスタ２４１  、２４２  、インバータ２６１  、ザッピング素子２５１  及び論理回路２８１  は一つのザッピング回路を形成する。
【００１４】
図２に示されたザッピング回路の動作を説明する。ザッピング回路の動作は前記ザッピング素子２５１  の導通時及びオープン時の２つに分類される。この際、前記スイッチング素子２３１  はオフされており、前記電源ピン２１１  及び前記接地ピン２２１  は各々電源電圧Ｖｄｄ  及び接地端ＧＮＤ  に接続されている。
【００１５】
まず、前記ザッピング素子２５１  が導通している時のザッピング回路の動作を説明する。初期に前記外部制御信号ＲＳは論理ローに保たれる。すると、前記第１及び第２否定論理積ゲート２９１  、２９３  は各々論理ハイを出力し、これにより前記第１及び第２ＮＭＯＳ  トランジスタ２４１  、２４２  は全てターンオンされるので前記インバータ２６１  の入力端は接地端ＧＮＤ  レベルに低くなる。よって、前記出力信号Ｖｏは論理ハイとなる。論理ハイの出力信号Ｖｏは前記第１否定論理積ゲート２９１  に入力されるが、前記外部制御信号ＲＳが依然として論理ローなので前記第１否定論理積ゲート２９１  の出力は論理ハイにそのまま保たれる。従って、前記第１ＮＭＯＳ  トランジスタ２４１  はターンオン状態に保たれる。前記論理ハイの出力信号Ｖｏはインバータ２９５  により反転されて前記第２否定論理積ゲート２９３  に入力される。この第２否定論理積ゲート２９３  の入力が全て論理ローなので前記第２否定論理積ゲート２９３  の出力も依然として論理ハイとして保たれる。従って、前記第２ＮＭＯＳ  トランジスタ２４２  はターンオン状態に保たれる。
【００１６】
それから前記外部制御信号ＲＳが論理ローから論理ハイになると前記第１否定論理積ゲート２９１  の入力は全て論理ハイなので、この第１否定論理積ゲート２９１  の出力は論理ローに変わる。従って、前記第１ＮＭＯＳ  トランジスタ２４１  はターンオフされる。前記外部制御信号ＲＳが論理ハイにアクティブされても、前記第２否定論理積ゲート２９３  の出力は論理ハイにそのまま保たれる。なぜなら、インバータ２９５  の出力が論理ローであるからである。前記第２否定論理積ゲート２９３  の出力が論理ハイなので前記第２ＮＭＯＳ  トランジスタ２４２  はターンオン状態に保たれる。従って、前記出力信号Ｖｏは論理ハイにラッチされる。
【００１７】
次いで、前記ザッピング素子２５１  のオープン時におけるザッピング回路の動作を説明する。初期に前記外部制御信号ＲＳは論理ローに保たれる。すると、前記第１及び第２否定論理積ゲート２９１  、２９３  は各々論理ハイを出力し、これにより前記第１及び第２ＮＭＯＳ  トランジスタ２４１  、２４２  は全てターンオンされる。しかし、前記ザッピング素子２５１  がオープンされているので、前記インバータ２６１  の入力電圧は前記電源電圧Ｖｄｄ  に近い値に上昇することになる。従って、前記出力信号Ｖｏは論理ローとなる。この論理ローの出力信号Ｖｏは前記第１否定論理積ゲート２９１  に入力されるので、前記第１否定論理積ゲート２９１  の出力は論理ハイにそのまま保たれる。従って、前記第１ＮＭＯＳ  トランジスタ２４１  はターンオン状態に保たれる。前記論理ローの出力信号Ｖｏはインバータ２９５  により反転されて前記第２否定論理積ゲート２９３  に入力される。インバータ２９５  の出力が論理ハイであるが、前記外部制御信号ＲＳが論理ローなので前記第２否定論理積ゲート２９３  の出力は依然として論理ハイに保たれる。従って、前記第２ＮＭＯＳ  トランジスタ２４２  はターンオン状態に保たれる。
【００１８】
それから前記外部制御信号ＲＳが論理ローから論理ハイになると前記第１否定論理積ゲート２９１  の出力は論理ハイにそのまま保たれる。なぜなら、前記出力信号Ｖｏが論理ローであるからである。従って、前記第１ＮＭＯＳ  トランジスタ２４１  はターンオン状態にそのまま保たれる。前記外部制御信号ＲＳが論理ハイにアクティブされると前記第２否定論理積ゲート２９３  の入力は全て論理ハイとなることにより、この第２否定論理積ゲート２９３  の出力は論理ローに変わる。第２否定論理積ゲート２９３  の出力が論理ローなので前記第２ＮＭＯＳ  トランジスタ２４２  はターンオフされる。よって、前記出力信号Ｖｏは論理ローにラッチされる。
【００１９】
前述したように、前記ザッピング素子２５１  が導通している時は前記外部制御信号ＲＳが論理ハイとなることにより出力信号Ｖｏは論理ハイとしてラッチされる。この際、前記第１ＮＭＯＳ  トランジスタ２４１  がターンオフされることにより、半導体装置２０１  の電力の消耗が減少される。前記ザッピング素子２５１  がオープンされている時は前記外部制御信号ＲＳが論理ハイにアクティブされることにより、前記出力信号Ｖｏは論理ローとしてラッチされる。この際、前記第２ＮＭＯＳ  トランジスタ２４２  がターンオフされることにより半導体装置２０１  の電力消耗が省かれる。
【００２０】
図３は本発明の第２実施形態によるザッピング回路を含む半導体装置３０１  の概略的な回路図である。図３を参照すれば、本発明の第２実施形態による半導体装置３０１  は電源ピン３１１  、接地ピン３２１  、スイッチング素子３３１  、ＮＭＯＳトランジスタ３４１  、ＰＭＯＳトランジスタ３４２  、ザッピング素子３５１  、インバータ３６１  、論理回路３８１  及び内部回路３７１  を具備する。前記スイッチング素子３３１  、電源ピン３１１  、接地ピン３２１  、ザッピング素子３５１  は前記図２に示された回路とその構成及び動作が同一なのでその説明は略す。
【００２１】
前記ＮＭＯＳトランジスタ３４１  に前記電源ピン３１１  が接続され、前記ＮＭＯＳトランジスタ３４１  と前記ＰＭＯＳトランジスタ３４２  は相互直列に接続される。即ち、前記ＮＭＯＳトランジスタ３４１  のドレインに前記電源ピン３１１  が接続され、前記ＮＭＯＳトランジスタ３４１  のソース及び前記ＰＭＯＳトランジスタ３４２  のソースが相互接続される。前記ＮＭＯＳトランジスタ３４１  のソースと前記ＰＭＯＳトランジスタ３４２  のソースとの接続部分に前記インバータ３６１  の入力端が接続され、このインバータ３６１  を通じて出力信号Ｖｏが発生される。前記ＮＭＯＳトランジスタ３４１  及び前記ＰＭＯＳトランジスタ３４２  は全て前記論理回路３８１  の出力によりゲートされる。
【００２２】
前記ＮＭＯＳトランジスタ３４１  と前記ＰＭＯＳトランジスタ３４２  の大きさはそれぞれのターンオン抵抗を考慮して決定されるべきである。即ち、前記ＮＭＯＳトランジスタ３４１  のターンオン抵抗が前記ＰＭＯＳトランジスタ３４２  のターンオン抵抗より大きくなければならない。なぜなら、前記ザッピング素子３５１  が導通した状態で外部制御信号ＲＳが印加されると、前記インバータ３６１  の入力電圧はローレベルに低くなり、この時前記インバータ３６１  の入力電圧がローレベルに十分に低くなるためには前記ＰＭＯＳトランジスタ３４２  のターンオン抵抗は前記ＮＭＯＳトランジスタ３４１  のターンオン抵抗より十分に小さくなければならない。また、前記ザッピング素子３５１  がオープンされた状態で外部制御信号ＲＳが印加されると前記インバータ３６１  の入力電圧はハイレバルに高くなり、この時前記インバータ３６１  の入力電圧がハイレバルに十分に高まるためには前記ＮＭＯＳトランジスタ３４１  のターンオン抵抗が前記ＰＭＯＳトランジスタ３４２  のターンオン抵抗より十分に大きくなければならない。
【００２３】
前記論理回路３８１  は前記外部制御信号ＲＳ、例えばリセット信号に応答して前記ＮＭＯＳトランジスタ３４１  及び前記ＰＭＯＳトランジスタ３４２  をゲートさせる。この論理回路３８１  は否定論理積ゲート３９１  、論理積ゲート３９３  及びインバータ３９５  を具備する。前記否定論理積ゲート３９１  は前記外部制御信号ＲＳと前記出力信号Ｖｏを否定論理積し、その結果としての第１内部制御信号を前記ＮＭＯＳトランジスタ３４１  のゲートに印加する。即ち、前記外部制御信号ＲＳ及び前記出力信号Ｖｏのうち何れか一つでも論理ローなら前記否定論理積ゲート３９１  の出力は論理ハイとなり、前記外部制御信号ＲＳと前記出力信号Ｖｏとが全て論理ハイなら前記否定論理積ゲート３９１  の出力は論理ローとなる。インバータ３９５  は前記出力信号Ｖｏを反転させて前記論理積ゲート３９３  に印加する。この論理積ゲート３９３  はインバータ３９５  の出力と前記外部制御信号ＲＳとを論理積し、その結果としての第２内部制御信号を前記ＰＭＯＳトランジスタ３４２  のゲートに印加する。即ち、インバータ３９５  の出力及び前記外部制御信号ＲＳのうち何れか一つでも論理ローなら前記論理積ゲート３９３  の出力は論理ローとなり、インバータ３９５  の出力と前記外部制御信号ＲＳとが全て論理ハイなら前記論理積ゲート３９３  の出力は論理ハイとなる。
【００２４】
前記ＮＭＯＳトランジスタ３４１  、ＰＭＯＳトランジスタ３４２  、インバータ３６１  、ザッピング素子３５１  及び論理回路３８１  は一つのザッピング回路を形成する。
【００２５】
図３に示されたザッピング回路の動作を説明する。ザッピング回路の動作は前記ザッピング素子３５１  の導通時及びオープン時の２つに分けられる。この際、前記スイッチング素子３３１  はオフされており、前記電源ピン３１１  及び前記接地ピン３２１  は各々電源電圧Ｖｄｄ  と接地端ＧＮＤ  とに接続されている。
【００２６】
まず、前記ザッピング素子３５１  が導通している時のザッピング回路の動作を説明する。初期に前記外部制御信号ＲＳは論理ローに保たれる。すると、前記否定論理積ゲート３９１  は論理ハイを出力し、前記論理積ゲート３９３  は論理ローを出力する。これにより、前記ＮＭＯＳトランジスタ３４１  及び前記ＰＭＯＳトランジスタ３４２  は全てターンオンされるので前記インバータ３６１  の入力電圧は接地端ＧＮＤ  レベルに低くなる。よって、前記出力信号Ｖｏは論理ハイとなる。この論理ハイの出力信号Ｖｏは前記否定論理積ゲート３９１  に入力されるが、前記外部制御信号ＲＳが依然として論理ローなので前記否定論理積ゲート３９１  の出力は論理ハイにそのまま保たれる。従って、前記ＮＭＯＳトランジスタ３４１  はターンオン状態に保たれる。前記論理ハイの出力信号Ｖｏはインバータ３９５  により反転されて前記論理積ゲート３９３  に入力される。この論理積ゲート３９３  の入力が全て論理ローなので、この論理積ゲート３９３  の出力も依然として論理ローに保たれる。従って、前記ＰＭＯＳトランジスタ３４２  はターンオン状態に保たれる。
【００２７】
それから前記外部制御信号ＲＳが論理ローから論理ハイにアクティブされると、前記否定論理積ゲート３９１  の入力は全て論理ハイなので前記否定論理積ゲート３９１  の出力は論理ローに変わる。従って、前記ＮＭＯＳトランジスタ３４１  はターンオフされる。前記外部制御信号ＲＳが論理ハイにアクティブされても論理積ゲート３９３  の出力は論理ローにそのまま保たれる。なぜなら、インバータ３９５  の出力が論理ローであるからである。前記論理積ゲート３９３  の出力が論理ローなので前記ＰＭＯＳトランジスタ３４２  はターンオン状態に保たれる。従って、前記出力信号Ｖｏは論理ハイにラッチされる。
【００２８】
次いで、前記ザッピング素子３５１  のオープン時のザッピング回路の動作を説明する。初期に前記外部制御信号ＲＳは論理ローに保たれる。すると、前記否定論理積ゲート３９１  は論理ハイを出力し、前記論理積ゲート３９３  は論理ローを出力する。これにより、前記ＮＭＯＳトランジスタ３４１  及び前記ＰＭＯＳトランジスタ３４２  は全てターンオンされる。しかし、前記ザッピング素子３５１  がオープンされているので、前記インバータ３６１  の入力電圧は前記電源電圧Ｖｄｄ  に近くになる。従って、前記出力信号Ｖｏは論理ローとなる。この論理ローの出力信号Ｖｏは前記否定論理積ゲート３９１  に入力されるので、この否定論理積ゲート３９１  の出力は論理ハイにそのまま保たれる。従って、前記ＮＭＯＳトランジスタ３４１  はターンオン状態に保たれる。前記論理ローの出力信号Ｖｏはインバータ３９５  により反転されて前記論理積ゲート３９３  に入力される。インバータ３９５  の出力は論理ハイであるが前記外部制御信号ＲＳが論理ローなので、前記論理積ゲート３９３  の出力は依然として論理ローに保たれる。従って、前記ＰＭＯＳトランジスタ３４２  はターンオン状態に保たれる。
【００２９】
それから、前記外部制御信号ＲＳが論理ローから論理ハイにアクティブされると前記否定論理積ゲート３９１  の出力は論理ハイにそのまま保たれる。なぜなら、前記出力信号Ｖｏが論理ローであるからである。従って、前記ＮＭＯＳトランジスタ３４１  はターンオン状態にそのまま保たれる。前記外部制御信号ＲＳが論理ハイにアクティブされると前記論理積ゲート３９３  の入力は全て論理ハイとなるので、この論理積ゲート３９３  の出力は論理ハイに変わる。この論理積ゲート３９３  の出力が論理ハイなので前記ＰＭＯＳトランジスタ３４２  はターンオフされる。従って、前記出力信号Ｖｏは論理ローにラッチされる。
【００３０】
前述したように、前記ザッピング素子３５１  の導通時は前記外部制御信号ＲＳが論理ハイにアクティブされることにより出力信号Ｖｏは論理ハイとしてラッチされる。この際、前記ＮＭＯＳトランジスタ３４１  がターンオフされるので半導体装置３０１  の電力消耗が減少される。前記ザッピング素子３５１  のオープン時は前記外部制御信号ＲＳが論理ハイにアクティブされることにより前記出力信号Ｖｏは論理ローとしてラッチされる。この際、前記ＰＭＯＳトランジスタ３４２  がターンオフされるので半導体装置３０１  の電力消耗が減少される。
【００３１】
図４は本発明の第３実施形態によるザッピング回路を含む半導体装置の概略的な回路図である。
図４を参照すれば、本発明の第３実施形態による半導体装置４０１  は電源ピン４１１  、接地ピン４２１  、スイッチング素子４３１  、第１及び第２ＰＭＯＳ  トランジスタ４４１  、４４２  、ザッピング素子４５１  、インバータ４６１  、論理回路４８１  及び内部回路４７１  を具備する。前記スイッチング素子４３１  、電源ピン４１１  、接地ピン４２１  、ザッピング素子４５１  は前記図２に示された半導体装置２０１  とその構成及び動作が同一なのでその説明は略す。
【００３２】
前記第１ＰＭＯＳ  トランジスタ４４１  に前記電源ピン４１１  が接続され、前記第１及び第２ＰＭＯＳ  トランジスタ４４１  、４４２  は相互直列に接続される。即ち、前記第１ＰＭＯＳ  トランジスタ４４１  のソースに前記電源ピン４１１  が接続され、前記第１ＰＭＯＳ  トランジスタ４４１  のドレイン及び前記第２ＰＭＯＳ  トランジスタ４４２  のソースが相互接続される。前記第１ＰＭＯＳ  トランジスタ４４１  のドレインと前記第２ＰＭＯＳ  トランジスタ４４２  のソースとの相互接続部分に前記インバータ４６１  の入力端が接続され、このインバータ４６１  を通じて出力信号Ｖｏが発生される。前記第１ＰＭＯＳ  トランジスタ４４１  及び前記第２ＰＭＯＳ  トランジスタ４４２  は全て前記論理回路４８１  の出力によりゲートされる。
【００３３】
前記第１及び第２ＰＭＯＳ  トランジスタ４４１  、４４２  の大きさはそれぞれのターンオン抵抗を考慮して決定されるべきである。即ち、前記第１ＰＭＯＳ  トランジスタ４４１  のターンオン抵抗が前記第２ＰＭＯＳ  トランジスタ４４２  のターンオン抵抗より大きくなければならない。なぜなら、前記ザッピング素子４５１  が導通した状態で外部制御信号ＲＳが印加されると前記インバータ４６１  の入力電圧はローレベルに低くなり、この時前記インバータ４６１  の入力電圧がローレベルに十分に低くなるためには前記第２ＰＭＯＳ  トランジスタ４４２  のターンオン抵抗は前記第１ＰＭＯＳ  トランジスタ４４１  のターンオン抵抗より十分に小さくなければならない。また、前記ザッピング素子４５１  がオープンされた状態で外部制御信号ＲＳが印加されると、前記インバータ４６１  の入力電圧はハイレバルに高くなり、この時前記インバータ４６１  の入力電圧がハイレバルに十分に高まるためには前記第１ＰＭＯＳ  トランジスタ４４１  のターンオン抵抗が前記第２ＰＭＯＳ  トランジスタ４４２  のターンオン抵抗より十分に大きくなければならない。
【００３４】
前記論理回路４８１  は前記外部制御信号ＲＳ、例えばリセット信号に応答して前記第１及び第２ＰＭＯＳ  トランジスタ４４１  、４４２  をゲートさせる。この論理回路４８１  は第１及び第２論理積ゲート４９１  、４９３  及びインバータ４９５  を具備する。前記第１  論理積ゲート４９１  は前記外部制御信号ＲＳと前記出力信号Ｖｏとを論理積し、その結果としての第１内部制御信号を前記第１ＰＭＯＳ  トランジスタ４４１  のゲートに印加する。即ち、前記外部制御信号ＲＳ及び前記出力信号Ｖｏのうち何れか一つでも論理ローなら前記第１  論理積ゲート４９１  の出力は論理ローとなり、前記外部制御信号ＲＳと前記出力信号Ｖｏとが全て論理ハイなら前記第１論理積ゲート４９１  の出力は論理ハイとなる。インバータ４９５  は前記出力信号Ｖｏを反転させて前記第２論理積ゲート４９３  に印加する。この第２論理積ゲート４９３  はインバータ４９５  の出力と前記外部制御信号ＲＳとを論理積し、その結果としての第２内部制御信号を前記第２ＰＭＯＳ  トランジスタ４４２  のゲートに印加する。即ち、インバータ４９５  の出力及び前記外部制御信号ＲＳのうち何れか一つでも論理ローなら前記第２論理積ゲート４９３  の出力は論理ローとなり、インバータ４９５  の出力と前記外部制御信号ＲＳとが全て論理ハイなら前記第２論理積ゲート４９３  の出力は論理ハイとなる。
【００３５】
前記第１及び第２ＰＭＯＳ  トランジスタ４４１  、４４２  、インバータ４６１  、ザッピング素子４５１  及び論理回路４８１  は一つのザッピング回路を形成する。
【００３６】
図４に示されたザッピング回路の動作を説明する。ザッピング回路の動作は前記ザッピング素子４５１  の導通時と、オープン時の２つに分けられる。この際、前記スイッチング素子４３１  はオフされており、前記電源ピン４１１  及び前記接地ピン４２１  は各々電源電圧Ｖｄｄ  と接地端ＧＮＤ  とに接続されている。
【００３７】
まず、前記ザッピング素子４５１  の導通時のザッピング回路の動作を説明する。初期に前記外部制御信号ＲＳは論理ローに保たれる。すると、前記第１及び第２論理積ゲート４９１  、４９３  は全て論理ローを出力し、これにより前記第１及び第２ＰＭＯＳ  トランジスタ４４１  、４４２  は全てターンオンされるので前記インバータ４６１  の入力電圧は接地端ＧＮＤ  レベルにまで低くなる。従って、前記出力信号Ｖｏは論理ハイとなる。この論理ハイの出力信号Ｖｏは前記第１論理積ゲート４９１  に入力されるが、前記外部制御信号ＲＳが依然として論理ローなので前記第１論理積ゲート４９１  の出力は論理ローにそのまま保たれる。従って、前記第１ＰＭＯＳ  トランジスタ４４１  はターンオン状態に保たれる。前記論理ハイの出力信号Ｖｏはインバータ４９５  により反転されて前記第２  論理積ゲート４９３  に入力される。この第２論理積ゲート４９３  の入力が全て論理ローなので、この第２論理積ゲート４９３  の出力も依然として論理ローに保たれる。従って、前記第２ＰＭＯＳ  トランジスタ４４２  はターンオン状態に保たれる。
【００３８】
それから前記外部制御信号ＲＳが論理ローから論理ハイにアクティブされると前記第１論理積ゲート４９１  の入力は全て論理ハイなので、この第１論理積ゲート４９１  の出力は論理ハイに変わる。従って、前記第１ＰＭＯＳ  トランジスタ４４１  はターンオフされる。前記外部制御信号ＲＳが論理ハイにアクティブされても前記第２論理積ゲート４９３  の出力は論理ローにそのまま保たれる。なぜなら、インバータ４９５  の出力が論理ローであるからである。前記第２論理積ゲート４９３  の出力が論理ローなので前記第２ＰＭＯＳ  トランジスタ４４２  はターンオン状態に保たれる。従って、前記出力信号Ｖｏは論理ハイにラッチされる。
【００３９】
次いで、前記ザッピング素子４５１  のオープン時のザッピング回路の動作を説明する。初期に前記外部制御信号ＲＳは論理ローに保たれる。すると、前記第１及び第２論理積ゲート４９１  、４９３  は全て論理ローを出力する。これにより前記第１及び第２ＰＭＯＳ  トランジスタ４４１  、４４２  は全てターンオンされる。しかし、前記ザッピング素子４５１  がオープンされているので前記インバータ４６１  の入力電圧は前記電源電圧Ｖｄｄ  に近くなる。よって、前記出力信号Ｖｏは論理ローとなる。この論理ローの出力信号Ｖｏは前記第１論理積ゲート４９１  に入力されるので、この第１論理積ゲート４９１  の出力は論理ローにそのまま保たれる。従って、前記第１ＰＭＯＳ  トランジスタ４４１  はターンオン状態に保たれる。前記論理ローの出力信号Ｖｏはインバータ４９５  により反転されて前記第２論理積ゲート４９３  に入力される。インバータ４９５  の出力が論理ハイであり、前記外部制御信号ＲＳが論理ローなので前記第２論理積ゲート４９３  の出力は依然として論理ローに保たれる。従って、前記第２ＰＭＯＳ  トランジスタ４４２  はターンオン状態に保たれる。
【００４０】
それから前記外部制御信号ＲＳが論理ローから論理ハイにアクティブされると前記第１論理積ゲート４９１  の出力は論理ローにそのまま保たれる。なぜなら、前記出力信号Ｖｏが論理ローであるからである。従って、前記第１ＰＭＯＳ  トランジスタ４４１  はターンオン状態にそのまま保たれる。前記外部制御信号ＲＳが論理ハイにアクティブされると、前記第２論理積ゲート４９３  の入力は全て論理ハイとなるので、この第２論理積ゲート４９３  の出力は論理ハイに変わる。この第２論理積ゲート４９３  の出力が論理ハイなので前記第２ＰＭＯＳ  トランジスタ４４２  はターンオフされる。従って、前記出力信号Ｖｏは論理ローにラッチされる。
【００４１】
前述したように、前記ザッピング素子４５１  の導通時は前記外部制御信号ＲＳが論理ハイにアクティブされることにより出力信号Ｖｏは論理ハイにラッチされる。この際、前記第１ＰＭＯＳ  トランジスタ４４１  はターンオフされることにより半導体装置４０１  の電力消耗が省かれる。前記ザッピング素子４５１  のオープン時は前記外部制御信号ＲＳが論理ハイにアクティブされることにより前記出力信号Ｖｏは論理ローとしてラッチされる。この際、前記第２ＰＭＯＳ  トランジスタ４４２  がターンオフされることにより半導体装置４０１  の電力消耗が省かれる。
【００４２】
図５は本発明の第４実施形態によるザッピング回路を含む半導体装置の概略的な回路図である。図５を参照すれば、本発明の第４実施形態による半導体装置は電源ピン５１１  、接地ピン５２１  、スイッチング素子５３１  、ＰＭＯＳトランジスタ５４１  、ＮＭＯＳトランジスタ５４２  、ザッピング素子５５１  、インバータ５６１  、論理回路５８１  及び内部回路５７１  を具備する。前記スイッチング素子５３１  、電源ピン５１１  、接地ピン５２１  、ザッピング素子５５１  は前記図２に示された半導体装置２０１  とその構成及び動作が同一なのでその説明は略す。
【００４３】
前記ＰＭＯＳトランジスタ５４１  に前記電源ピン５１１  が接続され、前記ＰＭＯＳトランジスタ５４１  と前記ＮＭＯＳトランジスタ５４２  は相互直列に接続される。即ち、前記ＰＭＯＳトランジスタ５４１  のソースに前記電源ピン５１１  が接続され、前記ＰＭＯＳトランジスタ５４１  のドレインと前記ＮＭＯＳトランジスタ５４２  のドレインとが相互接続される。前記ＰＭＯＳトランジスタ５４１  のドレインと前記ＮＭＯＳトランジスタ５４２  のドレインとの相互接続部分に前記インバータ５６１  の入力端が接続され、このインバータ５６１  を通じて出力信号Ｖｏが発生される。前記ＮＭＯＳトランジスタ５４２  及び前記ＰＭＯＳトランジスタ５４１  は全て前記論理回路５８１  の出力によりゲートされる。
【００４４】
前記ＰＭＯＳトランジスタ５４１  及び前記ＮＭＯＳトランジスタ５４２  の大きさはそれぞれのターンオン抵抗を考慮して決定されるべきである。即ち、前記ＰＭＯＳトランジスタ５４１  のターンオン抵抗が前記ＮＭＯＳトランジスタ５４２  のターンオン抵抗より大きくなければならない。なぜなら、前記ザッピング素子５５１  が導通した状態で外部制御信号ＲＳが印加されると、前記インバータ５６１  の入力電圧はローレベルに低くなり、この時前記インバータ５６１  の入力電圧がローレベルに十分に低くなるためには前記ＮＭＯＳトランジスタ５４２  のターンオン抵抗は前記ＰＭＯＳトランジスタ５４１  のターンオン抵抗より十分に小さくなければならない。また、前記ザッピング素子５５１  がオープンされた状態で外部制御信号ＲＳが印加されると前記インバータ５６１  の入力電圧はハイレバルに高くなり、この時前記インバータ５６１  の入力電圧がハイレバルに十分に高まるためには前記ＰＭＯＳトランジスタ５４１  のターンオン抵抗が前記ＮＭＯＳトランジスタ５４２  のターンオン抵抗より十分に大きくなければならない。
【００４５】
前記論理回路５８１  は前記外部制御信号ＲＳ、例えばリセット信号に応答して前記ＰＭＯＳトランジスタ５４１  及び前記ＮＭＯＳトランジスタ５４２  をゲートさせる。この論理回路５８１  は論理積ゲート５９１  、否定論理積ゲート５９３  及びインバータ５９５  を具備する。前記論理積ゲート５９１  は前記外部制御信号ＲＳと前記出力信号Ｖｏとを論理積し、その結果としての第１内部制御信号を前記ＰＭＯＳトランジスタ５４１  のゲートに印加する。即ち、前記外部制御信号ＲＳ及び前記出力信号Ｖｏのうち何れか一つでも論理ローなら前記論理積ゲート５９１  の出力は論理ローとなり、前記外部制御信号ＲＳと前記出力信号Ｖｏとが全て論理ハイなら前記論理積ゲート５９１  の出力は論理ハイとなる。インバータ５９５  は前記出力信号Ｖｏを反転させて前記否定論理積ゲート５９３  に印加する。この否定論理積ゲート５９３  はインバータ５９５  の出力と前記外部制御信号ＲＳとを否定論理積し、その結果としての第２内部制御信号を前記ＮＭＯＳトランジスタ５４２  のゲートに印加する。即ち、インバータ５９５  の出力及び前記外部制御信号ＲＳのうち何れか一つでも論理ローなら前記否定論理積ゲート５９３  の出力は論理ハイとなり、インバータ５９５  の出力と前記外部制御信号ＲＳとが全て論理ハイなら前記否定論理積ゲート５９３  の出力は論理ローとなる。
【００４６】
前記ＰＭＯＳトランジスタ５４１  、ＮＭＯＳトランジスタ５４２  、インバータ５６１  、ザッピング素子５５１  及び論理回路５８１  は一つのザッピング回路を形成する。
【００４７】
図５に示されたザッピング回路の動作を説明する。ザッピング回路の動作は前記ザッピング素子５５１  の導通時と、オープン時の２つに分けられる。この際、前記スイッチング素子５３１  はオフされており、前記電源ピン５１１  及び前記接地ピン５２１  は各々電源電圧Ｖｄｄ  及び接地端ＧＮＤ  に接続されている。
【００４８】
まず、前記ザッピング素子５５１  の導通時のザッピング回路の動作を説明する。初期に前記外部制御信号ＲＳは論理ローに保たれる。すると、前記論理積ゲート５９１  は論理ローを出力し、前記否定論理積ゲート５９３  は論理ハイを出力する。これにより、前記ＰＭＯＳトランジスタ５４１  及び前記ＮＭＯＳトランジスタ５４２  は全てターンオンされるので前記インバータ５６１  の入力電圧は接地端ＧＮＤ  レベルに低くなる。従って、前記出力信号Ｖｏは論理ハイとなる。この論理ハイの出力信号Ｖｏは前記論理積ゲート５９１  に入力されるが、前記外部制御信号ＲＳが依然として論理ローなので前記論理積ゲート５９１  の出力は論理ローにそのまま保たれる。従って、前記ＰＭＯＳトランジスタ５４１  はターンオン状態に保たれる。前記論理ハイの出力信号Ｖｏはインバータ５９５  により反転されて前記否定論理積ゲート５９３  に入力される。この否定論理積ゲート５９３  の入力が全て論理ローなので、この否定論理積ゲート５９３  の出力も依然として論理ハイに保たれる。従って、前記ＮＭＯＳトランジスタ５４２  はターンオン状態に保たれる。
【００４９】
それから前記外部制御信号ＲＳが論理ローから論理ハイにアクティブされると前記論理積ゲート５９１  の入力が全て論理ハイなので、この論理積ゲート５９１  の出力は論理ハイに変わる。従って、前記ＰＭＯＳトランジスタ５４１  はターンオフされる。前記外部制御信号ＲＳが論理ハイにアクティブされても前記否定論理積ゲート５９３  の出力は論理ハイにそのまま保たれる。なぜなら、インバータ５９５  の出力が論理ローであるからである。この否定論理積ゲート５９３  の出力が論理ハイなので前記ＮＭＯＳトランジスタ５４２  はターンオン状態に保たれる。従って、前記出力信号Ｖｏは論理ハイにラッチされる。
【００５０】
次いで、前記ザッピング素子５５１  のオープン時のザッピング回路の動作を説明する。初期に前記外部制御信号ＲＳは論理ローに保たれる。すると、前記論理積ゲート５９１  は論理ローを出力し、前記否定論理積ゲート５９３  は論理ハイを出力する。これにより、前記ＰＭＯＳトランジスタ５４１  及び前記ＮＭＯＳトランジスタ５４２  は全てターンオンされる。しかし、前記ザッピング素子５５１  がオープンされているので、前記インバータ５６１  の入力電圧は前記電源電圧Ｖｄｄ  に近くなる。従って、前記出力信号Ｖｏは論理ローとなる。この論理ローの出力信号Ｖｏはそのまま前記論理積ゲート５９１  に入力されるので、この論理積ゲート５９１  の出力は論理ローにそのまま保たれる。従って、前記ＰＭＯＳトランジスタ５４１  はターンオン状態に保たれる。前記論理ローの出力信号Ｖｏはインバータ５９５  により反転されて前記否定論理積ゲート５９３  に入力される。インバータ５９５  の出力は論理ハイであるが、前記外部制御信号ＲＳが論理ローなので前記否定論理積ゲート５９３  の出力は依然として論理ハイに保たれる。従って、前記ＮＭＯＳトランジスタ５４２  はターンオン状態に保たれる。
【００５１】
それから前記外部制御信号ＲＳが論理ローから論理ハイにアクティブされると、前記論理積ゲート５９１  の出力は論理ローにそのまま保たれる。なぜなら、前記出力信号Ｖｏが論理ローであるからである。従って、前記ＰＭＯＳトランジスタ５４１  はターンオン状態にそのまま保たれる。前記外部制御信号ＲＳが論理ハイにアクティブされると前記否定論理積ゲート５９３  の入力は全て論理ハイとなるので、この否定論理積ゲート５９３  の出力は論理ローに変わる。この否定論理積ゲート５９３  の出力が論理ローなので前記ＮＭＯＳトランジスタ５４２  はターンオフされる。従って、前記出力信号Ｖｏは論理ローにラッチされる。
【００５２】
このように、前記ザッピング素子５５１  の導通時には、前記外部制御信号ＲＳが論理ハイにアクティブされることにより出力信号Ｖｏが論理ハイとしてラッチされる。この際、前記ＰＭＯＳトランジスタ５４１  がターンオフされるので半導体装置５０１  の電力消耗が省かれる。前記ザッピング素子５５１  のオープン時は前記外部制御信号ＲＳが論理ハイにアクティブされることにより前記出力信号Ｖｏが論理ローとしてラッチされる。この際、前記ＮＭＯＳトランジスタ５４２  がターンオフされることにより半導体装置５０１  の電力消耗が省かれる。
【００５３】
以上のように本発明の望ましい実施形態によれば、電力消耗を減少させることができる。
【００５４】
なお、実施の形態では、特定の用語が使われたが、これはただ本発明を説明するための目的として使われたものに過ぎなく、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、当業者ならこれより多様な変形及び均等な他の実施の形態が可能なのは明白である。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきである。
【００５５】
【発明の効果】
以上詳細に説明したように本発明の半導体装置によれば、ザッピング回路での電力消耗を減少させることができる。
【図面の簡単な説明】
【図１】ザッピング回路を含む従来の半導体装置の概略的な回路図。
【図２】本発明の第１実施形態によるザッピング回路を含む半導体装置の概略的な回路図。
【図３】本発明の第２実施形態によるザッピング回路を含む半導体装置の概略的な回路図。
【図４】本発明の第３実施形態によるザッピング回路を含む半導体装置の概略的な回路図。
【図５】本発明の第４実施形態によるザッピング回路を含む半導体装置の概略的な回路図。
【符号の説明】
２０１    半導体装置
２１１    電源ピン
２２１    接地ピン
２３１    スイッチング素子
２４１，２４２    第１、第２ＮＭＯＳ  トランジスタ
２５１    ザッピング素子
２６１    インバータ
２７１    内部回路
２８１    論理回路
２９１，２９３    第１、第２否定論理積ゲート
２９５    インバータ
【図１】
0003620975.tif 000002
【図２】
0003620975.tif 000003
【図３】
0003620975.tif 000004
【図４】
0003620975.tif 000005
【図５】
0003620975.tif 000006