(57)【特許請求の範囲】
【請求項１】
２入力の２つの論理積回路から成り、１段目の論理積回路の２つの入力端子のうちの一方を信号入力端子とし、２段目の論理積回路の否定論理積出力端子をクロック信号を出力するクロック出力端子とし、前記１段目の論理積回路の否定論理積出力を２分岐して該２分岐された出力間に前記クロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて前記２段目の論理積回路の２つの入力端子に各々接続し、前記信号入力端子から前記１段目の論理積回路の２つの入力端子のうちの他方の入力端子までの経路にループ遅延が前記クロック信号のｎ＋1/2周期（ｎは０以上の整数）分となるような遅延を与えて、前記２段目の論理積回路の論理積出力を前記１段目の論理積回路の前記他方の入力端子に接続したことを特徴とするリング発振回路。
【請求項２】
２入力の２つの論理積回路から成り、１段目の論理積回路の２つの入力端子のうちの一方を信号入力端子とし、２段目の論理積回路の否定論理積出力端子をクロック信号を出力するクロック出力端子とし、前記１段目の論理積回路の論理積出力を反転した反転出力と前記１段目の論理積回路の否定論理積出力を当該両出力間に前記クロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて前記２段目の論理積回路の２つの入力端子に各々接続し、前記信号入力端子から前記１段目の論理積回路の２つの入力端子のうちの他方の入力端子までの経路にループ遅延が前記クロック信号のｎ＋1/2周期（ｎは０以上の整数）分となるような遅延を与えて、前記２段目の論理積回路の論理積出力を前記１段目の論理積回路の前記他方の入力端子に接続したとを特徴とするリング発振回路。
【請求項３】
請求項１又は請求項２に記載のリング発振回路において、
前記１段目および２段目の論理積回路のうちの少なくとも一方は、２つの差動入力端子対をもつ論理積回路とし、該各差動入力端子対のうちの非反転入力端子又は反転入力端子のいずれか一方を使用し、他方には参照電位を与えたことを特徴とするリング発振回路。
【請求項４】
請求項３に記載のリング発振回路において、
前記２段目の論理積回路を２つの差動入力端子対をもつ論理積回路とし、前記１段目の論理積回路の論理積出力と否定論理積出力の間に前記クロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与え、前記１段目の論理積回路の論理積出力を前記２段目の論理積回路の一方の差動入力端子対の反転入力端子に接続し、該反転入力端子と対をなす非反転入力端子に参照電位を与え、前記１段目の論理積回路の否定論理積出力を前記２段目の論理積回路の他方の差動入力端子対の非反転入力端子に接続し、該非反転入力端子と対をなす反転入力端子に参照電位を与えたことを特徴とするリング発振回路。
【請求項５】
請求項３に記載のリング発振回路において、
前記２段目の論理積回路を２つの差動入力端子対をもつ論理積回路とし、前記１段目の論理積回路の論理積出力を２分岐し、該２分岐された出力間に前記クロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて前記２段目の論理積回路の２つの差動入力端子対の反転入力端子に各々接続し、前記２段目の論理積回路の２つの差動入力端子対の非反転入力端子に参照電位を与えたことを特徴とするリング発振回路。
【請求項６】
請求項３乃至請求項５のいずれか１つに記載のリング発振回路において、
前記１段目の論理積回路を２つの差動入力端子対をもつ論理積回路とし、前記２段目の論理積回路の否定論理積出力を、前記２段目の論理積回路の論理積出力端子と前記１段目の論理積回路の前記信号入力端子を含まない側の差動入力端子対の非反転入力端子との間に与えた遅延と等しい遅延を与えて、前記１段目の論理積回路の前記信号入力端子を含まない側の差動入力端子対の反転入力端子に接続したことを特徴とするリング発振回路。
【請求項７】
請求項１乃至請求項６のいずれか１つに記載のリング発振回路において、
前記２段目の論理積回路の論理積出力端子を、前記クロック信号を反転した反転クロック信号を出力する反転クロック出力端子としたことを特徴とするリング発振回路。
【請求項８】
請求項１乃至請求項７のいずれか１つに記載のリング発振回路において、
前記１段目および２段目の論理積回路の少なくとも一方を、ドモルガンの定理を用いて論理和回路もしくは論理和回路と否定回路からなる回路に置き換えたことを特徴とするリング発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バースト伝送用受信装置等に用いられるリング発振回路に関するものである。
【０００２】
【従来の技術】
図１３に、従来の典型的なリング発振回路のブロック図を示す（例えば、非特許文献１，２参照）。図１３において、１は信号入力端子、２はクロック出力端子、３は論理積回路、４，５は論理積回路３の入力端子、６は論理積出力端子、７は否定論理積出力端子、８は遅延素子を示す。リング発振回路は論理回路にクロック信号を供給する発振回路として広く用いられている。従来のリング発振回路は論理積出力端子６および否定論理積出力端子７をもつ論理積回路３と遅延素子８から成り、否定論理積出力端子７を遅延素子８を介して一方の入力端子５に接続する構成を取る。ここで遅延素子８は、論理積回路３の内部遅延と遅延素子８の遅延和（ループ遅延）がクロック出力端子２から出力されるクロック信号のｎ＋1/2周期（ｎは０以上の整数）分になるように遅延量が調整されている。
【０００３】
図１４は従来のリング発振回路の基本動作を示すタイムチャートで、例としてループ遅延をクロック信号2.5周期（ｎ＝２）分に調整した例を示す。図１４中の符号４’，５’，６’，７’は、図１３中の端子４，５，６，７の電圧波形を示し、９は発振開始信号区間、１０は発振区間、１１は発振停止信号区間、１２は論理積回路３の内部遅延時間、１３は遅延素子８の遅延時間を示す。
【０００４】
図１４からわかるように、一般にリング発振回路の発振状態を確定するにはループ遅延に相当する長さの交番信号を発振開始信号として入力する必要がある。発振状態が確定した後のリング発振回路は、符号”１”が入力されている間は発振を続け、ループ遅延分に相当する連続の符号”０”（発振停止信号）が入力されると停止する。リング発振回路はｎ＝０の時に最も瞬時応答性能が高く、クロック信号の1/2周期分の符号”１”の入力に対して発振を開始し、同じくクロック信号の1/2周期分の符号”０”の入力に対して発振を停止する。
【０００５】
所望の周波数の発振を得る際に、可能なかぎりｎの値を小さく（すなわちループ遅延を小さく）設計したほうが瞬時応答性能の高い発振回路となるが、論理積回路３の内部遅延や遅延素子８での遅延の物理的大きさから、ｎが１以上になってしまうことも多い。ｎが１以上のリング発振回路は、ｎが０のリング発振回路として発振させたときの基本周波数の２ｎ＋１次高調波で発振させることになるため、ここでは便宜的に奇数次高調波発振のリング発振回路と呼ぶ。
【０００６】
図１５に従来のバースト伝送用受信装置のクロック信号抽出回路のブロック構成を示す。図１５中の符号１〜８は図１３と同様のものを示し、１４は排他的論理和回路、１５，１６は遅延素子、１７は遅延素子１５，１６の遅延差、１８，１９は排他的論理和回路１４の入力端子、２０は一致出力端子を示す。
【０００７】
一般に、間欠的に受信されるバースト信号もしくはパケット信号は、個々のバースト信号間もしくはパケット信号間の位相が必ずしも揃っていないので、バースト伝送用受信装置のクロック信号抽出回路には、バースト信号毎、もしくはパケット信号毎にクロック信号を瞬時に抽出する性能が必要となる。このため、瞬時応答性能の高いリング発振回路が採用されることが多い。遅延素子１５，１６と排他的論理和回路１４によって構成される機能回路は、ビットゲーテイング回路と呼ばれ、リング発振回路の発振開始／停止を制御する。
【０００８】
図１６に、図１５に示した従来のバースト伝送用受信装置のクロック信号抽出回路の瞬時クロック信号抽出動作を説明するタイムチャートを示す。図中の４’，５’，６’，７’，１８’，１９’，２０’は、図１５中の端子４，５，６，７，１８，１９，２０の電圧波形を示し、図１４と同じものには同じ符号で示した。図中、排他的論理和回路１４の内部遅延は動作に影響しないので省略した。
【０００９】
入力端子１から入力された信号は２分岐され、クロック出力端子２から出力されるクロック信号の1/2周期分の遅延差１７を与えられて排他的論理和回路１４に入力される。排他的論理和回路１４の一致出力波形（２０’＝４’）は、信号波形１８’の立ち上がり／下がり部分に遅延差１７分の幅を持つ符号”０”を出力し、それ以外の部分は符号”１”を出力する。リング発振回路のループ遅延をクロック信号の1/2周期分（ｎ＝０）に設計した場合、この排他的論理和回路１４の出力波形（２０’＝４’）によって、リング発振回路は発振停止／発振開始をクロック信号の1/2周期分の時間で行うので、リング発振回路の発振周波数と入力された信号のビットレートに若干の差異があったとしても、信号波形の立ち上がり／下がりに同期のとれたクロック信号が出力されることになる。この動作により、間欠的に受信されるバースト信号もしくはパケット信号に対し、瞬時に同期のとれたクロック信号を出力することができる。
【００１０】
図１７に、ｎ＝０のリング発振回路の瞬時クロック信号抽出動作を示す。図１７中で図１４と同じのもには同じ符号を付した。リング発振回路の発振周波数と入力された信号のビットレートとの差による位相差は、長い同符号連続によって蓄積され、電圧波形４’の最も左側の符号”０”が電圧波形５’にループバックされたクロック信号との間に位相ずれを引き起こしている。しかし、ループ遅延がクロック信号の1/2周期分であるため、瞬時に同期が取り直されることがわかる。
【００１１】
【非特許文献１】
山田外３名「光パケット通信用バーストモード差動受信器」エレクトロニクスレター、１９９６年、第３２巻、No.１６，p.1500−1501  （Y.Yamada,M.Togashi,K.Habara,and T.Matsunaga,"Burst-mode differential receiver for optical packet communication.,"Electronics Letters,Vol.32.No.16,p.1500-1501,1996）。
【００１２】
【非特許文献２】
木村外５名「光パケットシステム用10-Gbit/s  バーストモードクロックデー再生装置」ＥＣＯＣ、２００２年９月８日、会報、第３巻、ペーパーナンバー8.2.5（S.Kimura,A.Okada,J.Endo,H.Tanobe,Y.Suzuki,M.Matsuoka,"10-Gbit/s burst-mode clock and data recovery units for optical packet-based systems.," ECOC 8th Sept.2002 Proceedings Vol.3,Paper No.8.2.5）。
【００１３】
【発明が解決しようとする課題】
リング発振回路を高周波で発振させ、かつ高い瞬時応答性能を得るには、論理積回路に高速性能が必要であるばかりでなく、前述したようにループ遅延を短く設計する必要がある。このため高周波用のリング発振回路は、高速なトランジスタを用いた集積回路として製造されることになり、一般に高価であるか、もしくは製造が難しいため市販されていない。市販されている高速な論理積回路を用いてリング発振回路を構成する場合、集積回路上に遅延線路を集積する場合と比べて遅延線路長が長くなってしまうため、結果的に奇数次高調波発振のリング発振回路を構成することになり、瞬時応答性能が劣化してしまう。この瞬時応答性能の劣化は、リング発振回路の発振周波数と入力された信号のビットレートに差異がある場合に、以下に示す誤動作となって現れる。
【００１４】
奇数次高調波発振のリング発振回路は、ビットゲーテイング回路が出力するクロック信号の1/2周期分（遅延差１２）の幅の符号”０”で即時発振停止／発振開始を行うことができないので、入力信号波形の立ち上がり／下がりで同期を取り直すことができない。即ち、ビットゲーテイング回路はリング発振回路の発振周波数が低次の周波数に引き込まれるのを防ぐために、奇数次高調波クロック信号の周波数成分を注入する役割のみを担うことになる。
【００１５】
このように、信号波形の立ち上がり／下がりで同期を取り直すことができない場合、リング発振回路の発振周波数と受信信号のビットレートが等しければ問題ないが、僅かでも差があるときには、ビットゲ−ティング回路の出力する符号”０”と論理積回路３の入力端子５にループバックされるクロック信号５’の位相がずれてしまい、クロック信号に欠けが生じてしまうという問題があった。これは特に、同符号連続入力により信号とクロック信号の位相差が蓄積した場合に起こりやすく、１度クロック信号に欠けが生じると、その後ループ遅延時間を周期として繰り返し現れてしまう。
【００１６】
図１８にｎ＝２、すなわち５次高調波発振のリング発振回路の誤動作状態を説明するタイムチャートを示す。図１８において図１７におけるものと同じものには同じ符号を付けた。クロック信号の欠けは否定論理積出力端子７から論理積回路３の入力端子５へ帰還するため、ループ遅延を周期として生じてしまうことがわかる（図中矢印で示した）。
【００１７】
本発明の目的は、リング発振回路の発振周波数と受信信号のビットレートに差がある場合であっても、クロック信号欠けが生じないようにしたリング発振回路を提供することである。
【００１８】
【課題を解決するための手段】
請求項１に係る発明は、２入力の２つの論理積回路から成り、１段目の論理積回路の２つの入力端子のうちの一方を信号入力端子とし、２段目の論理積回路の否定論理積出力端子をクロック信号を出力するクロック出力端子とし、前記１段目の論理積回路の否定論理積出力を２分岐して該２分岐された出力間に前記クロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて前記２段目の論理積回路の２つの入力端子に各々接続し、前記信号入力端子から前記１段目の論理積回路の２つの入力端子のうちの他方の入力端子までの経路にループ遅延が前記クロック信号のｎ＋1/2周期（ｎは０以上の整数）分となるような遅延を与えて、前記２段目の論理積回路の論理積出力を前記１段目の論理積回路の前記他方の入力端子に接続したことを特徴とするリング発振回路とした。
【００１９】
請求項２に係る発明は、２入力の２つの論理積回路から成り、１段目の論理積回路の２つの入力端子のうちの一方を信号入力端子とし、２段目の論理積回路の否定論理積出力端子をクロック信号を出力するクロック出力端子とし、前記１段目の論理積回路の論理積出力を反転した反転出力と前記１段目の論理積回路の否定論理積出力を当該両出力間に前記クロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて前記２段目の論理積回路の２つの入力端子に各々接続し、前記信号入力端子から前記１段目の論理積回路の２つの入力端子のうちの他方の入力端子までの経路にループ遅延が前記クロック信号のｎ＋1/2周期（ｎは０以上の整数）分となるような遅延を与えて、前記２段目の論理積回路の論理積出力を前記１段目の論理積回路の前記他方の入力端子に接続したとを特徴とするリング発振回路とした。
【００２０】
請求項３に係る発明は、請求項１又は請求項２に記載のリング発振回路において、前記１段目および２段目の論理積回路のうちの少なくとも一方は、２つの差動入力端子対をもつ論理積回路とし、該各差動入力端子対のうちの非反転入力端子又は反転入力端子のいずれか一方を使用し、他方には参照電位を与えたことを特徴とするリング発振回路とした。
【００２１】
請求項４に係る発明は、請求項３に記載のリング発振回路において、前記２段目の論理積回路を２つの差動入力端子対をもつ論理積回路とし、前記１段目の論理積回路の論理積出力と否定論理積出力の間に前記クロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与え、前記１段目の論理積回路の論理積出力を前記２段目の論理積回路の一方の差動入力端子対の反転入力端子に接続し、該反転入力端子と対をなす非反転入力端子に参照電位を与え、前記１段目の論理積回路の否定論理積出力を前記２段目の論理積回路の他方の差動入力端子対の非反転入力端子に接続し、該非反転入力端子と対をなす反転入力端子に参照電位を与えたことを特徴とするリング発振回路とした。
【００２２】
請求項５に係る発明は、請求項３に記載のリング発振回路において、前記２段目の論理積回路を２つの差動入力端子対をもつ論理積回路とし、前記１段目の論理積回路の論理積出力を２分岐し、該２分岐された出力間に前記クロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて前記２段目の論理積回路の２つの差動入力端子対の反転入力端子に各々接続し、前記２段目の論理積回路の２つの差動入力端子対の非反転入力端子に参照電位を与えたことを特徴とするリング発振回路とした。
【００２３】
請求項６に係る発明は、請求項３乃至請求項５のいずれか１つに記載のリング発振回路において、前記１段目の論理積回路を２つの差動入力端子対をもつ論理積回路とし、前記２段目の論理積回路の否定論理積出力を、前記２段目の論理積回路の論理積出力端子と前記１段目の論理積回路の前記信号入力端子を含まない側の差動入力端子対の非反転入力端子との間に与えた遅延と等しい遅延を与えて、前記１段目の論理積回路の前記信号入力端子を含まない側の差動入力端子対の反転入力端子に接続したことを特徴とするリング発振回路とした。
【００２４】
請求項７に係る発明は、請求項１乃至請求項６のいずれか１つに記載のリング発振回路において、前記２段目の論理積回路の論理積出力端子を、前記クロック信号を反転した反転クロック信号を出力する反転クロック出力端子としたことを特徴とするリング発振回路とした。
【００２５】
請求項８に係る発明は、請求項１乃至請求項７のいずれか１つに記載のリング発振回路において、前記１段目および２段目の論理積回路の少なくとも一方を、ドモルガンの定理を用いて論理和回路もしくは論理和回路と否定回路からなる回路に置き換えたことを特徴とするリング発振回路とした。
【００２６】
【発明の実施の形態】
本発明は、奇数次高調波発振のリング発振回路にもう一つの論理積回路を付加し、リング発振回路の出力するクロック信号と整数周期分ずらしたクロック信号自身との論理積をとることにより、リング発振回路の発振周波数と受信信号のビットレートに差異がある場合に生じるクロック信号の欠けを補償し、欠けのないクロック信号を出力する。これによって、従来に比べて奇数次高調波発振のリング発振回路から出力されるクロック信号の欠けを補償することができるので、市販の論理積回路を用いて安価に、クロック信号欠けの少ない品質の高いクロック信号を供給するリング発振回路を実現できる。以下、詳しく説明する。
【００２７】
［第１の実施形態］
図１は本発明の第１の実施形態のリング発振回路を示す図である。図１において図１５におけるものと同じものには同じ符号を付けた。２１，２２は２段目の論理積回路の入力端子、２３は２段目の論理積回路の論理積出力端子、２４は２段目の論理積回路の否定論理積出力端子、２５は２段目の論理積回路、２６，２７は遅延素子、２８は遅延素子２６，２７の遅延差、２９は遅延素子を示す。
【００２８】
ここで遅延素子２６，２９は、図１中の端子４，７，２１，２３，５を通るループの遅延がクロック出力端子２から出力されるクロック信号のｎ＋1/2周期分となるように調整されており、遅延素子２７は遅延素子２６との遅延差２８がクロック信号のｋ周期分となるように調整されている。ここでｎは０以上の整数、ｋは１以上の整数である。
【００２９】
図２に本発明の第１の実施形態のリング発振回路の基本動作を示す。図２において図１４におけるものと同じものには同じ符号を付けた。４’，５’，７’，２１’，２２’，２３’，２４’は図１中の端子４，５，７，２１，２２，２３，２４の電圧波形を示す。さらに、３０は１段目の論理積回路３の内部遅延時間、３１は遅延素子２６の遅延時間、３２は２段目の論理積回路２５の内部遅延時間、３３は遅延素子２９の遅延時間、３４は遅延差２８の遅延時間を示す。
【００３０】
図２ではｎ＝２，ｋ＝３の例を示した。発振停止区間１１がクロック信号のｎ＋1/2＋ｋ周期分の長さとなる以外は、従来のリング発振回路と同様に発振回路として動作することがわかる。
【００３１】
図３に、図１８と同様に、１段目の論理積回路３の出力クロック信号に欠けが生じる条件下での動作を示す。図３において図２におけるものと同じものには同じ符号を付けた。１段目の論理積回路３の否定論理積出力７’をクロック信号のｋ周期分ずらして論理積をとることで、生じたクロック信号の欠けを補償できることがわかる。また、帰還するクロック信号は補償された後のものであることから、ループ遅延を周期としてクロック信号の欠けが生じることもない（図中、矢印で示した）。
【００３２】
［第２の実施形態］
図４に本発明の第２の実施形態のリング発振回路を示す。図４において図１におけるものと同じものには同じ符号を付けた。３５は否定回路を示す。本実施形態では第１の実施形態で１段目の否定論理積出力を２分岐して使用した部分を、一方は１段目の論理積出力を否定回路３５で反転させたものを用い、もう一方は否定論理積出力を使用したものである。否定回路３５の内部遅延と遅延素子２６の遅延の和と遅延素子２７の遅延との差がクロック信号のｋ周期分となるように調整すれば、第１の実施形態と同様に動作する。
【００３３】
［第３の実施形態］
図５に本発明の第３の実施形態を示す。図５において図４におけるものと同じものには同じ符号を付けた。３６，３７，３８，３９は論理積回路の非反転入力端子、４０，４１，４２，４３は反転入力端子を示す。本実施形態は図４に示した第２の実施形態の２つの論理積回路３，２５を、各々２つの差動入力端子対をもつ論理積回路に置き換えたもので、入力端子を非反転入力端子３６〜３９に置き換え、反転入力端子４０〜４３に参照電位（例えば、信号の最大値と最小値の中間電位）を与えることで、第２の実施形態と同様に動作する。第１の実施形態に対し同様の論理積回路を用いた場合でも同様に動作する。なお、２つの論理積回路３，２５は両方とも２つの差動入力端子対をもつ論理積回路に置き換える必要はなく、どちらか一方だけであっても良い。
【００３４】
［第４の実施形態］
図６に本発明の第４の実施形態を示す。図６において図５におけるものと同じものには同じ符号を付けた。本実施形態では、図５に示した第３の実施形態の論理積回路３，２５間の接続部分を簡易化した例である。第３の実施形態では１段目の論理積回路３の論理積出力を否定回路３５で反転し、２段目の論理積回路２５の非反転入力端子３８に接続した例を示したが、否定回路３５を使用せずに２段目の論理積回路２５の反転入力端子４２につないでも同様の動作が得られることは明らかである。この場合は各端子３８，４０，４１，４３に参照電位を与える。
【００３５】
［第５の実施形態］
図７に本発明の第５の実施形態を示す。図７において図６におけるものと同じものには同じ符号を付けた。本実施形態では、１段目の論理積回路３の否定論理積出力を使用せずに論理積出力を２分岐し、遅延差を与えた後に２段目の論理積回路２５の２つの反転入力端子にそれぞれ接続したもので、第１〜４の実施形態と同様の動作が得られる。この場合は端子３８〜４１に参照電位を与える。
【００３６】
図６、図７に示した本発明の第４、第５の実施形態は、少なくとも２段目の論理積回路２５が２つの差動入力端子対を有しておれば良く、１段目の論理積回路３は第１、第２の実施形態に示したものと同様に２つの入力端子をもつ論理積回路であっても良い。
【００３７】
［第６の実施形態］
図８に本発明の第６の実施形態を示す。図８において図５におけるものと同じものには同じ符号を付けた。４４は反転クロック出力端子を示す。本実施形態は、クロック出力端子２の出力を遅延素子２９と同じ遅延の遅延素子２９Ａを用いて１段目の論理積回路３の反転入力端子４０にループバックしたもので、リング発振回路を差動動作で実現した例である。
【００３８】
本実施形態では、少なくとも１段目の論理積回路３が２つの差動入力端子対を有しておればよく、２段目の論理積回路２５は第１、第２の実施形態に示したものと同様に２つの入力端子をもつ論理積回路であっても良い。また図８中、論理積回路３，２５間の接続方法は図６に示した第４の実施形態と同様のものを示したが、第１から第５の実施形態のどの接続方法を用いても良い。さらに、図８中２段目の論理積回路２５の論理積出力端子２３を反転クロック出力端子４４として引き出しているが、これは本発明の全ての実施形態に対して有効である。
【００３９】
［第７，第８，第９の実施形態］
図９にドモルガンの定理を用いて論理積回路を論理和回路、もしくは論理和回路と否定回路で構成した例を示す。図９において図１〜図５におけるものと同じものには同じ符号を付けた。４５は論理和回路、４６，４７は論理和回路４５の非反転入力端子、４８は否定論理和出力端子、４９は論理和出力端子、５０，５１は論理和回路の反転入力端子を示す。図９は（ｂ）が（ａ）の等価回路、（ｄ）が（ｃ）の等価回路であり、対応する端子は、４と５０、５と５１、６と４８、７と４９、３６と５０、３７と５１、４０と４６、４１と４７である。
【００４０】
図１０、図１１、図１２に本発明の第７、第８、第９の実施形態をそれぞれ示す。図１０は第２の実施形態（図４）を、図１１は第４の実施形態（図６）を、図１２は第５の実施形態（図７）を、それぞれ図９に示した等価回路で置き換えたものである。ただし、図１０、図１２では二重否定を削除した。図１０に示す第７の実施形態では、否定回路３５の内部遅延と遅延素子２７の和と遅延素子２６の遅延との差がクロック信号のｋ周期分となるように調整すれば、第１の実施形態と同様に動作する。図１１では各端子４０，４１，４７，５０に参照電位を与えることにより動作する。また、図１２は差動入力端子対をもつ論理和回路ではなく、図９（ｂ）に示した論理和回路を用いた。
【００４１】
以上の第７〜第９の実施形態では、それまでの実施形態の一部をドモルガンの定理を用いて論理和回路、もしくは論理和回路と否定回路に置き換えたが、この置き換えは全ての実施形態に対し有効である。また、第７〜第９の実施形態では、便宜上２段目の論理積回路を置き換えた例を示したが、全ての論理積回路を置き換えても良いし、１段目の論理積回路だけを置き換えても良い。
【００４２】
［その他の実施形態］
本発明で使用する遅延素子２６，２７，２９，２９Ａは少ない損失で遅延を生じるものであれば、伝送線路でもケーブルでも、遅延回路でもどのようなものを用いても構わない。また、本発明で使用する論理積回路、論理和回路、否定回路に関しては、所定の論理動作をするものであれば回路構成の詳細は問わない。
【００４３】
【発明の効果】
以上図３で説明したように、本発明により奇数次高調波発振のリング発振回路を用いてバースト伝送用受信装置のクロック信号抽出回路を構成しても、リング発振回路の発振周波数と受信信号のビットレートに差異がある場合に生じるクロック信号の欠けを補償することができるので、市販の論理積回路を用いて安価に、クロック信号欠けの少ない品質の高いクロック信号を供給することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態のリング発振回路のブロック図である。
【図２】  本発明の第１の実施形態の基本動作を示すタイムチャートである。
【図３】  本発明の効果を示すタイムチャートである。
【図４】  本発明の第２の実施形態のリング発振回路のブロック図である。
【図５】  本発明の第３の実施形態のリング発振回路のブロック図である。
【図６】  本発明の第４の実施形態のリング発振回路のブロック図である。
【図７】  本発明の第５の実施形態のリング発振回路のブロック図である。
【図８】  本発明の第６の実施形態のリング発振回路のブロック図である。
【図９】  ドモルガンの定理を用いた等価回路を示すブロック図で、（ａ）は論理積回路、（ｂ）は論理和回路と否定回路を用いた（ａ）の論理積回路の等価回路、（ｃ）は論理積回路（差動入力）、（ｄ）は論理和回路（差動入力）を用いた（ｃ）の論理積回路（差動入力）の等価回路である。
【図１０】  本発明の第７の実施形態のリング発振回路のブロック図である。
【図１１】  本発明の第８の実施形態のリング発振回路のブロック図である。
【図１２】  本発明の第９の実施形態のリング発振回路のブロック図である。
【図１３】  従来のリング発振回路のブロック図である。
【図１４】  従来のリング発振回路の基本動作を示すタイムチャートである。
【図１５】  従来のバースト伝送用受信装置のクロック信号抽出回路のブロック図である。
【図１６】  従来のバースト伝送用受信装置のクロック信号抽出回路の動作を示すタイムチャートである。
【図１７】  従来のｎ＝０のリング発振回路の動作を示すタイムチャートである。
【図１８】  従来のｎ＝２のリング発振回路の誤動作を示すタイムチャートである。
【符号の説明】
１：信号入力端子
２：クロック出力端子
３：論理積回路
４，５：論理積回路の入力端子
６：論理積出力端子
７：否定論理積出力端子
８：遅延素子
９：発振開始信号区間
１０：発振区間
１１：発振停止信号区間
１２：論理積回路の内部遅延時間
１３：遅延素子８の遅延時間
１４：排他的論理和回路
１５，１６：遅延素子
１７：遅延差
１８，１９：排他的論理和回路の入力端子
２０：一致出力端子
２１，２２：２段目の論理積回路の入力端子
２３：２段目の論理積回路の論理積出力端子
２４：２段目の論理積回路の否定論理積出力端子
２５：２段目の論理積回路
２６，２７：遅延素子
２８：遅延差
２９，２９Ａ：遅延素子
３０：１段目の論理積回路の内部遅延時間
３１：遅延素子２６の遅延時間
３２：２段目の論理積回路の内部遅延時間
３３：遅延素子２９の遅延時間
３４：遅延差２８の遅延時間
３５：否定回路
３６，３７，３８，３９：論理積回路の非反転入力端子
４０，４１，４２，４３：論理積回路の反転入力端子
４４：反転クロック出力端子
４５：論理和回路
４６，４７：論理和回路の非反転入力端子
４８：否定論理和出力端子
４９：論理和出力端子
５０，５１：論理和回路の反転入力端子
図２、図３の４’，５’，７’，２１’，２２’，２３’，２４’：図１の端子４，５，７，２１，２２，２３，２４の電圧波形
図１４の４’，５’，６’，７’：図１３の端子４，５，６，７の電圧波形
図１６、図１７、図１８の４’，５’，６’，７’，１８’，１９’，２０’：図１５の端子４，５，６，７，１８，１９，２０の電圧波形
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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