(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタで構成された複数のメモリセルと、
複数のワード線と、
アドレス信号に従って前記複数のワード線の内の１本を選択する第１のセレクタと、
複数のビット線と、
前記複数のビット線と出力信号線とをそれぞれ接続する複数のトランスミッションゲートを有し、アドレス信号に従って前記複数のトランスミッションゲートの内の一つがアクティブ状態にされることにより、前記複数のビット線の内の１本を選択する第２のセレクタと、
前記第１のセレクタが選択したワード線と前記第２のセレクタが選択したビット線との双方に接続するメモリセルの値を前記第２のセレクタの出力信号線から読み出す読み出し回路と、
前記第１のセレクタによるワード線の選択と前記第２のセレクタによるビット線の選択とが完了した後に、前記第２のセレクタの出力信号線のチャージを指示する制御信号線と、
前記制御信号線と前記第２のセレクタの出力信号線と前記読み出し回路の出力信号線とに接続されており前記第２のセレクタの出力信号線のチャージを制御するチャージ制御回路とを備え、
前記チャージ制御回路は、
前記制御信号線からチャージの指示が与えられた時点において、
前記読み出し回路の出力信号線の電位が第１の論理レベルである場合に、前記第２の セレクタの出力信号線を電源電位と接続してチャージすることにより、前記第２のセ    レクタのアクティブ状態にされているトランスミッションゲートを介して前記選択さ    れているビット線をチャージする手段と、
前記チャージする手段によるチャージによって前記読み出し回路の出力信号線の電位 が前記第１の論理レベルとは異なる第２の論理レベルとなった場合に、前記第２のセ レクタの出力信号線を電源電位から遮断してチャージを終了させる手段と、
前記読み出し回路の出力信号線の電位が前記第２の論理レベルである場合に、前記第 ２のセレクタの出力信号線を電源電位から遮断してチャージを禁じる手段と、
前記制御信号線からチャージの指示が与えられている間において、
前記チャージを終了させる手段または前記チャージを禁じる手段による前記第２のセ レクタの出力信号線の電源電位からの遮断後、前記読み出し回路の出力信号線の電位    が前記第１の論理レベルになった場合に、前記第２のセレクタの出力信号線を電源電    位に接続せずに遮断状態を維持する手段と
を有することを特徴とする読み出し専用メモリ。
【請求項２】
前記制御信号線によるチャージの指示が与えられていない間は、前記読み出し回路の出力信号線の電位が前記第１の論理レベルである場合は、前記第２のセレクタの出力信号線の電位をプルダウンする手段と、
前記制御信号線によるチャージの指示には拘わらず、前記読み出し回路の出力信号線の電位が前記第２の論理レベルである場合は、前記第２のセレクタの出力信号線の電位をプルアップする手段と
を更に備えたことを特徴とする請求項１に記載の読み出し専用メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は読み出し専用メモリ、即ちROM を記録媒体とした記憶装置に関し、特に消費電力を低減してたとえば携帯用のマイクロコンピュータ等に好適な読み出し専用メモリに関する。
【０００２】
【従来の技術】
マイクロプロセッサのような、同一チップ上にクロックに同期して動作する論理回路を含むメモリ（同期型記憶装置）の場合、タイミング設計の容易さからクロック信号をプリチャージあるいはワード線切換えのタイミング制御に使用する構成が多く採用されてきた。
【０００３】
そのような従来の読み出し専用メモリの代表的な構成例を図８のブロック図に示す。この図８に示されている従来の読み出し専用メモリはプリチャージ方式であり、且つ電圧センス型センスアンプを備えている。以下、具体的に説明する。但し、以下の説明においては、読み出し専用メモリの容量はｎビット×ｍビットであるとする。
【０００４】
図８において、参照符号１はアドレスラッチを示しており、図示されていないCPU から出力されるアドレス信号20をラッチする。このアドレスラッチ１にラッチされたアドレス信号20はＸデコーダ２及びＹデコーダ４に与えられる。
【０００５】
Ｘデコーダ２はアドレスラッチ１から与えられるアドレスをデコードしてＸドライバ３へ出力する。Ｘドライバ３はＸデコーダ２によるデコード結果に応じて、複数 (但し、この例ではｍ本) のワード線21(211, 212 〜21m)の内の１本のみをハイレベル（以下、”Ｈ”と言う) にする。
【０００６】
Ｙデコーダ４はアドレスラッチ１から与えられるアドレスをデコードしてＹセレクタ制御信号を発生してＹセレクタ制御信号線22へ出力する。このＹセレクタ制御信号線22は、Ｙデコーダ４によるデコード結果に応じて、複数 (但し、この例ではｎ本) のＹセレクタ制御信号線22(221, 222 〜22n)の内の１本のみが”Ｈ”になる。
【０００７】
Ｙセレクタ６には複数 (但し、この例ではｎ本) のビット線23(231, 232 〜23n)が配列されている。これらのビット線231, 232〜23n にはそれぞれ１個ずつのＮチャネルトランジスタ251, 252〜25n が介装されている。そして、ビット線231 に介装されているＮチャネルトランジスタ251 のゲートにはＹセレクタ制御信号線221 が、ビット線232 に介装されているＮチャネルトランジスタ252 のゲートにはＹセレクタ制御信号線222 が、以下同様にして、ビット線23n に介装されているＮチャネルトランジスタ25n のゲートにはＹセレクタ制御信号線22n がそれぞれ接続されている。
【０００８】
従って、Ｙデコーダ４によるデコード結果に応じていずれか一つのＹセレクタ制御信号線221, 222〜22n へ”Ｈ”のＹセレクタ制御信号が出力されると、それがゲートに与えられているいずれか一つのＮチャネルトランジスタ251, 252〜25n がオンする。
【０００９】
参照符号５はメモリアレイを示しており、前述のワード線211, 212〜21m とビット線231, 232〜23n とが交差するように配列されている。そして、両者の交点近傍にはそれぞれ両者に接続したメモリセルが構成されていて全体としてマトリクス状にメモリセルが配置されている。従って、ワード線211, 212〜21m の内の１本をＸデコーダ２で、ビット線231, 232〜23n の内の１本をＹデコーダ４でそれぞれ選択することにより、両者に接続する１個のメモリセルが択一的に選択される。
【００１０】
メモリセルの構成そのものは公知であるので詳細は省略するが、読み出し専用メモリの製造に際して、チップ積層時にデータ”１”に対応するメモリセルにはソースをいずれかのビット線231, 232〜23n に、ドレインを接地電位に、更にゲートをいずれかのワード線211, 212〜21m にそれぞれ接続したＮチャネルトランジスタを形成し、データ”０”に対応するメモリセルにはＮチャネルトランジスタを形成しないことにより読み出し専用メモリとして構成される。
【００１１】
図８に示されている例では、ワード線211 とビット線231 及び23n との交点に対応して、ワード線212 とビット線231 及び232 との交点に対応して、ワード線213 とビット線231, 212及び233 との交点に対応して、ワード線21m とビット線231, 232及び23n との交点に対応してそれぞれデータ”１”に対応するメモリセルが構成されている。
【００１２】
メモリアレイ５を構成する各Ｎチャネルトランジスタは、ゲートに接続しているワード線211, 212〜21m がローレベル（以下、”Ｌ”と言う）から”Ｈ”に立ち上がることによりドレインに接続したビット線231, 232〜23n の電位が引き抜かれて接地電位”Ｌ”になる。従って、データ”１”または”０”の読み出しは、各ビット線231, 232〜23n の電位を後述するビット線プリチャージ回路７により予め”Ｈ”にチャージしておき、ワード線211, 212〜21m が”Ｈ”に立ち上がることによりＮチャネルトランジスタが形成されているメモリセルではビット線231, 232〜23n の電荷が引き抜かれて”Ｌ”になり、Ｎチャネルトランジスタが形成されていないメモリセルではビット線231, 232〜23n の電荷が引き抜かれないため”Ｈ”を維持する。このようにして、メモリアレイ５の各メモリセルではＮチャネルトランジスタの有無により製造時にデータ”１”または”０”が設定され、更にワード線211, 212〜21m が”Ｈ”に立ち上がることにより、データの読み出しが行なわれる。
【００１３】
参照符号７は前述の如くビット線プリチャージ回路を示しており、各ビット線231, 232〜23n をプリチャージする。具体的には、ビット線プリチャージ回路７内において各ビット線231, 232〜23n はＮチャネルトランジスタを介して電源電位 (”１”) と接続されており、後述するクロックT0が”Ｈ”である期間において各Ｎチャネルトランジスタがオンして電源電位から各ビット線231, 232〜23n に電荷がチャージされる。
【００１４】
参照符号24はＹセレクタ６からの信号出力線である I/O線を示している。具体的には、 I/O線24は各ビット線231, 232〜23n の内のいずれか１本からの信号を出力するようになっている。
【００１５】
参照符号８は I/O線プリチャージ回路であり、 I/O線24をプリチャージするために備えられている。具体的には、 I/O線プリチャージ回路８はソースが電源電位に、ドレインが I/O線24に接続されたＰチャネルトランジスタで構成されており、そのゲートにはクロックT0の反転信号＃T0が与えられている。従って、クロックT0が”Ｈ”である期間において、 I/O線プリチャージ回路８はオンして電源電位から電荷を I/O線24にチャージする。
【００１６】
また、参照符号９は読み出し回路としてのセンスアンプを、参照符号25はセンスアンプ出力信号をそれぞれ示している。なおこの図８に示されている例では、センスアンプ９は I/O線24の論理反転値をセンスアンプ出力信号25として出力するが、その構成は公知であるので省略する。
【００１７】
参照符号T0, T1は２相のノンオーバラップクロックの各相のクロック信号が与えられることを示ししており、アドレスラッチ１, Ｘデコーダ２, Ｙデコーダ４, ビット線プリチャージ回路７及び I/O線プリチャージ回路８にはクロックT0の反転信号＃T0が、Ｘドライバ３にはクロックT1がそれぞれ与えられる。
【００１８】
次に、図８に示されている従来の読み出し専用メモリの動作について、ノンオーバラップ２相クロックT0, T1及び各信号のタイミングを示す図９のタイミングチャートを参照して説明する。
【００１９】
なお、アドレスラッチ１はクロックT0が”Ｈ”である期間（以下、クロックT0期間と言う) においてアクティブ状態になり、アドレス信号20を取り込んでラッチすると共にＸデコーダ２及びＹデコーダ４へ出力する。Ｘデコーダ２及びＹデコーダ４はクロックT0期間においてアクティブ状態になり、アドレス信号20をそれぞれデコードする。Ｘドライバ３はクロックT1が”Ｈ”である期間（以下、クロックT1期間と言う) においてアクティブ状態になり、Ｘデコーダ２の出力を受けてワード線21(211, 212 〜21m)の内の選択された１本を”Ｈ”に立ち上げる。ビット線プリチャージ回路７はクロックT0期間においてアクティブ状態になり、各ビット線23(231, 232 〜23n)を”Ｈ”にプリチャージする。 I/O線プリチャージ回路８はクロックT0期間においてアクティブになり、 I/O線24を”Ｈ”にプリチャージする。
【００２０】
クロックT0期間においては、アドレス信号20がアドレスラッチ１に取り込まれ、Ｘデコーダ２とＹデコーダ４との双方においてデコードされる。Ｙデコーダ４のデコード結果であるＹセレクタ制御信号はその内の一つが”Ｈ”に立ち上がるので、対応するいずれかのＹセレクタ制御信号線221, 222〜22n がゲートに接続されているＹセレクタ６内の一つのＮチャネルトランジスタが選択される (オンする) 。従って、この選択されたＮチャネルトランジスタに接続しているいずれか１本のビット線231, 232〜23n と I/O線24とが接続される。
【００２１】
また、クロックT0期間においては、ビット線プリチャージ回路７及び I/O線プリチャージ回路８もアクティブになって各ビット線231, 232〜23n 及び I/O線24がチャージされる。
【００２２】
なお、このクロックT0期間においてはＸドライバ３によりワード線211, 212〜21m が立ち下げられてメモリアレイ５内の各Ｎチャネルトランジスタはオフ状態になるため、各ビット線231, 232〜23n に先にプリチャージされた電荷が引き抜かれえることはない。また、クロックT0期間においては I/O線プリチャージ回路８もアクティブ状態を維持して I/O線24の電荷も引き抜かれないため、センスアンプ９の出力信号であるセンスアンプ出力信号25は”Ｌ”を維持する。
【００２３】
一方、クロックT1期間においては、Ｘドライバ３がアクティブ状態になるため、Ｘデコーダ２の出力を受けてワード線211, 212〜21m の内の選択された１本が”Ｈ”に立ち上がり、このワード線211, 212〜21m の内の立ち上がった１本に接続されているメモリアレイ５内のＮチャネルトランジスタがアクティブになる。一方、 I/O線プリチャージ回路８はクロックT1期間を含むクロックT0が”Ｌ”である期間においてはノンアクティブ状態になって I/O線24を電源電位から遮断する。従って、クロックT1期間においては、 I/O線24はＹセレクタ６によりビット線23の内の１本と接続されているため、そのビット線23の電位変化を受けて I/O線24の電位も変化する。 I/O線24に接続されているいずれかのビット線231, 232〜23n の電荷が引き抜かれた場合にはそれに接続する I/O線24の電位も同時に低下して”Ｌ”になるので、センスアンプ９からのセンスアンプ出力信号25は”Ｈ”になる。逆に、 I/O線24に接続されているいずれかのビット線231, 232〜23n の電荷が引き抜かれない場合には、 I/O線24の電位は”Ｈ”に維持され、センスアンプ９からのセンスアンプ出力信号25は”Ｌ”を維持する。
【００２４】
センスアンプ９は I/O線24の信号を入力としており、 I/O線24の電位を受けてセンスアンプ出力信号25にメモリセルのデータとして読み出された値を出力する。この例では、センスアンプ９はセンスアンプ出力信号25として I/O線24の論理反転値を出力するように構成されているので、データ”１”に対応するメモリセルの読み出し時にはセンスアンプ出力信号25として”Ｈ”を、また逆にデータ”０”に対応するメモリセルの読み出し時にはセンスアンプ出力信号25として”Ｌ”をそれぞれ出力する。
【００２５】
【発明が解決しようとする課題】
従来の読み出し専用メモリは上述のように構成されているため、実際の読み出しの動作には関係なく全てのビット線がノンオーバラップクロックの一方の相が”Ｈ”である期間においてプリチャージされる。ビット線のプリチャージはクロックの一方の相が”Ｈ”である期間において行なわれ、またビット線の内の１本を選択するセレクタもクロックの一方の相が”Ｈ”である期間に動作する。従って、読み出しのために選択されるビット線の内の１本をクロックの一方の相が”Ｈ”である期間に選択することは出来ないため、全てのビット線はクロックの一方の相が”Ｈ”である期間にプリチャージしておく必要がある。
【００２６】
この全てのビット線にプリチャージされた電荷は、選択されたワード線がクロックの他方の相に同期して立ち上がると、ワード線に接続されているＮチャネルトランジスタがアクティブになり、そのＮチャネルトランジスタがビット線に接続している場合にはビット線の電荷はこのアクティブになったＮチャネルトランジスタにより引き抜かれる。電荷の引き抜きはＹセレクタで選択されるビット線のみならず、全てのビット線が対象になる。
【００２７】
またワード線に関しても、クロックの一方の相が”Ｈ”である期間においてビット線がプリチャージされるために、Ｘドライバにより必ず立ち下げておく必要がある。Ｘデコーダの出力信号が変化しない場合には、ワード線は毎サイクル同一の１本が選択されるにも拘わらず、ビット線をプリチャージするためにクロックの一方の相が”Ｈ”である期間において毎サイクル立ち下げる必要がある。このように、ワード線はクロック信号に同期してパルス動作を行なうことになる
【００２８】
全てのビット線をプリチャージする必要があることとワード線を毎サイクル立ち下げる必要があることは、メモリの消費電力がマイクロプロセッサ全体の消費電力に占める比率が元々大きく、また実際の読み出しには必要でない電力であるため、無駄な電力消費であることは言うまでもない。特に、近年急速に普及しているバッテリを電源とするラップトップ, パームトップ等と称される携帯型のマイクロコンピュータでは重大な問題になっている。
【００２９】
本発明はこのような事情に鑑みてなされたものであり、その主たる目的は全てのビット線をプリチャージして大量の電力を消費するような無駄を回避して特に携帯型のマイクロコンピュータ等に好適な読み出し専用メモリを得ると共に、ワード線がクロックに同期してパルス動作することを回避し得る読み出し専用メモリの提供にある。
【００３０】
また、本発明の実施に伴って、データの読み出しが遅延する可能性が生じるが、それを回避しうる読み出し専用メモリの提供をも目的とする。
【００３１】
更に、本発明の実施に伴って、読み出し回路に貫通電流が発生して読み出し速度が低下する可能性が生じるが、それを回避しうる読み出し専用メモリの提供をも目的とする。
【００３２】
【課題を解決するための手段】
本発明に係る読み出し専用メモリは、ＭＯＳトランジスタで構成された複数のメモリセルと、複数のワード線と、アドレス信号に従って前記複数のワード線の内の１本を選択する第１のセレクタと、複数のビット線と、前記複数のビット線と出力信号線とをそれぞれ接続する複数のトランスミッションゲートを有し、アドレス信号に従って前記複数のトランスミッションゲートの内の一つがアクティブ状態にされることにより、前記複数のビット線の内の１本を選択する第２のセレクタと、前記第１のセレクタが選択したワード線と前記第２のセレクタが選択したビット線との双方に接続するメモリセルの値を前記第２のセレクタの出力信号線から読み出す読み出し回路と、前記第１のセレクタによるワード線の選択と前記第２のセレクタによるビット線の選択とが完了した後に、前記第２のセレクタの出力信号線のチャージを指示する制御信号線と、前記制御信号線と前記第２のセレクタの出力信号線と前記読み出し回路の出力信号線とに接続されており前記第２のセレクタの出力信号線のチャージを制御するチャージ制御回路とを備え、前記チャージ制御回路は、前記制御信号線からチャージの指示が与えられた時点において、前記読み出し回路の出力信号線の電位が第１の論理レベルである場合に、前記第２のセレクタの出力信号線を電源電位と接続してチャージすることにより、前記第２のセレクタのアクティブ状態にされているトランスミッションゲートを介して前記選択されているビット線をチャージする手段と、前記チャージする手段によるチャージによって前記読み出し回路の出力信号線の電位が前記第１の論理レベルとは異なる第２の論理レベルとなった場合に、前記第２のセレクタの出力信号線を電源電位から遮断してチャージを終了させる手段と、前記読み出し回路の出力信号線の電位が前記第２の論理レベルである場合に、前記第２のセレクタの出力信号線を電源電位から遮断してチャージを禁じる手段と、前記制御信号線からチャージの指示が与えられている間において、前記チャージを終了させる手段または前記チャージを禁じる手段による前記第２のセレクタの出力信号線の電源電位からの遮断後、前記読み出し回路の出力信号線の電位が前記第１の論理レベルになった場合に、前記第２のセレクタの出力信号線を電源電位に接続せずに遮断状態を維持する手段とを有することを特徴とする。
【００３４】
更に本発明に係る読み出し専用メモリは、上述の構成に加えて、前記制御信号線によるチャージの指示が与えられていない間は、前記読み出し回路の出力信号線の電位が前記第１の論理レベルである場合は、前記第２のセレクタの出力信号線の電位をプルダウンする手段と、前記制御信号線によるチャージの指示には拘わらず、前記読み出し回路の出力信号線の電位が前記第２の論理レベルである場合は、前記第２のセレクタの出力信号線の電位をプルアップする手段とを更に備えたことを特徴とする。
【００３５】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
【００３６】
〔実施の形態１〕
本発明の読み出し専用メモリの実施の形態１の一構成例を図１のブロック図に示す。この図１に示されている本発明の読み出し専用メモリはプリチャージ方式で且つ電圧センス型センスアンプを備えている。但し、以下の説明においては、前述の従来例と同様に読み出し専用メモリの容量はｎビット×ｍビットであるとする。
【００３７】
図１において、参照符号１はアドレスラッチを示しており、図示されていないCPU から出力されるアドレス信号20をラッチする。このアドレスラッチ１にラッチされたアドレス信号20は第１のセレクタとしてのＸデコーダ２及び第２のセレクタとしてのＹデコーダ４に与えられる。
【００３８】
Ｘデコーダ２はアドレスラッチ１から与えられるアドレスをデコードしてそのアドレス結果に応じて、複数 (但し、この例ではｍ本) のワード線21(211, 212 〜21m)の内の１本のみをハイレベル（以下、”Ｈ”と言う) にする。
【００３９】
Ｙデコーダ４はアドレスラッチ１から与えられるアドレスをデコードしてＹセレクタ制御信号を発生し、Ｙセレクタ制御信号線22へ出力する。このＹセレクタ制御信号線22は、Ｙデコーダ４によるデコード結果に応じて、複数 (但し、この例ではｎ本) のＹセレクタ制御信号線22(221, 222 〜22n)の内の１本のみが”Ｈ”になる。
【００４０】
Ｙセレクタ６には複数 (但し、この例ではｎ本) のビット線23(231, 232 〜23n)が配列されている。これらのビット線231, 232〜23n にはそれぞれ１個ずつのＮチャネルトランジスタ251, 252〜25n が介装されている。そして、ビット線231 に介装されているＮチャネルトランジスタ251 のゲートにはＹセレクタ制御信号線221 が、ビット線232 に介装されているＮチャネルトランジスタ252 のゲートにはＹセレクタ制御信号線222 が、以下同様にして、ビット線23n に介装されているＮチャネルトランジスタ25n のゲートにはＹセレクタ制御信号線22n がそれぞれ接続されている。
【００４１】
従って、Ｙデコーダ４によるデコード結果に応じていずれかのＹセレクタ制御信号線221, 222〜22n へ”Ｈ”のＹセレクタ制御信号が出力されると、それがゲートに与えられているいずれかのＮチャネルトランジスタ251, 252〜25n がオンする。
【００４２】
参照符号５はメモリアレイを示しており、前述の各Ｙセレクタ制御信号線221, 222〜22n と各ビット線231, 232〜23n とが交差するように配列されている。そして、両者の交点近傍にそれぞれ両者に接続するメモリセルが構成されていて全体としてマトリクス状にメモリセルが配置されている。従って、ビット線231, 232〜23n の内の１本をＸデコーダ２で、Ｙセレクタ制御信号線221, 222〜22n の内の１本をＹデコーダ４でそれぞれ選択することにより、両者に接続する１個のメモリセルが択一的に選択される。
【００４３】
メモリセルの構成そのものは公知であるので詳細は省略するが、本発明の読み出し専用メモリの製造に際し、チップ積層時にデータ”１”に対応するメモリセルにはソースをいずれかのビット線231, 232〜23n に、ドレインを接地電位に、更にゲートをいずれかのワード線211, 212〜21m にそれぞれ接続したＮチャネルトランジスタを形成し、データ”０”に対応するメモリセルにはＮチャネルトランジスタを形成しないことにより読み出し専用メモリとして構成される。
【００４４】
図１に示されている例では、ワード線211 とビット線231 及び23n との交点に対応して、ワード線212 とビット線231 及び232 との交点に対応して、ワード線213 とビット線231, 212及び233 との交点に対応して、ワード線21m とビット線231, 232及び23n との交点に対応してそれぞれデータ”１”に対応するメモリセルが構成されている。
【００４５】
メモリアレイ５を構成する各Ｎチャネルトランジスタは、ゲートに接続しているワード線211, 212〜21m がローレベル（以下、”Ｌ”と言う）から”Ｈ”に立ち上がることによりドレインに接続したビット線231, 232〜23n の電位が引き抜かれて接地電位”Ｌ”になる。従って、データ”１”または”０”の読み出しは、予め各ビット線231, 232〜23n の電位を後述するチャージ制御回路10により”Ｈ”にプリチャージしておき、ワード線211, 212〜21m が”Ｈ”に立ち上がることによりＮチャネルトランジスタが形成されているメモリセルではビット線231, 232〜23n の電位が引き抜かれて”Ｌ”になり、Ｎチャネルトランジスタが形成されていないメモリセルではビット線231, 232〜23n の電位が引き抜かれないため”Ｈ”を維持する。このようにして、メモリアレイ５の各メモリセルではＮチャネルトランジスタの有無により製造時にデータ”１”または”０”が設定され、更にワード線211, 212〜21m が”Ｈ”に立ち上がることにより、データの読み出しが行なわれる。
【００４６】
参照符号24はＹセレクタ６からの信号出力線である I/O線を示している。具体的には、 I/O線24は各ビット線231, 232〜23n の内のいずれか１本の信号を出力するようになっている。
【００４７】
参照符号10はチャージ制御回路であり、 I/O線24のチャージを制御するために備えられている。なお、このチャージ制御回路10の詳細については後述する。
【００４８】
また、参照符号９は読み出し回路としてのセンスアンプを、参照符号25はセンスアンプ出力信号をそれぞれ示している。なおこの図１に示されている本発明の読み出し専用メモリでは、センスアンプ９は I/O線24の論理反転値をセンスアンプ出力信号25として出力するが、その構成は公知であるので省略する。
【００４９】
参照符号T0, T1は２相のノンオーバラップクロックの各相のクロック信号が与えられることを示しており、アドレスラッチ１にはクロックT0が、チャージ制御回路10にはクロックT1がそれぞれ与えられる。
【００５０】
次に、チャージ制御回路10について説明する。チャージ制御回路10は図１に示されているように、NANDゲートを２個使用した一般的なフリップフロップ11と、このフリップフロップ11の第１の出力信号がプリチャージイネーブル信号30としてゲートに与えられているＰチャネルトランジスタP2と、ソースが電源電位に、ドレインがＰチャネルトランジスタP2のソースにそれぞれ接続されたＰチャネルトランジスタP1と、このＰチャネルトランジスタP1のゲートに出力信号を与えているインバータINV1とで構成されている。
【００５１】
なお、フリップフロップ11は、 I/O線24を電源電位から遮断してチャージを禁じる手段として、また I/O線24を電源電位から遮断すると共に、クロック信号線12からチャージの指示が新たに与えられない限りは I/O線24の電源電位からの遮断状態を維持する手段として機能する。
【００５２】
なお、ＰチャネルトランジスタP1は選択されているビット線をチャージする手段として、ＰチャネルトランジスタP2は I/O線24を電源電位から遮断してチャージを終了させる手段としてそれぞれ機能する。
【００５３】
なお、フリップフロップ11の一方の入力端子及びインバータINV1の入力端子には制御信号線としてのクロック信号線12を介してクロックT1が、フリップフロップ11の他方の入力端子にはセンスアンプ出力信号25がそれぞれ入力されており、フリップフロップ11の二つの出力信号30, 31の内の一方は前述の如くプリチャージイネーブル信号としてＰチャネルトランジスタP2のゲートに与えられている。また、ＰチャネルトランジスタP2のドレインは I/O線24に接続されている。
【００５４】
次に、図１に示されている本発明の読み出し専用メモリの動作について、全体の動作を図２のタイミングチャートを参照して、またチャージ制御回路10の動作を図３, 図４, 図５及び図６のタイミングチャートを参照して以下に説明する。
【００５５】
なお、クロックT0, T1のレベルと各構成要素の動作状態との関係は以下の如くである。アドレスラッチ１はクロックT0が”Ｈ”である期間（以下、クロックT0期間と言う) においてアクティブ状態になり、アドレス信号20を取り込んでラッチすると共にＸデコーダ２及びＹデコーダ４へ出力する。Ｘデコーダ２及びＹデコーダ４はクロックとは無関係にアドレスラッチ１がラッチしているアドレス信号20をそれぞれデコードする。チャージ制御回路10はクロックT1が”Ｈ”である期間（以下、クロックT1期間と言う) においてアクティブになり、 I/O線24のチャージを制御する。
【００５６】
なお、図３及び図４のタイミングチャートは、クロックT1が立ち上がる時点で I/O線24の電位がセンスアンプ９の論理閾値電圧以下になっている場合であり、図３ではメモリセルのデータとして”０”が読み出される場合を、図４ではメモリセルのデータとして”１”が読み出される場合をそれぞれ示している。
【００５７】
また、図５及び図６のタイミングチャートは、クロックT1が立ち上がる時点で I/O線24の電位がセンスアンプ９の論理閾値電圧以上になっている場合であり、図５ではメモリセルのデータとして”０”が読み出される場合を、図６ではメモリセルのデータとして”１”が読み出される場合をそれぞれ示している。
【００５８】
図２に示されているように、クロックT0期間においては、アドレス信号20がアドレスラッチ１に取り込まれ、Ｘデコーダ２とＹデコーダ４との双方においてデコードされる。Ｘデコーダ２の出力を受けてワード線211, 212〜21m の内の１本が選択され、この選択されたワード線211, 212〜21m の内の１本がその直前のサイクルにおいて選択されていたワード線211(又は212 〜21m)と異なる場合は、直前のサイクルで選択されていたワード線211(又は212 〜21m)は”Ｈ”から”Ｌ”へ立ち下がり、今回新たに選択されたワード線211(又は212 〜21m)は”Ｌ”から”Ｈ”に立ち上がる。
【００５９】
また、選択された１本のワード線211(又は212 〜21m)がその直前のサイクルにおいて選択されていたワード線211(又は212 〜21m)と同一である場合は、直前のサイクルで選択されていたワード線211(又は212 〜21m)がそのまま”Ｈ”を維持する。
【００６０】
いずれにしろ、”Ｈ”である１本のワード線211(又は212 〜21m)に接続されているメモリアレイ５内のＮチャネルトランジスタの内の一つがアクティブになる。このアクティブ状態となったＮチャネルトランジスタの内の一つにより引き抜かれる電荷はその直前のサイクルまでにそのＮチャネルトランジスタに接続するビット線231(又は232 〜23n)に残存していた電荷であり、クロックT0期間においてはデータの読み出しのための各ビット線231, 232〜23n のチャージはまだ行なわれていない。
【００６１】
一方、Ｙデコーダ４の出力を受けてＹセレクタ制御信号線221, 222〜22n の内の一本が選択されて”Ｈ”に立ち上がり、そのＹセレクタ制御信号線221(又は222 〜22n)がゲートに接続されているＹセレクタ６内の一つのＮチャネルトランジスタ251(又は252 〜25n)が選択されてアクティブ状態になる。従って、この選択された一つのＮチャネルトランジスタ251(又は252 〜25n)に接続している１本のビット線231(又は232 〜23n)と I/O線24とが接続される。
【００６２】
また、チャージ制御回路10はクロックT0期間を含むクロックT1が”Ｌ”である期間においては動作しないため、クロックT0期間においては I/O線24のプリチャージは行なわれない。具体的には、図３及び図４に示されているように、クロックT1が立ち上がる時点において I/O線24の電位が前サイクルにおいてセンスアンプ９の論理閾値電圧以下になっている場合は、センスアンプ出力信号25もクロックT1が立ち上がる時点において”Ｈ”になっている。
【００６３】
クロックT0期間においてはクロックT1は”Ｌ”であるため、フリップフロップ11の出力信号であるプリチャージイネーブル信号30は”Ｌ”になっている。従って、ＰチャネルトランジスタP2はアクティブ状態、即ちオン状態になる。また、ＰチャネルトランジスタP1はインバータINV1の出力信号が”Ｈ”であるため、ノンアクティブ状態、即ちオフ状態になる。
【００６４】
このため、クロックT1が”Ｌ”である期間、またはクロックT0が”Ｈ”である期間 (クロックT0期間) においては、チャージ制御回路10は I/O線24のチャージを行なわない。なお、チャージ制御回路10が I/O線24のチャージを行なわない場合には、 I/O線24はビット線231, 232〜23n の内の１本の電位の影響を受けて種々の電位の値を取り得る。
【００６５】
一方、クロックT1期間においては、チャージ制御回路10がアクティブ状態になってセンスアンプ９の入力端、即ち I/O線24のチャージを開始する。具体的には、クロックT1が”Ｌ”から”Ｈ”へ立ち上がると、ＰチャネルトランジスタP1は、インバータINV1の出力信号が”Ｌ”に転じるため、アクティブ状態、即ちオン状態になる。以上により、ＰチャネルトランジスタP1, P2が共にオン状態になるため、 I/O線24のチャージが開始される。
【００６６】
このチャージにより I/O線24の電位は上昇し、やがてセンスアンプ９の論理閾値電圧を越えるとセンスアンプ出力信号25は”Ｌ”に転じる。このセンスアンプ出力信号25はフリップフロップ11の一方の入力信号となっているので、フリップフロップ11の出力信号であるプリチャージイネーブル信号30は”Ｈ”に転じる。これにより、ＰチャネルトランジスタP2はオフ状態となり、 I/O線24のチャージが終了する。この際、 I/O線24が接続されているいずれかのビット線231(又は232 〜23n)も、そのビット線231(又は232 〜23n)に接続されているＹセレクタ６内のいずれかのＮチャネルトランジスタ251(又は252 〜25n)を介してチャージされる。
【００６７】
一方では、”Ｈ”に立ち上がった１本のワード線211(又は212 〜21m)に接続されているメモリアレイ５内の各Ｎチャネルトランジスタがアクティブになる。これらのＮチャネルトランジスタが”Ｈ”に立ち上がったビット線231, 232〜23n の内の１本に接続している場合には、このクロックT1期間中にもそのビット線231(又は232 〜23) から電荷が引き抜かれる。従って、チャージ制御回路10のチャージ能力を各メモリセルからのＮチャネルトランジスタによる電荷引き抜き能力よりも大となるように設定する必要がある。
【００６８】
図４は前述の如くメモリセルからデータ”１”が読み出される場合のタイミングチャートであり、 I/O線24とこれに接続されているいずれかのビット線231(又は232 〜23n)との電荷の引き抜きが行なわれる。このため、 I/O線24の電位はセンスアンプ９の論理閾値電圧を割り込むため、センスアンプ出力信号25は”Ｌ”から”Ｈ”に再度転じる。この時点ではフリップフロップ11の第２の出力信号31は”Ｌ”になっており、センスアンプ出力信号25が”Ｈ”に再度転じてもプリチャージイネーブル信号30は”Ｈ”に固定されたままの状態を維持するので、 I/O線24が再度チャージされることはない。このような動作により、データ”１”が読み出されたことになる。
【００６９】
ところで、クロックT1期間においては、チャージ制御回路10はアクティブ状態を維持するので、上述のようなデータ”１”が読み出される場合に I/O線24の電位が低下してセンスアンプ９の論理閾値電圧を割り込むと、チャージ制御回路10は再度 I/O線24のチャージを開始する。この動作はクロックT1期間中反復されることになるため、センスアンプ出力信号25の値が定まらず、データの読み出しが出来ないことになる。このため、チャージ制御回路10は上述のように、 I/O線24のチャージが一旦終了した度は次のクロックT1期間の開始時点まではアクティブ状態にならないように構成されている。
【００７０】
上述のようなチャージ制御回路10が有する機能により、 I/O線24の電荷の引き抜きが継続され、 I/O線24の電位は最終的には接地電位にまで低下する。
【００７１】
上述とは逆に、図３は前述の如くメモリセルからデータ”０”が読み出される場合のタイミングチャートである。この場合にはメモリアレイ５内のＮチャネルトランジスタが選択されたビット線231(又は232 〜23n)に接続されていない場合、即ちメモリセルからデータ”０”が読み出される場合には、電荷の引き抜きは行なわれない。このため、 I/O線24の電位はセンスアンプ９の論理閾値を越えた状態を維持し、センスアンプ出力信号25は”Ｌ”を維持する。従って、チャージ制御回路10による I/O線24のチャージ終了時点からセンスアンプ出力信号25にはメモリセルのデータ”０”が読み出されていることになる。
【００７２】
図５及び図６においては、クロックT1が立ち上がる時点において、 I/O線24の電位が前サイクルにおいてセンスアンプ９の論理閾値電圧以上になっている場合は、フリップフロップ11の出力信号であるプリチャージイネーブル信号30は”Ｈ”になる。従って、ＰチャネルトランジスタP2はノンアクティブ状態、即ちオフ状態になる。このため、クロックT1が”Ｈ”に立ち上がると、ＰチャネルトランジスタP1はインバータINV1の出力信号が”Ｌ”に転じることによりオン状態となるが、ＰチャネルトランジスタP2はオフ状態であるために I/O線24のチャージが開始されることはない。
【００７３】
図５は前述の如くメモリセルからデータ”０”が読み出される場合のタイミングチャートであり、 I/O線24と選択された１本のビット線231(又は232 〜23n)との電荷の引き抜きは行なわれないため、 I/O線24の電位はセンスアンプ９の論理閾値電圧を越えたままの状態で”Ｈ”を維持しており、センスアンプ出力信号25は”Ｌ”を維持する。
【００７４】
図６は前述の如くメモリセルからデータ”１”が読み出される場合のタイミングチャートであり、 I/O線24と選択された１本のビット線231(又は232 〜23n)との電荷の引き抜きが行なわれる。この場合、 I/O線24の電位はセンスアンプ９の論理閾値電圧を割り込むため、センスアンプ出力信号25は”Ｌ”から”Ｈ”に再度転じる。この時点ではフリップフロップ11の第２の出力信号31は”Ｌ”になっており、センスアンプ出力信号25が”Ｈ”に再度転じてもプリチャージイネーブル信号30は”Ｈ”に固定されたままの状態を維持するので、 I/O線24が再度チャージされることはない。
【００７５】
図６の条件は、前サイクルにおいて読み出しの対象となったビット線231(又は232 〜23n)に電荷がチャージされたまま維持されており、クロックT0期間においてはアドレスラッチ１にラッチされたアドレス信号に応じてＸデコーダ２の出力が変化するので、それを受けて１本のワード線211(又は212 〜21m)が選択され、接続されているメモリセルのＮチャネルトランジスタにより電荷の引き抜きが開始したが、クロックT1が立ち上がるまでに I/O線24の電位がセンスアンプ９の論理閾値電圧を割り込むまで下がらなかった場合に対応する。
【００７６】
この図６に対応する条件が実現される場合に、クロックT1の立ち上がりまたは I/O線24の電位がセンスアンプ９の論理閾値電圧を割り込んだ時点で I/O線24のチャージが開始されるような構成になっていると、そのチャージが終了するまでに I/O線24の電位は再度上昇してしまう。一般的に読み出し専用メモリにおいては、電荷の引き抜きに要する時間がメモリセルのデータ読み出し時間に対応するため、電位の上昇は電荷の引き抜きに余分に時間が要することになり、このことはデータの読み出し時間の増大を招来する。
【００７７】
以上のように本発明の読み出し専用メモリの実施の形態１では、 I/O線24のチャージが開始される時点でその電位がセンスアンプ９の論理閾値電圧以上であればチャージを行なわず、その後にメモリセルからの電荷を引き抜くことにより I/O線24の電位がセンスアンプ９の論理閾値電圧を割り込んだ時点でチャージを開始しないチャージ制御回路10を備えている。
【００７８】
以上により、本発明の読み出し専用メモリの実施の形態１では、データの読み出しに必要なビット線のみをチャージすることが可能になるため、不必要なビット線がチャージされることがなく、またワード線をパルスで立ち上げ、立ち下げる必要もなくなるため、消費電力の削減が図れる。
【００７９】
また、本発明の読み出し専用メモリの実施の形態１では、チャージ終了までの I/O線24の電位上昇によりデータの読み出し時間の増加を抑制することが可能になる。
【００８０】
〔実施の形態２〕
ところで、前述の実施の形態１において、チャージ制御回路10による I/O線24のチャージは I/O線24の電位がセンスアンプ９の論理閾値電圧を越えた時点で終了するように構成されている。しかし、 I/O線24の電位がセンスアンプ９の論理閾値電圧を越えてからチャージ制御回路10によるチャージが実際に終了するまでには若干の回路遅延が介在する。
【００８１】
この回路遅延のために I/O線24の電位はセンスアンプ９の論理閾値電圧以上に上昇するが、電源電位まで上昇するとは限らない。従って、メモリアレイ５内のメモリセルから選択されたビット線23と I/O線24とによる電荷の引き抜きが行なわれない場合には、 I/O線24の電位はセンスアンプ９の論理閾値電圧と電源電位との間の値で保持される。このため、センスアンプ９では貫通電流が流れ続ける可能性がある。一方、メモリアレイ５内のメモリセルから選択されたビット線23と I/O線24とによる電荷の引き抜きが行なわれる場合には、 I/O線24の電位は接地電位にまで低下し、センスアンプ９の貫通電流は減少してゆく。
【００８２】
このようなメモリセルからの選択されたビット線23と I/O線24とによる電荷の引き抜きは、次のサイクルのクロックT0期間において選択されるワード線21が変化すると停止する可能性がある。この場合、クロックT0期間になった時点で I/O線24の電位が接地電位にまで下がりきっていない場合には、その電位がクロックT0期間中保持されるため、センスアンプ９に貫通電流が流れてしまう。
【００８３】
本実施の形態２はこのような事態を解消するためになされたものであり、上述の実施の形態１の改良を図るための構成例を図７の回路図に示す。なお、図７に示されている部分以外の構成は図１に示されている実施の形態１と同様であるので、その説明は省略する。
【００８４】
図７において、参照符号９, 24, 25は図１に示されているセンスアンプ,  I/O線及びセンスアンプ出力信号である。また、参照符号P3はＰチャネルトランジスタを、N1, N2はＮチャネルトランジスタを、INV2はインバータをそれぞれ示している。
【００８５】
なお、ＮチャネルトランジスタN1, N2は I/O線24の電位がセンスアンプ９の論理閾値電圧以下である場合に I/O線24の電位をプルダウンする手段として、ＰチャネルトランジスタP3は I/O線24の電位がセンスアンプ９の論理閾値電圧以上である場合に I/O線24の電位をプルアップする手段としてそれぞれ機能する。
【００８６】
ＰチャネルトランジスタP3のソースは電源電位に、ドレインはＮチャネルトランジスタN1のソース及び I/O線24に、ゲートはセンスアンプ出力信号25にそれぞれ接続されている。ＮチャネルトランジスタN1のソースはＰチャネルトランジスタのドレイン及び I/O線24に、ドレインはＮチャネルトランジスタN2のソースに、ゲートはセンスアンプ出力信号25にそれぞれ接続されている。ＮチャネルトランジスタN2のドレインは接地されており、ゲートはインバータINV2の出力端と接続されている。なお、インバータINV2の入力端にはクロックT1が与えられている。
【００８７】
このような図７に示されている本発明の読み出し専用メモリの実施の形態２の動作は以下の如くである。
【００８８】
センスアンプ出力信号25が”Ｌ”である場合、即ち I/O線24の電位がセンスアンプ９の論理閾値電圧以上である場合、ＰチャネルトランジスタP3がアクティブ状態 (オン状態) に、ＮチャネルトランジスタN1がノンアクティブ状態 (オフ状態) にそれぞれなるため、ＰチャネルトランジスタP3により I/O線24がチャージされてその電位が上昇する。この I/O線24の電位上昇によりセンスアンプ９の貫通電流は減少してゆく。これは、たとえばチャージ制御回路10が I/O線24をチャージすることにより I/O線24の電位がセンスアンプ９の論理閾値電圧を越えた時点で停止している時点にあたる。この時点のＰチャネルトランジスタP3のチャージ能力は、クロックT1期間にメモリアレイ５のメモリセルから I/O線24の電荷を引き抜く能力に対して大きく下回るように設定しておかなければ、データの読み出し速度の低下を招来することになる。
【００８９】
一方、センスアンプ出力信号25が”Ｈ”である場合、即ち I/O線24の電位がセンスアンプ９の論理閾値電圧以下である場合、ＰチャネルトランジスタP3がノンアクティブ状態 (オフ状態) に、ＮチャネルトランジスタN1がアクティブ状態 (オン状態) にそれぞれなり、更にクロックT1期間でなければ、即ちクロックT1が”Ｌ”であれば、ＮチャネルトランジスタN2がアクティブ状態 (オン状態) になるため、ＮチャネルトランジスタN1, N2により I/O線24から電荷が引き抜かれてその電位が低下する。この I/O線24の電位低下によりセンスアンプ９の貫通電流は減少してゆく。
【００９０】
この図７に示されている回路では、ＮチャネルトランジスタN2がクロックT1期間においては閉じる (オフする) ため、クロックT1期間においては I/O線24からの電荷の引き抜きは行なわれない。クロックT1期間の開始時には、チャージ制御回路10による I/O線24のチャージが行なわれるため、 I/O線24の電位は一旦はセンスアンプ９の論理閾値電圧以上となる。この I/O線24の電位が論理閾値電圧以下になるのはメモリアレイ５内のメモリセルを介して I/O線24の電荷が引き抜かれた場合である。従って、クロックT1期間では、この図７に示されている回路においては I/O線24から電荷を引き抜く必要がない。また、クロックT1期間において I/O線24から電荷が引き抜かれると、チャージ制御回路10による I/O線24のチャージ能力が減少し、このことがチャージ期間を長くしてデータの読み出し速度の低下を招来することになる。このような理由から、図８に示されている回路では、ＮチャネルトランジスタN2をクロックT1の反転信号で制御することにより、クロックT1期間では I/O線24から電荷を引き抜かないように構成している。
【００９１】
以上のように、本発明の読み出し専用メモリの実施の形態２では、実施の形態１に、 I/O線24の電位がセンスアンプ９の論理閾値電圧以上である場合には I/O線24の電位をプルアップし、 I/O線24の電位がセンスアンプ９の論理閾値電圧以下である場合には I/O線24をチャージする期間にあたるサイクル以外において I/O線24の電位をプルダウンするように構成している。このため、メモリアレイ５からのデータの読み出し速度の低下を伴うことなしにセンスアンプ９の貫通電流を削減することが可能になる。
【００９２】
【発明の効果】
以上に詳述したように本発明の読み出し専用メモリによれば、 I/O線のチャージが開始される時点で読み出し回路としてのセンスアンプの出力信号線の電位が第２の論理レベルであればチャージが行なわれず、その後にセンスアンプの出力信号線の電位が第１の論理レベルになっても I/O線のチャージを開始しないチャージ制御回路を備えている。このため、データの読み出しに必要なビット線のみをチャージすることが可能になるため、不必要なビット線がチャージされることがなく、またワード線をパルスで立ち上げ、立ち下げる必要もなくなるため、消費電力の削減が図れる。
【００９４】
更に、本発明の読み出し専用メモリによれば、 I/O線をチャージしない期間には、センスアンプ出力信号線の電位が第２の論理レベルである場合には I/O線の電位がプルダウンされる。また、 I/O線をチャージするか否かには拘わらず、センスアンプ出力信号線の電位が第１の論理レベルである場合には I/O線の電位をプルアップするように構成しているので、メモリアレイからのデータの読み出し速度の低下を伴うことなしにセンスアンプの貫通電流を削減することが可能になる。
【図面の簡単な説明】
【図１】  本発明の読み出し専用メモリの実施の形態１の一構成例示すブロック図である。
【図２】  本発明の読み出し専用メモリの動作の全体の動作を示すタイミングチャートである。
【図３】  クロックT1が立ち上がる時点で I/O線の電位がセンスアンプの論理閾値電圧以下になっている場合において、メモリセルのデータとして”０”が読み出される場合のチャージ制御回路の動作説明のためのタイミングチャートである。
【図４】  クロックT1が立ち上がる時点で I/O線の電位がセンスアンプの論理閾値電圧以下になっている場合において、メモリセルのデータとして”１”が読み出される場合のチャージ制御回路の動作説明のためのタイミングチャートである。
【図５】  クロックT1が立ち上がる時点で I/O線の電位がセンスアンプの論理閾値電圧以上になっている場合において、メモリセルのデータとして”０”が読み出される場合のチャージ制御回路の動作説明のためのタイミングチャートである。
【図６】  クロックT1が立ち上がる時点で I/O線の電位がセンスアンプの論理閾値電圧以上になっている場合において、メモリセルのデータとして”１”が読み出される場合のチャージ制御回路の動作説明のためのタイミングチャートである。
【図７】  本発明の読み出し専用メモリの実施の形態２の一構成例示す回路図である。
【図８】  従来の読み出し専用メモリの代表的な構成例を示すブロック図である。
【図９】  従来の読み出し専用メモリの動作説明のためのタイミングチャートである。
【符号の説明】
２  Ｘデコーダ、３  Ｘドライバ、４  Ｙデコーダ、５  メモリアレイ
６  Ｙセレクタ、９  センスアンプ、10  チャージ制御回路、11  フリップフロップ、12  クロック信号線、24 I/O線、P1, P2, P3  Ｐチャネルトランジスタ、N1, N2  Ｎチャネルトランジスタ、 251〜25n Ｎチャネルトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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