(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体領域の表面に形成され、素子分離用フィールド酸化膜により他の素子領域と分離された第２導電型の第１のウェルであって、その表面に形成された第１のウェル内フィールド酸化膜を有し、その周辺部である第１の周辺部が接地された第２導電型の第１のウェルと、
前記第１のウェルの表面で前記第１のウェル内フィールド酸化膜により前記第１の周辺部と分離されて形成され、出力端子に接続された第１導電型の第１の不純物拡散領域と、
前記半導体領域の表面に形成され、前記素子分離用フィールド酸化膜で前記第１のウェルおよび他の素子領域と分離して形成され、その表面に形成された第２のウェル内フィールド酸化膜を有し、その周辺部である第２の周辺部が接地された第２導電型の第２のウェルと、
前記第２のウェルの表面で前記第２のウェル内フィールド酸化膜により前記第２の周辺部と分離されて形成された第１導電型の第２の不純物拡散領域と、
前記第２の不純物拡散領域の表面に前記第２の不純物拡散領域よりも高濃度の不純物濃度を有するように形成され、前記出力端子に接続された第１導電型の第３の不純物拡散領域と、
前記第２のウェルの上に絶縁膜を介して形成された導電層と、前記導電層の下のチャンネル領域を隔てて前記第２のウェルの表面に前記第２の不純物拡散領域に対向するように形成され、前記第２のウェル内フィールド酸化膜により前記第２の周辺部と分離され、接地された第１導電型の第４の不純物拡散領域と、を備える半導体装置であって、
前記第１のウェル内で前記第１のウェル内フィールド酸化膜の下の領域にはフィールド反転防止用の第２導電型不純物が注入されておらず、これにより、前記第１のウェルと前記第１の不純物拡散領域とは、カソードが前記出力端子に接続され、アノードが接地された階段接合型の第１の寄生ダイオードを構成し、
前記第２のウェル内で前記第２のウェル内フィールド酸化膜の下の領域にはフィールド反転防止用の第２導電型不純物が注入されておらず、これにより、前記第２のウェルと前記第２および第３の不純物拡散領域とは、カソードが前記出力端子に接続され、アノードが接地された傾斜接合型の第２の寄生ダイオードを構成し、
前記第１の寄生ダイオードのブレークダウン電圧は、前記第２の寄生ダイオードのブレークダウン電圧よりも低く設定され
前記導電層と前記第２乃至第４の不純物拡散領域とは、前記導電層がゲート、前記第２および第３の不純物拡散領域がドレイン、前記第４の不純物拡散領域がソースであるＭＯＳトランジスタを構成し、
第１および第２の寄生ダイオードの少なくとも一つは、前記ＭＯＳトランジスタを有するＭＯＳ回路を静電放電から保護することを特徴とする、
半導体装置。
【請求項２】
前記第１のウェルと前記第２のウェルとは、前記第１と第２の周辺部の表面に形成された高濃度の第２導電型の不純物拡散領域を介して接地されることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体装置に関し、特に静電気等による正・負の過剰電圧から半導体回路を保護するための静電保護回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
従来から、半導体集積回路には、静電放電（ＥＳＤ：Ｅｌｅｃｔｒｏ    Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）による静電破壊から回路装置を保護するための静電保護回路が搭載されている。しかし、近年の半導体装置の集積度の累進的高度化は、素子の微細化を促進し、半導体集積回路の静電破壊耐量の一層の低下を招いたため、静電保護回路の高精度化は、半導体装置の信頼性を維持するためにもますます重要視されている。
【０００３】
従来、半導体集積回路の出力回路を静電放電から保護するため、出力端子と出力回路との間にダイオードと抵抗を挿入していた。このような従来の静電保護回路の１例を図８に示す。
【０００４】
図８は、ｐチャネルＭＯＳトランジスタ１０２とｎチャネルトランジスタＭＯＳ１０１でなるＬＤＤ（Ｌｉｇｈｔｌｙ    Ｄｏｐｅｄ    Ｄｒａｉｎ）構造のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ    Ｍｅｔａｌ    Ｏｘｉｄｅ    Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を備えた出力回路１００に接続した従来の静電保護回路１１０と、この静電保護回路１１０の特性を検査するためのＥＳＤテスタ１２０とを示す回路図である。
【０００５】
静電保護回路１１０は、ダイオード１１１と抵抗１１２を備え、ダイオード１１１のカソードが出力端子Ａに接続され、アノードは、接地されている。
【０００６】
抵抗１１２は、出力端子Ａと出力回路１００のＣＭＯＳの共通ドレインの出力端子Ｃとに直列に接続されている。
【０００７】
ＥＳＤテスタ１２０は、ｐチャネルＭＯＳ１０２とｎチャネルＭＯＳ１０１でなるＣＭＯＳを備えた出力回路１００に接続した可変圧電源１２３とキャパシタ１２２と接続スイッチ１２１とを備えている。
【０００８】
図９は、静電保護回路１１０を具体的に実施した半導体装置の部分断面図であり、図８のＥーＥ断面図である。
【０００９】
図９において、Ｎ型半導体基板１の表面部にフィールド酸化膜９１を隔ててｐウェル８０，９０が形成され、フィールド酸化膜１３５，１３５により他の半導体素子から分離されている。
【００１０】
ｐウェル８０，９０は、周辺部の表面に形成された高濃度のｐ型不純物拡散領域８１，８２，９１，９１を介してそれぞれ接地され、良好なオーミックコンタクトを実現している。
【００１１】
また、ｐウェル８０，９０の各フィールド酸化膜の下の半導体領域には、低濃度のｐ型イオンが注入され、フィールドの反転を防止している。
【００１２】
ｐウェル８０の表面には、図示しないポリシリコン等でなる電極１３０が酸化膜を介して形成され、このポリシリコン電極分を隔てて、高濃度のＮ型不純物拡散領域８４と低濃度のＮ型不純物拡散領域８６が形成され、さらに、Ｎ型不純物拡散領域８６の表面部には、高濃度のＮ型不純物拡散領域８７が形成され、フィールド酸化膜８８，８９によって素子分離がなされている。
【００１３】
即ち、Ｎ型不純物拡散領域８４とＮ型不純物拡散領域８６と電極１３０とは、電極１３０をゲート、Ｎ型不純物拡散領域８４をソース、Ｎ型不純物拡散領域８６をドレインとするｎチャネルＭＯＳ１０１を形成し、被保護回路である出力回路１００のＣＭＯＳの一部を構成する。
【００１４】
また、不純物拡散領域８６，８７とｐウェル８０とは、カソードが出力端子Ａに接続され、アノードが接地された寄生ダイオード１１５を構成し、さらに、不純物拡散領域８７，８８と不純物拡散領域８９とｐウェル８０とは、ｐウェル８０をベース、純物拡散領域８７，８８をコレクタ、不純物拡散領域８４をエミッタとする寄生ＮＰＮバイポーラトランジスタを構成する。
【００１５】
Ｎ型不純物拡散領域８６は、出力端子Ａに接続され、抵抗１１２が不純物拡散領域８６と出力端子Ａとの間に直列に接続されている。
【００１６】
また、ｐウェル９０の表面部には、低濃度のＮ型不純物拡散領域９６が形成され、フィールド酸化膜９８，９９によってｐ型半導体領域９１，９１と分離されている。この不純物拡散領域９６の表面部には高濃度の不純物拡散領域９７が形成され、出力端子Ａに接続されている。
【００１７】
即ち、不純物拡散領域９６，９７とｐウェル９０とは、カソードが出力端子に接続され、アノードが接地端子に接続されたダイオード１１１を形成する。
【００１８】
この半導体装置の等価回路を図１０に示す。
【００１９】
出力端子Ａと接地端子に保護回路１１０のキャパシタ１４０とダイオード１１１が並列に接続され、また、出力回路１００の寄生ダイオード１１５と寄生バイポーラトランジスタ１２０が同様に並列に接続されている。また、ダイオード１１１と寄生ダイオード１１５との間には、抵抗１１２が直列に接続されている。なお、キャパシタ１４０は、ダイオード１１１の寄生容量（電荷量Ｃ１  ）を示している。
【００２０】
次に、図８のＥＳＤテスタ１２０のスイッチ１２１をＢ点に接続し、可変圧電源１２３（電圧Ｖ０  ）から電流を流してキャパシタ１２２に電荷Ｃ０  を蓄積し、その後、スイッチ１２１をＡ点に接続して、出力回路１００にサージ電圧を印加した場合の静電保護回路１１０の動作を説明する。
【００２１】
出力端子Ａ点に印加したサージ電圧は、抵抗Ｒ１  で分圧された結果、寄生ダイオード１１５に印加される電圧が寄生ダイオード１１５のブレークダウン電圧に至らない場合は、ダイオード１１１のみがブレークダウンを起し、サージ電流が出力端子Ａからダイオード１１１に流れ込み、ブレークダウン電流として接地端から吸収される。
【００２２】
【発明が解決しようとする課題】
しかしながら、出力端子Ａから印加されるサージ電圧が大きく、抵抗Ｒ１  によって電圧が降下した後も、寄生ダイオード１１５に印加される電圧が寄生ダイオード１１５のブレークダウン電圧以上である場合には、寄生ダイオード１１５がブレークダウンし、この結果、サージ電流がダイオード１１５に流れ込み、寄生ダイオード１１５を破壊するという問題点があった。
【００２３】
さらに、出力端子の直前に抵抗を設置するため、この抵抗の分だけ出力電流が小さくなり、出力回路１００の電流性能が悪化するという問題があった。このため、規定の出力電流を得るためには、抵抗がない場合と比較して大きな出力が得られるトランジスタを設計しなければならず、保護回路として付加するダイオードとともに、半導体チップを大型化する要因となり、小型化・高集積度化の要請に反することになっていた。
【００２４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、被保護回路の電流特性に影響を及すことなく、高いサージ吸収能力を有する静電保護回路を備えた半導体集積回路を提供することにある。
【００２５】
【課題を解決するための手段】
本発明は、以下の手段により上記目的の解決を図る。
【００２６】
即ち、本発明によれば、
第１導電型の半導体領域の表面に形成され、素子分離用フィールド酸化膜で他の素子領域と分離され、周辺部が電源に接続された第２導電型のウェルと、
前記周辺部とウェル内フィールド酸化膜で分離して前記ウェルの表面に形成され、出力端子に接続された第１導電型の第１の不純物拡散領域と、
前記ウェルの表面に絶縁膜を介して形成された導電層の下のチャンネル領域を隔てて前記ウェルの表面に前記第１の不純物拡散領域に対向して前記周辺部とウェル内フィールド酸化膜で分離して形成され、前記電源に接続された第２の不純物拡散領域とを備え、
前記ウェルと前記第１の不純物拡散領域とは、カソードが出力端子に接続され、アノードが前記電源に接続された寄生ダイオードを構成し、
前記ウェルと前記第１および第２の不純物拡散領域とは、前記第１の不純物拡散領域がコレクタ、前記ウェルがベース、前記第２の不純物拡散領域がエミッタである寄生バイポーラトランジスタを構成し、
前記素子分離用フィールド酸化膜の下の前記半導体領域にのみフィールド反転防止用のイオン注入処理がされた半導体装置が提供される。
【００２９】
また、本発明によれば、
第１導電型の半導体領域の表面に形成され、素子分離用フィールド酸化膜により他の素子領域と分離された第２導電型の第１のウェルであって、その表面に形成された第１のウェル内フィールド酸化膜を有し、その周辺部である第１の周辺部が接地された第２導電型の第１のウェルと、
前記第１のウェルの表面で前記第１のウェル内フィールド酸化膜により前記第１の周辺部と分離されて形成され、出力端子に接続された第１導電型の第１の不純物拡散領域と、
前記半導体領域の表面に形成され、前記素子分離用フィールド酸化膜で前記第１のウェルおよび他の素子領域と分離して形成され、その表面に形成された第２のウェル内フィールド酸化膜を有し、その周辺部である第２の周辺部が接地された第２導電型の第２のウェルと、
前記第２のウェルの表面で前記第２のウェル内フィールド酸化膜により前記第２の周辺部と分離されて形成された第１導電型の第２の不純物拡散領域と、
前記第２の不純物拡散領域の表面に前記第２の不純物拡散領域よりも高濃度の不純物濃度を有するように形成され、前記出力端子に接続された第１導電型の第３の不純物拡散領域と、
前記第２のウェルの上に絶縁膜を介して形成された導電層と、前記導電層の下のチャンネル領域を隔てて前記第２のウェルの表面に前記第２の不純物拡散領域に対向するように形成され、前記第２のウェル内フィールド酸化膜により前記第２の周辺部と分離され、接地された第１導電型の第４の不純物拡散領域と、を備える半導体装置であって、
前記第１のウェル内で前記第１のウェル内フィールド酸化膜の下の領域にはフィールド反転防止用の第２導電型不純物が注入されておらず、これにより、前記第１のウェルと前記第１の不純物拡散領域とは、カソードが前記出力端子に接続され、アノードが接地された階段接合型の第１の寄生ダイオードを構成し、
前記第２のウェル内で前記第２のウェル内フィールド酸化膜の下の領域にはフィールド反転防止用の第２導電型不純物が注入されておらず、これにより、前記第２のウェルと前記第２および第３の不純物拡散領域とは、カソードが前記出力端子に接続され、アノードが接地された傾斜接合型の第２の寄生ダイオードを構成し、
前記第１の寄生ダイオードのブレークダウン電圧は、前記第２の寄生ダイオードのブレークダウン電圧よりも低く設定され
前記導電層と前記第２乃至第４の不純物拡散領域とは、前記導電層がゲート、前記第２および第３の不純物拡散領域がドレイン、前記第４の不純物拡散領域がソースであるＭＯＳトランジスタを構成し、
第１および第２の寄生ダイオードの少なくとも一つは、前記ＭＯＳトランジスタを有するＭＯＳ回路を静電放電から保護することを特徴とする、
半導体装置が提供される。
【００３２】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【００３３】
本発明の第１の実施の形態にかかる静電保護回路は、階段接合型のダイオードを備え、出力回路に寄生する傾斜接合型寄生ダイオードとの間でブレークダウン電圧の差異を設け、これにより、出力回路の出力部に抵抗を設けることなく、サージ電流を吸収する点に特徴がある。
【００３４】
図２は、本発明の第１の実施の形態である静電保護回路をｐチャネルＭＯＳ７２とｎチャネルＭＯＳ７１でなるＬＤＤ構造のＣＭＯＳを備えた出力回路７０に接続した場合の回路図である。なお、以下の各図において図８ないし図１０と同一の部分には同一の参照番号を付してその説明は省略する。
【００３５】
本実施形態にかかる静電保護回路は、ダイオード４０を備え、ダイオード４０のカソードは、出力端子Ａに接続され、アノードは、接地されている。
【００３６】
図１は、本実施の形態にかかる静電保護回路を具体的に実施した半導体装置の部分断面図であり、図２のＦーＦ断面図である。なお、図１において、ｎチャネルＭＯＳ７１のゲート電極は省略している。
【００３７】
図１において、半導体領域１の表面部に形成されたｐウェル３の表面部には、高濃度のＮ型不純物拡散領域３０が形成され、フィールド酸化膜１０，１０によって高濃度のｐ型半導体領域１５，１５と分離されている。この不純物拡散領域３０は、出力端子Ａに接続されている。即ち、不純物拡散領域３０とｐウェル３とは、カソードが出力端子に接続され、アノードが接地端子に接続された階段接合型のダイオード４０を形成する。
【００３８】
また、半導体領域１の表面部に形成されたｐウェル２の表面には、図示しないポリシリコン等でなる電極１４０が酸化膜を介して形成され、この電極１４０を隔てて、高濃度のＮ型不純物拡散領域２０と低濃度のＮ型不純物拡散領域２５が形成され、また、Ｎ型不純物拡散領域２５の表面部には、出力端子Ａに接続された高濃度のＮ型不純物拡散領域２６が形成されている。さらに、これらのＮ不純物拡散領域２０，２５は、フィールド酸化膜１０，１０によって周辺部に形成された高濃度のｐ型不純物拡散領域１５，１５と素子分離がなされている。
【００３９】
即ち、Ｎ型不純物拡散領域２０とＮ型不純物拡散領域２６と電極１４０とは、電極１４０をゲート、Ｎ型不純物拡散領域２０をソース、Ｎ型高濃度不純物拡散領域２６およびＮ型低濃度不純物拡散領域２５をドレインとするＬＤＤ構造のｎチャネルＭＯＳ７１を形成し、被保護回路である出力回路７０のＣＭＯＳの一部を構成する。
【００４０】
不純物拡散領域２６，２５とｐウェル２とは、カソードが出力端子Ａに接続され、アノードが接地された傾斜接合型の寄生ダイオード５０を構成し、さらに、不純物拡散領域２６，２５と不純物拡散領域２０とｐウェル２とは、ｐウェル２をベース、不純物拡散領域２６，２５をコレクタ、不純物拡散領域２０をエミッタとする寄生ＮＰＮバイポーラトランジスタを構成する。
【００４１】
図９との対比において解るように、図１に示す半導体装置が従来の技術と異なる点は、次の３点である。
【００４２】
即ち、先ず、ｐウェル２，３の各フィールド酸化膜の下の半導体領域には、フィールド反転防止用の低濃度ｐ型イオンの注入処理がなされていない。
【００４３】
次に、ｐウェル３の表面部に形成されたＮ型不純物拡散領域３０は、高濃度の不純物拡散領域のみで形成され、ｐウェル２の不純物拡散領域２５，２６のようなＬＤＤ構造を有していない。
【００４４】
さらに、出力回路７０の出力部には、抵抗が設けられていない。
【００４５】
ここで、半導体ダイオードのブレークダウン電圧は、逆導電型の２つの不純物拡散領域相互の接合部におけるキャリア濃度の分布状態に依存する。
【００４６】
従って、まず、ｐウェル２の表面部に形成するｎチャネルＭＯＳは、ＬＤＤ構造のままにしてフィールド酸化膜下の低濃度ｐ型イオンの注入処理の工程を削除することにより、ドレイン領域のキャリア濃度の変化を緩慢にし、出力部の半導体領域に寄生するダイオード５０をブレークダウン電圧の高い傾斜接合型ダイオードにすることができる。
【００４７】
次に、ｐウェル３については、ＬＤＤ構造を採用することなく、表面部に高濃度の不純物拡散領域のみを形成して接合部の濃度変化を急峻にし、さらに、フィールド酸化膜下の低濃度ｐ型イオンの注入処理の工程を削除することにより、ダイオード４０をブレークダウン電圧の低い階段接合型ダイオードとして形成することができる。
【００４８】
このような構造を有する本実施形態の静電保護回路の動作について図３を参照しながら説明する。
【００４９】
図３は、図１に示す半導体装置の等価回路図である。
【００５０】
出力端子Ａと接地端子との間に本発明の実施の形態である保護回路のダイオード４０と出力回路７０の寄生ダイオード５０と寄生バイポーラトランジスタ６０が並列に接続されている。
【００５１】
出力端子Ａにサージ電圧が印加されると、ダイオード４０がブレークダウンし、サージ電流は、ダイオード４０に流れる。さらに、フィールド酸化膜１０の下には、低濃度ｐ型イオンの注入が行われていないため、ダイオード４０のサージ電流吸収能力は高く、寄生ダイオード５０がブレークダウンを開始するまでにサージ電流は、全て吸収される。
【００５２】
図４は、本実施の形態にかかる静電保護回路のサージ吸収能力を示すサージ電圧推移図である。
【００５３】
同図において、横軸は時間を示し、縦軸はサージ電圧を示す。また、縦軸のＣ0 ／（Ｃ0 ＋Ｃ1 ）＊Ｖ0 は、静電保護回路を備えていない場合のサージ電圧を示し、ＶBD1は、付加ダイオード４０のブレークダウン電圧であり、ＶBD2 は、寄生ダイオード５０のブレークダウン電圧である。
【００５４】
図２のノードＡにサージ電圧が印加された場合、静電保護回路を備えていないときは、図４の点線ａに示すように、出力回路７０に印加された電圧が急激に上昇し、時刻ｔ3 においてＣ0 ／（Ｃ0 ＋Ｃ1 ）＊Ｖ0 に至ったときに、出力回路が破壊される。
【００５５】
これに対して、本実施形態にかかる静電保護回路を備えたときは、同図の太線ｂに示すように、時刻ｔ１  においてＶＢＤ１  に至ったときに、付加ダイオード４０がブレークダウンし、サージ電流が吸収されるため、サージ電圧は急激に低下し、時刻ｔ２  において０（Ｖ）となる。
【００５６】
このように、本実施形態にかかる静電保護回路は、出力回路に寄生するダイオードのブレークダウン電圧よりも低い電圧でブレークダウンを開始する付加ダイオードを備え、また、フィールド酸化膜下の低濃度のｐ型イオン注入処理を行っていないので、静電放電が発生した場合に出力回路の寄生ダイオードがブレークダウンを開始する前にサージ電流を全て吸収することができる。
【００５７】
さらに、構成が単純なため、マスクの変更だけで対処でき、低コストで製造することができる。
【００５８】
次に、本発明の第２の実施の形態について図面を参照しながら説明する。
【００５９】
本発明の第２の実施の形態にかかる静電保護回路の特徴は、ＬＤＤ構造を有しないＭＯＳトランジスタを備えたウェル領域について、フィールド反転を防止するためのイオン注入処理を除外することにより、寄生するダイオードを階段接合型ダイオードとし、これにより、出力回路の出力部に抵抗を設けることなく、サージ電流を吸収することに特徴がある。
【００６０】
図５は、ｐチャネルＭＯＳ７２とｎチャネルＭＯＳ７１でなるＬＤＤ構造を有しないＣＭＯＳを備えた出力回路７５の回路図である。
【００６１】
本発明の第２の実施の形態である静電保護回路は、この出力回路を具体的に実現した場合の半導体装置の寄生素子に備えられている。この点を図６を参照して説明する。
【００６２】
図６は、図５に示す回路を具体的に実施した場合の半導体装置の部分断面図であり、図５のＧーＧ断面図である。なお、図６においても、ｎチャネルＭＯＳ７１のゲート電極は省略している。
【００６３】
図６に示す半導体装置が図１に示す半導体装置と異なる主要な点は、付加ダイオードを形成するウェル３を有しない他、ＮＭＯＳトランジスタ７１のドレインがＬＤＤ構造を有しないＮ型半導体領域３５で構成されていることである。この一方、図６に示す半導体装置には、図１に示す半導体装置と同様に、フィールド反転防止用の低濃度ｐ型イオンの注入処理がなされていない。
【００６４】
このような構成により、ＮＭＯＳトランジスタ７１のドレインとＰウェル２との界面のキャリア濃度の変化を急峻にし、Ｎ型半導体領域３５およびＰウェル２でなる寄生ダイオード４５を、カソードが出力端子に接続され、アノードが接地端子に接続された階段接合型ダイオードとすることができる。これにより、寄生ダイオード４５のブレークダウン電圧は、第１の実施形態におけるダイオード４０と同様にＬＤＤ構造を有するＭＯＳトランジスタの半導体装置に寄生するダイオードよりも低くなる。
【００６５】
このような構造を有する本実施形態の静電保護回路の動作について図７を参照しながら説明する。
【００６６】
図７は、図６に示す半導体装置の等価回路図である。
【００６７】
図７において、出力端子Ａと接地端子との間に本実施形態である保護回路の階段接合型の寄生ダイオード４５と寄生バイポーラトランジスタ６５が並列に接続されている。
【００６８】
出力端子Ａにサージ電圧が印加された場合に、ダイオード４５がブレークダウンし、サージ電流がダイオード４５に流れる。また、前述したように、本実施形態においてＰウェル２には低濃度ｐ型イオンの注入処理がなされていないため、サージ電流は、Ｎ型半導体領域３５とＰウェル２との全ての界面を介して接地端子Ｇ１  に吸収される。
【００６９】
このように、本実施形態にかかる静電保護回路は、付加ダイオードを備えていないので、第１の実施の形態と比較して、サージ吸収能力は劣るが、極めて簡易な構成でサージ電流を逃すことができる。
【００７０】
本発明にかかる静電保護回路が目標とするＥＳＤ耐量を以下に示す。
【００７１】
（ＭＩＬ方式：ＣＬ＝１００ｐＦ，ＲＬ＝１．５ＫΩ）
Ｈｕｍａｎ    Ｂｏｄｙ    Ｍｏｄｅｌ    ２（ＫＶ）
（ＥＩＡ方式：ＣＬ＝２００ｐＦ，ＲＬ＝０Ω）
Ｍａｃｈｉｎｅ    Ｍｏｄｅｌ    ２００（Ｖ）
以上本発明の実施の形態について説明したが、本発明は、上記実施の形態に限るものではなく、その要旨を逸脱しない範囲で種々変形して実施することができる。上述の実施の形態では、Ｎ型半導体基板の表面部に形成したｐウェルに静電保護回路を形成した場合について述べたが、Ｐ型半導体基板の表面部に形成したｎウェルに適用することもできる。
【００７２】
【発明の効果】
以上詳述したように、本発明は以下の効果を奏する。
【００７３】
即ち、本発明によれば、
フィールド酸化膜下の低濃度のｐ型イオン注入処理を行なわないことにより、被保護回路に寄生するダイオードを階段接合型ダイオードにすることができるので、出力部の直列抵抗と付加ダイオードを形成することなく、従来と同様のサージ吸収能力を有する半導体装置が提供される。
【００７４】
また、回路から抵抗とダイオードを除去できるので、半導体装置の集積度を向上させることができる。
【００７５】
また、本発明によれば、
フィールド酸化膜下の低濃度のｐ型イオン注入処理を行わない上、被保護回路に寄生するダイオードのブレークダウン電圧よりも低い電圧でブレークダウンを開始する付加ダイオードを備えているので、高いサージ吸収能力を有する静電保護回路を備えた半導体装置が提供される。
【００７６】
さらに、構成が単純なため、マスクを変更するだけで製造できるので、低コストで上記効果を奏する静電保護回路を備えた半導体装置が提供される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である静電保護回路を具体的に実施した半導体装置の部分断面図である。
【図２】本発明の第１の実施の形態である静電保護回路を含む回路図である。
【図３】図１に示す半導体装置の等価回路図である。
【図４】図１に示す静電保護回路のサージ吸収能力を示すサージ電圧推移表である。
【図５】本発明の第２の実施の形態である静電保護回路を含む回路図である。
【図６】本発明の第２の実施の形態である静電保護回路を具体的に実施した半導体装置の部分断面図である。
【図７】図６に示す半導体装置の等価回路図である。
【図８】ＣＭＯＳ回路を備えた出力回路に接続した従来の静電保護回路とＥＳＤテスタとを示す回路図である。
【図９】図８に示す静電保護回路を具体的に実施した半導体装置のＥーＥ断面図である。
【図１０】図９に示す半導体装置の等価回路図である。
【符号の説明】
１    Ｎ型半導体基板
２，３    ｐウェル
１５，８１，８２，９１    高濃度Ｐ型不純物拡散領域
２０，２６，３０，３５，８４，８８，９７    高濃度Ｎ型不純物拡散領域
２５，８６    低濃度Ｎ型不純物拡散領域
４０，１１１    ダイオード
４５，５０，１１５    寄生ダイオード
７０，１００    出力回路（被保護回路）
７１，１０１    ｎチャネルＭＯＳトランジスタ
７２，１０２    ｐチャネルＭＯＳトランジスタ
７５    第２の実施の形態にかかる静電保護回路を備えた出力回路
１１０    従来の静電保護回路
１１１    ダイオード
１１２    抵抗
１２０    寄生ＮＰＮバイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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