(57)【特許請求の範囲】
【請求項１】
半導体基板の上にゲート絶縁膜及びポリシリコン膜を形成する段階；
前記ポリシリコン膜の上に非晶質のチタンシリサイド膜を形成する段階；
前記非晶質のチタンシリサイド膜にＳｉイオン注入を行う段階；
熱処理工程によって前記非晶質のチタンシリサイド膜を結晶質のチタンシリサイド膜に相変換させる段階；
前記結晶質のチタンシリサイド膜及び前記ポリシリコン膜を順次選択エッチングしてゲート電極パターンを形成する段階；及び
前記ゲート電極パターン形成後にゲート再酸化工程を行う段階を含むことを特徴とするチタンポリサイドゲート電極形成方法。
【請求項２】
前記非晶質のチタンシリサイド膜は、ＴｉＳｉｘスパッタリングターゲット（ｘ＝２．０〜２．２）を用いた物理気相蒸着法で蒸着されることを特徴とする請求項１記載のチタンポリサイドゲート電極形成方法。
【請求項３】
前記Ｓｉイオンは１×１０１５ｉｏｎｓ／ｃｍ２〜５×１０１６ｉｏｎｓ／ｃｍ２のドーズ（ｄｏｓｅ）で注入されることを特徴とする請求項１記載のチタンポリサイドゲート電極形成方法。
【請求項４】
前記ゲート再酸化工程は、７００〜８５０℃の温度で、ドライ酸化方式で行われることを特徴とする請求項１記載のチタンポリサイドゲート電極形成方法。
【請求項５】
半導体基板の上にゲート絶縁膜及びポリシリコン膜を形成する段階；
前記ポリシリコン膜の上に非晶質のチタンシリサイド膜を形成する段階；
熱処理工程によって前記非晶質のチタンシリサイド膜を結晶質のチタンシリサイド膜に相変換させる段階；
前記結晶質のチタンシリサイド膜にＳｉイオン注入を行う段階；
前記結晶質のチタンシリサイド膜及び前記ポリシリコン膜を順次選択エッチングしてゲート電極パターンを形成する段階；及び
前記ゲート電極パターン形成後にゲート再酸化工程を行う段階を含むことを特徴とするチタンポリサイドゲート電極形成方法。
【請求項６】
前記非晶質のチタンシリサイド膜は、ＴｉＳｉｘスパッタリングターゲット（ｘ＝２．０〜２．２）を用いた物理気相蒸着法で蒸着されることを特徴とする請求項５記載のチタンポリサイドゲート電極形成方法。
【請求項７】
前記Ｓｉイオンは１×１０１５ｉｏｎｓ／ｃｍ２〜５×１０１６ｉｏｎｓ／ｃｍ２のドーズ（ｄｏｓｅ）で注入されることを特徴とする請求項５記載のチタンポリサイドゲート電極形成方法。
【請求項８】
前記ゲート再酸化工程は、７００〜８５０℃の温度で、ドライ酸化方式で行われることを特徴とする請求項５記載のチタンポリサイドゲート電極形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体製造方法に関し、特にＭＯＳトランジスタ（ＭＯＳＦＥＴ）のゲート電極形成方法に関する。
【０００２】
【従来の技術】
一般に、ＭＯＳトランジスタのゲート電極はドープしたポリシリコン膜を用いて形成してきた。しかし、半導体素子の高集積化により、ゲート電極を始めとして各種パターンが微細化しており、最近は０．１５μｍ線幅以下まで微細化が進行している。これに伴い、通常のゲート電極材料として用いるドープしたポリシリコンは、高い比抵抗特性のため、遅延時間が長くて高速動作が要求される素子に適用し難いという問題点があった。かかる問題点は、半導体装置が高集積化するにつれて深刻な問題となっている。このため、１ＧＤＲＡＭ以上の半導体素子では、チタンシリサイド膜を用いたチタンポリサイド構造のゲート電極が主に用いられている。
【０００３】
チタンシリサイド膜の形成方法を大別すれば、次の通りである。第一に、ポリシリコン膜の上にＴｉを蒸着し、ポリシリコンとＴｉを熱的に反応させてＴｉＳｉ２膜を形成する方法である。第二に、ＴｉＳｉｘ（ｘ＝１．８〜２．５）スパッタリングターゲットを用いて、ＰＶＤ法でポリシリコンの上に非晶質のＴｉＳｉｘを蒸着後、熱処理によって結晶質のＴｉＳｉ２膜を形成する方法である。図１乃至図５は、従来技術によるチタンポリサイド構造のゲート電極形成工程図である。先に提示したチタンシリサイド膜を形成するための工程のうちで後者に該当する工程を適用している。従来の工程は、まず図１に示すように、半導体基板１０の上にゲート酸化膜１１を成長させた後、その上にドープしたポリシリコン膜１２を蒸着する。
【０００４】
次に、図２に示すように、ＴｉＳｉｘターゲットを用いて、ＰＶＤ法でポリシリコン膜１２の上に非晶質のＴｉＳｉｘ膜１３を蒸着する。続いて、図３に示すように、所定温度で、数秒の間に急速熱処理（ＲＴＰ）を行って、ＴｉＳｉｘ膜１３を結晶質（ｃｒｙｓｔａｌｌｉｎｅ）のＴｉＳｉ２膜に相変化（ｐｈａｓｅ  ｔｒａｎｓｆｏｒｍａｔｉｏｎ）させる。次に、通常のＳＡＣ（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｃｏｎｔａｃｔ）工程等の後続工程のために、マスク窒化膜１４（または酸化膜）を蒸着する。
【０００５】
続いて、図４に示すように、マスク窒化膜１４、ＴｉＳｉ２膜１３ａ、ポリシリコン膜１２及びゲート酸化膜１１を順次選択エッチングしてゲート電極をパターニングする。
【０００６】
次に、図５に示すように、ゲート電極パターニング工程の際に、エッチング損傷（ｄａｍａｇｅ）及び微細なポリシリコンの残留物を除去し、かつゲート酸化膜バーズビーク（ｇａｔｅ  ｏｘｉｄｅ  ｂｉｒｄ’ｓ  ｂｅａｋ）を形成することで、ゲート酸化膜１１の信頼性の向上を図ることができる。この為に通常のゲート再酸化（ｇａｔｅ  ｒｅ−ｏｘｉｄａｔｉｏｎ）工程を行う。
【０００７】
【発明が解決しようとする課題】
この時、ゲート電極側壁に酸化膜１５が成長されるが、図に示すように、ＴｉＳｉ２膜１３ａ側壁部分で過剰酸化（異常酸化現象）が起きるという問題点があった。こうしたＴｉＳｉ２膜１３ａの異常酸化現象は、ゲート電極の抵抗特性を劣化させる要因となるが、ＴｉＳｉｘ膜１３蒸着のためのＴｉＳｉｘスパッタリングターゲットにおいて、Ｔｉに対するＳｉのモル比（Ｓｉ／Ｔｉ）のｘ値によって異常酸化の程度が異なる。すなわち、Ｓｉ／Ｔｉのモル比ｘ値が２．１程度と低ければ、異常酸化現象ははげしく起こり、造成比ｘ値を２．４程度と増加させれば、異常酸化現象はほぼ起きない。すなわち、ＴｉＳｉｘスパッタリングターゲットで化学両論的にＳｉ過剰（ｅｘｃｅｓｓ）状態であれば、ＴｉＳｉ２膜１３ａの酸化速度はポリシリコン膜１２の酸化速度と類似していることになる。
【０００８】
この様に、ＴｉＳｉｘスパッタリングターゲットのＳｉ／Ｔｉモル比ｘ値が高ければゲート再酸化工程には有利であるが、ｘ値が高いほどパティクル（ｐａｒｔｉｃｌｅ）発生が大きく増加するので、現実的に２．４以上のＳｉ造成比を持つターゲットを使用するのには制約がある。
【０００９】
図６はＴｉＳｉｘ膜蒸着時にスパッタリングターゲット（ＴｉＳｉｘ）のＳｉ／Ｔｉモル比ｘによるパティクル発生頻度を示すグラフである。ＴｉＳｉｘスパッタリングターゲットは一般にＳｉ／Ｔｉのモル比ｘが１．８〜２．５の造成を持つ。図において、余分のＳｉによりスパッタリングターゲットのＳｉ／Ｔｉのモル比ｘが増加すればパティクル数も増加する（直線Ａ）。一方、スパッタリングターゲットのＳｉ／Ｔｉのモル比ｘが少なすぎるとＳｉ不足状態になってターゲットに気孔（ｐｏｒｅ）が生成し、その気孔によりパティクルが発生する（直線Ｂ）。前記影響を全て考えて実際に発生されるパティクルの総数を曲線Ｃに示す。よって、Ｓｉ／Ｔｉのモル比ｘが約２．０５〜２．１０のスパッタリングターゲットを用いると、最少のパティクルが発生することが分かる。
【００１０】
このため、従来技術では、ポリサイドゲート電極形成時にパティクル発生問題と異常酸化現象を同時に解決することはほぼ不可能であった。
【００１１】
従って、本発明の目的は、一連のチタンポリサイドゲート電極形成工程のうち、チタンシリサイド膜蒸着後、ゲート再酸化工程前にチタンシリサイド膜の側壁または全体にＳｉイオンを注入する工程を追加することにより、チタンシリサイド膜がＳｉ余分状態を維持する状態で、ゲート再酸化工程を行って、チタンシリサイド膜の異常酸化現象を抑制することにある。本発明の他の目的は、チタンシリサイド膜のＳｉ／Ｔｉのモル比を下げて蒸着することで、パティクル発生を最小化することにある。
【００１２】
【課題を解決するための手段】
上記問題点を解決するために、本発明のチタンポリサイドゲート電極形成方法は、半導体基板の上にゲート絶縁膜及びポリシリコン膜を形成する段階；前記ポリシリコン膜の上に非晶質のチタンシリサイド膜を形成する段階；熱処理工程によって前記非晶質のチタンシリサイド膜を結晶質のチタンシリサイド膜に相変換させる段階；前記結晶質のチタンシリサイド膜にＳｉイオン注入を行う段階；前記結晶質のチタンシリサイド膜及び前記ポリシリコン膜を順次選択エッチングしてゲート電極パターンを形成する段階；及び前記ゲート電極パターン形成後にゲート再酸化工程を行う段階を含むことを特徴とする。
【００１３】
また、本発明のチタンポリサイドゲート電極形成方法は、半導体基板の上にゲート絶縁膜及びポリシリコン膜を形成する段階；前記ポリシリコン膜の上に非晶質のチタンシリサイド膜を形成する段階；熱処理工程によって前記非晶質のチタンシリサイド膜を結晶質のチタンシリサイド膜に相変換させる段階；前記結晶質のチタンシリサイド膜にＳｉイオン注入を行う段階；前記結晶質のチタンシリサイド膜及び前記ポリシリコン膜を順次選択エッチングしてゲート電極パターンを形成する段階；及び前記ゲート電極パターン形成後にゲート再酸化工程を行う段階を含むことを特徴とする。
【００１４】
【発明の実施の形態】
以下、添付図面に基づき、本発明の好適実施例を詳細に説明する。図７乃至図１２は、本発明の一実施例によるチタンポリサイドゲート電極形成工程図である。
【００１５】
図７乃至図１２を参照して、本実施例による工程は次の通り行われる。まず、図７に示すように、シリコン基板３０の上にゲート酸化膜３１を成長させた後、ＬＰＣＶＤ法でドープしたポリシリコン膜３２を蒸着する。
【００１６】
次に、図８に示すように、ＴｉＳｉｘターゲットを用いてＰＶＤ法で非晶質相（ａｍｏｒｐｈｏｕｓ  ｐｈａｓｅ）のＴｉＳｉｘ膜３３を５００〜１０００Å厚さで蒸着する。このとき、Ｓｉ／Ｔｉのモル比ｘが２．０〜２．２のＴｉＳｉｘターゲットを用いてパティクル発生を最小化する。
【００１７】
続いて、図９に示すように、ＴｉＳｉｘ膜３３にＳｉイオン注入を行う。このとき、１×１０１５ｉｏｎｓ／ｃｍ２〜５×１０１６ｉｏｎｓ／ｃｍ２のＳｉドーズでイオン注入を行い、注入されたＳｉによりＴｉＳｉｘ膜３３でＳｉ／Ｔｉのモル比が増加することになる。
【００１８】
続いて、図１０に示すように、７００〜９５０℃温度で、１０〜３０秒の間に急速熱処理（ＲＴＰ）工程を行って、非晶質のＴｉＳｉｘ膜３３を結晶質のＴｉＳｉ２膜３３ａに相変換させる。続いて、通常の後続工程（自己整列コンタクト形成等）のために、全体構造上部にマスク酸化膜３４（または窒化膜）を蒸着する。
【００１９】
続いて、図１１に示すように、マスク酸化膜３４、ＴｉＳｉ２膜３３ａ、ポリシリコン膜３２及びゲート酸化膜３１を順次選択エッチングしてゲート電極をパターニングする。
【００２０】
最後に、図１２に示すように、ゲート再酸化工程を行う。このとき、ＴｉＳｉ２膜３３ａは先のＳｉイオン注入により余分のＳｉが存在する状態であるので、ＴｉＳｉ２膜３３ａの異常酸化現象は発生しなくなる。その理由は、ＴｉＳｉ２膜３３ａで酸化の起きる時、Ｔｉよりは余分に残っているＳｉが酸化されるので、ＴｉＳｉ２膜３３ａの酸化速度がポリシリコン膜３２の酸化速度と類似していることになるためである。ゲート再酸化工程は、７００〜８５０℃温度で、ドライ酸化方式で行って、２０〜５０Å厚さの均一な酸化膜３５が形成されるようにする。
【００２１】
一方、Ｓｉイオン注入工程は、上記のようにＴｉＳｉｘ膜３３蒸着後に行わず、ＴｉＳｉｘ膜３３の相変化のためのＲＴＰ工程後またはマスク酸化膜３４形成後にイオン注入エネルギーを調節して行われる。
【００２２】
図１３乃至図１５は本発明の他の実施例によるポリサイドゲート電極形成工程図であって、これを参照して本発明の他の実施例による工程を簡略に紹介する。
【００２３】
まず、図１３は、前述した本発明の一実施例で図９に示したＳｉイオン注入工程を除いた図７乃至図１０に示した工程を行って、シリコン基板４０の上にゲート酸化膜４１、ポリシリコン膜４２、結晶質のＴｉＳｉ２膜４３及びマスク酸化膜４４を形成した状態を示している。
【００２４】
次に、図１４に示すように、マスク酸化膜４４、ＴｉＳｉ２膜４３、ポリシリコン膜４２及びゲート酸化膜４１を順次選択エッチングしてゲート電極をパターニングし、Ｓｉ斜めイオン注入を行う。このとき、イオン注入角度を垂直方向から５〜１０゜だけ傾けてゲート電極側壁にＳｉをイオン注入するようにする。
【００２５】
続いて、図１５に示すように、ゲート再酸化工程を行う。このとき、ＴｉＳｉ２膜４３の側壁部分は先のＳｉイオン注入により余分のＳｉが存在する状態であるので、ＴｉＳｉ２膜４３の異常酸化現象は発生せず、これにより、２０〜５０Å厚さの均一な酸化膜４５を形成できる。
【００２６】
【発明の効果】
以上で説明したように、本発明は、チタンシリサイド膜蒸着の際は、Ｓｉ／Ｔｉのモル比を下げてパティクル発生を抑制し、シリサイド膜の側壁または全体にＳｉイオンを注入した状態でゲート再酸化工程を行うことで、ゲート再酸化工程時シリサイド膜の異常酸化現象を防止する効果があり、これにより、半導体素子の信頼度の向上を図ることができる。
【００２７】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【図１】  従来技術によるチタンポリサイド構造のゲート電極形成工程図である。
【図２】  図１の次の工程のゲート電極形成工程図である。
【図３】  図２の次の工程のゲート電極形成工程図である。
【図４】  図３の次の工程のゲート電極形成工程図である。
【図５】  図４の次の工程のゲート電極形成工程図である。
【図６】  ＴｉＳｉｘ膜蒸着時スパッタリングターゲット（ＴｉＳｉｘ）のＳｉ／Ｔｉモル比（ｘ）によるパティクル発生頻度を示すグラフである。
【図７】  本発明の一実施例によるチタンポリサイドゲート電極形成工程図である。
【図８】  図７の次の工程のチタンポリサイドゲート電極形成工程図である。
【図９】  図８の次の工程のチタンポリサイドゲート電極形成工程図である。
【図１０】  図９の次の工程のチタンポリサイドゲート電極形成工程図である。
【図１１】  図１０の次の工程のチタンポリサイドゲート電極形成工程図である。
【図１２】  図１１の次の工程のチタンポリサイドゲート電極形成工程図である。
【図１３】  本発明の他の実施例によるチタンポリサイドゲート電極形成工程図である。
【図１４】  図１３の次の工程のチタンポリサイドゲート電極形成工程図である。
【図１５】  図１４の次の工程のチタンポリサイドゲート電極形成工程図である。
【符号の説明】
４０      シリコン基板
４１      ゲート酸化膜
４２      ポリシリコン膜
４３      結晶質ＴｉＳｉ２膜
４４      マスク酸化膜
４５      酸化膜
【図１】
0003689731.tif 000002
【図２】
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【図３】
0003689731.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0003689731.tif 000012
【図１２】
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【図１３】
0003689731.tif 000014
【図１４】
0003689731.tif 000015
【図１５】
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