(57)【特許請求の範囲】
【請求項１】
上面と下面を有する基板を準備する工程と、
前記基板の上面の少なくとも一部の領域にチタンシリサイド層を形成する第１の工程と、
前記チタンシリサイド層に圧縮歪を生じさせて加熱し、前記チタンシリサイド層を低抵抗化する第２の工程と
を含み、
前記第２の工程が、前記基板の下面に、前記基板よりも熱膨張係数が大きい材料からなる第１の膜を８００℃よりも低い温度で形成する工程と、
前記基板を８００℃以上の温度で熱処理する工程と
を含む半導体装置の製造方法。
【請求項２】
前記チタンシリサイド層が、幅が１μｍ以下の線状部分を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
上面と下面を有する基板を準備する工程と、
前記基板の上面の少なくとも一部の領域にチタンシリサイド層を形成する第１の工程と、
前記チタンシリサイド層に圧縮歪を生じさせて加熱し、前記チタンシリサイド層を低抵抗化する第２の工程と
を含み、
前記第１の工程の前に、さらに、前記基板の下面に前記基板よりも熱膨張係数が小さい材料からなる第２の膜を第１の温度で形成する工程を含み、
前記第１の工程において、前記第１の温度よりも高い第２の温度で前記チタンシリサイド層を形成し、
前記第１の工程の後、前記第２の工程の前に、さらに、前記第２の膜を除去する工程を含む半導体装置の製造方法。
【請求項４】
前記基板が、Ｓｉであり、前記第２の膜が、ＳｉＯ2 である請求項３に記載の半導体装置の製造方法。
【請求項５】
前記基板がＳｉであり、前記第１の膜が、ＴｉＮ、ＡｌＮ、ＺｒＮ、ＨｆＮ、Ｃｏ、Ｔｉ、Ｎｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｆｅ、Ｃｒ、Ｍｏ、Ｗ、Ｐｔ、ＴｉＳｉ2 、ＺｒＳｉ2 、ＨｆＳｉ2 、ＴａＳｉ2 、ＦｅＳｉ2 、ＣｒＳｉ2 、ＭｏＳｉ2 、ＷＳｉ2 、及びＰｔＳｉ2 からなる群より選ばれた少なくとも１つのものにより形成されている請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
少なくとも一部領域にＳｉ表面が露出した基板を準備する工程と、
前記基板の表面上に、Ｓｉとシリサイド反応を起こす金属膜を堆積する工程と、
前記基板の表面及び前記金属膜の少なくとも一方に歪を生じさせつつ加熱し、前記Ｓｉ表面と前記金属膜とを反応させて金属シリサイド層を形成する工程と
を含み、
前記金属シリサイド層を形成する工程の前に、さらに、前記基板の裏面上に、前記金属シリサイド層を形成する工程における加熱温度よりも低い温度で、前記基板よりも熱膨張係数の大きい材料からなる第１の膜を形成する工程を含む半導体装置の製造方法。
【請求項７】
前記Ｓｉ表面が、幅１μｍ以下の線状形状の領域を有する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記基板がＳｉ基板であり、
前記第１の膜が、ＴｉＮ、ＡｌＮ、ＺｒＮ、ＨｆＮ、Ｃｏ、Ｔｉ、Ｎｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｆｅ、Ｃｒ、Ｍｏ、Ｗ、Ｐｔ、ＴｉＳｉ2 、ＺｒＳｉ2 、ＨｆＳｉ2 、ＴａＳｉ2 、ＦｅＳｉ2 、ＣｒＳｉ2 、ＭｏＳｉ2 、ＷＳｉ2 、ＰｔＳｉ2 からなる群よる選ばれた少なくとも１つのものにより形成されている請求項６に記載の半導体装置の製造方法。
【請求項９】
前記金属膜がＴｉ膜であり、
前記金属シリサイド層を形成する工程の後、さらに、前記金属シリサイド層に圧縮歪を生じさせつつ加熱して前記金属シリサイド層を低抵抗化する工程を含む請求項６〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記金属膜がＴｉ膜であり、前記金属シリサイド層を形成する工程の後、さらに、前記金属シリサイド層を形成する工程における加熱温度よりも高い温度で熱処理を行い、前記金属シリサイド層を低抵抗化する工程を含む請求項６または８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、金属シリサイドからなる微細パターンを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
高融点メタルシリサイドは、半導体装置のコンタクト材料、ゲート電極、及び配線等に利用されている。メタルシリサイドの中でもＴｉＳｉ2 は室温における抵抗率が１０〜２０Ωｃｍと低いこと、熱的、化学的に安定であることから半導体装置に多用されている。
【０００３】
ＴｉＳｉ2 には、準安定状態のＣ４９相と安定状態のＣ５４相の２種類の相があり、（１００）あるいは（１１１）面Ｓｉ基板表面、ポリシリコンまたはアモルファスシリコン等の上に形成される。Ｃ４９相は７００℃以下で形成され、Ｃ５４相は７５０℃以上で形成される。準安定状態であるＣ４９相は、安定状態であるＣ５４相と比較すると抵抗率が高く、室温で４０〜６０Ωｃｍである。
【０００４】
以下に、図１（Ａ）〜図１（Ｃ）を参照して、ＭＯＳＦＥＴのソース、ドレイン領域及びゲート電極の表面をサリサイド化する場合を例にとって、従来のＴｉＳｉ2 層の作製方法を説明する。なお、図１は、後に本発明の実施例の説明においても参照する。
【０００５】
図１（Ａ）に示すように、ｐ型シリコン基板１の表面上にゲート絶縁膜を介してアモルファスシリコンからなる２つのゲート電極２が形成されている。それぞれのゲート電極２を挟むように、シリコン基板１の表面に複数の低抵抗領域３が形成されている。各ゲート電極２とそれを挟む２つの低抵抗領域３によりＭＯＳＦＥＴが構成される。
【０００６】
ゲート電極２の側壁から低抵抗領域３表面のゲート電極近傍領域にわたって、絶縁体からなるサイドウォール絶縁体４が形成されている。サイドウォール絶縁体４は、低抵抗領域形成用のイオン注入時のマスクとして使用される。
【０００７】
図１（Ｂ）を参照して、第１回目の熱処理までの工程について説明する。ゲート電極２、低抵抗領域３の露出した表面を含む基板全面にＴｉ膜５を堆積する。次に、温度６９０℃程度で第１回目の熱処理を行い、ＴｉとＳｉを反応させる。これにより、低抵抗領域３とＴｉ膜５との界面、及びゲート電極２とＴｉ膜５との界面にそれぞれＴｉＳｉ2 層６、７が形成される。
【０００８】
図１（Ｃ）を参照して第２回目の熱処理までの工程について説明する。なお、図１（Ｃ）のシリコン基板１裏面のＴｉＮ膜８は、後述する実施例において形成されるものであり、従来例ではＴｉＮ膜８は形成されない。第１回目の熱処理工程後、未反応のＴｉ膜５を除去する。次に、８００℃で熱処理を行い、ＴｉＳｉ2 をＣ４９相からＣ５４相に相転移させ、ＴｉＳｉ2 層６、７を低抵抗化する。
【０００９】
【発明が解決しようとする課題】
従来例による第２回目熱処理工程により、ＴｉＳｉ2 が低抵抗化するが、図１（Ｃ）の低抵抗領域３のパターン幅が１μｍ以下になるとＴｉＳｉ2 層６のシート抵抗が急激に増加する。
【００１０】
図４は、ＴｉＳｉ2 層の線幅に対するＴｉＳｉ2 層のシート抵抗を示す。横軸は線幅を単位μｍで表し、縦軸はシート抵抗を単位Ω／□で表す。シート抵抗を測定した試料は、シリコン基板にＢＦ2 + イオンをイオン注入して８５０℃で１０分間の熱処理を行ったｐ型領域の表面にＴｉＳｉ2 層を形成したものである。図中の記号■は、ＢＦ2 + を加速エネルギ２０ｋｅＶ、ドーズ量５×１０15ｃｍ-2、記号●は、加速エネルギ２０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件でイオン注入してｐ型領域を形成した場合を示す。
【００１１】
ＴｉＳｉ2 層の下地が、ＢＦ2 + のドーズ量２×１０15ｃｍ-2のｐ型領域の場合、ＴｉＳｉ2 層の線幅が２μｍのとき、シート抵抗は約６Ω／□であり、線幅を１μｍとするとシート抵抗はやや上昇し約１１Ω／□となる。さらに、線幅を細くするとシート抵抗は急激に増加し、線幅が０．４μｍのとき約３４Ω／□となる。
【００１２】
ＴｉＳｉ2 層下地のｐ型領域のドーズ量が５×１０15ｃｍ-2の場合には、シート抵抗が全体的に高くなり、線幅に対するシート抵抗の変化は同様の傾向を示す。
【００１３】
半導体装置の高速化を図るためには、配線・電極の抵抗を下げる必要がある。特に、集積度が向上し、微細化が進んだ集積回路では、配線・電極はますます細くなる傾向にある。このため、特に線幅が１μｍ以下の配線・電極のシート抵抗を下げることが必要となる。
【００１４】
本発明の目的は、パターン幅の狭い金属シリサイド層のシート抵抗を下げることが可能な金属シリサイド層の作製技術を提供することである。
【００１５】
【課題を解決するための手段】
本発明の一観点によると、上面と下面を有する基板を準備する工程と、前記基板の上面の少なくとも一部の領域にチタンシリサイド層を形成する第１の工程と、前記チタンシリサイド層に圧縮歪を生じさせて加熱し、前記チタンシリサイド層を低抵抗化する第２の工程とを含み、前記第２の工程が、前記基板の下面に、前記基板よりも熱膨張係数が大きい材料からなる第１の膜を８００℃よりも低い温度で形成する工程と、前記基板を８００℃以上の温度で熱処理する工程とを含む半導体装置の製造方法
【００１６】
チタンシリサイドのＣ５４相はＣ４９相よりも密度が高い。従って、チタンシリサイド層に圧縮歪を加えて熱処理することにより、Ｃ４９相からＣ５４相への相転移が促進されると考えられる。Ｃ５４相は、Ｃ４９相よりも抵抗率が低いため、低抵抗化を図ることができる。
【００１７】
本発明の他の観点によると、前記チタンシリサイド層が、幅１μｍ以下の線状部分を含む半導体装置の製造方法が提供される。
通常、チタンシリサイド層が線幅１μｍ以下の線状パターンである場合に、シート抵抗が高くなる傾向にある。このため、チタンシリサイド層に圧縮歪を加えて熱処理する方法は、チタンシリサイド層が線幅１μｍ以下の線状部分を含むときに効果が高い。
【００１９】
基板の下面に、基板よりも熱膨張係数の大きい材料からなる膜を形成して加熱すると、基板がその下面を外側にするように反る。このため、基板の上面に形成されたチタンシリサイド層に圧縮歪を加えることができる。８００℃以上の温度で熱処理すると、チタンシリサイドをＣ４９相からＣ５４相に効率的に相転移させることができる。
【００２０】
本発明の他の観点によると、前記第１の工程の前に、さらに、前記基板の下面に前記基板よりも熱膨張係数が小さい材料からなる第２の膜を第１の温度で形成する工程を含み、前記第１の工程において、前記第１の温度よりも高い第２の温度で前記チタンシリサイド層を形成し、前記第１の工程の後、前記第２の工程の前に、さらに、前記第２の膜を除去する工程を含む半導体装置の製造方法が提供される。
【００２１】
基板の下面に、基板よりも熱膨張係数の小さい材料からなる膜を形成して加熱すると、基板がその上面を外側にするように反る。この状態で基板上面にチタンシリサイド層を形成し、基板裏面の膜を除去して基板の反りを復元することにより、チタンシリサイド層に圧縮歪を加えることができる。
【００２２】
本発明の他の観点によると、少なくとも一部領域にＳｉ表面が露出した基板を準備する工程と、前記基板の表面上に、Ｓｉとシリサイド反応を起こす金属膜を堆積する工程と、前記基板の表面及び前記金属膜の少なくとも一方に歪を生じさせつつ加熱し、前記Ｓｉ表面と前記金属膜とを反応させて金属シリサイド層を形成する工程とを含み、前記金属シリサイド層を形成する工程の前に、さらに、前記基板の裏面上に、前記金属シリサイド層を形成する工程における加熱温度よりも低い温度で、前記基板よりも熱膨張係数の大きい材料からなる第１の膜を形成する工程を含む半導体装置の製造方法が提供される。
【００２３】
基板の表面及び金属膜の少なくとも一方に歪を生じさせて加熱すると、シリサイド反応を起こしやすくなる。このため、歪を生じさせない場合に比べて厚い金属シリサイド層を形成し易くなる。
【００２５】
第１の膜を形成した後シリサイド反応時に、第１の膜形成時の温度よりも高温で熱処理するため、基板がその裏面側を外側にするように反る。このため、基板表面の金属膜に圧縮応力が印加され、圧縮歪が生ずる。
【００２６】
【発明の実施の形態】
ＴｉＳｉ2 層のパターンが細くなった場合に熱処理を行っても低抵抗化しない原因を探索するために、線幅が０．５μｍと２．０μｍのＴｉＳｉ2 パターンを透過型電子顕微鏡（ＴＥＭ）により観察した。
【００２７】
その結果、線幅が狭くなるとＴｉＳｉ2 パターンのうち約半分の領域がＣ４９相のままであり、Ｃ５４相に相転移していないことがわかった。このため、線幅が狭くなるとＴｉＳｉ2 パターンのシート抵抗が上昇するものと考えられる。
【００２８】
また、基板全面に形成されたＣ４９相のＴｉＳｉ2 膜と線幅０．５μｍのＣ４９相のＴｉＳｉ2 パターンの格子定数をＸ線回折により測定したところ、基板全面に形成したＴｉＳｉ2 膜は０．００７９程度の圧縮歪を受けている一方、０．５μｍ線幅のＴｉＳｉ2 パターンはほとんど圧縮歪を受けていないことがわかった。
【００２９】
Ｃ４９相からＣ５４相へ相転移するときに、ＴｉＳｉ2 の体積は約５％小さくなる。このため、圧縮歪を受けているとＣ４９相からＣ５４相への相転移が促進されるものと考えられる。このことから、線幅が細いＴｉＳｉ2 パターンに圧縮歪を与えて熱処理を行うことにより、Ｃ５４相への相転移が促進され、低抵抗化が図られると考えられる。
【００３０】
以下、図１を参照して、第１の実施例について、ｎチャネルＭＯＳＦＥＴの低抵抗領域の表面、及びゲート電極の上面をサリサイド化する場合を例にとって説明する。
【００３１】
図１（Ａ）を参照してＭＯＳＦＥＴ形成までの工程について説明する。図１は、２つのＭＯＳＦＥＴのそれぞれの１つの電流端子が相互に接続されている構成を示している。
【００３２】
ｐ型シリコン基板１の表面を熱酸化してゲート絶縁膜を形成し、このゲート絶縁膜上にＣＶＤにより厚さ２００ｎｍのアモルファスシリコン膜を堆積する。このアモルファスシリコン膜にＰを加速エネルギ２０ｋｅＶ、ドーズ量４×１０15ｃｍ-2の条件でイオン注入し、パターニングしてゲート電極２を形成する。ＬＤＤ構造形成のため、ゲート電極２をマスクとしてＡｓを加速エネルギ１０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でイオン注入する。
【００３３】
次に、原料ガスとしてＳｉＨ2 Ｃｌ2 とＮ2 Ｏを使用し、基板温度８００℃でＣＶＤにより厚さ１５０ｎｍのＳｉＯ2 膜を形成し、続いてリアクティブイオンエッチング（ＲＩＥ）により、このＳｉＯ2 膜を異方性エッチングしてサイドウォール絶縁体４を形成する。
【００３４】
ゲート電極２とサイドウォール絶縁体４をマスクとして低抵抗領域形成用のイオン注入を行う。例えば、Ａｓを加速エネルギ３０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件でイオン注入する。窒素雰囲気中で温度８００℃として１０分間の熱処理を行い、イオン注入された不純物を活性化して低抵抗領域３を形成する。低抵抗領域３はソースあるいはドレイン領域となる。熱処理後、低抵抗領域３表面の酸化膜を除去する。
【００３５】
図１（Ｂ）を参照して、第１回目の熱処理までの工程について説明する。
低抵抗領域３及びゲート電極２の露出した表面を含む基板全面にＴｉ膜５を堆積する。温度６９０℃で９０秒間、第１回目の熱処理を行う。熱処理は、例えば赤外線ランプを用いたラピッドサーマルアニールにより行う。なお、好ましくは熱処理の温度を６５０〜７５０℃、より好ましくは６５０〜７００℃とし、熱処理時間を３０〜９０秒とする。
【００３６】
第１回目の熱処理により、低抵抗領域３とＴｉ膜５との界面にＴｉＳｉ2 層６が形成され、ゲート電極２とＴｉ膜５との界面にＴｉＳｉ2 層７が形成される。ＴｉＳｉ2 層６、７は、Ｃ４９相である。
【００３７】
図１（Ｃ）を参照して、シリコン基板１の裏面にＴｉＮ膜を形成するまでの工程について説明する。
第１回目の熱処理で未反応のＴｉ膜５をＮＨ4 ＯＨとＨ2 Ｏ2 とＨ2 Ｏを１：１：２に混合したエッチング液を使用し、温度７０℃で９０秒間エッチングして除去する。
【００３８】
次に、シリコン基板１の裏面にＡｒとＮ2 の混合雰囲気中でＴｉターゲットを用いた反応性スパッタにより、基板温度が室温の条件で厚さ１００μｍのＴｉＮ膜８を堆積する。ＴｉＮ膜８の堆積は、後の第２回目の熱処理の温度よりも低い温度で行う必要がある。
【００３９】
図１（Ｄ）を参照して、第２回目の熱処理工程について説明する。
シリコン基板１の裏面にＴｉＮ膜８を堆積後、窒素雰囲気中で温度約８００℃で３０秒間の熱処理を行う。熱処理は、例えばラピッドサーマルアニールにより行う。なお、好ましくは熱処理の温度を８００〜９００℃、より好ましくは８００〜８５０℃とする。ＴｉＮは、Ｓｉよりも熱膨張係数が大きいため、８００℃に加熱するとＴｉＮ膜８側の面が外側になるように基板が反る。このため、基板１の表側に形成されたＴｉＳｉ2 層６、７には、圧縮応力が加えられ、圧縮歪が生ずる。
【００４０】
このように、ＴｉＳｉ2 層に圧縮歪を生じさせて８００℃程度に加熱することにより、ＴｉＳｉ2 層６、７を効率的にＣ５４相に相転移させることができる。第２回目の熱処理工程後、シリコン基板１を背面研磨することにより、ＴｉＮ膜８を除去する。ＴｉＮ膜８を除去すると、基板は元の平坦な状態に復元する。なお、背面研磨の代わりにケミカルエッチングによりＴｉＮ膜８を除去してもよい。
【００４１】
上記第１の実施例では、基板の裏面に形成する膜としてＴｉＮを使用する場合について説明したが、Ｓｉよりも熱膨張係数が大きいものであればその他の材料を用いてもよい。例えば、ＡｌＮ、ＺｒＮ、ＨｆＮ等を用いてもよい。また、Ｓｉ以外の基板を用いてもよい。この場合には、図１（Ｃ）の工程で基板裏面に形成する膜は、基板よりも大きな熱膨張係数を有する材料とする必要がある。
【００４２】
次に、第２の実施例について、第１の実施例と同様にＭＯＳＦＥＴの低抵抗領域の表面、及びゲート電極の上面をサリサイド化する場合を例にとって説明する。
【００４３】
図１（Ａ）に示すように、ＭＯＳＦＥＴが形成された基板を準備する。ＭＯＳＦＥＴは、第１の実施例と同様の方法で作製される。
図２（Ａ）に示すように、低抵抗領域３及びゲート電極２の露出した表面を含む基板全面にＴｉ膜５を堆積する。シリコン基板１の裏面に反応ガスとしてＳｉＨ4 とＯ2 を使用し、ＥＣＲ（電子サイクロトロン共鳴）を用いたプラズマＣＶＤにより、基板温度約３００℃で厚さ１００μｍのＳｉＯ2 膜１１を堆積する。なお、約１００分程度で厚さ１００μｍの膜を堆積することができる。ＳｉＯ2 膜の堆積は、後の第１回目の熱処理の温度よりも低い温度で行う必要がある。
【００４４】
図２（Ｂ）を参照して、第１回目の熱処理工程について説明する。
基板を６９０℃として９０秒間、第１回目の熱処理を行う。熱処理は、例えば、ラピッドサーマルアニールにより行う。なお、好ましくは熱処理の温度を６５０〜７５０℃、より好ましくは６５０〜７００℃とし、熱処理時間を３０〜９０秒とする。ＳｉＯ2 の熱膨張係数は、Ｓｉのそれよりも小さいため、６９０℃に加熱するとＳｉＯ2 膜１１側の面が内側になるように基板が反る。この状態で、低抵抗領域３とＴｉ膜５との界面にＴｉＳｉ2 層６が形成され、ゲート電極２とＴｉ膜５との界面にＴｉＳｉ2 層７が形成される。
【００４５】
図２（Ｃ）を参照して、第２回目の熱処理までの工程について説明する。
第１回目の熱処理工程後、基板を室温まで冷却し、背面研磨によりＳｉＯ2 膜１１を除去する。未反応のＴｉ膜５をＮＨ4 ＯＨとＨ2 Ｏ2 とＨ2 Ｏを１：１：２に混合したエッチング液を使用し、温度７０℃で９０秒間エッチングして除去する。ＳｉＯ2 膜１１を除去すると基板の反りは復元するため、ＴｉＳｉ2 層６、７に圧縮歪が加えられる。この状態で基板を８００℃程度に加熱して３０秒間、第２回目の熱処理を行う。なお、好ましくは熱処理の温度を８００〜９００℃、より好ましくは８００〜８５０℃とする。このようにして、第１の実施例と同様にＴｉＳｉ2 層６、７に圧縮歪を加えた状態で熱処理を行うことができる。
【００４６】
上記第２の実施例では、Ｓｉ基板を使用した場合について説明したがＳｉ以外の基板を使用してもよい。この場合、図２（Ａ）の工程で基板の裏面に堆積する膜は、基板よりも熱膨張係数が小さい材料とする必要がある。
【００４７】
また、図２（Ｃ）に示す第２回目の熱処理工程の前に、上記第１の実施例で説明したように、基板の裏面にＴｉＮ膜を形成してもよい。第２回目の熱処理工程の前にＴｉＮ膜を形成することにより、さらに大きな圧縮歪を加えることができる。
【００４８】
また、上記第２の実施例では、第１回目の熱処理の温度を６５０〜７００℃とし、Ｃ４９相のＴｉＳｉ2 層を形成する場合について説明したが、７００℃以上の温度としてもよい。７００℃以上で熱処理することにより、第１回目の熱処理において、ＴｉＳｉ2 層の一部を密度の高いＣ５４相とすることができる。従って、第２回目の熱処理時に加わる圧縮歪がより大きくなることが期待される。
【００４９】
次に、図３を参照して上記第１の実施例によりＴｉＳｉ2 層を形成した場合のＴｉＳｉ2 層のシート抵抗を、従来例により形成した場合と比較して説明する。図３は、第１回目及び第２回目の熱処理後のＴｉＳｉ2 層のシート抵抗を示す。横軸は時間軸で、熱処理前、第１回目及び第２回目の熱処理後の状態を表し、縦軸は、シート抵抗を単位Ω／□で表す。なお、図１では、ＭＯＳＦＥＴのソース／ドレイン領域、及びゲート電極の上面に微細なＴｉＳｉ2 パターンを形成する場合を示したが、図３は、表面にＡｓを加速エネルギ３０ｋｅＶ、ドーズ量２×１０14ｃｍ-2の条件でイオン注入を行い、１０００℃で１０秒間の活性化アニールを行ってｎ型領域が形成されたシリコン基板の全面に形成したＴｉＳｉ2 層のシート抵抗を示す。
【００５０】
シート抵抗の測定は、第２回目の熱処理工程における基板の反りの程度が異なる３種類の試料及び反りが無い試料について行った。ここで、反りの程度は、反っている基板の外側の面が、その縁上の一点で平面に接するように配置したとき、平面に接している点の基板中心に関する対称点の平面からの高さＨで表すこととした。なお、使用した基板は、４インチ径のものである。図中の記号□、■、○、●は、それぞれ反りの程度Ｈが０ｍｍ、１ｍｍ、２ｍｍ、３ｍｍのときのシート抵抗を示す。
【００５１】
基板の反りの程度Ｈの大きさは、第１の実施例においては、図１（Ｃ）に示すＴｉＮ膜８のスパッタ時の基板温度等の成膜条件、あるいは膜厚等を変えることにより制御することができる。また、第２の実施例においては、図２（Ｂ）に示すＳｉＯ2 膜１１のＣＶＤの成膜条件、あるいは膜厚等を変えればよい。
【００５２】
Ｔｉ層のシート抵抗は、約４０Ω／□であり、第１回目の熱処理を行いシリサイド化することにより、シート抵抗は急激に減少する。第１回目の熱処理後のシート抵抗は、８〜１０Ω／□である。第１回目の熱処理までは各試料の作製条件に差はないため、試料毎のシート抵抗の差は、作製条件のバラツキによるものと考えられる。
【００５３】
第２回目の熱処理を行うと、シート抵抗はさらに低下する。反りが無い場合及び反りの程度Ｈが１ｍｍの場合には、シート抵抗の低下分は約３．９Ω／□であるのに対し、反りの程度Ｈが２ｍｍの場合には約４．３Ω／□である。このように、反りの程度Ｈが２ｍｍになるように基板を反らせ、ＴｉＳｉ2 層に圧縮歪を加えて熱処理を行うことにより、ＴｉＳｉ2 層のシート抵抗をより低下させることができる。
【００５４】
反りの程度Ｈが３ｍｍのときは、第２回目の熱処理によるシート抵抗の低下分は約２．６Ω／□であり、反りが無い場合よりも却って悪くなっている。これは、歪が大きくなりすぎてＴｉＳｉ2 層内に欠陥が発生するためと考えられる。
【００５５】
図３では、基板全面にＴｉＳｉ2 層を形成した場合を示したが、ＴｉＳｉ2 の微細パターンである場合にも、基板の反りによる圧縮歪の効果は同様と考えられるため、ＴｉＳｉ2 微細パターンに対してもシート抵抗の低減が図られると考えられる。
【００５６】
次に、図５〜図７を参照して、本発明の第３の実施例について説明する。
シリサイド化を行った後、熱処理を行う前に、ＴｉＳｉ2 パターンをＴＥＭで観察したところ、線幅の狭い領域でＴｉＳｉ2 膜厚が薄いことがわかった。これは、線幅の狭い領域でシリサイド反応が遅くなっているためと考えられる。
【００５７】
ＴｉとＳｉとの反応では、主にＳｉが拡散種となるが、ＴｉもＳｉ中に拡散する。Ｔｉ層及びＳｉ層の少なくとも一方に応力を加えてエネルギ的に不安定にすることにより、相互拡散が促進されると考えられる。第３の実施例では、シリサイド反応中にＴｉ層及びＳｉ層に応力を加えて歪を生じさせ、シリサイド化を行う。
【００５８】
第１の実施例では、ｎチャネルＭＯＳトランジスタの形成を例に説明したが、第３の実施例では、ｐチャネルＭＯＳトランジスタの形成を例に説明する。
図５（Ａ）に示すように、ｎ型シリコン基板１の表面にＭＯＳトランジスタを形成する。形成方法は、図１（Ａ）に示す第１の実施例と同様である。ただし、ＭＯＳトランジスタの導電型が異なるため、Ａｓの代わりにＢＦ2 + イオンをドープする。例えば、ＬＤＤ構造形成のために、ＢＦ2 + イオンを、加速エネルギ１０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でイオン注入する。ソース／ドレイン領域形成のためには、ＢＦ2 + イオンを、加速エネルギ２０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件でイオン注入する。不純物活性化のためのアニールを１０００℃で１０秒間行う。
【００５９】
図５（Ｂ）を参照して、第１回目の熱処理までの工程について説明する。
低抵抗領域３及びゲート電極２の露出した表面を含む基板全面にＴｉ膜５を堆積し、基板１の裏面にＴｉ膜９を堆積する。Ｔｉ膜９の膜厚がＴｉ膜５の膜厚よりも十分厚くなるようにする。例えば、Ｔｉ膜５の膜厚を４０ｎｍ、Ｔｉ膜９の膜厚を２００ｎｍとする。温度７２５℃で３０秒間、第１回目の熱処理を行う。熱処理は、例えば赤外線ランプを用いたラピッドサーマルアニールにより行う。なお、好ましくは熱処理の温度を６５０〜７５０℃、より好ましくは６５０〜７００℃とし、熱処理時間を３０〜９０秒とする。
【００６０】
Ｔｉの熱膨張係数がＳｉの熱膨張係数よりも大きいため、裏面のＴｉ膜９が表面のＴｉ膜５よりも十分厚い場合、基板加熱によって基板１が裏面を外側にするように反る。基板１の反りにより、Ｔｉ膜５及び基板１の表面層に圧縮応力が加わり、圧縮歪が生ずる。
【００６１】
第１回目の熱処理により、低抵抗領域３とＴｉ膜５との界面にＴｉＳｉ2 層６が形成され、ゲート電極２とＴｉ膜５との界面にＴｉＳｉ2 層７が形成される。また、基板１の裏面には、ＴｉＳｉ2 層１０が形成される。ＴｉＳｉ2 層６、７及び１０は、Ｃ４９相である。
【００６２】
図５（Ｃ）を参照して、第２回目の熱処理までの工程について説明する。
第１回目の熱処理で未反応のＴｉ膜５をＨ2 ＳＯ4 とＨ2 Ｏ2 とを３：１に混合したエッチング液を使用し、温度７０℃で２０分間エッチングして除去する。Ｔｉ膜９はＴｉ膜５よりも厚いため、その一部は除去されないで残る。
【００６３】
アルゴン雰囲気中で温度約８００℃で３０秒間の熱処理を行う。熱処理は、例えばラピッドサーマルアニールにより行う。なお、好ましくは熱処理の温度を８００〜９００℃、より好ましくは８００〜８５０℃とする。裏面のＴｉ膜９及びＴｉＳｉ2 膜１０は、Ｓｉよりも熱膨張係数が大きいため、８００℃に加熱するとＴｉ膜９側の面が外側になるように基板が反る。このときの熱処理温度は図５（Ｂ）に示したシリサイド化時の熱処理温度よりも高い。また、表面と裏面のＴｉ膜のエッチング厚さが等しいとすると、表面のＴｉ膜５もしくはＴｉＳｉ2 層７の厚さに対する裏面のＴｉ膜９及びＴｉＳｉ2 膜１０の合計の厚さの比が、シリサイド化時のそれよりも大きくなっているため、シリサイド化時よりも基板の反り量が大きくなると考えられる。このため、基板１の表側に形成されたＴｉＳｉ2 層６、７に圧縮応力が加えられ、圧縮歪が生ずる。
【００６４】
このように、ＴｉＳｉ2 層に圧縮応力を加えて圧縮歪を生じさせ、８００℃程度に加熱することにより、ＴｉＳｉ2 層６、７を効率的にＣ５４相に相転移させることができる。
【００６５】
第２回目の熱処理工程後、シリコン基板１を背面研磨することにより、Ｔｉ膜９とＴｉＳｉ2 層１０とを除去する。Ｔｉ膜９とＴｉＳｉ2 層１０とを除去すると、基板は元の平坦な状態に復元する。なお、背面研磨の代わりにケミカルエッチングにより除去してもよい。
【００６６】
上記第３の実施例では、基板の裏面に形成する膜としてＴｉ及びＴｉＳｉ2 を使用する場合について説明したが、Ｓｉよりも熱膨張係数が大きいものであればその他の材料を用いてもよい。例えば、ＴｉＮ、ＡｌＮ、ＺｒＮ、ＨｆＮ、Ｃｏ、Ｎｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｆｅ、Ｃｒ、Ｍｏ、Ｗ、Ｐｔ、ＮｉＳｉ2 、ＺｒＳｉ2 、ＨｆＳｉ2 、ＴａＳｉ2 、ＦｅＳｉ2 、ＣｒＳｉ2 、ＭｏＳｉ2 、ＷＳｉ2 、ＰｔＳｉ2 等を用いてもよい。また、Ｓｉ以外の基板を用いてもよい。この場合には、図５（Ｃ）の工程で基板裏面に形成する膜は、基板よりも大きな熱膨張係数を有する材料とする。
【００６７】
図６は、第１回目の熱処理工程後のＴｉＳｉ2 層のシート抵抗とＴｉＳｉ2 層の線幅との関係を示す。横軸はＴｉＳｉ2 層の線幅を単位μｍで表し、縦軸はシート抵抗を単位Ω／□で表す。図中の記号●は、第３の実施例の方法で形成したＴｉＳｉ2 層、記号○は、基板の裏面にＴｉ層を形成しない従来方法で形成したＴｉＳｉ2 層のシート抵抗を示す。
【００６８】
線幅が少なくとも０．２５〜１μｍの範囲で、第３の実施例の場合のシート抵抗が、従来例の場合のシート抵抗よりも約２Ω／□程度小さい。これは、Ｔｉ層及びＳｉ表面層の歪によりシリサイド化反応が速く進み、厚いＴｉＳｉ2 層が形成されているためと考えられる。
【００６９】
図７は、第２回目の熱処理工程後のＴｉＳｉ2 層のシート抵抗とＴｉＳｉ2 層の線幅との関係を示す。横軸、縦軸、及び図中の記号は、図６の場合と同様である。
【００７０】
線幅が少なくとも０．２５〜１μｍの範囲で、第３の実施例の場合のシート抵抗が、従来例の場合のシート抵抗よりも低い。特に、線幅が０．４μｍ以下になると、シート抵抗低減効果が著しい。例えば、線幅が０．２８μｍのとき、第３の実施例の場合のシート抵抗が従来の場合のシート抵抗よりも、約５．５Ω／□程度小さい。第３の実施例の場合には、従来例に比べて厚いＴｉＳｉ2 層が形成されている上に、ＴｉＳｉ2 層に圧縮歪を生じさせて熱処理を行うため、高抵抗のＣ４９相から低抵抗のＣ５４相への相転移が促進されるためと考えられる。
【００７１】
第３の実施例では、Ｔｉ層及びＳｉ表面層に圧縮歪を生じさせてシリサイド反応を起こさせる場合を説明したが、圧縮歪に限らず伸張歪を生じさせてもエネルギ的に不安定になり、ＴｉとＳｉの相互拡散が促進されシリサイド反応が促進されると考えられる。また、Ｔｉ以外の他の金属であっても、エネルギ的に不安定な状態で拡散が促進されると考えられるため、第３の実施例は、Ｔｉ以外のシリサイド反応を起こす金属を用いて金属シリサイド層を形成する場合にも適用できるであろう。
【００７２】
また、第３の実施例では、シリサイド化時に歪を生じさせ、かつ相転移時に圧縮歪を生じさせた場合を説明したが、シリサイド化時に歪を生じさせることにより、より厚いシリサイド層を得ることができるため、シリサイド化時にのみ歪を生じさせてもシート抵抗低減効果があるであろう。
【００７３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７４】
【発明の効果】
以上説明したように、本発明によれば、ＴｉＳｉ2 の微細パターンのシート抵抗を低減することができる。また、Ｔｉ以外の金属シリサイドの抵抗を低減することができる。これにより、半導体装置の高速化、信頼性向上を図ることが可能になる。
【図面の簡単な説明】
【図１】第１の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図２】第２の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図３】第１の実施例による方法で作製したＴｉＳｉ2 層のシート抵抗を示すグラフである。
【図４】従来例による方法で作製したＴｉＳｉ2 パターンのシート抵抗を示すグラフである。
【図５】第３の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図６】第３の実施例による方法で作製した第１回目熱処理後のＴｉＳｉ2 パターンのシート抵抗を示すグラフである。
【図７】第３の実施例による方法で作製した第２回目熱処理後のＴｉＳｉ2 パターンのシート抵抗を示すグラフである。
【符号の説明】
１    シリコン基板
２    ゲート電極
３    低抵抗領域
４    サイドウォール
５    Ｔｉ膜
６、７、１０  ＴｉＳｉ2 層
８    ＴｉＮ膜
９    Ｔｉ層
１１    ＳｉＯ2 膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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