(57)【特許請求の範囲】
【請求項１】
処理ブロックとサーチウィンドウ内の複数の候補ブロックの各々との対応する画素毎に差分を求め、上記差分の絶対値和または二乗値和を計算し、上記絶対値和または二乗値和の最小値から動きベクトルを検出するようにした動きベクトル検出回路において、
サブサンプリングパターンに従って必要とする、上記処理ブロック内の各画素データを１ブロック周期の間、並列に保持する保持手段と、
サブサンプリングパターンに従って必要とする、異なる上記候補ブロックの画素データを１ブロック周期毎に並列に発生する並列化手段と、
上記保持手段からの各画素データが一方の入力として共通に供給されると共に、上記並列化手段からの上記候補ブロックの並列化データの各画素データが他方の入力として供給される複数の減算手段と、
複数の上記減算手段の出力の差分を１ブロック周期毎に積算すると共に、上記差分の絶対値和または二乗値和を求める積算手段と、
各ブロック周期で上記積算手段によって求められた上記差分の絶対値和または二乗値和の中で最小値を検出する検出手段とからなることを特徴とする動きベクトル検出回路。
【請求項２】
請求項１に記載の動きベクトル検出回路において、
フィールド内で動きベクトルを検出する場合にはフィールド内で、フレーム内で動きベクトルを検出する場合にはフレーム内で、、動きベクトル検出に使用する画素データの隣接するもの同士が水平方向および垂直方向において連続しないように、上記サブサンプリングパターンを選定することを特徴とする動きベクトル検出回路。
【請求項３】
処理ブロックとサーチウィンドウ内の複数の候補ブロックの各々との対応する画素毎に差分を求め、上記差分の絶対値和または二乗値和を計算し、上記絶対値和または二乗値和の最小値から動きベクトルを検出するようにした動きベクトル検出回路において、
上記処理ブロック内の各画素データを１ブロック周期の間、並列に保持する保持手段と、
異なる上記候補ブロックの画素データを１ブロック周期毎に並列に発生する並列化手段と、
上記保持手段から第１のフィールドの各画素データが一方の入力として共通に供給されると共に、上記並列化手段からの上記候補ブロックの上記第１のフィールドの並列化データの各画素データが他方の入力として供給される複数の第１の減算手段と、
上記保持手段から第２のフィールドの各画素データが一方の入力として共通に供給されると共に、上記並列化手段からの上記候補ブロックの上記第２のフィールドの並列化データの各画素データが他方の入力として供給される複数の第２の減算手段と、
複数の上記第１の減算手段の出力を１ブロック周期毎に積算すると共に、上記差分の絶対値和または二乗値和を求める第１の積算手段と、
複数の上記第２の減算手段の出力を１ブロック周期毎に積算すると共に、上記差分の絶対値和または二乗値和を求める第２の積算手段と、
各ブロック周期で上記第１の積算手段によって求められた上記差分の絶対値和または二乗値和の中で最小値を検出する第１の検出手段と
各ブロック周期で上記第２の積算手段によって求められた上記差分の絶対値和または二乗値和の中で最小値を検出する第２の検出手段と
上記第１の積算手段と上記第２の積算手段により求められたそれぞれの上記差分の絶対値和または二乗値和を合成し、合成された絶対値和または二乗値和の中で最小値を検出する第３の検出手段からなり、
上記第１の検出手段および上記第２の検出手段によって上記第１のフィールドおよび第２のフィールドの動きベクトルを求めると共に、上記第３の積算手段によってフレームの動きベクトルを求めるようにしたことを特徴とする動きベクトル検出回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、例えば動画像の高能率符号化におけるブロックマッチング法を用いた動きベクトル検出回路に関する。
【０００２】
【従来の技術】
動きベクトルの検出方法の１つとして、ブロックマッチング法が知られている。ブロックマッチング法は、例えばマクロブロックが（１６×１６）画素ごとの評価関数により動きベクトルを求める方法である。一般的に評価関数の演算方法としては、差分絶対値和が用いられる。例えば動画像データの時間方向の冗長度を削減し、データ量の圧縮を行なう高能率符号化方式において動きベクトルの検出が行なわれる。
【０００３】
このブロックマッチング法による動きベクトルの検出方法を図１１に示す。１４５は、処理されるフレームである。処理されるフレーム１４５は（１６×１６）画素の処理マクロブロック１４６に分割され、これらのマクロブロックごとに動きベクトルが検出される。参照フレーム１４１からは、サーチウィンドウ１４２と呼ばれる動きベクトルを探索する範囲の画素データが切り出される。
【０００４】
動きベクトルの評価関数の演算方法としては、サーチウィンドウ内の処理マクロブロックと、処理マクロブロックと同一位置或いはシフトされた位置の候補マクロブロックとの差分絶対値和が一般的に用いられる。即ち、マクロブロック間で対応する位置の画素値の差分が求められ、この差分の絶対値が１マクロブロック分累算したものが差分絶対値和である。差分絶対値の代わりに、差分の二乗値和を累算したものを評価関数として用いてもよい。
【０００５】
図１１において、点線で示す候補マクロブロック１４３は処理マクロブロック１４６と対応する位置のものである。実線で示す候補マクロブロック１４４は、評価関数の値が最小となるものである。この候補マクロブロック１４４の位置に応じた動きベクトルが求められる。図１１に示される動きベクトルの例は、右方向及び下方向が正である座標で（−２，４）と表される。
【０００６】
次に、ブロックマッチング法の演算量を削減するため、サブサンプリングパターンを利用する方法がある。マクロブロックが（１６×１６）画素の大きさの場合の１／２サブサンプリングパターンの例を図１２に示す。また、マクロブロックが（４×４）画素の大きさの場合の１／２サブサンプリングパターンの例を図１３に示す。
【０００７】
白丸及び黒丸は、第１フィールド（＃１）の画素を示し、白い四角及び黒い四角は、第２フィールド（＃２）の画素を示す。差分絶対値和を計算する際は、白丸及び白い四角の画素のみ差分絶対値和を計算する。これらの１／２サブサンプリングパターンの評価関数を利用すれば、画素数が半分になるのと対応して演算量を１／２に削減することができる。
【０００８】
マクロブロックが（４×４）画素の大きさの場合の従来の動きベクトルの検出方法を図１４を参照して説明する。上述と同様に、処理されるフレームは（４×４）画素の処理マクロブロック１５２に分割され、動きベクトルが検出される。参照されるフレーム内の点線で示す候補マクロブロック１５１が処理マクロブロック１５２と対応する位置のものである。
【０００９】
そして、複数の候補マクロブロック中の太線で示す候補マクロブロック１５３に関する評価関数が最小の場合には、右方向及び下方向が正である座標で（１，２）と表される動きベクトルが求まる。ここで、垂直方向に関して１マクロブロックを構成する複数の画素（図１４では４画素）を単位として帯状に区切られた領域をストライプと称する。図１４に示す処理されるフレームの上側半分のストライプを処理ストライプＭＢと称する。また、参照されるフレームの上側半分のストライプを上段ストライプＳＷ１、下側半分のストライプを下段ストライプＳＷ２とそれぞれ称する。
【００１０】
図１４に示す動きベクトル検出方法を実現する、従来の動きベクトル検出回路の一例を図１５に示す。図１５において、上段ストライプＳＷ１のデータが上段ストライプ入力端子１６１からシリアル・パラレル変換回路１６４を介して選択回路１６６に供給される。下段ストライプＳＷ２のデータが下段ストライプ入力端子１６２からシリアル・パラレル変換回路１６５を介して選択回路１６６に供給される。
【００１１】
選択回路１６６の出力がＰＥ（Ｐｒｏｃｅｓｓｏｒ  Ｅｌｅｍｅｎｔ  、処理要素）回路１６７に供給される。処理マクロブロックＭＢのデータが処理ストライプ入力端子１６３からＰＥ回路１６７に供給される。ＰＥ回路１６７の出力が最小値選択回路１６８を介して出力端子１６９に供給される。
【００１２】
この動きベクトル検出回路は、水平及び垂直方向のそれぞれで０から３までの合計１６ポイントの動きベクトルを探索する。選択回路１６６内の１６個のセレクタは、２入力の一方を選択するセレクタである。ＰＥ回路１６７では、各ＰＥごとに差分絶対値和が計算される。最小値選択回路１６８では、各ＰＥで計算された差分絶対値和を最小とする動きベクトルが選択される。
【００１３】
図１６にＰＥ回路１６７内の各ＰＥの回路構成を示す。１７１は、ＰＥを全体として示す。入力端子１７２から候補マクロブロック側の画素データが減算器１７４に供給される。また、減算器１７４には入力端子１７３から処理マクロブロック側の画素データが供給される。減算器１７４の出力が絶対値回路１７５を介して加算器１７８に供給される。
【００１４】
また、加算器１７８にはセレクタ１７７の出力が供給される。加算器１７８の出力が出力端子１８０に供給されると共に、遅延回路１７９を介してセレクタ１７７に供給される。端子１７６からは、リセット入力（全て“０”のデータ）がセレクタ１７７に供給される。これらの加算回路１７８、セレクタ１７７、遅延回路１７９が差分絶対値和を形成する。
【００１５】
図１７に処理マクロブロック側のＰＥ回路１６７のＰＥ０からＰＥ１５に対する入力データシーケンスを示す。図１８にサーチウィンドウ側のＰＥ回路１６７のＰＥ０からＰＥ１５に対する入力データシーケンスを示す。図１７及び図１８の太線１９２及び２０２と点線１９１及び２０１のデータは、図１４に示す候補マクロブロック１５３と候補マクロブロック１５１にそれぞれ対応している。
【００１６】
図１５に示す動きベクトル検出回路は、１つのＰＥが１つの候補マクロブロックの評価関数の演算を受け持っている。即ち、１つの動きベクトルに対応している。そして、各画素の差分絶対値和が時間方向の加算で行なわれることによって、評価関数が求められている。
【００１７】
【発明が解決しようとする課題】
上述の動きベクトル検出回路において、図１３に示すような１／２サブサンプリングパターンの処理マクロブロック（０、２、５、７、８、１０、１３、１５）の番号の画素については、差分絶対値を求める処理が不要である。
【００１８】
しかしながら、従来の動きベクトル検出回路で評価関数を求めるために、各画素の差分絶対値が時間方向に加算されるので、サブサンプリングを利用しても１６個のセレクタを含む選択回路１６６と、１６個のＰＥを含むＰＥ回路１６７を必要とし、回路規模を削減することはできないという問題がある。更に、図１２及び図１３に示す１／２サブサンプリングパターンよりも、動きベクトルの検出効率を保ちながら更なる演算量及び回路規模の削減が可能となるサブサンプリングパターンが望まれる。
【００１９】
従って、この発明の目的は、動きベクトルの検出効率を保ちながら、演算量及び回路規模の削減が可能となる動きベクトル検出回路を提供することにある。
【００２０】
【課題を解決するための手段】
この発明は、処理ブロックとサーチウィンドウ内の複数の候補ブロックの各々との対応する画素毎に差分を求め、差分の絶対値和または二乗値和を計算し、絶対値和または二乗値和の最小値から動きベクトルを検出するようにした動きベクトル検出回路において、
サブサンプリングパターンに従って必要とする、処理ブロック内の各画素データを１ブロック周期の間、並列に保持する保持手段と、
サブサンプリングパターンに従って必要とする、異なる候補ブロックの画素データを１ブロック周期毎に並列に発生する並列化手段と、
保持手段からの各画素データが一方の入力として共通に供給されると共に、並列化手段からの候補ブロックの並列化データの各画素データが他方の入力として供給される複数の減算手段と、
複数の減算手段の出力の差分を１ブロック周期毎に積算すると共に、差分の絶対値和または二乗値和を求める積算手段と、
各ブロック周期で積算手段によって求められた差分の絶対値和または二乗値和の中で最小値を検出する検出手段とからなることを特徴とする動きベクトル検出回路である。
【００２１】
【作用】
動きベクトル検出回路は、水平及び垂直方向のそれぞれで０から３までの合計１６ポイントの動きベクトルを探索する。処理マクロブロックＭＢのデータはシリアル・パラレル変換回路においてデータは並列化され、更にデータ保持回路で１マクロブロック周期の間、データを保持する。
【００２２】
ＰＥ回路では各タイムスロット（１ブロック周期）ごとに各ＰＥが各サンプリングの差分絶対値を計算し、積算回路が処理マクロブロックと１つの候補マクロブロック間で生じる１６サンプル分の差分絶対値を加算し、差分絶対値和が計算される。最小値選択回路では、計算された差分絶対値和が最小となる動きベクトルが選択される。
【００２３】
【実施例】
先ず、この発明の動きベクトル検出回路を利用する高能率符号化方式の一例の概要について説明する。符号化の方法としては、広く知られているＭＣ−ＤＣＴ（動き補償−離散コサイン変換）符号化方式を例として説明する。
【００２４】
図１にＭＣ−ＤＣＴ符号化方式の回路構成を示す。ディジタル画像信号が入力端子１から動きベクトル検出回路５に供給されると共に、減算器２に供給される。また、減算器２には動き補償回路４の出力が供給される。減算器２の出力がＤＣＴ（離散コサイン変換）回路３を介して量子化器６に供給される。量子化器６の出力が可変長符号化回路１１に供給されると共に、逆量子化器７に供給される。可変長符号化回路１１の出力が出力端子１２に供給される。
【００２５】
逆量子化器７の出力が逆ＤＣＴ回路８を介して加算器９に供給される。また、加算器９には動き補償回路４の出力が供給される。加算器９の出力がフレームメモリ１０に供給される。フレームメモリ１０の出力が動き補償回路４に供給されると共に、動きベクトル検出回路５に供給される。動きベクトル検出回路５の出力（動きベクトル）が動き補償回路４に供給されると共に、出力端子１３に供給される。
【００２６】
図１において、減算器２で入力画像信号と予測信号の誤差が計算される。予測信号は、フレームメモリ１０にある前フレームの信号から動き補償回路４で動き補償されて得られる。動き補償に必要な動きベクトルは、動きベクトル検出回路５で検出される。ＤＣＴ回路３では、マクロブロックが（８×８）画素程度のブロックに対して２次元ＤＣＴが行なわれる。
【００２７】
ＤＣＴ係数は量子化器６で量子化され、量子化レベルを得る。この量子化レベルが可変長符号化回路１１に供給され、可変長符号化回路１１ではハフマン符号化などにより符号化が行なわれ、バッファメモリを経て伝送、記録される。逆量子化器７でＤＣＴ係数を得て、逆ＤＣＴ回路８で復号された復号信号を得る。ローカル復号されたデータは、フレームメモリ１０に蓄えられる。この発明は、動きベクトル検出回路５に関するものである。
【００２８】
次に、この発明の一実施例について説明するが、理解の容易のための動きベクトル検出回路の一構成例を図２を参照して説明する。一例として、マクロブロックが（４×４）画素で図１４に示すように画素データが配列されている。図２において、上段ストライプＳＷ１のデータ０〜３１が上段ストライプ入力端子２１からシリアル・パラレル変換回路２４を介して選択回路２７に供給される。下段ストライプＳＷ２のデータ０〜３１が下段ストライプ入力端子２２からシリアル・パラレル変換回路２５を介して選択回路２７に供給される。
【００２９】
選択回路２７の出力がＰＥ回路２９に供給される。処理マクロブロックＭＢのデータ０〜１５が処理ストライプ入力端子２３からシリアル・パラレル変換回路２６及びデータ保持回路２８を介してＰＥ回路２９に供給される。ＰＥ回路２９の出力が積算回路３０及び最小値選択回路３１を介して出力端子３２に供給される。
【００３０】
この動きベクトル検出回路は、水平及び垂直方向のそれぞれで０から３までの合計１６ポイントの動きベクトルを探索する。処理マクロブロックＭＢのデータはシリアル・パラレル変換回路２６においてデータは並列化され、更にデータ保持回路２８で１マクロブロック周期の間、データを保持する。データ保持回路２８は、１６個の保持回路（ＳＤ）を有する。
【００３１】
ＰＥ回路２９では各タイムスロット（１ブロック周期）ごとに各ＰＥが各サンプリングの差分絶対値を計算し、積算回路３０が処理マクロブロックと１つの候補マクロブロック間で生じる１６サンプル分の差分絶対値を加算し、差分絶対値和が計算される。最小値選択回路３１では、計算された差分絶対値和が最小となる動きベクトルが選択される。
【００３２】
図３にＰＥ回路２９内の各ＰＥの回路構成を示す。この各ＰＥの回路構成は、後述するこの発明の一実施例及び他の実施例の動きベクトル検出回路に共通するものである。４１は、ＰＥを全体として示す。入力端子４２の出力が減算器４４に供給される。また、減算器４４には入力端子４３の出力が供給される。減算器４４の出力が絶対値回路４５を介して出力端子４６に供給される。
【００３３】
図４にデータ保持回路２８内の各保持回路の回路構成を示す。この各保持回路の回路構成は、後述するこの発明の一実施例及び他の実施例の動きベクトル検出回路に共通するものである。５１は、保持回路を全体として示す。入力端子５２の出力がセレクタ５３に供給される。また、セレクタ５３にはＤ−フリップフロップ５４の出力が供給される。セレクタ５３の出力がＤ−フリップフロップ５４に供給されると共に、出力端子５５に供給される。
【００３４】
図５に処理マクロブロック側のＰＥ回路２９のＰＥ０からＰＥ１５に対する入力データシーケンスを示す。図６にサーチウィンドウ側のＰＥ回路２９のＰＥ０からＰＥ１５に対する入力データシーケンスを示す。
【００３５】
図５及び図６の太線６２及び７２と点線６１及び７１のデータは、図１４に示す候補マクロブロック１５３と候補マクロブロック１５１にそれぞれ対応している。図２に示す動きベクトル検出回路は、１つのタイムスロットが１つの候補マクロブロックの評価関数の演算、即ち、１つの動きベクトルに対応している。そして、各画素の差分絶対値和が各ＰＥの加算で行なわれる。
【００３６】
従来の動きベクトル検出回路では、サブサンプリングの評価関数を利用しても回路規模を削減することができない。それに対して、図２に示す１クロック周期が１つの動きベクトルの評価関数の演算処理に相当するような動きベクトル検出回路であれば、サブサンプリングを利用して回路規模を削減することができる。
【００３７】
１／２サブサンプリングパターンを利用する、この発明の一実施例を図７に示す。図７において、上段ストライプＳＷ１のデータが上段ストライプ入力端子８１からシリアル・パラレル変換回路８４に供給され、並列化したデータの中でサブサンプリングパターンに従って必要とする、画素データのみが選択回路８７に供給される。下段ストライプＳＷ２のデータが下段ストライプ入力端子８２からシリアル・パラレル変換回路８５に供給され、必要とする画素データのみが選択回路８７に供給される。
【００３８】
選択回路８７の出力がＰＥ回路８９に供給される。処理マクロブロックＭＢのデータが処理ストライプ入力端子８３からシリアル・パラレル変換回路８６及びデータ保持回路８８を介してＰＥ回路８９に供給される。この場合も、サブサンプリングパターンに従って必要な画素データのみがデータ保持回路８８及びＰＥ回路８９に供給される。ＰＥ回路８９の出力が積算回路９０及び最小値選択回路９１を介して出力端子９２に供給される。
【００３９】
図７に示すこの発明の一実施例の動きベクトル検出回路と図１５に示す従来の動きベクトル検出回路とを比較すると、選択回路８７、ＰＥ回路８９において演算量及び回路規模が半減していることが分かる。
【００４０】
次に、ここまでの動きベクトル検出回路はフレーム予測を前提に行なってきたが、フィールド予測と呼ばれる方法も知られている。フレーム予測は、マクロブロック単位に動きベクトルを検出する方法である。一方、フィールド予測はマクロブロックが（１６×１６）画素の大きさの場合には、それぞれが（８×１６）画素の奇数フィールドマクロブロックと偶数フィールドマクロブロックに分け、それぞれ別個に動きベクトルを検出する方法である。
【００４１】
この発明の他の実施例を図８に示す。他の実施例は、図２に示す動きベクトル検出回路をフィールド／フレーム予測対応としたものである。但し、サブサンプリングは使用していない。図８において、上段ストライプＳＷ１のデータが上段ストライプ入力端子１０１からシリアル・パラレル変換回路１０４を介して選択回路１０７に供給される。下段ストライプＳＷ２のデータが下段ストライプ入力端子１０２からシリアル・パラレル変換回路１０５を介して選択回路１０７に供給される。
【００４２】
選択回路１０７の出力がＰＥ回路１０９に供給される。処理マクロブロックＭＢのデータが処理ストライプ入力端子１０３からシリアル・パラレル変換回路１０６及びデータ保持回路１０８を介してＰＥ回路１０９に供給される。ＰＥ回路１０９の出力が積算回路１１０に供給されると共に、積算回路１１１に供給される。
【００４３】
積算回路１１０の出力が加算器１１２に供給されると共に、最小値選択回路１１３を介して出力端子１１６に供給される。積算回路１１１の出力が加算器１１２に供給されると共に、最小値選択回路１１５を介して出力端子１１８に供給される。加算器１１２の出力が最小値選択回路１１４を介して出力端子１１７に供給される。
【００４４】
図８に示すこの発明の他の実施例の動きベクトル検出回路と図２に示す動きベクトル検出回路とを比較すると、積算回路３０を第１フィールド（＃１）用の積算回路１１１と第２フィールド（＃２）用の積算回路１１０に分け、フィールドごとの差分絶対値和を求めるが相違している。また、加算器１１２によって、２つのフィールドの差分絶対値和を加算することによって、フレーム予測の差分絶対値和を計算することができる。
【００４５】
そして、フィールド（＃１）用の最小値選択回路１１５、フィールド（＃２）用の最小値選択回路１１３、フレーム用の最小値選択回路１１４によりそれぞれフィールド予測、フレーム予測の動きベクトルが選択される。
【００４６】
尚、この発明は一実施例及び他の実施例に限定されるものではなく、１／４サブサンプリングパターンの評価関数を利用しても良い。この場合、動きベクトルの検出効率を保つためには、空間的な散らばりのあるサブサンプリングパターンが望ましい。
【００４７】
フレーム予測の場合に適したフレーム内での散らばりのある１／４サブサンプリングパターンの例を図９に示す。このサブサンプリングパターンでは差分絶対値和の演算量を１／４に削減できるにもかかわらず、動きベクトルの検出効率を保つことができる。
【００４８】
また、フィールド予測の場合に適したフィールド内での散らばりのある１／４サブサンプリングパターンの例を図１０に示す。このサブサンプリングパターンでは差分絶対値和の演算量を１／４に削減できるにもかかわらず、動きベクトルの検出効率を保つことができる。このような種々の変形が考えられる。
【００４９】
【発明の効果】
この発明は、フィールド予測、フレーム予測等の種々の動きベクトルの検出方法に対応可能である。また、この発明は、従来技術に比べ１／２或いは１／４サブサンプリングパターンから動きベクトルの検出効率を保ちながら、更に大きな演算量及び回路規模の削減を可能とする。
【図面の簡単な説明】
【図１】この発明を説明するための高能率符号化方式のブロック図である。
【図２】この発明を説明するための動きベクトル検出回路のブロック図である。
【図３】この発明の一実施例及び他の実施例に共通する各ＰＥのブロック図である。
【図４】この発明の一実施例及び他の実施例に共通する各保持回路のブロック図である。
【図５】この発明の処理マクロブロック側のＰＥ回路の入力データシーケンスを示す略線図である。
【図６】この発明のサーチウィンドウ側のＰＥ回路の入力データシーケンスを示す略線図である。
【図７】この発明の一実施例の動きベクトル検出回路のブロック図である。
【図８】この発明の他の実施例のフィールド／フレーム予測対応の動きベクトル検出回路のブロック図である。
【図９】この発明に使用できるフレーム予測に適した１／４サブサンプリングパターンの略線図である。
【図１０】この発明に使用できるフィールド予測に適した１／４サブサンプリングパターンの略線図である。
【図１１】ブロックマッチング法を説明するための略線図である。
【図１２】マクロブロックが（１６×１６）画素の大きさの場合の１／２サブサンプリングパターンの略線図である。
【図１３】マクロブロックが（４×４）画素の大きさの場合の１／２サブサンプリングパターンの略線図である。
【図１４】マクロブロックが（４×４）画素の大きさの場合の動きベクトルの検出方法を説明するための略線図である。
【図１５】従来の動きベクトル検出回路のブロック図である。
【図１６】従来の動きベクトル検出回路における各ＰＥのブロック図である。
【図１７】従来の動きベクトル検出回路を説明するための入力データシーケンスを示す略線図である。
【図１８】従来の動きベクトル検出回路を説明するための入力データシーケンスを示す略線図である。
【符号の説明】
２８、８８、１０８  データ保持回路
３０、９０、１１０、１１１  積算回路
３１、９１、１１３、１１４、１１５  最小値選択回路
１１２  加算器
【図１】
0003620080.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003620080.tif 000013
【図１３】
0003620080.tif 000014
【図１４】
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【図１５】
0003620080.tif 000016
【図１６】
0003620080.tif 000017
【図１７】
0003620080.tif 000018
【図１８】
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