(57)【特許請求の範囲】
【請求項１】
強誘電性記憶容量（Ｃｆｅｒｒｏ）から読み出された信号を解析するための構成であって、該読み出された信号を増幅するための読み出し用増幅器（１）と、該読み出し用増幅器（１）に直列に接続された解析電子機器（１１）とを備える構成であって、
該読み出し用増幅器（１）と該解析電子機器（１１）との間にクロック信号が入力されたカウンタ（９）が提供され、該カウンタは、該読み出し用増幅器（１）によって増幅された該読み出された信号の該パルス幅を対応するカウンタのカウント値に変換し、該解析電子機器（１１）は、該カウンタのカウント値のレベルから、該信号が、該強誘電性記憶容量（Ｃｆｅｒｒｏ）の記憶媒体の強い正分極の領域から読み出されるのか、強い負分極の領域から読み出されるのか、または弱い分極の領域から読み出されるのかを決定することを特徴とする、構成。
【請求項２】
前記読み出し用増幅器（１）における前記弱い分極の領域の幅（Ｘ）は、設定可能であることを特徴とする、請求項１に記載の構成。
【請求項３】
前記信号が前記強い正分極の領域から読み出される場合には、該信号は第１の論理状態であると分析され、該信号が前記強い負分極の領域から読み出される場合には、該信号は第２の論理状態であると分析され、該信号が前記弱い分極の領域から読み出される場合には、該信号は第３の論理状態であると分析される、請求項１または２に記載の構成。
【請求項４】
前記読み出し用増幅器（１）には、前記信号が前記弱い分極の領域から読み出されることを示す追加的出力（６）が提供されることを特徴とする、請求項１〜３のいずれかに記載の構成。
【請求項５】
前記弱い分極の領域（Ｘ）は、前記分極のゼロ状態に対して対称的に構成されることを特徴とする、請求項１〜４のいずれかに記載の構成。
【発明の詳細な説明】
【０００１】
本発明は、強誘電性記憶容量から読出された信号を解析するための構成に関し、読出された信号を増幅するための読出し用増幅器、および読出し用増幅器に直列接続される解析論理構成を含む。
【０００２】
公知のように、強誘電性メモリは、記憶容量の強誘電性誘電体のヒステリシス特性に基づいて、供給電圧を印加しなくても、情報を長期間に渡って保持することができる不揮発性メモリであることが公知である。このような強誘電性メモリにおいて、情報は、強誘電性誘電体の残留分極状態の形をとって記憶される。情報は、それぞれ「１」または「０」が割当てられる正分極または負分極によって表される２つの状態で記憶され得る。
【０００３】
そのようなメモリのメモリセルの読出しは、例えば、基準セルとの比較によって行なわれ、基準セルの状態は知られている必要がある。従って、例えば、２つのトランジスタおよび２つの容量（２Ｔ２Ｃセル）からなるメモリセルの場合、基準セルは、常にメモリセルとは逆の分極を有する。
【０００４】
強誘電性メモリに直列に接続された読出し用増幅器は、コンパレータとして作動し、読出すべきメモリセルに収容される電荷量を、読出しインパルスを印加して、基準セルの電荷量と比較する。この場合、分極が切換えられる必要があるセルはより大きい電荷を受取る。
【０００５】
２Ｔ２Ｃセルを例として、メモリセルが正分極を有する場合、その基準セルは負分極を有する。メモリセルが、その後、正の読出しインパルスで読み出され、基準セルの分極は反転し、これに対してメモリセルの状態は非電荷状態で保たれる。従って、この場合、基準セルはメモリセルと比較して、より大きい電荷を収容する。これによって得られた電荷の差異は、読出し用増幅器によって評価される。
【０００６】
強誘電性メモリにおいて、個々のセルが不十分なデータ保持特性を有するか、または、例えば、地球規模のまたは局地的な気温の上昇によって操作が試みられた場合、当該セルの誘電体は、その分極の一部を失うので、正分極および負分極を有する２つの状態からなるセルは「ゼロ」分極、いわゆるゼロ状態に向かって移動する。次に、メモリセルおよびその基準セルが、妨害または操作の試みによって、ゼロ状態である場合、評価可能な分極の差異はもはや存在せず、読出し用増幅器の出力における信号は、例えば、メモリ内容とは関係のない許容誤差等のファクタに依存して、もはや予測不可能である。
【０００７】
従って、本発明の課題は、強誘電性記憶容量から読出された信号を解析するための構成を、個々のセルにおけるデータ保持が監視され、例えば、局地的または地球規模の熱攻撃によって試みられたデータの操作が、即座に確認され得るように改善することである。
【０００８】
この課題は、冒頭で述べられたような構成の場合、本発明により、読出し用増幅器と解析論理との間に、クロック信号が入力されるカウンタが提供され、このカウンタは読出し用増幅器から読出された信号のパルス幅を対応するカウンタ値に転換し、かつ信号は、強誘電性記憶容量の記憶媒体の強い正分極の領域から読出されるのか、強い負分極から読出されるのか、または弱い分極から読出されるのかを解析論理がカウンタ値のレベルから評価することによって決定される。
【０００９】
本発明による構成では、従って、「第３の評価の状態」が導入され、この状態は「ゼロ状態」の両側に存在し、評価から除外され得る。セルの分極の状態が、読出しの際に、この第３の評価状態内に存在する場合、読出し用増幅器は、何の問題もなく信号を送達し得、出力データの無効を信号で送る。例えば、モニタセルを用いて、さらなる状況が評価されることによって、第３の評価状態が読出し用増幅器において確認される場合、解析論理はデータ保持の問題または操作の試みが存在するかどうかを、何の問題もなく決定し得る。
【００１０】
便宜上、第３の評価状態の幅は「ゼロ状態」に対して対称的に設定される。
【００１１】
第３の評価状態の幅が設定可能であると有利である。なぜなら、このことによって、メモリを、メモリに対して出された要求に対して最適に適応させることが可能だからである。第３の評価状態の大きい幅は、特に、操作の試みの危険が生じた場合に有利であり、そのような操作の試みの恐れがない用途の場合には、より小さい幅で十分である。
【００１２】
最終的に、本発明による構成を用いて、記憶容量に１．５ビットを記憶し得ることが実現できるということにさらに留意されるべきである。なぜなら、メモリ状態は、正分極、負分極、および無分極によって表現され得るので、「ゼロ状態」は、第３の情報の状態を記憶するために利用され得るからである。しかしながら、このためには、セルを「ゼロ状態」にすることを可能にする適切な回路が必要である。これは、例えば、セルに存在するシヌソイド（ｓｉｎｕｓｏｉｄａｌ）交流電圧の振幅が連続的に下方へ移動される減極回路を用いて可能である。
【００１３】
以下において、本発明は図面を用いて詳細に説明される。
【００１４】
図１はヒステリシス曲線を示し、ここでは電圧Ｕ（Ｖ）に依存する分極Ｐ（μＣ／ｃｍ２）が記される。正分極Ｐは、例えば、論理的な「１」を意味し、負分極には「０」が割当てられる。
【００１５】
分極のゼロ状態は、Ｐ＝０で表される。ゼロ状態の両側は、そのすぐ近傍ではセルの状態が評価され得ないか、または困難であり得る。従って、本発明は、信号が送られ、その状態においては評価が行なわれない第３の評価状態Ｘを導入する。メモリセルを評価する場合に、領域Ｘからある量が取得された場合、これは、例えば、熱攻撃によってデータ操作が試みられたか、またはメモリのデータ保持特性が悪化したということを意味する。
【００１６】
より詳細には、データ保持特性の喪失、またはデータ操作の試みが存在するかどうかは、メモリの現在の状態についてのさらなる情報が解析論理に供給された場合、解析論理によって確認され得る。
【００１７】
従って、本発明による構成において重要なのは、第一に、この構成は、強誘電性セルの読出し信号を解析する際に第３の評価状態、すなわち領域Ｘを導入することである。
【００１８】
次に、図２は、複数のレベルをとらえ得る読出し用増幅器１のブロック回路図を示す。この読出し用増幅器は、メモリセルの出力信号のための入力２、基準セルの出力信号のための入力３、およびさらなる入力４を有し、この入力４は読出し用増幅器１に供給され、この入力４によって線Ｐ＝０の上部および下部の領域Ｘの幅が設定され得る（図１を参照）。読出し用増幅器１の、この設定可能性によって、本発明による構成は、これに対して出された、例えば、操作の試みに対する高い安全性または低い安全性を伴う要求に対して最適に設定され得る。
【００１９】
さらに、入力４を作動することによって、達成可能なセル分極をメモリに直接的に、すなわち「オンチップ」配置することが可能である。この最後に述べられた機能は、特に、メモリの開発段階において、広範囲にわたる監視あるいはモニタリングを容易にし得る。
【００２０】
読出し用増幅器１は、さらに、出力端子５および出力端子６を有し、入力端子２、入力端子３を介して供給された信号を解析する際に、これらの信号のうちの１つが領域Ｘから生じていることが確認された場合、信号を発する。従って、出力データの無効を即座に信号で送ることが、問題無く可能である。
【００２１】
次に、図３は、メモリ、すなわちメモリセル７を備える本発明による構成を示し、これに追加的読出し出力ＲＥＡＤによって読出し用増幅器１が直列接続される。この読出し用増幅器の出力端子５は、カウンタイネーブル端子、すなわちカウンタ９のカウントイネーブル８と接続され、このカウンタのクロック入力端子１０にクロック信号が存在する。カウンタ９は、読出し用増幅器１からの出力信号がクロックイネーブル端子８に供給される間、クロック端子１０を介して供給されたクロックパルスをカウントする。取得された結果は、カウンタ９の出力端子Ｄ０〜Ｄｎを介して解析電子機器１１に供給され、その後、カウンタ９によって得られた読出し用増幅器１の出力信号パルス幅τから、分極が領域Ｘで解析されたか否かを確認する。これらの解析は、図４において模式的に示され、ここでは、分極Ｐが横座標上に記され、値＋Ｐｍａｘおよび値−Ｐｍａｘは、ヒステリシス曲線（図１を参照）の「ピーク」にそれぞれ割当てられた値と対応する。パルス幅が領域Ｘの内側に存在する場合、これは、データ保持に関する問題または操作の試みが起こったことを意味する。これに対して、パルス幅が領域Ｘの外側に存在する場合、データ保持に関する問題または操作の試みは存在しない。
【００２２】
最後に、図５は、メモリセル７および読出し用増幅器１に関する具体例を示す。
【００２３】
メモリセル７は、強誘電性記憶容量Ｃｆｅｒｒｏからなり、その容量の電極において陽極電圧ＰＬが存在し、この容量の他の電極は、選択トランジスタＴと接続され、そのゲート電極はワード線ＷＬと接続される。選択トランジスタの出力は、ビット線ＢＬを介して、読出し用増幅器１と接続され、この読出し用増幅器１は、通常、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタ、抵抗器、インバータならびにＮＡＮＤゲートから構成される。
【００２４】
メモリセル７は、ワード線ＷＬの活性化によって選択される。読出し線ＲＥＡＤにスイッチが入ることによってメモリセル７は読み出される。その後、記憶容量Ｃｆｅｒｒｏの分極状態に依存して、端子ＰＵＬＳＰにおいて異なった長さの負電圧インパルスが発生する。
【図面の簡単な説明】
【図１】様々な分極状態を有する強誘電性メモリセルのヒステリシス曲線を示す。
【図２】  本発明による構成で使用される読出し用増幅器を説明するための基本的回路図である。
【図３】  本発明による構成のブロック回路図である。
【図４】  メモリセルから読出された信号を評価する際の、読出し用増幅器の機能の仕方を説明するための図である。
【図５】  本発明による構成の具体的な回路例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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