(57)【特許請求の範囲】
【請求項１】
アンテナにより受信されるアナログ信号の受信キャリア周波数の２倍の周波数のクロックに同期して、そのアナログ信号が２値化されたデジタル信号のビットデータを１ビットずつ取り込むと同時に、先に取り込んでいるビットデータを１ビットずつシフトさせて、取り込み済みの全ビットデータを出力する第１シフトレジスタと、上記第１シフトレジスタの奇数段から出力されるビットデータのすべてが第１レベルとなり、かつ、上記第１シフトレジスタの偶数段から出力されるビットデータのすべてが第１レベルと異なる第２レベルとなれば、所定レベルの受信信号検出信号を出力する第１判定回路とを備えた受信信号検出装置。
【請求項２】
アンテナにより受信されるアナログ信号の受信キャリア周波数の２倍の周波数のクロックのレベルを反転させるインバータと、上記インバータによりレベルが反転されたクロックに同期して、そのアナログ信号が２値化されたデジタル信号のビットデータを１ビットずつ取り込むと同時に、先に取り込んでいるビットデータを１ビットずつシフトさせて、取り込み済みの全ビットデータを出力する第２シフトレジスタと、上記第２シフトレジスタの奇数段から出力されるビットデータのすべてが第１レベルとなり、かつ、上記第２シフトレジスタの偶数段から出力されるビットデータのすべてが第１レベルと異なる第２レベルとなれば、所定レベルの受信信号検出信号を出力する第２判定回路と、第１判定回路から出力された受信信号検出信号と上記第２判定回路から出力された受信信号検出信号との論理和を求め、その論理和結果を示す受信信号検出信号を出力するオア回路とを設けたことを特徴とする請求項１記載の受信信号検出装置。
【請求項３】
第１シフトレジスタと第１判定回路の間に設置され、上記第１シフトレジスタから出力されるビットデータのうち、後段数ビット分のビットデータを入力するとともに、数ビット分の固定データを入力し、検出長選択信号のレベルに応じて後段数ビット分のビットデータ、または、数ビット分の固定データを上記第１判定回路に与えるセレクタを設けたことを特徴とする請求項１記載の受信信号検出装置。
【請求項４】
第１判定回路は、第１シフトレジスタの奇数段から出力される全ビットデータの論理和の反転値を求めるノア回路と、上記第１シフトレジスタの偶数段から出力される全ビットデータの論理積を求める第１アンド回路と、上記ノア回路により求められた反転値と上記第１アンド回路により求められた論理積結果との論理積を求め、その論理積結果を受信信号検出信号として出力する第２アンド回路とから構成され、第２判定回路は、第２シフトレジスタの奇数段から出力される全ビットデータの論理和の反転値を求めるノア回路と、上記第２シフトレジスタの偶数段から出力される全ビットデータの論理積を求める第１アンド回路と、上記ノア回路により求められた反転値と上記第１アンド回路により求められた論理積結果との論理積を求め、その論理積結果を受信信号検出信号として出力する第２アンド回路とから構成されていることを特徴とする請求項２記載の受信信号検出装置。
【請求項５】
第１判定回路から所定レベルの受信信号検出信号が出力されてから、その受信信号検出信号の出力が一定期間以上途絶えるまでの間、所定レベルの受信信号検出信号を出力する受信信号オフ検出回路を設けたことを特徴とする請求項１記載の受信信号検出装置。
【請求項６】
受信信号オフ検出回路は、第１判定回路から所定レベルの受信信号検出信号が出力されると、その受信信号検出信号の保持を開始するレベルホールド回路と、上記第１判定回路から出力された受信信号検出信号を反転させるインバータと、上記レベルホールド回路が受信信号検出信号の保持を開始すると、上記インバータにより反転された受信信号検出信号をロードイネーブル入力としてカウント動作を実施し、このカウント値が所定値になると、上記レベルホールド回路における受信信号検出信号の保持を解除させるカウンタとから構成されていることを特徴とする請求項５記載の受信信号検出装置。
【請求項７】
アンテナにより受信されたアナログ信号のレベルを基準値と比較し、その比較結果に応じてアナログ信号を２値化し、その２値化結果であるデジタル信号を出力する変換手段と、上記アンテナにより受信されるアナログ信号の受信キャリア周波数の２倍の周波数のクロックに同期して、上記変換手段から出力されるビットデータを１ビットずつ取り込むと同時に、先に取り込んでいるビットデータを１ビットずつシフトさせて、取り込み済みの全ビットデータを出力する第１シフトレジスタと、上記第１シフトレジスタの奇数段から出力されるビットデータのすべてが第１レベルとなり、かつ、上記第１シフトレジスタの偶数段から出力されるビットデータのすべてが第１レベルと異なる第２レベルとなれば、所定レベルの受信信号検出信号を出力する第１判定回路と、上記第１判定回路から所定レベルの受信信号検出信号が出力されてから、その受信信号検出信号の出力が一定期間以上途絶えるまでの間、所定レベルの受信信号検出信号を出力する受信信号オフ検出回路と、上記受信信号オフ検出回路から所定レベルの受信信号検出信号が出力されている期間に限り、そのデジタル信号を復調する復調回路とを備えたデータ受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は非接触式ＩＣカードに代表される小型データ通信機器等に用いられる受信信号検出装置及びそれを用いたデータ受信装置に関するものである。
【０００２】
【従来の技術】
図１５は例えば特開平６−２９０３１６号公報に示された従来の受信信号検出装置の構成を示す図であり、図において、５１は図示せぬ送信装置から送られてきた信号（受信信号）Ａを包絡線検波し、この検波信号Ｂを増幅回路５２へ出力する包絡線検波回路、５２は検波信号Ｂを増幅し、この増幅信号Ｃをコンパレータ５３へ出力する増幅回路、５３は増幅信号Ｃのレベルをしきい値Ｓと比較し、そのレベルがしきい値Ｓよりも大きい場合に「Ｈ」、小さい場合に「Ｌ」とする２値化を行い、この結果得られるデジタル信号Ｄを出力するコンパレータ、５４はデジタル信号Ｄを一定幅のパルス信号Ｅ１に変換して出力するパルス発生回路である。
【０００３】
５５はパルス信号Ｅを直接アンド回路５６に供給する線５ａと、互いに並列に接続された遅延回路５ｂ，５ｃ，５ｄとから成り、遅延回路５ｂ，５ｃ，５ｄが各々有する遅延時間Ｄ＝ｔ１，ｔ２，ｔ３で遅延された遅延信号Ｆｂ，Ｆｃ，Ｆｄとパルス信号Ｅとをアンド回路５６へ出力する遅延回路、５６は遅延信号Ｆｂ，Ｆｃ，Ｆｄとパルス信号Ｅとの論理積演算を行い、この結果を受信信号検出信号Ｇとして出力するアンド回路である。但し、遅延時間ｔ１，ｔ２，ｔ３は、送信装置から発信される搬送波を振幅変調するための所定のコードに対応するよう設定されている。
【０００４】
次に動作について説明する。
図１６の受信信号検出装置における受信信号検出動作を説明するためのタイムチャートの（ａ）に示すように、送信装置から所定のコードで振幅変調された受信信号Ａが、包絡線検波回路５１で包絡線検波され、これによって得られた検波信号Ｂが増幅回路５２で増幅され、増幅信号Ｃが出力される。
【０００５】
この増幅信号Ｃがコンパレータ５３でしきい値Ｓと比較され、この結果、しきい値Ｓよりも大きいレベルの増幅信号Ｃが「Ｈ」、小さいレベルの増幅信号Ｃが「Ｌ」として出力される。この２値化されたデジタル信号Ｄが、パルス発生回路５４で一定幅のパルス信号Ｅに変換され、パルス信号Ｅとして出力される。
【０００６】
パルス信号Ｅが遅延回路５５において、遅延時間Ｄ＝ｔ１，ｔ２，ｔ３で遅延され、遅延信号Ｆｂ，Ｆｃ，Ｆｄとしてアンド回路５６へ出力されると共に、そのまま信号Ｅとしてアンド回路５６へ出力される。そして、タイミングｔ３において、各信号Ｅ，Ｆｂ，Ｆｃ，Ｆｄの「Ｈ」が、アンド回路５６で論理積演算されることによって、「Ｈ」の受信信号検出信号Ｇが出力される。
【０００７】
一方、受信信号検出装置が外来ノイズを受信した場合でも、（ｂ）に示すように、検波信号Ｂが基準レベルＳよりも大きければ、上記同様に処理されて遅延信号Ｆｂ，Ｆｃ，Ｆｄがアンド回路５６に入力される。しかし、ノイズの影響によって、受信信号Ａのデータ成分の間隔が定常時と異なるため、このような場合、上記したようにタイミングｔ３において、各信号Ｅ，Ｆｂ，Ｆｃ，Ｆｄの全てが「Ｈ」とならず、このため、アンド回路５６から「Ｈ」が出力されない、即ち受信信号検出信号Ｇが出力されない仕組みとなっている。
【０００８】
このような受信信号検出装置は、前述したように非接触式ＩＣカードに代表される小型データ通信機器等に適用されるが、それら機器は、製品の小型化、薄型化が強く要求され、回路の小規模化や低消費電力化が要求されている。低消費電力化の最も簡単な手段は、必要時以外は回路の動作を停止させることであり、例えば、データ受信部のフロントエンドで所望の信号を常時監視し、フロントエンド以降からデータ処理部にかけては、受信信号を検出したときにのみ回路を動作させることが一般的となっている。
【０００９】
【発明が解決しようとする課題】
従来の受信信号検出装置は以上のように構成されているので、予め受信信号が所定のコードで振幅変調されている必要があること、信号の受信を開始してから検出するまでに少なくとも数ビット長の期間を要すること、外来ノイズによる検波回路の出力が常に基準レベルＳを超えている場合に、これを受信信号として検出してしまうことなどの課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、振幅変調や位相変調などの信号変調方式に依存しない受信信号検出装置及びそれを用いたデータ受信装置を得ることである。
【００１１】
また、この発明は所定コードによる変調の必要がない受信信号検出装置及びそれを用いたデータ受信装置を得ることを目的とする。
【００１２】
さらに、この発明は信号検出にかかる期間が短い受信信号検出装置及びそれを用いたデータ受信装置を得ることを目的とする。
【００１３】
さらに、この発明は回路構成が容易で且つ回路規模が小さい受信信号検出装置及びそれを用いたデータ受信装置を得ることを目的とする。
【００１４】
さらに、この発明は低コストで、外来ノイズによって誤動作することのない受信信号検出装置及びそれを用いたデータ受信装置を得ることを目的とする。
【００１５】
【課題を解決するための手段】
請求項１記載の発明に係る受信信号検出装置は、受信信号におけるキャリアの２倍の周波数の第１クロックで受信信号を取り込むシリアル入力／パラレル出力型の第１シフトレジスタと、第１シフトレジスタの奇数段のパラレル信号と偶数段のパラレル信号とのレベルが相反する関係となった際に第１受信信号検出信号を出力する第１判定回路とを備えたものである。
【００１６】
請求項２記載の発明に係る受信信号検出装置は、受信信号を第１クロックを反転した第２クロックで取り込むシリアル入力／パラレル出力型の第２シフトレジスタと、第２シフトレジスタの奇数段のパラレル信号と偶数段のパラレル信号とのレベルが相反する関係となった際に第２受信信号検出信号を出力する第２判定回路と、第１及び第２受信信号検出信号の論理和を求め、この結果を第３受信信号検出信号とするオア回路とを備えたものである。
【００１７】
請求項３記載の発明に係る受信信号検出装置は、第１シフトレジスタから出力されるパラレル信号数を選択して判定回路へ出力するセレクタを設けたものである。
【００１８】
請求項４記載の発明に係る受信信号検出装置は、第１又は第２判定回路が、第１又は第２シフトレジスタの奇数段のパラレル信号の論理和の反転値を求めるノア回路と、偶数段のパラレル信号の論理積を求める第１アンド回路と、ノア回路と第１アンド回路との出力信号の論理積を求め、この結果を第１又は第２受信信号検出信号とする第２アンド回路とを備えて構成されたものである。
【００１９】
請求項５記載の発明に係る受信信号検出装置は、第１〜第３受信信号検出信号の何れかの入力を検出してから第１〜第３の何れかが途絶えたことを検出するまで第４受信信号検出信号を保持する受信信号オフ検出回路を備えたものである。
【００２０】
請求項６記載の発明に係る受信信号検出装置は、受信信号オフ検出回路が、第１〜第３受信信号検出信号の何れかを第４受信信号検出信号として保持するレベルホールド回路と、この回路の保持信号をイネーブル入力とし、第１〜第３受信信号検出信号の何れかの反転信号をロードイネーブル入力としてカウント動作を行い、このカウント値が所定値となった際にレベルホールド回路の保持信号を解除するカウンタとを備えて構成されたものである。
【００２１】
請求項７記載の発明に係るデータ受信装置は、上記第１〜第４受信信号検出信号の何れかの供給時にのみ受信信号からのデータ復調動作を行う復調回路を備えたものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による受信信号検出装置の回路構成図であり、図において、１ａは受信信号Ａ１の２倍の周波数のクロックＢ１で受信信号Ａ１を取り込み、この取り込んだ受信信号Ａ１をクロックＢ１の立ち上がりエッジ毎にシフトさせながらパラレル信号（ビットデータ）Ｃ１〜Ｃ１２として出力する１２段のシリアル入力／パラレル出力型のシフトレジスタ（第１シフトレジスタ）である。
【００２３】
２ａはシフトレジスタ１ａの奇数段の出力端から出力されるパラレル信号Ｃ１，Ｃ３，Ｃ５，Ｃ７，Ｃ９，Ｃ１１が第１レベルである「Ｌ」、偶数段の出力端から出力されるパラレル信号Ｃ２，Ｃ４，Ｃ６，Ｃ８，Ｃ１０，Ｃ１２が第２レベルである「Ｈ」の場合に、受信信号検出信号（第１受信信号検出信号）Ｄ１を「Ｈ」とする判定回路である。
【００２４】
但し、受信信号Ａ１は、図示せぬ送信装置から送られてきたアナログ信号を２値のデジタル信号に変換したものである。デジタル信号への変換手段は、例えば図１４に示すアナログ部２２ａである。アナログ部２２ａは、アンテナ１６で受信した信号Ｎ１を、フィルタ１７を通すことにより受信キャリア周波数を含む周波数の信号Ｏ１としてアンプ１８へ出力し、アンプ１８で後段のコンパレータ１９が所望の動作を行うことが可能なレベルまで増幅し、この増幅信号Ｐ１をコンパレータ１９で基準値と比較し、この結果、基準値以上のレベルの増幅信号Ｐ１を「Ｈ」、基準値より小さいレベルの増幅信号Ｐ１を「Ｌ」とし、この「Ｈ」及び「Ｌ」から成るデジタル信号（受信信号）Ａ１を出力するように構成されている。
【００２５】
次に動作について説明する。
ここで、図２はこの実施の形態１における受信信号検出装置の動作を示すタイムチャートである。但し、受信信号Ａ１がアンテナ受信信号のキャリア周波数であるとする。
【００２６】
時刻ｔ０の初期状態においては、受信信号Ａ１が供給されていないのでシフトレジスタ１ａから出力されるパラレル信号Ｃ１〜Ｃ１２は「Ｌ」である。受信信号Ａ１がシフトレジスタ１ａに供給されると、その供給直後の時刻ｔ１においてシフトレジスタ１ａに供給されるクロックＢ１の立ち上がりエッジによって受信信号Ａ１の「Ｈ」がシフトレジスタ１ａに取り込まれ、これによってパラレル信号Ｃ１が「Ｈ」、Ｃ２〜Ｃ１２が「Ｌ」となる。
【００２７】
その後、クロックＢ１の立ち上がりエッジが供給される度に、シフトレジスタ１ａの後段方向へ受信信号Ａ１が１ビットずつ順次シフトし、このシフトに応じてパラレル信号Ｃ１〜Ｃ１２のレベルが変化する。
【００２８】
即ち、時刻ｔ２では、パラレル信号Ｃ２が「Ｈ」で、パラレル信号Ｃ１およびＣ３〜Ｃ１２が「Ｌ」となり、時刻ｔ３では、パラレル信号Ｃ１とＣ３が「Ｈ」で、パラレル信号Ｃ２およびＣ４〜Ｃ１２が「Ｌ」となる。そして、１２個目のクロックＢ１の立ち上がりエッジが供給される時刻ｔ４において、シフトレジスタ１ａの偶数段の出力端から出力されるパラレル信号Ｃ２，Ｃ４，Ｃ６，Ｃ８，Ｃ１０，Ｃ１２が「Ｌ」、奇数段の出力端から出力されるパラレル信号Ｃ１，Ｃ３，Ｃ５，Ｃ７，Ｃ９，Ｃ１１が「Ｈ」となる。
【００２９】
このパラレル信号Ｃ１〜Ｃ１２のレベル配列によって判定回路２ａが受信信号検出信号Ｄ１を「Ｈ」とする。以降、クロックＢ１の立ち上がりエッジが供給される度に、偶数段出力端の出力パラレル信号と奇数段出力端の出力パラレル信号とのレベルが交互に反転するので、判定回路２ａから出力される受信信号検出信号が「Ｌ」と「Ｈ」を受信信号Ａ１に同期して繰り返すことになる。
【００３０】
このように、時刻ｔ４以降、受信信号検出信号Ｄ１が「Ｈ」となり、受信信号Ａ１を検出したことが判定できる。
【００３１】
一方、図３のタイムチャートに示すように、受信信号Ａ１がアンテナ受信信号のキャリア周波数でない場合について説明する。時刻ｔ０における初期状態では、シフトレジスタ１ａのパラレル信号Ｃ１〜Ｃ１２は「Ｌ」である。受信信号Ａ１がシフトレジスタ１ａに入力されると、時刻ｔ１においてパラレル信号Ｃ１が「Ｈ」、Ｃ２〜Ｃ１２が「Ｌ」となる。
【００３２】
時刻ｔ２では、パラレル信号Ｃ２が「Ｈ」、Ｃ１およびＣ３〜Ｃ１２が「Ｌ」となる。時刻ｔ３では、パラレル信号Ｃ３が「Ｈ」、Ｃ１，Ｃ２およびＣ４〜Ｃ１２が「Ｌ」となる。さらに、時刻ｔ４に至っても前記した判定回路２ａの受信信号検出条件を満足する入力が得られない。従って、受信信号検出信号Ｄ１が「Ｈ」となることはない。
【００３３】
以上のように、この実施の形態１によれば、受信信号検出装置が受信信号のキャリア周波数を判別する作用があるため、シフトレジスタ１ａの段数を１ビット長未満に選択すれば、振幅変調や位相変調などの信号変調方式に依存せず、また、予め受信信号の所定コードによる変調を必要とせず、さらに、受信信号検出にかかる期間が１ビット長未満で可能となる効果が得られる。
【００３４】
実施の形態２．
図４はこの発明の実施の形態２による受信信号検出装置の回路構成図であり、図において、１ａは１２段のシリアル入力／パラレル出力型のシフトレジスタ、２ａは判定回路である。１ｂはクロックＢ１をインバータ４で反転したクロックＢ２で受信信号Ａ１を取り込み、この取り込んだ受信信号Ａ１をクロックＢ２の立ち上がりエッジ毎にシフトさせながらパラレル信号（ビットデータ）Ｅ１〜Ｅ１２として出力する１２段のシリアル入力／パラレル出力型のシフトレジスタ（第２シフトレジスタ）である。
【００３５】
２ｂはシフトレジスタ１ｂの奇数段の出力端から出力されるパラレル信号Ｅ１，Ｅ３，Ｅ５，Ｅ７，Ｅ９，Ｅ１１が第１レベルである「Ｌ」、偶数段の出力端から出力されるパラレル信号Ｅ２，Ｅ４，Ｅ６，Ｅ８，Ｅ１０，Ｅ１２が第２レベルである「Ｈ」の場合に、受信信号検出信号（第２受信信号検出信号）を「Ｈ」とする判定回路、３は検出信号Ｄ１及びＦ１の論理和を求め、この結果を受信信号検出信号（第３受信信号検出信号）Ｇ１として出力するオア回路、４はクロックＢ１を反転するインバータである。
【００３６】
次に動作について説明する。
ここで、図５はこの実施の形態２における受信信号検出装置の動作を示すタイムチャートである。但し、受信信号Ａ１がアンテナ受信信号のキャリア周波数であり、受信信号Ａ１の変化点がクロックＢ１の立ち上がりエッジと同期しているものとする。
【００３７】
時刻ｔｃ０の初期状態においては、受信信号Ａ１が供給されていないのでシフトレジスタ１ａから出力されるパラレル信号Ｃ１〜Ｃ１２は「Ｌ」である。受信信号Ａ１がシフトレジスタ１ａに入力されると、時刻ｔｃ１において受信信号Ａ１の変化点がクロックＢ１の立ち上がりと重なり、この結果、パラレル信号Ｃ１が不定値となる。以降、パラレル信号Ｃ１が不定の状態でパラレル信号Ｃ２，Ｃ３，…，Ｃ１２へと伝搬する。
【００３８】
このように、パラレル信号Ｃ１〜Ｃ１２が不定値の場合、例え受信信号Ａ１がアンテナ受信信号のキャリア周波数であったとしても、判定回路２ａが検出信号Ｄ１の「Ｈ」を出力するか否かが不定となる。
【００３９】
これに対して、クロックＢ１の反転クロックであるクロックＢ２で動作するシフトレジスタ１ｂにおいては、時刻ｔｅ０における初期状態では、パラレル信号Ｅ１〜Ｅ１２が「Ｌ」で、シフトレジスタ１ａのパラレル信号Ｃ１〜Ｃ１２と等しいが、受信信号Ａ１の入力以後の時刻ｔｅ１では、パラレル信号Ｅ１が「Ｈ」、Ｅ２〜Ｅ１２が「Ｌ」となる。
【００４０】
時刻ｔｅ２では、Ｅ２が「Ｈ」、Ｅ１およびＥ３〜Ｅ１２が「Ｌ」、さらに時刻ｔｅ３では、Ｅ１とＥ３が「Ｈ」、Ｅ２およびＥ４〜Ｅ１２が「Ｌ」となる。すなわち、時刻ｔｅ４のときにはパラレル信号Ｅ２，Ｅ４，Ｅ６，Ｅ８，Ｅ１０，Ｅ１２が「Ｌ」となり、Ｅ１，Ｅ３，Ｅ５，Ｅ７，Ｅ９，Ｅ１１が「Ｈ」となる。このパラレル信号Ｅ１〜Ｅ１２のレベル配列によって、判定回路２ｂが検出信号Ｆ１を「Ｈ」とする。この結果、検出信号Ｆ１の「Ｈ」がオア回路３に供給されるので、オア回路３から出力される受信信号検出信号Ｇ１が「Ｈ」となる。
【００４１】
一方、図６のタイムチャートに示すように、受信信号Ａ１がアンテナ受信信号のキャリア周波数でない場合について説明する。但し、受信信号Ａ１の変化点とクロックＢ１の一部の立ち上がりエッジが同期しているものとする。
【００４２】
図６において、時刻ｔｃ０における初期状態では、シフトレジスタ１ａから出力されるパラレル信号Ｃ１〜Ｃ１２は「Ｌ」である。受信信号Ａ１がシフトレジスタ１ａに入力されると、時刻ｔｃ１においてパラレル信号Ｃ１が不定値、Ｃ２〜Ｃ１２が「Ｌ」となる。時刻ｔｃ２では、Ｃ１，Ｃ２が不定値、Ｃ３〜Ｃ１２が「Ｌ」となる。時刻ｔｃ３では、Ｃ２，Ｃ３が不定値、Ｃ１およびＣ４〜Ｃ１２が「Ｌ」となる。さらに、時刻ｔｃ４に至っても判定回路２ａの受信信号検出条件を満足する入力が得られないので、検出信号Ｄ１が「Ｈ」となることはない。
【００４３】
また、時刻ｔｅ０における初期状態では、シフトレジスタ１ｂから出力されるパラレル信号Ｅ１〜Ｅ１２は「Ｌ」である。受信信号Ａ１がシフトレジスタ１ｂに入力されると、時刻ｔｅ１においてパラレル信号Ｅ１が「Ｈ」、Ｅ２〜Ｅ１２が「Ｌ」となる。時刻ｔｅ２では、パラレル信号Ｅ２が「Ｈ」、Ｅ１およびＥ３〜Ｅ１２が「Ｌ」となる。時刻ｔｅ３では、パラレル信号Ｅ３が「Ｈ」、Ｅ１，Ｅ２およびＥ４〜Ｅ１２が「Ｌ」となる。さらに、時刻ｔｅ４に至っても判定回路２ａの受信信号検出条件を満足することがない。従って、検出信号Ｆ１もＤ１と同様「Ｈ」となることはないので、受信信号検出信号Ｇ１が「Ｈ」となることはない。
【００４４】
以上のように、この実施の形態２によれば、実施の形態１で述べた効果に加え、受信信号Ａ１の入力タイミングを問わない受信信号検出装置を得ることができる効果がある。
【００４５】
実施の形態３．
図７はこの発明の実施の形態３による受信信号検出装置の回路構成図であり、図において、１ａは１２段のシリアル入力／パラレル出力型のシフトレジスタ、２ａは判定回路である。５は入力端Ｘ１，Ｘ３に「Ｌ」が固定供給され、入力端Ｘ２，Ｘ４に「Ｈ」が固定供給され、入力端Ｙ１にシフトレジスタ１ａの９段目の出力端から出力されるパラレル信号Ｃ９が供給され、Ｙ２に１０段目の出力端から出力されるパラレル信号Ｃ１０が、Ｙ３に１１段目の出力端から出力されるパラレル信号Ｃ１１が、Ｙ４に１２段目の出力端から出力されるパラレル信号Ｃ１２が供給され、検出長選択信号Ｈ１が「Ｈ」の時に、入力端Ｘ１〜Ｘ４の供給信号レベルを出力端Ｚ１〜Ｚ４から判定回路２ａへ出力し、検出長選択信号Ｈ１が「Ｌ」の時に、入力端Ｙ１〜Ｙ４の供給信号レベルを出力端Ｚ１〜Ｚ４から判定回路２ａへ出力することによって、判定回路２ａに入力されるパラレル信号Ｃ１〜Ｃ１２の数を変更するセレクタである。
【００４６】
次に動作について説明する。
ここで、図８はこの実施の形態３における受信信号検出装置の動作を示すタイムチャートであり、（ａ）はセレクタ５に入力する検出長選択信号Ｈ１を「Ｈ」、（ｂ）は検出長選択信号Ｈ１を「Ｌ」とした場合のタイムチャートである。但し、受信信号Ａ１がアンテナ受信信号のキャリア周波数であるとする。
【００４７】図８（ａ）においては、時刻ｔ０の初期状態で、受信信号Ａ１が供給されていないのでシフトレジスタ１ａから出力されるパラレル信号Ｃ１〜Ｃ１２が「Ｌ」であり、また、検出長選択信号Ｈ１が「Ｈ」に設定されることによりセレクタ３がパラレル信号Ｃ９〜Ｃ１２を判定回路２ａへ出力する状態となっているので、判定回路２ａへはパラレル信号Ｃ１〜Ｃ１２の「Ｌ」が入力されている。
【００４８】
受信信号Ａ１がシフトレジスタ１ａに供給されると、クロックＢ１の立ち上がりエッジが供給される度に、シフトレジスタ１ａの後段方向へ受信信号Ａ１が１ビットずつ順次シフトし、このシフトに応じてパラレル信号Ｃ１〜Ｃ１２のレベルが変化する。
【００４９】
そして、１２個目のクロックＢ１の立ち上がりエッジが供給される時刻ｔ２において、シフトレジスタ１ａの偶数段の出力端から出力されるパラレル信号Ｃ２，Ｃ４，Ｃ６，Ｃ８，Ｃ１０，Ｃ１２が「Ｌ」、奇数段の出力端から出力されるパラレル信号Ｃ１，Ｃ３，Ｃ５，Ｃ７，Ｃ９，Ｃ１１が「Ｈ」となる。
【００５０】
このパラレル信号Ｃ１〜Ｃ１２のレベル配列によって判定回路２ａが受信信号検出信号Ｄ１を「Ｈ」とする。以降、クロックＢ１の立ち上がりエッジが供給される度に、偶数段出力端の出力パラレル信号と奇数段出力端の出力パラレル信号とのレベルが交互に反転するので、判定回路２ａから出力される受信信号検出信号が「Ｌ」と「Ｈ」を受信信号Ａ１に同期して繰り返すことになる。このように、時刻ｔ２以降、受信信号検出信号Ｄ１が「Ｈ」となり、受信信号Ａ１を検出したことが判定できる。
【００５１】
図８（ｂ）においては、時刻ｔ０の初期状態で、受信信号Ａ１が供給されていないのでシフトレジスタ１ａから出力されるパラレル信号Ｃ１〜Ｃ１２は「Ｌ」であるが、検出長選択信号Ｈ１が「Ｌ」に設定されることによりセレクタ５がパラレル信号Ｃ９〜Ｃ１２を判定回路２ａへ出力せず、代わりに、入力端Ｘ１〜Ｘ４に供給された「Ｌ」、「Ｈ」、「Ｌ」、「Ｈ」を判定回路２ａへ出力している状態となっているので、判定回路２ａへはパラレル信号Ｃ１〜Ｃ８の「Ｌ」と、前記した「Ｌ」、「Ｈ」、「Ｌ」、「Ｈ」とが入力されている。
【００５２】
受信信号Ａ１がシフトレジスタ１ａに供給されると、クロックＢ１の立ち上がりエッジが供給される度に、シフトレジスタ１ａの後段方向へ受信信号Ａ１が１ビットずつ順次シフトし、このシフトに応じてパラレル信号Ｃ１〜Ｃ１２のレベルが変化する。
【００５３】
そして、８個目のクロックＢ１の立ち上がりエッジが供給される時刻ｔ１において、シフトレジスタ１ａの偶数段の出力端から出力されるパラレル信号Ｃ２，Ｃ４，Ｃ６，Ｃ８が「Ｌ」、奇数段の出力端から出力されるパラレル信号Ｃ１，Ｃ３，Ｃ５，Ｃ７が「Ｈ」になると、この時、判定回路２ａには既にパラレル信号Ｃ９〜Ｃ１２の代わりに、前記した「Ｌ」、「Ｈ」、「Ｌ」、「Ｈ」が入力されているので、判定回路２ａは受信信号検出信号Ｄ１を「Ｈ」とする。
【００５４】
以降、クロックＢ１の立ち上がりエッジが供給される度に、偶数段出力端の出力パラレル信号と奇数段出力端の出力パラレル信号とのレベルが交互に反転するので、判定回路２ａから出力される受信信号検出信号が「Ｌ」と「Ｈ」を受信信号Ａ１に同期して繰り返すことになる。このように、時刻ｔ１以降、受信信号検出信号Ｄ１が「Ｈ」となり、受信信号Ａ１を検出したことが判定できる。
【００５５】
また、図９のタイムチャートに示すように、受信信号Ａ１がアンテナ受信信号のキャリア周波数から若干ずれた際に、検出長選択信号Ｈ１が「Ｈ」とされている場合は、図９（ａ）に示すように、判定回路２ａが受信信号検出信号Ｄ１を「Ｈ」とする条件が整うまでに、パラレル信号Ｃ１が不定値となると、受信信号検出信号Ｄ１が時刻ｔ２で不定値となってしまい、受信信号Ａ１の検出が不定となる。
【００５６】
しかし、検出長選択信号Ｈ１が「Ｌ」の場合は、判定回路２ａが判定を行うためのパラレル信号数が少なくて済むので、図９（ｂ）に示すように、パラレル信号Ｃ１が不定値となるのが、パラレル信号Ｃ１〜Ｃ８が判定回路２ａへ入力される以降で有れば時刻ｔ１に示すように、判定回路２ａが受信信号検出信号Ｄ１を「Ｈ」とする。この場合、全てのパラレル信号Ｃ１〜Ｃ１２が入力されてから検出を行う場合よりも受信信号Ａ１を検出できる確率が高くなる。
【００５７】
以上のように、この実施の形態３によれば、受信信号Ａ１を判定するときに使用するシフトレジスタ１ａのパラレル出力数を選択信号Ｈ１によって変更することにより、受信信号検出期間を変更することが可能となる効果が得られる。
【００５８】
言い換えれば、受信信号のキャリア周波数を中心とする検出周波数範囲を変更することが可能となる効果が得られる。
【００５９】
すなわち、シフトレジスタ１ａのパラレル出力を多く用いて判定を行えば、それだけ信号の検出に時間を要するが、受信信号のキャリア周波数を中心とした、ごく限られた周波数範囲の信号を検出できるようになり、逆に、判定に使用するパラレル出力数を少なくすれば、検出の対象となる周波数範囲は広がるが、それだけ短期間で信号を検出することができるようになる効果が得られる。
【００６０】
実施の形態４．
図１０はこの発明の実施の形態４による受信信号検出装置の判定回路の構成図であり、図において、６はシフトレジスタ１ａの偶数段の出力端から出力されるパラレル信号Ｃ２…Ｃ１２の論理積を求めるアンド回路（第１アンド回路）、７はシフトレジスタ１ａの奇数段の出力端から出力されるパラレル信号Ｃ１…Ｃ１１の論理和の反転値を求めるノア回路、８はアンド回路６の出力レベル２６とノア回路７の出力レベル２７の論理積を求め、この結果を受信信号検出信号Ｄ１として出力するアンド回路（第２アンド回路）である。
【００６１】
但し、この図１０に示す判定回路は、実施の形態１から実施の形態３で説明した判定回路２ａ，２ｂに適用されるものであり、判定回路２ｂとして適用する場合は、パラレル信号Ｃ１〜Ｃ１２がＥ１〜Ｅ１２となり、受信信号検出信号Ｄ１がＦ１となる。
【００６２】
次に動作について説明する。
シフトレジスタ１ａの偶数段の出力端から出力されるパラレル信号Ｃ２…Ｃ１２の全てが「Ｈ」となってアンド回路６に入力されると、アンド回路６の出力レベル２６が「Ｈ」となる。また、シフトレジスタ１ａの奇数段の出力端から出力されるパラレル信号Ｃ１…Ｃ１１の全てが「Ｈ」となってノア回路７に入力されると、ノア回路７の出力レベル２７が「Ｈ」となる。そして、各出力レベル２６，２７の「Ｈ」がアンド回路８に入力されると、アンド回路８の出力レベルである受信信号検出信号Ｄ１が「Ｈ」となる。
【００６３】
以上のように、この実施の形態４によれば、非常に簡単な回路構成で判定回路を実現することができる効果が得られる。
【００６４】
実施の形態５．
図１１はこの発明の実施の形態５による受信信号検出装置の回路構成図であり、図において、９は受信信号Ａ１が途絶えたことを検出する受信信号オフ検出回路である。
【００６５】
次に動作について説明する。
受信信号オフ検出回路９は、判定回路２ａから出力される受信信号検出信号Ｄ１が受信信号検出時に「Ｈ」となったことを検出すると、受信信号検出信号（第４受信信号検出信号）Ｊ１を「Ｈ」とし、その後、受信信号検出信号Ｄ１が「Ｌ」となる受信信号Ａ１が途絶えたことを検出するまで受信信号検出信号Ｊ１の「Ｈ」を保持する。即ち、受信信号検出信号Ｄ１が「Ｌ」となったことを検出すると、受信信号検出信号Ｊ１を「Ｌ」とする。
【００６６】
以上のように、この実施の形態５によれば、受信信号Ａ１の検出時に受信信号検出信号Ｊ１が「Ｈ」に保持されているので、受信信号Ａ１を検出した状態をより明確に判断することができる効果が得られる。
【００６７】
実施の形態６．
図１２はこの発明の実施の形態６による受信信号検出装置の受信信号オフ検出回路の構成図であり、図において、１０は受信信号検出信号Ｄ１とフリップフロップ１２から出力される受信信号検出信号Ｊ１との論理和を求め、この結果得られる信号をアンド回路１１へ出力するオア回路、１１はナンド回路１５の出力信号Ｍ１とオア回路１０の出力信号との論理積を求め、この結果得られる信号をフリップフロップ１２のデータ入力端Ｄへ出力するアンド回路、１２はアンド回路１１の出力信号を、受信信号検出信号Ｄ１の交番部分の２倍の周波数のクロックで保持し、この保持信号を受信信号検出信号Ｊ１として出力するフリップフロップ、２５はオア回路１０、アンド回路１１及びフリップフロップ１２で構成され、受信信号検出信号Ｄ１の「Ｈ」が入力されてから途絶えるまで、その「Ｈ」を受信信号検出信号Ｊ１として保持するレベルホールド回路である。
【００６８】
１３は受信信号検出信号Ｄ１を反転し、この反転信号をロードイネーブル信号Ｄ２としてカウンタ１４に供給するインバータ、１４は受信信号検出信号Ｊ１がイネーブル制御端ＥＮに供給され、ロードイネーブル信号Ｄ２がロード制御端ＬＤＮに、クロックＫ１を１／４分周したクロックＬ１がクロック入力端ＣＬＲＮに入力され、カウント出力端ＱＡ，ＱＢ，ＱＣ，ＱＤから出力されるカウント値をナンド回路１５へ出力するカウンタ、１５はカウンタ１４のカウント値の論理積の反転値を求め、この結果得られる信号Ｍ１をアンド回路１１へ出力するナンド回路である。
【００６９】
次に動作について説明する。
ここで、図１３はこの実施の形態６における受信信号オフ検出回路の動作を示すフローチャートである。
【００７０】
時刻ｔ０は初期状態なので、受信信号検出信号Ｄ１が「Ｌ」となっている。その後、受信信号検出信号Ｄ１の「Ｈ」がオア回路１０を介して、「Ｈ」の信号Ｍ１が供給されたアンド回路１１に供給されると、アンド回路１１の出力信号が「Ｈ」となってフリップフロップ１２に供給される。
【００７１】
この後、時刻ｔ１において、クロックＫ１の立ち上がりエッジがフリップフロップ１２に入力されると、フリップフロップ１２に「Ｈ」が保持され、受信信号検出信号Ｊ１が「Ｈ」となる。
【００７２】
受信信号検出信号Ｊ１は、カウンタ１４のイネーブル信号として入力されるので、時刻ｔ１からカウンタ１４が動作を開始するが、受信信号検出信号Ｄ１を反転した「Ｌ」のロードイネーブル信号Ｄ２がカウンタ１４に供給されるので、時刻ｔ２に至るまでカウンタ１４の出力カウント値は「０」のままとなる。
【００７３】
時刻ｔ２になると、受信信号検出信号Ｄ１が「Ｌ」のままの状態が続くため、カウンタ１４の「０」ロードが行われなくなることから、クロックＬ１に同期してカウンタ１４のインクリメントが行われる。
【００７４】
時刻ｔ３において、カウンタ１４の出力カウント値が全て「１」となると、ナンド回路１５の出力信号Ｍ１が「Ｌ」となり、アンド回路１１の出力信号が「Ｌ」となって、この「Ｌ」がフリップフロップ１２でクロックＫ１で保持されることによって、受信信号検出信号Ｊ１が「Ｌ」となり、受信信号オフ検出が完了する。
【００７５】
その後、時刻ｔ４において、受信信号検出信号Ｊ１の「Ｌ」がカウンタ１４においてクロックＬ１でトリガされることによってカウント値が「０」となり、ナンド回路１５の出力信号Ｍ１が「Ｈ」となる。
【００７６】
以上のように、この実施の形態６によれば、受信信号Ａ１を検出している間は受信信号検出信号Ｊ１が「Ｈ」に保持され、受信信号Ａ１が途絶えたときには「Ｌ」となるので、受信信号Ａ１を検出した状態をより明確に判断することができる効果が得られる。
【００７７】
実施の形態７．
図１４はこの発明の実施の形態７による実施の形態１から実施の形態３又は実施の形態５で示した受信信号検出装置を備えたデータ受信装置のブロック構成図であり、図において、２２はアナログ部２２ａとデジタル部２２ｂとを備えて構成され、図示せぬ送信装置から送られてきた信号を受信してデータ復調を行うデータ受信装置、２２ａはアンテナ１６、フィルタ１７、アンプ１８、コンパレータ１９を備えて構成され、アナログ信号をデジタル信号に変換するアナログ部、２２ｂは受信信号検出回路２０と復調回路２１とを備えて構成され、デジタル信号から復調データを得るデジタル部である。
【００７８】
１６は送信装置から送られてきた信号を受信するアンテナ、１７はアンテナ１６で受信した信号Ｎ１のうち受信キャリア周波数を含む周波数の信号Ｏ１をアンプ１８へ出力するフィルタ、１８は信号Ｏ１をコンパレータ１９が所望の動作を行うことが可能なレベルまで増幅し、この増幅信号Ｐ１をコンパレータ１９へ出力するアンプ、１９は増幅信号Ｐ１を基準値と比較し、この結果、基準値以上のレベルの増幅信号Ｐ１を「Ｈ」、基準値より小さいレベルの増幅信号Ｐ１を「Ｌ」とし、この「Ｈ」及び「Ｌ」から成るデジタル信号（受信信号）Ａ１を受信信号検出回路２０へ出力するコンパレータである。
【００７９】
２０は実施の形態１〜３又は５で説明した受信信号検出装置による受信信号検出回路、２１は受信信号検出信号Ｊ１をイネーブル信号として利用し、Ｊ１が一定周期以内に「Ｈ」となるパルス、もしくは「Ｈ」レベル一定として入力している場合にのみ動作を行い、復調データＱ１を出力する復調回路である。
【００８０】
次に動作について説明する。
アンテナ１６で受信した信号Ｎ１を、フィルタ１７を通すことにより受信キャリア周波数を含む周波数の信号Ｏ１としてアンプ１８へ出力し、アンプ１８で後段のコンパレータ１９が所望の動作を行うことが可能なレベルまで増幅し、この増幅信号Ｐ１をコンパレータ１９で基準値と比較し、この結果、基準値以上のレベルの増幅信号Ｐ１を「Ｈ」、基準値より小さいレベルの増幅信号Ｐ１を「Ｌ」とし、この「Ｈ」及び「Ｌ」から成る受信信号Ａ１を受信信号検出回路２０へ出力する。
【００８１】
受信信号検出回路２０は、受信信号Ａ１が所望の受信信号であると判定した場合に受信信号検出信号Ｊ１を「Ｈ」とする。復調回路２１は、受信信号検出信号Ｊ１をイネーブル信号として利用し、Ｊ１が一定周期以内に「Ｈ」となるパルス、もしくは「Ｈ」レベル一定として入力している場合にのみ動作を行い、復調データＱ１を出力する。
【００８２】
以上のように、この実施の形態７によれば、復調回路２１が、受信信号検出信号Ｊ１によるイネーブル条件が満たされない限り一切の動作を行わないので、データ受信装置を極力電力を消費しない状態に保つことができる効果が得られる。
【００８３】
なお、上記実施の形態１から実施の形態７では無線通信に関して説明したが、有線通信であっても上記実施の形態１から実施の形態７と同様の効果が得られる。
【００８４】
【発明の効果】
以上のように、請求項１記載の発明によれば、受信信号におけるキャリアの２倍の周波数の第１クロックで受信信号を取り込むシリアル入力／パラレル出力型の第１シフトレジスタと、第１シフトレジスタの奇数段のパラレル信号と偶数段のパラレル信号とのレベルが相反する関係となった際に第１受信信号検出信号を出力する第１判定回路とを備えるように構成したので、振幅変調や位相変調などの信号変調方式に依存せず、また、予め受信信号の所定コードによる変調を必要とせず、さらに、受信信号検出にかかる期間が短期間となる効果がある。
【００８５】
請求項２記載の発明によれば、受信信号を第１クロックを反転した第２クロックで取り込むシリアル入力／パラレル出力型の第２シフトレジスタと、第２シフトレジスタの奇数段のパラレル信号と偶数段のパラレル信号とのレベルが相反する関係となった際に第２受信信号検出信号を出力する第２判定回路と、第１及び第２受信信号検出信号の論理和を求め、この結果を第３受信信号検出信号とするオア回路とを備えるように構成したので、受信信号の入力タイミングを問わない受信信号検出装置を得ることができる効果がある。
【００８６】
請求項３記載の発明によれば、第１シフトレジスタから出力されるパラレル信号数を選択して判定回路へ出力するセレクタを設けるように構成したので、受信信号のキャリア周波数を中心とする検出周波数範囲を変更することが可能となる効果がある。
【００８７】
請求項４記載の発明によれば、第１又は第２判定回路が、第１又は第２シフトレジスタの奇数段のパラレル信号の論理和の反転値を求めるノア回路と、偶数段のパラレル信号の論理積を求める第１アンド回路と、ノア回路と第１アンド回路との出力信号の論理積を求め、この結果を第１又は第２受信信号検出信号とする第２アンド回路とを備えるように構成したので、非常に簡単な回路構成で判定回路を実現することができる効果がある。
【００８８】
請求項５記載の発明によれば、第１〜第３受信信号検出信号の何れかの入力を検出してから第１〜第３の何れかが途絶えたことを検出するまで第４受信信号検出信号を保持する受信信号オフ検出回路を備えるように構成したので、受信信号を検出した状態をより明確に判断することができる効果がある。
【００８９】
請求項６記載の発明によれば、受信信号オフ検出回路が、第１〜第３受信信号検出信号の何れかを第４受信信号検出信号として保持するレベルホールド回路と、この回路の保持信号をイネーブル入力とし、第１〜第３受信信号検出信号の何れかの反転信号をロードイネーブル入力としてカウント動作を行い、このカウント値が所定値となった際にレベルホールド回路の保持信号を解除するカウンタとを備えるように構成したので、受信信号を検出した状態をより明確に判断することができる効果がある。
【００９０】
請求項７記載の発明に係るデータ受信装置は、上記第１〜第４受信信号検出信号の何れかの供給時にのみ受信信号からのデータ復調動作を行う復調回路を備えるように構成したので、復調回路が、受信信号検出信号によるイネーブル条件が満たされない限り一切の動作を行わないので、データ受信装置を極力電力を消費しない状態に保つことができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による受信信号検出装置の回路構成図である。
【図２】図１に示す受信信号検出装置において、所望受信信号が入力された場合の動作を説明するタイムチャートである。
【図３】図１に示す受信信号検出装置において、意図しない信号が入力された場合の動作を説明するタイムチャートである。
【図４】この発明の実施の形態２による受信信号検出装置の回路構成図である。
【図５】図４に示す受信信号検出装置において、所望の受信信号が入力された場合の動作を説明するタイムチャートである。
【図６】図４に示す受信信号検出装置において、意図しない信号が入力された場合の動作を説明するタイムチャートである。
【図７】この発明の実施の形態３による受信信号検出装置の回路構成図である。
【図８】図７に示す受信信号検出装置において、所望の受信信号が入力された場合の動作を説明するタイムチャートである。
【図９】図７に示す受信信号検出装置において、所望受信信号と周波数が若干異なる信号が入力された場合の動作を説明するタイムチャートである。
【図１０】この発明の実施の形態４による受信信号検出装置の判定回路の構成図である。
【図１１】この発明の実施の形態５による受信信号検出装置の回路構成図である。
【図１２】この発明の実施の形態６による受信信号検出装置の受信信号オフ検出回路の回路構成図である。
【図１３】図１２に示す受信信号オフ検出回路の動作を説明するタイムチャートである。
【図１４】この発明の実施の形態７による受信データ装置の構成を示す図である。
【図１５】従来の受信信号検出装置の回路構成図である。
【図１６】図１５に示す受信信号検出装置の動作を説明するタイムチャートである。
【符号の説明】
１ａ  シフトレジスタ（第１シフトレジスタ）、１ｂ  シフトレジスタ（第２シフトレジスタ）、２ａ  判定回路（第１判定回路）、２ｂ  判定回路（第２判定回路）、Ｂ１  クロック（第１クロック）、Ｂ２  クロック（第２クロック）、Ｄ１  受信信号検出信号（第１受信信号検出信号）、Ｆ１  受信信号検出信号（第２受信信号検出信号）、Ｇ１  受信信号検出信号（第３受信信号検出信号）、Ｊ１  受信信号検出信号（第４受信信号検出信号）、３  オア回路、５  セレクタ、６  アンド回路（第１アンド回路）、７  ノア回路、８  アンド回路（第２アンド回路）、９  受信信号オフ検出回路、１４  カウンタ、２０  受信信号検出回路、２１  復調回路、２２  データ受信装置、２５  レベルホールド回路。
【図１】
0003625991.tif 000002
【図２】
0003625991.tif 000003
【図３】
0003625991.tif 000004
【図４】
0003625991.tif 000005
【図５】
0003625991.tif 000006
【図６】
0003625991.tif 000007
【図７】
0003625991.tif 000008
【図８】
0003625991.tif 000009
【図９】
0003625991.tif 000010
【図１０】
0003625991.tif 000011
【図１１】
0003625991.tif 000012
【図１２】
0003625991.tif 000013
【図１３】
0003625991.tif 000014
【図１４】
0003625991.tif 000015
【図１５】
0003625991.tif 000016
【図１６】
0003625991.tif 000017