(57)【特許請求の範囲】
【請求項１】
強誘電体を２つの電極間に有し、両電極への印加電圧に応じた強誘電体の分極の方向によって２値データを記憶する強誘電体キャパシタと、この強誘電体キャパシタと接続されたスイッチング用の電界効果型トランジスタとからなるメモリセルを有する半導体記憶装置において、
互いに絶縁層を介して積層されている２層以上の強誘電体キャパシタとして同一平面にある第１キャパシタと別の同一平面にある第２キャパシタを有し、
前記第１キャパシタと前記第２キャパシタが、それぞれビットコンタクトを通すための領域が設けられたコの字型の平面形状を有し、相互に重なり部を有する
ことを特徴とする半導体記憶装置。
【請求項２】
互いに隣接するトランジスタが異なる層の強誘電体キャパシタと接続されている請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、とくに強誘電体の分極反転を利用した強誘電体キャパシタを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
強誘電体を２つの電極間に有し、両電極への印加電圧に応じた強誘電体の分極の方向によって２値データを記憶する強誘電体キャパシタを利用した強誘電体メモリであるＦＥＲＡＭ（ferroelectric random access memories）においては、分極電荷値の大小が読み出し信号量の大小に比例するので、装置の信頼性向上のために、この分極電荷値を増大させ、あるいはその必要量を確保することが重要である。
【０００３】
上記の半導体メモリの使用される強誘電体としては、ＰＺＴ（PbZrTiO3）がよく知られており、Ｙ−１と呼ばれる化合物群が開発されている（米国特許５，５１９，２３４号公報）。
この強誘電体の分極電荷値は、メモリキャパシタに使用される強誘電体の表面積に比例する。同様の例として、ＤＲＡＭ（dynamic random access memories）がある。ＤＲＡＭのメモリキャパシタは２値データを記憶するために蓄積容量が大きいほど好ましく、装置の高集積化と縮小化を図るためには必要な蓄積容量を確保しながらキャパシタの占有面積を縮小させることが重要である。このため、メモリキャパシタの構造として円筒型やフィン型などのスタック型、あるいはトレンチ型などが開発されてきた。これらはいずれもキャパシタに立体構造を持たせることでその表面積を増加させ、メモリセル面積の縮小を可能にする。
【０００４】
強誘電体メモリにおいてもＤＲＡＭなどと同様にメモリの高集積化や装置の縮小化が望まれており、メモリセルサイズの縮小が大きな課題となる。即ち、必要な分極電荷値を確保しながらメモリセル面積を縮小することが必要である。
【０００５】
【発明が解決しようとする課題】
しかしながら、強誘電体キャパシタにおいては、キャパシタに使用される強誘電体を凹凸のある下地に対して形成した場合、膜厚の不均一により膜質の劣化を招いてしまう。膜質の劣化は装置の動作を不安定にするなど信頼性を低下させるので、強誘電体は膜厚の不均一が生じぬよう平坦な下地に対して形成する必要があり、ＤＲＡＭのメモリキャパシタのように複雑な立体構造をとることは困難である。
【０００６】
従って、本発明は、複雑な立体構造をとることができない強誘電体キャパシタの必要な分極電荷値を確保しながらメモリセル面積を縮小し、メモリの高集積化や装置の縮小化が可能な半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、強誘電体を２つの電極間に有し、両電極への印加電圧に応じた強誘電体の分極の方向によって２値データを記憶する強誘電体キャパシタと、この強誘電体キャパシタと接続されたスイッチング用の電界効果型トランジスタとからなるメモリセルを有する半導体記憶装置において、互いに絶縁層を介して積層されている２層以上の強誘電体キャパシタとして同一平面にある第１キャパシタと別の同一平面にある第２キャパシタを有し、前記第１キャパシタと前記第２キャパシタが、それぞれビットコンタクトを通すための領域が設けられたコの字型の平面形状を有し、相互に重なり部を有することを特徴とする半導体記憶装置を提供する。
【０００８】
本発明の半導体装置は、互いに絶縁層を介して積層されている２層以上の強誘電体キャパシタを有する。従来のように全てのキャパシタを１つの層中に構成する場合には、キャパシタは相互に重なり部を持つことはできないので、キャパシタの面積は拡大することができない。しかし、キャパシタを２層以上の立体的に積層することにより、キャパシタが相互に重なり部を持つことが可能となり、そのような重なり部を持つことでキャパシタの面積を従来より拡大することが可能となる。
【０００９】
従って、膜厚の不均一が生じぬよう平坦な下地に対して形成する必要がある強誘電体キャパシタにおいて、キャパシタの面積を不都合なく拡大することができ、従って分極電荷値を高めることが可能となる。また、必要な分極電荷値を確保しながらメモリセルの面積を縮小することが可能となる。
【００１０】
本発明の半導体装置において、互いに隣接するトランジスタが相互に異なる層のキャパシタと接続されていることが好ましい。
隣接するトランジスタが異なる層のキャパシタに接続されていると隣接するトランジスタ領域にキャパシタを延伸することができ、キャパシタの重なり部を形成できるのでキャパシタの面積を拡張することができる。
【００１１】
本発明の半導体装置において、２層以上有る各層のキャパシタがビット線方向あるいはワード線方向に交互に繰り返し形成されていることが好ましい。このような構造は各キャパシタの面積を揃って拡張できるので、各キャパシタに同一の分極電荷値が求められる強誘電体キャパシタに好適である。
【００１２】
【発明の実施の形態】
以下に、本発明にかかる半導体装置について図１を用いて説明する。
図１（ａ）は本発明の半導体装置の実施形態の等価回路図であり、１つの電界効果型トランジスタと１つの強誘電体キャパシタで１メモリセルを構成する（１Ｔｒ＋１Ｃａｐ）型の半導体記憶装置の４メモリセル分に相当する。図１（ｂ）平面図および（ｃ）断面図はどちらも、図１（ａ）等価回路図と同じ構成の半導体装置を示している。
【００１３】
図１（ａ）に示すように、トランジスタＴｒ１とキャパシタＣ１でメモリセルＭＣ１を構成し、メモリセルＭＣ２〜４も同様である。ワード線ＷＬにより選択される電界効果型トランジスタＴｒのソースＳと強誘電体キャパシタＣの一方の電極が接続されており、キャパシタの他方の電極はプレート線ＰＬに接続されている。また、トランジスタのドレインＤはビット線ＢＬに接続されている。
【００１４】
図１（ｂ）平面図と（ａ）の等価回路図を対応させて本発明の半導体記憶装置を説明する。ワード線３１（ＷＬ）が図面上、上下に配線され、トランジスタＴｒ１〜Ｔｒ４のゲート電極を構成する。ゲート電極と両側のソース・ドレイン拡散層１１でトランジスタＴｒ１〜Ｔｒ４を構成する。キャパシタＣ１〜Ｃ４は、キャパシタ３４、３４（Ｃ１、Ｃ３）が同一平面にあり、キャパシタ３５、３５（Ｃ２、Ｃ４）が別の同一平面にある。キャパシタＣ１〜Ｃ４の下部電極はキャパシタコンタクト３２、３３を介してトランジスタのソース拡散層１１に接続され、キャパシタＣ１〜Ｃ４の上部電極はプレート線３６、３７（ＰＬ）と接続され、トランジスタのドレイン拡散層１１はビットコンタクト３８を介してビット線３９（ＢＬ）と接続されている。ビットコンタクトを避けるようにコの字型に強誘電体キャパシタ３４、３５が形成され、キャパシタは上下に重なり部を有している。各強誘電体キャパシタの上部電極はプレート線３６、３７と一体になっており、プレート線はワード線と平行に走っている。一方、ビット線はワード線、プレート線と垂直方向に設けられている。
【００１５】
次に、図１（ｃ）断面図により説明する。この図は、図１（ｂ）平面図におけるＡ−Ａ’面に沿った断面図である。また、素子分離絶縁膜の表示を省略している。Ｐ型半導体基板１０上に、図示しないゲート酸化膜を介して、例えばポリシリコンとタングステンシリサイドとの２層構成とするポリサイドからなるワード線（ゲート電極）３１があり、その両側の基板中にはイオン注入によりソース・ドレイン拡散層１１ａ、１１ｂが形成されている。ポリシリコンからなるビットコンタクト３８は２つのメモリセルで共有され、共通のドレインとアルミニウムからなるビット線３９とを接続する。それぞれのトランジスタのもう一方の拡散層は強誘電体キャパシタの下部電極３４ｃ、３５ｃとキャパシタコンタクト３２、３３を介して接続されている。強誘電体キャパシタは、トランジスタを被覆する第１層間絶縁層２１上に配設されている第１強誘電体キャパシタ３４と、第１強誘電体キャパシタを被覆する第２層間絶縁層２２上に配設されている第２強誘電体キャパシタ３６との２層構成である。第１層間絶縁膜２１と第２層間絶縁膜２２は例えばそれぞれ酸化シリコンよりなる。第１強誘電体キャパシタ３４と第２強誘電体キャパシタ３５はどちらもそれぞれ上部電極３４ａ、３５ａ、強誘電体膜３４ｂ、３５ｂ、下部電極３４ｃ、３５ｃの３層から構成されている。上部電極３４ａ、３５ａとしては例えばＰｔ等の導電体を使用でき、下部電極３４ｃ、３５ｃとしては例えばＰｔ／Ｔｉ積層電極を使用できる。強誘電体膜３４ｂ、３５ｂに使用される強誘電体としては、ＰＺＴやＹ−１を使用できる。また、上部電極３４ａ、３５ａは上部電極と同じ素材からなるプレート電極３６、３７と一体になって形成されたものであり、それらとそれぞれ接続されている。
【００１６】
本実施形態のキャパシタは、第１強誘電体キャパシタと第２強誘電体キャパシタの２層構成となっており、それらは第２層間絶縁膜により絶縁されている。ビット線方向に隣接するキャパシタは第１強誘電体キャパシタと第２強誘電体キャパシタが交互に繰り返された形態となっている。例えば、メモリセルＭＣ２のキャパシタは第２強誘電体キャパシタを有しており、隣接するメモリセルＭＣ１およびＭＣ３のキャパシタは第１強誘電体キャパシタを有する。
【００１７】
上述のように、本発明の強誘電体キャパシタは絶縁層を挟んだ２層構成とすることで隣接するキャパシタ相互で重なり部を持つことができるので個々のキャパシタの占有可能面積を拡張でき、即ち強誘電体膜の面積を拡大できるので、分極電荷値の増大が可能となり、必要な分極電荷値を確保しながら強誘電体キャパシタ一つあたりの占有面積を縮小し、メモリの高集積化や装置の縮小化が可能となる。
【００１８】
次に図２により本実施形態の半導体記憶装置の製造方法について説明する。
まず、図２（ａ）に至る過程について説明する。Ｐ型半導体基板１０上に、図示しない素子分離絶縁膜を形成し、ゲート酸化膜の成膜の後にワード線（ゲート電極）３１を形成する。その後、イオン注入によりソース・ドレイン拡散層１１ａ、１１ｂを形成し、電界効果型トランジスタが完成する。トランジスタを被覆してＰＳＧあるいはＢＰＳＧを堆積し、リフローなどで平坦化して第１層間絶縁膜２１を形成する。
【００１９】
次に、図２（ｂ）に示すように、レジスト形成の後異方性エッチングを施すことにより、トランジスタのソース拡散層１１ａ一つおきに対してキャパシタコンタクト孔を開口し、拡散層の表面を露出させる。開口したコンタクト孔をポリシリコンの堆積およびエッチバックで埋めて、キャパシタコンタクト３２を形成し、ソース拡散層１１ａと接続する。さらにその上部に、キャパシタの下部電極となるＰｔ／Ｔｉ層と、強誘電体膜となるＰＺＴ層とを堆積し、キャパシタ電極の形状にコの字型にレジストパターニングする。さらにこの上部に上部電極となるＰｔ層を堆積しパターニングして、上部電極３４ａとプレート線３６を一体に成形する。これにより、上部電極３４ａ、強誘電体膜３４ｂおよび下部電極３４ｃの３層構成からなる第１強誘電体キャパシタ３４が完成する。第１強誘電体キャパシタを被覆してＰＳＧ等を堆積し、リフローなどで平坦化して、第２層間絶縁膜２２を形成し、第１強誘電体キャパシタと次に形成する第２強誘電体キャパシタとを絶縁する。
【００２０】
次に、図２（ｃ）に示すように、第１強誘電体キャパシタ３４を形成するのと同様の方法で第２強誘電体キャパシタ３５とプレート線３７を形成し、その上部を第３層間絶縁膜２３で被覆する。ただし、第２強誘電体キャパシタ３５のキャパシタコンタクトは、第１強誘電体キャパシタに接続しなかった方のトランジスタのソース拡散層１１ａに対して、第１層間絶縁膜２１と第２層間絶縁膜２２を貫通するように開口する。
【００２１】
最後にドレイン拡散層１１ｂに対するビットコンタクトの開口とビットコンタクト孔へのポリシリコンプラグの埋設によるビットコンタクト３８の形成、およびアルミニウムのスパッタリングによるビット線３９の形成により、図１（ｃ）様の半導体記憶装置が完成する。
【００２２】
本実施形態の半導体装置の製造方法においては、第１強誘電体キャパシタの形成の全面を被覆するように第２層間絶縁膜を堆積させている。これにより第１強誘電体キャパシタと、この後形成する第２強誘電体キャパシタとの絶縁が確保され、各層のキャパシタが相互に重なり部を持つことが可能となり、キャパシタの面積を従来より拡大することが可能となる。この際、上層の第２強誘電体キャパシタのキャパシタコンタクトは、、絶縁性を確保するために第１強誘電体キャパシタが露出しないように開口する必要がある。また、強誘電体キャパシタをコの字型に形成しており、ビットコンタクトを通すための領域を設けている。この場合、ビットコンタクトの位置を適当に変更することでコの字型の複雑な形に成形することを避けることもできる。
【００２３】
本発明は上記態様に限定されない。例えば、本実施形態は１メモリセルが（１Ｔｒ＋１Ｃａｐ）型で説明したが、（２Ｔｒ＋２Ｃａｐ）型の半導体装置にも適用できる。また、ビット線方向に第１強誘電体キャパシタ層に形成されたキャパシタ電極と前記第２強誘電体キャパシタ層に形成されたキャパシタ電極が交互に繰り返された構造について示したが、ワード線方向に交互に繰り返す構造でもよく、さらにビット線とワード線の両方に交互に繰り返す構造としてもよい。本実施形態においては強誘電体キャパシタを２層構成としているが、３層以上でもかまわない。また、ビットコンタクトやキャパシタコンタクトの形成においてポリシリコンを埋設しているが、タングステンなどの金属を導電体として用いてもよい。その他本発明の要旨を逸脱しない範囲で種々の変更をすることができる。
【００２４】
【発明の効果】
本発明の半導体記憶装置は、個々のキャパシタ電極の面積を拡張でき、即ち強誘電体膜の面積を拡大できるので分極電荷値を高めることが可能となり、膜厚の不均一が生じぬよう平坦な下地に対して形成する必要がある強誘電体キャパシタにおいて、必要な分極電荷値を確保しながらメモリセル面積を縮小し、メモリの高集積化や装置の縮小化を可能とすることができる。
【図面の簡単な説明】
【図１】図１は本発明の半導体記憶装置の一形態を示し、（ａ）は等価回路図、（ｂ）は平面図、（ｃ）は断面図である。
【図２】図２は本発明の半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は第１層間絶縁膜形成工程まで、（ｂ）は第２層間絶縁膜形成工程まで、（ｃ）は第３層間絶縁膜形成工程までをそれぞれ示す。
【符号の説明】
１０…基板、１１ａ…ソース拡散層、１１ｂ…ドレイン拡散層、２１…第１層間絶縁膜、２２…第２層間絶縁膜、２３…第３層間絶縁膜、３１…ワード線（ゲート電極）、３２、３３…キャパシタコンタクト、３４…第１強誘電体キャパシタ、３４ａ…上部電極、３４ｂ…強誘電体膜、３４ｃ…下部電極、３５…第２強誘電体キャパシタ、３５ａ…上部電極、３５ｂ…強誘電体膜、３５ｃ…下部電極、３６、３７…プレート線、３８…ビットコンタクト、３９…ビット線
【図１】
0003646423.tif 000002
【図２】
0003646423.tif 000003