(57)【特許請求の範囲】
【請求項１】
入力した映像信号の第１アスペクト比を、該アスペクト比とは異なるアスペクト比の固定画素数方式モニタ表示用の第２アスペクト比に変換するアスペクト比変換用サンプリングクロック発生回路において、
入力水平同期信号を入力し、この入力水平同期信号に同期して非線形波形を発生させる非線形波形発生手段と、
前記アスペクト比変換用サンプリングクロック発生回路の最終出力信号（サンプリングクロック）を分周し、前記第２アスペクト比に対応した新たな内部水平同期信号を生成する分周手段と、
前記入力水平同期信号と前記内部水平同期信号とを入力し、所望の周波数にロックしたロック信号を発生し、かつ、前記入力水平同期信号と前記内部水平同期信号との位相差を比較して誤差を出力する位相比較器と、該誤差出力を平滑化するためのＬＰＦと、加算器によって加算された、前記ＬＰＦからの出力と前記非線形波形との加算波形を印加電圧により変化させ、後段のＡ／Ｄ変換器へ最終出力信号（サンプリングクロック）として供給するとともに、該最終出力信号（サンプリングクロック）を前記分周部へ供給するＶＣＯとで構成するＰＬＬ手段とを備え、
前記第１アスペクト比のアナログ映像信号を、前記最終出力信号（サンプリングクロック）のタイミングによってＡ／Ｄ変換を行うことにより第２アスペクト比の映像信号に変換することを特徴とするアスペクト比変換用サンプリングクロック発生回路。
【請求項２】
前記非線形波形信号発生手段をアナログ回路により構成したことを特徴とする請求項１記載のアスペクト比変換用サンプリングクロック発生回路。
【請求項３】
前記非線形波形信号発生手段をデジタル回路により構成したことを特徴とする請求項１記載のアスペクト比変換用サンプリングクロック発生回路。
【請求項４】
前記第１アスペクト比は横：縦が４：３であり、前記第２アスペクト比は横：縦が１６：９であることを特徴とする請求項１乃至請求項３の何れか一つに記載のアスペクト比変換用サンプリングクロック発生回路。
【請求項５】
入力した映像信号の第１アスペクト比を、該アスペクト比とは異なるアスペクト比の固定画素数方式モニタ表示用の第２アスペクト比に変換するアスペクト比変換用サンプリングクロック発生方法において、
非線形波形発生手段が、入力水平同期信号を入力し、この入力水平同期信号に同期して非線形波形を発生させ、
分周手段が、アスペクト比変換用サンプリングクロック発生回路の最終出力信号（サンプリングクロック）を分周し、前記第２アスペクト比に対応した新たな内部水平同期信号を生成し、
ＰＬＬ手段が、位相比較器とＬＰＦ及びＶＣＯを有し、
このうち、位相比較器が、前記入力水平同期信号と前記内部水平同期信号とを入力し、所望の周波数にロックしたロック信号を発生し、かつ、前記入力水平同期信号と前記内部水平同期信号との位相差を比較して誤差を出力し、
前記ＬＰＦが前記誤差出力を平滑化し、
前記ＶＣＯが、加算器によって加算された、前記ＬＰＦからの出力と前記非線形波形との加算波形を印加電圧により変化させ、後段のＡ／Ｄ変換器へ最終出力信号（サンプリングクロック）として供給するとともに、該最終出力信号（サンプリングクロック）を前記分周部へ供給することによって、
前記第１アスペクト比のアナログ映像信号を、前記最終出力信号（サンプリングクロック）のタイミングによってＡ／Ｄ変換を行い、前記第２アスペクト比の映像信号に変換することを特徴とするアスペクト比変換用サンプリングクロック発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アスペクト比変換回路に関し、特に固定画素数方式のモニタにおいて、４：３のアスペクト比の映像信号を、１６：９のアスペクト比の映像信号に変換する場合に好適なアスペクト比変換用サンプリングクロック発生回路及び方法に関する。
【０００２】
【従来の技術】
表示画面（モニタ）の横：縦のアスペクト比が４：３の映像信号を、アスペクト比が１６：９のワイド画面に表示する場合、横幅を一律に広げたのでは（一律拡大表示）、全表示画面で真円が横長の楕円になり（図７（Ａ）参照）、その結果、例えば全表示画面で人が太って見える等の弊害が生じる。
そこで、表示画面の中央部分では横幅を広げず、表示画面の左右両端の部分で横幅を広げて表示するという方法（非線形拡大表示）が採用される（図７（Ｂ）参照）。
【０００３】
この非線形拡大表示の実現手段として、表示画面に対し水平方向信号を非線形で走査する水平非線形表示回路（アスペクト比変換回路）を用いる。従来のＣＲＴモニタ（陰極線管式モニタ）における水平非線形表示回路は、水平の偏向電圧を非線形波形で変調することにより、比較的簡単に実現できる。
【０００４】
これに対し、近年、液晶ディスプレイやプラズマディスプレイ等の如く、表示用画面における表示単位の画素を例えばマトリクス状に固定配置したモニタ（固定画素数方式のモニタ）が登場し、この固定画素数方式のディスプレイの中には、アスペクト比が１６：９等の横長の表示エリアを持つ、ワイドモニタ，テレビジョン受像機等がある。この場合は、水平非線形表示回路をディジタル処理で実現することが要請される。
この要請に応えるために、従来、水平方向に連続的に圧縮率や拡大率を非線形に変化させる、ディジタルフィルタによる解像度変換が使われていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、解像度変換の際にはディジタルデータの補間処理を行うが、該補間処理に伴う或る程度の画質劣化は避けられず、また、回路規模が増大するという問題があった。
【０００６】
そこで本発明の課題は、小さな回路規模であり、画質劣化を起さずに横長の表示エリアに適応した表示が可能な固定画素数方式モニタに好適なアスペクト比変換用サンプリングクロック発生回路及び方法を提供することである。
【０００７】
【課題を解決するための手段】
前記課題を解決するために本発明は、アスペクト比変換用サンプリングクロック発生回路において、入力水平同期信号を入力し、この入力水平同期信号に同期して非線形波形を発生させる非線形波形発生手段と、前記アスペクト比変換用サンプリングクロック発生回路の最終出力信号（サンプリングクロック）を分周し、前記第２アスペクト比に対応した新たな内部水平同期信号を生成する分周手段と、前記入力水平同期信号と前記内部水平同期信号とを入力し、所望の周波数にロックしたロック信号を発生し、かつ、前記入力水平同期信号と前記内部水平同期信号との位相差を比較して誤差を出力する位相比較器と、該誤差出力を平滑化するためのＬＰＦと、加算器によって加算された、前記ＬＰＦからの出力と前記非線形波形との加算波形を印加電圧により変化させ、後段のＡ／Ｄ変換器へ最終出力信号（サンプリングクロック）として供給するとともに、該最終出力信号（サンプリングクロック）を前記分周部へ供給するＶＣＯとで構成するＰＬＬ手段とを備え、前記第１アスペクト比のアナログ映像信号を、前記最終出力信号（サンプリングクロック）のタイミングによってＡ／Ｄ変換を行うことにより第２アスペクト比の映像信号に変換する構成としてある。
【０００８】
このようにすれば、後段のＡ／Ｄ変換器に供給するサンプリングクロックを、図３に示す非線形波形で変化させるので、プラズマモニタのような固定画素数のモニタに表示すると、画像の左右両端付近が横方向に引き延ばされ、中心部分では圧縮されて表示される。このように、Ａ／Ｄ変換器のサンプリングクロックを制御することにより、前述の機能（非線形拡大表示機能）を実現できるので、従来のディジタルフィルタによる解像度変換が不要になる。
【０００９】
【発明の実施の形態】
以下、本発明のアスペクト比変換用サンプリングクロック発生回路及び方法を、図示の実施例（サンプリングクロック発生回路）に基づいて説明する。
【００１０】
（１）本発明の原理説明
実施例の詳細説明に先立ち、本発明の原理を説明する。
本発明は、図１に示すように、第１のアスペクト比（例えば、４：３）の映像信号を、第２のアスペクト比（例えば、１６：９）の横長の表示エリアを持つ固定画素数方式のモニタの映像信号用に、水平方向に非線形に引き延ばして表示する機能を、Ａ／Ｄ変換器のサンプリングクロックを制御することにより実現する。
【００１１】
図２（後述）に示すように、本発明は、サンプリングクロックＳＣを入力水平同期信号ＨＤに同期させた信号を分周して発生させる構成であり、非線形波形発生回路３１と、その波形をＶＣＯ１３の制御電圧に加算する加算器４０を設けている。
この非線形波形発生回路３１は、入力水平同期信号ＨＤに同期して、図３（Ｂ）に示す非線形波形を発生させ、加算器４０により、該非線形波形の信号をＶＣＯ１３の制御電圧に加算する。
【００１２】
従って、この非線形波形の信号により、水平同期信号の周辺部、即ち、モニタ画面の左右両端方向で、サンプリング周波数が高くなり（図３（Ｃ）の符号Ａ，Ｂ参照）、逆に画像の中心部で周波数が低くなる（符号Ｃ参照）。このサンプリングクロックＳＣで、Ａ／Ｄ変換した信号を固定画素数方式のモニタに表示すると、画像の左右両端付近が横方向に引き延ばされ、中心部分では圧縮されて表示される（図１参照）。よって、中心部は真円を保ったまま、左右に行くに従って序々に伸ばして表示することができる。
【００１３】
このように、Ａ／Ｄ変換器のサンプリングクロックＳＣを制御することにより、前述の機能（非線形拡大表示）を実現できるので、従来のディジタルフィルタによる解像度変換に基づく非線形波形変換が不要になり、また、解像度変換に伴う画質劣化も防ぐことができる。
【００１４】
（２）第１実施例
図２は本実施例のサンプリングクロック発生回路ＨＫ１のブロック図であり、図４（Ａ）〜（Ｊ）は本実施例の詳細動作を示すタイムチャートである。
【００１５】
図２に示すように、サンプリングクロック発生回路ＨＫ１は、４：３アスペクト比の映像信号中の入力水平同期信号ＨＤと次に説明する内部水平同期信号ＩＤとから、１６：９アスペクト比の最終出力信号（サンプリングクロックＳＣ）および１６：９アスペクト比に対応したロック信号を発生するＰＬＬ部１０と、該ＰＬＬ部１０の最終出力信号を分周し新たなアスペクト比（１６：９）に対応した内部水平同期信号ＩＤを生成する分周器部２０と、入力水平同期信号ＨＤに基づいて非線形波形信号（図３（Ｂ），図４（Ｈ）参照）を発生する非線形波形発生部３０と、該非線形波形発生部３０の出力（非線形波形）とＰＬＬ部１０を構成するＬＰＦ１２の出力とを加算する加算器４０とを備える。
【００１６】
ＰＬＬ部１０は、入力水平同期信号ＨＤと内部水平同期信号ＩＤの位相比較を行い誤差出力を発生する位相比較器１１と、該位相比較器１１の出力信号を平滑化するＬＰＦ１２と、該ＬＰＦ１２の出力信号を印加電圧により変化させ、後段のＡ／Ｄ変換器へサンプリングクロックＳＣとして供給すると共に、該サンプリングクロックＳＣを前記分周器部２０へ供給するＶＣＯ（電圧制御発振器）１３とを備える。
【００１７】
分周器部２０は、サンプリングクロックＳＣを分周することにより、ワイド画面用の内部水平同期信号ＩＤを生成する分周器２１を備える。
ここに、ディスプレイの画素数が横８５３，縦４８０の場合（アスペクト比１６：９の場合）には、真円に表示するか否かに拘らず、画素数分のサンプリングしなければならず、水平の有効画素分に相当するサンプリング数は８５３となる。分周比の場合には水平ブランキング部分も入るので、例えば１８０画素相当分のサンプリングが必要になり、加算して１８０＋８６５＝１０３３が水平方向の総サンプル数＝分周比となる。真円になるか否かは、非線形波形電圧の中心部（図３（Ｃ）の符号Ｃ）の周波数に依存する。
【００１８】
例えば、非線形波形電圧の中心部の周波数が、前記１０３３サンプリングのとき、サンプリング周波数（15.75KHz×1033＝16.26957ＭＨｚ）の３／４の12.2ＭＨｚの場合に、中心部が真円になる。なお、入力水平同期周波数は、ＮＴＳＣの場合、15.75KHzであり、本実施例ではアスペクト比を１６：９に変換後も、水平同期周波数は15.75KHzである。
【００１９】
非線形波形発生部３０は、４：３映像信号中の入力水平同期信号ＨＤに基づいて非線形波形（図４（H））を発生する非線形波形発生回路３１と、該非線形波形発生部３１の出力とＰＬＬ部１０からのロック信号で出力するか否かを切替えるスイッチ３２とを備える。非線形波形発生回路３１はアナログ回路で構成する。
加算器４０は、スイッチ３２から出力された非線形波形とＬＰＦ１２の出力とを加算し（図４（Ｉ））、ＶＣＯ１３に入力する。
【００２０】
次に、本実施例の動作を図４に示すタイムチャートを参照しつつ説明する。
図２，図４に示すように、入力水平同期信号ＨＤ（図４（Ａ））は位相比較器１１に入力され、分周器２１の出力（内部水平同期信号ＩＤ）（図４（D））と位相比較される。分周器２１は、ＶＣＯ１３の出力であるサンプリングクロック（図４（Ｊ））を水平同期期間のサンプリング数（図４（C））で分周することにより、内部水平同期信号ＩＤ（図４（Ｄ））を発生させる。この内部水平同期信号ＩＤと入力水平同期信号ＨＤの位相誤差を位相比較器１１で検出し（図４（Ｅ））、その出力をＬＰＦ１２で平滑化する（図４（Ｆ））。また位相比較器１１はＰＬＬのロック状態を検出し、ロック時にアクティブになるロック信号（図４（G））をスイッチ３２に出力する。
【００２１】
一方、入力水平同期信号ＨＤは非線形波形発生回路３１に入力され、この水平同期信号ＨＤに同期した非線形波形の電圧（図４（H））を発生させる。この非線形波形の電圧はスイッチ３２に入力され、位相比較器１１のロック信号がアクティブ時に（図４（G））、加算器４０に出力される（図４（Ｉ））。加算器４０の出力は、ＰＬＬ１０がロックしていない時は、位相比較器１１の出力をＬＰＦ１２で平滑した信号のみを出力し、入力の水平同期信号にロックさせるＰＬＬを構成する。ＰＬＬ１０がロックした場合は、スイッチ３２の出力とＬＰＦ１２の出力を加算した信号をＶＣＯ１３に供給する。ＶＣＯ１３は、入力信号の電圧に応じて周波数が変化するものであり、本実施例では、入力電圧が上昇すると周波数も上昇する（（図３（Ｃ），図４（Ｊ））。
【００２２】
以上のように動作すると、ＰＬＬがロックしていない時は、入力の水平同期信号（例えば、４：３アスペクト比の水平同期信号）にロックさせるＰＬＬになり、ロック後は、非線形波形により水平同期信号期間以外で、サンプリング周波数が図４（Ｊ）のように変化し、且つ内部水平同期信号ＩＤにロックするＰＬＬ回路を構成する。
【００２３】
（３）第２実施例
本実施例のサンプリングクロック発生回路ＨＫ２は、その基本的構成は第１実施例（図２参照）と同じであるが、第１実施例の非線形波形発生回路３１をディジタル回路で実現する。その構成を図５に示す。
【００２４】
図５において、水平カウンタ５１は、サンプリングクロックＳCを入力し、水平方向のアドレスを発生させる。ＲＯＭ５２には、そのアドレスに対する出力値が予め記録されており、水平方向の非線形データ（図４（Ｈ）の非線形波形を発生させるデータ。図６参照）を発生させる。その出力をＤ／Ａ変換器５３でアナログ信号に変換し、ＬＰＦ５４で平滑化しスイッチ５５に入力する。その他は第１実施例と同じである。
この時、ＬＰＦ５３の出力は、図４（Ｈ）の非線形波形と同等である。
【００２５】
このように、デジタル回路で非線形信号を発生させると、自由な非線形曲線を発生できるという利点があり、アナログ信号で発生させることが難しい３次曲線なども可能になる。
【００２６】
なお、前記実施例では映像信号のアスペクト比を変換する場合について説明したが、例えばズーム回路に本発明のアスペクト比変換回路を適用可能であるのは勿論である。
また、前記実施例では、非線形波形を図４（Ｈ）のように曲線としているが、折れ線（鋸波形）等でも構わない。
【００２７】
【発明の効果】
以上説明したように本発明によれば、Ａ／Ｄ変換器に供給するサンプリングクロックを、図３,図４に示す非線形波形で変化させるので、プラズマモニタのような固定画素数のモニタに表示すると、画像の左右両端付近が横方向に引き延ばされ、中心部分では圧縮されて表示される。このように、Ａ／Ｄ変換器のサンプリングクロックを制御することにより、前記機能を実現できるので、従来のディジタルフィルタによる解像度変換が不要になるという効果が得られる。
【図面の簡単な説明】
【図１】本発明のアスペクト比変換回路が４：３アスペクト比を１６：９アスペクト比に変換する場合における、アスペクト比変換回路の位置付けを示す概念図である。
【図２】本発明の第１実施例のブロック図である。
【図３】本発明の原理を説明するタイムチャートである。
【図４】同第１実施例の動作を説明するタイムチャートである。
【図５】本発明の第２実施例のブロック図である。
【図６】同第２実施例におけるＲＯＭに格納するデータと非線形波形の出力電圧との関係を示す図である。
【図７】４：３アスペクト比を９：１６アスペクト比に変換してワイド画面に表示した場合の概念図であって、（Ａ）は一律拡大表示、（Ｂ）は非線形拡大表示である。
【符号の説明】
ＨＤ  入力水平同期信号
ＨＫ  サンプリングクロック発生回路
ＩＤ  内部水平同期信号
ＳＣ  サンプリングクロック
１０  ＰＬＬ部
２０  分周器部
３０  非線形波形発生部
４０  加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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