(57)【特許請求の範囲】
【請求項１】
下部電極、強誘電体層および上部電極を積層したキャパシタを有する強誘電体メモリにおいて、前記下部電極は、酸化物層とその上に積層されたＩｒもしくはＲｕからなる金属層との積層構造、またはＩｒもしくはＲｕからなる金属層とその上に積層された酸化物層との積層構造を有し、前記下部電極に含まれる各層は互いにヘテロエピタキシャルの関係にあり、前記下部電極上に前記強誘電体層が積層されていることを特徴とする強誘電体メモリ。
【請求項２】
前記酸化物層がルチル格子（２００）面配向しており、前記金属層が面心立方格子（１１１）面配向していることを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記酸化物層がＩｒＯ2またはＲｕＯ2からなることを特徴とする請求項１記載の強誘電体メモリ。
【請求項４】
前記酸化物層がＴｉＯ2からなることを特徴とする請求項１記載の強誘電体メモリ。
【請求項５】
前記下部電極は、酸化物層とその上に積層されたＩｒもしくはＲｕからなる金属層とその上に積層された導電性酸化物層との積層構造を有し、前記下部電極に含まれる各層は互いにヘテロエピタキシャルの関係にあり、前記下部電極上に前記強誘電体層が積層されていることを特徴とする請求項１記載の強誘電体メモリ。
【請求項６】
前記金属層の膜厚が、前記酸化物層の膜厚より厚いことを特徴とする請求項１記載の強誘電体メモリ。
【請求項７】
前記強誘電体層と接する層の配向面のＸ線回折によるロッキングカーブが５°未満のピーク半値幅を有することを特徴とする請求項２記載の強誘電体メモリ。
【請求項８】
前記強誘電体層と接する層の配向面の格子定数と、前記強誘電体層の配向面の格子定数との格子不整合が５％以内であることを特徴とする請求項１記載の強誘電体メモリ。
【請求項９】
前記金属層がマグネトロンスパッタで形成されたことを特徴とする請求項１記載の強誘電体メモリ。
【請求項１０】
前記強誘電体層は、酸素を除く構成成分としてＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物からなり、かつＨｆを５０ｐｐｍ以上含有することを特徴とする請求項１記載の強誘電体メモリ。
【請求項１１】
前記強誘電体層は、酸素を除く構成成分としてＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物からなり、かつアクチノイド元素を１０ｐｐｍ以上含有することを特徴とする請求項１記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体メモリおよびそのパッケージング方法に関する。
【０００２】
【従来の技術】
近年、キャパシタに強誘電体を用いた不揮発性強誘電体メモリ（ＦＲＡＭ）が注目を集めている。強誘電体は、電界の印加により生じた分極が電界の印加を停止した後にも維持され、最初の電界と反対方向にある程度の強度の電界を印加したときに分極の向きが反転する性質を有する。強誘電体に電界を印加し、電界を変化させながら分極の値を測定すると、図１に示すようなヒステリシスループが観測される。図１において、横軸は電界、縦軸は分極量であり、ヒステリシスループの横軸との交点を抗電界（Ｅｃ）、ヒステリシスループの縦軸との交点を残留分極量（Ｐｒ）という。
【０００３】
キャパシタに強誘電体を用いたＦＲＡＭは以下のような利点を有する。すなわち、ＦＲＡＭは、（１）大容量メモリの代表であるダイナミックランダムアクセスメモリ（ＤＲＡＭ）と比較すると、不揮発性であることからデータ保持にリフレッシュ動作が不要で待機時に電力を消費しない；（２）同じ不揮発性メモリであるＦＬＡＳＨメモリと比較すると、データ書き換え回数が多く、かつデータ書き換え速度が著しく速い；（３）メモリーカードなどに使用される電池バックアップのＳＲＡＭと比較すると、消費電力が小さく、かつセル面積を大幅に小さくできる。
【０００４】
ＦＲＡＭにおいては、一般的に下部電極／強誘電体層／上部電極という構成のキャパシタを適用することが検討されている。強誘電体としては、ペロブスカイト構造を有する複合酸化物、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）、ＢＩＴ（Ｂｉ4 Ｔｉ3 Ｏ12）など、およびこれらの酸化物の構成元素の一部を他の元素で置換した複合酸化物が用いられる。強誘電体層の成膜方法としては、スパッタリング、レーザーアブレーション、ＣＶＤ（Chemical Vapor Deposition)、ＭＯＤ（Metallo-Organic Decomposition)、ゾル−ゲル（Sol-gel)法、ＬＳＭＣＤ（Liquid Source Misted Chemical Deposition）などが知られている。このうちスパッタリングは、マルチチャンバ方式のスパッタ装置を用いれば電極および強誘電体層を連続的に形成できることからスループットの点で有利である。また、ＭＯＤまたはゾル−ゲル法などの塗布および熱処理を含む成膜方法は、成分調整が容易で、大面積化にも適した方法である。
【０００５】
図２に１つのトランジスタと１つの強誘電体キャパシタにより構成される１Ｔ／１Ｃ型ＦＲＡＭメモリセルの等価回路を示す。メモリセルはワード線ＷＬとビット線ＢＬの交点に位置する。強誘電体キャパシタＣの一端は、ビット線ＢＬとの接続をオン・オフするトランジスタＱを介してビット線ＢＬに接続されている。強誘電体キャパシタＣの他端は、プレート線ＰＬと接続されている。１Ｔ／１Ｃ構造では、ＤＲＡＭと同等の高集積化が可能である。しかし、各メモリセルの強誘電体特性およびその劣化度合のばらつきを抑制しなければならず、歩留りおよび素子の信頼性を上げることが困難である。図３（Ａ）〜（Ｃ）に２つのトランジスタと２つの強誘電体キャパシタにより構成される２Ｔ／２Ｃ型ＦＲＡＭメモリセルの等価回路とプレート線駆動の様子を示す。２Ｔ／２Ｃ型ＦＲＡＭメモリセルは、１Ｔ／１Ｃ型に比べて２倍の面積を必要とする欠点がある。一方、２Ｔ／２Ｃ型では強誘電体層の特性マージンを大きく取れるため、歩留りおよび素子の信頼性を向上させることが容易である。また、この図に示されるように、プレート線の電位を昇降することによりＦＲＡＭを駆動する。
【０００６】
ＦＲＡＭをプレート線駆動する場合、プレート線の立ち上がり速度がＦＲＡＭの駆動速度を支配し、信頼性にも大きく影響する。そこで、下部電極（プレート線）にＡｌやＣｕなどの低抵抗金属を用いることができれば、駆動速度の点で有利である。しかし、ＡｌやＣｕなどの低抵抗金属は強誘電体と反応して酸化されやすい。この結果、強誘電体結晶の生成が阻害され、所望の強誘電特性が得られなくなる。また、強誘電体結晶が得られたとしても、下部電極と強誘電体層との界面に、低誘電率の常誘電体層が直列に接続された状態になる。こうした構造では、実用電圧より大きな電圧を印加しないと強誘電特性が得られない。
【０００７】
このため、下部電極（プレート線）としては、強誘電体結晶と反応しにくい貴金属または一部の酸化物が用いられる。具体的には、貴金属としてはＰｔ、Ｉｒ、Ｒｕなど、酸化物としてはＩｒＯ2 、ＬＳＣＯ（（Ｌａ，Ｓｒ）ＣｏＯx ）、ＳｒＲｕＯ3 、ＲｕＯ2 などが検討されている。
【０００８】
強誘電体層は、成膜時に基板温度を高温にするかまたは膜の堆積後に熱処理を施すことにより、結晶質にして強誘電性を発現させる。熱処理温度は通常５００℃以上で行われる。５００℃より低温では、強誘電性を発現する結晶質が得られないか、または結晶質になったとしても低密度の膜となる。低密度の強誘電体膜は、分極量が低下して動作マージンが取れないだけでなく低電圧側では駆動できず、薄膜化した場合にはショートしやすくなり、さらに後工程での雰囲気によっては特性が大きく変化することがある。したがって、実用的な強誘電体膜を得るための熱処理温度は、結晶化に必要な温度より高い７００℃以上であることが望ましい。一方、熱処理温度が９００℃を超えると、ＣＭＯＳやプラグの性能劣化が著しくなり、強誘電体膜も材質によっては成分の分解が始まる。
【０００９】
この際、強誘電体の結晶性は、下部電極の結晶性や表面粗さによって大きな影響を受ける。これは、下部電極上で起こる不均一核生成が下地材料に依存しない均一核生成より優先的に起こり、強誘電体層全体の結晶方位の配向性が下部電極上での核生成の方位に従うためである。
【００１０】
例えば、Ｐｔ下地電極上にＰＺＴ強誘電体層を形成する場合、Ｐｔは面心立方格子（１１１）面に配向しやすく、ＰＺＴはその酸素八面体がＰｔの面心立方格子にならってヘテロエピタキシャル成長してＰＺＴ（１１１）面を構成する。このようにＰｔは配向しやすいため配向性の高い強誘電体層を得るのに有利であり、また酸化されにくい点でも好ましい。しかし、Ｐｔはバリヤ性が低いため、元素の拡散が起こりやすく、表面粗さも粗くなる。
【００１１】
ＩｒやＲｕなどの金属またはこれらの合金は、低温ではほとんど酸化されず、Ｐｔを用いた場合よりもＦＲＡＭの書き換え回数を向上でき、かつ低抵抗である点で有利である。しかし、ＩｒなどはＰｔよりも配向しにくく、シリコン酸化膜との密着性が悪いという欠点がある。このため、シリコン酸化膜とＩｒ下部電極との間に密着性を向上させる膜を形成することも提案されている。
【００１２】
ＩｒＯ2 などの導電性酸化物からなる下部電極を用いた場合、ＦＲＡＭの書き換え回数が向上する点で優れている。特に強誘電体がＰＺＴである場合には、この効果が大きい。しかし、導電性酸化物は金属に比べて抵抗値が大きいため、これを下部電極として用いるとＦＲＡＭの動作速度が著しく低下する。また、ＩｒＯ2 などの導電性酸化物は多結晶になりやすく、配向性の高い強誘電体層を得ることが困難になるという問題がある。しかも、導電性の複合酸化物は、成膜条件に依存して特性が大きく変動することが問題になる。
【００１３】
次に、半導体製造プロセスでは、使用原料の純度によりトランジスタ性能が大きな影響を受けることがよく知られている。アルカリ金属や鉄に代表される遷移金属は特に重大な影響を及ぼす不純物であり、これらの不純物がＣＭＯＳ中に混入した場合、ゲート酸化膜の電位不安定性や低電位でのリーク電流増大を招く。また、ＤＲＡＭに放射性元素が混入すると、アルファ線の影響によるソフトエラーが避けられない。一方、ＦＲＡＭは分極軸（双極子モーメントの向き）の反転により記録を行うため、原理的にはＤＲＡＭの場合のように蓄積電荷がアルファ線の影響によって減少するようなモードのソフトエラーは発生しない。このため、ＦＲＡＭにおいてはＤＲＡＭと同様な基準で不純物をコントロールする必要はない。
【００１４】
強誘電体膜を形成する原料、すなわち、スパッタではターゲット材料、ＭＯＤ法やゾル−ゲル法では原料塗布液、ＣＶＤでは気化すべき無機化合物や有機化合物などの高純度化が検討されている。しかし、高純度化を進めるにしたがって原料コストが増大する。例えば、４Ａ族元素であるＴｉおよびＺｒを含有するＰＺＴ系強誘電体から４Ａ族元素であるＨｆを取り除いて高純度化しようとすると原料コストの増大が著しい。しかも、高純度の原料から形成された強誘電体膜は、製造プロセスで混入する不純物に過剰に敏感になり、ウェハ内およびロット間での特性ばらつきが増大する。
【００１５】
また、ＦＲＡＭの特有の改善すべき問題としてインプリントがある。この現象は、強誘電体膜が長時間放置されるか、または高温にさらされると、分極ドメインの周辺に分極を安定させる方向に可動性電荷が集まり、結果的に内部電界が生じた状態となって発生する。このＦＲＡＭ特有のインプリントに基づいて、以下のようなソフトエラーの発生が懸念されている。このソフトエラーは、極端に長時間（例えば１０年間）にわたって、データが固定化されるかまたは一極性のデータだけしか書き込まなかった場合に生じる。この状態では、書き込まれたデータを読み出すことはできる。しかし、上記の状態から逆極性のデータを書き込もうとすると、１回だけ書き込み不良を起こす。この原因は、上述したように固定電荷が生じてデータが「刻印（インプリント）」された状態になり、逆極性のデータが書き込みにくくなるためである。固定電荷は一時的なものであり、一度反転させればほとんど解消されるため、２回目の書き込みからはエラーにはならない。
【００１６】
このようにインプリントが生じても素子の破壊や老朽化を招くハードエラーに至ることはないが、インプリントに基づくソフトエラーはＦＲＡＭの信頼性を大きく低下させる要因となっている。このため、ＦＲＡＭをＤＲＡＭと同様に汎用的に使用するためには、インプリントを改善する必要がある。本質的な解決方法として、固定電荷の原因となる強誘電体膜中の欠陥、例えば流動イオンなどを減少させることが重要になる。
【００１７】
また、強誘電体は飽和分極（Ｐｓ）と残留分極量（Ｐｒ）との比（Ｐｒ／Ｐｓ）が１に近い角形比の良好なヒステリシス曲線を示すほど、リテンション（記録保持）が良好になり、信頼性の高いＦＲＡＭを構成できるので望ましい。
【００１８】
次に、強誘電体の特性は温度および応力に対して敏感である。例えば、強誘電体は転移点近傍の温度にさらされると特性が劣化する。また、強誘電体は圧電体でもあるので、高応力下では特性が劣化する。図４に１５０℃での放置時間と非反転分極量と反転分極量との差（Ｐｒ＋）−（Ｐｒ−）との関係を示す。この図からわかるように、初期値は２５μＣ／ｃｍ2 であるのに対し、１５０℃で１時間放置後には２２μＣ／ｃｍ2 となり、高温にさらされる時間が長くなるほど特性が劣化する。また、図には示していないが、１７０℃で１時間放置後には２０μＣ／ｃｍ2 となり、高温ほど劣化の程度が大きくなる。図５に応力と（Ｐｒ＋）−（Ｐｒ−）との関係を示す。この図に示されるように、応力が高いほど劣化の程度が大きくなる。
【００１９】
ところでＦＲＡＭは、一般にＣＭＯＳが形成された半導体基板上に下部電極／強誘電体層／上部電極のキャパシタを形成し、層間絶縁酸化膜に設けたコンタクトホールを介してＡｌまたはＣｕ配線を施し、パッシベーション膜で保護し、アセンブリに供する。
【００２０】
図６にＦＲＡＭのパッケージングに使用されている従来の金型を示す。この金型１０１は２００個程度のキャビティ１０２を有し、各キャビティ１０２はライナー１０３でつながっている。金型１０１の一端には樹脂注入口１０４が設けられ、その対角位置に樹脂流出口１０５が設けられている。この金型１０１の上に対応する上金型（図示せず）をのせる。キャビティ１０２内の雰囲気は空気である。そして、樹脂注入口１０４に設けられたプランジャーから１７５℃程度のモールド樹脂を射出する。ここで、射出圧力は１００ＭＰａ以上、注入時間は３分程度である。
【００２１】
然るに図４および図５から判断して、上記の温度および応力の条件では、強誘電体が劣化するおそれが高く、パッケージング工程で劣化した強誘電特性をその後回復することはできないことを考慮すると、パッケージングは低温・低圧で実施することが好ましい。また、図６の金型を用いた場合、例えば樹脂注入口１０４の近傍のキャビティと樹脂流出口１０５近傍のキャビティとでは、高温および応力にさらされる時間に差があり、強誘電体の劣化の程度にも差がある。
【００２２】
【発明が解決しようとする課題】
本発明の目的は、低抵抗の下部電極と結晶配向性の高い強誘電体層を有し、信頼性の高い強誘電体メモリを提供することにある。
本発明の他の目的は、特性のばらつきが少なく、かつインプリントが生じにくい強誘電体メモリを提供することにある。
【００２３】
本発明のさらに他の目的は、ＦＲＡＭチップを低温・低圧でパッケージングすることができ、強誘電体の劣化および特性のばらつきを抑えることができる方法を提供することにある。
【００２４】
【課題を解決するための手段】
本発明の強誘電体メモリは、下部電極、強誘電体層および上部電極を積層したキャパシタを有する強誘電体メモリにおいて、前記下部電極は、酸化物層とその上に積層されたＩｒもしくはＲｕからなる金属層との積層構造、またはＩｒもしくはＲｕからなる金属層とその上に積層された酸化物層との積層構造を有し、前記下部電極に含まれる各層は互いにヘテロエピタキシャルの関係にあり、前記下部電極上に前記強誘電体層が積層されていることを特徴とする。
【００２５】
本発明の強誘電体メモリは、下部電極、強誘電体層および上部電極を積層したキャパシタを有する強誘電体メモリにおいて、前記強誘電体層が、酸素を除く構成成分としてＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物からなり、かつＨｆを５０ｐｐｍ以上含有することを特徴とする。
【００２６】
本発明の強誘電体メモリは、下部電極、強誘電体層および上部電極を積層したキャパシタを有する強誘電体メモリにおいて、前記強誘電体層が、酸素を除く構成成分としてＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物からなり、かつアクチノイド元素を１０ｐｐｍ以上含有することを特徴とする。
【００２７】
本発明の強誘電体メモリのパッケージング方法は、下部電極、強誘電体層および上部電極を積層したキャパシタを有する強誘電体メモリチップをパッケージングするにあたり、金型の各キャビティに対応して配置された複数のプランジャーを有する射出成形機を用い、強誘電体メモリチップを収容した各キャビティにそれぞれのプランジャーから樹脂を射出して成形することを特徴とする。
【００２８】
【発明の実施の形態】
本発明の一態様における強誘電体メモリでは、下部電極が少なくともＩｒまたはＲｕからなる金属層を有し、かつ互いにヘテロエピタキシャルの関係にある金属層と酸化物層との積層構造上に、強誘電体層が形成される。
【００２９】
本発明において、酸化物層とＩｒまたはＲｕからなる金属層との積層順序は特に限定されない。ただし、下層がＩｒまたはＲｕからなる金属層である場合には、上層の酸化物層が導電性酸化物層に制限され、また下部電極の下地の酸化シリコン膜との密着性が悪くなるおそれがあるので、酸化物層の上に下部電極となる金属層を積層することが好ましい。本発明においては、酸化物層がルチル格子（２００）面配向し、金属層が面心立方格子（１１１）面配向してヘテロエピタキシャルの関係にあることが好ましい。
【００３０】
ルチル構造を有する酸化物（ＭＯ2 ）としては、Ｉｒ、Ｒｕ、Ｏｓなどの貴金属の酸化物、Ｔｉ、Ｍｎ、Ｖ、Ｆｅなどの遷移金属の酸化物、Ｎｂ、Ｔａ、Ｓｎ、Ｐｂなどの酸化物がある。これらのうちでもＩｒＯ2 またはＴｉＯ2 は特に安定であるため好ましい。
【００３１】
ルチル（２００）面を有する配向性の高い酸化物層を形成する方法としては、金属ターゲットを用いた化成マグネトロンスパッタ、酸化物ターゲットを用いたマグネトロンスパッタ、イオンビームスパッタ、真空蒸着、有機金属化合物の塗布および焼成、ＭＯＣＶＤなどを用いることができる。また、ＴｉＯ2 などは、上記の方法以外にも熱酸化によって配向性の高い酸化物層を得ることができ、例えば金属Ｔｉの成膜後に酸素雰囲気下での熱処理を施すことにより形成できる。このときＲＴＡ（Rapid Thermal Anneal）を利用すれば特に配向性の高い層が生成される。
【００３２】
一方、金属層を形成する方法としては、金属ターゲットを用いたマグネトロンスパッタ、イオンビームスパッタ、真空蒸着、ＭＯＣＶＤなどを用いることができる。特に、マグネトロンスパッタを用いれば、成膜速度を速めても良好な膜質を維持できることから、最も生産効率が向上するため好ましい。また、トレンチやスタック構造などの三次元的なキャパシタを形成する場合には、マグネトロンスパッタにおいて基板とターゲットとの間の距離をあけたロングスロースパッタ、ＭＯＣＶＤ、有機金属化合物の塗布手段の１つであるＬＳＭＣＤなどを用いることが好ましい。
【００３３】
また上述したルチル構造を有する酸化物のうち導電性酸化物としては、ＩｒＯ2 またはＲｕＯ2 を用いることが好ましい。すなわち、ＩｒＯ2 ＼Ｉｒ、またはＲｕＯ2 ＼Ｒｕの積層構造では、導電性酸化物層＼金属層の界面に異相が生じることがなく安定な下部電極を形成することができる。また、これらの積層構造は例えば同一チャンバー内で同一のターゲットを用いてスパッタリング雰囲気を変えるだけで連続的に形成できるため、量産性に優れている。なお、ＩｒＯ2 ＼Ｉｒの方がＲｕＯ2 ＼Ｒｕよりも酸化物層−金属層間の格子整合性が良好である（ミスフィットが小さい）ため、界面に応力が発生せず剥がれなどのおそれがない点で好ましい。具体的には、酸化物層−金属層間のミスフィットは５％以下であることが好ましい。
【００３４】
このように配向性の高いルチル格子（２００）面を有する酸化物層上に、ＩｒまたはＲｕをヘテロエピタキシャル成長させて配向性の高い面心立方格子（１１１）面の金属層を形成することができれば、その上に形成される強誘電体結晶の結晶性が向上し、非反転分極量（Ｐｒ＋）と反転分極量（Ｐｒ−）との差が大きくなり、デバイスの信頼性が向上する。なお、酸化物層、その上に積層されたＩｒまたはＲｕからなる金属層、およびその上に積層された導電性酸化物層の３層構造を有する下部電極上に、強誘電体層を形成してもよい。いずれにしても、下部電極のうち強誘電体層と接する層をＸ線回折測定したときのロッキングカーブで配向面ピークの半値幅が５°未満の配向度であれば、その上に結晶性が特に良好な強誘電体層を形成することができる。特に、強誘電体層と接する層が金属層である場合、その配向面のＸ線回折によるロッキングカーブのピーク半値幅は３°未満であることが好ましい。
【００３５】
なお、強誘電体層と接する層の配向性が非常に良好である場合、強誘電体層に応力がかかって剥離しやすくなる。この観点から、強誘電体層と接する層の配向面のＸ線回折によるロッキングカーブのピーク半値幅は１．５°以上であることが好ましい。
【００３６】
本発明においては、下部電極（プレート線）の抵抗値を下げるためには、金属層の膜厚が酸化物層の膜厚より厚いことが好ましい。具体的には、金属層が酸化物層の２倍以上、さらに５倍以上の厚さを有することが好ましい。
【００３７】
本発明において強誘電体は特に限定されず、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）、ＰＬＺＴ、（Ｂａ，Ｓｒ）ＴｉＯ3 などの単純ペロブスカイト化合物、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）、ＢＩＴ（Ｂｉ3 Ｔｉ4 Ｏ12）などの層状ペロブスカイト化合物などを用いることができる。
【００３８】
次に、本発明の他の強誘電体メモリは、強誘電体層が、酸素を除く構成成分としてＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物からなり、かつＨｆを５０ｐｐｍ以上含有するものである。なお、ここでのＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物としては、より具体的には上記の単純ペロブスカイト化合物や層状ペロブスカイト化合物などを用いればよい。
【００３９】
ペロブスカイト結晶からなる強誘電体膜は本質的に欠陥を生成しやすい性質を持っている。しかし、強誘電体膜にＨｆが含有されていると４Ａ族元素であるＴｉおよびＺｒの格子位置を占有するため、強誘電体膜中の欠陥を減少させることができ、インプリントおよびそれに基づくソフトエラーを低減できる。また、原料をそれほど高純度化する必要がなくなるので、原料コストの増大や製造プロセスで混入する不純物によるウェハ内およびロット間での特性ばらつきの増大を抑えることができる。
【００４０】
強誘電体膜中のＨｆの含有量は５０〜５０００ｐｐｍ、さらに１００〜２５００ｐｐｍであることが好ましい。Ｈｆの含有量が少なすぎると、上述した効果が得られなくなる。一方、Ｈｆの含有量が多すぎると、角形比が低下し、抗電界も増加する。
【００４１】
また、本発明の他の強誘電体メモリは、強誘電体層が、酸素を除く構成成分としてＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物からなり、かつアクチノイド元素を１０ｐｐｍ以上含有するものである。なお、ここでのＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物としては、より具体的には上記の単純ペロブスカイト化合物や層状ペロブスカイト化合物などを用いればよい。
【００４２】
こうして強誘電体膜にアクチノイド元素（例えばＡｃおよびＴｈ）が含有されていると、角形比の増大、ひいては動作電圧の低電圧化に寄与する。
強誘電体膜中のアクチノイド元素の含有量は１０〜５００ｐｐｍ、さらに５０〜１００ｐｐｍであることが好ましい。アクチノイド元素の含有量が少なすぎると、角形比を増大させる効果を得ることができない。一方、アクチノイド元素は有害な放射線元素であるため、含有量が多すぎることは好ましくない。
【００４３】
次に、本発明では、強誘電体メモリチップをパッケージングするにあたり、金型の各キャビティに対応して配置された複数のプランジャーを有するマルチプランジャー方式の射出成形機を用い、強誘電体メモリチップを収容した各キャビティにそれぞれのプランジャーからモールド樹脂を射出して成形する。
【００４４】
このパッケージング方法では、１個のキャビティに対応して１個のプランジャーを設け、強誘電体メモリチップを収容した各キャビティにプランジャーから直接（ライナーを介さずに）モールド樹脂を射出するので、低温溶融性、低温硬化性、速硬化性のモールド樹脂を用いることができる。このため、従来よりも樹脂温度および射出圧力を下げて成形時間を短縮できるうえに、各キャビティにおける温度および圧力の差を小さくできる。したがって、強誘電体の劣化および特性のばらつきを抑えることができる。
【００４５】
【実施例】
以下の実施例および比較例では図７に示すＦＲＡＭを作製して特性を評価した。なお、それぞれの実施例および比較例はキャパシタの形成方法のみが異なるので個別に説明する。
【００４６】
まず、シリコン基板１に、ＬＯＣＯＳ法によりフィールド酸化膜２を形成した後、ＭＯＳトランジスタ１０を形成する。具体的には、露出したシリコン基板１表面にゲート酸化膜１１を形成し、この上にポリシリコンを堆積した後、パターニングしてワード線となるゲート１２を形成する。さらに、ゲート１２をマスクとして不純物をイオン注入することにより、ソース領域（ビット線コンタクト部）１３およびドレイン領域１４を形成する。その後、全面にＣＶＤによりＳｉＯ2 からなる層間絶縁膜１５を堆積する。
【００４７】
次に、メモリセルのキャパシタ２０を形成する。すなわち、層間絶縁膜１５上に、たとえば酸化物層２１１と金属層２１２とを積層して下部電極２１を形成する。その上に、強誘電体層２２を形成する。ラピッド・サーマル・アニール（ＲＴＡ）により１回目のアニールを行い、強誘電体層２２を結晶化させる。Ａｒ中でＤＣスパッタすることにより、下部電極２１に用いた金属と同一の金属からなる上部電極２３を形成する。拡散炉中で２回目のアニールを行い、強誘電体層２２と上部電極２３との界面状態を改善する。以上のようにして積層された下部電極２１、強誘電体層２２および上部電極２３をＲＩＥにより所定の形状にパターニングする。その後、拡散炉中で３回目のアニールを行い、エッチングダメージを除去する。
【００４８】
次いで、キャパシタ２０を被覆するように、ＣＶＤによりＳｉＯ2 からなる層間絶縁膜２４を堆積する。ＲＩＥにより層間絶縁膜２４の一部をエッチングし、ＭＯＳトランジスタ１０のソース領域１３、ドレイン領域１４とキャパシタ２０の上部電極２３および下部電極２１とを露出させるようにコンタクトホールを形成する。拡散炉中で４回目のアニールを行い、エッチングダメージを除去する。金属膜を成膜した後、パターニングすることにより、ドレイン領域１４と上部電極２３とを接続するための局所配線２５と、下部電極２１からの引き出し電極となる配線３１およびビット線（図示せず）とを形成する。全面にパッシベーション膜２６を堆積した後、ＲＩＥによりパッシベーション膜２６の一部をエッチングし、配線３１を露出させるようにコンタクトホールを開口する。さらに、配線３１上にバリア層３２およびアルミニウム配線３３を形成し、プレート線３０を形成する。
【００４９】
実施例１
まず、以下のようにしてＴｉＯ2 ＼Ｉｒの積層構造上に強誘電体層を形成した。ＴｉターゲットをＡｒ／Ｏ2 雰囲気中でスパッタして、厚さ４０ｎｍのＴｉＯ2 層を堆積した。Ｘ線回折パターンから、ＴｉＯ2 層はルチル構造を持ち、（２００）配向していることが確認された。なお、成膜速度を１０Ａ（オングストローム）／ｓｅｃから１００Ａ／ｓｅｃの間で変化させて成膜したところ、成膜速度が遅いほど配向性が高いことが判明した。ここでは、成膜速度１０Ａ／ｓｅｃの条件で成膜したＴｉＯ2 層を用いた。次に、ＩｒターゲットをＡｒ雰囲気中でスパッタし、厚さ１６０ｎｍのＩｒ層を下部電極として形成した。Ｉｒ層は（１１１）配向していることが確認された。ＴｉＯ2 層とＩｒ層との格子定数のミスフィットは４．２％であった。ロッキングカーブにおける（１１１）面ピークの半値幅（ＦＷＨＭ）は２．０°と小さく、Ｉｒ層の配向性が高いことが確認された。また、Ｉｒ層の表面は極めて平滑であった。
【００５０】
次に、ＳｒＢｉ2.2 （Ｔａ0.6 Ｎｂ0.4 ）2 Ｏ9 組成の強誘電体ターゲットを用い、Ａｒ／Ｏ2 雰囲気中でＲＦスパッタすることにより、厚さ１５０ｎｍのＳｒＢｉ2.1 （Ｔａ0.6 Ｎｂ0.4 ）2 Ｏx からなるＳＢＴＮ強誘電体層を形成した。さらに、ＩｒターゲットをＡｒ雰囲気中でＤＣスパッタすることにより、Ｉｒからなる上部電極を形成した。
【００５１】
得られたＦＲＡＭを３Ｖで動作させたところ、７５℃で１０年相当の記録保持特性を示した。また、１０13回の書き換え回数までエラーなしで動作した。動作スピードを１４０ｎｓｅｃまで短縮してもインプリントに基づくソフトエラー（書き込み不良）は生じなかった。
【００５２】
実施例２
以下のようにしてＩｒＯ2 ＼Ｉｒの積層構造を有する下部電極上に強誘電体層を形成した。まず、ＩｒターゲットをＡｒ／Ｏ2 雰囲気中でスパッタして、厚さ３０ｎｍのＩｒＯ2 層を堆積した。Ｘ線回折パターンから、ＩｒＯ2 層はルチル構造を持ち、（２００）配向していることが確認された。なお、Ａｒ／Ｏ2 雰囲気のＯ2 量を２〜８０％の範囲で変化させて成膜したところ、５〜６０％で強い（２００）配向が観察されたが、それ以外の範囲では他の方位のＸ線回折線が混入した。ここでは、Ｏ2 量５０％のＡｒ／Ｏ2 雰囲気で成膜したＩｒＯ2 層を用いた。次に、ＩｒターゲットをＡｒ雰囲気中でスパッタし、厚さ１６０ｎｍのＩｒ層を形成した。Ｉｒ層は（１１１）配向していることが確認された。ＩｒＯ2 層とＩｒ層との格子定数のミスフィットは３．４％であった。ロッキングカーブ（１１１）面ピークのＦＷＨＭは１．８°と小さく、Ｉｒ層の配向性が高いことが確認された。また、Ｉｒ層の表面は極めて平滑であった。その後、実施例１と同様にして、ＳＢＴＮ強誘電体層およびＩｒ上部電極を形成した。
【００５３】
得られたＦＲＡＭを３Ｖで動作させたところ、７５℃で１０年相当の記録保持特性を示した。また、１０13回の書き換え回数までエラーなしで動作した。動作スピードを１４０ｎｓｅｃまで短縮してもソフトエラーは生じなかった。
【００５４】
実施例３
実施例２と同様にして、ＩｒＯ2 層およびＩｒ層を形成した後、さらにスパッタにより厚さ５ｎｍのＩｒＯ2 層を形成し、ＩｒＯ2 ＼Ｉｒ＼ＩｒＯ2 の積層構造を形成した。その後、実施例１と同様にして、ＳＢＴＮ強誘電体層およびＩｒ上部電極を形成した。この場合、強誘電体層と接するＩｒＯ2 層のＦＷＨＭは４．９°であり実施例２より配向性は劣っていたが、剥離試験に対して強い付着力を保っていることが判明した。実際に、インテグレーション中のダメージも少なかった。
【００５５】
得られたＦＲＡＭを３Ｖで動作させたところ、７５℃で１０年相当の記録保持特性を示した。また、１０13回の書き換え回数までエラーなしで動作した。動作スピードを１４０ｎｓｅｃまで短縮してもソフトエラーは生じなかった。
【００５６】
実施例４
Ｉｒ＼ＩｒＯ2 の積層構造を有する下部電極を形成した以外は実施例２と同様にしてＦＲＡＭを製造した。強誘電体層と接するＩｒＯ2 層のＦＷＨＭは３．８°であった。この場合、インテグレーション途中で一部の強誘電体層が剥離したため、良品率は低下した。ただし、得られた良品チップの動作は正常であった。
【００５７】
実施例５
以下のようにしてＲｕＯ2 ＼Ｒｕの積層構造を有する下部電極上に強誘電体層を形成した。まず、ＲｕターゲットをＡｒ／Ｏ2 雰囲気中でスパッタして、厚さ３０ｎｍのＲｕＯ2 層を堆積した。次に、ＲｕターゲットをＡｒ雰囲気中でスパッタし、厚さ１６０ｎｍのＲｕ層を形成した。Ｒｕ層は（１１１）配向していることが確認された。その後、実施例１と同様にして、ＳＢＴＮ強誘電体層およびＲｕ上部電極を形成した。
【００５８】
得られたＦＲＡＭを３Ｖで動作させたところ、７５℃で１０年相当の記録保持特性を示した。また、１０13回の書き換え回数までエラーなしで動作した。動作スピード１４０ｎｓｅｃでは０．９％のソフトエラーが生じたが、２００ｎｓではソフトエラーは生じなかった。
【００５９】
比較例１
ＴｉターゲットをＡｒ雰囲気中でスパッタして、厚さ４０ｎｍのＴｉ層を堆積した。次いで、ＰｔターゲットをＡｒ雰囲気中でスパッタして、厚さ１６０ｎｍのＰｔ層を堆積した。８００℃でアニールしてＴｉのみを酸化し、ＴｉＯ2 ＼Ｐｔからなる積層構造を形成した。Ｘ線回折パターンから、ＴｉＯ2 層はルチル構造を持つが、多結晶であり配向性を持たないことが確認された。また、下部電極であるＰｔ層は（１１１）配向していたが、ＦＷＨＭは５．５°であった。その後、実施例１と同様にして、ＳＢＴＮ強誘電体層およびＰｔ上部電極を形成した。
【００６０】
得られたＦＲＡＭは３Ｖで動作したが、スタンドバイ電流が若干大きくなり、記録保持特性は７５℃で５年相当であった。
比較例２
ＲｕターゲットをＡｒ雰囲気中でスパッタして厚さ１６０ｎｍのＲｕ膜からなる下部電極を形成した。その後、実施例１と同様にして、ＳＢＴＮ強誘電体層およびＲｕ上部電極を形成した。
【００６１】
しかし、この場合にはプロセスダメージを回復するためのアニール時に電極の剥離が生じ、メモリセルを構成することができなかった。
実施例６
実施例１と同様にしてＴｉＯ2 ＼Ｉｒの積層構造を形成した後、強誘電体ターゲットとして（Ｐｂ1.07Ｌａ0.03）（Ｚｒ0.38Ｔｉ0.62）Ｏ3 を用い、Ａｒ／Ｏ2 雰囲気中でＲＦスパッタすることにより、厚さ２５０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＩｒ上部電極を形成してキャパシタを形成した。
【００６２】
得られたＦＲＡＭは４Ｖ動作で、８５℃・１０年に相当する記録保持特性を示した。また、１０10回の書き換え回数までエラーなしで動作した。動作スピード１４０ｎｓｅｃでは１．５％のソフトエラーが生じたが、２００ｎｓではソフトエラーが生じなかった。
【００６３】
実施例７
実施例２と同様にしてＩｒＯ2 ＼Ｉｒの積層構造を有する下部電極を形成した後、実施例６と同様にスパッタにより厚さ１８０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＩｒ上部電極を形成してキャパシタを形成した。
【００６４】
得られたＦＲＡＭは３Ｖ動作で、８５℃・１０年に相当する記録保持特性を示した。また、１０10回の書き換え回数までエラーなしで動作した。動作スピード１４０ｎｓｅｃでは３．０％のソフトエラーが生じたが、２００ｎｓではソフトエラーが生じなかった。
【００６５】
実施例８
実施例３と同様にしてＩｒＯ2 ＼Ｉｒ＼ＩｒＯ2 の積層構造を形成した後、実施例６と同様にスパッタにより厚さ２５０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＩｒ上部電極を形成してキャパシタを形成した。
【００６６】
得られたＦＲＡＭは４Ｖ動作で、８５℃・１０年に相当する記録保持特性を示した。また、１０11回の書き換え回数までエラーなしで動作した。動作スピード１４０ｎｓｅｃでは１．５％のソフトエラーが生じたが、２００ｎｓではソフトエラーが生じなかった。
【００６７】
実施例９
実施例５と同様にしてＲｕＯ2 ＼Ｒｕの積層構造を有する下部電極を形成した後、実施例６と同様にスパッタにより厚さ２５０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＲｕ上部電極を形成してキャパシタを形成した。
【００６８】
得られたＦＲＡＭは５Ｖ動作で、８５℃・１０年に相当する記録保持特性を示した。また、１０10回の書き換え回数までエラーなしで動作した。動作スピード１４０ｎｓｅｃでは５％、２００ｎｓでは０．５％のソフトエラーが生じた。
【００６９】
実施例１０
実施例１と同様にしてＴｉＯ2 ＼Ｉｒの積層構造を形成した後、（Ｐｂ1.07Ｌａ0.03）（Ｚｒ0.38Ｔｉ0.60Ｎｂ0.02）Ｏ3 形成用の塗布液をスピンコートし、乾燥およびＲＴＡする工程を３回繰り返して、厚さ１５０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＩｒ上部電極を形成してキャパシタを形成した。
【００７０】
得られたＦＲＡＭは３Ｖで動作し、７５℃・１０年に相当する記録保持特性を示した。また、１０11回の書き換え回数までエラーなしで動作した。
比較例３
ＴｉターゲットをＡｒ雰囲気中でスパッタして、厚さ４０ｎｍのＴｉ層を堆積し、４５０℃でアニールしてＴｉＯ2 層を得た。Ｘ線回折パターンから、このＴｉＯ2 層は無配向のアナターゼ相であった。次に、ＩｒターゲットをＡｒ雰囲気中でスパッタし、厚さ１６０ｎｍのＩｒ層を下部電極として形成した。Ｉｒ層は（１１１）配向していたが、ＦＷＨＭは７．５°であり、配向性が劣っていた。その後、実施例１０と同様な塗布法により厚さ１５０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＩｒ上部電極を形成してキャパシタを形成した。
【００７１】
得られたＦＲＡＭは５Ｖでは５０％のメモリセルしか動作せず、５．５Ｖですべてのメモリセルが動作するようになった。また、記録保持特性は７５℃で５年未満であった。
【００７２】
比較例４
ＴｉターゲットをＡｒ雰囲気中でスパッタして、比較例３の２倍の厚さ８０ｎｍのＴｉ層を堆積し、４５０℃でアニールしてＴｉＯ2 層を得た。次に、ＩｒターゲットをＡｒ雰囲気中でスパッタし、厚さ１５０ｎｍのＩｒ層を下部電極として形成した。その後、実施例１０と同様な塗布法により厚さ１５０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＩｒ上部電極を形成してキャパシタを形成した。
【００７３】
得られたＦＲＡＭは動作速度１４０ｎｓでは６０％のメモリセルしか動作せず、２５０ｎｓですべてのメモリセルが動作するようになった。また、記録保持特性は７５℃で４年未満であった。
【００７４】
実施例１１（試料１１−１〜１１−８）
以下のようにして、図７と同様の構造を有するＦＲＡＭを製造した。シリコン基板１にフィールド酸化膜２を形成し、素子領域にＣＭＯＳ構造のトランジスタ１０を形成した後、ＣＶＤにより膜厚５００ＡのＳｉＮ膜および膜厚３０００ＡのＳｉＯ2 膜からなる層間絶縁膜１５を形成した。その上に、膜厚３００ＡのＴｉＯ2 膜２１１、および下部電極（プレート線）２１２となる膜厚１０００ＡのＰｔ−Ｉｒ合金膜をスパッタにより順次形成した。一方、ＰＺＴ系強誘電体膜を形成するために、金属アルコキシドと酢酸塩をメチルセロソルブに溶解し、各金属元素量を調整したゾル（８種類）を調製した。これらのゾルをスピンコーティングして４００℃で乾燥する操作を３回繰り返した後、酸素雰囲気下において８００℃の急速加熱処理を施し、膜厚２０００Ａの強誘電体膜２２を形成した。それぞれの強誘電体膜について、ＩＣＰ（Induced Coupled Plasma）で成分分析を行い、主成分の組成と不純物量を調査した。これらの結果を表１に示す。その上に、上部電極となる膜厚１０００ＡのＰｔ−Ｉｒ合金膜２３をスパッタにより形成した。上部電極、強誘電体およびプレート線の加工を順次行い、６００℃でアニールしてエッチング加工のダメージを回復させた。全面にＳｉＯ2 からなる層間絶縁膜２４を堆積し、コンタクトホールの開口、金属膜の成膜およびパターニングを行い、局所配線２５と下部電極２１からの引き出し電極となる配線３１を形成した。その後、パッシベーション膜２６を堆積し、コンタクトホールを開口し、ＴｉＮ３２／Ａｌ３３／ＴｉＮ（図示せず）の積層構造を形成した後、プレート線３０に加工してＦＲＡＭを製造した。
【００７５】
Ａｌボンディングパッドの付いたテストパターン上にある２μｍ角の強誘電体キャパシタ５００個の並列アレイに対し、３Ｖでスイッチング電荷量を測定した。また、１ウェハ上の２Ｔ／２Ｃ型ＦＲＡＭチップ５００個に対して、１５０℃での加速試験により３Ｖ動作時の記録保持不良率を調べた。これらの結果を表１に示す。表１からわかるように、強誘電体膜中のＨｆの含有量が５０〜５０００ｐｐｍである試料（１１−１〜１１−６）は、スイッチング電荷量のばらつきが７％以下、記録保持不良率が５％以下であった。これらの試料のうち、強誘電体膜中のアクチノイド元素の含有量が１０ｐｐｍ以上であるものは、角形比も良好であった。また、５ロットについて１枚ずつ試料を抜き取り、ロット間のスイッチング電荷量のばらつきを調べたところ、３％以下に抑えられていた。
【００７６】
【表１】
0003641142.tif 000002
【００７７】
実施例１２（試料１２−１〜１２−５）
以下のようにして、図７と同様の構造を有するＦＲＡＭを製造した。シリコン基板１にフィールド酸化膜２を形成し、素子領域にＣＭＯＳ構造のトランジスタ１０を形成した後、ＣＶＤにより膜厚５００ＡのＳｉＮ膜および膜厚５０００ＡのＳｉＯ2 膜１５からなる層間絶縁膜を形成した。その上に、膜厚２００ＡのＩｒＯ2 膜２１１、および下部電極（プレート線）２１２となる膜厚１０００ＡのＩｒ膜および膜厚１０００ＡのＰｔ膜をスパッタにより順次形成した。一方、ＳＢＴ系強誘電体膜を形成するために、酸化物ターゲット（５種類）を用い、Ａｒ／Ｏ2 雰囲気下で１ｋＷのパワーを投入し、ＲＦスパッタを行い、膜厚１５００Ａの強誘電体膜２２を堆積した。酸素雰囲気下において８００℃の急速加熱処理を施した。それぞれの強誘電体膜について、ＩＣＰ（Induced Coupled Plasma）で成分分析を行い、主成分の組成と不純物量を調査した。これらの結果を表２に示す。その上に、上部電極となる膜厚１０００ＡのＰｔ膜２３をスパッタにより形成した。以下、実施例１１と同様にしてＦＲＡＭを製造した。
【００７８】
実施例１１と同様にしてスイッチング電荷量および記録保持不良率を調べた結果を表２に示す。表２からわかるように、強誘電体膜中のＨｆの含有量が５０〜５０００ｐｐｍである試料（１２−１〜１２−３）は、スイッチング電荷量のばらつきが７％以下、記録保持不良率が３％以下であった。また、強誘電体膜中のアクチノイド元素の含有量が１０ｐｐｍ以上であるものは、角形比も極めて良好であった。また、５ロットについて１枚ずつ試料を抜き取り、ロット間のスイッチング電荷量のばらつきを調べたところ、５％以下に抑えられていた。
【００７９】
【表２】
0003641142.tif 000003
【００８０】
なお、本発明に係るＦＲＡＭは図７に示す構造を有するものに限らず、図８に示す構造を有するものでもよい。図８のＦＲＡＭは以下のようにして製造することができる。まず、シリコン基板１の素子分離領域に溝を形成し、その溝に絶縁物を埋め込んで平坦化することによりフィールド酸化膜２を形成し、ＳＴＩ（Shallow Trench Isolation）構造を形成する。チャネル領域にしきい値制御のためのイオン注入を行った後、ゲート酸化膜１１を形成する。Ｎ型ポリシリコンを堆積し、金属を堆積してシリサイド化した後、パターニングしてワード線となるゲート１２を形成する。なお、素子の仕様によっては、Ｐ型ポリシリコンを堆積して、シリサイド化工程を省いてもよい。ゲート１２の表面を酸化して保護膜１２ａを形成した後、ゲート１２をマスクとして不純物をイオン注入することにより、ソース領域（ビット線コンタクト部）１３およびドレイン領域１４を形成する。これらの工程によりＭＯＳトランジスタ１０を形成する。
【００８１】
その後、全面に第１の層間絶縁膜１５を堆積する。次に、層間絶縁膜１５上に酸化物層２１１と金属層２１２とを積層して下部電極２１を形成し、その上に強誘電体層２２、および上部電極２３を堆積し、パターニングしてキャパシタ２０を形成する。つづいて、キャパシタ２０を被覆するように層間絶縁膜２４を堆積し、ＭＯＳトランジスタ１０のドレイン領域１４上およびキャパシタの上部電極２３上にコンタクトホールを開口する。Ｔｉ／ＴｉＮを堆積した後、パターニングして局所配線２５を形成する。次いで、全面にパッシベーション膜２６を堆積し、ＭＯＳトランジスタ１０のソース領域１３上およびキャパシタの下部電極２１上にコンタクトホールを開口する。ＡｌＳｉＣｕを堆積した後、パターニングしてビット線となる配線１３ａおよびプレート線となる配線３０を形成する。これと同時に、セル外でゲートへのコンタクトを形成する。
【００８２】
また、本発明に係るＦＲＡＭは図９に示すように、コンタクトプラグ上にキャパシタを形成した構造を有するものでもよい。図９のＦＲＡＭは以下のようにして製造することができる。まず、シリコン基板１上に素子分離領域２を形成し、さらに図７に示すＦＲＡＭと同様にして、ＭＯＳトランジスタ１０および層間絶縁膜１５を形成する。ドレイン領域１４上の層間絶縁膜１５に選択的にコンタクトホールを開口し、コンタクトプラグ１６を堆積して埋め込む。このコンタクトプラグ１６上に積層構造の下部電極２１（２１１、２１２）、強誘電体層２２およびプレート線を兼ねる上部電極２３からなるキャパシタ２０を形成する。つづいて、キャパシタ２０を被覆するように層間絶縁膜を堆積した後、ＭＯＳトランジスタ１０のソース領域１３上にコンタクトホールを開口し、ソース領域１３にコンタクトするビット線１３ａを形成する。このように、コンタクトプラグ上にキャパシタを形成すれば、素子の高集積化を図ることができる。また、強誘電体層の下地の酸化物層の配向性が高いため、強誘電体層からコンタクトプラグへの元素拡散を抑制でき、信頼性を向上することができる。さらに本発明に係るＦＲＡＭは、上記の各実施例のような下部電極２１、強誘電体層２２および上部電極２３からなるキャパシタ２０を有するものであれば、それ以外の構造につき特に限定されないことはいうまでもない。
【００８３】
次に、本発明に係るＦＲＡＭチップのパッケージング方法について説明する。この方法では、図１０に概略的に示す射出成形機を用いる。図１０に示すように、この射出成形機はマルチプランジャー方式であり、金型２０１に設けられた複数のキャビティ２０２の各々に対応して配置された複数のプランジャー２０３を有する。この金型２０１の各キャビティ２０２に、下部電極、強誘電体層および上部電極を積層したキャパシタを有する強誘電体メモリチップを収容し、それぞれのプランジャー２０３からモールド樹脂を射出してパッケージングする。
【００８４】
このように１個のキャビティ２０２に対応して１個のプランジャー２０３を設けて射出成形するので、低温溶融性、低温硬化性、速硬化性のモールド樹脂を用いることができ、樹脂温度を１６５℃以下、射出圧力を８５ＭＰａ以下に抑えるとともに、成形時間を１５秒程度に短縮できる。したがって、強誘電体特性の劣化を防止することができる。しかも、各キャビティにおける温度および圧力の差が小さいため、強誘電体特性のばらつきも小さい。
【００８５】
なお、従来使用されている金型は大型であるため恒温槽に入れることができないが、本発明で用いる金型は小型で恒温槽に入れることができるので、各キャビティにおけるモールド樹脂温度のばらつきを小さくするのに有利である。また、キャビティ内の雰囲気が空気であると空気中の水分により強誘電体が還元性雰囲気にさらされて劣化するおそれがある。この劣化を抑制するためには、キャビティ内雰囲気を酸素（Ｏ2 ）または不活性ガス（Ａｒ、Ｎ2 ）として、強誘電体が還元性雰囲気にさらされるのを防止することが好ましい。
【００８６】
【発明の効果】
以上詳述したように本発明によれば、互いにヘテロエピタキシャルの関係にある酸化物層と金属層との積層構造上にキャパシタを構成する強誘電体層が形成されるので、下部電極が低抵抗でかつ結晶配向性が高く、その上に形成される強誘電体層も結晶性に優れており、極めて信頼性の高い強誘電体メモリを提供することができる。また、本発明では、強誘電体層にＨｆやアクチノイド元素を含有させることにより、インプリントが生じにくく、また角形比の良好な強誘電体メモリを提供することができる。また、本発明のマルチプランジャー方式の射出成形機によるパッケージング方法を用いれば、ＦＲＡＭチップを低温・低圧でパッケージングすることができ、強誘電体の劣化および特性のばらつきを抑えることができる方法を提供することができる。したがって、特性のばらつきに対する要求が厳しい高集積の１Ｔ／１Ｃ型ＦＲＡＭを製造するのに有利である。
【図面の簡単な説明】
【図１】強誘電体のヒステリシスループを示す図。
【図２】１Ｔ／１Ｃ型ＦＲＡＭメモリセルの等価回路図。
【図３】２Ｔ／２Ｃ型ＦＲＡＭメモリセルの等価回路とプレート線駆動の様子を示す図。
【図４】１５０℃での放置時間と（Ｐｒ＋）−（Ｐｒ−）との関係を示す図。
【図５】応力と（Ｐｒ＋）−（Ｐｒ−）との関係を示す図。
【図６】ＦＲＡＭチップのパッケージングに用いられる従来の射出成形用金型の概略的な説明図。
【図７】本発明の実施例におけるＦＲＡＭの断面図。
【図８】本発明の他の実施例におけるＦＲＡＭの断面図。
【図９】本発明のさらに他の実施例におけるＦＲＡＭの断面図。
【図１０】本発明においてＦＲＡＭチップのパッケージングに用いられる射出成形機の概略的な説明図。
【符号の説明】
１…シリコン基板
２…フィールド酸化膜
１０…ＭＯＳトランジスタ
１１…ゲート酸化膜
１２…ゲート
１３…ソース領域
１３ａ…ビット線
１４…ドレイン領域
１５…層間絶縁膜
１６…コンタクトプラグ
２０…キャパシタ
２１…下部電極
２１１…酸化物層
２１２…金属層
２２…強誘電体層
２３…上部電極
２４…層間絶縁膜
２５…局所配線
２６…パッシベーション膜
３０…プレート線
３１…内部配線
３２…バリア層
３３…アルミニウム配線
２０１…金型
２０２…キャビティ
２０３…プランジャー
【図１】
0003641142.tif 000004
【図２】
0003641142.tif 000005
【図３】
0003641142.tif 000006
【図４】
0003641142.tif 000007
【図５】
0003641142.tif 000008
【図６】
0003641142.tif 000009
【図７】
0003641142.tif 000010
【図８】
0003641142.tif 000011
【図９】
0003641142.tif 000012
【図１０】
0003641142.tif 000013