(57)【特許請求の範囲】
【請求項１】
密閉空間を間に備える第一基板および第二基板と、
前記密閉空間を満たす液晶層と、
前記第一基板の内側表面に形成された上部電極と、
前記第二基板の内側表面には、薄膜トランジスタのドレインまたはソースに結合されたナロー電極、および、薄膜トランジスタのドレインまたはソースと絶縁されているとともに該ドレインまたはソースの一部を覆うように形成された少なくとも２つの画素電極が配置され、前記ナロー電極と前記画素電極とは電気的に接続されることなく、且つ、前記画素電極の間に前記ナロー電極を配置されるように区画形成された下部電極と、
前記第一基板と前記第二基板との外側表面に形成された偏光板と、
からなることを特徴とする記載の薄膜トランジスタ液晶ディスプレイ。
【請求項２】
前記第一基板は負の液晶層である請求項１に記載の薄膜トランジスタ液晶ディスプレイ。
【請求項３】
前記ナロー電極の電圧値は前記画素電極より５％〜２００％高いものである請求項１又は請求項２に記載の薄膜トランジスタ液晶ディスプレイ。
【請求項４】
前記ナロー電極は前記薄膜トランジスタのドレインに結合されたものである請求項１〜請求項３いずれかに記載の薄膜トランジスタ液晶ディスプレイ。
【請求項５】
前記画素電極は電気的に浮遊した状態（electro−floating）である請求項１〜請求項４いずれかに記載の薄膜トランジスタ液晶ディスプレイ。
【請求項６】
前記画素電極の電圧値はコンデンサカップリングにより形成されるものである請求項１〜請求項５いずれかに記載の薄膜トランジスタ液晶ディスプレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−LCD）に関するものであって、特に、コンデンサカップリング（capacitive  coupling）で生じる電圧差によりマルチドメイン（multiple  domains）を形成する薄膜トランジスタ液晶ディスプレイに関するものである。
【０００２】
【従来の技術】
液晶ディスプレイ（以下、ＬＣＤと称す）がノートブック型パソコン及びモニターに応用されるのが一般的になるにつれ、ＬＣＤ市場も急速に拡大している。大型、高解析度のＬＣＤパネルはデスクトップモニターに適用され、広視野角、高速応答時間（responce  time）であることが要求されるものである。
【０００３】
垂直整列（vertically  aligned、ＶＡ）ＬＣＤにとって、液晶のドメイン（domain）を制御し、広視野角を達成することは非常に重要な技術である。公知である多くのＬＣＤは、９０度のツイストネマティック型（twisted  nematic  type、ＴＮ）ＬＣＤで、液晶パネルと外側に貼接された偏光板（polarizer）とを備えている。このような公知のＬＣＤの欠点は視野角が狭く（水平方向±４０度、垂直方向±３０度）、応答時間も遅く（約５０ms）、色分散（color  dispersion）にもバラツキがある。そのため、従来の技術によって、より好ましいＬＣＤを得ることは困難である。更に、製造工程におけるラビング（rubbing）により、静電気放電と汚染を生じてしまう。
【０００４】
広視野角を備えるＬＣＤパネルを製造するため、公知の技術では多種のＶＡ  ＬＣＤ構造を発展させてきた。例えば、図１で示されるのパターンＶＡ（patterned  ＶＡ、ＰＶＡ）型ＬＣＤ（サムスン社（SAMSUNG  COMPANY））があり、上部電極１０と下部電極１２上にスリット１４があり、スリット１４周辺で水平電界（horizontal  electric  field）を形成する。図１で示される曲線は電界と垂直な電位線（electric  potential  line）を表す。そして、基板に垂直である液晶は水平電界により方向転換され、異なったドメインで異なったアライメント方向をなす。
【０００５】
また、他の方式としてマルチドメイン垂直整列（multiple  domains  vertical  alignment、ＭＶＡ）が提供（富士通株式会社）されており、それは上部電極に突起を形成して、液晶に予傾斜角（pre−lean  angle）を提供することにより、液晶に異なるドメインで異なるアライメントを形成させるものである。
【０００６】
上述の公知技術は広視野角を備えるＬＣＤを提供することができるが、カラーフィルター上にスリット又は突起を形成する別の工程が必要である。また、上基板と下基板との間には高精度のアライメントが要求され、製造工程的には非常に高度で困難な技術が必要となる。
【０００７】
【発明が解決しようとする課題】
そこで、本発明は、下部電極間の電圧差により形成されるマルチドメインを備えるＴＦＴ  ＬＣＤを提供することを目的とし、コンデンサカップリングにより電圧差を形成してドメインを制御する技術を提供するものである。この発明によれば、別途にデータラインを加えることなく、電圧差を下部電極間で形成することができので、駆動するチップ数は減少し、ＴＦＴアレイの設計が簡単になる。更に、本発明は上部電極構造を変更する必要がない。そのため、上述したような従来から知られているパターンＶＡ型LCDやマルチドメイン垂直整列型ＬＣＤと比較して、簡単で、容易な製造工程となる。
【０００８】
【課題を解決するための手段】
上記課題を達成するため、本発明では、密閉空間を間に備える第一基板および第二基板と、前記密閉空間を満たす液晶層と、前記第一基板の内側表面に形成された上部電極と、前記第二基板の内側表面に、薄膜トランジスタのドレインまたはソースに結合されたナロー電極、および薄膜トランジスタのドレインまたはソースと絶縁されているとともに、該ドレインまたはソースに一部が重なる状態にされ、前記ナロー電極の側に設けられた画素電極を、備えるように形成された下部電極と、前記第一基板と前記第二基板との外側表面に形成された偏光板と、からなる薄膜トランジスタ液晶ディスプレイとした。
【０００９】
本発明では、下部電極が、少なくとも二つの電極、即ち、ナロー電極（narrow  electrode）と画素電極（pixel  electrode）に分割される。そして、この画素電極は、更に幾つかの画素電極に分割される。さらに、ナロー電極は薄膜トランジスタのドレインまたはソースに結合され、画素電極の一部分が薄膜トランジスタのドレインまたはソースをオーバーラップするようにされており、画素電極は薄膜トランジスタのドレインまたはソースと絶縁されている。これにより、コンデンサカップリングが生じて、ナロー電極の電圧を画素電極より高くすることができる。そのため、水平電界は、ナロー電極と画素電極との間に形成されて、画素中に複数のドメインを形成することができるのである。つまり、本発明は、カラーフィルターにスリット又は突起を形成する工程が不要となり、更に、上部基板と下部基板との間のアライメントを高精度にコントロールするという要求も回避できることとなる。
【００１０】
本発明に係る薄膜トランジスタ液晶ディスプレイでは、第一基板が負の液晶層であることが好ましい。また、ナロー電極の電圧値は画素電極より５％〜２００％高いものが好ましい。５％未満では、応答時間が長くなり、反応スピードが遅くなるとともに開口率（aperture ratio）が降下する傾向となり、一方、２００％を越えると、応答時間が短くなるが、過大なデータ入力信号をようすると同時に、電力の消耗も増加するからである。
【００１１】
そして、ナロー電極は前記薄膜トランジスタの前記ドレインに結合されることが望ましい。また、画素電極は電気的に浮遊した状態（electro−floating）、つまり、電気的に隔離した状態とし、その画素電極の電圧値はコンデンサカップリングにより形成されていることが好ましい。
【００１２】
【発明の実施の形態】
上述した本発明の目的、特徴、及び長所をより一層明瞭にするため、以下に本発明の好ましい実施の形態を挙げ、図を参照にしながらさらに詳説する。
【００１３】
図２及び図３は、本発明に係る画素構造を示すものである。図２と図３では、二つのドメインと四つのドメインを備える二例の画素電極を示している。先ず、図２においては、下部電極は溝２０により、二つの画素電極２２と一つのナロー電極２４とに分割されている。画素電極２２は電気的に浮遊した状態（electro−floating）で、ナロー電極２４は接触孔２６を通じてドレイン２８に接続している。図３においては、下部電極は溝２１により、四つの画素電極２３と一つのナロー電極２５とに分割されている。四つの画素電極２３は電気的に浮遊した状態（electro−floating）で、ナロー電極２５は接触孔２７を通じてドレイン２９に接続している。
【００１４】
図４は、図２及び図３の断面図で、コンデンサカップリングにより電圧差を形成するＴＦＴ−ＬＣＤの構造を示している。カラーフィルター（図示せぬ）を備える上部電極３０の電圧値はＶ２で、浮遊状態の画素電極（floating  pixel  electrode）２２の電圧値はＶｆである。下部電極のナロー電極２４はＴＦＴのドレイン２８に接続され、その電圧をＶ１とする。更に、第一酸化層（例えばＳｉＮ）の静電容量（capacitance）をＣ１、第一酸化層３２の厚さをｄ１で、第一酸化層３２の領域面積をＡ１、第一酸化層３２の誘電率（dielectric  constant）をε１とする。また、第二酸化層３４は液晶層である。液晶層の静電容量をＣ２、液晶層の厚さをｄ２、液晶層の領域面積をＡ２、液晶層の誘電率ε２とすると、画素電極の電圧は次式（１）のようになる。
【００１５】
Vｆ＝（Ｃ１Ｖ１＋Ｃ２Ｖ２）／（Ｃ１＋Ｃ２）・・・・・・（１）
【００１６】
図５には本発明に係るＬＣＤと公知のＰＶＡ型ＬＣＤによるＬＣＤ応答時間を示している。図５において、グラフ領域Aは公知のＰＶＡ型ＬＣＤの応答時間を、グラフ領域Ｂは本発明に係るＬＣＤの応答時間を表している。
【００１７】
「▲」は上部電極の電圧がゼロで、画素電極の電圧が３Ｖ時の応答時間を、「■」は上部電極の電圧がゼロで、画素電極の電圧が４Ｖ時の応答時間を、「◆」は上部電極の電圧がゼロで、画素電極の電圧は５Ｖ時の応答時間を表している。この図５から、本発明に係るＬＣＤ構造であると、ナロー電極の電圧が両側の画素電極の電圧より１０％高くなると、応答時間は減少する傾向を示し、公知技術よりも優れていることがわかる。このことから、本発明に係るＬＣＤ構造の条件は次の方程式（２）で表される。
【００１８】
Ｖｆ−Ｖ２＜０.９（Ｖ１−Ｖ２）・・・・・・・（２）
【００１９】
そして、（１）と（２）の式から以下の式（３）が得られる。
【００２０】
Ｃ１／Ｃ２＜９・・・・・・・（３）
【００２１】
また、静電容量の方程式は次式（４）で表される。
【００２２】
Ｃ＝εＡ／ｄ・・・・・・・（４）
【００２３】
以上の式から次式（５）を得ることができる。
【００２４】
ε１Ａ１ｄ２／ε２Ａ２ｄ１＜９・・・・・・・（５）
【００２５】
（５）の不等式の条件が満たされた場合、画素電極２２とナロー電極２４との間の電極差は十分になり、ＰＶＡ型ＬＶＤより短い応答時間が達成できるものとなる。
【００２６】
図６は本発明に係るＴＦＴ  ＬＣＤ構造を示す。この図６におけるＴＦＴ  ＬＣＤ構造は、上基板４０、下基板５０、液晶層６０、上部電極４２、下部電極、偏光板７０、からなる。
【００２７】
密閉空間は上基板４０と下基板５０との間に形成される。液晶層６０は密封空間を満たす。上部電極４２は上基板４０の内側表面に形成される。下部電極は下基板の内側表面に形成される。下基板にはナロー電極５２とナロー電極５２の側に設けられた、少なくとも一つの画素電極５４を備える。
【００２８】
図７は、図６におけるＴＦＴ  ＬＣＤ構造の電位分布を示している。このＴＦＴ  ＬＣＤ構造によると、上部電極４２は一の電極（a pack electrode）で、グランドに接続されており、下部電極は二つの画素電極５４と一つのナロー電極５２に分割されている。ナロー電極５２の電圧は、画素電極５４よりも５％〜２００％高いものである。また、ナロー電極５２は薄膜トランジスタのドレインまたはソースに結合されており、画素電極５４の一部分は薄膜トランジスタのドレインまたはソースにオーバーラップするが、当該ドレインまたはソースとは絶縁されている。複数の偏光板は上基板４０と下基板５０の外側表面に形成されている。
【００２９】
図７において、水平電界はナロー電極５２と画素電極５４間に形成され、図７の曲線は電位線を示す。本発明に係る電界方向は、公知のＰＶＡ型ＬＣＤと同様であり、液晶方向の転向モジュールも公知のＰＶＡ型ＬＣＤと同様である。しかしながら、本発明は、上部電極にスリットを形成する必要がない。そして、本発明では、下部電極は少なくとも二つの画素電極５４と一つのナロー電極５２に分割されるものである。ナロー電極の形状は特に限定されず、直線又は曲線などのいずれの形状を採用することができる。また、画素電極の形状及び大きさも限定されず、その数についても特に制限無く、偶数でも、奇数でもよい。各ドメインのサイズは設計に基づき、その際の溝の大きさは十分な水平電界が形成できるように考慮して設計される。更に、本発明における液晶層は負の液晶層を用いている。本発明の構造は更に、補償の薄片（compensative  flakes）、カラーフィルター、反射板（reflector）を備える。また、本発明の構造は更に、薄膜トランジスタと周辺回路を備える。
【００３０】
【発明の効果】
上記したように、本発明によると、コンデンサカップリングにより電圧差を形成してドメインを制御するため、別途にデータラインを加えることなく、電圧差を下部電極間で形成することができので、駆動するチップ数は減少し、ＴＦＴアレイの設計が簡単になる。また、上部電極構造を変更する必要もないので、従来から知られているＰＶＡ型ＬＣＤやマルチドメイン垂直整列型ＬＣＤと比較して、簡単で、容易な製造工程とすることができる。
【図面の簡単な説明】
【図１】公知のＰＶＡ型ＬＣＤの電位分布を示す図である。
【図２】二つのドメインを備える画素構造を示す配置図である。
【図３】四つのドメインを備える画素構造を示す配置図である。
【図４】図２及び図３の断面図である。
【図５】本発明に係るＬＣＤと公知のＰＶＡ型ＬＣＤの応答時間を示す図である。
【図６】本発明に係るＴＦＴ  ＬＣＤの構造を示す図である。
【図７】本発明に係るＴＦＴ  ＬＣＤの電位分布を示す図である。
【符号の説明】
１０、３０、４２…上部基板
１２…下部基板
１４…スリット
２０、２１…溝
２２、２３、５４…画素電極
２４、２５、５２…ナロー電極、
２６、２７…接触孔
２８、２９…薄膜トランジスタのソースまたはドレイン電極、
３２、３４…酸化層
４０…上基板
５０…下基板
６０…液晶
７０…偏光板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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