(57)【特許請求の範囲】
【請求項１】
プロセッサと種々の周辺装置に供するローカルバスとに基づき構成される複数のモジュールを有する情報処理システムであって、
２つのモジュール間の一時的リンクとして供するための、少なくとも双方向バッファ段を介し各モジュールに接続されるモジュール間バスを有し、
各モジュールは、
第１モジュールのプロセッサが第２モジュールの周辺装置への直接的アクセスを有するよう一時的に前記第２モジュールのローカルバスのマスタになることを可能にする手段と、
他のモジュールのローカルバスへのアクセスのための要求信号を、前記各モジュール自体のローカルバス上にあるアドレスが前記他のモジュールの周辺装置のアドレスと一致するときに送出する手段と、
前記各モジュール自体のローカルバスのための管理オートマトンとを有することを特徴とする情報処理システム。
【請求項２】
請求項１記載の情報処理システムであって、前記複数のモジュールは同一であることを特徴とする情報処理システム。
【請求項３】
請求項１または２記載の情報処理システムであって、前記複数のモジュールの少なくとも１つは、情報ストリームを転送するため該モジュールのプロセッサに代わることを目的とする特定の周辺装置を有することを特徴とする情報処理システム。
【請求項４】
請求項３記載の情報処理システムであって、さらに、
最高の優先度を有するモジュールに前記ローカルバスを割り当てる競合管理手段を有することを特徴とする情報処理システム。
【請求項５】
請求項４記載の情報処理システムであって、接続スロットを介し前記モジュール間バスに接続される各モジュールから、該モジュールの優先度は前記接続スロットの番号の関数であることを特徴とする情報処理システム。
【請求項６】
プロセッサと種々の周辺装置に供するローカルバスとにより特に構成される複数のモジュールを有する遠距離通信装置であって、
２つのモジュール間の一時的リンクとして供するための、少なくとも双方向バッファ段を介し各モジュールに接続されるモジュール間バスを有し、
各モジュールは、
第１モジュールのプロセッサが第２モジュールの周辺装置への直接的アクセスを有するよう一時的に前記第２モジュールのローカルバスのマスタになることを可能にする手段と、
他のモジュールのローカルバスへのアクセスのための要求信号を、前記各モジュール自体のローカルバス上にあるアドレスが前記他のモジュールの周辺装置のアドレスと一致するときに送出する手段と、
前記各モジュール自体のローカルバスのための管理オートマトンとを有することを特徴とする遠距離通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プロセッサと、種々の周辺機器のため機能するローカルバスとに基づいて特に構成された複数のモジュールよりなる情報処理装置に係る。
本発明は、プロセッサと、種々の周辺機器のため機能するローカルバスとに基づいて特に構成された複数のモジュールよりなる遠距離通信装置にも係り、特に、同期式ディジタル階層（ＳＤＨ）に従って伝送されるデータのマルチプレクサに関する。
【０００２】
【従来の技術】
現在殆どの情報処理装置において、装置の性能を増強させるべく情報処理を冗長化、又は、情報処理を分散させるためプロセッサに基づく複数のモジュールが使用されている。例えば、処理時間を浪費する機能を専用モジュールに移すことが可能であり、或いは、遠距離通信装置の場合、装置の管理のため専用化された第１のモジュールと、通信の管理のため専用化された第２のモジュールを使用することができる。
【０００３】
次に生じる問題は、互いに通信する種々のモジュールを取り入れる問題である。
1990年 9月25日に本願出願人により出願された仏国特許出願第2667175 号明細書には、アクセスが調停回路によって制御される共有メモリを介して通信するプロセッサを設ける方法が記載されている。
【０００４】
【発明が解決しようとする課題】
しかし、現在商業的に入手可能な調停回路は、ダイナミックメモリしか管理できない。従って、上記方法の応用分野は制限されている。
本発明の目的は、特に、複数のモジュールよりなり、各モジュールの各プロセッサは、他のモジュールの全ての周辺機器：例えば、ダイナミック及びスタティックメモリ、リレー、発光ランプ、通信素子等にアクセスする能力を有する情報処理装置を提供することである。
【０００５】
【課題を解決するための手段】
従って、既に定義した形の本発明による情報処理装置は、二つのモジュール間に一時的なリンクとして機能するよう意図され、少なくとも一つの双方向バッファ段を介して各モジュールに接続されたモジュール間バスよりなり、上記モジュールは、第２のモジュールの周辺機器への直接的なアクセスを有するよう一時的に何れかの第１のモジュールのプロセッサが何れかの第２のモジュールのローカルバスのマスターになることを可能にする手段よりなることを特徴とする。
【０００６】
データの交換がない場合、各プロセッサは独立しており、そのバスに接続された資源を利用してそれ自体のバス上で局所的に動作する。一方、データの交換が必要である場合、例えば、第１のモジュールのプロセッサが第２のモジュールのスタティックメモリを読み出したい場合、上記第２のモジュールのプロセッサは、一時的にスタンバイモードに入り、第１のモジュールのプロセッサは、双方向バッファ段及びモジュール間バスを介して上記第１のモジュールのローカルバスと直接的に接続された第２のモジュールのローカルバスのマスターになるので、データの交換が行われる。従って、上記第２のモジュールのスタティックメモリは、一時的に上記第１のモジュールのプロセッサの周辺機器であると見なされる。
【０００７】
【発明の実施の形態】
本発明の上記の面及び他の面は、以下の本発明の実施例の説明によって明白になり、解明される。
図１は、各々がプロセッサと、種々の周辺機器のため機能するローカルバスとにより形成された２台のモジュール１０及び２０に基づく本発明の装置の概略図である（以下、２台のモジュールの相互接続は説明の簡単のため１本しか示さないが、この選択は限定的ではない）。
【０００８】
図１によれば、モジュール１０は、プロセッサ１１と、一方で周辺機器１３のため機能し、他方でメモリ１５のため機能するローカルバス１２とからなる。バス１２は、双方向バッファ段３０を介してモジュール間バス４０に接続され、双方向バッファ段３０は、ローカルバス１２及びモジュール間バス４０とデータを交換するオートマトン３１によって制御される。同様に、モジュール２０は、プロセッサ２１と、一方で周辺機器２３のため機能し、他方でメモリ２５のため機能するローカルバス２２とからなる。バス２２は、双方向バッファ段５０を介してモジュール間バス４０に接続され、双方向バッファ段５０は、ローカルバス２２及びモジュール間バス４０とデータを交換するオートマトン５１によって制御される。
【０００９】
モジュール２０が他のモジュール（例えば、モジュール１０）の周辺機器にアクセスしようとするとき、オートマトン３１は、プロセッサ２１のためにバス１２からプロセッサ１１を一時的に切り離し、バス１２と２２を双方向バッファ段３０及び５０を介して直接的に接続するので、モジュール１０の周辺機器は、モジュール２０の付加的な周辺機器であると考えられ、データの交換を行うことが可能である。一方、データの変換がない場合、各プロセッサは、そのバスを用いてローカルプロセッサとして別個に動作し、それ自体のバスに接続された周辺機器にアクセスする。
【００１０】
本発明の装置の好ましい一実施例によれば、各モジュールは、特定の周辺機器（夫々、６０、７０）を更に有し、プロセッサ１１及び２１に夫々命令することにより、アクセスＤＭＡと呼ばれるアクセスを介して情報ストリームを転送することが可能である。上記実施例によれば、一つのアクセスだけを介して種々の情報信号を遠隔ローカルバスに転送し得る利点があるので、全サイクル周期にローカルバスを占有する機構に起因する部分は限定される。かくして、各ローカルバスは、ローカル又は遠隔プロセッサ、或いは、ＤＭＡアクセスに専用化された遠隔周辺機器の何れによっても使用することが可能である。
【００１１】
図２には２台の同一のモジュール１０及び２０のインタフェースが示され、モジュール１０は図３に更に詳細に示されている。
以下に説明する実施例において、プロセッサ１１及び２１はモトローラ製６８０００ファミリーのプロセッサである。
図２によれば、モジュール１０及び２０はモジュール間バス４０を形成する１組のワイヤにより接続されている。ワイヤＡＣＣは、各モジュールの双方向バッファ段３０及び５０の作動又は抑止信号を発生する。ラインＡ０−Ａ２３は、マスタプロセッサのアドレスコードを搬送する。ラインＤ０−Ｄ１５は、２台のモジュール間のデータコードの交換を可能にさせる。制御ラインＣＴＲは３本のワイヤを通す。３本のワイヤの中の１本は、ワイヤＲ／ＷＮであり、リード又はライトモードのアクセスの形を示し、双方向データバッファ段の向きの概略を示すことが可能である。２本のワイヤＵＤＳＮ（上位データストーブの否定）とＬＤＳＮ（下位データストローブの否定）は、１６個のデータビットの中の有効ビットを定める。ワイヤＤＭＡは、現在のサイクルがＤＭＡアクセスの一部を形成するかどうかを示す。２本のワイヤＣＳ１０とＣＳ２０は、２台のモジュールの間でバスを占有する要求信号を転送するため、一方でモジュール１０の端子ＣＳ−ＥＭとモジュール２０の端子ＣＳ−ＲＥＣの間で接続され、他方、モジュール２０の端子ＣＳ−ＥＭとモジュール１０の端子ＣＳ−ＲＥＣの間で接続される。２本のワイヤＤＴＡＣＫ１０及びＤＴＡＣＫ２０（データ転送肯定）は、モジュール間でサイクル終了信号を伝送するため、一方で、モジュール１０の端子ＤＴＡＣＫ−ＥＸＴとモジュール２０の端子ＤＴＡＣＫＮ−ＬＯＣの間で接続され、他方で、モジュール２０の端子ＤＴＡＣＫ−ＥＸＴとモジュール１０の端子ＤＴＡＣＫＮ−ＬＯＣの間で接続される。最後に、２本のワイヤＩＮＴ１０とＩＮＴ２０は、モジュール間に割り込み信号を伝送するため、一方で、モジュール１０の端子ＩＮＴ−ＥＭとモジュール２０の端子ＩＮＴ−ＲＥＣの間で接続され、他方で、モジュール２０の端子ＩＮＴ−ＥＭとモジュール１０の端子ＩＮＴ−ＲＥＣの間で接続される。
【００１２】
図３には、本発明を実現するため使用されるモジュール１０の素子だけ、即ち、上記実施例では、アルテラ(Altera)製のＥＰ９１０又はＥＰＬ７０３２であるオートマトン３１と、各々がフィリップスセミコンダクタ製の部品７４ＡＢＴ２４５に基づく双方向アドレスバッファ段３２と双方向データバッファ段３３とにより形成される双方向バッファ段３０と、ローカルバス１２と、モジュール間バス４０とが示されている。モジュールの一例の全体図は図７に示されている。
【００１３】
スイッチ３１はローカルバスとの間で信号を送信又は受信する以下の端子：
−  データ転送が行われたことを示す信号をプロセッサから受信するよう意図された端子ＤＡＴＣＫＮ−ＬＯＣと、
−  プロセッサが現在サイクルの最後にバスを解放することを示す信号を受信するよう意図された入力端子ＢＧＮ（バスグラントの否定）と、
−  ローカルバス１２のマスターになろうとする別のプロセッサは、信号ＢＧＮが有効にされ、ローカルバス１２が解放されるのを待機していることをプロセッサ１１に示す信号をプロセッサ１１に送信するよう意図された出力端子ＢＲＮ（バスリクエストの否定）と、
−  現在のサイクルに問題があるとき、プロセッサをリトライサイクルに導くため合わせて使用される信号を夫々発生させる出力端子ＢＥＲＲＮ（バスエラーの否定）及び出力端子ＨＡＬＴＮと、
−  マスターモジュール（この例ではモジュール２０）において、例えば、専用周辺装置６０はローカルバス２２のマスターであり、ＤＭＡアクセスが使用されることを示し、スレーブモジュール（この例ではモジュール１０）において、オートマトン３１がローカルバス１２を占有することを示すため利用される信号の入力／出力端子ＢＧＡＣＫＮ（バスグラント肯定の否定）と、
−  バス上の有効なアドレスの存在を示し、サイクルの開始を示す信号を形成する信号の入力／出力端子ＡＳＮ（アドレスストローブの否定）と、
−  リード又はライトサイクルのどちらが関係しているかを示す信号を受信するよう意図された入力端子Ｒ／ＷＮ（リード／ライトの否定）とを有する。
【００１４】
オートマトン３１は、モジュール間バスの同一名のワイヤが関係する端子ＤＭＡ及びＡＣＣを更に有する。オートマトン３１は更に：
−  モジュール１０の同一名の端子に接続された端子ＣＳ−ＲＥＣと、
−  モジュール１０の同一名の端子に接続され、ローカルバスを占有する要求信号を受信する端子ＣＳ−ＥＭとを有し、上記実施例において、メモリは各々が所定の周辺機器に割り当てられた領域に構成される。従って、信号は、入力側でラインＡ０−Ａ２３を受信し、出力側で関係した周辺機器を選択するアドレスデコーダ８０から入る。端子ＣＳ−ＥＭは、モジュール２０の周辺機器に対応するアドレスデコーダの出力に接続される。オートマトン３１は更に：
−  双方向データバッファ段に接続され、モジュールの状態（マスター又はスレーブ）と、アクセスのタイプ（リード又はライトモード）とに依存して双方向データバッファ段の向きを選択し得る信号を発生させる端子ＤＩＲ−ＢＵＦ−ＤＯと、
−  双方向アドレスバッファ段３２と、以下に説明する機能を有する回路３４とに接続され、モジュールの状態（マスター又はスレーブ）に依存して双方向アドレスバッファ段の向きを選択し得る信号を発生させる端子ＤＩＲ−ＢＵＦ−ＡＤと、
−  以下に説明する機能を有する回路３５を介してモジュール１０の端子ＤＴＡＣＫ−ＥＸＴに接続された端子ＤＴＡＣＫ−ＡＣＫと、
−  ２個のモジュールの中で何れか一方が他方に対し優先度を有するかを示す端子ＳＬＯＴとを有し、実際上、２台のモジュールの各々が接続スロットを介してモジュール間バスに接続されたとき、優先度は上記実施例において上記接続スロットの番号（０又は１）によって表わされる。
【００１５】
双方向データバッファ段３３は、以下の端子：
−  オートマトン３１の端子ＡＣＣに接続され、作動又は抑止信号を受信する端子ＥＮＮと、
−  夫々端子Ａ及び端子Ｂと呼ばれる２組の１６個の端子（実際上、各々８端子の２組だけを有する７４ＡＢＴ２４５形素子が使用され、双方向バッファ段は２個の７４ＡＢＴ２４５形素子により形成される）であって、端子Ａはローカルバスに接続され、端子Ｂはモジュール間バスに接続され、データを受信するよう意図された２組の１６個の端子と、
−  オートマトン３１の端子ＤＩＲ−ＢＵＦ−ＤＯに接続され、双方向バッファ段の動作の向きを選択させ得る端子ＤＩＲとを有し：端子ＤＩＲが受信する信号がアクティブな場合、双方向バッファ段は、端子Ａから端子Ｂにデータを伝送し、アクティブではない場合、反対向きにデータを伝送する。
【００１６】
双方向アドレスバッファ段３２は、以下の端子：
−  オートマトン３１の端子ＡＣＣに接続され、作動又は抑止信号を受信する端子ＥＮＮと、
−  夫々端子Ａ及び端子Ｂと呼ばれるローカルバスに接続された端子Ａ及びモジュール間バスに接続された端子Ｂの２組の２７端子とを有する。最初の２０端子は、最初の２０本のアドレスワイヤＡ０乃至Ａ１９を受けるよう意図され、次の４端子は、回路３４によって生成された４本のアドレスワイヤＡ２０乃至Ａ２３を受けるよう意図され、最後の３端子は、アクセスのタイプを表わし、１６個のデータビットの中で有効なビットを定める制御信号Ｒ／ＷＮと、ＵＤＳＮと、ＬＤＳＮを受けるよう意図される。双方向アドレスバッファ段３２は更に：
−  オートマトン３１の端子ＤＩＲ−ＢＵＦ−ＡＤに接続され、双方向バッファ段の動作の向きを選択し得るようにする端子ＤＩＲを有し、端子ＤＩＲが受信した信号がアクティブである場合、双方向バッファ段は端子Ａから端子Ｂにデータを伝送し、アクティブではない場合、反対向きにデータを伝送する。
【００１７】
実際上、双方向バッファ段は、種々の７４ＡＢＴ２４５形ゲート回路の周りに構成される。
回路３４は、１ページ毎に１動作を実行し得る。回路３４は、各々が４入力と４出力を有する２個のゲート３４１及び３４２と、制御端子ＥＮＮとにより構成される。ゲート３４２の４入力と、ゲート３４１の４出力は、双方向アドレスバッファ段３２の端子Ａ２０−Ａ２３に接続される。ゲート３４１の４入力は、１Ｍバイトの１ページを定める４個のアドレスビットＡ２０乃至Ａ２３を生成するレジスタ３４３に接続され、制御端子ＥＮＮはインバータ３４４を介してスイッチ３１の端子ＤＩＲ−ＢＵＦ−ＡＤに接続される。上記の形態において、ゲート３４１は、モジュールが「マスター」状態にあるとき作動される。ゲート３４２の出力はローカルバスに接続され、制御端子はオートマトン３１の端子ＤＩＲ−ＢＵＦ−ＡＤに直接的に接続されているので、ゲート３４２はモジュールが「スレーブ」状態にあるとき作動される。
【００１８】
実際上、ゲート３４及び３４２は、フィリップスセミコンダクタ製の７４Ｆ２４４形回路に基づいて実装される。
回路３５はサイクルの終了を管理することができる。回路３５は、入力と、制御と、出力とを有する３−ステートゲートに基づいて構成される。制御はオートマトン３１の端子ＤＴＡＣＫ−ＡＣＫに接続され、出力はモジュール１０のＤＴＡＣＫ−ＥＸＴに接続される。従って、モジュールが「スレーブ」状態である場合、信号ＤＴＡＣＫ−ＥＸＴは、制御ＤＴＡＣＫ−ＡＣＫがアクティブレベルに切り換えられると即座に作動状態にされ、これにより、オートマトンに関係した周辺機器によって誘起された局部クリアランス（ＤＴＡＣＫ−ＬＯＣ）の位相と、モジュール間バスに関係したオートマトンにより誘起された外部クリアランスの位相を簡単な方法で分離することが可能になる。局部クリアランスは、実際上、スレーブモジュールに対しリードサイクル及びライトサイクルを別々に管理する特定の機構の利用を必要とし：ライトサイクルの間、データがサンプルされたことを保証するためローカルサイクルを終了させる必要がある。次いで、サイクル終了信号だけがモジュール間バス上で伝送される必要がある。一方、リードサイクルの間、読み出されるべきデータは、外部クリアランスまでの間ローカルバス上に保持される必要がある。
【００１９】
最後に、モジュール１０の端子ＩＮＴ−ＲＥＣは、プロセッサ１１の割り込み制御端子に接続され、端子ＩＮＴ−ＥＭはデコーダ８０の出力に接続されるので、所定のアドレスが割り込みの切換えだけに使用される。
モジュール１０がスレーブ状態であるときのオートマトン３１の動作を図４を参照して以下に説明する。以下、信号は、その信号が送信されるオートマトン３１の端子と同一名を有する。
【００２０】
オートマトンの停止状態（ローカルバスへのアクセスの要求がない場合）は、以下の値：
ＢＧＡＣＫＮ＝Ｈｚ
ＡＳＮ＝Ｈｚ
ＤＴＡＣＫＮ−ＬＯＣ＝１
ＨＡＬＴＮ＝１
ＢＥＲＲＮ＝１
によって表わされる状態ＧＬＯである。ここで、Ｈｚは高インピーダンスの抑止状態を示し、値１は抑止状態に、値０は作動状態に対応する。
【００２１】
オートマトンがそのローカルバスへのアクセスの要求を受信したとき（ＣＳ−ＲＥＣ＝０）、以下の３通りの場合に分けることができる：
−第１の場合：
ＣＳ−ＥＭ＝０かつＳＬＯＴ＝１ならば、各々が遠隔モジュールのローカルバスへアクセスする２台のモジュール間に競合が存在する。信号ＳＬＯＴは、モジュール１０の優先度を決定することができる。上記実施例において、スロット０を介して接続されたモジュール１０は、スロット１を介して接続されたモジュールを上回る優先権を有することが想定される。ＳＬＯＴ＝１の場合、モジュール１０は優先権がなく、オートマトン３１は競合を解消するため状態ＧＬ１に移る。
−第２の場合：
ＣＳ−ＥＭ＝０かつＳＬＯＴ＝０ならば、モジュール１０は優先権を有し、オートマトン３１は競合的な状況の消滅、即ち、信号ＣＳ−ＲＥＣが抑止状態（ＣＳ−ＲＥＣ＝１）に変わるのを待機する。
−第３の場合：
ＣＳ−ＥＭ＝１ならば、モジュール１０はバス２２へのアクセスを要求せず、オートマトンは、バス１２が解放されると即座に、即ち、ＢＧＮ＝０、ＢＧＡＣＫＮ＝１及びＡＳＮ＝１の後、状態ＧＬ４に変化する。
【００２２】
状態ＧＬ１において、オートマトンはリトライサイクルを実行する。この状態は以下の値：
ＢＧＡＣＫＮ＝Ｈｚ
ＡＳＮ＝Ｈｚ
ＤＴＡＣＫＮ−ＬＯＣ＝１
ＨＡＬＴＮ＝０
ＢＥＲＲＮ＝０
によって示される。信号ＢＥＲＲＮは、現在のサイクルに問題があることをプロセッサに通知し、リトライを要求するため信号ＨＡＬＴＮと相互作用する。ＣＳ−ＥＭ＝１のとき、オートマトンは状態ＧＬ３に変化する。
【００２３】
状態ＧＬ３は、リトライサイクルの終了に対応し、以下の値：
ＢＧＡＣＫＮ＝Ｈｚ
ＡＳＮ＝Ｈｚ
ＤＴＡＣＫＮ−ＬＯＣ＝１
ＢＥＲＲＮ＝１
ＨＡＬＴＮ＝０
により表わされる。次いで、オートマトンは停止状態ＧＬ０に必然的に戻る。
【００２４】
状態ＧＬ４は遠隔モジュール２０によるローカルバス１２の占有に対応し（ＢＲＮ＝ＣＳ−ＲＥＣ）、以下の値：
ＢＧＡＣＫＮ＝０
ＡＳＮ＝１
ＤＴＡＣＫＮ−ＬＯＣ＝１
ＢＥＲＲＮ＝１
ＨＡＬＴＮ＝１
によって示される。次いで、オートマトンは、双方向アドレス及びデータバッファ段が作動されるまで、スタンバイモードを維持する。双方向バッファ段の動作は図５のフローチャートを参照して以下に説明する。上記バッファ段の動作状態は以下の値：
ＡＣＣ＝０
ＤＩＲ−ＢＵＦ−ＡＤ＝０
ＤＩＲ−ＢＵＦ−ＤＯ＝Ｒ／ＷＮ
によって表わされる。ＣＳ−ＲＥＣ＝０ならば、オートマトンは状態ＧＬ５に移り、その時点からバッファ段は作動される。一方、ＣＳ−ＲＥＣ＝１かつＤＭＡ＝１ならば（即ち、現在のサイクルがＤＭＡアクセスの一部を形成しないならば）、オートマトンは状態ＧＬ０に戻る。最後に、ＤＭＡサイクル中の２回の転送の間で、ＣＳ−ＲＥＣ＝１かつＤＭＡ＝０となる場合がある。この場合、オートマトンは、ＣＳ−ＲＥＣ＝０になるまで、スタンバイモードを維持する。
【００２５】
状態ＧＬ５は、ローカルバスへのアクセスに対応し、以下の値：
ＢＧＡＣＫＮ＝０
ＡＳＮ＝０
ＤＴＡＣＫＮ−ＬＯＣ＝１
ＢＥＲＲＮ＝１
ＨＡＬＴＮ＝１
によって示される。かくして、サイクルの開始はトリガーされ；アドレス及び制御信号がサンプリングされ、アドレスを指定された周辺機器が選択されるので、リードサイクルに関係しているならば、データをバス上に載せ、ライトサイクルに関係しているならば、データをサンプリングすることが可能である。周辺機器がサイクル終了信号を送出するとき（ＤＴＡＣＫ−ＬＯＣ＝０）、オートマトンは、ＣＳ−ＲＥＣ＝１ならば状態ＧＬ８に変わり、ＣＳ−ＲＥＣ＝０かつＲ／ＷＮ＝０ならば状態ＧＬ６に変わり、ＣＳ−ＲＥＣ＝０かつＲ／ＷＮ＝１ならば状態ＧＬ７に変わる。
【００２６】
状態ＧＬ６は読み出しサイクルに対応し、以下の値：
ＢＧＡＣＫＮ＝０
ＡＳＮ＝０
ＤＴＡＣＫＮ−ＬＯＣ＝０
ＢＥＲＲＮ＝１
ＨＡＬＴＮ＝１
により表わされる。この状態の場合、オートマトンは、ローカルバスにデータを保持すると共に（ＡＳＮ＝０）、モジュール２０にクリアランス信号を送出する（ＤＴＡＣＫ−ＡＣＫ＝０）。次いで、信号ＣＳ−ＲＥＣ＝１が受信されると、オートマトンは、状態ＧＬ８に変化する。
【００２７】
状態ＧＬ７は、書込みサイクルに対応し、以下の値：
ＢＧＡＣＫＮ＝０
ＡＳＮ＝１
ＤＴＡＣＫＮ−ＬＯＣ＝０
ＢＥＲＲＮ＝１
ＨＡＬＴＮ＝１
によって表わされる。この状態の場合、オートマトンは、データの書込みを可能にさせるため周辺機器にローカルサイクル終了信号を送出した後に限り、モジュール２０にクリアランス信号を送出する。次いで、信号ＣＳ−ＲＥＣ＝１が受信されたとき、オートマトンは状態ＧＬ８に変化する。
【００２８】
状態ＧＬ８は、以下の値：
ＢＧＡＣＫＮ＝０
ＡＳＮ＝１
ＤＴＡＣＫＮ−ＬＯＣ＝１
ＢＥＲＲＮ＝１
ＨＡＬＴＮ＝１
によって表わされる。この状態は、モジュール間アクセスサイクルの終了と、双方向アドレス及びデータバッファ段の解放の待機に対応する。以下に図５を参照して説明する上記解放状態は、値：
ＡＣＣ＝１
ＤＩＲ−ＢＵＦ−ＡＤ＝１
ＤＩＲ−ＢＵＦ−ＤＯ＝１
によって表わされる。解放状態に達したとき、ＤＭＡ＝１（実行サイクルがＤＭＡアクセスの一部を形成しない）ならば、オートマトンは状態ＧＬ０に変わる。一方、ＤＭＡ＝０ならば、オートマトンは状態ＧＬ４に変わる。
【００２９】
双方向アドレス及びデータバッファ段を作動させる機構は、以下図５を参照して説明する。
状態ＥＭ０は、スイッチがローカルバスの占有を待機する停止状態（状態ＧＬ４）に対応する。状態ＥＭ０は以下の値：
ＡＣＣ＝１
ＤＩＲ−ＢＵＦ−ＡＤ＝１
ＤＩＲ−ＢＵＦ−ＤＯ＝１
によって表わされる。バッファ段は、外部の方に向けられている。オートマトンが状態ＧＬ４であり、信号ＣＳ−ＲＥＣ＝０を受信するならば、オートマトンは状態ＥＭ１に変化する。
【００３０】
状態ＥＭ１はバッファ段を内部の方に向けることからなる。状態ＥＭ１は以下の値：
ＡＣＣ＝１
ＤＩＲ−ＢＵＦ−ＡＤ＝０
ＤＩＲ−ＢＵＦ−ＤＯ＝０
によって表わされる。オートマトンが状態ＧＬ４であり、信号ＣＳ−ＲＥＣ＝０を受けるならば、オートマトンは状態ＥＭ２に変わる。一方、ＣＳ−ＲＥＣ＝１が受信されるならば、オートマトンは状態ＥＭ０に戻る。
【００３１】
状態ＥＭ２はバッファ段を作動状態にさせることからなる。状態ＥＭ２は以下の値：
ＡＣＣ＝０
ＤＩＲ−ＢＵＦ−ＡＤ＝０
ＤＩＲ−ＢＵＦ−ＤＯ＝０
によって表わされる。オートマトンが状態ＧＬ４であり、信号ＣＳ−ＲＥＣ＝０を受信するならば、オートマトンは状態ＥＭ３に変わる。一方、ＣＳ−ＲＥＣ＝１であるならば、オートマトンは状態ＥＭ０に戻る。
【００３２】
状態ＥＭ３は、信号Ｒ／ＷＮに応じて双方向データバッファ段の向きを変え、ローカルバスアクセスの終了を待機する。状態ＥＭ３は以下の値：
ＡＣＣ＝０
ＤＩＲ−ＢＵＦ−ＡＤ＝０
ＤＩＲ−ＢＵＦ−ＤＯ＝Ｒ／ＷＮ
によって表わされる。オートマトンは、信号ＣＳ−ＲＥＣ＝１を受信すると即座に状態ＥＭ０に戻る。
【００３３】
上記オートマトンの正しい動作のため、モジュール１０によって受信され、モジュール１０から送られる信号ＣＳ−ＲＥＣとＤＴＡＣＫ−ＬＯＣを（例えば、フリップフロップを用いて）再同期させる必要があることに注意することが重要である。
更に、上記モジュールは、モトローラ６８３０２形プロセッサにより形成することにより利点が得られる。モトローラ６８０００形プロセッサに基づく上記プロセッサは、アドレスデコーダ、ＤＭＡアクセス専用周辺機器等の多数の機能を一体化する利点がある。
【００３４】
図６には、上記情報処理装置を利用する同期的な階層内のデータマルチプレクサが示されている。かかる装置は、交換及び伝送(Commutation and Transmission)論文誌の1992年、第１号に掲載されたデュプレ  ラ  ツア(N. Dupre La Tour)、ギューデス(Y. Guedes) 及びサーレ(B. Salle)による論文“ＡＤＭ１５５と、同期アクセスネットワークの構成(The ADM155 and the setting up of synchronous access networks)”に記載されている。
【００３５】
図６によれば、データデマルチプレクサ９０は、特に：
−  ＳＴＭ−１インタフェースを有し、主要な機能は１３５メガビット／秒の伝送媒体上で受信又は送信する情報信号をパケット化し、又は、パケットから取り出すことである２台のモジュールと、
−  ２メガビット／秒のインタフェースを有し、その機能は２メガビット／秒のレートで受信されたデータを同期フレームにパケット化することである複数のモジュール３００と、
−  ＳＴＭ−１インタフェース間で低ランクの仮想パスを転送する機能を有する少なくとも１台の転送モジュール４００と、
−  モジュール間バス４０により接続され、装置の構成と、アラームと、通信の品質を特に管理する機能を有し、種々の処理が分割される２台の管理モジュール１０及び２０とからなる。上記管理モジュールは、一方で、装置の管理を保証し、他方で、統合ネットワークシステムへの接続を保証するローカル局を接続するためのＰＣとして図示されたＶ２４形のインタフェースと、イーサネット形のローカルエリアネットワークへのインタフェースＱ３と、Ｘ２５形のネットワークへのインタフェースＱ３と、隣接する装備部品の管理カードへの接続用のラインＥＣＣ（固定形通信チャンネル）とを更に有する。上記管理モジュールは、更に、上記の種々のモジュール間の通信を保証するため装置に収められたバス６００へのＶ２４形インタフェースを有する。
【００３６】
図７はモジュール１０の詳細構成図である。モジュール１０は、Ｘ２５形ネットワークへのインタフェースＱ２と、他の装備部品の管理モジュールへの少なくとも一つのインタフェースＥＣＣとを有するモトローラ６８０００ファミリーのプロセッサによって形成されたマイクロプロセッサ１１の全体よりなり、マイクロプロセッサはローカルバス１２に接続される。ＥＰＲＯＭメモリ７０１と、補助記憶装置７０２と、ダイナミックメモリ７０３は、上記モジュールの周辺機器を形成し、モジュール間バス４０のアクセスを管理する図３の回路全体７０４と同様にローカルバスに接続される。ローカルバスは、イーサネット形のローカルエリアネットワークへのＱ３形インタフェース用の管理回路７０５と、装置の管理を保証するローカルコンピュータへのＶ２４形インタフェース用の管理回路７０６と、装置の内部バス６００へのアクセス用の管理回路７０７とに接続される。
【００３７】
上記の実施例に対し種々の変形をなし得ることは当然に認められる。特にＤＭＡ周辺機器６０及び７０は、本発明の装置の動作に欠くことのできないものではないが；装置の性能を向上させることが可能である。
同様に、上記の機構は、種々のモジュールの優先度がモジュールを接続する接続スロットの番号の関数である。かかる機構は、特に実装が容易である利点があるが、例えば、循環的機構による優先度(a priority by rotating mechanism)、又は、連鎖的優先度機構(a chained-priority mechanism)のような別の機構を使用してもよい。循環的機構とは、新しい各競合を伴う別個のモジュールに循環的に優先度が付与される機構であり、連鎖的優先度機構とは、モジュールが優先順位に繋がれ、各モジュールは、優先度の高い作動状態のモジュールがあるかどうかを示す信号を発生させる入力優先度ワイヤと、当該モジュールが最高優先度を伴う作動状態のモジュールであるかどうかを示す出力優先度ワイヤとを有する機構である。後者の連鎖的優先度機構は、装置が多数のモジュールによって構成される場合、特に重要である。
【００３８】
最後に、本発明はバスのサイズに係わらずあらゆる形のプロセッサに適用し得ることが明らかである。
【図面の簡単な説明】
【図１】本発明による装置の動作原理の概略図である。
【図２】本発明の一実施例による二つのモジュール間のインタフェースの詳細図である。
【図３】本発明の装置に使用するよう意図されたモジュールの部分図（ローカルバス、双方向バッファ段、オートマトン及びモジュール間バス）である。
【図４】オートマトンの動作フローチャートである。
【図５】図４のフローチャートの詳細図である。
【図６】本発明の遠距離通信装置の一実施例の概略図である。
【図７】図６に記載された装置に使用されるべく意図されたモジュールの一例の概略図である。
【符号の説明】
１０，２０，３００    モジュール
１１，２１    プロセッサ
１２，２２    ローカルバス
１３，２３    周辺機器
１５，２５    メモリ
３０，５０    双方向バッファ段
３１，５１    オートマトン
３２    双方向アドレスバッファ段
３３    双方向データバッファ段
３４，３５，７０４    回路
４０    モジュール間バス
６０，７０    特定の周辺機器
８０    アドレスデコーダ
９０    データマルチプレクサ
３４１，３４２    ゲート
３４３    レジスタ
３４４    インバータ
４００    転送モジュール
６００    バス
７０１    ＥＰＲＯＭメモリ
７０２    補助記憶装置
７０３    ダイナミックメモリ
７０５，７０６，７０７    管理回路
【図１】
0003639651.tif 000002
【図２】
0003639651.tif 000003
【図３】
0003639651.tif 000004
【図４】
0003639651.tif 000005
【図５】
0003639651.tif 000006
【図６】
0003639651.tif 000007
【図７】
0003639651.tif 000008