(57)【特許請求の範囲】
【請求項１】
入力クロック又は前記入力クロックから生成されるクロックを基準のクロックとして、前記基準のクロックの周期毎に、前記基準のクロックに対して、外部から入力されるコード信号により可変に設定される、あらかじめ定められた所定の単位位相差分、累積的に、加算又は減算してなる位相を有する出力クロックを生成出力する手段を備えたことを特徴とするクロック制御回路。
【請求項２】
入力クロック又は前記入力クロックから生成されるクロックを基準のクロックとして、
前記基準のクロックの周期毎に、前記基準のクロックに対する位相を、外部から入力されるコード信号により可変に設定される、所定の単位位相差分、累積的に、加算又は減算するための制御信号を出力する制御手段と、
前記入力クロックを入力し、前記制御信号に基づき、前記基準のクロックの周期毎に、
前記基準のクロックに対して、あらかじめ定められた前記所定の単位位相差分、累積的に、加算又は減算してなる位相を有する出力クロックを生成出力する位相調整手段と、
を備え、前記基準のクロックの周波数に対して非整数の関係にある周波数の出力クロックを出力可能とした、ことを特徴とするクロック制御回路。
【請求項３】
入力クロックに対する出力クロックの位相差を、前記入力クロックの周期毎に、外部から入力されるコード信号により可変に設定される単位位相差分、累積的に、増加又は減少するための制御信号を生成する制御回路と、
前記入力クロックを入力し、前記制御回路からの前記制御信号に基づき、前記制御信号で規定される位相差を有する出力クロックを生成出力する位相調整回路と、
を備えたことを特徴とするクロック制御回路。
【請求項４】
入力クロックを分周してなる分周クロックを出力する分周回路と、
前記分周回路から出力される分周クロックに基づき、前記分周クロックに対する位相差を、前記分周クロックの周期毎に、外部から入力されるコード信号により可変に設定される単位位相差分、累積的に、増加又は減少するための制御信号を生成する制御回路と、
前記入力クロックを入力し、前記制御回路からの制御信号で規定される位相の出力クロックを生成出力する位相調整回路と、
を備えたことを特徴とするクロック制御回路。
【請求項５】
入力クロックから、位相が隣接するクロック間に、それぞれ一定の位相差を有する、第１乃至第Ｎのクロック（「多相クロック」という）を生成出力する多相クロック生成回路と、
前記第１乃至第Ｎのクロックを入力してその一つを選択出力するセレクタと、前記入力クロックを入力し、前記セレクタにおいて、前記第１乃至第Ｎのクロックを、前記入力クロックの周期毎に、巡回的に、選択する選択信号を生成して前記セレクタに供給する制御回路と、
を備えたことを特徴とするクロック制御回路。
【請求項６】
前記セレクタの選択を制御する選択信号の出力が、前記制御回路に入力されるコード信号により可変に設定される、ことを特徴とする請求項５に記載のクロック制御回路。
【請求項７】
入力クロックに基づき、該入力クロックを逓倍してなる互いに位相の異なる第１乃至第Ｎのクロック（「多相逓倍クロック」という）を生成する多相逓倍クロック生成回路と、
前記多相逓倍クロック生成回路から出力される前記第１乃至第Ｎのクロックのうち二つのクロック信号を選択するスイッチと、
前記スイッチから選択出力される二つのクロック信号を入力し、前記二つのクロック信号のタイミング差を分割した信号を出力する、少なくとも一つのインターポレータと、を備え、前記インターポレータは、そのタイミング差を分割する内分比が可変に設定可能とされており、
前記スイッチの切り替え信号、及び、前記インターポレータのタイミング差の
内分比を可変に設定する制御信号を出力する制御回路と、
を備えたことを特徴とするクロック制御回路。
【請求項８】
入力クロックに基づき、該入力クロックを逓倍してなる互いに位相の異なる第１乃至第Ｎのクロック（「多相逓倍クロック」という）を生成する多相逓倍クロック生成回路と、
前記多相逓倍クロック生成回路から出力される前記第１乃至第Ｎのクロックの隣接する二つのクロック信号を、二組選択するスイッチと、
前記スイッチから出力される第１組の二つのクロック信号を入力し、前記二つのクロック信号のタイミング差を分割した信号を出力する第１のインターポレータと、
前記スイッチから出力される第２組の二つのクロック信号を入力し、前記二つのクロック信号のタイミング差を分割した信号を出力する第２のインターポレータと、
前記第１、及び第２のインターポレータの出力を入力し、前記二つの出力のタイミング差を分割した信号を出力する第３のインターポレータと、を備え、
前記第１乃至第３のインターポレータの少なくとも一つは、前記インターポレータのタイミング差を分割する内分比が可変に設定可能とされており、
前記スイッチの切り替え信号、及び、前記インターポレータのタイミング差の内分比を可変に設定する制御信号を出力する制御回路と、
を備えたことを特徴とするクロック制御回路。
【請求項９】
入力クロックを入力し、前記入力クロックを分周した互いに位相の異なる二組のクロックを生成する分周回路と、
前記分周回路から出力される第１組の二つのクロック信号を入力し、前記二つのクロック信号のタイミング差を分割した信号を出力する第１のインターポレータと、
前記分周回路から出力される第２組の二つのクロック信号を入力し、前記二つのクロック信号のタイミング差を分割した信号を出力する第２のインターポレータと、
前記第１、及び第２のインターポレータの出力を入力し、前記二つの出力のタイミング差を分割した信号を出力する第３のインターポレータと、を備え、
前記第１乃至第３のインターポレータの少なくとも一つは、前記インターポレータのタイミング差を分割する内分比が可変に設定可能とされており、
前記スイッチの切り替え信号、及び、前記インターポレータのタイミング差の内分比を可変に設定する制御信号を出力する制御回路と、
を備えたことを特徴とするクロック制御回路。
【請求項１０】
入力クロックに基づき、該入力クロックを逓倍してなる互いに位相の異なる複数のクロック（「多相逓倍クロック」という）を生成する多相逓倍クロック生成回路と、
前記多相逓倍クロック生成回路から出力される前記複数のクロックのうち、互いに隣接する位相の二つのクロックを入力し、該二つのクロックのタイミング差を、それぞれ互いに異なる所定の内分比で分割した信号をそれぞれ出力する複数インターポレータと、
複数の前記インターポレータの出力を入力しこれらを多重化して一つの出力信号として出力する合成器と、
を備えたことを特徴とするクロック制御回路。
【請求項１１】
前記多相逓倍クロック生成回路がＮ相（ただし、Ｎは所定の正整数）のクロックを生成し、前記インターポレータをＭ個（ただし、Ｍは、Ｍ≦Ｎなる正整数）備え、ｉ番目の前記インターポレータには、ｉ番目とｉ＋１番目のクロック（ただし、ｉは１〜Ｍの整数、なお、ｎ＋１番目のクロックは１番目のクロックとなる）が入力され、
前記各インターポレータにおける二つの入力信号のタイミング差を分割する内分比は、ｉ番目の前記インターポレータよりもｉ＋１番目の前記インターポレータの方が、所定単位ステップ分、大又は小の値に設定されており、
Ｍ個の前記インターポレータからＭ相のクロックが出力され、
前記合成器から、Ｍ逓倍のクロックが出力される、構成としてなる、ことを特徴とする請求項１０記載のクロック制御回路。
【請求項１２】
前記多相クロック生成回路が、前記入力クロックを分周して多相クロックを生成し該多相クロックを逓倍した信号を生成する多相逓倍クロック生成回路よりなる、ことを特徴とする請求項５記載のクロック制御回路。
【請求項１３】
前記多相逓倍クロック生成回路が、入力クロックを分周して互いに位相の異なる複数のクロック（「多相クロック」という）を生成出力する分周回路と、
前記入力クロックの周期を検知する周期検知回路と、
前記分周回路から出力される多相クロックを入力とし、前記クロックを逓倍した多相クロックを生成する多相クロック逓倍回路と、を備え、
前記多相クロック逓倍回路が、二つの入力のタイミング差を分割した信号を出力する複数のタイミング差分割回路と、二つの前記タイミング差分割回路の出力をそれぞれ多重化して出力する複数の多重化回路とを備え、
前記複数のタイミング差分割回路は、同一位相のクロックを入力とするタイミング差分割回路と、相隣る位相の二つのクロックを入力とするタイミング差分割回路を備えている、ことを特徴とする請求項７、８、１２のいずれか一に記載のクロック制御回路。
【請求項１４】
前記多相クロック逓倍回路が、ｎ相のクロック（第１乃至第ｎクロック）を入力し、
二つの入力のタイミング差を分割した信号を出力する２ｎ個のタイミング差分割回路を備え、
２Ｉ−１番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回路は、前記二つの入力としてＩ番目の同一クロックを入力とし、
２Ｉ番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回路は、Ｉ番目のクロックと、（Ｉ＋１  ｍｏｄ  ｎ）番目（ただし、ｍｏｄは剰余演算を表し、Ｉ＋１ ｍｏｄ  ｎは、Ｉ＋１をｍで割った余り）のクロックを入力とし、
Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回路の出力と（Ｊ＋２  ｍｏｄ  ｎ）番目（ただし、Ｊ＋２ ｍｏｄ  ｎは、Ｊ＋２をｎで割った余り）のタイミング差分割回路の出力とを入力とする２ｎ個のパルス幅補正回路と、
Ｋ番目（ただし、１≦Ｋ≦ｎ）のパルス幅補正回路の出力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力とするｎ個の多重化回路と、
を備えた、ことを特徴とする請求項１３記載のクロック制御回路。
【請求項１５】
前記タイミング差分割回路が、第１、第２の入力信号を入力とする否定論理和回路と、
前記否定論理和回路の出力である内部ノードの電位を入力とするインバータと、を備え、
前記内部ノードと接地間に、直列接続されたスイッチ素子と容量とが、複数本互いに並列接続されており、
前記スイッチの制御端子に接続する周期制御信号にて前記内部ノードに付加する容量を決められる構成とされている、ことを特徴とする請求項１３又は１４に記載のクロック制御回路。
【請求項１６】
前記タイミング差分割回路が、第１、第２の入力信号を入力とし前記第１及び第２の入力信号の所定の論理演算結果を出力する論理回路と、
第１の電源と内部ノード間に接続され、前記論理回路の出力信号を制御端子に入力とする第１のスイッチ素子と、
前記内部ノードに入力端が接続され、前記内部ノード電位としきい値との大小関係が反転した場合に出力論理値を変化させるバッファ回路と、
前記内部ノードと第２の電源との間に直列に接続される、第１の定電流源、及び、前記第１の入力信号によりオン・オフ制御される第２のスイッチ素子と、
前記内部ノードと前記第２の電源との間に直列に接続される、第２の定電流源、及び、前記第２の入力信号によりオン・オフ制御される第３のスイッチ素子と、
を備え、
さらに前記内部ノードと前記第２の電源間には、直列接続された第４のスイッチ素子と容量とが、複数本互いに並列接続され、前記第４のスイッチ素子の制御端子に供給される周期制御信号にて前記内部ノードに付加する容量が決められる、ことを特徴とする請求項１３又は１４に記載のクロック制御回路。
【請求項１７】
前記第１のスイッチ素子が、第１導電型のＭＯＳトランジスタよりなり、
前記第２乃至第４のスイッチ素子が、第２導電型のＭＯＳトランジスタよりなる、ことを特徴とする請求項１６に記載のクロック制御回路。
【請求項１８】
クロック信号を分周回路で分周した信号と、該分周信号を所定クロック周期分遅らせた信号と、を入力し、前記二つの入力信号のタイミング差を所定の内分比で分割した信号を出力するインターポレータを備え、
前記インターポレータはタイミング差の内分比が可変に設定可能とされており、
前記クロック信号に基づき、前記インターポレータにおけるタイミング差の内分比を可変させる制御回路を備えたことを特徴とするクロック制御回路。
【請求項１９】
二つの入力信号のタイミング差をそれぞれ互いに異なる値の所定の内分比で分割した信号を出力するインターポレータを複数（Ｎ個）備え、
互いに相の異なる第１乃至第Ｎのクロックについて、Ｉ番目とＩ＋１番目（但し、Ｉは１からＮの整数であり、Ｎ＋１番目は１番目となる）の二つのクロックがそれぞれＩ番目の前記インターポレータに入力される、ことを特徴とするクロック制御回路。
【請求項２０】
前記インターポレータが、第１、及び第２の入力信号を入力とし前記第１及び第２の入力信号の所定の論理演算結果を出力する論理回路と、
第１の電源と内部ノードとの間に接続され、前記論理回路の出力信号を制御端子に入力とし、前記第１、及び第２の入力信号がともに第１の値のとき、オン状態とされる第１のスイッチ素子と、
前記内部ノードが入力端に接続され、前記内部ノードの容量の端子電圧としきい値との大小関係が反転した場合に出力論理値を変化させるバッファ回路と、
を備え、
前記内部ノードと第２の電源との間には、前記第１の入力信号が第２の値のときオン状態とされる第２のスイッチ素子と、前記制御回路からの制御信号に基づきそれぞれオン・オフ制御される前記第３のスイッチ素子と、第１の定電流源よりなる直列回路を、複数個並列に備え、
前記内部ノードと前記第２の電源との間には、さらに、前記第２の入力信号が第２の値のとき共通にオン状態とされる第４のスイッチ素子と、前記制御回路からの制御信号に基づきそれぞれオン・オフ制御される前記第５のスイッチ素子と、定電流源よりなる直列回路を、複数個並列に備えている、ことを特徴とする請求項７、８、９、１０、１１、１８、１９のいずれか一に記載のクロック制御回路。
【請求項２１】
前記インターポレータが、第１、及び第２の入力信号を入力とし前記第１及び第２の入力信号の所定の論理演算結果を出力する論理回路と、
第１の電源と内部ノードとの間に接続され、前記論理回路の出力信号を制御端子に入力とし、前記第１、及び第２の入力信号がともに第１の値のとき、オン状態とされる第１のスイッチ素子と、
前記内部ノードが入力端に接続され、前記内部ノードの容量の端子電圧としきい値との大小関係が反転した場合に出力論理値を変化させるバッファ回路と、
を備え、
前記内部ノードと第２の電源との間には、前記第１の入力信号が第２の値のときオン状態とされる第２のスイッチ素子と、前記制御回路からの制御信号に基づきそれぞれオン・オフ制御される前記第３のスイッチ素子と、第１の定電流源よりなる直列回路を、複数個並列に備え、
前記内部ノードと前記第２の電源との間には、前記第２の入力信号が第２の値のとき共通にオン状態とされる第４のスイッチ素子と、前記制御回路からの制御信号に基づきそれぞれオン・オフ制御される前記第５のスイッチ素子と、定電流源よりなる直列回路を、複数個並列に備え、
前記内部ノードと前記第２の電源間には、さらに、直列接続された第６のスイッチ素子と容量とが、複数本互いに並列接続され、前記第６のスイッチ素子の制御端子に供給される周期制御信号にて前記内部ノードに付加する前記容量の値が選択的に決められる、ことを特徴とする請求項７、８、９、１０、１１、１８、１９のいずれか一に記載のクロック制御回路。
【請求項２２】
前記第２のスイッチ素子、前記第３のスイッチ素子、前記第４のスイッチ素子、及び、前記第５のスイッチ素子がいずれも少なくとも所定個数（Ｎ個）よりなり、
前記第３のスイッチ素子群に供給する制御信号により、Ｋ個（但しＫは０〜Ｎ）の前記第３のスイッチ素子をオンとし、
前記第５のスイッチ素子群に供給する制御信号により、Ｎ−Ｋ個の前記第５のスイッチ素子をオンとし、
前記第１の入力信号と前記第２の入力信号のタイミング差を、前記タイミング差のＮ分の１を単位として前記Ｋに基づく内分したタイミングに対応する信号を出力し、前記Ｋの値を可変することで、前記タイミング差の内分比が可変される、ことを特徴とする請求項２０又は２１に記載のクロック制御回路。
【請求項２３】
前記第３のスイッチ素子の制御端子に、前記制御回路から供給される制御信号を、インバータで反転した信号が、前記第３のスイッチ素子に対応する前記第５のスイッチ素子の制御端子に制御信号として供給される、ことを特徴とする請求項２２に記載のクロック制御回路。
【請求項２４】
前記第１のスイッチ素子が、第１導電型のＭＯＳトランジスタよりなり、
前記第２乃至第５のスイッチ素子が、第２導電型のＭＯＳトランジスタよりなる、ことを特徴とする請求項２０に記載のクロック制御回路。
【請求項２５】
前記第１のスイッチ素子が、第１導電型のＭＯＳトランジスタよりなり、
前記第２乃至第６のスイッチ素子が、第２導電型のＭＯＳトランジスタよりなる、ことを特徴とする請求項２１に記載のクロック制御回路。
【請求項２６】
前記周期制御信号が、請求項１３の前記周期検知回路から供給される、ことを特徴とする請求項２１に記載のクロック制御回路。
【請求項２７】
入力クロック又は前記入力クロックから生成されるクロックを基準のクロックとして、
前記基準のクロックの周期毎に、前記基準のクロックに対して、制御信号により可変に設定される所定の単位位相差分、累積的に、加算又は減算してなる位相の出力クロックを出力する、ことを特徴とするクロック制御方法。
【請求項２８】
前記基準のクロックの周波数に対して非整数の関係にある周波数の出力クロックを出力可能とした、ことを特徴とする請求項２７記載のクロック制御方法。
【請求項２９】
入力クロックを分周回路で分周し、前記分周されたクロックに基づき、前記分周クロックに対する位相差を、前記分周クロックの周期毎に、制御信号により可変に設定される単位位相差分、累積的に、増加又は減少するための制御信号を生成し、前記分周クロックに対して、前記制御信号で設定される位相差の出力クロックを生成する、ことを特徴とするクロック制御方法。
【請求項３０】
入力クロックから、位相が隣接するクロック間に、それぞれ一定の位相差を有する、第１乃至第Ｎのクロック（「多相クロック」という）を生成してセレクタに入力し、前記セレクタにおいて、前記第１乃至第Ｎのクロックを、前記入力クロックの周期毎に、巡回的に、選択出力する、ことを特徴とするクロック制御方法。
【請求項３１】
二つのクロック信号のタイミング差を分割した信号を出力するインターポレータで、前記出力クロックの位相を調整し、前記インターポレータのタイミング差を分割する内分比を可変させることで、クロックの周波数に対して非整数の関係にある周波数の出力クロックを出力可能とした、ことを特徴とする請求項２７乃至２９のいずれか一に記載のクロック制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック制御回路及び方法に関する。
【０００２】
【従来の技術】
クロック周期を調整する回路は、ＰＬＬ（Phase  Locked  Loop；位相同期ループ）回路を備えて構成とされている。図２７は、従来のＰＬＬ回路の構成を示す図である。図２７を参照すると、外部クロック３２４と、電圧制御発振器３２２の出力を分周回路３２３で分周した信号が位相周波数検出回路（Phase  Frequency  Detector；ＰＦＤ）３１９に入力され、位相差に応じた電圧をチャージポンプ３２０が出力し、ループフィルタ３２１で平滑化された電圧が電圧制御発振器（Voltage  Controlled  Oscillator；ＶＣＯ）３２２に制御電圧として供給され、該制御電圧に応じた周波数の出力クロックが電圧制御発振器３２２から分周回路３２３に供給される。
【０００３】
例えば特開平１１−２８４４９７号公報には、遅延時間を決定するためのランプ波電圧、及び閾値電圧を同一構成の回路で発生させることができ、またランプ波電圧と閾値電圧をそれぞれ独立に設定できるので、分子分母の両者が設定可能な分数の遅延時間を発生させることができるプログラマブル遅延発生器、該プログラマブル遅延発生器を使用してアキュムレータの出力パルスの位相補間を行うことにより、無調整で、低スプリアスな出力信号を発生できる周波数シンセサイザ、該プログラマブル遅延発生器を用いた逓倍回路、該プログラマブル遅延発生器を、出力パルス幅を決定する遅延発生器に用いたデューティ比変換回路、該プログラマブル遅延発生器を分周器と位相比較器の間に挿入したＰＬＬ周波数シンセサイザ等が提案されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、図２７に示した従来の回路は、ＰＬＬ回路を備え、帰還系回路を用いているため、位相調整に時間を要するほか、帰還系特有のジッタがある、という問題点を有している。
【０００５】
また、上記した従来のプログラマブル遅延発生器には、閾値電圧発生回路等の電源電圧発生回路が必要とされている。このため、回路規模が増大するという問題点を有している。
【０００６】
したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、簡易な構成により、高精度に、非整数の周波数変換を行うことができるクロック制御回路及び方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成する本発明は、クロックを入力し、一定周期毎に、前記クロックに対する位相差を、外部から入力されるコード信号により可変に設定される、あらかじめ定められた所定の単位位相差分、累積的に、加算又は減算してなる位相差を有する出力クロックを出力するものである。
【０００８】
本発明は、入力クロック又は前記入力クロックから生成されるクロックを基準のクロックとして、前記基準のクロックの周期毎に、前記基準のクロックに対する位相を、外部から入力されるコード信号により可変に設定される、所定の単位位相差分、累積的に、加算又は減算するための制御信号を出力する制御手段と、前記入力クロックを入力し、前記制御信号に基づき、前記基準のクロックに対して、あらかじめ定められた前記所定の単位位相差分、加算又は減算してなる位相を有する出力クロックを生成出力する位相調整手段と、を備え、前記基準のクロックの周波数に対して非整数の関係にある周波数の出力クロックを出力可能としている。
【０００９】
本発明においては、入力クロックを分周してなる分周クロックを出力する分周回路と、前記分周回路から出力される分周クロックに基づき、前記分周クロックに対する位相差を、外部から入力されるコード信号により可変に設定される単位位相差分、累積的に、加算又は減算するための制御信号を生成する制御回路と、前記入力クロックを入力し、前記制御回路からの制御信号で設定される位相の信号を生成出力する位相調整回路と、を備えた構成としてもよい。
【００１０】
本発明においては、入力クロックから互いに位相が異なる第１乃至第Ｎのクロック（「多相クロック」という）を生成出力する多相クロック生成回路と、前記第１乃至第Ｎのクロックを入力してその一つを選択出力するセレクタと、前記入力クロックを入力し、前記セレクタにおいて、前記第１乃至第Ｎのクロックを、順次、選択する選択信号を生成して前記セレクタに供給する制御回路と、を備えた構成としてもよい。上記目的は、特許請求の範囲の各請求項の発明によって同様に達成されることは、以下の実施の形態及び実施例等の説明から、当業者には直ちに明らかとされるであろう。
【００１１】
【発明の実施の形態】
本発明の実施の形態について以下に説明する。本発明の一実施の形態は、入力クロック又は前記入力クロックから生成されるクロックを基準のクロックとして、前記基準のクロックのクロック周期毎に、前記基準のクロックに対する位相をあらかじめ所定の単位位相差分加算又は減算するための選択信号を出力する制御回路（図１の１０２）と、前記入力クロックを入力し、前記選択信号に基づき、前記基準のクロックに対して前記加算されてなる位相を有するクロックを出力する位相調整回路（図１の１０１）と、を備える。
【００１２】
本発明は、別の実施の形態において、入力クロックを分周する分周回路（図３の１０３）と、前記分周回路で分周されたクロックに基づき、前記分周クロックに対する位相差を、単位位相差ごとに加算又は減算するための制御信号を生成する制御回路（図３の１０２）と、入力クロックを入力し、前記入力クロック信号に対して、前記制御回路からの制御信号で設定される位相の信号を生成する位相調整回路（図３の１０１）と、を備える。
【００１３】
本発明は、別の実施の形態において、入力クロックから互いに位相が異なる第１乃至第Ｎのクロック（「多相クロック」という）を生成する多相クロック生成回路（図４の２０１）と、前記第１乃至第Ｎのクロックを入力してその一つを選択出力するセレクタ（図４の２０３）と、前記入力クロックを入力し、前記セレクタにおいて、前記第１乃至第Ｎのクロックを、順次、選択する選択信号を供給する制御回路（図４の２０２）と、を備える。
【００１４】
本発明においては、位相調整回路を、入力される二つの信号のタイミング差を分割し信号を出力するインターポレータで構成し、クロック信号を分周回路で分周した信号と該分周信号を所定クロック周期分遅らせた号とをインターポレータに入し、前記クロック信号に基づき、前記インターポレータにおけるタイミング差の分割値を可変させる制御回路を備える。
【００１５】
二つの入力信号のタイミング差を分割した信号を出力するインターポレータを複数備え、前記複数のインターポレータにおけるタイミング差の分割値は互いに異なる値に設定され、互いに相の異なる複数（Ｎ個）のクロックについて、複数組の二つのクロックがそれぞれ前記複数のインターポレータに入力され、一のインターポレータにおいて、両端の第１と第Ｎのクロックを入力とする構成としてもよい。
【００１６】
本発明は、別の実施の形態において、入力クロックに基づき前記入力クロックの周波数を逓倍した互いに位相の異なる第１乃至第Ｎのクロック（「多相逓倍クロック」という）を生成する多相逓倍クロック生成回路（図２０の１０）と、前記第１乃至第Ｎのクロックのうち二つのクロック信号を選択するスイッチ（図２０の２０）と、前記スイッチから選択出力される二つクロック信号を入力し、前記二つのクロック信号のタイミング差を分割した信号を出力するインターポレータ（図２０の３０）と、前記スイッチの切り替え及びインターポレータのタイミング分割値を設定する制御信号を出力する制御回路（図２０の４０）とを備える。
【００１７】
本発明は、さらに別の実施の形態において、入力クロックに基づき前記入力クロックを一旦分周して多相クロックを生成し、該多相クロックの周波数を逓倍した互いに位相の異なる第１乃至第Ｎのクロック（「多相逓倍クロック」という）を生成する多相逓倍クロック生成回路（図２２の１０）と、前記第１乃至第Ｎのクロックの隣接する二つのクロック信号を、二組選択するスイッチ（図２２の２０）と、前記スイッチから出力される第１組の二つのクロック信号を入力し、前記二つのクロック信号のタイミング差を分割した信号を出力する第１のインターポレータ（図２２の３０1）と、前記スイッチから出力される第２組の二つのクロック信号を入力し、前記二つのクロック信号のタイミング差を分割した信号を出力する第２のインターポレータ（図２２の３０2）と、前記第１、第２のインターポレータの出力を入力し、前記二つの出力のタイミング差を分割した信号を出力する第３のインターポレータ（図２２の３０2）と、前記スイッチの切り替え及び前記インターポレータのタイミング差分割値を設定する制御信号を出力する制御回路（図２２の４０）と、を備える。
【００１８】
多相逓倍クロック生成回路は、入力クロックを分周して互いに位相の異なる複数のクロック（「多相クロック」という）を生成出力する分周回路（図５の２）と、入力クロックの周期を検知する周期検知回路（図５の６）と、前記分周回路から出力される多相クロックを入力とし、前記クロックを逓倍した多相クロックを生成する多相クロック逓倍回路（図５の５）と、を備え、前記多相クロック逓倍回路（５）は、二つの入力のタイミング差を分割した信号を出力する複数のタイミング差分割回路（図６の４ａ１〜４ａ８）と、二つの前記タイミング差分割回路の出力をそれぞれ多重化して出力する複数の多重化回路（図６の４ｂ１〜４ｂ４）とを備え、前記複数のタイミング差分割回路は、同一位相のクロックを入力とするタイミング差分割回路（図６の４ａ１、４ａ３、４ａ５、４ａ７）と、相隣る位相の二つのクロックを入力とするタイミング差分割回路（図６の４ａ２、４ａ４、４ａ６、４ａ８）を備えている。
【００１９】
多相クロック逓倍回路（５）は、ｎ相のクロック（第１乃至第ｎクロック）を入力し、二つの入力のタイミング差を分割した信号を出力する２ｎ個のタイミング差分割回路（図６の４ａ１〜４ａ８）を備え、２Ｉ−１番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回路（図６の４ａ１、４ａ３、４ａ５、４ａ７）は、前記二つの入力としてＩ番目の同一クロックを入力とし、２Ｉ番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回路（図６の４ａ２、４ａ４、４ａ６、４ａ８）は、Ｉ番目のクロックと、（Ｉ＋１  ｍｏｄ  ｎ）番目（ただし、ｍｏｄは剰余演算を表し、Ｉ＋１ ｍｏｄ  ｎは、Ｉ＋１をｍで割った余り）のクロックを入力とし、Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回路の出力と（Ｊ＋２  ｍｏｄ  ｎ）番目（ただし、Ｊ＋２ ｍｏｄ  ｎは、Ｊ＋２をｎで割った余り）のタイミング差分割回路の出力とを入力とする２ｎ個のパルス幅補正回路（図６の４ｃ１〜４ｃ８）と、Ｋ番目（ただし、１≦Ｋ≦ｎ）のパルス幅補正回路の出力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力とするｎ個の多重化回路（図６の４ｂ１〜４ｂ４）と、を備えている。
【００２０】
本発明は、さらに別の実施の形態において、入力クロックを入力し、前記入力クロックの分周した互いに位相の異なるクロックを生成する分周回路（図２３の６０）と、前記分周回路から出力される第１組の二つのクロック信号を入力し、前記二つのクロック信号のタイミング差を分割した信号を出力する第１のインターポレータ（図２３の３０1）と、前記スイッチから出力される第２組の二つのクロック信号を入力し、前記二つのクロック信号のタイミング差を分割した信号を出力する第２のインターポレータ（図２３の３０2）と、前記第１、第２のインターポレータの出力を入力し、前記二つの出力のタイミング差を分割した信号を出力する第３のインターポレータ（図２３の３０3）と、前記スイッチの切り替え及び前記インターポレータのタイミング分割値を設定する制御信号を出力する制御回路（図２３の４０）と、を備える。
【００２１】
本発明は、さらに別の実施の形態において、入力クロックに基づき、該入力クロックを逓倍してなる互いに位相の異なる複数のクロックを生成する多相逓倍クロック生成回路（図２４の１０）と、多相逓倍クロック生成回路から出力される複数のクロックのうち、互いに隣接する位相の二つのクロックを入力し、該二つのクロックのタイミング差をそれぞれ互いに異なる所定の内分比で分割した信号をそれぞれ出力する複数インターポレータ（図２４の３０1〜３０n）と、複数のインターポレータの出力を入力しこれらを多重化して一つの出力信号として出力する合成器（図２４の５０）と、を備えて構成される。
【００２２】
この実施の形態において、多相逓倍クロック生成回路がＮ相（ただし、Ｎは所定の正整数）のクロックを生成し、インターポレータ３０をＭ個（ただし、Ｍは、Ｍ≦Ｎなる正整数）備え、ｉ番目の前記インターポレータには、ｉ番目とｉ＋１番目のクロック（ただし、ｉは１〜Ｍの整数、なお、ｎ＋１番目のクロックは１番目のクロックとなる）が入力され、各インターポレータにおける二つの入力信号のタイミング差を分割する内分比は、ｉ番目（ただし、ｉは１〜Ｍの整数）のインターポレータよりもｉ＋１番目のインターポレータの方が、所定単位ステップ分、大又は小の値に設定されており、Ｍ個のインターポレータからＭ相のクロックが出力され、前記合成器から、Ｍ逓倍のクロックが出力される構成としてもよい。この場合、各インターポレータにおける二つの入力信号のタイミング差を分割する内分比は固定値とされる。
【００２３】
上記した本発明の実施の形態において、インターポレータは、例えば図１２乃至図１５を参照すると、第１、及び第２の入力信号を入力とし前記第１及び第２の入力信号の所定の論理演算結果を出力する論理回路（NAND01）と、第１の電源と内部ノード（Ｎ３１）間に接続され、前記論理回路の出力信号を制御端子に入力とし、前記第１、及び第２の入力信号が第１の値のとき、オン状態とされる第１のスイッチ素子(ＭＰ１)と、前記内部ノードが入力端に接続され、前記内部ノードの容量の端子電圧としきい値との大小関係が反転した場合に出力論理値を変化させるバッファ回路（ＩＮＶ３）と、前記内部ノードと第２の電源間に直列に接続され、前記第１の入力信号（ＩＮ１）が第２の値のとき共通にオン状態とされる第２のスイッチ素子(ＭＮ１１)と、制御回路（図２０の４０等）からの制御信号（ＰＨ）に基づきそれぞれオン・オフ制御される第３のスイッチ素子(ＭＮ２１)と、定電流源（Ｉ0）よりなる直列回路を、複数個並列に備え、前記内部ノードと第２の電源間に直列に接続され、前記第２の入力信号が第２の値のとき共通にオン状態とされる第４のスイッチ素子(ＭＮ１２)と、前記制御回路からの制御信号に基づきそれぞれオン・オフ制御される前記第５のスイッチ素子(ＭＮ２２)と、定電流源（Ｉ0）よりなる直列回路を、複数個並列に備えている。なお、第３のスイッチ素子(ＭＮ２１)を内部ノード（Ｎ３１）側に接続し、第２のスイッチ素子(ＭＮ１１)を定電流源（Ｉ0）側に接続するように、その配置を入れ替えてもよいことは勿論であり、第４のスイッチ素子(ＭＮ１２)と、第５のスイッチ素子(ＭＮ２２)の配置を入れ替えてもよいことは勿論である。
【００２４】
内部ノード（Ｎ３１）と前記第２の電源間には、直列接続された第６のスイッチ素子と容量とが、複数本互いに並列接続され（ＭＮ３１〜ＭＮ３４、ＣＡＰ１１〜ＣＡＰ１４）、前記第６のスイッチ素子群（ＭＮ３１〜ＭＮ３４）の制御端子に供給される周期制御信号（７）にて、前記内部ノードに付加する前記容量の値が選択的に決められる。
【００２５】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。
【００２６】
図１は、本発明の第１の実施例の構成を示す図である。図１を参照すると、本発明の第１の実施例は、入力クロックを入力し、該入力クロック又は該入力クロックから生成される信号を基準のクロックとして、該基準クロックに対して、位相を調整して、出力クロックを出力する位相調整回路１０１と、入力クロックとコード情報を入力し、選択信号を、位相調整回路１０１に出力する加算回路１０２と、を備えている。この位相調整回路１０１は、後に説明されるように、好ましくは、タイミング差を分割する内分比が可変に設定されるインターポレータより構成される。
【００２７】
制御回路１０２は、例えば初期値０から、所定の単位ｍ（ｍ＝１、２、３、…）を、入力クロックを入力するたびにインクリメント（０、ｍ、２ｍ、３ｍ、…）する加算回路と、加算結果をデコードし、該加算結果に対応する選択信号（制御信号）を位相調整回路１０１に出力する。所定の単位ｍの値は、外部から制御回路１０２に入力されるコード信号により設定される。
【００２８】
なお、制御回路１０２は、初期値Ｎから、所定の単位ｍ（ｍ＝１、２、３、…）を、入力クロックを入力するたびにデクリメント（Ｎ、Ｎ−ｍ、Ｎ−２ｍ、Ｎ−３ｍ、…）する減算回路と、減算回路の減算結果をデコードし、該減算結果に対応する選択信号（制御信号）を位相調整回路１０１に出力する構成としてもよい。
【００２９】
位相調整回路１０１は、制御回路１０２からの選択信号に基づき、クロック周期ｔＣＫの入力クロックのエッジ（例えば立ち上がりエッジ）に対して、制御回路１０２からの選択信号で決定される単位位相差をΔΦとしたとき、該エッジに対して、０、ΔΦ、２ΔΦ、３ΔΦ、…、（ｎ−１）ΔΦ、ｎΔΦ、…の位相差の信号を出力する。ただし、ｎΔΦは位相差０と等価である。
【００３０】
制御回路１０２からの選択信号ｍが「１」であるときの単位位相差をΔΦとした場合、選択信号が「ｍ」のときには、位相調整回路１０１における単位位相差はｍΔΦとなり、クロック周期ｔＣＫの入力クロックのエッジに対して、入力クロック毎に、０、ｍΔΦ、２ｍΔΦ、３ｍΔΦ、…、（ｎ−１）ｍΔΦ、ｎｍΔΦ、…の位相の信号を出力する。ただし、単位位相差ΔΦがｔＣＫ／ｎのとき、ｎｍΔΦは、位相差０と等価である。
【００３１】
図２は、本発明の第１の実施例の動作原理を説明するためのタイミングチャートである。図２を参照すると、
クロックサイクル１の入力クロックの立ち上がりエッジに対する、出力クロックの位相差は０、
クロックサイクル２の入力クロックの立ち上がりエッジに対する、出力クロックの位相差は、ΔΦ、
クロックサイクル３の入力クロックの立ち上がりエッジに対する、出力クロックの位相差は、２ΔΦ、
…となる。
【００３２】
出力クロックの周期は、ｔＣＫ＋ΔΦとなり、周期ｔＣＫの入力クロックの周波数ｆ＝１／ｔＣＫを、周波数ｆ′＝１／（ｔＣＫ＋ΔΦ）に周波数変換しており、クロック周期を、入力クロック周波数の整数比以外（非整数）の値（＝１＋ΔΦ／ｔＣＫ）で、周波数変換している。
【００３３】
図２において、出力クロックと入力クロックを入れ替えたものが、制御回路１０２を減算回路とデコーダで構成した場合のタイミング動作となる。制御回路１０２を減算回路で構成した場合、クロックサイクル毎に、入力クロックの立ち上がりエッジに対する、出力クロックの位相差は、−ΔΦ、−２ΔΦ、…となる。
【００３４】
次に本発明の第２の実施例について説明する。図３は、本発明の第２の実施例の構成を示す図である。図３を参照すると、本発明の第２の実施例は、入力クロックを分周する分周回路１０３と、制御回路１０２と、位相調整回路１０１とを備えている。分周回路１０３は、入力クロックを入力して分周する。
【００３５】
制御回路１０２は、初期値０から、コード信号ｍ（ｍ＝１、２、３、…）を、入力クロックを入力するたびにインクリメント（０、ｍ、２ｍ、３ｍ、…）する加算回路と、該値をデコードし、該値に対応する選択信号を位相調整回路１０１に出力するデコーダを備えている。
【００３６】
位相調整回路１０１は、単位位相差をΔΦとしたとき、入力クロック毎に、入力クロックのエッジに対して、制御回路１０２からの選択信号に基づき、０、ｍΔΦ、２ｍΔΦ、３ｍΔΦ、…、（ｎ−１）ｍΔΦ、ｎｍΔΦ、…の位相差の信号を出力する。ただし、単位位相差ΔΦがｔＣＫ／ｎのとき、ｎｍΔΦは位相差０と等価である。
【００３７】
周期ｔＣＫの入力クロックの周波数ｆ＝１／ｔＣＫを、周波数ｆ′＝１／（ｔＣＫ＋ΔΦ）に変換しており、出力クロックの周期を、ｔＣＫ＋ΔΦとなり、クロック周期を整数比以外の値で変更可能としている。
【００３８】
本発明の第２の実施例においても、制御回路１０２を減算回路とデコーダで構成してもよいことは勿論である。
【００３９】
次に本発明の第３の実施例について説明する。図４は、本発明の第３の実施例の構成を示す図である。図４を参照すると、本発明の第３の実施例は、多相クロック発生回路２０１と、セレクタ２０２と、セレクタ２０２への選択信号を供給する制御回路２０３とを備えている。
【００４０】
多相クロック発生回路２０１から出力される、例えばｎ相の第１〜第ｎのクロック（位相が隣接するクロックのタイミング（位相）差ΔΦ＝ｔＣＫ／ｎ）に対して、制御回路２０３からの制御のもと、セレクタ２０２で、第１のクロックから第ｎのクロックを巡回的に選択することで、例えば、
クロックサイクル１では第１のクロックを選択し、入力クロックの立ち上がりエッジに対する出力クロックの位相差は０、
クロックサイクル２では第２のクロックを選択し、入力クロックの立ち上がりエッジに対する、出力クロックの位相差は、ΔΦ、
クロックサイクル３では第３のクロックを選択し、入力クロックの立ち上がりエッジに対する、出力クロックの位相差は、２ΔΦ、
…となる。
【００４１】
出力クロックの周期は、ｔＣＫ＋ΔΦとなり、周期ｔＣＫの入力クロックの周波数ｆ＝１／ｔＣＫを、周波数ｆ′＝１／（ｔＣＫ＋ΔΦ）に変換しており、クロック周期を、整数比以外の値（＝１＋ΔΦ／ｔＣＫ）で変更可能としている。
【００４２】
上記した本発明の実施例についてさらに詳細に説明する。以下では、本発明の特徴の一つをなすタイミング差分割回路（インターポレータ）に関する説明の順序の関係を考慮して、図４の回路構成から、その詳細を説明する。
【００４３】
図５は、図４の多相クロック発生回路２０１の構成の一例を示す図である。図６は、本発明の一実施例として、４相クロックを生成するための多相クロック発生回路２０１として、逓倍用インターポレータの構成の具体例を示す図である。
【００４４】
図５に示すように、４相クロック発生回路は、入力クロック１を４分周し、４相クロックＱ１〜Ｑ４を出力する１／４分周回路２と、ｎ段縦続接続された４相クロック逓倍回路５１〜５ｎと、周期検知回路６と、を備えている。最終段の４相クロック逓倍回路５ｎからは、２ｎ逓倍された４相クロックＱｎ１〜Ｑｎ４が出力される。なお、４相クロック逓倍回路の段数ｎは任意である。
【００４５】
１／４分周回路２は、入力クロック１を１／４分周して、４相クロックＱ１、Ｑ２、Ｑ３、Ｑ４を生成し、このクロックＱ１、Ｑ２、Ｑ３、Ｑ４を４相クロック逓倍回路５１で逓倍した４相クロックＱ１１、Ｑ１２、Ｑ１３、Ｑ１４を生成し、同様にして、４相クロック逓倍回路５ｎから、２ｎ逓倍した４相クロックＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４を得る。
【００４６】
周期検知回路６は、固定段数のリングオシレータと、カウンタから構成され、クロック１の周期中、リングオシレータの発振回数をカウンタでカウントし、カウント数に応じて制御信号７を出力し、４相クロック逓倍回路５内の負荷を調整する。この周期検知回路６により、クロック周期の動作範囲、デバイスの特性ばらつきが解消される。
【００４７】
図６（ａ）は、図５に示した４相クロック逓倍回路５の構成の一例を示す図である。なお、図５に示した４相クロック逓倍回路５１〜５ｎは、いずれも同一構成とされる。図６（ａ）を参照すると、この４相クロック逓倍回路５は、８組のタイミング差分割回路４ａ１〜４ａ８と、８個のパルス補正回路４ｃ１〜４ｃ８と、４組の多重化回路４ｂ１〜４ｂ４から構成されている。図６（ｂ）は、パルス幅補正回路４ｃの構成を示す図であり、第２の入力をインバータ１７で反転した信号と、第１の入力を入力とするＮＡＮＤ回路１６からなる。図６（ｃ）は、多重化回路４ｂの構成を示す図であり、２入力ＮＡＮＤ回路１８からなる。
【００４８】
図７は、図６に示した４相クロック逓倍回路５のタイミング動作を示す信号波形図である。クロックＴ２１の立ち上がりは、クロックＱ（ｎ−１）１の立ち上がりからタイミング差分割回路４ａ１の内部遅延分の遅れで決定され、クロックＴ２２の立ち上がりは、クロックＴ２２の立ち上がりは、クロックＱ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−１）２の立ち上がりのタイミングのタイミング差分割回路４ａ２でのタイミング分割と内部遅延分の遅れで決定され、以下同様にして、クロックＴ２６の立ち上がりはクロックＱ（ｎ−１）３の立ち上がりとクロックＱ（ｎ−１）４の立ち上がりのタイミングのタイミング差分割回路４ａ６でのタイミング分割と内部遅延分の遅れで決定され、クロックＴ２７の立ち上がりはクロックＱ（ｎ−１）４の立ち上がりのタイミングのタイミング差分割回路４ａ７での内部遅延分の遅れで決定され、クロックＴ２８の立ち上がりはクロックＱ（ｎ−１）４の立ち上がりとクロックＱ（ｎ−１）１の立ち上がりのタイミングのタイミング差分割回路４ａ８でのタイミング分割と内部遅延分の遅れで決定される。
【００４９】
クロックＴ２１とＴ２３はパルス幅補正回路４ｃ１に入力され、パルス幅補正回路４ｃ１では、クロックＴ２１で決定される立ち下がりエッジ、クロックＴ２３で決定される立ち上がりエッジを有するパルスＰ２１を出力する。同様の手順でパルスＰ２２〜Ｐ２８が生成され、クロックＰ２１〜Ｐ２８は位相が４５度ずつずれたデューティ２５％の８相のパルス群となる。このクロックＰ２１と位相が１８０度ずれたクロックＰ２５は、多重化回路４ｂ１で多重化反転され、デューティ２５％のクロックＱｎ１として出力される。
【００５０】
同様にして、クロックＱｎ２〜Ｑｎ４が生成される。クロックＱｎ１〜Ｑｎ４は、位相が９０度ずつずれたデューティ５０％の４相のパルス群となり、クロックＱｎ１〜Ｑｎ４の周期は、クロックＱ（ｎ−１）１〜Ｑ（ｎ−１）４からクロックＱｎ１〜Ｑｎ４を生成する過程で、周波数が２倍に逓倍される。
【００５１】
図８（ａ）、及び図８（ｂ）は、図７に示したタイミング差分割回路４ａ１、４ａ２の構成の一例をそれぞれ示す図である。これらの回路は互いに同一構成とされており、二つの入力が、同一信号であるか、隣り合う二つの信号が入力されるかが相違している。すなわち、タイミング差分割回路４ａ１では、同一入力Ｑ（ｎ−１）１が２入力ＮＯＲ５１に入力され、タイミング差分割回路４ａ２ではＱ（ｎ−１）１とＱ（ｎ−１）２が２入力ＮＯＲ６１に入力されていること以外、タイミング差分割回路は同一構成である。２入力ＮＯＲ５１、６１は、周知のように、電源ＶＤＤと出力端の間に直列に接続され、入力信号ＩＮ１、ＩＮ２をゲートにそれぞれ入力する二つのＰチャネルＭＯＳトランジスタと、出力端とグランド間に並列に接続され、入力信号ＩＮ１、ＩＮ２をゲートにそれぞれ入力する二つのＮチャネルＭＯＳトランジスタからなる。
【００５２】
２入力ＮＯＲ５１（ＮＯＲ６１）の出力ノードである内部ノードＮ５１（Ｎ６１）は、インバータＩＮＶ５１（ＩＮＶ６１）の入力端に接続され、内部ノードとグランド間には、ＮチャネルＭＯＳトランジスタＭＮ５１と容量ＣＡＰ５１を直列接続した回路、ＮチャネルＭＯＳトランジスタＭＮ５２と容量ＣＡＰ５２を直列接続した回路、ＮチャネルＭＯＳトランジスタＭＮ５３と容量ＣＡＰ５３を直列接続した回路を、並列に接続し、各ＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＭＮ５３のゲートには、周期検知回路６からの制御信号７がそれぞれ接続され、オン・オフ制御される。ＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＭＮ５３のゲート幅と容量ＣＡＰ５１、ＣＡＰ５２、ＣＡＰ５３は、そのサイズ比が、例えば１：２：４とされており、周期検知回路６（図５参照）から出力される制御信号７に基づき、共通ノードに接続される負荷を、８段階に調整することで、クロック周期が設定される。
【００５３】
図９は、図８に示したタイミング差分割回路４ａ１、４ａ２の動作を説明するためのタイミング図である。
【００５４】
タイミング差分割回路４ａ１については、クロックＱ（ｎ−１）１の立ち上がりエッジにより、ノードＮ５１の電荷がＮＯＲ５１のＮチャネルＭＯＳトランジスタを介して引き抜かれ、ノードＮ５１の電位がインバータＩＮＶ５１のしきい値に達したところで、インバータＩＮＶ５１の出力であるクロックＴ２１が立ち上がる。インバータＩＮＶ５１のしきい値に達したところまで引き抜く必要のあるノードＮ５１の電荷をＣＶ（ただし、Ｃは容量値、Ｖは電圧）とし、ＮＯＲ５１のＮチャネルＭＯＳトランジスタによる放電電流をＩとすると、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの電荷量を、電流値２Ｉで放電することになり、その結果、時間ＣＶ／２Ｉが、クロックＱ（ｎ−１）１の立ち上がりエッジから、クロックＴ２１の立ち上がりまでのタイミング差（伝搬遅延時間）を表している。クロックＱ（ｎ−１）１がＬｏｗレベルのとき、２入力ＮＯＲ５１の出力側ノードＮ５１がＨｉｇｈに充電され、インバータＩＮＶ５１の出力クロックＴ２１はＬｏｗレベルとなる。
【００５５】
タイミング差分割回路４ａ２については、クロックＱ（ｎ−１）１の立ち上がりエッジから時間ｔＣＫｎ（ｔＣＫｎ＝クロック周期）後の期間、ノードＮ６１の電荷がＮＯＲ６１に引き抜かれ、時間ｔＣＫｎ後、クロックＱ（ｎ−１）２の立ち上がりエッジから、ノードＮ６１の電位がインバータＩＮＶ６１のしきい値に達したところで、クロックＴ２２のエッジが立ち上がる。ノードＮ６１の電荷をＣＶとし、２入力ＮＯＲ６１のＮＭＯＳトランジスタの放電電流をＩとすると、クロックＱ（ｎ−１）１の立ち上がりからＣＶの電荷量をｔＣＫｎの期間Ｉの電流で放電し、残りの期間を電流２Ｉで引き抜く結果、時間、
ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２I
＝ＣＶ／２I＋ｔＣＫｎ／２      …(1)
が、クロックＱ（ｎ−１）１の立ち上がりエッジからクロックＴ２２の立ち上がりエッジのタイミング差を表している。
【００５６】
すなわち、クロックＴ２２とクロックＴ２１の立ち上がりのタイミング差は、ｔＣＫｎ／２となる。
【００５７】
クロックＱ（ｎ−１）１とＱ（ｎ−１）２がともにＬｏｗレベルとなり、２入力ＮＯＲ６１の出力側ノードＮ６１が、ＮＯＲ６１のＰＭＯＳトランジスタを介して電源からＨｉｇｈレベルに充電された場合、クロックＴ２２が立ち上がる。
【００５８】
図７のクロックＴ２２〜Ｔ２８についても同様とされ、クロックＴ２１〜Ｔ２８の立ち上がりのタイミング差はそれぞれｔＣＫｎ／２となる。
【００５９】
パルス幅補正回路４ｃ１〜４ｃ８（図６参照）は、位相が４５度ずつずれたデューティ２５％の８相のパルス群Ｐ２１〜Ｐ２８（図７参照）を生成する。
【００６０】
多重化回路４ｂ１〜４ｂ４（図６参照）は、位相が９０度ずつずれたデューティ５０％の４相のパルス群Ｑｎ１〜Ｑｎ４（図７参照）を生成する。
【００６１】
図７のクロックＱｎ１〜Ｑｎ４が、図４の４相クロック発生回路２０１から出力されるものとすると、Ｑｎ１〜Ｑｎ４を入力するセレクタ２０３は、制御回路２０２からの選択信号の制御のもと、クロックＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４の順に選択して出力する。クロックＱｎ１〜Ｑｎ４の周期をＴとするとすると、周期Ｔ（１＋１／４）のクロックがセレクタ２０３から出力される。
【００６２】
図１０は、図６等の４相クロック逓倍回路に用いられるタイミング差分割回路の別の例を示す図である。図１０を参照すると、第１、第２の入力信号ＩＮ１、ＩＮ２を入力とする論理和回路ＯＲ１と、電源ＶＣＣと内部ノードＮ２６間に接続され、論理和回路ＯＲ１の出力信号をゲート入力とするＰチャネルＭＯＳトランジスタＭＰ１と、内部ノードＮ２６の電位を反転出力するインバータＩＮＶ３と、内部ノードＮ２６にドレインが接続され、第１の入力信号ＩＮ１、第２の入力信号ＩＮ２をそれぞれゲートに入力とし、ソースが定電流源Ｉ0に接続されるＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を備えている。内部ノードＮ２６と接地間には、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子ＭＮ１１〜ＭＮ１５と、容量ＣＡＰ１１〜ＣＡＰ１５が接続され、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子ＭＮ１１〜ＭＮ１５の制御端子（ゲート端子）には、図８を参照して説明したタイミング差分割回路と同様、図５の周期検知回路６から出力される制御信号７が接続され、制御信号７の値により、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５がオン・オフ制御され、内部ノードＮ２６に付加する容量値が決められる。容量ＣＡＰ１１〜ＣＡＰ１５の容量値の比は、１６：８：４：２：１とされ、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５のＷ（ゲート幅）／Ｌ（ゲート長）比は、１６：８：４：２：１とされる。
【００６３】
第１、第２の入力信号ＩＮ１、ＩＮ２がＬｏｗレベルのとき、論理和回路ＯＲ１の出力はＬｏｗレベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１がオン（導通）し、これにより内部ノードＮ２６が電源電位に充電されインバータＩＮＶ３の出力はＬｏｗレベルとされる。
【００６４】
第１、第２の入力信号ＩＮ１、ＩＮ２の一方又は両方がＨｉｇｈレベルとなると、論理和回路ＯＲ１の出力はＨｉｇｈレベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１がオフし、内部ノードＮ２６と電源Ｖｃｃとの電源パスがオフし、一方、ＮチャネルＭＯＳトランジスタＭＮ１とＭＮ２の一方又は両方がオンして内部ノードＮ２６が放電されて、内部ノードＮ２６の電位が電源電位から下がり始め、インバータＩＮＶ３のしきい値以下に下がった場合、インバータＩＮＶ３の出力はＬｏｗレベルから立上がってＨｉｇｈレベルとなる。
【００６５】
図１１は、図８、図１０に示したタイミング差分割回路（ＴＭＤ）の動作を説明するための図である。図１１（ａ）を参照すると、３つのタイミング差分割回路（ＴＭＤ）において、第一のタイミング差分割回路（ＴＭＤ）は、その二入力に、同一の入力信号ＩＮ１が入力され出力信号ＯＵＴ１を出力し、第２のタイミング差分割回路（ＴＭＤ）には入力信号ＩＮ１、ＩＮ２が入力され出力信号ＯＵＴ２を出力し、第三のタイミング差分割回路（ＴＭＤ）は、その２入力に、同一の入力信号ＩＮ２が入力され出力信号ＯＵＴ３を出力する。このうち、入力信号ＩＮ１、ＩＮ２を入力し出力信号ＯＵＴ２を出力する第二のタイミング差分割回路（ＴＭＤ）が、図８（ｂ）のタイミング差分割回路の構成に対応している。またＩＮ１を共通に入力するタイミング差分割回路（ＴＭＤ）、ＩＮ２を共通に入力するタイミング差分割回路（ＴＭＤ）は、図８（ａ）において、同一信号を入力する構成とされ、図６のタイミング差分割回路４ａ２等の構成に対応している。
【００６６】
図１１（ｂ）は、タイミング差Ｔの入力信号ＩＮ１、ＩＮ２を入力した第一乃至第三のタイミング差分割回路の出力信号ＯＵＴ１〜ＯＵＴ３の出力と、第一乃至第三のタイミング差分割回路の内部ノードの変化Ａ１〜Ａ３を示している。説明を容易とするため、内部ノードは電位０から充電され、しきい値Ｖｔを超えたとき、出力信号がＬｏｗからＨｉｇｈレベルに変化（立上がる）するものとする。
【００６７】
図１１（ｂ）を参照すると、入力信号ＩＮ１と入力信号ＩＮ２間には、タイミング差（Ｔ）があり、第一のタイミング差分割回路（ＴＭＤ）は遅延時間ｔ１の出力信号ＯＵＴ１を出力し、第三のタイミング差分割回路（ＴＭＤ）は遅延時間ｔ３の出力信号ＯＵＴ３を出力し、第二のタイミング差分割回路（ＴＭＤ）は、遅延時間ｔ２の出力信号ＯＵＴ２を出力し、遅延時間ｔ２は、遅延時間ｔ１とｔ３を分割（内分）した値とされている。
【００６８】
0003647364.tif 000002
とされる。
【００６９】
また、
ｔ３＝Ｔ＋ＣＶ／２Ｉとされる（図１１（ｃ）参照）。ただし、内部ノードが入力端に接続されるバッファ回路（インバータ）のしきい値を超えるまでに放電する電荷をＣＶとする。
【００７０】
次に、本発明の実施例の位相調整回路１０１等で用いられ、入力する二つの信号のタイミング差を分割する内分比が可変に設定可能とされるインターポレータの構成について説明する。
【００７１】
図１２は、図１の位相調整回路１０１等を構成する、タイミング差の内分比が可変に設定可能なインターポレータの回路構成の一例を示す図である。図１２を参照すると、このインターポレータは、ソースが電源Ｖｃｃに接続され、ドレインが内部ノードＮ３１に接続され、第１、第２の入力信号ＩＮ１、ＩＮ２を入力とする否定論理積回路ＮＡＮＤ０１の出力信号をゲートに入力するＰチャネルＭＯＳトランジスタＭＰ１と、内部ノード電位としきい値電圧の大小関係が変化した時に、出力信号の論理値をスイッチングさせるインバータ回路ＩＮＶ３と、入力信号ＩＮ１、ＩＮ２に入力端がそれぞれ接続されているインバータ回路ＩＮＶ１、ＩＮＶ２と、内部ノードＮ３１にドレインが共通接続され、ゲートがインバータ回路ＩＮＶ１の出力に接続される１６個のＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16と、内部ノードＮ３１にドレインが共通接続され、ゲートがインバータ回路ＩＮＶ２の出力に接続される１６個のＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16と、ＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16のソースにドレインが接続され、ソースが定電流源Ｉ0にそれぞれ接続され、ゲートが制御回路（図１の制御回路１０２等）からの選択信号（ＰＨ）を入力して反転するインバータ回路ＩＮＶ４の出力に接続され、オン・オフ制御される１６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）ＭＮ２１1〜ＭＮ２１16と、ＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16のソースにドレインが接続され、ソースが定電流源Ｉ0にそれぞれ接続され、ゲートが制御回路（図１の制御回路１０２等）からの選択信号（ＰＨ）に接続され、オン・オフ制御される１６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）ＭＮ２２1〜ＭＮ２２16と、を備えている。
【００７２】
さらに内部ノードＮ３１と接地（ＧＮＤ）間には、容量Ｃが接続されている。
【００７３】
入力信号ＩＮ１で、１６並列のＮチャネルＭＯＳトランジスタのうちＮ個（ただし、Ｎは０〜１６、Ｎ＝０はオンするものがない場合であり、Ｎは制御信号Ｃで決定される）がオンし、時間Ｔ後に、入力信号ＩＮ２によって、（１６−Ｎ）個の並列のＮチャネルＭＯＳトランジスタがオンし、全体で、Ｎ＋（１６−Ｎ）＝１６個のＮチャネルＭＯＳトランジスタがオンする場合におけるタイミング差の内分の動作について説明する。
【００７４】
並列のＮチャネルＭＯＳトランジスタ１個に流れる電流はＩ（定電流源Ｉ0の電流値）であり、インバータＩＮＶ３の出力が反転するしきい値電圧をＶとして、しきい値電圧Ｖまでの電荷の変動量をＣＶとする。
【００７５】
ここで、入力信号ＩＮ１、ＩＮ２がともにＨｉｇｈレベルとされ、ＮＡＮＤ０１の出力がＬｏｗレベルとされ、ＰチャネルＭＯＳトランジスタＭＰ１を介して、内部ノードＮ３１は、電源側から充電された状態にあるものとする。この状態から、入力信号ＩＮ１、ＩＮ２がＬｏｗレベルに立ち下がる場合について説明する。
【００７６】
まずＮ＝１６の場合、入力信号ＩＮ１で、１６並列のＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16のうち１６個がオンし、時間Ｔ後に、入力信号ＩＮ２によって１６個並列配置されるＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16がいずれもオフとされる（（１６−Ｎ）＝０）。したがって、Ｎ＝１６の場合、定電流源Ｉ0の電流をＩとして、入力信号ＩＮ１がＬｏｗレベルになってから、インバータＩＮＶ３の出力が反転するまでの時間Ｔ（１６）は、
Ｔ（16）＝ＣＶ／（16・Ｉ）      …(3)
【００７７】
Ｎ＝ｎ（ｎ＜１６）の場合（Ｎは制御信号Ｃで設定される）、入力信号ＩＮ１がＬｏｗレベルになってから時間Ｔ（ただし、Ｔは入力信号ＩＮ１とＩＮ２の立ち下がりエッジのタイミング差）の間、入力信号ＩＮ１の反転信号をゲートに入力とするｎ個のＮチャネルＭＯＳトランジスタがオンし、ｎ・Ｉ・Ｔの電荷が放電され、つづいて、入力信号ＩＮ２がＬｏｗレベルとなることで、入力信号ＩＮ２の反転信号をゲートに入力とする１６−ｎ個のＮチャネルＭＯＳトランジスタがオンし、全体で、１６のＮチャネルＭＯＳトランジスタがオンし、内部ノードＮ３１に残存する電荷（ＣＶ−ｎ・Ｉ・Ｔ）を、（１６・Ｉ）で放電した時点（時間Ｔ′）で、インバータＩＮＶ３の出力が反転する（ＨｉｇｈレベルからＬｏｗレベルとなる）。時間Ｔ′は、（ＣＶ−ｎ・Ｉ・Ｔ）／（１６・Ｉ）で与えられる。
【００７８】
したがって、入力信号ＩＮ１がＬｏｗレベルになってから、インバータＩＮＶ３の出力が反転するまでの時間Ｔ（ｎ）は、
0003647364.tif 000003
で与えられる。
【００７９】
ｎの値によって、入力信号ＩＮ１とＩＮ２のタイミング差Ｔを、１６等分した位相の出力信号が得られる。すなわち、制御信号の設定により、ｎを可変することで、入力信号ＩＮ１とＩＮ２の間のタイミング差を分解能１／１６で分割した任意の位相の出力信号が得られる。このようなインターポレータを「１６刻みのインターポレータ」ともいう。一般に、インターポレータを、Ｍ刻み（Ｍは任意の正整数）とする場合、ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２がそれぞれＭ個並列配置される。
【００８０】
このインターポレータの入力ＩＮ１、ＩＮ２に、例えばタイミング差が１クロック周期ｔＣＫの二つの信号を入力し、入力クロック毎に、入力ＩＮ１から、タイミング差０、ｔＣＫ／１６、２ｔＣＫ／１６、…を出力することで、ｔＣＫ（１＋１／16）のクロック周期の信号を生成することができる。
【００８１】
図１３は、図１の位相調整回路１０１等を構成するインターポレータの回路構成を示す図であり、図１２に示した構成において、内部ノードＮ３１と接地間に、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子と容量とからなる直列回路が、複数並列接続され（スイッチ素子ＭＮ２１〜ＭＮ３５、容量ＣＡＰ１１〜１５）、スイッチ素子ＭＮ１１〜ＭＮ１５の制御端子に接続する制御信号（容量選択周波数調整信号）７にて、内部ノードに付加する容量が決められる。容量ＣＡＰ１１〜１５は、容量値がＣ、２Ｃ、４Ｃ、８Ｃ、１６Ｃとされ、スイッチ素子ＭＮ１１〜１５の周期制御信号７の値によって、内部ノードに付加される容量値が可変される。周期制御信号７は外部から設定され、例えば図５に示した周期検知回路６から供給される制御信号７が用いられる。
【００８２】
図１２に示したインターポレータは、入力信号ＩＮ１、ＩＮ２がともにＨｉｇｈレベルのとき内部ノードＮ３１が電源電位に充電され、入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルからＬｏｗレベルへの立下りの遷移に対して、内部ノードＮ３１が放電され、出力信号が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がるものであるが、これ以外に、入力信号がＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移に対して、出力信号が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる構成としてもよい。入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルからＬｏｗレベルへの立下りの遷移に対して、出力信号が、ＨｉｇｈレベルからＬｏｗレベルに立ち下がる論理とするには、反転型バッファであるインバータＩＮＶ３を、正転バッファ回路とすればよい。
【００８３】
図１４は、図１の位相調整回路１０１等を構成するインターポレータの別の回路構成を示す図である。図１４を参照すると、ソースが電源に接続され、ドレインが内部ノードＮ３１に接続され、第１、第２の入力信号ＩＮ１、ＩＮ２を入力とする論理和回路ＯＲ１の出力信号をゲートに入力するＰチャネルＭＯＳトランジスタＭＰ１と、内部ノード電位としきい値電圧の大小関係が変化した時に、出力信号の論理値をスイッチングさせるインバータ回路ＩＮＶ３と、内部ノードＮ３１にドレインが共通接続され、ゲートが入力信号ＩＮ１に共通接続される１６個のＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16と、内部ノードＮ３１にドレインが共通接続され、ゲートが入力信号ＩＮ２に共通接続される１６個のＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16と、ＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16のソースにドレインが接続され、ソースが定電流源Ｉ0にそれぞれ接続され、ゲートが制御回路（図１の制御回路１０２等）からの選択信号（ＰＨ）を入力して反転するインバータ回路ＩＮＶ４の出力に接続され、オン・オフ制御される１６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）ＭＮ２１1〜ＭＮ２１16と、ＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16のソースにドレインが接続され、ソースが定電流源Ｉ0にそれぞれ接続され、ゲートが制御回路（図１の制御回路１０２等）からの選択信号（ＰＨ）に接続され、オン・オフ制御される１６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）ＭＮ２２1〜ＭＮ２２16と、を備えている。
【００８４】
図１５は、図１４に示した構成において、内部ノードＮ３１と接地間に、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子と容量とからなる直列回路が、複数並列接続され（スイッチ素子ＭＮ２１〜ＭＮ３５、容量ＣＡＰ１１〜１５）、スイッチ素子ＭＮ１１〜ＭＮ１５の制御端子に接続する制御信号（容量選択周波数調整信号）７にて、内部ノードに付加する容量が決められる。容量ＣＡＰ１１〜１５は、容量値がＣ、２Ｃ、４Ｃ、８Ｃ、１６Ｃとされ、スイッチ素子ＭＮ１１〜１５の周期制御信号７の値によって、内部ノードに付加される容量値が可変される。周期制御信号７は外部から設定され、例えば図５に示した周期検知回路６から供給される制御信号が用いられる。
【００８５】
次に本発明のさらに別の実施例について説明する。図１６は、本発明の第４の実施例の構成を示す図であり、図３に示した分周回路１０３と、位相調整回路１０１と、制御回路１０２とを備えたクロック制御回路において、位相調整回路１０１を、図１２乃至図１５に示したインターポレータで構成したものである。
【００８６】
分周回路１０３で分周した信号をデータ端子に入力し、クロック信号をクロック端子に入力する第１のＤ型フリップフロップ１１３でラッチしたクロック信号と、該クロック信号を第２のＤ型フリップフロップ１１４でラッチしたクロック信号を第１、第２の入力ＩＮ１、ＩＮ２としてインターポレータ１１０に入力し、インターポレータ１１０は、第１、第２の入力ＩＮ１、ＩＮ２のタイミング差（クロックＣＬＫの周期ｔＣＫ）を、加算回路１１２と、加算回路１１２の出力をデコードするデコーダ１１１からなる制御回路１０２より出力される制御信号（選択信号）で設定される、内分比で分割した出力信号ＯＵＴを出力する。
【００８７】
図１７は、図１６に示した回路の動作の一例を説明するためのタイミング波形図である。分周回路１０３は、クロックを１／４分周しており、インターポレータ１１０は、図１４に示した回路よりなり、入力信号ＩＮ１、ＩＮ２がともにＬｏｗレベルのとき内部ノードを充電し、入力信号ＩＮ１、ＩＮ２がＬｏｗレベルからＨｉｇｈレベルへ遷移する立ち上がりに対して、内部ノードＮ３１が放電され、インバータ回路ＩＮＶ３を介して、入力信号ＩＮ１、ＩＮ２のタイミング差（クロック周期ｔＣＫ）を、制御信号ＰＨで設定される内分比で分割したタイミングで立ち上がる出力信号ＯＵＴが出力される。
【００８８】
図１７を参照すると、クロックサイクルＴ２のクロックの立ち上がりエッジから時間Δφ遅れて、インターポレータ１１０から信号ＯＵＴがＬｏｗレベルからＨｉｇｈレベルに立ち上がり、クロックサイクルＴ４で、インターポレータに入力される入力信号ＩＮ１、ＩＮ２がともにＬｏｗレベルとなり、内部ノードＮ３１が電源電位に充電されて出力ＯＵＴはＬｏｗレベルとなり、インターポレータのＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２のゲートに供給される制御信号ＰＨの値が切り替えられ、クロックサイクルＴ６のクロックの立ち上がりエッジから時間２Δφ遅れて、インターポレータ１１０から信号ＯＵＴがＬｏｗレベルからＨｉｇｈレベルに立ち上がる。この場合、インターポレータ１１０から出力される出力クロックの周期は、４ｔＣＫ＋Δφとなる。
【００８９】
このように、分周クロックの一クロックサイクル内の所定のタイミングで、インターポレータ１１０（図１２乃至図１５参照）のＮチャネルＭＯＳトランジスタＭＮ２１、２２に供給する制御信号（図１の選択信号）の設定値を可変させることで、分周クロックサイクルベースで、出力クロックの入力クロックのエッジに対するタイミング（位相差）を可変させ、周波数の変換を行う、ことができる。
【００９０】
次に本発明のさらに別の実施例について説明する。図１８は、本発明の第５の実施例の構成を示す図であり、図１に示した位相調整回路１０１に、図１２乃至図１５のインターポレータを用いて構成した一例を示す図である。図１８を参照すると、２段直列に接続され、後段の出力をインバータＩＮＶで反転した信号が前段のデータ端子Ｄに帰還入力されるＤ型フリップフロップ２１１、２１２と、Ｄ型フリップフロップ２１２の出力を入力とし、直列に接続されシフトレジスタを構成する第１の乃至第４Ｄ型フリップフロップ２１３〜２１６と、第１、第２のフリップフロップ２１３、２１４の出力Ｑ１、Ｑ２を入力としそのタイミング差Ｔを分割した遅延時間の信号を出力する第１のインターポレータ２１７と、第２、第３のフリップフロップ２１４、２１５の出力Ｑ２、Ｑ３を入力としそのタイミング差Ｔを分割した遅延時間の信号を出力する第２のインターポレータ２１８と、第３、第４のフリップフロップ２１５、２１６の出力Ｑ３、Ｑ４を入力としそのタイミング差Ｔを分割した遅延時間の信号を出力する第３のインターポレータ２１９と、第４、第１のフリップフロップ２１６、２１３の出力Ｑ４、Ｑ１を入力としそのタイミング差Ｔを分割した遅延時間の信号を出力する第４のインターポレータ２２０と、を備えている。第１乃至第４のインターポレータ２１７〜２２０には、タイミング差の内分比を設定する制御信号２２２が不図示の制御回路から供給される。
【００９１】
第１乃至第４のインターポレータ２１７〜２２０に供給される制御信号２２２の値は、クロック毎に切り替えることなく、固定値としてもよい。
【００９２】
図１９は、図１８に示した回路の動作の一例を説明するための図である。図１９を参照すると、第１のインターポレータ２１７は、信号Ｑ１、Ｑ２のタイミング差ｔＣＫを分割した出力信号（クロックサイクルＴ２のクロックの立ち上がりエッジからタイミング差Δφ）の信号を出力し、第２のインターポレータ２１８は、信号Ｑ２、Ｑ３のタイミング差ｔＣＫを分割した出力信号（クロックサイクルＴ３のクロックの立ち上がりエッジからタイミング差２Δφ）の信号を出力し、第３のインターポレータ２１９は、信号Ｑ３、Ｑ４のタイミング差ｔＣＫを分割した出力信号（クロックサイクルＴ４のクロックの立ち上がりエッジからタイミング差３Δφ）の信号を出力し、第４のインターポレータ２２０は、信号Ｑ４、Ｑ１のタイミング差ｔＣＫを分割した出力信号（クロックサイクルＴ５のクロックの立ち上がりエッジからタイミング差４Δφ＝クロックサイクルＴ６の始まる）の信号を出力する。この場合、インターポレータからは、入力クロック（クロック周期ｔＣＫ）に対して、周期ｔＣＫ（１＋１／４）のクロックが出力される。
【００９３】
第１乃至第４のインターポレータ２１７〜２２０は、アプリケーションに応じて、論理回路で演算した結果を出力してもよいし、あるいはセレクタで選択出力する構成としてもよい。本発明は、例えばｍＢｎＢ（ｍビットｎビット）符号化システムにおける、速度変換回路に用いて好適とされる。
【００９４】
次に本発明のさらに別の実施例について説明する。図２０は、本発明の第６の実施例の構成を示す図である。図２０を参照すると、逓倍用インターポレータ１０と、スイッチ（ロータリースイッチ）２０と、インターポレータ３０（「微調用インターポレータ」ともいう）と、制御回路４０を備えている。
【００９５】
逓倍用インターポレータ１０は、入力クロック１から多相逓倍クロックＰ０〜Ｐｎを生成する。逓倍用インターポレータ１０は、図５に示した構成からなる。
【００９６】
スイッチ２０は、多相逓倍クロックＰ０〜Ｐｎの中の二つのクロックを選択し、微調用インターポレータ３０の二つの入力信号として供給する。
【００９７】
制御回路４０は、スイッチ２０、及び、微調用インターポレータ３０への制御信号Ｓ、ＰＨ（インターポレータ３０のＮチャネルＭＯＳトランジスタ２１、２２のゲートに供給される制御信号）を供給する。制御回路４０は、クロック１を入力とする加算回路（不図示）と、加算回路の出力をデコードして制御信号Ｓ、ＰＨを出力するデコーダ（不図示）を備えて構成されている。
【００９８】
スイッチ２０は、多相クロックＰ０〜Ｐｎのうち、制御回路４０からの制御信号Ｓに基づき、互いに隣合う、奇位相信号と偶位相信号を選択し、選択したクロック対をインターポレータ３０に供給し、インターポレータ３０は、制御回路４０から出力される制御信号に基づき、二つの入力の位相差（タイミング差）を内分した位相の信号を出力する。本実施例において、インターポレータ３０は、図１２乃至図１５等に示した構成とされる。
【００９９】
図２１は、インターポレータ３０を、図１５に示した回路で構成し、逓倍用インターポレータ１０（図５参照）が、４相の逓倍クロックＰ０〜Ｐ３を生成出力する場合の動作の一例を示す図である。
【０１００】
ロータリスイッチ２０は、多相クロックＰ０〜Ｐ３のうち、例えば、（Ｐ０、Ｐ１）、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ０）、（Ｐ０、Ｐ１）、…と巡回的に選択する。多相クロックの周期をＴとすると、クロックサイクルＴ１で、スイッチ２０はＰ０、Ｐ１を選択し、インターポレータ３０はＰ０、Ｐ１の立ち上がりをうけて出力信号ＯＵＴを出力し、サイクルＴ２で、スイッチ２０はＰ１、Ｐ２を選択し、インターポレータ３０は、Ｐ１、Ｐ２の立ち上がりをうけて、前の出力信号ＯＵＴの立ち上がりエッジから時間Ｔ（１＋１／４）のタイミングで出力信号ＯＵＴを出力し、以下、スイッチはＰ３、Ｐ４、つづいてＰ４、Ｐ１を選択し、周期Ｔ（１＋１／４）のクロックを出力する。
【０１０１】
図２１に示す例では、インターポレータは、逓倍クロックの周期Ｔに対して周期（１＋１／４）Ｔ＝５Ｔ／４のクロックを出力しており（周波数は４／５倍）、逓倍用インターポレータ１０が入力クロックを２ｍ逓倍している場合、出力クロックの周波数は８ｍ／５倍に変換される。
【０１０２】
次に本発明のさらに別の実施例について説明する。図２２は、本発明の第７の実施例の構成を示す図である。図２２を参照すると、本発明の第７の実施例は、図２０に示した構成の変形例であり、ロータリスイッチ２０が二組のクロック対を出力して、それぞれ第１、第２のインターポレータ３０1、３０2に供給し、二つのインターポレータ３０1、３０2の出力を入力とする第３のインターポレータ３０3の出力から出力クロックを得る。
【０１０３】
本実施例において、第１乃至第３のインターポレータ３０1〜３０3の各インターポレータのタイミング差の内分比は制御回路４０からの制御信号で可変される構成としてもよい。あるいは、アプリケーションで求められるタイミング精度に応じ、インターポレータ３０1は、タイミング差の内分比が固定とされ、インターポレータ３０2とインターポレータ３０3の内分比が制御回路４０からの制御信号で可変される構成としてもよい。さらには、インターポレータ３０1とインターポレータ３０2をタイミング差の内分比を固定とし、最終段のインターポレータ３０3のみその内分比が制御回路４０からの制御信号で可変される構成としてもよい。
【０１０４】
本発明の第７の実施例は、図２０に示した構成と比較して、微調用インターポレータを多段構成としたことにより、タイミング差の内分比をさらに細かく設定することができる。第２、第３のインターポレータ３０2、３０3を、図１２乃至図１５に示した１６等分インターポレータで構成した場合、１／２５６の分解能でタイミング差を内分することができる。
【０１０５】
次に本発明の第８の実施例について説明する。図２３は、図３に示した構成の変形例を示す図であり、クロックを分周回路６０で分周し、二つのクロック対を出力して第１、第２のインターポレータ３０1、３０2に供給し、二つのインターポレータ３０1、３０2の出力を入力とする第３のインターポレータ３０3の出力から出力クロックを得るようにしたものである。
【０１０６】
次に本発明の第９の実施例について説明する。図２４は、本発明の第９の実施例の構成を示す図である。図２４を参照すると、本発明の第９の実施例は、図１８に示した構成の変形例に対応するものであり、入力クロックに基づき、該入力クロックを逓倍してなる互いに位相の異なる第１乃至第ｎのクロックＰ１〜Ｐｎ（ｎ相逓倍クロック）を生成する逓倍用インターポレータ１０と、逓倍用インターポレータ１０から出力される、第１乃至第ｎのクロックＰ１〜Ｐｎについて、互いに隣接する位相の二つのクロックを入力し、該二つのクロックのタイミング差を、それぞれ互いに異なる所定の内分比で分割した信号をそれぞれ出力する第１乃至第ｎのインターポレータ３０1〜３０nと、第１乃至第ｎのインターポレータ（微調用インターポレータ）３０1〜３０nの出力を入力し、これらを多重化して、一つの出力信号ＯＵＴとして出力する合成器５０を備えている。
【０１０７】
第１乃至第ｎのインターポレータ３０1〜３０nは、図１２乃至図１５に示した構成とされ、二つの入力信号のタイミング差Ｔを、ｍ刻み（ｎ≦ｍ）で分割するものとする。ｎ相の多相逓倍クロックを生成する逓倍用インターポレータ１０と微調用インターポレータ３０により、出力信号ＯＵＴとして、クロック周期（３６０度）をｎ×ｍ刻みで分割したタイミングを生成することができる。
【０１０８】
図２４に示す例では、図１８に示した構成と同様、ｎ相のクロックのうち、隣接するｉ番目とｉ＋１番目のクロックＰｉ、Ｐｉ+1（ただし、ｉは１〜ｎの整数、ｎ＋１番目のクロックは１番目のクロックＰ１となる）を入力とするインターポレータ３０iと、ｉ−１番目とｉ番目のクロックＰｉ-1、Ｐｉを入力とするインターポレータ３０i-1とは、タイミング差の内分比が異なるように設定されており、インターポレータ３０iの方が、インターポレータ３０i-1よりも、遅延時間は大きくなる。
【０１０９】
第１乃至第ｎのインターポレータ３０1〜３０nの出力を入力して多重化し、出力信号ＯＵＴとして出力する合成器５０は、例えば図６に示した、パルス幅補正回路４ｃ、多重化回路４ｂで構成される。
【０１１０】
図２４に示した構成において、逓倍用インターポレータ１０から出力されるｎ相の多相逓倍クロックから、Ｍ相のクロック（Ｍ逓倍クロック）を生成する構成について説明する。この場合、インターポレータ３０はＭ個並設される（ただし、Ｍ≦Ｎ）。この場合も、ｉ番目のインターポレータ３０iには、隣接するｉ番目とｉ＋１番目のクロックＰｉ、Ｐｉ＋１（ただし、ｉは１〜Ｍの整数、なお、ｎ＋１番目のクロックは１番目のクロックＰ１となる）が入力される。各インターポレータ３０における二つの入力信号のタイミング差Ｔの分割位置を規定する内分比として、
１番目のインターポレータ３０1は、内分比ｍ：Ｍ−ｍ、
２番目のインターポレータ３０2は、内分比２ｍ：Ｍ−２ｍ、
３番目のインターポレータ３０3は、内分比３ｍ：Ｍ−３ｍ、
…という具合に、インターポレータの番号とともに、昇順に、順次、タイミング差Ｔの分割位置が、単位ステップｍごとに、タイミング区間の先端側から後端側にずらして設定される。なお、インターポレータの番号とともに、順次、タイミング差Ｔの分割位置を、単位ステップｍごとに、タイミング区間の後端側から先端側にずらして設定するようにしてもよい。この設定は、図１２乃至図１５を参照して説明したように、インターポレータに供給される制御信号ＰＨにて、インターポレータのＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２のオン・オフを制御することで設定される。なお、本実施例において、各インターポレータの内分比は固定値とされる。
【０１１１】
Ｍ個のインターポレータ３０の出力を多重化して一つの出力信号ＯＵＴとして出力する合成器５０からは、Ｍ逓倍のクロックを得ることができる。例えばｎ＝８、Ｍ＝７の場合において、ｍ＝１とした場合、逓倍用インターポレータ１０から出力される８相クロック（８相逓倍クロック）から、７相のクロックを生成することができる。そして、７相クロックを入力する合成器５０からは、７逓倍クロックが出力される。
【０１１２】
図２５は、１６等分インターポレータの集積回路のレイアウトの一例を示す図である。
【０１１３】
図２６は、微調インターポレータを用いた位相調整回路のシミュレーション波形を示す図であり、６２５ＭHzの位相差を１６等分インターポレータで１６等分し、位相切り替わり部分の５位相分を表示したものである。微調位相差は１２．５ｐｓとなる。
【０１１４】
上記した本発明の実施例によれば、インターポレータを複数段備えた構成とすることで、出力信号のタイミングエッジを１０ピコ秒のオーダで制御することができる。すなわち、本発明は、ＬＳＩにおけるクロック周波数変換回路、クロック同期回路のみならず、測定装置、試験装置におけるパターン発生器、タイミング生成器等に適用され、例えば１０ピコ秒のオーダの分解能で、オンザフライでタイミングが可変に設定されるＬＳＩテスタのタイミング生成器等に用いて好適とされる。
【０１１５】
また上記実施例において、例えば、図３及び図２３等を参照して説明した分周回路と位相調整回路（位相微調用のインターポレータ）を備えた構成は、位相比較器の位相差に応じた電圧を生成するチャージポンプと、ループフィルタと、ループフィルタの出力を制御電圧として入力するＶＣＯ（電圧制御発振器）と、ＶＣＯの出力を分周した信号を該位相比較器に供給する分周回路を備えたＰＬＬ（位相同期ループ）回路における分周回路に適用することができる。
【０１１６】
【発明の効果】
以上説明したように、本発明によれば、簡易な構成により、高精度に、非整数の周波数変換を行うことができる、という効果を奏する。
【０１１７】
その理由は、本発明においては、クロックを入力とする位相調整回路から出力される信号の位相を、クロック毎に、単位位相差、加算又は減算する構成としたためである。
【０１１８】
また本発明によれば、帰還系を備えず、帰還系特有のジッタがなく、高速なクロック同期を可能としている。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の動作を説明するためのタイミング図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第３の実施例の構成を示す図である。
【図５】本発明の第３の実施例の多相クロック生成回路の構成の一例を示す図である。
【図６】図５の４相クロック逓倍回路の構成の一例を示す図である。
【図７】図６の４相クロック逓倍回路の動作を説明するためのタイミング図である。
【図８】図６のタイミング差分割回路（インターポレータ）の回路構成の一例を示す図である。
【図９】図８のタイミング差分割回路（インターポレータ）の動作を説明するためのタイミング図である。
【図１０】タイミング差分割回路（インターポレータ）の回路構成の別の例を示す図である。
【図１１】タイミング差分割回路（インターポレータ）の動作原理を説明するための図である。
【図１２】本発明の実施例で用いられる内分比可変型のインターポレータの回路構成の第１の例を示す図である。
【図１３】本発明の実施例で用いられる内分比可変型のインターポレータの回路構成の第２の例を示す図である。
【図１４】本発明の実施例で用いられる内分比可変型のインターポレータの回路構成の第３の例を示す図である。
【図１５】本発明の実施例で用いられる内分比可変型のインターポレータの回路構成の第４の例を示す図である。
【図１６】本発明の第４の実施例の構成を示す図である。
【図１７】本発明の第４の実施例の動作を説明するためのタイミング図である。
【図１８】本発明の第５の実施例の構成を示す図である。
【図１９】本発明の第５の実施例の動作を説明するためのタイミング図である。
【図２０】本発明の第６の実施例の構成を示す図である。
【図２１】本発明の第６の実施例の動作を説明するためのタイミング図である。
【図２２】本発明の第７の実施例の構成を示す図である。
【図２３】本発明の第８の実施例の構成を示す図である。
【図２４】本発明の第９の実施例の構成を示す図である。
【図２５】本発明の実施例で用いられる１６等分インターポレータのレイアウトを示す図である。
【図２６】本発明の実施例において１６等分インターポレータを用いた位相調整回路の出力のシミュレーション結果を示す波形図である。
【図２７】従来のクロック制御回路の一例を示す図である。
【符号の説明】
１  クロック
２  １／４分周回路
４ａ  タイミング差分割回路
４ｂ  多重化回路
４ｃ  パルス幅補正回路
５  ４相クロック逓倍回路
６  周期検知回路
７  制御信号（容量選択周波数調整信号）
１０  逓倍用インターポレータ
２０  ロータリースイッチ
３０  インターポレータ（微調用インターポレータ）
４０  制御回路
５０  合成器
６０  分周回路
１０１  位相調整回路
１０２、２０２  制御回路
１０３  分周回路
１１０  インターポレータ
１１１  デコーダ
１１２  加算回路
１１３、１１４  Ｄ型フリップフロップ
２０１  多相クロック発生回路
２０３  セレクタ
２１１〜２１６  Ｄ型フリップフロップ
２１７〜２１１  インターポレータ
３１９  位相比較回路
３２０  チャージポンプ
３２１  ループフィルタ
３２２  電圧制御発振器
３２３  分周回路
３２４  外部クロック
３２５  ＵＰ信号
３２６  ＤＯＷＮ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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