(57)【特許請求の範囲】
【請求項１】
クロック位相自動調整回路を具備する格子状デバイスを利用したディジタルディスプレイであって、前記クロック位相自動調整回路は、
入力信号として１ドット毎に白レベルと黒レベルが交互に変化するアナログ信号を入力し、前記入力信号を前記１ドットを周期とするクロックでサンプリングしてディジタル信号に変換するＡ／Ｄ変換器と、
前記クロックの一周期をｎ分割（ｎは２以上の予め設定した数）したｎ個の時分割パルスのうち、外部から選択された一の時分割パルスを発生して前記Ａ／Ｄ変換器へ前記クロックとして出力するクロック発生回路と、
それぞれ固有のＩＤで管理されるｎ個のメモリと、
前記ｎ個のメモリを順次切り替えて、各メモリに前記Ａ／Ｄ変換器からの前記ディジタル信号を第１の所定期間ずつ書き込んだ後、前記ｎ個のメモリから並列に記憶信号を第２の所定期間単位で読み出すメモリ制御部と、
前記ｎ個のメモリから並列に読み出された記憶信号を前記第２の所定期間毎に比較し、その中の中央値である記憶信号を読み出したメモリのＩＤを記憶することを、前記ｎ個のメモリのすべての記憶信号について繰り返すメモリＩＤ保持部と、
前記メモリＩＤ保持部からの前記ＩＤを受け、その中で最も多いＩＤを検出する検出部と、
前記クロック発生回路を制御して前記ｎ個の時分割パルスを、前記第１の所定期間毎に切り替えて順次選択出力させると共に、前記メモリ制御部を制御して前記ｎ個のメモリのうち前記クロック発生回路から出力される前記時分割パルスに対応した前記ＩＤのメモリに前記ディジタル信号を書き込ませ、前記検出部からの前記ＩＤに対応した一の時分割パルスを前記Ａ／Ｄ変換器へのクロックとして決定し、前記クロック発生回路から前記時分割パルスを出力するように制御する処理部と
を有することを特徴とするディジタルディスプレイ。
【請求項２】
前記アナログ信号はアナログ映像信号であり、前記ｎ個のメモリはラインメモリであり、前記第１の所定期間は所定ライン期間であり、前記第２の所定期間はドット周期であることを特徴とする請求項１記載のディジタルディスプレイ。
【請求項３】
前記メモリ制御部は、前記ｎ個のラインメモリのそれぞれに、画面中央部における前記Ａ／Ｄ変換器からの前記ディジタル映像信号を前記第１の所定期間ずつ書き込むことを特徴とする請求項２記載のディジタルディスプレイ。
【請求項４】
前記検出部は、前記メモリＩＤ保持部からのＩＤを受け、その中で最も少ないＩＤも検出することを特徴とする請求項１又は２記載のディジタルディスプレイ。
【請求項５】
前記処理部は、前記検出部から数が最も多いＩＤとして複数のＩＤが入力されたときは、最小数のＩＤに対応した一の時分割パルスからｎ／２番目付近の最も多いＩＤに対応した時分割パルスを前記Ａ／Ｄ変換器へのクロックとして決定する請求項１又は２記載のディジタルディスプレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタルディスプレイに係り、特にドットクロックの位相を自動的に調整するクロック位相自動調整回路を具備する格子状デバイスを利用したディジタルディスプレイに関する。
【０００２】
【従来の技術】
液晶、ＰＤＰ（プラズマディスプレイ）等のような格子状デバイスを利用したディジタルディスプレイに画像を映す際には、アナログ映像信号をＡ／Ｄ変換器においてドットクロックでサンプリングする必要がある。この場合、ディスプレイ側では、一般に画像表示しようとするアナログ映像信号中の水平同期信号に位相ロックした位相同期ループ（ＰＬＬ：Phase Locked Loop）回路によって、水平同期信号を逓倍したドットクロックを再生している。
【０００３】
しかし、Ａ／Ｄ変換器へ供給するアナログ映像信号のドットクロックと、再生ドットクロックの周波数が一致しても、位相がずれていると、ディスプレイ画面上で水平方向の画面揺れ（1ドットレベルでの）が生じるので、ドットクロックの位相調整を行う必要がある。このドットクロックの位相調整を、ユーザが手動で行うには、環境温度等によりドットクロックの位相が変化するので、映像入力信号が同一であったとしても、位相を常に再調整しなければならず、操作が煩雑で面倒であるという問題がある。
【０００４】
そこで、従来は図４の回路系統図に示すような、クロック位相自動調整回路により、ドットクロックの位相を自動調整している。すなわち、同図において、図５（Ａ）に示すようなドット周期で白レベルと黒レベルとが交互に繰り返す、調整用のアナログ映像信号をＡ／Ｄ変換器１１に供給し、ここでＰＬＬ回路２０よりのドットクロックの立ち上がりエッジ（前縁）でサンプリングして、ディジタル信号に変換した後、Ｄ型フリップフロップ１２で１ドット周期遅延して、遅延していない信号と減算器１３で減算する。
【０００５】
これにより、減算器１３からは隣接する２つのドットの差分値が取り出され、この差分値は、絶対値回路１４で絶対値がとられた後、加算器１５とＤ型フリップフロップ１６からなる位相検出部１７で巡回加算される。このようにして得られた、1ライン分の加算値が保持回路１８で保持された後、中央処理装置（ＣＰＵ）１９に供給される。
【０００６】
ＣＰＵ１９は、ＰＬＬ回路２０を制御し、同じドットクロック周波数で、位相が前回と異なるステップ（位相角）のドットクロックを発生させて、上記と同じ動作を行わせる。このようにして、予め設定された複数のステップのドットクロックのうち、最も値が大である巡回加算値が得られた時のステップのドットクロックが最適な位相であると判定される。巡回加算値は、位相が合っているときのほうが合っていないときよりも値が大きくなるためである。
【０００７】
これにより、図５（Ａ）に示すアナログ映像信号に対して、同図（Ｂ）に示すようなアナログ映像信号のレベル変化期間（白から黒への変化部分、黒から白への変化部分）に前縁が位置するドットクロックではなく、同図（Ｃ）に示すように、レベル変化期間に前縁が位置しないドットクロックが出力されるように調整される。
【０００８】
また、従来のクロック位相自動調整回路として、限られたレベル数を持つ同一の映像信号を、複数の異なる位相を有するクロックにて所定のディジタル映像信号に変換する変換手段と、ディジタル映像信号のヒストグラムを算出する手段と、レベルへのヒストグラムの集中度を示す統計パラメータを演算する演算手段とを備え、前記パラメータを比較することでクロックの位相を最適化する自動調整回路も知られている（特開平５−１４７３１号公報）。
【０００９】
【発明が解決しようとする課題】
しかるに、図４に示した従来回路では、実際のアナログ映像信号はノイズ成分を含んでいたり、リンギング等の波形歪みがあることから、Ａ／Ｄ変換された映像信号のドット差分値を巡回加算し最大値を求めた場合、ドット差分の性質上、ノイズを含んだまま差分値を巡回加算しては、計算結果が安定しないばかりか、誤検出をしてしまう問題がある。リンギング等の波形歪みがある場合も同様で、リンギングは、映像の輪郭部分（エッジ部分）に起き、このポイントにドットクロックの立ち上がりエッジがある場合、映像の波形の安定した部分に比較して誤った最大値、最小値をサンプリングすることとなるため、位相検出結果が誤ってしまう。
【００１０】
また、特開平５−１４７３１号公報記載の従来回路では、１ステップ毎にヒストグラムを検出し、またエントロピーを算出する必要があるので、演算回路の負担が大きく、また、エントロピーの算出をし易いように、入力アナログ映像信号は映像が段階的に変化し、その段階毎に一定レベルを持つグレイスケールに限定されるという問題がある。
【００１１】
本発明は以上の点に鑑みなされたもので、ディジタル映像入力信号のノイズ、波形歪みに影響されることなく、クロックを常に安定に最適位相に調整し得るクロック位相自動調整回路を具備する格子状デバイスを利用したディジタルディスプレイを提供することを目的とする。
【００１２】
また、本発明の他の目的は、位相調整の際に使用するアナログ映像信号として、特定の映像信号に限定されることなく、多くの映像信号を用い得るクロック位相自動調整回路を具備する格子状デバイスを利用したディジタルディスプレイを提供することにある。
【００１３】
【課題を解決するための手段】
本発明は上記の目的を達成するため、クロック位相自動調整回路を具備する格子状デバイスを利用したディジタルディスプレイであって、クロック位相自動調整回路は、入力信号として１ドット毎に白レベルと黒レベルが交互に変化するアナログ信号を入力し、入力信号を１ドットを周期とするクロックでサンプリングしてディジタル信号に変換するＡ／Ｄ変換器と、クロックの一周期をｎ分割（ｎは２以上の予め設定した数）したｎ個の時分割パルスのうち、外部から選択された一の時分割パルスを発生してＡ／Ｄ変換器へクロックとして出力するクロック発生回路と、それぞれ固有のＩＤで管理されるｎ個のメモリと、ｎ個のメモリを順次切り替えて、各メモリにＡ／Ｄ変換器からのディジタル信号を第１の所定期間ずつ書き込んだ後、ｎ個のメモリから並列に記憶信号を第２の所定期間単位で読み出すメモリ制御部と、ｎ個のメモリから並列に読み出された記憶信号を第２の所定期間毎に比較し、その中の中央値である記憶信号を読み出したメモリのＩＤを記憶することを、ｎ個のメモリのすべての記憶信号について繰り返すメモリＩＤ保持部と、メモリＩＤ保持部からのＩＤを受け、その中で最も多いＩＤを検出する検出部と、クロック発生回路を制御してｎ個の時分割パルスを、第１の所定期間毎に切り替えて順次選択出力させると共に、メモリ制御部を制御してｎ個のメモリのうちクロック発生回路から出力される時分割パルスに対応したＩＤのメモリにディジタル信号を書き込ませ、検出部からのＩＤに対応した一の時分割パルスをＡ／Ｄ変換器へのクロックとして決定し、クロック発生回路から時分割パルスを出力するように制御する処理部とを有する構成としたものである。
【００１４】
ここで、上記のアナログ信号はアナログ映像信号であり、ｎ個のメモリはラインメモリであり、クロックはドットクロックであり、第１の所定期間は所定ライン期間であり、第２の所定期間はドット周期であることを特徴とする。
【００１５】
この発明では、アナログ信号にリンギング等の波形歪みがあった場合や、ノイズが重畳していた場合は、アナログ信号のレベルが一定レベルの期間であっても急峻に変化し、またその期間は短いのに対し、波形歪みやノイズが重畳していない一定レベルの期間は比較的長期間であるから、アナログ信号をサンプリングした値の中央値を最も多くラインメモリに保持させることができる時のクロックの位相が、上記の波形歪みやノイズが重畳していない一定レベルの期間をサンプリングできる位相であると判断できるため、検出部からの中央値が最も多いＩＤに対応した一の時分割パルスをＡ／Ｄ変換器へのクロックとして自動的に決定する。
【００１６】
また、本発明は上記の目的を達成するため、メモリ制御部を、ｎ個のメモリのそれぞれに、画面中央部におけるＡ／Ｄ変換器からのディジタル映像信号を第１の所定期間ずつ書き込むことを特徴とする。この発明では、一画面中の画像が安定している期間のディジタル信号をラインメモリに書き込むことができる。
【００１７】
【発明の実施の形態】
次に、本発明の一実施の形態について、図面と共に説明する。図１は本発明になるディジタルディスプレイ中のクロック位相自動調整回路の一実施の形態の回路系統図を示す。同図において、ドット周期で白レベルと黒レベルとが交互に繰り返す、調整用のアナログ映像信号がＡ／Ｄ変換器１に供給され、ここでＰＬＬ回路９よりのドットクロックでサンプリングされて、ディジタル映像信号に変換された後メモリ２に供給される。
ここで、入力アナログ映像信号の水平同期信号と垂直同期信号を入力として受けるラインカウンタ６にて生成したカウント値を基に、中央処理装置（ＣＰＵ）８から、1画面中の映像の安定した部分（画面中央部）のラインのディジタル映像信号が選択されて、メモリ制御部７からのメモリ制御信号に基づいてメモリ２に書き込まれる。
【００１８】
ここで、ＣＰＵ８は、ＰＬＬ回路９より出力されるドットクロックとして、周波数はドットクロック周波数で同一であるが、位相角が互いに異なるｎ種類のドットクロック（以下、ステップ数ｎのドットクロックともいう）を切換出力制御すると共に、ＰＬＬ回路９の出力ドットクロックの選択位相に合わせて、メモリ制御部7へステップ値を通知する。
【００１９】
メモリ２は、ステップ数ｎと同じ数ｎ個のラインメモリを有しており、これらのｎ個のラインメモリは固有のＩＤが割り当てられており、どのラインメモリにアクセスしたかがＩＤでわかるように管理されている。すなわち、メモリ制御部７はＣＰＵ９から通知されたステップ値に対応したＩＤのラインメモリに対して、Ａ／Ｄ変換器１からのディジタル映像信号を１ライン分書き込ませる。
【００２０】
1つのクロック位相に対して1ライン分記憶したら、ＣＰＵ８は、ＰＬＬ回路９へドットクロックの位相を1ステップずらす指示を出すと共に、メモリ制御部7へずらしたステップ値を通知する。これにより、ＰＬＬ回路９からは次の選択位相のドットクロックが発生されてＡ／Ｄ変換器１に供給され、入力アナログ映像信号をサンプリングしてディジタル映像信号を出力させてメモリ２の前回のＩＤの次のＩＤとなるラインメモリに値を書き込む。これを、ステップ数ｎのドットクロックのすべてについて繰り返す。
【００２１】
ここで、ステップ数n＝６４である場合、メモリ２内のID＝０からID＝n‐１＝６３までの６４個のラインメモリに、ドット周期を６４等分した６４個の時分割位相パルスである６４種類のドットクロックでそれぞれサンプリングした各1ライン、計６４ライン分のディジタル映像信号が別々に記憶される。
【００２２】
続いて、メモリ２内の６４個のラインメモリから記憶ディジタル映像信号がドット単位で並列に読み出されて中央値検出回路３に供給され、ここで1ドット毎に各ラインメモリの同じ画素の読み出し値が比較され、その中の中央値が検出される。メモリＩＤ保持回路４は、中央値検出回路３で検出された中央値を記憶していたラインメモリのＩＤを、中央値を検出した回数として保持する。同様に、ドット毎にこの動作を1ライン分繰り返す。なお、検出期間は1ラインでなくてもよく、数ライン分を検出期間とすることにより、メモリ２のメモリ容量は増加するが、更に精度を上げることができる。
【００２３】
次に、所定メモリ容量分メモリＩＤ保持回路４にて保持されたラインメモリのＩＤは、最大／最小保持回数ＩＤ検出部５に入力され、ここで中央値を最も多く記憶していたラインメモリのＩＤと、中央値が最も少なかったラインメモリのＩＤがそれぞれ検出される。ラインメモリのＩＤは、ドットクロックのステップと1対1なので、最大／最小保持回数ＩＤ検出部５は、中央値を最も多く記憶していたラインメモリのＩＤに対応するドットクロックの位相（ステップ）が最も安定した位相の合った状態と判別し、逆に最小保持回数を示したラインメモリのＩＤに対応するドットクロック位相（ステップ）が、位相の合っていない状態であると判断する。
【００２４】
入力アナログ映像信号が、ノイズも少なく、波形もきれいな場合、安定期間が1ドットの期間で長いため、最大保持回数を示すラインメモリＩＤが1つではなく、複数出てくる場合がある。この場合には、最小保持回数を示すラインメモリＩＤに対応するドットクロック位相（ステップ位置）から総ステップ数の1／２付近の最大保持回数を示すラインメモリＩＤに対応するドットクロック位相を選択することにより、最も安定したクロック位相を判別することができる。
【００２５】
【実施例】
次に、図1のクロック位相自動調整回路の一実施例について、図２及び図３のタイミングチャートを併せ参照して説明する。入力アナログ映像信号には、既存のテスト信号を用いる。例えば、クロスハッチ等1ラインで波形を見た場合、1ドット毎に白レベルと黒レベルが交互に変化する映像信号が検出には最も有効である。図２（Ａ）はこの1ドット毎に白レベルと黒レベルが交互に変化し、波形歪とノイズが重畳されているアナログ映像信号であり、このアナログ映像信号を例にとって以下説明する。
【００２６】
図２（Ｂ）は同図（Ａ）に示すアナログ映像信号の階調を示し、同図（Ｃ）は、図1のＰＬＬ回路９から出力されるドットクロックを示す。ここでは、ドットクロック位相の可変可能なステップ数nを“１６”としているので、図２（Ｃ）に示すように、ドットクロックはドット周期を１６等分した１６個の時分割パルスであり、それぞれのドットクロックの位相をＩＤ０からＩＤ１５までのＩＤで示す。
【００２７】
まず、ID＝0の時のドットクロックで図1のA／D変換器1でＡ／Ｄ変換したディジタル映像信号を、メモリ２のＩＤ０のラインメモリに記憶する。このＩＤ０のラインメモリのメモリ値は、図３（Ｄ）にＩＤ＝０に示す。図３の例では、ＩＤ０のラインメモリには118、134、…、という値が記憶され、1ライン分のディジタル映像信号が記憶される。
【００２８】
1ライン分のディジタル映像信号をＩＤ０のラインメモリに記憶完了後、ＰＬＬ回路９のドットクロック位相を1ステップずらし、ＩＤ＝1の時のドットクロックで、ID＝0の時と同じ操作を行い、図1のメモリ２のID＝1の時のラインメモリに1ライン分のディジタル映像信号を記憶する。ID＝1の時のラインメモリの記憶メモリ値は、図３（Ｄ）にID＝1の時のメモリ値として、178、70、…と1ライン分記憶される。以下、この操作を全ステップ数分行うことで、ID＝0〜15のラインメモリにそれぞれのドットクロック位相でサンプリングされたディジタル映像信号が、1ライン分ずつ記憶される。
【００２９】
次に、ID＝0〜15の１６個のラインメモリから1ドット単位で記憶ディジタル映像信号を並列に読み出し、中央値検出回路３において各ラインメモリのドットの値を比較して中央値を検出する。図３（Ｄ）の例では、同図（Ｅ）に示すように、1ドット目は値200が中央値として選択され、２ドット目は値56が中央値として選択される。なお、中央値とはｎ個の量を大きさの順に並べたとき中央に位置する値であり、ここではｎが１６で偶数であるので、厳密には８番目と９番目の値の平均値であるが、８番目の値のＩＤと９番目の値のＩＤのどちらか一方を中央値のＩＤとしている。図１のメモリＩＤ保持回路４は、中央値検出回路３にて検出された中央値を保持していたラインメモリＩＤの中央値の回数を保持する。
【００３０】
図２及び図３の例では、図３（Ｆ）に示すように、1ドット目、２ドット目ともにID＝10が保持される。この時点でID＝10のメモリの中央値保持回数は“２”となる。他のIDのメモリの中央値保持回数は“０”のままである。このドット毎の中央値検出とメモリＩＤ保持が１ライン分のドットについて完了した後、図1の最大／最小保持回数ＩＤ検出部５にて、最も中央値を検出したラインメモリＩＤと最も検出回数が少なかったラインメモリＩＤを検出する。
【００３１】
ここで、最大／最小保持回数ＩＤ検出部５において、ID＝10が最大値を示し、ID＝0が最小値を示したとすると、図１に示したＣＰＵ９は、ID＝10の時のドットクロック位相が、最もサンプリングに適した位相の合ったドットクロックであると判別し、最小値を示したID＝0の時のドットクロック位相がサンプリングに適していない位相の合っていないドットクロックと判断する。ID＝10の時のドットクロックを選択することにより、アナログ映像信号に波形歪み、ノイズが含まれていても安定して位相の合ったドットクロック位相を自動的に検出できる。
【００３２】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば、ＰＬＬ回路９はドット周期をｎ等分した時分割パルスのうちの一の時分割パルスを選択出力するように説明したが、ｎ分割されていればよく、必ずしも等分割である必要はない。また、アナログ映像信号以外のアナログ信号についても本発明を適用し得る。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、検出部からの中央値が最も多いＩＤに対応した一の時分割パルスをＡ／Ｄ変換器へのクロックとして自動的に決定するようにしたため、Ａ／Ｄ変換器へのクロックとして、Ａ／Ｄ変換した映像信号に波形歪みやノイズを含んでいても、位相検出結果を誤検出することなく、クロックを映像信号に対して常に安定した位相に自動調整を行うことができ、よって、画像のちらつきを防止することができる。
【００３４】
また、本発明によれば、ヒストグラムやエントロピーを用いてクロック位相を調整するのではないので、入力アナログ映像信号はグレイスケールに限定されるものではなく、エッジが１箇所以上あればどのようなテスト信号でも判定に用いることができ、クロスハッチ等の１画素ごとにレベル差の大きい信号を用いた場合は判定の回数が増えるので、より高精度にクロックの位相の自動調整ができる。
【図面の簡単な説明】
【図１】  本発明になるディジタルディスプレイ中のクロック位相自動調整回路の一実施の形態の回路系統図である。
【図２】  図1の回路の一実施例のタイミングチャート（その１）である。
【図３】  図１の回路の一実施例のタイミングチャート（その２）である。
【図４】  従来のクロック位相自動調整回路の一例の回路系統図である。
【図５】  図４の動作説明用タイミングチャートである。
【符号の説明】
１  Ａ/Ｄ変換器
２  メモリ
３  中央値検出回路
４  メモリＩＤ保持回路
５  最大／最小保持回数ＩＤ検出部
６  ラインカウンタ
７  メモリ制御部
８  中央処理装置（ＣＰＵ）
９  位相同期ループ（ＰＬＬ）回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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