(57)【特許請求の範囲】
【請求項１】
基板の表面部に溝を形成する工程と、
前記基板上に前記溝が埋まるように堆積膜を形成する工程と、
前記堆積膜に対して、相対的に高い回転速度及び相対的に低い押圧力で第１段階の化学機械研磨を行なって、前記堆積膜表面に前記溝に起因して形成されている初期段差を解消する工程と、
前記初期段差が解消した前記堆積膜に対して、相対的に低い回転速度及び相対的に高い押圧力で第２段階の化学機械研磨を行なって、前記堆積膜における前記溝の外側に存在する部分を除去する工程とを備えていることを特徴とする堆積膜の平坦化方法。
【請求項２】
前記堆積膜の厚さは、前記溝の深さの１．６倍以上で且つ２．０倍以下に設定されていることを特徴とする請求項１に記載の堆積膜の平坦化方法。
【請求項３】
前記第１段階の化学機械研磨は、前記基板上に残存する前記堆積膜の厚さが０よりも大きく且つ前記溝の深さの５０％以下になるように行なわれることを特徴とする請求項１又は２に記載の堆積膜の平坦化方法。
【請求項４】
前記第１段階の化学機械研磨は、前記基板上に残存する前記堆積膜の厚さが０よりも大きく且つ２００ｎｍ以下になるように行なわれることを特徴とする請求項１又は２に記載の堆積膜の平坦化方法。
【請求項５】
前記第１段階の化学機械研磨が終了したときの前記堆積膜の厚さの面内ばらつきは５％以下であることを特徴とする請求項１又は２に記載の堆積膜の平坦化方法。
【請求項６】
前記第１段階の化学機械研磨が終了したときに前記基板上に残存する表面段差は０よりも大きく且つ２０ｎｍ以下であることを特徴とする請求項１又は２に記載の堆積膜の平坦化方法。
【請求項７】
前記第１段階の化学機械研磨と前記第２段階の化学機械研磨との間又は前記第２段階の化学機械研磨の初期段階において、研磨パッドに対してコンディショニングを行なう工程をさらに備えていることを特徴とする請求項１又は２に記載の堆積膜の平坦化方法。
【請求項８】
前記溝の幅は１μｍ以上で且つ１００μｍ以下であることを特徴とする請求項１又は２に記載の堆積膜の平坦化方法。
【請求項９】
前記溝は配線溝であると共に前記堆積膜は導電膜であり、
前記第２段階の化学機械研磨により、前記堆積膜における前記溝の外側に存在する部分を除去する工程は、前記導電膜よりなる埋め込み配線を形成する工程を含むことを特徴とする請求項１又は２に記載の堆積膜の平坦化方法。
【請求項１０】
前記配線溝と前記導電膜との間にバリアメタル層を形成する工程をさらに備え、
前記導電膜は銅合金膜であり、
前記バリアメタル層は窒化タンタル膜であることを特徴とする請求項９に記載の堆積膜の平坦化方法。
【請求項１１】
前記溝は素子分離溝であると共に前記堆積膜は絶縁膜であり、
前記第２段階の化学機械研磨により、前記堆積膜における前記溝の外側に存在する部分を除去する工程は、前記絶縁膜よりなる素子分離領域を形成する工程を含むことを特徴とする請求項１又は２に記載の堆積膜の平坦化方法。
【請求項１２】
前記素子分離溝の底部に反転防止層を形成する工程をさらに備え、
前記絶縁膜は二酸化珪素膜であることを特徴とする請求項１１に記載の堆積膜の平坦化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造工程において用いられ、化学的機械研磨法により堆積膜を平坦化する方法に関し、特に、多層配線工程で埋め込み配線を形成する方法又は素子分離工程で素子分離領域を形成する方法に関する。
【０００２】
【従来の技術】
以下、従来例として、化学的機械研磨（ＣＭＰ）法により埋め込み配線を形成する方法について、図１１（ａ）〜（ｃ）及び図１２（ａ）〜（ｃ）を参照しながら説明する。
【０００３】
まず、図１１（ａ）に示すように、半導体基板１の上に堆積された二酸化珪素よりなる層間絶縁膜２に、フォトリソグラフィ技術及びドライエッチング技術を用いて配線溝３を形成した後、図１１（ｂ）に示すように、配線溝３の内面を含む層間絶縁膜２の表面に全面に亘って例えば窒化タンタル膜よりなるバリアメタル層４を形成する。銅配線を構成する銅は、層間絶縁膜２を構成する二酸化珪素膜中に拡散し易く、層間絶縁膜２の絶縁性を劣化させる恐れがあるので、層間絶縁膜２の表面にバリアメタル層４を薄く形成するのである。
【０００４】
次に、図１１（ｃ）に示すように、スパッタリング法により、バリアメタル層４の上に銅よりなるシード層５を形成した後、図１２（ａ）に示すように、電解めっき法により、シード層５を成長させて銅膜６を形成する。この場合、配線溝３が銅膜６で完全に埋まるように、銅膜６の厚さを配線溝３の深さよりも大きくする。このようにすると、銅膜６における配線溝３の上方には初期段差７が形成される。
【０００５】
次に、図１２（ｂ）に示すように、ＣＭＰ法により、銅膜６における配線溝３の外側に存在する余分な部分を除去して、銅膜６よりなる埋め込み配線６Ａを形成した後、図１２（ｃ）に示すように、ＣＭＰ法により、バリアメタル層４における層間絶縁膜２の上に存在する部分を除去する。
【０００６】
ところで、銅のバリアメタル層４を構成する窒化タンタルは非常に安定な物質であるため、ＣＭＰ法により銅膜６とバリアメタル層４とを同時に研磨して除去することは困難である。
【０００７】
従って、銅の埋め込み配線６Ａを形成するためには、銅膜６とバリアメタル層４とを別々に研磨する必要がある。つまり、ＣＭＰの第１段階としては、銅膜６のみを研磨により除去すると共にバリアメタル層４の表面で研磨を停止する。ＣＭＰの第１段階で用いるスラリーとしては、窒化タンタルの研磨レートが銅の研磨レートに対して十分に大きいものを用いることが好ましい。次に、ＣＭＰの第２段階として、窒化タンタルを研磨するのに適したスラリーを用いて、バリアメタル層４における層間絶縁膜２の上に存在する部分を除去する。ＣＭＰの第２段階で用いるスラリーとしては、銅の研磨レートが窒化タンタルの研磨レートと同等又はそれ以下であるものを用いることが好ましい。この２段階のＣＭＰにより、銅膜６を消失させることなく埋め込み配線６Ａを形成することができる。
【０００８】
【発明が解決しようとする課題】
図１３（ａ）は、銅の埋め込み配線６Ａの理想的な断面形状を示し、図１３（ｂ）は銅の埋め込み配線６Ａの実際の断面形状を示している。すなわち、銅膜６に対するＣＭＰ工程において、銅の埋め込み配線６Ａの表面が層間絶縁膜２の表面よりも下になるように銅膜６が削られてしまうため、図１３（ａ）に示すような平坦な表面が得られず、図１３（ｂ）に示すように、埋め込み配線６Ａの表面にディッシングと称される表面段差が発生してしまう。
【０００９】
埋め込み配線６Ａの表面にディッシングが発生すると、以下に説明するような様々な問題が起きる。すなわち、埋め込み配線６Ａの高さが低減するため配線抵抗が増大したり、多層配線構造を形成する場合には、上層の埋め込み配線において銅膜又は窒化タンタル膜の研磨残りが発生して配線の短絡が起きたり、又はフォトリソグラフィの焦点ずれが大きくなってパターン形成に不良が発生したりする。
【００１０】
従って、埋め込み配線６Ａの表面に形成されるディッシングを低減することは、高性能な埋め込み配線を形成するために極めて重要な課題である。
【００１１】
また、素子分離工程において、素子分離溝に絶縁膜を埋め込んで素子分離領域を形成する場合において、素子分離領域の表面にディッシングが発生する場合もある。このような現象が起きると、素子分離領域の厚さが薄くなるので、素子同士の間にリーク不良が発生したり、パターン形成不良が発生したりする。
【００１２】
従って、素子分離領域の表面に形成されるディッシングを低減することは、高性能な素子分離領域を形成するために極めて重要な課題である。
【００１３】
ところで、ディッシングが拡大する原因としてはいくつかが知られており、それぞれについて対策が講じられる。
【００１４】
例えば、ディッシングは配線の幅寸法の増加に伴って増加する傾向がある。この原因は研磨パッドの弾性変形であって、その対策として、回路設計段階で配線の幅寸法に上限規制を設けることが行なわれている。
【００１５】
また、ディッシングは、研磨パッドが軟質であればあるほど増加する傾向がある。この原因も研磨パッドの弾性変形であって、その対策として、硬質の研磨パッドを使用することが行なわれている。
【００１６】
また、ディッシングには、オーバー研磨の増加に伴って増加する傾向がある。オーバー研磨とは、平坦化工程の最終段階で、基板表面に部分的に残留する余分な銅膜を完全に除去するために行なわれる。オーバー研磨は、銅膜の研磨残りに起因する配線の短絡を防止するには有効な手段であって必要不可欠であるが、過度なオーバー研磨は、ディッシングを拡大させて、配線抵抗の上昇及び上層の埋め込み配線での研磨残りを引き起こすので、取り扱いには十分な注意が必要である。つまり、オーバー研磨は必要最小限に抑制する必要がある。過度なオーバー研磨を行なわなければならない理由は、堆積された銅膜の厚さの面内ばらつきとＣＭＰにおける研磨レートの面内ばらつきとである。これら面内ばらつきを低減させることによって、オーバー研磨を抑制し、これにより、ディッシングを低減することができる。
【００１７】
さらに、ディッシング拡大の原因には、銅膜の厚さの設定も上げられる。つまり、銅膜の膜厚が小さすぎる場合には、初期段差が完全に除去される前に配線パターンが露出してしまい、これによって、残留する初期段差がそのまま配線のディッシングになってしまう。一方、銅膜の膜厚が大きすぎる場合には、銅膜の厚さの面内ばらつきとＣＭＰの研磨レートの面内ばらつきとが重なるため、オーバー研磨が増加し、これによって、ディッシングが拡大してしまう。
【００１８】
前記の問題に鑑みて、本発明は、ＣＭＰのオーバー研磨が終了したときに発生するディッシングを低減することを目的とする。
【００１９】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の堆積膜の平坦化方法は、基板の表面部に溝を形成する工程と、基板上に溝が埋まるように堆積膜を形成する工程と、堆積膜に対して第１段階の化学機械研磨を行なって、堆積膜に溝の起因して形成されている初期段差を解消する工程と、初期段差が解消した堆積膜に対して第２段階の化学機械研磨を行なって、堆積膜における溝の外側に存在する部分を除去する工程とを備え、堆積膜の厚さは、溝の深さの１．６倍以上で且つ２．０倍以下に設定されている。
【００２０】
第１の堆積膜の平坦化方法によると、堆積膜の厚さは、溝の深さの１．６倍以上で且つ２．０倍以下に設定されているため、第１段階の化学機械研磨が終了したときの表面段差を２０ｎｍ以下に抑制できると共に、第２段階の化学機械研磨に要する時間を低減できるので、ディッシングを抑制することができる。
【００２１】
前記の目的を達成するため、本発明に係る第２の堆積膜の平坦化方法は、基板の表面部に溝を形成する工程と、基板上に溝が埋まるように堆積膜を形成する工程と、堆積膜に対して、相対的に高い回転速度及び相対的に低い押圧力で第１段階の化学機械研磨を行なって、堆積膜に溝の起因して形成されている初期段差を解消する工程と、初期段差が解消した堆積膜に対して、相対的に低い回転速度及び相対的に高い押圧力で第２段階の化学機械研磨を行なって、堆積膜における溝の外側に存在する部分を除去する工程とを備えている。
【００２２】
第２の堆積膜の平坦化方法によると、第１段階の化学機械研磨を相対的に高い回転速度及び低い押圧力で行なうため、短い研磨時間で堆積膜を平坦化できるので、第１段階の化学機械研磨が終了した時点での堆積膜の平坦性が向上し、また、第２段階の化学機械研磨を相対的に低い回転速度及び高い押圧力で行なうため、短い研磨時間で堆積膜における溝の外側に存在する部分を除去できるので、ディッシングを抑制することができる。
【００２３】
第１又は第２の堆積膜の平坦化方法において、第１段階の化学機械研磨は、基板上に残存する堆積膜の厚さが０よりも大きく且つ溝の深さの５０％以下になるように行なわれることが好ましい。
【００２４】
このようにすると、第２段階の化学機械研磨に要する時間を短縮できるので、第２段階の化学機械研磨において堆積膜の膜厚の面内ばらつきが低減し、これによって、ディッシングがより一層低減する。
【００２５】
第１又は第２の堆積膜の平坦化方法において、第１段階の化学機械研磨が終了したときの堆積膜の厚さの面内ばらつきは５％以下であることが好ましい。
【００２６】
このようにすると、ディッシングをより一層低減することができる。
【００２７】
第１又は第２の堆積膜の平坦化方法は、第１段階の化学機械研磨と第２段階の化学機械研磨との間又は第２段階の化学機械研磨の初期段階において、研磨パッドに対してコンディショニングを行なう工程をさらに備えていることが好ましい。
【００２８】
このようにすると、第２段階の化学機械研磨におけるスラリーのスラリーの研磨砥粒を保持する能力が向上して、研磨レートの面内均一性が向上するので、ディッシングをより一層低減することができる。
【００２９】
第１又は第２の堆積膜の平坦化方法において、溝の幅は１μｍ以上で且つ１００μｍ以下であることが好ましい。
【００３０】
このようにすると、第１又は第２の堆積膜の平坦化方法の効果が確実に発揮される。
【００３１】
第１又は第２の堆積膜の平坦化方法において、溝は配線溝であると共に堆積膜は導電膜であり、第２段階の化学機械研磨により、堆積膜における溝の外側に存在する部分を除去する工程は、導電膜よりなる埋め込み配線を形成する工程を含むことが好ましい。
【００３２】
このようにすると、デッシィングの少ない埋め込み配線を確実に形成することができる。
【００３３】
第１又は第２の堆積膜の平坦化方法において、溝は素子分離溝であると共に堆積膜は絶縁膜であり、第２段階の化学機械研磨により、堆積膜における溝の外側に存在する部分を除去する工程は、絶縁膜よりなる素子分離領域を形成する工程を含むことが好ましい。
【００３４】
このようにすると、デッシィングの少ない素子分離領域を確実に形成することができる。
【００３５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る堆積膜の平坦化方法について、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）を参照しながら説明する。
【００３６】
まず、図１（ａ）に示すように、半導体基板１０の上に堆積された二酸化珪素よりなる層間絶縁膜１１に、フォトリソグラフィ技術及びドライエッチング技術を用いて配線溝１２を形成した後、図１（ｂ）に示すように、配線溝１２の内面を含む層間絶縁膜１１の表面に全面に亘って例えば窒化タンタル膜よりなるバリアメタル層１３を形成する。
【００３７】
次に、図１（ｃ）に示すように、スパッタリング法により、バリアメタル層１３の上に銅よりなるシード層１４を形成した後、図１（ｄ）に示すように、電解めっき法により、シード層１４を成長させて銅膜１５を堆積する。このようにすると、銅膜１５における配線溝１２の上方には初期段差１５ａが形成される。
【００３８】
次に、銅膜１５に対してＣＭＰの第１段階を行なって、図２（ａ）に示すように、初期段差１５ａを解消させて平坦化された銅膜１５Ａを得る。
【００３９】
次に、平坦化された銅膜１５Ａに対してＣＭＰの第２段階を行なって、図２（ｂ）に示すように、平坦化された銅膜１５Ａにおける配線溝１２の外側に存在する部分を除去して、銅の埋め込み配線１５Ｂを形成する。
【００４０】
次に、図２（ｃ）に示すように、バリアメタル層１３における配線溝１２の外側に存在する部分を除去する。
【００４１】
第１の実施形態の特徴は、銅膜１５の厚さは配線溝１２の深さの１．６倍〜２．０倍に設定されていること、及び、ＣＭＰの第１段階は、平坦化された銅膜１５Ａにおけるバリアメタル層１３の上に存在する部分の厚さが０よりも大きく且つ配線溝１２の深さの５０％以下になるように行なわれることである。
【００４２】
ＣＭＰの第１段階を、平坦化された銅膜１５Ａにおけるバリアメタル層１３の上に存在する部分の厚さが０よりも大きく且つ配線溝１２の深さの５０％以下になるように行なうと、ＣＭＰの第２段階に要する研磨時間を短縮できるので、ＣＭＰの第２段階において銅膜１５の厚さの面内ばらつきが大きくなって、表面段差が拡大する事態を防止することができる。
【００４３】
以下、銅膜１５の厚さを配線溝１２の深さの１．６倍〜２．０倍に設定する理由について図３を参照しながら説明する。図３において、○印及び実線はＣＭＰの第１段階が終了したときの銅膜の厚さと表面段差との関係を示し、△印及び破線はＣＭＰの第２段階が終了したときの銅膜の厚さと表面段差との関係を示している。また、図３は、配線溝１２の深さが４００ｎｍの場合である。
【００４４】
まず、銅膜１５の厚さが配線溝１２の深さの１．６倍以上であることが好ましい理由について説明する。
【００４５】
ＣＭＰの第１段階が終了したときに残存する段差（表面段差）、つまり平坦化された銅膜１５Ａの表面段差が２０ｎｍ以下になれば、銅膜１５の平坦化が十分に行なわれたと考えられる。その理由は、図３における実線で示すように、ＣＭＰの第１段階においては、表面段差は研磨の進行に伴って指数関数的に減少するが、表面段差が２０ｎｍに達すると表面段差の減少は飽和する。すなわち、表面段差を２０ｎｍよりも小さくすることは、無駄であると共に、スループットの低下及びコストの増加を招く。ＣＭＰの第１段階が終了したときの表面段差が２０ｎｍ以下になる条件は、銅膜１５の厚さが６４０ｎｍ以上であるとき、つまり銅膜１５の厚さが配線溝１２の深さの１．６倍以上であるときである。
【００４６】
次に、銅膜１５の厚さが配線溝１２の深さの２．０倍以下であることが好ましい理由について説明する。
【００４７】
銅膜１５の厚さが大きくなれば、ＣＭＰの第２段階における表面段差は大きくなる。その理由は、銅膜１５の厚さが大きくなると、ＣＭＰの第２段階における研磨時間が長くなるため、平坦化された銅膜１５Ａの膜厚の面内ばらつきが大きくなるからである。すなわち、図３における破線で示すように、銅膜１５の厚さが８００ｎｍを超えると、つまり銅膜１５の厚さが配線溝１２の深さの２．０倍を超えると、ＣＭＰの第２段階において研磨レートの面内ばらつきが大きくなって、表面段差が却って大きくなってしまう。
【００４８】
また、銅膜１５の厚さが配線溝１２の深さの２．０倍を超えると、スループットの低下、スラリー消費量の増加及びコストの増加を招くと共に、厚い銅膜１５を堆積することは、銅のめっき工程にも負担がかかり、スループットの低下及びコストの増加を招く。
【００４９】
以下、銅膜１５の厚さを配線溝１２の深さの１．６倍〜２．０倍に設定する根拠について具体的に説明する。
【００５０】
まず、銅膜のＣＭＰ工程を第１段階（平坦化段階）と第２段階（オーバー研磨段階）とに分けて解析する。第１段階は、堆積された銅膜（以下、堆積膜と称する。）を研磨しながら平坦化する工程であって、表面段差は研磨時間の経過と共に減少する。第２段階は、第１段階の後に基板表面に部分的に残留する銅膜を完全に除去する工程であって、表面段差は研磨時間の経過と共に増加する。
【００５１】
ＣＭＰの第１段階における表面段差の時間変化式をＳp(ｔ) とし、ＣＭＰの第２段階における表面段差の時間変化式をＳO(ｔ) とすると、Ｓp(ｔ) 及びＳO(ｔ) は、それぞれ、［数１］及び［数２］に示す、時間に関する微分方程式と初期条件及び終点条件とを満足する。
【００５２】
【数１】
0003639229.tif 000002
【００５３】
【数２】
0003639229.tif 000003
【００５４】
［数１］及び［数２］において、ＳO は堆積膜における初期段差の高さであり、Ｓ1はＣＭＰの第１段階が終了したときに残存する表面段差の高さであり、Ｓ2は配線溝の深さであり、ｔは研磨時間であり、Ｖは相対研磨レートであり、ＰT は凸部に加わる研磨圧力であり、ｋはPreston の定数であって、研磨レートが相対研磨レートと研磨圧力との積に比例すると仮定したときの比例定数であり、ｈP 及びｈO は、ＣＭＰの第１段階及び第２段階において段差が圧力差に比例すると仮定した場合の比例定数である。
【００５５】
以下、［数１］及び［数２］に示す関係が導き出せる根拠について説明する。
【００５６】
＜ＣＭＰの第１段階（平坦化段階）＞
堆積膜の初期段差の高さをＳ0 とすると共に、時間ｔが経過したときにおける、堆積膜の凸部の研磨量をＲT(ｔ) とし、堆積膜の凹部の研磨量をＲB(ｔ) とすると、ＣＭＰの第１段階により堆積膜を平坦化する工程における表面段差Ｓp(ｔ) は、Ｓp(ｔ)＝Ｓ0−ＲT(ｔ) ＋ＲB(ｔ) ……（１）で表わされる。
【００５７】
式（１）の両辺を時間ｔで微分すると、
ｄＳp(ｔ) ／ｄｔ＝−ＲT(ｔ)／ｄｔ＋ｄＲB(ｔ)／ｄｔ……（２）が得られる。
【００５８】
Preston の式より、凸部の研磨レート及び凹部の研磨レートは、それぞれ、以下に示す（３）式及び（４）式で表わされる。
ｄＲT(ｔ)／ｄｔ＝ｋTＰT(t)ＶT(t)……（３）
ｄＲB(ｔ)／ｄｔ＝ｋBＰB(t)ＶB(t)……（４）
ここで、ｋT及びｋBはそれぞれ凸部及び凹部におけるPreston の定数であり、ＰT(t)及びＲB(ｔ)はそれぞれ凸部及び凹部における研磨圧力であり、ＶT(t)及びＶB(t)はそれぞれ凸部及び凹部における相対研磨レートである。
【００５９】
式（３）及び式（４）を式（２）の右辺に代入すると次式（５）が得られる。
ｄＳp(ｔ)／ｄｔ＝−ｋTＰT(t)ＶT(t)＋ｋBＰB(t)ＶB(t)……（５）
ここで、Preston の２つの定数であるｋT及びｋBを同一の定数ｋと仮定する。なぜならば、Preston の定数は、スラリー及び被研磨膜の膜質に依存するため、凸部の定数ｋT と凹部の定数ｋB とは同一と考えてもよいからである。従って、
ｋT＝ｋB≡ｋ……（６）が成り立つ。
【００６０】
また、２つの相対研磨レートであるＶT(t)とＶB(t)とを同一の定数Ｖと仮定する。なぜならば、１つの段差を介して隣接する凸部と凹部とでは、相対研磨レートはほぼ等しいと考えてよいからである。ここで、ＶT(t)及びＶB(t)を定数Ｖと仮定した理由は計算を簡略化するためである。従って、次式（７）が成り立つ。ＶT(t)＝ＶB(t)≡Ｖ……（７）
次に、式（６）及び式（７）を式（５）の右辺に代入して整理すると、
ｄＳp(ｔ) ／ｄｔ＝−ｋＶ×｛ＰT(t)−ＰB(t)｝……（８）が得られる。
【００６１】
ここで、段差の凸部と凹部との圧力差：ＰT(t)−ＰB(t)≡ΔＰ(t) は表面段差Ｓp(ｔ) に比例すると仮定して、その比例定数をｈp とする。比例定数ｈp が大きいほど平坦性が良好であることを示している。従って、次式（９）を仮定することができる。
ＰT(t)−ＰB(t)≡ΔＰ(t) ＝ｈp×Ｓp(ｔ) ……（９）
式（９）を式（８）の右辺に代入して整理すると、次式（１０）が得られる。
ｄＳp(ｔ) ／ｄｔ＋ｋｈpＶ×Ｓp(ｔ) ＝０……（１０）
式（１０）は、時間ｔの関数である表面段差Ｓp(ｔ) についての一階線形微分方程式である。
【００６２】
式（１０）を解くと、次式（１１）のようになる。
Ｓp(ｔ) ＝Ｎp ×exp(−ｋｈpＶ×ｔ)＝０……（１１）
ここで、Ｎp は任意定数である。
【００６３】
式（１１）に初期条件：ｔ＝０のとき、Ｓp(ｔ) ＝Ｓ0 （初期段差）を適用して、任意定数Ｎp を求めると、次式（１２）が成り立つ。
Ｎp ＝Ｓ0 ……（１２）
式（１２）を式（１１）に代入すると、導出したいＣＭＰの第１段階での表面段差Ｓp(ｔ) の式として、次式（１３）が得られる。
Ｓp(ｔ) ＝Ｓ0×exp(−ｋｈpＶ×ｔ)……（１３）
【００６４】
＜ＣＭＰの第２段階（オーバー研磨段階）＞
ＣＭＰの第１段階と同様、ＣＭＰの第２段階における表面段差ＳO(ｔ) は式（１）を基に考える。ＣＭＰの第２段階では、配線部以外の表面にはＴａＮ（バリアメタル層）又はＳｉＯ2 （層間絶縁膜）が露出しているため、近似的に凸部での研磨量：ＲT(t) ＝０と考えてもよい。つまり、式（１）は次式（１４）のようになる。
ＳO(ｔ)＝Ｓ1＋ＲB(ｔ) ……（１４）
ここで、Ｓ1 は、ＣＭＰの第１段階が終了したときに残存する表面段差である。
【００６５】
式（１４）の両辺を時間ｔで微分すると、次式（１５）が得られる。
ｄＳO(ｔ) ／ｄｔ＝ｄＲB(ｔ) ／ｄｔ……（１５）
ＣＭＰの第１段階と同様、式（１５）に式（４）、（６）、（７）を適用すると、次式（１６）が得られる。
ｄＳO(ｔ) ／ｄｔ＝ｋＶ×ＰB(ｔ) ……（１６）
ＣＭＰの第１段階と同様、次式（１７）を仮定する。
ＰT(t)−ＰB(t)＝ｈO×ＳO(t) ……（１７）
ここで、ｈO はＣＭＰの第２段階における比例定数である。
【００６６】
ＣＭＰの第２段階においては、配線部以外の表面にはＴａＮ（バリアメタル層）又はＳｉＯ2 （層間絶縁膜）が露出しているため、凸部に加わる研磨圧力ＰT (ｔ) は一定値：ＰT と考えてもよい。従って、式（１７）は次式（１８）のようになる。
ＰB(t) ＝ＰT−ｈO×Ｓ0(ｔ) ……（１８）
式（１８）を式（１６）に代入して整理すると、次式（１９）が得られる。
ｄＳO(ｔ) ／ｄｔ＋ｋｈOＶ×ＳO(ｔ) ＝ｋＶＰT ……（１９）
式（１９）は、時間ｔの関数である表面段差ＳO(t) についての一階線形微分方程式である。式（１９）を解くと、次式（２０）が得られる。
ＳO(ｔ) ＝ＮO×exp(−ｋｈpＶ×ｔ)＋ＰT／ｈO ……（２０）
ここで、ＮOは任意定数である。
【００６７】
式（２０）に初期条件：ｔ＝０のとき、ＳO(ｔ)＝Ｓ1（第１段階が終了したときの残存段差）を適用して任意定数ＮO を求めると、次式（２１）が得られる。
ＮO＝Ｓ1−ＰT／ｈO ……（２１）
式（２１）を式（２０）に代入すると、導出したいＣＭＰの第２段階での表面段差ＳO(ｔ) の式として、次式（２２）が得られる。
ＳO(ｔ)＝Ｓ1×exp(−ｋｈOＶ×ｔ)＋(ＰT／ｈO)×[１−exp(−ｋｈOＶ×ｔ)｝……（２２）
【００６８】
時間ｔが十分に経過した後には、
【数３】
0003639229.tif 000004
が成立する。ここで、Ｓ2 は配線溝の深さである。式（２３）は、ＣＭＰの第２段階において、配線が消失してしまうことを表わしている。
【００６９】
式（２３）を式（２２）に適用すると、次式（２４）が得られる。
Ｓ2 ＝ＰT／ｈO……（２４）
式（２４）を式（２２）に代入すると、ＣＭＰの第２段階での表面段差ＳO(ｔ) は次式（２５）のようになる。
ＳO(ｔ)＝Ｓ1×exp(−ｋｈOＶ×ｔ)＋Ｓ2×[１−exp(−ｋｈOＶ×ｔ)｝……（２５）
【００７０】
以上のように、ＣＭＰの第１段階における表面段差Ｓp(ｔ) は、式（１３）より、Ｓp(ｔ) ＝Ｓ0×exp(−ｋｈpＶ×ｔ) で表わされ、ＣＭＰの第２段階における表面段差ＳO(ｔ) は、式（２５）より、
ＳO(ｔ)＝Ｓ1×exp(−ｋｈOＶ×ｔ)＋Ｓ2×[１−exp(−ｋｈOＶ×ｔ)｝で表わされる。
【００７１】
これらの理論によって、初期段差に対する銅膜の厚さの最適値を決定することができる。
【００７２】
図４は、銅の研磨時間に伴う表面段差の変化についての実験値を示している。図４において、縦軸は表面段差を表わし、横軸は銅の研磨時間を表わし、パラメータである銅膜の厚さとしては、○印が５５０ｎｍを表わし、△印が８５０ｎｍを表わし、実線はＣＭＰの第１段階の近似曲線を表わし、破線はＣＭＰの第２段階の近似曲線を表わしている。
【００７３】
前述したように、ＣＭＰの第１段階では、表面段差は研磨時間の増加に伴って減少する一方、ＣＭＰの第２段階では、表面段差は研磨時間の増加に伴って増加する。
【００７４】
また、銅膜の厚さが５５０ｎｍの場合、つまり銅膜の厚さが配線溝の深さの１．４倍程度である場合には、表面段差の最小値は１００ｎｍ程度であって、平坦化が十分に行なわれていないことが分かる。また、銅膜の厚さが８５０ｎｍの場合、つまり銅膜の厚さが配線溝の深さの１．９倍程度である場合には、表面段差の最小値は３０ｎｍ程度であって、平坦化が十分に行なわれていることが分かる。さらに、前記の計算式、つまり式（１３）及び式（２５）は、実験結果に正確にフィッティングしていることも分かる。
【００７５】
図５は、埋め込み配線１５Ｂの配線幅が２０μｍであり、初期段差が４００ｎｍであるパターンに対してＣＭＰを行なったときにおける、表面段差及び研磨時間のシュミレーション結果を示している。この場合、銅膜の厚さは７５０ｎｍであって、配線溝の深さ（初期段差）の約１．９倍である。尚、図４において、縦軸は表面段差を表わし、横軸は銅の研磨時間を表わし、実線はＣＭＰの第１段階のシュミレーション結果を表わし、破線はＣＭＰの第２段階のシュミレーション結果を表わしている。銅の研磨レートは約６００ｎｍ／ｍｉｎであるから、研磨時間の１０秒は研磨量の１００ｎｍに相当する。
【００７６】
まず、ＣＭＰの第１段階について説明する。第１段階では、４００ｎｍの初期段差は、６０秒間の研磨により２０ｎｍ以下の表面段差となっており、ほぼ平坦化されていることが分かる。もし、銅膜の厚さを必要以上に大きくすることは、十分な平坦化を行なうためには適しているが、基板全面に残留する銅膜の厚さが大きくなってしまう。このため、残留する銅膜を完全に除去する時間に表面段差の面内ばらつきが拡大するので、第２段階において余分なオーバー研磨が必要になり、ディッシングが拡大する。従って、ＣＭＰの第１段階が終了したときに基板上に残留している銅膜の厚さはできるだけ小さい方が好ましい。図４に示す例では、銅膜の厚さは２００ｎｍ以下である。
【００７７】
次に、ＣＭＰの第２段階について説明する。第２段階は、第１段階が終了したときに残留する薄い銅膜を基板上から完全に除去するオーバー研磨を行なう工程である。
【００７８】
図５では、ＣＭＰの第１段階が終了したときにおける、平坦化された銅膜１５Ａの膜厚の面内ばらつきを３種類（５％、１０％、１５％）に変化させて、必要なオーバー研磨量を見積もっている。この場合、基板上に残留している薄い銅膜の厚さは２００ｎｍ以下である。
【００７９】
図５から、平坦化された銅膜１５Ａの膜厚の面内ばらつきが５％以下であるときに、ＣＭＰの第２段階が終了したときに形成されるディッシングを１００ｎｍ以下に抑制できることが分かる。ところで、面内ばらつきが５％以下であると、ＣＭＰの第２段階において、バリアメタル層１３の膜厚分例えば３５ｎｍの厚さ分に相当する段差が緩和されるから、ＣＭＰの第２段階が終了したときの段差としては５０ｎｍ以下を実現できる。
【００８０】
前述のように、平坦化された銅膜１５Ａの膜厚の面内ばらつきが大きくなればなるほど、余分なオーバー研磨が必要になるので、それに応じてディッシングが拡大していくことになる。
【００８１】
従って、ディッシングの拡大を抑制するためには、銅膜の厚さを配線溝の深さ（初期段差）の約１．９倍に設定して、ＣＭＰの第１段階が終了したときに残留する銅膜の厚さを、配線パターンが露出しない限度で、できるだけ薄くすると共に、ＣＭＰの第１段階を、平坦化された銅膜の膜厚の面内均一性が得られるように研磨することによって、ディッシングを大きく低減することができる。
【００８２】
尚、第１の実施形態においては、銅膜１５に対してＣＭＰの第１段階が終了した時点でＣＭＰを一旦停止し、その後、ＣＭＰの第２段階を行なったが、ＣＭＰの第１段階及び第２段階を連続して行なってもよい。
【００８３】
また、第１の実施形態においては、銅膜１５は、シード層１４の上に電解めっきを施すことにより形成したが、他の方法により銅膜１５を堆積してもよい。
【００８４】
また、第１の実施形態においては、埋め込み配線１５Ｂを形成する場合であったが、本発明にかかる堆積膜の平坦化方法は、下層配線と上層配線とを接続するヴィアの形成方法であってもよい。
【００８５】
また、第１の実施形態においては、配線溝１２の幅は１μｍ〜１００μｍ程度の範囲が好ましい。その理由は、配線溝１２の幅が１μｍよりも小さい場合には、溝幅が狭いために、堆積された銅膜１５の表面に初期段差が形成されず銅膜１５の表面がほぼ平坦になるからである。一方、配線溝１２の幅が１００μｍよりも大きい場合には、研磨パッドが表面段差に追随してしまうので、ＣＭＰによる銅膜１５の平坦化が難しくなるからである。
【００８６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る堆積膜の平坦化方法について、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）を参照しながら説明する。
【００８７】
まず、図６（ａ）に示すように、半導体基板２０の上に堆積された二酸化珪素よりなる層間絶縁膜２１に、フォトリソグラフィ技術及びドライエッチング技術を用いて配線溝２２を形成した後、図６（ｂ）に示すように、配線溝２２の内面を含む層間絶縁膜２１の表面に全面に亘って例えば窒化タンタル膜よりなるバリアメタル層２３を形成する。
【００８８】
次に、図６（ｃ）に示すように、スパッタリング法により、バリアメタル層２３の上に銅よりなるシード層２４を形成した後、図６（ｄ）に示すように、電解めっき法により、シード層２４を成長させて銅膜２５を堆積する。このようにすると、銅膜２５における配線溝２２の上方には初期段差２５ａが形成される。
【００８９】
次に、銅膜２５に対して、相対的に高い回転速度及び相対的に低い押圧力の条件でＣＭＰの第１段階を行なって、図７（ａ）に示すように、初期段差２５ａを解消させて平坦化された銅膜２５Ａを得る。
【００９０】
このように、高い回転速度及び低い押圧力でＣＭＰの第１段階を行なうと、通常の条件でＣＭＰを行なう場合に比べて、凸部に対する研磨レートが高くなる一方で凹部に対する研磨レートが低くなるので、短い研磨時間で銅膜２５を平坦化することができる。このため、ＣＭＰの第１段階が終了した時点では、平坦化の程度が高い平坦化された銅膜２５Ａが得られる。
【００９１】
ところで、高い回転速度及び低い押圧力の条件でＣＭＰを行なうと、段差の平坦化には有利であるが、研磨レートが不安定になるので、膜厚の面内均一性には不利である。
【００９２】
そこで、平坦化された銅膜２５Ａに対して、相対的に低い回転速度及び相対的に高い押圧力の条件でＣＭＰの第２段階を行なって、図７（ｂ）に示すように、平坦化された銅膜２５Ａにおける配線溝２２の外側に存在する部分を除去して、銅の埋め込み配線２５Ｂを形成する。
【００９３】
このように、低い回転速度及び高い押圧力でＣＭＰの第２段階を行なうと、研磨レートが等しい場合には、通常の条件でＣＭＰを行なう場合に比べて、膜厚の面内均一性が向上するので、より短い時間で、平坦化された銅膜２５Ａにおける配線溝２２の外側に存在する部分を除去することができる。このため、ＣＭＰの第２段階の時間が短くなるので、ＣＭＰの第２段階で発生するディッシングの拡大を防止することができる。
【００９４】
次に、図７（ｃ）に示すように、バリアメタル層２３における配線溝２２の外側に存在する部分を除去する。
【００９５】
第２の実施形態によると、相対的に高い高い回転速度及び低い押圧力でＣＭＰの第１段階を行なって、平坦化された銅膜２５Ａを得た後、相対的に低い回転速度及び高い押圧力でＣＭＰの第２段階を行なって、平坦化された銅膜２５Ａにおける配線溝２２の外側に存在する部分を除去するため、銅の埋め込み配線２５Ｂの表面に発生するディッシングを低減することができる。
【００９６】
尚、第２の実施形態においても、ＣＭＰの第１段階は、平坦化された銅膜２５Ａにおけるバリアメタル層２３の上に存在する部分の厚さが０よりも大きく且つ配線溝２２の深さの５０％以下になるように行なわれることが好ましい。このようにすると、ＣＭＰの第２段階に要する研磨時間を短縮できるので、ＣＭＰの第２段階において研磨レートの面内ばらつきが大きくなって、表面段差が拡大する事態を防止することができる。
【００９７】
（第３の実施形態）
以下、本発明の第３の実施形態に係る堆積膜の平坦化方法について、図８（ａ）〜（ｄ）及び図９（ａ）〜（ｃ）を参照しながら説明する。
【００９８】
まず、図８（ａ）に示すように、半導体基板３０の上に堆積された二酸化珪素よりなる層間絶縁膜３１に、フォトリソグラフィ技術及びドライエッチング技術を用いて配線溝３２を形成した後、図８（ｂ）に示すように、配線溝３２の内面を含む層間絶縁膜３１の表面に全面に亘って例えば窒化タンタル膜よりなるバリアメタル層３３を形成する。
【００９９】
次に、図８（ｃ）に示すように、スパッタリング法により、バリアメタル層３３の上に銅よりなるシード層３４を形成した後、図８（ｄ）に示すように、電解めっき法により、シード層３４を成長させて銅膜３５を堆積する。このようにすると、銅膜３５における配線溝３２の上方には初期段差３５ａが形成される。
【０１００】
次に、銅膜３５に対してＣＭＰの第１段階を行なって、図７（ａ）に示すように、初期段差２５ａを解消させて平坦化された銅膜２５Ａを得る。
【０１０１】
次に、研磨パッドに対してコンディショニングを行なって、研磨パッドの表面を毛羽立たせておいてから、平坦化された銅膜２５Ａに対してＣＭＰの第２段階を行なって、図７（ｂ）に示すように、平坦化された銅膜２５Ａにおける配線溝２２の外側に存在する部分を除去して、銅の埋め込み配線２５Ｂを形成する。
【０１０２】
次に、図７（ｃ）に示すように、バリアメタル層２３における配線溝２２の外側に存在する部分を除去する。
【０１０３】
ところで、研磨パッドのコンディショニングとは、ＣＭＰを行なう前に、ダイヤモンドで研磨パッドの表面を荒らす工程である。このコンディショニングを行なうことによって、研磨パッドの表面が毛羽立つため、スラリーが研磨砥粒を保持する性能が向上するので、より高い研磨レートを得ることができ、これによって、より優れた面内均一性を得ることができる。しかしながら、研磨パッドのコンディショニングを過度に行なうと、研磨パッドの磨耗が促進されるので、研磨パッドの寿命が短くなるという問題がある。
【０１０４】
そこで、従来においては、研磨パッドのコンディショニングは、ＣＭＰを行なう前に行なわれていた。
【０１０５】
ところが、ＣＭＰの前にコンディショニングを行なうと、研磨パッドの表面の毛羽立ち状態はＣＭＰの進行と共に低減するため、ＣＭＰの第１段階が終了した時点では、研磨パッドの表面は平滑化されてしまい、研磨砥粒の保持能力が低減してしまうので、ＣＭＰの第２段階においては、研磨レートの面内均一性が低減してしまう。
【０１０６】
これに対して、第３の実施形態のように、ＣＭＰの第１段階とＣＭＰの第２段階との間で、研磨パッドに対してコンディショニングを行なうと、ＣＭＰの第２段階においては、スラリーの研磨砥粒を保持する能力が向上して、研磨レートの面内均一性が向上するので、埋め込み配線２５Ｂの表面に形成されるディッシングを低減することができる。
【０１０７】
尚、第３の実施形態においては、ＣＭＰの第１段階とＣＭＰの第２段階との間においてＣＭＰを一旦中断してから、コンディショニングを行なったが、これに代えて、ＣＭＰの第２段階の開始時期とほぼ同時に、ＣＭＰの第２段階を行ないながらコンディショニングを行なってもよい。
【０１０８】
また、第３の実施形態は、第１の実施形態のように、ＣＭＰの第１段階と第２段階とを同じ条件で研磨する場合と、第２の実施形態のように、ＣＭＰの第１段階と第２段階とを異なる条件で研磨する場合との両方のケースに適用することができる。
【０１０９】
（第４の実施形態）
以下、本発明の第４の実施形態に係る堆積膜の平坦化方法について、図１０（ａ）〜（ｄ）を参照しながら説明する。
【０１１０】
まず、図１０（ａ）に示すように、半導体基板４０の表面部に素子分離溝４１を形成した後、該素子分離溝４１の底部に反転防止層４２を形成する。
【０１１１】
次に、図１０（ｂ）に示すように、素子分離溝４１の内部を含む半導体基板４０の上に全面に亘って、二酸化珪素よりなる絶縁膜４３を、該絶縁膜４３の厚さが素子分離溝４１の深さの１．６倍〜２．０倍になるように堆積する。このようにすると、絶縁膜４３における素子分離溝４１の上方には初期段差４３ａが形成される。
【０１１２】
次に、絶縁膜４３に対してＣＭＰの第１段階を行なって、図１０（ｃ）に示すように、初期段差４３ａを解消させて平坦化された絶縁膜４３Ａを得る。
【０１１３】
次に、平坦化された絶縁膜４３Ａに対してＣＭＰの第２段階を行なって、図１０（ｄ）に示すように、平坦化された絶縁膜４３Ａにおける素子分離溝４１の外側に存在する部分を除去して、素子分離領域４３Ｂを形成する。
【０１１４】
第４の実施形態によると、第１の実施形態と同様、絶縁膜４３の厚さを素子分離溝４１の深さの１．６倍〜２．０倍に設定しているため、デッシィングを低減することができる。
【０１１５】
尚、第４の実施形態は、絶縁膜４３の厚さを素子分離溝４１の深さの１．６倍〜２．０倍に設定したが、これに代えて又はこれに加えて、絶縁膜４３に対して、相対的に高い回転速度及び低い押圧力の条件でＣＭＰの第１段階を行なった後、相対的に低い回転速度及び高い押圧力の条件でＣＭＰの第２段階を行なってもよいし、ＣＭＰの第２段階の前又は初期において研磨パッドのコンディショニングを行なってもよい。
【０１１６】
【発明の効果】
本発明に係る第１の堆積膜の平坦化方法によると、第１段階の化学機械研磨が終了したときの表面段差を２０ｎｍ以下に抑制できると共に、第２段階の化学機械研磨に要する時間を低減できるので、ディッシングを抑制することができる。
【０１１７】
また、本発明に係る第２の堆積膜の平坦化方法によると、第１段階の化学機械研磨において短い研磨時間で堆積膜を平坦化できるので、堆積膜の平坦性が向上すると共に、第２段階の化学機械研磨において短い研磨時間で堆積膜における溝の外側に存在する部分を除去できるので、ディッシングを抑制することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は第１の実施形態に係る堆積膜の平坦化方法の各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は第１の実施形態に係る堆積膜の平坦化方法の各工程を示す断面図である。
【図３】ＣＭＰにおける銅膜の厚さと表面段差との関係を表わすシュミレーション結果を示す図である。
【図４】ＣＭＰにおける銅膜に対する研磨時間と表面段差との関係を表わす実験結果を示す図である。
【図５】ＣＭＰにおける銅膜に対する研磨時間と表面段差との関係を表わすシュミレーション結果を示す図である。
【図６】（ａ）〜（ｄ）は第２の実施形態に係る堆積膜の平坦化方法の各工程を示す断面図である。
【図７】（ａ）〜（ｃ）は第２の実施形態に係る堆積膜の平坦化方法の各工程を示す断面図である。
【図８】（ａ）〜（ｄ）は第３の実施形態に係る堆積膜の平坦化方法の各工程を示す断面図である。
【図９】（ａ）〜（ｃ）は第３の実施形態に係る堆積膜の平坦化方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｄ）は第４の実施形態に係る堆積膜の平坦化方法の各工程を示す断面図である。
【図１１】（ａ）〜（ｃ）は従来の堆積膜の平坦化方法の各工程を示す断面図である。
【図１２】（ａ）〜（ｃ）は従来の堆積膜の平坦化方法の各工程を示す断面図である。
【図１３】（ａ）は埋め込み配線の理想的な断面図であり、（ｂ）は埋め込み配線の実際の断面図である。
【符号の説明】
１０  半導体基板
１１  層間絶縁膜
１２  配線溝
１３  バリアメタル層
１４  シード層
１５  銅膜
１５Ａ  平坦化された銅膜
１５Ｂ  埋め込み配線
１５ａ  初期段差
２０  半導体基板
２１  層間絶縁膜
２２  配線溝
２３  バリアメタル層
２４  シード層
２５  銅膜
２５Ａ  平坦化された銅膜
２５Ｂ  埋め込み配線
２５ａ  初期段差
３０  半導体基板
３１  層間絶縁膜
３２  配線溝
３３  バリアメタル層
３４  シード層
３５  銅膜
３５Ａ  平坦化された銅膜
３５Ｂ  埋め込み配線
３５ａ  初期段差
４０  半導体基板
４１  素子分離溝
４２  反転防止層
４３  絶縁膜
４３Ａ  平坦化された絶縁膜
４３Ｂ  素子分離領域
４３ａ  初期段差
【図１】
0003639229.tif 000005
【図２】
0003639229.tif 000006
【図３】
0003639229.tif 000007
【図４】
0003639229.tif 000008
【図５】
0003639229.tif 000009
【図６】
0003639229.tif 000010
【図７】
0003639229.tif 000011
【図８】
0003639229.tif 000012
【図９】
0003639229.tif 000013
【図１０】
0003639229.tif 000014
【図１１】
0003639229.tif 000015
【図１２】
0003639229.tif 000016
【図１３】
0003639229.tif 000017