(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルを複数個直列接続してなるＮＡＮＤセルを有する第１のメモリチップと、互いに交差する行線と列線の各交点位置にメモリセルを配置してなる第２のメモリチップと、を同一パッケージに内蔵してなり、且つ前記第１及び第２のメモリチップと外部とを電気的に接続する接続端子を設けてなり、
前記第１のメモリチップは、前記ＮＡＮＤセルをマトリクス配置してなるメモリセルアレイと、前記メモリセルアレイのうちでワード線を共有するメモリセルへの書き込みデータを一時記憶する複数のデータ回路とを備え、前記データ回路に一時記憶された書き込みデータを同一ワード線につながる不揮発性メモリセルに一括して書き込むことを特徴とする半導体装置。
【請求項２】
前記第１のメモリチップを構成するＮＡＮＤセルは、半導体基板上に浮遊ゲートと制御ゲートを積層した２層ゲート構成の不揮発性メモリセルを複数個直列接続してなり、基板と浮遊ゲートとの間の電子のトンネル効果によってデータの書き込み，消去を行うものであることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷蓄積層と制御ゲートを有するＭＯＳトランジスタ構造のメモリセルを用いて構成された電気的書替え可能な不揮発性半導体（Ｅ２  ＰＲＯＭ）に係わり、特にＮＡＮＤセル構成のＥ２  ＰＲＯＭを用いた半導体装置に関する。
【０００２】
【従来の技術】
Ｅ２  ＰＲＯＭの分野で、電荷蓄積層（例えば浮遊ゲート）と制御ゲートを持つＭＯＳトランジスタ構造のメモリセルが広く知られている。このＥ２  ＰＲＯＭのメモリセルアレイは、互いに交差する行線と列線の各交点位置にメモリセルを配置して構成される。実際のパターン上では、二つのメモリセルのドレインを共通にしてここに列線が接続されるようにしてセル占有面積をできる限り小さいものとしている。しかしこれでも、二つのメモリセルの共通ドレイン毎に列線とのコンタクト部を必要とし、このコンタクト部がセル占有面積の大きい部分を占めている。
【０００３】
これを解決する有望なものとして本出願人は、先にＮＡＮＤセル構成のＥ２  ＰＲＯＭを提案している（特願昭６２−２３３９４４号）。このＮＡＮＤセルは、浮遊ゲートと制御ゲートを有するメモリセルを、ソース，ドレインを共用する形で複数個直接接続して構成される。ＮＡＮＤセルはマトリクス配列されて、その一端側のドレインはビット線に接続され、各メモリセルの制御ゲートはワード線に接続される。このＮＡＮＤセルのデータ消去および書込み動作は、浮遊ゲートとドレイン層または基板間の電子のトンネリングを利用する。
【０００４】
具体的に消去／書き込みの動作を説明する。データ消去は、全メモリセルのワード線に２０Ｖ程度の“Ｈ”レベル電位を与え、ビット線に“Ｌ”レベル電位例えば０Ｖを与える。これにより全てのメモリセルは導通し、その基板から浮遊ゲートに電子がトンネリングにより注入されてしきい値が正方向に移動した消去状態（例えばしきい値２Ｖ）となる。これが一括消去である。
【０００５】
データ書込みは、ＮＡＮＤセルのうちビット線から遠い方のメモリセルから順に行なう。このとき、ビット線には例えば２３Ｖの“Ｈ”レベル電位が与えられ、選択されたメモリセルにつながるワード線に０Ｖが与えられ、非選択ワード線には２３Ｖの“Ｈ”レベル電位が与えられる。既に書き込みが行われたメモリセルにつながるワード線は、０Ｖとする。これにより、ビット線の“Ｈ”レベル電位は選択されたメモリセルのドレインまで伝達され、このメモリセルでは浮遊ゲートの電子がドレインに放出されてしきい値が負方向に移動した状態“１”（例えばしきい値−２Ｖ）のデータ書込みが行われる。このとき、選択メモリセルよりビット線側のメモリセルでは制御ゲートと基板間に電界がかからず、消去状態を保つ。
【０００６】
“０”書き込みの場合は、ビット線に中間電位例えば、１１．５Ｖを与える。このとき選択メモリセルよりビット線側のメモリセルでは弱い消去モードになるが、これらは未だデータ書込みがなされていないし、また電界が弱いため過剰消去になることはない。データ読出しは、選択ワード線に０Ｖ、その他のワード線に例えば５Ｖを与え、電流の有無を検出することにより行なう。“１”ならば電流が流れ、“０”ならば電流が流れない。
【０００７】
このようなＮＡＮＤセル構成のＥ２  ＰＲＯＭは、ＮＡＮＤセルを構成する複数のメモリセルについてビット線とのコンタクト部を一つ設ければよいので、従来の一般的なＥ２  ＰＲＯＭに比べて、セル占有面積が小さくなるという利点を有するが、反面、ＮＡＮＤ構成であるために読出し時のセル電流が小さく、従って読出しに時間がかかるという問題がある。これは特に、ＮＡＮＤセルを構成するメモリセル数を多くした場合に大きい問題である。今後従来のフロッピー・ディスクなどをこのＥ２  ＰＲＯＭで置換しようとする場合には、先ずデータ読出し時間の短縮が図られなければならないし、同時にデータ書込み時間の短縮も要求される。
【０００８】
【発明が解決しようとする課題】
このように従来、不揮発性半導体メモリセルを用いたＥ２  ＰＲＯＭは、これを大規模化した時のデータの書き込み，読出しを如何に高速に行うかが重要な解決課題となっている。
【０００９】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、不揮発性メモリセルを用いた場合のデータ書込み及びデータ読出しを高速に行うことができ、且つ大規模化した場合にも十分な高速化をはかり得る半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明、次のような構成を採用している。
【００１１】
即ち本発明は、同一パッケージに複数のメモリチップを内蔵した半導体装置において、不揮発性メモリセルを複数個直列接続してなるＮＡＮＤセルを有する第１のメモリチップと、互いに交差する行線と列線の各交点位置にメモリセルを配置してなる第２のメモリチップと、を同一パッケージに内蔵してなり、且つ前記第１及び第２のメモリチップと外部とを電気的に接続する接続端子を設けてなり、前記第１のメモリチップは、前記ＮＡＮＤセルをマトリクス配置してなるメモリセルアレイと、前記メモリセルアレイのうちでワード線を共有するメモリセルへの書き込みデータを一時記憶する複数のデータ回路とを備え、前記データ回路に一時記憶された書き込みデータを同一ワード線につながる不揮発性メモリセルに一括して書き込むことを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１３】
図１は、一実施形態のＥ２  ＰＲＯＭの全体構成を示すブロック図である。１１はＥ２  ＰＲＯＭアレイであり、１２はセンスアンプ、１３は行デコーダ、１４は行アドレスバッファ、１５は列デコーダ、１７はデータインバッファ、１８はデータアウトバッファである。行デコーダ１５とデータインバッファ１７およびデータアウトバッファ１８の間に、入力データおよび出力データを一時蓄積するためのシフトレジスタ１６が設けられている。これらの回路が一つのチップ基板上に集積形成されている。
【００１４】
図２は、図１のＥ２  ＰＲＯＭアレイ１１の等価回路図である。この実施形態では、４つのメモリセルＭ１  〜Ｍ４  が直接接続されてＮＡＮＤセルを構成して、この様なＮＡＮＤセルがマトリクス配列されている。ＮＡＮＤセルのドレインは第１の選択ＭＯＳトランジスタＳ１ｎ（ｎ＝１〜５１２）を介してビット線ＢＬに接続され、ソースは第２の選択ＭＯＳトランジスタＳ２ｎ（ｎ＝１〜５１２）を介して接地される。各メモリセルの制御ゲートはビット線ＢＬと交差するワード線ＷＬに接続される。
【００１５】
図３はその一つのＮＡＮＤセルを示す平面図、図４（ａ）（ｂ）はそのＡ−Ａ′，Ｂ−Ｂ′断面図である。ｐ−  型シリコン基板１の素子分離絶縁膜２で区画された領域に、前述のように４個のメモリセルと２個の選択トランジスタが形成されている。各メモリセルは、基板１上に熱酸化膜からなる第１ゲート絶縁膜３を介して第１層多結晶シリコン膜による浮遊ゲート４（４１  〜４８  ）が形成され、この上に第２ゲート絶縁膜５を介して第２層多結晶シリコン膜による制御ゲート６（６１  〜６８  ）を形成して構成されている。各メモリセルの制御ゲート６はそれぞれワード線ＷＬ（ＷＬ１  〜ＷＬ８  ）を構成している。
【００１６】
メモリセルのソース，ドレインとなるｎ＋  型層９は隣接するもの同士で共用する形で４個のメモリセルが直列接続されている。そしてこの実施形態では、ドレイン側，ソース側に選択トランジスタＳ１  ，Ｓ３  が接続されて一つのＮＡＮＤセルを構成している。
【００１７】
選択トランジスタＳ１  ，Ｓ３  のゲート電極４９  ，６９  および４１０，６１０はメモリセルの浮遊ゲートおよび制御ゲートを構成する第１層、第２層多結晶シリコン膜を同時にパターニングして得られ、電極４９  と６９  の間および電極４１０と６１０の間はワード線方向の所定間隔でコンタクトしている。全体はＣＶＤ絶縁膜７で覆われ、メモリセルに対して選択トランジスタＳ１  のドレインであるｎ＋  型層にコンタクトするビット線ＢＬとしてのＡｌ配線８が配設されている。
【００１８】
各メモリセルでの浮遊ゲート４と基板１間の結合容量Ｃ１  は、浮遊ゲート４と制御ゲート６間の結合容量Ｃ２  に比べて小さく設定されている。具体的な形状寸法を説明すれば、浮遊ゲート４および制御ゲート６は共にパターン幅１μｍ、従ってメモリセルのチャネル長が１μｍであり、浮遊ゲート４は図４（ｂ）に示すようにフィールド領域上両側にそれぞれ１μｍずつ延在させている。第１ゲート絶縁膜３は２０ｎｍの熱酸化膜であり、第２ゲート絶縁膜５は３５ｎｍの熱酸化膜である。
【００１９】
この様なＮＡＮＤセルは、図２に示すようにビット線コンタクト、ソース拡散層を共用しながらビット線方向に折返しつつ繰返し配列されている。図５は、メモリセルＭ1 〜Ｍ8 からなるＮＡＮＤセルに着目した時の消去および書込みの動作を説明するためのタイミング図である。
【００２０】
先ず、ＮＡＮＤセルを構成するメモリセルＭ１  〜Ｍ４  を一括して消去する。そのためにこの実施形態では、選択トランジスタＳ１  のゲート電極ＳＧ１  に“Ｈ”レベル（例えば昇圧電位Ｖｐｐ＝２０Ｖ）を与え、選択トランジスタＳ２  のゲート電極ＳＧ２  も“Ｈ”レベル（例えばＶｃｃ＝５Ｖ）とし、ＮＡＮＤセル内の全てのメモリセルのドレイン、ソースを０Ｖに保ち、ワード線ＷＬ１  〜ＷＬ４  に“Ｈ”レベル（例えばＶｐｐ＝２０Ｖ）を与える。
【００２１】
これによりメモリセルＭ１  〜Ｍ４  の制御ゲートとソース，ドレインおよび基板との間に電界がかかり、トンネル効果によって浮遊ゲートに電子が注入される。メモリセルＭ１  〜Ｍ４  はこれによりしきい値が正方向に移動し、“０”状態となる。こうしてワード線ＷＬ１  〜ＷＬ４  に沿う全てのＮＡＮＤセルが一括消去される。
【００２２】
次にＮＡＮＤセルへのデータ書込みを行う。データ書込みは、ビット線ＢＬから遠い方のメモリセルＭ４  から順に行う。これは書き込み時、選択メモリセルよりビット線側にあるメモリセルが消去モードになるためである。
【００２３】
先ずメモリセルＭ４  への書き込みは、図５に示すように選択トランジスタＳ１  のゲートＳＧ１  およびワード線ＷＬ１  〜ＷＬ３  に昇圧電位Ｖｐｐ＋Ｖｔｈ（メモリセルの消去状態のしきい値）以上の“Ｈ”レベル（例えば２３Ｖ）を印加する。選択メモリセルＭ４  の制御ゲートにつながるワード線ＷＬ４  と選択トランジスタＳ２  のゲート電極ＳＧ２  は“Ｌ”レベルとする。このときビット線ＢＬに“Ｈ”レベルを与えるとこれは、選択トランジスタＳ１  およびメモリセルＭ１  〜Ｍ３  のチャネルを通ってメモリセルＭ４  のドレインまで伝達され、メモリセルＭ４  では制御ゲートと基板間に高電界がかかる。
【００２４】
この結果浮遊ゲートの電子はトンネル効果により基板に放出され、しきい値が負の方向に移動して、例えばしきい値−２Ｖの状態“１”になる。このときメモリセルＭ１  〜Ｍ３  では制御ゲートと基板間に電界がかからず消去状態を保つ。“０”書き込みの場合はビット線ＢＬに中間電位（例えば１０Ｖ）を与える。
【００２５】
次にメモリセルＭ３  の書き込みに移る。即ち選択ゲートＳＧ１  ，ＳＧ２  は“Ｈ”レベルに保ったまま、ワード線ＷＬ３  を“Ｌ”レベルとする。このときビット線ＢＬに“Ｈ”レベルが与えられると、メモリセルＭ３  で“１”書き込みがなされる。以下同様に順次メモリセルＭ２  ，Ｍ１  に書き込みを行う。
【００２６】
以上において、実施形態のＥ２  ＰＲＯＭを構成する基本ＮＡＮＤセルの構成と動作を説明した。次にこの様なＮＡＮＤセルを用いたメモリアレイおよびその周辺回路を含む図１の全体構成につき、その動作を説明する。なおこの実施形態ではＥ２  ＰＲＯＭアレイ１１のビット線の本数を５１２本とし、シフトレジスタ１６はこのビット線本数の４倍の容量を持つ。
【００２７】
図６は、このＥ２  ＰＲＯＭのページ・モードによるデータ消去および書込みの動作を説明するためのタイミング図である。チップイネーブル信号／ＣＥが“Ｌ”レベルになって、Ｅ２  ＰＲＯＭチップはアクティブになる。／ＯＥはアウトプット・イネーブル信号でこれが“Ｈ”レベルのとき書込みモードである。／ＷＥは書き込みイネーブル信号であり、これが“Ｈ”レベルから“Ｌ”レベルになる時にアドレスを取込む。アドレスは、図２に示されるメモリアレイの一つのブロックを指定する。ＳＩＣは、シリアル・インプット・カウンタであり、これが“Ｌ”レベルから“Ｈ”レベルになる時に入力データを取込む。
【００２８】
Ｒ・／Ｂは、Ｒｅａｄｙ・／Ｂｕｓｙ信号であり、書き込み中はこれが“Ｌ”レベルとなって外部に書き込み中であることを知らせる。シリアル・インプット・カウンタＳＩＣの“Ｈ”レベル→“Ｌ”レベル→“Ｈ”レベルのサイクルを１ページ分（この実施形態では、メモリアレイのビット線数５１２の４倍）の回数繰返すことにより、この１ページ分のデータはシフトレジスタ１６に高速に取込まれる。シフトレジスタ１６に一時記憶されたデータは同時にメモリアレイ１１のビット線に転送され、アドレスで指定されたメモリセルに書き込みが行われる。
【００２９】
従ってこの実施形態により、ページ・モードで５１２×４ビットのデータを書き込むに要する時間は、１個の外部データを取込む時間を１μｓｅｃとして、５１２×４個のデータを取込む時間（＝１μｓｅｃ×５１２×４）＋消去時間（１０ｍｓｅｃ）＋書き込み時間（１０ｍｓｅｃ）≒２２ｍｓｅｃとなる。ちなみに、シフトレジスタ１６がなく、ページ・モードを用いないで同じビット数のデータを書き込む場合には、書き込み時間および消去時間を共に１０ｍｓｅｃとして、５１２×２０ｍｓｅｃ≒４１ｓｅｃとなる。こうしてこの実施形態によれば、およそ１８５０倍の高速書込みが可能になる。
【００３０】
図７は、読出し動作を説明するためのタイミング図である。チップ・イネーブル／ＣＥが“Ｈ”レベルから“Ｌ”レベルになる時にアドレスが取り込まれる。書き込み時一括してＥ２  ＰＲＯＭに書き込まれたデータは、書き込み時に入力した順と同じ順序でシリアル・アウトプット・カウンタＳＯＣが“Ｌ”レベルから“Ｈ”レベルになる時に一つずつ出力される。Ｒ・／Ｂはメモリセルから５１２×４個のデータをシフトレジスタ１６に転送する時間“Ｌ”レベルになり、出力待ちを外部に知らせる。多数ビットのデータがシフトレジスタ１６に同時に並列に取り込まれ、これがシリアルに読み出されるから、シフトレジスタを設けない場合に比べてはるかに高速のデータ読出しが行われる。
【００３１】
図１４（ａ）（ｂ）は、シフトレジスタ１６の具体的な構成例とこれに用いるフリップフロップＦＦ（ＦＦ１  ，ＦＦ２  ，…）の構成例である。フリップフロップＦＦは、ｐチャネルＭＯＳトランジスタＱ１  とｎチャネルＭＯＳトランジスタＱ２  がオンで、ｐチャネルＭＯＳトランジスタＱ３  とｎチャネルＭＯＳトランジスタＱ４  がオフのときにフリップフロップとして働き、これと逆の状態では２段のインバータ列である。
【００３２】
図１５は、このシフトレジスタのデータインバッファからのデータ入力動作を示すタイミング図である。φ，／φはシリアル・インプット・カウンタ信号ＳＩＣからチップ内部で作られるクロック信号であり、例えばφが“Ｌ”レベル、／φが“Ｈ”レベルでのときデータインバッファからシフトレジスタの初段フリップフロップＦＦ１  にデータが転送される。次にφが“Ｈ”レベル、／φが“Ｌ”レベルのとき、フリップフロップＦＦ１  のデータがフリップフロップＦＦ２  に転送される。以下同様にして順次データがシリアルに転送される。
【００３３】
図１６は、このシフトレジスタからデータアウトバッファへのデータ転送動作を示すタイミング図である。この場合のクロックφ，／φは、シリアル・アウトプット・カウンタ信号ＳＯＣからチップ内部で作られる。
【００３４】
こうしてこの実施形態によれば、Ｅ２  ＰＲＯＭ内にシフトレジスタを内蔵することにより、データ書込みおよび読出しを高速に行うことが可能になる。
【００３５】
図８は、本発明の他の実施形態のＥ２  ＰＲＯＭを示すブロック図である。この実施形態は、フロッピー・ディスク等のような磁気記録媒体をＥ２  ＰＲＯＭで置換する場合を想定したもので、ＮＡＮＤセルで構成された、第１種の情報を記録する第１のＥ２  ＰＲＯＭアレイ１９と、従来のメモリセル構成を用いた、第２種の情報を記録する第２のＥ２  ＰＲＯＭアレイ２７が同一基板上に集積形成されている。
【００３６】
第１のＥ２  ＰＲＯＭアレイ１９の構成は先の実施形態と同様である。この第１のＥ２  ＰＲＯＭアレイ１９の周囲には出力を検出するセンスアンプ２０、行デコーダ２３、行アドレスバッファ２２、列デコーダ２３等が配置され、更に先の実施形態と同様に入出力データを一時記憶するシフトレジスタ２４が設けられている。第２のＥ２  ＰＲＯＭアレイ２７の周囲には、センスアンプ２８、列アドレスバッファ３１、行デコーダ２９等が配置される。２５はデータインバッファ、２６はデータアウトバッファである。
【００３７】
図９は、このように構成されたＥ２  ＰＲＯＭでのデータ消去および書込みの動作を説明するためのタイミング図である。チップ・イネーブル信号／ＣＥが“Ｌ”レベルのときこのＥ２  ＰＲＯＭはアクティブになる。／ＯＥはアウトプットイネーブル信号で、これが“Ｈ”レベルの時書込みモードとなる。／ＤＩＲＥはディレクトリ・メモリ・イネーブル信号であり、これが“Ｌ”レベルの時第２のＥ２  ＰＲＯＭアレイ２７をアクセスする。
【００３８】
／ＤＩＲＥが“Ｌ”レベルの時、書き込みイネーブル／ＷＥが“Ｈ”レベルから“Ｌ”レベルになる時にアドレスを取り込み、“Ｌ”レベルから“Ｈ”レベルになる時に入力データを取込む。第２のＥ２  ＰＲＯＭアレイ２７には１バイトずつ消去および書込みを行う。／ＤＩＲＥが“Ｈ”レベルのときは、第１のＥ２  ＰＲＯＭアレイ１９をアクセスする。このときの動作は、先の実施形態におけると同様である。
【００３９】
図１０は、読出し動作を説明するためのタイミング図である。／ＤＩＲＥが“Ｌ”レベルの時、第２のＥ２  ＰＲＯＭアレイ２７がアクセスされ、／ＣＥが“Ｈ”レベルから“Ｌ”レベルになる時、或いはアドレスが変化した時に読出し動作を行う。出力データは１バイトずつ読み出される。／ＤＩＲＥが“Ｈ”レベルの時、第１のＥ２  ＰＲＯＭアレイ１９がアクセスされる。このときの第１のＥ２  ＰＲＯＭアレイ１９の動作は、先の実施形態において説明したのと同様である。
【００４０】
この実施形態によるＥ２  ＰＲＯＭは、例えば計算機のソフトウェアを記憶保持するのに応用することができ、１バイトずつ消去・書き込みおよび読出し動作を行う第２のＥ２  ＰＲＯＭアレイ２７は、ファイル情報を格納するメモリ領域（ディレクトリ・メモリ領域）であり、例えば図１１に示されるような内容を記憶させる。一括消去・書き込み・読出しを行う第１のＥ２  ＰＲＯＭアレイ１９は、ファイル内容を格納するメモリ領域（データ領域）であり、この実施形態では１セクタが２５６バイトとなっている。
【００４１】
こうしてこの実施形態によるＥ２  ＰＲＯＭをフロッピー・ディスクを置換すれば、ディスク・ドライブ装置、ディスクドライブ・インターフェース等が不要となり、高速化，軽量小形化，省電力化が図られる。
【００４２】
図１２（ａ）（ｂ）は、本発明をＬＳＩメモリカードに適用した実施形態の斜視図と平面図である。３２は、図１の実施形態で説明したＥ２  ＰＲＯＭチップであり、ここではこのＥ２  ＰＲＯＭチップ３２を搭載している。これらのＥ２  ＰＲＯＭチップ３２に対して、図８の実施形態で示したＥ２  ＰＲＯＭアレイ２７に対応するディレクトリ・メモリ領域としてのＥ２  ＰＲＯＭチップ３３を１個搭載し、またこれらのメモリ・チップと外部とのインタフェースの働きをする制御用ＬＳＩチップ３４を搭載している。３５は接続端子である。図１３はこのＬＳＩメモリカードのシステム構成である。
【００４３】
かくして本実施形態によれば、高速で小形軽量，省電力のメモリカードが得られる。
【００４４】
【発明の効果】
以上詳述したように本発明によれば、不揮発性メモリセルを用いた場合のデータ書込み及びデータ読出しを高速に行うことができ、且つ大規模化した場合にも十分な高速化をはかり得る。また、複数のメモリチップをファイル内容を格納するメモリ領域とし、従来とは別のメモリチップをファイル情報を管理するメモリ領域とすることにより、ディスクドライブ装置やディスクドライブ・インターフェース等を要することなく、フロッピー・ディスクの代替えとして用いることができ、高速化，軽量化，小電力化をはかることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のＥ２  ＰＲＯＭの構成を示すブロック図。
【図２】図１のＥ２  ＰＲＯＭのメモリアレイ構成を示す等価回路図。
【図３】図１のＥ２  ＰＲＯＭの一つのＮＡＮＤセルを示す平面図。
【図４】図３のＡ−Ａ′およびＢ−Ｂ′断面図。
【図５】ＮＡＮＤセルの消去および書込み動作を説明するためのタイミング図。
【図６】実施形態のＥ２  ＰＲＯＭの消去・書き込み動作を説明するためのタイミング図。
【図７】実施形態のＥ２  ＰＲＯＭの読出し動作を説明するためのタイミング図。
【図８】他の実施形態のＥ２  ＰＲＯＭを示すブロック図。
【図９】図８のＥ２  ＰＲＯＭの消去・書き込み動作を説明するためのタイミング図。
【図１０】図８のＥ２  ＰＯＲＯの読出し動作を説明するためのタイミング図。
【図１１】ディレクトリ・メモリ領域の構成例を示す図。
【図１２】本発明の更に他の実施形態のメモリカードを示す斜視図と平面図。
【図１３】図１２のメモリカードのシステム構成図。
【図１４】本発明に用いるシフトレジスタの具体的構成例とその構成要素を示す図。
【図１５】図１４のシフトレジスタへのデータ入力動作を説明するためのタイミング図。
【図１６】図１４のシフトレジスタへのデータ出力動作を説明するためのタイミング図。
【符号の説明】
１…半導体基板
２…素子分離絶縁膜
３，５…ゲート絶縁膜
４…浮遊ゲート
６…制御ゲート
７…ＣＶＤ絶縁膜
８…ビット線
９…ｎ＋  型層
１１…ＮＡＮＤセル型メモリセルアレイ
１２…センスアンプ
１３…行デコーダ
１４…行アドレスバッファ
１５…列デコーダ
１６…シフトレジスタ
１７…データインバッファ
１８…データアウトバッファ
１９…第１のＥ２  ＰＲＯＭアレイ
２０…センスアンプ
２１…行デコーダ
２２…行アドレスバッファ
２３…列デコーダ
２４…シフトレジスタ
２５…データインバッファ
２６…データアウトバッファ
２７…第２のＥ２  ＰＲＯＭアレイ
２８…センスアンプ
２９…行デコーダ
３０…列デコーダ
３１…列アドレスバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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