(57)【特許請求の範囲】
【請求項１】
第１入力信号を伝送する第１伝送線と、第２入力信号を伝送する第２伝送線とを備えた超電導回路であって、第２信号が第１入力信号と相関付けられ、第１及び第２入力信号間に磁束の誘引を生成するように第２伝送線を第１伝送線に結合することにより、第１及び第２入力信号間の相対的な時間不確実性を低減することを特徴とする超電導回路。
【請求項２】
請求項１記載の超電導回路において、第１及び第２伝送線は、超電導伝送線であり、第１入力信号及び第２入力信号がＳＦＱパルス列を含むことを特徴とする超電導回路。
【請求項３】
請求項１記載の超電導回路において、第１伝送線及び第２伝送線はそれぞれ、電気的に接続された少なくとも１つのジョセフソン接合と少なくとも１つのインダクタとを含み、これらの間にノードが形成されていることを特徴とする超電導回路。
【請求項４】
請求項３記載の超電導回路において、第２伝送線は、第１及び第２伝送線におけるそれぞれのノードに接続されているインダクタによって、第１伝送線に結合されていることを特徴とする超電導回路。
【請求項５】
請求項３記載の超電導回路において、第２伝送線は、第１及び第２伝送線におけるそれぞれのノードに接続されている抵抗器によって、第１伝送線に結合されていることを特徴とする超電導回路。
【請求項６】
請求項５記載の超電導回路において、第２伝送線の少なくとも１つのインダクタと、第１伝送線の少なくとも１つのインダクタとは、磁束によって互いに結合されていることを特徴とする超電導回路。
【請求項７】
超電導回路において、
第１入力信号を伝送する第１伝送線と、
第２入力信号を伝送する第２伝送線であって、第１及び第２入力信号間に磁束の反発を生成するように、第１伝送線に結合されている第２伝送線と
からなり、第１及び第２入力信号間の相対的な時間不確実性を低減できるようにしたことを特徴とする超電導回路。
【請求項８】
超電導装置において、
第１入力信号を伝送する第１伝送線と、
第２入力信号を伝送する第２伝送線であって、第２入力信号を第１入力信号と相関付けて回路に供給する第２伝送線と、
第１及び第２伝送線を結合する再同期装置であって、第１及び第２伝送線間に磁束の誘引を生成することにより、第１及び第２入力信号間における相対的なタイミング不確実性を低減する再同期装置と
を備えることを特徴とする超電導回路。
【請求項９】
請求項８記載の超電導回路において、第１伝送線及び第２伝送線は各々、超電導伝送線であり、かつ、電気的に接続された少なくとも１つのジョセフソン接合と少なくとも１つのインダクタとを含み、これらの間にノードを形成していることを特徴とする超電導回路。
【請求項１０】
請求項９記載の超電導回路において、再同期装置は、第１及び第２伝送線におけるそれぞれのノードに接続されていることを特徴とする超電導回路。
【請求項１１】
請求項８記載の超電導回路において、再同期装置は、抵抗器、インダクタ、及びその組み合わせのいずれかで構成されていることを特徴とする回路。
【請求項１２】
超電導回路であって、
少なくとも１つのジョセフソン接合と少なくとも１つのインダクタとを有する第１超電導伝送線であって、第１入力ＳＦＱパルスを伝送する第１超電導伝送線と、
少なくとも１つのインダクタと少なくとも１つのジョセフソン接合とを有する第２超電導伝送線であって、第２入力ＳＦＱパルスを伝送する第２伝送線と
を備え、
第１及び第２入力パルスが相関付けられており、第１及び第２超電導伝送線が、第１及び第２入力パルス間の磁束誘引によって互いに結合され、それらの間における相対的なタイミング不確実性を低減することを特徴とする超電導回路。
【請求項１３】
超電導デジタル回路であって、
第１入力信号を伝送する第１ジョセフソン伝送線（ＪＴＬ）であって、少なくとも１つのジョセフソン接合と少なくとも１つのインダクタとを有する第１ＪＴＬと、
第１入力信号に相関付けられている第２入力信号を伝送する第２ＪＴＬであって、少なくとも１つのジョセフソン接合と少なくとも１つのインダクタとを有する第２ＪＴＬと
を備え、
第１ＪＴＬの少なくとも１つのインダクタが、磁束の誘引によって、第２ＪＴＬの少なくとも１つのインダクタと結合され、第１及び第２入力信号間における相対的なタイミング不確実性を低減することを特徴とする超電導デジタル回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、超電導デジタル回路に関し、より詳細には、結合型ジョセフソン超電導伝送線を採用し、データ及びクロック信号の能動的タイミング調停を行なう超電導デジタル回路に関する。
なお、米国政府は、ＦＡＲ５２．２２７−１２における条項にしたがって、本発明において所定の権利を有する。
また、本願は、"Asynchronous Superconductor Serial Multiply-Accumulator"（非同期超電導シリアル乗算／蓄積器）と題し、本願と同時に出願された米国特許出願番号第（弁理士整理番号第１２−１００４号）と関連がある。この出願は、本願と同じ譲受人に譲渡され、この言及により本願にも含まれるものとする。
【０００２】
【従来の技術】
当技術分野では周知のように、超電導単一磁束量子（ＳＦＱ：single flux quantum)デジタル回路は、非常に短い持続時間の非常に小さい電圧のパルスの伝送及び処理を行う。例えば、K. K. Likharev,  V. K. Semenov; "RSFQ Log/Memory Family:  A New Josephson-Junction Technology for Sub-Terahertz-Clock-Frequency Digital System";（ＲＳＦＱ対数／メモリ系統：テラヘルツ未満のクロック周波数デジタル・システムのための新たなジョセフソン接合技術） IEEE Transactions on Applied Superconductivity, Vol. 1, No. 1 （１９９１年３月）を参照のこと。これらのパルスは、より大きなデジタル回路を構成するために用いられる論理ゲートへ情報を搬送するため、そしてこれら論理ゲート間で情報を搬送するために用いられる。これらのパルスは、回路の一部によって処理されるデータだけでなく、クロック信号を伝送するために用いられるようなタイミング情報も搬送する。超電導デバイスを採用するデジタル回路、特に単一磁束量子の伝送に基づくものは、１００ＧＨｚを越えるクロック速度で動作可能であるので、望ましい場合が多い。
【０００３】
ジョセフソン接合伝送線は、一般には、超電導デジタル回路において、狭いパルス幅の信号を低電力で伝送するために用いられる。ジョセフソン接合伝送線は、伝送線に沿って所定の間隔でジョセフソン接合を用い、単一磁束量子（ＳＦＱ）としてパルス信号を再生し伝送する。ジョセフソン接合は、トンネリング・デバイスであり、２つの対向する超電導膜、例えば、Ｎｂ膜を含み、これらは絶縁性の誘電体層によって分離されている。十分な電流バイアスを各接合に印加すると、いずれの接合間にも電圧パルスが印加され、接合が切り替わって、電圧パルスを発生する、すなわち、切り替えられた電圧パルスを再生する。このように接合が切り替わることによって発生する電圧パルスの時間積分は、基本的物理定数によって決定され、ｈ／２ｅである。ここで、ｈはプランク定数（６．６２６２×１０-34ジュール秒）、ｅは基本電荷（１．６０２×１０-19クーロン）である。再生された電圧パルスは、ジョセフソン伝送線内において隣接する次の接合を順番に切り替えさせていく。このようにして、電圧パルスが、ジョセフソン伝送線に沿って伝搬することができる。これらのパルスを、単一磁束量子パルス又はＳＦＱパルスと呼ぶ。典型的なＳＦＱパルスは、持続時間が２〜３ｐs、振幅が１ｍＶである。
【０００４】
図１は、この種の既知の伝送線を代表する、超電導ジョセフソン接合伝送線１０の概略図であり、該伝送線は、クロック伝送線又はデータ伝送線として用いることができる。伝送線１０は、ここではＳＦＱパルス１２として表わしている量子化磁束として、信号パルスを伝搬する。伝送線１０は、一連のジョセフソン接合回路１４を含み、各ステージでＳＦＱパルス１２を再生するように作用する伝送線１０に沿って、所定の間隔で離間されている。ジョセフソン接合回路１４は、基準接地と電源１６との間で、並列に接続されている。電源１６は、電流をジョセフソン接合回路１４に印加する。各ジョセフソン接合回路１４は、分路抵抗器２０及びインダクタ２２と並列な、理想的なジョセフソン接合１８として表わされている。インダクタ２６は、各ジョセフソン接合回路間に直列に接続され、一方の接合から次の接合に、ＳＦＱパルス１２の伝搬を可能にする。
【０００５】
ＳＦＱパルス１２からの追加エネルギがジョセフソン接合回路１４に到達する毎に、ジョセフソン接合１８が切り替わり、電圧パルスを発生し、これがＳＦＱパルスを生成する。次いで、このＳＦＱパルスが次のジョセフソン接合１８を付勢し、これもまたＳＦＱパルス１２を発生する。したがって、パルスが再度生成され、デジタル回路全体において、特定のクロック又はデータ・パルスとして上記したように伝送線１０を伝搬していく。接合回路１４間の間隔は、特定のパルス幅や電力要件に関連して、用途毎に異なる。
【０００６】
【発明が解決しようとする課題】
しかしながら、種々の抵抗器における熱ノイズ、ジョセフソン・ノイズや、構成素子製作上のばらつき等の様々な要因が、各接合１８の電圧パルス発生や、次の接合回路１４に送られるＳＦＱパルスの再形成に影響を及ぼしてしまう。これらの影響により、クロック又はデータ・パルスが回路内の特定のデジタル構成素子に何時到達するのかに関する不確実性が生ずる。このタイミングの不確実性は、接合数の二乗根として、特定の伝送線におけるジョセフソン接合の数に応じて増大する。
【０００７】
非常に高いクロック周波数で動作させる場合、クロック・パルス及びデータ・パルス間のタイミングは、極めて重要となる。例えば、１００ＧＨｚで動作するデジタル回路では、所与のデータ・パルスは、いずれも、１０ピコ秒未満の時間間隔以内にその宛先の論理ゲートに到達しなければ、当該ゲートによって適切に処理されないことになる。このような高周波数のために、任意の回路素子に到達するクロック及びデータ・パルスも、緊密に同期されている必要があり、さもなければエラーが生ずる。先に論じたＳＦＱパルスのタイミングに関する不確実性により、タイミング同期の必要性が高くなる。したがって、超電導体回路は、通例では、パルス・タイミングの不確実性がさほど重要ではなくなるように、その潜在的に可能な速度よりもかなり低い周波数帯で動作させている。
【０００８】
超電導デジタル回路においてデータ及びクロック・パルスの同期を取る技法は、当技術分野において様々なものが知られている。例えば、既知の超電導デジタル回路は、再同期素子及び技法を用い、データ・パルスがクロック信号に再度同期するまで、これらを保持又は格納するように作用する。しかしながら、これらの手順は、一般には、個々の回路設計が複雑となり、データ信号を侵害し破壊すると共に、回路速度を低下させてしまう。
したがって、先に論じた欠点に煩わされることなく、クロック及びデータ・パルス間で能動的タイミング調停を採用した超電導デジタル回路が求められている。よって、本発明の目的は、超電導回路において、能動的なタイミング調停を行なうことができるようにすることである。
【０００９】
【課題を解決するための手段】
本発明は、前述の課題を解決するに当たって、能動的タイミング調停を可能にすることによって、２本のジョセフソン伝送線に沿って伝搬する信号間の相対的なタイミング不確実性を低下させることができる超電導デジタル論理回路を提供する。該超電導デジタル論理回路は、少なくとも１つのインダクタ及び少なくとも１つのジョセフソン接合を有し、第１入力ＳＦＱパルスのストリームを伝送する第１超電導伝送線と、少なくとも１つのインダクタ及び少なくとも１つのジョセフソン接合を有し、第１入力パルスと相関のある第２入力ＳＦＱパルスのストリームを伝送する第２超電導伝送線とを含む。第１及び第２超電導伝送線を互いに結合し、第１及び第２入力パルス間において、磁束の誘引及び／又は反発を生じさせ、相対的なタイミングの不確実性を低下させる。
【００１０】
【発明の実施の形態】
本発明は、超電導デジタル回路を対象とする。更に具体的には、第１入力信号を伝送する第１伝送線と、第２入力信号を伝送する第２伝送線とを有する超電導デジタル回路であり、第２入力信号は第１入力信号と相関付けられている。第２伝送線は、第１伝送線に結合され、第１及び第２入力信号間で磁束の誘引を生成し、第１及び第２入力信号間における相対的なタイミングの不確実性を低下させる。
図２は、本発明による超電導デジタル回路５０の概略図であり、第１及び第２ジョセフソン伝送線（ＪＴＬ）５２、６２に沿って伝搬する２つのほぼ同時の単一磁束量子（ＳＦＱ）パルスの同期を取ることができる。第１ＪＴＬ５２は、並列に接続された複数のジョセフソン接合５６、及び直列に接続された複数のインダクタ５４を含む。ジョセフソン接合５６がインダクタ５４に接続されている場所は、第１ノード５５を規定する。同様に、第２ＪＴＬ６２は、並列に接続された複数のジョセフソン接合６６、及び直列に接続された複数のインダクタ６４を含む。ジョセフソン接合６６がインダクタ６４に接続されている場所は、第２ノード６５を規定する。ジョセフソン接合５６，６６の第１及び第２ノード５５，６５とは反対側の端部は、それぞれ、接地５８、６８に接続されている。
【００１１】
第１ノード５５及び第２ノード６５の間にインダクタ６０が接続され、ＪＴＬ５２、６２を互いに結合している。インダクタ６０は、第１及び第２ＪＴＬ５２、６２上を伝搬するＳＦＱパルスを相関付ける。更に具体的には、インダクタ６０は、ＪＴＬ５２、６２に沿った種々の地点において、ＳＦＱパルスを再度同期させる。ＳＦＱパルスは、ジョセフソン接合５６が直前の接合からＳＦＱパルスを受け取ったときに、これによって発生する。接合５６において発生したＳＦＱパルスから電流パルスが生じ、これがノード５５、６５間のインダクタ６０を通過する。この電流パルスは、接合６６に印加される電流バイアスに重畳される。ＪＴＬ６２に沿って伝わるＳＦＱパルスが、ＪＴＬ５２に沿って伝わるＳＦＱパルスよりも遅れている場合、接合６６に到達したときに、この電流パルスによって加速される。この加速は、２つのＳＦＱパルス間の時間差を減少させ、これらを再度同期させるように作用する。ＪＴＬ６２に沿って伝わるＳＦＱパルスがＪＴＬ５２におけるＳＦＱパルスよりも前にある場合、この状況は逆であり、ＪＴＬ５２におけるパルスが加速される。２つのＳＦＱパルスはそれぞれ、第１及び第２ＪＴＬ５２、６２に沿って同期して伝搬する。これによって、相対的なタイミングの不確実性、即ち、第１及び第２ＳＦＱパルス間の相互の時間差が減少する。図示のように、インダクタ６０は、ＪＴＬ５２、６２において各ジョセフソン接合５６、６６の間に設けられており、ＪＴＬ５２、６２に沿った各間隔即ちステージにおいて、第１及び第２ＳＦＱパルス間における相対的なタイミング及び確実性を低下させる。
【００１２】
第２ＪＴＬ６２上のＳＦＱパルスが、第１及び第２ＪＴＬ５２、６２上にあるジッタ量に差があるために遅れている場合、所与の時点において、第１ＪＴＬ５２の第１ノード５５にはＳＦＱパルスがあるが、第２ＪＴＬ５２の第２ノード６５にはないということになる。接合５６がインダクタ６０に第１ノード５５から電流を引き出させて電流を第２ノード６５に注入するときに、第１及び第２ＪＴＬ５２、６２間に電圧差が生ずる。第２ノードに注入される追加の電流が、未だ第２ノード６５に到達していない、ＪＴＬ６２上のＳＦＱパルスを加速する。更に、第１ＪＴＬ５２に沿って伝達されているＳＦＱパルスは、電流損失の結果、速度が低下する。したがって、インダクタ６０は、第１及び第２ＳＦＱパルスを再度同期させ、相対的なタイミングの不確実性を低下させる。
【００１３】
インダクタ６０を採用した直接結合の実施形態は、ほぼ同時にＳＦＱパルスがＪＴＬ５２、６２に沿って伝搬している場合にのみ適用可能である。特に、直接接合の実施形態は、時間的に同期を取って同一のクロック・パルスを受ける２つの同時動作(co-running)ＪＴＬを有するゲートのクロック・スキューを低減するために、特に用いられる。本発明の直接結合の実施形態は、同じ信号を搬送する２本の伝送線間で磁束の誘引を導入することによって、回路におけるタイミング誤差を低減する。このように、直接結合の実施形態は、２本の伝送線間に所望のタイミング関係をもたらし、その能動的タイミング調停を可能にする。能動的タイミング調停によって、サイズを変更可能な集積回路の動作周波数を、個々のゲートの速度に近づけることが可能になる。
【００１４】
２本の伝送線間に磁束誘引を導入するという概念は、誘導性結合の代わりに抵抗性結合を用いるという、本発明の第２実施形態にも拡張可能である。図３は、以下に論ずるように、互いに結合された第１ＪＴＬ８２及び第２ＪＴＬ９２を含む超電導デジタル回路８０の概略図である。第１ＪＴＬ８２は、直列に接続された複数のインダクタ８４、及び並列に接続された複数のジョセフソン接合８６を含む。同様に、ＪＴＬ９２は、直列に接続された複数のインダクタ９４、及び並列に接続された複数のジョセフソン接合９６を含む。ジョセフソン接合８６及び対応するインダクタ８４の間には、図示のように、ＪＴＬ８２の各ステージ毎に、第１ノード８５が設けられている。同様に、ＪＴＬ９２において、ジョセフソン接合９６及び対応するインダクタ９４の間には、第２ノード９５が設けられている。ＪＴＬ８２、９２における各ステージは、図示のように、ノード８５をノード９５に接続する抵抗器９０を含み、ＪＴＬ８２、９２を互いに結合する。
【００１５】
抵抗９０は、第１及び第２ＪＴＬ８２、９２を結合し、ＪＴＬ８２，９２に沿って規則的な間隔で、第１及び第２ＳＦＱパルスを相関付ける、即ち、再度同期させる。更に具体的には、第１及び第２ＪＴＬ８２、９２上のＳＦＱパルスが所定の範囲内において時間的に互いに十分接近したときに、抵抗器９０が磁束の誘引を生ずる。磁束の誘引が生ずると、進んでいるＳＦＱパルスを有するＪＴＬから、遅れているＳＦＱパルスを有する他方のＪＴＬに、抵抗９０を介して電流が引き込まれる。第１及び第２ＳＦＱパルスをこのようにして再度同期させることにより、相対的なタイミングの不確実性を低減し、超電導デジタル回路において、能動的タイミング調停が行われる。
【００１６】
回路８０の重要な利点の１つは、抵抗性結合が、前述の回路５０の場合に必要であったような、ほぼ同時のＳＦＱパルスを有する回路に限定されないということである。特に、第１ＪＴＬ８２上を伝わる第１ＳＦＱパルスは、第２ＪＴＬ９２上を伝わる対応するＳＦＱパルスを有する必要がない。したがって、第１及び第２ＪＴＬ８２、９２間の結合抵抗器９０は、２つの異なる信号、例えば、周期的なＳＦＱクロック信号と周期的でないＳＦＱデータ信号を相関付ける、即ち、時間的に同期させることを可能にする。２つの異なるＳＦＱパルスがほぼ同時である限り、抵抗器９０は、２つのＳＦＱパルスが第１及び第２ＪＴＬ８２、９２に沿って伝達する際に、これらを時間的に同期させる。
【００１７】
図４は、本発明の別の実施形態にしたがって、第１ＪＴＬ１２２及び第２ＪＴＬ１３２間に磁気結合を採用した、超電導デジタル回路１２０の概略図である。第１及び第２ＪＴＬ１２２、１３２間の磁気結合は、２本のＪＴＬ１２２、１３２間に磁束の誘引及び／又は反発を生じさせ、いずれかの伝送線におけるＳＦＱパルスの速度を上昇又は低下させ、タイミングの同期を図る。
先と同様、ＪＴＬ１２２は、直列に接続された複数のインダクタ１２４、及び並列に接続された複数のジョセフソン接合１２６を含む。図示のように、ジョセフソン接合１２６は、対応するインダクタ１２４間の第１ノード１２５に接続されている。同様に、ＪＴＬ１３２は、直列に接続された複数のインダクタ１３４、及び並列に接続された複数のジョセフソン接合１３６を含み、各接合１３６は、第２ノード１３５において対応するインダクタ１３４間に接続されている。
【００１８】
第１ＪＴＬ１２２のインダクタ１２４は、第２ＪＴＬ１３２における対応の、即ち、位置合わせされたインダクタと磁気的に結合されている。磁気的に結合されたインダクタ１２４、１３４は、第１及び第２ＪＴＬ１２２、１３２に沿って伝搬する２つのＳＦＱパルスが時間的に互いに十分接近したときに、磁束の誘引／反発を生じさせる。この磁気結合が、パルス間の相対的なタイミングの不確実性を低減し、超電導デジタル回路１２０において能動的タイミング調停を可能にする。抵抗性結合回路８０と同様、磁気結合回路１２０も、ほぼ同時のＳＦＱパルスを有する同時動作ＪＴＬに限定されない。磁気結合回路１２０は、ＪＴＬ１２２、１３２においてそれぞれ異なる種類の信号、例えば、前述の抵抗性結合の実施形態において記載したような、クロック及びデータ信号を有する回路にも適用することができる。
【００１９】
回路１２０の重要な利点の１つは、磁気結合が、ＳＦＱパルス伝搬の方向に対する磁気結合の符号すなわち方向に応じて、２つのＳＦＱパルス間に磁束の誘引又は磁束の反発のいずれでも起こせることである。更に特定すると、第１ＪＴＬ１２２及び第２ＪＴＬ１３２に沿って伝わるＳＦＱパルスは、２本のＪＴＬ１２２、１３２を磁気的に結合することによって、同期させることができ、あるいは２つのＳＦＱパルスは、当該ＳＦＱパルスの伝搬方向に対して磁気結合の符号即ち方向を変更することによって、同期させないように、又は更に遠ざけるようにすることも可能である。
【００２０】
インダクタ１２４におけるＳＦＱパルスの伝搬方向の電流が、インダクタ１３４におけるパルス伝搬方向に対抗する電流を誘発するようにインダクタ１２４、１３４を結合する場合、これを正の結合と呼ぶ。インダクタ１２４におけるＳＦＱパルスの伝搬方向の電流が、インダクタ１３４におけるパルスの伝搬方向の電流を誘発するようにインダクタ１２４、１３４を結合する場合、これを負の結合と呼ぶ。ＪＴＬ１３２、１２２にほぼ同時のＳＦＱパルスがある場合、進んでいるＳＦＱパルスを有するＪＴＬからの電流が、遅れているＳＦＱパルスを有するＪＴＬにおいて電流を誘発する。前述のような正の磁気結合の場合、遅れているＳＦＱパルスを有するＪＴＬに誘発した電流は、そのＳＦＱパルスを加速し、２つのＳＦＱパルスを再度同期させるように作用する。これは、前述の誘導性結合及び抵抗性結合の実施形態において説明したのと同様である。負の磁気結合の場合、第２ＪＴＬ内に誘発した電流は、ＪＴＬ１２２、１３２においてほぼ同時のＳＦＱパルス間の時間差を更に拡大するように作用する。
【００２１】
反発性磁気結合の実施形態は、特に、相互作用するために、互いにある程度間隔を置かなければならないクロック信号及びデータ信号を有する超電導回路に応用される。反発性磁気結合の使用の一例は、図５に示すように、ＳＦＱ合流ゲートにおけるタイミング違反の防止である。図６のＡ及びＢは、合流ゲート２０６におけるタイミング違反の基本的条件を示す。図６のＡに示す合流ゲート２０６は、その入力ポート２０８、２１０のいずれか一方においてＳＦＱパルスを取り込み、その出力ポート２１２においてそれを再生成する。実際、パルス２０８、２１０は、合流ゲートの双方の入力ポートに到達することができ、これらが互いにある時間τ、約５ピコ秒以内に到達しない限り、出力ゲートに伝送される。図６のＢに示すように、入力２０８、２１０双方において、ほぼ同時のパルス入力を受け取った場合、これらのパルスが互いにτ以内、即ち、約５ピコ秒以内に合流ゲートに到達すると、２つのパルスの一方のパルス２１４のみが出力２１２に得られる。このようにパルスを失うことをエラーとするいくつかの用途があり、このエラーを起こす条件がタイミング違反となる。
【００２２】
図５に示す回路２００のブロック図において、ほぼ同時のＳＦＱパルス２０１、２０２がそれぞれ、伝送線２０８、２１０上に到達する。伝送線２０８、２１０は各々、結合されていない一連のＪＴＬ２０３と、結合されている一連のＪＴＬ２０４を含む。図６のＢに関して上述したタイミング違反は、合流ゲート２０６の直前に磁気的に結合されたＪＴＬ２０４を組み込むことによって、回避することができる。前述のようにＪＴＬ２０４を負方向に結合し、ほぼ同時のパルス間のあらゆる時間分離が結合によって増大する方向に向かうようにすると、タイミング違反発生の確率は低下する。
【００２３】
図７において、プロット２２６は、衝突の確率、即ち、回路２００に結合ＪＴＬを組み込まない場合に、２つのＳＦＱ入力パルス２０１、２０２が衝突し、タイミング違反が生ずる確率を示す。衝突の確率は、２つの入力パルス２０１、２０２間の時間差τが、４ピコ秒（ｐｓ）未満の遅延時間である場合、ほぼ１である。これを言い換えると、結合ＪＴＬを全く用いず、τが４ｐｓ未満である場合、２つの入力パルス２０１、２０２間にほぼ確実に衝突が起こるということである。衝突の確率は、τが５ｐｓよりも長くなると減退し始め、τが６ｐｓよりも長いと、衝突を回避することができる。したがって、あらゆるタイミング違反を回避するためには、２つのＳＦＱ入力パルス２０１、２０２間に少なくとも６ｐｓの遅延時間が、回路２００には必要となる。
【００２４】
図７のプロット２２８は、２本の結合ＪＴＬ２０４を回路２００に組み込んだ場合の、２つの入力パルス２０１、２０２間の衝突の確率を示す。衝突の確率は、τが約１ｐｓのときに減少し始め、τが２ｐｓよりも長くなると２つの入力パルス２０１、２０２間の衝突を回避することができる。
プロット２３０は、４本の結合ＪＴＬ２０４を用いた場合の、２つの入力パルス２０１、２０２間における衝突の確率を示す。τが１ｐｓよりも長いと、衝突を回避することができる。乗算−累算器において８本の結合ＪＴＬ２０４を用いると、プロット２３２に示すように、τが１ｐｓ未満の場合でも衝突を回避することができる。
【００２５】
図７に示すシミュレーションのプロットは、回路２００に組み込む結合ＪＴＬが多い程、２つのＳＦＱ入力パルス２０１、２０２間で衝突を回避するために必要な、入力パルス２０１、２０２間の遅延時間が少なくてよいことを示している。尚、結合ＪＴＬの応用は、用いる回路のタイミング要件、種類、及びサイズによって様々に変化することは理解されよう。また、前述の３通りの実施形態は、回路によっては、互いに一緒に用いてもよいことも理解されよう。
前述の説明から、本発明の広義の教示は様々な形態で実施可能であることが、当業者には明らかであろう。したがって、本発明は、その特定的な例に関連付けて説明したが、図面、明細書、及び特許請求の範囲を検討することにより、他の実施形態も当業者には明白となるので、本発明の技術的範囲は実施形態に限定されないことは当然である。
【図面の簡単な説明】
【図１】従来例の超電導ジョセフソン伝送線の概略図である。
【図２】本発明の一実施形態に係る、２本のジョセフソン接合伝送線を含み、これらを誘導的に結合することによって、伝送線上でほぼ同時のパルス間で同期を取る超電導回路の概略図である。
【図３】本発明の別の実施形態に係る、２本のジョセフソン接合伝送線を含み、これらを抵抗的に互いに結合し、伝送線上でほぼ同時のパルス間で同期を取る超電導回路の概略図である。
【図４】本発明の他の実施形態に係る、２本のジョセフソン接合伝送線を含み、これらを磁気的に互いに結合し、伝送線上でほぼ同時のパルス間で同期を取る超電導回路の概略図である。
【図５】図６のＡ及びＢに示す、合流ゲートにおけるパルス衝突を回避するために、本発明に係る、磁気結合の使用を図示するブロック図である。
【図６】Ａ及びＢは、図５に示した発振器／乗算−蓄積デジタル／アナログ変換器におけるタイミング・ロジックを例示する合流ゲートを示す図である。
【図７】本発明に係る、衝突の確率と、２本のジョセフソン接合伝送線の磁気結合量を変化させるための時間遅延との間の関係を表わす、シミュレーション・プロットの一例を示すグラフである。
【符号の説明】
５０  超電導デジタル回路      ５２  第１ジョセフソン伝送線（ＪＴＬ）
５４  インダクタ      ５５  第１ノード      ５６  ジョセフソン接合
５８，６８  接地      ６０  インダクタ
６２  第２ジョセフソン伝送線      ６４  インダクタ
６５  第２ノード      ６６  ジョセフソン接合
８０  超電導回路      ８２  第１ＪＴＬ      ８４  インダクタ
８５  第１ノード      ８６  ジョセフソン接合      ９０  抵抗
９２  第２ＪＴＬ      ９４  インダクタ      ９５  第２ノード
９６  ジョセフソン接合      １２０  超電導デジタル回路
１２２  第１ＪＴＬ      １２４  インダクタ      １２５  第１ノード
１２６  ジョセフソン接合      １３２  第２ＪＴＬ
１３４  インダクタ      １３５  第２ノード
１３６  ジョセフソン接合      ２００  回路
２０３，２０４  ＪＴＬ      ２０６  合流ゲート
２０８，２１０  入力ポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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