(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数のメモリセルを有しており、入力アドレスに対応する１の行選択線と１の列選択線の指定により複数のデータ線に接続される複数のメモリセルが同時に選択される半導体記憶装置であって、
同時に選択された該複数のデータ線のそれぞれに接続される負荷回路と、
該複数のデータ線に対応する１のセンスアンプ回路と、
第１のクロック信号から生成された第２のクロック信号に応答して、複数のビット選択信号のうちいずれか１のビット選択信号を活性化するデコーダ回路と、
該複数のビット選択信号に応じて、該複数のデータ線のうちいずれか１のデータ線を選択的に該センスアンプ回路に接続するスイッチ回路と、
第３のクロック信号に応答して、該センスアンプ回路の出力データを保持するラッチ回路と、
該ラッチ回路に接続され、該ラッチ回路に保持された出力データを出力する出力バッファ回路と、
該第１のクロック信号を所定の期間だけ遅延させることにより、該遅延した第１のクロック信号を該第３のクロック信号として該ラッチ回路に入力する遅延回路と
を備え、
前記第１のクロック信号は、ページ間の読み出しに使用されるクロック信号ＣＬＫ１とページ内の読み出しに使用されるクロック信号ＣＬＫ２とを含んでおり、前記遅延回路は、該クロック信号ＣＬＫ１を所定の第１の期間だけ遅延させ、該クロック信号ＣＬＫ２を該所定の第１の期間とは異なる第２の期間だけ遅延させる、半導体記憶装置。
【請求項２】
マトリクス状に配置された複数のメモリセルを有しており、入力アドレスに対応する１の行選択線と１の列選択線の指定により複数のデータ線に接続される複数のメモリセルが同時に選択される半導体記憶装置であって、
同時に選択された該複数のデータ線のそれぞれに接続される負荷回路と、
該複数のデータ線に対応する１のセンスアンプ回路と、
第１のクロック信号から生成された第２のクロック信号に応答して、複数のビット選択信号のうち１のビット選択信号を巡回的に活性化するカウンタデコーダ回路と、
該複数のビット選択信号に応じて、該複数のデータ線のうちいずれか１のデータ線を選択的に該センスアンプ回路に接続するスイッチ回路と、
第３のクロック信号に応答して、該センスアンプ回路の出力データを保持するラッチ回路と、
該ラッチ回路に接続され、該ラッチ回路に保持された出力データを出力する出力バッフ
ァ回路と、
該第１のクロック信号を所定の期間だけ遅延させることにより、該遅延した第１のクロック信号を該第３のクロック信号として該ラッチ回路に入力する遅延回路と
を備え、
前記第１のクロック信号は、ページ間の読み出しに使用されるクロック信号ＣＬＫ１とページ内の読み出しに使用されるクロック信号ＣＬＫ２とを含んでおり、前記遅延回路は、該クロック信号ＣＬＫ１を所定の第１の期間だけ遅延させ、該クロック信号ＣＬＫ２を該所定の第１の期間とは異なる第２の期間だけ遅延させる、半導体記憶装置。
【請求項３】
前記半導体記憶装置は、ページ間のアクセスである場合に選択された前記複数のデータ線を初期化する初期化回路をさらに備えている、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１のクロック信号は、前記半導体記憶装置の外部から入力されるシステムクロックであり、前記ラッチ回路に入力される前記第３のクロック信号のサイクルは、アドレスの入力サイクルと異なっている、請求項１から３のいずれかに記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、前記センスアンプ回路の出力が確定するまで活性化されるアクセス禁止信号を出力する回路をさらに備えている、請求項１から４のいずれかに記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、ページ間のアクセスの場合おいてのみ、前記センスアンプ回路の出力が確定するまで活性化されるアクセス禁止信号を出力する回路をさらに備えている、請求項１から４のいずれかに記載の半導体記憶装置。
【請求項７】
前記第１のクロック信号は、前記入力アドレスの変化に応答してパルス信号を生成するＡＴＤ回路によって生成され、該入力アドレスの変化するビットによって該パルス信号の遅延が異なり、当該遅延期間にアクセス禁止信号が生成される、請求項１から３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速読み出しモードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年のマイクロプロセッサの高速化に伴い、半導体記憶装置に対しても高速動作の要望が強まってきた。そこで、通常のランダムアクセスを高速化するとともに、それに加えて、ページモードやバーストモードと呼ばれる高速読み出しモードを有する半導体記憶装置が開発されている（特開昭第６０−７６０９４号公報）。
【０００３】
図１１は、このような高速読み出しモードを有する半導体記憶装置の一例として従来のマスクＲＯＭの構成を示す。このマスクＲＯＭでは、入力アドレスの上位ビットをデコードすることにより、１の行選択線Ｗｊと１の列選択線Ｃｉが指定されると、入力アドレスの残りのビットである下位ビットに対応する複数のメモリセルＭＣが同時に選択される。以下、このように同時に選択される複数のメモリセルＭＣ群をページと呼ぶ。
【０００４】
ここで、各メモリセルＭＣは、トランジスタＱｉｊ０〜Ｑｉｊｎのうちの１つを含んでいる。トランジスタＱｉｊ０〜Ｑｉｊｎのそれぞれは、例えば、ＭＯＳＦＥＴである。トランジスタＱｉｊ０〜Ｑｉｊｎのそれぞれは、半導体製造プロセスにおいて、論理状態の「１」を記憶する場合には閾値電圧が高電圧となり、論理状態の「０」を記憶する場合には閾値電圧が通常のエンハンスメント形と同様の電圧となるように形成されている。
【０００５】
行選択線Ｗｊを指定することにより、行選択線Ｗｊがハイレベルになると、行選択線Ｗｊに接続される複数のメモリセルＭＣ（トランジスタＱｉｊ０〜Ｑｉｊｎ）が、その論理状態に応じてノーマルオフ（「１」）またはオン（「０」）となる。
【０００６】
また、列選択線Ｃｉを指定することにより、列選択回路ＣＳｅｌに含まれる複数のトランジスタＱｃｉ０〜Ｑｃｉｎがオンになると、行選択線Ｗｊによって選択されたメモリセルＭＣの各トランジスタＱｉｊ０〜Ｑｉｊｎとセンスアンプ回路ＳＡとが接続される。従って、列選択線Ｃｉによって選択された各ビット線Ｂｉ０〜Ｂｉｎは、対応する各トランジスタＱｉｊ０〜Ｑｉｊｎの論理状態に応じて電位がそれぞれ徐々にハイレベル（「１」）あるいはロウレベル（「０」）に遷移し、この微小電位がそれぞれのセンスアンプ回路ＳＡによって増幅されて確定される。
【０００７】
通常のランダムアクセスの場合には、入カアドレスの下位ビットに応じて、ビット選択線Ｐ０〜Ｐｎのうちの１つが指定されてハイレベルとなり、センスアンプ回路ＳＡにより当該電位Ｓ０〜Ｓｎが増幅され、ラッチ回路ＬＴＨに保持される。次に、スイッチ回路ＳＷに含まれるトランジスタＱｐ０〜Ｑｐｎのうちいずれか１つのみがオンとなり、これを介して１のセンスアンプ回路ＳＡの出力が出力バッファＯＢｕｆに送り出される。従って、この通常のランダムアクセス時には、入力アドレスによって指定されたいずれか１のメモリセルに記憶された論理状態だけが出力バッファＯＢｕｆを介して読み出される。
【０００８】
また、上記のようにしてビット線Ｂｉ０〜Ｂｉｎを介してメモリセルＭＣの読み出しを行った場合、スイッチ回路ＳＷによって選択されなかった残りのビット線Ｄｉ０〜Ｄｉｎ上の電位も各センスアンプ回路ＳＡによって既に確定され、ラッチ回路ＬＴＨに保持されている。そこで、この状態で他のビット選択線Ｐ０〜Ｐｎをハイレベルに切り替えると、ビット線Ｂｉ０〜Ｂｉｎの電位が確定するまで待つことなく直ちに当該メモリセルＭＣの読み出しを行うことができる。
【０００９】
図１２は、図１１に示される半導体記憶装置の動作タイミングを示す。時刻ｔ１０に入力アドレスが確定したとすると、これに応じて１の列選択線Ｃｉと１の行選択線Ｗｊが指定されてハイレベルとなる。すると、各ビット線Ｂｉ０〜Ｂｉｎがそれぞれのセンスアンプ回路ＳＡに接続されて電位が遷移し、時刻ｔ１１に確定し、出力バッファＯＢｕｆから出力ＯＵＴとして時刻ｔ１２に出力される。また、このときにはビット選択線Ｐ０が指定されてハイレベルとなっているため、出力バッファＯＢｕｆにはビット線Ｂｉ０に接続されたセンスアンプ回路ＳＡの出力をラッチした信号Ｌ０が送り出される。そして、この後、時刻ｔ１３にビット選択線Ｐ１がハイレベルに切り替わると、出力バッファＯＢｕｆには、ビット線Ｂｉ１に対応するラッチ出力Ｌ１が送り出され、以降、ビット選択線Ｐ２〜Ｐｎが順次ハイレベルに切り替わることにより、それぞれのビット線Ｂｉ２〜Ｂｉｎに対応するラッチ出力Ｌ２〜Ｌｎが出力バッファＯＢｕｆに送り出される。
【００１０】
この結果、トランジスタＱｉｊ０からなる最初のメモリセルＭＣからの読み出しには、通常のランダムアクセスの場合と同様に、ビット線Ｂｉ０の電位が確定するまでの時間と出力バッファＯＢｕｆの遅延（ｔ１２−ｔ１０）を要することになるが、それ以降は同時に選択されたビット線Ｂｉ１〜Ｂｉｎの電位が既に確定し、それぞれのセンスアンプ回路ＳＡから出力されラッチされているために、これらに対応するトランジスタＱｉｊ１〜ＱｉｊｎからなるメモリセルＭＣをビット選択線Ｐ１〜Ｐｎの切り替えにより出力バッファＯＢｕｆの遅延（ｔ１４−ｔ１３）のみで読み出しすることができる。このように同一ページ内の第２以降のデータの読み出しは、出力バッファＯＢｕｆの切り替え時間のみであり、極めて高速に読み出しを行うことができる。
【００１１】
ところが、高速読み出しモードを設けるために、１の列選択線Ｃｉによって同時に選択されるデータ線Ｄｉ０〜Ｄｉｎ上にそれぞれセンスアンプ回路ＳＡおよびラッチ回路ＬＴＨを設けておく必要がある。従って、読み出しの高速化のために同時に読み出すことができるビット数が増加するほどセンスアンプ回路ＳＡおよびラッチ回路ＬＴＨの数もふやさなければならなくなり、大幅なチップ面積の増大を招くとともに、消費電力も増大することになる。
【００１２】
これに対し、１のページに含まれる複数のデータ線に対して１のセンスアンプ回路ＳＡを備え、ページ内の読み出しに対してデータ線を選択的にセンスアンプ回路に接続する構成が提案されている（特開平第５−１２８９５号公報）。
【００１３】
図１３は、上記公報に記載される半導体記憶装置の構成を示す。この構成によれば、１の行選択線Ｗｊと１の列選択線Ｃｉの指定によって複数のメモリセルＭＣが同時に選択されると、これらのメモリセルＭＣに接続されたデータ線Ｂｉ０〜Ｂｉｎの電位がそれぞれの負荷回路ＬＤによって各メモリセルＭＣのオン／オフ状態に応じ、徐々に遷移する。そして、これらのデータ線Ｂｉ０〜Ｂｉｎの電位が確定すると、各データ線Ｂｉ０〜Ｂｉｎがスイッチ回路ＳＷによって選択的にセンスアンプ回路ＳＡに接続される。すると、最初のメモリセルＭＣの読み出しに関してはデータ線Ｂｉ０の電位が確定するまでの時間は要するが以降同時に選択された残りのメモリセルＭＣについては、データ線Ｂｉ１〜Ｂｉｎの電位が既に確定しているので、直ちにこのセンスアンプ回路ＳＡで増幅して、高速な読み出しを行うことができる。
【００１４】
ここで、一般的に、センスアンプ回路は、差動増幅回路などの複雑な回路によって構成され、チップ上で広い占有面積を要するとともに、消費電力も大きくなる。しかし、負荷回路は、データ線ごとに例えば１個のトランジスタを設けるだけの簡単な構成で足り、占有面積が小さく消費電力もわずかで済む。
【００１５】
入力アドレスの上位ビットをデコードすることにより、１の行選択線Ｗｊと１の列選択線Ｃｉとが指定されると、入力アドレスの残りのビットである下位ビットに対応する複数のメモリセルＭＣが同時に選択される。
【００１６】
列選択線Ｃｉを指定することにより、列選択回路ＣＳｅｌに含まれる複数のトランジスタＱｃｉ０〜Ｑｃｉｎがオンになると、行選択線Ｗｊによって選択されたメモリセルＭＣの各トランジスタＱｉｊ０〜Ｑｉｊｎとデータ線Ｄ０〜Ｄｎとが接続される。
【００１７】
従って、列選択線Ｃｉによって選択された各ビット線Ｂｉ０〜Ｂｉｎは、対応する各トランジスタＱｉｊ０〜Ｑｉｊｎの論理状態に応じて電位がそれぞれ徐々にハイレベル（「１」）あるいはロウレベル（「０」）に遷移し、この微小電位が、列選択回路ＳＣｅｌの複数のトランジスタＱｃｉ０〜Ｑｃｉｎを介して、各データ線Ｄ０〜Ｄｎに伝達される。
【００１８】
通常のランダムアクセスの場合には、入力アドレスの下位ビットに応じて、Ｐ０〜Ｐｎのうちの１つのビット選択線が指定されてハイレベルとなる。すると、スイッチ回路ＳＷに含まれるトランジスタＱｐ０〜Ｑｐｎのうちいずれか１つのみがオンとなって、対応する１のデータ線Ｄ０〜Ｄｎのみを選択的にセンスアンプ回路ＳＡに接続する。
【００１９】
従って、通常のランダムアクセス時には、入力アドレスによって指定されたいずれか１のメモリセルＭＣに記憶された論理状態だけが出力バッファＯＢｕｆを介して読み出される。
【００２０】
また、上記のようにしてビット線Ｂｉ０〜Ｂｉｎおよびデータ線Ｄ０〜Ｄｎを介してメモリセルＭＣの読み出しを行った場合、スイッチ回路ＳＷによって選択されなかった残りのメモリセルＭＣについても、各データ線の電位が既に確定している。そこで、この状態で他のビット選択線Ｐ０〜Ｐｎの１つをハイレベルに切り替えると、各データ線の電位が既に確定しているので、データ線Ｄ０〜Ｄｎの電位が確定するまで待つことなく、センスアンプ回路ＳＡで増幅して、直ちに当該メモリセルＭＣの読み出しを行うことができる。
【００２１】
図１４は、図１３に示される半導体記憶装置の動作タイミングを示す。時刻ｔ１０に入力アドレスが確定したとすると、これに応じて１の列選択線Ｃｉと１の行選択線Ｗｊが指定されてハイレベルとなる。すると、各ビット線Ｂｉ０〜Ｂｉｎは各データ線Ｄ０〜Ｄｎに接続され、メモリセルＭＣと負荷回路ＬＤにより、各データ線Ｄ０〜Ｄｎの電位が遷移し、時刻ｔ１１に確定する。また、このときにはビット選択線Ｐ０が指定されてハイレベルとなっているため、センスアンプ回路ＳＡではデータ線Ｄ０すなわち、ビット線Ｂｉ０に接続されたメモリセルＱｉｊ０の情報が時刻ｔ１２で確定し、出力バッファＯＢｕｆから出力ＯＵＴとして時刻ｔ１３に出力される。そして、この後、時刻ｔ１４にビット選択線Ｐ１がハイレベルに切り替わると、センスアンプ回路ＳＡは、既に確定しているデータ線Ｄ１の電位を増幅し、ビット線Ｂｉ１に接続されたメモリセルＱｉｊ１の情報が時刻ｔ１５でセンスアンプ回路ＳＡで確定し、出力バッファＯＢｕｆから出力ＯＵＴとして時刻ｔ１６に出力される。以降、ビット選択線Ｐ２〜Ｐｎが順次ハイレベルに切り替わることにより、それぞれのビット線Ｂｉ２〜Ｂｉｎに接続されたメモリセルＭＣの情報が読み出される。
【００２２】
【発明が解決しようとする課題】
ところが、ビット線毎にセンスアンプ回路およびラッチ回路を設け、ラッチ回路の出力を選択的に出力バッファに接続する構成（図１１）では、ラッチ回路の出力に付く配線容量等が増大するために、データ線の切り替えによりラッチ回路の出力信号値を反転させるのに期間（図１２のｔｄ）を要し、出力バッファの出力データは遅延する。
【００２３】
一方、複数のデータ線について１のセンスアンプ回路を備え、データ線を選択的にセンスアンプ回路に接続する構成（図１３）では、ビット線およびデータ線は中間電位の近傍に設定されており、その振幅は小さく、またセンスアンプ回路の入力容量に比べてビット線およびデータ線の容量は大きいためにセンスアンプ回路出力の遅延に与える影響は少ない。しかし、この構成では同一ページ内の読み出し速度はセンスアンプ回路の動作速度で決められるため、この遅延時間より高速に読み出すことは困難であった。更にページモードを有するメモリではページ間とページ内でアクセスタイムが異なるため、通常のランダムアクセスモードより使いにくいという問題がある。
【００２４】
【課題を解決するための手段】
本発明の半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有しており、入力アドレスに対応する１の行選択線と１の列選択線の指定により複数のデータ線に接続される複数のメモリセルが同時に選択される半導体記憶装置であって、同時に選択された該複数のデータ線のそれぞれに接続される負荷回路と、該複数のデータ線に対応する１のセンスアンプ回路と、第１のクロック信号から生成された第２のクロック信号に応答して、複数のビット選択信号のうちいずれか１のビット選択信号を活性化するデコーダ回路と、該複数のビット選択信号に応じて、該複数のデータ線のうちいずれか１のデータ線を選択的に該センスアンプ回路に接続するスイッチ回路と、第３のクロック信号に応答して、該センスアンプ回路の出力データを保持するラッチ回路と、該ラッチ回路に接続され、該ラッチ回路に保持された出力データを出力する出力バッファ回路と、該第１のクロック信号を所定の期間だけ遅延させることにより、該遅延した第１のクロック信号を該第３のクロック信号として該ラッチ回路に入力する遅延回路とを備え、前記第１のクロック信号は、ページ間の読み出しに使用されるクロック信号ＣＬＫ１とページ内の読み出しに使用されるクロック信号ＣＬＫ２とを含んでおり、前記遅延回路は、該クロック信号ＣＬＫ１を所定の第１の期間だけ遅延させ、該クロック信号ＣＬＫ２を該所定の第１の期間とは異なる第２の期間だけ遅延させるようになっており、これにより上記目的が達成される。
本発明の半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有しており、入力アドレスに対応する１の行選択線と１の列選択線の指定により複数のデータ線に接続される複数のメモリセルが同時に選択される半導体記憶装置であって、同時に選択された該複数のデータ線のそれぞれに接続される負荷回路と、該複数のデータ線に対応する１のセンスアンプ回路と、第１のクロック信号から生成された第２のクロック信号に応答して、複数のビット選択信号のうち１のビット選択信号を巡回的に活性化するカウンタデコーダ回路と、該複数のビット選択信号に応じて、該複数のデータ線のうちいずれか１のデータ線を選択的に該センスアンプ回路に接続するスイッチ回路と、第３のクロック信号に応答して、該センスアンプ回路の出力データを保持するラッチ回路と、該ラッチ回路に接続され、該ラッチ回路に保持された出力データを出力する出力バッファ回路と、該第１のクロック信号を所定の期間だけ遅延させることにより、該遅延した第１のクロック信号を該第３のクロック信号として該ラッチ回路に入力する遅延回路とを備え、前記第１のクロック信号は、ページ間の読み出しに使用されるクロック信号ＣＬＫ１とページ内の読み出しに使用されるクロック信号ＣＬＫ２とを含んでおり、前記遅延回路は、該クロック信号ＣＬＫ１を所定の第１の期間だけ遅延させ、該クロック信号ＣＬＫ２を該所定の第１の期間とは異なる第２の期間だけ遅延させるようになっており、これにより上記目的が達成される。
前記半導体記憶装置は、ページ間のアクセスである場合に選択された前記複数のデータ線を初期化する初期化回路をさらに備えていてもよい。
前記第１のクロック信号は、前記半導体記憶装置の外部から入力されるシステムクロックであり、前記ラッチ回路に入力される前記第３のクロック信号のサイクルは、アドレスの入力サイクルと異なっていてもよい。
前記半導体記憶装置は、前記センスアンプ回路の出力が確定するまで活性化されるアクセス禁止信号を出力する回路をさらに備えていてもよい。
前記半導体記憶装置は、ページ間のアクセスの場合おいてのみ、前記センスアンプ回路の出力が確定するまで活性化されるアクセス禁止信号を出力する回路をさらに備えていてもよい。
前記第１のクロック信号は、前記入力アドレスの変化に応答してパルス信号を生成するＡＴＤ回路によって生成され、該入力アドレスの変化するビットによって該パルス信号の遅延が異なり、当該遅延期間にアクセス禁止信号が生成されてもよい。
【００３２】
さらに、ページ内のアクセスとページ間のアクセスとでラッチ回路に入力されるクロック信号の発生タイミングを切り替えることにより読み出したデータの利用が容易になる。
【００３３】
以下作用について説明する。
【００３４】
上記構成により、ページ内のデータを連続して読み出す場合において、クロック信号に応答してセンスアンプ回路の出力データをラッチ回路に保持し、その出力を出力バッファ回路から外部に出力する一方、前記クロック信号に応答してスイッチ回路を切り替え、次のデータ線を前記センスアンプ回路に接続するためのカウンタデコーダ回路を備えることにより、速度の低下が少なく、消費電流の低減が図れると共に、確定したデータ線に基づくセンスアンプ回路の動作と出力バッファ回路の動作が並列動作となり、高速な読み出しが可能となる。更にページ内のアクセスとページ間のアクセスとページ間のアクセスとでラッチ回路の入力クロック信号の発生タイミングを切り替えると共に、出力データの利用可能期間またはアクセス禁止期間を出力することにより、データの利用が容易になる。
【００３５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００３６】
（実施の形態１）
図１は、本発明による半導体記憶装置の１つの実施形態であるマスクＲＯＭ１００の構成を示す。マスクＲＯＭ１００には、ビット線Ｂｉ０〜  Ｂｉｎと行選択線Ｗｊとの交差部にメモリセルＭＣが設けられている。１の行選択線Ｗｊと１の列選択線Ｃｉの指定によって複数のメモリセルＭＣが同時に選択される。
【００３７】
ここで、各メモリセルＭＣは、トランジスタＱｉｊ０〜Ｑｉｊｎのうちの１つを含んでいる。トランジスタＱｉｊ０〜Ｑｉｊｎのそれぞれは、例えば、ＭＯＳＦＥＴである。トランジスタＱｉｊ０〜Ｑｉｊｎのそれぞれは、半導体製造プロセスにおいて、論理状態の「１」を記憶する場合には閾値電圧が高電圧となり、論理状態の「０」を記憶する場合には閾値電圧が通常のエンハンスメント型と同様の電圧となるように形成されている。
【００３８】
また、図１には示されていないが、図１に示されるデータ線および行選択線以外にもデータ線および行選択線は相互に交差して複数設けられており、その交差部にはメモリセルＭＣがマトリクス状に配置されている。
【００３９】
ビット線Ｂｉ０〜Ｂｉｎは、列選択回路ＣＳｅ１を介して負荷回路ＬＤに接続されている。負荷回路ＬＤは、スイッチ回路ＳＷを介して１のセンスアンプ回路ＳＡに接続される。
【００４０】
列選択回路ＣＳｅ１はトランジスタＱｃｉ０〜Ｑｃｉｎを含んでいる。トランジスタＱｃｉ０〜Ｑｃｉｎのそれぞれは、例えば、ＭＯＳＦＥＴである。列選択線Ｃｉがハイレベルになると全てのトランジスタＱｃｉ０〜Ｑｃｉｎがオン（導通）となる。
【００４１】
スイッチ回路ＳＷは、トランジスタＱｐ０〜Ｑｐｎを含んでいる。トランジスタＱｐ０〜Ｑｐｎのそれぞれは、例えば、ＭＯＳＦＥＴである。ビット選択線Ｐ０〜Ｐｎのいずれか１つがハイレベルになることにより、トランジスタＱｐ０〜Ｑｐｎの１つがオンとなり、センスアンプ回路ＳＡにデータ線Ｄ０〜Ｄｎの１つが選択的に接続される。
【００４２】
１組のビット線Ｂｉ０〜Ｂｉｎは、複数の列選択線（Ｃ０〜Ｃｍ）のそれぞれに対して１組ずつ設けられている。入力アドレスの一部のビット（ここでは上位ビットとする）をデコードすることにより、１の列選択線Ｃｉと１の行選択線Ｗｊとが指定されると、１組のメモリセルＭＣに対応する１組のビット線Ｂｉ０〜Ｂｉｎが選択される。
【００４３】
スイッチ回路ＳＷおよびセンスアンプ回路ＳＡは、１組のビット線Ｂｉ０〜Ｂｉｎに対して１つずつ設けられている。
【００４４】
クロック信号ＣＬＫをデコードすることにより、ビット選択線Ｐ０〜Ｐｎのいずれかが選択される。このようにして、所定のデータ線に接続するメモリセルＭＣがセンスアンプ回路ＳＡに接続される。クロック信号ＣＬＫは、例えば、ページ間のアドレス遷移パルスＣＬＫ１とページ内のアドレス遷移パルスＣＬＫ２とを加えることによって得られる。また、ページ間のアドレスは入力アドレスの上位ビットの値によって表され、ページ内のアドレスは入力アドレスの下位ビットの値によって表される。入力アドレスの下位ビットがアドレスＡ０〜Ａ２の３ビットとするとｎ＝７となる。
【００４５】
センスアンプ回路ＳＡは差動増幅回路等によって構成することが出来る。
【００４６】
ラッチ回路ＬＴＨは、クロック信号ＣＬＫ０に同期してセンスアンプ回路ＳＡの出力データを保持する。
【００４７】
図５は、ラッチ回路ＬＴＨの構成例を示す。図５に示されるラッチ回路ＬＴＨは、クロック信号ＣＬＫ０がハイレベルの期間に入力データを読み込み、クロック信号ＣＬＫ０がロウレベルの間にそのデータを保持し、出力する。ここで、ラッチ回路ＬＴＨに入力されるクロック信号ＣＬＫ０は、クロック信号ＣＬＫ（ＣＬＫ１およびＣＬＫ２）を遅延回路ＤＬＹ１によって遅延させたものである。
【００４８】
クロック信号ＣＬＫ（ＣＬＫ１およびＣＬＫ２）は、例えば、入力アドレスの変化を検知してパルス状の信号を生成するＡＴＤ（Ａｄｒｅｓｓ  Ｔｒａｎｇｅｎｔ  Ｄｅｔｅｃｔｏｒ）によって生成される。ＡＴＤは、クロック信号ＣＬＫ（ＣＬＫ１およびＣＬＫ２）として所定の期間（読み出し期間）の遅延後にハイレベルとなるパルス状の信号を生成する。入力アドレスの下位ビットのみが変化する場合における読み出し遅延期間は、データ線の値が既に確定しているため、入力アドレスの上位ビットが変化する場合における読み出し遅延期間に比較して短くなる。その結果、入力アドレスの下位ビットのみの変化が連続する場合には高速アクセスを実現することができる。また、ラッチ回路ＬＴＨの遅延ＤＬＹを下位ビットに対する読み出し遅延期間、即ちセンスアンプ回路ＳＡの動作遅延とすることにより出力データの不確定期間をなくし、高速なぺージ内のアクセスを行うことができる。
【００４９】
図２は、図１に示されるマスクＲＯＭ１００の動作タイミングを示す。最初のアクセス動作が行われる時、上位のアドレス信号と下位のアドレス信号とがそれぞれ入力される。ＣＬＫ信号が時刻ｔ１０でアクティブ（”Ｈｉｇｈ”レベル）になると、入力アドレスの上位ビットと入力アドレスの下位ビットとが取り込まれる。入力アドレスの下位ビットはデコーダ回路Ｄｅｃに取り込まれ、入力アドレスの下位ビットの値に応じてビット選択線Ｐ０〜Ｐｎのうち１つのビット選択線が指定されてハイレベルとなる。その結果、スイッチ回路ＳＷに含まれるトランジスタＱｐ０〜Ｑｐｎのうちいずれか１つのみがオンとなり、データ線Ｄ０〜Ｄｎのうち対応する１つのデータ線がセンスアンプ回路ＳＡに選択的に接続される。
【００５０】
また、入力アドレスの上位ビットをデコードすることにより、１の行選択線Ｗｊと１の列選択線Ｃｉとが指定されると、複数のメモリセルＭＣが同時に選択される。その結果、同時に選択されたメモリセルＭＣのトランジスタＱｉｊ０〜Ｑｉｊｎが、その論理状態に応じてノーマルオフ（「１」）またはオン（「０」）となる。
【００５１】
また、列選択線Ｃｉを指定することにより、列選択回路ＣＳｅｌに含まれる複数のトランジスタＱｃｉ０〜Ｑｃｉｎがオンになると、行選択線Ｗｊによって選択されたメモリセルＭＣの各トランジスタＱｉｊ０〜Ｑｉｊｎとセンスアンプ回路ＳＡとが接続される。従って、この列選択線Ｃｉによって選択された各ビット線Ｂｉ０〜Ｂｉｎは、接続する各トランジスタＱｉｊ０〜Ｑｉｊｎの論理状態に応じて電位がそれぞれ徐々にハイレベル（「１」）あるいはロウレベル（「０」）に遷移し、この微小電位が、列選択回路ＣＳｅｌに含まれる複数のトランジスタＱｃｉ０〜Ｑｃｉｎを介して、各データ線Ｄ０〜Ｄｎに伝達される。このように、メモリセルＭＣと負荷回路ＬＤとにより、各データ線Ｄ０〜Ｄｎの電位が時刻ｔ１１に確定する。
【００５２】
ビット選択線Ｐ０〜Ｐｎのうち１つのビット選択線Ｐ０が指定されてハイレベルとなると、スイッチ回路ＳＷに含まれるトランジスタＱｐ０〜ＱｐｎのうちトランジスタＱｐ０のみがオンとなる。その結果、１のデータ線Ｄ０のみが選択的にセンスアンプ回路ＳＡに接続される。
【００５３】
センスアンプ回路ＳＡはデータ線Ｄ０の電位を増幅し、時刻ｔ１２にその出力が確定する。その後、時刻ｔ１２でクロック信号ＣＬＫ０が立ち上がると、データ線Ｄ０の電位を増幅したセンスアンプ回路ＳＡの出力が、ラッチ回路ＬＴＨにラッチされ、出力バッファ回路ＯＢｕｆから時刻ｔ１４に出力される。
【００５４】
また、これと並行して、時刻ｔ１３でクロック信号ＣＬＫが立ち上がると、デコーダ回路Ｄｅｃは動作し、ビット選択線Ｐ０の電位はハイレベルからロウレべルに遷移し、ビット選択線Ｐ１の電位はロウレベルからハイレベルに遷移する。これにより、データ線Ｄ１がセンスアンプ回路ＳＡに接続される。センスアンプ回路ＳＡはデータ線Ｄ１の電位を増幅し、時刻ｔ１５にその出力が確定する。その後、時刻ｔ１６でクロック信号ＣＬＫ０が立ち上がると、データ線Ｄ１の電位を増幅したセンスアンプ回路ＳＡの出力が、ラッチ回路ＬＴＨにラッチされ、出力バッファ回路ＯＢｕｆから時刻ｔ１７に出力される。
【００５５】
これと並行して、時刻ｔ１６でクロック信号ＣＬＫが立ち上がると、デコーダ回路Ｄｅｃは動作し、ビット選択線Ｐ１の電位はハイレベルからロウレベルに遷移し、ビット選択線Ｐ２の電位はロウレベルからハイレベルに遷移する。これにより、データ線Ｄ２がセンスアンプ回路ＳＡに接続される。センスアンプ回路ＳＡはデータ線Ｄ２の電位を増幅し、時刻ｔ１８にその出力が確定する。
【００５６】
（実施の形態２）
図３は、本発明による半導体記憶装置の他の実施形態であるマスクＲＯＭ２００の構成を示す。
【００５７】
マスクＲＯＭ２００の構成は、デコーダ回路Ｄｅｃがカウンタデコーダ回路ＣＤに置換されている点と初期化回路ＩＮＴが列選択回路ＣＳｅｌと負荷回路ＬＤとの間に挿入されている点とを除いて、図１に示されるマスクＲＯＭ１００の構成と同一である。従って、同一の構成要素には同一の参照番号を付し説明を省略する。
【００５８】
カウンタデコーダ回路ＣＤは、クロック信号ＣＬＫに応答して、複数のビット選択線Ｐ０〜Ｐｎのうち１つのビット選択線を巡回的に活性化する。クロック信号ＣＬＫ（例えば、ＣＬＫ２）は、例えば、上述したＡＴＤなどによって生成される。
【００５９】
図４（ａ）および図４（ｂ）は、カウンタデコーダ回路の構成例を示す。
【００６０】
初期化回路ＩＮＴは、ページ間のアクセス時にのみ、データ線Ｄ０〜Ｄｎを初期化する。初期化回路ＩＮＴは、１組のデータ線Ｄ０〜Ｄｎに対して１つずつ配置される。初期化回路ＩＮＴは、複数のＮ型ＭＯＳＦＥＴを含んでいる。各ＭＯＳＦＥＴのソースはデータ線Ｄ０〜Ｄｎのうちの１つに接続され、それのゲートは初期化信号ＲＳＴに接続され、それのドレインは例えば中間電位に接続される。
【００６１】
初期化信号ＲＳＴは、ページ間のアクセスが起こった場合にのみハイレベルとなるパルス状の信号である（図８参照）。初期化信号ＲＳＴは、例えば、後述する図７の回路によって生成される。
【００６２】
このような初期化回路ＩＮＴを設けることにより、ページ内のプリチャージが不要になる。その結果、消費電力を低減することができる。
【００６３】
なお、初期化回路ＩＮＴを図１に示されるマスクＲＯＭ１００の列選択回路ＣＳｅｌと負荷回路ＬＤとの間に挿入してもよい。この場合にも、同様の消費電力低減効果が得られる。
【００６４】
上述した実施の形態１および実施の形態２において、クロック信号ＣＬＫ（ＣＬＫ１およびＣＬＫ２）は、遅延回路ＤＬＹ１（図３）によって遅延する。遅延したクロック信号ＣＬＫはラッチ回路ＬＴＨ（図３および図５）に入力される。
【００６５】
図６は、遅延回路ＤＬＹ１の構成例を示す。この例では、パルス信号ＣＬＫ１は、ページ間のアクセス時に使用されるものとし、パルス信号ＣＬＫ２は、ページ内のアクセス時に使用されるものとする。遅延回路ＤＬＹ１は、パルス信号ＣＬＫ１の遅延時間がパルス信号ＣＬＫ２の遅延時間より長くなるように構成される。これにより、ページ間のアクセス時に、ページ内のアクセス時よりも長い遅延時間を確保することができる。ここで、パルス信号ＣＬＫ１は上位アドレス用ＡＴＤ（不図示）によって生成され得、パルス信号ＣＬＫ２は下位アドレス用ＡＴＤによって生成され得る。
【００６６】
さらに、上述した実施の形態１および実施の形態２において、半導体記憶装置の外部から入力されるシステムクロックＣＬＫに同期して、その半導体記憶装置が動作するようにしてもよい。
【００６７】
図９は、本発明による半導体記憶装置が外部から入力されるシステムクロックＣＬＫに同期して動作する場合の動作タイミングを示す。半導体記憶装置の内部クロックは、システムクロックＣＬＫに基づいて生成される。
【００６８】
システムクロックＣＬＫに同期してアドレスが入力される。入力アドレスの上位ビットが変化する場合（図９の［１］）には、メモリをアクセスするのに２サイクルを必要とするのに対し、入力アドレスの下位ビットのみが変化する場合（図９の［２］〜［５］）には、メモリをアクセスするのに１サイクルで足りる。従って、入力アドレスの上位ビットが変化する場合（図９の［１］）には、入力アドレスの上位ビットが変化してから２サイクル後に出力ＯＵＴが確定し、入力アドレスの下位ビットのみが変化する場合（図９の［２］〜［５］）には、入力アドレスの下位ビットが変化してから１サイクル後に出力ＯＵＴが確定する。
【００６９】
ラッチ回路に入力されるクロック信号は、アドレスの入力サイクルと異なるサイクルである。
【００７０】
さらに、上述した実施の形態１および実施の形態２において、メモリへのアクセスを禁止するアクセス禁止信号ＩＨＢを生成するようにしてもよい。
【００７１】
図７は、入力アドレスの変化に応じて、アクセス禁止信号ＩＨＢと初期化信号ＲＳＴとクロック信号ＣＬＫ０とを出力する回路７０の構成例を示す。
【００７２】
回路７０は、下位アドレスＡ０〜Ａｋに応じてクロック信号ＣＬＫ４を生成し、上位アドレスＡｋ＋１〜Ａｎに応じてクロック信号ＣＬＫ３を生成する。さらに、回路７０は、アクセス禁止信号ＩＨＢを生成する。アクセス禁止信号ＩＨＢは、入力アドレスの上位ビットが変化してからセンスアンプ回路ＳＡの出力が確定するまで活性化される（ハイレベルとなる）。図１０に示されるように、アクセス禁止信号ＩＨＢは、ページ間のアクセスの場合おいてのみ活性化されるようにしてもよい。
【００７３】
なお、クロック信号ＣＬＫ３は、入力アドレスの上位ビットの変化に応答してパルス信号を生成する上位アドレス用ＡＴＤ１回路によって生成される。クロック信号ＣＬＫ４は、入力アドレスの下位ビットの変化に応答してパルス信号を生成する下位アドレス用ＡＴＤ２回路によって生成される。入力アドレスの変化するビットによってパルス信号の遅延が異なり、当該遅延期間にアクセス禁止信号ＩＨＢが生成される。
【００７４】
入力アドレスの上位ビットが変化することにより、信号ＡＴＤ１、初期化信号ＲＳＴ、アクセス禁止信号ＩＨＢが出力される。入力アドレスの下位ビットが変化することにより、信号ＡＴＤ２が出力される。クロック信号ＣＬＫ０はアクセス禁止信号ＩＨＢが解除される（ロウレベルとなる）まで遅延される。また、アクセス禁止信号ＩＨＢがハイレベルの場合には、クロック信号ＣＬＫ４の出力は行われない。信号ＡＴＤ２に基づいて生成されるクロック信号ＣＬＫ４は、センスアンプ回路ＳＡの動作遅延だけ遅延される。
【００７５】
クロック信号ＣＬＫ０は、いずれかのビットが変化した場合に発生し、上位および下位のアドレスが変化した場合にはＣＬＫ１に対応する信号のみが出力される。また、信号ＡＴＤ２に基づいて、ビット選択線Ｐ０、Ｐ１、・・・、Ｐｎを活性化する信号が生成される。
【００７６】
図７に示される回路７０は、クロック信号ＣＬＫ０を生成するのに適している回路である。
【００７７】
【発明の効果】
以上の説明から明らかなように、センスアンプ回路の動作と出力バッファ回路の動作の並列動作を可能とする機能を有することにより、本半導体記憶装置はチップ面積や消費電流の増大を抑えながらページアクセス等の高速アクセスモードを有するメモリの読み出しを実現できる。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の１つの実施の形態であるマスクＲＯＭ１００の構成を示す図である。
【図２】マスクＲＯＭ１００の動作タイミングを示すタイミングチャートである。
【図３】本発明による半導体記憶装置の他の実施の形態であるマスクＲＯＭ２００の構成を示す図である。
【図４】（ａ）および（ｂ）は、マスクＲＯＭ２００に含まれるカウンタデコード回路ＣＤの構成を示す図である。
【図５】ラッチ回路ＬＴＨの構成を示す図である。
【図６】遅延回路ＤＬＹ１の構成を示す図である。
【図７】アクセス禁止信号ＩＨＢを生成する回路７０の構成を示す図である。
【図８】初期化信号ＲＳＴのタイミングを示すタイミングチャートである。
【図９】システムクロックＣＬＫに同期して動作する場合の動作タイミングを示すタイミングチャートである。
【図１０】アクセス禁止信号ＩＨＢのタイミングを示すタイミングチャートである。
【図１１】従来のマスクＲＯＭの構成を示す図である。
【図１２】従来のマスクＲＯＭの動作タイミングを示すタイミングチャートである。
【図１３】従来の他のマスクＲＯＭの構成を示す図である。
【図１４】従来の他のマスクＲＯＭの動作タイミングを示すタイミングチャートである。
【符号の説明】
ＳＷ：スイッチ回路
ＬＴＨ：ラッチ回路
ＬＤ：負荷回路
ＳＡ：センスアンプ回路
Ｄｅｃ：デコーダ回路．
ＣＤ：カウンタデコーダ回路
Ｃｓｅ１：列選択回路
Ｂｉ０〜Ｂｉｎ：ビット線
Ｄ０〜Ｄｎ：データ線
Ｐ０〜Ｐｎ：ビット選択線
Ｑｐ０〜Ｑｐｎ、Ｑｃｉ０〜Ｑｃｉｎ、Ｑｉｊ０〜Ｑｉｊｎ：ＭＯＳＦＥＴ
ＭＣ：メモリセル
Ｃｉ：列選択線
Ｗｊ：行選択線
ＲＳＴ：初期化信号
ＩＨＢ：アクセス禁止信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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