(57)【特許請求の範囲】
【請求項１】
ディジタル信号送信装置と、ディジタル信号受信装置が少なくとも一つ以上で構成されるディジタル信号伝送装置であって、
該ディジタル信号送信装置は、送信ディジタル信号処理回路と、前記送信ディジタル信号処理回路からの信号を合波するチャネル合波回路とを備え、
前記送信ディジタル信号処理回路は、
入力信号を複数の低速信号に直並列変換する、送信装置の直並列変換回路と、
前記送信装置の直並列変換回路からの並列化された前記複数の低速信号毎に同期をとるためのユニークワードを付加するフレーム構成回路と、
前記フレーム構成回路によりユニークワードを付加された信号を振り分ける、送信装置の多入力多出力型並直列変換回路と、
前記送信装置の多入力多出力型並直列変換回路により振り分けられた複数個の信号を変調する複数個の変調回路とを備え、
前記ディジタル信号受信装置は、
チャネル分波回路と、
前記チャネル分波回路により分波された信号を処理する受信ディジタル信号処理回路とを備え、
前記受信ディジタル信号処理回路は、
前記チャネル分波回路からの複数個の入力信号を復調する復調回路と、
前記復調回路から出力された信号を並列信号に変換する、受信装置の多入力多出力型直並列変換回路と、
前記受信装置の多入力多出力型直並列変換回路から出力された低速信号を信号毎にユニークワードを検出するフレーム検出回路と、
ユニークワード検出後の複数個ある低速信号を並直列変換する受信装置の並直列変換回路とを備えることを特徴とするディジタル信号伝送装置。
【請求項２】
前記信号毎に同期をとるためのユニークワードを付加するフレーム構成回路が、
ユニークワードを発生するユニークワード発生回路を少なくとも２つ備え、２つ以上の前記ユニークワード発生回路からの出力のいずれかと前記送信装置の直並列変換回路からの出力とを切り替えてユニークワードを付加するスイッチを備えている請求項１記載のディジタル信号伝送装置。
【請求項３】
前記ディジタル信号送信装置が、複数個の前記送信ディジタル信号処理回路と、当該複数個の送信ディジタル信号処理回路からの信号を合波する前記チャネル合波回路を備える請求項１又は請求項２に記載のディジタル信号伝送装置。
【請求項４】
前記ディジタル信号受信装置が、前記チャネル分波回路と前記チャネル分波回路により分波された信号を処理する複数個の前記受信ディジタル信号処理回路を備える請求項１又は請求項２に記載のディジタル信号伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチキャリア・マルチレート伝送する無線通信、もしくは衛星通信に用いられるディジタル信号伝送装置に係り、特にマルチキャリア伝送を採用したディジタル信号伝送装置において、容易に伝送速度を変化させることが可能なディジタル信号伝送装置に関する。
【０００２】
【従来の技術】
ＦＤＭＡ方式でマルチキャリア・マルチレートを可能とする変復調器が知られている。しかし図９に示すように１ユーザに対して複数異速度のキャリアを割り当てて伝送を行った場合、送信時と受信時で信号のビット順番が保証されないという問題があった。
【０００３】
これに対して可変速度の伝送を可能とするディジタル信号伝送装置がある。このような従来のディジタル信号伝送装置では、大量のメモリを用いて受信信号を保存して、ビット順番の保証を行っていた。従来のディジタル信号伝送装置のブロック図を図１４、１５に示す。図１４は、ディジタル信号伝送装置の送信装置の構成の例を示すブロック図であり、図１５はディジタル信号伝送装置の受信装置の構成の例を示すブロック図である。
【０００４】
図１４において、１４０１は直並列変換回路、１４０２〜１４０６は変調回路、１４０７〜１４１４は２合波フィルタバンク、１４１１は制御回路、１４１２〜１４１６はフレーム構成回路を表している。同図に示す構成では、使用する搬送波周波数の最大数は５である。
【０００５】
図１４において、入力されたディジタル信号は、直並列変換回路１４０１に入力されて、伝送速度に応じ、制御回路１４１１の指示する最大５系統の並列データＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５に変換される。Ｓ１およびＳ２の速度をＦｂとした場合、Ｓ３は２Ｆｂ、Ｓ４は４Ｆｂ、Ｓ５は８Ｆｂである。
【０００６】
並列化されたデータＳ１，Ｓ２，Ｓ３，Ｓ４およびＳ５は、制御回路１４１１からの制御信号で制御され、Ｓ１はフレーム構成回路１４１６、Ｓ２はフレーム構成回路１４１５、Ｓ３はフレーム構成回路１４１４、Ｓ４はフレーム構成回路１４１３、Ｓ５はフレーム構成回路１４１２に入力され、フレーム化される。
【０００７】
ただし、制御回路１４１１の制御信号によってフレーム構成回路１４１２は、フレーム構成回路１４１５、および１４１６の８倍の速度で動作し、フレーム構成回路１４１３は、フレーム構成回路１４１５、および１４１６の４倍の速度で動作し、フレーム構成回路１４１４は、フレーム構成回路１４１５、および１４１６の２倍の速度で動作している。
【０００８】
フレーム構成回路１４１２の出力は変調回路１４０６に入力され、フレーム構成回路１４１３の出力は変調回路１４０５に入力され、フレーム構成回路１４１４の出力は変調回路１４０４に入力され、フレーム構成回路１４１５の出力は変調回路１４０２に入力され、フレーム構成回路１４１６の出力は変調回路１４０３に入力される。
【０００９】
ただし、制御回路１４１１の制御信号によつて変調回路１４０６は、変調回路１４０２および１４０３の８倍の速度で動作し、変調回路１４０５は、変調回路１４０２および１４０３の４倍の速度で動作し、変調回路１４０４は、変調回路１４０２および１４０３の２倍の速度で動作している。
【００１０】
変調回路１４０２、および変調回路１４０３の出力は、２合波フィルタバンク１４０７に入力される。入力されたデータは、それそれ２倍にアップサンプリングされた後、通過帯域の異なるフィルタで帯域制限され加算されて出力される。変調回路１４０４、および２合波フィルタバンク１４０７の出力は、２合波フィルタバンク１４０８に入力される。
【００１１】
入力されたデータは、それぞれ２倍にアップサンプリングされた後、通過帯域の異なるフィルタで帯域制限され加算されて出力される。変調回路１４０５、および２合波フィルタバンク１４０８の出力は、２合波フィルタバンク１４０９に入力される。入力されたデータは、それそれ２倍にアップサンプリングされた後、通過帯域の異なるフィルタで帯域制限され加算されて出力される。
【００１２】
変調回路１４０６、および２合波フィルタバンク１４０９の出力は、２合波フィルタバンク１４１４に入力される。入力されたデータは、それそれ２倍にアップサンプリングされた後、通過帯域の異なるフィルタで帯域制限され加算されて出力される。
【００１３】
図１５において、１５０１〜１５０４は２合波フィルタバンク、１５０５〜１５０９は復調回路、１５１０は制御回路、１５１１は並直列変換回路、１５１２〜１５１６はフレーム検出回路を表している。同図に示す構成では、使用する搬送波周波数の最大数は５である。
【００１４】
フレーム検出回路の構成を図１４に示す。同図において１５０１と１５０４はスイッチ、１５０２と１５０３はメモリ、１５０５はユニークワード判別回路、１５０６はカウンタを表している。本回路の動作を以下に説明する。入力された信号は、ユニークワード判別回路１５０５に入力され、入力された信号がユニークワードと判別されると、カウンタ１５０６のカウンタの値がリセットされる。
【００１５】
カウンタ１５０６がリセットされると、カウンタ１５０６から信号が出力されスイッチ１５０１と１５０４に入力される。スイッチ１５０１と１５０４にカウンタ１５０６からの信号が入力されると、それぞれのスイッチが入れ替わる。但しスイッチ１５０１がメモリ１５０２に入力されるように動作している場合、メモリ１５０３から出力されるようにスイッチ１５０４は動作する。
【００１６】
スイッチ１５０１がメモリ１５０３に入力されるよう動作している場合、メモリ１５Ｏ２から出力されるようにスイッチ１５０４は動作している。図１５において、入力されたディジタル信号は、２分波フィルタバンク１５０１に入力される。２分波フィルタバンク１５０１に入力されたディジタル信号は、二つに分岐されそれそれ通過帯域の異なるフィルタで帯域制限された後、ダウンサンプリングし出力される。
【００１７】
２分波フィルタバンク１５０１からの出力の一方は、２分波フィルタバンク１５０２に入力される。２分波フィルタバンク１５０２に入力されたディジタル信号は、二つに分岐され、それぞれ通過帯域の異なるフィルタで帯域制限された後、ダウンサンプリングし出力される。２分波フィルタバンク１５０１からの出力の他方は、復調回路１５０５に入力される。
【００１８】
復調回路１５０５に入力されたディジタル信号は復調され復調信号になり、フレーム検出回路１５１２に入力される。フレーム検出回路１５１２に入力された復調信号は、フレーム同期が検出された後に直並列変換回路１５１１に入力される。但し、復調回路１５０５は、復調回路１５０８および１５０９の８倍の速度で動作し、フレーム検出回路１５１２は、フレーム検出回路１５１５および１５１６の８倍の速度で動作している。
【００１９】
２分波フィルタバンク１５０２からの出力の一方は、２分波フィルタバンク１５０３に入力される。２分波フィルタバンク１５０３にに入力されたディジタル信号は二つに分岐され、それぞれ通過帯域の異なるフィルタで帯域制限された後、ダウンサンプリングし出力される。２分波フィルタバンク１５０２からの出力の他方は、復調回路１５０６に入力される。
【００２０】
復調回路１５０６に入力されたディジタル信号は復調され復調信号になり、フレーム検出回路１５１３に入力される。フレーム検出回路１５１３に入力された復調信号は、フレーム同期が検出された後に直並列変換回路１５１１に入力される。但し、復調回路１５０６は、復調回路１５０８および１５０９の４倍の速度で動作し、フレーム検出回路１５１２は、フレーム検出回路１１１５および１５１６の４倍の速度で動作している。
【００２１】
２分波フィルタバンク１５０３からの出力の一方は、２分波フィルタバンク１５０４に入力される。２分波フィルタバンク１５０４に入力されたディジタル信号は、２つに分岐されそれそれ通過帯域の異なるフィルタで帯域制限された後、ダウンサンプリングし出力される。２分波フィルタバンク１５０３からの出力の他方は、復調回路１５０７に入力される。
【００２２】
復調回路１５０７に入力されたディジタル信号は復調され復調信号になり、フレーム検出回路１５１４に入力される。フレーム検出回路１５１４に入力された復調信号は、フレーム同期が検出された後に直並列変換回路１５１１に入力される。但し、復調回路１５０７は、復調回路１５０８および１５０９の２倍の速度で動作し、フレーム検出回路１５１４は、フレーム検出回路１５１５および１５１６の２倍の速度で動作している。
【００２３】
２分波フィルタバンク１５０４からの出力の一方は、復調回路１５０８に入力される。復調回路１５０８に入力されたディジタル信号は復調され復調信号になり、フレーム検出回路１５１５に入力される。フレーム検出回路１５１５に入力された復調信号は、フレーム同期が検出された後に直並列変換回路１５１１に入力される。２分波フィルタバンク１５０４からの出力の他方は、復調回路１５０９に入力される。
【００２４】
復調回路１５０９に入力されたディジタル信号は復調され復調信号になり、フレーム検出回路１５１６に入力される。フレーム検出回路１５１６に入力された復調信号は、フレーム同期が検出された後に直並列変換回路１５１１に入力される。並直列変換回路１５１１に入力されたデータは系列データに変換され出力される。このような構成により伝送速度をＦｂ〜１６Ｆｂまで可変にすることができる。
【００２５】
また従来の方式によるフレーム構成の例を図１６に示す。図１６において、低速レートはサブチャネル数１の場合、高速レートはサブチャネルが４本使われている場合の例である。同図からわかるように、低速レートの信号がすべて受信されるまでに、高速レートの信号は４フレーム分受信されるのでその分のメモリを必要とする。
【００２６】
【発明が解決しようとする課題】
上述したような、従来の可変伝送速度変復調装置の構成では、入力信号である送信装置側の出力信号のビット順番を正しい順番で再生するためには、図１５に示したフレーム構成回路にあるメモリを大容量のものを用いて、データを一旦メモリに記憶してから、データの順序を正しい順序に変換する作業を行なう必要があった。
【００２７】
しかし、チャネル数が増加すると、必要とするメモリ量が増加するために、回路規模、および消費電力が大きくなるという問題を有していた。本発明では、簡易な装置構成で１ユーザに対して複数異速度のキャリアを割り当てて可変速度の伝送を可能とするディジタル信号伝送装置を実現するとともに、装置規模および消費電力を削減することを目的としている。
【００２８】
【課題を解決するための手段】
本発明によれば、上述の課題は前記特許請求の範囲に記載した手段によって解決される。すなわち、請求項１の発明は、ディジタル信号送信装置と、ディジタル信号受信装置が少なくとも一つ以上で構成されるディジタル信号伝送装置であって、該ディジタル信号送信装置は、送信ディジタル信号処理回路と、前記送信ディジタル信号処理回路からの信号を合波するチャネル合波回路とを備え、
【００２９】
前記送信ディジタル信号処理回路は、入力信号を複数の低速信号に直並列変換する、送信装置の直並列変換回路と、前記送信装置の直並列変換回路からの並列化された前記複数の低速信号毎に同期をとるためのユニークワードを付加するフレーム構成回路と、前記フレーム構成回路によりユニークワードを付加された信号を振り分ける、送信装置の多入力多出力型並直列変換回路と、前記送信装置の多入力多出力型並直列変換回路により振り分けられた複数個の信号を変調する複数個の変調回路とを備え、前記ディジタル信号受信装置は、チャネル分波回路と、前記チャネル分波回路により分波された信号を処理する受信ディジタル信号処理回路とを備え、
【００３０】
前記受信ディジタル信号処理回路は、前記チャネル分波回路からの複数個の入力信号を復調する復調回路と、前記復調回路から出力された信号を並列信号に変換する、受信装置の多入力多出力型直並列変換回路と、前記受信装置の多入力多出力型直並列変換回路から出力された低速信号を信号毎にユニークワードを検出するフレーム検出回路と、ユニークワード検出後の複数個ある低速信号を並直列変換する受信装置の並直列変換回路とを備えるディジタル信号伝送装置である。
【００３１】
この構成によるディジタル信号伝送装置では、大容量のバッファを必要とせず、装置規模の削減が容易であることが従来のものと異なる。
【００３２】
請求項２の発明は、請求項１記載のディジタル信号伝送装置において、前記信号毎に同期をとるためのユニークワードを付加化するフレーム構成回路が、ユニークワードを発生するユニークワード発生回路を少なくとも２つ備え、２つ以上の前記ユニークワード発生回路からの出力のいずれかと前記送信装置の直並列変換回路からの出力とを切り替えてユニークワードを付加するスイッチを備えて構成したものである。
【００３３】
請求項３の発明は、請求項１又は請求項２に記載のディジタル信号伝送装置において、前記ディジタル信号送信装置が、複数個の前記送信ディジタル信号処理回路と、当該複数個の送信ディジタル信号処理回路からの信号を合波する前記チャネル合波回路を備えるように構成したものである。
【００３４】
この構成によるディジタル信号伝送装置は、送信装置を複数のユーザで使用した場合においても、装置規模が小型な送信装置を構成できることが従来のものと異なる。
【００３５】
請求項４の発明は、請求項１記載あるいは請求項２記載のディジタル信号伝送装置において、前記ディジタル信号受信装置が、前記チャネル分波回路と前記チャネル分波回路により分波された信号を処理する複数個の前記受信ディジタル信号処理回路を備えるディジタル信号伝送装置である。この構成によるディジタル信号伝送装置は、受信装置を複数のユーザで使用した場合においても、装置規模が小型な受信装置を構成できることが従来のものと異なる。
【００３６】
【発明の実施の形態】
本発明の実施形態の第１の例を図１および図２に示す。この例は、請求項１に対応するディジタル信号伝送装置である。図１はディジタル信号伝送装置の送信装置の構成の例を示すブロック図であり、図２はディジタル信号伝送装置の受信装置の構成の例を示すブロック図である。本発明のディジタル信号伝送装置は、最低１つの送信装置と、最低１つの受信装置とで構成される。
【００３７】
図１および図２に示すディジタル信号伝送装置は、使用する搬送波が最大５の場合の構成例を示している。図１において、１０１は直並列変換回路、１０２〜１１７はフレーム構成回路（１０４〜１１５は描画を省略している）、１１８は多入力多出力型直並列変換回路、１１９は時分割型変調回路、１２０〜１２３は２合波フィルタバンク、１２４は制御回路を表している。
【００３８】
２合波フィルタバンクの構成を図７に示す。同図において７０１、７０２はアップサンプラ、７０３、７０４はディジタルフィルタ、７０５は加算回路を表している。ディジタルフィルタ７０３、７０４はそれぞれ通過帯域の異なるフィルタであり、前記文献「田邊和弘“シームレスマルチレートフィルタバンクの提案”、信学技法ＳＡＴ９９−１４」に記載のものと同等な構成である。
【００３９】
フレーム構成回路の構成を図３に示す。同図において、３０１はユニークワード発生回路、３０２はスイッチを表している。フレーム構成回路は、図１の制御回路１２４の制御信号でスイッチ３０２のON/OFFを行い、信号にユニークワードを付加する。入力されたディジタル信号は、直並列変換回路１０１に入力され制御回路１２４の指示する最大１６系統の低速信号に変換される。
【００４０】
これら並列データは、速度はすべて等しくＦｂを持っている。直並列変換回路１０１の出力は、フレーム構成回路１０２〜１１７に入力され受信側で同期を取るために必要なユニークワード（ＵＷ）を制御回路１２４の制御によって付加される。フレーム構成回路１０２〜１１７からの出力は、多入力多出力型並直列変換回路１１８に入力される。
【００４１】
多入力多出力型並直列変換回路１１８に入力された信号は、制御回路１２４の指示する最大１６系統の信号にフレーム構成回路１０２〜１１７からの出力を振り分けて出力する。本構成の多入力多出力型並直列変換回路では、最大１６系統の入力、最大１６系統の出力を可能としている。
【００４２】
多入力多出力型並直列変換回路１１８の出力は、時分割変調回路１１９に入力され制御回路１２４の制御によって任意の変調速度を持つ変調信号に変調される。時分割型変調回路１１９からの出力▲１▼、▲２▼は、２合波フィルタバンク１２０に入力される。
【００４３】
２合波フィルタバンク１２０に入力された信号は、それぞれアップサンプラで２倍にアプサンブリングされ通過域の異なるディジタルフィルタでろ波された後、加算され出力される。周波数的に多重され出力される。時分割型変調回路１１９からの出力▲３▼、２合波フィルタバンク１２０からの出力は、２合波フィルタバンク１２１に入力される。
【００４４】
２合波フィルタバンク１２１に入力された信号は、それそれアップサンプラで２倍にアップサンプリングされ、通過域の異なるディジタルフィルタで、ろ波された後、加算され出力される。時分割型変調回路１１９からの出力▲４▼、２合波フィルタバンク１２１からの出力は、２合波フィルタバンク１２２に入力される。
【００４５】
２合波フィルタバンク１２２に入力された信号は、それぞれアップサンプラで２倍にアップサンプリングされ、通過域の異なるディジタルフィルタでろ波された後、加算され出力される。時分割型変調回路１１９からの出力▲５▼、２合波フィルタバンク１２２からの出力は、２合波フィルタバンク１２３に入力される。
【００４６】
２合波フィルタバンク１２３に入力された信号は、それそれアップサンプラで２倍にアップサンプリングされ、通過域の異なるディジタルフィルタでろ波された後、加算され出力される。２合波フィルタバンク１２３からの出力は、出力信号となる。
【００４７】
ただし、本構成例では、時分割変調回路１１９からの出力▲５▼は、時分割型変調回路１１９の出力▲１▼、▲２▼の変調速度の８倍、時分割型変調回路１１９からの出力▲４▼は、時分割型変調回路１１９からの出力▲１▼、▲２▼の変調速度の４倍、時分割型変調回路１１９からの出力▲３▼は、時分割型変調回路１１９からの出力▲１▼、▲２▼の変調速度の２倍の変調速度を持っている。
【００４８】
次に図２に示す受信装置について説明する。図２において２０１〜２０４は２分波フィルタバンク、２０５は時分割復調回路、２０６は多入力多出力型直並列変換回路、２０７〜２２２はフレーム検出回路（２０９〜２２０は描画を省略している）、２２３は並直列変換回路、２２４は制御回路を表している。２分波フィルタバンクの構成の例を図８に示す。
【００４９】
同図において８０１、８０２はディジタルフィルタ、８０３、８０４はダウンサンプラを表している。ディジタルフィルタ８０３、８０４はそれぞれ通過帯域の異なるフィルタであり、前記文献「田邊和弘、“シームレスマルチレートフィルタバンクの提案”、信学技法ＳＡＴ９９−１４」に記載のものと同等な構成である。
【００５０】
フレーム検出回路の構成を図１１に示す。同図において１１０１と１１０４はスイッチ、１１０２と１１０３はメモリ、１１０５はユニークワード判別回路、１１０６はカウンタを表している。以下本回路の動作を説明する。入力された信号は、ユニークワード判別回路１１０５に入力され入力された信号がユニークワードと判別されるとカウンタ１１０６のカウンタの値がリセットされる。
【００５１】
カウンタ１１０６がリセットされると、カウンタ１１０６から信号が出力されスイッチ１１０１と１１０４に入力される。スイッチ１１０１と１１０４にカウンタ１１０６からの信号が入力されると、それそれのスイッチが入れ替わる。但し、スイッチ１１０１がメモリ１１０２に入力されるように動作している場合、メモリ１１０３から出力されるようにスイッチ１１０４は動作する。
【００５２】
また、スイッチ１１０１がメモリ１１０３に入力されるよう動作している場合、メモリ１１０２から出力されるようにスイッチ１１０４は動作している。入力された信号は、２分波フィルタバンク２０１に入力される。２分波フィルタバンク２０１に入力された信号は、２つに分岐されそれぞれ通過帯域の異なるフィルタで帯域制限された後、１１２にダウンサンプリングし出力される。
【００５３】
図２における２分波フイルタバンク２０１からの出力の一方は、２分波フィルタバンク２０２に入力される。２分波フィルタバンク２０２に入力された信号は、２つに分岐されそれそれ通過帯域の異なるフィルタで帯域制限された後、１／２にダウンサンプリングし出力される。２分波フィルタバンク２０１からの出力の他方は、時分割型復調回路２０５に入力される。
【００５４】
時分割型復調回路２０５に入力された信号は、入力された変調信号と同じ速度で復調され復調信号になり、多入力多出力型直並列変換回路２０６に入力される。２分波フィルタバンク２０２からの出力の一方は、２分波フィルタバンク２０３に入力される。２分波フィルタバンク２０３に入力された信号は、２つに分岐されそれぞれ通過帯域の異なるフィルタで帯域制限された後、１／２にダウンサンプリングし出力される。
【００５５】
２分波フィルタバンク２０２からの出力の他方は、時分割型復調回路２０５に入力される。時分割型復調回路２０５に入力された信号は、入力された変調信号と同じ速度で復調され復調信号になり、多入力多出力型直並列変換回路２０６に入力される。２分波フィルタバンク２０３からの出力の一方は、２分波フィルタバンク２０４に入力される。
【００５６】
２分波フィルタバンク２０４に入力された信号は、２つに分岐され、それぞれ通過帯域の異なるフィルタで帯域制限された後、１／２にダウンサンプリングし出力される。２分波フィルタバンク２０３からの出力の他方は、時分割型復調回路２０５に入力される。
【００５７】
時分割型復調回路２０５に入力された信号は、入力された変調信号の速度と同じ速度で復調され復調信号になり、多入力多出力型直並列変換回路２０６に入力される。２分波フィルタバンク２０４からの出力の一方は、時分割型復調回路２０５に入力される。
【００５８】
時分割型復調回路２０５に入力された信号は、入力された変調信号と同じ速度で復調され復調信号になり、多入力多出力型直並列変換回路２０６に入力される。２分波フィルタバンク２０３からの出力の他方は、時分割型復調回路２０５に入力される。時分割型復調回路２０５に入力され入力変調信号と同じ速度で復調され復調信号になり、多入力多出力直並列変換回路２０６に入力される。
【００５９】
多入力多出力型直並列変換回路２０６に入力された最大１６系統の信号は、制御回路２２４の指示によって最大１６系統の並列信号に変換され出力され、フレーム検出回路２０７〜２２２に入力される。フレーム検出回路２０７〜２２２に入力された信号はフレーム同期を検出された後、並直列変換回路２２３に入力される。並直列変換回路２２３に入力された信号は、一系統の時系列信号に変換され出力される。
【００６０】
実施の形態の第１の例の場合の、フレーム構成を図１２に示す。同図において、低速レートは、サブチャネル数１の場合、高速レートはサブチャネルが４本使われている場合の例である。同図からわかるように、低速レートの信号と高速レートの信号の受信が同時に終了するバッファメモリの量は図１０に示すようになる。
【００６１】
本発明の実施の形態の第２の例を説明する。本例は、フレーム構成回路が図６のように変更されている点が異なっている。フレーム構成回路の部分以外の構成については、第１の実施の形態の例と同一である。図６において、６０１と６０２はユニークワード発生回路、６０３と６０４はスイッチを表している。ユニークワード発生回路６０１と６０２は、それそれ異なるユニークワードを発生している。
【００６２】
フレーム構成回路は、図１の制御回路１２４の制御信号でスイッチ６０３および６０４のON/OFFを行い、入力信号に適切なユニークワードを付加する。また、実施形態の第２の例の場合の、フレーム構成を図１３に示す。同図において、低速レートはサブチャネル数１の場合、高速レートはサブチャネルが４本使われている場合の例である。同図からわかるように、低速レートの信号と高速レートの信号の受信が同時に終了するため、必要とするバッファメモリの量は図１０に示すようになる。
【００６３】
本発明の実施の形態の第３の例を説明する。本例の主要部の構成を図４に示す。図４に示した部分以外の構成については、第１の実施の形態の例と同一である。本例は、図１に示すディジタル信号処理装置が図４に示すブロツク図で構成されているものに対応する。図４の４０１は直並列変換回路、４０２〜４１７はフレーム構成回路、４１８は多入力多出力型並直列変換回路、４１９は時分割型変調回路、４２０は制御回路を表している。
【００６４】
本構成では、４０１〜４１８と４２０を含む部分が▲１▼、▲２▼、▲３▼の３層で構成されていて、最大３系統の入力に対応している構成例である。それそれ▲１▼、▲２▼、▲３▼からの出力は最大１６系統あり、それぞれの層にある制御回路４２０によって制御されていて同時に他の層で使用できないようになっている。
【００６５】
それそれの層からの出力は、時分割型変調回路に入力され、それぞれの層にある制御回路４２０からの制御信号によって制御され適切な速度で変調され最大１６系統の変調信号として出力される。以後は、第１の例のチャネル合波回路に入力される。
【００６６】
本発明の実施の形態の第４の例を説明する。本例の主要部の構成を図５に示す。図５に示した部分以外の構成については、第１の実施の形態の例と同一である。本例は、図２に示すディジタル信号処理装置が図５に示すブロック図で構成されているものに対応する。図５の５０１は時分割型復調回路、５０２は多入力多出力型直並列変換回路、５０３〜５１８はフレーム検出回路、５１９は直並列変換回路、５２０は制御回路を表している。
【００６７】
本構成は、５０２〜５２０の部分が、▲１▼、▲２▼、▲３▼の３層で構成されていて、最終出力が最大３系統の出力に対応している構成の例である。それぞれ▲１▼、▲２▼、▲３▼への入力は、それぞれ最大１６系統の入力が可能となっているが、同時に他の層が出力できないように、それぞれの層にある制御回路５２０の制御信号によって制御されている。
【００６８】
図２のチャネル分波回路からの出力は、時分割型復調回路５０１に入力され、復調されディジタル信号となる。時分割復調回路からの最大１６系統のディジタル信号出力は、それぞれの層にある制御回路５２０からの制御信号によつて制御され各層に入力される。多入力多出力型直並列変換回路５０２へ入力された信号は、制御回路５２０の制御信号によって制御されて最大１６系統の並列な低速信号に変化され、フレーム検出回路５０３〜５１８に入力される。
【００６９】
フレーム検出回路５０３〜５１８は、図１１に示されているものと同一のもである。フレーム検出回路５０３〜５１８で同期が取れた信号は、直並列変換回路５１９に入力される。直並列変換回路５１９に入力された最大１６系統の並列な低速信号は、一系の時系列信号に変換され出力される。
【００７０】
尚、本発明のディジタル信号伝送装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００７１】
【発明の効果】
以上、説明したように、本発明のディジタル信号伝送装置は、１ユーザに対して複数異速度のキャリアを割り当てて可変速度の伝送を可能としている。そのため、従来の可変伝送速度変復調装置のように、入力信号である送信装置側の出力信号のビット順番を正しい順番で再生するための大容量のメモリを必要としないから、チャネル数が増加しても、回路規模、および消費電力が大きくなるという従来のような問題を生ずることがない。従って、可変速度の伝送が可能なディジタル信号伝送装置を、簡潔な構成で、容易に実現することができる利点がある。
【図面の簡単な説明】
【図１】本発明の実施の形態の第１の例の送信装置のブロツク図である。
【図２】本発明の実施の形態の第１の例の受信装置のブロツク図である。
【図３】実施の形態の第１の例のフレーム構成回路のブロック図である。
【図４】複数入力に対応するディジタル信号処理回路のブロック図である。
【図５】複数出力に対応するディジタル信号処理回路のブロック図である。
【図６】本発明の実施の形態の第２の例のフレーム構成回路のブロック図である。
【図７】２合波フィルタバンクのブロック図である。
【図８】２分波フィルタバンクのブロック図である。
【図９】１ユーザに複数の異速度キャリアを割り当てた場合の周波数スペクトルの例を示す図である。
【図１０】総チャネル数に対するバッファ量を示す図である。
【図１１】フレーム検出回路のブロック図である。
【図１２】第１の実施の形態の例のフレーム構成の例を示す図である。
【図１３】第２の実施の形態の例のフレーム構成の例を示す図である。
【図１４】従来のディジタル信号送信装置の構成の例を示すブロック図である。
【図１５】従来のディジタル信号受信装置の構成の例を示すブロック図である。
【図１６】従来のフレーム構成の例を示す図である。
【符号の説明】
１０１，４０１    直並列変換回路
１０２〜１１７，４０２〜４１７    フレーム構成回路
１１８，２０６，５０２    多入力多出力型直並列変換回路
１１９，４１９    時分割型変調回路
１２０〜１２３    ２合波フィルタバンク
１２４，２２４，４２０，５２０    制御回路
２０１〜２０４    ２分波フィルタバンク
２０５，５０１    時分割復調回路
２０７〜２２２，５０３〜５１８    フレーム検出回路
２２３    並直列変換回路
３０１，６０１，６０２    ユニークワード発生回路
３０２，６０３，６０４，１１０１，１１０４    スイッチ
４１８    多入力多出力型並直列変換回路
５１９    直並列変換回路
７０１，７０２，    アップサンプラ
７０３，７０４，８０１，８０２    ディジタルフィルタ
７０５    加算回路
８０３，８０４    ダウンサンプラ
１１０２，１１０３    メモリ
１１０５    ユニークワード判別回路
１１０６    カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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