(57)【特許請求の範囲】
【請求項１】
情報パケツトとデイジタル信号とを多重化して情報伝送路の送信端より送信する送信装置において、
情報信号を書き込むメモリと、
上記メモリから上記情報信号を読み出して情報パケツトを生成するパケツト生成回路と、
上記デイジタル信号に対して上記情報パケツトを多重化する情報多重化回路と、
上記メモリから上記情報信号を読み出している期間を示すタイミングフラグを生成するタイミングフラグ生成回路と、
上記タイミングフラグに基づいて、上記メモリに対する上記情報信号の書き込み及び上記情報多重化回路による多重化のタイミングを制御する多重化制御回路と
を具えることを特徴とする送信装置。
【請求項２】
情報パケツトとデイジタル信号とが多重化された多重化信号を情報伝送路の受信端で受信する受信装置において、
上記多重化信号から上記情報パケツトを分離する情報パケツト分離回路と、
上記分離した情報パケツトを書き込むメモリと、
上記メモリに上記情報パケツトを書き込んでいる期間を示すタイミングフラグを生成するタイミングフラグ生成回路と、
上記タイミングフラグに基づいて、上記メモリから上記情報パケツトを読み出すタイミングを制御する受信制御回路と
を具えることを特徴とする受信装置。
【請求項３】
情報パケツトとデイジタル信号とを多重化して情報伝送路の送信端より送信すると共に、多重化された情報パケツトとデイジタル信号とを情報伝送路の受信端で受信する送受信装置において、
情報信号を書き込む第１のメモリと、
上記第１のメモリから上記情報信号を読み出して情報パケツトを生成するパケツト生成回路と、
上記デイジタル信号に対して上記情報パケツトを多重化する情報多重化回路と、
上記メモリから上記情報信号を読み出している期間を示す第１のタイミングフラグを生成する第１のタイミングフラグ生成回路と、
上記第１のタイミングフラグに基づいて、上記第１のメモリに対する上記情報信号の書き込み及び上記情報多重化回路による多重化のタイミングを制御する多重化制御回路と、
上記多重化信号から上記情報パケツトを分離する情報パケツト分離回路と、
上記分離した情報パケツトを書き込む第２のメモリと、
上記第２のメモリに上記情報パケツトを書き込んでいる期間を示す第２のタイミングフラグを生成する第２のタイミングフラグ生成回路と、
上記タイミングフラグに基づいて、上記第２のメモリから上記情報パケツトを読み出すタイミングを制御する受信制御回路と
を具えることを特徴とする送受信装置。
【発明の詳細な説明】
【０００１】
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術（図７〜図１０）
発明が解決しようとする課題（図１１〜図２１）
課題を解決するための手段
発明の実施の形態（図１〜図６）
（１）送信回路の構成（図１〜図３）
（２）受信回路の構成（図４〜図６）
（３）実施例の効果
（４）他の実施例
発明の効果
【０００２】
【発明の属する技術分野】
本発明は送信装置及び受信装置並びに送受信装置に関し、例えばスタジオ機器の入出力端においてＨＤＴＶ（高品位テレビジヨン）信号を多重化して伝送するものに適用して好適なものである。
【０００３】
【従来の技術】
HDTV(High Definition Television ) ビデオ信号のシリアル・デイジタルインターフエース(HD-SDI,High Definition-Serial Digital Interface）には放送技術開発協議会による1125/60 方式HDTVビツト直列インターフエイスのBTA S-004 規格が設けられている。HDTVビデオ信号は、各々10ビツトにデイジタル化された輝度信号Ｙ及び色差信号Ｐｂ／Ｐｒに対して、タイミング基準信号ＳＡＶ(Start of Acive Video)／ＥＡＶ(End of Acive Video)、ライン番号データ及び誤り検出符号データ等のコードが付加されたパラレル・デイジタル信号となつている。
【０００４】
このパラレル・デイジタル信号は、Ｐｂ、Ｙ、Ｐｒ、Ｙの順に並べられ、LSB(Least Significant Bit)先行でパラレル／シリアル変換された後、さらにスクランブルドNRZ-I(Non Return to Zero Inverted)信号に変換されて1.485 〔Gbit/sec〕のシリアル・デイジタルビデオ信号として伝送される。このようにHDビデオ信号は、HD-SDIによつて簡便にかつ、画質を劣化させることなく長距離伝送することができる。さらにこのHDビデオ信号をデイジタルVTR(Video Tape Recorder)等のデイジタルビデオ機器に用いることによつて、番組製作におけるビデオ画像の画質を格段に改善することができる。
【０００５】
図７及び図８にHD-SDI信号のＹデータ系列、Ｐｂ／Ｐｒデータ系列及び、ワード多重データ系列でなるデータ構造を示す。HD-SDI信号では、デイジタルビデオ信号のブランキング期間を「補助信号領域」とし、この領域を使つて制御信号等を「補助信号」として多重化伝送することができる。ここではBTA S-005 は、この補助信号データに関する放送技術開発協議会によるビツト直列インターフエイスの規格である。
【０００６】
図９に示すように、補助信号領域において補助データパケツトはＹデータ系列及びＰｂ、Ｐｒデータ系列毎に独立に多重化する。補助データパケツトは、補助データ多重可能領域の内、各補助データブロツクの先頭のサンプル位置から多重する。補助データブロツクは、映像サンプル番号1928〜2195又は映像サンプル番号0 〜1919の領域からなる。一つの補助データパケツトは一つの補助データブロツク内で完結し、一つの補助データブロツク内に二つ以上の補助データパケツトを多重する場合は各パケツトを連続して多重する。また図１０に示すように補助信号パケツトのデータ構造は、補助データフラグＡＤＦ(Ancillary Data Flag)、データＩＤ(DID,Data Identification) 、ブロツクの連続番号ＤＢＮ、ワード数ＤＣ、ユーザデータＵＤ及びチエツクサムＣＳからなつている。
【０００７】
【発明が解決しようとする課題】
ここで図１１に補助信号を多重化して送信するものとして提案されているHD-SDI信号の送信回路１を示し、ビデオデータ系列のHDビデオ信号Ｓ０が入力されると、補助信号ＳＡが多重される。多重化制御回路２は補助信号多重化回路３に対して、（１）Ｙデータ系列及びＣデータ系列でなる多重データ系列、（２）水平補助信号領域（ＨＡＮＣ）及び垂直補助信号領域（ＶＡＮＣ）でなる多重領域、（３）多重ライン番号ＤＢＮ、（４）データの種別を示すＤＩＤ、（５）補助信号のデータ量ＤＣを制御信号として書き込み、次にデータ量ＤＣ分だけ補助信号ＳＡを書き込んだ後、多重化モードをオンにする。
【０００８】
補助信号多重化回路３では指定された多重ライン番号ＤＢＮで、補助信号ＳＡから補助信号パケツトを生成して、ビデオデータ系列に多重化した多重データをＳＤＩ符号化器４に送出する。ＳＤＩ符号化器４ではＥＡＶ／ＳＡＶやライン番号データ、誤り訂正符号データを付加して図７及び図８に示すＳＤＩデータを生成して、パラレル／シリアル変換回路５においてシリアル変換する。さらにスクランブルドNRZ-I 信号に変換した後、出力コネクタ６からHD-SDI信号Ｓ１０として出力する。
【０００９】
図１２に補助信号多重化回路３の詳細を示し、その多重化手順を図１３に示すタイミング図を用いて説明する。多重化制御回路２から制御信号を補助信号多重化回路３へ送出した後、多重化制御回路２から補助信号メモリ１０へ、データ量ＤＣ分だけ補助信号ＳＡを書き込み(tn1）、多重化モードＭｏｄをオンにする。補助信号多重化回路３ではカウンタ回路１１で指定された多重ライン番号ＤＢＮを検出して、そのタイミングで補助信号メモリ１０から補助信号ＳＡを読み出す。読み出された補助信号ＳＡには、パケツト生成回路１２において多重化制御回路２によつて予め指定されたＤＩＤ、ＡＤＦさらにチエツクサムＣＳ等の符号が付加されて、図１０に示すような補助信号パケツトＰＡが生成される。
補助信号パケツトＰＡは、データ多重化回路１３で多重化制御回路２によつて指定された多重データ系列、多重領域に従つてビデオデータ系列に多重化され、これにより多重データＳ１が生成される。
【００１０】
ここで図１４に多重化された多重データＳ１０から補助信号ＳＡを分離するものとして提案されているHD-SDI信号の受信回路２０を示す。受信回路２０では、まず入力コネクタ２１から入力される1.485 〔Gbit/sec〕のHD-SDI信号Ｓ１０が、入力コネクタ２１を介して入力回路２２に入力され、同軸ケーブル伝送路による高域損失を補償される。次にシリアル／パラレル変換回路２３によつてシリアルクロツクを再生されて、シリアル信号が復元される。さらにシリアル／パラレル変換回路２３では、スクランブルドNRZ-I の逆変換が行なわれ、タイミング基準信号ＥＡＶ／ＳＡＶからワード同期が再生され、この結果、74.25 〔MHz 〕20ビツトのパラレルデータＳ１１が再生される。
【００１１】
パラレルデータＳ１１からは補助信号受信回路２４において多重化された補助信号ＳＡ（１）が取り出される。取り出された補助信号ＳＡ（１）は受信制御回路２５で読み出されて、機器の制御や表示パネルの表示に用いられる。ここで図１５に示す補助信号受信回路２４について、その受信手順を図１６に示す補助信号の受信タイミング図に従つて説明する。まずパラレルデータＳ１１がヘツダ検出回路３１に入力されると、パラレルデータＳ１１から補助信号パケツトの開始を示す固定パターンのヘツダＡＤＦを検出する。さらに受信制御回路２５はＡＤＦを検出した後、続くＤＩＤが受信制御回路２５から書き込まれた受信ＤＩＤと一致するかどうかを判断する。
【００１２】
ここでヘツダＡＤＦとＤＩＤとが一致するとその補助信号パケツトは受信制御回路２５によつて、受信すべきパケツトであると判断されると、ヘツダ検出回路３１はトリガのパルスをカウンタ３２に送出する。続いてカウンタ３２のカウンタ出力に基づいた書き込みアドレスＡＤに従つて補助信号ＳＡが補助信号メモリ３３に書き込まれる(tn10)。受信制御回路２５は、カウンタ３２からＡＤを読み出し、続いてそのＡＤに従つて補助信号メモリ３３から補助信号ＳＡを読み出し(tn11)、その補助信号ＳＡを解読してその内容に応じて適宜必要な処理を行なう。このときデータ量を示すデータカウントＤＣがＤＣレジスタ３４にラツチされ、受信制御回路２５にデータのワード数を送出する。
【００１３】
ここで多重化信号の送信時、多重化制御回路２によつて指定された多重ライン番号ＤＢＮはビデオ信号の１フレーム内の１〜1125に割り当てられたライン番号を示す。このライン番号ＤＢＮはフレーム毎に繰り返す、従つて一度補助信号が多重化送信された後、新たに多重化制御回路２から多重化モードＭｏｄをオフにしなければ、図１７に示すように、続くフレームでも毎回同じライン番号で同じ補助信号ＳＡ（１）が繰り返し送出されてしまうという問題があつた（t1、t2）。
【００１４】
また一方、図１８に示すように複数の補助信号ＳＡ（１）及びＳＡ（２）を扱う場合、補助信号ＳＡ（１）を書き込んだ後(t3)、その補助信号ＳＡ（１）が送出される以前に次の補助信号ＳＡ（２）を書き込むと(t4)、補助信号ＳＡ（２）は送出されるが(t5)、補助信号ＳＡ（１）は送出されないまま消失してしまうという問題があつた。従つて補助信号ＳＡ（１）及びＳＡ（２）を短時間内に伝送するためには、図１９に示すように、２個の補助信号多重化回路による処理が必要となる。すなわちこの場合はメモリを増設しなければならないという問題があつた。
【００１５】
また多重化信号の受信時、補助信号受信回路２４では受信ＤＩＤと一致する補助信号パケツトを検出した時だけ、その補助信号ＳＡを補助信号メモリ３３に書き込む。従つて一度補助信号ＳＡ（１）を受信した後、新たに補助信号ＳＡ（１）が多重化されてこない場合、図２０に示すように受信制御回路２５によつて、何度も同じ補助信号ＳＡ（１）の読み出しが繰り返されるという問題がある（t10 、t11)。
また図２１に示すように複数の補助信号を扱う場合、補助信号受信回路２４が補助信号ＳＡ（１）を補助信号メモリ３３に書き込んだ後（t12)、その補助信号ＳＡ（１）が受信制御回路２５に読み出される以前に新たな補助信号ＳＡ（２）を受信した場合（t13)、受信制御回路２５によつて補助信号ＳＡ（２）は読み出されるが（t14)、補助信号ＳＡ（１）は読み出されないまま消失してしまうという問題がある。
【００１６】
本発明は以上の点を考慮してなされたもので、複数の補助信号の各々を確実かつ、効率良く伝送することのできる送信装置及び、複数の補助信号を確実かつ、効率良く受信することのできる受信装置並びに上記送信装置及び上記受信装置の機能を備える送受信装置を提案しようとするものである。
【００１７】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、情報パケツトとデイジタル信号とを多重化して情報伝送路の送信端より送信する送信装置において、情報信号を書き込むメモリと、メモリから情報信号を読み出して情報パケツトを生成するパケツト生成回路と、デイジタル信号に対して情報パケツトを多重化する情報多重化回路と、メモリから情報信号を読み出している期間を示すタイミングフラグを生成するタイミングフラグ生成回路と、タイミングフラグに基づいてメモリに対する情報信号の書き込み及び情報多重化回路による多重化のタイミングを制御する多重化制御回路とを備え、タイミングフラグに基づいてメモリに対する情報信号の書き込み及び多重化のタイミングを制御することによつて、複数の情報パケツトを各々確実かつ、効率良く多重化し得る。
【００１８】
さらに本発明においては、情報パケツトとデイジタル信号とが多重化された多重化信号を情報伝送路の受信端で受信する受信装置において、多重化信号から情報パケツトを分離する情報パケツト分離回路と、分離した情報パケツトを書き込むメモリと、メモリに情報パケツトを書き込んでいる期間を示すタイミングフラグを生成するタイミングフラグ生成回路と、タイミングフラグに基づいてメモリから情報パケツトを読み出すタイミングを制御する受信制御回路とを備え、タイミングフラグに基づいて情報パケツトを読み出すタイミングを制御することにより、複数の情報パケツトを各々確実かつ、効率良く受信し得る。
【００１９】
さらに本発明においては、情報パケツトとデイジタル信号とを多重化して情報伝送路の送信端より送信すると共に、多重化された情報パケツトとデイジタル信号とを情報伝送路の受信端で受信する送受信装置において、情報信号を書き込む第１のメモリと、第１のメモリから情報信号を読み出して情報パケツトを生成するパケツト生成回路と、デイジタル信号に対して情報パケツトを多重化する情報多重化回路と、メモリから情報信号を読み出している期間を示す第１のタイミングフラグを生成する第１のタイミングフラグ生成回路と、第１のタイミングフラグに基づいて第１のメモリに対する情報信号の書き込み及び情報多重化回路による多重化のタイミングを制御する多重化制御回路と、多重化信号から情報パケツトを分離する情報パケツト分離回路と、分離した情報パケツトを書き込む第２のメモリと、第２のメモリに情報パケツトを書き込んでいる期間を示す第２のタイミングフラグを生成する第２のタイミングフラグ生成回路と、第２のタイミングフラグに基づいて第２のメモリから情報パケツトを読み出すタイミングを制御する受信制御回路とを備え、第１のタイミングフラグに基づいて第１のメモリに対する情報信号の書き込み及び多重化のタイミングを制御することによつて、複数の情報パケツトを各々確実かつ、効率良く多重化し得ると共に、第２のタイミングフラグに基づいて第２のメモリから情報パケツトを読み出すタイミングを制御することにより、複数の情報パケツトを各々確実かつ、効率良く受信し得る。
【００２０】
【発明の実施の形態】
以下図面について、本発明による一実施例を詳述する。
【００２１】
（１）送信装置の構成
図１１との対応部分に同一符号を付した図１において４０は、本発明による送信装置を示し、ビデオデータ系列のHDビデオ信号Ｓ０に補助信号ＳＡを多重化してシリアルデイジタル信号として同軸ケーブル（図示せず）を通じて送信するものである。多重化制御回路４１は補助信号多重化回路４２のメモリ（図示せず）に対して、（１）Ｙデータ系列及びＣデータ系列でなる多重データ系列（Ｙ／Ｃ）、（２）ＨＡＮＣ領域及びＶＡＮＣ領域でなる多重領域、（３）多重ライン番号ＤＢＮ、（４）データの種別を示すＤＩＤ、（５）補助信号のデータ量ＤＣを書き込む。
【００２２】
送信回路４０にHDビデオ信号Ｓ０が入力されると補助信号多重化回路４２は、多重化制御回路４１によつて指定された多重ライン番号ＤＢＮで、補助信号ＳＡから補助信号パケツトＰＡを生成して、ビデオデータ系列に多重化した多重データをＳＤＩ符号化器４に送出する。ＳＤＩ符号化器４ではＥＡＶ／ＳＡＶやライン番号データ、さらに誤り訂正符号データを付加して図７及び図８に示すようなＳＤＩデータを生成する。そしてパラレル／シリアル変換回路５においてシリアル変換して、スクランブルドNRZ-I 信号に変換した後、出力コネクタ６からHD-SDI信号Ｓ１として出力する。この場合、パラレル／シリアル変換回路５によつてHD-SDI信号Ｓ１をシリアルデイジタル信号に変換することにより、同軸ケーブルによる信号伝送がなし得る。
【００２３】
図２に示すように補助信号多重化回路４２では、多重化制御回路４１から補助信号メモリ４３へデータ量の分だけ補助信号ＳＡを書き込んだ後、多重化モードＭｏｄをオンに設定することにより多重化を開始する。すなわち補助信号多重化回路４２ではカウンタ回路４４のカウント出力による書き込みアドレスＡＤによつて多重化制御回路４１で指定された多重ライン番号ＤＢＮをイネーブル信号によつて検出して、その検出タイミングで補助信号メモリ４３から補助信号ＳＡを読み出す。このとき多重化フラグ生成回路４５では補助信号メモリ４３から補助信号ＳＡを読み出している期間だけ”Ｈ”となるような補助信号多重フラグＦｍを生成して多重化制御回路４１へ送出する。この結果、読み出された補助信号ＳＡに対してパケツト生成回路４６において、指定されたＤＩＤ、ヘツダＡＤＦ及びチエツクサムＣＳ等の符号が付加され、図１０に示すような補助信号パケツトＰＡが生成される。
【００２４】
補助信号パケツトＰＡは、データ多重化回路４７において指定された多重データ系列及び多重領域に従つてビデオデータ系列に多重化され、これにより多重データＳ１が生成される。ここで多重化制御回路４１が補助信号多重フラグＦｍを監視して、このフラグが立ち上がつて”Ｈ”となることによつて、補助信号が多重化されたことを確認する。さらに多重化制御回路４１は、補助信号多重フラグＦｍの立ち下がりによつて補助信号ＳＡの多重化完了を認識する。
【００２５】
以上の構成において、多重化されたHＤ-SDI信号Ｓ１を生成する場合、図３に示すように、まず多重化制御回路４１により補助信号多重化回路４２に対して制御データを書き込む（t20)。次に多重化制御回路４１から補助信号メモリ４３へデータ量ＤＣの分だけ補助信号ＳＡ（１）を書き込んだ後（t21)、多重化モードＭｏｄをオンに設定する。そして補助信号多重化回路４２ではカウンタ回路４４によつて指定された多重ライン番号ＤＢＮをイネーブル信号によつて検出して、そのタイミングで補助信号メモリ４３から補助信号ＳＡを読み出す。このとき多重化フラグ生成回路４５では補助信号メモリ４３から補助信号ＳＡ（１）を読み出している期間だけ”Ｈ”となるような補助信号多重フラグＦｍを生成して多重化制御回路４１へ送出する。このように補助信号多重フラグＦｍを用いることによつて、補助信号ＳＡの送信毎に多重化モードＭｏｄをオフした後、新たな補助信号ＳＡを補助信号メモリ４３に書き込むような手続きをとらなくても、多重ライン番号ＤＢＮに応じた補助信号ＳＡの設定がなし得る。
【００２６】
この場合、多重化制御回路４１が補助信号ＳＡに対する補助信号多重フラグＦｍの立ち下がりによつて補助信号ＳＡ（１）の多重化完了を確認した後（t22)、補助信号ＳＡ（２）を書き込むことにより（t23)、補助信号ＳＡ（２）が多重化されて送出される（t24)。同様にして補助信号ＳＡ（２）に対する補助信号多重フラグＦｍの立ち下がりによつて補助信号ＳＡ（２）の多重化完了を認識した後（t25)、次の補助信号ＳＡ（３）を補助信号メモリに書き込むことによつて補助信号ＳＡ（３）が多重化され送出される（t26)。
かくして補助信号多重フラグＦｍを用いて、補助信号の多重化を監視することによつて複数、連続する補助信号ＳＡ（１）、ＳＡ（２）、ＳＡ（３）、....の各々を漏れなく確実にかつ、効率良く送出することができる。
【００２７】
（２）受信回路の構成
図１４との対応部分に同一符号を付した図４において、５０は本発明によるHI-SDI信号の受信回路を示し、入力コネクタ２１から入力された1.485 〔Gbit/sec〕のHD-SDI信号Ｓ１０は、入力回路２２を介することによつて同軸ケーブル伝送路による高域損失を補償される。次にシリアル／パラレル変換回路２３によつてシリアルクロツクを再生されて、シリアル信号が復元される。さらにシリアル／パラレル変換回路２３では、スクランブルドNRZ-I の逆変換が行なわれ、タイミング基準信号ＥＡＶ／ＳＡＶからワード同期が再生されて、74. 25 〔MHz 〕20ビツトのパラレルデータＳ１１が再生される。このパラレルデータＳ１１から補助信号受信回路５１において多重化された補助信号ＳＡが取り出される。このようにして取り出された補助信号ＳＡは受信制御回路５２で読み出され、機器の制御や表示パネルの表示に用いられる。
【００２８】
次に図５に示す補助信号受信回路５１について、補助信号の受信手順を図６に示すタイミング図に従つて説明する。まず受信制御回路５２は、補助信号受信回路５１に対して（１）Ｙデータ系列／Ｃデータ系列で形成される受信データ系列、（２）データの種別を示す受信ＤＩＤを書き込む。ヘツダ検出回路５３では、パラレルデータＳ１１から補助信号パケツトの開始を示すヘツダＡＤＦを検出し、さらに続いて受信されたＤＩＤが受信制御回路５２から書き込まれた受信ＤＩＤと一致するかどうかを判別する。
【００２９】
ここでＡＤＦ及びＤＩＤが一致した場合、その補助信号パケツトＰＡが受信すべきパケツトであると判断され、ヘツダ検出回路５３はトリガのパルスをカウンタ５４に送出する。続いてカウンタ出力に基づいた書き込みアドレスＡＤに従つて補助信号ＳＡが補助信号メモリ５５に書き込まれる。受信制御回路５２は、カウンタ５４からＡＤを読み出し、続いてそのＡＤに従つて補助信号メモリ５５から補助信号ＳＡを読み出し、その補助信号ＳＡを解読してその内容に応じて適宜必要な処理を行なう。
【００３０】
ここでデータ量を示すデータカウントＤＣがＤＣレジスタ５６にラツチされ、受信制御回路５２にデータのワード数を送出する。このとき受信フラグ生成回路５７は、補助信号メモリ５５に補助信号ＳＡが書き込まれている期間だけ”Ｈ”となるような補助信号受信フラグＦｎを生成して、受信制御回路５２へ送出する。受信制御回路５２では、補助信号受信フラグＦｎを監視し、このフラグが”Ｈ”となることによつて、補助信号ＳＡが多重化されてきたことを確認する。さらに補助信号受信フラグＦｎの立ち下がりによつて、補助信号ＳＡの受信完了を認識する。
【００３１】
以上の構成において、図６に示すように多重化されたHD-SDI信号Ｓ１を受信すると、受信制御回路５２が補助信号ＳＡ（１）に対する補助信号受信フラグＦｎの立ち下がりによつて補助信号ＳＡの受信完了を認識した後（t30)、補助信号ＳＡ（１）を補助信号メモリ５５から読み出すことにより（t31)、新たな補助信号ＳＡ（２）を受信する以前に（t32)、補助信号ＳＡ（１）を確実に読み出すことができる。同じく補助信号ＳＡ（２）に対する補助信号受信フラグＦｎの立ち下がりによつて補助信号ＳＡ（２）の受信完了を認識した後（t33)、補助信号ＳＡ（２）を補助信号メモリ５５から読み出すようにする（t34)。これにより受信制御回路５２は、連続する補助信号ＳＡ（１）及びＳＡ（２）を確実に読み出し、それぞれの補助信号の内容を解読して適宜必要な処理を実行し得る。かくして補助信号多重フラグＦｎを用いることよつて、複数、連続して伝送されてくる補助信号ＳＡ（１）、ＳＡ（２）、……を各々確実かつ、効率良く受信することができる。
【００３２】
（３）実施例の効果
以上の構成によれば、HＤビデオ信号Ｓ０に補助信号ＳＡを多重化して送信する場合、データカウントＤＣに基づいた多重化制御回路４１の制御によつて、補助信号多重化回路４２の多重化フラグ生成回路４５において、補助信号メモリ４３から補助信号ＳＡを読み出している期間だけ”Ｈ”となるような補助信号多重フラグＦｍを生成し、多重化制御回路４１によつてこの補助信号多重フラグＦｍの立ち下がりを検出して多重化完了を確認した後で続く補助信号ＳＡ（２）を書き込むようにしたことにより、複数、連続する補助信号ＳＡ（１）及びＳＡ（２）を確実に送信することができる。かくして補助信号ＳＡの多重化を補助信号多重フラグＦｍにより監視することによつて複数の補助信号ＳＡ（１）、ＳＡ（２）、……の各々を確実かつ、効率良く送信することができる。
【００３３】
また多重化されたHＤ-SDI信号Ｓ１を受信する場合、補助信号受信回路５１の受信フラグ生成回路５７において、補助信号メモリ５５に補助信号ＳＡが書き込まれている期間だけ”Ｈ”となるような補助信号受信フラグＦｎを生成して、受信制御回路５２によつてこの補助信号受信フラグＦｎの立ち下がりによつて第１の補助信号ＳＡ（１）の受信完了を確認した後、第１の補助信号ＳＡ（１）を補助信号メモリ５５から読み出すことにより、新たな補助信号ＳＡ（２）を受信する以前に、補助信号ＳＡ（１）を確実に読み出すことができる。
【００３４】
同じく補助信号ＳＡ（２）に対する補助信号受信フラグＦｎの立ち下がりによつて補助信号ＳＡ（２）の受信完了を確認した後、補助信号ＳＡ（２）を補助信号メモリ５５から読み出すようにする。これにより受信制御回路５２は、連続する複数の補助信号ＳＡ（１）及びＳＡ（２）をそれぞれ確実に読み出して、補助信号の内容を解読して適宜必要な処理を実行し得る。かくして補助信号受信フラグＦｎを用いることよつて、複数の補助信号ＳＡ（１）、ＳＡ（２）、……を各々確実かつ、効率良く受信することができる。
【００３５】
（４）他の実施例
なお上述の実施例においては、送信回路及び又は受信回路をBTA S002規格に準拠したHDTV信号のSDI に適用した場合について述べたが、本発明はこれに限らず、SMPTE 259Mによるコンポーネントビデオ信号やNTSC(National Television System Committee)、PAL(Phase Alternation by Line)  等のコンポジツトビデオ信号のSDI においても、全く同様に適用することができ、これにより上述した実施例と同様の効果が得られる。
【００３６】
さらに上述の実施例においては、ビデオ信号のSDI に適用した場合について述べたが、本発明はこれに限らず、SDDI等のデータ伝送システムにも適用することができる。また上述の実施例においては、HＤ-SDI信号を同軸ケーブルを介して伝送するSDI システムに適用した場合ついて述べたが、本発明はこれに限らず、光フアイバや無線通信等、他の伝送システムにおいても適用することができる。
【００３７】
【発明の効果】
上述のように本発明によれば、情報パケツトとデイジタル信号とを多重化して情報伝送路の送信端より送信する送信装置において、メモリから情報信号を読み出している期間を示すタイミングフラグに基づいてメモリに対する情報信号の書き込み多重化のタイミングを制御することにより、複数の情報パケツトを各々確実かつ、効率良く多重化し得る送信装置を実現し得る。
【００３８】
さらに本発明によれば、情報パケツトとデイジタル信号とが多重化された多重化信号を情報伝送路の受信端で受信する受信装置において、分離した情報パケツトをメモリに書き込んでいる期間を示すタイミングフラグに基づいて、メモリから情報パケツトを読み出すタイミングを制御することにより、複数の情報パケツトを各々確実かつ、効率良く受信し得る受信装置を実現し得る。
【００３９】
さらに本発明によれば、情報パケツトとデイジタル信号とを多重化して情報伝送路の送信端より送信すると共に、多重化された情報パケツトとデイジタル信号とを情報伝送路の受信端で受信する送受信装置において、第１のメモリから情報信号を読み出している期間を示す第１のタイミングフラグに基づいて第１のメモリに対する情報信号の書き込み及び多重化のタイミングを制御することにより、複数の情報パケツトを各々確実かつ、効率良く多重化し得ると共に、第２のメモリに情報パケツトを書き込んでいる期間を示す
第２のタイミングフラグに基づいて第２のメモリから情報パケツトを読み出すタイミングを制御することにより、複数の情報パケツトを各々確実かつ、効率良く受信し得る送受信装置を実現できる。
【図面の簡単な説明】
【図１】実施例による送信回路の全体構成を示す略線図である。
【図２】実施例による補助信号多重化回路の構成を示す略線図である。
【図３】補助信号の多重化の説明に供するタイミング図である。
【図４】実施例による受信回路の全体構成を示す略線図である。
【図５】実施例による補助信号受信回路の構成を示す略線図である。
【図６】補助信号の受信の説明に供するタイミング図である。
【図７】ＨＤＳＤＩ信号のデータ構造の説明に供するデータ構造図である。
【図８】ＨＤＳＤＩ信号のデータ構造の説明に供するデータ構造図である。
【図９】補助信号領域の説明に供するデータ構造図である。
【図１０】補助信号パケツトのデータ構造の説明に供するデータ構造図である。
【図１１】送信回路の構成を示す略線図である。
【図１２】補助信号多重化回路の構成を示す略線図である。
【図１３】補助信号の多重化の説明に供するタイミング図である。
【図１４】受信回路の構成を示す略線図である。
【図１５】補助信号受信回路の構成を示す略線図である。
【図１６】補助信号の受信の説明に供するタイミング図である。
【図１７】補助信号の重複の説明に供するタイミング図である。
【図１８】補助信号の消失の説明に供するタイミング図である。
【図１９】２つの補助信号多重化回路を用いた補助信号の多重化の説明に供するタイミング図である。
【図２０】補助信号の重複の説明に供するタイミング図である。
【図２１】補助信号の消失の説明に供するタイミング図である。
【符号の説明】
１、４０……送信回路、２、４１……多重化制御回路、３、４２……補助信号多重化回路、４……ＳＤＩ符号化回路、５……パラレル／シリアル変換回路、６……出力コネクタ、１０、３３、４３、５５……補助信号メモリ、１１、４４……カウンタ回路、１２、４６……パケツト生成回路、１３、４７……データ符号化回路、２０、５０……受信回路、２１……入力コネクタ、２２……入力回路、２３……シリアル／パラレル回路、２４、５１……補助信号受信回路、２５、５２……受信制御回路、３１、５３……ヘツダ検出回路、３２、５４……カウンタ、３４、５６……ＤＣレジスタ、５７……受信フラグ生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１５】
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【図１１】
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【図１２】
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【図１３】
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【図１６】
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【図１４】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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