(57)【特許請求の範囲】
【請求項１】
表示データの入力線を複数個備え、前記表示データが複数個並列に同時入力される構造のアクティブマトリクス型液晶表示装置用の駆動回路であって、
少なくとも前記駆動回路に入力される画像データを、前記アクティブマトリクス型液晶表示装置の複数の表示データ入力線に入力できる低速表示データに並列展開する為の多相展開回路と、
液晶駆動用の交番バイアス電圧を出力する交番バイアス電圧発生器と、
前記多相展開回路から出力される複数相の低速表示データと前記交番バイアス電圧発生器から出力される交番バイアス電圧とを演算増幅して前記アクティブマトリクス液晶表示装置の複数の表示データ入力線に印加する為の振幅増幅機能を持つＯＰアンプとを有し、
前記交番バイアス電圧発生器は、前記アクティブマトリクス型液晶表示装置の奇数列及び偶数列用に二系統有し、
前記ＯＰアンプの非反転入力端子に前記多相展開回路出力を、また、前記ＯＰアンプの反転入力端子に前記交番バイアス電圧を加えるよう構成し、前記ＯＰアンプのゲインを決定する前記ＯＰアンプの出力と反転入力端子間に挿入するフィードバック抵抗と、前記ＯＰアンプの反転入力端子に前記交番バイアス電圧を導く為に直列に挿入する入力抵抗との抵抗比が１対１であり、
前記多相展開回路から出力される複数の前記低速表示データは、前記アクティブマトリクス型液晶表示装置の奇数列用及び偶数列用とで別々に、前記二系統の交番バイアス電圧と演算増幅がなされるよう構成したことを特徴とする液晶駆動回路。
【請求項２】
前記多相展開回路はデジタルサンプルホールド回路と、Ｄ／Ａ変換器で構成されていることを特徴とする請求項１記載の液晶駆動回路。
【請求項３】
前記デジタルサンプルホールド回路は二系列であって、サンプリング期間と読み出し期間とで交互に画像データの書き込みと読み出しを行うよう構成されたことを特徴とする請求項２記載の液晶駆動回路。
【請求項４】
前記交番バイアス電圧発生器は安定化電源で構成され、外部コントロールによって任意に電圧が可変できることを特徴とする請求項１記載の液晶駆動回路。
【請求項５】
前記交番バイアス電圧発生器はデジタルコントロールされたＤ／Ａ変換器と電流アンプで構成され、且つ、外部から任意にデジタルコントロールできることを特徴とする請求項１記載の液晶駆動回路。
【請求項６】
前記入力抵抗と前記フィードバック抵抗とは同一のセル構造としてＩＣ化されていることを特徴とする請求項１記載の液晶駆動回路。
【請求項７】
前記多相展開回路はアナログサンプルホールド回路で構成されていることを特徴とする請求項１記載の液晶駆動回路。
【請求項８】
前記多相展開回路はシリアルイン・パラレルアウト構造のシフトレジスタから成り、前記シフトレジスタに入力される前記画像データの入力データ数と前記シフトレジスタのパラレルアウトのタイミングをコントロールすることで入力画像信号の並列多相展開相数を変えられることを特徴とする請求項１記載の液晶駆動回路。
【請求項９】
前記多相展開回路は前記シフトレジスタから成り、前記シフトレジスタに入力される前記画像データの入力データ数と前記シフトレジスタのパラレルアウトのタイミングをコントロールすることで入力画像信号の並列多相展開相数を変えられるとともに、前記シフトレジスタ出力の補数を生成できるデータ反転回路を有し、前記バイアス電圧発生器の出力バイアス電圧の位相変化に同期して前記データ反転回路の出力位相の切り替えを行うよう構成したことを特徴とする請求項１記載の液晶駆動回路。
【請求項１０】
前記データ反転回路はインバータとデジタルスイッチで構成されていることを特徴とする請求項９記載の液晶駆動回路。
【請求項１１】
前記二系統の交番バイアス電圧発生器は、一つのＤ／Ａ変換器と、同位相出力の電流アンプと逆位相出力の電流アンプとからなり、前記一つのＤ／Ａ変換器の出力を、前記同位相出力の電流アンプと前記逆位相出力の電流アンプとに加え、
前記同位相出力の電流アンプの出力と、前記逆位相出力の電流アンプの出力とを、それぞれ前記二系統の交番バイアス電圧として使用できるよう構成したことを特徴とする請求項１記載の液晶駆動回路。
【請求項１２】
画像信号入力端子と、
前記画像信号入力端子から入力された画像信号を多相の低速信号に展開する多相展開回路と、
第１の非反転入力端子に前記多相展開回路の出力が、また第１の反転入力端子には第１の入力抵抗を介して第１の交番バイアス電圧が入力され、前記多相展開回路の出力と第１の交番バイアス電圧とを演算増幅する第１の系列のＯＰアンプと、
第２の非反転入力端子に前記多相展開回路の出力が、また第２の反転入力端子には第２の入力抵抗を介して第２の交番バイアス電圧が入力され、前記多相展開回路の出力と第２の交番バイアス電圧とを演算増幅する第２の系列のＯＰアンプとを備え、
前記第１の系列のＯＰアンプの出力端子と当該第１の系列のＯＰアンプの反転入力端子間に挿入される第１のフィードバック抵抗と前記第１の入力抵抗との抵抗比は１対１に設定され、
前記第２の系列のＯＰアンプの出力端子と当該第２の系列のＯＰアンプの反転入力端子間に挿入される第２のフィードバック抵抗と前記第２の入力抵抗との抵抗比は１対１に設定され、
前記第１の系列のＯＰアンプの出力が奇数列のデータ線に供給され、前記第２の系列のＯＰアンプの出力が偶数列のデータ線に供給されてなることを特徴とする液晶表示装置。
【請求項１３】
前記第１、第２の入力抵抗と前記第１、第２のフィードバック抵抗とは同一のセル構造としてＩＣ化されていることを特徴とする請求項１２記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアクティブマトリクス型液晶表示装置及びその駆動回路に関するものである。
【０００２】
【従来の技術】
従来、アクティブマトリクス型液晶表示装置に用いる表示データの直列並列変換回路は特開平７−３０６６５７に示されているように（図８に示す）、入力画像データをＲＡＭにサンプルホールドすることで並列多相展開を施したのち、その並列展開データをそのままＤ／Ａ変換して直接液晶表示装置のデータラインに印加する方法が一般的であった。
【０００３】
図８では、画像データ入力９０１をＲＡＭ及びサンプルホールダで構成された直並列変換回路９０２によりに表示データの並列展開（この例では４相）を行い、Ｄ０データ９０３からＤ３データ９０６を得た後、バッファアンプ９０７を介して表示データ（ＤＯ０）９０８及び表示データ（ＤＯ１）９０９及び表示データ（ＤＯ２）９１０表示データ（ＤＯ３）９１１として同時に液晶表示装置に供給する構成になっている。
【０００４】
【発明が解決しようとする課題】
液晶パネルは通常交番駆動されるが、従来型のアクティブマトリクス型液晶表示装置に用いる表示データの直列並列変換回路方式では、交番駆動するために液晶パネルの表示データラインに直接印加できる交番電位の表示データが出力できる処理能力を回路構成上必要とする。
【０００５】
この為、Ｄ／Ａ変換器の変換精度を交番電位の表示データ出力において維持する為に、交番信号生成分の処理ビットを余分に装備すると共に、交番の液晶表示装置駆動電圧を得る為のダイナミックレンジが確保できるよう大きな電源電圧を必要とし、同時に消費電力の増大を余儀なくされた。
【０００６】
また、並列多相展開時のアンプゲインを大きくとる必要があり、並列多相展開後の出力間の電圧バラツキや変換精度の低下も問題となった。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の液晶駆動回路は
表示データの入力線を複数個備え、前記表示データが複数個並列に同時入力される構造のアクティブマトリクス型液晶表示装置用の駆動回路であって、
少なくとも前記駆動回路に入力される画像データを、前記アクティブマトリクス型液晶表示装置の複数の表示データ入力線に入力できる低速表示データに並列展開する為の多相展開回路と、
液晶駆動用の交番バイアス電圧を出力する交番バイアス電圧発生器と、
前記多相展開回路から出力される複数相の低速表示データと前記交番バイアス電圧発生器から出力される交番バイアス電圧とを演算増幅して前記アクティブマトリクス液晶表示装置の複数の表示データ入力線に印加する為の振幅増幅機能を持つ出力アンプとを有し、
前記交番バイアス電圧発生器は、前記アクティブマトリクス型液晶表示装置の奇数列及び偶数列用に二系統有し、
前記多相展開回路から出力される複数の前記低速表示データは、前記アクティブマトリクス型液晶表示装置の奇数列用及び偶数列用とで別々に、前記二系統の交番バイアス電圧と演算増幅がなされるよう構成した事により、並列多相展開後の出力間偏差を小さくできる。
【０００８】
また、前記多相展開回路はデジタルサンプルホールド回路と、Ｄ／Ａ変換器で構成されている事により、全データ処理をデジタル化する事が可能になり、表示データの処理精度を向上させる事ができる。
【０００９】
また、前記デジタルサンプルホールド回路は二系列であって、サンプリング期間と読み出し期間とで交互に画像データの書き込みと読み出しを行うよう構成された事により、表示データの変換スピードを一定にできる。
【００１０】
また、前記交番バイアス電圧発生器は安定化電源で構成され、外部コントロールによって任意に電圧が可変できるよう構成されていて、外部からのデジタル制御が可能である事を特徴とする。
【００１１】
また、前記交番バイアス電圧発生器はデジタルコントロールされたＤ／Ａ変換器と電流アンプで構成され、且つ、外部から任意にデジタルコントロールできる事を特徴とする。
【００１２】
また、前記出力アンプはＯＰアンプから成り、前記ＯＰアンプの非反転入力端子に前記多相展開回路出力を、また、前記ＯＰアンプの反転入力端子に前記交番バイアス電圧を加えるよう構成した事で、表示データの多相展開による変換劣化を防止し処理回路全体の周波数特性を向上させる事ができる事を特徴とする。
【００１３】
また、前記出力アンプはＯＰアンプから成り、前記ＯＰアンプの非反転入力端子に前記多相展開回路出力を、また、前記ＯＰアンプの反転入力端子に前記交番バイアス電圧を加えるよう構成し、前記ＯＰアンプのゲインを決定する前記ＯＰアンプの出力と反転入力端子間に挿入するフィードバック抵抗と、前記ＯＰアンプの反転入力端子に前記交番バイアス電圧を導く為に直列に挿入する入力抵抗との抵抗比が１対１である事で、ＯＰアンプゲインのばらつきを押さえられ、表示データ出力の出力間偏差を小さくする事ができる。
【００１４】
また、前記多相展開回路はアナログサンプルホールド回路で構成されている事で全構成をアナログ回路で構築することができる事を特徴とする。
【００１５】
また、前記多相展開回路はシリアルインパラレルアウト構造のシフトレジスタから成り、前記シフトレジスタに入力される前記画像データの入力データ数と前記シフトレジスタのパラレルアウトのタイミングをコントロールする事のよって、入力画像信号の並列展開相数を変えられる為、表示データの書き込みスピードの異なる液晶表示装置に対しても、同一の駆動回路の使用が可能となる。
【００１６】
また、前記多相展開回路は前記シフトレジスタから成り、前記シフトレジスタに入力される前記画像データの入力データ数と前記シフトレジスタのパラレルアウトのタイミングをコントロールする事で、入力画像信号の並列多相展開相数を変えられるとともに、前記シフトレジスタ出力の補数を生成できるデータ反転回路を有し、前記バイアス電圧発生器の出力バイアス電圧の位相変化に同期して前記データ反転回路の出力位相の切り替えを行うよう構成した事により、表示データの位相反転周期を変化させる事ができ、あらゆる液晶表示装置の位相反転駆動方式に対応した表示データ出力を生成できる。
【００１７】
また、前記データ反転回路はインバータとデジタルスイッチで構成されている事を特徴とする。
【００１８】
また、前記データ反転回路はイクスクルーシブＯＲの論理回路で構成されている事を特徴とする。
【００１９】
また、前記補正データ反転回路はイクスクルーシブＮＯＲの論理回路で構成されている事を特徴とする事で、ＩＣ化にも対応できる。
【００２０】
また、前記二系統の交番バイアス電圧発生器は、一つのＤ／Ａ変換器と、同位相出力の電流アンプと逆位相出力の電流アンプとからなり、
前記一つのＤ／Ａ変換器の出力を、前記同位相出力の電流アンプと前記逆位相出力の電流アンプとに加え、
前記同位相出力の電流アンプの出力と、前記逆位相出力の電流アンプの出力とを、それぞれ前記二系統の交番バイアス電圧として使用できるよう構成した事で、回路を簡略化できると同時に表示データ生成時の演算精度の向上を図れる。
【００２１】
あるいは画像信号入力端子と、前記画像信号入力端子から入力された画像信号を多相の低速信号に展開する多相展開回路と、前記多相展開回路の出力と交番バイアス電圧とを演算増幅する第１及び第２の系列の出力アンプとを備え、前記第１の系列の出力アンプの出力が液晶パネルの奇数列のデータ線に供給され、前記第２の系列の出力アンプの出力が液晶パネルの偶数列のデータ線に供給されてなることを特徴とする。２系統の出力アンプに異なる交番信号を供給することにより、偶数列と奇数列のデータ線に接続される画素に異なる極性の信号を印可することが容易になる。
【００２２】
以上のような特徴によって、画像データと位相反転バイアス電圧を分離処理しても、位相反転バイアス電圧のバラツキが、並列展開後の出力電圧に重乗される事が無く、直列並列変換用Ｄ／Ａ変換器のダイナミックレンジを従来の半分以下にできると共に、変換信号のビット落ちをなくす事も可能となる。
【００２３】
【発明の実施の形態】
【００２４】
【実施例】
以下に、図面を参照して本発明の各実施例を説明する。
【００２５】
（実施例１）
図１は、本発明に関わる液晶駆動回路の第１の実施例の要部を示すブロック図である。
【００２６】
ここで、画像データ入力１０１は多相展開回路１０２によって、低速の表示データ出力１０３から１０６に並列多相展開される。
【００２７】
更に並列多相展開出力である低速の表示データ１０３から１０６はＯＰアンプ１１１及び抵抗（Ｒ１）１１２と抵抗（Ｒ２）１１３で構成された出力アンプ１０７から１１０の非反転入力端子にそれぞれ入力される。また、同時に液晶表示装置の偶数列用の交番バイアス電圧発生器１１４の交番バイアス電圧出力１１６と、奇数列用の交番バイアス電圧発生器１１５の交番バイアス電圧出力１１７とがそれぞれの系列に共通に出力アンプの１０７から１１０の反転入力端子に抵抗１１２を介して供給される。
【００２８】
これら低速の表示データ１０３から１０６と交番バイアス電圧出力は、表示装置の偶数系列用と奇数列用とで別々の系列出力電圧とＯＰアンプ１１１により演算増幅された後、表示データ出力（ＤＯ０）１１９から（ＤＯ３）１２２となって、液晶表示装置に並列供給されるのである。
【００２９】
また、この際多相展開回路１０２と交番バイアス電圧発生器１１４との演算位相の切り替えを、画像データ入力１０１に同期したタイミングクロック１１８によりコントロールするよう構成されている。
【００３０】
以上の動作を、電位概念的に分かりやすく示したものが図２である。
【００３１】
即ち、偶数列一番目の低速の表示データ１０３は、正極位相電圧として偶数列用の交番バイアス電圧１１６と図２に示す位相で演算増幅されてＬＣＣＯＭ電位１２３を中心とした表示データ出力（ＤＯ０）１１９として液晶表示装置の偶数列の一番目の入力信号として加えられる。
【００３２】
一方、奇数列一番目の低速の表示データ１０４は、低速の表示データ１０３とは逆の負極位相電圧として、奇数列用交番バイアス電圧１１７と演算増幅されてＬＣＣＯＭ電位１２３を中心に、表示データ出力（ＤＯ０）１１９とはミラー折り返しの表示データ出力（ＤＯ１）１２０として液晶表示装置の奇数列の一番目の入力信号として加えられるのである。
【００３３】
これによって、表示装置の画素に印加する表示データ位相（極性とも言う）を一ドットおきに変える事ができるため、一般に言われる液晶パネルの位相反転方式である１ドット反転駆動並びに１垂直（ソース）ライン反転駆動が可能となる。
【００３４】
また、偶数列及び奇数列の演算処理の位相を同相で処理する事で、１水平ライン反転駆動及びフレーム反転駆動のいずれの位相反転駆動方式にも対応できる液晶駆動回路が実現できるものである。
【００３５】
更に、多相展開回路１０２の出力である低速の表示データ１０３から１０６はＯＰアンプ１１１の非反転入力端子に、また、交番バイアス電圧出力１１６及び１１７はＯＰアンプ１１１の反転入力端子にそれぞれ入力されるよう構成されている。
【００３６】
この構成によって、信号の周波数特性が画質に直接影響する表示データ側のＯＰアンプ１１１に於ける入力インピーダンスを高められ、低消費電力で演算劣化の無い信号増幅がＯＰアンプ１１１で可能となる、更なる独自の効果を生み出すものである。
【００３７】
また、同時にＯＰアンプ１１１の増幅率を決定する抵抗（Ｒ１）１１２と抵抗（Ｒ２）１１３の抵抗比を１対１とする事により請求項７が実現される。
【００３８】
ここでＯＰアンプ１１１の反転入力端子側の増幅度は次式で表される。
【００３９】
【数１】
0003620246.tif 000002
【００４０】
また、ＯＰアンプ１１１の非反転入力端子側の増幅度は次式で表される。
【００４１】
【数２】
0003620246.tif 000003
【００４２】
よって、出力アンプのゲインは抵抗と抵抗の比で決定される。即ち、抵抗（Ｒ１）１１２と抵抗（Ｒ２）１１３を同一の抵抗値とする事で、表示データ振幅に比べ大振幅となる反転バイアス電圧に対し増幅度を持たせない構成が成立し、表示データ出力（ＤＯ０）１１９から（ＤＯ３）１２２の間に生ずる出力間偏差を低減する事ができる独自の効果を生むものである。
【００４３】
また、抵抗（Ｒ１）１１２と抵抗（Ｒ２）１１３の絶対値がばらついても相対誤差さえ抑えることができれば、所望のアンプゲインが得られる事も表しており、これは抵抗（Ｒ１）１１２と抵抗（Ｒ２）１１３を同一のセル構造としてＩＣ化する事によって、アンプ出力のバラツキ軽減効果の点に非常に有利な回路構成が実現できる事をも意味する。
【００４４】
以上の説明に於いて、便宜上、並列展開の相数を４相として説明してきたが、駆動する液晶表示装置の表示データ書き込み性能により、並列展開の相数が違っても同様の動作作用が得られるものである事を付記しておく。
【００４５】
（実施例２）
図３は、本発明に関わるアクティブマトリクス型液晶表示装置の構成回路の実施例の要部を示す図である。
【００４６】
ここで、クロックＣＬＹでシフト選択される行ラインドライバ３０１によって選択されたＹ０出力の行ライン３０３は、画素トランジスター３１４と画素電極３１５と画素容量３１６より構成された画素３１８から画素３２４までの画素トランジスタのゲートをオンさせて選択状態をつくる。  なお、画素電極３１５はＬＣ共通線３３８を共通電極として用いる。
【００４７】
さらに、クロックＣＬＸでシフト選択動作する列ラインドライバ３０２によって選択されたＸ０出力に並列接続されたサンプリングトランジスタ３０７から３１０がオン状態となり、表示データライン３４０の表示データが画素３１８に、表示データライン３４１の表示データが画素３１９に、表示データライン３４２の表示データが画素３２０に、表示データライン３４３の表示データが画素３２１に同時に書き込まれる。
【００４８】
更に次のタイミングで、列ラインドライバ３０２によって選択されたＸ１出力に並列接続されたサンプリングトランジスタ３１１から３１２がオン状態となり、表示データライン３４０の表示データが画素３２２に、表示データライン３４１の表示データが画素３２３へと同様の動作を列ラインドライバ３０２の出力Ｘｎに接続されたサンプリングトランジスタ３１３を介した画素３２４まで繰り返される。
【００４９】
この後、行ラインドライバ３０１は、Ｙ１出力の行ライン３０４を選択し、画素３２５から画素３３１までの画素トランジスタのゲートをオンさせて選択状態をつくる。
【００５０】
さらに、クロックＣＬＸでシフト選択動作する列ラインドライバ３０２によって選択されたＸ０出力に並列接続されたサンプリングトランジスタ３０７から３１０がオン状態となり、表示データライン３４０の表示データが画素３２５に、表示データライン３４１の表示データが画素３２６に、表示データライン３４２の表示データが画素３２７に、表示データライン３４３の表示データが画素３２８に同時に書き込まれる。
【００５１】
また更に、列ラインドライバ３０２によって選択されたＸ１出力に並列接続されたサンプリングトランジスタ３１１から３１２がオン状態となり、表示データライン３４０の表示データが画素３２９に、表示データライン３４１の表示データが画素３３０へと同様の動作を列ラインドライバ３０２の出力Ｘｎの接続されたサンプリングトランジスタ３１３を介した画素３３１まで繰り返される。
【００５２】
以上の動作を行ラインドライバ３０１の出力Ｙｎの行ライン３０６まで繰り返し、画素３３２から画素３３７までの表示データがそえぞれ書き込まれて一画面分の表示が完了する訳である。
【００５３】
更にこの際、実施例１で述べた表示データ出力（ＤＯ０）１１９を表示データライン３４０へ、また、表示データ出力（ＤＯ１）１２０を表示データライン３４１へ、また、表示データ出力（ＤＯ２）１２１を表示データライン３４２へ、また、表示データ出力（ＤＯ３）１２２を表示データライン３４３へ入力する事により、本発明を実現させる液晶表示装置の構成が完成するものである。
【００５４】
（実施例３）
図４は、本発明に関わる液晶駆動回路の第３の実施例の要部を示すブロック図である。
【００５５】
これは、実施例１で述べた多相展開回路１０２をアナログサンプルホールド回路で構成した時の一実施例を示している。
【００５６】
まず、アナログサンプルホールド回路４０１は、アナログスイッチ４０２とホールドコンデンサ４０３とサンプルホールドトランジスタ４０４と定電流源４０５から成っており、画像データ入力１０１がアナログ信号である場合有効な回路構成である。
【００５７】
ここでは、画像データ入力１０１はサンプリングタイミングクロック（Ｔ０）４０９によりアナログスイッチ４０２を介してホールドコンデンサ４０３に蓄えられる、続いてアナログスイッチ４０２が閉じて別の画像データ出力用のサンプリング動作に入っても、ホールドコンデンサ４０３に蓄えられた第一の表示データ（ＤＯ０）１１９は、定電流源４０５に接続されソースフォロワ構成になっているサンプルホールドトランジスタ４０４によって保持されることで出力され続ける。
【００５８】
これは、ＦＥＴからなるサンプルホールドトランジスタ４０４のゲート入力インピーダンスが非常に高い事を利用したもので、ホールドコンデンサの容量は表示データの保持時間に合わせた時定数で決定される事は言うまでもない。
【００５９】
更に、上述の動作は画像データ入力１０１の転送にあわせて、表示データ出力（ＤＯ１）１２０用にはサンプリングタイミングクロック（Ｔ１）４１０のタイミングでアナログサンプルホールド回路４０６が、表示データ出力（ＤＯ２）１２１用にはサンプリングタイミングクロック（Ｔ２）４１１のタイミングでアナログサンプルホールド回路４０７が、表示データ出力（ＤＯ３）１２２用にはサンプリングタイミングクロック（Ｔ３）４１２のタイミングでアナログサンプルホールド回路４０８が、同様の動作を繰り返すものである。
【００６０】
以上により、本発明の液晶駆動回路のすべての信号処理を、アナログ処理で実現できるものである。
【００６１】
（実施例４）
図５は、本発明に関わる、液晶駆動回路の第四の実施例の要部を示す概略回路ブロック図である。
【００６２】
これは、実施例１で説明した多相展開回路１０２の内部構成をすべてデジタル化したものである。
【００６３】
まず、画像データ入力１０１は多相展開用の二系列のＳＩＰＯ型（シリアルイン・パラレルアウト構造の）シフトレジスタＦＦＡ５０３及びＦＦＢ５０４に送られる。
【００６４】
一方、データ転送クロック５０１は、これら二系列のＳＩＯＰ型シフトレジスタをコントロールする為のシフトクロックを生成する、クロック制御回路５０２に送られて制御クロックを介してＦＦＡ１〜ＦＦＡ４から構成されるＦＦＡ５０３及びＦＦＢ１〜ＦＦＢ４から構成されるＦＦＢ５０４を制御する。
【００６５】
これらの多相展開動作を分かりやすくタイミングチャートで表したのが、図６である。
【００６６】
即ち、画像データ入力１０１はデータ転送クロックの第一のデータＤ０から第四のデータＤ３までの期間（図６中のａ期間６０１）にＦＦＡ５０３へ表示データの入力を完了する。また、同ａ期間６０１中はＦＦＢ５０４より画像データ入力１０１のＤＯより以前のＤ０−４からＤ０−１までの表示データが、ＦＦＢ１（５２４）からＦＦＢ４（５２７）の出力端子から出力される。
【００６７】
更に次の画像データ転送期間であるｂ期間６０２では、ａ期間６０１でＦＦＡ５０３に入力転送シフトされた表示データがＦＦＡ５０３の出力端子から多相展開出力としてＦＦＡ１（５２０）から表示データＤ０が、ＦＦＡ２（５２１）から表示データＤ１が、ＦＦＡ３（５２２）から表示データＤ２が、ＦＦＡ４（５２３）から表示データＤ３が並列に出力されると同時に、画像データの第５番目のＤ４から第８番目のＤ７の画像データがＦＦＢ５０４に入力される。
【００６８】
以下同様に、画像データ転送期間ｃ６０３では、ｂ期間６０２でＦＦＢ５０４に入力転送シフトされた表示データがＦＦＢ５０４の出力端子から多相展開出力としてＦＦＢ１（５２４）から表示データＤ４が、ＦＦＢ２（５２５）から表示データＤ５が、ＦＦＢ３（５２６）から表示データＤ６が、ＦＦＢ４（５２７）から表示データＤ７が並列に出力されると同時に、画像データの第９番目のＤ８から第１２番目のＤ１１の画像データがＦＦＡ５０３に入力される。
【００６９】
以下同様に繰り返す事によって、それぞれの画像データは４倍の長さに時間軸伸張がされると同時に、４相の多相展開出力となるよう、分周器５０５で制御されたスイッチ５０７から５１０よりなる切り替えスイッチ群を介し、ＦＦＡ５０３とＦＦＢ５０４の出力が交互に時分割選択され出力されるよう構成されている。
【００７０】
更に、スイッチ５０７から５１０を介して出力されるそれぞれの表示データは位相反転回路５１１を介してデジタル補数を生成した後、位相制御器５０６でコントロールされる選択スイッチ５１２から５１５により、それぞれ液晶表示装置に印加される表示データ位相に同期して表示データの位相反転操作が奇数列と偶数列とで別々に行われた後、Ｄ／Ａ変換器５１６から５１９にそれぞれ送られ、図１で説明済みの表示データ１０３から１０６として出力されるよう動作するものである。
【００７１】
また、図５中の構成部品に余裕を持たせると同時にＦＦＡ５０３及びＦＦＢ５０４を構成するラッチまたはフリップフロップ数を多く設け、更にクロック制御回路５０２と分周器５０５の出力信号を、本回路に接続する液晶表示装置の必要とする多相展開相数に対応して任意に可変制御できるよう構成する事で、本発明を実現できる。
【００７２】
また、図５中の選択スイッチ５１２から５１５と位相反転回路５１１により構成されたデータ反転回路は、インバータとデジタルスイッチで構成しても、また、イクスクルーシブＯＲの論理回路で構成しても、また、イクスクルーシブＮＯＲの論理回路で構成しても容易にＩＣ化が可能である事を付記しておく。
【００７３】
（実施例５）
図７は、本発明に関わる液晶駆動回路の構成の一実施例の要部を示す図である。
【００７４】
これは、実施例１に於いて２ブロック構成で表し、別々の電源回路として構成されていた偶数列用の交番バイアス電圧発生器１１４と奇数列用の交番バイアス電圧発生器１１５を、一つのＤ／Ａ変換器６０２とＯＰアンプから成る二つの電流アンプ、即ち、偶数列用の電流アンプ６０３と奇数列用の電流アンプ６０４で構成したものである。尚、図中６０５及び６０６はアンプゲイン決定用の抵抗である。
【００７５】
図７で明らかなように、交番バイアスコントロール信号データ６０１によりＤ／Ａ変換器にデータを与え、Ｄ／Ａ変換器の出力電圧を、非反転入力構成の偶数列用の電流アンプ６０３と反転入力構成の奇数列用の電流アンプ６０４に共通に入力することで、ミラー反転された、二系列の交番バイアス電圧１１６及び１１７を得るのもである。
【００７６】
これにより、偶数列用の交番バイアス電圧発生器１１４と奇数列用の交番バイアス電圧発生器１１５の構成部品点数を減らす事ができると同時に、二系列別々の電源回路で構成した実施例１の時よりも、二系列間の電位ばらつきを低減する事が更に可能となる。
【００７７】
【発明の効果】
以上述べたように本発明の液晶駆動回路によれば、前記多相展開回路から出力される複数の前記低速表示データは、前記アクティブマトリクス型液晶表示装置の奇数列用及び偶数列用とで別々に、前記二系統の交番バイアス電圧と演算増幅がなされるよう構成した事により、並列多相展開後の表示データ出力の出力間偏差を小さくできる。
【００７８】
また、前記多相展開回路はデジタルサンプルホールド回路と、Ｄ／Ａ変換器で構成されている事により、全データ処理をデジタル化する事が可能になり、表示データの処理精度を向上させる事ができる。
【００７９】
また、前記デジタルサンプルホールド回路は二系列であって、サンプリング期間と読み出し期間とで交互に画像データの書き込みと読み出しを行うよう構成された事により、表示データの変換スピードを一定にできる。
【００８０】
また、前記バイアス電圧発生器は安定化電源で構成され、外部コントロールによって任意に電圧が可変できるよう構成されていて、外部からのデジタル制御が可能である。
【００８１】
また、前記出力アンプはＯＰアンプから成り、前記ＯＰアンプの非反転入力端子に前記多相展開回路出力を、また、前記ＯＰアンプの反転入力端子に前記交番バイアス電圧を加えるよう構成した事で、表示データの多相展開による変換劣化を防止し処理回路全体の周波数特性を向上させる事ができる。
【００８２】
また、表示データの書き込みスピードの異なる液晶表示装置に対して同一の駆動回路による駆動使用が可能となる。
【００８３】
また、表示データの位相反転周期を任意に変化させる事ができ、あらゆる液晶表示装置の位相反転駆動方式に対応した表示データ出力の生成ができる。
【００８４】
更に、画像データと位相反転バイアス電圧を分離処理しても、位相反転バイアス電圧のバラツキが、並列多相展開後の出力電圧に重乗される事が無く、表示データのアナログ変換用Ｄ／Ａ変換器のダイナミックレンジを従来の半分以下にできると共に、変換信号のビット落ちをなくす事も可能であり、ＩＣ化が容易で本駆動回路を搭載する装置本体の小型軽量化及び省電力化をも可能にする。
【００８５】
また、全ての処理系をアナログ処理回路にも応用できる等数々の効果を有する。
【図面の簡単な説明】
【図１】本発明の実施例１に係わる液晶駆動回路の全体構成を示す概略構成図である。
【図２】本発明の実施例１に係わる液晶駆動回路の駆動波形の生成概念を示す駆動波形図である。
【図３】本発明の実施例２に係わるアクティブマトリクス型液晶表示装置の構成回路を示す概略構成図である。
【図４】本発明の実施例３に係わる液晶駆動回路の回路構成を示す概略構成図である。
【図５】本発明の実施例４に係わる液晶駆動回路の回路構成を示す概略構成図である。
【図６】本発明の実施例４に係わる液晶駆動回路の詳細動作を説明する為の、タイミングチャートである。
【図７】本発明の実施例５に係わる液晶駆動回路の回路構成を示す概略構成図である。
【図８】従来例を示す液晶駆動回路の概略構成図である。
【符号の説明】
１０１          画像データ入力
１０２          多相展開回路
１０３〜１０６  表示データ
１０７〜１１０  出力アンプ
１１１          ＯＰアンプ
１１４          偶数列用の交番バイアス電圧発生器
１１５          奇数列用の交番バイアス電圧発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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