(57)【特許請求の範囲】
【請求項１】
電源立ち上げまたは電源が低位レベルになった場合にリセットを行うリセットシステムにおいて、
高レベル電圧を低レベル電圧に変換するレギュレータと、
前記高レベル電圧で駆動し、前記リセットを行うためのリセット信号を生成するリセット信号生成部と、
前記低レベル電圧で駆動し、前記リセット信号生成部の制御を行うための制御信号を生成する制御信号生成部と、
外部信号にもとづいて、前記制御信号を前記リセット信号生成部へ送信するか否かの選択を行う制御信号送信選択部と、
を有することを特徴とするリセットシステム。
【請求項２】
前記リセットシステムは、集積回路上に構築されることを特徴とする請求項１記載のリセットシステム。
【請求項３】
前記制御信号送信選択部は、前記外部信号として、電源電圧を利用することを特徴とする請求項１記載のリセットシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はリセットシステムに関し、特に電源立ち上げまたは電源が低位レベルになった場合にリセットを行うリセットシステムに関する。
【０００２】
【従来の技術】
近年、集積回路の製造プロセスの微細化と、それに伴う低電源電圧化と、が進行している。ただし、この傾向はいずれの場合も、ディジタル集積回路がアナログ集積回路に対して先行する形で進んでいる。
【０００３】
これはディジタル回路ではＨとＬの２値の識別ができれば十分であるのに対し、アナログ回路では線形性を損なうことなく広い入出力ダイナミックレンジを維持しなくてはならないためである。
【０００４】
また、トランスを駆動するラインドライバ回路を含むようなアナログ集積回路では、駆動電流は電源電圧の２乗に反比例する。このため、低電源電圧化を狙うにしても、ドライバ回路へ供給する電源のレベルを低下させることができない。
【０００５】
したがって、耐電圧性能の劣る微細化プロセスをアナログ集積回路に適用することは困難であるといったことも理由の１つにあげられる。
このため、アナログ、ディジタル混載回路では、アナログ回路の線形性やラインドライバ回路の消費電力に合わせて、電源電圧レベルと製造プロセスの決定を行っている。
【０００６】
すなわち、従来のアナログ、ディジタル混載回路では、アナログ部、ディジタル部に対して、等しいレベルの電源電圧と同一の製造プロセスが用いられていた。
【０００７】
【発明が解決しようとする課題】
しかし、上記のような従来のアナログ、ディジタル混載回路では、ディジタル回路に微細化プロセスを適用できないので、ディジタル回路ブロックのチップ上での面積を抑えることができなかった。
【０００８】
したがって、ディジタル回路ブロックには高密度集積化のための微細化プロセスを、アナログ回路ブロック（全部もしくは一部）には高耐圧プロセスを、それぞれ適用することを考える。
【０００９】
この場合、微細化プロセス用の低レベル電圧源と高耐圧プロセス用の高レベル電圧源の２種類の電圧源が必要となるが、通常は２つの電源回路が用意されることは少なく、１種類の電源回路とその出力を異なるレベルに変換するレギュレータ回路とから得るのが一般的である。
【００１０】
このような電源構成の場合は、電源立ち上がり時に、レギュレータ回路が微細化プロセス回路を駆動するのに十分なレベルの出力を行う出力開始時点は、電源回路が高耐圧プロセスを駆動するのに十分なレベルを出力する時点からは遅れてしまう。
【００１１】
一方、パワーオンリセット回路への試験・調整用論理信号を生成するモード設定回路は、高密度集積化を図るためには微細化プロセス（低レベル電圧源により駆動）を用いることが望ましい。
【００１２】
ところが、低レベル電圧源であるレギュレータ回路の立ち上がりが上記のように遅れるために、その間のモード設定回路の出力が論理不確定となってしまい、パワーオンリセット回路には望ましい動作が期待できないといった問題があった。
【００１３】
また、パワーオンリセット回路は、電源電圧にもとづいて、内部で生成した分圧信号と参照電圧信号を比較してリセット制御を行うが、電源立ち上げ時には分圧信号と参照電圧信号のレベルが逆転してしまい、正常なリセットを行えないといった問題があった。
【００１４】
さらに、電源が混在した集積回路では、低電圧レベル時の論理不確定時に過剰電流が発生し、回路故障の原因になるといった問題があった。
本発明はこのような点に鑑みてなされたものであり、レギュレータ回路の出力レベルが不十分な状態でのリセット制御の論理不確定を解消したリセットシステムを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は上記課題を解決するために、図１のような電源立ち上げまたは電源が低位レベルになった場合にリセットを行うリセットシステム１００において、高レベル電圧ＶＨを低レベル電圧ＶＬに変換するレギュレータ１０と、高レベル電圧ＶＨで駆動し、リセットを行うためのリセット信号ＲＳＴを生成するリセット信号生成部２０と、低レベル電圧ＶＬで駆動し、リセット信号生成部２０の制御を行うための制御信号ＣＮＴを生成する制御信号生成部３０と、外部信号Ｅｘにもとづいて、制御信号ＣＮＴをリセット信号生成部２０へ送信するか否かの選択を行う制御信号送信選択部４０と、を有することを特徴とするリセットシステム１００が提供される。
【００１６】
ここで、レギュレータ１０は、高レベル電圧ＶＨを低レベル電圧ＶＬに変換する。リセット信号生成部２０は、高レベル電圧ＶＨで駆動し、リセットを行うためのリセット信号ＲＳＴを生成する。制御信号生成部３０は、低レベル電圧ＶＬで駆動し、リセット信号生成部２０の制御を行うための制御信号ＣＮＴを生成する。制御信号送信選択部４０は、外部信号Ｅｘにもとづいて、制御信号ＣＮＴをリセット信号生成部２０へ送信するか否かの選択を行う。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１はリセットシステムの原理図である。リセットシステム１００は、電源立ち上げまたは電源が低位レベルになった場合にリセットを行う。
【００１８】
レギュレータ１０は、高レベル電圧ＶＨを低レベル電圧ＶＬに変換する。リセット信号生成部２０は、高レベル電圧ＶＨで駆動し、リセットを行うためのリセット信号ＲＳＴを生成する。
【００１９】
制御信号生成部３０は、低レベル電圧ＶＬで駆動し、リセット信号生成部２０の制御を行うための制御信号ＣＮＴを生成する。制御信号送信選択部４０は、外部信号Ｅｘにもとづいて、制御信号ＣＮＴをリセット信号生成部２０へ送信するか否かの選択を行う。
【００２０】
次にリセットシステム１００を集積回路上に構築した場合の構成及び動作について説明する。図２はリセットシステム１００を集積回路上に構築した場合の構成を示す図である。
【００２１】
集積回路１００ａはアナログ回路ブロック１１０と、ディジタル回路ブロック１２０と、から構成される。電源回路１３０は、高レベル電圧ＶＨとして＋５Ｖをアナログ回路ブロック１１０の複数の電源端子ＶＤＤ１〜ＶＤＤ３に供給する。
【００２２】
アナログ回路ブロック１１０内の各回路は高レベル電圧ＶＨである＋５Ｖで、ディジタル回路ブロック１２０内の各回路は低レベル電圧ＶＬである＋３Ｖで動作する。
【００２３】
レギュレータ１０は、＋５Ｖを＋３Ｖに変換する。パワーオンリセット部２０は、リセット信号生成部２０に該当し、各内部ブロックのリセットを行うためのリセット信号ＲＳＴを生成する。
【００２４】
モード設定部３０は、制御信号生成部３０に該当し、パワーオンリセット部２０の制御を行うための制御信号ＣＮＴを生成して、パワーオンリセット部２０のモードを設定する。すなわち、電源立ち上げ時等のパワーオンリセット部２０の試験・調整モードを制御信号ＣＮＴで設定する。
【００２５】
セレクタ部４０は、制御信号送信選択部４０に該当し、外部信号Ｅｘにもとづいて、制御信号ＣＮＴをパワーオンリセット部２０へ送信するか否かの選択を行う。選択制御については後述する。
【００２６】
ディジタル信号処理部１２１は、ディジタル回路ブロック１２０内のディジタル信号の処理を行う。
ラインドライバ／レシーバ１１１は、ディジタル信号処理部１２１で処理された論理信号の情報を線路（図に示さず）上に伝送するための送信処理、または伝送された信号の受信処理を行う。
【００２７】
Ａ／Ｄ部１１２は、ラインドライバ／レシーバ１１１で受信処理した信号のアナログ／ディジタル変換を行い、ディジタル信号処理部１２１へ送信する。
次に外部信号Ｅｘで制御信号ＣＮＴをパワーオンリセット部２０へ送信するか否かの選択をするための選択制御について説明する。
【００２８】
電源端子ＶＤＤａに対しては、図のようなスライドスイッチ１４０が集積回路１００ａ外部に設けられる。集積回路１００ａの通常動作時にはスライドスイッチ１４０を電源側に接続する。この場合、セレクタ部４０のＳＷ１は図ではＧＮＤに切り替わり、モード設定部３０からの制御信号ＣＮＴはパワーオンリセット部２０へ送信されなくなる。
【００２９】
また、パワーオンリセット部２０の試験・調整モード時には、スライドスイッチ１４０をＧＮＤ側に接続する。この場合、セレクタ部４０のＳＷ１はモード設定部３０の出力端子側に切り替わり、モード設定部３０からの制御信号ＣＮＴはパワーオンリセット部２０へ送信される。
【００３０】
次にセレクタ部４０の構成について説明する。図３はセレクタ部４０の構成を示す図である。制御信号ＣＮＴが２種ある場合の構成例を示す。
ＯＲゲートＩＣ１の入力端子に、モード設定部３０からの制御信号ＣＮＴ１ＩＮとＶＤＤａとが接続する。インバータＩＣ２の入力端子にはＶＤＤａが接続する。ＡＮＤゲートＩＣ３の入力端子には、モード設定部３０からの制御信号ＣＮＴ２ＩＮとインバータＩＣ２の出力とが接続する。
【００３１】
ＯＲゲートＩＣ１の出力であるＣＮＴ１ＯＵＴは、ＶＤＤａがＬの場合ＣＮＴ１ＩＮと等しい論理を、ＶＤＤａがＨの場合はＨ固定となる。
ＡＮＤゲートＩＣ３の出力であるＣＮＴ２ＯＵＴは、ＶＤＤａがＬの場合ＣＮＴ２ＩＮと等しい論理を、ＶＤＤａがＨの場合はＬ固定となる。
【００３２】
以上説明したように、リセットシステム１００は、パワーオンリセット部２０のモード設定を行う際に、外部信号Ｅｘにもとづいてモード設定部３０からの制御信号ＣＮＴを送信するか否かの選択を行う構成とした。
【００３３】
モード設定部３０は、電源立ち上げ時等にレギュレータ１０から＋３Ｖが供給されるため、パワーオンリセット部２０の駆動時より遅れて駆動する。
従来の場合、モード設定部３０が完全に立ち上がるまでの間の論理不確定の制御信号ＣＮＴがパワーオンリセット部２０に送信され、パワーオンリセット部２０は不安定な動作を行っていた。
【００３４】
ところが、リセットシステム１００では、通常モードに設定されていれば、論理不確定状態にあると思われる低レベル論理信号によってリセット回路（パワーオンリセット部２０）が制御されることはない。
【００３５】
したがって、電源立ち上げ時等に安定した動作が保証される。なお、リセット回路の試験調整作業は、電源レベルが十分に安定してから行われるので、論理不確定の影響を受けない。
【００３６】
次にリセット装置について説明する。図４はリセット装置の原理図である。リセット装置２０ａは、電源立ち上げまたは電源が一時的な低位レベルから回復する場合にリセットを行う。また、リセット装置２０ａは図２で説明したパワーオンリセット部２０に該当する。
【００３７】
電源分圧生成部２１は、電源電圧Ｖから分圧された電源分圧Ｖｄを生成する。参照電圧生成部２２は、電源電圧Ｖから参照電圧Ｖｆを生成する。
電源レベル検出部２３は、電源分圧Ｖｄと参照電圧Ｖｆとを比較して、リセット解除を開始すべき電源レベルＬの検出を行う。定電流生成部２４は、電源電圧Ｖが電源レベルＬに到達した際に、参照電圧信号ＶｆをもとにコンデンサＣを充電させるための一定電流Ｉを生成する。
【００３８】
リセット部２５は、一定電流Ｉによって充電されるコンデンサＣの端子電圧Ｖｃが参照電圧Ｖｆを下回る場合はリセットを行い、コンデンサＣの端子電圧Ｖｃが参照電圧Ｖｆを上回る場合はリセット解除を行う。
【００３９】
マスク処理部２６は、電源立ち上げまたは電源が一時的な低位レベルから回復した際に、参照電圧Ｖｆが電源分圧Ｖｄを下回る逆転状態が生じた場合は、逆転状態をマスクし、逆転状態が解消した場合はマスク解除を行うためのマスク信号ＭＳＫを生成する。放電制御部２７は、マスク信号ＭＳＫによってコンデンサＣを強制放電する。
【００４０】
次にリセット装置２０ａの基本リセット動作について説明する。図５はリセット装置２０ａの基本リセット動作を示す図である。横軸に時間、縦軸に電圧をとる。
〔Ｓ１〕電源電圧Ｖが検出レベルＬに達するまで、外部容量であるコンデンサＣへの充電は開始されない。また、ここではリセット中である。
〔Ｓ２〕電源電圧Ｖが検出レベルＬに達すると、定電流生成部２４から一定電流Ｉが流れ、コンデンサＣへの充電が始まる。
〔Ｓ３〕コンデンサＣへの充電が進行し、容量端子レベルは上昇する。
〔Ｓ４〕コンデンサＣの容量端子レベルが参照電圧信号Ｖｆのレベルに達したところでリセット解除が行われる。
【００４１】
次に電源分圧Ｖｄと参照電圧Ｖｆの逆転状態について説明する、図６は逆転状態を示す図である。横軸に時間、縦軸に電圧をとる。
リセット装置２０ａは電源レベル検出部２３によって、電源分圧Ｖｄと参照電圧Ｖｆとを比較して、電源分圧Ｖｄ＞参照電圧Ｖｆとなった検出レベルをリセット解除を開始すべき電源レベルＬとする。
【００４２】
ところが、電源立ち上げ時には図の状態Ａのように、参照電圧Ｖｆは理想とは異なり、十分なレベルを得られない。このため、電源分圧Ｖｄと参照電圧Ｖｆとが逆転している状態になってしまう。
【００４３】
理想では時刻ｔ２で電源レベルＬを検出すべきところが、状態Ａで逆転状態が生じているため、電源がまだ十分に立ち上がっていない時刻ｔ１を電源レベルＬとして検出してしまうため、リセットの誤動作を生じさせていた。
【００４４】
次に上記の逆転状態の不都合を解消したリセット装置２０ａの詳細構成及び動作について説明する。図７はリセット装置２０ａの詳細構成を示す図である。
電源分圧生成部２１は、抵抗Ｒ１、Ｒ２で電源Ｖを分圧した電源分圧ＶｄをコンパレータＣｏｍｐ１（電源レベル検出部２３に該当）の＋端子へ入力する。
【００４５】
参照電圧生成部２２は、電源電圧Ｖから生成した参照電圧信号ＶｆをコンパレータＣｏｍｐ１の−端子、コンパレータＣｏｍｐ２の−端子、コンパレータＣｏｍｐ３の−端子及び定電流生成部２４へ入力する。
【００４６】
定電流生成部２４の出力は、コンパレータＣｏｍｐ２の＋端子、コンパレータＣｏｍｐ３の＋端子、コンデンサＣ及び放電制御部２７内のＳＷ２に接続する。
コンパレータＣｏｍｐ１の出力は、ＳＲフリップフロップＩＣ４のＳ（セット）端子と接続し、コンパレータＣｏｍｐ２の出力は、ＳＲフリップフロップＩＣ４のＸＲ（リセット）端子と接続する。
【００４７】
ＳＲフリップフロップＩＣ４の出力端子Ｑは、放電制御部２７内のＯＲゲート２７ａの一方の入力端子、マスク処理部２６のＭＳＫ出力は、放電制御部２７内のＯＲゲート２７ａの他方の入力端子に接続する。
【００４８】
マスク処理部２６のＸＭＳＫ出力とコンパレータＣｏｍｐ３の出力とは、ＮＡＮＤゲートＩＣ５の入力端子に接続する。
ここで、参照電圧生成部２２は、電源、温度変動の影響が小さく、安定レベルのＢＧＲ（バンドギャップ参照電圧）を生成し出力する。
【００４９】
コンパレータＣｏｍｐ１は、電源分圧Ｖｄと、参照電圧Ｖｆとの比較により、電源電圧が検出レベルＬ（＝電源レベルＬ）に達したことを検出する。また、ヒステリシス特性を持たせることで雑音耐力を強化している。
【００５０】
定電流生成部２４は、参照電圧Ｖｆをもとに一定電流Ｉを得て、これを外部容量（コンデンサＣ）への充電に用いる。
ＳＲフリップフロップＩＣ４は、セット入力と反転リセット入力を備える。セットがリセットに対し優先され、禁止状態はない。セット状態でコンデンサＣは放電状態となる。
【００５１】
コンパレータＣｏｍｐ２は、コンデンサＣの端子電圧Ｖｃが参照電圧Ｖｆを下回る場合にＳＲフリップフロップＩＣ４をリセットする。
コンパレータＣｏｍｐ３は、コンデンサＣの端子電圧Ｖｃが参照電圧Ｖｆを上回るとＮＡＮＤゲートＩＣ５の出力をＨからＬにさせ、リセット状態から通常状態になる。
【００５２】
次に動作について説明する。まず、電源投入直後（状態Ａ）では、図６で説明したような逆転状態があり、電源分圧Ｖｄ＞参照電圧Ｖｆとなるので、マスク処理部２６のＭＳＫはＨとする必要がある。マスク処理部２６については後述する。
【００５３】
したがって、放電制御部２７のＯＲゲート２７ａからはＨが出力されてＳＷ２が閉じ、コンデンサＣが強制放電される。
コンパレータＣｏｍｐ３の入力ではＶｆ＞Ｖｃなので出力はＬとなる。マスク処理部２６のＸＭＳＫはＬを出力するので、ＮＡＮＤゲートＩＣ５からはＨイネーブルのリセット信号ＲＳＴが出力する。
【００５４】
状態Ｂでは、状態Ｃに移行するまでのある時点に対し、マスク処理部２６のＭＳＫはＬ、ＸＭＳＫはＨとなる。また、電源分圧Ｖｄ＜参照電圧Ｖｆとなり、コンパレータＣｏｍｐ１はＨを出力する。
【００５５】
コンパレータＣｏｍｐ２の入力ではＶｆ＞ＶｃなのでコンパレータＣｏｍｐ２の出力はＬとなる。
ＳＲフリップフロップＩＣ４は、Ｓ端子がＨ、ＸＲ端子がＬとなり、Ｑ端子からはＨが出力する。
【００５６】
したがって、放電制御部２７のＯＲゲート２７ａからはＨが出力されてＳＷ２が閉じ、コンデンサＣが強制放電された状態が状態Ａから継続される。
コンパレータＣｏｍｐ３の入力ではＶｆ＞Ｖｃなので出力はＬとなる。したがって、ＮＡＮＤゲートＩＣ５からはＨイネーブルのリセット信号ＲＳＴが出力する。
【００５７】
状態Ｃでは、マスク処理部２６のＭＳＫはＬ、ＸＭＳＫはＨとなる。また、電源分圧Ｖｄ≧参照電圧ＶｆでコンパレータＣｏｍｐ１は、電源レベルＬを検出し、Ｌを出力する。
【００５８】
ＳＲフリップフロップＩＣ４は、Ｓ端子がＬ、ＸＲ端子がＨとなり、Ｑ端子からはＬが出力する。
したがって、放電制御部２７のＯＲゲート２７ａからはＬが出力されてＳＷ２が開き、コンデンサＣの放電制御は行われない。
【００５９】
定電流生成部２４からの一定電流ＩはＳＷ２が開くとコンデンサＣに流れ込み、コンデンサＣへの充電が開始される。
コンデンサＣの端子電圧ＶｃがＶｆ≦Ｖｃとなると、コンパレータＣｏｍｐ２、Ｃｏｍｐ３の出力はＨとなる。したがって、ＮＡＮＤゲートＩＣ５からはＬが出力され通常状態になる。
【００６０】
次にマスク処理部２６について説明する。図８は第１の実施の形態であるマスク処理部２６ａを示す図である。マスク処理部２６ａは、トランジスタのスレッショルド電圧Ｖｔｈを利用する。
【００６１】
ｎチャネルのＦＥＴ１のゲートＧ１とドレインＤ１は、＋５Ｖに接続し、ソースＳ１を抵抗Ｒ３の一方に接続する。抵抗Ｒ３の他方はＧＮＤに接続する。
ｎチャネルのＦＥＴ２のゲートＧ２は、ＦＥＴ２のソースＳ１と接続する。ドレインＤ２は抵抗Ｒ４の一方と接続し、抵抗Ｒ４の他方は＋５Ｖに接続する。ソースＳ２はＧＮＤに接続する。
【００６２】
このようなトランジスタの接続構成をとることにより、＋５Ｖ＞２・Ｖｔｈ  では参照電圧Ｖｆが十分なレベルに達していないとみなし、ＭＳＫはＨ（ＸＭＳＫはＬ）となり、マスク処理を行う。
【００６３】
＋５Ｖ＜２・Ｖｔｈ  の場合は、参照電圧Ｖｆが十分なレベルに達したとみなし、ＭＳＫはＬ（ＸＭＳＫはＨ）となり、マスクの解除を行う。
以上説明したように、第１の実施の形態のマスク処理部２６ａは、複数のトランジスタで構成され、トランジスタが１つでもオフの場合（＋５Ｖ＞２・Ｖｔｈ）には逆転状態と認識してマスクを行い、トランジスタがすべてオンした場合（＋５Ｖ＜２・Ｖｔｈ）には逆転状態が解消したと認識してマスク解除を行う。
【００６４】
図９は第２の実施の形態であるマスク処理部２６ｂを示す図である。マスク処理部２６ｂは、参照電圧生成部２２の一部２２ａを利用する。なお、図のＶＢはオペアンプ部２２ｂの駆動バイアス電圧である。
【００６５】
図の回路に対し、まず電源立ち上げ直後、電圧ＩＭＡ＜電圧ＩＰＡであるからトランジスタＭＰ１Ａからの電流はトランジスタＭＰ２Ａに流れず、すべて抵抗Ｒ１Ａ及び抵抗Ｒ３Ａの方へ流れる。
【００６６】
したがって、マスク処理部２６ｂでもこれと同量の電流が流れるので、電圧ＩＭＡ＝電圧ＩＭＢ＜電圧ＩＰＢ＝電圧ＩＰＡとなってＭＳＫはＨとなり、マスク処理を行う。
【００６７】
電源レベルが上昇していくと、電圧ＩＭＡ＝電圧ＩＰＡで安定し、参照電圧Ｖｆも一定レベルで安定する。これはトランジスタＭＰ１Ａからの電流のうち、電圧ＩＭＡ＝電圧ＩＰＡを保つため余剰分がトランジスタＭＰ２Ａに流れるためである。
【００６８】
マスク処理部２６ｂでは同様に動作するので、電圧ＩＭＢ＞電圧ＩＰＢとなってＭＳＫ＝Ｌとなり、マスク解除を行う。すなわち、Ｖｆが安定したということは、すでに状態Ｂにあるということであり、逆転現象は終了している。
【００６９】
図１０は参照電圧Ｖｆとマスク処理部２６ｂを動作させる電圧との関係を示す図である。横軸に時間、縦軸に電圧をとる。
逆転状態が生じているＡ状態では必ず、電圧ＩＭＡと電圧ＩＭＢ、電圧ＩＰＡと電圧ＩＰＢは、電圧ＩＰＡ＞電圧ＩＭＡ及び電圧ＩＰＢ＞電圧ＩＭＢである。
【００７０】
逆転状態が終了して参照電圧Ｖｆが十分立ち上がった状態では、電圧ＩＭＡ＝電圧ＩＰＡ  電圧ＩＭＢ＞電圧ＩＰＢである。
以上説明したように、第２の実施の形態のマスク処理部２６ｂは、確実に逆転状態が終了しＶｆが安定していることを検出できる２つの電圧信号（ＩＭＢ、ＩＰＢ）を用いて、電圧信号のレベル比較を行って、逆転状態のマスク及びマスク解除を行う構成とした。
【００７１】
以上説明したように、リセット装置２０ａは、電源が低いにもかかわらず、参照電圧Ｖｆが電源分圧Ｖｄを下回る逆転状態が生じた場合は逆転状態をマスクし、逆転状態が解消した場合はマスク解除を行う構成とした。
【００７２】
これにより、電源立ち上げまたは電源が低位レベルになった場合にも確実にリセットを行えるので、信頼性の向上を図ることが可能になる。
次に過剰電流供給防止装置について説明する。図１１、図１２は過剰電流供給防止装置の原理図である。
【００７３】
図１１の過剰電流供給防止装置１３０−1は、低レベル電圧論理信号生成部１２１−１と、固定信号出力部１１３と、から構成される。
低レベル電圧論理信号生成部１２１−１は、低レベル電圧論理信号を生成する。固定信号出力部１１３は、低レベル電圧論理信号の電圧監視を行い、電圧監視から低レベル電圧論理信号の不確定を検出した場合は、一定レベルの固定信号を出力して、過剰電流の供給を固定信号により防止する。
【００７４】
また、図１２の過剰電流供給防止装置１３０ａは、リセット信号生成制御部２０ｂと、過剰電流供給防止部１１４と、から構成される。
リセット信号生成制御部２０ｂは、リセット信号ＲＳＴを生成する。過剰電流供給防止部１１４は、低レベル電圧論理信号の不確定時に発生する過剰電流の供給をリセット信号ＲＳＴにより防止する。
【００７５】
なお、上記の過剰電流供給防止装置１３０−１、１３０ａは、いずれか１つを用いることにより、過剰電流供給を防止することができる。
次に過剰電流供給防止装置１３０−１、１３０ａを集積回路上に構築した場合の構成及び動作について説明する。図１３は過剰電流供給防止装置１３０−１を集積回路上に構築した場合の構成を示す図である。なお、過剰電流供給防止装置１３０−１は図２で説明した集積回路１００ａ上に構築される。
【００７６】
モード設定部３０は、パワーオンリセット部２０の制御を行うための制御信号ＣＮＴＬを生成して、パワーオンリセット部２０のモードを設定する。
レベルコンバータ１１３は、固定信号出力部１１３であり、＋３Ｖの制御信号ＣＮＴＬを＋５Ｖの制御信号ＣＮＴＨに変換する。また、低レベル電圧論理信号の電圧監視を行い、電圧監視から低レベル電圧論理信号の不確定を検出した場合は、一定レベルの固定信号を出力する。
【００７７】
パワーオンリセット部２０は、各内部ブロックのリセットを行うためのリセット信号ＲＳＴを生成する。また、レベルコンバータ１１３からの固定信号を受信した場合は、強制的にリセットモードとなってリセット信号ＲＳＴを生成する。
【００７８】
ディジタル信号処理部１２１は、ディジタル回路ブロック１２０内のディジタル信号の処理を行う。ラインドライバ１１１ａは、ディジタル信号処理部１２１で処理された論理信号の情報を線路（図に示さず）上に伝送する。
【００７９】
過剰電流供給防止部１１４は、ディジタル信号処理部１２１が生成する低レベル電圧論理信号の不確定時に発生する過剰電流の供給をリセット信号ＲＳＴにより防止する。
【００８０】
次に過剰電流対策について説明する。図１３の集積回路１００ａでは、電源立ち上がり時にディジタル回路ブロック１２０からの信号が論理不確定となるために、ラインドライバ１１１ａに過剰電流が流れるおそれがある。
【００８１】
これはラインドライバ１１１ａのトランジスタのサイズは通常の回路のものにくらべて極めて大きく、このため論理不確定によりＰチャネル及びＮチャネルが同時にオンになった場合に流れる電流も極めて大きくなるためである。
【００８２】
図１４はレベルコンバータ１１３の構成を示す図である。過剰電流供給防止装置１３０−１が含む固定信号出力部１１３に該当する。
電圧監視部１１３ａは、ディジタル信号処理部１２１が生成する低レベル電圧論理信号の電圧監視を行う。
【００８３】
低レベル論理信号受信部１１３ｂは、モード設定部３０からの制御信号ＣＮＴＬ（ＸＩＮ、ＩＮ）を受信する。レベル変換部１１３ｃは、制御信号ＣＮＴＬの論理を高レベル電圧（＋５Ｖ）論理信号ＣＮＴＨに変換する。
【００８４】
ここで、電圧監視部１１３ａで低レベル電圧論理信号の不確定時を検出した場合は、モード設定部３０が出力する制御信号ＣＮＴＬの論理に拘らず一定レベルの高レベル電圧論理信号である固定信号を出力する。
【００８５】
すなわち、図で低レベル電圧源ＶＤＬが不十分の場合はＶＤＬ＜（Ｒａ＋Ｒｂ）Ｖｔｈ／Ｒｂあるから、入力ＩＮ、ＸＩＮの論理に拘らずノードｎ１とノードｎ３はＨとなり、したがって、ノードｎ２とＯＵＴ信号はＬに固定される。
【００８６】
図１５はレベルコンバータ１１３とラインドライバ１１１ａとの構成を示す図である。ディジタル信号処理部１２１からの信号が端子ａ〜端子ｄと接続される。
【００８７】
そして、この端子ａ〜ｄとラインドライバ１１１ａとの間にレベルコンバータ１１３ａ−１〜１１３ｄ−１が配置される。このような構成をとることにより、端子ａ〜ｄの論理不確定に信号により生じる過剰電流の供給を防止することができる。
【００８８】
次に過剰電流供給防止装置１３０ａを使用した場合について説明する。図１６は過剰電流供給防止部１１４とラインドライバ１１１ａとの構成を示す図である。
【００８９】
ディジタル信号処理部１２１からの信号が過剰電流供給防止部１１４の端子ａ〜端子ｄと接続される。
そして、パワーオンリセット部２０からのリセット信号ＲＳＴにより、ＮＯＲゲートＩＣ６、ＩＣ７の出力はＬ固定となり、トランジスタＭＮ１，ＭＮ２は共にオフになるので、過剰電流供給の防止を行うことができる。
【００９０】
以上説明したように、過剰電流供給防止装置１３０−１は、低レベル電圧論理信号の不確定時に発生する過剰電流の供給をリセット信号ＲＳＴにより防止する構成とした。
【００９１】
これにより、電源立ち上げまたは電源が低位レベルになった場合に用いるリセット信号ＲＳＴを使って、同時期に発生する過剰電流を防止するので過剰電流供給を効率的に防止することが可能になる。
【００９２】
【発明の効果】
以上説明したように、本発明のリセットシステムは、リセット信号生成部の制御を行うための制御信号を外部信号にもとづいて送信するか否かの選択を行う構成とこれにより、制御信号を生成する制御信号生成部の駆動電圧レベルが安定した後に外部から操作できるので、リセットの試験・調整を確実に行うことが可能になる。
【図面の簡単な説明】
【図１】  リセットシステムの原理図である。
【図２】  リセットシステムを集積回路上に構築した場合の構成を示す図である。
【図３】  セレクタ部の構成を示す図である。
【図４】  リセット装置の原理図である。
【図５】  リセット装置の基本リセット動作を示す図である。
【図６】  逆転状態を示す図である。
【図７】  リセット装置の詳細構成を示す図である。
【図８】  第１の実施の形態であるマスク処理部を示す図である。
【図９】  第２の実施の形態であるマスク処理部を示す図である。
【図１０】  参照電圧とマスク処理部を動作させる電圧との関係を示す図である。
【図１１】  過剰電流供給防止装置の原理図である。
【図１２】  過剰電流供給防止装置の原理図である。
【図１３】  過剰電流供給防止装置を集積回路上に構築した場合の構成を示す図である。
【図１４】  レベルコンバータの構成を示す図である。
【図１５】  レベルコンバータとラインドライバとの構成を示す図である。
【図１６】  過剰電流供給防止部とラインドライバとの構成を示す図である。
【符号の説明】
１００  リセットシステム
１０  レギュレータ
２０  リセット信号生成部
３０  制御信号生成部
４０  制御信号送信選択部
ＣＮＴ  制御信号
Ｅｘ  外部信号
ＲＳＴ  リセット信号
ＶＨ  高レベル電圧
ＶＬ  低レベル電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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