(57)【特許請求の範囲】
【請求項１】
第１の期間に入力端子より電荷を蓄積し、蓄積した電荷を第２の期間に出力端子より出力するスイッチトキャパシタにおいて、
第１の基準電位を与えられる第１の基準端子と、
第２の基準電位を与えられる第２の基準端子と、
前記第１の期間に第１の電極が前記入力端子に接続され第２の電極が前記第１の基準端子に接続され、前記第２の期間に第１の電極が前記第１の基準端子に接続され第２の電極が前記出力端子に接続される第１のキャパシタと、
前記第１の期間に第１の電極が前記入力端子に接続され第２の電極が前記第２の基準端子に接続され、前記第２の期間に第１の電極が前記第２の基準端子に接続され第２の電極が前記出力端子に接続される第２のキャパシタと
を備えることを特徴とするスイッチトキャパシタ。
【請求項２】
前記第１の基準端子と前記第２の基準端子に接続され前記第１の電位と前記第２の電位の略中間の電位を出力する電位変換回路を備え、前記第１の期間の直前の第３の期間に、
前記第１のキャパシタは第１の電極が前記電位変換回路の出力に接続され第２の電極が前記第１の基準端子に接続され、
前記第２のキャパシタは第１の電極が前記電位変換回路の出力に接続され第２の電極が前記第２の基準端子に接続される
ことを特徴とする請求項１に記載のスイッチトキャパシタ。
【請求項３】
前記第１のキャパシタの静電容量と前記第２のキャパシタの静電容量は等しいことを特徴とする請求項１または請求項２に記載のスイッチトキャパシタ。
【請求項４】
前記第１の基準端子は所定電位の電源に接続され、前記第２の基準端子は接地されていることを特徴とする請求項１ないし請求項３のいずれかに記載のスイッチトキャパシタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はオーバーサンプリングＡ／Ｄコンバータ等に用いられるスイッチトキャパシタに関するものである。
【０００２】
【従来の技術】
電位変化を充電量に変換して検出するスイッチトキャパシタがオーバーサンプリング等で多用されている。スイッチトキャパシタは、サンプリング期間には測定対象である入力電位に接続されて充電され、これに続く検出期間には入力電位への接続を断つとともに積分回路等に接続されて充電量を検出される。
【０００３】
従来のスイッチトキャパシタの構成を、これに接続された積分回路とともに図５に示す。スイッチトキャパシタ９０は、唯一つのキャパシタ９５と４つのスイッチ９１〜９４より成る。キャパシタ９５の一方の電極は、スイッチ９１および９２を介して、入力電位ＶINまたは基準電位ＶREFに接続され、他方の電極は、スイッチ９３および９４を介して、積分回路９８または基準電位ＶREFに接続される。スイッチ９２、９４によってキャパシタ９５に接続される２つの基準電位ＶREFは同一である。
【０００４】
４つのスイッチ９１〜９４は同期して動作する。サンプリング期間にはスイッチ９１、９４が閉じてスイッチ９２、９３が開き、検出期間には、逆に、スイッチ９２、９３が閉じてスイッチ９１、９４が開く。したがって、キャパシタ９５は、サンプリング期間には基準電位ＶREFと入力電位ＶINの電位差によって充電され、検出期間には充電によって生じた電位を基準電位ＶREFに加算して積分回路９８に出力する。スイッチトキャパシタ９０から出力される電位ＶOUT'は、ＶOUT−ＶREF−ＶIN となる。
【０００５】
積分回路９８は増幅器９６とキャパシタ９７より成る。増幅器９６は、反転入力端子にスイッチトキャパシタ９０の出力電位ＶOUT'を与えられ、非反転入力端子に基準電位ＶREFを与えられる。増幅器９６の出力端子と反転入力端子間にはキャパシタ９７が並列に接続されており、積分回路９８はスイッチトキャパシタ９０の出力電位ＶOUT'と基準電位ＶREFとの差分を積分する。
【０００６】
積分回路９８はスイッチトキャパシタ９０の出力電位ＶOUT'を検出期間に積分し続け、スイッチトキャパシタ９０の充電量に対応した電位ＶO'を出力する。キャパシタ９５の静電容量をＣ'、キャパシタ９７の静電容量をＣNF'で表すと、積分回路９８の出力電位ＶO'の増分は、ΔＶO'＝Ｃ'／ＣNF'・（ＶIN−ＶREF）となる。
【０００７】
積分回路９８の増幅器９６の非反転入力端子に与えられる基準電位ＶREFはスイッチトキャパシタ９０に与えられる基準電位ＶREFと同じであり、同一の電源回路から供給される。この基準電位ＶREFは図外の諸回路にも与えられる。
【０００８】
【発明が解決しようとする課題】
ところが、サンプリング期間や検出期間にはスイッチトキャパシタ９０の充電や放電による電流が流れるため、基準電位ＶREFは変動する。この変動は、キャパシタ９５の静電容量Ｃ'が大きいほど大きく、また、サンプリングや検出の周期が短いほど顕著になる。基準電位ＶREFの変動は、積分回路９８をはじめ基準電位ＶREFを利用する諸回路の動作の不安定化を招くことになり、スイッチトキャパシタ９０を組み込んだ回路や装置の信頼性を低下させる。
【０００９】
諸回路を安定して動作させるためには、充電や放電による電流が生じても基準電位ＶREFに変動を生じさせないようにする必要がある。このため、従来は、基準電位ＶREFを生成する電源回路として大型で高性能のものを用いる、または、大容量のキャパシタを外付けして充電や放電による電流を吸収する等の、外的な対策を講じていた。その結果、回路規模の増大や外付け部品数の増加が生じ、回路や装置の構成の簡素化、小型化が困難となっていた。
【００１０】
本発明は、基準電位に影響を及ぼすことなく高速で動作する簡素な構成のスイッチトキャパシタを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明では、第１の期間に入力端子より電荷を蓄積し、蓄積した電荷を第２の期間に出力端子より出力するスイッチトキャパシタにおいて、第１の基準電位を与えられる第１の基準端子と、第２の基準電位を与えられる第２の基準端子と、第１の期間に第１の電極が入力端子に接続され第２の電極が第１の基準端子に接続され、第２の期間に第１の電極が第１の基準端子に接続され第２の電極が出力端子に接続される第１のキャパシタと、第１の期間に第１の電極が入力端子に接続され第２の電極が第２の基準端子に接続され、第２の期間に第１の電極が第２の基準端子に接続され第２の電極が出力端子に接続される第２のキャパシタとを備える。
【００１２】
第１および第２のキャパシタは入力端子と出力端子間で並列に接続されており、それぞれ第１の期間に充電され第２の期間に放電する。第１のキャパシタは入力端子に加えられる入力電位と第１の基準電位の差によって充電され、第２のキャパシタは入力電位と第２の基準電位の差によって充電される。充電時には第１および第２のキャパシタの第２の電極の電位が異なり、放電時には第１および第２のキャパシタの第１の電極の電位が異なる。
【００１３】
放電時における出力端子の電位は、第１および第２のキャパシタの静電容量ならびに第１および第２の基準電位によって決定される一定値と入力電位との差となり、例えば、入力電位の＋１Ｖの変動は出力端子の電位の−１Ｖの変動として現れる。上記一定値は第１および第２のキャパシタの静電容量ならびに第１および第２の基準電位の設定次第で任意の値に設定することが可能であり、第１および第２の基準電位をこのスイッチトキャパシタを組み込む回路や装置の共通の基準電位と異なる値としつつ、出力端子の電位を共通の基準電位に適する範囲に収めることができる。
【００１４】
上記スイッチトキャパシタに、第１の基準端子と第２の基準端子に接続され第１の電位と第２の電位の略中間の電位を出力する電位変換回路を備えて、第１の期間の直前の第３の期間に、第１のキャパシタは第１の電極が電位変換回路の出力に接続され第２の電極が第１の基準端子に接続され、第２のキャパシタは第１の電極が電位変換回路の出力に接続され第２の電極が第２の基準端子に接続されるようにしてもよい。
【００１５】
第３の期間に、第１のキャパシタは第１の基準電位と第２の基準電位の差の略１／２の電位差で充電され、第２のキャパシタは第２の基準電位と第１の基準電位の差の略１／２の電位差で充電される。したがって、入力端子に加えられる入力電位が第１の基準電位と第２の基準電位の中間のとき、第１および第２のキャパシタはそれぞれ、第１の期間に充電される量に近い量をあらかじめ充電されることになる。
【００１６】
上記各構成において、第１のキャパシタの静電容量と第２のキャパシタの静電容量を等しくしてもよい。第２の期間の出力端子の電位は、第１および第２の基準電位の和と入力電位の差の１／２となり、キャパシタの静電容量の絶対的な大きさに依存しなくなる。
【００１７】
さらに、第１の基準端子を所定電位の電源に接続し、第２の基準端子を接地する構成としてもよい。単電源で動作するスイッチトキャパシタとなる。第２の基準電位はグランド電位になり、電位変換回路を備えるものではその回路の出力電位は電源電位の略１／２となる。
【００１８】
【発明の実施の形態】
本発明の第１の実施形態のスイッチトキャパシタおよびこれに接続された積分回路の構成を図１に示す。本実施形態のスイッチトキャパシタ１０は、２つのキャパシタ１１、１２および８つのアナログスイッチ２１〜２８より成り、６つの端子３１〜３６を有している。
【００１９】
端子３１および３２はそれぞれ入力端子および出力端子であり、他の端子３３、３４、３５、３６は基準電位を与えるための基準端子である。入力端子３１には、電位検出の対象である入力電位ＶINが与えられる。基準端子３３および３４には第１の基準電位ＶREF1が与えられ、基準端子３５および３６には第２の基準電位ＶREF2が与えられる。第１および第２の基準電位ＶREF1およびＶREF2は不図示の電源回路によって生成され、互いに異なる値に設定されている。
【００２０】
第１のキャパシタ１１の一方の電極は、スイッチ２１を介して入力端子３１に接続され、スイッチ２２を介して基準端子３３に接続される。キャパシタ１１の他方の電極は、スイッチ２３を介して出力端子３２に接続され、スイッチ２４を介して基準端子３４に接続される。第２のキャパシタ１２の一方の電極は、スイッチ２５を介して入力端子３１に接続され、スイッチ２６を介して基準端子３５に接続される。キャパシタ１２の他方の電極は、スイッチ２７を介して出力端子３２に接続され、スイッチ２８を介して基準端子３６に接続される。
【００２１】
したがって、キャパシタ１１およびキャパシタ１２は、入力端子３１と出力端子３２との間で並列に接続されることになる。ただし、以下に述べるように、キャパシタ１１、１２はいずれも、入力端子３１と出力端子３２に同時に接続されることはない。
【００２２】
８つのスイッチ２１〜２８は同期して周期的に動作する。これらのスイッチを動作させるための信号を図２に示す。信号Ｓ１はスイッチ２１、２４、２５および２８に与えられてそれらの開閉を制御する信号であり、高レベル（Ｈレベル）と低レベル（Ｌレベル）の矩形波である。スイッチ２１、２４、２５、２８は、信号Ｓ１がＨレベルの時に閉じ、Ｌレベルの時に開く。信号Ｓ２はスイッチ２２、２３、２６および２７に与えられてそれらの開閉を制御する信号であり、ＨレベルとＬレベルの矩形波である。スイッチ２２、２３、２６、２７は、信号Ｓ２がＨレベルの時に閉じ、Ｌレベルの時に開く。
【００２３】
信号Ｓ１および信号Ｓ２は、一方がＨレベルの時に他方がＬレベルになるように設定されている。信号Ｓ１がＨレベル（信号Ｓ２がＬレベル）になる期間φ1は、キャパシタ１１、１２が充電されるサンプリング期間であり、信号Ｓ２がＨレベル（信号Ｓ１がＬレベル）になる期間φ2は、キャパシタ１１、１２の充電量が検出される検出期間である。図１の各スイッチに符号φ1、φ2を付して、各スイッチが閉じる期間を示す。
【００２４】
キャパシタ１１はサンプリング期間φ1に入力端子３１と基準端子３４に接続され、第１の基準電位ＶREF1と入力電位ＶINの差電位ＶREF1−ＶINによって充電される。キャパシタ１１の静電容量をＣ1で表すと、その蓄積電荷Ｑ1は式（１）で表される。キャパシタ１２はサンプリング期間φ1に入力端子３１と基準端子３６に接続され、第２の基準電位ＶREF2と入力電位ＶINの差電位ＶREF2−ＶINによって充電される。キャパシタ１２の静電容量をＣ2で表すと、その蓄積電荷Ｑ2は式（２）で表される。
Ｑ1 ＝ Ｃ1・（ＶREF1−ＶIN）                                    （１）
Ｑ2 ＝ Ｃ2・（ＶREF2−ＶIN）                                    （２）
【００２５】
検出期間φ2においては、キャパシタ１１は基準端子３３と出力端子３２に接続され、キャパシタ１２は基準端子３５と出力端子３２に接続される。基準端子３３が第１の電位ＶREF1、基準端子３５が第２の電位ＶREF2であり、キャパシタ１１、１２の蓄積電荷Ｑ1、Ｑ2が式（１）、（２）の関係にあることから、出力端子３２に現れる電位ＶOUTは式（３）で表される。
ＶOUT ＝ （Ｃ1・ＶREF1＋Ｃ2・ＶREF2）／（Ｃ1＋Ｃ2）−ＶIN       （３）
【００２６】
式（３）より明らかなように、スイッチトキャパシタ１０の出力電位ＶOUTは、キャパシタ１１、１２の静電容量Ｃ1、Ｃ2と２つの基準電位ＶREF1、ＶREF2によって定まる定数と入力電位ＶINの差となる。すなわち、出力電位ＶOUTは静電容量Ｃ1、Ｃ2、基準電位ＶREF1、ＶREF2のいずれによっても調節可能であり、これら４変数のいずれか１つまたは２つ以上の組み合わせによって出力電位ＶOUTを任意に設定することができる。
【００２７】
特に、キャパシタ１１の静電容量Ｃ1とキャパシタ１２の静電容量Ｃ2が等しいときには、式（３）は式（４）となる。この場合、スイッチトキャパシタ１０の出力電位ＶOUTは、基準電位ＶREF1、ＶREF2のみに依存することになり、キャパシタ１１、１２の静電容量Ｃ1、Ｃ2には依存しない。したがって、スイッチトキャパシタ１０の静電容量を大きく設定しても小さく設定しても、出力電位ＶOUTは同じになる。
ＶOUT ＝ （ＶREF1＋ＶREF2）／２−ＶIN                           （４）
【００２８】
積分回路４０は、増幅器４１およびキャパシタ４２より成り、キャパシタ４２は増幅器４１の出力端子と反転入力端子間に増幅器４１に対して並列に接続されている。増幅器４１の反転入力端子はスイッチトキャパシタ１０の出力端子３２に接続されており、検出期間φ2にその出力電位ＶOUTを与えられる。増幅器４１の非反転入力端子には、基準電位ＶREF0が与えられる。この基準電位ＶREF0は、図外の他の諸回路にも与えられる共通の基準電位であり、スイッチトキャパシタ１０に与えられる第１の基準電位ＶREF1および第２の基準電位ＶREF2とは異なるが、同一の電源回路によって生成される。
【００２９】
積分回路４０は、スイッチトキャパシタ１０の出力電位ＶOUTを検出期間φ2の間積分し増幅して出力する。積分回路４０の出力端子に現れる電位ＶOにより、サンプリング期間φ1においてスイッチトキャパシタ１０に蓄積された電荷の量、すなわち入力電位ＶINの大きさが判る。
【００３０】
上記構成のスイッチトキャパシタ１０は、基準電位ＶREF0には接続されていないから、サンプリング期間φ1における充電による電流および検出期間φ2における放電による電流は、基準電位ＶREF0に変動をもたらさない。したがって、積分回路４０に与えられる基準電位ＶREF0は常時安定して一定値に保たれ、その出力電位ＶOの変動は真に入力電位ＶINの変動を表す。このため、スイッチトキャパシタ１０と積分回路４０の組み合わせによる入力電位ＶINの検出はきわめて正確である。また、基準電位ＶREF0を与えられる他の諸回路の動作も安定したものとなる。
【００３１】
このように、スイッチトキャパシタ１０は基準電位ＶREF0に変動をもたらすことはないから、基準電位ＶREF0、ＶREF1、ＶREF2を生成する電源回路を特に高性能化する必要がない。また、基準電位ＶREF0の安定化のために、大容量のキャパシタを外付けする必要もない。
【００３２】
サンプリング期間φ1と検出期間φ2は同じ長さに設定してもよく、異なる長さに設定してもよい。サンプリング周期やキャパシタ１１、１２の静電容量等を考慮して、入力電位ＶINによる充電がサンプリング期間φ1内に終了し、積分回路４０による充電量の検出が検出期間φ2内に終了するように設定すればよい。また、必ずしも検出期間φ2の直後にサンプリング期間φ1を続ける必要はなく、検出期間φ2と次のサンプリング期間φ1の間に、サンプリングも検出も行わない期間を設けてもよい。
【００３３】
なお、積分回路４０の出力電位ＶOは、キャパシタ４２の静電容量をＣNFで表すと、式（５）で与えられる。
ＶO ＝ （Ｃ1＋Ｃ2）／ＣNF・（ＶIN−ＶREF0）                     （５）
【００３４】
特に、スイッチトキャパシタ１０のキャパシタ１１の静電容量Ｃ1とキャパシタ１２の静電容量Ｃ2を等しくし、積分回路４０の非反転入力端子に与える基準電位ＶREF0をスイッチトキャパシタ１０に与える２つの基準電位ＶREF1、ＶREF2の中間値に設定したときは、出力電位ＶOは式（６）となる。式（６）は、図５に示した従来の構成に比べて、基準電位に対する積分回路のゲインが２倍になることを示している。
ＶO ＝ ２・Ｃ1／ＣNF・｛ＶIN−（ＶREF1＋ＶREF2）／２｝          （６）
【００３５】
上記スイッチトキャパシタ１０においては、電源回路から２つの基準電位ＶREF1およびＶREF2を与える構成としているが、一方の基準電位のみを電源回路より供給し、他方をグランド電位としてもよい。例えば、キャパシタ１２に接続される２つの基準端子３５および３６を接地する構成とする。
【００３６】
このとき、ＶREF2＝０であるから、スイッチトキャパシタ１０の出力電位ＶOUTを表す式（３）は式（７）となり、さらに、キャパシタ１１、１２の静電容量Ｃ1、Ｃ2が等しいときには式（８）となる。また、積分回路４０の出力電位を表す式（６）は式（９）となる。
ＶOUT ＝ Ｃ1・ＶREF1／（Ｃ1＋Ｃ2）−ＶIN                        （７）
ＶOUT ＝ ＶREF1／２−ＶIN                                       （８）
ＶO ＝ ２・Ｃ1／ＣNF・（ＶIN−ＶREF1／２）                      （９）
【００３７】
スイッチトキャパシタ１０に与える第２の基準電位ＶREF2をグランド電位とする構成では、スイッチトキャパシタ１０は単電源で動作することになり、基準電位供給用の配線が単純になる上、電源回路の構成もより簡素になる。
【００３８】
本発明の第２の実施形態のスイッチトキャパシタおよびこれに接続された積分回路の構成を図３に示す。本実施形態のスイッチトキャパシタ５０は、２つのキャパシタ５１、５２および１０個のアナログスイッチ６１〜７０より成り、６つの端子７１〜７６を有している。さらに、抵抗値の等しい２つの抵抗７７、７８から成る電位変換回路７９を備えている。
【００３９】
スイッチトキャパシタ５０の構成は、２つのスイッチ６９、７０および電位変換回路７９を除き、第１の実施形態のスイッチトキャパシタ１０と同様の構成である。電位変換回路７９は、第１の基準電位ＶREF1を与えられる基準端子７３と第２の基準電位ＶREF2を与えられる基準端子７５に接続されており、両電位を中間電位（ＶREF1＋ＶREF2）／２に変換して出力する。
【００４０】
第１のキャパシタ５１の一方の電極は、スイッチ６１を介して入力端子７１に、スイッチ６２を介して基準端子７３に、さらにスイッチ６９を介して電位変換回路７９の出力に接続される。第２のキャパシタ５２の一方の電極は、スイッチ６５を介して入力端子７１に、スイッチ６６を介して基準端子７５に、さらにスイッチ７０を介して電位変換回路７９の出力に接続される。キャパシタ５１および５２の他方の電極から出力端子７２および基準端子７４、７６に至る構成ならびに積分回路８０はスイッチトキャパシタ１０と同じであり、重複する説明は省略する。
【００４１】
１０個のスイッチ６１〜７０を動作させるための信号を図４に示す。信号ＳＳ１はスイッチ６１および６５に与えられ、信号ＳＳ２はスイッチ６２、６３、６６および６７に与えられる。信号ＳＳ３はスイッチ６９および７０に与えられ、信号ＳＳ４はスイッチ６４および６８に与えられる。各信号はＨレベルとＬレベルが交互に現れる矩形波であり、各スイッチは与えられた信号がＨレベルの時に閉じ、Ｌレベルの時に開く。
【００４２】
信号ＳＳ３は、信号ＳＳ２がＬレベルになると同時にＨレベルになり、信号ＳＳ１がＨレベルになると同時にＬレベルになる。信号ＳＳ４は、信号ＳＳ３がＨレベルまたは信号ＳＳ１がＨレベルである間にＨレベルになる。信号ＳＳ１および信号ＳＳ４がＨレベルになる期間φ1はサンプリング期間であり、信号ＳＳ２がＨレベルになる期間φ2は検出期間である。
【００４３】
信号ＳＳ３と信号ＳＳ４がＨレベルになる期間φ3には、キャパシタ５１は電位変換回路７９と第１の基準電位ＶREF1の基準電極７４に接続されて充電され、キャパシタ５２は電位変換回路７９と第２の基準電位ＶREF2の基準電極７６に接続されて充電される。図３の各スイッチにφ1、φ2、φ3の符号を付して、各スイッチが閉じる期間を示す。
【００４４】
上記構成のスイッチトキャパシタ５０は、検出期間φ2終了後から次のサンプリング期間φ1が始まる前の期間φ3に、所定の電圧によって強制的に充電される。このときキャパシタ５１および５２に印加される電圧は、それぞれＶREF1−（ＶREF1＋ＶREF2）／２およびＶREF2−（ＶREF1＋ＶREF2）／２である。サンプリング期間φ1におけるキャパシタ５１および５２の印加電圧はそれぞれＶREF1−ＶINおよびＶREF2−ＶINであって、中間電位（ＶREF1＋ＶREF2）／２は入力電位ＶINに近い値であるから、サンプリング期間φ1に蓄積されるはずの電荷に近い量があらかじめ期間φ3に蓄積されることになる。
【００４５】
すなわち期間φ3は予充電期間となり、実際のサンプリング期間φ1には、予充電期間φ3での充電量が少なかった場合に補充し、多かった場合に放出するという微調整を行うことになる。予充電期間φ3における充電は電源から与えられる電力によってなされるから速やかに進行し、サンプリング期間φ1における充電量の微調整も僅かであるから速やかに進行する。このため、スイッチトキャパシタ５０の充電量が入力電位ＶINに対応する充電量となるまでの時間は、予充電期間φ3を設けない場合に比べて短くなる。
【００４６】
したがって、スイッチトキャパシタ５０は、高速動作時にも入力電位を正しく検出することが可能であり、短周期でサンプリングを行う回路や装置に適したものとなる。なお、予充電期間φ3はサンプリング期間φ1や検出期間φ2と同じ長さであってもよく、各期間φ1、φ2、φ3をそれぞれ異なる長さに設定してもよい。
【００４７】
キャパシタ５１、５２の静電容量Ｃ1、Ｃ2、基準電位ＶREF1、ＶREF2、出力端子７２に現れる出力電位ＶOUT、積分回路８０の出力電位ＶO等の関係は、第１の実施形態のスイッチトキャパシタ１０と全く同じである。電位変換回路７９は基準電位ＶREF1およびＶREF2から中間電位を生成するから、予充電期間φ3においても、サンプリング期間φ1や検出期間φ2と同様に、積分回路８０や他の諸回路に与えられる基準電位ＶREF0に変動が生じることはない。
【００４８】
本実施形態のスイッチトキャパシタ５０も、一方の基準電位ＶREF1のみを電源回路から与え、端子７５および７６を接地して他方の基準電位ＶREF2をグランド電位としてよい。配線や電源回路の構成を簡素にすることができる。ただし、入力電位ＶINとグランド電位との差が大きいときには、予充電期間φ3での充電量を入力電位ＶINによる充電量に近くするために、２つの基準電位ＶREF1、ＶREF2をともに電源回路から与えるのが好ましい。
【００４９】
また、ここでは電位変換回路７９を抵抗値の等しい２つの抵抗７７、７８によって構成したが、抵抗７７と７８を異なる抵抗値としてもよい。予充電期間φ3におけるスイッチトキャパシタ５０の充電量が、サンプリング期間φ1の平均的な充電量に近くなるように、入力電位ＶIN、キャパシタ５１の静電容量Ｃ1、キャパシタ５２の静電容量Ｃ2等を考慮して設定すればよい。
【００５０】
【発明の効果】
請求項１のスイッチトキャパシタによるときは、これを組み込む回路や装置の共通の基準電位と異なる電位を第１および第２の基準電位として与えても、出力端子の電位を共通の基準電位に適する範囲に収めることができるから、基準電位を共通の基準電位から得る必要がない。したがって、スイッチトキャパシタの充電と放電によって共通の基準電位が変動することがなく、他の回路を含めた全体の動作が安定化する。また、共通の基準電位を安定化させるために特殊な手段を設ける必要がないため、他の回路の構成を簡素にすることできる。
【００５１】
しかも、出力電位は２つのキャパシタの静電容量および２つの基準電位によって決定されるから、これら４つの変数のいずれか１つまたは組み合わせによって出力電位を任意に設定することが可能である。このため、出力電位の設定の自由度が高く、組み合わせる他の回路への制約が少なくなって、回路設計が容易になる。
【００５２】
請求項２のスイッチトキャパシタでは、入力端子から与えられる入力電位による充電量に近い量をあらかじめ充電しておくことができるから、第１の期間すなわち充電期間が短い場合でも、入力電位に応じた充電を確実に行うことができる。したがって、高速な動作によく追随し、短い周期で充電と放電を切り換える必要のある回路に適したものとなる。
【００５３】
請求項３のスイッチトキャパシタでは、出力電位が２つのキャパシタの静電容量の絶対的な大きさに依存しないから、出力電位に影響を及ぼすことなく静電容量を任意に設定することが可能である。しかも、出力電位は２つの基準電位の和に直線的に対応するから、出力電位をきわめて容易に調節することができる。したがって、他の回路との組み合わせが容易であり、様々な回路に適用することができる。
【００５４】
請求項４のスイッチトキャパシタは、単電源で動作するため構成が簡素であり、駆動電力の供給も容易である。電位変換回路を備える構成とするときも、電位変換回路自体を簡素に構成することができて、スイッチトキャパシタは複雑にならない。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態のスイッチトキャパシタを積分回路に接続した構成を示す図。
【図２】  第１の実施形態のスイッチトキャパシタの切り換えを制御する信号を示す図。
【図３】  本発明の第２の実施形態のスイッチトキャパシタを積分回路に接続した構成を示す図。
【図４】  第２の実施形態のスイッチトキャパシタの切り換えを制御する信号を示す図。
【図５】  従来のスイッチトキャパシタを積分回路に接続した構成を示す図。
【符号の説明】
１０        スイッチトキャパシタ
１１        第１のキャパシタ
１２        第２のキャパシタ
２１〜２８  アナログスイッチ
３１        入力端子
３２        出力端子
３３、３４  第１の基準端子
３５、３６  第２の基準端子
４０        積分回路
４１        増幅器
４２        キャパシタ
５０        スイッチトキャパシタ
５１        第１のキャパシタ
５２        第２のキャパシタ
６１〜７０  アナログスイッチ
７１        入力端子
７２        出力端子
７３、７４  第１の基準端子
７５、７６  第２の基準端子
７７、７８  抵抗
７９        電位変換回路
８０        積分回路
８１        増幅器
８２        キャパシタ
ＶREF1      第１の基準電位
ＶREF2      第２の基準電位
φ1         サンプリング期間（第１の期間）
φ2         検出期間（第２の期間）
φ3         予充電期間（第３の期間）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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