(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータと、
上記ＣＭＯＳインバータの入出力端子間に接続されたオーバートーン発振用の水晶振動子と、
上記ＣＭＯＳインバータの入出力端子間に接続された帰還抵抗と、
上記ＣＭＯＳインバータの入力端子と上記水晶振動子との第１の接続点と特定電位の電源端子との間に設けられる第１の容量素子と、
上記ＣＭＯＳインバータの出力端子と上記水晶振動子との第２の接続点と上記特定電位の電源端子との間に設けられる第２の容量素子と、
上記第１の接続点と上記第１の容量素子との間、上記第２の接続点と上記第２の容量素子との間、上記第１の容量素子と上記電源端子との間、上記第２の容量素子と上記電源端子との間の内いずれか１箇所または複数箇所に設けられ、上記水晶振動子に流れる水晶電流を抑えるとともに、オーバートーン発振動作を安定させる負性抵抗を得るための所定の抵抗値の薄膜抵抗と
からなることを特徴とする水晶発振回路。
【請求項２】
上記第１の接続点と上記第１の容量素子との間と、上記第２の接続点と上記第２の容量素子との間とにそれぞれ１つの上記薄膜抵抗を設けたことを特徴とする請求項１記載の水晶発振回路。
【請求項３】
上記第１の容量素子と上記電源端子との間と、上記第２の容量素子と上記電源端子との間とにそれぞれ１つの上記薄膜抵抗を設けたことを特徴とする請求項１記載の水晶発振回路。
【請求項４】
上記第１の容量素子と上記電源端子との間と、上記第２の接続点と上記第２の容量素子との間とにそれぞれ１つの上記薄膜抵抗を設けたことを特徴とする請求項１記載の水晶発振回路。
【請求項５】
上記第１の接続点と上記第１の容量素子との間と、上記第２の容量素子と上記電源端子との間とにそれぞれ１つの上記薄膜抵抗を設けたことを特徴とする請求項１記載の水晶発振回路。
【請求項６】
ＣＭＯＳインバータと、
上記ＣＭＯＳインバータの入出力端子間にオーバートーン発振用の水晶振動子を接続するための端子と、
上記ＣＭＯＳインバータの入出力端子間に接続された帰還抵抗と、
上記ＣＭＯＳインバータの入力端子と上記水晶振動子とが接続される第１の接続点と特定電位の電源端子との間に接続される第１の容量素子と、
上記ＣＭＯＳインバータの出力端子と上記水晶振動子とが接続される第２の接続点と上記特定電位の電源端子との間に接続される第２の容量素子と、
上記第１の接続点と上記第１の容量素子との間、上記第２の接続点と上記第２の容量素子との間、上記第１の容量素子と上記電源端子との間、上記第２の容量素子と上記電源端子との間の内いずれか１箇所または複数箇所に設けられ、上記水晶振動子に流れる水晶電流を抑えるとともに、オーバートーン発振動作を安定させる負性抵抗を得るための所定の抵抗値の上記薄膜抵抗とを
具備することを特徴とする水晶発振用集積回路装置。
【請求項７】
上記第１の接続点と上記第１の容量素子との間と、上記第２の接続点と上記第２の容量素子との間とにそれぞれ１つの上記薄膜抵抗を設けたことを特徴とする請求項６記載の水晶発振用集積回路装置。
【請求項８】
上記第１の容量素子と上記電源端子との間と、上記第２の容量素子と上記電源端子との間とにそれぞれ１つの上記薄膜抵抗を設けたことを特徴とする請求項６記載の水晶発振用集積回路装置。
【請求項９】
上記第１の容量素子と上記電源端子との間と、上記第２の接続点と上記第２の容量素子との間とにそれぞれ１つの上記薄膜抵抗を設けたことを特徴とする請求項６記載の水晶発振用集積回路装置。
【請求項１０】
上記第１の接続点と上記第１の容量素子との間と、上記第２の容量素子と上記電源端子との間とにそれぞれ１つの上記薄膜抵抗を設けたことを特徴とする請求項６記載の水晶発振用集積回路装置。
【請求項１１】
上記ＣＭＯＳインバータはゲート電極材としてモリブデンまたはアルミニウムを用い、上記第１、第２の容量素子の一方の電極は上記ゲート電極と同一素材、同一工程で形成され、他方の電極はアルミニウム等の金属配線材にて形成され、上記第１、第２の容量素子は純容量であることを特徴とする請求項６記載の水晶発振用集積回路装置。
【請求項１２】
ＣＭＯＳインバータと、
上記ＣＭＯＳインバータの入出力端子間にオーバートーン発振用の水晶振動子を接続するための端子と、
上記ＣＭＯＳインバータの入出力端子間に接続された帰還抵抗と、
上記ＣＭＯＳインバータの入力端子と上記水晶振動子とが接続される第１の接続点と特定電位の電源端子との間に第１の容量素子を接続するための端子と、
上記ＣＭＯＳインバータの出力端子と上記水晶振動子とが接続される第２の接続点と上記特定電位の電源端子との間に第２の容量素子を接続するための端子と、
上記第１の接続点と上記電源端子との間で上記第１の容量素子と直列に接続される薄膜抵抗および／または上記第２の接続点と上記電源端子との間で上記第２の容量素子と直列に接続される薄膜抵抗と
を具備し、
上記薄膜抵抗は上記水晶振動子に流れる水晶電流を抑えるとともに、オーバートーン発振動作を安定させる負性抵抗を得るための所定の抵抗値を有する
ことを特徴とする水晶発振用集積回路装置。
【請求項１３】
上記第１の接続点と上記第１の容量素子との間と、上記第２の接続点と上記第２の容量素子との間とにそれぞれ１つの上記薄膜抵抗が接続されることを特徴とする請求項１２記載の水晶発振用集積回路装置。
【請求項１４】
上記第１の容量素子と上記電源端子との間と、上記第２の容量素子と上記電源端子との間とにそれぞれ１つの上記薄膜抵抗が接続されることを特徴とする請求項１２記載の水晶発振用集積回路装置。
【請求項１５】
上記第１の容量素子と上記電源端子との間と、上記第２の接続点と上記第２の容量素子との間とにそれぞれ１つの上記薄膜抵抗が接続されることを特徴とする請求項１２記載の水晶発振用集積回路装置。
【請求項１６】
上記第１の接続点と上記第１の容量素子との間と、上記第２の容量素子と上記電源端子との間とにそれぞれ１つの上記薄膜抵抗が接続されることを特徴とする請求項１２記載の水晶発振用集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の技術分野】
本発明は水晶発振回路および水晶発振用集積回路に関するものである。
【０００２】
【従来の技術】
図１６は水晶振動子を用いた従来の発振回路を示した電気回路図である。１６１は水晶振動子であり、１６２はＣＭＯＳインバータであり、１６３は帰還抵抗であり、１６４、１６５は容量素子である。水晶振動子１６１および帰還抵抗１６３はＣＭＯＳインバータ１６２の入出力端子間に接続されている。容量素子１６４、１６５は一方の端子をそれぞれＣＭＯＳインバータの入力端子、出力端子に接続し、他方の端子を電源ＶＳＳ（0V）に接続してある。
【０００３】
現在、このような発振回路では、動作周波数の高速化および水晶発振モジュール全体の小型化の要求から水晶振動子の小型化が進んでいる。
【０００４】
【発明が解決しようとする課題】
しかしながら、水晶振動子の小型化にともない水晶電流（発振時、水晶に流れる電流）による問題が軽視できなくなっている。例えば、過大な水晶電流による振幅の増大は周波数を不安定にし、最悪の場合では水晶振動子を破壊に至らしめる。
【０００５】
また、図１７に示すようにＣＭＯＳインバータ１６２と水晶振動子１６１との間に抵抗１６６を設けて水晶電流を減らすものもあるが、その抵抗値は負性抵抗に大きく影響を及ばすため、抵抗値を大きくできない。また、このようなものでは水晶電流のみならず振幅電圧も低下する。このため、次段のＣＭＯＳインバータのスレッショルド電圧との兼ね合いで次段のＣＭＯＳインバータのデューティが大きく変化してしまうなど、設定が難しくなる。
【０００６】
【課題を解決するための手段】
そこで、本発明においては、ＣＭＯＳインバータの入力端子と出力端子と水晶振動子とで形成される経路上ではなく、ＣＭＯＳインバータの入力端子と第１の容量素子と電源端子とで形成される経上路のいずれか、および／またはＣＭＯＳインバータの出力端子と第２の容量素子と電源端子とで形成される経路上のいずれかに抵抗を設けて水晶電流を削減するものである。
【０００７】
【発明の実施の形態】
ＣＭＯＳインバータと、上記ＣＭＯＳインバータの入出力端子間に接続されたオーバートーン発振用の水晶振動子と、上記ＣＭＯＳインバータの入出力端子間に接続された帰還抵抗と、上記ＣＭＯＳインバータの入力端子と上記水晶振動子との第１の接続点と特定電位の電源端子との間に設けられる第１の容量素子と、上記ＣＭＯＳインバータの出力端子と上記水晶振動子との第２の接続点と上記特定電位の電源端子との間に設けられる第２の容量素子と、上記第１の接続点と上記第１の容量素子との間、上記第２の接続点と上記第２の容量素子との間、上記第１の容量素子と上記電源端子との間、上記第２の容量素子と上記電源端子との間の内いずれか１箇所または複数箇所に設けられ、上記水晶振動子に流れる水晶電流を抑えるとともに、オーバートーン発振動作を安定させる負性抵抗を得るための所定の抵抗値の薄膜抵抗とから水晶発振回路を構成し、またはこのような水晶発振回路を構成可能な水晶発振回路用集積回路を構成する。
【０００８】
ここで、上記第１の接続点と第１の容量素子との間と、上記第２の接続点と第２の容量素子との間とにそれぞれ１つの抵抗を設けることが好ましい。
【０００９】
また、上記第１の容量素子と上記電源端子との間と、上記第２の容量素子と上記電源端子との間とにそれぞれ１つの抵抗を設けることも好ましい。
【００１０】
また、上記第１の容量素子と上記電源端子との間と、上記第２の接続点と上記第２の容量素子との間とにそれぞれ１つの抵抗を設けることも好ましい。
【００１１】
また、上記第１の接続点と上記第１の容量素子との間と、上記第２の容量素子と上記電源端子との間とにそれぞれ１つの抵抗を設けることも好ましい。
【００１２】
【実施例】
次に本発明の一実施例の水晶発振回路について説明する。図１は本例の構成を示す電気回路図である。同図において１は水晶振動子、２はＣＭＯＳインバータであり、水晶振動子１はＣＭＯＳインバータ２を集積化した集積回路（図示せず。）に外付の形で、ＣＭＯＳインバータ２の入出力端子間に接続される。Ｒｆは帰還抵抗であり、ＣＭＯＳインバータ２の入力端子、出力端子間に接続される。Ｃｇ、Ｃｄは容量素子である。容量素子Ｃｇ、ＣｄはそれぞれＣＭＯＳインバータ２の入力端子、出力端子に接続される。Ｒｇ、Ｒｄは抵抗であり、抵抗Ｒｇは容量素子Ｃｇと電源端子ＶＤＤ（5.0V）との間に接続され、抵抗Ｒｄは容量素子Ｃｄと電源端子ＶＤＤ（5.0V）との間に接続される。ここで、ＣＭＯＳインバータ２としてはＭｏ（モリブデン）ゲートを用いて有り、Ｐｏｌｙ−Ｓｉ（ポリシリコン）ゲートを用いたものに比べてゲート容量、抵抗は小さいものであり、ＣＭＯＳインバータ２には容量素子Ｃｇ、Ｃｄ、抵抗Ｒｇ、Ｒｄによる純容量、純抵抗のみを接続してあると見なせる。
【００１３】
次に、本例の水晶発振回路の特性について述べる。
【００１４】
図２に示すようにカレントプローブ３、デジタルオシロ４を用い、水晶振動子１に流れる水晶電流Ｉｘを測定して以下に述べる関係を示す。水晶電流Ｉｘはデジタルオシロ上の電流波形の振幅値Ｖｐ(V)を用いてＩｘ＝Ｖｐ／（２√２）で表せ、ここでは水晶電流Ｉｘの代わりに便宜上Ｖｐを示して特性を述べることとする。なお、振幅値Ｖｐは電圧値であるが、これは電流値を電圧値に変換したものであり、実際の水晶振動子１の振幅電圧とは異なる。
【００１５】
実験に用いた水晶振動子１は基本周波数が70MHzと100MHzのものであり、いずれも図３の等価回路で示すことができる。同図において、70MHz用のものでは容量Ｃａの値は約2.07861fF、容量Ｃｂの値は約6.37687pF、抵抗Ｒの値は約13.9976Ω、インダクタＬの値は2.48692mHであるものとする。また、100MHz用のものでは容量Ｃａの値は約691.688aF、容量Ｃｂの値は約5.00331pF、抵抗Ｒの値は約20.8419Ω、インダクタＬの値は3.66203mHのものとする。また、帰還抵抗Ｒｆとしては抵抗値3.9KΩのものを用いる。
【００１６】
容量素子Ｃｇ、Ｃｄの値をそれぞれ8pF、15pFとし、抵抗Ｒｄの値を0KΩとして抵抗Ｒｇの値を変えてＶｐを測定すると図４（ａ）に示すようになる。同図において、線ａ１は70MHz用の水晶振動子１を用いた場合のＲｇ−Ｖｐの関係を示し、線ａ２は100MHz用の水晶振動子１を用いた場合のＲｇ−Ｖｐの関係を示している。
【００１７】
同様に抵抗値Ｒｇの値を0KΩとして抵抗Ｒｄの値を変えてＶｐを測定すると図４（ｂ）に示すようになり、線ｂ１は70MHz用の水晶振動子１を用いた場合のＲｇ−Ｖｐの関係を示し、線ｂ２は100MHz用の水晶振動子１を用いた場合のＲｇ−Ｖｐの関係を示している。
【００１８】
これら図４（ａ）、（ｂ）において破線は抵抗Ｒｇ、Ｒｄの値を同じくして100MHzで発振させた場合のＲｇ（Ｒｄ）−Ｖｐの関係を示している。
【００１９】
また、容量素子Ｃｄ、Ｃｇの値とＶｐとの関係は次のようになる。ここで抵抗Ｒｄの値を0KΩとし、抵抗Ｒｇの値0Ω、51Ω、100Ωについてそれぞれ容量素子Ｃｇ、Ｃｄの値を同じくしてＣｄ（Ｃｇ）−Ｖｐの関係をとると図５（ａ）の線ｃ１、ｃ２、ｃ３に示すようになる。抵抗Ｒｇの値を0Ωとし、容量素子Ｃｄの値を22pFに固定してＣｇ−Ｖｐの関係をとると、破線ｃ４に示すようになり、容量素子Ｃｇの値を22pFに固定してＣｄ−Ｖｐの関係をとると、破線ｃ５に示すようになる。
【００２０】
同様に容量素子Ｃｄ、Ｃｇの値と負性抵抗との関係は次のようになる。ここでも抵抗Ｒｄの値を0KΩとし、抵抗Ｒｇの値0Ω、51Ω、100Ωについてそれぞれ容量素子Ｃｇ、Ｃｄの値を同じくしてＣｄ（Ｃｇ）−負性抵抗の関係をとると図５（ｂ）の線ｄ１、ｄ２、ｄ３に示すようになる。抵抗Ｒｇの値0Ωとし、容量素子Ｃｄの値を22pFに固定してＣｇ−負性抵抗の関係をとると、破線ｄ４に示すようになり、容量素子Ｃｇの値を22pFに固定してＣｄ−負性抵抗の関係をとると、破線ｄ５に示すようになる。
【００２１】
なお、帰還抵抗Ｒｆの抵抗値とＶｐとの関係は、容量素子Ｃｇ、Ｃｄの値をそれぞれ8pF、15pFとし、抵抗Ｒｄ、Ｒｇの値を30Ωとし、水晶振動子１としては70MHz用のものを使うと図６に示すようになる。
【００２２】
以上のように本例の水晶発振回路では、図４（ａ）、（ｂ）に示されるように、抵抗Ｒｇ、Ｒｄの値を大きくしていくとＶｐの値、すなわち、水晶電流の値を小さくできる。また、図５（ａ）に示されるように容量素子Ｃｄ、Ｃｇの値が小さいほど水晶電流の値が小さくできる。また、図５（ｂ）に示されるように抵抗Ｒｇ、Ｒｄの値のを大きくしていくと負性抵抗が小さくなるが、影響は小さい。このため、従来のようにＣＭＯＳインバータの出力端子と水晶振動子との間に抵抗を設ける方法より負性抵抗を大きくでき、発振起動性、安定性が向上する。なお、この実験で用いた回路において最適な負性抵抗の値は100Ω〜200Ωである。容量素子Ｃｄ、Ｃｇの値が小さいほど負性抵抗が大きくなる。また、容量素子Ｃｄ、Ｃｇの値の効果は容量素子Ｃｇによる効果の方が強く、容量素子Ｃｄの値に比べ容量素子Ｃｇを小さくすることにより負性抵抗を大きくできる。
【００２３】
このようなことから、発振のし易さの点から負性抵抗を必要以上に小さくできないことと、水晶電流を抑えることとをバランスさせるため、容量素子Ｃｇ、Ｃｄの値をそれぞれ8pF〜15pF、10〜20pFとし、二つの抵抗Ｒｇ、Ｒｄを同じ値で設ける際にはこれらの抵抗値は20Ω〜100Ω程度が好ましく、抵抗Ｒｇ、Ｒｄのいずれか一方を設ける場合は20Ω〜200Ω程度が好ましい。
【００２４】
また、本例では、従来のもののように水晶振動子１とＣＭＯＳインバータ２との間に抵抗を設けないため、振幅電圧はそのままに水晶電流のみを削減できる。
【００２５】
本発明では上記一実施例のものに限らず、図７、図８および図９のように水晶発振回路を構成しても良い。これらの図において図１の構成要素に対応するものは同じ符号で示してある。
【００２６】
また、図１の水晶発振回路に対する図４（ａ）、（ｂ）、図５（ａ）、（ｂ）に対応する図７の水晶発振回路のそれは図１０（ａ）、（ｂ）、図１１（ａ）、（ｂ）であり、図８の水晶発振回路のそれは図１２（ａ）、（ｂ）、図１３（ａ）、（ｂ）であり、図９の水晶発振回路のそれは図１４（ａ）、（ｂ）、図１５（ａ）、（ｂ）である。これらの図に示される関係から、図７、図８および図９に示される水晶発振回路についても上記一実施例において図４（ａ）、（ｂ）および図５（ａ）、（ｂ）を用いて述べた抵抗Ｒｇ、Ｒｄ、容量素子Ｃｇ、Ｃｄの値と水晶電流、負性抵抗との関係がほぼ同様に成り立ち、これらの回路について抵抗Ｒｇ、Ｒｄ、容量素子Ｃｇ、Ｃｄ、の値を上記一実施例のそれらとほぼ同様の値に設定することが好ましいことが分かる。
【００２７】
なお、図１、図７〜図９の水晶発振回路の特性を比較すると、抵抗Ｒｇ、Ｒｄをそれぞれ容量素子Ｃｇと電源端子ＶＤＤとの間、容量素子Ｃｄと電源端子ＶＤＤとの間に設けたものの方が負性抵抗の値を大きくでき、発振起動性が良い。
【００２８】
以上に述べた各水晶発振回路において帰還抵抗Ｒｆ、抵抗Ｒｇ、Ｒｄ、容量素子Ｃｇ、ＣｄはＣＭＯＳインバータ２とともに集積化しても良い。その際は抵抗Ｒｇ、Ｒｄ、容量素子Ｃｇ、Ｃｄについては精度面から薄膜抵抗、薄膜容量を用いることが好ましい。但し、これに限らず抵抗Ｒｇ、Ｒｄと容量素子Ｃｇ、Ｃｄについては外付けとしても良い。いずれにしても抵抗Ｒｇ、Ｒｄ、容量素子Ｃｇ、Ｃｄは純抵抗、純容量を用いることにより、その値を正確に合わせ込むことができ、要求される発振周波数、水晶振動子の大きさ、形状、その他の諸元に応じて最適な抵抗値または容量値に設定することができる。したがって容量素子Ｃｇ、Ｃｄを集積化する場合にはその電極材としてＭｏ、Ａｌ等の金属を用いたものが好ましい。すなわち、Ｐｏｌｙ−Ｓｉ等の電極を用いると容量素子に抵抗成分が含まれ、抵抗Ｒｇ、Ｒｄに直列に接続されることになってしまう。この抵抗成分の抵抗値を正確に設定することが難しいため、最適な抵抗Ｒｇ、Ｒｄの設定ができない。特にＣＭＯＳインバータとして低抵抗のＭｏゲートのものを用いた場合に、ゲートと同一材料、同一工程で形成したＭｏ電極とＡｌ配線との間に高誘電率の絶縁体を挿入してＣｇ、Ｃｄを形成することにより、抵抗成分をほとんど持たない容量素子Ｃｇ、Ｃｄを設けることができ、抵抗Ｒｇ、Ｒｄの正確な設定が可能となる。この場合でもＰｏｌｙ−Ｓｉ等をゲート電極に用いるものに比べては依然としてより純容量に近いものが得られる。
【００２９】
また、上記各実施例では水晶振動子を基本周波数で発振させることとして述べたが、本発明は水晶振動子をオーバートーンで発振させるものについても用いることができ、同様の効果を奏する。本発明のものでは抵抗Ｒｇ、Ｒｄの設定が負性抵抗の変動に大きく影響を及ばさないため、負性抵抗の設定がシビアなオーバートーン発振用の水晶発振回路については、水晶振動子に流れる電流の削減のための抵抗値の設定と負性抵抗値のための設定との兼ね合いが緩やかになる分、発振の安定性向上、水晶電流の削減ともに従来に比べて容易になる。
【００３０】
また、上記各実施例では電源端子ＶＤＤ（5V）を用いたが、これに限らず電源端子ＶＳＳ（0V）を用いても、同様の作用により同様の効果を奏する。
【００３１】
【発明の効果】
以上のように本発明によれば、安定した発振を維持しつつ水晶振動子に流れる電流を削減することができる。従って特に高周波数化、小型化の要求に応えて水晶振動子を小型化、薄型化した場合に過大な電流による水晶振動子の破壊を未然に防ぐことができる。
【００３２】
また、ＣＭＯＳインバータのゲート電極材としてモリブデンまたはアルミニウムを用い、これと同一材料、同一工程にて容量素子の一方の電極を形成して他方の電極をアルミニウム等の金属配線材にて形成することにより、容量素子を抵抗成分のほとんどない純容量で構成することができる。すなわち、ＣＭＯＳインバータに接続される容量素子、抵抗はそれぞれ純容量、純抵抗で構成され、これらの値は互いに独立して設定できることから、高精度の水晶発振回路を容易に構成することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例の水晶発振回路の構成を示す電気回路図。
【図２】図１の水晶発振回路において水晶電流を測定するための構成を説明する説明図。
【図３】図１の水晶発振回路に用いた水晶振動子の等価回路図。
【図４】図１の水晶発振回路の特性を説明する説明図。
【図５】図１の水晶発振回路の特性を説明する説明図。
【図６】図１の水晶発振回路の特性を説明する説明図。
【図７】本発明の他の水晶発振回路の構成を示す電気回路図。
【図８】本発明の他の水晶発振回路の構成を示す電気回路図。
【図９】本発明の他の水晶発振回路の構成を示す電気回路図。
【図１０】図７の水晶発振回路の特性を説明する説明図。
【図１１】図７の水晶発振回路の特性を説明する説明図。
【図１２】図８の水晶発振回路の特性を説明する説明図。
【図１３】図８の水晶発振回路の特性を説明する説明図。
【図１４】図９の水晶発振回路の特性を説明する説明図。
【図１５】図９の水晶発振回路の特性を説明する説明図。
【図１６】従来の水晶発振回路の構成を説明する説明図。
【図１７】従来の水晶発振回路の構成を説明する説明図。
【符号の説明】
１          水晶振動子
２          ＣＭＯＳインバータ
Ｃｇ、Ｃｄ  第１、第２の容量素子
Ｒｇ、Ｒｄ  抵抗
【図１】
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【図２】
0003646236.tif 000003
【図３】
0003646236.tif 000004
【図４】
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【図５】
0003646236.tif 000006
【図６】
0003646236.tif 000007
【図７】
0003646236.tif 000008
【図８】
0003646236.tif 000009
【図９】
0003646236.tif 000010
【図１０】
0003646236.tif 000011
【図１１】
0003646236.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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