(57)【特許請求の範囲】
【請求項１】
行列状に配列された複数の光電変換素子と、
前記光電変換素子で発生した信号を読み出すための読み出しパルスを発生する読み出し用シフトレジスタおよび前記光電変換素子をリセットするためのリセットパルスを発生するリセット用シフトレジスタを独立に有し、前記複数の光電変換素子を行単位で走査する垂直走査回路と、
前記複数の光電変換素子のうちの前記垂直走査回路によって走査された行の光電変換素子から出力される信号を順に読み出すための水平走査パルスを出力する水平走査回路と、
前記複数の光電変換素子、前記垂直走査回路および前記水平走査回路と同一の半導体チップ上に形成され、かつ外部から入力される垂直走査クロック、水平走査クロックおよび走査スタートパルスを受けて前記垂直走査回路および前記水平走査回路において前記読み出しパルス、前記リセットパルスおよび前記水平走査パルスを生成するのに必要なクロック信号を発生するクロックジェネレータとを備え、
前記垂直走査回路の走査開始を指令する走査スタートパルスは、前記読み出し用シフトレジスタの動作を開始させる読み出し用スタートパルスと、前記リセット用シフトレジスタの動作を開始させるリセット用スタートパルスを含む
ことを特徴とする固体撮像装置。
【請求項２】
前記読み出し用シフトレジスタおよび前記リセット用シフトレジスタは、前記読み出しパルスの発生タイミングを決める第１のクロック信号に同期して動作する第１の単位回路と、前記リセットパルスの発生タイミングを決める第２のクロック信号に同期して動作する第２の単位回路とが直列に接続されて構成された単位ビットシフトレジスタが複数個縦続接続されてなり、
前記読み出し用シフトレジスタおよび前記リセット用シフトレジスタの一方は、入力段に前記第２の単位回路で構成された半ビットシフトレジスタを有し、前記第１のクロック信号に位相に適合した前記読み出し用スタートパルスまたは前記第２のクロック信号に位相に適合した前記リセット用スタートパルスを前記半ビットシフトレジスタを介して初段の前記単位ビットシフトレジスタに入力することによってシフト動作を開始し、
前記読み出し用シフトレジスタおよび前記リセット用シフトレジスタの他方は、前記第２のクロック信号に位相に適合した前記リセット用スタートパルスまたは前記第１のクロック信号に位相に適合した前記読み出し用スタートパルスを直接初段の前記単位ビットシフトレジスタに入力することによってシフト動作を開始する
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
行列状に配列され、光電変換した信号を垂直走査パルスが与えられることによって出力する複数の光電変換素子を含む撮像部と、
前記垂直走査パルスを順次出力することによって前記複数の光電変換素子を行単位で走査する垂直走査回路と、
前記複数の光電変換素子のうちの前記垂直走査回路によって走査された行の光電変換素子から出力される信号を順に読み出すための水平走査パルスを出力する水平走査回路と、
前記複数の光電変換素子、前記垂直走査回路および前記水平走査回路と同一の半導体チップ上に形成され、かつ外部から入力される垂直走査クロック、水平走査クロックおよび走査スタートパルスを受けて前記垂直走査回路および前記水平走査回路において前記垂直走査パルスおよび前記水平走査パルスを生成するのに必要なクロック信号を発生するクロックジェネレータとを備え、
前記走査スタートパルスは、水平ブランキング期間内に発生する通常走査スタートパルスと、水平有効期間内に発生する高速走査スタートパルスとを含み、
前記クロックジェネレータは、水平ブランキング期間内に発生する前記通常走査スタートパルスを受けたときは前記垂直走査回路による通常走査のためのクロック信号を生成し、水平有効期間内に発生する前記高速走査スタートパルスを受けたときは前記垂直走査回路による高速走査のためのクロック信号を生成する
ことを特徴とする固体撮像装置。
【請求項４】
前記クロックジェネレータは、前記高速走査スタートパルスが１つ立つのに応答して高速走査パルスを所定の数だけ発生する
ことを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記高速走査は、垂直ブランキング期間内において完了する
ことを特徴とする請求項３記載の固体撮像装置。
【請求項６】
前記撮像部は、有効画素領域内の一部を画枠とし、有効画素領域内の任意の画枠から映像信号を出力可能であり、
前記垂直走査回路は、前記画枠外の画素行を前記高速走査にて走査する
ことを特徴とする請求項３記載の固体撮像装置。
【請求項７】
前記垂直走査回路は、前記光電変換素子で発生した信号を読み出すための読み出しパルスを発生する読み出し用シフトレジスタを含み、
前記撮像部が形成された基板にパルス信号を印加することによって前記読み出しパルスによる読み出し動作を実現する
ことを特徴とする請求項３記載の固体撮像装置。
【請求項８】
前記垂直走査回路は、前記光電変換素子をリセットするためのリセットパルスを発生するリセット用シフトレジスタを含み、
前記撮像部が形成された基板にパルス信号を印加することによって前記リセットパルスによるリセット動作を実現する
ことを特徴とする請求項７記載の固体撮像装置。
【請求項９】
前記読み出し用シフトレジスタは、前記走査スタートパルスに含まれる読み出し用スタートパルスを受けて動作を開始し、
前記リセット用シフトレジスタは、前記走査スタートパルスに含まれるリセット用スタートパルスを受けて動作を開始する
ことを特徴とする請求項８記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特に光電変換によって得られた画素情報を画素単位で読み出すことが可能な増幅型固体撮像装置に代表されるＸ‐Ｙアドレス型固体撮像装置に関する。
【０００２】
【従来の技術】
Ｘ‐Ｙアドレス型固体撮像装置である例えば増幅型固体撮像装置は、行列状に配列された複数の画素（光電変換素子）を行単位で走査する垂直走査回路および列単位で走査する水平走査回路を持っており、これら走査回路の動作を制御するためには多くのクロックパルスを必要とする。図１５に、従来の増幅型固体撮像装置の構成の概略を示す。
【０００３】
図１５において、行列状に多数配列された画素トランジスタ１１１のゲート電極（制御電極）が垂直選択線１１２に行単位で接続され、各ソース電極が垂直信号線１１３に列単位で接続され、垂直選択線１１２を駆動する垂直走査回路１１４と、垂直信号線１１３を通して各画素トランジスタ１１１から出力される信号を列ごとに順次出力端子１１５に出力する水平走査回路１１６とが設けられている。
【０００４】
垂直走査回路１１４は、電子シャッタ動作を行うリセット用シフトレジスタ１１７、読み出し用シフトレジスタ１１８および垂直選択線ドライバ１１９から構成されている。この垂直走査回路１１４には、垂直選択線１１２を適切なタイミングで制御するためのクロックパルス（φＶ１Ｐ，φＶ１Ｎ，φＶ２Ｐ，φＶ２Ｎ）とその他のタイミングパルス（読み出し用スタートパルスφＶＳ，電子シャッタ用スタートパルスφＳＳ，読み出しタイミングパルスφＶＯＰ，電子シャッタタイミングパルスφＳＯＰ）が入力される。
【０００５】
一方、水平走査回路１１６は、画素トランジスタ１１１からの出力信号を記憶保持する信号保持回路１２０および水平シフトレジスタ１２１から構成されている。この水平走査回路１１６には、信号保持動作パルスφＯＰ，水平シフトレジスタ１２１のクロックパルスφＨ１，φＨ２およびスタートパルスφＨＳが入力される。これらのクロックパルスは、撮像素子の外部に設けられたタイミングジェネレータ（図示せず）で発生されるものである。
【０００６】
【発明が解決しようとする課題】
上述したように、従来の増幅型固体撮像装置では、素子外部で生成された各種のクロックパルスを取り込む構成となっていることから、クロックパルスを入力する端子を多く必要とするため、撮像素子を駆動するＩＣ等の回路構成を複雑化するだけでなく、駆動回路を含めた撮像システムの小型化の妨げになるという問題があった。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、クロックパルスを入力する端子を削減し、撮像システムの小型化に寄与できるようにした固体撮像装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による固体撮像装置では、行列状に配列された複数の光電変換素子と、これら複数の光電変換素子で発生した信号を読み出すための読み出しパルスを発生する読み出し用シフトレジスタおよび前記光電変換素子をリセットするためのリセットパルスを発生するリセット用シフトレジスタを独立に有し、複数の光電変換素子を行単位で走査する垂直走査回路と、複数の光電変換素子のうちの前記垂直走査回路によって走査された行の光電変換素子から出力される信号を順に読み出すための水平走査パルスを出力する水平走査回路と、複数の光電変換素子、垂直走査回路および水平走査回路と同一の半導体チップ上に形成され、かつ外部から入力される垂直走査クロック、水平走査クロックおよび走査スタートパルスを受けて垂直走査回路および水平走査回路において前記読み出しパルス、前記リセットパルスおよび前記水平走査パルスを生成するのに必要なクロック信号を発生するクロックジェネレータとを備えた構成となっている。
【０００９】
上記構成の固体撮像装置において、垂直走査回路および水平走査回路の走査動作に必要な、即ち読み出しパルス、リセットパルスおよび水平走査パルスを生成するのに必要なクロック信号を発生するクロックジェネレータを、複数の光電変換素子、垂直走査回路および水平走査回路と同一の半導体チップ上に形成（オンチップ化）し、このクロックジェネレータには外部から垂直走査クロック、水平走査クロックおよび走査スタートパルスのみを与える。これにより、クロックパルスを入力する端子が３個で済む。
【００１０】
そして、垂直走査回路の走査開始を指令する走査スタートパルスが、前記読み出し用シフトレジスタの動作を開始させる読み出し用スタートパルスと、前記リセット用シフトレジスタの動作を開始させるリセット用スタートパルスを含むことで、読み出し用シフトレジスタは、読み出し用スタートパルスに基づいて垂直方向の読み出し位置を決め、その位置から画素信号の読み出しを開始する。一方、リセット用シフトレジスタは、リセット用スタートパルスに基づいて画素（光電変換素子）のリセットを開始する。ここで、走査スタートパルスに含まれる読み出し用スタートパルスとリセット用スタートパルスの時間間隔が電子シャッタのシャッタスピードに相当する。
【００１２】
本発明による他の固体撮像装置では、行列状に配列され、光電変換した信号を垂直走査パルスが与えられることによって出力する複数の光電変換素子を含む撮像部と、前記垂直走査パルスを順次出力することによって前記複数の光電変換素子を行単位で走査する垂直走査回路と、複数の光電変換素子のうちの前記垂直走査回路によって走査された行の光電変換素子から出力される信号を順に読み出すための水平走査パルスを出力する水平走査回路と、前記複数の光電変換素子、前記垂直走査回路および前記水平走査回路と同一の半導体チップ上に形成され、かつ外部から入力される垂直走査クロック、水平走査クロックおよび走査スタートパルスを受けて垂直走査回路および水平走査回路において前記垂直走査パルスおよび前記水平走査パルスを生成するのに必要なクロック信号を発生するクロックジェネレータとを備え、走査スタートパルスは、水平ブランキング期間内に発生する通常走査スタートパルスと、水平有効期間内に発生する高速走査スタートパルスとを含み、クロックジェネレータは、水平ブランキング期間内に発生する前記通常走査スタートパルスを受けたときは前記垂直走査回路による通常走査のためのクロック信号を生成し、水平有効期間内に発生する前記高速走査スタートパルスを受けたときは前記垂直走査回路による高速走査のためのクロック信号を生成する構成となっている。
【００１３】
上記構成の固体撮像装置において、走査スタートパルスに、水平ブランキング期間内に発生する通常走査スタートパルスと、水平有効期間内に発生する高速走査スタートパルスとが含まれていることで、クロックジェネレータは、この単一の走査スタートパルス受けて通常走査のためのクロック信号と高速走査のためのクロック信号とを生成する。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
図１は、増幅型固体撮像装置に適用された本発明の一実施形態を示す構成図である。図１において、光電変換素子である画素トランジスタ（本例では、ＮｃｈＭＯＳトランジスタを示す）１１が行列状に多数配列され、各画素トランジスタ１１のゲート電極（制御電極）が撮像領域に水平方向に配置された垂直選択線１２に行単位で接続され、各ソース電極が撮像領域に垂直方向に配置された垂直信号線１３に列単位で接続され、さらに各ドレイン電極が電源線１４を介して電源ＶＤに接続されている。各垂直選択線１２には、電子シャッタ動作を行うリセット用シフトレジスタ１５、読み出し用シフトレジスタ１６および論理ゲートを含む垂直選択線ドライバ１７などで構成された垂直走査回路１８から垂直走査パルスφＶ（……，φＶm ，φＶm+1 ，……）が与えられる。この垂直走査回路１８の具体的な回路構成については後述する。
【００１５】
一方、水平走査回路１９は、水平シフトレジスタ２０および信号保持回路２１などによって構成されている。信号保持回路２１は、垂直信号線１３の一端にドレイン電極が接続され、ゲート電極に信号保持動作パルスφＯＰが印加される動作スイッチであるＮｃｈＭＯＳトランジスタ２２と、ＭＯＳトランジスタ２２のソース電極に一端が接続され、他端が接地された信号保持素子であるキャパシタ２３と、ドレイン電極がキャパシタ２３の一端に、ソース電極が水平信号線２５にそれぞれ接続され、ゲート電極に水平シフトレジスタ２０から水平走査パルスφＨ（……，φＨn ，φＨn+1 ，……）が与えられる水平スイッチであるＮｃｈＭＯＳトランジスタ２４とから構成されている。
【００１６】
この水平走査回路１９において、垂直走査パルスφＶによって選択された画素トランジスタ１１から出力される信号は、垂直信号線１３から動作スイッチであるＭＯＳトランジスタ２２を介してキャパシタ２３に保持される。そして、水平走査タイミングに従って水平シフトレジスタ２０から水平走査パルスφＨが出力され、水平スイッチであるＭＯＳトランジスタ２４が順次オンすると、キャパシタ２３に保持された信号は、このＭＯＳトランジスタ２４を介して水平信号線２５から出力端子２６へ出力される。
【００１７】
クロックジェネレータ２７は、各画素トランジスタ１１、垂直走査回路１８および水平走査回路１９等と同一のチップ上に形成されており、撮像素子外部から与えられる水平走査クロックである水平クロックパルスφＨＣＫ、垂直走査クロックである垂直クロックパルスφＶＣＫおよび走査スタートパルスφＳＣＫに基づいて、垂直走査回路１８および水平走査回路１９の走査動作に必要なクロックパルス（φＶ１Ｐ，φＶ１Ｎ，φＶ２Ｐ，φＶ２Ｎ，φＶＯＰ，φＳＯＰ，φＨ１，φＨ２，φＨＳ）を発生する。すると、垂直走査回路１８および水平走査回路１９は、これらのクロックパルスに従って適正なタイミングの垂直走査パルスφＶと水平走査パルスφＨを出力する。
【００１８】
図２は、垂直走査回路１８の構成の一例を示すブロック図であり、垂直走査回路１８の走査スタートパルスφＳＣＫ（φＶＳ，φＳＳ）の入力付近の構成を示す。図２において、独立に設けられたリセット用シフトレジスタ１５および読み出し用シフトレジスタ１６は、トランスファ形ダイナミックシフトレジスタによって構成されている。具体的には、リセット用シフトレジスタ１５は、走査スタートパルスφＳＣＫの入力段に設けられた半ビットシフトレジスタ３１を先頭に、単位ビットシフトレジスタ３２がその後に複数個（行数分だけ）縦続接続されている。一方、読み出し用シフトレジスタ１６は、単位ビットシフトレジスタ３３のみがリセット用シフトレジスタ１５の単位ビットシフトレジスタ３２と同数だけ縦続接続された構成となっている。
【００１９】
図３および図４に、半ビットシフトレジスタ３１および単位ビットシフトレジスタ３２，３３の具体的な回路構成を示す。半ビットシフトレジスタ３１は、ＮｃｈＭＯＳトランジスタＱ１およびＰｃｈＭＯＳトランジスタＱ２が互いに並列に接続されてなるトランスファゲート３４と、電源と接地間にＮｃｈＭＯＳトランジスタＱ３およびＰｃｈＭＯＳトランジスタＱ４が直列に接続されてなるＣＭＯＳインバータ３５とからなり、ＭＯＳトランジスタＱ１およびＭＯＳトランジスタＱ２の各ゲート電極に垂直走査クロックのうちのφＶ２Ｎ，φＶ２Ｐが与えられることで、これに同期して走査スタートパルスφＳＣＫを入力する。
【００２０】
一方、単位ビットシフトレジスタ３２，３３は、半ビットシフトレジスタ３１が直列に２段接続された構成となっている。すなわち、ＮｃｈＭＯＳトランジスタＱ５およびＰｃｈＭＯＳトランジスタＱ６が並列に接続されてなるトランスファゲート３６と、電源と接地間にＮｃｈＭＯＳトランジスタＱ７およびＰｃｈＭＯＳトランジスタＱ８が直列に接続されてなるＣＭＯＳインバータ３７と、同様に、ＮｃｈＭＯＳトランジスタＱ９およびＰｃｈＭＯＳトランジスタＱ１０からなるトランスファゲート３８と、ＮｃｈＭＯＳトランジスタＱ１１およびＰｃｈＭＯＳトランジスタＱ１２からなるＣＭＯＳインバータ３９とから構成され、ＭＯＳトランジスタＱ５およびＭＯＳトランジスタＱ６の各ゲート電極に垂直走査クロックのうちのφＶ１Ｎ，φＶ１Ｐが与えられることで、前段の出力信号を入力し、ＭＯＳトランジスタＱ９およびＭＯＳトランジスタＱ１０の各ゲート電極に垂直走査クロックのうちのφＶ２Ｎ，φＶ２Ｐが与えられることで、次段に信号を出力する。
【００２１】
その結果、リセット用シフトレジスタ１５は、入力段に設けられた先頭の半ビットシフトレジスタ３１に垂直走査クロックのうちのφＶ２Ｎ，φＶ２Ｐのみが与えられることから、当該垂直走査クロックのうちのφＶ２Ｎ，φＶ２Ｐの位相に適合した走査スタートパルスφＳＣＫでシフト動作を開始する。一方、読み出し用シフトレジスタ１６は、先頭から単位ビットシフトレジスタ３３によって構成されていることから、垂直走査クロックφＶ１Ｎ，φＶ１Ｐの位相に適合した走査スタートパルスφＳＣＫでシフト動作を開始する。ここで、垂直走査クロックφＶ１Ｎ，φＶ１Ｐ，φＶ２Ｎ，φＶ２Ｐのうち、φＶ１Ｎ，φＶ１Ｐは水平ブランキング（ＨＢＬＫ）期間内の第１のタイミングで発生するクロック信号であり、φＶ２Ｎ，φＶ２Ｐは水平ブランキング期間内の第１のタイミングと異なる第２のタイミングで発生するクロック信号である（図５を参照）。
【００２２】
このように、垂直走査パルスφＶ（……，φＶm ，φＶm+1 ，……）を生成するためのリセット用シフトレジスタ１５に、半ビットシフトレジスタ３１を設けたことで、リセット用シフトレジスタ１５と読み出し用シフトレジスタ１６で走査スタートパルスの受け付ける位相を違えることができるので、それぞれシフトレジスタ１５，１６を独立にスタートさせることができる。すなわち、単一の走査スタートパルスφＳＣＫを入力するのみで、読み出しのタイミングおよび電子シャッタのシャッタスピードの双方を制御できる。
【００２３】
なお、本例では、半ビットシフトレジスタ３１をリセット用シフトレジスタ１５側に設けるとしたが、リセット用シフトレジスタ１５側ではなく読み出し用シフトレジスタ１６側に設けるようにしても、上記の場合と同様の効果を得ることができることは勿論である。
【００２４】
再び図２において、論理ゲートを含む垂直選択線ドライバ１７は、読み出し用シフトレジスタ１６の単位ビットシフトレジスタ３３の出力と垂直動作パルスφＶＯＰとを２入力とするＡＮＤゲート４１と、リセット用シフトレジスタ１５の単位ビットシフトレジスタ３２の出力とスタート動作パルスφＳＯＰとを２入力とするＡＮＤゲート４２と、ＡＮＤゲート４１，４２の各出力を２入力とするＯＲゲート４３と、ＯＲゲート４３の出力の論理を反転するインバータ４４とが、各行ごとに設けられた構成となっている。そして、各インバータ４４の出力が垂直走査パルスφＶ（φＶ1 ，φＶ2 ，φＶ3 ，……）となる。
【００２５】
図５は、図２の垂直走査回路１８の駆動タイミングを示すタイミングチャートである。ここで、走査スタートパルスφＳＣＫの最初のパルスＰ１は、リセット用シフトレジスタ１５をスタートさせる電子シャッタ（リセット）用スタートパルスφＳＳで、次のパルスＰ２は読み出し用シフトレジスタ１６をスタートさせる読み出し用スタートパルスφＶＳである。すなわち、走査スタートパルスφＳＣＫは、電子シャッタ用スタートパルスφＳＳと読み出し用スタートパルスφＶＳが多重化されたパルス信号である。
【００２６】
φＶ１Ｎ，φＶ１Ｐ，φＶ２Ｎ，φＶ２Ｐは、先述したように、リセット用シフトレジスタ１５および読み出し用シフトレジスタ１６に共通のクロックパルスであり、φＶＯＰ，φＳＯＰはそれぞれ画素の読み出しと電子シャッタ動作時に垂直選択線１２が動作するタイミングを決めるためのタイミングパルスであり、φＶ1 ，φＶ2 ，φＶ3 は垂直選択線１２に与えられる垂直走査パルスである。また、φＳＵＢは、画素リセットと電子シャッタ動作（画素リセット）を行うために基板に加えるパルスである。
【００２７】
図５のタイミングチャートにおいて、走査スタートパルスφＳＣＫのパルスＰ１とパルスＰ２の時間間隔（本例では、２Ｈ（Ｈ：水平走査期間）相当分）が電子シャッタのシャッタスピードに相当する。そして、パルスＰ１でタイミングが決まる垂直走査パルスＶ1 のパルスＰ３は電子シャッタのための画素リセット動作をし、パルスＰ２でタイミングが決まるパルスＰ４は読み出し動作と画素リセット動作をする。このように、走査スタートパルスφＳＣＫ中に、電子シャッタ（リセット）用スタートパルス（φＳＳ）Ｐ１が、水平ブランキング期間内の読み出し用スタートパルス（φＶＳ）Ｐ２とは異なるタイミングで挿入されていることで、通常走査開始とリセット走査開始とを単一の制御信号（走査スタートパルスφＳＣＫ）によって制御できる。なお、本タイミングチャートから明らかなように、パルスＰ３のパルス幅はパルスφＳＯＰのパルス幅で決まり、パルスＰ４のパルス幅はパルスφＶＯＰのパルス幅で決まる。
【００２８】
走査スタートパルスφＳＣＫのパルスＰ１は、シフトパルスとして垂直走査クロックφＶ２Ｎ，φＶ２Ｐが加えられた半ビットシフトレジスタ３１がスタートパルス入力の先頭に接続されたリセット用シフトレジスタ１５をスタートさせるため、垂直走査クロックφＶ２Ｎ，φＶ２Ｐに同期したタイミングで立つ。このタイミングでは、読み出し用シフトレジスタ１６はスタートしない。一方、走査スタートパルスφＳＣＫのパルスＰ２は、シフトレジスタ３３が先頭から接続された読み出し用シフトレジスタ１６をスタートさせるため、垂直走査クロックφＶ１Ｎ，φＶ１Ｐに同期したタイミングで立つ。このタイミングでは、リセット用シフトレジスタ１５はスタートしない。
【００２９】
すなわち、垂直走査回路１８として、図２の回路構成を採ることで、走査スタートパルスφＳＣＫの端子が共通であっても、クロックパルスφＶ１Ｎ，φＶ１Ｐに同期させるか、クロックパルスφＶ２Ｎ，φＶ２Ｐに同期させるかで、読み出し用シフトレジスタ１６とリセット用シフトレジスタ１５を独立にスタートさせることができる。
【００３０】
図６は、クロックジェネレータ２７の構成の一例を示すブロック図である。図６において、撮像素子外部から与えられる水平クロックパルスφＨＣＫは、インバータ５１，５２を経て１相目の水平クロックパルスφＨ１として水平シフトレジスタ２０に供給されるとともに、シフトレジスタ５３，５５の各Ｐ入力およびシフトレジスタ５４のＮ入力になり、さらにインバータ５６を経て２相目の水平クロックパルスφＨ２として水平シフトレジスタ２０に供給されるとともに、シフトレジスタ５３，５５の各Ｎ入力およびシフトレジスタ５４のＰ入力になる。また、撮像素子外部から与えられる垂直クロックパルスφＶＣＫは、インバータ４７を介して１段目のシフトレジスタ５３の入力となる。
【００３１】
シフトレジスタ５３，５４，５５は縦続接続されており、２段目の出力１Ｂがインバータ５８を介してＮＡＮＤゲート５９およびＮＯＲゲート６０の各一入力となり、３段目の出力１ＣがＮＡＮＤゲート５９およびＮＯＲゲート６０の各他入力となる。そして、ＮＡＮＤゲート５９の出力がインバータ６１を介して水平スタートパルスφＨＳとして水平シフトレジスタ２０に供給され、またＮＯＲゲート６０の出力がクロックジェネレータスタートパルスＣＳとして縦続接続された例えば１００段のシフトレジスタ６２1 〜６２100 の１段目のシフトレジスタ６２1 の入力となる。
【００３２】
この１００段のシフトレジスタ６２1 〜６２100 において、奇数段のシフトレジスタ６２1 ，６２3 ，……，６２99はインバータ５１，５２を経た水平クロックパルスφＨＣＫをＮ入力、インバータ５６を経た水平クロックパルスφＨＣＫをＰ入力とし、偶数段のシフトレジスタ６２2 ，６２4 ，……，６２100 はインバータ５１，５２を経た水平クロックパルスφＨＣＫをＰ入力、インバータ５６を経た水平クロックパルスφＨＣＫをＮ入力としている。そして、奇数段のシフトレジスタ６２1 ，６２3 ，……，６２99の各出力が１段のインバータ６３1 ，６３3 ，……，６３99を介して基準パルスＴ1 ，Ｔ3 ，……，Ｔ99として導出され、偶数段のシフトレジスタ６２2 ，６２4 ，……，６２100 の各出力が２段のインバータ６４2 ，６４4 ，……，６４100 および６５2 ，６５4 ，……，６５100 を介して基準パルスＴ2 ，Ｔ4 ，……，Ｔ100 として導出される。
【００３３】
図７は、シフトレジスタ５３〜５５および６２1 〜６２100 の具体的な回路構成を示す回路図である。これらシフトレジスタは、ソース電極が電源に接続されたＰｃｈＭＯＳトランジスタＱ１３と、ソース電極が接地されたＮｃｈＭＯＳトランジスタＱ１４と、ＭＯＳトランジスタＱ１３，Ｑ１４の各ドレイン電極間に直列に接続されたＰｃｈＭＯＳトランジスタＱ１５およびＮｃｈＭＯＳトランジスタＱ１６によって構成されており、ＭＯＳトランジスタＱ１３，Ｑ１４のゲート共通接続点が入力（Ｉ）端となり、ＭＯＳトランジスタＱ１５，Ｑ１６のドレイン共通接続点が出力（Ｏ）端となる。また、ＭＯＳトランジスタＱ１５，Ｑ１６の各ゲート電極がＰ，Ｑ入力端となる。
【００３４】
図８に、上述したクロックジェネレータ２７の各クロックのタイミングチャートを示す。水平シフトレジスタ２０の駆動に必要なクロックφＨ１，φＨ２は、水平クロックパルスφＨＣＫを２段のインバータ５１，５２および１段のインバータ５６を通すことで得られ、水平シフトレジスタ２０のスタートに必要な水平スタートパルスφＨＳは、垂直クロックパルスφＶＣＫのトレーリングエッジを３段のシフトレジスタ５３，５４，５５で位相シフトし、ＮＯＲゲート５９などを通すことで得られる。
【００３５】
すなわち、垂直クロックパルスφＶＣＫを３段のシフトレジスタ５３，５４，５５を通すことで、位相がシフトしたパルス１Ａ，１Ｂ，１Ｃとなり、このうちのパルス１Ｂ，１ＣをＮＡＮＤゲート５９を通すことで、垂直クロックパルスφＶＣＫのトレーリングエッジに同期した水平シフトレジスタ２０のスタートパルスφＨＳが得られる。同様に、パルス１Ｂ，１ＣをＮＯＲゲート６０を通すことで、垂直クロックパルスφＶＣＫのリーディングエッジに同期したクロックジェネレータスタートパルスＣＳが得られる。
【００３６】
図９に、基準パルスＴ1 〜Ｔ100 の任意のパルスの組み合わせに基づいて各種のタイミングパルスを生成するタイミング生成回路の構成を示す。この論理回路は、ＮＡＮＤゲートで組まれたＳ（セット）Ｒ（リセット）フリップフロップ７１と、その入出力端に接続されたインバータ７２〜７５とによって構成されている。そして、論理回路（ａ）では、基準パルスＴ1 ，Ｔ20をＳＲフリップフロップ７１のＳ，Ｒ入力とすることで、垂直走査回路１８のクロックパルスの基となるタイミングパルスφＶ１ａを生成する。
【００３７】
同様にして、論理回路（ｂ）では基準パルスＴ50，Ｔ70をＳＲフリップフロップ７１のＳ，Ｒ入力とすることでタイミングパルスφＶ２ａを、論理回路（ｃ）では基準パルスＴ1 ，Ｔ100 をＳＲフリップフロップ７１のＳ，Ｒ入力とすることでタイミングパルスφＶＯＰを、論理回路（ｄ）では基準パルスＴ50，Ｔ100 をＳＲフリップフロップ７１のＳ，Ｒ入力とすることでタイミングパルスφＳＯＰを、論理回路（ｅ）では基準パルスＴ1 ，Ｔ40をＳＲフリップフロップ７１のＳ，Ｒ入力とすることでタイミングパルスφＯＰをそれぞれ生成する。その入出力パルスのタイミング関係を図１０のタイミングチャートに示す。
【００３８】
上述したように、クロックジェネレータ２７において、水平クロックパルスφＨＣＫおよび垂直クロックパルスφＶＣＫに基づいて半分ビットずつ位相がずれた多数の基準パルスＴ1 〜Ｔ100 を生成し、これら基準パルスＴ1 〜Ｔ100 のうちの任意のパルスの組み合わせに基づいて所望のタイミングパルスを生成するようにしたことにより、例えば図６の各基準パルスの出力ラインの配線を１層目のアルミ配線で、図９の各基準パルスの入力ラインの配線を２層目のアルミ配線で形成した構成を採ると、１層目と２層目のアルミ配線のコンタクト部の位置を変更するのみで、タイミングパルスの位相（タイミング）を容易にかつ自由に変更することができる。
【００３９】
図１１は、本発明の他の実施形態を示す構成図であり、図中、図１と同等部分には同一符号を付して示してある。本実施形態では、その大部分の構成が図１のそれと同じであるが、クロックジェネレータ２７の構成のみが異なっている。なお、本実施形態が適用される増幅型固体撮像装置では、有効画素領域内の一部を画枠とし、有効画素領域内の任意の画枠から映像信号を出力可能であり、画枠外の画素行については垂直走査回路１８によって高速空送り（高速走査）にて走査が行われる構成となっている。この高速空送りは、垂直ブランキング期間内において完了する。
【００４０】
かかる構成の増幅型固体撮像装置によれば、垂直走査回路１８において、走査スタートパルスφＳＣＫに基づいて読み出し開始位置およびリセット開始位置を制御することによって画枠の大きさを変えたり、画枠の切り出し位置を制御することで、アスペクト比を変更したり、手振れ補正を行うことができる。以下、それを実現するための具体的な構成について説明する。
【００４１】
クロックジェネレータ２７の具体的な構成について、以下に説明する。このクロックジェネレータ２７は、先の実施形態の構成に加え、アスペクト比の変更や手振れ補正のために垂直走査回路１８を高速空送りするパルスを生成する高速空送りパルス生成回路を内蔵した構成となっている。この高速空送りパルス生成回路の構成の一例を図１２に示す。高速空送りパルス生成回路には、撮像素子外部から水平クロックパルスφＨＣＫ、垂直クロックパルスφＶＣＫおよび走査スタートパルスφＳＣＫが入力される。
【００４２】
図１２において、走査スタートパルスφＳＣＫはインバータ８１で反転されてＮＡＮＤゲート８２およびＮＯＲゲート８３の各一入力となる。垂直クロックパルスφＶＣＫは、ＮＯＲゲート８３の他入力になるとともに、ＮＯＲゲート８４の一入力となる。ＮＯＲゲート８３の出力は、ＮＡＮＤゲート８５の一入力となる。このＮＡＮＤゲート８５およびＮＯＲゲート８４の各出力は、ＳＲフリップフロップ８６のセット入力およびリセット入力となる。ＳＲフリップフロップ８６のＱ出力およびその反転出力はＮＡＮＤゲート８２，８５の各他入力となる。ＮＡＮＤゲート８２の出力は、縦続接続された４段の２進カウンタ８７〜９０の各プリセット（ＰＲ）入力となる。
【００４３】
水平クロックパルスφＨＣＫは、インバータ９１で１回反転されて逆相のクロックとして、またインバータ９２，９３で２回反転されて正相のクロックとして１段目の２進カウンタ８７に与えられる。２進カウンタ８７〜９０において、１段目、２段目、３段目および４段目の各Ｑ出力は、水平クロックパルスφＨＣＫの１／２分周出力Ｏ１Ｎ，１／４分周出力Ｏ２Ｎ，１／８分周出力Ｏ３Ｎおよび１／１６分周出力Ｏ４Ｎとなる。
【００４４】
これら分周出力Ｏ１Ｎ〜Ｏ４Ｎは、ＮＡＮＤゲート９４の４入力となる。このＮＡＮＤゲート９４の出力は、シフトレジスタ９５の入力となる。シフトレジスタ９５は、インバータ９１の出力をＰ入力、インバータ９３の出力をＮ入力とする。そして、シフトレジスタ９５の出力は、次段のシフトレジスタ９６の入力となる。シフトレジスタ９６は、インバータ９１の出力をＮ入力、インバータ９３の出力をＰ入力とする。そして、シフトレジスタ９６の出力は、インバータ９７を介してＮＯＲゲート８４の他入力となる。なお、シフトレジスタ９５，９６としては、例えば図８に示す回路構成のものを用い得る。
【００４５】
２進カウンタ８７〜９０において、その２段目の１／４分周出力Ｏ２Ｎは、ＮＡＮＤゲート９８，９９の各一入力となる。また、３段目の１／８分周出力Ｏ３ＮはＮＡＮＤゲート９８の他入力となり、その逆相の１／８分周出力Ｏ３ＸはＮＡＮＤゲート９９の他入力となる。ＮＡＮＤゲート９８，９９の各出力は、ＮＡＮＤゲート１００，１０１の各一入力となる。これらＮＡＮＤゲート１００，１０１の各他入力としては、図１０のタイミング生成回路で生成されたタイミングパルスφＶ１ａ，φＶ２ａがインバータ１０２，１０３でそれぞれ反転されて与えられる。
【００４６】
また、タイミングパルスφＶ１ａ，φＶ２ａは、インバータ１０２，１０３で反転されることで、クロックパルスφＶ１Ｐｓ，φＶ２Ｐｓとして、さらにインバータ１０４，１０５で反転されることにより、クロックパルスφＶ１Ｎｓ，φＶ２Ｎｓとしてリセット用シフトレジスタ１５に与えられる。一方、ＮＡＮＤゲート１００，１０１の各出力は、直接にクロックパルスφＶ１Ｐ，φＶ２Ｐとして、さらにインバータ１０６，１０７で反転されることにより、クロックパルスφＶ１Ｎ，φＶ２Ｎとして読み出し用シフトレジスタ１６に与えられる。
【００４７】
図１４に、２進カウンタの具体的な回路構成の一例を示す。図１４において、ＰｃｈＭＯＳトランジスタＱ２１のソース電極が電源に接続され、ＮｃｈＭＯＳトランジスタＱ２２のソース電極が接地されており、これらＭＯＳトランジスタＱ２１，Ｑ２２のゲート電極が共通に接続され、またそのドレイン電極間にはＰｃｈＭＯＳトランジスタＱ２４およびＮｃｈＭＯＳトランジスタＱ２４が直列に接続されている。また、ＭＯＳトランジスタＱ２５，Ｑ２６のドレイン共通接続点と接地間に、ＮｃｈＭＯＳトランジスタＱ２５，Ｑ２６が直列に接続されている。そして、ＭＯＳトランジスタＱ２５のゲート電極がプリセット（ＰＲ）入力端となる。また、ＭＯＳトランジスタＱ２４のゲート電極にはクロックＣＫが印加され、ＭＯＳトランジスタＱ２３，Ｑ２６の各ゲート電極にはその逆相クロックが印加される。
【００４８】
さらにその後段には、ソース電極が電源に接続されたＮｃｈＭＯＳトランジスタＱ２７およびソース電極が接地されたＰｃｈＭＯＳトランジスタＱ２８が設けられており、これらＭＯＳトランジスタＱ２７，Ｑ２８の各ゲート電極は前段のＭＯＳトランジスタＱ２３，Ｑ２４のドレイン共通接続点に接続されている。また、ＭＯＳトランジスタＱ２７，Ｑ２８の各ドレイン電極間には、ＰｃｈＭＯＳトランジスタＱ２９およびＮｃｈＭＯＳトランジスタＱ３０が直列に接続されている。ＭＯＳトランジスタＱ２９のゲート電極にはクロックＣＫが印加され、ＭＯＳトランジスタＱ３０のゲート電極にはその逆相クロックが印加される。
【００４９】
さらにその後段には、電源と接地間に直列に接続されたＰｃｈＭＯＳトランジスタＱ３１およびＮｃｈＭＯＳトランジスタＱ３２からなるインバータが設けられている。そして、その前段のＭＯＳトランジスタＱ２９，Ｑ３０のドレイン共通接続点が、初段のＭＯＳトランジスタＱ２１，Ｑ２２の各ゲート電極に接続されるとともに、ＭＯＳトランジスタＱ３１，Ｑ３２の各ゲート電極にも接続されており、ＭＯＳトランジスタＱ２９，Ｑ３０のドレイン出力がＱ出力になるとともに、ＭＯＳトランジスタＱ３１，Ｑ３２からなるインバータで反転されてＱ出力の逆相出力となる。
【００５０】
次に、上記構成の高速空送りパルスの生成回路の回路動作について、図１３のタイミングチャートを参照しつつ説明する。なお、このタイミングチャートにおいて、走査スタートパルスφＳＣＫは、水平有効期間内に発生する垂直走査回路１８の高速走査を開始する高速走査スタートパルスＱ１〜Ｑ３と、図５のタイミングチャートから明らかなように、水平ブランキング（ＨＢＬＫ）期間内に発生する垂直走査回路１８の通常走査を開始する通常走査スタートパルス（φＶＳ）Ｐ２とを含んでいる。
【００５１】
この走査スタートパルスφＳＣＫは、先述したように、垂直走査回路１８のリセット用シフトレジスタ１５および読み出し用シフトレジスタ１６に兼用されているので、この通常走査スタートパルスＰ１，Ｐ２が当該生成回路に入るのを阻止するために、垂直クロックパルスφＶＣＫを用いてＮＡＮＤゲート８２においてゲートをかけている。その結果、垂直走査回路１８の通常走査スタートパルスＰ１，Ｐ２以外のパルス、即ち水平有効期間で発生する高速走査スタートパルスＱ１〜Ｑ３が入力されることで、当該生成回路のＳＲフリップフロップ８６をセット状態になり、ＮＡＮＤゲート８２の出力が高速空送りパルス（高速走査スタートパルス）の発生を許容するイネーブルパルスＸＦＳとなる。
【００５２】
このイネーブルパルスＸＦＳにより、２進カウンタ８７〜９０において、水平クロックパルスφＨＣＫを１／２，１／４，１／８，１／１６分周したパルスＯ１Ｎ，Ｏ２Ｎ，Ｏ３Ｎ，Ｏ４Ｎが得られ、これらの分周パルスを基にして高速空送りパルスが生成される。すなわち、分周パルスＯ１Ｎ，Ｏ２Ｎ，Ｏ３Ｎ，Ｏ４Ｎを、図１０のタイミング生成回路で生成されたタイミングパルスφＶ１ａ，φＶ２ａとＮＡＮＤゲート１００，１０１を用いて論理演算し、手振れ補正動作を含んだ読み出し用シフトレジスタ１６のクロックパルスφＶ１Ｐ，φＶ１Ｎ，φＶ２Ｐ，φＶ２Ｎを生成する。
【００５３】
このように、走査スタートパルスφＳＣＫ中の高速走査スタートパルス（Ｑ１〜Ｑ３）が１個立つのに応答して所定の数だけクロックパルスφＶ１Ｐ，φＶ１Ｎ，φＶ２Ｐ，φＶ２Ｎが生成されることで、高速走査スタートパルスの数（本例では、３個）に応じた回数の高速走査が実行される。これによれば、高速走査の回数を単一の制御信号（走査スタートパルスφＳＣＫ）によって制御できるので、手振れ補正が簡単な構成で実現できる。
【００５４】
また、リセット用シフトレジスタ１５のクロックパルスφＶ１Ｐｓ，φＶ１Ｎｓ，φＶ２Ｐｓ，φＶ２Ｎｓは、高速空送りパルスを混合しないタイミングパルスφＶ１ａ，φＶ２ａから生成する。このように、クロックジェネレータ２７において、読み出し用シフトレジスタ１６のクロックパルスφＶ１Ｐ，φＶ１Ｎ，φＶ２Ｐ，φＶ２Ｎと、リセット用シフトレジスタ１５のクロックパルスφＶ１Ｐｓ，φＶ１Ｎｓ，φＶ２Ｐｓ，φＶ２Ｎｓとを独立に生成し、これらを独立に各レジスタに与えることにより、読み出し動作とリセット動作とを独立に行うことができる。
【００５５】
一方、分周パルスＯ１Ｎ，Ｏ２Ｎ，Ｏ３Ｎ，Ｏ４Ｎの論理積をＮＡＮＤゲート９４でとることによって出力ＹＡを得、これをシフトレジスタ９５，９６およびインバータ９７を介してＮＯＲゲート８４の他入力としているのは、ＳＲフリップフロップ８６をリセット状態に戻し、イネーブルパルスＸＦＳを消滅させて２進カウンタ８７〜９０の動作を停止させるためである。これにより、走査スタートパルスφＳＣＫを立てる回数に応じて垂直走査回路１８の空送りライン数が決まる。
【００５６】
【発明の効果】
以上説明したように、垂直走査回路および水平走査回路の走査動作に必要な、即ち垂直走査パルスおよび水平走査パルスを生成するのに必要なクロック信号を発生するクロックジェネレータを、複数の光電変換素子、垂直走査回路および水平走査回路と同一チップ上に形成（オンチップ化）し、このクロックジェネレータには外部から垂直走査クロック、水平走査クロックおよび走査スタートパルスのみを与える構成としたことにより、クロックパルスを入力する端子が３個で済むため、撮像素子を駆動するＩＣ等の回路構成を簡略化できるとともに、駆動回路を含めた撮像システムの小型化に寄与できることになる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す構成図である。
【図２】垂直走査回路の構成を示すブロック図である。
【図３】半ビットシフトレジスタの構成の一例を示す回路図である。
【図４】単位ビットシフトレジスタの構成の一例を示す回路図である。
【図５】垂直走査回路の駆動タイミングを示すタイミングチャートである。
【図６】クロックジェネレータの構成の一例を示すブロック図である。
【図７】シフトレジスタの構成の一例を示す回路図である。
【図８】クロックジェネレータの各クロックのタイミングチャートである。
【図９】タイミング生成回路の構成の一例を示すブロック図である。
【図１０】タイミング生成回路の入出力のタイミングチャートである。
【図１１】本発明の他の実施形態を示す構成図である。
【図１２】高速空送りパルス生成回路の構成の一例を示すブロック図である。
【図１３】高速空送りパルス生成回路のタイミングチャートである。
【図１４】２進カウンタの構成の一例を示す回路図である。
【図１５】従来例を示す構成図である。
【符号の説明】
１１  画素トランジスタ
１２  垂直選択線
１３  垂直信号線
１５  リセット用シフトレジスタ
１６  読み出し用シフトレジスタ
１７  垂直選択線ドライバ
１８  垂直走査回路
１９  水平走査回路
２０  水平シフトレジスタ
２５  水平信号線
２７  クロックジェネレータ
３１  半ビットシフトレジスタ
３２，３３  単位ビットシフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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