(57)【特許請求の範囲】
【請求項１】
平行に配列された複数のワード線と、
該ワード線が延びる方向に対して垂直な方向に延びる複数のビット線と、
前記複数のワード線と前記複数のビット線に対応してアレイ状に配置され、対応する前記複数のワード線と前記複数のビット線に接続された複数のメモリセルを配列したメモリセルアレイと、
負電位を発生するワード線リセットレベル発生回路とを備え、
非選択の前記ワード線に前記ワード線リセットレベル発生回路の出力を印加することにより非選択の前記ワード線を負電位に設定する半導体記憶装置において、
前記ワード線リセットレベル発生回路の出力状態を検出するリセットレベル検出回路と、
該リセットレベル検出回路の検出結果に基づいて前記ワード線リセットレベル発生回路の動作を制御するリセットレベル制御回路とを備え、
当該半導体記憶装置は複数のバンクで構成され、
前記ワード線リセットレベル発生回路は、前記複数のバンクに対応した独立に動作可能な複数の回路ユニットで構成され、
前記リセットレベル制御回路は、前記ワード線リセットレベル発生回路の出力が第１の所定値以下の時には前記ワード線リセットレベル発生回路の動作を停止し、前記ワード線リセットレベル発生回路の出力が第２の所定値以上の時には前記ワード線リセットレベル発生回路の供給量が最大になるように動作させ、前記ワード線リセットレベル発生回路の出力が第１と第２の所定値の間である時には前記メモリセルアレイへのアクセス動作に応じて前記複数の回路ユニットを選択して動作させることにより、前記ワード線リセットレベル発生回路の供給量を制御することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記ワード線リセットレベル発生回路は、発振回路と、容量と、該容量を駆動する容量駆動回路とを備え、該容量駆動回路の高電位側電源電位が、前記発振回路の高電位側電源電位より高い半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置であって、
前記ワード線リセットレベル発生回路は、発振回路と、容量と、該容量を駆動する容量駆動回路とを備え、該容量駆動回路の高電位側電源電位が、前記発振回路の高電位側電源電位と等しい半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置であって、
前記ワード線リセットレベル発生回路は、発振回路と、容量と、該容量を駆動する容量駆動回路とを備え、該容量駆動回路の高電位側電源電位が、前記発振回路の高電位側電源電位より低い半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置であって、
前記ワード線リセットレベル発生回路は、発振回路と、容量と、該容量を駆動する容量駆動回路と、該容量駆動回路の高電位側電源線の接続を、複数の異なる電位の電源線の間で切り換える電源切り換え回路とを備える半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置であって、
前記電源切り換え回路は、前記発振回路の高電位側電源電位より高い電位の電源線と、前記発振回路の高電位側電源電位と等しい電位の電源線の間で切り換える半導体記憶装置。
【請求項７】
請求項５に記載の半導体記憶装置であって、
前記電源切り換え回路は、前記発振回路の高電位側電源電位と等しい電位の電源線と、前記発振回路の高電位側電源電位より低い電位の電源線の間で切り換える半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置であって、
前記ワード線リセットレベル発生回路は、発振回路と、容量と、該容量を駆動する容量駆動回路とを備え、該容量駆動回路は、前記発振回路から出力される単一の発振信号を前記容量に印加する半導体記憶装置。
【請求項９】
請求項１に記載の半導体記憶装置であって、
前記ワード線リセットレベル発生回路は、発振回路と、容量と、該容量を駆動する容量駆動回路とを備え、該容量駆動回路は、前記発振回路から出力される複数の発振信号を前記容量に印加する半導体記憶装置。
【請求項１０】
請求項１に記載の半導体記憶装置であって、
前記ワード線リセットレベル発生回路は、異なる周波数の発振信号を出力する複数の発振回路と、容量と、該容量を駆動する容量駆動回路と、該容量駆動回路に供給する発振信号を前記複数の発振回路の出力から選択する選択回路とを備える半導体記憶装置。
【請求項１１】
請求項１に記載の半導体記憶装置であって、
前記ワード線リセットレベル発生回路は、異なる周波数の発振信号を出力する複数の発振回路と、容量と、該容量を駆動する容量駆動回路の高電位側電源線の接続を複数の異なる電位の電源線の間で切り換える電源切り換え回路と、前記容量駆動回路に供給する発振信号を前記複数の発振回路の出力から選択する選択回路とを備える半導体記憶装置。
【請求項１２】
請求項１に記載の半導体記憶装置であって、
前記ワード線リセットレベル発生回路は、発振回路と、複数の容量ユニットと、各容量ユニットを駆動する複数の容量駆動回路ユニットと、前記発振回路の出力する発振信号の各容量駆動回路ユニットへの入力を切り換えるスイッチとを備え、前記メモリセルアレイの動作に応じて前記スイッチを切り換える半導体記憶装置。
【請求項１３】
請求項２から１２のいずれか１項に記載の半導体記憶装置であって、
外部から供給される電源電圧を降圧する電源電圧降圧回路を備え、前記発振回路の高電位側電源は前記電源電圧降圧回路から供給される半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルに電荷を蓄積することによってデータを記憶する半導体記憶装置に関し、特に高集積化に伴って電源が低電圧化し、トランジスタ閾値が低下しても安定で確実な動作を保証できるように非選択時のワード線電位を負電位にする半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置（メモリ）では高集積化が進められており、それに伴ってメモリセルは微細化されている。メモリセルが微細化されると耐圧が低下するため駆動電圧を低下させる必要があり、メモリの安定で確実な動作を保証するのが難しくなる。特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のような、各メモリセルに容量を設け、容量に電荷が蓄積されている状態といない状態をデータ値に対応させるメモリでは、メモリセルのリーク電流のため、容量に蓄積した電荷が徐々に低下するため、リフレッシュと呼ばれる再書込み動作を定期的に行う必要がある。メモリセルが微細化されると容量の耐圧が低下するために高電圧を印加できなくなり、電源を低電圧化する必要がある。これに伴って閾値（スレッシュホールド）を低下させる必要があるので、セルトランジスタの非選択時のリーク電流（サブスレッシュホールドリーク）が増加し、データ保持時間が短くなる。データ保持時間が短くなると、その分リフレッシュ動作の周期を短くする必要があり、リフレッシュ電流の増大などのＤＲＡＭの性能の低下を招く。
【０００３】
このような問題を低減するため、特開平９−１３４５９１号公報は、非選択のワード線の電位（リセット電位）をグランドレベル以下の負電位にすることにより、サブスレッシュホールドリークを低減する構成を開示している。図１は、特開平９−１３４５９１号公報が開示している半導体メモリ装置の基本構成を示す図である。図示のように、メモリセルアレイ１とワード線ドライバ２とＸ（ロウ）デコーダ３を有する従来の構成に加えて、ＷＬ（ワード線）リセットレベル発生回路４を設け、そこで発生した負電位をワード線ドライバ２に供給するようにしている。セルトランジスタのソース及びドレインはそれぞれ容量の一端とビット線に接続されるが、ソース及びドレインの電位がグランドレベル以下にならないように設計している場合、セルトランジスタのゲートに接続されるワード線の電位をグランドレベル以下にすると、非選択セルのトランジスタのゲート・ソース間に負のバイアスがかかることになる。トランジスタのゲート・ソース間電位差が負になればなるほど、トランジスタのサブスレッシュホールドリークは指数関数的に減少するため、リーク電流による蓄積電荷の減少を削減できる。従って、このリーク電流の削減は、メモリの動作の安定性及び確実性を向上し、消費電流の低減などの性能の向上を実現する。
【０００４】
【発明が解決しようとする課題】
従来、半導体記憶装置で使用されていた負電位発生回路は、セルトランジスタの基板電位を与えるためのものであり、その電流供給・吸収能力は、該当するトランジスタの接合（ジャックション）リークを補うのに十分であればよかった。しかし、ワード線のリセット電位を負電位にする場合、負電位電源でワード線などの負荷を充放電するため、従来のものより大きな電流供給能力が必要になる。特開平９−１３４５９１号公報は、単に負電位発生回路を設けることを開示しているだけで、その構成、電流供給能力及び電流供給方法などについては言及していない。しかし、特開平９−１３４５９１号公報に開示された負電位発生回路は、当然大きな電流供給能力を有するものと推察される。
【０００５】
負電位発生回路が大きな電流供給能力を有する場合には、負電位発生回路における消費電力も大きくなる。半導体装置は、消費電力の低減が求められており、負電位発生回路における消費電力も低減することが求められている。
本発明の目的は、ワード線のリセット電位を負電位にするための電位を発生する負電位発生回路を備える半導体記憶装置の消費電力の低減を図ることを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を実現するため、本発明の半導体記憶装置は、負電位の供給量が可変のワード線リセットレベル発生回路を使用し、メモリセルアレイの動作に応じて負電位の供給量を変化させる。
すなわち、本発明の半導体記憶装置は、平行に配列された複数のワード線と、ワード線が延びる方向に対して垂直な方向に延びる複数のビット線と、複数のワード線と複数のビット線に対応してアレイ状に配置され、対応する複数のワード線と複数のビット線に接続され、電荷を保持することによってデータを保持する複数のメモリセルを配列したメモリセルアレイと、負電位を発生するワード線リセットレベル発生回路とを備え、非選択のワード線にワード線リセットレベル発生回路の出力を印加することにより非選択のワード線を負電位に設定する半導体記憶装置において、ワード線リセットレベル発生回路は、負電位の供給量が可変であり、メモリセルアレイの動作に応じて負電位の供給量を変化させることを特徴とする。
【０００７】
選択されて活性化されたワード線をリセットする時にはワード線リセットレベル発生回路には大きな負荷電流が流れるため、この回路の電流供給能力を大きくする必要がある。逆に、半導体装置が待機中であれば、リセットレベルを維持するのに必要な電流供給能力があれば十分である。そこで、ワード線リセットレベル発生回路を、大きな電流供給能力を必要とする時には供給量を大きくし、小さな電流供給能力でよい時には供給量を小さくする。これにより、ワード線リセットレベルを負電位にした上で、ワード線リセットレベル発生回路の消費電力を低減できる。
【０００８】
半導体記憶装置が複数のバンクで構成される場合には、ワード線リセットレベル発生回路を複数のバンクに対応した独立に動作可能な複数の回路ユニットで構成し、メモリセルアレイの動作に応じて複数の回路ユニットを選択して動作させるようにする。
実際には、ワード線リセットレベル発生回路の出力状態を監視してフィードバック制御することが望ましい。図２は、本発明の原理構成図である。図２に示すように、メモリセルアレイ１とワード線ドライバ２とロウデコーダ３に加えてＷＬ（ワード線）リセットレベル発生回路４を設け、更にワード線リセットレベル発生回路の出力状態を検出するリセットレベル検出回路５と、リセットレベル検出回路の検出結果に基づいてワード線リセットレベル発生回路の動作を制御するリセットレベル制御回路６とを設ける。その場合、リセットレベル制御回路は、ワード線リセットレベル発生回路の出力が第１の所定値以下の時にはワード線リセットレベル発生回路の動作を停止し、ワード線リセットレベル発生回路の出力が第２の所定値以上の時にはワード線リセットレベル発生回路の供給量が最大になるように動作させ、ワード線リセットレベル発生回路の出力が第１と第２の所定値の間である時にはメモリセルアレイへのアクセス動作に応じてワード線リセットレベル発生回路の供給量を制御する。
【０００９】
ワード線リセットレベル発生回路が、発振回路と、容量と、容量を駆動する容量駆動回路とを備える場合には、外部電源の安定性、電圧条件などに応じて、容量駆動回路の高電位側電源電位が、発振回路の高電位側電源電位より高くするか、等しくするか、低くする。また、発振回路から出力され容量駆動回路を介して容量に印加される発振信号は、単一の場合も複数の場合もある。
【００１０】
ワード線リセットレベル発生回路が、発振回路と、容量と、容量を駆動する容量駆動回路とを備える場合には、容量駆動回路の高電位側電源線の接続を、複数の異なる電位の電源線の間で切り換える電源切り換え回路を設けて、ワード線リセットレベル発生回路の供給量を変化させる。その場合、電源切り換え回路は、発振回路の高電位側電源電位より高い電位の電源線と等しい電位の電源線の間で切り換えるか、発振回路の高電位側電源電位と等しい電位の電源線と低い電位の電源線の間で切り換える。
【００１１】
ワード線リセットレベル発生回路の供給量を変化させる別の方法としては、異なる周波数の発振信号を出力する複数の発振回路と、容量駆動回路に供給する発振信号を複数の発振回路の出力から選択する選択回路とを設け、容量の駆動信号の周波数を変化させる。
ワード線リセットレベル発生回路の供給量を変化させる別の方法としては、容量と容量駆動回路を複数のユニットとし、各容量駆動回路ユニットへの入力を切り換えるスイッチを設け、メモリセルアレイの動作に応じてスイッチを切り換える。
【００１２】
ワード線リセットレベル発生回路の供給量を変化させる方法として、上記の方法を組み合わせることも可能である。
発振回路の電源として、外部から供給される電源電圧を降圧する電源電圧降圧回路を使用すれば、動作が安定する。
【００１３】
【発明の実施の形態】
図３は、本発明の第１実施例のＤＲＡＭチップ７のバンク構成と、ＷＬリセットレベル発生回路のチップ７内での配置を示す図である。図示のように、メモリセルは１６個のブロックに分けられている。各ブロックでは、通常のＤＲＡＭと同様に、ワード線、ビット線、メモリセル、センスアンプ、ワードデコーダ、ワードドライバ、コラムデコーダ、データアンプ、ライトアンプなどが配置されている。１６個のブロックは、４個のバンクに分割され、同一のバンクのブロックは並行してアクセスされる。従って、この例では４個のブロックが並行してアクセスされる。更に、各ブロックでは８個のメモリセルが並行してアクセスされるので、３２ビットのデータ幅を有する。
【００１４】
ＷＬリセットレベル発生回路もバンク数に対応する４個の回路ユニット４−０〜４−３で構成され、これらはチップ７の中央部に配置されている。回路ユニット４−０〜４−３で発生された負電位は、配線９を介して各ブロックまで供給される。なお、ここに示した配置は一例で、各種の変形が可能である。更に、バンク数やバンク配置も変形例が可能であり、それに応じて各種の配置があり得る。なお、図３ではリセットレベル検出回路やリセットレベル制御回路は図示していないが、ＷＬリセットレベル発生回路の回路ユニット４−０〜４−３の近傍に配置されている。
【００１５】
図４は、第１実施例のＤＲＡＭの機能構成を示すブロック図である。図示のように、アドレスポート１１から入力されたアドレス信号は各バンクのロウデコーダ３とコラムデコーダ１４に供給される。ロウデコーダ３の出力するロウ選択信号は、ワード線ドライバ２を介して各ワード線１５に印加され、アクセスするメモリセルが接続されるワード線（選択ワード線）を活性化し、それ以外のワード線（非選択ワード線）は非活性状態に保持される。コラムデコーダ１４の出力するコラム選択信号は、センスアンプ列１７に印加され、アクセスするメモリセルが接続されるビット線が接続されるセンスアンプを活性化し、それ以外のセンスアンプは非活性状態に保持される。入力されたアドレス信号及び制御信号（図示せず）は論理回路１２に供給され、そこで発生された内部制御信号が各バンクに供給される。データ書込み時には、Ｉ／Ｏポート１３に入力された書込みデータが、ライトアンプ１９を介してセンスアンプ列１７に供給され、活性化されたセンスアンプがビット線を書込みデータに応じた状態に設定する。選択ワード線に接続されるメモリセルは、このビット線の状態に対応した状態になる。データ読み出し時には、選択ワード線に接続されるメモリセルが状態に応じてビット線の状態が変化し、その状態を活性化されたセンスアンプが増幅する。データアンプ１８は、その状態をＩ／Ｏポート１３へ出力する。以上は、従来の一般的な構成である。
【００１６】
第１実施例のＤＲＡＭは、図示のように、ＷＬ（ワード線）リセットレベル発生回路４と、リセットレベル検出回路５と、リセットレベル制御回路６とを有する。ＷＬリセットレベル発生回路４は、負電位出力を各ブロックのワード線ドライバ２とロウデコーダ３に供給する。リセットレベル検出回路５は、ＷＬリセットレベル発生回路４の負電位出力のレベルを検出し、その検出結果をリセットレベル制御回路６に出力する。リセットレベル制御回路６は、検出結果に基づいてＷＬリセットレベル発生回路４の負電位発生動作を制御する。
【００１７】
図５は、第１実施例のＷＬリセットレベル発生回路４と、リセットレベル検出回路５と、リセットレベル制御回路６の構成をより詳細に示すブロック図である。図示のように、ＷＬリセットレベル発生回路４はｎ個のＷＬリセットレベル発生回路ユニット（以下、発生回路ユニット）４−０〜４−ｎで構成され、リセットレベル制御回路６もｎ個のリセットレベル制御回路ユニット（以下、制御回路ユニット）６−０〜６−ｎで構成されている。第１実施例では、ｎはバンク数、すなわち４である。制御回路ユニット６−０〜６−ｎと発生回路ユニット４−０〜４−ｎはそれぞれ組になっており、各制御回路ユニット６−０〜６−ｎは、対応する発生回路ユニット４−０〜４−ｎを動作状態と非動作状態の間で切り換える制御信号ＥＮ０〜ＥＮｎを発生する。発生回路ユニット４−０〜４−ｎの出力は共通に接続され、負電位出力ｖｎｗｌとして出力される。リセットレベル検出回路５は、負電位出力ｖｎｗｌが第１の参照レベルＶ４以下であるかを検出してＶ４検出信号を出力する第１リセットレベル検出回路５−１と、負電位出力ｖｎｗｌが第２の参照レベルＶ５以上であるかを検出してＶ５検出信号を出力する第２リセットレベル検出回路５−２とで構成される。第１リセットレベル検出回路５−１と第２リセットレベル検出回路５−２の検出結果は各制御回路ユニット６−０〜６−ｎに入力される。各制御回路ユニット６−０〜６−ｎは、Ｖ４及びＶ５検出信号とバンク選択信号ＢＡに基づいて制御信号ＥＮ０〜ＥＮｎを発生する。
【００１８】
図６は、各発生回路ユニット４−０〜４−ｎの構成を示すブロック図である。図示のように、各発生回路ユニットは、発振回路２１と、レベル変換回路２２と、容量駆動回路２３と、容量２４と、出力回路（トランジスタ）２５とを有する。発振回路２１の動作は、各制御回路ユニット６−０〜６−ｎからの制御信号ＥＮで制御される。発振回路２１の高電位側電源電圧はＶ２であり、容量駆動回路２３の高電位側電源電圧はＶ３であり、２つの回路の電源電圧が異なる。そのため、レベル変換回路２２が設けられている。例えば、容量駆動回路２３の電源Ｖ３は外部から供給される電源であり、発振回路２１の電源Ｖ２は電源Ｖ３をチップ内部で降圧した電源である。
【００１９】
内部降圧電源回路の構成例を図７に示す。図では、外部電源をＶｄｄ、内部降圧電源電位をＶ２で示す。従って、第１実施例では、ＶｄｄがＶ３に相当する。図７の（１）は、Ｐチャンネルトランジスタのドライバを用いた負帰還回路を使用した回路で、ｖｒｅｆと等しい電位をＶ２として出力するものである。従って、定電位電源で発生させた正確な電位をｖｒｅｆとして使用すれば、外部電源Ｖｄｄが変動しても安定した内部降圧電源Ｖ２が得られる。図７の（２）は、Ｎチャンネルトランジスタを用いた降圧回路であり、Ｎチャンネルトランジスタのゲート電圧をＶｇとすると、Ｖ２はＶｇ−Ｖｔｈ（トランジスタの閾値）になる。同様に、定電位電源で発生させた正確な電位をＶｇとして使用すれば、外部電源Ｖｄｄが変動しても安定した内部降圧電源Ｖ２が得られる。Ｖ２が安定していれば、発振回路２１の発生する発振信号の周期を安定させることが可能である。また、Ｖ３がＶ２より高いので、ｖｎｗｌ発生回路の電流供給能力を高くでき、チップ面積の増大を押さえることができる。なお、Ｖ３としてチップ内部で降圧した電源を使用することも可能である。更に、Ｖ２とＶ３を等しくすることも可能であり、その場合にはレベル変換回路２２はなくてもよい。
【００２０】
図８は、第１実施例のＷＬリセットレベル発生回路ユニットの具体的な回路構成を示す図である。発振回路２１、レベル変換回路２２、容量駆動回路２３、容量２４及び出力回路の各回路部分の構成については広く知られているので、ここでは詳しい説明は省略する。発振回路２１の２段目のＮＡＮＤゲートには制御信号ＥＮが入力され、発振回路の動作を制御できるようになっている。なお、発振回路２１の５段目のＮＡＮＤゲートと、出力部に入力される制御信号ｖｔｘは外部の制御信号で、テスト時などにＥＮ信号にかかわらずＷＬリセットレベル発生回路を強制的に停止する時に使用する信号である。図示のように、発振回路２１の電源はＶ２であり、容量駆動回路２３の電源はＶ２より高いＶ３である。そのため、発振回路２１の発振信号は、レベル変換回路２２でＶ３に対応するレベルに変換した後、容量駆動回路２３に印加している。
【００２１】
図９は、ＷＬリセットレベル発生回路ユニットの変形例の回路構成を示す図である。図９の回路は、図８の構成で、内部で降圧した電源Ｖ２を発振回路２１と容量駆動回路２３の電源として共通に使用したものである。レベル変換回路２２は必要ないので除かれている。他は図８の構成と同じである。
図１０は、ＷＬリセットレベル発生回路ユニットの別の変形例の回路構成を示す図である。図１０の回路は、図８の構成で、発振回路２１の電源Ｖ２より低い電源Ｖ６を容量駆動回路２３の電源として使用したものである。Ｖ６がＶ２より小さいので、レベル変換回路２２を使用しなくても発振回路２１の出力で容量駆動回路２３を駆動できる。他は図８の構成と同じである。
【００２２】
図１１は、リセットレベル検出回路の回路構成を示す図である。（１）から（４）のいずれの回路でも、負電位出力ｖｎｗｌが所定のレベルより高いか低いかを検出できる。所定のレベルは回路を構成するトランジスタのサイズによって変化するので、サイズを適当に設定することにより、負電位出力ｖｎｗｌが第１の参照レベルＶ４以下であるかを検出する第１リセットレベル検出回路５−１としたり、負電位出力ｖｎｗｌが第２の参照レベルＶ５以上であるかを検出する第２リセットレベル検出回路５−２とすることができる。なお、この回路にも前述の外部から強制的に回路を停止させる制御信号ｖｔｘが入力されており、外部から回路を停止できる。
【００２３】
図１２は、リセットレベル制御回路ユニット６−０〜６−ｎの回路構成を示す図であり、図１３はリセットレベル制御回路ユニットの制御動作を説明する図である。図１３の（１）に示すように、負電位出力ｖｎｗｌがＶ４以下の時には負電位出力は充足しており、それ以上発生する必要はないのですべての発生回路ユニット４−０〜４−ｎの動作を停止させ、負電位出力ｖｎｗｌがＶ５以上の時には負電位のレベルが不足しているのですべての発生回路ユニット４−０〜４−ｎを動作させ、負電位出力ｖｎｗｌがＶ４以上でＶ５以下の時には負電位出力ｖｎｗｌは不足も充足もしていない状態なので、メモリセルアレイのアクセス動作、具体的にはバンクのアクセス動作に応じてアクセスされたバンクに対応する発生回路ユニットを動作させる。図１３の（２）に示すように、負電位出力ｖｎｗｌがＶ４以下の時にはＶ４とＶ５は「低（Ｌ）」であり、バンク選択信号ＢＡにかかわらずＥＮは「低（Ｌ）」であり、発振回路２１から発振信号ＯＳは出力されない。負電位出力ｖｎｗｌがＶ４以上でＶ５以下の時にはＶ４は「高（Ｈ）」でＶ５は「低（Ｌ）」であり、バンク選択信号ＢＡが「Ｈ」の時にはＥＮは「Ｈ」になり、ＢＡが「Ｌ」の時にはＥＮは「Ｌ」になり、ＢＡに応じて発振回路２１から発振信号ＯＳが出力される。負電位出力ｖｎｗｌがＶ５以上の時にはＶ４とＶ５は「Ｈ」であり、バンク選択信号ＢＡにかかわらずＥＮは「Ｈ」であり、発振回路２１から発振信号ＯＳが出力される。
【００２４】
以上のように、第１実施例では、リセットレベル発生回路４を複数のユニットで構成し、何個のユニットを動作させるかでリセットレベル発生回路４の負電位供給量を可変にしている。そして、負電位出力ｖｎｗｌに応じて、すべてのユニットの動作を停止させたり、すべてのユニットを動作させたり、メモリセルアレイのアクセス動作に応じて一部を動作させている。これにより、必要な負電位出力を維持した上で無駄な負電位発生動作を行わないようにしており、消費電力を低減できる。
【００２５】
以上のようにして発生された負電位出力ｖｎｗｌは、ワード線ドライバ２とロウデコーダ３に供給される。図１４は、第１実施例のワード線ドライバ２とロウデコーダ３の回路構成を示す図であり、この回路では、１本のｍｗｌに対し、複数のｓｗｌの中から１本を選択する階層化ワード線方式を用いている。ロウデコーダ３では、ロウアドレス信号ａｄｄａｚ、ａｄｄｂｚ及びブロック選択信号ＢＬＳにより１本のメインワード線ｍｗｌを選択する。ワード線ドライバ２では、選択された１本のメインワード線ｍｗｌに対して、信号ｓｗｄｚにより１本のサブワード線ｓｗｌが選択され、活性化するワード線ＷＬが決定する。ワード線ドライバ２とロウデコーダ３の低電位側電源に負電位出力ｖｎｗｌを使用する。ｍｗｌとｓｗｌは逆極性で、低電位側は共に負電位ｖｎｗｌである。
【００２６】
図１５から図１７は第１実施例のＤＲＡＭの動作を示すタイミングチャートであり、図１５が１個のバンク０のみがアクセスされる場合を、図１６が２個のバンク０とバンク２がアクセスされる場合を、図１７が４個のバンク０〜バンク３がアクセスされる場合を示している。図示のように、アクセスされたビット線対の低電位側の電位はゼロであるが、非選択のワード線の電位はゼロより低い負電位である。図で長円で示したタイミングで負電位出力ｖｎｗｌに係わる信号が遷移するので、負電位出力ｖｎｗｌの電源線にワード線（ここではメインとサブワード線）の負荷を充放電するだけの電流が流れ込むことになる。従って、ＷＬリセットレベル発生回路４は、この電流を吸収するだけの能力を必要とする。ただし、バンクを活性化している期間は最小時間が規定されているだけで最大時間は規定されていない。従って、図示のように、１バンクのみ活性化してワード線を活性化（選択）する場合と、４バンク活性化して並行してワード線を活性化する場合では、必要な電流に差が生じる。このように、内部の動作状態により必要な電流に大きな差がある場合に、必要十分な電流を供給するために、本実施例のようにバンク毎に一つの発生回路ユニットを配置し、バンク選択信号ＢＡに応じて動作を制御する方式が効果的となる。
【００２７】
なお、図１３に示した制御において、第１と第２のリセットレベル検出回路の一方のみを設け、Ｖ４とＶ５の一方のみを設定して制御を行ってもよい。また、複数ある発生回路ユニットと制御回路ユニットの組のうちの一部について上記のような制御を行うようにしてもよい。すなわち、制御回路ユニット６−０〜６−ｎのうち一部を削除し、削除した部分についてはバンク選択信号ＢＡを直接発生回路ユニットに入力するか、発生回路ユニットを常時動作状態にする。
【００２８】
更に、上記の制御において、いずれかのバンクへのアクセスが常時行われ、実際に必要な負電位出力ｖｎｗｌの量がアクセスするバンク数に比例する場合には、図５における第１及び第２リセットレベル検出回路５−１、５−２と制御回路ユニット６−０〜６−ｎを設ける必要はなく、制御信号ＥＮ０〜ＥＮｎの代わりにバンク選択信号ＢＡ０〜ＢＡｎを発生回路ユニット４−０〜４−ｎに直接入力するようにできる。
【００２９】
図１８は、第１実施例のＷＬリセットレベル発生回路の変形例の構成を示すブロック図である。この変形例は、図６の構成において、レベル変換回路２２を複数のレベル変換回路ユニット２２−０〜２２−ｎに、容量駆動回路２３を複数の容量駆動回路ユニット２３−０〜２３−ｎに、容量２４を複数の容量ユニット２４−０〜２４−ｎに、出力回路２５を複数の出力回路ユニット２５−０〜２５−ｎに分け、それぞれを組み合わせてｎ組としたもので、各組には共通の発振回路２１から異なる位相の発振信号ＯＳ０〜ＯＳｎがそれぞれ供給される。各組の出力は共通に接続されている。この変形例は、発振信号の周期に対してポンピング容量２４が大きい時に有効である。発振信号の周期が短くなると、大きな容量を十分に充電できなくなり、電流供給効率が低下する。そのため、発振信号の周期をあまり短くできない。一方、負電位発生回路の面積の増大を抑制し、その消費電流を抑制するためには発振信号の周期を短くすることが望ましい。この変形例のように、各組の出力を共通に接続し、各組に異なる位相の発振信号を入力すると、たとえ発振信号の周期が短く小さな容量しか十分に充電できないとしても、他の組が交互に補うため電流供給効率は低下しない。
【００３０】
図１９は、上記の変形例を具体化したＷＬリセットレベル発生回路ユニットの変形例の回路構成を示す図であり、２組に分けた例である。図示のように、この回路は、発振回路２１と、２個のレベル変換回路２２Ａと２２Ｂと、２個の容量駆動回路２３Ａと２３Ｂと、２個の容量２４Ａと２４Ｂと、２個の出力回路を有する。いいかえれば、図１１の回路は、図８の発生回路ユニットを２組設け、発振回路２１を共通とし、発振回路２１の異なる位相の２つの発振信号が容量駆動回路２３Ａと２３Ｂに入力されるようにしたものである。これにより、２個の容量２４Ａと２４Ｂはほぼ逆相の２つの発振信号で駆動されることになり、２組の発生回路ユニットの出力は共通に接続されているので、図８の構成に比べて発振信号の周期に対応した出力のリップルが低減される。なお、レベル変換回路と容量駆動回路と容量と出力回路を３組以上設けて、３つ以上の異なる発振信号で容量を駆動することも可能である。
【００３１】
図１９のように容量駆動回路と容量と出力回路を複数組設け、発振回路を共通化する構成は、図８や図９や図１０のいずれの回路にも適用可能である。
図２０は、第２実施例のＷＬリセットレベル発生回路４と、リセットレベル検出回路５と、リセットレベル制御回路６の構成を示すブロック図である。第２実施例の構成は、リセットレベル検出回路５が分割されていない点が第１実施例と異なる。第２実施例のリセットレベル検出回路５は、負電位出力ｖｎｗｌがＶ４以下であるか、Ｖ５以上であるかを検出する。いわば、第２実施例のリセットレベル検出回路５は、第１実施例の第１と第２のリセットレベル検出回路５−１と５−２の機能をまとめて行う。他の部分は第１実施例と同じである。
【００３２】
図２１と図２２は、第２実施例のリセットレベル検出回路５の構成例を示す図である。これらの回路もトランジスタのサイズを調整することによりＶ４とＶ５のレベルを調整できる。これ以上の詳しい説明は省略する。
第１及び第２実施例では、リセットレベル発生回路４を複数のユニットで構成し、何個のユニットを動作させるかでリセットレベル発生回路４の負電位供給量を可変にしている。リセットレベル発生回路４の負電位供給量を可変にする方法としては、他に容量駆動回路の電源電位を変化させる方法や、容量を駆動する発振信号の周期を変化させる方法や、容量の値を変化させる方法などがある。またこれらの方法を、第１及び第２実施例の複数のリセットレベル発生回路ユニットの全部又は一部に適用することも可能である。以下、これらの方法を適用した実施例を説明する。
【００３３】
図２３は、第３実施例のＷＬリセットレベル発生回路の基本構成を示す図である。この実施例は、図１８に示した構成と類似の構成を有するＷＬリセットレベル発生回路に、容量駆動回路の電源電位を変化させる方法を適用して負電位供給量を可変にした例である。図示のように、各容量駆動回路２３−０〜２３−ｎはスイッチとして動作するトランジスタを介して２つの異なる電位の電源に接続される。ここでは、外部電源Ｖ３とそれを降圧した内部電源Ｖ２に接続される。スイッチとして動作するトランジスタには切り換え信号ＶＳＷが印加され、いずれかのトランジスタが導通状態になる。電源Ｖ３の方がＶ２より高いので、Ｖ３に接続されている時の方が容量駆動信号の振幅が大きく、ＷＬリセットレベル発生回路の供給能力は大きくなる。
【００３４】
図２４は、第３実施例のＷＬリセットレベル発生回路の具体的な回路構成とその動作を示す図である。この実施例は、（１）に示すように、図８の第１実施例の回路において容量駆動回路２３の電源を切り換える回路２６を設けたものである。（２）に示すように、制御信号ＥＮが「Ｈ」で発振信号ｎ００が発生されている時に負電位が発生される。切り換え信号ＶＳＷが「Ｌ」の時には電源Ｖ３が接続されるので、このＷＬリセットレベル発生回路の平均供給電流は大きいが、切り換え信号ＶＳＷが「Ｈ」の時には電源Ｖ２が接続されるので、このＷＬリセットレベル発生回路の平均供給電流は小さくなる。
【００３５】
なお、第３実施例の容量駆動回路２３の電源を切り換える方法は、図９や図１０の回路にも適用可能である。
図２５は、第４実施例のＷＬリセットレベル発生回路の基本構成を示す図である。この実施例は、図１８に示した構成と類似の構成を有するＷＬリセットレベル発生回路に、容量を駆動する発振信号の周期を変化させる方法を適用して負電位供給量を可変にした例である。図示のように、発振回路２１の代わりに、高周波の発振信号を出力する高速発振回路２１Ａと、低周波の発振信号を出力する低速発振回路２１Ｂとを設け、どちらの出力を各レベル変換回路２２−０〜２２−ｎに入力するかをトランスファーゲート回路２７で選択する。トランスファーゲートは、切換制御信号により制御される。上記のように、容量を駆動する発振信号の周期が短いほど平均供給電流は大きくなるので、高周波の発振信号を各レベル変換回路２２−０〜２２−ｎに入力すると平均供給電流は大きくなる。
【００３６】
図２６は、第３実施例のＷＬリセットレベル発生回路の具体的な回路構成を示す図であり、図２７はその動作を示すタイムチャートである。この実施例では、図２６に示すように、図８の第１実施例の回路において発振回路２１の代わりに、高速発振回路２１Ａと低速発振回路２１Ｂとを設けたものである。制御信号ＥＮも、高速発振回路２１Ａの動作を制御する制御信号ＥＮＡと、低速発振回路２１Ｂの動作を制御する制御信号ＥＮＢとし、制御信号ＥＮＡとＥＮＢを切換制御信号としても使用する。図２７に示すように、制御信号ＥＮＡが「Ｈ」でＥＮＢが「Ｌ」の時には、高速発振回路２１Ａで高周波数の発振信号ｎ００が発生されてレベル変換回路２２に入力される。この時、低速発振回路２１Ｂは動作しないので、低周波数の発振信号ｎ０１は発生されない。高周波数の発振信号ｎ００で容量が駆動されるので、ＷＬリセットレベル発生回路の平均供給電流は大きい。制御信号ＥＮＡが「Ｌ」でＥＮＢが「Ｈ」の時には、低速発振回路２１Ｂで低周波数の発振信号ｎ００が発生されてレベル変換回路２２に入力される。この時、高速発振回路２１Ａは動作しないので、高周波数の発振信号ｎ００は発生されない。低周波数の発振信号ｎ０１で容量が駆動されるので、ＷＬリセットレベル発生回路の平均供給電流は小さく、消費電流は少なくなる。
【００３７】
なお、第４実施例の容量を駆動する発振信号の周期を変化させる方法は、図９や図１０の回路にも適用可能である。
図２８は、第５実施例のＷＬリセットレベル発生回路の基本構成を示す図である。この実施例は、第３実施例の容量駆動回路の電源電位を変化させる方法と第４実施例の容量を駆動する発振信号の周期を変化させる方法組み合わせて負電位供給量を可変にした例である。また、図２９は、第５実施例の具体的な回路構成を示す図であり、図３０はその動作を示すタイムチャートである。詳しい説明は省略する。なお、第５実施例の方法も、図９や図１０の回路にも適用可能である。
【００３８】
図３１は、第６実施例のＷＬリセットレベル発生回路の基本構成を示す図である。この実施例は、図１８に示したＷＬリセットレベル発生回路において、容量の値を変化させる方法を適用して負電位供給量を可変にした例である。図示のように、レベル変換回路の一部への発振信号の入力を禁止するためのスイッチ回路２８を設け、一部のユニットの組を動作させなくしたものである。これにより実質的に使用される容量の値が変化し、平均供給電流が変化する。スイッチ回路２８は容量面積制御信号ＡＣＳで制御される。なお、同一の発振信号を使用するのであれば、レベル変換回路を共通化して、スイッチ回路を各容量駆動回路の入力部に設けることも可能である。
【００３９】
図３２は、第６実施例のＷＬリセットレベル発生回路の具体的な回路構成を示す図であり、図３３はその動作を示すタイムチャートである。この実施例では、図３２に示すように、図１９の第１実施例の変形例の回路において、ＡＣＳに応じて一方の組のレベル変換回路２２Ａへの発振信号ｎ０１の入力を禁止できるようにすると共に、容量２４Ａの電源駆動部への発振信号ｎ００の入力も禁止できるようにしている。他方の組のレベル変換回路２３Ｂには常時発振信号ｎ００が入力され、電源駆動部へも常時発振信号ｎ０１が入力される。従って他方の組は常時動作する。
【００４０】
図３３に示すように、このＷＬリセットレベル発生回路は制御信号ＥＮが「Ｈ」の時に動作し、ＡＳＳが「Ｈ」の時には２つの組が共に動作するので平均供給電流は大きくなり、ＡＳＳが「Ｌ」の時には一方の組は動作しないので平均供給電流は小さくなる。
図３４は、第６実施例の変形例のＷＬリセットレベル発生回路の回路構成と動作を示す図である。この実施例では、図３４の（１）に示すように、２組の容量駆動回路２３Ａと２３Ｂ及び容量２４Ａと２４Ｂを設け、ＡＣＳに応じて一方の容量駆動回路２３Ｂへのレベル変換後の発振信号の入力を禁止できるようにしている。動作は、図３４の（２）に示すように、図３３と類似しているので、これ以上の説明は省略する。
【００４１】
以上、本発明の実施例を説明したが、すでに説明したように、実施例の構成を各種組み合わせることが可能であり、要求される使用に応じて最適な方法を使用することが重要である。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、ワード線のリセットレベルを負電位にすることによりサブスレッシュルドリーク電流を削減してデータ保持時間を延長した半導体記憶装置において、低消費電力化、安定確実な動作などの特性の改善が実現され、微細化や高集積化が進められる半導体記憶装置において特に効果的である。
【図面の簡単な説明】
【図１】ワード線のリセットレベルを負にする従来例のＤＲＡＭの基本構成の例を示す図である。
【図２】本発明の原理構成図である。
【図３】本発明の第１実施例のＤＲＡＭのバンク構成を示す図である。
【図４】第１実施例のＤＲＡＭのブロック構成図である。
【図５】第１実施例のＷＬリセットレベル発生と制御に関する構成を示す図である。
【図６】第１実施例のＷＬリセットレベル発生回路の構成を示す図である。
【図７】内部降圧電源回路の構成例を示す図である。
【図８】第１実施例のＷＬリセットレベル発生回路の具体的な構成を示す図である。
【図９】第１実施例のＷＬリセットレベル発生回路の他の構成例を示す図である。
【図１０】第１実施例のＷＬリセットレベル発生回路の他の構成例を示す図である。
【図１１】リセットレベル検出回路の構成例を示す図である。
【図１２】第１実施例のリセットレベル制御回路の構成を示す図である。
【図１３】第１実施例におけるリセットレベル制御方法の説明図である。
【図１４】第１実施例のロウデコーダとＷＬドライバの構成を示す図である。
【図１５】第１実施例におけるワード線とビット線のレベル変化を示すタイミング図（１バンク動作時）である。
【図１６】第１実施例におけるワード線とビット線のレベル変化を示すタイミング図（２バンク動作時）である。
【図１７】第１実施例におけるワード線とビット線のレベル変化を示すタイミング図（４バンク動作時）である。
【図１８】第１実施例の変形例のＷＬリセットレベル発生回路の基本構成を示す図である。
【図１９】第１実施例の変形例のＷＬリセットレベル発生回路の構成を示す図である。
【図２０】本発明の第２実施例のＷＬリセットレベル発生と制御に関する構成を示す図である。
【図２１】第２実施例のリセットレベル検出回路の構成例を示す図である。
【図２２】第２実施例のリセットレベル検出回路の構成例を示す図である。
【図２３】本発明の第３実施例のＷＬリセットレベル発生回路の基本構成を示す図である。
【図２４】第３実施例のＷＬリセットレベル発生回路の構成と動作を示す図である。
【図２５】本発明の第４実施例のＷＬリセットレベル発生回路の基本構成を示す図である。
【図２６】第４実施例のＷＬリセットレベル発生回路の構成を示す図である。
【図２７】第４実施例のＷＬリセットレベル発生回路の動作を示す図である。
【図２８】本発明の第５実施例のＷＬリセットレベル発生回路の基本構成を示す図である。
【図２９】第５実施例のＷＬリセットレベル発生回路の構成を示す図である。
【図３０】第５実施例のＷＬリセットレベル発生回路の動作を示す図である。
【図３１】本発明の第６実施例のＷＬリセットレベル発生回路の基本構成を示す図である。
【図３２】第６実施例のＷＬリセットレベル発生回路の構成を示す図である。
【図３３】第６実施例のＷＬリセットレベル発生回路の動作を示す図である。
【図３４】第６実施例の変形例のＷＬリセットレベル発生回路の構成と動作を示す図である。
【符号の説明】
１…メモリセルアレイ
２…ワード線ドライバ
３…ロウデコーダ
４…ＷＬリセットレベル発生回路（負電位発生回路）
４−０〜４−ｎ…ＷＬリセットレベル発生回路ユニット
５…リセットレベル検出回路
５−１…第１リセットレベル検出回路
５−２…第２リセットレベル検出回路
６…リセットレベル制御回路
６−０〜６−ｎ…リセットレベル制御回路ユニット
２１…発振回路
２２…レベル変換回路
２３…容量駆動回路
２４…容量
２５…出力トランジスタ（出力回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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