(57)【特許請求の範囲】
【請求項１】
複数のピクセルセルからなる第１の部分と複数のピクセルセルからなる第２の部分とを少なくとも有し、該第２の部分が前記第１の部分とは別個のものである、複数のピクセル・セル（10）と、
サブサンプリングモードでの動作時に前記第１の部分の読み出しを行うサンプリング論理回路（11）と、
該サブサンプリングモード時の前記第１の部分の読み出しの後に該第１の部分と前記第２の部分との両方をリセットするリセット論理回路（11,20）と
を備えており、
前記複数のピクセル・セル（10）が複数の行に配列され、前記第１の部分が、前記複数の行の一部をなす複数行からなる第１のグループを少なくとも含み、前記第２の部分が、前記複数の行の一部をなす複数行からなる第２のグループを少なくとも含み、
前記リセット論理回路が、少なくとも前記第１のグループの第１の行（0）と前記第２のグループの第２の行（2）との間に接続されたデコード論理回路(12)を含み、該デコード論理回路(12)が補助リセット論理回路（20）を含み、該補助リセット論理回路（20）が、サブサンプリングモード時に、前記第１の行（0）についてのリセット信号の受信に応じて、前記第２の行（2）へリセット信号を伝搬させる、
アクティブピクセルセンサ回路。
【請求項２】
前記リセット論理回路（11,20）が、複数の補助リセット論理回路（20）を含み、該複数の補助リセット論理回路（20）の各々が、前記第２のグループ中の行の１つに対し、前記第１のグループの対応する行についてのリセット信号の受信に応じてリセット信号を伝搬させることが可能である、請求項１に記載の回路。
【請求項３】
前記複数のピクセル・セル（5）が複数の行に配列され、サブサンプリングモード時にサブサンプリングの対象となる行Ｎ（Ｎは整数）が読み出され及びリセットされる毎に、前記リセット論理回路が行Ｎ＋Ｘ（Ｘは整数）にリセット信号を伝搬させる、請求項１に記載の回路。
【請求項４】
Ｘが正の整数である、請求項３に記載の回路。
【請求項５】
複数の行に配列された複数のピクセル・セル（5）を設け、その各行が対応するリセットラインを有しており、該複数の行が少なくとも行Ｎ及び行Ｎ＋Ｘを含み（Ｎ,Ｘは整数）、
行Ｎのリセットラインと行Ｎ＋Ｘのリセットラインとの間にリセット伝搬論理回路を設け、
サブサンプリングモードを検知し、該サブサンプリングモード時に、行Ｎの前記リセットライン上でのリセット信号の受信に応じて前記リセット伝搬論理回路により行Ｎ＋Ｘの前記リセットライン上にリセット信号を伝搬させる、
という各ステップを有する、アクティブピクセルセンサ回路の動作方法。
【請求項６】
Ｘが１〜８の整数である、請求項５に記載の方法。
【請求項７】
Ｘが正の整数である、請求項５に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブピクセルセンサに関し、特にかかるセンサ内のピクセル・セルの高速かつ完全なリセットに関する。
【０００２】
【従来の技術】
アクティブピクセルセンサ（APS)は、ディジタルイメージデータを捕捉するものであり、ディジタルスチルカメラ、ディジタルビデオカメラ、イメージコピー装置等で使用される場合が多い。典型的に、APSは典型的には、一般にフォトダイオードと呼ばれる感光性ダイオードを１つづつ含む複数のピクセル・セルから形成される。代表的なAPSアレイのサイズには、352行×288列（CIF)及び640行×480列（VGA)が含まれる。アレイ密度は、将来的に増加することが予測される。
【０００３】
APSでイメージが捕捉される前に（即ち写真が撮影される前に）、提示されたイメージについてのピクチャパラメータをサンプリングして、露光アルゴリズム及び焦点アルゴリズムに関するデータを獲得することが好ましい。これらのアルゴリズムにより、オートフォーカス、ホワイトバランス、RGB電圧等価(equalization)、露光時間/利得ブースト調節等を達成することが可能となる。
【０００４】
初期のピクチャパラメータの決定は典型的には、提示されたイメージの入射光によりピクセルを露光させる「サンプリング」とよばれるプロセスで達成される。しかし、各ピクセルについて読み出し及びリセットを行い、また露光電圧レベルとリセット電圧レベルとの差（入射光の強度を表す）を計算するために要する時間は不利益にも長いものとなる。この遅延を削減するために、「サブサンプリング」と呼ばれるプロセスが開発された。
【０００５】
サブサンプリングでは、アレイ全体ではなく、アレイの小部分、またはアレイの複数の小部分が、初期のピクチャパラメータの決定時に露光される。この場合、正確な検知のために十分な数のピクセルの露光と、処理時間を増大させるものとなるサンプリングの対象となるピクセルの数の削減との間でのトレードオフが要求されることになる。
【０００６】
【発明が解決しようとする課題】
選択されたサブサンプリング技術が、例えば、交互の行または交互の行のグループを選択する場合には、このトレードオフは効果的に達成されるが、幾つかの不利益な側面も見られる。かかる不利益な側面の１つとして、アレイ全体のリセットではなくアレイの「一部」のリセットにより、（漏洩電流及び付加リセット効果(additive reset value)等に起因して）異なるリセット値を有するピクセルが生じることが挙げられる。その結果として、APS出力信号が不正確なものとなり、最終的なイメージ中にそのアーチファクトが発生することとなる。この問題は、提示されたイメージが暗い場合にさらに悪化する。この例では、少量のフォトダイオードの放電のみが発生し、その結果、（付加リセット効果に起因して）リセット値が増大し、サンプリングされたピクセル・セルのリセット値とサンプリングされていないピクセル・セルのリセット値との差が大きくなる。
【０００７】
このリセット値が異なってしまうという問題を軽減させる１つの考え得る方法として、ピクセル行の各々を順次にリセットするグローバルリセット信号を生成することが挙げられる。この順次のリセットが好ましい理由は、同時に又は並列的にリセットを行った場合に多数の同時の信号遷移に起因して許容できないほど高いEMIが発生することにある。しかし、アレイ全体に対して順次にリセットを行う場合には、不利益に時間を要することになる。
【０００８】
したがって、サブサンプリングを許容すると共にほぼ全てのピクセルの高速かつ正確なリセットを可能にするAPSが必要とされている。
【０００９】
【問題を解決するための手段】
本発明の目的は、サブサンプリング及びアレイ中のほぼ全てのピクセル・セルのリセットを高速に実行することを可能にするAPSを提供することである。
【００１０】
本発明の別の目的は、サブサンプリング又はそれと同様の処理で読み出されなかったアレイの一部をリセットするルックアヘッド（前方参照）（またはルックビハインド（後方参照）)リセットを有するAPSを提供することである。
【００１１】
本発明の目的はまた、高速、低コスト、及び低EMI態様で動作する、APSを提供することである。
【００１２】
本発明の上述の目的及びそれに関連する目的は、本書で説明する改良されたリセットを有するアクティブピクセルセンサを使用することにより達成される。
【００１３】
一実施形態では、本発明は、サブサンプリングされる行とサブサンプリングされない行との間に接続される組み合わせ論理回路を含むものとなる。該論理回路は、回路がサブサンプリングモードで動作しているときを検知し、サンプリングされた行がリセットされた際にサンプリングされていない行に対してリセット信号を生成する。この構成は、サブサンプリングが行なわれた後に全体的なリセットを提供するための低コストで高速で効率的な実施態様を提供するものとなる。
【００１４】
別の実施形態では、サブサンプリングの実施後におけるサブサンプリングされた行とサブサンプリングされていない行とのリセットを、制御論理回路レベルでリセット制御論理回路において実施することが可能である。
【００１５】
本発明の上述その他の利点及び特徴については、当業者であれば、図面を参照しつつ以下に示す本発明の詳細な説明を検討することにより明らかとなろう。
【００１６】
【発明の実施の形態】
図１は、本発明によるアクティブピクセルセンサ(APS)10を示す説明図である。APS10は、N行×M列（N,Mは正の整数）のアレイであることが好ましい。各行及び列の交点に１つのピクセル・セルが配設され、その各ピクセル・セルは、既知であるように、リセット、行選択、及び列または読み出し信号等を受信することが好ましい。
【００１７】
APS10は、本発明の代表的な一実施形態を例示したものであり、具体的には、サブサンプリングを行なう一方、該サブサンプリングの後にアレイ全体の高速な全体リセットを提供するものである。
【００１８】
ブロック11は、行選択及びリセット信号制御論理回路を表し、ブロック12は、行選択及びリセット信号デコード論理回路を表している。行選択及びリセット信号の適時の生成及び処理に適した制御及びデコード論理回路は、当業界で既知のものである。サブサンプリングモードにおいて、論理回路12は、行選択及びリセット信号を、行0,1,4,5,8,9,12,13等の各行に伝搬させる。行2,3,6,7,10,11等は、サブサンプリングでは使用されない（上述の理由による）。
【００１９】
論理回路20は、サブサンプリング手順時に読み出しが行われなかった行のリセットを行なうことが好ましい。論理回路20により生成されるかかるリセット信号は、読み出された行についてのリセット信号とほぼ同時に生成される。
【００２０】
本発明の一実施形態では、論理回路20は、多数のサブサンプリングが行なわれた行とサブサンプリングが行なわれない行（例えば行0,1（サブサンプリング対象）と行2,3（非サブサンプリング対象））との間に接続される。サブサンプリングモードにおける行0上でのリセット信号の発生に応じて、論理回路20は、行2上にリセット信号を生成する。同様に、サブサンプリングモードにおける行1上でのリセット信号に応じて、論理回路20は行3にリセット信号を生成する。このように、（図１の）論理回路20は、N番目の行でのリセット信号の受信に応じてN＋2番目の行にリセット信号を生成するルックアヘッドリセット機構として働く。このようにして、APS10全体がリセットされ、該リセットはEMIの発生を最小限に抑えつつ高速に実施される。
【００２１】
なお、図１の実施形態はルックアヘッドリセット機構を表しているが、本発明の自動リセット機能は、ルックビハインド方式でも実施可能であり、例えば、行2,3をサブサンプリングし、行0,1をそれと共にリセットすることも可能である、ということが理解されよう。また、図１ではN＋2リセットについて示したが、本発明の自動リセット機構は、サブサンプリングされない行に対するサブサンプリングされる行の比が如何なる値（例えば、N＋1,N＋3,N＋2〜3,M＋2〜8その他）であっても実施することが可能である、ということが理解されよう。
【００２２】
図２は、本発明によるリセット論理回路20の一実施形態の概要を示す説明図である。該論理回路20は、サブサンプリングされた行（例えば行0,1）から行リセット信号を受信する。該論理回路20はまた、前記行リセット信号を処理してサンプリングされない行（例えば行2,3）についてリセット信号を生成する組み合わせ論理回路を含む。
【００２３】
論理回路20は、２つのNANDゲート21,22、４つのインバータ23〜26、及び２つのNORゲート27,28を含む。行0リセット信号（RST0）は、サブサンプリング(SS）モード信号が存在する場合にNANDゲート21によりゲート出力される。該NANDゲート21の出力が、NORゲート27でアレイイネーブル（EN）信号によりゲート出力され、及び反転されて、行2リセット信号（RST2）が生成される。
【００２４】
同様に、行1リセット信号（RST1）は、サブサンプリングモード信号が存在する場合にNANDゲート22によりゲート出力される。該NANDゲート22の出力が、NORゲート28でイネーブル信号によりゲート出力され、及び反転されて、行3リセット信号（RST3）が生成される。
【００２５】
論理回路20は、例えば図１のAPS10内で、多数回反復されて、サンプリングされていない行の所望のリセットを提供することが可能である。また、論理回路20内の組み合わせ論理回路を増大させて、より多くの行の自動リセットを提供することが可能である。
【００２６】
なお、本書で教示した自動リセットは、行選択及びリセット信号制御論理回路11のソフトウェア、フォームウェア、またはハードウェアにプログラミングすることにより、該論理回路11内で実施することが可能である、ということが理解されよう。
【００２７】
本発明の自動リセット機能は、従来のAPS、及びRay Metzerによる「Improved Digital Imaging Circuit and Method」と題する米国出願第09/371,745号により教示される蛇状(serpentine)行選択及び/又はリセット信号伝搬を使用したAPSに適用することが可能である。
【００２８】
本発明をその具体的な実施形態に関して説明してきたが、更なる修正が可能であり、本出願は、一般に本発明の原理に従うと共に本発明が属する当業界における既知の及び慣例的な実施の範囲内に含まれ及び上述の本質的な特徴に適用可能であり本発明の範囲及び添付の特許請求の範囲の制限内にある本開示からの逸脱を含む、あらゆる変形、使用、又は適用を網羅することを意図したものである。
【００２９】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
【００３０】
１．少なくとも第１の部分と第２の部分とを有し、該第２の部分が前記第１の部分とは別個のものである、複数のピクセル・セル（10）と、
サブサンプリングモードでの動作時に前記第１の部分の読み出しを行うサンプリング論理回路（11）と、
該サブサンプリングモード時の前記第１の部分の読み出しの後に該第１の部分と前記第２の部分との両方をリセットするリセット論理回路（11,20）と
を備えている、アクティブピクセルセンサ回路。
２．前記複数のピクセル・セル（10）が複数の行に配列され、前記第１の部分が複数行からなる第１の別個のグループを少なくとも含み、前記第２の部分が複数行からなる第２の別個のグループを少なくとも含む、前項１に記載の回路。
３．前記リセット論理回路が、前記第１のグループの少なくとも第１の行（0）と前記第２のグループの第２の行（2）との間に補助リセット論理回路（20）を含み、該補助リセット論理回路（20）が、サブサンプリングモード時に、前記第１の行（0）についてのリセット信号の受信に応じて、前記第２の行（2）へリセット信号を伝搬させる、前項２に記載の回路。
４．前記リセット論理回路（11,20）が、複数の補助リセット論理回路（20）を含み、該複数の補助リセット論理回路（20）の各々が、前記第２のグループ中の行の１つに対し、前記第１のグループの対応する行についてのリセット信号の受信に応じてリセット信号を伝搬させることが可能である、前項３に記載の回路。
５．前記複数のピクセル・セル（5）が複数の行に配列され、サブサンプリングモード時に読み出し及びリセットが行われるあらゆる行Ｎについて、前記リセット論理回路が行Ｎ＋Ｘ（Ｘは整数）にリセット信号を伝搬させる、前項１に記載の回路。
６．Ｘが正の整数である、前項５に記載の回路。
７．複数の行に配列された複数のピクセル・セル（5）を設け、その各行が対応するリセットラインを有しており、該複数の行が少なくとも行Ｎ及び行Ｎ＋Ｘを含み（Ｎ,Ｘは整数）、
行Ｎのリセットラインと行Ｎ＋Ｘのリセットラインとの間にリセット伝搬論理回路を設け、
行Ｎの前記リセットライン上でのリセット信号の受信に応じて前記リセット伝搬論理回路により行Ｎ＋Ｘの前記リセットライン上にリセット信号を伝搬させる、
という各ステップを有する、アクティブピクセルセンサ回路の動作方法。
８．サブサンプリングモードを検知し、該サブサンプリングモード時に行Ｎ＋Ｘについて前記リセット信号を伝搬させるステップを更に含む、前項７に記載の方法。
９．Ｘが１〜８の整数である、前項７に記載の方法。
10．Ｘが正の整数である、前項７に記載の方法。
【図面の簡単な説明】
【図１】本発明によるアクティブピクセルセンサ（APS)を示す説明図である。
【図２】本発明によるリセット論理回路の一実施形態の概要を示す説明図である。
【符号の説明】
10      アクティブピクセルセンサ（APS)
11      行選択リセット信号制御論理回路
12      行選択リセット信号デコード論理回路
20      論理回路
21,22   NANDゲート
23〜26  否定回路
27,28   NORゲート
【図１】
0003711016.tif 000002
【図２】
0003711016.tif 000003