(57)【特許請求の範囲】
【請求項１】
互いに交差する走査線の行及び信号線の列と、両者の交差部に配される画素と、各走査線に接続しており順次一行分の画素を選択する垂直駆動回路と、各信号線に接続しており多ビット構成のデジタル画像データに基づいて多階調化された信号電圧を生成し、選択された一行分の画素に該信号電圧を書き込む水平駆動回路とを備えた表示装置であって、
前記画素は、絶縁基板上に形成され且つ該走査線及び信号線に接続した薄膜トランジスタと該薄膜トランジスタを介して信号電圧が書き込まれる画素電極とを有し、前記垂直駆動回路及び水平駆動回路も同一の絶縁基板上に集積形成された薄膜トランジスタで構成されており、
前記水平駆動回路は少くとも、多ビット構成に含まれる上位桁側のビットデータに応じて一次階調化を行なう前段の電圧変調部と、同じく多ビット構成に含まれる中位桁側のビットデータに応じて二次階調化を行なう中段の電圧変調部と、同じく多ビット構成に含まれる下位桁側のビットデータに応じて三次階調化を行なう後段の電圧変調部とを直列接続した多階調化回路を有することを特徴とする表示装置。
【請求項２】
前記多階調化回路は、各段の電圧変調部の少くとも一つが、抵抗分割された複数レベルの電圧から当該ビットデータに対応した分圧を取り出す抵抗分割型であることを特徴とする請求項１記載の表示装置。
【請求項３】
前記多階調化回路は、各段の電圧変調部の少くとも一つが、ゲート電圧に応じてインピーダンスが変化するアナログゲート素子を用いて階調化を行なうゲート電圧変調型であることを特徴とする請求項１記載の表示装置。
【請求項４】
前記多階調化回路は、各段の電圧変調部の少くとも一つが、ゲートパルスのデューティ比に応じて開閉動作するアナログゲート素子を用いて階調化を行なうゲートパルス変調型であることを特徴とする請求項１記載の表示装置。
【請求項５】
前記多階調化回路は、各段の電圧変調部の少くとも一つが、あらかじめ入力された複数レベルの電圧から当該ビットデータに対応した電圧を選択して階調化を行なう電圧選択型であることを特徴とする請求項１記載の表示装置。
【請求項６】
互いに交差する走査線の行及び信号線の列と、両者の交差部に配される画素と、各走査線に接続しており順次一行分の画素を選択する垂直駆動回路と、各信号線に接続しており多ビット構成のデジタル画像データに基づいて多階調化された信号電圧を生成し、選択された一行分の画素に該信号電圧を書き込む水平駆動回路とを備えた表示装置であって、
前記画素は、絶縁基板上に形成され且つ該走査線及び信号線に接続した薄膜トランジスタと該薄膜トランジスタを介して信号電圧が書き込まれる画素電極とを有し、前記垂直駆動回路及び水平駆動回路も同一の絶縁基板上に集積形成された薄膜トランジスタで構成されており、
前記水平駆動回路は少くとも、多ビット構成に含まれる上位桁側のビットデータに応じて一次階調化を行なう前段の電圧変調部と、同じく多ビット構成に含まれる下位桁側のビットデータに応じて二次階調化を行なって信号電圧を出力する後段の電圧変調部とを直列接続した多階調化回路を有しており、
前段の電圧変調部はビットデータに応じて選択された一対の基準電圧を出力する一対のアナログスイッチ素子を備えており、
後段の電圧変調部は該一対のアナログスイッチ素子の間に直列接続された複数個の抵抗素子を備えており、該一対のアナログスイッチ素子を抵抗成分として含めた分圧回路を構成し、ビットデータに応じて該分圧回路から分圧を取り出して信号電圧を出力することを特徴とする表示装置。
【請求項７】
各抵抗素子の抵抗値は、該アナログスイッチ素子が導通状態にある時の抵抗値の二倍以上に設定されていることを特徴とする請求項６記載の表示装置。
【請求項８】
複数の抵抗素子は互いに等しい抵抗値を有しており、且つ二次階調化の階調数より一個少ない個数の抵抗素子を該一対のアナログスイッチ素子の間に直列接続したことを特徴とする請求項６記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示装置に関する。より詳しくは、デジタル画像データに基づいて階調表現ができる表示装置の集積化技術に関する。
【０００２】
【従来の技術】
図１１を参照して従来の表示装置の一例を簡潔に説明する。表示装置は画面を構成するパネル１１０と周辺の垂直駆動回路１２０、水平駆動回路１３０、タイミング生成回路１４０とで構成されている。パネル１１０は例えば非晶質シリコン薄膜トランジスタをスイッチング素子に用いたアクティブマトリクス型の液晶ディスプレイ（ＬＣＤ）からなる。なお、パネルはこれに限られるものではなくプラズマディスプレイ（ＰＤＰ）やエレクトロルミネッセンスディスプレイ（ＥＬ）を用いることができる。周辺の垂直駆動回路１２０、水平駆動回路１３０及びタイミング生成回路１４０は外付けのＬＳＩからなる。従来の表示装置はパネルと周辺回路が別体であり、両者はＴＡＢなどで電気的に接続される。
【０００３】
パネル１１０は互いに交差する走査線Ｘと信号線Ｙが配列されている。行状の走査線Ｘと列状の信号線Ｙとの交差部には画素ＰＸＬが形成されている。画素ＰＸＬは画素電極とこれに対面する対向電極ＣＯＭとで構成されており、両電極の間に液晶などの電気光学物質が保持されている。各画素ＰＸＬは非晶質シリコンを活性層とする薄膜トランジスタＴｒによって駆動される。薄膜トランジスタＴｒのドレイン電極は対応する画素ＰＸＬに接続され、ソース電極は対応する信号線Ｙに接続され、ゲート電極は対応する走査線Ｘに接続されている。垂直駆動回路１２０は垂直シフトレジスタ回路１２１と出力バッファ回路１２２とからなる。垂直シフトレジスタ回路１２１は出力バッファ回路１２２を介して各走査線Ｘに接続しており、順次一行分の画素ＰＸＬを選択する。水平駆動回路１３０は、水平シフトレジスタ回路１３１とラインメモリ回路１３２とレベル変換回路１３３とデジタルアナログ変換回路１３４とを集積化したＬＳＩである。この水平駆動回路１３０は各信号線Ｙに接続しており、多ビット構成のデジタル画像データに基づいて多階調化された信号電圧を生成し、選択された一行分の画素ＰＸＬに信号電圧を書き込む。なお、信号電圧はデジタル画像データに基づいて基準電圧を変調することにより生成される。タイミング生成回路１４０は垂直駆動回路１２０と水平駆動回路１３０との間の同期制御を行なう。
【０００４】
図１２は水平駆動回路１３０の具体的な構成例を示している。水平駆動回路は、水平シフトレジスタ回路１３１、入力線Ｚ、サンプリングスイッチＳＷ、レベル変換回路１３３、ラインメモリ回路１３２、デジタルアナログ変換回路１３４などから構成されている。水平シフトレジスタ回路１３１は、図１１に示したタイミング生成回路１４０から供給されるタイミング信号に応じて動作し、６個一組となったサンプリングスイッチＳＷを開閉制御する。これにより、入力線Ｚを介して外部から供給された６ビットパラレル構成のデジタル画像データＤ０〜Ｄ５をサンプリングする。サンプリングされたデジタル画像データはレベル変換回路１３３を介してラインメモリ回路１３２に一行分まとめて格納される。ラインメモリ回路１３２に対するデジタル画像データの一括ラッチは、図１１に示したタイミング生成回路１４０から供給されるタイミング信号によって制御される。デジタルアナログ変換回路１３４はデコーダ回路とアナログスイッチとで構成されている。デジタルアナログ変換回路１３４はラインメモリ回路１３２に格納されたデジタル画像データを解読して、画素ＰＸＬ毎に割り当てられた信号電圧を生成する。生成された信号電圧は対応する信号線Ｙに出力される。従来のデジタルアナログ変換回路１３４は外部から供給された６４階調の基準電圧Ｖ１〜Ｖ６４の何れか一つを６ビットパラレル構成のデジタル画像データの解読結果に基づいて選択し、対応する信号線Ｙに供給する。この従来例では６ビットパラレル構成のデジタル画像データを用いている為、基準電圧は２6 ＝６４階調のレベルが必要になる。８ビットパラレル構成のデジタル画像データを用いた場合には、基準電圧の階調レベルは２8 ＝２５６となる。なお、レベル変換回路１３３とラインメモリ回路１３２の配置は、図１１に示した様に入れ替えることもできる。
【０００５】
図１３は、図１２に示したデジタルアナログ変換回路１３４の具体的な構成例を示しており、一本分の信号線Ｙに対応した部分のみが表わされている。図示する様に、デジタルアナログ変換回路１３４は基準電圧選択回路１３５−１〜１３５−２５６の直列接続からなる。デジタル画像データがＤ０〜Ｄ７からなる８ビットパラレル構成を有する場合、基準電圧選択回路１３５−１〜１３５−２５６は２8 ＝２５６個必要となり、これをワンチップ化した場合大規模なＩＣ（ＬＳＩ）になってしまう。各基準電圧選択回路の内部は例えば、デコーダ回路とインバータとトランジスタとで構成されている。具体的な構成は、例えばＳ．ＳＡＩＴＯ，Ｋ．ＫＩＴＡＭＵＲＡ，ｅｔｃ，ＮＥＣ“Ａ  ６−ｂｉｔ  Ｄｉｇｉｔａｌ  Ｄａｔａ  Ｄｒｉｖｅｒ  ｆｏｒ  Ｃｏｌｏｒ  ＴＦＴ−ＬＣＤｓ”，ｐｐ２５７−２６０，ＳＩＤ  ９５  ｄｉｇｅｓｔ，１９９５に開示されている。この従来例では、信号電圧を生成する為に基準電圧を用いている。基準電圧は抵抗分割により階調化されている。この方式では一本の信号線に対して、例えば６ビットパラレル構成のデジタル画像データを書き込む場合、抵抗分割用に２6 ＝６４個の抵抗素子が必要になる。さらに、デジタル画像データに対応した階調レベルを選択する為ＲＯＭデコーダを用いている。これは、６４階調×６ビット構成のトランジスタマトリックスアレイである。マトリックスの各格子にＣ−ＭＯＳスイッチを配すると、全トランジスタの個数は６４×６×２＝７６８個必要となり、基準電圧選択回路の高集積化が必須である。さらに、８ビットパラレル構成のデジタル画像データを用いて一層の高階調化を図ると、ＲＯＭデコーダの規模は膨大なものになる。
【０００６】
【発明が解決しようとする課題】
図１１に示した従来例では、パネル１１０が非晶質シリコンを活性層とする薄膜トランジスタを用いたアクティブマトリクスＬＣＤである。非晶質シリコン薄膜トランジスタは動作特性が比較的劣り、画素駆動用のスイッチング素子としては用いることができるものの、周辺の回路部を構成するには不十分である。その為従来の表示装置では、パネル１１０とは別体に垂直駆動回路１２０や水平駆動回路１３０をＬＳＩで構成し、パネル１１０に結線していた。
【０００７】
これに対し、近年では多結晶シリコンを活性層とした薄膜トランジスタをスイッチング素子に用いたアクティブマトリクス型のＬＣＤが開発されている。多結晶シリコン薄膜トランジスタは非晶質シリコン薄膜トランジスタに比べ動作特性が優れている為、画素駆動用のスイッチング素子に加え周辺回路も同一の絶縁基板上に形成可能である。しかしながら、図１１に示した従来の表示装置構成では、特に水平駆動回路の規模が膨大である為、パネルへの内蔵化あるいは一体化の障害になっていた。具体的には、水平駆動回路をパネルに内蔵するとその専有面積が大きくなる為、パネル全体のサイズが拡大化してしまう。パネル全体に占める画素アレイ部（画面）の専有面積が相対的に低くなり、商品価値を著しく損なう。
【０００８】
又、従来の基準電圧選択方式ではデジタル画像データのビット数が増えるに従って外部から入力する基準電圧の階調レベル数が多くなり、これに応じて配線数も増える。従って、水平駆動回路をパネルに内蔵したとしても依然として基準電圧を入力する為の配線作業が必要となり、歩留りの悪化を招く。さらに、パネル面積の増大に伴い、デジタルアナログ変換回路内部の寄生容量が増え、パネル内部での信号伝送遅延が発生する。この為高速応答性が損なわれ、高周波で駆動することが困難となる。
【０００９】
水平駆動回路をパネルに内蔵化する上で、その回路規模を縮小化することが必須である。この点、改良化された水平駆動回路の構成が例えば特開平３−８９３９２号公報に開示されている。この表示装置は、平行する複数の信号線が設けられたパネルと、入力デジタル画像データを複数レベルの信号電圧の何れかに変換し、この変換によって得られた信号電圧を各信号線に送出する水平駆動回路とを備えている。ここで、あらかじめ与えられた複数レベルの基準電圧の何れにも対応しない中間調の信号電圧の生成を可能にしている。具体的には、中間調の信号電圧を生成する為、フィールド毎に近接する一対の基準電圧の平均化を行なっている。即ち、基準電圧の選択を行なう前段過程と、選択された基準電圧の平均化を行なう後段過程とを経て所望の信号電圧を生成している。換言すると、前段過程で疎な階調化を行ない、後段過程で密な階調化を行なっている。この様に、階調化を２段階に分けることで、これに要するデコーダの個数を低減化可能である。８ビットパラレル構成のデジタル画像データを用いた場合、段階的な階調化を行なわないと必要なデコーダの個数は前述した様に信号線一本当り２8 ＝２５６個である。これを二段階に分けて疎階調化及び密階調化を行なうと、例えば２4 ＋２4 ＝１６＋１６＝３２個のデコーダで済む。しかしながら、信号線一本当り３２個のデコーダがまだ必要である。依然として水平駆動回路をパネルに一体化あるいは内蔵化させる為には回路規模の縮小化が必要であり、解決すべき課題となっている。
【００１０】
【課題を解決する為の手段】
上述した従来の技術の課題を解決する為に以下の手段を講じた。即ち、本発明に係る表示装置は基本的な構成として、互いに交差する走査線の行及び信号線の列と、両者の交差部に配される画素と、垂直駆動回路と、水平駆動回路とを備えている。垂直駆動回路は各走査線に接続しており順次一行分の画素を選択する。水平駆動回路は各信号線に接続しており、多ビット構成のデジタル画像データに基づいて多階調化された信号電圧を生成し、選択された一行分の画素に該信号電圧を書き込む。前記画素は絶縁基板上に形成され且つ該走査線及び信号線に接続した薄膜トランジスタと、該薄膜トランジスタを介して信号電圧が書き込まれる画素電極とを有する。前記垂直駆動回路及び水平駆動回路も同一の絶縁基板上に集積形成された薄膜トランジスタで構成されている。特徴事項として、前記水平駆動回路は少くとも、多ビット構成に含まれる上位桁側のビットデータに応じて一次階調化を行なう前段の電圧変調部と、同じく多ビット構成に含まれる中位桁側のビットデータに応じて二次階調化を行なう中段の電圧変調部と、同じく多ビット構成に含まれる下位桁側のビットデータに応じて三次階調化を行なう後段の電圧変調部とを直列接続した多階調化回路を有する。
【００１１】
好ましくは前記多階調化回路は、各段の電圧変調部の少くとも一つが、抵抗分割された複数レベルの電圧から当該ビットデータに対応した分圧を取り出す抵抗分割型である。あるいは前記多階調化回路は、各段の電圧変調部の少くとも一つが、ゲート電圧に応じてインピーダンスの変化するアナログゲート素子を用いて階調化を行なうゲート電圧変調型である。あるいは、前記多階調化回路は、各段の電圧変調部の少くとも一つが、ゲートパルスのデューティ比に応じて開閉動作するアナログゲート素子を用いて階調化を行なうゲートパルス変調型である。あるいは前記多階調化回路は、各段の電圧変調部の少くとも一つが、あらかじめ入力された複数レベルの電圧から当該ビットデータに対応した電圧を選択して階調化を行なう電圧選択型である。
【００１３】
本発明の他の側面によれば、本発明に係る表示装置は基本的な構成として、互いに交差する走査線の行及び信号線の列と、両者の交差部に配される画素と、各走査線に接続しており順次一行分の画素を選択する垂直駆動回路と、各信号線に接続しており多ビット構成のデジタル画像データに基づいて多階調化された信号電圧を生成し、選択された一行分の画素に該信号電圧を書き込む水平駆動回路とを備えている。前記画素は、絶縁基板上に形成され且つ該走査線及び信号線に接続した薄膜トランジスタと該薄膜トランジスタを介して信号電圧が書き込まれる画素電極とを有し、前記垂直駆動回路及び水平駆動回路も同一の絶縁基板上に集積形成された薄膜トランジスタで構成されている。前記水平駆動回路は少なくとも、多ビット構成に含まれる上位桁側のビットデータに応じて一次階調化を行なう前段の電圧変調部と、同じく多ビット構成に含まれる下位桁側のビットデータに応じて二次階調化を行なって信号電圧を出力する後段の電圧変調部とを直列接続した多階調化回路を有している。前段の電圧変調部はビットデータに応じて選択された一対の基準電圧を出力する一対のアナログスイッチ素子を備えている。特徴事項として、後段の電圧変調部は該一対のアナログスイッチ素子の間に直列接続された複数個の抵抗素子を備えており、該一対のアナログ素子を抵抗成分として含めた分圧回路を構成する。後段の電圧変調部はビットデータに応じて該分圧回路から分圧を取り出して信号電圧を出力する。好ましくは、各抵抗素子の抵抗値は、該アナログスイッチ素子が導通状態にある時の抵抗値の二倍以上に設定されている。又好ましくは、複数の抵抗素子は互いに等しい抵抗値を有しており、且つ二次階調化の階調数より一個少ない個数の抵抗素子を該一対のアナログスイッチ素子の間に直列接続している。
【００１４】
本発明によれば、電圧変調部を少くとも前中後の三段階に分けて直列接続し、多階調化回路を構成している。これにより、多ビット構成のデジタル画像データに基づいて多階調化された信号電圧を各信号線に印加することができる。８ビット構成のデジタル画像データに基づいて多階調化を行なう場合、何ら電圧変調部の段階化を行なわないと、信号線一本当りに要するデコーダの個数は２8 ＝２５６となる。前後二段に分けて多階調化を行なうとデコーダの個数は信号線一本当り２4 ＋２4 ＝３２個となる。これに対し、本発明に従って前中後の三段階に分けて多階調化を行なうと、デコーダの個数は信号線一本当り２2 ＋２3 ＋２3 ＝２０個まで低減化可能である。これにより、パネルに対する多階調化回路の内蔵化が容易になる。加えて、デコーダの個数の低減化に伴い外部から入力する基準電圧の個数も縮小化できる。隣り合う基準電圧の中間に入る信号電圧は多階調化回路によって内部的に生成することができる。本発明の他の側面によれば、前段の電圧変調部はビットデータに応じて選択された一対の基準電圧を出力する一対のアナログ素子を備えており、後段の電圧変調部は一対のアナログスイッチ素子の間に直列接続された複数個の抵抗素子を備えており、一対のアナログ素子を抵抗成分として含めた分圧回路を構成し、ビットデータに応じて分圧回路から分圧を取り出して信号電圧を出力する。抵抗素子の一部をアナログスイッチ素子で代替することにより、抵抗素子の専有面積を削減化できる。又、アナログスイッチ素子の抵抗を抵抗素子群に対して無視可能な程小さい抵抗値にする必要はなくなる。
【００１５】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係る表示装置を示す全体ブロック図である。図示する様に、本表示装置は大別して、画素アレイ部１と垂直駆動回路２と水平駆動回路３とタイミング生成回路４とからなる。少くとも画素アレイ部１、垂直駆動回路２及び水平駆動回路３は同一の絶縁基板上に集積形成可能である。ただし、本発明はこれに限られるものではなく、画素アレイ部１のみをパネルに形成し、残りの垂直駆動回路２及び水平駆動回路３などを外付けのＬＳＩで供給してもよい。
【００１６】
画素アレイ部１は本表示装置の画面を構成しており、互いに交差する走査線Ｘと信号線Ｙが配列されている。行状の走査線Ｘと列状の信号線Ｙとの交差部には画素ＰＸＬが形成されている。この画素ＰＸＬは少くとも液晶容量ＬＣと薄膜トランジスタＴｒからなる。液晶容量ＬＣは画素電極とこれに対面する対向電極ＣＯＭとで構成されており、両電極の間に電気光学物質として液晶が保持されている。なお、本発明はこれに限られるものではなく液晶に代えて他の電気光学物質を用いることができる。実際のパネル構造では、画素電極及び薄膜トランジスタＴｒは一方の絶縁基板に集積形成され、対向電極ＣＯＭは他方の絶縁基板に全面的に形成されている。両基板の間に液晶が保持される。液晶容量ＬＣは薄膜トランジスタＴｒによって駆動される。薄膜トランジスタＴｒは例えば多結晶シリコンを活性層とする電界効果型のトランジスタである。薄膜トランジスタＴｒのドレイン電極は対応する液晶容量ＬＣの画素電極に接続され、ソース電極は対応する信号線Ｙに接続され、ゲート電極は対応する走査線Ｘに接続されている。垂直駆動回路２は垂直シフトレジスタ回路２１及び出力バッファ回路２２とからなる。垂直シフトレジスタ回路２１はタイミング生成回路４から出力されるタイミング信号に応じて動作し、出力バッファ回路２２を介して順次一行分の画素ＰＸＬを選択する。具体的には、垂直駆動回路２は順次選択パルスを各走査線Ｘに出力し、一行毎に薄膜トランジスタＴｒを導通状態におく。これにより、液晶容量ＬＣが対応する信号線Ｙに接続されることになる。
【００１７】
水平駆動回路３は水平シフトレジスタ回路３１、ラインメモリ回路３２、レベル変換回路３３及び多階調化回路３４からなる。水平シフトレジスタ回路３１はタイミング生成回路４から供給されるタイミング信号に応じて動作し、外部から供給されるデジタル画像データを逐次サンプリングする。ラインメモリ回路３２は同じくタイミング生成回路４から供給されるタイミング信号に応じて動作し、サンプリングされたデジタル画像データを一行分一括して格納する。格納されたデジタル画像データはレベル変換回路３３を介して多階調化回路３４に供給される。多階調化回路３４は外部から基準電圧の供給を受けるとともに信号線Ｙに接続しており、多ビット構成のデジタル画像データに基づいて多階調化された信号電圧を生成し、選択された一行分の画素ＰＸＬに信号電圧を書き込む。具体的には、垂直駆動回路２によって導通状態におかれた薄膜トランジスタＴｒを介して信号電圧を対応する液晶容量ＬＣに書き込む。前述した様に、画素ＰＸＬは絶縁基板上に形成されている。各画素ＰＸＬは走査線Ｘ及び信号線Ｙに接続した薄膜トランジスタＴｒと、この薄膜トランジスタＴｒを介して信号電圧が書き込まれる画素電極とを有している。薄膜トランジスタＴｒは多結晶シリコンを活性層としている。垂直駆動回路２及び水平駆動回路３も画素ＰＸＬと同一の絶縁基板上に集積形成された薄膜トランジスタで構成されている。即ち、本表示装置は画素アレイ部１に加えて周辺の垂直駆動回路２及び水平駆動回路３も同一の絶縁基板上に一体化した駆動回路内蔵型である。
【００１８】
特徴事項として、多階調化回路３４は各信号線Ｙに対応した電圧変調部を備えている。本発明ではこの電圧変調部は少くとも三段階に分かれており、前段電圧変調部３５と中段電圧変調部３６と後段電圧変調部３７の直列接続となっている。前段電圧変調部３５はデジタル画像データの多ビット構成に含まれる上位桁側のビットデータに応じて一次階調化を行なう。中段電圧変調部３６は同じく多ビット構成に含まれる中位桁側のビットデータに応じて二次階調化を行なう。後段電圧変調部３７は同じく多ビット構成に含まれる下位桁側のビットデータに応じて三次階調化を行なう。一次〜三次の階調化を経て生成された信号電圧は対応する信号線Ｙに出力される。
【００１９】
図２は、図１に示した多階調化回路３４の具体的な構成例を示しており、一本の信号線に対応する部分のみを表わしている。図示する様に、この多階調化回路は例えば８ビット構成のデジタル画像データＤ０〜Ｄ７に基づいて２５６レベルに階調化された信号電圧を信号線に供給する。前段電圧変調部３５は上位桁側の２ビットデータＤ０，Ｄ１に応じて一次階調化を行なう。即ち、２ビットデータＤ０，Ｄ１に従って４レベルの一次階調化信号Ａ１Ａ２を出力する。本例ではこの前段電圧変調部３５はあらかじめ入力された複数レベルの前段基準電圧Ｖ０〜Ｖ４から当該ビットデータＤ０Ｄ１に対応した電圧を選択して階調化を行なう電圧選択型である。そこで、本明細書では係る構成を有する前段電圧変調部３５を電圧選択回路と称している。中段電圧変調部３６は中位桁側の３ビットデータＤ２Ｄ３Ｄ４に応じて二次階調化を行なう。即ち、３ビットデータＤ２Ｄ３Ｄ４に基づいて８レベルの二次階調化信号Ｂ１Ｂ２を出力する。本例ではこの中段電圧変調部３６はゲート電圧に応じてインピーダンスの変化するアナログゲート素子を用いて階調化を行なうゲート電圧変調型である。そこで、本明細書では中段電圧変調部３６をゲート電圧変調回路と称している。このゲート電圧変調回路３６は前段の電圧選択回路３５から供給される一次階調化信号Ａ１Ａ２を変調用のゲート電圧として受け入れる。同時にこのゲート電圧変調回路３６は外部から供給された中段基準電圧Ｖ５〜Ｖ１３を中位ビットデータＤ２Ｄ３Ｄ４の値に応じて適宜選択する。選択された中段基準電圧をゲート電圧で変調して二次階調化信号Ｂ１Ｂ２を出力し、後段電圧変調部３７に供給する。後段電圧変調部３７は下位桁側の３ビットデータＤ５Ｄ６Ｄ７に応じて三次階調化を行なう。即ち３ビットデータＤ５Ｄ６Ｄ７に基づき８レベルの三次階調化信号Ｃを出力する。この三次階調化信号Ｃは最終的な信号電圧として信号線に供給される。本例ではこの後段電圧変調部３７は抵抗分割された８レベルの電圧から当該ビットデータＤ５Ｄ６Ｄ７に対応した分圧を取り出す抵抗分割型である。そこで、本明細書では後段電圧変調部３７を抵抗分割変調回路と称している。具体的には、直列接続された複数の抵抗の両端に二次階調化信号Ｂ１Ｂ２が供給されている。二次階調化信号Ｂ１Ｂ２の分圧を下位３ビットデータＤ５Ｄ６Ｄ７の値に基づいて適宜選択する。
【００２０】
図３は、図２に示した各段の電圧変調部から出力される階調化信号を模式的に表わしている。前段電圧変調部（電圧選択回路）３５はハイレベル（Ｈｉｇｈ）からローレベル（Ｌｏｗ）に渡ってレベル化された前段基準電圧Ｖ０〜Ｖ４の内から、上位２ビットデータＤ０Ｄ１に基づいて互いに隣り合う一対のレベルを選択し、一次階調化信号Ａ１Ａ２として出力する。例えばＤ０Ｄ１＝１１の場合Ｖ０Ｖ１のペアを選択してこれを一次階調化信号Ａ１Ａ２として中段電圧変調部３６に出力する。前段電圧変調部３５はＤ０Ｄ１の値に応じてＶ０Ｖ１，Ｖ１Ｖ２，Ｖ２Ｖ３，Ｖ３Ｖ４の各ペアから一つを選択して出力する。即ち、この前段階で大まかに４レベルの階調化が行なわれる。中段電圧変調部（ゲート電圧変調回路）３６は中位ビットデータＤ２Ｄ３Ｄ４の値に基づき、中段基準電圧Ｖ５Ｖ６，Ｖ６Ｖ７，Ｖ７Ｖ８，Ｖ８Ｖ９，Ｖ９Ｖ１０，Ｖ１０Ｖ１１，Ｖ１１Ｖ１２，Ｖ１２Ｖ１３の各ペアから何れか一つを選択して二次階調化信号Ｂ１Ｂ２として後段電圧変調部Ｃに出力する。例えばＤ２Ｄ３Ｄ４＝１１１の場合Ｖ５Ｖ６のペアが二次階調化信号Ｂ１Ｂ２として選択される。この際、ゲート電圧変調回路３６は一次階調化信号Ａ１Ａ２をゲート電圧に用いて二次階調化信号Ｂ１Ｂ２の変調を行なって、その結果を後段電圧変調部３７に出力している。この段階で４レベル×８レベル＝３２レベルの階調化が行なわれたことになる。後段電圧変調部（抵抗分割変調回路）３７は抵抗分割方式により下位ビットデータＤ５Ｄ６Ｄ７に基づいて二次階調化信号Ｂ１Ｂ２の三次階調化を行なっている。この例では二次階調化信号Ｂ１Ｂ２は抵抗分割により８レベルに分かれ、下位ビットデータＤ５Ｄ６Ｄ７の値に従って８レベルの一つが選択され最終的な三次階調化信号Ｃ（信号電圧）として出力される。最終的に、４×８×８＝２５６レベルの階調化が行なえたことになる。
【００２１】
図４は、図２に示した多階調化回路の具体的な構成を表わしている。参考の為（Ａ）に、図１３で示した従来の多階調化回路の構成を再掲しておく。図示する様に、この従来の多階調化回路は基準電圧選択回路１３５−１〜１３５−２５６を２５６個直列接続したものであり、８ビットデジタル画像データＤ０Ｄ１Ｄ２Ｄ３Ｄ４Ｄ５Ｄ６Ｄ７に応じて何れか一個の基準電圧選択回路がオン状態となり、対応する基準電圧がアナログ信号電圧として一本の信号線Ｙに出力される。
【００２２】
これに対し（Ｂ）に示す本発明の多階調化回路は前段に位置する４個のゲート電圧選択回路３５−１〜３５−４と、中段に位置する８個のゲート電圧変調回路３６−１〜３６−８と、後段に位置する８個の抵抗分割変調回路３７−１〜３７−８とで構成されている。即ち、本発明に係る多階調化回路は信号線一本に付き、前段の４個、中段の８個及び後段の８個で合計２０個のデコーダにより構成可能であり、従来に比し大幅に回路規模の縮小化が達成できる。上位ビットデータＤ０Ｄ１＝１１の時第１のゲート電圧選択回路３５−１がオン状態となり、対応する一次階調化信号が中段に送られる。Ｄ０Ｄ１＝００ならば第４のゲート電圧選択回路３５−４がオン状態となる。中位３ビットデータＤ２Ｄ３Ｄ４＝１１１ならば第１のゲート電圧変調回路３６−１がオン状態となり、対応する二次階調化信号が後段側に送られる。Ｄ２Ｄ３Ｄ４＝０００ならば第８のゲート電圧変調回路３６−８がオン状態となる。下位３ビットデータＤ５Ｄ６Ｄ７＝１１１ならば第１の抵抗分割変調回路３７−１がオン状態となり、対応する三次階調化信号がアナログ信号電圧として信号線Ｙに出力される。Ｄ５Ｄ６Ｄ７＝０００ならば第８の抵抗分割変調回路３７−８がオン状態となる。
【００２３】
図５は、図４の（Ｂ）に示した多階調化回路のさらに具体的な構成を示す回路図である。この図では理解を容易にする為、第１のゲート電圧選択回路３５−１と第１のゲート電圧変調回路３６−１と第１の抵抗分割変調回路３７−１のみを示しており、且つこれらの回路が８ビットデジタル画像データＤ０Ｄ１Ｄ２Ｄ３Ｄ４Ｄ５Ｄ６Ｄ７＝１１１１１１１１により全てオン状態となった場合を表わしている。前段のゲート電圧選択回路３５−１はデコーダ回路ＤＥＣ１と一対のアナログゲート素子ＴＧ１，ＴＧ２とからなる。ここでは、アナログゲート素子（アナログスイッチ）としてＣＭＯＳ構成のトランスミッションゲート素子を用いている。デコーダ回路ＤＥＣ１はＤ０Ｄ１＝１１に応じて選択信号Ｘ１，ｘ１を出力し、ＴＧ１，ＴＧ２を開いて一対の前段基準電圧Ｖ０，Ｖ１を選択する。Ｖ０，Ｖ１のペアは図３に示した通りである。なおＸ１，ｘ１は互いに逆相関係となっている。ＴＧ１，ＴＧ２を通過した前段基準電圧のペアＶ０，Ｖ１は一次階調化信号Ａ１Ａ２として中段のゲート電圧変調回路３６−１に供給される。中段のゲート電圧変調回路３６−１に属するデコーダ回路ＤＥＣ２はＤ２Ｄ３Ｄ４＝１１１に応じて選択信号Ｘ２，ｘ２を出力し、アナログゲート素子ＴＧ３，ＴＧ４，ＴＧ５，ＴＧ６を導通状態にする。ＴＧ３，ＴＧ４がオンとなることにより、一次階調化信号Ａ１，Ａ２はそれぞれＴＧ５，ＴＧ６のゲートに印加される。又、ＴＧ５，ＴＧ６がオンになることで、一対の中段基準電圧Ｖ５，Ｖ６が選択される。Ｖ５，Ｖ６のペアのレベルは図３に示した通りである。Ｖ５はＴＧ５でＡ１により変調を受けその結果が二次階調化信号Ｂ１として後段の抵抗分割変調回路３７−１に送られる。同様にＶ６はＴＧ６によりＡ２で変調を受け、その結果が二次階調化信号Ｂ２として後段の抵抗分割変調回路３７−１に送られる。Ａ１，Ａ２はＶ５，Ｖ６を変調する役割を持つ。即ち、ＴＧ５，ＴＧ６のオン抵抗はそれぞれＡ１，Ａ２によって制御される。ＴＧ５，ＴＧ６はそれぞれＶ５，Ｖ６を入力とし、Ｂ１，Ｂ２を出力としている。ＴＧ５，ＴＧ６からの出力はこれらのアナログスイッチの抵抗の比率により決定される。ＴＧ５のドレイン／ソース間の抵抗をＲ５とし、ＴＧ６のドレイン／ソース間の抵抗をＲ６とすると、二次階調化信号Ｂ１Ｂ２の出力電圧ＶＯＵＴは以下の式により与えられる。ＶＯＵＴ＝（Ｖ５−Ｖ６）／（Ｒ５＋Ｒ６）×Ｒ５＋Ｖ６＝（Ｒ５×Ｖ５＋Ｒ６×Ｖ６）／（Ｒ５＋Ｒ６）。ここでＲ５，Ｒ６の値はＴＧ５，ＴＧ６のゲートに供給される前段基準電圧Ｖ０，Ｖ１により制御される。後段の抵抗分割変調回路３７−１に属するデコーダ回路ＤＥＣ３はＤ５Ｄ６Ｄ７＝１１１に応じて選択信号Ｘ３，ｘ３を出力し、アナログゲート素子ＴＧ７を開いて三次階調化信号Ｃを最終的な信号電圧として出力する。抵抗分割変調回路３７−１は直列接続された抵抗Ｒ１〜Ｒ９を備えている。この直列接続の両端には二次階調化信号Ｂ１，Ｂ２が印加されている。二次階調化信号Ｂ１Ｂ２の出力電圧はＲ１〜Ｒ９により抵抗分割され、所望の分圧がＴＧ７で選択される。本例ではＤ５Ｄ６Ｄ７＝１１１であるので、最もハイレベルの分圧がＲ１の一端から取り出されＴＧ７を介して信号線Ｙに供給される。
【００２４】
図６は、図５に示した一次階調化信号Ａ１Ａ２、二次階調化信号Ｂ１Ｂ２、三次階調化信号Ｃの具体的な波形を示す模式図である。図示する様に、液晶を電気光学物質として用いる画素アレイを駆動する場合には、信号電圧は交流化されたものを用いる。例えば、一次階調化信号Ａ１，Ａ２は信号電圧を中心として一水平期間（１Ｈ）又は一フィールド期間（１Ｆ）毎に極性が反転している。同様に、二次階調化信号Ｂ１，Ｂ２も信号電圧を中心として交流化されている。前述した様に、二次階調化信号Ｂ１，Ｂ２は一次階調化信号Ａ１，Ａ２をゲート電圧としてアナログゲート素子により振幅変調されている。二次階調化信号Ｂ１Ｂ２の出力電圧は抵抗分割により所望の値に分圧され、最終的な三次階調化信号Ｃが得られる。三次階調化信号Ｃは信号電圧を中心にして交流化されており、且つその振幅は最終的に８ビットデジタル画像データＤ０〜Ｄ７の値に基づいて変調されている。
【００２５】
図７は、本発明に係る多階調化回路の他の実施形態を示すブロック図である。図２に示した実施形態と対応する部分には対応する参照を付して理解を容易にしている。異なる点は、先の実施形態の前段電圧変調部３５がゲート電圧選択回路であったのに対し、本実施形態ではゲートパルス選択回路となっている。即ち、前段電圧変調部３５は外部から供給された４種類のゲートパルスφ０〜φ３から上位２ビットデータＤ０Ｄ１の値に応じて何れか一つを選択する。選択されたゲートパルスを一次階調化信号Ａとして中段電圧変調部３６に出力する。本実施形態の中段電圧変調部３６は先の実施形態の中段電圧変調部と基本的に同様であるが、ゲート電圧変調方式ではなくゲートパルス変調方式を採用している。即ち、この中段電圧変調部３６は一次階調化信号Ａとして供給されるゲートパルスのデューティ比に応じて開閉動作するアナログゲート素子を用いて階調化を行なう。中段電圧変調部３６から出力された二次階調化信号Ｂ１Ｂ２は後段電圧変調部３７に供給される。これは、先の実施形態と同様に抵抗分割変調回路である。
【００２６】
図８は、図７に示した各段電圧変調部から出力される各階調化信号の波形を示している。前段電圧変調部３５を構成するゲート電圧選択回路はデューティ比が異なる４種類のゲートパルスφ０〜φ３から何れか一つを選択して一次階調化信号Ａとする。例えば、Ｄ０Ｄ１＝１１の時φ０がＡとして選択される。中段電圧変調部３６を構成するゲートパルス変調回路はＤ２Ｄ３Ｄ４の値に従って基準電圧Ｖ５〜Ｖ１３から一対を選び、二次階調化信号Ｂ１Ｂ２とする。この際、選択された一対の基準電圧は前段電圧変調部３５から供給された一次階調化信号Ａによりゲートパルス変調を受ける。
【００２７】
図９は、図７に示した多階調化回路の具体的な構成を示している。図５に示した先の実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。前段のゲートパルス選択回路３５−１に属するデコーダ回路ＤＥＣ１はＤ０Ｄ１＝１１に応じて選択信号Ｘ１，ｘ１を出力し、ＴＧ１を開いてφ０を選択する。中段のゲートパルス変調回路３６−１に属するデコーダ回路ＤＥＣ２はＤ２Ｄ３Ｄ４＝１１１に応じて選択信号Ｘ２，ｘ２を出力し、ＴＧ３を開いてφ０からなる一次階調化信号Ａをゲートパルスとして受け入れる。さらにデコーダ回路ＤＥＣ２はＴＧ５，ＴＧ６を開いて一対の基準電圧Ｖ５，Ｖ６を受け入れる。Ｖ５，Ｖ６はそれぞれＴＧ５，ＴＧ６においてＡによりゲートパルス変調を受け、その結果が二次階調化信号Ｂ１，Ｂ２として後段の抵抗分割変調回路３７−１に出力される。
【００２８】
図１０は、図９に示した多階調化回路の動作説明に供する波形図である。図示する様に、前段のゲートパルス選択回路３５−１により選択されたゲートパルスφ０は振幅がＶＤＤで周期がＴの矩形波である。デューティ比は１：１に設定されている。中段のゲートパルス変調回路３６−１によって選択される一対の基準電圧Ｖ５，Ｖ６は信号電圧を中心として１Ｈ又は１Ｆ毎に極性反転する。前段で選択されたゲートパルスφ０はそのまま一次階調化信号Ａとして中段に入力される。中段で選択された一対の基準電圧Ｖ５，Ｖ６は一次階調化信号Ａによりゲートパルス変調され、二次階調化信号Ｂ１，Ｂ２が得られる。二次階調化信号Ｂ１Ｂ２の出力電圧は後段の抵抗分割変調回路３７−１により分圧され、所望の振幅レベルを有する三次階調化信号Ｃが得られる。三次階調化信号Ｃはある程度平滑化されており、そのまま信号電圧として対応する信号線Ｙに送出される。信号電圧の振幅は最終的に８ビットデジタル画像データＤ０〜Ｄ７の値により設定できる。
【００２９】
上述した様に、本発明はＴＦＴによる一体型駆動回路を一つの特徴としている。薄膜トランジスタ、即ちＴＦＴによる一体型駆動回路を実施する理由を以下に説明する。従来は、信号出力の階調制御方法は、オペアンプ回路による、出力制御を実施していた。しかしながら、このオペアンプを構成するＭＯＳＴｒのばらつきが階調出力の再現性及び均一性を支配している。図１４に、ＩＣで使用されるアンプ回路を使用した多階調回路を示す。この回路の動作原理は、入力されたデジタルデータａ〜ｄで、ＣＭＯＳバッファを経由して抵抗ａ１からｄ１に電流が流れる。加算電流をアンプの入力側に受け、その電荷の増大分を検知するわけである。そして、最終出力でその信号電圧に比例した形でＶｏｕｔを出力する。
【００３０】
しかしながら、図１５に示すように、この回路で使用されるミラー回路は定電流Ｉ１／２を維持するために同じＴｒ特性でなければならない。というのは、これを出力するｅ点での出力電圧が変動するためである。最終的には、Ｖｏｕｔで出力された出力信号は、Ｔｒばらつきにより安定せず、入力信号に対しての出力信号の細かな階調信号制御が行えなくなる。ゆえに、アンプ回路にＴＦＴを使用することは難しい、そこで、本発明では前述した様にアンプなしでの多階調信号出力回路が必要になった。図１４及び図１５に示したアンプ回路は、一般的に階調制御用に使用されるものである。特にこのまえに、抵抗接続を施し、この抵抗接続を選択することにより、階調性をだす。ここで、問題となるのは、上記のＩ１／２の部分であり、左側Ｉ１／２と右側のＩ１／２が、同様に電流を流す必要がある。トランジスタが均一に形成されていないとこのバランスがこわれて、入力信号と出力信号のリニアリティが損なわれる。
【００３１】
ＴＦＴにおいてこれを実現するのは難しい。特に、トランジスタのＶｔｈに起因するオフセット電流のばらつきが問題となる。これは、１０％以内であることが望ましく、これを達成するのは、現在のＴＦＴデバイスでは困難である。ＴＦＴでは、±４０％のばらつきが普通である。これを回避するためには、多階調回路に採用するＴＦＴ一体型の駆動回路では、ＴＦＴは、信号の選択スイッチとして使用することが望ましい。本発明は、これを積極的に採用したものであり、これにより、ばらつきの大きいＴＦＴを使用しても、階調信号のばらつきを小さくすることができる。
【００３２】
図１６は、本発明に係る表示装置の他の実施形態を示す模式的なブロック図であり、要部のみを表わしている。なお、図２に示した先の実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。図１６に示した多階調化回路３４は図１に示した表示装置の水平駆動回路３に組み込まれるものであり、一本の信号線に対応する部分のみを表わしている。図示する様に、この多階調化回路３４は例えば６ビット構成のデジタル画像データＤ０〜Ｄ５に基づいて６４レベルに階調化された信号電圧を信号線に供給する。この多階調化回路３４は前段電圧変調部３５と後段電圧変調部３７の直列接続からなる。前段電圧変調部３５は上位桁側の３ビットデータＤ０，Ｄ１，Ｄ２に応じて一次階調化を行なう。即ち、３ビットデータＤ０，Ｄ１，Ｄ２に従って８レベルの一次階調化信号Ａ１Ａ２を出力する。本例ではこの前段電圧変調部３５はあらかじめ入力された複数レベルの基準電圧Ｖ０〜Ｖ８から当該ビットデータＤ０Ｄ１Ｄ２に対応した電圧を選択して階調化を行なう電圧選択型である。そこで、係る構成を有する前段電圧変調部３５を基準電圧選択回路と称することにする。後段電圧変調部３７は下位桁側の３ビットデータＤ３Ｄ４Ｄ５に応じて二次階調化を行なう。即ち３ビットデータＤ３Ｄ４Ｄ５に基づき８レベルの二次階調化信号Ｃを出力する。この二次階調化信号Ｃは最終的な信号電圧として信号線に供給される。本例ではこの後段電圧変調部３７は抵抗分割された８レベルの電圧から当該ビットデータＤ３Ｄ４Ｄ５に対応した分圧を取り出す抵抗分割型である。ここでは、後段電圧変調部３７を抵抗分割変調回路と称することにする。具体的には、直列接続された複数の抵抗素子の両端に一次階調化信号Ａ１Ａ２が供給されている。この一次階調化信号Ａ１Ａ２は前段の基準電圧選択回路３５によって選択された高低一対の基準電圧からなる。この一次階調化信号Ａ１Ａ２の分圧を下位３ビットデータＤ３Ｄ４Ｄ５の値に基づいて適宜選択する。
【００３３】
図１７は、図１６に示した多階調化回路３４の具体的な構成を表わしている。参考の為（Ａ）に従来の多階調化回路の構成を挙げておく。図示する様に、この従来の多階調化回路は基準電圧選択回路１３５−１〜１３５−６４を６４個直列接続したものであり、６ビットデジタル画像データＤ０Ｄ１Ｄ２Ｄ３Ｄ４Ｄ５に応じて何れか一個の基準電圧選択回路がオン状態となり、対応する基準電圧がアナログ信号電圧として一本の信号線Ｙに出力される。６ビットデータの場合、６４階調となる為、従来の多階調化回路では６４レベルの基準電圧が必要である。これに対応して、６４個の基準電圧選択回路が必要となる。個々の基準電圧選択回路はデコーダ回路とアナログスイッチの組み合わせにより構成されている。６４階調の場合、一本の信号線Ｙに付き６４個のデコーダ回路が必要になる。この従来例では基準電圧選択回路を構成するデジタルアナログ回路の専有面積の増大に伴い、チップサイズが大型化する。又、基準電圧のレベル数の増大に伴い、外部入出力用の配線数が多くなり、外部との接続作業時に歩留りの低下が生じる。又、チップ面積の増大に伴いデジタルアナログ変換回路内部の寄生容量が増大し、内部での信号遅延が発生する。この為、高速応答性が損なわれ高周波での駆動が困難になる。
【００３４】
これに対し、（Ｂ）に示す本発明の多階調化回路は前段に位置する８個の基準電圧選択回路３５−１〜３５−８と、後段に位置する８個の抵抗分割変調回路３７−１〜３７−８とで構成されている。即ち、本発明に係る多階調化回路は信号線一本に付き、前段の８個及び後段の８個で合計１６個のデコーダにより構成可能であり、従来に比し大幅に回路規模の縮小化が達成できる。上位ビットデータＤ０Ｄ１Ｄ２＝１１１の時第１の基準電圧選択回路３５−１がオン状態となり、対応する一次階調化信号が後段に送られる。Ｄ０Ｄ１Ｄ２＝０００ならば第８の基準電圧選択回路３５−８がオン状態となる。一方後段側については、下位３ビットデータＤ３Ｄ４Ｄ５＝１１１ならば第１の抵抗分割変調回路３７−１がオン状態となり、対応する二次階調化信号がアナログ信号電圧として信号線Ｙに出力される。下位３ビットデータＤ３Ｄ４Ｄ５＝０００ならば第８の抵抗分割変調回路３７−８がオン状態となる。この様に本実施形態では、前段の基準電圧選択回路は基準電圧を選択する為のアナログスイッチを含むデコーダで構成されている。後段の抵抗分割変調回路は分圧抵抗を含むデコーダで構成されている。これにより、多階調のアナログ信号電圧を発生するデジタル多階調化回路を構成する。本実施形態は、デジタルデータ入力方式の駆動回路を有する表示装置において、基準電圧選択回路と抵抗分割変調回路を直列接続したことで、あらかじめ用意された基準電圧のレベル数よりも多くの階調を実現することが可能になる。入力されたデジタル画像信号に応じて基準電圧を選択し、更に選択された基準電圧を分圧してアナログ信号電圧を得ている。最終的なアナログ信号電圧は選択された高低一対の基準電圧の中間に位置することになる。即ち、アナログ信号電圧は高レベルの基準電圧より小さく、低レベルの基準電圧より大きな中間の電圧レベルとなる。
【００３５】
図１８は、図１７の（Ｂ）に示した多階調化回路の更に具体的な構成を示す回路図である。この図では理解を容易にする為、第１の基準電圧選択回路３５−１と第１の抵抗分割変調回路３７−１のみを示しており、且つこれらの回路が６ビットデジタル画像データＤ０Ｄ１Ｄ２Ｄ３Ｄ４Ｄ５＝１１１１１１によりすべてオン状態となった場合を表わしている。前段の基準電圧選択回路３５−１はデコーダ回路ＤＥＣ１と一対のアナログスイッチ素子ＴＧ１，ＴＧ２とからなる。ここでは、アナログスイッチ素子としてＣＭＯＳ構成のトランスミッションゲート素子を用いている。デコーダ回路ＤＥＣ１はＤ０Ｄ１Ｄ２＝１１１に応じて選択信号Ｘ１，ｘ１を出力し、ＴＧ１，ＴＧ２を開いて一対の基準電圧ＶＨ，ＶＬを選択する。ＶＨが高レベル側であり、ＶＬが低レベル側である。なお、Ｄ０Ｄ１Ｄ２＝１１１の場合、実際には図１６に示した基準電圧Ｖ０がＶＨとして選択され、基準電圧Ｖ１がＶＬとして選択される。なお、Ｘ１，ｘ１は互いに逆相となっている。ＴＧ１，ＴＧ２を通過した基準電圧のペアＶＨ，ＶＬは一次階調化信号Ａ１Ａ２として後段の抵抗分割変調回路３７−１に供給される。
【００３６】
後段の抵抗分割変調回路３７−１に属するデコーダ回路ＤＥＣ３はＤ３Ｄ４Ｄ５＝１１１に応じて選択信号Ｘ３，ｘ３を出力し、アナログスイッチ素子ＴＧ７を開いて二次階調化信号Ｃを最終的な信号電圧として出力する。抵抗分割変調回路３７−１は直列接続された７個の抵抗素子ＲＳを備えている。この直列接続の両端には基準電圧選択回路３５−１側の一対のアナログスイッチ素子ＴＧ１，ＴＧ２を介して一次階調化信号Ａ１Ａ２が印加されている。基準電圧選択回路３５−１の出力電圧は７個の抵抗素子ＲＳにより抵抗分割され、所望の分圧がＴＧ７で選択される。本例ではＤ３Ｄ４Ｄ５＝１１１であるので、最もハイレベルの分圧が取り出され、ＴＧ７を介して信号線Ｙに供給される。
【００３７】
以上説明した様に、前段の基準電圧選択回路３５−１は上位３ビットデータＤ０Ｄ１Ｄ２に応じて選択された高低一対の基準電圧ＶＨ，ＶＬを出力する一対のアナログスイッチＴＧ１，ＴＧ２を備えている。後段の抵抗分割変調回路３７−１は一対のアナログスイッチＴＧ１，ＴＧ２の間に直列接続された７個の抵抗素子ＲＳを備えており、一対のアナログスイッチ素子ＴＧ１，ＴＧ２を抵抗成分として含めた分圧回路を構成している。抵抗分割変調回路３７−１は下位３ビットデータＤ３Ｄ４Ｄ５に応じて上記分圧回路から分圧を取り出してアナログ信号電圧を信号線に出力する。好ましくは、各抵抗素子ＲＳの抵抗値は、アナログスイッチ素子ＴＧ１，ＴＧ２が導通状態にある時の抵抗値Ｒ１，Ｒ２の二倍以上に設定されている。又、複数の抵抗素子ＲＳは互いに等しい抵抗値（これもＲＳで表わす）を有しており、且つ二次階調化の階調数８より一個少ない７個の抵抗素子ＲＳを一対のアナログスイッチ素子ＴＧ１，ＴＧ２の間に直列接続している。これに対し、図５に示した先の抵抗分割変調回路では階調数８よりも一つ多い９個の抵抗素子Ｒ１〜Ｒ９を直列接続して分圧回路としている。この場合、一対のアナログスイッチ素子の導通抵抗は極力０に近づける必要がある。一方、本実施形態ではアナログスイッチ素子ＴＧ１，ＴＧ２の導通抵抗をあらかじめ考慮した形で分圧回路を構成しており、直列抵抗素子の個数は階調数８よりも一つ少なくて済む。又、アナログスイッチ素子ＴＧ１，ＴＧ２の導通抵抗Ｒ１，Ｒ２を極力０に抑える必要はなくなる為、回路設計上の負担が少なくて済む。図１８では、８個の分圧の何れかを取り出す為のノードを８個の黒丸印で表わしている。図示する様に、一番高い分圧はＴＧ１と一番目のＲＳとの接続点（ノード）から取り出される。又最低の分圧はＴＧ２と一番下のＲＳとの接続点（ノード）から取り出される。図示の例では、下位３ビットデータＤ３Ｄ４Ｄ５＝１１１であるので、ＴＧ７に接続されるノードは８個の内一番上のものが選択されている。
【００３８】
アナログスイッチ素子ＴＧ１のドレイン／ソース間抵抗をＲ１とし、アナログスイッチ素子ＴＧ２のドレイン／ソース間抵抗をＲ２とし、これら一対のアナログスイッチ素子ＴＧ１，ＴＧ２に直列接続されている複数の抵抗素子ＲＳの一個の抵抗をＲＳとすると、各ノードから取り出される出力電圧ＶＯＵＴ１〜ＶＯＵＴ８は以下の式で表わされる。即ち、高レベル側の基準電圧をＶＨとし低レベル側の基準電圧をＶＬとすると、両者の電位差（ＶＨ−ＶＬ）を８分割で分圧することにより、ＶＯＵＴ１〜ＶＯＵＴ８が得られる。この場合、式中ｎ＝８となる。
【００３９】
ＶＯＵＴ１＝（ＶＨ−ＶＬ）＊  Ｒ１            ／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ２＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊１）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ３＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊２）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ４＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊３）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ５＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊４）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ６＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊５）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ７＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊６）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
ＶＯＵＴ８＝（ＶＨ−ＶＬ）＊（Ｒ１＋ＲＳ＊７）／（Ｒ１＋ＲＳ＊ｎ＋Ｒ２）
【００４０】
図１９は、図１８に示した多階調化回路から出力される信号電圧の直線性を示すグラフである。図示する様に、本実施形態の多階調化回路は６ビットデジタルデータに応じて６４階調の信号電圧を出力する。前段の基準電圧選択回路はＶＨ及びＶＬの対として、（Ｖ０＝１０．５Ｖ，Ｖ１＝１０．０Ｖ）、（Ｖ１＝１０．０Ｖ，Ｖ２＝９．５Ｖ）、（Ｖ２＝９．５Ｖ，Ｖ３＝９．０Ｖ）、（Ｖ３＝９．０Ｖ，Ｖ４＝８．５Ｖ）、（Ｖ４＝８．５Ｖ，Ｖ５＝８．０Ｖ）、（Ｖ５＝８．０Ｖ，Ｖ６＝７．５Ｖ）、（Ｖ６＝７．５Ｖ，Ｖ７＝７．０Ｖ）、（Ｖ７＝７．０Ｖ，Ｖ８＝６．５Ｖ）の何れか一つを上位３ビットデータの値に応じて選択する。選択された高低一対の基準電圧を上記数式のＶＨ，ＶＬに代入すれば、８階調の分圧が得られる。下位３ビットデータの値に応じて８レベルの分圧の何れか一つを選択する。前述した様に、抵抗分割変調回路は一対のアナログスイッチ素子も抵抗として含んでおり８個の分圧が高低一対の基準電圧ＶＨ，ＶＬの間で発生する。結果として、基準電圧の組の選択で８種類あり、分圧の選択で８種類があるので、これらの掛け算により６４階調の信号電圧を生成できる。これに対し、従来法では６４組の抵抗分圧とデコーダの組で信号電圧を生成していた。この従来例に比し、本実施形態では１／４の回路規模で済む。又、抵抗素子の一部をアナログスイッチ素子で代替することにより、抵抗素子の面積の減少化が可能になる。同時に、アナログスイッチ素子の抵抗を分圧用の抵抗素子群に対して無視可能に小さくする必要性はなくなる。この為、アナログスイッチ素子自体もトランジスタのサイズを縮小化することが可能である。
【００４１】
一対のアナログスイッチ素子の抵抗Ｒ１，Ｒ２は抵抗素子のＲＳに対して、１／２以下に設定することが望ましい。この様にすることで、階調に対する信号電圧の直線性が保たれる。図１９に示す様に、６．５Ｖ〜１０．５Ｖの範囲で信号電圧はほぼ直線的な階調性を保っている。階調に対する信号電圧の直線性を保つ為には、特に基準電圧ＶＨ，ＶＬに近い分圧に支配的な影響を及ぼすアナログスイッチ素子の抵抗Ｒ１，Ｒ２を適切に設定する必要がある。Ｒ１，Ｒ２はＲＳに対して比較的小さくする必要があり、望ましくはＲＳの１／２以下がよい。
【００４２】
図２０は、アナログスイッチ素子の抵抗に対する信号電圧の依存性を表わしている。アナログスイッチ素子の抵抗Ｒ１，Ｒ２が中心値に対して±５０％変動しても、信号電圧の変動幅が４８ｍＶと非常に小さく抑えられる特徴を有している。図２０はアナログスイッチ素子ＴＧ１の抵抗値Ｒ１を中心値に対して±５０％変動させ、アナログスイッチ素子ＴＧ２の抵抗値Ｒ２を中心値に対して±５０％変動させ、一番最悪に抵抗が分布した場合の信号電圧を見たものである。グラフから明らかな様に、変動電圧は小さく抑えられる為、階調選択にほぼ忠実な信号電圧が表示装置の各画素に印加できる。なお、アナログスイッチ素子ＴＧ１，ＴＧ２の抵抗値、複数の抵抗素子の抵抗値、基準電圧ＶＨ，ＶＬの値は、液晶の透過率や印加電圧特性に応じて適宜最適化する必要がある。
【００４３】
【発明の効果】
以上説明したように、本発明の一側面によれば、少くとも前中後の３段電圧変調部を直列接続して多階調化回路を構成しており、デジタルデータに応じて信号電圧の多階調化を図っている。例えば、８ビットのデジタル画像データに基づいて多階調化を行なう場合、何ら段階化を施さない場合には、多階調化回路は信号線一本当り２8 ＝２５６個のデコーダが必要である。前後２段に分けて多階調化を行なうと、２4 ＋２4 ＝３２個のデコーダが必要になる。本発明では、前中後の３段階に分けて多階調化を図っている為、２2 ＋２3 ＋２3 ＝２０個のデコーダで済む。この様に、従来に比べデコーダ個数を低減化することが可能となり、多階調化回路の縮小化が実現でき、パネル内への内蔵化も容易になる。又、多階調化回路の多段階化に伴い外部から供給する基準電圧のレベル数も少くて済み、回路規模及び配線面積の縮小化が達成できる。又、本発明の他の側面によれば、前段の電圧変調部はビットデータに応じて選択された一対の基準電圧を出力する一対のアナログ素子を備えており、後段の電圧変調部は一対のアナログスイッチ素子の間に直列接続された複数個の抵抗素子を備えており、一対のアナログ素子を抵抗成分として含めた分圧回路を構成し、ビットデータに応じて分圧回路から分圧を取り出して信号電圧を出力する。抵抗素子の一部をアナログスイッチ素子で代替することにより、抵抗素子の専有面積を削減化できる。又、アナログスイッチ素子の抵抗を抵抗素子群に対して無視可能な程小さい抵抗値にする必要はなくなる。この為、アナログスイッチ素子自体もトランジスタサイズを小さくすることが可能である。加えて、大面積の絶縁基板に形成されたトランジスタに動作特性上のばらつきが発生しても、安定した階調表現が確保できる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の全体構成を示すブロック図である。
【図２】図１に示した表示装置の水平駆動回路に含まれる多階調化回路を示すブロック図である。
【図３】図２に示した多階調化回路の動作説明に供する模式図である。
【図４】多階調化回路の具体的な構成を示すブロック図である。
【図５】図４に示した多階調化回路のさらに具体的な構成を示す回路図である。
【図６】図５に示した多階調化回路の動作説明に供する波形図である。
【図７】他の実施形態に係る多階調化回路を示すブロック図である。
【図８】図７に示した多階調化回路の動作説明に供する模式図である。
【図９】図７に示した多階調化回路の具体的な構成を示す回路図である。
【図１０】図９に示した多階調化回路の動作説明に供する波形図である。
【図１１】従来の表示装置の一例を示すブロック図である。
【図１２】図１１に示した従来の表示装置に含まれる水平駆動回路の構成例を示す回路図である。
【図１３】図１２に示した水平駆動回路に含まれるデジタルアナログ変換回路の構成例を示すブロック図である。
【図１４】従来の多階調化回路の一例を示す回路図である。
【図１５】図１４に示した多階調化回路に含まれるアンプの一例を示す回路図である。
【図１６】図１に示した表示装置の水平駆動回路に含まれる多階調化回路の他の実施形態を示すブロック図である。
【図１７】図１６に示した多階調化回路の具体的な構成を示すブロック図である。
【図１８】図１７に示した多階調化回路の更に具体的な構成を示す回路図である。
【図１９】図１８に示した多階調化回路から出力される信号電圧の直線性を示すグラフである。
【図２０】図１８に示した多階調化回路から出力される信号電圧の直線性を示すグラフである。
【符号の説明】
１・・・画素アレイ部、２・・・垂直駆動回路、３・・・水平駆動回路、４・・・タイミング生成回路、２１・・・垂直シフトレジスタ回路、２２・・・出力バッファ回路、３１・・・水平シフトレジスタ回路、３２・・・ラインメモリ回路、３３・・・レベル変換回路、３４・・・多階調化回路、３５・・・前段電圧変調部、３６・・・中段電圧変調部、３７・・・後段電圧変調部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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