(57)【特許請求の範囲】
【請求項１】
一つのインダクタと、前記インダクタにパルス電流を供給する励磁スイッチ手段と、それぞれが個別の出力電圧を保持する複数のコンデンサと、前記インダクタからの誘導電流を１対１で対応する前記コンデンサに供給するための複数の同期整流スイッチ手段と、前記パルス電流が供給される度に前記複数の同期整流スイッチ手段のうちの１つが順次有効となるように前記複数の同期整流スイッチ手段を制御する制御部と、を備えることを特徴とするスイッチングレギュレータ。
【請求項２】
前記制御部は、前記複数の同期整流スイッチ手段に１対１で対応し互いに位相が異なる複数の三角波と、前記複数の三角波に１対１で同期し前記複数の同期整流スイッチ手段を１対１で制御する複数のゲート信号と、を出力する制御信号発生器と、それぞれが互いに対応する前記三角波と前記出力電圧に基づく帰還電圧とを比較してパルス幅変調信号を出力する複数のコンパレータと、前記複数のコンパレータからの前記パルス幅変調信号の論理和信号を前記励磁スイッチ手段の制御信号として出力する論理手段と、を備え、前記論理和信号が出力されるとき、出力される前記パルス幅変調信号に対応する前記同期整流スイッチ手段のみが有効とされることを特徴とする請求項１記載のスイッチングレギュレータ。
【請求項３】
前記制御部は、三角波と、それぞれが前記三角波に同期し前記複数の同期整流スイッチ手段を１対１で制御する複数のゲート信号と、を出力する制御信号発生器と、それぞれが前記三角波と前記個別の出力電圧に基づく帰還電圧とを比較してパルス幅変調信号を出力する複数のコンパレータと、前記複数のコンパレータからの前記パルス幅変調信号のうちの１つを前記複数のゲート信号により選択し前記励磁スイッチ手段の制御信号として出力する論理手段と、を備え、前記選択される前記パルス幅変調信号が出力されるとき、前記選択される前記パルス幅変調信号に対応する前記同期整流スイッチ手段のみが有効とされることを特徴とする請求項１記載のスイッチングレギュレータ。
【請求項４】
第１の三角波と、前記第１の三角波と位相が１８０度異なる第２の三角波と、前記第１の三角波に同期する第１のゲート信号と、前記第２の三角波に同期する第２のゲート信号と、を発生する制御信号発生器と、一端が第１の電源に接続される一つのインダクタと、前記インダクタの他端と第２の電源との間に接続される励磁スイッチ手段と、一端が前記第２の電源に接続される第１のコンデンサと、前記インダクタの前記他端と前記第１のコンデンサの他端との間に接続される第１の同期整流スイッチ手段と、一端が前記第２の電源に接続される第２のコンデンサと、前記インダクタの前記他端と前記第２のコンデンサの他端との間に接続される第２の同期整流スイッチ手段と、前記第１のコンデンサの端子間電圧が第１の所定出力電圧となるように第１の帰還信号を出力する第１の誤差増幅器と、前記第２のコンデンサの端子間電圧が第２の所定出力電圧となるように第２の帰還信号を出力する第２の誤差増幅器と、前記第１の三角波と前記第１の帰還信号とを比較して第１のパルス幅変調信号を出力する第１のコンパレータと、前記第２の三角波と前記第２の帰還信号とを比較して第２のパルス幅変調信号を出力する第２のコンパレータと、前記第１のパルス幅変調信号と前記第２のパルス幅変調信号との論理和信号を前記励磁スイッチ手段のオンオフ制御信号として出力する論理ゲートと、を備え、前記第１のコンパレータが前記比較を行う期間に前記第１のゲート信号により前記第２の同期整流スイッチ手段がオフ状態となり、前記第２のコンパレータが前記比較を行う期間に前記第２のゲート信号により前記第１の同期整流スイッチ手段がオフ状態となることを特徴とするスイッチングレギュレータ。
【請求項５】
三角波と、前記三角波に同期する第１のゲート信号と、前記第１のゲート信号と位相が１８０度異なる第２のゲート信号と、を発生する制御信号発生器と、一端が第１の電源に接続される一つのインダクタと、前記インダクタの他端と第２の電源との間に接続される励磁スイッチ手段と、一端が前記第２の電源に接続される第１のコンデンサと、前記インダクタの前記他端と前記第１のコンデンサの他端との間に接続される第１の同期整流スイッチ手段と、一端が前記第２の電源に接続される第２のコンデンサと、前記インダクタの前記他端と前記第２のコンデンサの他端との間に接続される第２の同期整流スイッチ手段と、前記第１のコンデンサの端子間電圧が第１の所定出力電圧となるように第１の帰還信号を出力する第１の誤差増幅器と、前記第２のコンデンサの端子間電圧が第２の所定出力電圧となるように第２の帰還信号を出力する第２の誤差増幅器と、前記三角波と前記第１の帰還信号とを比較して第１のパルス幅変調信号を出力する第１のコンパレータと、前記三角波と前記第２の帰還信号とを比較して第２のパルス幅変調信号を出力する第２のコンパレータと、前記第１のパルス幅変調信号と前記第２のパルス幅変調信号とを選択して前記励磁スイッチ手段のオンオフ制御信号として出力する論理ゲートと、を備え、前記第１のゲート信号により前記論理ゲートから前記第１のパルス幅変調信号が出力されるとき前記第２の同期整流スイッチ手段がオフ状態となり、前記第２のゲート信号により前記論理ゲートから前記第２のパルス幅変調信号が出力されるとき前記第１の同期整流スイッチ手段がオフ状態となることを特徴とするスイッチングレギュレータ。
【請求項６】
前記制御信号発生器が、方形波を出力する方形波発振器と、前記方形波に同期する前記第１の三角波を出力する第１の三角波発振器と、前記方形波の反転信号を出力するインバータと、前記反転信号に同期する前記第２の三角波を出力する第２の三角波発振器と、基準電圧と前記第１の三角波の電圧とを比較して前記第１のゲート信号を出力する第１のコンパレータと、前記基準電圧と前記第２の三角波の電圧とを比較して前記第２のゲート信号を出力する第２のコンパレータと、を備えることを特徴とする請求項４記載のスイッチングレギュレータ。
【請求項７】
前記制御信号発生器が、方形波を出力する方形波発振器と、前記方形波に同期する前記三角波を出力する三角波発振器と、前記方形波を分周して前記第１のゲート信号として出力する分周器と、前記第１のゲート信号の反転信号を前記第２のゲート信号として出力するインバータと、を備えることを特徴とする請求項５記載のスイッチングレギュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチングレギュレータに関し、特に、多出力の同期整流型昇圧スイッチングレギュレータに関する。
【０００２】
【従来の技術】
近年、携帯電話等で代表される電池動作の携帯機器には多くの多出力の昇圧スイッチングレギュレータが内蔵されており、そのスイッチングレギュレータとしては、変換効率が高く外付け部品が少なく簡単に出力電圧値が設定できるものが望まれ、外付け部品としての整流用ショットキーダイオードを不要とし変換効率が高い同期整流型のスイッチングレギュレータが使われている。
【０００３】
従来例のスイッチングレギュレータとして、図１０に示す構成が知られている。図１０に示すように、従来例の２出力型スイッチングレギュレータは、同じ昇圧回路２つを独立に制御する構成であり、即ち、励磁スイッチ７４を断続して電源電圧が与えられる入力端子７１からインダクタ７５に対し励磁電流が流され、同期整流スイッチ７６により同期整流が行われ、インダクタ７５からの誘導電流が第１の出力端子７２に接続されるコンデンサ７８に供給され、入力電源電圧より出力電圧の方が高いためコンデンサ７８の端子間電圧を分圧器８０により下げた信号３０４が制御部８２に帰還され、制御部８２が信号３０４に基づき、信号３０１により励磁スイッチ７４をパルス幅変調駆動し、信号３０２により同期整流スイッチ７６のタイミング制御を行うとともに、同様に、励磁スイッチ８３を断続して入力端子７１からインダクタ８４に対し励磁電流が流され、同期整流スイッチ７７により同期整流が行われ、インダクタ８４からの誘導電流が第２の出力端子７３に接続されるコンデンサ７９に供給され、コンデンサ７９の端子間電圧を分圧器８１により下げた信号３０５が制御部８２に帰還され、制御部８２が信号３０５に基づき、信号３０６により励磁スイッチ８３をパルス幅変調駆動し、信号３０３により同期整流スイッチ７７のタイミング制御を行うようになっている。
【０００４】
【発明が解決しようとする課題】
しかし、従来の多出力の同期整流型昇圧スイッチングレギュレータは出力数と同数のインダクタを必要とし、インダクタはサイズが大きく、多くの実装面積を占有するため、携帯機器の小型化に対して大きな障害となるという問題がある。
【０００５】
本発明は、かかる問題点に鑑みてなされたものであって、多出力であっても１つのインダクタしか必要とせず、実装容積を削減することができるスイッチングレギュレータを提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明のスイッチングレギュレータの構成は、一つのインダクタと、前記インダクタにパルス電流を供給する励磁スイッチ手段と、それぞれが個別の出力電圧を保持する複数のコンデンサと、前記インダクタからの誘導電流を１対１で対応する前記コンデンサに供給するための複数の同期整流スイッチ手段と、前記パルス電流が供給される度に前記複数の同期整流スイッチ手段のうちの１つが順次有効となるように前記複数の同期整流スイッチ手段を制御する制御部と、を備えることを特徴とする。
【０００７】
また、前記制御部は、前記複数の同期整流スイッチ手段に１対１で対応し互いに位相が異なる複数の三角波と、前記複数の三角波に１対１で同期し前記複数の同期整流スイッチ手段を１対１で制御する複数のゲート信号と、を出力する制御信号発生器と、それぞれが互いに対応する前記三角波と前記出力電圧に基づく帰還電圧とを比較してパルス幅変調信号を出力する複数のコンパレータと、前記複数のコンパレータからの前記パルス幅変調信号の論理和信号を前記励磁スイッチ手段の制御信号として出力する論理手段と、を備え、前記論理和信号が出力されるとき、出力される前記パルス幅変調信号に対応する前記同期整流スイッチ手段のみが有効とされることを特徴とする。
【０００８】
また、前記制御部は、三角波と、それぞれが前記三角波に同期し前記複数の同期整流スイッチ手段を１対１で制御する複数のゲート信号と、を出力する制御信号発生器と、それぞれが前記三角波と前記個別の出力電圧に基づく帰還電圧とを比較してパルス幅変調信号を出力する複数のコンパレータと、前記複数のコンパレータからの前記パルス幅変調信号のうちの１つを前記複数のゲート信号により選択し前記励磁スイッチ手段の制御信号として出力する論理手段と、を備え、前記選択される前記パルス幅変調信号が出力されるとき、前記選択される前記パルス幅変調信号に対応する前記同期整流スイッチ手段のみが有効とされることを特徴とする。
【０００９】
また、第１の三角波と、前記第１の三角波と位相が１８０度異なる第２の三角波と、前記第１の三角波に同期する第１のゲート信号と、前記第２の三角波に同期する第２のゲート信号と、を発生する制御信号発生器と、一端が第１の電源に接続される一つのインダクタと、前記インダクタの他端と第２の電源との間に接続される励磁スイッチ手段と、一端が前記第２の電源に接続される第１のコンデンサと、前記インダクタの前記他端と前記第１のコンデンサの他端との間に接続される第１の同期整流スイッチ手段と、一端が前記第２の電源に接続される第２のコンデンサと、前記インダクタの前記他端と前記第２のコンデンサの他端との間に接続される第２の同期整流スイッチ手段と、前記第１のコンデンサの端子間電圧が第１の所定出力電圧となるように第１の帰還信号を出力する第１の誤差増幅器と、前記第２のコンデンサの端子間電圧が第２の所定出力電圧となるように第２の帰還信号を出力する第２の誤差増幅器と、前記第１の三角波と前記第１の帰還信号とを比較して第１のパルス幅変調信号を出力する第１のコンパレータと、前記第２の三角波と前記第２の帰還信号とを比較して第２のパルス幅変調信号を出力する第２のコンパレータと、前記第１のパルス幅変調信号と前記第２のパルス幅変調信号との論理和信号を前記励磁スイッチ手段のオンオフ制御信号として出力する論理ゲートと、を備え、前記第１のコンパレータが前記比較を行う期間に前記第１のゲート信号により前記第２の同期整流スイッチ手段がオフ状態となり、前記第２のコンパレータが前記比較を行う期間に前記第２のゲート信号により前記第１の同期整流スイッチ手段がオフ状態となることを特徴とする。
【００１０】
また、三角波と、前記三角波に同期する第１のゲート信号と、前記第１のゲート信号と位相が１８０度異なる第２のゲート信号と、を発生する制御信号発生器と、一端が第１の電源に接続される一つのインダクタと、前記インダクタの他端と第２の電源との間に接続される励磁スイッチ手段と、一端が前記第２の電源に接続される第１のコンデンサと、前記インダクタの前記他端と前記第１のコンデンサの他端との間に接続される第１の同期整流スイッチ手段と、一端が前記第２の電源に接続される第２のコンデンサと、前記インダクタの前記他端と前記第２のコンデンサの他端との間に接続される第２の同期整流スイッチ手段と、前記第１のコンデンサの端子間電圧が第１の所定出力電圧となるように第１の帰還信号を出力する第１の誤差増幅器と、前記第２のコンデンサの端子間電圧が第２の所定出力電圧となるように第２の帰還信号を出力する第２の誤差増幅器と、前記三角波と前記第１の帰還信号とを比較して第１のパルス幅変調信号を出力する第１のコンパレータと、前記三角波と前記第２の帰還信号とを比較して第２のパルス幅変調信号を出力する第２のコンパレータと、前記第１のパルス幅変調信号と前記第２のパルス幅変調信号とを選択して前記励磁スイッチ手段のオンオフ制御信号として出力する論理ゲートと、を備え、前記第１のゲート信号により前記論理ゲートから前記第１のパルス幅変調信号が出力されるとき前記第２の同期整流スイッチ手段がオフ状態となり、前記第２のゲート信号により前記論理ゲートから前記第２のパルス幅変調信号が出力されるとき前記第１の同期整流スイッチ手段がオフ状態となることを特徴とする。
【００１１】
また、前記制御信号発生器が、方形波を出力する方形波発振器と、前記方形波に同期する前記第１の三角波を出力する第１の三角波発振器と、前記方形波の反転信号を出力するインバータと、前記反転信号に同期する前記第２の三角波を出力する第２の三角波発振器と、基準電圧と前記第１の三角波の電圧とを比較して前記第１のゲート信号を出力する第１のコンパレータと、前記基準電圧と前記第２の三角波の電圧とを比較して前記第２のゲート信号を出力する第２のコンパレータと、を備えることを特徴とする。
【００１２】
また、前記制御信号発生器が、方形波を出力する方形波発振器と、前記方形波に同期する前記三角波を出力する三角波発振器と、前記方形波を分周して前記第１のゲート信号として出力する分周器と、前記第１のゲート信号の反転信号を前記第２のゲート信号として出力するインバータと、を備えることを特徴とする。
【００１３】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。図１は、本発明の第１の実施の形態のスイッチングレギュレータのブロック構成図である。図１に示すように、本発明の第１の実施の形態のスイッチングレギュレータは、入力電源電圧としての高電位側電源が与えられる入力端子１と、第１の所定出力電圧を送出する出力端子２と、第２の所定出力電圧を送出する出力端子３と、インダクタ５と、入力端子１から低電位側電源ＶＳＳに対しインダクタ５に励磁電流としてのパルス電流を供給する励磁スイッチ４と、低電位側電源ＶＳＳ電圧に対する出力端子２の出力電圧を保持するコンデンサ８と、低電位側電源ＶＳＳ電圧に対する出力端子３の出力電圧を保持するコンデンサ９と、インダクタ５からの誘導電流を１対１で対応するコンデンサ８に供給するための同期整流スイッチ６と、インダクタ５からの誘導電流を１対１で対応するコンデンサ９に供給するための同期整流スイッチ７と、パルス電流が供給される度に同期整流スイッチ６及び同期整流スイッチ７のうちの１つが順次有効となるように同期整流スイッチ６及び同期整流スイッチ７を制御する制御部１２と、入力電源電圧より出力電圧の方が高いためコンデンサ８の端子間電圧を下げて制御部１２に帰還するための分圧器１０と、同様にコンデンサ９の端子間電圧を下げて制御部１２に帰還するための分圧器１１と、を備えている。
【００１４】
次に動作を説明する。励磁スイッチ４の１回目の断続動作により、入力端子１からインダクタ５に対しパルス電流が流され、同期整流スイッチ６により同期整流が行われ、インダクタ５からの誘導電流がコンデンサ８に供給され、コンデンサ８の端子間電圧を分圧器１０により下げた信号１０４が制御部１２に帰還され、制御部１２が信号１０４に基づき、所定出力電圧となるように信号１０１により励磁スイッチ４をパルス幅変調駆動し、信号１０２により同期整流スイッチ６のタイミング制御を行った後、励磁スイッチ４の２回目の断続動作により、入力端子１からインダクタ５に対しパルス電流が流され、同期整流スイッチ７により同期整流が行われ、インダクタ５からの誘導電流がコンデンサ９に供給され、コンデンサ９の端子間電圧を分圧器１１により下げた信号１０５が制御部１２に帰還され、制御部１２が信号１０５に基づき、所定出力電圧となるように信号１０１により励磁スイッチ４をパルス幅変調駆動し、信号１０３により同期整流スイッチ７のタイミング制御を行う。
【００１５】
以上のように、共通の励磁スイッチ４の断続動作の度に、同期整流スイッチ６による同期整流と同期整流スイッチ７による同期整流とが順次交互に行われ、排他動作のために、同期整流スイッチ６による同期整流が行われるときには信号１０３により同期整流スイッチ７がオフ状態とされ、同期整流スイッチ７による同期整流が行われるときには信号１０２により同期整流スイッチ６がオフ状態とされるようになっている。
【００１６】
次に、図２は、本発明の第１の実施の形態のスイッチングレギュレータの具体的な構成図である。図１及び図２における同一構成部分には同一符号を付している。
【００１７】
図２に示すように、本発明の第１の実施の形態のスイッチングレギュレータは、入力端子１と、出力端子２と、出力端子３と、インダクタ５と、コンデンサ８と、コンデンサ９と、分圧器１０と、分圧器１１と、制御部１２と、励磁スイッチ手段としてのＮチャネルＭＯＳトランジスタ１４と、同期整流スイッチ手段としてのＰチャネルＭＯＳトランジスタ１６と、同期整流スイッチ手段としてのＰチャネルＭＯＳトランジスタ１７と、を備えている。
【００１８】
分圧器１０は、直列接続された抵抗２０と、抵抗２２と、を備え、分圧器１１は、直列接続された抵抗２１と、抵抗２３と、を備えている。
【００１９】
制御部１２は、逆励磁防止手段としてのコンパレータ１８と、逆励磁防止手段としてのコンパレータ１９と、３入力ＯＲゲート２４と、３入力ＯＲゲート２５と、ＯＲゲート２６と、パルス幅変調コンパレータ（以下、ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎの略）コンパレータと称す）２７と、ＰＷＭコンパレータ２８と、誤差増幅器２９と、誤差増幅器３０と、制御信号発生器３１と、を備えている。
【００２０】
ＰＷＭコンパレータ２７及びＰＷＭコンパレータ２８は、それぞれ、非反転入力端と第１の反転入力端と第２の反転入力端とを有し、第１の反転入力端に与えられる電位と第２の反転入力端に与えられる電位とのうちの高い方の電位と、非反転入力端の電位とを比較し、非反転入力端の電位が、第１の反転入力端に与えられる電位と第２の反転入力端に与えられる電位とのうちの高い方の電位以上のとき、論理Ｈレベルを出力し、非反転入力端の電位が、第１の反転入力端に与えられる電位と第２の反転入力端に与えられる電位とのうちの高い方の電位未満のとき、論理Ｌレベルを出力する。
【００２１】
コンデンサ８及び分圧器１０が、出力端子２と低電位側電源ＶＳＳとの間に接続され、分圧器１０によるコンデンサ８の端子間電圧の分圧電圧が、信号１０４として誤差増幅器３０の非反転入力端に入力され、誤差増幅器３０の反転入力端に低電位側電源ＶＳＳ電圧を基準とする基準電圧Ｖ１が与えられる。
【００２２】
コンデンサ９及び分圧器１１が、出力端子３と低電位側電源ＶＳＳとの間に接続され、分圧器１１によるコンデンサ９の端子間電圧の分圧電圧が、信号１０５として誤差増幅器２９の非反転入力端に入力され、誤差増幅器２９の反転入力端に基準電圧Ｖ１が与えられる。
【００２３】
誤差増幅器３０の出力端が、ＰＷＭコンパレータ２８の第１の反転入力端に接続され、ＰＷＭコンパレータ２８の第２の反転入力端に低電位側電源ＶＳＳ電圧を基準とする基準電圧Ｖ２が与えられる。
【００２４】
基準電圧Ｖ２は、出力端子２の過負荷時にＰＷＭコンパレータ２８の出力パルス幅を所定値に制限するように設定される。
【００２５】
誤差増幅器２９の出力端が、ＰＷＭコンパレータ２７の第１の反転入力端に接続され、ＰＷＭコンパレータ２７の第２の反転入力端に低電位側電源ＶＳＳ電圧を基準とする基準電圧Ｖ３が与えられる。
【００２６】
基準電圧Ｖ３は、出力端子３の過負荷時にＰＷＭコンパレータ２７の出力パルス幅を所定値に制限するように設定される。
【００２７】
制御信号発生器３１が出力する三角波１０６が、ＰＷＭコンパレータ２８の非反転入力端に与えられる。
【００２８】
制御信号発生器３１が出力する三角波１０７が、ＰＷＭコンパレータ２７の非反転入力端に与えられる。
【００２９】
ＰＷＭコンパレータ２８の出力端が、ＯＲゲート２６の第１の入力端と３入力ＯＲゲート２４の第１の入力端とに接続される。
【００３０】
ＰＷＭコンパレータ２７の出力端が、ＯＲゲート２６の第２の入力端と３入力ＯＲゲート２５の第１の入力端とに接続される。
【００３１】
制御信号発生器３１が出力するゲート信号１０９が、３入力ＯＲゲート２５の第２の入力端に与えられる。
【００３２】
制御信号発生器３１が出力するゲート信号１０８が、３入力ＯＲゲート２４の第２の入力端に与えられる。
【００３３】
ＯＲゲート２６の出力端が、ＮチャネルＭＯＳトランジスタ１４のゲート端に接続され、ＮチャネルＭＯＳトランジスタ１４のソース端が、低電位側電源ＶＳＳに接続される。
【００３４】
インダクタ５の一端が、入力端子１に接続され、インダクタ５の他端が、ＮチャネルＭＯＳトランジスタ１４のドレイン端に接続される。
【００３５】
ＰチャネルＭＯＳトランジスタ１６のソース端が、インダクタ５の他端に接続され、ＰチャネルＭＯＳトランジスタ１６のドレイン端が、コンデンサ８の出力端子２側の一端に接続される。
【００３６】
ＰチャネルＭＯＳトランジスタ１７のソース端が、インダクタ５の他端に接続され、ＰチャネルＭＯＳトランジスタ１７のドレイン端が、コンデンサ９の出力端子３側の一端に接続される。
【００３７】
コンパレータ１８の非反転入力端が、ＰチャネルＭＯＳトランジスタ１６のドレイン端に接続され、コンパレータ１８の反転入力端が、ＰチャネルＭＯＳトランジスタ１６のソース端に接続され、コンパレータ１８の出力端が、３入力ＯＲゲート２４の第３の入力端に接続され、３入力ＯＲゲート２４の出力端が、ＰチャネルＭＯＳトランジスタ１６のゲート端に接続される。
【００３８】
コンパレータ１８の出力は、ＰチャネルＭＯＳトランジスタ１６のドレイン電圧がＰチャネルＭＯＳトランジスタ１６のソース電圧より高いとき論理Ｈレベルとなり、信号１０２が強制的に論理ＨレベルとなることでＰチャネルＭＯＳトランジスタ１６がオフ状態となり、出力端子２側からインダクタ５に向かう逆流電流が防止され、ＰチャネルＭＯＳトランジスタ１６のドレイン電圧がＰチャネルＭＯＳトランジスタ１６のソース電圧以下のとき、出力が論理Ｌレベルとなり信号１０２が有効となってＰチャネルＭＯＳトランジスタ１６がオン状態になり得る状態となり、ダイオードと等価な同期整流が行われる。
【００３９】
コンパレータ１９の非反転入力端が、ＰチャネルＭＯＳトランジスタ１７のドレイン端に接続され、コンパレータ１９の反転入力端が、ＰチャネルＭＯＳトランジスタ１７のソース端に接続され、コンパレータ１９の出力端が、３入力ＯＲゲート２５の第３の入力端に接続され、３入力ＯＲゲート２５の出力端が、ＰチャネルＭＯＳトランジスタ１７のゲート端に接続される。
【００４０】
コンパレータ１９の出力は、ＰチャネルＭＯＳトランジスタ１７のドレイン電圧がＰチャネルＭＯＳトランジスタ１７のソース電圧より高いとき論理Ｈレベルとなり、信号１０３が強制的に論理ＨレベルとなることでＰチャネルＭＯＳトランジスタ１７がオフ状態となり、出力端子３側からインダクタ５に向かう逆流電流が防止され、ＰチャネルＭＯＳトランジスタ１７のドレイン電圧がＰチャネルＭＯＳトランジスタ１７のソース電圧以下のとき、出力が論理Ｌレベルとなり信号１０３が有効となってＰチャネルＭＯＳトランジスタ１７がオン状態になり得る状態となり、ダイオードと等価な同期整流が行われる。
【００４１】
図３に示すように、制御信号発生器３１は、方形波１１０を出力する方形波発振器３２と、方形波１１０に同期する三角波１０６を出力する三角波発振器３３と、方形波１１０の反転信号を出力するインバータ３５と、反転信号に同期して三角波１０６と同レベル同周波数で位相が１８０度異なる三角波１０７を出力する三角波発振器３６と、低電位側電源ＶＳＳ電圧を基準とする基準電圧Ｖ４が反転入力端に与えられ、三角波１０６の電圧が非反転入力端に与えられ、三角波１０６に同期するゲート信号１０９を出力するコンパレータ３４と、基準電圧Ｖ４が反転入力端に与えられ、三角波１０７の電圧が非反転入力端に与えられ、三角波１０７に同期するゲート信号１０８を出力するコンパレータ３７と、を備えている。
【００４２】
コンパレータ３４及びコンパレータ３７は、それぞれ、非反転入力端の電位が反転入力端の電位以上のとき出力端が論理Ｈレベルとなり、非反転入力端の電位が反転入力端の電位未満のとき出力端が論理Ｌレベルとなるので、図６に示すように、ゲート信号１０９の論理Ｈレベル期間の中心のタイミングと三角波１０６の高電位側ピーク点のタイミングとが同期して一致し、ゲート信号１０８の論理Ｈレベル期間の中心のタイミングと三角波１０７の高電位側ピーク点のタイミングとが同期して一致する。
【００４３】
また、ゲート信号１０９の論理Ｌレベル期間の中心のタイミングと三角波１０７の高電位側ピーク点のタイミングとが同期して一致し、ゲート信号１０８の論理Ｌレベル期間の中心のタイミングと三角波１０６の高電位側ピーク点のタイミングとが同期して一致する。
【００４４】
さらに、基準電圧Ｖ４は、三角波１０６及び三角波１０７の平均電圧値と等しく設定されるので、ゲート信号１０８及びゲート信号１０９は、互いに反転した波形となり、位相が１８０度異なる。
【００４５】
図４に示すように、方形波発振器３２は、インバータ４１と、インバータ４１の入力端と出力端との間に接続される帰還用の抵抗４２及び圧電振動子としての水晶振動子４３と、インバータ４１の発振出力を波形整形して方形波１１０として出力するインバータ４４と、を備えている。
【００４６】
図５に示すように、三角波発振器３３は、ゲート端に方形波１１０が入力されソース端に低電位側電源ＶＳＳが接続されるＮチャネルＭＯＳトランジスタ５４と、高電位側電源が与えられる入力端子１側から定電流を流し込む定電流源５１と、ゲート端に方形波１１０が入力されソース端に定電流源５１からの定電流が入力されるＰチャネルＭＯＳトランジスタ５２と、ＰチャネルＭＯＳトランジスタ５２のドレイン端とＮチャネルＭＯＳトランジスタ５４のドレイン端との間に接続される抵抗５３と、ＰチャネルＭＯＳトランジスタ５２のドレイン端と低電位側電源ＶＳＳとの間に接続されるコンデンサ５５と、を備えている。
【００４７】
三角波発振器３６の構成は、三角波発振器３３の構成と同じである。
【００４８】
先ず、方形波１１０がローレベルとなると、ＮチャネルＭＯＳトランジスタ５４がオフ状態となる一方、ＰチャネルＭＯＳトランジスタ５２がオン状態となるため、定電流源５１からの定電流によりコンデンサ５５が充電され、コンデンサ５５の端子間電圧が上昇する。
【００４９】
次に、方形波１１０がハイレベルとなると、ＮチャネルＭＯＳトランジスタ５４がオン状態となる一方、ＰチャネルＭＯＳトランジスタ５２がオフ状態となるため、定電流源５１からの定電流が停止し、コンデンサ５５が抵抗５３を介して放電され、コンデンサ５５の端子間電圧が下降する。
【００５０】
以上の動作を繰り返し、ＰチャネルＭＯＳトランジスタ５２のドレイン端から三角波１０６が出力される。
【００５１】
次に動作を説明する。図６は、本発明の第１の実施の形態のスイッチングレギュレータの動作説明図である。
【００５２】
先ず、三角波１０６の高電位側半周期において、基準電圧Ｖ２が通常の帰還電圧１１２より低く設定されているので、ＰＷＭコンパレータ２８が、三角波１０６の電圧と誤差増幅器３０から出力される帰還電圧１１２とを比較してパルス幅変調信号１１４を出力する。
【００５３】
パルス幅変調信号１１４により、ＯＲゲート２６からオンオフ制御信号１０１が出力され、ＮチャネルＭＯＳトランジスタ１４によりインダクタ５にパルス電流が流れる。
【００５４】
このとき、ＰチャネルＭＯＳトランジスタ１６のドレイン電圧がＰチャネルＭＯＳトランジスタ１６のソース電圧より高く、パルス幅変調信号１１４も入力されるので、３入力ＯＲゲート２４の出力信号１０２は論理Ｈレベルとなり、ＰチャネルＭＯＳトランジスタ１６はオフ状態となっている。
【００５５】
次に、ＮチャネルＭＯＳトランジスタ１４がオフした直後、インダクタ５の誘導電流によりＰチャネルＭＯＳトランジスタ１６のドレイン電圧がＰチャネルＭＯＳトランジスタ１６のソース電圧以下となり、信号１０２が論理Ｌレベルとなって、同期整流によりインダクタ５の誘導電流がコンデンサ８に供給され出力電圧が上昇し、信号１０２が論理Ｈレベルに戻る。
【００５６】
誤差増幅器３０により、信号１０４の電圧が基準電圧Ｖ１と等しくなるように帰還電圧１１２が変化し、パルス幅変調信号１１４のパルス幅が変化して帰還制御により出力電圧が安定化される。
【００５７】
抵抗２０の抵抗値をＲ２０、抵抗２２の抵抗値をＲ２２として、出力電圧は、（（Ｒ２０＋Ｒ２２）／Ｒ２０）×Ｖ１となる。
【００５８】
また、ＰＷＭコンパレータ２８が比較を行う期間には、論理Ｈレベルのゲート信号１０９によりＰチャネルＭＯＳトランジスタ１７がオフ状態とされている。
【００５９】
次に、引き続く三角波１０７の高電位側半周期において、基準電圧Ｖ３が通常の帰還電圧１１１より低く設定されているので、ＰＷＭコンパレータ２７が、三角波１０７の電圧と誤差増幅器２９から出力される帰還電圧１１１とを比較してパルス幅変調信号１１３を出力する。
【００６０】
パルス幅変調信号１１３により、ＯＲゲート２６からオンオフ制御信号１０１が出力され、ＮチャネルＭＯＳトランジスタ１４によりインダクタ５にパルス電流が流れる。
【００６１】
このとき、ＰチャネルＭＯＳトランジスタ１７のドレイン電圧がＰチャネルＭＯＳトランジスタ１７のソース電圧より高く、パルス幅変調信号１１３も入力されるので、３入力ＯＲゲート２５の出力信号１０３は論理Ｈレベルとなり、ＰチャネルＭＯＳトランジスタ１７はオフ状態となっている。
【００６２】
次に、ＮチャネルＭＯＳトランジスタ１４がオフした直後、インダクタ５の誘導電流によりＰチャネルＭＯＳトランジスタ１７のドレイン電圧がＰチャネルＭＯＳトランジスタ１７のソース電圧以下となり、信号１０３が論理Ｌレベルとなって、同期整流によりインダクタ５の誘導電流がコンデンサ９に供給され出力電圧が上昇し、信号１０３が論理Ｈレベルに戻る。
【００６３】
誤差増幅器２９により、信号１０５の電圧が基準電圧Ｖ１と等しくなるように帰還電圧１１１が変化し、パルス幅変調信号１１３のパルス幅が変化して帰還制御により出力電圧が安定化される。
【００６４】
抵抗２１の抵抗値をＲ２１、抵抗２３の抵抗値をＲ２３として、出力電圧は、（（Ｒ２１＋Ｒ２３）／Ｒ２１）×Ｖ１となる。
【００６５】
また、ＰＷＭコンパレータ２７が比較を行う期間には、論理Ｈレベルのゲート信号１０８によりＰチャネルＭＯＳトランジスタ１６がオフ状態とされている。
【００６６】
以上の動作が繰り返されて２系統の出力電圧が得られる。
【００６７】
また、低電位側電源ＶＳＳ電圧を基準として入力端子１に与えられる入力電源電圧をＶｉｎ、出力電圧をＶｏ、ＮチャネルＭＯＳトランジスタ１４のオン時間をＴｏｎ、ＮチャネルＭＯＳトランジスタ１４のオフ時間をＴｏｆｆ、インダクタ５のインダクタンスをＬ、スイッチング周波数即ち方形波１１０の周波数をｆとして、出力電流が臨界電流値Ｉｏｃ＝（（Ｖｉｎ×Ｖｉｎ）／（２×Ｌ×Ｖｏ））×（（１−Ｖｉｎ／Ｖｏ）／ｆ）より大きい状態（これを連続モードと称す）で動作している場合には、スイッチングレート即ちＮチャネルＭＯＳトランジスタ１４のオンオフデューティは、入力電源電圧Ｖｉｎと出力電圧Ｖｏとの比で決定され、Ｔｏｆｆ／（Ｔｏｎ＋Ｔｏｆｆ）＝Ｖｉｎ／Ｖｏとなるのであるが、本発明の第１の実施の形態のスイッチングレギュレータは、携帯機器内蔵用として出力電流値が数十μＡ程度であり、臨界電流に対して非常に小さい状態（これを断続モードと称す）で動作するので、１回のスイッチング毎に蓄積されるインダクタ５の電磁エネルギを負荷で消費しきれないため、ＮチャネルＭＯＳトランジスタ１４のオン時間は非常に短くなり、三角波１０６及び三角波１０７が互いに位相が１８０度シフトしているので、パルス幅変調信号１１４及びパルス幅変調信号１１３が互いの信号が無い期間に発生され、オンオフ制御信号１０１においてパルス幅変調信号１１４及びパルス幅変調信号１１３が重なることはない。
【００６８】
以上説明したように、本発明の第１の実施の形態のスイッチングレギュレータの構成によれば、制御部１２が、複数の同期整流スイッチ手段としてのＰチャネルＭＯＳトランジスタ１６及びＰチャネルＭＯＳトランジスタ１７に１対１で対応し互いに位相が異なる複数の三角波１０６及び三角波１０７と、複数の三角波１０６及び三角波１０７に１対１で同期しＰチャネルＭＯＳトランジスタ１６及びＰチャネルＭＯＳトランジスタ１７を１対１で制御する複数のゲート信号１０９及びゲート信号１０８と、を出力する制御信号発生器３１と、互いに対応する三角波１０６と帰還電圧１１２と、三角波１０７と帰還電圧１１１とを比較してパルス幅変調信号１１４及びパルス幅変調信号１１３を出力する複数のＰＷＭコンパレータ２８及びＰＷＭコンパレータ２７と、複数のＰＷＭコンパレータ２８及びＰＷＭコンパレータ２７からのパルス幅変調信号１１４及びパルス幅変調信号１１３の論理和信号をＮチャネルＭＯＳトランジスタ１４のオンオフ制御信号１０１として出力するＯＲゲート２６と、を備え、論理和信号が出力されパルス電流が供給される度に、パルス幅変調信号１１４に対応するＰチャネルＭＯＳトランジスタ１６とパルス幅変調信号１１３に対応するＰチャネルＭＯＳトランジスタ１７とが順次有効とされるように制御するので、多出力であっても１つのインダクタしか必要とせず、実装容積が削減されるスイッチングレギュレータを実現することができる。
【００６９】
図７は、本発明の第２の実施の形態のスイッチングレギュレータの構成図であり、複数の出力系統に１対１対応する複数のパルス幅変調信号を論理ゲートにより選択するようにした構成である。
【００７０】
図７に示す本発明の第２の実施の形態のスイッチングレギュレータの構成と図２に示す本発明の第１の実施の形態のスイッチングレギュレータの構成との相違部分は、制御信号発生器３１を備える制御部１２が、制御信号発生器６１を備えＡＮＤゲート６２及びＡＮＤゲート６３が追加された制御部１３に変更された部分であり、他の構成部分は同じであるため、同一構成部分には同一符号を付し詳細説明を省略する。
【００７１】
分圧器１０によるコンデンサ８の端子間電圧の分圧電圧が、信号２０４として誤差増幅器３０の非反転入力端に入力される。
【００７２】
分圧器１１によるコンデンサ９の端子間電圧の分圧電圧が、信号２０５として誤差増幅器２９の非反転入力端に入力される。
【００７３】
制御信号発生器６１が出力する三角波２０６が、ＰＷＭコンパレータ２８の非反転入力端とＰＷＭコンパレータ２７の非反転入力端とに与えられる。
【００７４】
ＰＷＭコンパレータ２８の出力端が、ＡＮＤゲート６２の第１の入力端に接続され、ＡＮＤゲート６２の出力端が、ＯＲゲート２６の第１の入力端と３入力ＯＲゲート２４の第１の入力端とに接続される。
【００７５】
ＰＷＭコンパレータ２７の出力端が、ＡＮＤゲート６３の第１の入力端に接続され、ＡＮＤゲート６３の出力端が、ＯＲゲート２６の第２の入力端と３入力ＯＲゲート２５の第１の入力端とに接続される。
【００７６】
制御信号発生器６１が出力するゲート信号２０９が、ＡＮＤゲート６２の第２の入力端と３入力ＯＲゲート２５の第２の入力端に与えられる。
【００７７】
制御信号発生器６１が出力するゲート信号２０８が、ＡＮＤゲート６３の第２の入力端と３入力ＯＲゲート２４の第２の入力端に与えられる。
【００７８】
図８に示すように、制御信号発生器６１は、方形波２１０を出力する方形波発振器６４と、方形波２１０に同期する三角波２０６を出力する三角波発振器６７と、方形波２１０をネガティブエッジで２分周した分周信号をゲート信号２０９として出力する分周器６５と、ゲート信号２０９の反転信号をゲート信号２０８として出力するインバータ６６と、を備えている。
【００７９】
図９に示すように、ゲート信号２０９の論理Ｈレベル期間の中心のタイミングと三角波２０６の高電位側ピーク点のタイミングとが同期して一致し、ゲート信号２０８の論理Ｌレベル期間の中心のタイミングと三角波２０６の高電位側ピーク点のタイミングとが同期して一致する。
【００８０】
また、ゲート信号２０９の論理Ｌレベル期間の中心のタイミングと三角波２０６の高電位側ピーク点のタイミングとが同期して一致し、ゲート信号２０８の論理Ｈレベル期間の中心のタイミングと三角波２０６の高電位側ピーク点のタイミングとが同期して一致する。
【００８１】
次に動作を説明する。図９は、本発明の第２の実施の形態のスイッチングレギュレータの動作説明図である。
【００８２】
先ず、三角波２０６の１つの周期において、基準電圧Ｖ２が通常の帰還電圧２１２より低く設定されているので、ＰＷＭコンパレータ２８が、三角波２０６の電圧と誤差増幅器３０から出力される帰還電圧２１２とを比較してパルス幅変調信号２１４を出力するとともに、基準電圧Ｖ３が通常の帰還電圧２１１より低く設定されているので、ＰＷＭコンパレータ２７が、三角波２０６の電圧と誤差増幅器２９から出力される帰還電圧２１１とを比較してパルス幅変調信号２１３を出力する。
【００８３】
このとき、ゲート信号２０９が論理Ｈレベル、ゲート信号２０８が論理Ｌレベルであるため、パルス幅変調信号２１４がＡＮＤゲート６２の出力信号２１６となり、さらにＯＲゲート２６からオンオフ制御信号２０１として出力され、ＮチャネルＭＯＳトランジスタ１４によりインダクタ５にパルス電流が流れる。
【００８４】
即ち、ＡＮＤゲート６２、ＡＮＤゲート６３及びＯＲゲート２６が、選択ゲートとして機能している。
【００８５】
このとき、ＰチャネルＭＯＳトランジスタ１６のドレイン電圧がＰチャネルＭＯＳトランジスタ１６のソース電圧より高く、信号２１６も入力されるので、３入力ＯＲゲート２４の出力信号２０２は論理Ｈレベルとなり、ＰチャネルＭＯＳトランジスタ１６はオフ状態となっている。
【００８６】
次に、ＮチャネルＭＯＳトランジスタ１４がオフした直後、インダクタ５の誘導電流によりＰチャネルＭＯＳトランジスタ１６のドレイン電圧がＰチャネルＭＯＳトランジスタ１６のソース電圧以下となり、信号２０２が論理Ｌレベルとなって、同期整流によりインダクタ５の誘導電流がコンデンサ８に供給され出力電圧が上昇し、信号２０２が論理Ｈレベルに戻る。
【００８７】
誤差増幅器３０により、信号２０４の電圧が基準電圧Ｖ１と等しくなるように帰還電圧２１２が変化し、パルス幅変調信号２１４のパルス幅が変化して帰還制御により出力電圧が安定化される。
【００８８】
抵抗２０の抵抗値をＲ２０、抵抗２２の抵抗値をＲ２２として、出力電圧は、（（Ｒ２０＋Ｒ２２）／Ｒ２０）×Ｖ１となる。
【００８９】
また、オンオフ制御信号２０１としてＰＷＭコンパレータ２８がパルス幅変調信号２１４を出力する期間には、論理Ｈレベルのゲート信号２０９によりＰチャネルＭＯＳトランジスタ１７がオフ状態とされている。
【００９０】
次に、三角波２０６の次の周期において、前周期と同様に、基準電圧Ｖ２が通常の帰還電圧２１２より低く設定されているので、ＰＷＭコンパレータ２８が、三角波２０６の電圧と誤差増幅器３０から出力される帰還電圧２１２とを比較してパルス幅変調信号２１４を出力するとともに、基準電圧Ｖ３が通常の帰還電圧２１１より低く設定されているので、ＰＷＭコンパレータ２７が、三角波２０６の電圧と誤差増幅器２９から出力される帰還電圧２１１とを比較してパルス幅変調信号２１３を出力する。
【００９１】
このとき、ゲート信号２０８が論理Ｈレベル、ゲート信号２０９が論理Ｌレベルであるため、パルス幅変調信号２１３がＡＮＤゲート６３の出力信号２１５となり、さらにＯＲゲート２６からオンオフ制御信号２０１として出力され、ＮチャネルＭＯＳトランジスタ１４によりインダクタ５にパルス電流が流れる。
【００９２】
このとき、ＰチャネルＭＯＳトランジスタ１７のドレイン電圧がＰチャネルＭＯＳトランジスタ１７のソース電圧より高く、信号２１５も入力されるので、３入力ＯＲゲート２５の出力信号２０３は論理Ｈレベルとなり、ＰチャネルＭＯＳトランジスタ１７はオフ状態となっている。
【００９３】
次に、ＮチャネルＭＯＳトランジスタ１４がオフした直後、インダクタ５の誘導電流によりＰチャネルＭＯＳトランジスタ１７のドレイン電圧がＰチャネルＭＯＳトランジスタ１７のソース電圧以下となり、信号２０３が論理Ｌレベルとなって、同期整流によりインダクタ５の誘導電流がコンデンサ９に供給され出力電圧が上昇し、信号２０３が論理Ｈレベルに戻る。
【００９４】
誤差増幅器２９により、信号２０５の電圧が基準電圧Ｖ１と等しくなるように帰還電圧２１１が変化し、パルス幅変調信号２１３のパルス幅が変化して帰還制御により出力電圧が安定化される。
【００９５】
抵抗２１の抵抗値をＲ２１、抵抗２３の抵抗値をＲ２３として、出力電圧は、（（Ｒ２１＋Ｒ２３）／Ｒ２１）×Ｖ１となる。
【００９６】
また、オンオフ制御信号２０１としてＰＷＭコンパレータ２７がパルス幅変調信号２１３を出力する期間には、論理Ｈレベルのゲート信号２０８によりＰチャネルＭＯＳトランジスタ１６がオフ状態とされている。
【００９７】
以上の動作が繰り返されて２系統の出力電圧が得られる。
【００９８】
また、ゲート信号２０８及びゲート信号２０９は、三角波２０６の周期毎に反転し位相が１８０度シフトしているので、パルス幅変調信号２１３及びパルス幅変調信号２１４が交互に選択出力され、オンオフ制御信号２０１においてパルス幅変調信号２１３及びパルス幅変調信号２１４が重なることはない。
【００９９】
以上説明したように、本発明の第２の実施の形態のスイッチングレギュレータの構成によれば、制御部１３は、三角波２０６と、それぞれが三角波２０６に同期し複数の同期整流スイッチ手段としてのＰチャネルＭＯＳトランジスタ１６及びＰチャネルＭＯＳトランジスタ１７を１対１で制御する複数のゲート信号２０８及びゲート信号２０９と、を出力する制御信号発生器６１と、三角波２０６と帰還電圧２１２と、三角波２０６と帰還電圧２１１とを比較してパルス幅変調信号２１４及びパルス幅変調信号２１３を出力する複数のＰＷＭコンパレータ２８及びＰＷＭコンパレータ２７と、複数のＰＷＭコンパレータ２８及びＰＷＭコンパレータ２７からのパルス幅変調信号２１４及びパルス幅変調信号２１３のうちの１つを複数のゲート信号２０８及びゲート信号２０９により選択しＮチャネルＭＯＳトランジスタ１４のオンオフ制御信号２０１として出力するＡＮＤゲート６２、ＡＮＤゲート６３及びＯＲゲート２６と、を備え、選択されるパルス幅変調信号が出力されパルス電流が供給される度に、パルス幅変調信号２１４に対応するＰチャネルＭＯＳトランジスタ１６とパルス幅変調信号２１３に対応するＰチャネルＭＯＳトランジスタ１７とが順次有効とされるように制御するので、多出力であっても１つのインダクタしか必要せず、実装容積が削減されるスイッチングレギュレータを実現することができる。
【０１００】
尚、本発明の第１及び第２の実施の形態のスイッチングレギュレータの構成は２出力型としたが、出力数分のＰＷＭコンパレータ、三角波及びゲート信号、等を備えることにより、３出力以上に拡張することは容易である。
【０１０１】
【発明の効果】
本発明による効果は、多出力であっても１つのインダクタしか必要とせず、実装容積を削減することができるスイッチングレギュレータを実現することができることである。
【０１０２】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のスイッチングレギュレータのブロック構成図である。
【図２】本発明の第１の実施の形態のスイッチングレギュレータの構成図である。
【図３】図２における制御信号発生器の構成図である。
【図４】図３における方形波発振器の構成図である。
【図５】図３における三角波発振器の構成図である。
【図６】本発明の第１の実施の形態のスイッチングレギュレータの動作説明図である。
【図７】本発明の第２の実施の形態のスイッチングレギュレータの構成図である。
【図８】図７における制御信号発生器の構成図である。
【図９】本発明の第２の実施の形態のスイッチングレギュレータの動作説明図である。
【図１０】従来例のスイッチングレギュレータの構成図である。
【符号の説明】
１、７１    入力端子
２、３、７２、７３    出力端子
４、７４、８３    励磁スイッチ
５、７５、８４    インダクタ
６、７、７６、７７    同期整流スイッチ
８、９、５５、７８、７９    コンデンサ
１０、１１、８０、８１    分圧器
１２、１３、８２    制御部
１４、５４    ＮチャネルＭＯＳトランジスタ
１６、１７、５２    ＰチャネルＭＯＳトランジスタ
１８、１９、３４、３７    コンパレータ
２０、２１、２２、２３、４２、５３    抵抗
２４、２５    ３入力ＯＲゲート
２６    ＯＲゲート
２７、２８    ＰＷＭコンパレータ
２９、３０    誤差増幅器
３１、６１    制御信号発生器
３２、６４    方形波発振器
３３、３６、６７    三角波発振器
３５、４１、４４、６６    インバータ
４３    水晶振動子
５１    定電流源
６２、６３    ＡＮＤゲート
６５    分周器
【図１】
0003699011.tif 000002
【図２】
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【図３】
0003699011.tif 000004
【図４】
0003699011.tif 000005
【図５】
0003699011.tif 000006
【図６】
0003699011.tif 000007
【図７】
0003699011.tif 000008
【図８】
0003699011.tif 000009
【図９】
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【図１０】
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