(57)【特許請求の範囲】
【請求項１】
それぞれ非同期で動作する複数のノードと当該複数のノードを接続する通信ネットワークとで構成され、前記各ノードは内蔵された発振回路の発生するクロックに従いそれぞれサイクルタイムをカウントし、前記複数のノードの中の或るノードが１アイソクロナスサイクルの開始タイミングのサイクルタイムを示すサイクルスタートタイムを含むサイクルスタートパケットを他のノードに送信し、前記サイクルスタートパケットを受信した前記他のノードが前記サイクルスタートタイムと前記サイクルタイムとを同期化し、前記複数ノード間で前記同期化されたサイクルタイムに基づくタイムスタンプを含む同期データパケットを用いた同期通信が行えるように構成されたデータ伝送システムにおける前記他のノードであって、
前記通信ネットワークを経由して前記サイクルスタートパケットあるいは前記同期データパケットを受信する受信部と、
前記クロックに従って、前記サイクルスタートタイムの情報量相当の上位ビットと前記サイクルスタートタイムの最小分解能を上回る精度の時刻情報に相当する下位ビットでなるサイクルタイムカウントデータを逐次発生するカウンタと、
前記受信部が前記或るノードから前記サイクルスタートパケットを受信したとき、前記カウンタの発生する前記サイクルタイムカウントデータが示す時刻を前記サイクルスタートタイムが示す時刻と同時刻に一致させるカウンタ同期化部と、
前記サイクルタイムカウントデータのうち前記上位ビットを当該ノードにおける前記サイクルタイムとするサイクルタイム供給部と、
前記受信部が同期データパケットを受信したとき、前記サイクルタイム供給部から供給されるサイクルタイムと当該受信した同期データパケットに含まれるタイムスタンプとに基づいて、該受信した同期データパケットの読み出しタイミングを制御するデータ同期部と
を具備することを特徴とするノード。
【請求項２】
それぞれ非同期で動作する複数のノードと当該複数のノードを接続する通信ネットワークとで構成され、前記各ノードは内蔵された発振回路の発生するクロックに従いそれぞれサイクルタイムをカウントし、前記複数のノードの中の或るノードが１アイソクロナスサイクルの開始タイミングのサイクルタイムを示すサイクルスタートタイムを含むサイクルスタートパケットを他のノードに送信し、前記サイクルスタートパケットを受信した前記他のノードが前記サイクルスタートタイムと前記サイクルタイムとを同期化し、前記複数ノード間で前記同期化されたサイクルタイムに基づくタイムスタンプを含む同期データパケットを用いた同期通信が行えるように構成されたデータ伝送システムにおける前記他のノードであって、
前記通信ネットワークを経由して前記サイクルスタートパケットを受信する受信部と、
前記クロックに従って、前記サイクルスタートタイムの情報量相当の上位ビットと前記サイクルスタートタイムの最小分解能を上回る精度の時刻情報に相当する下位ビットでなるサイクルタイムカウントデータを逐次発生するカウンタと、
前記受信部が前記或るノードから前記サイクルスタートパケットを受信したとき、前記カウンタの発生する前記サイクルタイムカウントデータが示す時刻を前記サイクルスタートタイムが示す時刻と同時刻に一致させるカウンタ同期化部と、
前記サイクルタイムカウントデータのうち前記上位ビットを当該ノードにおける前記サイクルタイムとするサイクルタイム供給部と
を具備することを特徴とするノード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ディジタルオーディオデータなどのように所定周期で時系列的に変化するデータを通信ネットワークを介して伝送するデータ伝送システムに係り、特に専用の同期信号線を設けなくても、伝送されたデータに基づいて受信側で時系列的な変化の状態を考慮した形で正確に元のデータを再現することができるように構成されたデータ伝送システムに関する。
【０００２】
【従来の技術】
ネットワークを介したデータ伝送方式には、大別すると、同期方式と非同期方式とがある。一般に同期方式は、送信側と受信側との間を専用の同期信号線などを設け、それに同期するようにしてデータを伝送しているので、受信側は送信されてきたデータに基づいて元のデータを正確に再現することができる。従って、同期方式のデータ伝送方式は、受信側における情報の時間的位置の正確な再現が要求されるディジタルオーディオデータなどの伝送に適した方式である。しかし、別途同期信号線を設けたり、送受信間で同期をとるための構成が必要である。また、同期方式による通信中はそのためだけに回線が専用されるため、通信方式としての汎用性に欠けるという欠点があった。
これに対して、非同期方式は、専用の同期信号線などを確保する必要がないため、パソコン通信などのように文字データや静止画データを送信する場合などに適している。しかしながら、非同期方式で採用しているパケット送信では、データ本来の時間的な位置の情報が欠落してしまうことになるので、ディジタルオーディオデータなどの伝送には適していない。
【０００３】
【発明が解決しようとする課題】
そこで、最近では各ノードが個別にクロック発振回路とそのクロックをカウントするクロックカウンタとを備え、送信側のノードがパケットデータの先頭にデータの時間的位置を示す時間データ（タイムスタンプ）を付与してネットワーク上にデータを伝送し、受信側のノードがその時間データと内部のクロックカウンタのカンウト値を比較し、両者が不一致の場合にそのカウント値を時間データで補正し、補正されたクロックカウンタのカウント値に基づいてデータを順次再生するという擬似的な同期方式を採用するようになった。このような擬似的な同期通信方式（アイソクロナス通信方式）を規定したものとして、例えばＩＥＥＥ１３９４がある。
すなわち、この擬似的同期方式では、各ノードのクロック発振回路が完璧に同じ周波数で発振するとは限らず、ある程度の誤差が存在することを認めた上で、その誤差によるずれを同期タイミング毎すなわち時間データを受信する毎にその時間データに合わせて、クロックカウンタのカウント値を修正するという手法を採用している。
このカウント値を修正する場合、カウント値として同じ値を繰り返したり、プラス方向に飛ばしたりすることは認めるが、マイナス方向に逆戻りさせることだけは認めないというルールに従っている。
このようなルールに従って、ディジタルオーディオデータなどを伝送されたデータに基づいて受信側で時系列的な変化の状態を考慮した形で正確に元のデータとして再現する際に、カウント値がプラス方向に飛ぶと、飛んだ分のデータの読み出しが行われなかったり、最悪の場合飛んだ分のデータがタイムスタンプによって指定されていた場合にはそれ以降のパケットデータの再生が正しく行われなくなるという問題が生じた。また、プラス方向への飛び越しを認めているために、クロックを生成するための回路が複雑になってしまうという問題もあった。
この発明は上述の点に鑑みてなされたもので、擬似的同期方式において、各ノード毎に設けられたクロック発振回路の発振周波数のずれに起因する時間情報の値の飛び越しを無くすことのできるデータ伝送システムを提供しうるようにノードを構成しようとするものである。更には、そのような正確な時間情報を用いて、データの再生時間関係を正確に再現することのできるデータ伝送システムを提供しうるようにノードを構成しようとするものである。
【０００４】
【課題を解決するための手段】
請求項１に係るこの発明に従うノードは、それぞれ非同期で動作する複数のノードと当該複数のノードを接続する通信ネットワークとで構成され、前記各ノードは内蔵された発振回路の発生するクロックに従いそれぞれサイクルタイムをカウントし、前記複数のノードの中の或るノードが１アイソクロナスサイクルの開始タイミングのサイクルタイムを示すサイクルスタートタイムを含むサイクルスタートパケットを他のノードに送信し、前記サイクルスタートパケットを受信した前記他のノードが前記サイクルスタートタイムと前記サイクルタイムとを同期化し、前記複数ノード間で前記同期化されたサイクルタイムに基づくタイムスタンプを含む同期データパケットを用いた同期通信が行えるように構成されたデータ伝送システムにおける前記他のノードであって、前記通信ネットワークを経由して前記サイクルスタートパケットあるいは前記同期データパケットを受信する受信部と、前記クロックに従って、前記サイクルスタートタイムの情報量相当の上位ビットと前記サイクルスタートタイムの最小分解能を上回る精度の時刻情報に相当する下位ビットでなるサイクルタイムカウントデータを逐次発生するカウンタと、前記受信部が前記或るノードから前記サイクルスタートパケットを受信したとき、前記カウンタの発生する前記サイクルタイムカウントデータが示す時刻を前記サイクルスタートタイムが示す時刻と同時刻に一致させるカウンタ同期化部と、前記サイクルタイムカウントデータのうち前記上位ビットを当該ノードにおける前記サイクルタイムとするサイクルタイム供給部と、前記受信部が同期データパケットを受信したとき、前記サイクルタイム供給部から供給されるサイクルタイムと当該受信した同期データパケットに含まれるタイムスタンプとに基づいて、該受信した同期データパケットの読み出しタイミングを制御するデータ同期部とを具備することを特徴とする。
請求項２に係るこの発明に従うノードは、同期データパケットを受信するノードについてこの発明に従いクレームしたものであり、それぞれ非同期で動作する複数のノードと当該複数のノードを接続する通信ネットワークとで構成され、前記各ノードは内蔵された発振回路の発生するクロックに従いそれぞれサイクルタイムをカウントし、前記複数のノードの中の或るノードが１アイソクロナスサイクルの開始タイミングのサイクルタイムを示すサイクルスタートタイムを含むサイクルスタートパケットを他のノードに送信し、前記サイクルスタートパケットを受信した前記他のノードが前記サイクルスタートタイムと前記サイクルタイムとを同期化し、前記複数ノード間で前記同期化されたサイクルタイムに基づくタイムスタンプを含む同期データパケットを用いた同期通信が行えるように構成されたデータ伝送システムにおける前記他のノードであって、前記通信ネットワークを経由して前記サイクルスタートパケットを受信する受信部と、前記クロックに従って、前記サイクルスタートタイムの情報量相当の上位ビットと前記サイクルスタートタイムの最小分解能を上回る精度の時刻情報に相当する下位ビットでなるサイクルタイムカウントデータを逐次発生するカウンタと、前記受信部が前記或るノードから前記サイクルスタートパケットを受信したとき、前記カウンタの発生する前記サイクルタイムカウントデータが示す時刻を前記サイクルスタートタイムが示す時刻と同時刻に一致させるカウンタ同期化部と、前記サイクルタイムカウントデータのうち前記上位ビットを当該ノードにおける前記サイクルタイムとするサイクルタイム供給部とを具備することを特徴とする。
【０００５】
通信ネットワークに接続された複数のノードの中の或るノードがサイクルスタートタイムを含むサイクルスタートパケットを送信するノードとなり、他のノードはこれを受信する。各ノードは、それぞれに内蔵された発振回路を有する。請求項１及び２で定義するノードでは、内蔵された発振回路の発生するクロックに従って、サイクルスタートタイムの情報量相当の上位ビットと前記サイクルスタートタイムの最小分解能を上回る精度の時刻情報に相当する下位ビットでなるサイクルタイムカウントデータを逐次発生するカウンタを有し、前記或るノードからのサイクルスタートパケットを受信したとき、該カウンタの発生するサイクルタイムカウントデータが示す時刻を該サイクルスタートタイムが示す時刻と同時刻に一致させ、そして、該サイクルタイムカウントデータのうち前記上位ビットを当該ノードのサイクルタイムとする。こうして、各ノードのサイクルタイムがサイクルスタートパケットで与えられるサイクルスタートタイムを基準にして擬似的に同期化される。その際に、サイクルタイムカウントデータは、サイクルスタートタイムの情報量相当の上位ビットと前記サイクルスタートタイムの最小分解能を上回る精度の時刻情報に相当する下位ビットでなるものであり、実際のサイクルタイムとしてはその上位ビットが使用されるので、サイクルスタートパケットを送信する前記或るノードとこれを受信する前記他のノードのそれぞれの発振回路の発振周波数が多少ずれたとしても、その発振周波数のずれによって生じるサイクルタイムの値の飛び越しを無くすことができる。また、更には、そのような正確なサイクルタイムを用いて、受信した同期データパケットの読み出しタイミングを制御することで、受信したデータの再生時間関係を正確に再現することができるようになる。従って、ディジタルオーディオデータなどのような時系列的な変化の状態を考慮したデータを受信ノード側で正確に再現することができるという優れた効果がある。
【０００６】
【発明の実施の形態】
以下、添付図面を参照して、この発明の実施の形態を詳細に説明する。
図２はこの発明に係るデータ伝送方式の一実施の形態の全体構成を示す概略ブロック図である。図３はこのデータ伝送方式によって伝送されるデータの構成例を示す図である。なお、本明細書中では、前述のＩＥＥＥ１３９４の通信方式に従ってデータ伝送が行われる場合を例に説明する。
図では送信側ノード１０、受信側ノード２０、及びその他のノード３０、４０が通信ネットワーク９０を介して接続されている場合を示す。以下では、説明の便宜上、送信側ノード１０と受信側ノード２０との間のデータ伝送についてだけ説明するが、これ以外にも多数のノードが接続されていてもよいし、送信側ノードと受信側ノードだけが接続されていてもよいし、送信側ノード１０と受信側ノード２０との結合されたもの同士（ノード３０とノード４０）のデータ伝送でもよいことは言うまでもない。
この実施の形態では、ノード３０が図３のようなノーマルサイクルピリオド１２５μｓｅｃの同期信号（ｃｙｃｌｅ  ｓｙｎｃ）に対応したサイクルスタートパケット信号を順次出力している場合において、送信側ノード１０が図３のようなデータ列を通信ネットワーク９０に送信し、そのデータ列９を受信側ノード２０が受信して再現する場合について説明する。
【０００７】
送信側ノード１０において、データ生成回路１１は、図示していない内蔵の水晶発振器によって生成された所定周波数（例えば、周波数２４．５７６ＭＨｚ（周期約４０ｎｓｅｃ））のクロックに応じて動作し、所定のサンプリング周期Ｔの時系列的な配列を持つ複数のデータを順次生成し、出力するもので、例えば、ディジタルオーディオ信号の順次サンプルデータを出力する。例えば、データ生成回路１１は、ＣＤ（コンパクトディスク）プレイヤーのようなオーディオ再生装置を含んでいてもよいし、あるいは楽音サンプルデータをリアルタイムで合成する楽音合成装置のようなものを含んでいてもよい。データ生成回路１１から出力されるデータのサンプリング周期Ｔは、そのデータソースに応じて、適宜可変されるようになっていてもよい。
【０００８】
データ生成回路１１から出力されたデータは、その時系列順に送信データバッファ１２に一時的に記憶される。送信データバッファ１２は非同期で入出力動作するバッファレジスタである。
カウンタ回路１３は、タイムスタンプデータすなわち時間データを作成するものであり、図示してない水晶発振器によって生成された所定周波数のクロックをカウントする３２ビット構成のランニングカウンタのようなものである。
ネットワークインターフェイス１４は、所定の送信割り込み周期（前述のノード３０の出力する同期信号（ｃｙｃｌｅ  ｓｙｎｃ））に同期して送信データバッファ１２に一時的に記憶してあるデータを基にして図３のような１アイソクロナスサイクル（ｉｓｏｃｈｒｏｎｏｕｓ  ｃｙｃｌｅ）に相当するデータ列９（以下「サイクルパケット列」とする）を構成し、それを通信ネットワーク９０に送信する。
【０００９】
サイクルパケット列９は図３に示すように、サイクルスタートパケット９１と同期データパケット群９２と非同期データパケット群９３とから構成される。
サイクルスタートパケット９１は、３２ビットで構成され、その上位２０ビットがそのサイクルパケット列９のサイクルタイミングを示すデータであり、下位１２ビットがそのサイクルパケット列９が通信ネットワーク９０上の同期信号（ｃｙｃｌｅ  ｓｙｎｃ）からどれだけの時間遅れで送信されたのかを示すサイクルスタートデータＸを示すデータである。
同期データパケット群９２は擬似同期信号処理の対象となる複数Ｐ個のパケットデータで構成される。図では、一例としてチャンネルＪからチャンネルＮまでの５個の同期データパケットが示されている。この同期データパケットの数Ｐは任意に設定可能である。さらに、各同期データパケットは所定数Ｑ個のデータと、その中のいずれか１つ（この実施の形態では、最初のデータ）の時間位置を示すタイムスタンプデータとからなるグループを複数個有する。この実施の形態では、４個のデータと、１個のタイムスタンプで１つのグループが構成される。すなわち、図では、４個のデータＤ１〜Ｄ４、Ｄ５〜Ｄ８に対して１個のタイムスタンプデータＴ１、Ｔ２がそれぞれ設けられている。タイムスタンプデータＴ１は最初のデータＤ１の時間位置を、タイムスタンプデータＴ２はデータＤ５の時間位置をそれぞれ示す。従って、各同期データパケットは（Ｑ＋１）個のデータグループの整数倍で構成される。なお、ディジタルオーディオデータを通信する関係上、データがＱ個に満たなくても送信する場合があるがこれについては詳細説明を省略する。
非同期データパケット群９３は非同期信号処理の対象となる複数Ｒ個のパケットデータで構成される。図では一例としてパケットＢ及びパケットＣの２個のパケットデータが示されている。なお、非同期データパケットは存在していなくてもよい。
【００１０】
受信側ノード２０において、ネットワークインターフェイス２４は通信ネットワーク９０を介して送信されてきたサイクルパケット列９を受信し、それを受信した順番で時系列的に受信データバッファ２２に一時的に記憶する。受信データバッファ２２は、非同期で入出力動作するバッファレジスタである。クロック生成回路２３は、受信したサイクルパケット列９のサイクルスタートパケットの中のサイクルスタートデータＸに基づいて、送信側ノード１０のデータ生成回路１１から供給されたデータと同じオリジナルのサンプリング周期Ｔを再現するものである。
データ生成回路２１は、クロック生成回路２３から与えられる再現されたサンプリング周期Ｔに従い、受信データバッファ２２に一時的に記憶されているデータを順次読み出して再生する。読み出されたデータは適宜利用される。再生されたデータを如何なる形態で利用するかは、任意である。例えば、そのままＤ／Ａ変換してからスピーカ等から発音するようにしてもよいし、あるいは、エフェクト等の処理を施してからスピーカ等から発音する若しくは処理済みのデータを外部に送出するようにしてもよい。
【００１１】
受信側ノード２０の詳細構成を図１を用いて説明する。
図１において、サイクルタイム抽出回路５１は、送信されてきたサイクルパケット列９の中からサイクルスタートパケット９１を抽出し、そのサイクルスタートパケットデータを受信サイクルタイムレジスタ５２に出力し、残りの同期データパケット群９２及び非同期データパケット群９３をデータ分離回路５５に出力する。
受信サイクルタイムレジスタ５２は、３４ビット構成のレジスタであり、下位２ビットには『００』の定数を予め格納しており、その上位３２ビットにサイクルタイム抽出回路５１によって抽出された３２ビット構成のサイクルスタートパケットデータを一時的に記憶すると共に３４ビット構成のデータをそのまま内蔵サイクルタイムカウンタ５３に転送する。
内蔵サイクルタイムカウンタ５３は、受信ノード２０に内蔵されている水晶発振器から出力される発振周波数９８．３０４ＭＨｚ（周期約１０ｎｓｅｃ）のクロックをカウントする３４ビット構成のカウンタであり、受信サイクルタイムレジスタ５２から転送されて来るデータによって順次内容が書き換えられる。なお、受信サイクルタイムレジスタ５２と内蔵サイクルタイムカウンタ５３との３４ビットのカウント値が異なる場合にだけ、内蔵サイクルタイムカウンタ５３の値を書き換えるようにしてもよい。
サイクルタイムレジスタ５４は、内蔵サイクルタイムカウンタ５３の上位３２ビットのカウント値を常時記憶するものである。従って、内蔵サイクルタイムカウンタ５３の上位３２ビットのカウント値が変化したり、書き換えられた場合には、それに応じてサイクルタイムレジスタ５４の値も変更される。
これら受信サイクルタイムレジスタ５２、内蔵サイクルタイムカウンタ５３及びサイクルタイムレジスタ５４の関係を図示すると、図４のようになる。図から明らかなように受信タイクルタイムレジスタ５２の３４ビットデータがそのまま内蔵サイクルタイムカウンタ５３に出力され、内蔵サイクルタイムカウンタ５３の上位３２ビットデータがそのままサイクルタイムレジスタ５４に出力されるという関係になる。
【００１２】
データ分離回路５５は、同期データパケットを構成するパケットデータの中からタイムスタンプデータを抽出し、そのタイムスタンプデータをタイムスタンプレジスタ５６に出力し、残りのデータを受信データバッファ２２に出力する。例えば、図３のように、４個のデータＤ１〜Ｄ４に対して１個のタイムスタンプデータＴ１が設けられている場合には、最初のタイムスタンプデータＴ１がタイムスタンプレジスタ５６に出力され、残りのデータＤ１〜Ｄ４が受信データバッファ２２に出力される。なお、データ分離回路５５は非同期データパケット群のパケットデータに対しては何も行わず、受信データバッファ２２にデータをそのまま転送する。
タイムスタンプレジスタ５６はデータ分離回路５５によって分離されたタイムスタンプデータＴ１を一時的に格納する。
比較回路５７は、サイクルタイムレジスタ５４とタイムスタンプレジスタ５６との格納値を比較し、両者が一致した場合に一致信号（クロック信号）をゲート回路５８を介してクロック生成回路２３の位相差検出回路６１に出力する。
【００１３】
ゲート回路５８は、フリップフロップ回路５Ａの出力がハイレベル“１”の時に比較回路５７から出力される一致信号を位相差検出回路６１にそのまま出力するスルー状態となり、フリップフロップ回路５Ａの出力がローレベル“０”の時に比較回路５７の出力を遮断するゲート状態となる。
検出回路５９は、内蔵サイクルタイムカウンタ５３の下位２ビットの値が『００』になったかどうかを検出し、『００』になった時点でフリップフロップ回路５Ａのセット端子Ｓにセット信号を出力し、フリップフロップ回路５Ａの出力Ｑをハイレベル“１”にセットする。
フリップフロップ回路５Ａは、セット端子Ｓに検出回路５９からの検出信号を、リセット端子Ｒにゲート回路５８を介して比較回路５７の一致信号を入力し、その出力Ｑをゲート回路５８のゲート制御端子に出力する。
【００１４】
クロック生成回路２３は、位相差検出回路６１、ＶＣＯ６２及びＱ分の１の分周回路６３から構成されるＰＬＬ回路であり、ゲート回路５８を介して入力する比較回路５７からの一致信号に基づいて動作する。ここで、Ｑは、前述のように同期データパケットの１グループを構成するデータ数である。従って、データ数Ｑが４個の場合に、分周回路には４分の１分周器を、８個の場合には分周回路には８分の１分周器を用いる。
データ生成回路２１は、読み出し制御回路７１及びＤ／Ａ変換回路７２から構成される。読み出し制御回路７１は、クロック生成回路２３のＶＣＯ６２からのクロックに同期して、受信データバッファ２２に格納してあるデータを順次読み出し、それをＤ／Ａ変換回路７２に出力する。Ｄ／Ａ変換回路６５は読み出し制御回路７１によって読み出されたデータをアナログ信号に変換する。
【００１５】
以下、図１の受信側ノード２０の動作を図５を用いて説明する。
図５は、縦軸に時間経過を示し、その時間経過における受信サイクルタイムレジスタ５２、内蔵サイクルタイムカウンタ５３及びサイクルタイムレジスタ５４のそれぞれの値の変化の様子を示すものである。図５（Ａ）は、送信側ノード１０の内蔵の水晶発振器が受信側ノード２０の内蔵の水晶発振器よりも若干大きな周波数で発振している場合を示し、図５（Ｂ）は、逆に送信側ノード１０の内蔵の水晶発振器が受信側ノード２０の内蔵の水晶発振器よりも若干小さい周波数で発振している場合を示す。
【００１６】
まず、図５（Ａ）の場合について説明する。
送信側ノード１０の内蔵の水晶発振器が受信側ノード２０の内蔵の水晶発振器よりも若干大きな周波数で発振すると、内蔵サイクルタイムカウンタ５３のカウント動作が徐々に遅れて、そのカウント値が受信したサイクルスタートパケットに含まれる下位１２ビットのサイクルスタートデータＸの値よりも小さくなる。このような場合を遅れが生じた状態という。すなわち、『３２６』のサイクルスタートデータＸを含むサイクルスタートパケットは本来内蔵サイクルタイムカウンタ５３の値が『３２６．００』の時点ｔ４で、サイクルタイム抽出回路５１によって抽出されなければならないが、遅れが生じた状態では、サイクルタイムカウンタ５３の値が『３２５．７５』の時点ｔ３で抽出される。従って、そのサイクルスタートデータＸの抽出された時点ｔ３で内蔵サイクルタイムカウンタ５３の値は『３２６．００』に書き換えられ、これ以降は内蔵の水晶発振器のクロックに応じて順次カウントアップが行われる。
このような内蔵サイクルタイムカウンタ５３のデータ書き換え処理に応じてサイクルタイムレジスタ５４の値は内蔵の水晶発振器の１クロック分だけ進んで変化するようになる。そして、比較回路５７から出力される一致信号の出力タイミングも若干長くなるが、それはクロック生成回路２３すなわちＰＬＬ回路の動作に吸収される。
なお、小数点以下の数字は２ビットで表現されているので、図では『．００』、『．２５』、『．５０』及び『．７５』のように表示している。
【００１７】
次に、図５（Ｂ）の場合について説明する。
送信側ノード１０の内蔵の水晶発振器が受信側ノード２０の内蔵の水晶発振器よりも若干小さな周波数で発振すると、今度は内蔵サイクルタイムカウンタ５３のカウント動作が徐々に進み、そのカウント値が受信したサイクルスタートパケットに含まれる下位１２ビットのサイクルスタートデータＸの値よりも大きくなる。このような場合を進みが生じた状態という。すなわち、『３２５』のサイクルスタートデータＸを含むサイクルスタートパケットは本来内蔵サイクルタイムカウンタ５３の値が『３２５．００』の時点ｔ１で、サイクルタイム抽出回路５１によって抽出されなければならないが、進みが生じた状態では、サイクルタイムカウンタ５３の値が『３２５．２５』の時点ｔ２で抽出される。従って、そのサイクルスタートデータＸの抽出された時点ｔ２で内蔵サイクルタイムカウンタ５３の値は『３２５．００』に書き換えられ、これ以降は内蔵の水晶発振器のクロックに応じて順次カウントアップが行われる。この進みが生じた状態の場合には内蔵サイクルタイムカウンタ５３のデータ書き換え処理に応じてサイクルタイムレジスタ５４の値は変化しないが、検出回路５９によって内蔵サイクルタイムカウンタ５３の下位２ビットの値が『００』になったことが検出される。すなわち、検出回路５９は時点ｔ２と時点ｔ１の短時間の間に『００』を検出し、フリップフロップ回路５Ａのセット端子Ｓにセット信号を出力し、フリップフロップ回路５Ａの出力Ｑをハイレベル“１”にセットするようになるので、比較回路５７からも同じように短時間の間に連続して一致信号がクロック生成回路２３に出力されるが、この場合もこのクロック生成回路２３すなわちＰＬＬ回路の動作に吸収され、影響はない。
このような内蔵サイクルタイムカウンタ５３のデータ書き換え処理に応じてサイクルタイムレジスタ５４の値は内蔵の水晶発振器の１クロック分だけ遅れて変化するようになる。そして、比較回路５７から出力される一致信号の出力タイミングも若干ずれるが、それはクロック生成回路２３すなわちＰＬＬ回路の動作に吸収される。
上述の実施の形態によれば、内蔵サイクルタイムカウンタ５３の飛びをなくせるので、タイムスタンプレジスタとコイクルタイムレジスタ５４との比較回路が簡単に構成できると共にディジタルオーディオデータのジッタ量を小さくすることができる。また、内蔵サイクルタイムカウンタ５３が小数部で補正されるようになるので、ディジタルオーディオデータのジッタは時間軸上に分散されるので、クロック生成回路２３すなわちＰＬＬ回路でフィルタリングし易くなる。
【００１８】
なお、上述の実施の形態では、同期データパケットの１グループを構成するデータ数が４個の場合について説明したが、これに限らず、３以上の値であればよい。更にはＱを２のべき乗の値とすれば、割算演算を簡単化できるので、好ましい。
また、タイムスタンプデータの付加されていないデータに対して、それぞれ固有の時間データを付加する処理を行い、各データ毎の固有の時間データを参照して再生読み出しを行うようにしてもよい。
上述の実施の形態では、内蔵サイクルタイムカウンタに下位２ビットを追加して、カウントクロックを４倍にする場合について説明したが、別のレジスタなどを設けてもよい。
また、上述の実施の形態では、受信側ノードが送信側ノードの４倍の周波数（９８．３０４ｋＨｚ）で動作する場合について説明したが、送信側ノードが受信側ノードと同じ周波数で動作し、通信ネットワーク上にデータを送信する場合に通常の周波数（２４．５７６ｋＨｚ）で送信するようにしてもよい。
上述の実施の形態では、サイクルスタートパケットに含まれる下位１２ビットのサイクルスタートデータＸを受信したときに、内蔵サイクルタイムカウンタ５３の値を受信サイクルタイムレジスタ５２の値で書き換える場合について説明したが、同期データパケットを構成するパケットデータの中からタイムスタンプデータを抽出し、抽出されたタイムスタンプデータ毎に書き換え処理を行うようにしてもよい。
【００１９】
【発明の効果】
この発明によれば、擬似的同期方式（アイソクロナス通信方式）において、各受信ノードで生成するサイクルタイムカウントデータは、サイクルスタートパケットに含まれるサイクルスタートタイムの情報量相当の上位ビットと該サイクルスタートタイムの最小分解能を上回る精度の時刻情報に相当する下位ビットでなるものであり、実際のサイクルタイムとしてはその上位ビットが使用されるので、サイクルスタートパケットを送信する或るノードとこれを受信する他のノード（受信ノード）のそれぞれの発振回路の発振周波数が多少ずれたとしても、その発振周波数のずれによって生じるサイクルタイムの値の飛び越しを無くすことができる。また、更には、そのような正確なサイクルタイムを用いて、受信した同期データパケットの読み出しタイミングを制御することで、受信したデータの再生時間関係を正確に再現することができるようになる。従って、ディジタルオーディオデータなどのような時系列的な変化の状態を考慮したデータを受信ノード側で正確に再現することができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】この発明に係るデータ伝送システムにおける受信ノードの一実施例を示す詳細構成ブロック図。
【図２】図１に示す受信ノードを含むデータ伝送システムの一実施の形態の全体構成を示す概略ブロック図。
【図３】この発明に係るデータ伝送システムによって伝送されるデータの構成例を示す図。
【図４】図１の受信サイクルタイムレジスタ、内蔵サイクルタイムカウンタ及びサイクルタイムレジスタの関係を示す図。
【図５】時間経過における受信サイクルタイムレジスタ、内蔵サイクルタイムカウンタ及びサイクルタイムレジスタのそれぞれの値の変化の様子を示す図。
【符号の説明】
１０  送信側ノード、１１…データ生成回路、１２…送信データバッファ、１３…カウンタ回路、１４…ネットワークインターフェイス、２０…受信側ノード、２１…データ生成回路、２２…受信データバッファ、２３…クッロク生成回路、２４…ネットワークインターフェイス、３０，４０…他のノード、９０…通信ネットワーク、５１…サイクルタイム抽出回路、５２…受信サイクルタイムレジスタ、５３…内蔵サイクルタイムカウンタ、５４…サイクルタイムレジスタ、５５…データ分離回路、５６…タイムスタンプレジスタ、５７…比較回路、５８…ゲート回路、５９…検出回路、５Ａ…フリップフロップ回路、６１…位相差検出回路、６２…ＶＣＯ、６３…分周回路、７１…読み出し制御回路、７２…Ｄ／Ａ変換回路。
【図１】
0003627743.tif 000002
【図２】
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【図３】
0003627743.tif 000004
【図４】
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【図５】
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