(57)【特許請求の範囲】
【請求項１】
複数個のメモリセルが複数本の読出用ビットラインにそれぞれ対応する複数の列を有するマトリックス状に配置され、上記複数個のメモリセルが上記複数本の読出用ビットラインにそれぞれ対応する複数個のメモリブロックに分割され、上記各メモリセルにデータをシリアルで書き込むとともに、上記各メモリセルからデータを読み出す前に読出用ビットラインを予め所定の電位にプリチャージした後、データをシリアルで読み出すシリアル記憶装置において、
リセットされたときに最初にデータを読み出す先頭の１個のメモリセルを上記メモリブロックから分離して別のメモリブロックとして設け、かつ上記別のメモリブロックの先頭の１個のメモリセルに専用の読出用ビットラインを接続し、
リセットされたときに上記先頭の１個のメモリセルからデータを読み出す前のリセットサイクルにおいて上記専用の読出用ビットラインを所定の電位にプリチャージすることを禁止する禁止手段を備えたことを特徴とするシリアル記憶装置。
【請求項２】
請求項１記載のシリアル記憶装置において、
上記先頭の１個のメモリセルと上記専用の読出用ビットラインとの間に設けられ、上記先頭の１個のメモリセルに接続された専用の読出用ビットラインをプリチャージせず、上記先頭の１個のメモリセルからデータを読み出すときに、上記先頭の１個のメモリセルに記憶されたデータと、上記専用の読出用ビットライン上のデータとの間を緩衝するデータブロック用インバータをさらに備えたことを特徴とするシリアル記憶装置。
【請求項３】
請求項１記載のシリアル記憶装置において、
リセットされたときに最初に読み出す先頭のメモリセルを含む第１の列に属する複数のメモリセルと、上記第１の列に属する複数のメモリセルに接続された第１の読出用ビットラインとの間に設けられ、上記先頭の１個のメモリセルに接続された専用の読出用ビットラインをプリチャージせず、上記第１の列に属する各メモリセルからデータを読み出すときに、上記第１の列に属する各メモリセルに記憶されたデータと、上記第１の読出用ビットライン上のデータとの間を緩衝するデータブロック用インバータをさらに備えたことを特徴とするシリアル記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、例えば先入れ先出しメモリ（First-in First-out Memory：以下、ＦＩＦＯメモリという。）など、マトリックス状に配置された複数個のメモリセルを備え、上記各メモリセルにデータをシリアルで書き込むとともに、上記各メモリセルからデータをシリアルで読み出すシリアル記憶装置に関する。
【０００２】
【従来の技術】
従来のＦＩＦＯメモリにおいて、より高速でデータを読み出すために、データを読み出す前に読出用ビットラインを予め所定の電位にプリチャージする方法が広く用いられている（例えば、特開昭６１−２７１６８３号公報、特開平１−１３７４９１号公報参照。）。しかしながら、これらの従来のＦＩＦＯメモリにおいては、プリチャージをすべての読出用ビットラインに対して行うので消費電力が比較的大きいという問題点があった。また、１つの読出サイクルに対して、少なくともデータの読み出しを行うアクセス時間と、上記プリチャージの時間とが必要となり、１つのサイクル時間が比較的長くなるという問題点があった。
【０００３】
以上の問題点を解決するために、本出願人は、特願平４−２２８４５０号において、図９のＦＩＦＯメモリ（以下、従来例のＦＩＦＯメモリという。）を提案した。この従来例のＦＩＦＯメモリは、図９に示すように、６４個のメモリセルＭＣｍｎ（ｍ＝０，１，…，７；ｎ＝０，１，…，７）が８×８のマトリックス状にアレイ配置されてなるメモリセルアレイ１０が８個のメモリブロックＭＢ０乃至ＭＢ７に分割される。ここで、所定の読出用ビットラインＲＢＬｍ−１に接続されたメモリセルＭＣ（ｍ−１）ｎからデータを読み出す１サイクル前の読出サイクルにおいて、当該ＦＩＦＯメモリの読み出し動作を初期化するＬレベルの読出リセット信号が読出回路３０に入力されないとき、Ｈレベルの読出用ビットライン選択信号ＲＢＳｍ−１に基づいて、次にデータを読み出すメモリセルＭＣｍｎに接続された読出用ビットラインＲＢＬｍを予めＨレベルにプリチャージする。また、Ｌレベルの読出リセット信号が読出回路３０に入力されたとき、読出回路３０が初期化され、メモリセルＭＣ００に接続された読出用ビットラインＲＢＬ０を予めＨレベルにプリチャージする。
【０００４】
図１０に、読出イネーブル信号ＲＥＢがＬレベルであるデータ読み出しモードの場合であってメモリセルＭＣ３０からデータを読み出すときに読出リセット信号ＲＳＴＲＢが入力されたときの動作を示すタイミングチャートを示す。以下、この明細書において、信号がＬレベルからＨレベルになることを“信号が立ち上がる”とし、信号がＨレベルからＬレベルになることを“信号が立ち下がる”という。
【０００５】
図１０に示すように、メモリセルＭＣ３０からデータを読み出す読出サイクル（ＭＣ３０）において、読出クロック信号ＲＣＫが立ち下がったとき次のメモリセルＭＣ４０を読み出す読出サイクルのために事前に、１００で示されるＨレベルのプリチャージ信号ＰＲＣ４を出力してメモリセルＭＣ４０に接続された読出用ビットラインＲＢＬ４を予めＨレベルにプリチャージする。次いで、当該読出サイクル（ＭＣ３０）において読出クロック信号ＲＣＫがＬレベルであるときに読み出し動作のリセットを指示する読出リセット信号ＲＳＴＲＢが立ち下がったとき、１０１で示されたＨレベルのプリチャージ信号ＰＲＣ０を出力してメモリセルＭＣ００に接続された読出用ビットラインＲＢＬ０を予めＨレベルにプリチャージする。さらに、２個のリセットサイクルにおいてそれぞれ、読出リセット信号ＲＳＴＲＢがＬレベルであるときに読出クロック信号ＲＣＫが立ち下がると、１０２，１０３で示されるＨレベルのプリチャージ信号ＰＲＣ０を出力してメモリセルＭＣ００に接続された読出用ビットラインＲＢＬ０を予めＨレベルにプリチャージする。そして、メモリセルＭＣ００からデータを読み出す読出サイクル（ＭＣ００）となり、読出クロック信号ＲＣＫが立ち下がったとき次のメモリセルＭＣ１０を読み出す読出サイクルのために事前に、１０４で示されるＨレベルのプリチャージ信号ＰＲＣ１を出力してメモリセルＭＣ１０に接続された読出用ビットラインＲＢＬ１を予めＨレベルにプリチャージする。
【０００６】
【発明が解決しようとする課題】
しかしながら、以上のように構成された従来例のＦＩＦＯメモリにおいては、各リセットサイクルにおいてそれぞれ、読出リセット信号ＲＳＴＲＢがＬレベルであるときに読出クロック信号ＲＣＫが立ち下がると、１０２，１０３で示されるＨレベルのプリチャージ信号ＰＲＣ０を出力してメモリセルＭＣ００に接続された読出用ビットラインＲＢＬ０がＨレベルにプリチャージされる。
【０００７】
例えば、メモリブロックＭＢ０のメモリセルからデータを読み出しているときに、上述のように、読出リセット信号ＲＳＴＲＢがＬレベルであるときに読出クロック信号ＲＣＫが立ち下がると、メモリブロックＭＢ０のための読出用ビットラインＲＢＬ０がプリチャージされ、読み出し中のデータが正しく出力されない場合があるという問題点があった。また、これらのプリチャージによって無駄に電源電流を流し、消費電力を増大させる結果となる。
【０００８】
本発明の目的は以上の問題点を解決し、常にメモリセルからデータを正しく読み出すことができ、しかも従来例に比較して小さい消費電力を有するシリアル記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係るシリアル記憶装置は、複数個のメモリセルが複数本の読出用ビットラインにそれぞれ対応する複数の列を有するマトリックス状に配置され、上記複数個のメモリセルが上記複数本の読出用ビットラインにそれぞれ対応する複数個のメモリブロックに分割され、上記各メモリセルにデータをシリアルで書き込むとともに、上記各メモリセルからデータを読み出す前に読出用ビットラインを予め所定の電位にプリチャージした後、データをシリアルで読み出すシリアル記憶装置において、
リセットされたときに最初にデータを読み出す先頭の１個のメモリセルを上記メモリブロックから分離して別のメモリブロックとして設け、かつ上記別のメモリブロックの先頭の１個のメモリセルに専用の読出用ビットラインを接続し、
リセットされたときに上記先頭の１個のメモリセルからデータを読み出す前のリセットサイクルにおいて上記専用の読出用ビットラインを所定の電位にプリチャージすることを禁止する禁止手段を備えたことを特徴とする。
【００１０】
また、上記シリアル記憶装置において、上記先頭の１個のメモリセルと上記専用の読出用ビットラインとの間に設けられ、上記先頭の１個のメモリセルに接続された専用の読出用ビットラインをプリチャージせず、上記先頭の１個のメモリセルからデータを読み出すときに、上記先頭の１個のメモリセルに記憶されたデータと、上記専用の読出用ビットライン上のデータとの間を緩衝するデータブロック用インバータをさらに備えたことを特徴とする。
【００１１】
さらに、上記シリアル記憶装置において、リセットされたときに最初に読み出す先頭のメモリセルを含む第１の列に属する複数のメモリセルと、上記第１の列に属する複数のメモリセルに接続された第１の読出用ビットラインとの間に設けられ、上記先頭の１個のメモリセルに接続された専用の読出用ビットラインをプリチャージせず、上記第１の列に属する各メモリセルからデータを読み出すときに、上記第１の列に属する各メモリセルに記憶されたデータと、上記第１の読出用ビットライン上のデータとの間を緩衝するデータブロック用インバータをさらに備えたことを特徴とする。
【００１２】
【作用】
上述の本発明に係るシリアル記憶装置においては、上記禁止手段は、リセットされたときに上記先頭の１個のメモリセルからデータを読み出す前のリセットサイクルにおいて上記専用の読出用ビットラインを所定の電位にプリチャージすることを禁止する。従って、上述した読み出し中のデータが正しく出力されないことを完全に防止することができ、すべてのメモリセルからデータを正しく読み出すことができる。
【００１３】
また、上記シリアル記憶装置において、上記先頭の１個のメモリセルと上記専用の読出用ビットラインとの間に設けられ、上記先頭の１個のメモリセルに接続された専用の読出用ビットラインをプリチャージせず、上記先頭の１個のメモリセルからデータを読み出すときに、上記先頭の１個のメモリセルに記憶されたデータと、上記専用の読出用ビットライン上のデータとの間を緩衝するデータブロック用インバータをさらに備える。従って、従来例のＦＩＦＯメモリに比較して、上記先頭の１個のメモリセルに接続された上記専用の読出用ビットラインをプリチャージしない。さらに、上記データブロック用インバータは、上記先頭の１個のメモリセルからデータを読み出すときに、上記先頭の１個のメモリセルに記憶されたデータと、上記専用の読出用ビットライン上のデータとの間を緩衝する。従って、上記先頭の１個のメモリセルからデータを読み出すときに、上記先頭の１個のメモリセルに記憶されたデータと、上記専用の読出用ビットライン上のデータとが衝突せず、すべてのメモリセルからデータを正しく読み出すことができる。
【００１４】
さらに、上記シリアル記憶装置において、リセットされたときに最初に読み出す先頭のメモリセルを含む第１の列に属する複数のメモリセルと、上記第１の列に属する複数のメモリセルに接続された第１の読出用ビットラインとの間に設けられ、上記先頭の１個のメモリセルに接続された専用の読出用ビットラインをプリチャージせず、上記第１の列に属する各メモリセルからデータを読み出すときに、上記第１の列に属する各メモリセルに記憶されたデータと、上記第１の読出用ビットライン上のデータとの間を緩衝するデータブロック用インバータをさらに備える。従って、従来例のＦＩＦＯメモリに比較して、上記第１の列に属する複数のメモリセルに接続された複数の読出用ビットラインをプリチャージしない。さらに、上記データブロック用インバータは、上記第１の列に属する各メモリセルからデータを読み出すときに、上記第１の列に属する各メモリセルに記憶されたデータと、上記第１の読出用ビットライン上のデータとの間を緩衝する。従って、上記第１の列に属する各メモリセルからデータを読み出すときに、当該メモリセルに記憶されたデータと、これに接続された読出用ビットライン上のデータとが衝突せず、すべてのメモリセルからデータを正しく読み出すことができる。
【００１５】
【実施例】
以下、図面を参照して本発明に係る一実施例について説明する。
【００１６】
＜第１の実施例＞
図１は本発明に係る第１の実施例であるＦＩＦＯメモリのブロック図である。この第１の実施例のＦＩＦＯメモリは、図９の従来例のＦＩＦＯメモリに比較して、当該従来例ではメモリブロックＭＢ０内にありかつリセットされたときに最初に書き込み又は読み出す先頭のメモリセルＭＣ００を、メモリブロックＭＢ０から分離して新たなメモリブロックＭＢ００内に設け、当該先頭のメモリセルＭＣ００に、書込回路２０からの書込用ビットラインＷＢＬ００が接続されるとともに、読出回路３０からの読出用ビットラインＲＢＬ００が接続される。また、従来例に比較して、リードアドレスポインタ３１は、読出用ビットライン選択信号ＲＢＳｊ（ｊ＝１，２，…，７）に加えて、上記新設された読出用ビットラインＲＢＬ００の選択を指示する読出用ビットライン選択信号ＲＢＳ００をさらに発生して読出回路３０に出力する。さらに、従来例に比較して、ライトアドレスポインタ２１は、書込用ビットライン選択信号ＷＢＳｊ（ｊ＝１，２，…，７）に加えて、上記新設された書込用ビットラインＷＢＬ００の選択を指示する書込用ビットライン選択信号ＷＢＳ００をさらに発生して書込回路３０に出力する。
【００１７】
特に、第１の実施例のＦＩＦＯメモリは、図４を参照して詳細後述するように、上記発明が解決しようとする課題の欄で述べた「メモリブロックＭＢ０のメモリセルからデータを読み出しているときに、読出リセット信号ＲＳＴＲＢがＬレベルであるときに読出クロック信号ＲＣＫが立ち下がると、メモリブロックＭＢ０のための読出用ビットラインＲＢＬ０がプリチャージされ、読み出し中のデータが正しく出力されない場合があるという問題点」を解決するために、読出用ビットラインＲＢＬ００を選択することを指示する読出用ビットライン選択信号ＲＢＳ００を用いて、上記リセットサイクルにおいて上記読出用ビットラインＲＢＬ００のプリチャージを禁止するＬレベルのプリチャージ禁止信号ＩＮＨＩＢを発生して、当該プリチャージを禁止することを特徴とする。
【００１８】
図１のＦＩＦＯメモリにおいて、メモリブロックＭＢ００は書込用ビットラインＷＢＬ００と読出用ビットラインＲＢＬ００とに接続された１個のメモリセルＭＣ００を備え、メモリブロックＭＢ０は書込用ビットラインＷＢＬ０と読出用ビットラインＲＢＬ０とに接続された７個のメモリセルＭＣ０１乃至ＭＣ０７を備え、さらに、各メモリブロックＭＢｍ（ｍ＝１，…，７）は、それぞれ書込用ビットラインＷＢＬｍと読出用ビットラインＲＢＬｍとに接続された８個のメモリセルＭＣｍ０乃至ＭＣｍ７を備えて、合計で６４個のメモリセルＭＣｍｎ（ｍ＝０，１，…，７；ｎ＝０，１，…，７）が設けられる。
【００１９】
当該ＦＩＦＯメモリは、シリアルで入力されるデータＤＩを各メモリセルＭＣｍｎに書き込むための書込回路２０と、データを書き込むべき書込用ワードラインＷＷＬｎを指定するライトアドレスポインタ２１と、各メモリセルＭＣｍｎからデータを読み出して、すなわちデータを検出して増幅するセンスアンプ（図示せず。）を備え読み出されたデータＤＯをシリアルで出力する読出回路３０と、データを読み出すべき読出用ワードラインＲＷＬｎを指定するリードアドレスポインタ３１とを備える。
【００２０】
ここで、ライトアドレスポインタ２１は、Ｌレベルの書込リセット信号ＲＳＴＷＢに応答して初期化されて書き込むべきメモリセルＭＣｍｎがＭＣ００に設定された後、書込クロック信号ＷＣＫに同期してデータＤＩを書き込むべきメモリセルＭＣｍｎを選択して上記選択されたメモリセルＭＣｍｎに接続されたビットラインＷＢＬｊ（ｊ＝００，０，１，…，７）を指定する書込用ビットライン選択信号ＷＢＳｊを書込回路２０に出力するとともに書込用ワードラインＷＷＬｎにＨレベルの信号を出力する。また、リードアドレスポインタ３１は、Ｌレベルの読出リセット信号ＲＳＴＲＢに応答して初期化されて読み出すべきメモリセルＭＣｍｎがＭＣ００に設定された後、読出クロック信号ＲＣＫに同期してデータを読み出しすべきメモリセルＭＣｍｎを選択して上記選択されたメモリセルＭＣｍｎに接続されたビットラインＲＢＬｊ（ｊ＝００，０，１，…，７）を指定する読出用ビットライン選択信号ＲＢＳｊを読出回路３０に出力するとともに読出用ワードラインＲＷＬｎにＨレベルの信号を出力する。ここで、各回路２０，２１，３０，３１に入力される各信号は、従来のタイミング発生回路（図示せず。）において発生される。
【００２１】
なお、本実施例において、リセット後の書き込み又は読み出し動作時のメモリセルの選択順序は、ＭＣ００→ＭＣ１０→ＭＣ２０→ＭＣ３０→ＭＣ４０→ＭＣ５０→ＭＣ６０→ＭＣ７０→ＭＣ０１→ＭＣ１１→ＭＣ２１であり、以下同様である。
【００２２】
図２に、図１のリードアドレスポインタ３１内に設けられた読出用ビットライン選択信号ＲＢＳ００の発生回路を示す。
【００２３】
図２において、読出リセット信号ＲＳＴＲＢは、カウンタ６０のクリア端子ＣＬに入力されるとともに、インバータ６１，６２を介してナンドゲート６３の第１の入力端子に入力される。一方、読出クロック信号ＲＣＫはカウンタ６０に入力され、カウンタ６０は、読出リセット信号ＲＳＴＲＢの立ち下がり時に計数値を０にクリアした後、読出クロック信号ＲＣＫを計数し、計数値データをＹＡ，ＹＢ，ＹＣの３ビットでナンドゲート６３の第２乃至第４の入力端子に出力する。ナンドゲート６３の出力端子から出力される信号はインバータ６４を介して、読出用ワードライン選択信号ＲＢＳ００として読出回路３０に出力される。
【００２４】
図３に、図１のリードアドレスポインタ３１内に設けられた読出用ビットライン選択信号ＲＢＳ０の発生回路を示す。図３において、図２と同様のものについては、同一の符号を付している。図３の発生回路は、図２の発生回路に比較して、インバータ６１のみが設けられない。このように構成された発生回路においては、ナンドゲート６３の出力端子から出力される信号はインバータ６４を介して、読出用ワードライン選択信号ＲＢＳ０として出力される。
【００２５】
さらに、図１のリードアドレスポインタ３１内に設けられた読出用ビットライン選択信号ＲＢＳ１〜７の発生回路はそれぞれ、上記計数値データをＹＡ，ＹＢ，ＹＣに基づいて、図３と同様に、読出用ビットライン選択信号ＲＢＳ１〜７を発生して読出回路６０に出力する。
【００２６】
図４に、図１の読出回路３０に設けられた読出用ビットラインＲＢＬ００をプリチャージするためのプリチャージ回路を示す。
【００２７】
図４において、読出用ビットライン選択信号ＲＢＳ７がインバータ４１を介してナンドゲート５１の第１の入力端子に入力され、読出リセット信号ＲＳＴＲＢが２個のインバータ４２，４３を介して信号ＩＲＳＴＲＢとしてナンドゲート５１の第２の入力端子に入力される。また、ナンドゲート５１の出力端子から出力される信号はナンドゲート５２の第１の入力端子に入力される一方、読出クロック信号ＲＣＫがインバータ４４を介して信号ＩＲＣＫＰＢとしてナンドゲート５２の第２の入力端子に入力される。さらに、ナンドゲート５２の出力端子から出力される信号はインバータ４５を介してナンドゲート５４の第１の入力端子に入力される。
【００２８】
一方、図２の発生回路から出力される読出用ビットライン選択信号ＲＢＳ００はインバータ４７を介して、プリチャージ禁止信号ＩＮＨＩＢとしてナンドゲート５４の第２の入力端子に入力される。ナンドゲート５４から出力される信号は、インバータ４８を介して、プリチャージ信号ＰＲＣ００としてプリチャージ用Ｎチャンネル電界効果トランジスタ（以下、ＦＥＴという。）ＴＲ００のゲートに入力される。ＦＥＴＴＲ００のドレインは所定の直流電圧を出力するプリチャージ用直流電源＋Ｖｄに接続され、ＦＥＴＴＲ００のソースは読出用ビットラインＲＢＬ００に接続される。
【００２９】
図５に、図１の読出回路３０に設けられた読出用ビットラインＲＢＬ０をプリチャージするためのプリチャージ回路を示す。図５において、図４と同様のものについては、同一の符号を付している。このプリチャージ回路においては、図４のプリチャージ回路に比較してインバータ４７，４８とナンドゲート５４とが設けられない。ここで、ナンドゲート５２の出力端子から出力される信号はインバータ４５を介してプリチャージ信号ＰＲＣ０としてプリチャージ用ＮチャンネルＦＥＴＴＲ０のゲートに入力される。ＦＥＴＴＲ０のドレインは所定の直流電圧を出力するプリチャージ用直流電源＋Ｖｄに接続され、ＦＥＴＴＲ０のソースは読出用ビットラインＲＢＬ０に接続される。
【００３０】
本実施例においては、さらに、読出用ビットラインＲＢＬｊ（ｊ＝１，２，…，７）をプリチャージするための図６に図示した７個のプリチャージ回路が設けられる。なお、図６において図４及び図５と同様のものについては同一の符号を付している。
【００３１】
当該図６のプリチャージ回路において、読出用ビットライン選択信号ＲＢＳｎ（ｎ＝１，２，…，６）が直接にナンドゲート５３の第１の入力端子に入力され、読出リセット信号ＲＳＴＲＢが２個のインバータ４２，４３を介して信号ＩＲＳＴＲＢとしてナンドゲート５３の第２の入力端子に入力される。また、読出クロック信号ＲＣＫがインバータ４４を介して信号ＩＲＣＫＰＢとしてナンドゲート５３の第３の入力端子に入力される。さらに、ナンドゲート５３の出力端子から出力される信号はインバータ４６を介して、プリチャージ信号ＰＲＣｊ（ｊ＝１，２，…，７）としてＦＥＴＴＲｊ（ｊ＝１，２，…，７）のゲートに入力される。ＦＥＴＴＲｊのドレインはプリチャージ用直流電源＋Ｖｄに接続され、ＦＥＴＴＲｊのソースは読出用ビットラインＲＢＬｊに接続される。
【００３２】
以上のように構成された本実施例の図１のＦＩＦＯメモリと、特に図４のプリチャージ回路の動作について、図７のタイミングチャートを参照して以下に説明する。ここで、図７は、従来例のＦＩＦＯメモリの動作を示す図１０のタイミングチャートに対応するタイミングチャートであって、メモリセルＭＣ３０からデータを読み出す読出サイクルのときに読出リセット信号ＲＳＴＲＢが入力されてリセットがかかったときの動作を示すタイミングチャートである。
【００３３】
図７に示すように、メモリセルＭＣ３０からデータを読み出す読出サイクル（ＭＣ３０）において、読出クロック信号ＲＣＫが立ち下がったとき次のメモリセルＭＣ４０を読み出す読出サイクルのために事前に、１００で示されるＨレベルのプリチャージ信号ＰＲＣ４を出力してメモリセルＭＣ４０に接続された読出用ビットラインＲＢＬ４を予めＨレベルにプリチャージする。次いで、当該読出サイクル（ＭＣ３０）において読出クロック信号ＲＣＫがＬレベルであるときに読み出し動作のリセットを指示する読出リセット信号ＲＳＴＲＢが立ち下がったとき、１０１で示されたＨレベルのプリチャージ信号ＰＲＣ０を出力してメモリセルＭＣ００に接続された読出用ビットラインＲＢＬ０を予めＨレベルにプリチャージする。
【００３４】
さらに、２個のリセットサイクルにおいてそれぞれ、図２の発生回路によってＨレベルの読出用ビットライン選択信号ＲＢＳ００が発生される。このとき、インバータ４７から出力されるプリチャージ禁止信号ＩＮＨＩＢはＬレベルとなる。これによって、ナンドゲート５４のゲートが閉じることになり、従来例のＦＩＦＯメモリでは１０２，１０３で示されたプリチャージ信号ＰＲＣ０が出力されたが、本実施例においては、これらのプリチャージ信号ＰＲＣ０に対応するプリチャージ信号は発生されない。
【００３５】
従って、上記発明が解決しようとする課題の欄で述べた「メモリブロックＭＢ０のメモリセルからデータを読み出しているときに、読出リセット信号ＲＳＴＲＢがＬレベルであるときに読出クロック信号ＲＣＫが立ち下がると、メモリブロックＭＢ０のための読出用ビットラインＲＢＬ０がプリチャージされ、読み出し中のデータが正しく出力されない場合があるという問題点」を解決するために、読出用ビットラインＲＢＬ００を選択することを指示する読出用ビットライン選択信号ＲＢＳ００を用いて、上記リセットサイクルにおいて上記読出用ビットラインＲＢＬ００のプリチャージを禁止するＬレベルのプリチャージ禁止信号を発生して、当該プリチャージを禁止することができる。
【００３６】
次いで、メモリセルＭＣ００からデータを読み出す読出サイクル（ＭＣ００）となり、読出クロック信号ＲＣＫが立ち下がったとき次のメモリセルＭＣ１０を読み出す読出サイクルのために事前に、１０４で示されるＨレベルのプリチャージ信号ＰＲＣ１を出力してメモリセルＭＣ１０に接続された読出用ビットラインＲＢＬ１を予めＨレベルにプリチャージする。
【００３７】
以上説明したように、本実施例のＦＩＦＯメモリにおいては、リセットされたときに最初に書き込み又は読み出す先頭のメモリセルＭＣ００をメモリブロックＭＢ０から分離して新たなメモリブロックＭＢ００内に設け、先頭のメモリセルＭＣ００に読出回路３０からの読出用ビットラインＲＢＬ００が接続され、読出用ビットラインＲＢＬ００を選択することを指示する読出用ビットライン選択信号ＲＢＳ００を用いて、上記リセットサイクルにおいて上記読出用ビットラインＲＢＬ００のプリチャージを禁止するＬレベルのプリチャージ禁止信号を発生して、当該プリチャージを禁止する。従って、上述した読み出し中のデータが正しく出力されないことを完全に防止することができ、すべてのメモリセルＭＣｍｎからデータを正しく読み出すことができる。
【００３８】
＜第２の実施例＞
図８は本発明に係る第２の実施例であるＦＩＦＯメモリのメモリブロックＭＢ００の回路図である。この第２の実施例のＦＩＦＯメモリは、図４のプリチャージ回路を除く図１乃至図６に図示した第１の実施例のＦＩＦＯメモリの各回路を備えるとともに、メモリブロックＭＢ００のメモリセルＭＣ００が、図８に示すように、互いに逆方向でかつ並列に接続された２個のインバータ２０４，２０５から構成されるラッチ回路２００から読出用ビットラインＲＢＬ００への読出線に設けられる読出制御のゲート用ＮチャンネルＦＥＴ２０３と、当該ラッチ回路２００との間に、ＦＥＴ２０３がオンである場合でもラッチ回路２００の出力端子のデータと読出用ビットラインＲＢＬ００のデータとの間を緩衝するデータブロック用インバータ２０６を設けたことを特徴とする。
【００３９】
本実施例において、図４のプリチャージ回路を備えず、データの読出時にメモリブロックＭＢ００のメモリセルＭＣ００に対してプリチャージしない。図８に示すように、それぞれ書込回路２０に接続されかつ互いに反転関係にある書込用ビットラインＷＢＬ００とＷＢＬ００のバー（ここで、バーとは図８において「ＷＢＬ００」上に上線を付したものである。）が設けられる。書込用ビットラインＷＢＬ００は、書込用ワードラインＷＷＬ０に接続されたゲートを有するゲート用ＮチャンネルＦＥＴ２０１のソース及びドレインを介してラッチ回路２００の入力端子（そのデータ値をＬａで表す。）に接続される。一方、当該ラッチ回路２００の出力端子（そのデータ値をＬｂで表す。）は、書込用ワードラインＷＷＬ０に接続されたゲートを有するゲート用ＮチャンネルＦＥＴ２０２のソース及びドレインを介して書込用ビットラインＷＢＬ００のバーに接続されるとともに、データブロック用インバータ２０６と、読出用ワードラインＲＷＬ０に接続されたゲートを有するゲート用ＮチャンネルＦＥＴ２０３のソース・ドレインを介して読出用ビットラインＲＢＬ００（そのデータ値をＬｃで表す。）に接続される。
【００４０】
以上のように構成されたメモリブロックＭＢ００のメモリセルＭＣ００において、ラッチ回路２００にデータ「１」が記憶されていて（Ｌａ＝０，Ｌｂ＝１）かつ読出用ビットラインＲＢＬ００に１サイクル前に読み出したデータ「０」が出力されていた場合（Ｌｃ＝０）、ゲート用ＦＥＴ２０３がオンとなってもデータブロック用インバータ２０６によって、ラッチ回路２００内のデータ「１」が正しく保持される。また、ラッチ回路２００にデータ「０」が記憶され（Ｌａ＝１，Ｌｂ＝０）読出用ビットラインＲＢＬ００に１サイクル前に読み出したデータ「１」が出力されていた場合（Ｌｃ＝０）、読出時にゲート用ＦＥＴ２０３がオンとなり、これによってデータ「０」がラッチ回路２００の出力端子からデータブロック用インバータ２０６とＦＥＴ２０３を介して読出用ビットラインＲＢＬ００に出力され、このとき、読出用ビットラインＲＢＬ００のデータ値Ｌｃは「１」となる。
【００４１】
以上説明したように、データブロック用インバータ２０６を設けることによって、データ読出中にリセットがかかってもプリチャージすることなく正しくデータを読み出すことができる。
【００４２】
以上の第２の実施例においては、データブロック用インバータ２０６を第１の実施例のメモリブロックＭＢ００のメモリセルＭＣ００に設けているが、本発明これに限らず、図９の従来例のＦＩＦＯメモリのメモリセルＭＣ００乃至ＭＣ０７を備えたメモリブロックＭＢ０の各メモリセルに設けてもよい。この場合、図５のプリチャージ回路を設ける必要はない。当該変形例において、データ読出中にリセットがかかってもプリチャージすることなく、メモリブロックＭＢ０の各メモリセルＭＣ００乃至ＭＣ０７から正しくデータを読み出すことができる。
【００４３】
また、データブロック用インバータ２０６を、ＦＥＴ２０３と読出用ビットラインＲＢＬ００との間に設けてもよい。
【００４４】
＜他の実施例＞
以上の実施例において、ＦＩＦＯメモリについて説明しているが、本発明はこれに限らず、データを記憶装置にシリアルで書き込み及び読み出すシリアル記憶装置に広く適用することができる。
【００４５】
【発明の効果】
以上詳述したように本発明に係るシリアル記憶装置によれば、リセットされたときに先頭の１個のメモリセルからデータを読み出す前のリセットサイクルにおいて当該メモリセルに接続された専用の読出用ビットラインを所定の電位にプリチャージすることを禁止する禁止手段を備えたので、上述した読み出し中のデータが正しく出力されないことを完全に防止することができ、すべてのメモリセルからデータを正しく読み出すことができる。また、従来例のＦＩＦＯに比較して無駄な消費電流を小さくして、消費電力を減少させることができる。
【００４６】
また、上記シリアル記憶装置において、上記先頭の１個のメモリセルと上記専用の読出用ビットラインとの間に設けられ、上記先頭の１個のメモリセルに接続された専用の読出用ビットラインをプリチャージせず、上記先頭の１個のメモリセルからデータを読み出すときに、上記先頭の１個のメモリセルに記憶されたデータと、上記専用の読出用ビットライン上のデータとの間を緩衝するデータブロック用インバータをさらに備えたので、上記先頭の１個のメモリセルからデータを読み出すときに、上記先頭の１個のメモリセルに記憶されたデータと、上記専用の読出用ビットライン上のデータとが衝突せず、すべてのメモリセルからデータを正しく読み出すことができる。また、従来例のＦＩＦＯに比較して無駄な消費電流を小さくして、消費電力を減少させることができる。
【００４７】
さらに、上記シリアル記憶装置において、リセットされたときに最初に読み出す先頭のメモリセルを含む第１の列に属する複数のメモリセルと、上記第１の列に属する複数のメモリセルに接続された第１の読出用ビットラインとの間に設けられ、上記先頭の１個のメモリセルに接続された専用の読出用ビットラインをプリチャージせず、上記第１の列に属する各メモリセルからデータを読み出すときに、上記第１の列に属する各メモリセルに記憶されたデータと、上記第１の読出用ビットライン上のデータとの間を緩衝するデータブロック用インバータをさらに備えたので、上記第１の列に属する各メモリセルからデータを読み出すときに、当該メモリセルに記憶されたデータと、これに接続された読出用ビットライン上のデータとが衝突せず、すべてのメモリセルからデータを正しく読み出すことができる。また、従来例のＦＩＦＯに比較して無駄な消費電流を小さくして、消費電力を減少させることができる。
【図面の簡単な説明】
【図１】  本発明に係る第１の実施例であるＦＩＦＯメモリのブロック図である。
【図２】  図１のリードアドレスポインタ３１内に設けられた読出用ビットライン選択信号ＲＢＳ００の発生回路の回路図である。
【図３】  図１のリードアドレスポインタ３１内に設けられた読出用ビットライン選択信号ＲＢＳ０の発生回路の回路図である。
【図４】  図１の読出回路３０に設けられた読出用ビットラインＲＢＬ００をプリチャージするためのプリチャージ回路の回路図である。
【図５】  図１の読出回路３０に設けられた読出用ビットラインＲＢＬ０をプリチャージするためのプリチャージ回路の回路図である。
【図６】  図１の読出回路３０に設けられた読出用ビットラインＲＢＬｊ（ｊ＝１，２，…，７）をプリチャージするためのプリチャージ回路の回路図である。
【図７】  図１のＦＩＦＯメモリにおける図４のプリチャージ回路の動作を示すタイミングチャートである。
【図８】  本発明に係る第２の実施例であるＦＩＦＯメモリのメモリブロックＭＢ００の回路図である。
【図９】  従来例のＦＩＦＯメモリのブロック図である。
【図１０】  図９のＦＩＦＯメモリの動作を示すタイミングチャートである。
【符号の説明】
２０…書込回路、
２１…ライトアドレスポインタ、
３０…読出回路、
３１…リードアドレスポインタ、
４１，４２，４３，４４，４５，４６，４７，４８，６１，６２，６４，２０４，２０５，２０６…インバータ、
５１，５２，５３，５４，６３…ナンドゲート、
６０…カウンタ、
２００…ラッチ回路、
２０１，２０２，２０３…ゲート用電界効果トランジスタ（ＦＥＴ）、
ＴＲ００，ＴＲ０乃至ＴＲ７…プリチャージ用電界効果トランジスタ（ＦＥＴ）、
ＭＢ００，ＭＢ０乃至ＭＢ７…メモリブロック、
ＭＣ００乃至ＭＣ７７…メモリセル、
ＲＷＬ０乃至ＲＷＬ７…読出用ワードライン、
ＲＢＬ００，ＲＢＬ０乃至ＲＢＬ７…読出用ビットライン、
＋Ｖｄ…プリチャージ用直流電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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