(57)【特許請求の範囲】
【請求項１】
それぞれがデータを保持する複数のメモリセルを有するメモリセルアレイと、外部からのロウアドレス信号により選択的に活性化される複数のワード線と、外部からのコラムアドレス信号により選択的に活性化される複数のビット線と、前記複数のビット線ごとに読み出されたデータを増幅するセンスアンプとを備えた半導体記憶装置において、
クロック信号の第１のエッジをトリガにして前記ロウアドレス信号をラッチするロウアドレスラッチ手段と、
前記第１のエッジから所定時間経過後に前記センスアンプを活性化するセンスアンプ活性化手段と、
前記クロック信号の第２のエッジをトリガにして前記コラムアドレス信号をラッチするコラムアドレスラッチ手段と、
前記第２のエッジから所定時間経過後に前記ビット線に対してプリチャージを行なうプリチャージ信号を生成するプリチャージ信号生成手段と、
前記クロック信号の第１又は第２のエッジをトリガにして、ページモードとするか否かを規制するページモード制御信号の一の状態又は他の状態を判定し、判定結果が、前記一の状態の場合には、前記第１又は第２のエッジが含まれる第１のクロックサイクルにおいて前記ビット線に対するプリチャージを許可すると共に前記第１のクロックサイクルに続く第２のクロックサイクルにおいて前記ロウアドレス信号のラッチ動作を許可する一方、前記他の状態の場合には、前記第１のクロックサイクルにおいて前記ビット線に対するプリチャージを禁止すると共に前記第２のクロックサイクルにおいて前記ロウアドレス信号のラッチ動作を禁止するページモード制御手段とを備えていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、比較的低速なクロック周波数を用いて、一のクロック信号でロウアドレス及びコラムアドレスをラッチでき且つページ動作を行なえるＤＲＡＭ型の半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置であるダイナミックＲＡＭ（ＤＲＡＭ）装置について図面を参照しながら説明する。
【０００３】
図５（ａ）及び（ｂ）は従来のＤＲＡＭ装置のデータＩ／Ｏのタイミングチャートであって、図５（ａ）は読み出し動作を示し、図５（ｂ）は書き込み動作を示している。図５（ａ）に示すように、読み出し動作時には、まず、第１のクロック信号である／ＲＡＳ（ロウアドレスストローブ）信号を立ち下げることにより、これまでプリチャージ状態にあったロウ系の回路が活性化されてメモリ動作が開始され、ロウアドレスがラッチされる。続いて、所定時間経過後、第２のクロック信号である／ＣＡＳ（コラムアドレスストローブ）信号を立ち下げることにより、読み出し動作が開始され、コラムアドレスがラッチされる。これにより、選択されたワード線に接続されているメモリセルが活性化されると共に、選択されたビット線対に接続されたセンスアンプ回路が活性化される。このとき、書き込み制御信号／ＷＥをハイレベルとして書き込みを禁止状態（ディセーブル）とすることにより、選択されたメモリセルが接続されているビット線対に読み出された電位差を増幅して有効データを確定し、さらにリードアンプ等を介して外部に出力する。
【０００４】
一方、図５（ｂ）に示すように、書き込み動作時も同様に、まず、／ＲＡＳ信号を立ち下げてロウアドレスをラッチした後、／ＣＡＳ信号を立ち下げてコラムアドレスをラッチする。これにより、選択されたワード線に接続されているメモリセルが活性化されると共に、選択されたビット線対に接続されたセンスアンプ回路が活性化される。このとき、書き込み制御信号／ＷＥをローレベルとして書き込み動作を許可状態（イネーブル）としておき、選択されたメモリセルに保持させる有効データをライトアンプ等から入力する。
【０００５】
なお、本明細書において、信号名の前に付加されている記号”／”は反転を表わし、ローレベルのときに活性状態（ローアクティブ）となる信号を表わす。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来のＤＲＡＭ装置は、メモリセルアレイにおける複数のメモリセルのうちから一のメモリセルアレイを選択するロウアドレス及びコラムアドレスをラッチするクロック信号にＲＡＳ信号及びＣＡＳ信号の２つの同期用クロック信号が必要となるため、クロックの制御が煩雑となり、特に、ロジック回路と混載されてワンチップ化が図られるような場合にはさらに設計しにくくなるという問題がある。
【０００７】
本発明は、前記従来の問題を解決し、半導体記憶装置の同期用クロック信号の扱いが容易となるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、アドレス信号のロウアドレス及びコラムアドレスをラッチさせるトリガを、一のクロック信号の両エッジにそれぞれ割り当てる構成とする。
【０００９】
具体的に、本発明に係る半導体記憶装置は、それぞれがデータを保持する複数のメモリセルを有するメモリセルアレイと、外部からのロウアドレス信号により選択的に活性化される複数のワード線と、外部からのコラムアドレス信号により選択的に活性化される複数のビット線と、複数のビット線ごとに読み出されたデータを増幅するセンスアンプとを備えた半導体記憶装置を前提とし、クロック信号の第１のエッジをトリガにしてロウアドレス信号をラッチするロウアドレスラッチ手段と、第１のエッジから所定時間経過後にセンスアンプを活性化するセンスアンプ活性化手段と、クロック信号の第２のエッジをトリガにしてコラムアドレス信号をラッチするコラムアドレスラッチ手段と、第２のエッジから所定時間経過後にビット線に対してプリチャージを行なうプリチャージ信号を生成するプリチャージ信号生成手段と、クロック信号の第１又は第２のエッジをトリガにして、ページモードとするか否かを規制するページモード制御信号の一の状態又は他の状態を判定し、判定結果が、一の状態の場合には、第１又は第２のエッジが含まれる第１のクロックサイクルにおいてビット線に対するプリチャージを許可すると共に第１のクロックサイクルに続く第２のクロックサイクルにおいてロウアドレス信号のラッチ動作を許可する一方、他の状態の場合には、第１のクロックサイクルにおいてビット線に対するプリチャージを禁止すると共に第２のクロックサイクルにおいてロウアドレス信号のラッチ動作を禁止するページモード制御手段とを備えている。
【００１０】
本発明の半導体記憶装置によると、ロウアドレスラッチ手段がクロック信号の第１のエッジをトリガにしてロウアドレス信号をラッチすると共に、センスアンプ活性化手段が第１のエッジから所定時間経過後にセンスアンプを活性化するため、ロウアドレス信号により選択されたワード線が駆動され、該ワード線と接続されているメモリセルが活性化される。続いて、センスアンプ活性化手段が第１のエッジから所定時間経過後にセンスアンプを活性化する。また、コラムアドレスラッチ手段がクロック信号の第２のエッジをトリガにしてコラムアドレス信号をラッチすると共に、プリチャージ信号生成手段が第２のエッジから所定時間経過後にビット線をプリチャージさせるプリチャージ信号を生成する。これにより、一のクロック信号の立ち上がりエッジ又は立ち下がりエッジのいずれか一方のエッジを用いてロウアドレスをラッチし、他方のエッジを用いてコラムアドレスをラッチしても、複数のメモリセルに対する選択的な読み出し動作又は書き込み動作を周期的に行なえる。
【００１４】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【００１５】
（装置構成）
図１は本発明の一実施形態に係る半導体記憶装置の機能ブロック構成を示している。図１に示すように、それぞれがデータを保持する複数のメモリセル（図示せず）を有するメモリセルアレイ１１と、該メモリセルアレイ１１と接続された、例えば２５６本のワード線ＷＬと、メモリセルアレイ１１と接続された、例えば２５６対のビット線対ＢＬ，／ＢＬと、該ビット線対ＢＬ，／ＢＬごとに設けられ、読み出されたメモリセルの微小電位を増幅してデータ値を確定するセンスアンプ列１２とが配置されている。
【００１６】
ロウ系の回路として、各ワード線ＷＬには、ワード線ＷＬごとに設けられ、ロウアドレス信号ＲＡに基づいてワード線ＷＬを選択するロウデコーダ列１３が接続され、該ロウデコーダ列１３には、ロウアドレス端子からのロウアドレス信号ＲＡＤＤをラッチしてロウデコーダ列１３に出力するロウアドレスラッチ回路１４が接続されている。
【００１７】
また、コラム系の回路として、各ビット線対ＢＬ，／ＢＬには、コラムアドレス信号ＣＡに基づいてビット線対ＢＬ，／ＢＬを選択するコラムデコーダ列１５が接続され、該コラムデコーダ列１５には、コラムアドレス端子からのコラムアドレス信号ＣＡＤＤをラッチしてコラムデコーダ列１５に出力するコラムアドレスラッチ回路１６が接続されている。ここで、ロウアドレス端子とコラムアドレス端子とは共用端子であってもよい。
【００１８】
コラムデコーダ列１５にはデータ出力回路１７及びデータ入力回路１８がそれぞれ接続されており、読み出し動作時には、コラムデコーダ列１５を通じてデータ出力回路１７に読み出された内部データがデータ出力信号ＤＯとしてデータ出力端子に出力され、書き込み動作時には、データ入力回路１８がデータ入力端子から入力されるデータ入力信号ＤＩを選択されたビット線対ＢＬ，／ＢＬにコラムデコーダ列１５を通じて出力する。ここで、データ入力端子とデータ出力端子とは共用端子であってもよい。
【００１９】
また、データ出力回路１７には、データ出力禁止手段としてのＯＥ制御回路１９が接続されており、該ＯＥ制御回路１９は、外部から入力され、データ出力回路１７の動作を制御する出力イネーブル信号ＯＥを受け、読み出しデータの出力期間を規制する出力制御イネーブル信号ＯＥＣＴをデータ出力回路１７に出力する。データ入力回路１８には書き込み制御回路２０が接続されており、該書き込み制御回路２０は、外部から入力され、データ入力回路１８の動作を制御するライト制御信号／ＷＥを受け、書き込みデータの有効期間を規制する内部ライト制御信号ＷＥＣＴをデータ入力回路１８に出力する。
【００２０】
本実施形態の特徴として、一のクロック信号ＣＬＫを受け、装置の読み出し動作及び書き込み動作を規制するための種々の制御信号を出力するタイミング制御回路２１を備えている。
【００２１】
具体的には、タイミング制御回路２１は、センスアンプ列１２に対して該センスアンプ列１２の活性状態及び非活性状態（プリチャージ状態）を制御するセンスアンプイネーブル信号兼ビット線プリチャージ信号ＳＡＥＴを出力し、ロウデコーダ列１３に対して該ロウデコーダ列１３の活性状態及び非活性状態を制御するロウデコーダイネーブル信号ＲＤＥＮＴを出力する。ここで、信号ＳＡＥＴは、ハイレベル時にはセンスアンプイネーブル信号となり、ローレベル時にはビット線プリチャージを行なわせる信号となる。
【００２２】
同様に、タイミング制御回路２１は、コラムデコーダ列１５及びコラムアドレスラッチ回路１６に対して該コラムデコーダ列１５及びコラムアドレスラッチ回路１６の動作を制御するコラムアドレスラッチクロック兼ラッチ出力イネーブル信号ＣＡＬＣＴを出力すると共に、データ出力回路１７に対して読み出しデータをラッチするトリガとなる出力データラッチクロックＯＵＴＬＣＴを出力する。
【００２３】
さらに、タイミング制御回路２１は、ＯＥ制御回路１９に対して該ＯＥ制御回路１９の動作タイミングのトリガとなる出力イネーブルラッチクロックＯＥＬＣＴ及び出力制御イネーブル信号ＯＥＣＴをリセット状態とする出力イネーブルリセット信号ＯＥＲＳＴを出力すると共に、書き込み制御回路２０に対して該書き込み制御回路２０の動作タイミングのトリガとなるライト信号ラッチクロックＷＥＬＣＴを出力する。
【００２４】
また、タイミング制御回路２１はページモード制御回路２２と接続されており、該ページモード制御回路２２に対して該ページモード制御回路２２の動作タイミングのトリガとなるページモードラッチクロックＰＭＬＣＴを出力する。
【００２５】
ページモード制御回路２２は、装置のページモードを規制するページモード制御信号ＰＭを受け、該ページモード制御信号ＰＭをラッチしたページモードラッチデータ信号ＰＭＣＬを出力すると共に、ロウアドレスラッチ回路１４に対して該ロウアドレスラッチ回路１４の動作タイミングのトリガとなるロウアドレスラッチ信号ＲＡＬＣＴを出力する。
【００２６】
図２は本実施形態に係るＯＥ制御回路１９、書き込み制御回路２０、タイミング制御回路２１及びページモード制御回路２２の回路構成の一詳細例を示している。
【００２７】
図２に示すように、タイミング制御回路２１は、同期用のクロック信号ＣＬＫが入力され、該クロック信号ＣＬＫの立ち下がりエッジを反転してハイアクティブに変換する第１のインバータ１０１及び第１の遅延時間を生成する第１の遅延回路１０２が直列に接続されており、第１の遅延回路１０２の出力側には、遅延量がＡの、すなわちパルス幅がＡとなる第２の遅延回路１０３と、一方の入力端子に第１の遅延回路１０２の出力を受け、他方の入力端子に第２の遅延回路１０３からの出力が第２のインバータ１１８により反転された出力を受ける第１のＡＮＤ回路１０４と、該第１のＡＮＤ回路１０４の出力を受け、ロウデコーダイネーブル信号ＲＤＥＮＴを出力する第１のフリップフロップ１０５とが接続されている。
【００２８】
また、第１の遅延回路１０２の出力側には、第２の遅延時間を生成する第３の遅延回路１０６が接続されており、該第３の遅延回路１０６の出力側には、遅延量がＡの第４の遅延回路１０７と、一方の入力端子に第３の遅延回路１０６の出力を受け、他方の入力端子に第４の遅延回路１０７からの出力が第３のインバータ１１９により反転された出力を受ける第２のＡＮＤ回路１０８と、該第２のＡＮＤ回路１０８の出力を受け、センスアンプイネーブル信号兼ビット線プリチャージ信号ＳＡＥＴを出力する第２のフリップフロップ１０９とが接続されている。
【００２９】
また、タイミング制御回路２１のクロック入力端子には、第４の遅延時間を生成する第５の遅延回路１１０と、一方の入力端子に第５の遅延回路１１０からの出力が第４のインバータ１２０により反転された出力を受け、他方の入力端子にクロック信号ＣＬＫを受け、ライト信号ラッチクロックＷＥＬＣＴ、出力イネーブルラッチクロックＯＥＬＣＴ及びコラムアドレスラッチクロック兼ラッチ出力イネーブル信号ＣＡＬＣＴを出力する第３のＡＮＤ回路１１１とが接続されている。
【００３０】
また、クロック入力端子には、第５の遅延回路１１０と並列に、第３の遅延時間を生成する第６の遅延回路１１２が接続されており、該第６の遅延回路１１２の出力側には、第５の遅延時間を生成する第７の遅延回路１１３と、一方の入力端子に第６の遅延回路１１２の出力を受け、他方の入力端子に第７の遅延回路１１３からの出力が第５のインバータ１２１により反転された出力を受け、出力データラッチクロックＯＵＴＬＣＴを出力する第４のＡＮＤ回路１１４とが接続されている。
【００３１】
また、第５の遅延回路１１０の出力側には、遅延量がＡの第８の遅延回路１１５と、第１の入力端子に第８の遅延回路１１５からの出力が第６のインバータ１２２により反転された出力を受け、第２の入力端子に第５の遅延回路１１０の出力を受け、第３の出力端子に第７のインバータ１１６により生成されたページモードラッチデータ信号ＰＭＣＬの反転信号を受け、第１のフリップフロップ１０５及び第２のフリップフロップ１０９のリセット入力端子に演算結果ｃを出力する第５のＡＮＤ回路１１７とが接続されている。本実施形態においては、該演算結果ｃを生成する構成要素及び該演算結果ｃを受ける構成要素によりセンスアンプ活性化手段及びプリチャージ信号生成手段１００が構成されている。
【００３２】
次に、図２に示すページモード制御回路２２は、入力端子に外部からのページモード制御信号ＰＭを受け、クロック入力端子にタイミング制御回路２１からのページモードラッチクロックＰＭＬＣＴを受け、ページモードラッチデータ信号ＰＭＣＬをタイミング制御回路２１に出力する第１のフリップフロップ２０１と、入力端子にページモードラッチデータ信号ＰＭＣＬを受け、クロック入力端子に外部からのクロック信号ＣＬＫを受け、信号ｄを出力する第２のフリップフロップ２０２と、一方の入力端子にページモードラッチクロックＰＭＬＣＴを受け、他方の入力端子にインバータ２０３により生成された信号ｄの反転信号を受け、ロウアドレスラッチ信号ＲＡＬＣＴを出力するＡＮＤ回路２０４とから構成されている。
【００３３】
次に、図２に示す書き込み制御回路２０は、入力端子に、インバータ３０１により生成された、外部からのライト制御信号／ＷＥの反転信号を受け、クロック入力端子にタイミング制御回路２１からのライト信号ラッチクロックＷＥＬＣＴを受けるフリップフロップ３０２と、一方の入力端子にライト信号ラッチクロックＷＥＬＣＴを受け、他方の入力端子にフリップフロップ３０２の出力を受け、演算結果を内部ライト制御信号ＷＥＣＴとして出力するＡＮＤ回路３０３とから構成されている。
【００３４】
次に、図２に示すＯＥ制御回路１９は、入力端子に、外部からの出力イネーブル信号ＯＥを受け、クロック入力端子にタイミング制御回路２１からの出力イネーブルラッチクロックＯＥＬＣＴを受け、リセット入力端子にタイミング制御回路２１からの出力イネーブルリセット信号ＯＥＲＳＴを受け、出力制御イネーブル信号ＯＥＣＴを出力するフリップフロップ４０１からなる。
【００３５】
（動作タイミング）
以下、前記のように構成された半導体記憶装置の動作タイミングを説明する。
【００３６】
図３は本実施形態に係る半導体記憶装置における通常の書き込み動作及び読み出し動作のタイミングチャートを示している。
【００３７】
まず、通常の、すなわち、非ページモードの書き込み動作について図１〜図３を参照しながら説明する。
【００３８】
（通常書き込み）
図２の回路図及び図３のライトサイクルに示すように、クロック信号ＣＬＫの立ち下がりエッジをトリガにして、タイミング制御回路２１からハイレベルのページモードラッチクロックＰＭＬＣＴが出力されると共に、ページモード制御信号ＰＭがローレベル（非活性）であるため、ページモード制御回路２２からハイレベルのロウアドレスラッチ信号ＲＡＬＣＴが出力される。
【００３９】
次に、図１に示すロウアドレスラッチ回路１４が立ち上がりエッジのロウアドレスラッチ信号ＲＡＬＣＴを受けることにより、ロウアドレス信号ＲＡＤＤをラッチしたロウアドレスラッチデータＲＡをロウデコーダ列１３に出力する。
【００４０】
次に、図２及び図３に示すように、タイミング制御回路２１から、第１の遅延回路１０２により生成される第１の遅延時間後に、ハイレベルのロウデコーダイネーブル信号ＲＤＥＮＴが出力される。ハイレベルのロウデコーダイネーブル信号ＲＤＥＮＴは、図１に示すロウデコーダ列１３に入力されて、ロウデコーダ列１３が選択的に駆動し始める。これにより選択された一のワード線ＷＬが活性化され、その結果、該一のワード線ＷＬに接続されている２５６個のメモリセルから、各メモリセルに接続されている２５６対の各ビット線対ＢＬ，／ＢＬに各メモリセルからの微小な電位差が発生する。
【００４１】
次に、図２及び図３に示すように、タイミング制御回路２１から、第３の遅延回路１０６により生成される第２の遅延時間後に、ハイレベルのセンスアンプイネーブル信号ＳＡＥＴが出力される。ハイレベルのセンスアンプイネーブル信号ＳＡＥＴは、図１に示すセンスアンプ列１２に入力されて、すべてのセンスアンプ列１２が活性化される。
【００４２】
次に、図３に示すように、クロック信号の立ち上がりエッジが入力される前にライト制御信号／ＷＥを立ち下げて書き込み許可状態に遷移させる。
【００４３】
次に、図２及び図３に示すように、クロック信号ＣＬＫの立ち上がりエッジをトリガにして、タイミング制御回路２１から、ローレベルのページモードラッチクロックＰＭＬＣＴが出力されると共に、ハイレベルのコラムアドレスラッチクロック兼ラッチ出力イネーブル信号ＣＡＬＣＴ及びハイレベルのライト信号ラッチクロックＷＥＬＣＴを出力する。従って、図１に示すコラムデコーダ列１５及びコラムアドレスラッチ回路１６にハイレベルのコラムアドレスラッチクロック兼ラッチ出力イネーブル信号ＣＡＬＣＴが入力され、入力された該信号ＣＡＬＣＴの立ち上がりエッジにより、コラムアドレスラッチ回路１６がコラムアドレス信号ＣＡＤＤをラッチし、ラッチした信号をコラムアドレスラッチデータＣＡとしてコラムデコーダ列１５に出力すると共に、コラムデコーダ列１５が活性化する。
【００４４】
さらに、図２に示す書き込み制御回路２０は、ハイレベルのライト信号ラッチクロックＷＥＬＣＴを受け、書き込み制御信号／ＷＥの反転信号がハイレベルであるため、ハイレベルの内部ライト制御信号ＷＥＣＴが出力される。これにより、ハイレベルの内部ライト制御信号ＷＥＣＴを受けたデータ入力回路１８は、データ入力信号（書き込みデータ）ＤＩをラッチすると共に該データ入力回路１８に取り込まれているデータ入力信号ＤＩを選択されているビット線対ＢＬ，／ＢＬにコラムデコーダ列１５を介して出力することによりメモリセルに書き込む。図３においてはビット線対ＢＬ，／ＢＬ同士でデータ値が反転される反転書き込みの場合を表わしている。
【００４５】
このとき、図２に示すＯＥ制御回路１９から出力される出力制御イネーブル信号ＯＥＣＴは非活性状態であるため、図１に示すデータ出力回路１７はディセーブル状態にある。これにより、読み出された出力データと外部からの書き込みデータとが衝突しなくなるので、Ｉ／Ｏ入力時に読み出しのダミーサイクルを設ける必要がなくなり、Ｉ／Ｏ制御が容易となる。
【００４６】
次に、図２及び図３に示すように、タイミング制御回路２１における第５の遅延回路１１０により生成される第４の遅延時間経過後に、コラムアドレスラッチクロック兼ラッチ出力イネーブル信号ＣＡＬＣＴ及びライト信号ラッチクロックＷＥＬＣＴがそれぞれローレベルとなる。また、第５のＡＮＤ回路１１７から、ローレベルのリセット信号ｃが出力されるため、このリセット信号ｃが第１のフリップフロップ１０５及び第２のフリップフロップ１０９に入力されるので、センスアンプイネーブル信号兼ビット線プリチャージ信号ＳＡＥＴ及びロウデコーダイネーブル信号ＲＤＥＮＴが共にローレベルとなる。
【００４７】
コラムアドレスラッチクロック兼ラッチ出力イネーブル信号ＣＡＬＣＴがローレベルとなることにより、図１に示すコラムデコーダ列１５がディセーブル状態となり、ライト信号ラッチクロックＷＥＬＣＴがローレベルとなることにより、内部ライト制御信号ＷＥＣＴがローレベルとなるので、データ入力回路１８からデータ入力信号ＤＩが出力されなくなる。
【００４８】
また、センスアンプイネーブル信号兼ビット線プリチャージ信号ＳＡＥＴがローレベルとなるので、センスアンプ列１２が非活性化され且つ各ビット線対ＢＬ，／ＢＬがプリチャージされると共に、ロウデコーダイネーブル信号ＲＤＥＮＴがローレベルとなるので、活性化されていたワード線ＷＬは非活性状態となる。
【００４９】
次に、通常の、すなわち、非ページモードの読み出し動作について図１〜図３を参照しながら説明する
（通常読み出し）
図２の回路図及び図３のリードサイクルに示すように、クロック信号ＣＬＫの立ち下がりエッジをトリガにして、タイミング制御回路２１からハイレベルのページモードラッチクロックＰＭＬＣＴが出力されると共に、ページモード制御信号ＰＭがローレベル（非活性）であるため、ページモード制御回路２２からハイレベルのロウアドレスラッチ信号ＲＡＬＣＴが出力される。
【００５０】
以下、書き込み動作との相違点のみを説明する。
【００５１】
図３に示すように、クロック信号ＣＬＫの立ち上がりエッジの時点で、ライト制御信号／ＷＥがハイレベルであって非活性状態であるため、図２に示す書き込み制御回路２０から出力される内部ライト制御信号ＷＥＣＴはローレベルのままあり書き込み禁止状態にある。これにより、図１に示すデータ入力回路１８はディセーブルとなる。
【００５２】
一方、図３に示すように、外部から入力される出力イネーブル信号ＯＥがハイレベル状態に遷移しているため、図２に示すＯＥ制御回路１９から、ハイレベルの出力制御イネーブル信号ＯＥＣＴが出力される。これにより、図１に示すデータ出力回路１７がイネーブルとなるので、すでに活性化されている複数のセンスアンプ列１２のうち、コラムアドレスラッチデータＣＡにより選択されたセンスアンプ列１２の読み出しデータがコラムデコーダ列１５及びデータ出力回路１７を介してデータ出力信号ＤＯとして読み出される。
【００５３】
続いて、読み出されたデータ出力信号ＤＯは、タイミング制御回路２１から出力され、データ出力回路１７のラッチ信号である出力データラッチクロックＯＵＴＬＣＴでラッチされ、データ出力端子に出力される。
【００５４】
次に、出力制御イネーブル信号ＯＥＣＴは、図２に示すタイミング制御回路２１における第１のＡＮＤ回路１０４の出力値ａである出力イネーブルリセット信号ＯＥＲＳＴが、次のクロック信号ＣＬＫの立ち下がりエッジ入力後の第１の遅延時間後にハイレベルとなることによりリセットされ、データ出力回路１７をディセーブル状態とする。
【００５５】
以下、ページモードの動作を説明する。
【００５６】
（ページモード動作）
図４は本実施形態に係る半導体記憶装置におけるページモードの読み出し動作及び書き込み動作のタイミングチャートを示している。
【００５７】
まず、図２の回路図及び図４のリードサイクルＣ１に示すように、クロック信号ＣＬＫの立ち下がりエッジをトリガにして、タイミング制御回路２１からハイレベルのページモードラッチクロックＰＭＬＣＴが出力されると共に、ハイレベルのページモードラッチクロックＰＭＬＣＴを受けるページモード制御回路２２には、ハイレベルのページモード制御信号ＰＭが入力され、これをラッチする。
【００５８】
この時点では、第２のフリップフロップ２０２から出力される信号ｄはローレベルであるため、ＡＮＤ回路２０４からハイレベルのロウアドレスラッチ信号ＲＡＬＣＴが出力されるので、通常動作時と同様に、図１に示すロウアドレスラッチ回路１４が活性化され、選択されたワード線ＷＬが駆動される。
【００５９】
通常書き込みとの相違点は、図２及び図４に示すように、リードサイクルＣ１のクロック信号ＣＬＫの立ち上がりエッジにおいて、ページモード制御回路２２がハイレベルのページモードラッチデータＰＭＣＬを出力し、タイミング制御回路２１の第５のＡＮＤ回路１１７が、ページモードラッチデータＰＭＣＬの反転信号を受けるため、該第５のＡＮＤ回路１１７から、第１のフリップフロップ１０５及び第２のフリップフロップ１０９に対してリセット信号ｃが出力されない点である。これにより、第１のフリップフロップ１０５から出力されるローデコーダイネ−ブル信号ＲＤＥＮＴ、及び第２のフリップフロップ１０９から出力されるセンスアンプイネーブル信号兼ビット線プリチャージ信号ＳＡＥＴが共にハイレベルのままとなる。その結果、図１に示すロウデコーダ列１３及びセンスアンプ列１の活性状態が維持される。
【００６０】
次に、図２及び図４に示すように、次のライトサイクルＣ２のクロック信号ＣＬＫの立ち下がりエッジにおいて、ページモード制御回路２２からロウレベルのロウアドレスラッチ信号ＲＡＬＣＴが出力されるため、図１に示すロウアドレスラッチ回路１４が活性化されないので、新たなロウアドレス信号ＲＡＤＤがラッチされない。これにより、ロウデコーダ列１３が選択しているロウアドレスラッチデータＲＡが保持されるため、選択中のワード線ＷＬが維持される。
【００６１】
次に、図２及び図４に示すように、続くライトサイクルＣ２のクロック信号ＣＬＫの立ち上がりエッジにおいて、コラムアドレスラッチクロック兼ラッチ出力イネーブル信号ＣＡＬＣＴが立ち上がり、ライト制御信号／ＷＥがローレベルで活性化されているため、前述した書き込み動作が行なわれる。
【００６２】
同様に、次のリードサイクルＣ３のクロック信号ＣＬＫの立ち上がりエッジにおいては、ライト制御信号／ＷＥがハイレベルで書き込み禁止であるため、前述した読み出し動作が行なわれる。ページモードであるため、選択されているワード線ＷＬはリードサイクルＣ１の場合と同一である。また、ページモード制御信号ＰＭも非活性化されているため、ローデコーダイネ−ブル信号ＲＤＥＮＴ、及びセンスアンプイネーブル信号兼ビット線プリチャージ信号ＳＡＥＴがリセットされて通常動作に戻る。
【００６３】
以上説明したように、本実施形態によると、一のクロック信号ＣＬＫの立ち下がりエッジをトリガにしてロウアドレス信号ＲＡＤＤをラッチすると共に、該一のクロック信号ＣＬＫの立ち上がりエッジをトリガにしてコラムアドレス信号ＣＡＤＤをラッチすることにより、ＤＲＡＭ装置の読み出し動作及び書き込み動作を行なえる。
【００６４】
また、クロック信号ＣＬＫの立ち下がりエッジから、第１の遅延回路１０２により生成される所定の遅延時間後にロウデコーダイネーブル信号ＲＤＥＮＴをハイレベルにすることにより、ロウデコーダ列１３を活性化するタイミングを生成し、ロウアドレスラッチ回路１４が動作するマージンを得ている。
【００６５】
また、クロック信号ＣＬＫの立ち下がりエッジから、第１の遅延回路１０２及び第３の遅延回路１０６により生成される所定の遅延時間後にセンスアンプイネーブル信号ＳＡＥＴをハイレベルにすることにより、センスアンプ列１２を活性化するタイミングを生成し、ワード線ＷＬが活性化された後、メモリセルの電荷によりビット線対ＢＬ，／ＢＬが充電されるマージンを得ている。
【００６６】
また、クロック信号ＣＬＫの立ち上がりエッジから、第５の遅延回路１１０により生成される所定の遅延時間後に、ローデコーダイネ−ブル信号ＲＤＥＮＴ及びセンスアンプイネーブル信号兼ビット線プリチャージ信号ＳＡＥＴをローレベルにすることにより、ロウデコーダ列１３及びセンスアンプ列１２を非活性化し、ビット線対ＢＬ，／ＢＬをプリチャージするタイミングを得ている。
【００６７】
さらに、ページモード制御回路２２を設けることにより、ページモード動作中には、ロウアドレスラッチ回路１４をディセーブルにすると共に、ロウデコーダ列１３及びセンスアンプ列１２をリセット（非活性化）しないようにしているため、選択されたワード線ＷＬに接続されているメモリセルからのデータが、書き込みされない限りは維持される。このように、一のクロック信号ＣＬＫを用いても、ページング動作を確実に実現できる。
【００６８】
従って、本実施形態に係る半導体記憶装置は、一のパルスをＲＡＳとし該一のパルスに続く他のパルスをＣＡＳとする従来のＤＲＡＭ装置とは異なり、また、比較的高速なクロック信号を用いるシンクロナスＤＲＡＭ（ＳＤＲＡＭ）とも異なり、比較的低速な一のクロック信号を用いてレイテンシが１クロックとなる高速動作を実現できる。
【００６９】
なお、クロック信号ＣＬＫの立ち上がりエッジでロウアドレス信号ＲＡＤＤをラッチし、立ち下がりエッジでコラムアドレス信号ＣＡＤＤをラッチしてもよい。
【００７０】
また、ページモード制御信号ＰＭをクロック信号ＣＬＫの立ち上がりエッジでラッチしてもよい。
【００７１】
【発明の効果】
本発明の第１の半導体記憶装置によると、一のクロック信号の立ち上がりエッジ又は立ち下がりエッジのいずれか一方の第１のエッジを用いてロウアドレスをラッチし、他方の第２のエッジを用いてコラムアドレスをラッチしても、第１のエッジから所定時間経過後にセンスアンプを活性化するセンスアンプ活性化手段、及び第２のエッジから所定時間経過後にビット線をプリチャージさせるプリチャージ信号を生成するプリチャージ信号生成手段を備えているため、複数のメモリセルに対する選択的な読み出し動作又は書き込み動作を周期的に且つ確実に行なえる。
【００７３】
本発明の半導体記憶装置は、クロック信号の第１又は第２のエッジをトリガにして、ページモードとするか否かを規制するページモード制御信号の一の状態又は他の状態を判定し、判定結果が、一の状態の場合には、第１又は第２のエッジが含まれる第１のクロックサイクルにおいてビット線に対するプリチャージを許可すると共に第１のクロックサイクルに続く第２のクロックサイクルにおいてロウアドレス信号のラッチ動作を許可する一方、他の状態の場合には、第１のクロックサイクルにおいてビット線に対するプリチャージを禁止すると共に第２のクロックサイクルにおいてロウアドレス信号のラッチ動作を禁止するページモード制御手段をさらに備えていると、ページモード制御手段が、アドレスをラッチする第１又は第２のエッジをトリガにして、ページモードとするか否かを規制するページモード制御信号の状態を判定する。判定結果が、一の状態の場合、例えばオフ状態の場合には、トリガとした第１又は第２のエッジが含まれる第１のクロックサイクル、すなわち、第１又は第２のエッジと同サイクルのエッジにおいてビット線に対するプリチャージを許可すると共に、第１のクロックサイクルに続く第２のクロックサイクルにおいてロウアドレス信号のラッチ動作を許可するため、動作モードは通常モード（非ページモード）となる。一方、判定結果が、他の状態の場合、例えばオン状態の場合には、第１のクロックサイクルにおいてビット線に対するプリチャージを禁止すると共に、続く第２のクロックサイクルにおいてロウアドレス信号のラッチ動作を禁止するため、第１のクロックサイクルにおいてセンスアンプに読み出されたデータが破壊されないので、ページモードを実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置を示す機能ブロック図である。
【図２】本発明の一実施形態に係る半導体記憶装置におけるタイミング発生手段を示す回路図である。
【図３】本発明の一実施形態に係る半導体記憶装置における通常の書き込み動作及び読み出し動作を示すタイミング図である。
【図４】本発明の一実施形態に係る半導体記憶装置におけるページモードの書き込み動作及び読み出し動作を示すタイミング図である。
【図５】従来の半導体記憶装置の書き込み動作及び読み出し動作を示すタイミング図である。
【符号の説明】
１１          メモリセルアレイ
１２          センスアンプ列
１３          ロウデコーダ列
１４          ロウアドレスラッチ回路
１５          コラムデコーダ列
１６          コラムアドレスラッチ回路
１７          データ出力回路
１８          データ入力回路
１９          ＯＥ制御回路（データ出力禁止手段）
２０          書き込み制御回路
２１          タイミング制御回路
２２          ページモード制御回路
ＷＬ          ワード線（ワード線信号）
ＢＬ，／ＢＬ  ビット線対（ビット線信号）
１００        センスアンプ活性化手段及びプリチャージ信号生成手段
１０１        第１のインバータ
１０２        第１の遅延回路
１０３        第２の遅延回路
１０４        第１のＡＮＤ回路
１０５        第１のフリップフロップ
１０６        第３の遅延回路
１０７        第４の遅延回路
１０８        第２のＡＮＤ回路
１０９        第２のフリップフロップ
１１０        第５の遅延回路
１１１        第３のＡＮＤ回路
１１２        第６の遅延回路
１１３        第７の遅延回路
１１４        第４のＡＮＤ回路
１１５        第８の遅延回路
１１６        第７のインバータ
１１７        第５のＡＮＤ回路
１１８        第２のインバータ
１１９        第３のインバータ
１２０        第４のインバータ
１２１        第５のインバータ
１２２        第６のインバータ
２０１        第１のフリップフロップ
２０２        第２のフリップフロップ
２０３        インバータ
２０４        ＡＮＤ回路
３０１        インバータ
３０２        フリップフロップ
３０３        ＡＮＤ回路
４０１        フリップフロップ
ＣＬＫ        クロック信号
ＲＡＤＤ      ロウアドレス信号
ＲＡ          ロウアドレスラッチデータ
ＣＡＤＤ      コラムアドレス信号
ＣＡ          コラムアドレスラッチデータ
ＰＭ          ページモード制御信号
／ＷＥ        ライト制御信号（書き込み制御信号）
ＰＭＬＣＴ    ページモードラッチクロック
ＲＡＬＣＴ    ロウアドレスラッチ信号
ＲＤＥＮＴ    ロウデコーダイネーブル信号
ＳＡＥＴ      センスアンプイネーブル信号兼ビット線プリチャージ信号
ＣＡＬＣＴ    コラムアドレスラッチクロック兼ラッチ出力イネーブル信号
ＯＥＬＣＴ    出力イネーブルラッチクロック
ＷＥＬＣＴ    ライト信号ラッチクロック
ＯＵＴＬＣＴ  出力データラッチクロック
ＷＥＣＴ      内部ライト制御信号
ＯＥＣＴ      出力制御イネーブル信号
ＰＭＣＬ      ページモードラッチデータ信号
ＯＥ          出力イネーブル信号
ＯＥＲＳＴ    出力イネーブルリセット信号
ＤＩ          データ入力信号
ＤＯ          データ出力信号
【図１】
0003699839.tif 000002
【図２】
0003699839.tif 000003
【図３】
0003699839.tif 000004
【図４】
0003699839.tif 000005
【図５】
0003699839.tif 000006