(57)【特許請求の範囲】
【請求項１】
入力される高周波信号をＩＱベースバンド信号に直交変調する変調部と、上記ＩＱベースバンド信号を増幅するための増幅部とを有するＲＦ部と、
上記ＩＱベースバンド信号をＩＱデジタル信号に変換するアナログ／デジタル変換回路と、上記ＩＱデジタル信号を復調するデジタル復調回路とを有する復調部とを１パッケージ化した半導体集積回路であって、
上記復調部は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の動作検査を行うＲＦ部検査手段を備えており、
上記ＲＦ部検査手段は、上記ＩＱデジタル信号に基づいて、上記ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査するＩＱ直交誤差検査手段を備えており、
上記ＩＱ直交誤差検査手段は、
上記ＩＱデジタル信号の符号をそれぞれ検出する符号判定回路と、
所定時間内で上記ＩＱデジタル信号の符号が同符号となる時間を測定する時間測定回路と、
上記時間測定回路にて測定された時間が規定範囲内にあるか否かを判定する判定回路とを備えていることを特徴とする半導体集積回路。
【請求項２】
上記ＲＦ部検査手段は、
上記ＩＱデジタル信号のレベルを示すＩレベル検出信号およびＱレベル検出信号を生成し、Ｉレベル検出信号およびＱレベル検出信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御する増幅率制御回路と、
上記Ｉレベル検出信号および上記Ｑレベル検出信号に基づいて、上記ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差を検査するＩＱレベル差検査手段とを備えていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記ＩＱレベル差検査手段は、
上記Ｉレベル検出信号と上記Ｑレベル検出信号とのレベル差に対応する値をＩＱレベル差として検出するレベル差検出手段と、
上記ＩＱレベル差とレベル差判定用基準値とに基づいて、ＩＱベースバンド信号のＩ信号とＱ信号とのレベル差が規定範囲内であるか否かを判断するレベル差比較手段とを備えていることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
入力される高周波信号をＩＱベースバンド信号に直交変調する変調部と、上記ＩＱベースバンド信号を増幅するための増幅部とを有するＲＦ部と、
上記ＩＱベースバンド信号をＩＱデジタル信号に変換するアナログ／デジタル変換回路と、上記ＩＱデジタル信号を復調するデジタル復調回路とを有する復調部とを１パッケージ化した半導体集積回路であって、
上記復調部は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の動作検査を行うＲＦ部検査手段を備えており、
上記ＲＦ部検査手段は、
上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御するためのアナログ制御信号に対応するデジタル制御信号を生成する増幅率制御回路と、
上記ＲＦ部に入力される信号の変化に伴う上記デジタル制御信号の変化が規定範囲内であるか否かを検出することにより、上記増幅利得の特性を検査する利得特性検査手段とを備えていることを特徴とする半導体集積回路。
【請求項５】
上記ＲＦ部検査手段は、上記ＲＦ部に入力される信号の変化に対応して変化する上記デジタル制御信号の上限値と最小利得検査用基準値とを比較し、その比較結果に応じた値を出力する第１の比較回路を備えていることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
上記ＲＦ部検査手段は、上記ＲＦ部に入力される信号の変化に対応して変化する上記デジタル制御信号の下限値と最大利得検査用基準値とを比較し、その比較結果に応じた値を出力する第２の比較回路を備えていることを特徴とする請求項４または５に記載の半導体集積回路。
【請求項７】
上記ＲＦ部は、ＩＱベースバンド信号の高周波成分を除去するためのローパスフィルタをさらに備え、
上記ＲＦ部検査手段は、
上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御するためのアナログ制御信号に対応するデジタル制御信号を生成する増幅率制御回路と、
上記デジタル制御信号に基づいて、上記ローパスフィルタの通過領域および遮断領域の特性を検査するローパスフィルタ特性検査手段とを備えていることを特徴とする請求項１ないし６のいずれかに記載の半導体集積回路。
【請求項８】
上記ローパスフィルタ特性検査手段は、
上記デジタル制御信号の値を記憶する第１のメモリ回路および第２のメモリ回路と、
上記ＲＦ部に入力される信号の周波数が上記ローパスフィルタの通過領域にあるか遮断領域にあるかに応じて、上記デジタル制御信号の出力先を第１のメモリ回路および第２のメモリ回路とで切り換える入力スイッチ回路と、
上記第１のメモリ回路に記憶されたデジタル制御信号の値と、上記第２のメモリ回路に記憶されたデジタル制御信号の値との差と、ローパスフィルタ検査基準値とを比較し、比較結果に応じた値を出力するフィルタ特性比較回路とを備えていることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
上記復調部は、上記ＲＦ部検査手段での検査結果に基づいて、パッケージとしての合否判定を行う合否判定回路をさらに備えていることを特徴とする請求項１ないし８のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルテレビジョン放送などのＲＦ（高周波）信号を受信するための半導体集積回路（デジタル放送受信装置）に関するものであり、特に、ＲＦ部と復調部とを１パッケージで構成した半導体集積回路に関するものである。
【０００２】
【従来の技術】
放送通信分野においては、高密度のデータを送受信するためにデジタル信号処理技術を用いた方式が採られている。例えば、衛星放送分野では、ＱＰＳＫ（quadrature phase shift keying ）と呼ばれる変復調方式が用いられる。ＱＰＳＫ信号は、図１２に示す通り、（ｎ×π／４）の位相を持つ信号（ｎは整数）であり、送信データに応じて、ＩＱ平面上の４点（００），（０１），（１１），（１０）のいずれか１点に置き換えられる。これをマッピングと言い、ＩＱ平面上の信号をベースバンド信号と呼ぶ。マッピング後、フィルタで信号が波形整形される。波形整形されたＩ軸上、Ｑ軸上の信号をそれぞれＩ（ｔ）、Ｑ（ｔ）とおく。
【０００３】
送信器は、ＩＱ平面上にあるベースバンド信号を、以下の式
Ｆ（ｔ）＝Ｉ（ｔ）ｃｏｓ（２πｆｔ）−Ｑ（ｔ）ｓｉｎ（２πｆｔ）
を用い、ｃｏｓ（２πｆｔ）、ｓｉｎ（２πｆｔ）でＲＦ信号に変換して送信する。
【０００４】
ここで、図１３は、上記ＲＦ信号を受信する、デジタル衛星放送における一般的なデジタル放送受信装置の構成を示している。従来のデジタル放送受信装置１’は、ＲＦ部２と復調部３とで構成されている。従来、ＲＦ部２と復調部３とは別々のチップ（デバイス）で形成されていたが、近年では、同図のように、これらを一体化したワンチップＩＣも開発されている。
【０００５】
ＲＦ部２は、入力端子４、可変利得型増幅器５、局部発振器６、９０°移相器７、ミキサー８・９、ローパスフィルタ１０・１１、可変利得型増幅器１２・１３を備えている。一方、復調部３は、Ａ／Ｄ（アナログ／デジタル）変換回路１４・１５、増幅率制御回路１６、複素演算器１７、ＦＩＲフィルタ１８・１９、位相・周波数検出器２０、ループフィルタ２１、数値制御発振器（ＮＣＯ）２２、タイミング検出器２３、ループフィルタ２４、Ｄ／Ａ（デジタル／アナログ）変換回路２５および電圧制御発振器（ＶＣＯ）２６を備えている。
【０００６】
ＲＦ部２では、ＲＦ信号をベースバンド信号に直交変調する他、伝送路で減衰した信号レベルを所定レベルまで増幅して出力する。復調部３では、ＲＦ部２における増幅率を制御する他、周波数変換の誤差、Ａ／Ｄ変換回路１４・１５のサンプリングタイミング誤差を除去し、送信データの復調を行う。より詳細に説明すると、以下の通りである。
【０００７】
ＲＦ部２では、ＲＦ信号が入力端子４に入力され、アナログＡＧＣ信号により利得を変化させる可変利得型増幅器５で増幅される。増幅されたＲＦ信号は、局部発振器６、９０°移相器７、ミキサー８・９で構成される直交変調器に入力される。局部発振器６、９０°移相器７は、ＲＦ信号をベースバンド信号に変換するための信号ｃｏｓ（−２πｆｔ）、ｓｉｎ（−２πｆｔ）をそれぞれ出力する。可変利得型増幅器５にて増幅後のＲＦ信号と、局部発振器６、９０°移相器７からの信号ｃｏｓ（−２πｆｔ）、ｓｉｎ（−２πｆｔ）とは、ミキサー８・９にてミキシングされ、ミキサー８・９から次の式で表される信号が出力される。なお、ミキサー８の出力をＩ’（ｔ）、ミキサー９の出力をＱ’（ｔ）とする。
【０００８】
Ｉ’（ｔ）＝αβ／２×（Ｉ（ｔ）＋Ｉ（ｔ）×ｃｏｓ（４πｆｔ）
−Ｑ（ｔ）×ｓｉｎ（４πｆｔ））
Ｑ’（ｔ）＝αβ／２×（Ｉ（ｔ）×ｓｉｎ（４πｆｔ）＋Ｑ（ｔ）
−Ｑ（ｔ）×ｃｏｓ（４πｆｔ））
ただし、αは伝送路での減衰率、βは可変利得増幅器５の増幅率とする。
【０００９】
これらの信号は、ローパスフィルタ１０・１１を通過することで高周波成分が除去されてベースバンド信号αβ／２×Ｉ（ｔ）、αβ／２×Ｑ（ｔ）となる。これらベースバンド信号は、可変利得形増幅器１２・１３で増幅されてＲＦ部２から出力される。
【００１０】
復調部３では、ＲＦ部２から受けた上記ベースバンド信号を、Ａ／Ｄ変換回路１４・１５でアナログ信号からデジタル信号に変換し、デジタル信号処理を行う。Ａ／Ｄ変換回路１４・１５でのサンプリングは、電圧制御発振器（ＶＣＯ）２６から出力されるクロックで行われる。
【００１１】
復調部３は、Ａ／Ｄ変換回路１４・１５への入力信号のレベルを一定にするＡＧＣループ（Auto Gain Control Loop）、位相・周波数同期を取るＡＦＣループ（Auto Frequency Control Loop ）、シンボルのタイミング同期を取るタイミング再生ループ（Timming Recovery Loop ）の３つのフィードバックループで構成されている。
【００１２】
ＡＧＣループは、Ａ／Ｄ変換回路１４・１５、増幅率制御回路１６、ＲＦ部２の可変利得型増幅器５・１２・１３で構成されている。Ａ／Ｄ変換回路１４・１５への入力レベルが一定になるように、増幅率制御回路１６からアナログＡＧＣ信号が利得制御型増幅器５・１２・１３に出力され、利得制御型増幅器５・１２・１３の増幅率が制御される。
【００１３】
ＡＦＣループは、複素演算器１７、ＦＩＲフィルタ１８・１９、位相・周波数検出器２０、ループフィルタ２１、数値制御発振器（ＮＣＯ）２２で構成される。
【００１４】
ミキサー８・９でＲＦ信号からベースバンド信号に変換する時に位相誤差Δθがある場合、Ａ／Ｄ変換回路１４・１５からの出力信号は次の式で表される。なお、Ａ／Ｄ変換回路１４の出力をＩ”（ｔ）、Ａ／Ｄ変換回路１５の出力をＱ”（ｔ）とする。
【００１５】
Ｉ”（ｔ）＝αβγ／２×（Ｉ（ｔ）×ｃｏｓ（Δθ）
−Ｑ（ｔ）×ｓｉｎ（Δθ））
Ｑ”（ｔ）＝αβγ／２×（Ｉ（ｔ）×ｓｉｎ（Δθ）
＋Ｑ（ｔ）×ｃｏｓ（Δθ））
ただし、γは可変利得型増幅器１２・１３の増幅率とする。
【００１６】
ＦＩＲフィルタ１８・１９を通過して波形整形されたベースバンド信号の位相誤差Δθは、位相・周波数検出器２０で検出される。検出信号は、ループフィルタ２１にて高周波成分が除去され、数値制御発振器（ＮＣＯ）２２に制御信号として入力される。数値制御発振器２２は、制御信号に応じて位相・周波数誤差を除去するための信号ｃｏｓ（−Δθ）、ｓｉｎ（−Δθ）を出力する。Ａ／Ｄ変換回路１４・１５のベースバンド信号出力と数値制御発振器２２の出力とは、次の演算を行う複素演算器１７に入力される。なお、複素演算器１７の出力をそれぞれＩ''' （ｔ）、Ｑ''' （ｔ）とする。
【００１７】
Ｉ''' （ｔ）＝Ｉ”（ｔ）×ｃｏｓ（−Δθ）
−Ｑ”（ｔ）×ｓｉｎ（−Δθ）
＝αβγ／２×Ｉ（ｔ）
Ｑ''' （ｔ）＝Ｉ”（ｔ）×ｓｉｎ（−Δθ）
＋Ｑ”（ｔ）×ｃｏｓ（−Δθ）
＝αβγ／２×Ｑ（ｔ）
つまり、複素演算器１７の出力は、位相誤差成分が除去され、αβγ／２×Ｉ（ｔ）、αβγ／２×Ｑ（ｔ）となる。
【００１８】
タイミング再生ループは、Ａ／Ｄ変換回路１４・１５、タイミング検出器２３、ループフィルタ２４、Ｄ／Ａ変換回路２５、電圧制御発振器（ＶＣＯ）２６で構成される。
【００１９】
Ａ／Ｄ変換回路１４・１５の入力信号は、制御電圧に応じて周波数を変える電圧制御発振器２６の当該周波数でサンプリングされ、デジタル信号として出力される。タイミング検出器２３は、Ａ／Ｄ変換回路１４・１５の出力信号から、Ａ／Ｄ変換回路１４・１５の入力信号のシンボルタイミングとそれをサンプリングするための電圧制御発信器２３の出力とのタイミング誤差Δｔを検出する。検出された誤差Δｔは、ループフィルタ２４で高周波成分が除去された後、Ｄ／Ａ変換回路２５を通じて電圧制御発振器２６に制御信号として入力される。
【００２０】
ここで、図１４および図１５は、シンボルタイミングとサンプリングタイミングとの差がプラスの場合とマイナスの場合とを示している。電圧制御発振器２６からの出力は、図１４のように検出誤差Δｔがプラスの時は、周波数が低くなる方向に制御され、図１５のように検出誤差Δｔがマイナスの時は、周波数が高くなる方向に制御される。検出誤差Δｔ＝０の時、周波数変化が０となり、一定の周波数信号が電圧制御発振器２３から出力され、入力信号のシンボルタイミングとＡ／Ｄ変換回路１４・１５のサンプリングタイミングとが一致するようになる。
【００２１】
以上が一般的なデジタル放送デジタル放送受信装置の構成と動作である。
【００２２】
次に、上記したデジタル放送受信装置の検査について説明する。
【００２３】
デジタル放送受信装置の製品化について考えた場合、例えばＲＦ部２が所望の機能を発揮するか否かの検査を行う必要がある。ＲＦ部２の一般的な検査項目としては、例えば以下のものが挙げられる。
【００２４】
・ＩＱ信号の直交性検査
・ＩＱ信号のレベル差検査
・利得特性検査
・ローパスフィルタ特性検査
例えば、ＲＦ部２と復調部３とが別々のチップの時は、図１６で示すように、ＲＦテスター４０を使用し、ＲＦ部２からの出力（可変利得型増幅器１２・１３からの出力）をＲＦテスター４０で測定することにより、ＲＦ部２の検査を行うことが可能である。このとき、ＲＦ部２の入力には、例えばｓｉｎ波が用いられる。なお、図１６に示すＲＦ部２と、図１３に示す従来型デジタル放送受信装置１’のＲＦ部２とで共通の構成には共通の番号を付している。以下、上記各検査について簡単に説明すれば以下の通りである。
【００２５】
ＩＱ信号の直交性検査は、９０°移相器７の誤差検査である。ＲＦ部２にｓｉｎ波を入力した時、ＲＦ部２は、理想的には、ｃｏｓ波、ｓｉｎ波を出力する。この場合、ＲＦ部２の出力波形同士には、９０°の位相差があることになる。ところが、９０°移相器７に誤差があった場合、ＲＦ部２の出力波形同士の位相差は９０°から幾分ずれる。ＩＱ信号の直交性検査では、ＲＦ部２の出力波形同士の位相差が９０°に対してどの程度誤差があるかを測定し、誤差が規定範囲内にあるか否かを検査する。
【００２６】
ＩＱ信号のレベル差の検査は、可変利得制御型増幅器１２・１３の利得差の検査であり、外部電極から可変利得制御型増幅器１２・１３に同じ制御電圧を与えた時に、ＩＱ信号の出力レベル差が規定範囲内にあるか否かを検査するものである。
【００２７】
利得特性検査は、可変利得型増幅器５・１２・１３の利得範囲の検査であり、利得特性が規定範囲内にあるか否かを検査するものである。
【００２８】
ローパスフィルタ特性検査は、ローパスフィルタ１０・１１の振幅特性の検査であり、ローパスフィルタ１０・１１の通過領域、遮断領域の特性が規定範囲内に入っているか否かを検査するものである。
【００２９】
【発明が解決しようとする課題】
ところで、ＲＦ部２と復調部３とが別々のチップの時は、ＲＦ部２の出力を直接取り出すことができるので、ＲＦテスター４０を用いることで上述のようにＲＦ部２の検査が可能である。
【００３０】
しかし、ＲＦ部２と復調部３とが一体となったワンチップＩＣの場合は、ＲＦ部２の出力をそのまま外部に取り出すことができないため、例えば、検査用のピンをＲＦ部２の出力に接続して設け、この検査用のピンを介してＲＦ部２の検査を行う必要がある。したがって、検査用ピンを設けることで、部品点数が増え、パッケージも大きくなるおそれがあり、また、チップコストが上がることも懸念される。
【００３１】
また、従来のＲＦ部２の検査方式では、高価なＲＦテスター４０が必要であり、チップコストを上げる要因となっている。
【００３２】
本発明は、上記の問題点を解決するためになされたもので、その目的は、ＲＦ部と復調部とが１パッケージ（ワンチップＩＣ）で構成される場合に、ＲＦ部を大型化させることなくＲＦ部の検査を行うことができ、しかも、製品コストを低減できる半導体集積回路を提供することにある。
【００３３】
【課題を解決するための手段】
本発明に係る半導体集積回路は、上記の課題を解決するために、入力される高周波信号をＩＱベースバンド信号に直交変調する変調部と、上記ＩＱベースバンド信号を増幅するための増幅部とを有するＲＦ部と、上記ＩＱベースバンド信号をＩＱデジタル信号に変換するアナログ／デジタル変換回路と、上記ＩＱデジタル信号を復調するデジタル復調回路とを有する復調部とを１パッケージ化した半導体集積回路であって、上記復調部は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の動作検査を行うＲＦ部検査手段を備えており、上記ＲＦ部検査手段は、上記ＩＱデジタル信号に基づいて、上記ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査するＩＱ直交誤差検査手段を備えており、上記ＩＱ直交誤差検査手段は、上記ＩＱデジタル信号の符号をそれぞれ検出する符号判定回路と、所定時間内で上記ＩＱデジタル信号の符号が同符号となる時間を測定する時間測定回路と、上記時間測定回路にて測定された時間が規定範囲内にあるか否かを判定する判定回路とを備えていることを特徴としている。
【００３４】
上記の構成によれば、ＲＦ部に入力された高周波信号は変調部にてＩＱベースバンド信号に直交変調され、増幅部にて増幅される。そして、増幅されたＩＱベースバンド信号は、復調部のアナログ／デジタル変換回路にてＩＱデジタル信号に変換され、デジタル復調回路により復調される。
【００３５】
ここで、復調部は、アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいてＲＦ部の動作検査を行うＲＦ部検査手段を備えており、アナログ／デジタル変換回路という既存の構成を利用して、ＲＦ部検査手段がＲＦ部の検査を行うようになっている。
【００３６】
このようにＲＦ部の検査機能を復調部に持たせることにより、ＲＦ部と復調部とが１パッケージ化された半導体集積回路が構成された場合でも、ＲＦ部の検査において高価なテスターを用いることは不要となり、また、ＲＦ部からの出力を取り出すための検査用のピンをＲＦ部に設ける必要がなくなる。これにより、ＲＦ部の大型化によるパッケージ自体の大型化を回避することができると共に、半導体集積回路の製品としてのコストを低減することができる。
【００３７】
また、ＲＦ部検査手段がＩＱ直交誤差検査手段を備えているので、既存のアナログ／デジタル変換回路を利用して、ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査することができる。
【００３８】
また、符号判定回路にて判定されたＩＱデジタル信号の符号が所定時間内で同符号となる時間を時間測定回路が測定し、上記時間が規定範囲内か否かを判定回路が判定することにより、上記ＩＱデジタル信号に対応するＲＦ部からの出力（ＩＱベースバンド信号）が同符号となる時間が規定範囲内か否かを判断することができる。これにより、上記ＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査することができる。
【００３９】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記ＲＦ部検査手段は、上記ＩＱデジタル信号のレベルを示すＩレベル検出信号およびＱレベル検出信号を生成し、Ｉレベル検出信号およびＱレベル検出信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御する増幅率制御回路と、上記Ｉレベル検出信号および上記Ｑレベル検出信号に基づいて、上記ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差を検査するＩＱレベル差検査手段とを備えていることを特徴としている。
【００４０】
上記の構成によれば、ＲＦ部検査手段は、増幅率制御回路にて生成されるＩレベル検出信号およびＱレベル検出信号に基づいて、ＩＱベースバンド信号のレベル差を検査するＩＱレベル差検査手段を備えている。これにより、既存のアナログ／デジタル変換回路を利用して、ＲＦ部から出力されるＩＱベースバンド信号のレベル差を検査することができる。
【００４１】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記ＩＱレベル差検査手段は、上記Ｉレベル検出信号と上記Ｑレベル検出信号とのレベル差に対応する値をＩＱレベル差として検出するレベル差検出手段と、上記ＩＱレベル差とレベル差判定用基準値とに基づいて、ＩＱベースバンド信号のＩ信号とＱ信号とのレベル差が規定範囲内であるか否かを判断するレベル差比較手段とを備えていることを特徴としている。
【００４２】
Ｉレベル検出信号と上記Ｑレベル検出信号とのレベル差は、アナログ／デジタル変換回路の出力差であり、それゆえ、ＩＱレベル差は、上記出力差に対応している。レベル差検出手段にて検出されたＩＱレベル差と、レベル差判定用基準値とに基づいて、レベル差比較手段がＩＱベースバンド信号のＩ信号とＱ信号とのレベル差が規定範囲内であるか否かを判断する。
【００４３】
ここで、ＲＦ部の増幅部に利得差があると、その差に応じて、復調部のアナログ／デジタル変換回路に出力差が現れる。したがって、アナログ／デジタル変換回路の出力差を増幅率制御回路を介してＩＱレベル差として検出し、そのＩＱレベル差とレベル差判定用基準値とを比較することで、上記増幅部の利得差、つまり、ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差の検査を行うことができる。
【００４４】
本発明に係る半導体集積回路は、上記の課題を解決するために、入力される高周波信号をＩＱベースバンド信号に直交変調する変調部と、上記ＩＱベースバンド信号を増幅するための増幅部とを有するＲＦ部と、上記ＩＱベースバンド信号をＩＱデジタル信号に変換するアナログ／デジタル変換回路と、上記ＩＱデジタル信号を復調するデジタル復調回路とを有する復調部とを１パッケージ化した半導体集積回路であって、上記復調部は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の動作検査を行うＲＦ部検査手段を備えており、上記ＲＦ部検査手段は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御するためのアナログ制御信号に対応するデジタル制御信号を生成する増幅率制御回路と、上記ＲＦ部に入力される信号の変化に伴う上記デジタル制御信号の変化が規定範囲内であるか否かを検出することにより、上記増幅利得の特性を検査する利得特性検査手段とを備えていることを特徴としている。
【００４５】
ＲＦ部に入力される信号の例えば振幅値を変化させることで上記入力信号を変化させた場合、その変化に対応して、ＲＦ部の上記増幅部における増幅率が変化し、その結果、増幅率制御回路からのデジタル制御信号も変化する。上記デジタル制御信号は、ＲＦ部の増幅部の増幅利得を制御するためのアナログ制御信号に対応しているので、利得特性検査手段が上記デジタル制御信号の変化を検出することにより、上記アナログ制御信号の変化を検出できる。これにより、上記アナログ制御信号により制御される上記増幅利得の特性を、復調部側で的確に検査することができる。
【００４６】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記ＲＦ部検査手段は、上記ＲＦ部に入力される信号の変化に対応して変化する上記デジタル制御信号の上限値と最小利得検査用基準値とを比較し、その比較結果に応じた値を出力する第１の比較回路を備えていることを特徴としている。
【００４７】
上記の構成によれば、第１の比較回路により、最小利得の検査を行うことができる。
【００４８】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記ＲＦ部検査手段は、上記ＲＦ部に入力される信号の変化に対応して変化する上記デジタル制御信号の下限値と最大利得検査用基準値とを比較し、その比較結果に応じた値を出力する第２の比較回路を備えていることを特徴としている。
【００４９】
上記の構成によれば、第２の比較回路により、最大利得の検査を行うことができる。
【００５０】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記ＲＦ部は、ＩＱベースバンド信号の高周波成分を除去するためのローパスフィルタをさらに備え、上記ＲＦ部検査手段は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御するためのアナログ制御信号に対応するデジタル制御信号を生成する増幅率制御回路と、上記デジタル制御信号に基づいて、上記ローパスフィルタの通過領域および遮断領域の特性を検査するローパスフィルタ特性検査手段とを備えていることを特徴としている。
【００５１】
入力信号の周波数がローパスフィルタの遮断領域にある場合、ローパスフィルタで信号は減衰する。ところが、増幅率制御回路の制御により、アナログ／デジタル変換回路の入力レベルは、所定レベル（増幅率制御回路で設定される基準値）になるので、ローパスフィルタで信号が減衰した分、増幅部での増幅率は高くなり、増幅率制御回路から出力されるデジタル制御信号は小さくなる。逆に、入力信号の周波数がローパスフィルタの通過領域にある場合、増幅率制御回路から出力されるデジタル制御信号は大きくなる。
【００５２】
このように、入力信号の周波数がローパスフィルタの遮断領域にある場合と通過領域にある場合とで、それらに対応して得られるデジタル制御信号の値は増減するので、ローパスフィルタ特性検査手段は、上記デジタル制御信号に基づいて、ローパスフィルタの通過特性（通過領域および遮断領域の特性）を的確に検査することが可能となる。
【００５３】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記ローパスフィルタ特性検査手段は、上記デジタル制御信号の値を記憶する第１のメモリ回路および第２のメモリ回路と、上記ＲＦ部に入力される信号の周波数が上記ローパスフィルタの通過領域にあるか遮断領域にあるかに応じて、上記デジタル制御信号の出力先を第１のメモリ回路および第２のメモリ回路とで切り換える入力スイッチ回路と、上記第１のメモリ回路に記憶されたデジタル制御信号の値と、上記第２のメモリ回路に記憶されたデジタル制御信号の値との差と、ローパスフィルタ検査基準値とを比較し、比較結果に応じた値を出力するフィルタ特性比較回路とを備えていることを特徴としている。
【００５４】
上記の構成によれば、入力スイッチ回路により、周波数がローパスフィルタの遮断領域内にある信号が入力された場合に得られるデジタル制御信号の値が例えば第１のメモリ回路に記憶される一方、周波数がローパスフィルタの通過領域内にある信号が入力された場合に得られるデジタル制御信号の値が例えば第２のメモリ回路に記憶される。そして、第１のメモリ回路に記憶されたデジタル制御信号の値と、第２のメモリ回路に記憶されたデジタル制御信号の値との差と、ローパスフィルタ検査基準値との比較結果がフィルタ特性比較回路から出力される。
【００５５】
上記したように、入力信号の周波数がローパスフィルタの遮断領域にある場合と通過領域にある場合とで、それらに対応して得られるデジタル制御信号の値は増減するので、第１のメモリ回路および第２のメモリ回路に記憶された各デジタル制御信号の値の差の大小を見ることで、ローパスフィルタの通過特性を確実に検査することができる。
【００５６】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記復調部は、上記ＲＦ部検査手段での検査結果に基づいて、パッケージとしての合否判定を行う合否判定回路をさらに備えていることを特徴としている。
【００５７】
上記の構成によれば、復調部が合否判定回路を備えることで、ＲＦ部検査手段での検査結果に基づいて、半導体集積回路がパッケージ（製品）として合格であるか否かを自動判定することができる。
【００５８】
【発明の実施の形態】
本発明の実施の一形態について、図面に基づいて説明すれば以下の通りである。なお、説明の便宜上、図１３で示した従来技術と同一の構成には同一の部材番号を付記する。
【００５９】
図１は、本実施形態に係る半導体集積回路としてのデジタル放送受信装置１の概略の構成を示している。デジタル放送受信装置１は、ＲＦ部２と復調部３とを同一チップ上に形成し、１パッケージ化した１チップＩＣで構成されている。
【００６０】
ＲＦ部２は、入力される高周波信号（ＲＦ信号）をＩＱベースバンド信号に直交変調すると共に、伝送路で減衰した信号レベルを所定レベルまで増幅するものであり、入力端子４、可変利得型増幅器５、局部発振器６、９０°移相器７、ミキサー８・９、ローパスフィルタ１０・１１、可変利得型増幅器１２・１３を備えている。
【００６１】
上記の局部発振器６、９０°移相器７、ミキサー８・９は、入力端子４を介して入力される高周波信号をＩＱベースバンド信号に直交変調する変調部を構成しており、可変利得型増幅器５・１２・１３は、上記ＩＱベースバンド信号を増幅するための増幅部を構成している。また、ローパスフィルタ１０・１１は、上記ＩＱベースバンド信号の高周波成分を除去するためのものである。
【００６２】
一方、復調部３は、Ａ／Ｄ（アナログ／デジタル）変換回路１４・１５、デジタル復調回路２７を備えている。Ａ／Ｄ変換回路１４・１５は、ＲＦ部２から出力される上記ＩＱベースバンド信号をＩＱデジタル信号に変換するものである。デジタル復調回路２７は、上記ＩＱデジタル信号を復調するものであり、複素演算器１７、ＦＩＲフィルタ１８・１９、位相・周波数検出器２０、ループフィルタ２１、数値制御発振器（ＮＣＯ）２２、タイミング検出器２３、ループフィルタ２４、Ｄ／Ａ（デジタル／アナログ）変換回路２５および電圧制御発振器（ＶＣＯ）２６で構成されている。
【００６３】
また、復調部３は、増幅率制御回路１６を備えている。増幅率制御回路１６は、Ａ／Ｄ変換回路１４・１５から出力されるＩＱデジタル信号のレベルを示すＩレベル検出信号およびＱレベル検出信号を生成し、Ｉレベル検出信号およびＱレベル検出信号に基づいて、ＲＦ部２の上記増幅部における増幅利得を制御するためのアナログ制御信号を生成するものである。具体的には、図２に示すように、増幅率制御回路１６は、ＩＱレベル検出回路３１、比較結果出力回路３２およびＤ／Ａ変換回路３３を備えている。
【００６４】
ＩＱレベル検出回路３１は、Ａ／Ｄ変換回路１４・１５の出力レベル（Ｉレベル、Ｑレベル）をそれぞれ検出するレベル検出器３４・３５と、レベル検出器３４・３５の出力を加算する加算器３６とで構成されている。比較結果出力回路３２は、基準値と上記ＩＱレベル検出回路３１の出力との差分を出力する引算器３７と、引算器３７の出力を積分する積分器３８とで構成されている。Ｄ／Ａ変換回路３３は、比較結果出力回路３２の出力（デジタルＡＧＣ信号）をアナログ信号（アナログＡＧＣ信号）に変換するものである。
【００６５】
ＩＱレベル検出回路３１では、２個のレベル検出器３４・３５と加算器３６とによって、ＩＱデジタル信号の合計レベル（ＩＱレベル検出信号）が算出される。ＩＱレベル検出信号が、比較結果出力回路３２内の基準値より高いと、引算器３７の出力はプラスとなり、積分器３８の出力は増加する。一方、ＩＱレベル検出信号が、比較結果出力回路３２内の基準値より低いと、引算器３７の出力はマイナスとなり、積分器３８の出力は減少する。比較結果出力回路３２の出力（デジタルＡＧＣ信号）は、Ｄ／Ａ変換回路３３を通して、可変利得型増幅器５・１２・１３の増幅率を制御する信号（アナログＡＧＣ信号）となる。
【００６６】
ここで、図３に示すように、アナログＡＧＣ信号と可変利得型増幅器５・１２・１３の増幅率との関係（利得特性）が成り立つとすると、増幅率制御回路１６では、ＩＱデジタル信号の合計レベル（ＩＱレベル検出信号）が基準値より低い時は、可変利得型増幅器５・１２・１３の増幅率は上がる方向に制御され、ＩＱレベル検出信号が基準値より高い時は、増幅率は下がる方向に制御される。また、ＩＱレベル検出信号が基準値と同じになった時は、増幅率の変化は０となり、一定の増幅率で信号が増幅される。
【００６７】
また、増幅率制御回路１６は、上記のような動作を行うことから、Ａ／Ｄ変換回路１４・１５から出力されるＩＱデジタル信号に基づいて、ＲＦ部２の上記増幅部における増幅利得を制御するアナログ制御信号（アナログＡＧＣ信号）と、上記アナログ制御信号に対応するデジタル制御信号（デジタルＡＧＣ信号）とを生成する回路であると言うことができる。
【００６８】
なお、上記デジタルＡＧＣ信号は、次に示すＲＦ部検査手段５１でのＲＦ部２の検査に用いられることから、増幅率制御回路１６は、ＲＦ部検査手段５１の一部を構成していると言うことができる。
【００６９】
また、復調部３は、デジタル放送受信装置１（ＲＦ部２）の検査を行う場合に使用されるＲＦ部検査手段５１と合否判定回路５２（合否判定手段）とを備えている。ＲＦ部検査手段５１は、Ａ／Ｄ変換回路１４・１５から出力されるＩＱデジタル信号に基づいて、ＲＦ部２の動作検査を行うものであり、合否判定手段５２は、ＲＦ部検査手段５１での検査結果に基づいて、デジタル放送受信装置１のパッケージとしての合否を判断するものである。
【００７０】
つまり、本実施形態に係るデジタル放送受信装置１は、ＲＦ部検査手段５１および合否判定回路５２以外の構成については、図１３で示した従来のデジタル放送受信装置１’と全く同じであるが、ＲＦ部検査手段５１および合否判定回路５２を備えている点で従来とは大きく異なっており、この点が本発明の特徴となっている。
【００７１】
デジタル放送受信装置１は、通常のＲＦ信号受信時には、従来のデジタル放送受信装置１’と同じ動作を行うので、ここではその詳細な説明を省略する。
【００７２】
デジタル放送受信装置１の検査を行う場合は、入力信号にはｓｉｎ波が使用され、入力端子４からデジタル放送受信装置１に入力される。ここで、入力端子４に入力される信号は、以下の式で表される。
【００７３】
σｓｉｎ（２πｆｔ）
ただし、σは振幅値を示す。
【００７４】
上記入力されたｓｉｎ波は、可変利得型増幅器５で増幅され、下記の式で表される信号が出力される。
【００７５】
σβｓｉｎ（２πｆｔ）
ただし、βは可変利得増幅器５の増幅率を示す。
【００７６】
可変利得型増幅器５の出力と、局部発振器６、９０°移相器７により出力される信号ｃｏｓ（−２πｆｔ）、ｓｉｎ（−２πｆｔ）とは、ミキサー８・９でミキシングされる。この場合のミキサー８・９のＡＣ出力は、以下の式で表される。なお、ミキサー８の出力をｘ（ｔ）、ミキサー９の出力をｙ（ｔ）とする。
【００７７】
ｘ（ｔ）＝σβ／２×ｓｉｎ（４πｆｔ）
ｙ（ｔ）＝σβ／２×ｃｏｓ（４πｆｔ）
出力ｘ（ｔ）、ｙ（ｔ）は、ローパスフィルタ１０・１１を通過して、可変利得形増幅器１２・１３で増幅される。これにより、ＲＦ部２の出力は、以下の式で表される。なお、可変利得型増幅器１２の出力をｘ’（ｔ）を、可変利得型増幅器１３の出力をｙ’（ｔ）とする。
【００７８】
ｘ’（ｔ）＝σβγ／２×ｓｉｎ（４πｆｔ）
ｙ’（ｔ）＝σβγ／２×ｃｏｓ（４πｆｔ）
ただし、γは可変利得型増幅器１２・１３の増幅率とする。
【００７９】
これらの信号がＡ／Ｄ変換回路１４・１５でアナログ信号からデジタル信号に変換され、ＲＦ部検査手段５１に入力される。そして、ＲＦ部検査手段５１での検査結果の合否判定結果が、合否判定回路５２から出力される。
【００８０】
次に、ＲＦ部検査手段５１の詳細について説明する。
【００８１】
ＲＦ部検査手段５１は、図１に示すように、上述した増幅率制御回路１６、ＩＱ直交誤差検査回路６１（ＩＱ直交誤差検査手段）、ＩＱレベル差検査回路７１（ＩＱレベル差検査手段）、利得特性検査回路８１（利得特性検査手段）、ローパスフィルタ特性検査回路９１（ローパスフィルタ特性検査手段）で構成されている。ＩＱ直交誤差検査回路６１、ＩＱレベル差検査回路７１、利得特性検査回路８１、ローパスフィルタ特性検査回路９１は、ＲＦ部２の検査を行う場合にのみ使用される。
【００８２】
ＩＱ直交誤差検査回路６１は、ＲＦ部２から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差が規定範囲内にあるか否かを、Ａ／Ｄ変換回路１４・１５から出力されるＩＱデジタル信号に基づいて検査するものである。つまり、ＩＱ直交誤差検査回路６１は、ＲＦ部２の出力波形同士の位相差が９０°に対してどの程度誤差があるかを上記ＩＱデジタル信号に基づいて求め、その誤差が規定範囲内にあるか否かを検査する。
【００８３】
ＩＱレベル差検査回路７１は、増幅率制御回路１６から出力されるＩレベル検出信号およびＱレベル検出信号に基づいて、ＲＦ部２から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差が規定範囲内にあるか否かを検査するものであり、これにより、可変利得制御型増幅器１２・１３の利得差を検査することができる。
【００８４】
利得特性検査回路８１は、ＲＦ部２に入力される信号の変化に伴う、増幅率制御回路１６からのデジタルＡＧＣ信号（デジタル制御信号）の変化に基づいて、ＲＦ部２の利得特性の検査を行うものである。つまり、利得特性検査回路８１は、入力信号の変化に伴うデジタルＡＧＣ信号の変化が規定範囲内であるか否かを検出することにより、ＲＦ部２の利得特性が規定範囲内であるか否かの検査（可変利得型増幅器５・１２・１３の利得範囲の検査）を行う。
【００８５】
ローパスフィルタ特性検査回路９１は、ＲＦ部２のローパスフィルタ１０・１１の振幅特性の検査を行うものであり、ローパスフィルタ１０・１１の通過特性（通過領域および遮断領域）の特性が規定範囲内に入っているか否かを検査する。
【００８６】
以下、上記した各検査回路について詳細に説明する。
【００８７】
（ＩＱ直交誤差検査回路）
ＩＱ直交誤差検査回路６１は、図４に示すように、符号判定回路６２と、時間測定回路６３と、比較回路６４とで構成されている。
【００８８】
符号判定回路６２は、Ａ／Ｄ変換回路１４・１５からの出力（ＩＱデジタル信号）の符号をそれぞれ検出する符号検出器６５・６６で構成されている。
【００８９】
時間測定回路６３は、符号検出器６５・６６にて検出された符号、つまり、上記ＩＱデジタル信号の符号が所定時間内で同符号となる時間を測定するものであり、同符号判定部６７と積分器６８とで構成されている。同符号判定部６７は、符号検出器６５・６６にて検出された符号が同符号の場合には“０”を出力する一方、異符号の場合は“１”を出力する。また、積分器６８は、所定時間中に同符号判定部６７の出力が“０”となった回数を出力する。これにより、積分器６８からは、上記所定時間中にＡ／Ｄ変換回路１４・１５からの出力の符号が一致している時間が出力されることになる。
【００９０】
比較回路６４は、時間測定回路６３の出力（時間測定回路６３にて測定された時間）が規定範囲内にあるか否かを判定する判定回路である。つまり、比較回路６４は、時間測定回路６３の積分器６８の出力（同符号となる時間）と基準値（時間判定用基準値、リファレンス、合格判定基準）とを比較し、積分器６８の出力がリファレンス範囲内にある場合は“０”を出力する一方、範囲外の場合は“１”を出力し、比較結果に応じた値を出力する。
【００９１】
ここで、９０°移相器７の出力に誤差Δθがある場合、ＲＦ部２の出力（可変利得型増幅器１２・１３の出力）は、以下の式で示される。
【００９２】
ｘ’（ｔ）＝σβγ／２×ｓｉｎ（４πｆｔ）
ｙ’（ｔ）＝σβγ／２×ｃｏｓ（４πｆｔ＋Δθ）
図５ないし図７は、誤差Δθが０、マイナス、プラスのときの、所定時間での出力ｘ’（ｔ）、ｙ’（ｔ）の波形をそれぞれ示している。図５に示すように、誤差Δθが０の時は、出力ｘ’（ｔ）とｙ’（ｔ）とは、上記所定時間のうち半分の時間が同符号となる。また、出力ｘ’（ｔ）とｙ’（ｔ）とは、誤差Δθがマイナスの時、図６に示すように上記所定時間内では同符号の時間が長く、誤差Δθがプラスの時、図７に示すように上記所定時間内では同符号の時間が短くなる。したがって、出力ｘ’（ｔ）とｙ’（ｔ）とが同符号となる時間を測定することで、誤差Δθの大きさが分かる。
【００９３】
そこで、ＩＱ直交誤差検査回路６１は、出力ｘ’（ｔ）、ｙ’（ｔ）に対応するＩＱデジタル信号が同符号となる時間を測定し、この時間が規定範囲内か否かを判断することで、出力ｘ’（ｔ）、ｙ’（ｔ）が同符号となる時間が規定範囲内か否かを判断することができる。これにより、ＲＦ部２から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差Δθが規定範囲内にあるか否かを検査することができる。
【００９４】
（ＩＱレベル差検査回路）
次に、ＩＱレベル差検査回路７１について説明する。ＩＱレベル差検査回路７１は、図８に示すように、増幅率制御回路１６から出力されるＩレベル検出信号とＱレベル検出信号とのレベル差に対応する値をＩＱレベル差として検出する引算回路７２（レベル差検出手段）と、上記ＩＱレベル差と予め規定した基準値（レベル差判定用基準値、リファレンス、合否判定基準）とに基づいて、ＩＱベースバンド信号のＩ信号とＱ信号とのレベル差が規定範囲内であるか否かを判断する差分比較回路７３（レベル差比較手段）とで構成されている。
【００９５】
引算回路７２は、増幅率制御回路１６のＩＱレベル検出回路３１からの出力（Ｉレベル検出信号、Ｑレベル検出信号）をそれぞれ一定期間積分する積分器７４・７５と、各々の積分器７４・７５の差分を計算する引算器７６とで構成されている。また、差分比較回路７３は、引算器７６からの出力の絶対値を検出する絶対値検出器７７と、上記絶対値が基準値より小さい場合には“０”を出力する一方、上記絶対値が基準値よりも大きい場合には“１”を出力する比較回路７８とで構成されている。
【００９６】
可変利得型増幅器１２・１３とで利得差があった場合、ＲＦ部２の出力は、以下の式で表される。
【００９７】
ｘ’（ｔ）＝σβγ1 ／２×ｓｉｎ（４πｆｔ）
ｙ’（ｔ）＝σβγ2 ／２×ｃｏｓ（４πｆｔ）
ただし、γ1 は可変利得型増幅器１２の増幅率を示し、γ2 は可変利得型増幅器１３の増幅率を示す。
【００９８】
上記の出力ｘ’（ｔ）、ｙ’（ｔ）が、復調部３のＡ／Ｄ変換回路１４・１５にそれぞれ入力され、Ａ／Ｄ変換回路１４・１５にて得られるＩＱデジタル信号がそれぞれ増幅率制御回路１６に入力されると、増幅率制御回路１６内のＩＱレベル検出回路３１のレベル検出器３４・３５から、Ｉレベル検出信号、Ｑレベル検出信号が出力される。その後、上記のＩレベル検出信号、Ｑレベル検出信号は、積分器７４・７５にて一定期間積分され、出力レベルが平均化される。積分器７４・７５からの出力は引算器７６に入力され、引算器７６にて差分計算される。その結果、引算器７６では、増幅率の差γ12−γ22が得られる。なお、この増幅率の差γ12−γ22が上記のＩＱレベル差に対応している。
【００９９】
絶対値検出器７７は、上記増幅率の差γ12−γ22の絶対値をＩＱレベル差として出力し、比較回路７８は、その出力値を基準値と比較する。比較回路７８は、ＩＱレベル差が規定範囲内にある場合は“０”を出力する一方、規定範囲外の場合は“１”を出力する。
【０１００】
可変利得型増幅器１２・１３に利得差があると、その差に応じて、Ａ／Ｄ変換回路１４・１５に出力差が現れる。したがって、ＩＱレベル差検査回路７１は、Ａ／Ｄ変換回路１４・１５の出力差を増幅率制御回路１６を介して検出し、その出力差が規定範囲内かどうかをＩＱレベル差を用いて判断することで、可変利得制御型増幅器１２・１３の利得差、つまり、ＲＦ部２から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差の検査を行うことができる。
【０１０１】
（利得特性検査回路）
利得特性の検査は、制御信号（デジタルＡＧＣ信号）に対する増幅率のカーブが規定範囲内にあるかどうかを見ることで行う。復調部３では、増幅率制御回路１６のデジタルＡＧＣ信号を観測することで利得特性の検査が可能であり、これを利得特性検査回路８１で行う。
【０１０２】
利得特性検査回路８１は、図９に示すように、比較回路８２（第１の比較回路）、比較回路８３（第２の比較回路）、出力スイッチ回路８４で構成されている。
【０１０３】
比較回路８２は、最小利得検査用の比較回路で、ＲＦ部２に入力される信号の振幅値を変化させた場合に、上記入力信号の変化に対応して変化する、増幅率制御回路１６から出力されるデジタルＡＧＣ信号の上限値と基準値（最小利得検査用基準値、リファレンス、合否判定基準）Ｑ1 とを比較する。そして、比較回路８２は、上記の比較の結果、デジタルＡＧＣ信号が基準値Ｑ1 より小さい場合は“０”を出力する一方、デジタルＡＧＣ信号が基準値Ｑ1 より大きい場合は“１”を出力するというように、その比較結果に応じた値を出力する。
【０１０４】
比較回路８３は、最大利得検査用の比較回路で、ＲＦ部２に入力される信号の振幅値を変化させた場合に、上記入力信号の変化に対応して変化する、増幅率制御回路１６から出力されるデジタルＡＧＣ信号の下限値と基準値（最大利得検査用基準値、リファレンス、合否判定基準）Ｑ2 とを比較する。そして、比較回路８３は、上記の比較の結果、デジタルＡＧＣ信号が基準値Ｑ2 より小さい場合は“１”を出力する一方、デジタルＡＧＣ信号が基準値Ｑ2 より大きい場合は“０”を出力するというように、その比較結果に応じた値を出力する。
【０１０５】
出力スイッチ回路８４は、最小利得検査の場合は、比較回路８２の出力を選択し、最大利得検査の場合は、比較回路８３の出力を選択するスイッチ回路であり、最小利得検査か最大利得検査かに応じて、比較回路８２・８３の出力を選択的に切り換える。
【０１０６】
上記の構成では、最小利得検査用として例えば振幅値σ1 のｓｉｎ波を入力端子４に入力した場合におけるデジタルＡＧＣ信号の規定範囲を基準値Ｑ1 以下、最大利得検査用として例えば振幅値σ2 のｓｉｎ波を入力端子４に入力した場合におけるデジタルＡＧＣ信号の規定範囲を基準値Ｑ2 以上とし、振幅値を上記のようにσ1 、σ2 として入力信号（ｓｉｎ波）を変化させた場合に、その変化に対応して変化するデジタルＡＧＣ信号の上限値が基準値Ｑ1 以下で、かつ、下限値が基準値Ｑ2 以上である場合、利得特性検査回路８１の出力スイッチ回路８４の出力は“０”となり、それ以外では“１”となる。
【０１０７】
ＡＧＣループが動作していると、Ａ／Ｄ変換回路１４・１５の入力は一定であり、図２で示した増幅率制御回路１６内の基準値が例えば１に設定された場合、可変利得型増幅器１２・１３の増幅率は以下の関係を満たす。
【０１０８】
βγ／２＝１／σ
増幅率制御回路１６は、上記の関係が成り立つようにアナログＡＧＣ信号を出力するものとする。なお、アナログＡＧＣ信号は、デジタルＡＧＣ信号をアナログ信号に変換したものである。
【０１０９】
この場合、入力端子４に入力される信号（ｓｉｎ波）の振幅値σを変更し、上式の右辺の１／σを変更すると、それに伴い、上式の左辺の増幅率βγ／２が変化し、その結果、デジタルＡＧＣ信号も変化する。したがって、入力信号の振幅値をσ1 とσ2 とで変化させ、その変化に対応して変化するデジタルＡＧＣ信号を観測することで、利得特性の検査を行うことが可能となる。
【０１１０】
図１０は、利得特性検査におけるデジタルＡＧＣ信号と増幅率との関係を示している。波形ａは、利得特性検査回路８１の出力が“０”となる場合の可変利得型増幅器５・１２・１３の利得特性を示しており、利得特性（最大利得および最小利得）が振幅値σの変化の範囲内で規定範囲（合格範囲）内であることが分かる。ちなみに、波形ｂは、可変利得型増幅器５・１２・１３の最大利得が上記規定範囲外の場合を示しており、波形ｃは、可変利得型増幅器５・１２・１３の最小利得が上記規定範囲外の場合を示している。
【０１１１】
（ローパスフィルタ特性検査回路）
次に、ローパスフィルタ特性検査回路９１について説明する。ローパスフィルタ特性検査回路９１は、ＲＦ部２のローパスフィルタ１０・１１の振幅特性として通過領域、遮断領域の特性が規定範囲にあるかを検査する。復調部３では、利得特性検査で説明した通り、ＡＧＣループが動作している場合、増幅率制御回路１６のデジタルＡＧＣ信号を観測することで利得特性を検査することができるが、上記デジタルＡＧＣ信号を観測することで、ローパスフィルタ１０・１１の特性も同様に検査でき、これをローパスフィルタ特性検査手段９１で行う。
【０１１２】
ローパスフィルタ特性検査回路９１は、図１１に示すように、入力スイッチ回路９２、メモリ回路９３（第１のメモリ回路）、メモリ回路９４（第２のメモリ回路）、フィルタ特性比較回路９５を備えている。
【０１１３】
入力スイッチ回路９２は、観測条件に応じて、つまり、ＲＦ部２に入力される信号の周波数がローパスフィルタ１０・１１の通過領域にあるか遮断領域にあるかに応じて、増幅率制御回路１６からのデジタルＡＧＣ信号の出力先をメモリ回路９３とメモリ回路９４とで切り換えるものである。
【０１１４】
メモリ回路９３・９４は、入力スイッチ回路９２を介して入力される上記デジタルＡＧＣ信号の値を記憶するものである。入力スイッチ回路９２の上記作用により、メモリ回路９３は、例えば周波数がローパスフィルタ１０・１１の遮断領域にある信号がＲＦ部２に入力された場合に得られるデジタルＡＧＣ信号の値を記憶し、メモリ回路９４は、例えば周波数がローパスフィルタ１０・１１の通過領域にある信号がＲＦ部２に入力された場合に得られるデジタルＡＧＣ信号の値を記憶することになる。
【０１１５】
フィルタ特性比較回路９５は、メモリ回路９３に記憶されたデジタルＡＧＣ信号の値と、メモリ回路９４に記憶されたデジタルＡＧＣ信号の値との差と、基準値（ローパスフィルタ検査基準値、リファレンス、合否判定基準）とを比較し、比較結果に応じた値を出力するものである。このフィルタ特性比較回路９５は、メモリ回路９４の出力からメモリ回路９３の出力を減算する引算器９６と、引算器９６での減算結果が基準値より大きい場合に“０”を出力する一方、上記減算結果が基準値より小さい場合に“１”を出力する比較回路９７とで構成されている。
【０１１６】
上記の構成では、入力スイッチ回路９２により、周波数が遮断領域内の信号を入力させた時のデジタルＡＧＣ信号の値がメモリ回路９３に記憶される一方、周波数が通過領域内の信号を入力させた時のデジタルＡＧＣ信号の値がメモリ回路９４に記憶される。メモリ回路９３に記憶されたデジタルＡＧＣ信号の値と、メモリ回路９４に記憶されたデジタルＡＧＣ信号の値とが引算器９６で減算される。引算器９６の出力から、入力信号がローパスフィルタ１０・１１の遮断領域で通過領域からどの程度減衰したかがわかる。比較回路９７では、引算器９６の出力と予め規定している基準値とが比較され、比較結果に応じた値が比較回路９７から出力される。
【０１１７】
入力信号の周波数がローパスフィルタ１０・１１の遮断領域にある場合、ローパスフィルタ１０・１１で信号は減衰する。ところが、ＡＧＣループが動作していると、Ａ／Ｄ変換回路１４・１５の入力レベルは、増幅率制御回路１６で設定される基準値になるので、ローパスフィルタ１０・１１で減衰した分、可変利得型増幅器５・１２・１３の増幅率は高くなり、増幅率制御回路１６から出力されるデジタルＡＧＣ信号は小さくなる。逆に、入力信号の周波数がローパスフィルタ１０・１１の通過領域にある場合は、増幅率制御回路１６から出力されるデジタルＡＧＣ信号は大きくなる。よって、周波数が遮断領域内の信号を入力した場合のデジタルＡＧＣ信号の値と、周波数が通過領域内の信号を入力した場合のデジタルＡＧＣ信号とを比較することで、ローパスフィルタ１０・１１の振幅特性を検査できる。
【０１１８】
以上で説明した各検査回路での検査結果、つまり、ＲＦ部検査手段５１のＩＱ直交誤差検査回路６１、ＩＱレベル差検査回路７１、利得特性検査回路８１、ローパスフィルタ特性検査回路９１での検査結果は、合否判定回路５２に入力される。合否判定回路５２は、上記検査結果を総合的に勘案し、全ての検査項目（各検査回路での検査結果）が規定内にあった場合（各検査回路からの出力が“０”であった場合）には、デジタル放送受信装置１が製品（パッケージ）として合格であるとして“０”を、そうでない場合には“１”を出力する。このようにデジタル放送受信装置１の復調部３が合否判定回路５２を備えることで、チップ自身でチップの合否判定を自動的に行うことができる。
【０１１９】
以上のように、本発明では、ＲＦ部２の動作検査を行うＲＦ部検査手段５１を復調部３に設けることにより、ＲＦ部２と復調部３とを１チップＩＣで構成した場合でも、従来のようにＲＦ部２からの出力を取り出すための検査用のピンをＲＦ部２に設ける必要がない。これにより、ＲＦ部２の大型化によるパッケージ自体の大型化を回避することができる。
【０１２０】
また、ＲＦ部検査手段５１により、高価なテスターを用いることなくＲＦ部２の検査を行うことができ、しかも、上述のように検査用のピンも設けなくても済むので、デジタル放送受信装置１の製品としてのコストおよびテストを行う際ののコストを低減することができる。
【０１２１】
なお、本実施形態では、ＲＦ部２と復調部３とを同一チップ上に形成することで１パッケージ化した半導体集積回路を構成した例について説明したが、ＲＦ部２と復調部３とを別々のチップに形成した後、これらのチップを１つのＩＣパッケージにマルチチップ搭載することで１パッケージ化した半導体集積回路を構成してもよい。
【０１２２】
なお、本発明に係る半導体集積回路は、以下の第１〜第１３の半導体集積回路とも表現することができる。
【０１２３】
第１の半導体集積回路は、特定の周波数帯域に複数のチャンネルの直交（ＩＱ）デジタル変調波が存在する信号を入力する入力端子及び任意のチャンネルの直交デジタル変調波を選択してＩＱベースバンド信号に直接変換するダイレクトコンバージョンの機能を有するＲＦ部と、上記ＩＱベースバンド信号をＩＱデジタル信号に変換するアナログ／デジタル変換回路、上記ＩＱデジタル信号を復調するデジタル復調回路、及び、上記ＲＦ部の増幅利得を制御する増幅率制御回路を有する復調部とを別々のチップに集積化した上で１つのＩＣパッケージにマルチチップ搭載するか、または同一チップ上に集積化してＩＣパッケージに搭載することで１パッケージ化した半導体集積回路であって、上記復調部に上記ＲＦ部の動作検査を行うＲＦ部検査手段を備えた構成である。
【０１２４】
第２の半導体集積回路は、第１の半導体集積回路であって、上記ＲＦ部検査手段において、ＲＦ部の利得特性の検査を行う利得特性検査手段を備えた構成である。
【０１２５】
第３の半導体集積回路は、第２の半導体集積回路であって、上記利得特性検査手段は、上記入力端子にあらかじめ規定された上限及び下限値の入力信号レベルを入力した場合に、上記増幅率制御回路に備えられた、上記ＩＱデジタル信号それぞれの出力レベルを検出するレベル検出器と、検出されたＩ及びＱレベル検出信号を加算する加算回路と、加算されたＩＱレベル加算信号と基準信号とを比較した結果をデジタルＡＧＣ信号として出力する比較結果出力回路と、上記デジタルＡＧＣ信号をアナログＡＧＣ信号に変換するデジタル／アナログ変換回路により、上記復調部へのＩＱベースバンド信号のレベルが上記入力信号レベルの上限及び下限値に係わらず一定となるように、上記アナログＡＧＣ信号が調整され、そのときの上記入力信号レベルの上限及び下限値に相当する上記デジタルＡＧＣ信号の値が規定のレベル範囲にあることを検出する利得特性検査回路とを備えた構成である。
【０１２６】
なお、この場合、本実施形態における増幅率制御回路１６と利得特性検査回路８１とが、利得特性検査手段に対応している。
【０１２７】
第４の半導体集積回路は、第３の半導体集積回路であって、上記利得特性検査回路は、上記デジタルＡＧＣ信号の上限値と第一のリファレンスレベルとの比較を行う第一の利得特性比較回路と、上記デジタルＡＧＣ信号の下限値と第二のリファレンスレベルとの比較を行う第二の利得特性比較回路と、上記第一の利得特性比較回路と上記第二の利得特性比較回路からの結果を選択する出力信号スイッチ回路とで構成されている。
【０１２８】
第５の半導体集積回路は、第１の半導体集積回路であって、上記ＲＦ部検査手段において、ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号のレベル差の検査を行うＩＱレベル差検査手段を備えた構成である。
【０１２９】
第６の半導体集積回路は、第５の半導体集積回路であって、上記ＩＱレベル差検査手段は、上記入力端子に規定レベルの入力信号を入力した場合に、上記増幅率制御回路に備えられた、上記ＩＱデジタル信号それぞれの出力レベルを検出するレベル検出器と、検出されたＩ及びＱのレベル検出信号を加算する加算回路と、加算されたＩＱレベル加算信号と基準信号とを比較した結果をデジタルＡＧＣ信号として出力する比較結果出力回路と、上記デジタルＡＧＣ信号をアナログＡＧＣ信号に変換するデジタル／アナログ変換回路により、上記復調部へのＩＱベースバンド信号のレベルが一定となるように、上記アナログＡＧＣ信号が調整され、そのとき、上記レベル検出器からの上記Ｉ及びＱの検出信号の差が規定範囲内にあることを検査するＩＱレベル差検査回路とを備えた構成である。
【０１３０】
第７の半導体集積回路は、第６の半導体集積回路であって、上記ＩＱレベル差検査回路は、上記増幅率制御回路からのＩ及びＱレベル検出信号の差を求める引算回路と、引算した差分の絶対値と差の基準値との比較を行う差分比較回路とで構成されている。
【０１３１】
第８の半導体集積回路は、第１の半導体集積回路であって、上記ＲＦ部検査手段において、ＲＦ部のローパスフィルタ特性の検査を行うローパスフィルタ特性検査手段を備えた構成である。
【０１３２】
第９の半導体集積回路は、第８の半導体集積回路であって、上記ローパスフィルタ特性検査手段は、上記入力端子に規定レベルの入力信号を入力し、この入力信号の周波数を規定範囲内で変化させた場合に、上記増幅率制御回路に備えられた、上記ＩＱデジタル信号それぞれの出力レベルを検出するレベル検出器と、検出されたＩ及びＱのレベル検出信号を加算する加算回路と、加算されたＩＱレベル加算信号と基準信号とを比較した結果をデジタルＡＧＣ信号として出力する比較結果出力回路と、上記デジタルＡＧＣ信号をアナログＡＧＣ信号に変換するデジタル／アナログ変換回路により、上記復調部へのＩＱベースバンド信号のレベルが上記入力信号の周波数に係わらず一定となるように、上記アナログＡＧＣ信号が調整され、そのとき、上記比較結果出力回路からのデジタルＡＧＣ信号の値が規定範囲内にあることを検出するローパスフィルタ特性検査回路を備えた構成である。
【０１３３】
第１０の半導体集積回路は、第９の半導体集積回路であって、上記ローパスフィルタ特性検査回路は、上記デジタルＡＧＣ信号を切り換える入力信号スイッチ回路と、検査を行う周波数を変化させた場合に上記入力信号スイッチ回路により上記デジタルＡＧＣ信号を切り換え、それぞれの場合において上記デジタルＡＧＣ信号の値を記憶する第一のメモリ回路および第二のメモリ回路と、第一のメモリー回路の値と第二のメモリー回路の値との差分と、ローパスフィルタ検査基準値とを比較するフィルタ特性比較回路で構成されている。
【０１３４】
第１１の半導体集積回路は、第１の半導体集積回路であって、上記ＲＦ部検査手段は、Ｉ及びＱの直交誤差が規定範囲内にあることを検出するＩＱ直交誤差検査手段を備えた構成である。
【０１３５】
第１２の半導体集積回路は、第１１の半導体集積回路であって、上記ＩＱ直交誤差検査手段は、上記アナログ／デジタル変換器のＩＱデジタル信号の符号を出力する符号判定回路と、上記符号判定回路の出力値がＩＱ各々において同値となる時間を測定する時間測定回路と、上記時間測定回路の出力が規定範囲内にあるかを判定する判定回路で構成されている。
【０１３６】
第１３の半導体集積回路は、第１ないし第１２のいずれかの半導体集積回路であって、上記ＲＦ部検査手段の出力により、その検査結果が合格か否かを判定する合格判定回路を備えた構成である。
【０１３７】
【発明の効果】
本発明に係る半導体集積回路は、以上のように、入力される高周波信号をＩＱベースバンド信号に直交変調する変調部と、上記ＩＱベースバンド信号を増幅するための増幅部とを有するＲＦ部と、上記ＩＱベースバンド信号をＩＱデジタル信号に変換するアナログ／デジタル変換回路と、上記ＩＱデジタル信号を復調するデジタル復調回路とを有する復調部とを１パッケージ化した半導体集積回路であって、上記復調部は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の動作検査を行うＲＦ部検査手段を備えており、上記ＲＦ部検査手段は、上記ＩＱデジタル信号に基づいて、上記ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査するＩＱ直交誤差検査手段を備えており、上記ＩＱ直交誤差検査手段は、上記ＩＱデジタル信号の符号をそれぞれ検出する符号判定回路と、所定時間内で上記ＩＱデジタル信号の符号が同符号となる時間を測定する時間測定回路と、上記時間測定回路にて測定された時間が規定範囲内にあるか否かを判定する判定回路とを備えている構成である。
【０１３８】
それゆえ、ＲＦ部の検査機能を復調部に持たせることにより、ＲＦ部と復調部とが１パッケージ化された半導体集積回路が構成された場合でも、ＲＦ部の検査において高価なテスターを用いることは不要となり、また、ＲＦ部からの出力を取り出すための検査用のピンをＲＦ部に設ける必要がなくなる。これにより、ＲＦ部の大型化によるパッケージ自体の大型化を回避することができると共に、半導体集積回路の製品としてのコストを低減することができるという効果を奏する。
【０１３９】
また、既存のアナログ／デジタル変換回路を利用して、ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査することができるという効果を奏する。
【０１４０】
また、上記ＩＱデジタル信号に対応するＲＦ部からの出力（ＩＱベースバンド信号）が同符号となる時間が規定範囲内か否かを判断することができる。これにより、上記ＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査することができるという効果を奏する。
【０１４１】
本発明に係る半導体集積回路は、以上のように、上記ＲＦ部検査手段は、上記ＩＱデジタル信号のレベルを示すＩレベル検出信号およびＱレベル検出信号を生成し、Ｉレベル検出信号およびＱレベル検出信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御する増幅率制御回路と、上記Ｉレベル検出信号および上記Ｑレベル検出信号に基づいて、上記ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差を検査するＩＱレベル差検査手段とを備えている構成である。
【０１４２】
それゆえ、既存のアナログ／デジタル変換回路を利用して、ＲＦ部から出力されるＩＱベースバンド信号のレベル差を検査することができるという効果を奏する。
【０１４３】
本発明に係る半導体集積回路は、以上のように、上記ＩＱレベル差検査手段は、上記Ｉレベル検出信号と上記Ｑレベル検出信号とのレベル差に対応する値をＩＱレベル差として検出するレベル差検出手段と、上記ＩＱレベル差とレベル差判定用基準値とに基づいて、ＩＱベースバンド信号のＩ信号とＱ信号とのレベル差が規定範囲内であるか否かを判断するレベル差比較手段とを備えている構成である。
【０１４４】
それゆえ、アナログ／デジタル変換回路の出力差を増幅率制御回路を介してＩＱレベル差として検出し、そのＩＱレベル差とレベル差判定用基準値とを比較することで、上記増幅部の利得差、つまり、ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差の検査を行うことができるという効果を奏する。
【０１４５】
本発明に係る半導体集積回路は、以上のように、入力される高周波信号をＩＱベースバンド信号に直交変調する変調部と、上記ＩＱベースバンド信号を増幅するための増幅部とを有するＲＦ部と、上記ＩＱベースバンド信号をＩＱデジタル信号に変換するアナログ／デジタル変換回路と、上記ＩＱデジタル信号を復調するデジタル復調回路とを有する復調部とを１パッケージ化した半導体集積回路であって、上記復調部は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の動作検査を行うＲＦ部検査手段を備えており、上記ＲＦ部検査手段は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御するためのアナログ制御信号に対応するデジタル制御信号を生成する増幅率制御回路と、上記ＲＦ部に入力される信号の変化に伴う上記デジタル制御信号の変化が規定範囲内であるか否かを検出することにより、上記増幅利得の特性を検査する利得特性検査手段とを備えている構成である。
【０１４６】
それゆえ、利得特性検査手段が上記デジタル制御信号の変化を検出することにより、上記アナログ制御信号の変化を検出できる。これにより、上記アナログ制御信号により制御される上記増幅利得の特性を、復調部側で的確に検査することができるという効果を奏する。
【０１４７】
本発明に係る半導体集積回路は、以上のように、上記ＲＦ部検査手段は、上記ＲＦ部に入力される信号の変化に対応して変化する上記デジタル制御信号の上限値と最小利得検査用基準値とを比較し、その比較結果に応じた値を出力する第１の比較回路を備えている構成である。
【０１４８】
それゆえ、第１の比較回路により、最小利得の検査を行うことができるという効果を奏する。
【０１４９】
本発明に係る半導体集積回路は、以上のように、上記ＲＦ部検査手段は、上記ＲＦ部に入力される信号の変化に対応して変化する上記デジタル制御信号の下限値と最大利得検査用基準値とを比較し、その比較結果に応じた値を出力する第２の比較回路を備えている構成である。
【０１５０】
それゆえ、第２の比較回路により、最大利得の検査を行うことができるという効果を奏する。
【０１５１】
本発明に係る半導体集積回路は、以上のように、上記ＲＦ部は、ＩＱベースバンド信号の高周波成分を除去するためのローパスフィルタをさらに備え、上記ＲＦ部検査手段は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御するためのアナログ制御信号に対応するデジタル制御信号を生成する増幅率制御回路と、上記デジタル制御信号に基づいて、上記ローパスフィルタの通過領域および遮断領域の特性を検査するローパスフィルタ特性検査手段とを備えている構成である。
【０１５２】
それゆえ、入力信号の周波数がローパスフィルタの遮断領域にある場合と通過領域にある場合とで、それらに対応して得られるデジタル制御信号の値は増減するので、ローパスフィルタ特性検査手段は、上記デジタル制御信号に基づいて、ローパスフィルタの通過特性（通過領域および遮断領域の特性）を的確に検査することが可能となるという効果を奏する。
【０１５３】
本発明に係る半導体集積回路は、以上のように、上記ローパスフィルタ特性検査手段は、上記デジタル制御信号の値を記憶する第１のメモリ回路および第２のメモリ回路と、上記ＲＦ部に入力される信号の周波数が上記ローパスフィルタの通過領域にあるか遮断領域にあるかに応じて、上記デジタル制御信号の出力先を第１のメモリ回路および第２のメモリ回路とで切り換える入力スイッチ回路と、上記第１のメモリ回路に記憶されたデジタル制御信号の値と、上記第２のメモリ回路に記憶されたデジタル制御信号の値との差と、ローパスフィルタ検査基準値とを比較し、比較結果に応じた値を出力するフィルタ特性比較回路とを備えている構成である。
【０１５４】
それゆえ、入力信号の周波数がローパスフィルタの遮断領域にある場合と通過領域にある場合とで、それらに対応して得られるデジタル制御信号の値は増減するので、第１のメモリ回路および第２のメモリ回路に記憶された各デジタル制御信号の値の差の大小を見ることで、ローパスフィルタの通過特性を確実に検査することができるという効果を奏する。
【０１５５】
本発明に係る半導体集積回路は、以上のように、上記復調部は、上記ＲＦ部検査手段での検査結果に基づいて、パッケージとしての合否判定を行う合否判定回路をさらに備えている構成である。
【０１５６】
それゆえ、ＲＦ部検査手段での検査結果に基づいて、半導体集積回路がパッケージ（製品）として合格であるか否かを自動判定することができるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明に係る半導体集積回路としてのデジタル放送受信装置の概略の構成を示すブロック図である。
【図２】  上記デジタル放送受信装置の復調部に設けられる増幅率制御回路の概略の構成を示すブロック図である。
【図３】  上記デジタル放送受信装置のＲＦ部に設けられる可変利得型増幅器の増幅率と、上記可変利得型増幅器に供給されるアナログＡＧＣ信号との関係を示すグラフである。
【図４】  上記復調部に設けられるＲＦ部検査手段のＩＱ直交誤差検査回路の概略の構成を示すブロック図である。
【図５】  上記ＲＦ部に設けられる９０°移相器の出力の誤差Δθが０である場合に、上記ＲＦ部から出力されるＩＱベースバンド信号の出力波形をそれぞれ示す波形図である。
【図６】  上記ＲＦ部に設けられる９０°移相器の出力の誤差Δθがマイナスの場合に、上記ＲＦ部から出力されるＩＱベースバンド信号の出力波形をそれぞれ示す波形図である。
【図７】  上記ＲＦ部に設けられる９０°移相器の出力の誤差Δθがプラスの場合に、上記ＲＦ部から出力されるＩＱベースバンド信号の出力波形をそれぞれ示す波形図である。
【図８】  上記復調部に設けられるＲＦ部検査手段のＩＱレベル差検査回路の概略の構成を示すブロック図である。
【図９】  上記復調部に設けられるＲＦ部検査手段の利得特性検査回路の概略の構成を示すブロック図である。
【図１０】  利得特性検査におけるデジタルＡＧＣ信号と増幅率との関係を示すグラフである。
【図１１】  上記復調部に設けられるＲＦ部検査手段のローパスフィルタ特性検査回路の概略の構成を示すブロック図である。
【図１２】  ＩＱ平面上におけるＱＰＳＫ信号を示す説明図である。
【図１３】  従来のデジタル放送受信装置の概略の構成を示すブロック図である。
【図１４】  シンボルタイミングとサンプリングタイミングとのタイミング誤差がプラスであることを説明するための説明図である。
【図１５】  シンボルタイミングとサンプリングタイミングとのタイミング誤差がマイナスであることを説明するための説明図である。
【図１６】  上記ＲＦ部と上記復調部とが別々のチップで構成されている場合に、ＲＦテスターによって検査される上記ＲＦ部の概略の構成を示すブロック図である。
【符号の説明】
１    デジタル放送受信装置（半導体集積回路）
２    ＲＦ部
３    復調部
５    可変利得型増幅器（増幅部）
６    局部発振器（変調部）
７    ９０°移相器（変調部）
８    ミキサー（変調部）
９    ミキサー（変調部）
１０    ローパスフィルタ
１１    ローパスフィルタ
１２    可変利得型増幅器（増幅部）
１３    可変利得型増幅器（増幅部）
１４    Ａ／Ｄ変換回路（アナログ／デジタル変換回路）
１５    Ａ／Ｄ変換回路（アナログ／デジタル変換回路）
１６    増幅率制御回路（ＲＦ部検査手段）
２７    デジタル復調回路
５１    ＲＦ部検査手段
５２    合否判定回路
６１    直交誤差検査回路（ＩＱ直交誤差検査手段）
６２    符号判定回路
６３    時間測定回路
６４    比較回路（判定回路）
７１    ＩＱレベル差検査回路（ＩＱレベル差検査手段）
７２    引算回路（レベル差検出手段）
７３    差分比較回路（レベル差比較手段）
８１    利得特性検査回路（利得特性検査手段）
８２    比較回路（第１の比較回路）
８３    比較回路（第２の比較回路）
９１    ローパスフィルタ特性検査回路（ローパスフィルタ特性検査手段）
９２    入力スイッチ回路
９３    メモリ回路（第１のメモリ回路）
９４    メモリ回路（第２のメモリ回路）
９５    フィルタ特性比較回路
【図１】
0003647756.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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