(57)【特許請求の範囲】
【請求項１】
複数チップをパッケージ内に実装したシステムデバイスにおいて、該パッケージ内に搭載する少なくとも１チップの各入出力端子の入出力回路部と入出力接続部とをそれぞれ分離することにより、分離した各入出力接続部を他の各入出力接続部に対して最短に配置可能とするべく、該入出力回路部をチップ本来の仕様を有する内部回路内に含めて設け、
該複数チップのうち他の少なくとも１チップは既存の設計データまたは専用設計データから作られた半導体集積回路とし、該パッケージ内に搭載する少なくとも１チップは、該分離した各入出力接続部を、該既存の１チップの、対応した該他の各入出力接続部との距離が最短となるように配置した半導体集積回路であるシステムデバイス。
【請求項２】
複数チップをパッケージ内に実装するシステムデバイスの製造方法において、該複数チップのうち少なくとも１チップとして既存チップを用意し、残りのチップのうち少なくとも１チップは、その各入出力端子の入出力回路部と該入出力接続部とをそれぞれ分離して、該入出力回路部を該残りのチップのうち少なくとも１チップ本来の仕様を有する内部回路側に設けることにより、その分離した入出力接続部を、該既存チップの対応した入出力接続部との距離が最短となるように形成するシステムデバイスの製造方法。
【請求項３】
請求項２に記載のシステムデバイスの製造方法において、前記残りのチップのうち少なくとも１チップはウエハ状態で、前記入出力回路部と入出力接続部間の配線工程の前工程まで準備しておき、前記既存のチップに応じて配線パターンのみを変更してウエハ工程を済ませた後に、樹脂封止により一体的に形成するシステムデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば１チップマイクロコンピュータチップおよびフラッシュメモリチップなどの複数チップをパッケージ内に実装したシステムデバイスおよびその製造方法に関する。
【０００２】
【従来の技術】
従来、この種のシステムデバイスは、既存のマイクロコンピュータと、ロジック部とを組合せた半導体回路装置で構成されている。この複合デバイスを設計する場合、例えば特開平３−２３６５８号公報に示すように、マイクロコンピュータの設計データとロジック部の設計データとを併せて、１つのチップ内にマイクロコンピュータとロジック部とを一体化することが提案されている。この場合は、ロジック部やマイクロコンピュータ部に変更があった場合には、その都度、初めから全設計をやり直す必要があり、設計効率が悪った。
【０００３】
これに対して、例えば上記２つの機能部（マイクロコンピュータとロジック部）を別々のチップとして用意しておき、スタックドパッケージ方式を使って１つのシステムデバイスを形成する方法が考えられる。
【０００４】
ここで、２チップ構成のシステムデバイスをスタックドパッケージ技術を用いて形成する場合について、以下に図３および図４を参照して詳細に説明する。
【０００５】
図３は従来のシステムデバイスの概略的なレイアウト構成例を示す平面図である。図３において、システムデバイス２００は、１チップマイクロコンピュータチップ２１０と、その内側で積層されたフラッシュメモリチップ２２０とを有している。１チップマイクロコンピュータチップ２１０は両端縁に複数個の入出力端子２１１を有し、フラッシュメモリーチップ２２０も外周端縁に複数個の入出力端子２２１を有している。双方の入出力端子２１１，２２１において、共有となる端子はスタックドパッケージのデザインルールに従って配置され、アセンブリ時にインナーリード２３０にワイヤにて接続されるようになっている。
【０００６】
これらの１チップマイクロコンピュータチップ２１０とフラッシュメモリチップ２２０は、スタックドパッケージ化されている。この場合、２つのチップのうちフラッシュメモリチップ２２０の端子配置に対して、１チップマイクロコンピュータチップ２１０の端子配置をスタックドパッケージの技術を最大限に活用するために、スタックドパッケージ化に伴うデザインルールに従い端子配置しておき、アセンブリの際に、アドレスバス信号、データバス信号、制御信号用の双方チップの入出力端子２１１，２２１のパッド部同士をリードフレームのインナーリード２３０に接続するようになっている。
【０００７】
図４の（ａ）は従来の入出力端子の回路図、（ｂ）はそのレイアウト構成図である。図４の（ａ）において、入出力端子２１１（または２２１）は入出力回路部２１１ａ（または２２１ａ）とパッド部２１１ｂ（または２２１ｂ）とで構成されており、入力回路、出力回路、入出力回路、特有な専用回路と言った入出力回路部２１１ａ（または２２１ａ）にパッド部２１１ｂ（または２２１ｂ）が付加された図４の（ｂ）のようなレイアウト構成になっている。
【０００８】
これらの入出力回路部２１１ａ（または２２１ａ）とパッド部２１１ｂ（または２２１ｂ）は、チップ内部の設計データとは別にレイアウトデータを得ることにより、レイアウト設計を行っていた。各チップのレイアウトデータは、機能ブロック（仕様回路部）と入出力端子２１１または２２１を一つのレイアウト設計データとして扱っている。即ち、このようなレイアウト構成を有したレイアウト設計データを、スタックドパッケージのデザインルールに従い、仕様を満たす端子数に相当する端子の該当数だけ配置し、最初の工程から機能ブロックも含めて再レイアウトを行う必要が生じる。つまり、フラッシュメモリチップ２２０の端子配置に対して１チップマイクロコンピュータチップ２１０側の端子配置を最適な配置にする場合、従来の端子レイアウト構成のままのチップの設計データを使おうとすると、最初のレイアウト工程からの全レイアウト設計が必要になってしまう。
【０００９】
【発明が解決しようとする課題】
しかし、上記従来の設計開発手法では、以下に示すような問題を有していた。例えばフラッシュメモリチップ２２０における入出力端子２２１の端子配置に対する、１チップマイクロコンピュータチップ２１０側における入出力端子２１１の端子配置を、従来の端子レイアウト構成で設計開発を行った際に、スタックドパッケージに搭載するフラッシュメモリチップ２２０の端子配置のみしか対応できず、新たに１チップマイクロコンピュータチップ２１０とフラッシュメモリチップ２２０以外の機種展開の変更などが発生した場合、再度、対象となるチップの端子配置に対して１チップマイクロコンピュータチップ２１０側の端子配置を最初の工程からの全レイアウト設計をやり直さなければならず、機種設計開発に多大な時間と労力が費やされていた。
【００１０】
本発明は、上記従来の問題を解決するもので、新たにチップの機種展開の変更などが発生した場合にも、機種設計開発にかかる時間と労力を削減することができるシステムデバイスおよびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明のシステムデバイスは、複数チップをパッケージ内に実装したシステムデバイスにおいて、該パッケージ内に搭載する少なくとも１チップの各入出力端子の入出力回路部と入出力接続部とをそれぞれ分離することにより、分離した各入出力接続部を他の各入出力接続部に対して最短に配置可能とするべく、該入出力回路部をチップ本来の仕様を有する内部回路内に含めて設け、該複数チップのうち他の少なくとも１チップは既存の設計データまたは専用設計データから作られた半導体集積回路とし、該パッケージ内に搭載する少なくとも１チップは、該分離した各入出力接続部を、該既存の１チップの、対応した該他の各入出力接続部との距離が最短となるように配置した半導体集積回路であり、そのことにより上記目的が達成される。
【００１２】
上記構成により、１チップの各入出力端子の入出力回路部と入出力接続部とを分離して入力回路部をチップ本来の仕様回路側に設けるようにしたので、フレキシブルなパッド配置が可能となって、新たにチップの機種展開の変更などが発生した場合にも、再度、対象となるチップの端子配置に対して最初の工程からの全レイアウトの設計をやり直す必要がなくなり、機種設計開発にかかる時間と労力を削減することが可能となる。また、フレキシブルなパッド配置が可能なチップと他の既存チップとを例えばスタックド化する際に、前者のチップは、後者のチップの該当端子に対して最短位置にパッド配置することが可能となる。よって、フレキシブルな入出力接続部とこれに対応する既存チップの入出力接続部とを接続するだけでよいので、新たにチップの機種展開の変更などが発生した場合にも、従来のように最初の工程からのレイアウト変更を行う必要がなくなる。
【００１３】
また、好ましくは、本発明のシステムデバイスの製造方法は、複数チップをパッケージ内に実装するシステムデバイスの製造方法において、該複数チップのうち少なくとも１チップとして既存チップを用意し、残りのチップのうち少なくとも１チップは、その各入出力端子の入出力回路部と該入出力接続部とをそれぞれ分離して、該入出力回路部を該残りのチップのうち少なくとも１チップ本来の仕様を有する内部回路側に設けることにより、その分離した入出力接続部を、該既存チップの対応した入出力接続部との距離が最短となるように形成するものであり、そのことにより上記目的が達成される。
【００１４】
上記構成により、フレキシブルなパッド配置が可能なチップと他の既存チップとを例えばスタックド化する際に、前者のチップは、後者のチップの該当端子に対して最短位置にパッド配置することが可能となる。よって、フレキシブルな入出力接続部とこれに対応する既存チップの入出力接続部とを接続するだけでよいので、新たにチップの機種展開の変更などが発生した場合にも、従来のように最初の工程からのレイアウト変更を行う必要がなくなる。
【００１５】
さらに、好ましくは、請求項２に記載のシステムデバイスの製造方法において、残りのチップのうち少なくとも１チップはウエハ状態で、入出力回路部と入出力接続部間の配線工程の前工程まで準備しておき、既存のチップに応じて配線パターンのみを変更してウエハ工程を済ませた後に、これらのチップをスタック形成してワイヤボンドを行い、樹脂封止により一体的に形成するようにしてもよい。
【００１６】
この構成により、配線前の工程までウエハを作りだめした場合には、ユーザ仕様が解った段階で、メタル配線データを設計すればよく、また、配線工程までウエハを作りだめした場合には、ユーザ仕様が解った段階で、メタル配線データのみを設計し直したりすることで、開発期間の短縮ができるし、更には、メタル配線だけではなく、入出力接続部単位での並べ替えを、相手のチップに合わせて最適な配置状態とすることも簡単にできる。これらの場合に、開発期間短縮とコストダウンと言う立場で考えると、上記のウエハをメタル配線工程の前まで準備しておく方式が、最も有効である。
【００１７】
【発明の実施の形態】
以下、本発明のシステムデバイスを半導体スタックデバイスに適用した場合の実施形態について図面を参照しながら説明するが、まず、半導体スタックデバイスを構成する半導体１チップマイクロコンピュータチップについて説明する。
【００１８】
図１は、本発明の一実施形態における概略的な１チップマイクロコンピュータチップのレイアウト構成図である。図１において、半導体デバイスとしての１チップマイクロコンピュータチップ３は、内部回路３５と、内部回路３５の外周縁部に配設された入出力端子３５１とパッド部３１とを接続する接続ライン３２１（配線パターンなどのメタル配線層）およびパッド部３１を含むの配線エリア３２とを有している。接続ライン３２１は配線パターンなどのメタル配線層（メタル層の１層、２層、３層）で構成されている。また、パッド部３１の配置は、マイクロコンピュータ単体としてパッケージングする場合に最適な端子配置を示している。本発明においては、詳細に後述するが、入出力回路部とパッド部３１を分離して、入出力回路部をチップ本来の仕様を有する内部回路３５内に含めたレイアウトとしている。これによって、パッド部３１は、スタックドパッケージに搭載する際、対象となるチップ（後述する例えばフラッシュメモリチップ２）の端子配置の、後述するパッド部２１とワイヤボンディングする時、最良な位置に配置することができるものである。
【００１９】
図２は、本発明の一実施形態における半導体スタックデバイスの平面図である。図２において、システムデバイスとしての半導体スタックデバイス１は、フラッシュメモリチップ２と、１チップマイクロコンピュータチップ３とを１パッケージ内に実装したものである。
【００２０】
フラッシュメモリチップ２としては、スタックパッケージ品のマイクロコンピュータに搭載する場合、既存のチップを採用する。したがって、フラッシュメモリチップ２には、フラッシュメモリ２の仕様を満たす入出力端子２１が外周縁部に複数個、レイアウトされている。この入出力端子２１には入出力回路部および、入出力接続部としてのパッド部を含んでレイアウトされている。
【００２１】
１チップマイクロコンピュータチップ３は、スタックドパッケージに搭載する２チップのうちの一方チップの端子レイアウト構成として、入出力回路部とパッド部３１を分離して、入出力回路部をチップ本来の仕様を有する内部回路３５内に含めたレイアウト設計データとすることにより、パッド部３１の自由で最適な個所への配置を可能にしている。つまり、対象となるチップの端子配置に対して最初の工程からの全レイアウトの設計をやり直すことなく、フラッシュメモリチップ２の各入出力端子２１に対して最短位置となるように、各パッド部３１を任意に配置することが可能となる。このパッド部３１はワイヤなどの接続ライン（図示せず）を介して、対応する入出力端子２１に接続されるようになっている。
【００２２】
１チップマイクロコンピュータチップ３の入出力端子としては、１チップマイクロコンピュータチップ３が本来兼ね備えている端子の数と、スタックドパッケージに搭載される双方のチップをテストする場合を考慮した端子も含まれており、レイアウトデザインルールに従ってマイクロコンピュータ内の入出力に係る全セルが必要である。
【００２３】
ここで、パッド部３１の配置に関して柔軟性に富んだ（フレキシブルな）レイアウトデータを有するスタックドパッケージ搭載チップの開発手法（半導体スタックデバイス１の製造方法）について以下に詳細に説明する。
【００２４】
本発明は、システムＬＳＩの開発に当たって、従来からある設計資産を活用して、開発期間を大幅に短縮し、且つコストダウンを達成するための技術に関するものであり、ＡＳＩＣ（Application  Specified  ＩＣ；カスタムＩＣや、専用標準ＩＣのＰＬＤやＡＳＳＰなど）の開発にも適用できる。その一環として、スタックドパッケージを使って、各設計資産を各々のチップにし、これらチップを集めて見かけ上一つのＬＳＩ（大規模集積回路）と同様のシステム（ＬＳＩ）デバイスを実現するものである。
【００２５】
本実施形態では、スタックドパッケージに搭載する対象となるフラッシュメモリチップ２の入出力端子２１の配置に対応させるように、１チップマイクロコンピュータチップ３のパッド部３１をフレキシブルに配置し、このパッド部３１に対応する入出力回路部を配線層（メタル配線パターン）にて接続する。新たにチップの機種展開の変更などが発生した場合にも、ワイヤによる配線や、配線層として使用される第１配線層（シングルメタル）等の最終レイアウト工程に近い工程から開始できるので、開発効率による期間短縮を可能とした技術を提供することができるのである。
【００２６】
配置されたフラッシュメモリチップ２に対応するレイアウトセル（パッド部３１）と、フラッシュメモリチップ２の仕様回路レイアウト部（入出力端子２１）は、一度、レイアウトデータとして完成させておくことで、以後、レイアウトデータを変更することなく、メタル配線パターンのみの変更で対応でき、使用できるレイアウトデータセルである。レイアウトデータとして完成させておくことは、将来、一部のセル移動のみで開発を行うケースもあるからである。そのフラッシュメモリチップ２内に配置されているセル（入出力端子２１）をマイクロコンピュータチップ３のパッド部３１のセルと接続する際に、使用するプロセスにも依るが、シングルメタル、ダブルメタル、トリプルメタルと言った使用プロセスの材質を使用した工程からレイアウトを開始して、パッド部３１のセルと接続し、最短の位置にパッド部３１のセルを配置することが可能となる。
【００２７】
要するに、既存のフラッシュメモリチップ２には変更なく、大量に用意されている。これに対して、マイクロコンピュータチップ３を、対応する入出力端子のパッド部３１が最短の配置となるように、既存の設計データを活かして、入出力に係るパッド部３１のみ設計変更で対応し、プロセスを経てマイクロコンピュータチップ３が製作される。これらのチップ同士をスタックし、各パッド部間をワイヤで接続する。
【００２８】
以上のように、フラッシュメモリチップ２などの既存の標準チップを使って、マイクロコンピュータチップ３をスタックドパッケージで実装する本実施形態において、メモリであれば、普通、アドレス端子や、データ端子などの配置は、ある程度決まっているので、新たにこれらのメモリに対する、スタックすべきマイクロコンピュータチップ３を設計開発する場合には、マイクロコンピュータチップ３側の入出力に関わる入出力端子は、一般的なメモリの入出力端子に近いところに（対応する様に）設計データとしてセル単位で用意しておく。マイクロコンピュータチップ３のユーザからの仕様が決まったときに、入出力関係のセルだけを、スタックする相手のメモリに合わせて、パッド部３１の配置だけを修正する。こうすることで、マイクロコンピュータチップ３の完成までの工程を短縮化することができる。
【００２９】
次に、今回の実施形態の場合に関しては、まずメモリ部分の設計データは、ほぼそのまま使用する。つまり、メモリは標準品として扱うので、配線工程前までウエハ状態で作りだめしておいても良いし、若しくは配線工程まで済ませてやはりウエハ状態で作りだめしておいても良い。
【００３０】
例えば、同一パッケージ内に搭載する２チップの端子配置は、端子配置を合わそうとする１チップマイクロコンピュータチップ３側が機種展開による開発機種のベースとなるチップの時、信号端子を構成するパッド部３１が接続されていない入出力回路部（パッド部以外のこと）までレイアウトを行っておく。この１チップマイクロコンピュータチップ３をベースとしたスタックドパッケージ技術を利用した開発展開機種の仕様に合う搭載チップであるフラッシュメモリチップ２の端子配置に対しては、最適なパッド部３１の配置による接続（メタル配線のみの修正）を行うだけでよい。メタル配線前の工程までウエハを作りだめしておける。このように、パッド部３１の配置のみ自由に設定するレイアウトを行うことにより、最初からの再度のレイアウト変更を必要とせず、スタックドパッケージ技術を用いた開発効率の大幅な向上を図ることができる。
【００３１】
また、設計資産（データ）をできるだけ活用して、開発期間短縮とコストダウンをするために、上記の場合でもマイクロコンピュータチップ３に対してはウエハ状態で、メタル配線工程まで作りだめしておいて、スタックする相手のフラッシュメモリチップ２の入出力端子２１に合わせて、配線データの変更のみで対応することもできる。この場合は、メタル配線工程まで為されているために、フラッシュメモリチップ２の入出力端子２１に合わせた最適設計にはならないが、厳しい仕様を必要としない場合は、トータルのコストを安くできて有効である。勿論、開発期間の短縮化も達成できることは言うまでもないことである。ここで、開発期間短縮とコストダウンと言う立場で考えると、上記のウエハをメタル配線工程の前までつくりだめしておく方式が、最も有効と言える。この場合、マイクロコンピュータチップ３側の設計データは、入出力に関わるセルのパッド部３１の変更（移動）は無い。つまり、メタル配線のデータだけを変更すればよい。
【００３２】
また、他のやり方として、マイクロコンピュータチップ３の入出力に関わるパッド部３１の配置のみを、スタックする相手のチップ（フラッシュメモリチップ２）の入出力端子２１に合わせて変更することでも、開発期間の短縮と言う点では効果がある。この場合は、パッド部３１の配置が為されていることで、マスク（レイヤー）としては全層の変更となるので、上記メタル配線のみの変更の場合と比べて、コスト上のメリットは少ない。
【００３３】
以上のように、マイクロコンピュータに対して、ユーザ等からの仕様に基づいて、従来の設計資産（データ）を活かして一部修正（メタル配線の変更、パットレイアウト変更など）などで対応することができる。つまり、マイクロコンピュータチップ３の開発完了期間は、新たに設計から行う場合に比べて、大幅に短縮できる。
【００３４】
したがって、本実施形態では、既存の設計データに基づいたフラッシュメモリチップ２を、大量に用意しておくことでメモリ部分はコストダウンできている。マイクロコンピュータチップ３の設計データについても、今回組み合わせるメモリに合わせて、スタック実装されたときに最適な配線パターンとなるように、データを修正できる。つまり、従来からある設計データを少し修正する（メタル配線の変更、セル単位での配置換え）だけなので、設計に関わる開発期間はかなり短縮できる。例えば、メモリと同じようにメタル配線前の工程までウエハを作りだめしておき、ユーザ仕様が解った段階で、メタル配線データを設計したり、また、メタル配線工程までウエハを作りだめしておき、ユーザ仕様が解った段階で、メタル配線データのみを設計し直したりすることで、開発期間の短縮ができる。更には、メタル配線だけではなく、設計データを修正するにしても、チップ内のセル（パッド部３１）単位での並べ替えを、相手のフラッシュメモリチップ２の該当パッド部に合わせて最適な配置状態とすることによっても、開発期間の短縮ができる。これらの場合に、開発期間短縮とコストダウンと言う立場で考えると、上記のウエハをメタル配線工程の前まで準備しておく方式が、最も有効である。
【００３５】
このシステムデバイスの開発手法（製造方法）を、従来技術である特開平３−２３６５８号公報などのようなマイクロコンピュータ部とメモリ部を同じチップで実現する場合と比較すると、システムトータルで考えて、大幅な開発期間短縮とコストダウンが達成できる。つまり、パッド部３１とそれに対応する入出力回路部とを接続する配線層（メタル配線）の工程からのレイアウトでよいので、開発期間の大幅な短縮が図られる。
【００３６】
以上のように、本実施形態によれば、一度、１チップマイクロコンピュータチップ３の仕様回路部分に入出力端子の入出力回路部までを含めた仕様を満たす回路のレイアウトが為された設計データを作成しておくことで、この仕様をベースとして機種展開を行う際、スタックドパッケージに搭載する相手方のフラッシュメモリチップ２の入出力端子２１の配置に対して、少なくとも最適なパッド部３１の配置を行うレイアウト工程だけで済む。このため、スタックドパッケージ技術を用いた機種設計開発による開発期間短縮および開発効率の大幅な向上を図ることができる。
【００３７】
なお、本実施形態では、１チップマイクロコンピュータチップ３およびフラッシュメモリチップ２の２チップに限って説明を行ったが、これに限らず、これらのチップ２，３の他に、または、これらのチップ２，３に代えて、他の機能を有するチップを用いてもよい。即ち、本実施形態では、マイクロコンピュータチップ３とフラッシュメモリチップ２との２チップをスタックドパッケージとして統合した例について説明したが、当然この技術は、複数のチップをスタックしてパッケージングする場合にも適用できることは言うまでもないことである。
【００３８】
【発明の効果】
以上のように、請求項１によれば、１チップの各入出力端子の入出力回路部と入出力接続部とを分離して入力回路部をチップ本来の仕様回路側に設けるようにしたため、フレキシブルなパッド配置を行うことができて、新たにチップの機種展開の変更などが発生した場合にも、再度、対象となるチップの端子配置に対して最初の工程からの全レイアウトの設計をやり直す必要がなく、機種設計開発にかかる時間と労力を効率的なものとすることができる。
【００３９】
また、請求項２，３によれば、フレキシブルなパッド配置可能なチップと他の既存のチップとを例えばスタックド化する際に、前者のチップは、後者のチップに対する該当端子の最適な最短位置にパッド配置することができる。よって、フレキシブルな入出力接続部とこれに対応する既存チップの入出力接続部とを接続するだけでよいので、従来のように最初の工程からのレイアウト変更を行う必要をなくすことができる。このような柔軟性に富んだパッド配置のレイアウトデータ構成を有するスタックドパッケージ搭載チップの開発手法を得ることができる。
【００４０】
さらに、請求項４によれば、配線前の工程までウエハを作りだめした場合には、ユーザ仕様が解った段階で、メタル配線データを設計すればよく、また、配線工程までウエハを作りだめした場合には、ユーザ仕様が解った段階で、メタル配線データのみを設計し直したりすることで、開発期間の短縮ができる。更には、メタル配線だけではなく、入出力接続部単位での並べ替えを、相手のチップに合わせて最適な配置状態とすることでも、開発期間の短縮ができる。これらの場合に、開発期間短縮とコストダウンと言う立場で考えると、上記のウエハをメタル配線工程の前まで準備しておく方式が、最も有効である。
【図面の簡単な説明】
【図１】本発明の一実施形態における概略的な１チップマイクロコンピュータチップのレイアウト構成図である。
【図２】本発明の一実施形態における半導体スタックデバイスの平面図である。
【図３】従来のシステムデバイスのスタックド化した概略的なレイアウトチップ構成の一例を示す平面図である。
【図４】（ａ）は従来の入出力端子を示す回路図、（ｂ）はそのレイアウト構成図である。
【符号の説明】
１    半導体スタックデバイス（システムデバイス）
２    フラッシュメモリチップ
２１    入出力端子
３    １チップマイクロコンピュータチップ
３１    パッド部（入出力接続部）
３２    配線エリア
３２１    接続ライン
３５    内部回路
３５１    入出力端子
【図１】
0003674838.tif 000002
【図２】
0003674838.tif 000003
【図３】
0003674838.tif 000004
【図４】
0003674838.tif 000005