(57)【特許請求の範囲】
【請求項１】
（イ）側壁及び底面を有するトレンチが設けられた半導体基板と、
（ロ）前記トレンチの底面及び該底面に続く側壁の一部に設けられたノード誘電体と、該ノード誘電体に接して前記半導体基板に設けられた第１の電極と、前記ノード誘電体に接して前記トレンチ内に設けられた第２の電極とを有する信号記憶ノードと、
（ハ）前記ノード誘電体の上側端部に隣接する下側端部と、上側端部と、前記トレンチの側壁に接する外面と、前記第２の電極の上部に接する内面とを有し、前記外面及び前記内面の間の厚さが前記ノード誘電体の厚さよりも厚くされている環状カラー酸化物と、
（ニ）信号転送素子であって、
（i）前記環状カラー酸化物の前記上側端部に接する下側端部と、上側端部と、前記トレンチの側壁に接する外面と、内面とを有する環状信号転送領域と、
（ii）前記環状カラー酸化物の前記上側端部と前記内面とがなす角部に接し且つ前記トレンチの側壁から離れた位置に設けられ、前記第２の電極を前記環状信号転送領域の前記下側端部に接続する第１の拡散領域と、
（iii）前記環状信号転送領域の前記上側端部に接して設けられた第２の拡散領域と、
（iv）前記第２の拡散領域、前記環状信号転送領域の前記内面、前記第１の拡散領域及び前記第２の電極を覆うゲート絶縁体と、
（v）前記ゲート絶縁体を覆うように前記トレンチ内に設けられたゲート導体とを含む、前記信号転送素子と、
（ホ）前記第２の拡散領域に接続されたビットライン導体と、
（ヘ）前記ゲート導体に接続されたワードライン導体と、
（ト）前記環状信号転送領域の外面を基準電位に結合する導電結合部材と
を含むメモリ素子。
【請求項２】
前記第１の電極及び前記第２の電極の両方が、ｎ型シリコンから構成される、請求項１記載のメモリ素子。
【請求項３】
前記信号転送素子の前記環状信号転送領域が、完全空乏化モードで動作する不純物濃度にドープされる、請求項１又は請求項２記載のメモリ素子。
【請求項４】
前記第２の電極が多結晶シリコンから成り、前記環状信号転送領域がエピタキシャル・シリコンから成る、請求項１乃至請求項３のいずれかに記載のメモリ素子。
【請求項５】
前記信号転送素子が、前記トレンチの側壁の周囲の距離として定義される幅と、前記第１の拡散領域から前記第２の拡散領域までの距離として定義される長さと、２：１よりも大きな幅対長さの比とを有する、請求項１乃至請求項４のいずれかに記載のメモリ素子。
【請求項６】
前記環状信号転送領域の前記外面に隣接する浅トレンチ分離（ＳＴＩ）領域を含む、請求項１乃至請求項５のいずれかに記載のメモリ素子。
【請求項７】
（イ）側壁及び底面を有するトレンチが設けられたＰ−型シリコン基板と、
（ロ）前記トレンチの底面及び該底面に続く側壁の一部に設けられたノード誘電体と、該ノード誘電体に接して前記シリコン基板に設けられたＮ＋型の第１の電極と、前記ノード誘電体に接して前記トレンチ内に設けられたＮ＋型ポリシリコンの第２の電極とを有する信号記憶ノードと、
（ハ）前記ノード誘電体の上側端部に隣接する下側端部と、上側端部と、前記トレンチの側壁に接する外面と、前記第２の電極の上部に接する内面とを有し、前記外面及び前記内面の間の厚さが前記ノード誘電体の厚さよりも厚くされている環状カラー酸化物と、
（ニ）信号転送素子であって、
（i）前記環状カラー酸化物の前記上側端部に接する下側端部と、上側端部と、前記トレンチの側壁に接する外面と、内面とを有するＰ−型エピタキシャル・シリコンの環状信号転送領域と、
（ii）前記環状カラー酸化物の前記上側端部と前記内面とがなす角部に接し且つ前記トレンチの側壁から離れた位置に設けられ、前記第２の電極を前記環状信号転送領域の前記下側端部に接続するＮ＋型の第１の拡散領域と、
（iii）前記環状信号転送領域の前記上側端部に接して設けられたＮ＋型の第２の拡散領域と、
（iv）前記第２の拡散領域、前記環状信号転送領域の前記内面、前記第１の拡散領域及び前記第２の電極を覆うゲート絶縁体と、
（v）前記ゲート絶縁体を覆うように前記トレンチ内に設けられたゲート導体とを含む、前記信号転送素子と、
（ホ）前記第２の拡散領域に接続されたビットライン導体と、
（ヘ）前記ゲート導体に接続されたワードライン導体と、
（ト）前記環状信号転送領域の外面を基準電位に結合する導電結合部材と
を含むメモリ素子。
【請求項８】
前記信号転送素子の前記環状信号転送領域が、完全空乏化モードで動作する不純物濃度にドープされる、請求項７記載のメモリ素子。
【請求項９】
前記信号転送素子が、前記トレンチの側壁の周囲の距離として定義される幅と、前記第１の拡散領域から前記第２の拡散領域までの距離として定義される長さと、２：１よりも大きな幅対長さの比とを有する、請求項７又は請求項８記載のメモリ素子。
【請求項１０】
Ｐ−型シリコン基板に側壁及び底面を有するトレンチが複数個設けられ、該トレンチのそれぞれにメモリ素子が設けられており、隣接する２つのトレンチのメモリ素子が１つのビットライン導体に接続されているメモリ・アレイであって、
（あ）前記隣接する２つのトレンチのメモリ素子のそれぞれが、
（ａ）前記トレンチの底面及び該底面に続く側壁の一部に設けられたノード誘電体と、該ノード誘電体に接して前記シリコン基板に設けられたＮ＋型の第１の電極と、前記ノード誘電体に接して前記トレンチ内に設けられたＮ＋型の第２の電極とを有する信号記憶ノードと、
（ｂ）前記ノード誘電体の上側端部に隣接する下側端部と、上側端部と、前記トレンチの側壁に接する外面と、前記第２の電極の上部に接する内面とを有し、前記外面及び前記内面の間の厚さが前記ノード誘電体の厚さよりも厚くされている環状カラー酸化物と、
（ｃ）信号転送素子であって、
（i）前記環状カラー酸化物の前記上側端部に接する下側端部と、上側端部と、前記トレンチの側壁に接する外面と、内面とを有するＰ−型エピタキシャル・シリコンの環状信号転送領域と、
（ii）前記環状カラー酸化物の前記上側端部と前記内面とがなす角部に接し且つ前記トレンチの側壁から離れた位置に設けられ、前記第２の電極を前記環状信号転送領域の前記下側端部に接続するＮ＋型の第１の拡散領域と、
（iii）前記環状信号転送領域の前記上側端部に接して設けられたＮ＋型の第２の拡散領域と、
（iv）前記第２の拡散領域、前記環状信号転送領域の前記内面、前記第１の拡散領域及び前記第２の電極を覆うゲート絶縁体と、
（v）前記ゲート絶縁体を覆うように前記トレンチ内に設けられたゲート導体とを含む、前記信号転送素子と、
（ｄ）前記ゲート導体に接続されたワードライン導体とを含み、
（い）前記隣接する２つのトレンチのメモリ素子のそれぞれの前記環状信号転送領域相互間の前記Ｐ−型シリコン基板の部分が前記環状信号転送領域を互いに結合する導電結合部材として働き、
（う）前記隣接する２つのトレンチのメモリ素子の前記第２の拡散領域を互いに結合するためのＮ＋型の第３拡散領域が前記導電結合部材の上に設けられており、
（え）前記Ｎ＋型の第３拡散領域に接続するように前記ビットライン導体が設けられており、
（お）前記導電結合部材を基準電位に結合するＰ＋型の導電領域が設けられていることを特徴とする、メモリ・アレイ。
【請求項１１】
前記信号転送素子の前記環状信号転送領域が、完全空乏化モードで動作する不純物濃度にドープされる、請求項１０記載のメモリ・アレイ。
【請求項１２】
前記信号転送素子が、前記トレンチの側壁の周囲の距離として定義される幅と、前記第１の拡散領域から前記第２の拡散領域までの距離として定義される長さと、２：１よりも大きな幅対長さの比とを有する、請求項１０又は請求項１１記載のメモリ・アレイ。
【請求項１３】
メモリ素子を製造する方法であって、
（ａ）側壁及び底面を有するトレンチを半導体基板内に形成するステップと、
（ｂ）前記半導体基板内の第１の電極と、該第１の電極に接して前記トレンチに設けられたノード誘電体と、該ノード誘電体の上側端部に接する下側端部、上側端部、前記トレンチの側壁に接する外面及び内面を有し前記外面及び前記内面の間の厚さが前記ノード誘電体の厚さよりも厚くされている環状カラー酸化物と、前記ノード誘電体および前記環状カラー酸化物に接して前記トレンチ内に設けられた第２の電極とを有する信号記憶ノードを形成するステップと、
（ｃ）前記環状カラー酸化物の前記上側端部と前記内面とがなす角部に接し且つ前記トレンチの側壁から離れた位置にあり前記第２の電極に結合される第１の拡散領域と、前記第１の拡散領域に結合される下側端部を有し前記トレンチの側壁に隣接して形成される環状信号転送領域と、該環状信号転送領域の上側端部に結合される第２の拡散領域とを有する信号転送素子を、前記トレンチ内に形成するステップと、
ｅ）前記環状信号転送領域を基準電位に結合する導電結合部材を形成するステップと
を含む方法。
【請求項１４】
前記ステップ（ｃ）が、前記環状信号転送領域を半導体のエピタキシャル成長により形成するステップを含む、請求項１３記載の方法。
【請求項１５】
前記環状信号転送領域が半導体の低温エピタキシャル成長により形成される、請求項１４記載の方法。
【請求項１６】
前記トレンチの側壁に隣接して浅トレンチ分離（ＳＴＩ）領域を形成するステップを含む、請求項１３乃至請求項１５のいずれかに記載の方法。
【請求項１７】
前記環状信号転送領域を、完全空乏化モードで動作する不純物濃度にドープするステップを含む、請求項１３乃至請求項１６のいずれかに記載の方法。
【請求項１８】
前記半導体基板がＰ−シリコン基板であり、前記第１の電極がＮ＋シリコン領域であり、前記第２の電極がＮ＋ポリシリコンであり、前記第１の拡散領域がＮ型であり、前記第２の拡散領域がＮ型であり、前記環状信号転送領域がＰ−型である、請求項１３乃至請求項１７のいずれかに記載の方法。
【請求項１９】
メモリ素子を製造する方法であって、
（ａ）側壁及び底面を有するトレンチをＰ−型シリコン基板に形成するステップと、
（ｂ）前記トレンチの底面及び該底面に続く側壁の一部に接してＮ＋型の第１の電極を前記シリコン基板に形成し、前記トレンチの底面及び該底面に続く側壁の一部にノード誘電体を形成し、該ノード誘電体に接して前記トレンチ内にＮ＋型ポリシリコンの第２の電極の第１の導体を形成することにより信号記憶ノードを形成するステップと、
（ｃ）前記ノード誘電体の上側端部に隣接する下側端部と、上側端部と、前記トレンチの側壁に接する外面と、前記第２の電極の上部に接する内面とを有し、前記外面及び前記内面の間の厚さが前記ノード誘電体の厚さよりも厚くされている環状カラー酸化物を形成すると共に、該環状カラー酸化物により取り囲まれ、前記第２の電極の前記第１の導体に接続して前記第２の電極の第２の導体として働くＮ＋型ポリシリコンを前記環状カラー酸化物の前記上側端部よりも低い位置まで形成するステップと、
（ｄ）前記トレンチの側壁にエピタキシャル・シリコンを成長させることにより信号転送素子の環状信号転送領域を形成し、前記第２の電極の第２の導体の上に前記第２の電極の第３の導体として働くＮ＋型ポリシリコンを形成し、前記第２の電極の前記第３の導体を前記環状信号転送領域の下側端部に接続するための第１の拡散領域を前記環状カラー酸化物の前記上側端部と前記内面とがなす角部に接し且つ前記トレンチの側壁から離れた位置に形成すると共に、前記環状信号転送領域の上側端部に第２の拡散領域を形成するステップと、
（ｅ）前記第２の拡散領域、前記環状信号転送領域、前記第１の拡散領域及び前記第２の電極の前記第３の導体を覆うゲート絶縁体を形成するステップと、
（ｆ）前記ゲート絶縁体を覆うように前記トレンチ内にゲート導体を形成するステップと、
（ｇ）前記環状信号転送領域に接する前記Ｐ−型シリコン基板の部分を基準電位に接続する導電領域を形成するステップと、
（ｈ）前記ゲート導体に接続するワードライン導体を形成するステップと、
（ｉ）前記第２の拡散領域に接続するビットライン導体を形成するステップと
を含む方法。
【請求項２０】
前記ステップ（ｇ）と前記ステップ（ｈ）との間に、前記トレンチ及び前記環状信号転送領域に接する前記Ｐ−型シリコン基板の部分を囲むように浅トレンチ分離（ＳＴＩ）領域を形成するステップを含む、請求項１９記載の方法。
【請求項２１】
前記環状信号転送領域を、完全空乏化モードで動作する不純物濃度にドープするステップを含む、請求項１９記載の方法。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は一般にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）素子に関し、特に、環状信号転送領域を有するＤＲＡＭ素子に関する。
【０００２】
【背景技術】
半導体業界では、メモリ密度及び性能を向上させようとする絶え間ない希望がある。これらの目標はしばしば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）素子をより小さな寸法及び動作電圧にスケールすることにより達成される。
【０００３】
ＤＲＡＭセルは、埋め込みストラップにより深トレンチ記憶キャパシタに結合される、水平の平坦なＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）を含む。こうしたＤＲＡＭセルは、８Ｆ２の基板表面積を占有し（Ｆは最小リソグラフィック寸法）、１Ｆ×２Ｆの断面積を有するトレンチ・キャパシタを含む８Ｆ２の表面積が７Ｆ２に低減されると、トレンチ・キャパシタの断面積は一般に、１Ｆ×１Ｆに低減される。８Ｆ２設計に比較して（例えば、分離及びノード・イン・トレンチ併合すなわちＭＩＮＴ（ｍｅｒｇｅｄ−ｉｓｏｌａｔｉｏｎ ａｎｄ ｎｏｄｅ−ｉｎ−ｔｒｅｎｃｈ）設計）と比較して、７Ｆ２設計は、主にＧＣ−ＤＴ（ゲート導体−深トレンチ間）オーバレイ公差による、大きなしきい値電圧（Ｖｔ）変化の影響を受けやすい。
【０００４】
前記の例では、トレンチ断面積に関する２縮小の要因が存在する。世代間基本ルール・スケーリングに起因する２縮小の追加の要因が存在し得る。例えば、世代間基本ルール・スケーリングが、最小フィーチャ・サイズを０．７倍に縮小する場合、１Ｆ×２Ｆ＝２Ｆ２トレンチ・コンデンサは最初に１Ｆ×１Ｆ＝１Ｆ２に縮小され、次に更に、０．７Ｆ×０．７Ｆ＝０．４９Ｆ２に縮小される。こうしたスケーリングは記憶キャパシタンスの低減、動作電圧の低減、しきい値電圧（Ｖｔ）の非スケーラビリティ、及び大きなＶｔ変化を生じる。これらの要因の複合作用が、検出信頼性、並びにノイズ及びソフト・エラーに対する耐性の減少を生じる。
【０００５】
記憶キャパシタンスの低減は、ＤＲＡＭセルをより小さな寸法にスケーリングすることにより、直接引き起こされる。なぜなら、キャパシタが小さくなると、記憶する電荷量が減少するからである。更に、記憶キャパシタンスは信頼性条件により、キャパシタ・ノード誘電体の厚さが比例的にスケールされないことによっても低減される。
【０００６】
記憶キャパシタンスを低減することなく、メモリ密度を増加するために、垂直メモリ素子が提案された。垂直メモリ素子は、トレンチ内に形成される信号記憶ノード及び信号転送素子を有することにより形成される。図１は、Ｋｉｍｕｒａらによる米国特許第５１７７５７６号で開示されるように、基板１０内のトレンチ内に形成される垂直メモリ素子１００を表す。
【０００７】
図１に示されるメモリ素子１００の信号記憶ノードは、トレンチ内に形成される第１の電極及び第２の電極の両方を有する。第１の電極１１は、絶縁層９及び１４に覆われている。第２の電極１５は、絶縁層１４の内側上に形成される。第１の電極１１は拡散層１２により、他の装置の第１の電極に結合される。
【０００８】
信号記憶ノード第２の電極１５は、信号転送素子によりビットライン２０、２８に結合される。信号転送素子は拡散領域２３、２４と、チャネル領域２２とを含む。チャネル領域２２はトレンチの側壁に沿った絶縁膜１９、及びトレンチの内側において絶縁層２５で覆われている。図１のメモリ素子１００のチャネル領域２２は、ゲート電極２６に結合されるワードライン３０により制御される。ゲート電極２６の底部は絶縁体２５１により、信号記憶ノードから分離される。
【０００９】
図１に示されるメモリ素子１００は、浮動体（ｆｌｏａｔｉｎｇ ｂｏｄｙ）（浮動チャネル）効果により、長期保存時間のＤＲＡＭアプリケーションでは動作できない。浮動体効果は、絶縁体上シリコン（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）技術において、長期保存時間ＤＲＡＭアプリケーションにとって、非常に有害であると認識されている。図１のメモリ素子１００はＳＯＩ技術を使用しないが、セルの形状は、ＳＯＩ技術における浮動体に類似した設計をもたらす。なぜなら、チャネル領域２２が基準電圧に結合されないからである。例えば、本体電荷が基板１０から分離されているので、チャネル領域２２内の本体電荷は、信号転送素子の動作履歴に応じて変化し得る。この構成は、信号記憶ノードからの動的な電荷リークを生じ得、このことが長期保存時間アプリケーションにおいて、メモリ素子１００の確実な動作を妨げる。
【００１０】
【発明の開示】
従って、本発明の第１の態様に従い提供されるメモリ素子は、
ビットライン導体と、
ワードライン導体と、
基板内に形成される側壁を有するトレンチを含む基板と、
第１の電極と、前記トレンチ内に形成される第２の電極と、前記第１及び第２の電極間に形成されるノード誘電体とを有する信号記憶ノードと、
信号転送素子であって、
ｉ）前記トレンチの側壁に隣接する外面と、内面と、第１の端部と、第２の端部とを有する環状信号転送領域と、
ｉｉ）前記信号転送領域の前記第１の端部を前記信号記憶ノードの前記第２の電極に結合する第１の拡散領域と、
ｉｉｉ）前記信号転送領域の前記第２の端部を前記ビットライン導体に結合する第２の拡散領域と、
ｉｖ）前記信号転送領域の前記内面を被覆するゲート絶縁体と、
ｖ）前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導体と
を含む、信号転送素子と、
前記信号転送領域の外面の一部を基準電位に結合する導電結合部材と
を含む。
【００１１】
好適には、メモリ素子はトレンチに隣接して、基板内に形成される信号記憶ノードの第１の電極を有する。好適には、メモリ素子は同じｐ型シリコンまたはｎ型シリコンから構成される第１の電極及び第２の電極を有する。
【００１２】
メモリ素子において好適には、信号転送素子の信号転送領域が、完全空乏化モードで動作する不純物濃度にドープされる。
【００１３】
メモリ素子において好適には、信号転送素子の第１の拡散領域が、トレンチの側壁の内部に形成される。
【００１４】
メモリ素子は好適には、トレンチの側壁に隣接する外面と、第２の電極の上部に隣接する内面と、ノード誘電体の端部に隣接する第１の端部と、信号転送領域の第１の端部に隣接する第２の端部とを有する環状カラー酸化物を含み、第２の電極が多結晶シリコンを含み、信号転送領域がエピタキシャル・シリコンから成り、第２の電極及び信号転送領域が併合領域内で併合し、第１の拡散領域が併合領域内において、トレンチの側壁の内部に形成される。
【００１５】
メモリ素子において好適には、信号転送素子が、トレンチの側壁の周囲の距離として定義される幅と、第１の拡散領域から第２の拡散領域までの距離として定義される長さと、２：１よりも大きな幅対長さの比とを有する。
【００１６】
メモリ素子は好適には、更に、信号転送領域の外面に隣接する酸化物分離領域を含む。
【００１７】
本発明の第２の態様に従い提供されるメモリ素子は、
ビットライン導体と、
ワードライン導体と、
トレンチ内に形成される側壁を有するトレンチを含む基板と、
第１の電極と、前記トレンチ内に形成される多結晶シリコンから成る第２の電極と、前記第１及び第２の電極間に形成されるノード誘電体とを有する信号記憶ノードと、
信号転送素子であって、
ｉ）前記トレンチの側壁に隣接する外面と、内面と、第１の端部と、第２の端部とを有し、エピタキシャル・シリコンから成る環状信号転送領域と、
ｉｉ）前記トレンチの側壁の内部にあって、前記信号転送領域の前記第１の端部を前記信号記憶ノードの前記第２の電極に結合する第１の拡散領域と、
ｉｉｉ）前記信号転送領域の前記第２の端部を前記ビットライン導体に結合する第２の拡散領域と、
ｉｖ）前記信号転送領域の前記内面を被覆するゲート絶縁体と、
ｖ）前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導体と
を含む、信号転送素子と、
前記信号転送領域の前記外面の一部を基準電位に結合する導電結合部材と、
前記トレンチの側壁に隣接する外面と、前記第２の電極の上部に隣接する内面と、前記ノード誘電体の端部に隣接する第１の端部と、前記信号転送領域の前記第１の端部に隣接する第２の端部とを有する環状カラー酸化物と、
を含み、
前記第２の電極及び前記信号転送領域が併合領域内で併合し、前記第１の拡散領域が前記併合領域内に形成される。
【００１８】
第２の態様のメモリ素子では、信号転送素子の信号転送領域が、好適には、完全空乏化モードで動作する不純物濃度にドープされる。
【００１９】
第２の態様のメモリ素子は、好適には更に、導電結合部材に結合される一部を除き、信号転送領域の外面に隣接する酸化物分離領域を含む。
【００２０】
本発明の第３の態様によれば、メモリ素子のアレイが提供され、各メモリ素子は、
ビットライン導体と、
ワードライン導体と、
基板内に形成される縁部の無い側壁を有するトレンチを含む基板と、
前記トレンチに隣接して前記基板内に形成される第１の電極と、前記トレンチ内に形成される多結晶シリコンから成る第２の電極と、前記第１及び第２の電極間に形成されるノード誘電体とを有し、前記第１の電極及び第２の電極の両方が同一のｐ型シリコンまたはｎ型シリコンから構成される、信号記憶ノードと、
信号転送素子であって、
ｉ）前記トレンチの側壁に隣接する外面と、内面と、第１の端部と、第２の端部とを有し、完全空乏化モードで動作する不純物濃度にドープされる、エピタキシャル・シリコンから成る環状信号転送領域と、
ｉｉ）前記トレンチの側壁の内部にあって、前記信号転送領域の前記第１の端部を、前記信号記憶ノードの前記第２の電極に結合する第１の拡散領域と、
ｉｉｉ）前記信号転送領域の前記第２の端部を前記ビットライン導体に結合する第２の拡散領域と、
ｉｖ）前記信号転送領域の前記内面を被覆するゲート絶縁体と、
ｖ）前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導体と
を含み、
前記信号転送素子が前記トレンチの側壁の周囲の幅と、前記第１の拡散領域から前記第２の拡散領域までの長さと、２：１よりも大きな幅対長さの比とを有する、信号転送素子と、
前記信号転送領域の前記外面の一部を基準電位と、前記メモリ素子のアレイ内の少なくとも１つの他のメモリ素子の前記信号転送領域とに結合する導電結合部材と、
前記トレンチの側壁に隣接する外面と、前記第２の電極の上部に隣接する内面と、前記ノード誘電体の端部に隣接する第１の端部と、前記信号転送領域の前記第１の端部に隣接する第２の端部とを有する環状カラー酸化物とを含み、
前記第２の電極及び前記信号転送領域が併合領域内で併合し、前記第１の拡散領域が併合領域内に形成されており、更に、
前記導電結合部材に結合される前記外面の一部を除き、前記信号転送領域の前記外面に隣接して形成される酸化物分離領域と
を含む。
【００２１】
本発明の第４の態様によれば、メモリ素子を製造するプロセスが提供され、これは、
ａ）基板を提供するステップと、
ｂ）側壁を有するトレンチを前記基板内に形成するステップと、
ｃ）第１の電極と、前記第１の電極からノード誘電体及びカラー酸化物層により分離されて、前記トレンチ内に形成される第２の電極とを有する信号記憶ノードを形成するステップと、
ｄ）前記第２の電極に結合される第１の拡散領域と、前記第１の拡散領域に結合される第１の端部を有し、前記トレンチの側壁に隣接して形成される信号転送領域と、前記信号転送領域の第２の端部に結合される第２の拡散領域とを有する信号転送素子を、前記トレンチ内に形成するステップと、
ｅ）前記信号転送領域を基準電位に結合する導電結合部材を形成するステップと
を含む。
【００２２】
第４の態様に従いメモリ素子を製造するプロセスにおいて、ステップｄ）が、環状信号転送領域を半導体のエピタキシャル成長により製造するステップを含む。
【００２３】
第４の態様に従いメモリ素子を製造するプロセスにおいて、環状信号転送領域が、半導体の低温エピタキシャル成長により形成される。
【００２４】
第４の態様に従いメモリ素子を製造するプロセスが、好適には更に、トレンチの側壁に隣接して、信号転送領域の反対側に酸化物分離領域を形成するステップを含む。
【００２５】
第４の態様に従いメモリ素子を製造するプロセスが、好適には更に、信号転送領域を、完全空乏化モードで動作する不純物濃度にドープするステップを含む。
【００２６】
第４の態様に従いメモリ素子を製造するプロセスにおいて、好適には、第２の電極がポリシリコンを含み、
ステップｃ）が、トレンチの側壁に隣接する外面と、第２の電極の上部に隣接する内面と、ノード誘電体の端部に隣接する第１の端部と、信号転送領域の第１の端部に隣接する第２の端部とを有する環状カラー酸化物を形成するステップを含み、
ステップｄ）が、環状エピタキシャル信号転送領域をトレンチの側壁に隣接して、及びカラー酸化物の第２の端部に隣接して成長させるステップを含み、ポリシリコンが第２の電極上に凝集して（ｎｕｃｌｅａｔｅ）、第２の電極を増大させ、エピタキシャル領域と併合して、併合領域を形成し、第１の拡散領域が併合領域内に形成される。
【００２７】
第４の態様に従いメモリ素子を製造するプロセスにおいて、ステップｂ）は、トレンチの側壁の周囲の幅Ｗを有するトレンチを形成するステップを含み、ステップｄ）は、第１の拡散領域から第２の拡散領域までの長さＬを有する環状信号転送領域を形成するステップを含み、Ｗ：Ｌの比が２：１よりも大きい。
【００２８】
本発明の第５の態様によれば、メモリ素子を製造するプロセスが提供され、これは、
ａ）基板を提供するステップと、
ｂ）側壁を有するトレンチを基板内に形成するステップと、
ｃ）第１の電極と、第１の電極からノード誘電体及び環状カラー酸化物層により分離され、前記トレンチ内に形成されるポリシリコンの第２の電極とを有する信号記憶ノードを形成するステップであって、前記カラー酸化物層が前記トレンチの側壁に隣接する外面と、前記第２の電極の上部に隣接する内面と、前記ノード誘電体の端部に隣接する第１の端部と、第２の端部とを有し、
ｄ）信号転送素子を形成するステップであって、
ｉ）前記トレンチの側壁に隣接する外面と、内面と、前記カラー酸化物の前記第２の端部に隣接する第１の端部と、第２の端部と、中央エピタキシャル領域とを有する環状エピタキシャル領域を成長させるステップと、
ｉｉ）ポリシリコンを前記第２の電極上に凝集して、前記第２の電極を増大させ、前記エピタキシャル領域の前記第１の端部と併合させて、前記トレンチの側壁の内部に、前記カラー酸化物に隣接して併合領域を形成するステップと、
ｉｉｉ）ドーパントを前記エピタキシャル領域の前記第２の端部内に拡散し、第２の拡散領域を形成するステップと、
ｉｖ）前記中央エピタキシャル領域を、前記信号転送素子が完全空洞化モードで動作する不純物濃度にドープするステップと
ｖ）ゲートを形成して、前記信号転送素子を制御するステップと
を含み、
ｅ）前記中央エピタキシャル領域の前記外面を基準電位に結合する導電結合部材を形成するステップと、
ｆ）前記トレンチの側壁に隣接して、前記信号転送領域の反対側に酸化物分離領域を形成するステップと
を含む。
【００２９】
本発明の第６の態様に従い提供されるメモリ素子は、
ビットライン導体と、
ワードライン導体と、
基板内に形成される側壁を有するトレンチを含むｐ型シリコン基板と、
ｎ＋ポリシリコン第１電極と、前記トレンチ内に形成されるｎ＋ポリシリコン第２電極と、前記第１及び第２の電極間に形成される酸化物ノード誘電体とを有する信号記憶ノードと、
信号転送素子であって、
ｉ）前記トレンチの側壁に隣接する外面と、内面と、第１の端部と、第２の端部とを有する環状ｐ型エピタキシャル・シリコン信号転送領域と、
ｉｉ）前記信号転送領域の前記第１の端部を、前記信号記憶ノードの前記第２の電極に結合するｎ＋第１拡散領域と、
ｉｉｉ）前記信号転送領域の前記第２の端部を、前記ビットライン導体に結合するｎ＋第２拡散領域と、
ｉｖ）前記信号転送領域の内面を被覆する酸化物ゲート絶縁体と、
ｖ）前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導体とを含む、信号転送素子と、
前記信号転送領域の前記外面の一部を基準電位に結合する導電結合部材と
を含む。
【００３０】
本発明は従って１態様では、基板内に形成されるメモリ素子が、基板内に形成される側壁を有するトレンチを含む。メモリ素子は、ビットライン導体及びワードライン導体を含む。信号記憶ノードが第１の電極と、トレンチ内に形成される第２の電極と、第１及び第２の電極間に形成されるノード誘電体を有する。信号転送素子が、ｉ）トレンチの側壁に隣接する外面と、内面と、第１の端部と、第２の端部とを有する環状信号転送領域と、ｉｉ）信号転送領域の第１の端部を信号記憶ノードの第２の電極に結合する第１の拡散領域と、ｉｉｉ）信号転送領域の第２の端部をビットライン導体に結合する第２の拡散領域と、ｉｖ）信号転送領域の内面を被覆するゲート絶縁体と、ｖ）ゲート絶縁体を被覆し、ワードライン導体に結合されるゲート導体とを含む。導電結合部材が信号転送領域の外面の一部を、基準電位に結合する。
【００３１】
様々な態様において、本発明は従って、改善された電荷保存特性を有するＤＲＡＭ素子、こうしたＤＲＡＭ素子を製造するプロセス、縮小された半導体表面積を占有する一方、十分な記憶ノード・キャパシタンスを保持するＤＲＡＭ素子、大きな幅対長さの比を有する信号転送素子を有するＤＲＡＭ素子、環状信号転送領域を有する信号転送素子を有するＤＲＡＭ素子、ワードライン上に高架されたビットライン導体を有するＤＲＡＭ素子、更に、ほぼ理想的な準Ｖｔ勾配及びほぼ０の基板感度のために、完全空乏化動作が可能なＤＲＡＭ素子を提供する。
【００３２】
【発明を実施するための最良の形態】
素子：
図面を通じて、同一の参照番号は同一の要素を表す。図２は、本発明の典型的な実施例に従うメモリ素子２００の上面図である。図２に示される典型的な実施例では、２つのメモリ素子２００が互いに結合領域２０１を通じて結合される。直線２Ｂ−２Ｂ、２Ｃ−２Ｃ、及び２Ｄ−２Ｄに沿う典型的なメモリ素子２００の断面が、それぞれ図３、図４及び図５に示される。
【００３３】
図３、図４及び図５に示されるように、典型的なメモリ素子２００は、側壁２１２を有する深トレンチ（ＤＴ：ｄｅｅｐ ｔｒｅｎｃｈ）を用いて形成される。ＤＴはｐ型シリコン基板２０３内に形成される。当業者であればわかるように、本発明の教示は、ｎ型シリコン基板内おけるメモリ素子の形成にも適用可能であり、また他の半導体材料を使用してもよい。従って、本発明は、典型的な実施例の説明において使用される特定の材料に限られるものではない。
【００３４】
メモリ素子２００の信号記憶ノードは、第１の電極２０２を含み、これはノード誘電体２０６及びカラー酸化物２１０により、第２の電極２０４から分離される。１メモリ素子２００の第１の電極２０２は、導電バンド２０８により、他のメモリ素子２００の第１の電極に結合される。当業者には既知のように、第１の電極２０２を形成するプロセスは、別のメモリ素子２００の第１の電極２０２と併合する１メモリ素子２００の第１の電極２０２を生成するために、変更され得る。別のメモリ素子２００の第１の電極２０２が併合するとき、導電バンド２０８が除去される。カラー酸化物２１０はトレンチの側壁２１２に沿って、第２の電極２０４の上部２０５に隣接して形成される。
【００３５】
信号転送素子は、第１の拡散領域２１８と、第２の拡散領域２２０と、信号転送領域２２２とを含む。第１及び第２の拡散領域２１８、２２０は、信号転送領域２２２により一緒に結合される。信号転送素子のチャネルは、メモリ素子２００の動作の間に、信号転送領域２２２内に形成される。信号転送領域２２２は環状の形を取り、トレンチの側壁２１２に沿って形成される。好適な実施例では、信号転送領域２２２はエピタキシャル・シリコン領域である。
【００３６】
好適な実施例では、図３及び図４に示されるように、信号転送素子の第１の拡散領域２１８が、信号転送領域２２２及びカラー酸化物２１０により、トレンチの側壁２１２から分離される。従って、第１の拡散領域２１８は、カラー酸化物２１０の角部の背後に”タック”（ｔｕｃｋ）される。トレンチの側壁２１２からの第１の拡散領域２１８の分離は、１メモリ素子２００の第１の拡散領域２１８と、別のメモリ素子２００の第１の拡散領域２１８との間のリーク電流を低減する。
【００３７】
トレンチ側壁２１２に沿って、第１の拡散領域２１８（図３参照）と導電バンド２０８との間に、寄生ＭＯＳＦＥＴが形成され、第２の導体２５６（図９参照）などの、カラー酸化物２１０に隣接する第２の電極２０４の一部によりゲートされる。カラー酸化物２１０の高さは、この寄生ＭＯＳＦＥＴのしきい値電圧Ｖｔを上げるように設計される。第１の拡散領域２１８は環状信号転送領域２２２の内面上に”タック”されるので、寄生ＭＯＳＦＥＴの有効チャネル長は増加される。この構成はカラー酸化物２１０の高さの低減を可能にする。
【００３８】
寄生ＭＯＳＦＥＴのしきい値電圧Ｖｔは、第１の拡散領域２１８の”タック”位置により、更に増加される。寄生ＭＯＳＦＥＴのチャネル電流は、信号転送領域２２２と基板２０３との界面において、屈曲部を回って経路を取らなければならない。この経路は、寄生ＭＯＳＦＥＴの第２の導体２５６に対して凹形になるので、Ｖｔは更に増加される。
【００３９】
ゲート絶縁体２２４は信号転送素子を第１のゲート導体２２６から絶縁する。ワードライン導体２３０は第２のゲート導体２２８により、第１のゲート導体２２６に結合される。ワードライン導体２３０に印加される信号が、信号転送領域２２２内のチャネルの形成を制御する。ビットライン・スタッド導体２３２が、第３の拡散領域２３４により、信号転送素子の第２の拡散領域２２２に結合される。ビットライン導体２４６（図６）に印加される信号は、ビットライン・スタッド導体２３２を通じて、メモリ素子２００に結合される。ワードライン酸化物キャップ２７６がワードライン導体２３０（図３及び図４）を覆う。
【００４０】
この典型的な実施例では、１メモリ素子２００の信号転送領域２２２が、導電結合部材２３６により、別のメモリ素子２００の信号転送領域２２２に結合されて、メモリ素子２００のリンク対を形成する。本発明の教示は、３つ以上のメモリ素子２００の信号転送領域２２２を結合する導電結合部材２３６を有する実施例にも適用することができる。メモリ素子２００のリンク対の信号転送領域２２２が、導電領域２７２により、メモリ素子２００の他のリンク対の信号転送領域２２２に結合される。典型的な実施例では、導電領域２７２が基準電圧Ｖｒｅｆに接続される。
【００４１】
本発明によるメモリ素子２００における浮動体効果は、信号転送領域２２２を基準電圧Ｖｒｅｆに接続することにより低減される。信号転送領域２２２から導電結合部材２３６及び導電領域２７２を通じて、基準電圧Ｖｒｅｆに至る導電経路が、信号転送領域２２２内の電荷が迅速に均衡することを可能にする。この迅速な均衡は、浮動体効果により生じる動的データ保存問題を軽減する。
【００４２】
図６は、本発明の典型的な実施例に従うメモリ素子２００のアレイの上面図である。図６の各メモリ素子２００は、ビットライン・スタッド導体２３２を別のメモリ素子２００と共用する。ビットライン・スラッド導体２３２はビットライン導体２４６により、ビットライン信号（図示せず）に接続される。
【００４３】
図６に示される典型的な実施例では、ビットライン導体２４６がメモリ素子２００の主軸Ｆ−Ｆに対して斜めに走行するように、パターン化されている。この構成は、非常に広いビットライン導体２４６間間隔（ＢＬＳ）を可能にする。図６に示される典型的な実施例では、ビットライン間隔ＢＬＳが２．６Ｆである。より広いビットライン間隔ＢＬＳは、ビットライン導体２４６間で結合され得るノイズを最小化する。
【００４４】
基板２０３内に形成されるトレンチ２５２（図６）は、トレンチ幅ＴＷ及びトレンチ長ＴＬを有する。図６に示される典型的な実施例では、各トレンチ２５２が１Ｆ×２Ｆに等しいサイズＴＷ×ＴＬを有し、各ＤＲＡＭセルが、境界２８６により画定される６Ｆ２に等しい基板２０３の表面積を占有する。
【００４５】
各メモリ素子２００は浅トレンチ分離（ＳＴＩ）領域２４０（図３、図４、図５参照）により、隣接メモリ素子２００から絶縁される。ビットライン・スタッド導体２３２は、窒化物層２４２上に形成される酸化物スペーサ２４４に覆われている。第２のゲート電極２２８は酸化物スペーサ２２９に覆われている。
【００４６】
製造プロセス：
本発明に従いメモリ素子２００を製造するプロセスについて、図７乃至図２０を参照して述べることにする。図７乃至図１４、及び図１７乃至図２０のそれぞれは、図２の直線２Ｂ−２Ｂに沿ったメモリ素子２００の断面図に対応する。
【００４７】
図７に示されるように、犠牲酸化物層２４８がｐ型シリコン基板２０３上に形成される。次に、基板２０３の上面にドーパントが打ち込まれ、犠牲酸化物層２４８の下方にＮ＋第３拡散領域２３４が形成される。当業者であればわかるように、メモリ素子２００が形成されるチップ領域への打ち込みを分離するために、厳密でない（ｎｏｎ−ｃｒｉｔｉｃａｌ）マスクが使用されてもよい。製造プロセスの以下のステップで述べるように、打ち込み領域は第３の拡散領域２３４（図３参照）を形成するために使用される。
【００４８】
図８に示されるように、犠牲酸化物層２４８が除去され、窒化物層２４２（または窒化物パッド）が、第３の拡散領域２３４の露出面上に形成される。典型的な実施例では、犠牲酸化物層２４８が除去されず、窒化物層２４２が犠牲酸化物層２４８の露出面上に形成される。次に、例えばエッチングにより、側壁２１２を有するトレンチ２５２が基板２０３内に形成される。窒化物層２４２は、トレンチ２５２の外側の基板２０３の領域を、続く処理ステップから保護する。
【００４９】
標準のトレンチ記憶ＤＲＡＭ処理と同様、ＤＴマスクがパッド・スタックをパターン化するために使用される。犠牲酸化物層２４８が除去されない典型的な実施例では、パッド・スタックが犠牲酸化物層２４８及び窒化物層２４２を含む。
【００５０】
次に、トレンチ２５２の底部に、信号記憶ノードが形成される。信号記憶ノードの第１の電極２０２は、トレンチ２５２の底部に隣接するように、基板２０３内に形成される。当業者であればわかるように、第１の電極２０２は、ドーピング原料物質の層をトレンチ２５２の底部に付着し、（例えばアニーリングにより）ドーピング原料物質の層内の拡散元素を基板２０３内へ外部拡散し、次にドーピング原料物質を除去することにより形成される。
【００５１】
導電バンド２０８は、隣接メモリ素子２００の第１の電極２０２に結合する。導電バンド２０８は、パッド窒化物層２４２が形成される前に、図３に示されるような素子内に、深いＮ＋層を形成する打ち込みにより形成される。例えば、１．５ＭｅＶ乃至２．０ＭｅＶのエネルギ・レベルでのリンの打ち込みが実行され、約１．５×１０１３ｃｍ−２乃至約３．０×１０１３ｃｍ−２のドーピング量を有する導電バンド２０８を形成する。当業者であればわかるように、第１の電極２０２を形成するプロセスは、１メモリ素子２００の第１の電極２０２が、別のメモリ素子２００の第１の電極２０２と併合するように、変更されてもよい。第１の電極２０２が併合するとき、導電バンド２０８が除去される。
【００５２】
次に、複合窒化物／酸化物層などのノード誘電体２０６が、トレンチ２５２の底部に形成される。トレンチ２５２は、Ｎ＋ポリシリコンなどの第１の導体２５４により充填され、窒化物層２４２の頂部に合わせて平坦化される。第１の導体２５４が、基板２０３の上面より低い位置までへこませられ、信号転送素子を形成するための十分な深さをトレンチ２５２内に確保する。
【００５３】
次に、トレンチ２５２の側壁２１２に沿って、カラー酸化物２１０が形成される。カラー酸化物２１０は、例えば化学気相蒸着（ＣＶＤ）により、酸化物をトレンチ２５２内に付着することにより形成される。次に、反応性イオン・エッチング（ＲＩＥ）により、酸化物をトレンチ２５２の中央部分からエッチングし、トレンチ２５２の側壁２１２に沿って、カラー酸化物２１０を保持する。
【００５４】
図９に示されるように、第２の導体２５６がトレンチ２５２内に付着される。第２の導体２５６が窒化物層２４２の上面に合わせて平坦化され、次にへこませられる。典型的な実施例では、第２の導体２５６が第１の導体２５４の頂部上、約０．５μｍ乃至約１．０μｍの深さまでへこませられる。次に、露出されたカラー酸化物２１０が、等方性エッチングにより除去される。
【００５５】
図１０に示されるように、次に、第２の導体２５６の頂部が、残りのカラー酸化物２１０の頂部よりも低い位置までへこませられる。典型的な実施例では、へこみの距離は、トレンチ２５２の側壁２１２に沿って後に形成される信号転送領域２２２の厚さにほぼ等しい。カラー酸化物２１０より低い位置まで、第２の導体２５６をへこませることにより、（続いて形成される）第１の拡散領域２１８が、実質的にカラー酸化物２１０の背後にへこませられる。この構成は、１つのメモリ素子２００の第１の拡散領域２１８と、別のメモリ素子２００の第１の拡散領域２１８との間の、改善された分離を提供する。第１の拡散領域２１８がカラー酸化物２１０の背後にへこませられる構成は、分離を改善する。なぜなら、隣接メモリ素子２００の第１の拡散領域２１８との間の距離が増加され、またフィールド・ラインがカラー酸化物２１０により、部分的にシールドされるからである。
【００５６】
図１１に示されるように、選択的エピタキシャル・シリコンすなわちｅｐｉ２６０が、トレンチ２５２の露出された側壁２１２上に成長される。典型的な実施例では、ｅｐｉ２６０が低温エピタキシャル成長プロセスにより成長される。側壁２１２上のｅｐｉ２６０の成長の間、ポリシリコンが第２の導体２５６の露出面上に凝集し、第３の導体２５８を形成する。好適な実施例では、ｅｐｉ２６０が本来真性的に付着され、非シリコン面に対するその選択性を向上させる。
【００５７】
トレンチ２５２の側壁２１２から成長されるｅｐｉ２６０は、基板２０３からのドーパントの拡散により、そのドーピングを獲得する。例えば、ホウ素がドープされたｐ型基板では、ホウ素がｅｐｉ２６０内に拡散する。典型的な実施例では、信号転送領域２２２のドーピングを個別に適合化するために、ｅｐｉ２６０層内のホウ素ドーピングが、ｅｐｉ２６０成長に続く斜めの打ち込みにより増強される。或いは、ｅｐｉ２６０の成長の間に、ｅｐｉ２６０のドーピングが、その場（ｉｎ−ｓｉｔｕ）ドーピングにより増強されてもよい。
【００５８】
典型的な実施例では、ｅｐｉ２６０のドーピング濃度が、第３の導体２５８内のドーピング濃度よりもほぼ２桁小さい。典型的な実施例では、ｅｐｉ２６０が１×１０１６ｃｍ−３乃至１×１０１７ｃｍ−３の不純物濃度範囲にドープされ、第３の導体２５８は、５×１０１９ｃｍ−３乃至１×１０２０ｃｍ−３のドーパント濃度を有する。この関係により、第３の導体２５８のドーピング濃度は、ｅｐｉ２６０に導入されるドーパントにより、無視できる程度にしか影響を受けない。第３の導体２５８のドーピング濃度は、第２の導体２５６からの外部拡散により決定される。
【００５９】
第３の導体２５８の凝集Ｎ＋ポリシリコン面は、ｅｐｉ２６０ポリシリコン面と併合し、信号転送素子と信号記憶ノードとの間に、ストラップを形成する。第３の導体２５８のＮ＋ポリシリコン面内のｎ型ドーパントは、多結晶と単結晶との間の界面を横断して拡散し、第１の拡散領域２１８を形成する。Ｎ＋第３拡散領域２３４内のｎ型ドーパントは、トレンチ側壁２１２を横断して拡散し、第２の拡散領域２２０を形成する。第１の拡散領域２１８と第２の拡散領域２２０との間のｅｐｉ２６０は、信号転送領域２２２を形成し、メモリ素子２００の動作の間、ここにチャネルが形成される。
【００６０】
図１２に示されるように、第１及び第２の拡散領域２１８及び２２０、信号転送領域２２２、及び第３の導体２５８上に、ゲート絶縁体２２４が形成される。典型的な実施例では、ゲート絶縁体２２４は、酸化物層を成長させることにより形成される。酸化物層は第３の導体２５８上では、第１及び第２の拡散領域２１８、２２０、及び信号転送領域２２２と比較して、その高ドーピング濃度により、厚く成長する。酸化条件に応じて、第３の導体２５８上にゲート絶縁体２２４を形成する酸化物の厚さと、ｅｐｉ２６０上にゲート絶縁体２２４を形成する酸化物の厚さの比は、例えば１０：１である。
【００６１】
第３の導体２５８上のゲート絶縁体２２４の酸化物の厚さが増加すると、（続いて形成される）第１のゲート導体２２６と、第３の導体２５８との間の分離が増加し、ゲート・キャパシタンスが減少する。ゲート絶縁体２２４を成長させる前に、ゲート絶縁体２２４としてのより厚い酸化物が、例えば酸化物の平行（ｃｏｌｌｉｍａｔｅｄ）スパッタリングまたはＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ：高密度プラズマ）付着を用いて、方向性付着（ｄｉｒｅｃｔｉｏｎａｌ ｄｅｐｏｓｉｔｉｏｎ）により、第３の導体２５８上に形成されてもよい。方向性付着は酸化物をもっぱら水平面上に形成するが、ゲート絶縁体２２４を成長させる前に、等方性エッチングを用いて、垂直面（ｅｐｉ２６０など）から付着酸化物を除去してもよい。
【００６２】
図１３に示されるように、トレンチ２５２の残りの部分に、Ｎ＋ポリシリコンなどの第１のゲート導体２２６が充填される。次に、第１のゲート導体２２６が平坦化され、ｅｐｉ２６０の頂部より低い位置までへこませられる。次に、ｅｐｉ２６０の露出部分に、Ｎ＋打ち込みが行われる。トレンチ２５２の外側の基板２０３の領域が、窒化物層２４２によりマスクされる。この打ち込みは更に、ビットライン・スタッド導体２３２に結合される第２の拡散領域２２０のドーピングを画定する。
【００６３】
図１４に示されるように、酸化物スペーサ２２９が、窒化物層２４２の露出された側壁上に、露出されたｅｐｉ２６０に隣接して形成される。Ｎ＋ポリシリコンなどの第２のゲート導体２２８が付着され、窒化物層２４２の頂部に合わせて平坦化される。酸化物キャップ２６２が、露出された第２のゲート導体２２８上に成長される。低温高圧酸化により酸化物キャップ２６２を形成し、熱収支（ｈｅａｔ ｂｕｄｇｅｔ）を最小化してもよい。酸化物キャップ２６２は、続くエッチングの間に、トレンチ２５２内の第２のゲート導体２２８を保護する。
【００６４】
図１５乃至図１７を参照して、準最小幅の結合領域２０１（図２参照）の形成について述べる。結合領域２０１は必ずしも準最小幅を有さず、特定の素子要件に従い変更され得る。例えば、狭い幅は環状信号転送領域２２２が低いしきい値電圧を有する割合を高め、このことは信号転送領域を大きな電流が流れることを許容する。逆に、広い幅は導電結合部材２３６への確実な接続、並びに改善された電荷転送効率をもたらす。
【００６５】
ポリシリコンの層が、好適には低温（例えば５００℃乃至７００℃）において、基板上に付着され、次にパターン化されて、図１５に示されるような、ストライプ２６４を形成する。これらのポリシリコンのストライプ２６４は、結合領域２０１の幅、及び導電結合部材２３６（図３）の幅を画定するスペーサのマンドレル（ｍａｎｄｒｅｌ）として作用する。他の材料もマンドレルとして使用可能である。好適には、マンドレル材料は、続くスペーサ材料及び下側の材料に対して選択的にエッチングされる。
【００６６】
パラリン（ｐａｒａｌｙｎｅ）の層がマンドレル・ストライプ２６４上に付着され、反応性イオン・エッチングによりエッチングされて、マンドレル・ストライプ２６４の各側に、スペーサ２６６が形成される。スペーサ２６６の厚さ及びマンドレル・ストライプ２６４の厚さは、導電結合部材２３６及び結合領域２０１の幅を決定する。スペーサ材料の選択は、パラリンに限られるものではない。好適には、スペーサ材料は、下側の酸化物及び窒化物を損傷することなく形成され、窒化物及びシリコンのための、結合領域２０１のエッチングに耐えることができる。他の典型的なスペーサ材料には、ポリイミドなどのポリマ、及びフォトレジストが含まれる。
【００６７】
結合領域２０１を形成することが所望される際、スペーサ２６６をエッチングから保護するために、カット・マスク２６８またはトリム・マスクが使用される。カット・マスク２６８は、結合領域２０１を含むマンドレル・ストライプ２６４の一部分を画定する。
【００６８】
次に、マンドレル・ストライプ２６４が、スペーサ２６６、酸化物及び窒化物に対して、選択的に除去される。この除去は、スペーサ２６６の準最小幅のラインを残し、図１６に示されるように、メモリ素子２００のアレイにおいて、結合領域２０１を画定するパラリン・マスク２７０を形成する。図１７は、メモリ素子２００の横断面図において、パラリン・マスク２７０を示す。
【００６９】
パラリン・マスク２７０を用いて、窒化物層２４２内の結合領域２０１を画定するために、保護されていない窒化物層２４２が、酸化物に対して選択的に、下方の基板２０３の表面に向けてエッチングされる。酸化物キャップ２６２がトレンチ２５２を覆うので、正味のパターンはパラリン・マスク２７０とトレンチ２５２の合体である。露出された基板２０３が、カラー酸化物２１０の頂部より僅かに下に位置する深さまでエッチングされる。
【００７０】
酸化物スペーサが、続くＰ＋打ち込みからの保護のために、シリコンの露出された垂直側壁上に形成される。基板２０３の露出された水平面はドーパントを打ち込まれ、図１８に示されるようなＰ＋導電領域２７２を形成する。このＰ＋導電領域２７２は、導電結合部材２３６を互いに結合し、更に基準電圧（図示せず）に結合する。次にＳＴＩ領域２４０は、Ｐ＋導電領域２７２上に形成される。例えばＳＴＩ領域２４０は、ＣＶＤまたはＨＤＰにより形成されてもよい。図１８に示されるように、ＳＴＩ領域２４０が付着された後、メモリ素子２００は、トレンチ２５２上の酸化物キャップ２６２（図１７）が除去され、下側の第２のゲート導体２２８の上面が露出されるまで平坦化される。
【００７１】
図１９に示されるように、ワードライン導体２３０及びワードライン酸化物キャップ２７６を含むワードライン・スタックが付着され、パターン化される。好適には、ワードライン・スタックは、金属やケイ化物などの高導電材料と、上側の酸化物層とから成る。酸化物スペーサ２４４が、ワードライン・スタックの側壁上に形成される。窒化物２７８の層、好適には窒化ケイ素が付着され、ワードライン酸化物キャップ２７６の頂部に合わせて平坦化される。
【００７２】
図２０に示されるように、ビットライン・スタッド導体２３２が付着されるバイア２８２をエッチングするために、マスク２８０が形成される。エッチングは、酸化物及びシリコンに対して選択的に行われる。エッチングの後、矢印２８４により示されるように、ｎ型ドーパントがバイア２８２内に打ち込まれる。打ち込みは、第３の拡散領域２３４の中央部分のドーパント濃度及びサイズを増加する。典型的な実施例では、導電結合部材２３６にホウ素などのｐ型ドーパントが打ち込まれ、その電荷転送効率を改善する。ビットライン・スタッド導体２３２が次に付着され、平坦化されて、図３に示される構造が生成される。
【００７３】
前述の製造プロセスは、トレンチ２５２に自己整合されるワードライン導体２３０を提供する。このフィーチャは、ビットライン・スタッド導体２３２のための十分な領域を提供する一方で、トレンチ２５２間の間隔を最小化することを可能にする。
【００７４】
典型的な製造プロセスは、周囲の分離に自己整合される信号転送素子を形成するために使用される。この特徴は、レイアウト密度の改善と、信号転送素子の有効幅の増加と、分離に関連付けられる端部寄生（ｅｄｇｅ ｐａｒａｓｉｔｉｃｓ）の除去を可能にする。典型的な実施例では、ビットライン・コンタクトがワードラインに対して境界が無く、メモリ素子密度の増加を可能にする。
【００７５】
本発明の典型的な実施例によれば、１Ｆ×２Ｆ記憶キャパシタを含む６Ｆ２基板表面積と、スケーリング能力とを有するＤＲＡＭメモリ素子２００が提供される。典型的な実施例におけるＳＴＩ領域２４０は、グローバル・カラー分離（ｇｌｏｂａｌ ｃｏｌｌａｒ ｉｓｏｌａｔｉｏｎ）と呼ばれる。グローバル・カラー分離は、分離領域が、結合領域２０１とトレンチ２５２との合体によって含まれない全ての領域により形成される事実を言及する。
【００７６】
添付の図面に示されたトレンチ２５２は、鋭い角部を有するが、これらの縁部は、当業者であればわかるように、丸められてもよい。また、用語”側壁”（ｓｉｄｅ ｗａｌｌ）は、トレンチ２５２が丸みのある角部、及び単一の連続的な側壁を有する場合も包含する。縁部の無い単一の信号転送素子は、縁部寄生も、また幅及び分離の変化によるＶｔ変化のいずれも生じない。
【００７７】
典型的な実施例では、６Ｆ２の表面積を有する素子において、信号転送素子が、トレンチ２５２の周囲として定義される幅（Ｗ）と、第１の拡散領域２１８から第２の拡散領域２２０までの距離として定義される長さ（Ｌ）と、２：１よりも大きな幅Ｗ対長さＬの比とを有する。別の典型的な実施例では、Ｗ対Ｌの比は５：１よりも大きい。
【００７８】
典型的な実施例では、信号転送領域２２２が、完全空乏化動作を可能にする不純物濃度にドープされる。完全空乏化動作は、達成するのが容易である。なぜなら、第１のゲート導体２２６の大部分が、導電結合部材２３６と接触しない信号転送領域２２２の部分上にあるからである。完全空乏化モードで動作するとき、本体内のイオン化された不純物電荷によるＶｔへの寄与は小さく、Ｐ＋ゲートまたは負のワードライン列が、所望のオフ電流を達成するために使用される。このように、ほぼ理想的な準Ｖｔ勾配、及び無視できる基板感度を有する素子動作が可能になる。
【００７９】
前述の典型的な実施例は、接触体（ｃｏｎｔａｃｔｅｄ ｂｏｄｙ）ＳＯＩ素子に電気的に等価である。従って、本発明による素子は浮動体効果による、動的データ保存問題を有さない。例えば典型的な実施例では、信号転送領域２２２の電位が、障害の後、約５ｎｓで迅速に均衡する。
【００８０】
本発明に従う典型的な素子は、チャネル長変化に対して、無視できるＶｔ感度で動作する。この利点が可能になる理由は、トレンチ２５２内に形成される信号転送領域２２２の長さが、最小フィーチャ・サイズ及び基板表面積の制限から、切り離されるからである。こうして、素子が長いチャネル振舞いを示す。
【００８１】
典型的な実施例では、メモリ素子２００が基板−プレート−トレンチ設計（ＳＰＴ）を使用する。この設計は、スタックド・イン・トレンチ設計で見られるような、複数層に起因するトレンチ２５２の最小寸法の制限を回避する。典型的な実施例では、信号記憶ノードの第１及び第２の電極２０２、２０４の両方が、ｎ型シリコンである。この選択は、第１の電極２０２としてＰ＋基板を使用するよりも好ましい。なぜならこの場合、高い組み込みフィールド及び限られたバイアス・オプションにより、ノード誘電体の信頼性が劣化するからである。第１の電極２０２としてＰ＋基板を使用して、同等の信頼性を達成するためには、ノード誘電体２０６を相当厚く形成しなければならず、その結果、記憶キャパシタンスが低下してしまう。
【図面の簡単な説明】
【図１】垂直メモリ素子の断面図である。
【図２】本発明の典型的な実施例に従うメモリ素子の上面図である。
【図３】図２の直線２Ｂ−２Ｂに沿ったメモリ素子の断面図である。
【図４】図２の直線２Ｃ−２Ｃに沿ったメモリ素子の断面図である。
【図５】図２の直線２Ｄ−２Ｄに沿ったメモリ素子の断面図である。
【図６】本発明の典型的な実施例に従うメモリ素子の上面図である。
【図７】本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図８】本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図９】本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図１０】本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図１１】本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図１２】本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図１３】本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図１４】本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図１５】本発明の別の典型的な実施例に従う製造プロセスを示す上面図である。
【図１６】本発明の別の典型的な実施例に従う製造プロセスを示す上面図である。
【図１７】本発明に従う更に別の製造プロセスを示す断面図である。
【図１８】本発明に従う更に別の製造プロセスを示す断面図である。
【図１９】本発明に従う更に別の製造プロセスを示す断面図である。
【図２０】本発明に従う更に別の製造プロセスを示す断面図である。
【符号の説明】
９、１４  絶縁層
１０  基板
１１  第１電極
１２  拡散層
１５  第２電極
１９  絶縁膜
２０、２８  ビットライン
２２  チャネル領域
２３、２４  拡散領域
２６  ゲート電極
３０  ワードライン
２０１  結合領域
２０２  信号記憶ノード第１電極
２０３  ｐ型シリコン基板
２０４  信号記憶ノード第２電極
２０６  ノード誘電体
２０８  導電バンド
２１０  カラー酸化物
２１２  トレンチ側壁
２１８  第１拡散領域
２２０  第２拡散領域
２２２  信号転送領域
２３４  第３拡散領域
２３６  導電結合部材
２２６  第１ゲート導体
２２８  第２ゲート導体
２２９、２４４  酸化物スペーサ
２３０  ワードライン導体
２３２  ビットライン・スタッド導体
２４２  窒化物パッド
２４６  ビットライン導体
２５１  絶縁体
２５２  トレンチ
２５４  第１の導体
２５６  第２の導体
２５８  第３の導体
２６６  スペーサ
２６８  カット・マスク
２７０  パラリン・マスク
２７２  導電領域
２７６  ワードライン酸化物キャップ
２８０  マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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