(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板に形成されるトレンチと、前記トレンチに満たされると共に前記トレンチから突出し、前記トレンチから突出した部分に、前記半導体基板の表面よりも高い位置に存在する側壁及び上面を有する第１導電膜と、前記半導体基板の表面領域に形成されるＭＯＳトランジスタと、前記半導体基板の表面から上の前記第１導電膜の側壁の全体及び前記ＭＯＳトランジスタのソース領域にそれぞれ直接接触する第２導電膜とを具備し、前記第１導電膜は、トレンチキャパシタの一方の電極であり、前記第２導電膜は、前記ソース領域上以外では素子分離領域上に存在し、前記ソース領域は、前記トレンチの側壁に接触していることを特徴とする半導体装置。
【請求項２】
半導体基板上に絶縁膜のパターンを形成する工程と、前記絶縁膜のパターンをマスクにして前記半導体基板をエッチングし、前記半導体基板内にトレンチを形成する工程と、前記トレンチを満たす第１導電膜を前記絶縁膜上に形成する工程と、前記絶縁膜上の前記第１導電膜を前記絶縁膜が露出するまでエッチングし、前記トレンチ内に上面が前記半導体基板の表面よりも高い位置に存在する前記第１導電膜を残存させる工程と、前記絶縁膜を除去する工程と、前記半導体基板の表面領域にＭＯＳトランジスタを形成する工程と、前記半導体基板上及び前記第１導電膜上に第２導電膜を形成する工程と、異方性エッチングにより前記第２導電膜をエッチングし、前記第２導電膜が前記ＭＯＳトランジスタのソース領域及び前記半導体基板の表面から上の前記第１導電膜の側壁の全体にそれぞれ直接接触するようにする工程とを具備し、前記第１導電膜は、トレンチキャパシタの一方の電極であり、前記第２導電膜は、前記ソース領域上以外では素子分離領域上に存在し、前記ソース領域は、前記トレンチの側壁に接触していることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体基板とトレンチ内の導電体とを電気的に接続することが必要な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、トレンチキャパシタを有するＤＲＡＭは、半導体基板とトレンチ内の導電体とを電気的に接続することが必要な半導体装置の一つとして知られている。そこで、従来のＤＲＡＭ及びその製造方法について説明することにする。
【０００３】
図５０及び図５１は、トレンチキャパシタを有する従来のＤＲＡＭを示すものである。図５０は、従来のＤＲＡＭの平面図であり、図５１は、図５０のＬＩ−ＬＩ線に沿う断面図である。
【０００４】
このＤＲＡＭの１つのメモリセルは、１つのトレンチキャパシタと１つのＭＯＳトランジスタから構成されている。
【０００５】
まず、トレンチキャパシタについて説明する。
【０００６】
フィ−ルド酸化膜１０は、シリコン基板１１上に形成されている。トレンチ１２は、ｐ型のシリコン基板１１に形成されている。絶縁膜１３は、トレンチ１２の側壁上に形成されている。トレンチ１２の底面は、シリコン基板１１が剥き出しになっている。
【０００７】
トレンチキャパシタの一方の電極は、トレンチ１２内に形成されたポリシリコン膜１４により構成されている。このポリシリコン膜１４は、シリコン基板１１内に形成されたｎ型不純物層１５によって互いに電気的に接続されている。ｎ型不純物層１５には、一定電位が印加されている。
【０００８】
トレンチキャパシタの他方の電極は、トレンチ１２内に形成されたポリシリコン膜１６により構成されている。ポリシリコン膜１６の表面とシリコン基板１２の表面は、同一平面内に位置している。
【０００９】
絶縁膜１７は、ポリシリコン膜１４とポリシリコン膜１６の間に形成されている。絶縁膜１７は、シリコン酸化膜や、シリコン酸化膜とシリコン窒化膜の積層膜などから構成されている。
【００１０】
次に、ＭＯＳトランジスタについて説明する。
【００１１】
ＭＯＳトランジスタは、シリコン基板１１の表面領域に形成されている。
【００１２】
ＭＯＳトランジスタのソ−ス領域１８は、トレンチ１２に隣接する位置に形成されている。導電膜１９は、シリコン基板１１上においてポリシリコン膜１６とソ−ス領域１８とを電気的に接続する。
【００１３】
ＭＯＳトランジスタのドレイン領域２０は、トレンチ１２から離れた位置に形成されている。
【００１４】
ＭＯＳトランジスタのゲ−ト電極（ワ−ド線）２１は、ソ−ス領域１８とドレイン領域２０の間のチャネル領域上に形成されている。ゲ−ト電極２１は、例えば行方向のメモリセルのＭＯＳトランジスタに共有されるように、行方向に直線状に形成されている。ゲ−ト電極２１の幅は、一定でなく、トレンチ１２上において狭くなっている。
【００１５】
絶縁膜２２，２３は、メモリセル上を覆うように形成されている。コンタクトホ−ル２４は、ＭＯＳトランジスタのドレイン領域２０上の絶縁膜２２，２３に形成されている。
【００１６】
ビット線２５は、例えば列方向のメモリセルのＭＯＳトランジスタに共有されるように、列方向に直線状に形成されている。即ち、ビット線２５は、コンタクトホ−ル２４を介して、列方向のメモリセルのＭＯＳトランジスタのドレイン領域２０に接続されている。
【００１７】
次に、トレンチキャパシタを有する従来のＤＲＡＭのメモリセルアレイ部の製造方法について説明する。
【００１８】
まず、図５２及び図５３に示すように、フィ−ルド酸化膜１０をシリコン基板１１上に形成する。これにより、シリコン基板１１上の領域は、素子領域とフィ−ルド領域に分けられる。
【００１９】
次に、図５４及び図５５に示すように、絶縁膜３１をシリコン基板１１上に形成する。この絶縁膜３１は、シリコン窒化膜や、シリコン窒化膜とシリコン酸化膜の積層膜などから構成される。
【００２０】
この後、第１の写真蝕刻工程（ＰＥＰ）を行い、絶縁膜３１にトレンチパタ−ンを形成する。即ち、レジスト膜３２を絶縁膜３１上に形成した後、このレジスト膜３２を露光及び現像し、レジストパタ−ンを形成する。そして、このレジストパタ−ンをマスクにして、絶縁膜３１をエッチングし、絶縁膜３１にトレンチパタ−ンを形成する。
【００２１】
次に、図５６及び図５７に示すように、レジスト膜３２を除去した後、絶縁膜３１をマスクにして、シリコン基板１１をエッチングする。その結果、シリコン基板１１には、トレンチ１２が形成される。
【００２２】
また、熱酸化を行い、シリコン酸化膜１３をトレンチ１２の側壁上及び底面上に形成する。さらに、異方性エッチングを行い、トレンチ１２の底面上のシリコン酸化膜１３を除去し、トレンチ１２の側壁上のシリコン酸化膜１３のみを残存させる。
【００２３】
次に、図５８及び図５９に示すように、シリコン基板１１の表面に対して垂直方向（１の方向）からｎ型不純物をシリコン基板１１に注入し、また、シリコン基板１１の表面に対して斜め方向（２の方向）からｐ型不純物をシリコン基板１１に注入する。
【００２４】
この後、熱拡散を行うと、シリコン基板１１中には、トレンチ１２の底部をそれぞれ結合する平面状のｎ型不純物層１５が形成され、また、トレンチ１２の側壁部には、ｐ型不純物層３３が形成される。
【００２５】
次に、図６０及び図６１に示すように、ＣＶＤ法を用いて、ポリシリコン膜１４をシリコン基板１１上の全面に形成する。このポリシリコン膜１４の膜厚は、トレンチの最大開口幅の半分よりも小さく設定される。
【００２６】
また、レジスト膜３４をシリコン基板１１上の全面に形成した後、レジスト膜３４をエッチングし、このレジスト膜３４をトレンチ１２内にのみ残存させる。トレンチ内のレジスト膜３４は、トレンチ１２を完全に満たすことはないが、半分又はそれ以上に満たしているのがよい。
【００２７】
次に、図６２及び図６３に示すように、例えば異方性エッチング法を用いて、ポリシリコン膜１４をエッチングする。その結果、ポリシリコン膜１４は、トレンチ１２内にのみ残存する。このポリシリコン膜１４は、シリコン基板１１中のｎ型不純物層１５と電気的に接続される。
【００２８】
次に、図６４及び図６５に示すように、レジスト膜３４を除去した後、絶縁膜１７をポリシリコン膜１４上に形成する。この絶縁膜１７は、シリコン酸化膜や、シリコン酸化膜とシリコン窒化膜の積層膜などから構成される。
【００２９】
また、ポリシリコン膜１６をシリコン基板１１上の全面に形成する。このポリシリコン膜１６は、トレンチ１２内を完全に満たし、かつ、シリコン基板１１上の全面を覆うように形成される。
【００３０】
次に、図６６及び図６７に示すように、ポリシリコン膜１６をエッチングし、このポリシリコン膜１６をトレンチ１２内にのみ残存させる。この時、ポリシリコン膜１６の表面は、シリコン基板１１の表面と同一平面上に位置するように制御される。
【００３１】
次に、図６８及び図６９に示すように、絶縁膜３１を除去した後、ゲ−ト絶縁膜３５をシリコン基板１１上の素子領域に形成する。
【００３２】
次に、図７０及び図７１に示すように、ポリシリコン膜をシリコン基板１１上の全面に形成する。
【００３３】
この後、第２の写真蝕刻工程（ＰＥＰ）を行い、ゲ−ト電極（ワ−ド線）２１を形成する。即ち、レジスト膜３６をポリシリコン膜上に形成した後、このレジスト膜３６を露光及び現像し、レジストパタ−ンを形成する。そして、このレジストパタ−ンをマスクにして、ポリシリコン膜をエッチングし、ゲ−ト電極（ワ−ド線）２１を形成する。
【００３４】
このゲ−ト電極２１は、例えば行方向のメモリセルに共有されるように、行方向に直線状に形成される。
【００３５】
次に、図７２及び図７３に示すように、レジスト膜３６を除去した後、フィ−ルド酸化膜１０及びゲ−ト電極２１をマスクにして、ｎ型不純物をシリコン基板１１の素子領域中に注入し、ソ−ス領域１８及びドレイン領域２０をそれぞれ形成する。
【００３６】
また、絶縁膜２２をシリコン基板１１上の全面に形成する。
【００３７】
この後、第３の写真蝕刻工程（ＰＥＰ）を行い、ポリシリコン膜１６とソ−ス領域１８とを電気的に接続するためのコンタクトホ−ル３９を形成する。即ち、レジスト膜３７を絶縁膜２２上に形成した後、このレジスト膜３７を露光及び現像し、レジストパタ−ンを形成する。そして、このレジストパタ−ンをマスクにして、絶縁膜２２をエッチングし、コンタクトホ−ル３９を形成する。
【００３８】
次に、図７４乃至図７７に示すように、レジスト膜３７を除去した後、導電膜１９をシリコン基板１１上の全面に形成する。
【００３９】
この後、第４の写真蝕刻工程（ＰＥＰ）を行い、導電膜１９をコンタクトホ−ル３９内にのみ残存させる。即ち、レジスト膜３８を導電膜１９上に形成した後、このレジスト膜３８を露光及び現像し、レジストパタ−ンを形成する。そして、このレジストパタ−ンをマスクにして、導電膜１９をエッチングし、導電膜１９をコンタクトホ−ル３９内にのみ残存させる。
【００４０】
また、層間絶縁膜２３をシリコン基板１１上の全面に形成する。そして、コンタクトホ−ル２４をＭＯＳトレンジスタのドレイン領域２０上の層間絶縁膜２３に形成する。
【００４１】
この後、スパッタ法を用いて、アルミニウム膜をシリコン基板１１上の全面に形成する。また、アルミニウム膜をパタ−ニングし、ビット線２５を形成する。このビット線２５は、例えば列方向のメモリセルに共有されるように、列方向に直線状に形成される。
【００４２】
以上の工程により、トレンチキャパシタを有するＤＲＡＭのメモリセルアレイ部が完成する。
【００４３】
なお、上記製造方法において、図７８及び図７９に示すように、第４の写真蝕刻工程は、導電膜１９を選択成長させることにより、省略することができる。例えば、選択成長法を用いて、シリコン膜（導電膜１９）を、シリコン基板１１（ソ−ス領域１８）上及びポリシリコン膜１６上に選択成長させればよい。
【００４４】
【発明が解決しようとする課題】
上記製造方法によれば、トレンチキャパシタの電極、即ちコンタクトホ−ル１２内のポリシリコン膜１６と、ＭＯＳトレンジスタのソ−ス領域１８、即ちシリコン基板とは、導電膜１９によって互いに接続される。
【００４５】
しかし、近年におけるメモリセルの微細化により、ゲ−ト電極２１同士の間隔が０．５μｍ以下と非常に狭くなり、トレンチキャパシタの電極とＭＯＳトレンジスタのソ−ス領域を接続するためのコンタクトホ−ルの大きさも小さくなっている。
【００４６】
しかも、上述の製造方法では、トレンチ１２を形成するための写真蝕刻工程、ゲ−ト電極２１を形成するための写真蝕刻工程、コンタクトホ−ル３９を形成するための写真蝕刻工程、及び導電膜１９を形成するための写真蝕刻工程が必要である。
【００４７】
従って、これらの写真蝕刻工程における４つのマスク合わせのずれを考慮すると、ゲ−ト電極２１の間の所定の位置にコンタクトホ−ルを形成することが非常に難しく、トレンチキャパシタの電極とＭＯＳトレンジスタのソ−ス領域を接続することが困難になっている。
【００４８】
本発明は、上記欠点を解決すべくなされたもので、その目的は、半導体素子が微細化されても、容易に、トレンチなどの凹部内の導電膜とＭＯＳトレンジスタのソ−ス領域などの半導体基板とを接続することが可能な半導体装置及びその製造方法を提供することである。
【００４９】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、半導体基板と、前記半導体基板に形成されるトレンチと、前記トレンチに満たされると共に前記トレンチから突出し、前記トレンチから突出した部分に、前記半導体基板の表面よりも高い位置に存在する側壁及び上面を有する第１導電膜と、前記半導体基板の表面領域に形成されるＭＯＳトランジスタと、前記半導体基板の表面から上の前記第１導電膜の側壁の全体及び前記ＭＯＳトランジスタのソース領域にそれぞれ直接接触する第２導電膜とを備え、前記第１導電膜は、トレンチキャパシタの一方の電極であり、前記第２導電膜は、前記ソース領域上以外では素子分離領域上に存在し、前記ソース領域は、前記トレンチの側壁に接触している。
【００５２】
本発明の半導体装置の製造方法は、半導体基板上に絶縁膜のパターンを形成する工程と、前記絶縁膜のパターンをマスクにして前記半導体基板をエッチングし、前記半導体基板内にトレンチを形成する工程と、前記トレンチを満たす第１導電膜を前記絶縁膜上に形成する工程と、前記絶縁膜上の前記第１導電膜を前記絶縁膜が露出するまでエッチングし、前記トレンチ内に上面が前記半導体基板の表面よりも高い位置に存在する前記第１導電膜を残存させる工程と、前記絶縁膜を除去する工程と、前記半導体基板の表面領域にＭＯＳトランジスタを形成する工程と、前記半導体基板上及び前記第１導電膜上に第２導電膜を形成する工程と、異方性エッチングにより前記第２導電膜をエッチングし、前記第２導電膜が前記ＭＯＳトランジスタのソース領域及び前記半導体基板の表面から上の前記第１導電膜の側壁の全体にそれぞれ直接接触するようにする工程とを備え、前記第１導電膜は、トレンチキャパシタの一方の電極であり、前記第２導電膜は、前記ソース領域上以外では素子分離領域上に存在し、前記ソース領域は、前記トレンチの側壁に接触している。
【００５７】
【作用】
上記構成の半導体装置によれば、第１導電膜は、凹部に満たされ、かつ、上面が半導体基板の表面よりも高い位置に存在している。
【００５８】
従って、第１導電膜と不純物領域を第２導電膜により接続する場合、第１導電膜と第２導電膜との接触面積を増やすことができる。即ち、凹部から突出している部分の第１導電膜の側壁を、第１導電膜と第２導電膜との接触領域として用いることができ、コンタクト抵抗の低減に貢献することができる。
【００５９】
また、凹部から突出している第１導電膜は、第１導電膜を凹部内に形成する際のエッチングの条件を制御することで容易に形成できる。従って、製造工程を増やすことなく、第１導電膜と第２導電膜の接触面積を増やすことができる。
【００６０】
また、本発明の半導体装置によれば、第１導電膜を凹部から一定の高さだけ突出させると共に、その凹部から突出している部分の第１導電膜の側壁の全体に第２導電膜を形成している。
【００６１】
従って、凹部から突出している部分のキャパジタ電極の側壁の全体を、第１導電膜と第２導電膜の接触領域として用いることができ、かつ、この接触領域は、凹部などを形成するためのマスクの合わせずれに影響されず、一定であるため、半導体素子の微細化に貢献できる。
【００６２】
また、第２導電膜は、セルフアライン（自己整合）で、凹部から突出している部分の第１導電膜の側壁の全体に形成し、第１導電膜と不純物領域とを接続することができる。
【００６３】
従って、第１導電膜と不純物領域を接続するためのコンタクトホ−ルを形成する工程及び第２導電膜のパタ−ニングの工程が不要となり、従来方法に比べ、２つの写真蝕刻工程を省略できる。
【００６４】
つまり、コストの削減と共に、半導体素子が微細化されても、容易に凹部内の第１導電膜と半導体基板内の不純物領域を接続することができる。
【００６５】
【実施例】
以下、図面を参照しながら、本発明の半導体装置及びその製造方法について詳細に説明する。
［Ａ］  図１及び図２は、本発明の第１参考例に係わるＤＲＡＭのメモリセルアレイ部の構造を示している。図１は、本発明の第１参考例に係わるＤＲＡＭの平面図であり、図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
【００６６】
このＤＲＡＭの１つのメモリセルは、１つのトレンチキャパシタと１つのＭＯＳトランジスタから構成されている。
【００６７】
まず、トレンチキャパシタについて説明する。
【００６８】
フィ−ルド酸化膜１０は、シリコン基板１１上に形成されている。トレンチ１２は、ｐ型のシリコン基板１１に形成されている。トレンチ１２の最大開口幅は、０．５μｍ以下である。絶縁膜１３は、トレンチ１２の側壁上に形成されている。トレンチ１２の底面は、シリコン基板１１が剥き出しになっている。
【００６９】
トレンチキャパシタの一方の電極は、トレンチ１２内に形成されたポリシリコン膜１４により構成されている。このポリシリコン膜１４は、シリコン基板１１内に形成されたｎ型不純物層１５によって互いに電気的に接続されている。ｎ型不純物層１５には、一定電位が印加されている。
【００７０】
トレンチキャパシタの他方の電極は、トレンチ１２内に形成されたポリシリコン膜１６により構成されている。ポリシリコン膜１６は、トレンチ１２（シリコン基板１１の表面）から一定の高さだけ突き出ている。
【００７１】
絶縁膜１７は、ポリシリコン膜１４とポリシリコン膜１６の間に形成されている。絶縁膜１７は、シリコン酸化膜や、シリコン酸化膜とシリコン窒化膜の積層膜などから構成されている。
【００７２】
次に、ＭＯＳトランジスタについて説明する。
【００７３】
ＭＯＳトランジスタは、シリコン基板１１の表面領域に形成されている。
【００７４】
ＭＯＳトランジスタのソ−ス領域１８は、トレンチ１２に隣接する位置に形成されている。導電膜１９は、シリコン基板１１上においてポリシリコン膜１６とソ−ス領域１８とを電気的に接続する。
【００７５】
ＭＯＳトランジスタのドレイン領域２０は、トレンチ１２から離れた位置に形成されている。
【００７６】
ＭＯＳトランジスタのゲ−ト電極（ワ−ド線）２１は、ソ−ス領域１８とドレイン領域２０の間のチャネル領域上に形成されている。ゲ−ト電極２１は、例えば行方向のメモリセルのＭＯＳトランジスタに共有されるように、行方向に直線状に形成されている。
【００７７】
ゲ−ト電極２１の幅は、一定でなく、トレンチ１２上において狭くなっている。ゲ−ト電極２１同士の間隔は、０．５μｍ以下である。
【００７８】
絶縁膜２２，２３は、メモリセル上を覆うように形成されている。コンタクトホ−ル２４は、ＭＯＳトランジスタのドレイン領域２０上の絶縁膜２２，２３に形成されている。
【００７９】
ビット線２５は、例えば、列方向のメモリセルのＭＯＳトランジスタに共有されるように、列方向に直線状に形成されている。即ち、ビット線２５は、コンタクトホール２４を介して、列方向のメモリセルのＭＯＳトランジスタのドレイン領域２０に接続されている。
［Ｂ］  図３及び図４は、本発明の第２参考例に係わるＤＲＡＭのメモリセルアレイ部の構造を示している。図３は、本発明の第２参考例に係わるＤＲＡＭの平面図であり、図４は、図３のＩＶ−ＩＶ線に沿う断面図である。
【００８０】
このＤＲＡＭの１つのメモリセルは、１つのトレンチキャパシタと１つのＭＯＳトランジスタから構成されている。
【００８１】
本参考例のメモリセルのトレンチキャパシタの構成は、図１及び図２に示す参考例のメモリセルのトレンチキャパシタの構成と同じである。また、本参考例のメモリセルのＭＯＳトランジスタの構成は、図１及び図２に示す参考例のメモリセルのＭＯＳトランジスタの構成と同じである。
【００８２】
本参考例のＤＲＡＭは、素子分離のための絶縁膜４０をシリコン基板１１中に埋め込んだ点において、図１及び図２に示す参考例と相違している。即ち、絶縁膜４０は、メモリセルを取り囲むように形成され、かつ、絶縁膜４０の表面は、シリコン基板１１の表面と同一平面上に位置している。
【００８３】
上述した図１及び図２のＤＲＡＭ又は図３及び図４のＤＲＡＭによれば、トレンチキャパシタの他方側の電極（ポリシリコン膜１６）は、トレンチ１２（シリコン基板１１の表面）から突出している。
【００８４】
従って、図５に示すように、ＭＯＳトランジスタのソ−ス領域とトレンチキャパシタの他方側の電極（ポリシリコン膜１６）を接続するためのコンタクトホ−ルを３９とすると、コンタクトホ−ル３９上に形成される導電膜は、少なくともポリシリコン膜１６とコンタクトホ−ル３９が重なる領域において、ポリシリコン膜１６に接続することになる。
【００８５】
即ち、図５０及び図５１の従来のＤＲＡＭでは、コンタクトホ−ル３９上に形成される導電膜とポリシリコン膜１６が接触する面積は、Ｓ１のみであるのに対し、図１及び図２のＤＲＡＭ又は図３及び図４のＤＲＡＭでは、コンタクトホ−ル３９上に形成される導電膜とポリシリコン膜１６が接触する面積は、Ｓ１＋Ｓ２である。
【００８６】
つまり、ポリシリコン膜１６をトレンチ１２（シリコン基板１１の表面）から一定の高さだけ突出させることにより、トレンチ１２から突出したポリシリコン膜１６の側壁を、導電膜とポリシリコン膜１６が接触する部分として有効利用することができる。
【００８７】
これにより、メモリセルが微細化されても、容易に、トレンチキャパシタの電極とＭＯＳトランジスタのソース領域を接続することができる。
［Ｃ］  次に、本発明の第１参考例に係わるＤＲＡＭのメモリセルアレイ部の製造方法について説明する。なお、本参考例では、図１及び図２に示すＤＲＡＭのメモリセルアレイ部の製造方法について説明することにする。
【００８８】
まず、図６及び図７に示すように、フィ−ルド酸化膜１０をシリコン基板１１上に形成する。これにより、シリコン基板１１上の領域は、素子領域とフィ−ルド領域に分けられる。
【００８９】
次に、図８及び図９に示すように、絶縁膜３１をシリコン基板１１上に形成する。この絶縁膜３１は、シリコン窒化膜や、シリコン窒化膜とシリコン酸化膜の積層膜などから構成される。
【００９０】
この後、第１の写真蝕刻工程（ＰＥＰ）を行い、絶縁膜３１にトレンチパタ−ンを形成する。即ち、レジスト膜３２を絶縁膜３１上に形成した後、このレジスト膜３２を露光及び現像し、レジストパタ−ンを形成する。そして、このレジストパタ−ンをマスクにして、絶縁膜３１をエッチングし、絶縁膜３１にトレンチパタ−ンを形成する。
【００９１】
次に、図１０及び図１１に示すように、レジスト膜３２を除去した後、絶縁膜３１をマスクにして、シリコン基板１１をエッチングする。その結果、シリコン基板１１には、トレンチ１２が形成される。
【００９２】
また、熱酸化を行い、シリコン酸化膜１３をトレンチ１２の側壁上及び底面上に形成する。さらに、異方性エッチングを行い、トレンチ１２の底面上のシリコン酸化膜１３を除去し、トレンチ１２の側壁上のシリコン酸化膜１３のみを残存させる。
【００９３】
次に、図１２及び図１３に示すように、シリコン基板１１の表面に対して垂直方向（１の方向）からｎ型不純物をシリコン基板１１に注入し、また、シリコン基板１１の表面に対して斜め方向（２の方向）からｐ型不純物をシリコン基板１１に注入する。
【００９４】
この後、熱拡散を行うと、シリコン基板１１中には、トレンチ１２の底部をそれぞれ結合する平面状のｎ型不純物層１５が形成され、また、トレンチ１２の側壁部には、ｐ型不純物層３３が形成される。
【００９５】
次に、図１４及び図１５に示すように、ＣＶＤ法を用いて、ポリシリコン膜１４をシリコン基板１１上の全面に形成する。このポリシリコン膜１４の膜厚は、トレンチの最大開口幅の半分よりも小さく設定される。
【００９６】
また、レジスト膜３４をシリコン基板１１上の全面に形成した後、レジスト膜３４をエッチングし、このレジスト膜３４をトレンチ１２内にのみ残存させる。トレンチ内のレジスト膜３４は、トレンチ１２を完全に満たすことはないが、半分又はそれ以上に満たしているのがよい。
【００９７】
次に、図１６及び図１７に示すように、例えば異方性エッチング法を用いて、ポリシリコン膜１４をエッチングする。その結果、ポリシリコン膜１４は、トレンチ１２内にのみ残存する。このポリシリコン膜１４は、シリコン基板１１中のｎ型不純物層１５と電気的に接続される。
【００９８】
次に、図１８及び図１９に示すように、レジスト膜３４を除去した後、絶縁膜１７をポリシリコン膜１４上に形成する。この絶縁膜１７は、シリコン酸化膜や、シリコン酸化膜とシリコン窒化膜の積層膜などから構成される。
【００９９】
また、ポリシリコン膜１６をシリコン基板１１上の全面に形成する。このポリシリコン膜１６は、トレンチ１２内を完全に満たし、かつ、シリコン基板１１上の全面を覆うように形成される。
【０１００】
次に、図２０及び図２１に示すように、ポリシリコン膜１６をエッチングし、このポリシリコン膜１６をトレンチ１２内にのみ残存させる。この時、ポリシリコン膜１６の表面は、シリコン基板１１の表面よりも上に位置し、かつ、絶縁膜３１の表面以下に位置するように制御される。
【０１０１】
即ち、図２２に示すように、絶縁膜３１の膜厚をｔ（例えば、０．３μｍ程度）とし、シリコン基板１１の表面を基準面とすると、基準面からポリシリコン膜１６の表面までの高さｈが、０＜ｈ≦ｔを満たすような条件で、ポリシリコン膜１６のエッチングが行われる。
【０１０２】
なお、絶縁膜３１上において、ポリシリコン膜１６の残りを防止するためには、基準面からポリシリコン膜１６の表面までの高さｈは、ｔよりも少し低い位置に設定するのが好ましい。
【０１０３】
次に、図２３及び図２４に示すように、絶縁膜３１を除去した後、ゲ−ト絶縁膜３５をシリコン基板１１上の素子領域に形成する。
【０１０４】
次に、図２５及び図２６に示すように、ポリシリコン膜をシリコン基板１１上の全面に形成する。
【０１０５】
この後、第２の写真蝕刻工程（ＰＥＰ）を行い、ゲ−ト電極（ワ−ド線）２１を形成する。即ち、レジスト膜３６をポリシリコン膜上に形成した後、このレジスト膜３６を露光及び現像し、レジストパタ−ンを形成する。そして、このレジストパタ−ンをマスクにして、ポリシリコン膜をエッチングし、ゲ−ト電極（ワ−ド線）２１を形成する。
【０１０６】
このゲ−ト電極２１は、例えば行方向のメモリセルに共有されるように、行方向に直線状に形成される。
【０１０７】
次に、図２７及び図２８に示すように、レジスト膜３６を除去した後、フィ−ルド酸化膜１０及びゲ−ト電極２１をマスクにして、ｎ型不純物をシリコン基板１１の素子領域中に注入し、ソ−ス領域１８及びドレイン領域２０をそれぞれ形成する。
【０１０８】
また、絶縁膜２２をシリコン基板１１上の全面に形成する。
【０１０９】
この後、第３の写真蝕刻工程（ＰＥＰ）を行い、ポリシリコン膜１６とソ−ス領域１８とを電気的に接続するためのコンタクトホ−ル３９を、最大開口幅が例えば０．５μｍ以下となるように形成する。
【０１１０】
即ち、レジスト膜３７を絶縁膜２２上に形成した後、このレジスト膜３７を露光及び現像し、レジストパタ−ンを形成する。そして、このレジストパタ−ンをマスクにして、絶縁膜２２をエッチングし、コンタクトホ−ル３９を形成する。
【０１１１】
なお、ポリシリコン膜１６の上面と側壁の一部が、コンタクトホ−ル３９内において露出する。
【０１１２】
次に、図２９乃至図３２に示すように、レジスト膜３７を除去した後、導電膜１９をシリコン基板１１上の全面に形成する。
【０１１３】
この後、第４の写真蝕刻工程（ＰＥＰ）を行い、導電膜１９をコンタクトホ−ル３９内にのみ残存させる。即ち、レジスト膜３８を導電膜１９上に形成した後、このレジスト膜３８を露光及び現像し、レジストパタ−ンを形成する。そして、このレジストパタ−ンをマスクにして、導電膜１９をエッチングし、導電膜１９をコンタクトホ−ル３９内にのみ残存させる。
【０１１４】
また、層間絶縁膜２３をシリコン基板１１上の全面に形成する。そして、コンタクトホ−ル２４をＭＯＳトレンジスタのドレイン領域２０上の層間絶縁膜２３に形成する。
【０１１５】
この後、スパッタ法を用いて、アルミニウム膜をシリコン基板１１上の全面に形成する。また、アルミニウム膜をパタ−ニングし、ビット線２５を形成する。このビット線２５は、例えば列方向のメモリセルに共有されるように、列方向に直線状に形成される。
【０１１６】
以上の工程により、トレンチキャパシタを有するＤＲＡＭのメモリセルアレイ部が完成する。
【０１１７】
なお、上記製造方法において、図３３及び図３４に示すように、第４の写真蝕刻工程は、導電膜１９を選択成長させることにより、省略することができる。例えば、選択成長法を用いて、シリコン膜（導電膜１９）を、シリコン基板１１（ソ−ス領域１８）上及びポリシリコン膜１６上に選択成長させればよい。
【０１１８】
また、第４の写真蝕刻工程は、コンタクトホ−ル３９を完全に満たす導電膜１９を形成した後に、この導電膜１９をエッチバックすることにより、省略することもできる。
【０１１９】
上記製造方法によれば、ポリシリコン膜１６をトレンチ１２内に形成する際のエッチングの条件を制御することにより、ポリシリコン膜１６をトレンチ１２（シリコン基板１１の表面）から一定の高さだけ突出させることができる。
【０１２０】
従って、導電膜１９により、トレンチキャパシタの他方側の電極（ポリシリコン膜１６）とＭＯＳトランジスタのソ−ス領域１８とを電気的に接続する際に、ポリシリコン膜１６と導電膜１９との接触面積が増加する。
【０１２１】
つまり、メモリセルが微細化されても、容易に、トレンチキャパシタの電極とＭＯＳトランジスタのソース領域を接続することができる。
［Ｄ］  図３５及び図３６は、本発明の第１実施例に係わるＤＲＡＭのメモリセルアレイ部の構造を示している。図３５は、本発明の第１実施例に係わるＤＲＡＭの平面図であり、図３６は、図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図である。
【０１２２】
このＤＲＡＭの１つのメモリセルは、１つのトレンチキャパシタと１つのＭＯＳトランジスタから構成されている。
【０１２３】
まず、トレンチキャパシタについて説明する。
【０１２４】
フィ−ルド酸化膜１０は、シリコン基板１１上に形成されている。トレンチ１２は、ｐ型のシリコン基板１１に形成されている。トレンチ１２の最大開口幅は、０．５μｍ以下である。絶縁膜１３は、トレンチ１２の側壁上に形成されている。トレンチ１２の底面は、シリコン基板１１が剥き出しになっている。
【０１２５】
トレンチキャパシタの一方の電極は、トレンチ１２内に形成されたポリシリコン膜１４により構成されている。このポリシリコン膜１４は、シリコン基板１１内に形成されたｎ型不純物層１５によって互いに電気的に接続されている。ｎ型不純物層１５には、接地電位が印加されている。
【０１２６】
トレンチキャパシタの他方の電極は、トレンチ１２内に形成されたポリシリコン膜１６により構成されている。ポリシリコン膜１６は、トレンチ１２（シリコン基板１１の表面）から一定の高さだけ突き出ている。
【０１２７】
トレンチ１２から突き出たポリシリコン膜１６の側壁には、ポリシリコン膜４１が形成されている。
【０１２８】
絶縁膜１７は、ポリシリコン膜１４とポリシリコン膜１６の間に形成されている。絶縁膜１７は、シリコン酸化膜や、シリコン酸化膜とシリコン窒化膜の積層膜などから構成されている。
【０１２９】
次に、ＭＯＳトランジスタについて説明する。
【０１３０】
ＭＯＳトランジスタは、シリコン基板１１の表面領域に形成されている。
【０１３１】
ＭＯＳトランジスタのソ−ス領域１８は、トレンチ１２に隣接する位置に形成されている。導電膜１９は、シリコン基板１１上においてポリシリコン膜１６とソ−ス領域１８とを電気的に接続する。
【０１３２】
ＭＯＳトランジスタのドレイン領域２０は、トレンチ１２から離れた位置に形成されている。
【０１３３】
ＭＯＳトランジスタのゲ−ト電極（ワ−ド線）２１は、ソ−ス領域１８とドレイン領域２０の間のチャネル領域上に形成されている。ゲ−ト電極２１は、例えば行方向のメモリセルのＭＯＳトランジスタに共有されるように、行方向に直線状に形成されている。
【０１３４】
ゲ−ト電極２１の幅は、一定でなく、トレンチ１２上において狭くなっている。ゲ−ト電極２１同士の間隔は、０．５μｍ以下となっている。
【０１３５】
絶縁膜２２，２３は、メモリセル上を覆うように形成されている。コンタクトホ−ル２４は、ＭＯＳトランジスタのドレイン領域２０上の絶縁膜２２，２３に形成されている。
【０１３６】
ビット線２５は、例えば列方向のメモリセルのＭＯＳトランジスタに共有されるように、列方向に直線状に形成されている。即ち、ビット線２５は、コンタクトホ−ル２４を介して、列方向のメモリセルのＭＯＳトランジスタのドレイン領域２０に接続されている。
【０１３７】
なお、ポリシリコン膜４１は、ＭＯＳトランジスタのソ−ス領域１８上にも位置している。従って、ポリシリコン膜１６とソ−ス領域１８は、ポリシリコン膜４１により電気的に接続される。
【０１３８】
また、ポリシリコン膜４１の横方向（シリコン基板の表面に平行な方向）の長さは、素子領域において長く、フィールド領域において短くなっている。
［Ｅ］  図３７及び図３８は、本発明の第２実施例に係わるＤＲＡＭのメモリセルアレイ部の構造を示している。図３７は、本発明の第２実施例に係わるＤＲＡＭの平面図であり、図３８は、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図である。
【０１３９】
このＤＲＡＭの１つのメモリセルは、１つのトレンチキャパシタと１つのＭＯＳトランジスタから構成されている。
【０１４０】
本実施例のメモリセルのトレンチキャパシタの構成は、図３５及び図３６に示す実施例のメモリセルのトレンチキャパシタの構成と同じである。また、本実施例のメモリセルのＭＯＳトランジスタの構成は、図３５及び図３６に示す実施例のメモリセルのＭＯＳトランジスタの構成と同じである。
【０１４１】
本実施例のＤＲＡＭは、素子分離のための絶縁膜４０をシリコン基板１１中に埋め込んだ点において、図３５及び図３６に示す実施例と相違している。即ち、絶縁膜４０は、メモリセルを取り囲むように形成され、かつ、絶縁膜４０の表面は、シリコン基板１１の表面と同一平面上に位置している。
【０１４２】
上述した図３５及び図３６のＤＲＡＭ又は図３７及び図３８のＤＲＡＭによれば、トレンチキャパシタの他方側の電極（ポリシリコン膜１６）は、トレンチ１２（シリコン基板１１の表面）から突き出ている。
【０１４３】
また、トレンチ１２から突出したポリシリコン膜１６の側壁には、ポリシリコン膜４１が形成され、ポリシリコン膜４１は、ＭＯＳトランジスタのソ−ス領域１８にも接触している。
【０１４４】
従って、ＭＯＳトランジスタのソース領域１８とトレンチキャパシタの他方側の電極（ポリシリコン膜１６）を接続するためのコンタクトホール及び導電膜の形成工程が不要となり、従来の第３及び第４の写真蝕刻工程を省略できるため、コストの削減と共に容易にトレンチキャパシタの電極とＭＯＳトランジスタのソース領域を接続することができる。
［Ｆ］  次に、本発明の第１実施例に係わるＤＲＡＭのメモリセルアレイ部の製造方法について説明する。なお、本実施例では、図３５及び図３６に示すＤＲＡＭのメモリセルアレイ部の製造方法について説明することにする。
【０１４５】
まず、図３９及び図４０に示すように、トレンチ１２から突出するポリシリコン膜１６を形成するまでを、上述の第１参考例に係わるＤＲＡＭのメモリセルアレイ部の製造方法と同じ方法により実行する。
【０１４６】
この後、絶縁膜３１を除去し、ポリシリコン膜４１をシリコン基板１１上の全面に形成する。
【０１４７】
次に、図４１及び図４２に示すように、異方性エッチングを行い、ポリシリコン膜４１を、トレンチ１２から突出したポリシリコン膜１６の側壁にのみ残存させる。
【０１４８】
なお、ポリシリコン膜４１の横方向（シリコン基板の表面に平行な方向）の長さは、素子領域において長く、フィ−ルド領域において短くなっている。
【０１４９】
次に、図４３及び図４４に示すように、ゲ−ト絶縁膜３５をシリコン基板１１上の素子領域に形成する。
【０１５０】
次に、図４５及び図４６に示すように、ポリシリコン膜をシリコン基板１１上の全面に形成する。
【０１５１】
この後、第２の写真蝕刻工程（ＰＥＰ）を行い、ゲ−ト電極（ワ−ド線）２１を形成する。即ち、レジスト膜３６をポリシリコン膜上に形成した後、このレジスト膜３６を露光及び現像し、レジストパタ−ンを形成する。そして、このレジストパタ−ンをマスクにして、ポリシリコン膜をエッチングし、ゲ−ト電極（ワ−ド線）２１を形成する。
【０１５２】
このゲ−ト電極２１は、例えば行方向のメモリセルに共有されるように、行方向に直線状に形成される。
【０１５３】
次に、図４７及び図４８に示すように、レジスト膜３６を除去した後、フィ−ルド酸化膜１０及びゲ−ト電極２１をマスクにして、ｎ型不純物をシリコン基板１１の素子領域中に注入し、ソ−ス領域１８及びドレイン領域２０をそれぞれ形成する。
【０１５４】
また、層間絶縁膜２２，２３をシリコン基板１１上の全面に形成する。そして、コンタクトホ−ル２４をＭＯＳトレンジスタのドレイン領域２０上の層間絶縁膜２３に形成する。
【０１５５】
この後、スパッタ法を用いて、アルミニウム膜をシリコン基板１１上の全面に形成する。また、アルミニウム膜をパタ−ニングし、ビット線２５を形成する。このビット線２５は、例えば列方向のメモリセルに共有されるように、列方向に直線状に形成される。
【０１５６】
以上の工程により、トレンチキャパシタを有するＤＲＡＭのメモリセルアレイ部が完成する。
【０１５７】
上記製造方法によれば、図４９に示すように、ポリシリコン膜１６をトレンチ１２内に形成する際のエッチングの条件を制御し、ポリシリコン膜１６をトレンチ１２（シリコン基板１１の表面）から一定の高さだけ突出させている。
【０１５８】
また、トレンチ１２から突出したポリシリコン膜１６の側壁にポリシリコン膜４１を形成している。このポリシリコン膜１６は、シリコン基板（ＭＯＳトランジスタのソ−ス領域）にも接触するように形成される。
【０１５９】
従って、トレンチキャパシタの他方側の電極（ポリシリコン膜１６）とＭＯＳトランジスタのソ−ス領域１８は、セルフアライン（自己整合）で形成できるため、ソ−ス領域とポリシリコン膜１６を接続するためのコンタクトホ−ル及び導電膜の形成工程が不要となり、従来の第３及び第４の写真蝕刻工程を省略できることになる。
【０１６０】
即ち、トレンチキャパシタの電極とＭＯＳトランジスタのソ−ス領域の接続に係わるマスクの合わせずれは、トレンチ１２を形成する際の合わせずれＡと、ゲ−ト電極２１を形成する際の合わせずれＢのみになる。
【０１６１】
また、ＭＯＳトランジスタのソ−ス領域とポリシリコン膜４１との接触面積は、Ｓ３に示す分だけ確保でき、トレンチキャパシタの電極（ポリシリコン膜１６）とポリシリコン膜４１との接触面積は、トレンチから突出した部分のポリシリコン膜１６の側壁全体の面積Ｓ４だけ確保できる。
【０１６２】
つまり、コストの削減と共に、メモリセルが微細化されても容易にトレンチキャパシタの電極とＭＯＳトレンジスタのソ−ス領域を接続することができる。
【０１６３】
【発明の効果】
以上、説明したように、本発明の半導体装置及びその製造方法によれば、次のような効果を奏する。
【０１６４】
第一に、トレンチキャパシタの電極をトレンチから一定の高さだけ突出させている。
【０１６５】
従って、トレンチキャパシタの電極とＭＯＳトランジスタのソ−ス領域を導電膜により接続する場合、導電膜とトレンチキャパシタの電極との接触面積を増やすことができる。即ち、トレンチから突出した電極の側壁を、導電膜とトレンチキャパシタの電極との接触領域として用いることができ、コンタクト抵抗の低減に貢献することができる。
【０１６６】
また、トレンチから突出したトレンチキャパシタの電極は、当該電極をトレンチ内に形成する際のエッチングの条件を制御することで容易に形成できる。従って、製造工程を増やすことなく、導電膜とトレンチキャパシタの電極との接触面積を増やすことができる。
【０１６７】
第二に、トレンチキャパシタの電極をトレンチから一定の高さだけ突出させると共に、そのトレンチから突出した電極の側壁にポリシリコン膜を形成している。また、このポリシリコン膜は、シリコン基板の素子領域（ソ−ス領域）にも接触している。
【０１６８】
従って、トレンチから突出した部分のキャパジタ電極の側壁を、導電膜とキャパシタ電極との接触領域として用いることができ、かつ、この接触領域は、トレンチ及びゲ−ト電極を形成するためのマスクの合わせずれに影響されず、一定であるため、メモリセルの微細化に貢献できる。
【０１６９】
また、トレンチキャパシタの電極の側壁に形成されるポリシリコン膜は、セルフアライン（自己整合）で、トレンチキャパシタの電極とＭＯＳトランジスタのソ−ス領域を接続する。
【０１７０】
従って、ソ−ス領域とキャパシタ電極を接続するためのコンタクトホ−ル及び導電膜の形成工程が不要となり、従来方法に比べ、２つの写真蝕刻工程を省略できる。即ち、トレンチキャパシタの電極とＭＯＳトランジスタのソ−ス領域の接続に係わるマスクの合わせずれは、トレンチ及びゲ−ト電極を形成する際の合わせずれのみになる。
【０１７１】
つまり、コストの削減と共に、メモリセルが微細化されても容易にトレンチキャパシタの電極とＭＯＳトレンジスタのソ−ス領域を接続することができる。
【図面の簡単な説明】
【図１】  本発明の第１参考例に係わる半導体装置を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】  本発明の第２参考例に係わる半導体装置を示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】  第１及び第２参考例の半導体装置のキャパシタ電極側の接触面積を示す図。
【図６】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図９】図８のＩＸ−ＩＸ線に沿う断面図。
【図１０】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図１１】図１０のＸＩ−ＸＩ線に沿う断面図。
【図１２】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。
【図１４】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図１５】図１４のＸＶ−ＸＶ線に沿う断面図。
【図１６】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。
【図１８】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う断面図。
【図２０】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図２１】図２０のＸＸＩ−ＸＸＩ線に沿う断面図。
【図２２】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図２３】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。
【図２５】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面図。
【図２７】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。
【図２９】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿う断面図。
【図３１】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図３２】図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図。
【図３３】  本発明の第１参考例に係わる製造方法の一工程を示す平面図。
【図３４】図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図。
【図３５】  本発明の第１実施例に係わる半導体装置を示す平面図。
【図３６】図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図。
【図３７】  本発明の第２実施例に係わる半導体装置を示す平面図。
【図３８】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図。
【図３９】  本発明の第１実施例に係わる製造方法の一工程を示す平面図。
【図４０】図３９のＸＬ−ＸＬ線に沿う断面図。
【図４１】  本発明の第１実施例に係わる製造方法の一工程を示す平面図。
【図４２】図４１のＸＬＩＩ−ＸＬＩＩ線に沿う断面図。
【図４３】  本発明の第１実施例に係わる製造方法の一工程を示す平面図。
【図４４】図４３のＸＬＩＶ−ＸＬＩＶ線に沿う断面図。
【図４５】  本発明の第１実施例に係わる製造方法の一工程を示す平面図。
【図４６】図４５のＸＬＶＩ−ＸＬＶＩ線に沿う断面図。
【図４７】  本発明の第１実施例に係わる製造方法の一工程を示す平面図。
【図４８】図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図。
【図４９】本発明の半導体装置のソ−ス側及び電極側の接触面積を示す図。
【図５０】従来の半導体装置を示す平面図。
【図５１】図５０のＬＩ−ＬＩ線に沿う断面図。
【図５２】従来の製造方法の一工程を示す平面図。
【図５３】図５２のＬＩＩＩ−ＬＩＩＩ線に沿う断面図。
【図５４】従来の製造方法の一工程を示す平面図。
【図５５】図５４のＬＶ−ＬＶ線に沿う断面図。
【図５６】従来の製造方法の一工程を示す平面図。
【図５７】図５６のＬＶＩＩ−ＬＶＩＩ線に沿う断面図。
【図５８】従来の製造方法の一工程を示す平面図。
【図５９】図５８のＬＩＸ−ＬＩＸ線に沿う断面図。
【図６０】従来の製造方法の一工程を示す平面図。
【図６１】図６０のＬＸＩ−ＬＸＩ線に沿う断面図。
【図６２】従来の製造方法の一工程を示す平面図。
【図６３】図６２のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図。
【図６４】従来の製造方法の一工程を示す平面図。
【図６５】図６４のＬＸＶ−ＬＸＶ線に沿う断面図。
【図６６】従来の製造方法の一工程を示す平面図。
【図６７】図６６のＬＸＶＩＩ−ＬＸＶＩＩ線に沿う断面図。
【図６８】従来の製造方法の一工程を示す平面図。
【図６９】図６８のＬＸＩＸ−ＬＸＩＸ線に沿う断面図。
【図７０】従来の製造方法の一工程を示す平面図。
【図７１】図７０のＬＸＸＩ−ＬＸＸＩ線に沿う断面図。
【図７２】従来の製造方法の一工程を示す平面図。
【図７３】図７２のＬＸＸＩＩＩ−ＬＸＸＩＩＩ線に沿う断面図。
【図７４】従来の製造方法の一工程を示す平面図。
【図７５】図７４のＬＸＸＶ−ＬＸＸＶ線に沿う断面図。
【図７６】従来の製造方法の一工程を示す平面図。
【図７７】図７６のＬＸＸＶＩＩ−ＬＸＸＶＩＩ線に沿う断面図。
【図７８】従来の製造方法の一工程を示す平面図。
【図７９】図７８のＬＸＸＩＸ−ＬＸＸＩＸ線に沿う断面図。
【符号の説明】
１０                    …フィ−ルド酸化膜、
１１                    …シリコン基板、
１２                    …トレンチ、
１３                    …シリコン酸化膜、
１４，１６，４１        …ポリシリコン膜、
１５                    …ｎ型不純物層、
１７                    …絶縁膜、
１８                    …ソ−ス領域、
１９                    …導電膜、
２０                    …ドレイン領域、
２１                    …ゲ−ト電極（ワ−ド線）、
２２，２３              …層間絶縁膜、
２４，３９              …コンタクトホ−ル、
２５                    …ビット線、
３１                    …絶縁膜、
３２，３４，３６〜３８  …レジスト膜、
３３                    …ｐ型不純物層、
３５                    …ゲ−ト絶縁膜、
４０                    …埋め込み絶縁膜。
【図１】
0003730276.tif 000002
【図２】
0003730276.tif 000003
【図３】
0003730276.tif 000004
【図４】
0003730276.tif 000005
【図５】
0003730276.tif 000006
【図６】
0003730276.tif 000007
【図７】
0003730276.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４９】
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【図５０】
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【図５７】
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【図５９】
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【図６０】
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【図７９】
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