(57)【特許請求の範囲】
【請求項１】
５層以上の配線によって構成される多層配線を有する半導体集積回路装置において、第２層配線および前記第２層配線よりも上層に形成される偶数番目の配線は、Ｘ方向またはＹ方向に延在し、また、第３層配線および前記第３層配線よりも上層に形成される奇数番目の配線は、前記第２層配線と交差するようにＹ方向またはＸ方向に延在しており、さらに、前記偶数番目の配線の配線ピッチが、前記第２層配線の配線ピッチと同一でありかつ前記第２層配線よりも上層に形成される前記偶数番目の配線である第ｍ層配線は、前記第ｍ層配線の下に位置する前記偶数番目の配線である第（ｍ−２）層配線と前記第２層配線の配線ピッチの１／２の距離だけずれて配置されており、前記奇数番目の配線の配線ピッチが、前記第３層配線の配線ピッチと同一でありかつ前記第３層配線よりも上層に形成される前記奇数番目の配線である第ｎ層配線は、前記第ｎ層配線の下に位置する前記奇数番目の配線である第（ｎ−２）層配線と前記第３層配線の配線ピッチの１／２の距離だけずれて配置されており、前記第ｍ層配線と第（ｍ−１）層配線を接続する接続孔は前記第ｍ層配線と第（ｍ＋１）層配線を接続する接続孔と前記第ｍ層配線の配線ピッチの１／２の距離だけずれて配置されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、上下に位置する配線の間を絶縁するために設けられる層間絶縁膜の表面は、平坦化処理が施されていることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置であって、前記配線ピッチは、２．０μｍ以下であることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置であって、前記第２層配線、および最上層の配線を除いた前記第２層配線よりも上層に形成される配線は、信号配線として用いられることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置であって、最上層の配線、または最上層の配線およびその直下の配線は、電源配線として用いられることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、多層配線を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
論理付きメモリＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の論理部には、主にゲートアレイ方式が採用されている。ゲートアレイはあらかじめ拡散工程まで形成したマスタースライスを用意し、配線工程での配線を用いた結線によって所望の回路を実現するＬＳＩであり、短期間で高集積の論理回路を開発することができる。
【０００３】
ところで、ゲートアレイ方式を採用した論理付きメモリＬＳＩにおいては、配線層数が多くなればなるほど素子密度を高めることができて性能が向上するので、層数を増した配線の多層化技術の開発が行われており、例えばすでに、５層配線を有する論理付きメモリＬＳＩが実用化されている。
【０００４】
従来技術におけるこの５層配線を有する論理付きメモリＬＳＩでは、接続孔形成を従来のスパッタ技術で成膜せざるを得ないことから、その被着性確保の観点から接続孔形成をテーパ付きとする必要が有り、その接続孔領域を確保する必要から、例えば配線ピッチは４．０μｍとなり、集積度を向上させる上での限界となっている。
【０００５】
なお、アルミニウムのみで形成される配線は、エレクトロマイグレーション耐性が弱く、また、微細化により電気抵抗が増大するという問題がある。そこで、エレクトロマイグレーション耐性を向上し、電気抵抗を下げるために、アルミニウム中に３％の濃度の銅（Ｃｕ）を含有させた膜をスパッタリング法で半導体基板上へ堆積し、これを加工して配線を形成している。
【０００６】
なお、多層配線を用いたＬＳＩについては、例えば、培風館発行「超高速バイポーラデバイス」昭和６０年１１月１５日発行、永田穣編、Ｐ１２９に記載されている。
【０００７】
【発明が解決しようとする課題】
本発明者は、前記論理付きメモリＬＳＩに採用された多層配線において、以下の問題点が生じることを見いだした。
【０００８】
半導体チップ上に高集積に半導体素子を搭載するには、配線ピッチの縮小化が不可欠であり、例えば従来の２倍以上の集積度を得るには信号配線の配線ピッチを２．０μｍ以下とすることが不可欠である。
【０００９】
また、層間絶縁膜を挟んで上下に位置する配線ピッチが２．０μｍの配線を接続するためには、層間絶縁膜に設けられる接続孔の孔径を１．０μｍ以下とする必要がある。しかし、層間絶縁膜の厚さは配線の伝搬速度を支配する重要なパラメータであるため、半導体素子の微細化が進んでも、層間絶縁膜の厚さを低減することはできない。
【００１０】
従って、層間絶縁膜に設けられる接続孔の孔径は微細化されても層間絶縁膜の厚さを薄くできないため、ＬＳＩの高集積化が進むにつれて、接続孔のアスペクト比（接続孔の深さ／孔径）は高くなり、高アスペクト比の接続孔へスパッタリング法でアルミニウムを確実に埋め込み、低抵抗の配線を形成することが困難となっている。
【００１１】
また、３％の濃度のＣｕを含有するアルミニウム配線は反射率が高いため、ホトリソグラフィ工程で単層レジストを用いると、露光光の入射光と反射光の干渉による定在波効果が顕著に現われる。さらに、前記アルミニウム配線をドライエッチング法で加工する際に単層レジストを用いると、前記アルミニウム配線と単層レジストのエッチング時の選択比がとれないために、アルニミウム配線の加工不良が生じてしまう。
【００１２】
これらのことから、アルミニウム配線を加工する工程では、単層レジストを用いることができず、多層レジストの採用が不可欠となっている。しかし、多層配線の各層を全て多層レジストを用いて加工すると、工程数が著しく増加するだけでなく、製品の歩留まりも低下してしまう。
【００１３】
本発明の目的は、配線の高密度実装と配線の多層化を同時に実現することのできる技術を提供することにある。
【００１４】
本発明の他の目的は、多層配線を有する半導体集積回路装置において、製造歩留まりの向上、動作速度の高速化、および配線工程のスループットの向上を同時に実現することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、
（１）本発明の半導体集積回路装置は、３層以上の配線によって構成される多層配線を有しており、第２層配線および前記第２層配線よりも上層に形成される偶数番目の配線は、Ｘ方向またはＹ方向に延在し、また、第３層配線および前記第３層配線よりも上層に形成される奇数番目の配線は、前記第２層配線と交差するようにＹ方向またはＸ方向に延在しており、さらに、前記偶数番目の配線の配線ピッッチは、前記第２層配線の配線ピッチと同じ、また、前記奇数番目の配線の配線ピッチは、前記第３層配線の配線ピッチと同じである。
【００１７】
（２）また、本発明の半導体集積回路装置は、前記（１）の半導体集積回路装置において、前記第２層配線よりも上層に形成される前記偶数番目の配線である第ｍ層配線は、前記第ｍ層配線の下に配置する前記偶数番目の配線である第（ｍ−２）層配線と前記第２層配線の配線ピッチの１／２の距離だけずれて配置されており、また、前記第３層配線よりも上層に形成される前記奇数番目の配線である第ｎ層配線は、前記第ｎ層配線の下に位置する前記奇数番目の配線である第（ｎ−２）層配線と前記第３層配線の配線ピッチの１／２の距離だけずれて配置されている。
【００１８】
（３）また、本発明の半導体集積回路装置の製造方法は、前記（１）または（２）の半導体集積回路装置において、第１層配線はタングステン配線、前記第２層配線および前記第２層配線よりも上層に形成される配線はタングステン／アルミニウム／タングステン積層配線によって形成し、前記タングステン配線および前記タングステン／アルミニウム／タングステン積層配線を構成する下層のタングステン膜は、スパッタリング法で形成されるタングステン膜およびＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるタングステン膜を半導体基板上に順次堆積することによって形成する。
【００１９】
（４）また、本発明の半導体集積回路装置の製造方法は、前記（３）の半導体集積回路装置の製造方法において、３％以下の濃度のＣｕを含んだアルミニウム膜で、前記タングステン／アルミニウム／タングステン積層配線の中間層を構成する。
【００２０】
【作用】
上記した手段（１）〜（３）によれば、接続孔形成を垂直加工としてもＣＶＤ膜で埋め込むことができるために、接続孔形成領域を縮小化できることから第２層配線および第２層配線よりも上層に形成される配線は、２．０μｍ以下の配線ピッチで配置することが可能となる。
【００２１】
また、第ｎ層配線（ｎは３以上の整数）と第（ｎ＋１）層配線を接続するために設けられる接続孔は、第ｎ層配線と第（ｎ−１）層配線を接続するために設けられる接続孔に対して、配線ピッチの１／２の距離だけずらした箇所に配置できるので、接続孔のレイアウトの自由度を増すことができる。
【００２２】
上記した手段（３）および（４）によれば、タングステン配線およびタングステン／アルミニウム／タングステン積層配線を構成する下層のタングステン膜をＣＶＤ法で堆積することにより、アスペクト比が２．０の接続孔にも配線を被覆性良く埋め込むことができる。さらに、ＣＶＤ法でタングステン膜を堆積する前に、スパッタリング法でタングステン膜を堆積することにより、ＣＶＤ法で形成されるタングステン膜の接着性が向上するので、配線のはがれや導通不良を防ぐことができる。
【００２３】
また、タングステン／アルミニウム／タングステン積層配線の中間層に低抵抗のアルミニウム膜が設けられているので、配線の抵抗を低減することができる。
【００２４】
また、タングステン／アルミニウム／タングステン積層配線の中間層のアルミニウム膜が含有するＣｕの濃度を３％以下としているので、単層レジストをマスクに用いてドライエッチング法で積層配線を加工しても、良好な単層レジストのドライエッチング耐性が得られる。さらに、上層にタングステン膜を設けているので、ホトリソグラフィ工程における配線からの露光光の反射を低減することができ、単層レジストを用いても定在波効果が現れにくくなる。
【００２５】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。
【００２６】
本発明の一実施例である論理付きメモリＬＳＩを図１〜図５を用いて説明する。なお、実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
図１は、論理付きメモリＬＳＩ１のチップレイアウトを示す図である。論理付きメモリＬＳＩ１は、平面形状が正方形の半導体基板２上に形成されており、論理部３、メモリセル部４、メモリセル制御部５および入出力回路部６から構成されている。論理部３はゲートアレイで構成されており、基本セル７が複数配置された構造で、基本セル列を形成して、Ｘ方向に隙間無く複数行配置されている。
【００２８】
基本セル７内には、トランジスタおよび抵抗などの半導体素子が形成されており、このトランジスタは、ＧＳＴ（Ｇａｔｅ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｔｅｃｈｎｏｌｏｇｙ）構造のバイポーラトランジスタである。なお、ＧＳＴ構造のバイポーラトランジスタは、半導体素子が形成される活性領域の面積を縮小できて、活性領域間に生じる寄生容量が低減されるので、動作速度の高速化を図ることができる。
【００２９】
図２に、ゲートアレイで構成された論理部３における信号配線の結線方法を示す。本実施例の論理付きメモリＬＳＩ１は６層配線を採用しており、論理部３では、基本セル７間の結線は第１層配線８のみで行い、信号配線には第２層配線９（Ｍ２）から第５層配線１２（Ｍ５）、電源配線には第６層配線１３が用いられている。信号配線の配線幅は１．０μｍ、スペースは１．０μｍとしており、従って、信号配線の配線ピッチ（Ｐ１）は２．０μｍとなる。
【００３０】
図２に示すように、第２層配線９は２．０μｍの配線ピッチでＹ方向に延在し、これに対して、第３層配線１０は２．０μｍの配線ピッチでＸ方向に延在するように構成されている。さらに、第４層配線１１は第２層配線９に対して配線ピッチの半分（Ｐ１／２＝１．０μｍ）の距離をずらして、第２層配線９と同様に２．０μｍの配線ピッチでＹ方向に延在している。
【００３１】
第５層配線１２も第３層配線１０に対して配線ピッチの半分（Ｐ１／２＝１．０μｍ）の距離をずらして、第３層配線１０と同様にＸ方向に延在するように構成されている。
【００３２】
しかし、信号配線において、抵抗の低い配線を要する場合は、図２の第５層配線１２に示すように、幅の広い配線（例えば、３．０μｍ）を用いる。なお、信号配線の厚さは約０．９μｍである。
【００３３】
電源配線として使用される第６層配線１３のスペースは８．０μｍ、厚さは約２．０μｍである。
【００３４】
第１層配線８から第５層配線１２までの上下に位置する配線を接続するために層間絶縁膜に設けられる接続孔１４、１５、１６および１７の孔径は全て０．６μｍ、第５層配線１２と電源配線である最上層の第６層配線１３を接続する接続孔１８の寸法は１．５×３．０μｍである。また、接続孔１４、１５、１６および１７が配置される場所の配線の幅は１．２μｍ、配線のスペースは０．８μｍである。
【００３５】
接続孔の配置としては、ある信号配線の上下に設けられる接続孔は、配線ピッチの１／２離れた箇所に配置することが可能である。
【００３６】
例えば、図３に示すように、第２層配線９と第３層配線１０の間に設けられた接続孔１５に対して、第３層配線１０と第４層配線１１の間に設けられる接続孔１６は、配線ピッチの１／２である１．０μｍ離した箇所に形成することができる。
【００３７】
次に、本実施例の論理付きメモリＬＳＩ１の論理部３の要部断面構造およびその製造方法を図４を用いて説明する。
【００３８】
図４に示すように、本実施例の論理付きメモリＬＳＩ１は単結晶珪素からなるｐ型の半導体基板１０１ａを主体として構成されている。この半導体基板１０１ａの主面上にはｎ型エピタキシャル層１０３が積層されており、さらに、半導体基板１０１ａの主面には活性領域（素子形成領域）が設けられている。半導体基板１０１ａの裏面は、酸化珪素膜１０１ｃおよび支持基板１０１ｂで構成されている。
【００３９】
活性領域には前記半導体基板１０１ａとｎ型エピタキシャル層１０３との間に埋め込み型のｎ型半導体領域１０２が形成されている。前記活性領域は素子分離領域によって周囲の他の活性領域と電気的に分離されている。素子分離領域は主に素子間分離絶縁膜（例えば、酸化珪素膜）１０４および１０５で構成されている。
【００４０】
前記活性領域にはバイポーラトランジスタが形成されている。このバイポーラトランジスタはｎ型コレクタ領域、ｐ型ベース領域、ｎ型エミッタ領域のそれぞれを順次配列した縦構造で構成されている。
【００４１】
ｎ型コレクタ領域はｎ型エピタキシャル層１０３、埋め込み型のｎ型半導体領域１０２およびコレクタ電位引き上げ用ｎ型半導体領域１０６で構成されている。ｐ型ベース領域はグラフトベース領域であるｐ型半導体領域１０７および真性ベース領域であるｐ型半導体領域１０８で構成されている。ｎ型エミッタ領域はｎ型半導体領域１０９で構成されている。
【００４２】
前記コレクタ電位引き上げ用ｎ型半導体領域１０６には、コレクタ開口部１０４ａを通してタングステン配線（以下Ｗ配線と略す）１１５ａが接続されている。
【００４３】
ｐ型ベース領域であるｐ型半導体領域１０７には、ベース開口部１０４ｂを通してベース引き出し用電極１１０の一端が接続されている。ベース引き出し用電極１１０の他端には、絶縁膜１１２ａおよび１１２ｂに形成された接続孔１１３を通してＷ配線１１５ｂが形成されている。
【００４４】
ｎ型エミッタ領域であるｎ型半導体領域１０９には、エミッタ開口部１０４ｃを通してエミッタ引き出し用電極１１１が接続されている。エミッタ引き出し用電極１１１は絶縁膜１１２ａに形成された接続孔１１４を通してＷ配線１１５ｃと電気的に接続されている。なお、エミッタ引き出し電極１１１はｎ型不純物（ＡｓまたはＰ）が導入された多結晶珪素で形成されている。
【００４５】
前記Ｗ配線１１５ａ、１１５ｂおよび１１５ｃは第１層配線８の製造工程で形成されている。これらＷ配線１１５ａ、１１５ｂおよび１１５ｃは、スパッタリング法でタングステン膜を半導体基板１０１ａ上に０．２μｍ堆積した後、引き続いて、同一装置内でＣＶＤ法でタングステン膜を０．２μｍ堆積して形成する。
【００４６】
スパッタリング法で堆積したタングステン膜は、ＣＶＤ法で堆積したタングステン膜と下層の絶縁膜との間の接着層としての役目を担っており、また、ＣＶＤ法で堆積したタングステン膜は、高いアスペクト比を有する接続孔に対して、良好な被覆性を有している。
【００４７】
Ｗ配線１１５ａ、１１５ｂおよび１１５ｃは第１の層間絶縁膜１１６、１１７および１１８で覆われている。第１の層間絶縁膜１１６はＣＶＤ法によって形成された酸化珪素膜であり、良好な被覆性を持って、Ｗ配線１１５ａ〜１１５ｃを覆っている。
【００４８】
第１の層間絶縁膜１１７は、第１の層間絶縁膜１１６に生じた凹部を埋め込み、第１の層間絶縁膜１１６の表面を平坦化するために設けられている。すなわち、酸化珪素膜を第１の層間絶縁膜１１６上に塗布（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ  ；ＳＯＧ）法により堆積し、これをエッチバックすることにより、第２の層間絶縁膜１１６に生じた凹部に第１の層間絶縁膜１１７を埋め込んでいる。
【００４９】
第１の層間絶縁膜１１８は、配線の層間耐圧を確保するために設けられており、ＣＶＤ法によって形成された酸化珪素膜である。
【００５０】
第１の層間絶縁膜１１６の厚さは約０．４μｍ、塗布法によって堆積された第１の層間絶縁膜１１７の厚さは約０．４μｍ、エッチバックの厚さは約０．５５μｍ、第１の層間絶縁膜１１８の厚さは約０．９μｍである。
【００５１】
第１の層間絶縁膜１１６、１１７および１１８上には、第２層配線９の製造工程で形成されるタングステン／アルミニウム／タングステン積層配線（以下Ｗ／Ａｌ／Ｗ積層配線と略す）１２０が形成されている。Ｗ／Ａｌ／Ｗ積層配線１２０は、第１の層間絶縁膜１１６および１１８に形成された接続孔１１９を通して第１層配線８であるＷ配線１１５ａ〜１１５ｃと接続している。この接続孔１１９はほぼ垂直に加工されており、接続孔１１９の孔径は０．６μｍ、アスペクト比は２．０である。
【００５２】
Ｗ／Ａｌ／Ｗ積層配線１２０を形成する直前には、不活性ガス雰囲気中においてスパッタエッチング処理が施される。このスパッタエッチング処理は第１層配線８であるＷ配線１１５ａ〜１１５ｃの表面に形成される絶縁物質（例えば酸化タングステン）を除去する目的で行われる。
【００５３】
なお、スパッタエッチング処理に際し、接続孔１１９の側壁を成す第１の層間絶縁膜１１６および１１８を荷電粒子で叩くことによって、絶縁物質がＷ配線１１５ａ〜１１５ｃの表面に再び付着することを低減するために、接続孔１１９の形状は垂直に形成することが望ましい。
【００５４】
Ｗ／Ａｌ／Ｗ積層配線１２０を構成する下層のタングステン膜は、スパッタリング法とＣＶＤ法との連続処理で成膜され、下地の第１の層間絶縁膜１１６および１１８に対して良好な接着性を有し、かつ、高いアスペクト比の接続孔１１９に対して良好な被覆性を有している。
【００５５】
また、中間層のアルミニウム膜は、アルミニウム単層膜、あるいは、シリコン（Ｓｉ）、Ｃｕ、またはＳｉとＣｕの両者を含有するアルミニウム合金膜であり、配線の抵抗を下げるために用いられている。アルミニウム合金膜中のＣｕの濃度は３．０％以下であり、Ｃｕは配線のエレクトロマイグレーションを低減する効果がある。上層のタングステン膜は、フォトリソグラフィ工程における配線の表面からの露光光の反射を抑制する効果がある。
【００５６】
Ｗ／Ａｌ／Ｗ積層配線１２０を構成する下層のタングステン膜は、スパッタリング法で堆積された厚さ０．０５μｍのタングステン膜とＣＶＤ法で堆積された０．２μｍのタングステン膜で構成されており、中間層のアルミニウム膜の厚さは０．６μｍ、上層のタングステン膜の厚さは０．０５μｍである。
【００５７】
なお、Ｗ／Ａｌ／Ｗ積層配線１２０下に位置する第１の層間絶縁膜１１６、１１７および１１８の表面が平坦であり、また、上層に低反射膜であるタングステン膜を採用しているので、Ｗ／Ａｌ／Ｗ積層配線１２０を加工するホトリソグラフィ工程において、定在波効果が抑えられ、単層レジストを用いることが可能となる。
【００５８】
Ｗ／Ａｌ／Ｗ積層配線１２０は第２の層間絶縁膜１２１、１２２および１２３で覆われている。第２の層間絶縁膜１２１は、第１層配線８であるＷ配線１１５ａ〜１１５ｃ上に形成された第１の層間絶縁膜１１６と同様に、ＣＶＤ法によって形成された酸化珪素膜であり、良好な被覆性を持って、Ｗ／Ａｌ／Ｗ積層配線１２０を覆っている。
【００５９】
第２の層間絶縁膜１２２は、第２の層間絶縁膜１２１に生じた凹部を埋め込み、第２の層間絶縁膜１２１の表面を平坦化するために設けられている。すなわち、酸化珪素膜を塗布法により第２の層間絶縁膜１２１上に堆積し、これをエッチバックすることによって、第２の層間絶縁膜１２１に生じた凹部に第２の層間絶縁膜１２２を埋め込んでいる。
【００６０】
第２の層間絶縁膜１２３は、配線の層間耐圧を確保するために設けられており、ＣＶＤ法によって形成された酸化珪素膜である。
【００６１】
第２の層間絶縁膜１２１の厚さは約０．６μｍ、塗布法によって堆積された第２の層間絶縁膜１２２の厚さは約０．５５μｍ、エッチバックの厚さは約０．６μｍ、第２の層間絶縁膜１２３の厚さは約０．９μｍである。
【００６２】
第２の層間絶縁膜１２１、１２２および１２３上には、第３層配線１０の製造工程で形成されるＷ／Ａｌ／Ｗ積層配線１２４が形成されている。Ｗ／Ａｌ／Ｗ積層配線１２４は、第２の層間絶縁膜１２１および１２３に形成された接続孔１２５を通して第２層配線９であるＷ／Ａｌ／Ｗ積層配線１２０と接続している。この接続孔１２５はほぼ垂直に加工されている。
【００６３】
Ｗ／Ａｌ／Ｗ積層配線１２４は、第２層配線９であるＷ／Ａｌ／Ｗ積層配線１２０と同じ方法で形成される。また、Ｗ／Ａｌ／Ｗ積層配線１２４を形成する直前には、不活性ガス雰囲気中において、第２層配線９であるＷ／Ａｌ／Ｗ積層配線１２０の形成時と同様に、スパッタエッチング処理が施される。
【００６４】
ところで、接続孔１２５を開孔する際に、第２層配線９であるＷ／Ａｌ／Ｗ積層配線１２０を構成する上層のタングステン膜がエッチングされて、中間層のアルミニウム膜が露出することがある。
【００６５】
このアルミニウム膜が露出した状態で、第３層配線１０であるＷ／Ａｌ／Ｗ積層配線１２４を形成すると、Ｗ／Ａｌ／Ｗ積層配線１２４を構成する下層のスパッタリング法で堆積されたタングステン膜の被着性が悪い場合、スパッタリング法に続いてＣＶＤ法で下層のタングステン膜を形成する際に用いられるガス（ＷＦ６）と、露出した前記アルミニウム膜とが反応して、ＡｌＦ３  が生成され、第２層配線９と第３層配線１０の間で導通不良が生じることがある。
【００６６】
従って、第３層配線１０であるＷ／Ａｌ／Ｗ積層配線１２４を構成する下層のスパッタリング法で形成されるタングステン膜の膜厚を厚くして、接続孔１２５の底部での被着性を高め、前記導通不良を防いでいる。
【００６７】
Ｗ／Ａｌ／Ｗ積層配線１２４の下層を構成するタングステン膜は、スパッタリング法で堆積された０．１μｍのタングステン膜とＣＶＤ法で堆積された０．１５μｍのタングステン膜で構成されており、中間層のアルミニウム膜の厚さは０．６μｍ、上層のタングステン膜の厚さは０．０５μｍである。
【００６８】
図５は、接続孔を介して接続された上下に位置するＷ／Ａｌ／Ｗ積層配線間の導通歩留まりと接続孔のアスペクト比との関係を示している。アスペクト比を２．０としても、約４０％の導通歩留まりを得ることができる。
【００６９】
以上、第３層配線１０であるＷ／Ａｌ／Ｗ積層配線１２４を形成するまでの製造工程を述べたが、第３層配線１０よりも上層に形成される第４層配線１１および第５層配線１２は、第３層配線１０であるＷ／Ａｌ／Ｗ積層配線１２４と同様に形成される。
【００７０】
また、第３層配線１０と第４層配線１１の間に位置する第３の層間絶縁膜１２６、１２７および１２８、ならびに第４層配線１１と第５層配線１２の間に位置する第４の層間絶縁膜１３１、１３２および１３３は、第２の層間絶縁膜１２１、１２２および１２３と同様に形成される。第４層配線１１であるＷ／Ａｌ／Ｗ積層配線１２９は、第３の層間絶縁膜１２６，１２７，１２８に形成された接続孔１３０を通して第３層配線１０であるＷ／Ａｌ／Ｗ積層配線１２４と接続している。
【００７１】
第５層配線１２であるＷ／Ａｌ／Ｗ積層配線１３４は第５の層間絶縁膜１３６、１３７および１３８で覆われている。Ｗ／Ａｌ／Ｗ積層配線１３４は、第４の層間絶縁膜１３１，１３２，１３３に形成された接続孔１３５を通してＷ／Ａｌ積層配線１２４と接続している。第５の層間絶縁膜１３６、１３７および１３８も第２の層間絶縁膜１２１、１２２および１２３と同じ方法で形成される。
【００７２】
第５の層間絶縁膜１３６の厚さは約０．６μｍ、塗布法によって堆積された第５の層間絶縁膜１３７の厚さは約０．５５μｍ、エッチバックの厚さは約０．６μｍ、第５の層間絶縁膜１３８の厚さは約１．２μｍである。
【００７３】
第５の層間絶縁膜１３６、１３７および１３８上には、第６層配線１３の製造工程で形成される電源配線であるアルミニウム配線（以下Ａｌ配線と略す）１３９が形成されている。Ａｌ配線１３９は、第５の層間絶縁膜１３６および１３８に形成された接続孔１４０を通して第５層配線１２であるＷ／Ａｌ／Ｗ積層配線１３４と接続している。この接続孔１４０の寸法は１．５×３．０μｍ、アスペクト比は１．０である。
【００７４】
接続孔１４０はＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いたドライエッチング法、またはウエットエッチング法とＲＩＥドライエッチング法によって形成される。Ａｌ配線１３９を形成する直前には、不活性ガス雰囲気中において、スパッタエッチング処理が施される。Ａｌ配線１３９の厚さは１．０〜２．０μｍである。なお、第６層配線１３にはＣｕ配線を用いてもよい。
【００７５】
第６層配線１３であるＡｌ配線１３９上にはファイナルパッシベーション膜１４１および１４２が形成されている。ファイナルパッシベーション膜１４１は、例えば室化珪素膜で形成されており、ファイナルパッシベーション膜１４２は酸化珪素膜で形成されている。
【００７６】
ファイナルパッシベーション膜１４１および１４２上には、外部端子用引き出し配線としてのＢＬＭ（Ｂａｌｌ  Ｌｉｍｉｔｉｎｇ  Ｍｅｔａｌｌｕｒｇｙ）膜１４３がスパッタリング法によって形成されている。ＢＬＭ膜１４３は、クロム（Ｃｒ）、Ｃｕおよび金（Ａｕ）を順次積層した構造となっており、ＢＬＭ膜１４３上に、外部端子（ボンディングパッド）１４４が形成される。
【００７７】
ＢＬＭ膜１４３と第６層配線１３であるＡｌ配線１３９との接続は、接続孔１４５を通して行われる。接続孔１４５は、ドライエッチング法でファイナルパッシベーション膜１４１および１４２に角度をつけて加工する、あるいは、ファイナルパッシベーション膜１４１の上面までをウエットエッチングで除去して、その後、ファイナルパッシベーション膜１４１をドライエッチングで加工して形成される。
【００７８】
このような方法で接続孔１４５を形成することにより、接続孔１４５内のＢＬＭ膜１４３の被着不良を防止することができる。
【００７９】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８０】
例えば、前記実施例では、６層配線の論理付きメモリＬＳＩに適用した場合について説明したが、６層以外の多層配線を有するいかなる半導体集積回路装置ににも適用可能である。
【００８１】
また、本発明では、多層配線を有する配線基板上に、複数の半導体チップを搭載するマザーチップ構造の電子装置にも適用可能である。前記電子装置の配線基板は少なくとも３層以上の信号配線を有しており、論理付きメモリＬＳＩの６層配線の信号配線と同様にチャネル構造で配置されている。前記配線基板は、単結晶珪素基板、炭化珪素基板、セラミック基板およびムライト基板などで形成されている。
【００８２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８３】
（１）本発明によれば、多層配線を有する半導体集積回路装置において、２．０μｍ以下の配線ピッチで配線を配置することが可能となり、また、接続孔のレイアウトの自由度を増すことができるので、配線の高密度実装と配線の多層化を同時に実現することができる。
【００８４】
（２）本発明によれば、多層配線を有する半導体集積回路装置において、２．０のアスペクト比を有する接続孔に、被覆性良く低抵抗の配線を確実に埋め込むことができ、また、ホトリソグラフィ工程において単層レジストを用いて配線を加工することができるので、製造歩留まりの向上、動作速度の高速化、および配線工程のスループットの向上を同時に実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である論理付きメモリＬＳＩのチップレイアウトを示す図である。
【図２】本発明の一実施例である論理付きメモリＬＳＩの信号配線のレイアウトルールを示す図である。
【図３】本発明の一実施例である論理付きメモリＬＳＩにおいて、第２層配線と第３層配線の間に設けられる接続孔に対して、第３層配線と第４層配線の間に設けられる接続孔を配置することが可能な箇所を示す図である。
【図４】本発明の一実施例である論理付きメモリＬＳＩを示す半導体基板の要部断面図である。
【図５】接続孔を介して接続された上下に位置するＷ／Ａｌ／Ｗ積層配線間の導通歩留まりと接続孔のアスペクト比との関係を示す図である。
【符号の説明】
１  論理付きメモリＬＳＩ
２  半導体基板
３  論理部
４  メモリセル部
５  メモリセル制御部
６  入出力回路部
７  基本セル
８  第１層配線
９  第２層配線
１０  第３層配線
１１  第４層配線
１２  第５層配線
１３  第６層配線
１４  接続孔
１５  接続孔
１６  接続孔
１７  接続孔
１８  接続孔
１０１ａ  半導体基板
１０１ｂ  支持基板
１０１ｃ  酸化珪素膜
１０２  埋め込み型のｎ型半導体領域
１０３  ｎ型エピタキシャル層
１０４  素子間分離絶縁膜
１０４ａ  コレクタ開口部
１０４ｂ  ベース開口部
１０４ｃ  エミッタ開口部
１０５  素子間分離絶縁膜
１０６  コレクタ電位引き上げ用ｎ型半導体領域
１０７  ｐ型半導体領域
１０８  ｐ型半導体領域
１０９  ｎ型半導体領域
１１０  ベース引き出し用電極
１１１  エミッタ引き出し用電極
１１２ａ  絶縁膜
１１２ｂ  絶縁膜
１１３  接続孔
１１４  接続孔
１１５ａ  タングステン配線（第１層配線）
１１５ｂ  タングステン配線（第１層配線）
１１５ｃ  タングステン配線（第１層配線）
１１６  第１の層間絶縁膜
１１７  第１の層間絶縁膜
１１８  第１の層間絶縁膜
１１９  接続孔
１２０  タングステン／アルミニウム／タングステン積層配線（第２層配線）
１２１  第２の層間絶縁膜
１２２  第２の層間絶縁膜
１２３  第２の層間絶縁膜
１２４  タングステン／アルミニウム／タングステン積層配線（第３層配線）
１２５  接続孔
１２６  第３の層間絶縁膜
１２７  第３の層間絶縁膜
１２８  第３の層間絶縁膜
１２９  タングステン／アルミニウム／タングステン積層配線（第４層配線）
１３０  接続孔
１３１  第４の層間絶縁膜
１３２  第４の層間絶縁膜
１３３  第４の層間絶縁膜
１３４  タングステン／アルミニウム／タングステン積層配線（第５層配線）
１３５  接続孔
１３６  第５の層間絶縁膜
１３７  第５の層間絶縁膜
１３８  第５の層間絶縁膜
１３９  アルミニウム配線（第６層配線）
１４０  接続孔
１４１  ファイナルパッシベーション膜
１４２  ファイナルパッシベーション膜
１４３  ＢＬＭ膜
１４４  外部端子（ボンディングパッド）
１４５  接続孔
Ｍ２  第２層配線のレイアウト
Ｍ３  第３層配線のレイアウト
Ｍ４  第４層配線のレイアウト
Ｍ５  第５層配線のレイアウト
Ｐ１  配線ピッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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