(57)【特許請求の範囲】
【請求項１】
出力回路が、高位側電源と入出力端子との間に直列に接続されている第１のトランジスタと第１の抵抗よりなる第１の直列回路と、
前記入出力端子と低位側電源との間に直列に接続されている第２の抵抗と第２のトランジスタよりなる第２の直列回路と、
を備え、
前記入出力端子から入力回路への信号入力時、制御信号に基づき、前記第１及び第２のトランジスタをオンとして、前記第１及び第２の直列回路を、前記入出力端子に接続する線路の終端回路として動作させる制御手段を備えている、ことを特徴とする入出力回路。
【請求項２】
請求項１記載の前記入出力回路において、前記終端回路をなす前記第１及び第２の直列回路と前記入出力端子の接続点における無信号時の電圧に等しい電圧を生成し、基準電圧として、前記入力回路に供給する回路を備えている、ことを特徴とする基準電圧生成回路。
【請求項３】
入出力端子に出力端と入力端がそれぞれ接続された出力回路と入力回路とを備えた入出力回路において、
前記出力回路は、高位側電源と前記入出力端子との間に直列に接続されている第１のトランジスタと第１の抵抗よりなる第１の直列回路と、
前記入出力端子と低位側電源との間に直列に接続されている第２の抵抗と第２のトランジスタよりなる第２の直列回路と、
を備え、
入出力を制御する制御信号を入力し該制御信号に基づき、信号入力時には、前記第１及び第２のトランジスタをともにオン状態に設定して、前記第１及び第２の直列回路を、終端回路として動作させ、
信号出力時には、前記入出力端子から出力すべき信号の論理値に応じて、前記第１及び第２のトランジスタのうち一方をオン、他方をオフとし、前記第１及び第２の直列回路を、出力バッファとして動作させる制御を行う制御手段を備えている、ことを特徴とする入出力回路。
【請求項４】
請求項３記載の前記入力回路が、第１及び第２の入力端を備え、前記第１の入力端に入力される入力信号と前記第２の入力端に入力される基準電圧とを差動入力する構成とされており、
前記入力回路に前記基準電圧を供給する基準電圧生成回路が、
前記高位側電源と基準電圧出力端との間に直列に接続されている第３のトランジスタと第３の抵抗よりなる第３の直列回路と、
前記基準電圧出力端と前記低位側電源との間に直列に接続されている第４の抵抗と第４のトランジスタよりなる第４の直列回路と、
を備えている、ことを特徴とする基準電圧生成回路。
【請求項５】
前記出力回路は、前記高位側電源と低位側電源間に接続された前記第１の直列回路と前記第２の直列回路と並列に接続され、前記制御信号に基づき、信号入力時にその出力がハイインピーダンス状態に設定される出力駆動回路を備えている、ことを特徴とする、請求項３記載の入出力回路。
【請求項６】
請求項３記載の前記入力回路が、第１及び第２の入力端を備え、前記第１の入力端に入力される入力信号と前記第２の入力端に入力される基準電圧とを差動入力する構成とされており、
前記入力回路の基準電圧を入力する第２の入力端と低位側電源との間に接続されたバイパス用のコンデンサを、前記入力回路と同一チップ内に備えている、ことを特徴とする入出力回路。
【請求項７】
入力端子からの入力信号と基準電圧とを差動入力する入力回路に前記基準電圧を供給する基準電圧生成回路において、
高位側電源と基準電圧出力端との間に直列に接続されている第１のトランジスタと第１の抵抗よりなる第１の直列回路と、
前記基準電圧出力端と低位側電源との間に直列に接続されている第２の抵抗と第２のトランジスタよりなる第２の直列回路と、
を備え、前記第１及び第２のトランジスタはオン状態に設定され前記基準電圧出力端から前記基準電圧が出力される、ことを特徴とする基準電圧生成回路。
【請求項８】
前記基準電圧出力端から出力される基準電圧を非反転入力端に受け、出力端が反転入力端に接続されている演算増幅器を備え、
前記演算増幅器の出力端からの出力信号が前記基準電圧として、前記入力回路に供給される、ことを特徴とする、請求項７記載の基準電圧生成回路。
【請求項９】
前記基準電圧生成回路の基準電圧出力端が、出力駆動回路の出力端子に接続されており、前記出力駆動回路はその入力と出力が接続されている、ことを特徴とする、請求項４又は７記載の基準電圧生成回路。
【請求項１０】
直列に接続されている第１のトランジスタと第１の抵抗とからなる第１の直列回路と、
直列に接続されている第２の抵抗と第２のトランジスタとからなる第２の直列回路とが、高位側電源と入出力端子間に、並列に接続され、
直列に接続されている第３の抵抗と第３のトランジスタとからなる第３の直列回路と、
直列に接続されている第４の抵抗と第４のトランジスタとからなる第４の直列回路とが、前記入出力端子と低位側電源間に、並列に接続されてなる出力バッファと、
前記入出力端子に入力端が接続されている入力バッファと、
入出力を制御する制御信号と、前記入出力端子から出力すべき信号とを入力とし、前記制御信号に基づき、信号出力時、前記入出力端子から出力すべき前記信号の論理を反転した信号を、前記第１乃至第４のトランジスタの制御端子に共通に供給し、
信号入力時、前記第１及び第３のトランジスタの制御端子には、高位側電源電圧と低位側電源電圧のうち前記第１及び第３のトランジスタをともにオフ状態とする電圧をそれぞれ供給し、前記第２及び第４のトランジスタの制御端子には、前記高位側電源電圧と前記低位側電源電圧のうち前記第２及び第４のトランジスタをともにオン状態とする電圧をそれぞれ供給する制御を行う制御回路と、
を備えている、ことを特徴とする半導体集積回路。
【請求項１１】
前記入力バッファが、第１の入力端と第２の入力端を備え、前記第１の入力端と前記第２の入力端より前記入出力端子からの入力信号と基準電圧とを差動入力する構成とされ、
前記入力バッファの前記第２の入力端に前記基準電圧を供給する基準電圧生成回路を備え、
前記基準電圧生成回路が、
前記高位側電源と基準電圧出力端との間に直列に接続されている第５のトランジスタと第５の抵抗よりなる第５の直列回路と、
前記基準電圧出力端と前記低位側電源との間に直列に接続されている第６の抵抗と第６のトランジスタよりなる第６の直列回路と、
を備え、
前記第５及び第６のトランジスタがオン状態とされ前記基準電圧出力端から基準電圧が出力される、ことを特徴とする、請求項１０記載の半導体集積回路。
【請求項１２】
前記基準電圧出力端が非反転入力端に接続されており、出力端が反転入力端に接続されてなる演算増幅器を備え、
前記演算増幅器の出力端からの出力電圧が前記基準電圧として前記入力回路に供給される、ことを特徴とする、請求項１１記載の半導体集積回路。
【請求項１３】
前記入力バッファの前記基準電圧を入力とする第２の入力端と前記低位側電源との間に接続されたバイパス用のコンデンサをチップ内に備えている、ことを特徴とする、請求項１１又は１２記載の半導体集積回路。
【請求項１４】
請求項２、４、７、８のいずれか一に記載の基準電圧生成回路を具備した半導体集積回路との間で信号の送受が行われる半導体集積回路であって、
入力と出力が接続された出力駆動回路を備え、
前記出力駆動回路の出力端子が、前記基準電圧生成回路の基準電圧出力端に接続される、ことを特徴とする、半導体集積回路。
【請求項１５】
請求項１１記載の半導体集積回路との間で信号の送受が行われる半導体集積回路であって、
入力と出力が接続された出力駆動回路を備え、
前記出力駆動回路の出力端子が、請求項１１記載の半導体集積回路の前記基準電圧生成回路の基準電圧出力端に接続される、ことを特徴とする、半導体集積回路。
【請求項１６】
前記第１及び第２のトランジスタが第１導電型のトランジスタよりなり、前記第３及び第４のトランジスタが第２導電型のトランジスタよりなる、ことを特徴とする、請求項１０記載の半導体集積回路。
【請求項１７】
前記第５のトランジスタが第１導電型のトランジスタよりなり、前記第６のトランジスタが第２導電型のトランジスタよりなる、ことを特徴とする、請求項１１記載の半導体集積回路。
【請求項１８】
請求項１１記載の半導体集積回路の一つの前記基準電圧生成回路の基準電圧出力端から出力される基準電圧が、前記基準電圧生成回路と同一チップ上に設けられている複数の前記入力バッファに対して、共通に供給される、ことを特徴とする半導体集積回路。
【請求項１９】
請求項１１記載の半導体集積回路が、入力と出力が接続された出力駆動回路を備えており、
前記出力駆動回路の出力端子は、請求項１１記載の前記半導体集積回路と信号の送受を行う他の半導体集積回路に設けられている基準電圧出力端に接続されており、
前記他の半導体集積回路が、請求項１１記載の基準電圧生成回路を備えている、ことを特徴とする半導体集積回路。
【請求項２０】
前記出力駆動回路がＣＭＯＳインバータよりなる、ことを特徴とする、請求項１５又は１９記載の半導体集積回路。
【請求項２１】
前記制御回路は、内部回路からのデータと、第１の制御信号をインバータで反転した信号とをそれぞれ第１、第２の入力端から入力する否定論理積回路と、
前記データと、前記第１の制御信号とをそれぞれ第１、第２の入力端から入力とする否定論理和回路と、
前記否定論理積回路の出力信号と、第２の制御信号とをそれぞれ第１、第２の入力端から入力する第１の排他的論理和回路と、
前記否定論理積回路の出力信号と、第３の制御信号とをそれぞれ第１、第２の入力端から入力する第２の排他的論理和回路と、
前記否定論理和回路の出力信号と、前記第２の制御信号とをそれぞれ第１、第２の入力端から入力する第３の排他的論理和回路と、
前記否定論理和回路の出力信号と、前記第３の制御信号とをそれぞれ第１、第２の入力端から入力する第４の排他的論理和回路と、
を備え、
前記第１、前記第２の排他的論理和回路の出力信号が、前記第１、第２のトランジスタの制御端子にそれぞれ入力され、
前記第３、第４の排他的論理和回路の出力が、前記第３、第４のトランジスタの制御端子にそれぞれ入力され、
前記第１乃至第３の制御信号に基づき、前記出力回路は、
前記第１及び第２のトランジスタがＨｉｇｈレベル駆動用、前記第３及び第４のトランジスタがＬｏｗレベル駆動用のトランジスタとして動作するデータ出力モード、
前記第１及び第３のトランジスタがオフし前記第２及び第４のトランジスタがオンするアクティブ終端モード、及び、
前記第１乃至第４のトランジスタがオフするハイインピーダンス状態
のうち少なくともいずれか一に設定される、ことを特徴とする、請求項１０記載の半導体集積回路。
【請求項２２】
請求項１、３、５、及び６のいずれか一に記載の入出力回路を備えたメモリ装置。
【請求項２３】
請求項２、４、７、８、及び９のいずれか一に記載の基準電圧生成回路を備えたメモリ装置。
【請求項２４】
請求項１０乃至２１のいずれか一に記載の半導体集積回路を備えたメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力と出力を行う双方向の入出力インタフェースに関し、特に、伝送線路の終端回路と基準電圧生成回路に関する。
【０００２】
【従来の技術】
信号の立ち上がり・立ち下がり時間が速い高速ロジック回路では、信号線を分布定数回路の伝送線路として扱うことが必要となる場合がある。例えば伝送線路の伝搬遅延時間が出力信号の立ち上がり・立ち下がり時間に比べて大きいとき、反射を考慮しなければならない。すなわち、伝送線路の特性インピーダンスと異なるインピーダンスの回路を該伝送線路に接続したときに接続点で反射が生じる。良く知られているように、線路の特性インピーダンスをＺ0、負荷インピーダンスをＺLとすると、受信端での反射係数ρ1は、
ρ1＝（ＺL−Ｚ0）/（ＺL＋Ｚ0）
で与えられ、信号源の出力インピーダンスをＺsとすると、送信端での反射係数ρ2は、
ρ2＝（Ｚｓ−Ｚ0）/（Ｚｓ＋Ｚ0）
となる。よって、特性インピーダンスＺ0の伝送線路を、ＺL＝Ｚ0、もしくはＺｓ＝Ｚ0で終端すれば、反射は回避されることになる。
【０００３】
図９は、半導体集積回路における入出力インタフェース回路を模式的に示した図であり、入力モードのときに終端抵抗を信号線に接続する構成とした従来の入出力回路の構成が模式的に示されている。図９を参照すると、この回路は、第１の入出力回路１１００と、第１の入出力回路１１００と配線で接続されて信号の送受を行う第２の入出力回路１２００と、基準電圧源１３００とを備えている。
【０００４】
第１の入出力回路１１００は、外部回路（図９では回路１２００）との間で信号を双方向に送受する入出力端子（Ｉ／Ｏピン）ＤＱに、入力端と出力端とがそれぞれ接続された入力回路（入力バッファ）１１１０と出力回路（出力バッファ）１１２０とを備えるとともに、終端回路として、制御回路１１４０と、入出力端子ＤＱにそれぞれ一端が接続された終端抵抗Ｒ１０１、Ｒ１０２と、終端抵抗Ｒ１０１、Ｒ１０２の他端と高位側電源ＶＤＤＱ、低位側電源ＧＮＤとの間にそれぞれ接続されたスイッチＳＷ１、ＳＷ２を備えている。
【０００５】
第１の入出力回路１１００は、出力モード（送信モード）とされ、出力バッファ１１２０は出力イネーブル状態とされている。出力バッファ１１２０は、入出力を制御する制御信号とデータ源１１５０からのデータを入力とする制御回路１１３０と、制御回路１１３０の出力にゲートが共通に接続され、ドレイン同士が共通接続されて入出力端子ＤＱに接続され、ソースがそれぞれ高位側電源ＶＤＤＱと低位側電源ＧＮＤに接続されているＰチャネルＭＯＳトランジスタＭＰ１０１とＮチャネルＭＯＳトランジスタＭＮ１０１よりなるＣＭＯＳインバータと、を備えて構成されている。なお、データ源１１５０は、入出力端子ＤＱから出力すべきデータを第１の入出力回路１１００の制御回路１１３０に供給する内部回路（不図示）を表している。
【０００６】
入力バッファ１１１０の第１の入力端と第２の入力端には、入出力端子ＤＱからの入力信号と、基準電圧源１３００からの基準電圧Ｖrefとがそれぞれ供給され、入力バッファ１１１０は、入力信号と基準電圧Ｖrefとを不図示の入力段差動対で差動増幅し、入力信号と基準電圧Ｖrefの大小関係に対応した論理値の信号を図示されない内部回路に出力する。なお、入力バッファ１１１０は、出力モードのときにオフ状態に設定する構成としてもよい。
【０００７】
第２の入出力回路１２００は、入出力端子ＤＱに入力端と出力端がそれぞれ接続された入力回路（入力バッファ）１２１０と出力回路（出力バッファ）１２２０を備えるとともに、終端回路として、制御回路１２４０と、入出力端子ＤＱにそれぞれ一端が接続された終端抵抗Ｒ２０１、Ｒ２０２と、終端抵抗Ｒ２０１、Ｒ２０２の他端と高位側電源ＶＤＤＱ、低位側電源ＧＮＤとの間にそれぞれ接続されたスイッチＳＷ３、ＳＷ４を備えている。
【０００８】
出力バッファ１２２０は、出力バッファ１１２０と同様の構成とされているが、図９に示す回路接続の例では、第２の入出力回路１２００が入力モード（受信モード）であるため、その出力はハイインピーダンス状態に設定されている。より詳細には、出力バッファ１２２０は、制御回路１２３０と、制御回路１２３０の出力にゲートがそれぞれ接続され、ドレイン同士が共通接続されて入出力端子ＤＱに接続され、ソースがそれぞれ高位側電源ＶＤＤＱと低位側電源ＧＮＤに接続されているＰチャネルＭＯＳトランジスタＭＰ２０１とＮチャネルＭＯＳトランジスタＭＮ２０１よりなるＣＭＯＳインバータを備え、ＭＯＳトランジスタＭＰ２０１のゲートは高位側電源電圧ＶＤＤＱ、ＭＯＳトランジスタＭＮ２０１のゲートは低位側電源電圧ＧＮＤとされ、ともにオフ状態とされている。
【０００９】
入力バッファ１２１０の第１の入力端と第２の入力端には、入出力端子ＤＱからの入力信号と基準電圧源１３００からの基準電圧Ｖrefとがそれぞれ供給され、入力バッファ１２１０は、入力信号と基準電圧Ｖrefとを不図示の入力差動対で差動増幅し、入力信号と基準電圧Ｖrefの大小関係に対応した論理値の信号を、図示されない内部回路に出力する。なお、入出力回路における高位側電源ＶＤＤＱは、端子ＤＱをＨｉｇｈレベルに駆動するための電源電圧である。なお、半導体集積回路の内部回路は必ずしもこの電源ＶＤＤＱで駆動する必要はなく、別の電源、例えばＶＤＤＱよりも低い電圧に降圧した内部電源電圧が用いられる場合もある。
【００１０】
図９には、前述したように、第１の入出力回路１１００においてデータ送信時、第２の入出力回路１２００においてデータ受信時の場合の構成が示されており、出力バッファ１１２０において、制御回路１１３０は、データ源１１５０からのデータをインバータＩＮＶで反転した信号を生成し、ＣＭＯＳインバータ（ＭＰ１０１，ＭＮ１０１）のゲートに供給する。
【００１１】
また、制御回路１１４０は、終端抵抗Ｒ１０１と高位側電源ＶＤＤＱ間のスイッチＳＷ１と、終端抵抗Ｒ１０２と低位側電源ＧＮＤ間のスイッチＳＷ２をオフとし、終端抵抗Ｒ１０１、Ｒ１０２と、端子ＤＱに接続される線路とを、非接続とする。
【００１２】
一方、受信時の第２の入出力回路１２００において、制御回路１２３０は、制御信号（出力ディセーブル）を受けて、ＰチャネルＭＯＳトランジスタＭＰ２０１のゲートを高位側電源電圧ＶＤＤＱ、ＮチャネルＭＯＳトランジスタＭＮ２０１のゲートを低位側電源電圧ＧＮＤに設定して、両トランジスタをオフ状態としている。また、入力バッファ１２１０はオン状態とされている。そして、制御回路１２４０は、抵抗Ｒ２０１と高位側電源ＶＤＤＱ間のスイッチＳＷ３と、抵抗Ｒ２０２と低位側電源ＧＮＤ間のスイッチＳＷ４をオンとし、終端抵抗Ｒ２０１、Ｒ２０２を入出力端子ＤＱに接続される線路に接続し、終端回路として動作させる。
【００１３】
なお、データ出力時の終端動作との競合を回避しデータ受信時には終端動作を行い、小占有面積の回路構成としたアクティブ終端回路として、例えば特開平９−８３４１１号公報には、出力駆動回路が入出力パッド上の電位を駆動制御している際に、伝送線路を終端しないようにした半導体集積回路の構成が開示されている。この構成は、入出力パッドに接続される伝送線路を終端する終端回路を、入力バッファ回路と出力駆動回路よりなる入出力回路とは別に備えており、図９を参照して説明した従来のインタフェース回路とほぼ同等のものである。
【００１４】
また、米国特許第5,602，494には、データ送信モード、アクティブ終端モード等として機能する双方向型のプログラマブルＩ／Ｏセルの構成が開示されている。
【００１５】
【発明が解決しようとする課題】
図９を参照して説明した上記従来の回路においては、入出力回路は、出力回路（出力バッファ）と、入力回路（入力バッファ）と、終端回路とを備えて構成されており、終端回路を出力回路と別に備えている。出力回路と終端回路という比較的占有面積の大きな回路をそれぞれ別々に備えた回路構成は、チップ面積の増大を招く。すなわち、終端回路の個数が入出力端子の数に対応して増大し、高速信号を入出力する多ピン構成の半導体集積回路の場合、終端回路と出力回路の占有する面積が増え、チップ面積が増大する。
【００１６】
また上記従来の回路においては、線路の信号源インピーダンスとの不整合から、出力回路での送信信号が再反射する、という問題点もある。
【００１７】
さらに、上記従来の回路においては、入力バッファに対してチップ外部の基準電圧源から基準電圧が供給される構成とされている。入力バッファ等においては、論理閾値と基準電圧とが一致することが要求されている。しかしながら、チップ外部の基準電圧源から基準電圧が供給される上記従来の回路においては、チップの製造バラツキ等によりその論理閾値がずれると、基準電圧源からの基準電圧と論理閾値との間に不整合が生じ、このため、例えば入力回路から内部回路に出力される信号のタイミングにずれが生じ、クロックデューティエラー、クロックスキュー等のタイミングエラーが発生することになる。
【００１８】
したがって、本発明が解決しようとする課題は、占有面積の増大の抑止低減する終端回路を備えた入出力回路及び該入出力回路を備えた半導体集積回路を提供することにある。
【００１９】
本発明が解決しようとする他の課題は、論理閾値と基準電圧とを一致させる基準電圧生成回路及び該基準電圧生成回路を備えた半導体集積回路を提供することにある。
【００２０】
【課題を解決するための手段】
前記課題を解決するための手段を提供する本発明に係る入出力回路は、入出力端子と電源間にトランジスタと抵抗よりなる直列回路を少なくとも含む出力回路が、信号入力時、前記トランジスタをオンし前記直列回路を、前記入出力端子に接続する線路の終端回路として動作させる手段を備えている。より詳細には、本発明に係る入出力回路は、一のアスペクトにおいて、入出力端子に出力端と入力端がそれぞれ接続された出力回路と入力回路とを備えた入出力回路において、前記出力回路は、高位側電源と前記入出力端子との間に直列に接続されている第１のトランジスタと第１の抵抗よりなる第１の直列回路と、前記入出力端子と低位側電源との間に直列に接続されている第２の抵抗と第２のトランジスタよりなる第２の直列回路と、を備え、入出力を制御する制御信号を入力し該制御信号に基づき、信号入力時には、前記第１及び第２のトランジスタをともにオン状態に設定して、前記第１及び第２の直列回路を、終端回路として動作させ、信号出力時には、前記入出力端子から出力すべき信号の論理値に応じて、前記第１及び第２のトランジスタのうち一方をオン、他方をオフとし、前記第１及び第２の直列回路を、出力バッファとして動作させる制御を行う制御手段を備えている。
【００２１】
さらに別のアスペクトとして、本発明に係る基準電圧生成回路は、入力端子からの入力信号と基準電圧とを差動入力し差動増幅して出力する入力バッファに基準電圧を供給する基準電圧生成回路において、高位側電源と出力端子の間に直列に接続された第１のトランジスタと第１の抵抗よりなる第１の直列回路と、前記出力端子と低位側電源との間に直列に接続された第２の抵抗と第２のトランジスタよりなる第２の直列回路を備え、前記第１及び第２のトランジスタはオンに設定され、前記出力端子から前記基準電圧が出力される。以下の説明からも明らかとされるように、上記課題は、特許請求の範囲の各請求項の発明によっても同様にして解決される。
【００２２】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、入出力端子（図１のＤＱ）と電源間にトランジスタと抵抗よりなる直列回路を含む出力回路が、該入出力端子から入力回路（図１の１０）への信号入力時、制御信号に基づき、前記トランジスタをオンとして前記直列回路を前記入出力端子（ＤＱ）に接続する線路の終端回路として動作させる制御手段（図１の２０）を備えている。
【００２３】
より詳細には、本発明の一実施の形態は、図１を参照すると、入出力端子に出力端と入力端とがそれぞれ接続された出力回路と入力回路とを備えた入出力回路において、入出力端子（ＤＱ）と高位側電源（ＶＤＤＱ）との間に直列形態に接続された第１のトランジスタ（ＭＰ１２）と第１の抵抗（Ｒ１３）よりなる第１の直列回路を備えるともに、入出力端子（ＤＱ）と低位側電源（ＧＮＤ）との間に直列形態に接続された第２の抵抗（Ｒ１４）と第２のトランジスタ（ＭＮ１２）よりなる第２の直列回路とを備え、さらに、入出力を制御する制御回路（２０）を備えている。
【００２４】
本発明の一実施の形態において、制御回路（２０）は、入出力を制御する制御信号に基づき、入力モードのとき、第１及び第２のトランジスタ（ＭＰ１２、ＭＮ１２）がオンして、第１及び第２の直列回路は、入出力端子（ＤＱ）に接続される線路を終端する終端回路として働き、出力モードのとき、入出力端子（ＤＱ）から出力されるデータの論理値に基づき、第１及び第２のトランジスタ（ＭＰ１２、ＭＮ１２）の一方がオン、他方はオフし、出力バッファとして動作させる制御を行う。
【００２５】
本発明の一実施の形態において、出力回路は、第１の直列回路（ＭＰ１２、Ｒ１３）と第２の直列回路（ＭＮ１２、Ｒ１４）と並列に、制御信号に基づき、信号入力時に、その出力がハイインピーダンス状態に設定される出力駆動回路（ＭＰ１１、抵抗Ｒ１１、抵抗Ｒ１２、ＭＮ１１よりなる回路で構成される）を備えている。
【００２６】
このように、本発明の一実施の形態においては、入出力回路の出力回路の少なくとも一部が出力モードのときは出力バッファ、入力モードのときは終端回路として機能しており、出力回路と終端回路を共通回路で機能分担する構成としたことにより、出力回路、終端回路の占有面積の縮減を可能としている。
【００２７】
本発明は別の実施の形態において、終端回路をなす前記第１及び第２の直列回路と、入出力端子（ＤＱ）の接続点における無信号時の電圧に等しい電圧を生成し、基準電圧Ｖrefとして入力回路に供給する構成とされている。より詳細には、図４を参照すると、入力端子からの入力信号と基準電圧とを差動入力する入力バッファに基準電圧を供給する基準電圧生成回路は、高位側電源（ＶＤＤＱ）と出力ノードをなす基準電圧出力端の間に、直列形態に接続された第１のトランジスタ（ＭＰ４１）と第１の抵抗（Ｒ４１）よりなる第１の直列回路と、前記基準電圧出力端と低位側電源（ＧＮＤ）との間に、直列形態に接続された第２の抵抗（Ｒ４２）と第２のトランジスタ（ＭＮ４１）よりなる第２の直列回路を備え、第１及び第２のトランジスタ（ＭＰ４１、ＭＮ４１）はオンに設定され、基準電圧出力端から基準電圧Ｖrefが出力される。
【００２８】
本発明の実施の形態において、終端回路における入力端子と終端抵抗との接続点ノードの電圧を基準電圧として入力回路に供給しているため、基準電圧を入力端子からの信号の論理閾値の変動に追従させることができ、入力信号のタイミングのずれ、エラー等を低減している。
【００２９】
【実施例】
上記した発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。図１は、本発明の一実施例に係る入出力回路を説明するための図であり、図１（ａ）は、入出力回路の信号送信時（出力モード）、図１（ｂ）は、信号受信時（入力モード）の回路接続をそれぞれ示している。出力モード、入力モードは、不図示の上位装置等からの指示で決定され、入出力を制御する制御信号は、出力モード又は入力モードに応じた論理値に設定される。なお、この制御信号の生成の仕方等は、本発明の主題とは直接関係しないためその説明は省略する。
【００３０】
図１（ａ）を参照すると、データ源３０からのデータと、入出力を制御する制御信号とが制御回路２０に入力されており、制御信号が出力モードを示す時に、制御回路２０では、データをインバータＩＮＶで反転した信号を出力する。高位側電源ＶＤＤＱにソースが共通接続されたＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２と、ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２の各ドレインと入出力端子ＤＱ間にそれぞれ接続された抵抗Ｒ１１、Ｒ１３と、低位側電源ＧＮＤにソースが共通接続されたＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２と、ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２の各ドレインと入出力端子ＤＱ間にそれぞれ接続された抵抗Ｒ１２、Ｒ１４とを備え、ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２の各ゲートとＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２の各ゲートには、インバータＩＮＶの出力端が共通に接続されている。
【００３１】
第１の入力端が入出力端子ＤＱに接続され、第２の入力端に基準電圧Ｖrefが入力されている入力バッファ１０は、出力モード時に、オフ状態とされている。
【００３２】
データ源３０（信号源）は、出力バッファを介して入出力端子ＤＱから出力すべきデータを、制御回路２０に供給する内部回路（不図示）を表している。
【００３３】
入力されるデータがＨｉｇｈレベルのとき、インバータＩＮＶの出力はＬｏｗレベルとなり、Ｈｉｇｈレベルドライブ用のＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２がともにオンし（ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２はオフ）、入出力端子ＤＱは、並列に接続されている抵抗Ｒ１１、Ｒ１３を介して、高位側電源ＶＤＤＱ側に充電され、Ｈｉｇｈレベルとなる。
【００３４】
データがＬｏｗレベルのとき、インバータＩＮＶの出力はＨｉｇｈレベルとなり、Ｌｏｗレベルドライブ用のＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２はともにオンし（ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２はオフ）、入出力端子ＤＱは、並列に接続されている抵抗Ｒ１２、Ｒ１４を介して、放電され、Ｌｏｗレベルとなる。抵抗Ｒ１１と抵抗Ｒ１２、抵抗Ｒ１３と抵抗Ｒ１４はほぼ等しい抵抗値とされ、例えば拡散抵抗もしくは薄膜抵抗（ポリシリコン抵抗）で形成される。
【００３５】
なお、終端回路を付加した出力バッファにおいて、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとのサイズの比（例えばチャネル幅ＷPとＷNの比ＷP／ＷN）を固定としたまま、それぞれのチャネル幅の値を小さくすることで、終端回路を付加した出力バッファの出力電圧を変えることなく、消費電流の増大を抑えることができる。
【００３６】
次に図１（ｂ）を参照すると、入力モードのとき、制御回路２０は、制御信号を受けて、ＰチャネルＭＯＳトランジスタＭＰ１１のゲートを高位側電源電圧ＶＤＤＱ、ＮチャネルＭＯＳトランジスタＭＮ１１のゲートを低位側電源電圧ＧＮＤとして、ＭＯＳトランジスタＭＰ１１、ＭＮ１１をともにオフ状態とし、ＰチャネルＭＯＳトランジスタＭＰ１２のゲートを低位側電源電圧ＧＮＤ、ＮチャネルＭＯＳトランジスタＭＮ１２のゲートを高位側電源電圧ＶＤＤＱとして、ＭＯＳトランジスタＭＰ１２、ＭＮ１２をともにオンし、ＭＯＳトランジスタＭＰ１２、抵抗Ｒ１３、抵抗Ｒ１４、ＭＯＳトランジスタＭＮ１２よりなる終端回路（「アクティブ終端回路」ともいう）をオン状態とし、入出力端子ＤＱに接続する線路を終端する。
【００３７】
制御信号とデータ信号を入力とする制御回路２０は、その基本構成として、制御信号が出力モードのとき、データ源３０からのデータをインバータで反転した信号を出力し、ＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＮ１１、ＭＮ１２のゲートに共通に出力し、制御信号が入力モードを示すとき、ＭＯＳトランジスタＭＰ１１、ＭＮ１２の各ゲートに高位側電源電圧ＶＤＤＱを出力し、ＭＯＳトランジスタＭＰ１２、ＭＮ１１の各ゲートに低位側電源電圧ＧＮＤを出力する切替を行う回路構成として構成される。例えば、制御回路２０は、インバータＩＮＶの出力と高位側電源電圧ＶＤＤＱとを入力とし、出力が、ＭＯＳトランジスタＭＰ１１、ＭＮ１２のゲートに共通に接続され、制御信号を選択制御信号として入力し、この制御信号が出力モードのとき、インバータＩＮＶの出力を選択出力し、制御信号が入力モードのとき、高位側電源電圧ＶＤＤＱを選択出力する第１のセレクタと、インバータＩＮＶの出力と低位側電源電圧ＧＮＤを入力とし、出力が、ＭＯＳトランジスタＭＰ１２、ＭＮ１１のゲートに共通に接続され、制御信号を選択制御信号として入力し、制御信号が出力モードのとき、インバータＩＮＶの出力を選択出力し、制御信号が入力モードのとき、低位側電源電圧ＧＮＤを選択出力する第２のセレクタと、を備えて構成される。
【００３８】
入力バッファ１０は、第１の入力端と第２の入力端にそれぞれ入力される入力信号と基準電圧Ｖrefを差動増幅する入力段差動対（不図示）を備え、入力信号が基準電圧Ｖref以上のとき、例えば論理１の信号、入力信号が基準電圧Ｖrefより小のとき論理０の信号を出力するバッファ回路よりなり、入力段差動対を駆動する定電流源を制御信号が出力モードを示すときオフする構成としてもよい。
【００３９】
図２は、本発明の一実施例の制御回路２０の構成の一具体例を示す図である。この制御回路２０は、入力される制御信号としてＣ１からＣ３を備えており、制御信号に基づき、出力ドライバ(バッファ)＋終端回路１５を、データ出力モード、終端動作モード、ハイインピーダンス（オープン）状態にそれぞれ設定する。
【００４０】
より詳細には、図２を参照すると、制御回路２０は、データ源３０からのデータと制御信号Ｃ１のインバータＩＮＶ１による反転信号を第１、第２の入力端から入力する否定論理積回路ＮＡＮＤ１と、データ源３０からのデータと制御信号Ｃ１を第１、第２の入力端から入力とする否定論理和回路ＮＯＲ１と、ＮＡＮＤ１の出力と制御信号Ｃ２を第１、第２の入力端から入力する排他的論理和回路ＥＸＯＲ１と、ＮＯＲ１の出力と制御信号Ｃ２を第１、第２の入力端から入力する排他的論理和回路ＥＸＯＲ３と、ＮＡＮＤ１の出力と制御信号Ｃ３を第１、第２の入力端から入力する排他的論理和回路ＥＸＯＲ２と、ＮＯＲ１の出力と制御信号Ｃ３を第１、第２の入力端から入力する排他的論理和回路ＥＸＯＲ４と、を備え、ＥＸＯＲ１、ＥＸＯＲ２の出力がＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２のゲートにそれぞれ接続され、ＥＸＯＲ３、ＥＸＯＲ４の出力がＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートにそれぞれ接続されている。ＭＯＳトランジスタと抵抗素子の直列回路、すなわち、ＭＰ１１とＲ１１、ＭＮ１１とＲ１２、ＭＰ１２とＲ１３、ＭＮ１２とＲ１４のそれぞれは、ＭＯＳトランジスタオン時の直列回路の抵抗値が例えば１００オームとなるように設計されている。
【００４１】
制御信号Ｃ１、Ｃ２、Ｃ３と入出力回路の基本動作は、図３に示すようなものとなる。すなわち、データ出力モード、終端動作（アクティブターミネーション）、ハイインピーダンス（オープン）状態よりなる。以下に動作を説明する。
【００４２】
（１）データ出力モード（Ｃ１、Ｃ２、Ｃ３）＝（Ｌ、Ｌ、Ｌ）
制御信号Ｃ２がＬｏｗレベル（Ｌ）のとき、制御信号Ｃ２を第２の入力端に入力する排他的論理和回路ＥＸＯＲ１とＥＸＯＲ３は、それぞれの第１の入力端に入力される信号の論理値をそのまま出力端から出力する。また制御信号Ｃ３がＬｏｗレベルのとき、制御信号Ｃ３を第２の入力端に入力する排他的論理和回路ＥＸＯＲ２とＥＸＯＲ４は、それぞれの第１の入力端に入力される信号の論理値をそのまま出力端から出力する。
【００４３】
ＥＸＯＲ１とＥＸＯＲ２の第１の入力端には否定論理積回路ＮＡＮＤ１の出力が入力され、このＮＡＮＤ１には、Ｌｏｗレベルの制御信号Ｃ１をインバータＩＮＶ１で反転した信号であるＨｉｇｈレベルが第２の入力端に入力されており、ＮＡＮＤ１は、その第１の入力端に入力されるデータの論理値を反転した信号を出力する。
【００４４】
ＥＸＯＲ３とＥＸＯＲ４の第１の入力端には、ＮＯＲ１の出力が入力され、ＮＯＲ１は、Ｌｏｗレベルの制御信号Ｃ１が第２の入力端に入力されており、ＮＯＲ１は、その第１の入力端に入力されるデータの論理値を反転した信号を出力する。したがって、ＥＸＯＲ１とＥＸＯＲ２、ＥＸＯＲ３とＥＸＯＲ４からは、ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、及びＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートに、データ源３０からのデータを反転した信号が供給される。
【００４５】
すなわち、データ出力モードのとき、ＰチャネルＭＯＳトランジスタＭＰ１２はＨｉｇｈレベルドライブ用トランジスタ、ＮチャネルＭＯＳトランジスタＭＮ１２はＬｏｗレベルドライブ用のトランジスタとして動作し、ＰチャネルＭＯＳトランジスタＭＰ１２と抵抗Ｒ１３からなる直列回路と、抵抗Ｒ１４とＮチャネルＭＯＳトランジスタＭＮ１２からなる直列回路は、ＰチャネルＭＯＳトランジスタＭＰ１１とＮチャネルＭＯＳトランジスタＭＮ１１とともに出力バッファとして機能する。Ｈｉｇｈレベルドライブ用のＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２はそれぞれ抵抗Ｒ１１、Ｒ１３を介して入出力端子ＤＱに接続され、Ｌｏｗレベルドライブ用のＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２はそれぞれ抵抗Ｒ１２、Ｒ１４を介して入出力端子ＤＱに接続される。抵抗Ｒ１１とＲ１２、抵抗Ｒ１３とＲ１４をほぼ等しくすることによってＨｉｇｈレベル出力とＬｏｗレベル出力の場合とで、出力インピーダンスをほぼ等しくすることができ、信号の送信端側での再反射を防ぎ、信号を歪なく伝送することができる。なお、Ｈｉｇｈレベルドライブ用のバイポーラトランジスタと抵抗からなる直列回路と、Ｌｏｗレベルドライブ用のバイポーラトランジスタと抵抗からなる直列回路との接続点から出力を取り出す構成とした出力回路として、例えば特開平７−８６９０９号公報等の記載が参照される。
【００４６】
（２）終端動作（Ｃ１、Ｃ２、Ｃ３）＝（Ｈ、Ｌ、Ｈ）
制御信号Ｃ１がＨｉｇｈレベル（Ｈ）のとき、インバータＩＮＶ１の出力はＬｏｗレベルとなり、否定論理積回路ＮＡＮＤ１の出力は、データ源３０からのデータの論理値によらず、Ｈｉｇｈレベル固定となり、また否定論理和回路ＮＯＲ１の出力はＬｏｗレベル固定となる。
【００４７】
制御信号Ｃ２がＬｏｗレベルで、制御信号Ｃ３がＨｉｇｈレベルの場合、排他的論理和回路ＥＸＯＲ１とＥＸＯＲ３は、否定論理積回路ＮＡＮＤ１の出力（Ｈｉｇｈレベル）と、否定論理和回路ＮＯＲ１の出力（Ｌｏｗレベル）をそのまま、ＰチャネルＭＯＳトランジスタＭＰ１１とＮチャネルＭＯＳトランジスタＭＮ１１のゲートに出力し、ＥＸＯＲ２とＥＸＯＲ４は、ＮＡＮＤ１の出力の反転信号（Ｌｏｗレベル）と、ＮＯＲ１の出力の反転信号（Ｈｉｇｈレベル）を、ＰチャネルＭＯＳトランジスタＭＰ１２とＮチャネルＭＯＳトランジスタＭＮ１２のゲートに出力する。
【００４８】
このため、ＭＯＳトランジスタＭＰ１１とＭＮ１１はオフし、ＭＯＳトランジスタＭＰ１２とＭＮ１２はオンする。すなわち、出力ドライバ＋終端回路１５における、ＭＯＳトランジスタＭＰ１１と抵抗Ｒ１１、抵抗Ｒ１２とＭＯＳトランジスタＭＮ１１よりなる出力バッファの出力をハイインピーダンス状態とし（出力バッファは出力ディスエーブル状態とされる）、ＭＯＳトランジスタＭＰ１２と抵抗Ｒ１３、抵抗Ｒ１４とＭＯＳトランジスタＭＮ１２よりなる終端回路を動作状態とする。
【００４９】
（３）ハイインピーダンス状態（Ｃ１、Ｃ２、Ｃ３）＝（Ｈ、Ｌ、Ｌ）
制御信号Ｃ１がＨｉｇｈレベルのとき、インバータＩＮＶ１の出力はＬｏｗレベルとなり、否定論理積回路ＮＡＮＤ１の出力は、データ源３０からのデータの論理値によらず、Ｈｉｇｈレベルとなり、またＮＯＲ１の出力はＬｏｗレベルとなる。制御信号Ｃ２がＬｏｗレベルで、制御信号Ｃ３がＬｏｗレベルの場合、ＥＸＯＲ１とＥＸＯＲ２は、ＮＡＮＤ１の出力（Ｈｉｇｈレベル）をそのまま、ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２のゲートに出力し、ＥＸＯＲ３とＥＸＯＲ４は、ＮＯＲ１の出力（Ｌｏｗレベル）をそのまま、ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートに出力する。
【００５０】
ＭＯＳトランジスタＭＰ１１、ＭＰ１２と、ＭＯＳトランジスタＭＮ１１、ＭＮ１２はいずれもオフ状態となる（ハイインピーダンス状態）。この場合、ＭＯＳトランジスタＭＰ１２と抵抗Ｒ１３、抵抗Ｒ１４とＭＯＳトランジスタＭＮ１２よりなる終端回路は、動作しない。
【００５１】
なお、制御信号Ｃ１、Ｃ２、Ｃ３について、上記以外の組み合わせは、生成されないように、制御信号Ｃ１、Ｃ２、Ｃ３を生成する回路の側で制御される。
【００５２】
上記した実施例では、出力バッファの一部と終端回路とを回路構成上、共通部として共有し、出力モードのときは、この共通部は、出力バッファとして機能し、入力モードのときは、共通部が終端回路として機能する構成とされており、回路規模、占有面積の増大を抑止低減している。
【００５３】
図４は、本発明の別の実施例に係る基準電圧生成回路の構成を示す図である。図４において、終端回路５０は、図１（ｂ）のトランジスタＭＰ１２、抵抗Ｒ１３、Ｒ１４、トランジスタＭＮ１２からなる構成に対応している。
【００５４】
この実施例の基準電圧生成回路４０は、その回路構成が、前記した実施例の終端回路と同一構成とされている。すなわち、図４を参照すると、高位側電源ＶＤＤＱにソースが接続されゲートが低位側電源ＧＮＤに接続されたＰチャネルＭＯＳトランジスタＭＰ４１と、ＰチャネルＭＯＳトランジスタＭＰ４１のドレインに一端が接続され他端が基準電圧出力端Ｖrefに接続された抵抗Ｒ４１と、基準電圧出力端Ｖrefに一端が接続された抵抗Ｒ４２と、抵抗Ｒ４２の他端にドレインが接続され、ソースが低位側電源ＧＮＤに接続され、高位側電源ＶＤＤＱにゲートが接続されたＮチャネルＭＯＳトランジスタＭＮ４１とを備えている。基準電圧生成回路４０から出力される基準電圧Ｖrefは、信号無入力時の入出力端子ＤＱにおける電圧に等しく、入出力端子ＤＱの信号の論理閾値が基準電圧Ｖrefとして与えられる。
【００５５】
ＭＯＳトランジスタＭＰ４１、ＭＮ４１はオン状態とされ、それぞれのオン抵抗をｒONP、ｒONN、抵抗Ｒ４１、Ｒ４２の抵抗値をr41、r42とすると、基準電圧Ｖrefは、
Ｖref={(r42+rONN)/(r41+rONP+r42+rONN)}VDDQ
で与えられる。
【００５６】
r41+ｒONP＝r42+ｒONNのとき、
Ｖref＝VDDQ／２
となる。
【００５７】
図４において、入力バッファ１０の基準電圧Ｖrefの入力端と低位側電源間にバイパスコンデンサ（パスコン）１１を備えている。このバイパスコンデンサ（パスコン）１１がチップ内に内蔵されていることも、この実施例の特徴の一つである。このバイパスコンデンサ１１は、ＭＯＳキャパシタ等で構成してもよい。基準電圧生成回路４０から出力される基準電圧Ｖrefは、チップ内部の内部配線により、入力バッファ１０に供給される。
【００５８】
基準電圧生成回路４０は、入力バッファ１０、終端回路５０を備えた半導体チップと同一チップ上に形成されているため、プロセスのばらつきが存在した場合、論理閾値と基準電圧とは対応しており、ミスマッチは生じない。例えば信号無入力時の入出力端子ＤＱでの電圧は、終端回路５０の製造プロセス、電源電圧、温度に対するばらつきにより変動するが、本実施例においては、入出力端子ＤＱと終端回路５０の抵抗Ｒ５１、Ｒ５２との接続点電圧を、基準電圧Ｖrefとしているため、基準電圧Ｖrefを、入出力端子ＤＱを伝送される信号（「ＤＱ信号」という）の論理閾値の変動に追従させることができる。この結果、基準電圧ＶrefとＤＱ信号の論理閾値とのミスマッチを低減し、入力信号のタイミング精度を改善することができる。また、図９に示した従来の回路のように、チップ外部に、基準電圧生成回路を設ける必要がない。
【００５９】
図５は、本発明の別の実施例の構成を示す図であり、基準電圧（Ｖref）生成回路の別の構成を示す図である。図５を参照すると、この実施例の基準電圧（Ｖref）生成回路は、抵抗Ｒ４１とＲ４２の接続点に非反転入力端（＋）が接続され、出力端を反転入力端(−)に接続し、ボルテージフォロワとして機能する演算増幅器（Opamp）４１を備えている。ボルテージフォロワの出力電圧は、入力バッファ１０に基準電圧Ｖrefとして供給される。かかる構成により、ノイズ等に対しても、ボルテージフォロワは、その出力電圧を、非反転入力端（＋）に入力される基準電圧と等しく保つように制御し、入力バッファ１０に供給される基準電圧を一定に保つ。
【００６０】
図６は、本発明の別の実施例の構成を示す図であり、基準電圧生成回路の別の構成を示す図である。図６を参照すると、この実施例において、基準電圧生成回路４０の抵抗Ｒ４１とＲ４２の接続点ノードから、入力バッファ１０に基準電圧Ｖrefとして供給されるととともに、抵抗Ｒ４１とＲ４２の接続点は外部端子（ピン）Ｖrefに接続されており、他のチップのダミーの出力回路６０に配線（ＤＱダミー配線）で接続されている。他のチップのダミーの出力回路６０は、基準電圧を生成する回路として機能することから、基準電圧生成回路６０として示されている。ダミーの出力回路（基準電圧生成回路）６０は、入力ノードと出力ノードが接続されたＣＭＯＳインバータよりなる。より詳しくは、高位側電源ＶＤＤＱにソースが接続されたＰチャネルＭＯＳトランジスタＭＰ６１と、ＰチャネルＭＯＳトランジスタＭＰ６１のドレインとドレインが接続されソースが低位側電源ＧＮＤに接続されたＮチャネルＭＯＳトランジスタＭＮ６１とを備え、ＭＯＳトランジスタＭＰ６１、ＭＮ６１のゲートが共通接続された入力ノードは、出力端子（ＭＯＳトランジスタＭＰ６１、ＭＮ６１の共通接続されたドレインノード）に接続されている。この基準電圧生成回路６０の出力電圧は、高位側電源電圧ＶＤＤＱの１／２とされる。なお、ダミーの出力回路６０は、ＣＭＯＳインバータに限定されるものでなく、例えば高位側電源ＶＤＤＱと出力端子間に直列に接続されたＰチャネルＭＯＳトランジスタと抵抗と、出力端子と低位側電源ＧＮＤ間に直列に接続された抵抗とＮチャネルＭＯＳトランジスタで構成し、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのゲートを共通接続して出力端子に接続する構成としてもよい。
【００６１】
この実施例においては、ＤＱ信号の送受を行う他のチップのダミーの出力回路６０の出力電圧（例えばＶＤＤＱ／２）を入力バッファ１０の基準電圧として利用している。このため、ＤＱ信号の論理閾値が終端回路５０だけで決まらない場合にも対応することができる。
【００６２】
図７は、本発明の別の実施例の構成を示す図であり、上記したいくつかの実施例の構成を具備したインタフェース回路の構成が示されている。図７を参照すると、メモリコントローラ１００とメモリ２００との間でデータの授受が行われ、メモリコントローラ１００は、出力バッファ１０１と入力バッファ１１１よりなる入出力回路（Ｉ／Ｏセル）〜出力バッファ１０４と入力バッファ１１４よりなる入出力回路（Ｉ／Ｏセル）と、基準電圧生成回路１４０と、基準電圧生成回路として機能するダミードライバ１６０とを備えている。
【００６３】
メモリ２００は、出力バッファ２０１と入力バッファ２１１よりなる入出力回路（Ｉ／Ｏセル）〜出力バッファ２０４と入力バッファ２１４よりなる入出力回路（Ｉ／Ｏセル）と、基準電圧生成回路２４０と、ダミードライバ２６０とを備えている。
【００６４】
メモリコントローラ１００において、出力バッファ１０１〜１０４は、図１、図２等を参照して説明した終端回路を備えた構成とされており、基準電圧生成回路１４０は、図６を参照して説明した構成とされ、複数の入力バッファ１１１〜１１４に基準電圧Ｖrefを供給するとともに、ＤＱダミー配線を介してメモリ２００内のダミードライバ２６０に接続されている。
【００６５】
メモリ２００において、出力バッファ２０１〜２０４は、図１、図２を参照して説明した終端回路を備えた構成とされており、基準電圧生成回路２４０は、図６を参照して説明した構成とされ、複数の入力バッファ２１１〜２１４に基準電圧Ｖrefを供給するとともに、ＤＱダミー配線を介してメモリコントローラ１００内のダミードライバ１６０に接続されている。
【００６６】
ダミードライバ１６０、２６０は、図６に示したダミーの出力回路（入力と出力が接続されたドライバ）よりなる基準電圧生成回路６０から構成されている。
【００６７】
本発明のさらに別の実施例に係るメモリ装置を説明する。図８は、この実施例に係るメモリ装置の構成を示す図である。図８には、一般に、「Ｐｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ（ポイント・ツー・ポイント）」と称呼される方式のメモリバスインタフェースの一例が示されており、図８（ａ）は、プリント基板の実装状態を示す斜視図、図８（ｂ）は、図８（ａ）のＸ−Ｘ’線に沿ったプリント基板のメモリバス（信号配線部）の断面を模式的に示す図である。
【００６８】
図８（ａ）を参照すると、このメモリ装置は、プリント基板３００と、プリント基板３００に実装されているメモリコントローラ３３０と、プリント基板３００に実装されている第１、第２のコネクタ３４０、３５０と、第１、第２のコネクタ３４０、３５０にそれぞれ装着されている第１、第２のメモリモジュール３１０、３２０を備えている。各メモリモジュール３１０、３２０には、複数のＤＲＡＭ（ダイナミックランダムアクセスメモリ）３１１、３２１が実装されている。メモリコントローラ３３０のデータ、アドレス、コマンドバス端子と、それぞれ対応するＤＲＡＭのデータ、アドレス、コマンドバス端子との間は、データ、アドレス、コマンドバス信号配線３０６によって一対一に接続されている。
【００６９】
図８（ｂ）を参照すると、プリント基板３００は、ＧＮＤ層（グランド層）３０１、信号層３０２、ＶＤＤ層（電源層）３０３、信号層３０４、ＧＮＤ層３０５から構成されており、バス信号配線（データ、アドレス、コマンドバス信号配線）３０６は、信号層３０２、３０４に配線されている。２つの信号層３０２、３０４は、それぞれＧＮＤ層３０１、３０５とＶＤＤ層３０３に挟まれている。また同一層の信号層は、信号配線と隣の信号配線の間にシールド層３０７が形成されており、信号配線間のクロストークを低減している。
【００７０】
図８に示した構成において、例えばメモリコントローラ３３０のデータ端子に接続される入出力回路（不図示）、ＤＲＡＭ３１１、３２１のデータ信号の入出力端子（ＤＱ端子）に接続される入出力回路（不図示）のうち少なくとも一つは、信号入力時に出力回路の一部を終端回路として機能させる構成、すなわち図１乃至図７を参照して説明したいずれかの実施例の構成とされる。また、メモリコントローラ３３０、ＤＲＡＭ３１１、３２１において、入力信号と基準電圧を差動入力する入力バッファに対して基準電圧を供給する基準電圧生成回路を、図６乃至図８等を参照して説明した構成としてもよい。
【００７１】
以上、本発明を上記各実施例に即して説明したが、本発明は上記実施例にのみ限定されるものでなく、特許請求の範囲の各請求項の範囲内で当業者であればなし得る各種変形、修正を含むことは勿論である。例えば本発明は、ＣＭＯＳプロセスにのみ限定されるものでなく、バイポーラデバイスに対しても適用可能である。
【００７２】
本発明は、例えばメモリインタフェースにおいて、双方向の信号としてデータ信号（ＤＱ信号）にのみ限定されるものでなく、アドレス、制御信号（コマンド信号）等の入力回路、あるいは入出力回路に対しても、適用可能であることは勿論である。
【００７３】
また本発明は、半導体集積回路内の入出力インタフェース回路にのみ限定されるものでなく、プリント配線基板上に設けられる入出力インタフェース回路に対しても適用可能であることは勿論である。
【００７４】
さらに、本発明において、入出力端子と電源間に接続されたトランジスタと抵抗よりなる二つの直列回路の一方を終端回路として機能させる構成としてもよいことは勿論である。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、出力回路の一部を終端回路と兼用する構成としたことにより、出力回路とは別に終端回路を設けることを不要としており、終端回路と出力回路の占有面積を縮減可能とする、という効果を奏する。本発明によれば、終端回路を備えた入出力回路を有する半導体集積回路装置のチップ面積の縮減を可能としている。
【００７６】
また本発明によれば、出力回路の出力駆動トランジスタと出力ノード間に抵抗が挿入されているため、出力回路の信号源インピーダンスと伝送線路の特性インピーダンスとを整合させ、信号出力時の反射信号の再反射を防ぎ、信号品質を向上している。
【００７７】
本発明において、終端回路における信号入力端子と終端抵抗との接続点ノードの電圧を基準電圧としているため、基準電圧を入力信号の論理閾値の変動に追従させることができ、この結果、基準電圧と入力信号の論理閾値とのミスマッチを低減し、入力信号のタイミング精度を改善することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための図であり、（ａ）は出力時、（ｂ）は入力時の構成を示す図である。
【図２】本発明の一実施例の制御回路の構成を示す図である。
【図３】本発明の一実施例の制御回路の動作を説明するための図である。
【図４】本発明の第２の実施例の基準電圧生成回路の構成を示す図である。
【図５】本発明の第３実施例の基準電圧生成回路の構成を示す図である。
【図６】本発明の第４の実施例の基準電圧生成回路の構成を示す図である。
【図７】本発明の第５の実施例のインタフェースの一例を示す図である。
【図８】本発明の第６の実施例のメモリ装置の一例を示す図であり、（ａ）は斜視図、（ｂ）はプリント基板の断面図である。
【図９】終端回路を備えた従来のインタフェースの一例を示す図である。
【符号の説明】
１０  入力バッファ
１１  バイパスコンデンサ
１５  出力ドライバ（バッファ）＋終端回路
２０  制御回路
３０  データ源
４０  基準電圧生成回路
４１  演算増幅器（オペアンプ）
５０  終端回路
６０  基準電圧生成回路（ダミードライバ）
１００  メモリコントローラ
１０１、１０２、１０３、１０４  出力バッファ
１１１、１１２、１１３、１１４  入力バッファ
１４０  基準電圧生成回路
１６０  基準電圧生成回路（ダミードライバ）
２００  メモリ
２０１、２０２、２０３、２０４  出力バッファ
２１１、２１２、２１３、２１４  入力バッファ
２４０  基準電圧生成回路
２６０  ダミードライバ
３００  プリント基板
３０１、３０５  ＧＮＤ層
３０２、３０４  信号層
３０３  ＶＤＤ層
３０６  データ、アドレス、コマンドバス信号配線群
３０７  シールド
３１０  第１のメモリモジュール
３１１、３２１  ＤＲＡＭ
３２０  第２のメモリモジュール
３３０  メモリコントローラ
３４０  第１のコネクタ
３５０  第２のコネクタ
１１００  第１の入出力回路
１１１０  入力バッファ
１１２０  出力バッファ
１１３０  制御回路
１１４０  制御回路
１１５０  データ源
１２００  第２の入出力回路
１２１０  入力バッファ
１２２０  出力バッファ
１２３０  制御回路
１２４０  制御回路
１３００  基準電圧源（Ｖref電源）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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