(57)【特許請求の範囲】
【請求項１】
パワーアップ時に第１ノードの電位を高レベルに上昇させるための第１ブートストラップ回路と、
前記第１ノードの電位をラッチするための反転機能を有するラッチ手段と、
前記ラッチ手段の出力に従って動作し、電源電圧のレベルによって高レベルまたは低レベルの信号を出力する電圧検出部と、
パワーアップ時に第２ノードの電位を高レベルに上昇させるための第２ブートストラップ回路と、
前記第２ノードの電位を遅延させて出力するための遅延手段と、
前記遅延手段の出力に従って動作し、前記電圧検出部の出力を出力端に伝達するためのラッチ機能を有する伝達手段と、
前記電圧検出部の出力を前記第１ノード及び第２ノードにフィードバックさせるためのフィードバック手段とを含んで構成されることを特徴とするフラッシュメモリ装置のパワーリセット回路。
【請求項２】
前記第１及び第２ブートストラップ回路のそれぞれはキャパシタから構成されることを特徴とする請求項１記載のフラッシュメモリ装置のパワーリセット回路。
【請求項３】
前記ラッチ手段は、
複数のインバータから構成される第１反転手段と、
前記第１反転手段の出力信号に基づいて電源電圧及び前記第１反転手段の出力電圧のうちいずれか一つを選択的にラッチした後出力する第２反転手段と、
前記第２反転手段の出力を反転させるための第３反転手段とを含んで構成されることを特徴とする請求項１記載のフラッシュメモリ装置のパワーリセット回路。
【請求項４】
前記電圧検出部は、
前記第３反転手段の出力に基づいて電源電圧の出力を制御するための第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタと接地端子との間に直列接続された第１抵抗及びダイオードのように動作する第１ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタと接地端子との間に直列接続されたダイオードのように動作する第２ＮＭＯＳトランジスタ及び第２抵抗と、
前記第１ＰＭＯＳトランジスタと接地端子との間に接続され、前記第１抵抗によって降下した電源電圧及び前記第２ＮＭＯＳトランジスタによって降下した電圧とを比較して出力する電流ミラー回路とを含んで構成されることを特徴とする請求項１記載のフラッシュメモリ装置のパワーリセット回路。
【請求項５】
前記遅延手段は、
前記第２ノードの電位を反転させるための第１インバータと、
前記第１インバータの出力信号を一定時間遅延させるための第１キャパシタと、前記第１インバータの出力信号を反転させるための第２インバータと、
前記第２インバータの出力信号を一定時間遅延させるための第２キャパシタとを含んで構成されることを特徴とする請求項１記載のフラッシュメモリ装置のパワーリセット回路。
【請求項６】
前記伝達手段は、
複数のインバータから構成される第１遅延手段と、
前記遅延手段の出力に従って駆動される伝達トランジスタの出力信号を反転及び遅延させるための第４反転手段と、
前記第４反転手段の出力を反転させるための第５反転手段とを含んで構成されることを特徴とする請求項１記載のフラッシュメモリ装置のパワーリセット回路。
【請求項７】
前記フィードバック手段は、複数のインバータから構成されることを特徴とする請求項１記載のフラッシュメモリ装置のパワーリセット回路。
【請求項８】
前記第１ノードと前記第２ノードとの間に接続された遅延回路をさらに含んで構成されることを特徴とする請求項１記載のフラッシュメモリ装置のパワーリセット回路。
【請求項９】
前記遅延回路は複数のインバータから構成されることを特徴とする請求項８記載のフラッシュメモリ装置のパワーリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ装置のパワーリセット(Power Reset)回路に係り、特にパワーリセット回路の出力値をフィードバック(Feed Back)させることにより、パワーリセット回路のスタンバイ電流(Standby Current)を除去し、素子の集積度を向上させることのできるフラッシュメモリ装置のパワーリセット回路に関する。
【０００２】
【従来の技術】
フラッシュメモリ装置の初期化動作時、素子の各部分は設定された初期値に維持されていなければ正常的な動作が不可能である。したがって、フラッシュメモリ装置の動作において、素子の初期化（リセット）は非常に重要な意味をもつ。
【０００３】
このように素子を初期化する役割を果たすものがパワーリセット回路である。一般に、フラッシュメモリ装置のスタンバイ電流は５μＡ以内に制限されている。したがって、パワーアップ(Power-Up)時に素子を全て初期化させきると、パワーリセット回路は電流消耗がないべきである。
【０００４】
以下、従来のパワーリセット回路を図１に基づいて説明する。図１は従来のパワーリセット回路を説明するための回路図である。
【０００５】
電源端子Ｖｃｃと第１ノードＫ１との間には電源電圧の上昇を遅延させるための遅延部１１が接続される。第１ノードＫ１と電源端子Ｖｃｃとの間には第１ノードＫ１にゲートを接続した第１４ＮＭＯＳトランジスタＮ１４が接続される。遅延部１１の構成をみれば、電源端子Ｖｃｃと第２ノードＫ２との間にそれぞれのゲートを接地端子Ｖｓｓに接続した多数のＰＭＯＳトランジスタＰ１０１乃至Ｐ１１２が直列に接続され、第２ノードＫ２と第３ノードＫ３との間にはそれぞれのゲートを接地端子Ｖｓｓに接続した多数のＰＭＯＳトランジスタＰ１１３乃至Ｐ１３２が直列接続される。そして、第３ノードＫ３と接地端子Ｖｓｓとの間にはＮＭＯＳトランジスタからなる第１キャパシタＣ１が接続される。第１４ＮＭＯＳトランジスタＮ１４と第４ノードＫ４との間には抵抗Ｒが接続され、第４ノードＫ４と電源端子Ｖｃｃとの間にはゲートが第４ノードＫ４に接続された第１５ＮＭＯＳトランジスタＮ１５が接続される。
【０００６】
また、電源端子Ｖｃｃと接地端子Ｖｓｓとの間には第１及び第２反転部１２、１３がそれぞれ接続される。第１反転部１２の構成をみれば、電源端子Ｖｃｃと第５ノードＫ５との間に、ゲートが第４ノードＫ４に接続された第１ＰＭＯＳトランジスタＰ１、ＰＭＯＳダイオードＰ２、及びゲートが接地端子Ｖｓｓに接続された第３ＰＭＯＳトランジスタＰ３が直列に接続される。第５ノードＫ５と接地端子Ｖｓｓとの間にはゲートが電源端子Ｖｃｃに接続された第１乃至第５ＮＭＯＳトランジスタ（Ｎ１乃至Ｎ５）が直列に接続される。第２反転部１３の構成をみれば、電源端子Ｖｃｃと第６ノードＫ６との間にゲートが第４ノードＫ４に接続された第４ＰＭＯＳトランジスタＰ４、及びゲートが接地端子Ｖｓｓに接続された第５ＰＭＯＳトランジスタＰ５が直列に接続される。第６ノードＫ６と接地端子Ｖｓｓとの間にはゲートが第５ノードＫ５に接続された第７乃至第９ＮＭＯＳトランジスタＮ７乃至Ｎ９が接続される。
【０００７】
そして、電源端子Ｖｃｃと第５ノードＫ５との間にはゲートが第５ノードＫ５に接続された第６トランジスタＮ６が接続され、第５ノードＫ５と接地端子Ｖｓｓとの間にはＮＭＯＳトランジスタからなる第２キャパシタＣ２が接続される。第６ノードＫ６と出力端子ＰＵＲＳＴとの間には第１乃至第６インバータＩ１乃至Ｉ６が直列接続され、電源端子Ｖｃｃと第６ノードＫ６との間にはＰＭＯＳトランジスタからなる第３キャパシタＣ３が接続される。また、第６ノードＫ６と接地端子Ｖｓｓとの間にはそれぞれのゲートが第４ノードＫ４に接続された第１０乃至第１３ＮＭＯＳトランジスタＮ１０乃至Ｎ１３が直列接続される。ゲート端子が第５ノードＫ５に接続されるＮＭＯＳトランジスタＮ７乃至Ｎ９は接地端子Ｖｓｓと第６ノードとの間に接続される。
【０００８】
このように構成されたパワーリセット回路の動作は、電源電圧が０ＶからＶｃｃまで徐々に増加することにより、３段階に分けて説明することができる。
【０００９】
第１、電源電圧が印加された初期状態を説明する。
【００１０】
初期状態において、第１反転部１２の入力端子である第４ノードＫ４の電位は低電子を維持する。これにより、第１ＰＭＯＳトランジスタＰ１はターンオンされ、電源電圧は第２及び第３ＰＭＯＳトランジスタＰ２及びＰ３を介して第５ノードＫ５に印加される。この時、第１乃至第５ＮＭＯＳトランジスタＮ１乃至Ｎ５のゲートには初期状態の低電位電圧が印加されるので、第１乃至第５ＮＭＯＳトランジスタＮ１乃至Ｎ５はターンオフ状態を維持する。これと同時に、第２反転部１３の入力端子である第４ノードＫ４の電位によって第４ＰＭＯＳトランジスタＰ４がターンオンされ、これにより電源電圧は第５ＰＭＯＳトランジスタＰ５を介して第６ノードＫ６に印加される。この時、第６ノードＫ６の電位は第５ノードＫ５の電位より高いため、第７乃至第９ＮＭＯＳトランジスタＮ７乃至Ｎ９はターンオフ状態を維持する。そして、電源電圧の電位が低電位なので、第６ノードＫ６は低電位を維持する。したがって、出力端子ＰＵＲＳＴを介して低電位の電圧が出力される。
【００１１】
第２、電源電圧が一定レベル以上となった場合を説明する。
【００１２】
この場合、電源電圧はＮＭＯＳトランジスタをターンオンさせうるほど上昇した状態ではないため、第５ノードＫ５には一定レベルに上昇した電源電圧が印加される。第６ノードＫ６も一定レベルに上昇した電源電圧が印加されるが、第６ノードＫ６の電位が第５ノードＫ５の電位より高い状態なので、出力端子ＰＵＲＳＴには第２ブートストラップ回路２９によって高電位の電圧が出力され、素子の初期化動作が行われる。
【００１３】
第３、電源電圧が完全に上昇した状態を説明する。
【００１４】
電源電圧が一定レベル以上となって初期化動作が行われた後、一定時間が経過して、遅延部１１の出力端子である第１ノードＫ１を介して高電位の電圧が出力されると、第１及び第４ＰＭＯＳトランジスタＰ１乃至Ｐ４はターンオフされ、第１０乃至第１３ＮＭＯＳトランジスタＮ１０乃至Ｎ１３はターンオンされ、第６ノードＫ６の電位は低電位となる。したがって、第１及び第２反転部１１、１２の動作は停止し、出力端子ＰＵＲＳＴを介して低電位の電圧が出力されて初期化動作が停止する。
【００１５】
第１４及び第１５ＮＭＯＳトランジスタＮ１４、Ｎ１５は他のトランジスタよりしきい値電圧が例えば０.３Ｖ程度と低いトランジスタから構成されるが、電源電圧が０Ｖに降下する場合、第４ノードＫ４の電位を０Ｖまで降下させる役割を果たす。
【００１６】
ところが、このようなパワーリセット回路は、パワーアップされる間に電源電圧の上昇を遅延させる遅延部１１が多数のＰＭＯＳトランジスタＰ１０１乃至Ｐ１３２及びキャパシタＣ１から構成されるため、フラッシュメモリ装置でパワーリセット回路の占有面積が大きい。また、パワーアップ時間が長い場合、遅延部１１がパワーアップ時間に相応する動作ができないという問題点がある。
【００１７】
【発明が解決しようとする課題】
したがって、本発明の目的は、パワーリセット回路の出力値で素子を初期化させた後出力値をフィードバックさせることにより、電流消耗を防止し且つ素子の集積度を向上させることのできるフラッシュメモリ装置のパワーリセット回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するための本発明によるフラッシュメモリ装置のパワーリセット回路は、パワーアップ時に第１ノードの電位を高レベルに上昇させるための第１ブートストラップ回路と、前記第１ノードの電位をラッチするための反転機能を有するラッチ手段と、前記ラッチ手段の出力によって動作し、電源電圧のレベルに応じて高レベルまたは低レベルの信号を出力する電圧検出部と、パワーアップ時に第２ノードの電位を高レベルに上昇させるための第２ブートストラップ回路と、前記第２ノードの電位を遅延させて出力するための遅延手段と、前記遅延手段の出力によって動作し、前記電圧検出部の出力を出力端に伝達するためのラッチ機能を有する伝達手段と、前記電圧検出部の出力を前記第１ノード及び第２ノードにフィードバックさせるためのフィードバック手段とを含んで構成されることを特徴とする。
【００１９】
【発明の実施の形態】
以下、添付図面に基づいて本発明を詳細に説明する。
【００２０】
図２は本発明によるパワーリセット回路を説明するための回路図である。
【００２１】
第１０ノードＫ３０には第１ブートストラップ回路２１が接続され、第１０ノードＫ３０と第１ノードＫ２１との間にはラッチ手段２００が接続されるが、ラッチ手段２００は第１反転手段２６、第２反転手段２２、及び第３反転手段としての第１６インバータＩ１６を直列連結して構成する。
【００２２】
第１反転手段２６は第１３乃至第１５インバータＩ１３乃至Ｉ１５を直列連結して構成する。第２反転手段２２の構成を説明すると、第１１ノードＫ３１と第１２ノード３２との間に第６インバータＩ６が接続され、第１１ノードＫ３１と第１３ノードＫ３３との間にゲートが第１２ノードＫ３２に接続された第６ＮＭＯＳトランジスタＮ２６が接続される。また、電源端子Ｖｃｃと第１３ノードＫ３３との間にはゲートが第１２ノードＫ３２に接続された第４ＰＭＯＳトランジスタＰ２４が接続され、第１３ノードＫ３３と第１ノードＫ２１との間には一対のインバータＩ７、Ｉ８からなるラッチ器及び第１６インバータＩ１６が直列接続される。
【００２３】
電源端子Ｖｃｃと接地端子Ｖｓｓとの間には一定電圧以下で高電位の電圧を出力する電圧検出部２３が接続される。電圧検出部２３の構成を説明すると、電源端子Ｖｃｃと第２ノードＫ２２との間にゲートが電圧検出部２３の入力端子である第１ノードＫ２１に接続された第１ＰＭＯＳトランジスタＰ２１が接続され、第２ノードＫ２２と接地端子Ｖｓｓとの間には第１抵抗Ｒ１及び第１ＮＭＯＳトランジスタＮ２１が直列に接続される一方、第２ＮＭＯＳトランジスタＮ２２及び第２抵抗Ｒ２が直列連結されている。第２ノードＫ２２と第３ノードＫ２３との間にはゲートが第３ノードＫ２３に接続された第２ＰＭＯＳトランジスタＰ２２が接続され、第２ノードＫ２２と第４ノードＫ２４との間にはゲートが第３ノードＫ２３に接続された第３ＰＭＯＳトランジスタＰ２３が接続される。第３ノードＫ２３と第５ノードＫ２５との間にはゲートが第１抵抗Ｒ１及び第１ＮＭＯＳトランジスタＮ２１の接続点に接続された第３ＮＭＯＳトランジスタＮ２３が接続され、第４ノードＫ２４と第５ノードＫ２５との間にはゲートが第２ＮＭＯＳトランジスタＮ２２及び第２抵抗Ｒ２の接続点に接続された第４ＮＭＯＳトランジスタＮ２４が接続される。そして、第５ノードと接地端子Ｖｓｓとの間にはゲートが第１抵抗Ｒ１及び第１ＮＭＯＳトランジスタＮ２１の接続点に接続された第５ＮＭＯＳトランジスタＮ２５が接続される。
【００２４】
また、第４ノードＫ２４と出力端子ＶＯＵＴとの間には伝達手段３００が接続されるが、伝達手段３００は第１遅延手段Ｉ１７、Ｉ１８（２７）、伝達トランジスタＴ１とラッチ器からなる第４反転手段２４、第５反転手段の第１９インバータＩ１９から構成される。第３反転手段２４の構成を説明すると、第１遅延手段２７と第７ノードＫ２７との間には伝達トランジスタＴ１が接続される。この伝達トランジスタＴ１はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタから構成されるが、ＮＭＯＳトランジスタのゲートは第６ノードＫ２６に接続され、ＰＭＯＳトランジスタのゲートは第６ノードＫ２６の電位レベルを反転させるインバータＩ１に接続される。第７ノードＫ２７と出力端子との間にはラッチ回路が接続されるが、このラッチ回路は並列に連結された一対のインバータＩ２、Ｉ３から構成する。
【００２５】
電圧検出部２３の出力は第２遅延手段（フィードバック手段：２８）を介して第８ノードＫ２８にフィードバックされる。
【００２６】
第８ノードＫ２８と第６ノードＫ２６との間には第３遅延手段２５が接続される。第３遅延手段２５の構成を説明すると、第８ノードＫ２８と第９ノードＫ２９との間には第９乃至第１２インバータＩ９乃至Ｉ２１を介して一定時間遅延された第４ノードＫ２４の電位を反転させる第４インバータＩ４が接続され、第９ノードＫ２９と接地端子Ｖｓｓとの間にはＮＭＯＳトランジスタからなるキャパシタＣ２１が接続される。第９ノードＫ２９と第６ノードＫ２６との間には第５インバータＩ５が接続され、第６ノードＫ２６と接地端子Ｖｓｓとの間には第２キャパシタＣ２２が接続される。
【００２７】
また、第８ノードＫ２８と第１４ノードＫ３４との間には第２ブートストラップ回路２９が接続され、第１４ノードＫ３４と第１０ノードＫ３０との間には第２０及び第２１インバータＩ２０、Ｉ２１が直列に接続される。
【００２８】
このように構成されたパワーリセット回路は、パワーアップ時に第１ブートストラップ回路２１によって第１０ノードＫ３０が高レベルに上昇し、ラッチ手段２００は第１０ノードＫ３０の電位をラッチする。電圧検出部はラッチ手段２００の出力に従って動作するが、電源電圧のレベルに基づいて高レベルまたは低レベルの信号を出力する。一方、パワーアップ時に第２ブートストラップ回路２９によって第１４ノードの電位は高レベルになり、第３遅延手段２５は第１４ノードＫ３４の電位を遅延させて出力する。伝達手段３００は第３遅延手段５の出力によって動作し、電圧検出部２３の出力を出力端に伝達する。また、電圧検出部２３の出力は第２遅延手段（フィードバック手段２８）によって第１０ノードＫ３０及び第１４ノードＫ３４にフィードバックされる。詳しく説明すると、次の通りである。
【００２９】
電源電圧が印加された初期パワーアップ時、第１ブートストラップ回路２１のブートストラップ動作によって第１０ノードＫ３０は高電位となる。第１０ノードＫ３０の電位は第１反転手段２６の第１３乃至第１５インバータＩ１３乃至Ｉ１５を介して低電位となり、第２反転手段２２に入力される。第１反転手段２６の電位は第２反転手段２２を介して再び反転された後、第３反転手段の第１６インバータＩ１６を介して低電位となるので、第１ノードＫ２１の電位は低電位となる。
【００３０】
第２反転手段２２において、第１１ノードＫ３１の電圧は第６インバータＩ６を介して反転され、第４ＰＭＯＳトランジスタＰ２４をターンオフさせる反面、第６ＮＭＯＳトランジスタＮ２６をターンオンさせる。これは一対のインバータＩ７、Ｉ８からなる反転ラッチ器を介して高電位に出力される。
【００３１】
第１ノードＫ２１が低電位になると、電圧検出部２３が動作を開始する。この電圧検出部２３は一定電圧以下で高電位を出力し、一定電圧以上になると低電位を出力するように構成される。第１ノードＫ２１が低電位なので、第１ＰＭＯＳトランジスタＰ２１がターンオンされて一定レベルに上昇した電源電圧が印加される。これにより、第２ノードＫ２２は高電位になる。しかし、第２ノードＫ２２の電位がＮＭＯＳトランジスタをターンオンさせるほど上昇していない状態なので、第２ノードＫ２２にゲートが接続された第１、第２、第３及びだ第５ＮＭＯＳトランジスタ（Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２５）はターンオフ状態を維持する。第２及び第３ＮＭＯＳトランジスタＮ２２、Ｎ２３もターンオフ状態を維持する。反面、第３ノードＫ２３が低電位を維持するので、第２及び第３ＰＭＯＳトランジスタＰ２２、Ｐ２３はターンオンされ、電源検出部２３の出力端子である第４ノードＫ２４は高電位を維持する。
【００３２】
一方、パワーアップ時、第２ブートストラップ回路２９のブートストラップ動作によって第１４ノードＫ３４は高電位になる。これにより、第８ノードＫ２８は高電位を持ち、第３遅延手段３５は第８ノードＫ２８の電位を遅延させて出力する。詳しく説明すると、第８ノードＫ２８の電位は第４インバータ１４を通りながら第９ノードＫ２９を低電位とし、第１キャパシタＣ２１は充電されない。第９ノードＫ２９の電位は再び第５インバータＩ５を介して反転され、第６ノードＫ２６を高電位とし、第２キャパシタＣ２２が充電されながら第３遅延手段２５の出力電位は一定時間遅延される。
【００３３】
伝達手段３００は第３遅延手段２５の出力によって動作するが、第６ノードＫ２６は高電位なので、伝送トランジスタＴ１を介して第１遅延手段２７の出力電圧がパスされて第７ノードＫ２７は高電位になる。これはラッチ器Ｉ２、Ｉ３に低電位状態でラッチされて上、第５反転手段の第１９インバータＩ１９を介して反転されて高電位になった後出力端ＶＯＵＴにパスされる。出力端ＶＯＵＴが高電位になると、フラッシュメモリ装置内の素子が初期化（リセット）される。また、電圧検出部２３の出力は第２遅延手段（フィードバック手段：２８）を介して第１４ノードＫ３４にフィードバックされる。
【００３４】
電源電圧が一定レベル以上になると、電圧検出部２３の第２ノードＫ２２は高電位になるが、これは第１、第２、第３及び第５ＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２５をターンオンさせることができるほど高い電位である。これにより、電源端子Ｖｃｃから接地端子Ｖｓｓへの電流パスが行われ、電圧検出部２３の出力端子である第４ノードＫ２４は低電位になる。電圧検出部２３の出力電圧は第２遅延手段（フィードバック手段：２８）を介して第１４ノードＫ３４にフィードバックされると共に伝達手段３００に印加される。第２遅延手段２８のフィードバック動作によって第８ノードＫ２８は低電位を有するので、第３遅延手段２５の出力ノードである第６ノードＫ２６は低電位になり、伝送トランジスタＴ１は動作しない。これにより、出力端ＶＯＵＴには低電位が出力されて素子の初期化が終了する。第３遅延手段２５は第３反転手段２４で第１遅延手段２７の出力値が十分遅延されるようにするため、ラッチ時間を十分もつようにデザインする。
【００３５】
一方、第８ノードＫ２８が低電位を維持するにつれて第１０ノードＫ３０は低電位になる。第１０ノードＫ３０の電位はラッチ手段２００を介してラッチ及び反転されて第１ノードＫ２１に伝達されるが、この時、第１ノードＫ２１の電位は高電位状態になる。第１ノードＫ２１は電圧検出部２３の入力端子であり、高電位状態になるにつれて電圧検出部２３は動作を停止し、電圧検出部２３内の電流は全て接地端子Ｖｓｓにパスされてこれ以上の駆動電流は流れなくなる。
【００３６】
図３及び図４は本発明によるパワーリセット回路のパワーアップ時間による各ノードの出力電圧を説明するために示したグラフである。
【００３７】
図３はパワーアップ時間が１０ｍｓの場合であり、図４はパワーアップ時間が１００ｍｓの場合である。グラフから分るように、本発明によるパワーリセット回路を使用すると、パワーアップ時間を十分長くしても出力電圧は一定時間高電位を維持することが分る。これにより、パワーアップ時間を長くしても素子の初期化を安定的に行うことができる。
【００３８】
【発明の効果】
上述したように、本発明によれば、パワーリセット回路の出力値をフィードバックさせてスタンバイ電流を除去することができ、パワーリセット回路のレイアウト面積を減少することができて、素子の集積度を向上させることのできる効果がある。
【図面の簡単な説明】
【図１】従来のパワーリセット回路を説明するために示した回路図である。
【図２】本発明によるパワーリセット回路を説明するために示した回路図である。
【図３】本発明によるパワーリセット回路のパワーアップ時間による各ノードの出力電圧を説明するために示したグラフである。
【図４】本発明によるパワーリセット回路のパワーアップ時間による各ノードの出力電圧を説明するために示したグラフである。
【符号の説明】
２１  第１ブートストラップ回路
２２  第２反転手段
２３  電圧検出部
２４  第４反転手段
２５  第３遅延手段
２６  第１反転手段
２７  第１遅延手段
２８  第２遅延手段（フィードバック手段）
２９  第２ブートストラップ回路
２００  ラッチ手段
３００  伝達手段
【図１】
0003647702.tif 000002
【図２】
0003647702.tif 000003
【図３】
0003647702.tif 000004
【図４】
0003647702.tif 000005