(57)【特許請求の範囲】
【請求項１】
入力された画像信号の同期信号に基づいて生成された書込制御信号によって該入力画像信号を画像メモリに書き込み、書き込まれた画像信号を前記入力画像信号の同期信号とは異なる読出同期信号に基づいて生成された読出制御信号によって前記画像メモリから読み出して表示用の画像信号を出力する画像信号処理装置において、
前記読出同期信号に基づいて前記読出制御信号を生成するとともに、生成した前記読出制御信号を前記画像メモリに供給して前記表示用の画像信号を読出す読出制御手段と、
前記表示用の画像信号を出力するための基準同期信号に基づいて、前記読出同期信号を生成し、前記読出制御手段に供給する読出同期信号制御手段と、を備え、
前記読出同期信号制御手段は、
前記入力画像信号の同期信号に含まれる垂直同期信号の第１の周期よりも前記基準同期信号に含まれる基準垂直同期信号の第２の周期の方が短いときに、前記第１の周期とほぼ等しい周期を有し、かつ、前記基準同期信号に含まれる基準水平同期信号に同期した同期化垂直同期信号を生成し、前記同期化垂直同期信号および前記基準水平同期信号を前記読出同期信号として出力する、
ことを特徴とする画像信号処理装置。
【請求項２】
請求項１記載の画像信号処理装置であって、
前記読出同期信号制御手段は、
前記第１の周期よりも前記第２の周期の方が短いときには前記読出同期信号に含まれる垂直同期信号として前記同期化垂直同期信号を選択し、前記第１の周期よりも前記第２の周期の方が長いときには前記読出同期信号に含まれる垂直同期信号として前記基準垂直同期信号を選択する選択手段を備える画像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力画像信号の同期信号とは異なった同期信号を有する出力画像信号を出力する画像信号処理装置に関する。
【０００２】
【従来の技術】
液晶表示装置に代表される平面表示装置やパソコン用モニタ等に通常のビデオ信号（画像信号）を表示する場合には、一般に、画像信号の同期信号に同期した書込クロックに従って画像信号を画像メモリに書き込み、表示する装置の仕様に対応した同期信号に同期した読出クロックに従って画像メモリに書き込まれた画像信号を読み出して、表示用の画像信号としいる。
【０００３】
【発明が解決しようとする課題】
図５は、従来の画像信号処理装置における問題点を示す説明図である。画像の書き込み時には、図５（ａ）に示す入力画像信号の垂直同期信号の周期で、図５（ｃ）の実線で示すように画像メモリの書込アドレスが制御され、この結果、図５（ｄ）に示すように１垂直同期信号周期に対応した画像データが画像メモリに書き込まれる。一方、画像の読み出し時には、図５（ｂ）に示す出力画像信号の垂直同期信号の周期で、図５（ｃ）の破線で示すように画像メモリの読出アドレスが制御され、この結果、図５（ｅ）に示すように１垂直同期信号周期に対応した画像データが画像メモリから読み出される。
【０００４】
ここで、図５（ａ）に示すように、入力画像信号の垂直同期信号の周期ＴＩよりも出力画像信号の垂直同期信号の周期ＴＯが短い場合には、図５（ｃ）に示されているように、書込アドレスの制御周期よりも読出アドレスの制御周期のほうが短い。このため、図５（ｃ）のタイミングＴＪ１以降、および、ＴＪ２以降において、アドレスの追い越し状態が発生する。ここで、「アドレスの追い越し状態」とは、１画面分の画像信号の出力の途中で、読出アドレスの値が書き込みアドレスの値を追い越してしまう状態を言う。図５（ｃ）のタイミングＴＪ１，ＴＪ２は、読出アドレスの値が書込アドレスの値を追い越す時点をそれぞれ示している。このようなアドレスの追い越し状態が発生すると、１画面分の出力の途中で、１つ手前の画像信号に入れ替わってしまうように見える。具体的には、図５（ｅ）に示すように、タイミングＴＪ１、ＴＪ２において、現在表示すべき画像データ（４Ｄ、６Ｄ）から既に表示された旧画像データ（３Ｄ、５Ｄ）切り替わり、画像には、現在表示すべき画像と旧画像との境が横線として見えてしまうような画像の乱れが発生してしまう。
【０００５】
この発明は、従来技術における上述の課題を解決するためになされたものであり、入力画像信号の同期信号の周期よりも出力画像信号の同期信号の周期が短い場合に発生するアドレスの追い越しを防止する技術を提供することを目的とする。
【０００６】
【課題を解決するための手段およびその作用・効果】
上述の課題を解決するため、本発明の画像信号処理装置は、
入力された画像信号の同期信号に基づいて生成された書込制御信号によって該入力画像信号を画像メモリに書き込み、書き込まれた画像信号を前記入力画像信号の同期信号とは異なる同期信号に基づいて生成された読出制御信号によって前記画像メモリから読み出して表示用の画像信号を出力する画像信号処理装置において、
前記読出同期信号に基づいて前記読出制御信号を生成するとともに、生成した前記読出制御信号を前記画像メモリに供給して前記表示用の画像信号を読出す読出制御手段と、
前記表示用の画像信号を出力するための基準同期信号に基づいて、前記読出同期信号を生成し、前記読出制御手段に供給する読出同期信号制御手段と、を備え、
前記読出同期信号制御手段は、
前記入力画像信号の同期信号に含まれる垂直同期信号の第１の周期よりも前記基準同期信号に含まれる基準垂直同期信号の第２の周期の方が短いときに、前記第１の周期とほぼ等しい周期を有し、かつ、前記基準同期信号に含まれる基準水平同期信号に同期した同期化垂直同期信号を生成し、前記同期化垂直同期信号および前記基準水平同期信号を前記読出同期信号として出力する、
ことを特徴とする。
【０００７】
上記構成によれば、１垂直同期信号周期分（１画面分）の画像信号は、入力画像信号の垂直同期信号周期にほぼ等しい周期で、画像メモリから読み出されるので、アドレスの追い越しが発生することはない。したがって、入力画像信号の同期信号の周期よりも表示用の画像信号の同期信号である基準同期信号の周期が短い場合に、簡単にアドレスの追い越しを防止することができる。
【０００８】
上記画像信号処理装置において、
前記読出同期信号制御手段は、
前記第１の周期よりも前記第２の周期の方が短いときには前記読出同期信号に含まれる垂直同期信号として前記同期化垂直同期信号を選択し、前記第１の周期よりも前記第２の周期の方が長いときには前記読出同期信号に含まれる垂直同期信号として前記基準垂直同期信号を選択する選択手段を備えることが好ましい。
【０００９】
このようにすれば、選択された信号に基づいて生成された読出制御信号に対応して画像メモリから画像信号を読み出すことができるので、アドレスの追い越しが発生することはない。したがって、入力画像信号の同期信号と表示用の画像信号の同期信号である基準同期信号との関係にかかわらず、簡単にアドレスの追い越しを防止することができる。
【００１０】
【発明の実施の形態】
Ａ．画像信号処理装置の全体構成：
次に、本発明の実施の形態を実施例に基づき説明する。図１は、この発明の実施例としての画像信号処理装置の全体構成を示すブロック図である。この画像信号処理装置は、同期分離回路２０と、Ａ−Ｄ変換器２２と、画像メモリ２４と、書込クロック生成回路２６と、書込制御回路２８と、基準同期信号生成回路３０と、読出同期信号制御回路３２と、読出制御回路３４と、表示調整回路３６と、液晶ディスプレイ駆動回路３８と、液晶ディスプレイパネル４０と、処理条件設定レジスタ４２と、ＣＰＵ４４とを備えるコンピュータシステムである。
【００１１】
この画像信号処理装置の全体は、液晶プロジェクタ内に設けられており、液晶ディスプレイパネル４０に表示する画像を処理するための装置である。液晶ディスプレイパネル４０に表示された画像は、図示しない光学系を用いて投写スクリーン上に投写される。
【００１２】
処理条件設定レジスタ４２は、本画像信号処理装置における処理の条件を記憶するレジスタである。これらの条件は、バスを介してＣＰＵ４４によって設定される。図１において、「＊」が付されているブロックは、処理条件設定レジスタ４２にそれぞれ接続されており、処理条件設定レジスタ４２に設定された条件に従って、それぞれの処理を実行する。
【００１３】
同期分離回路２０は、入力されたアナログ画像信号ＡＶ１から垂直同期信号ＶＳＹＮＣ１と水平同期信号ＨＳＹＮＣ１を分離し、また、コンポーネント画像信号（同期信号を含まない画像信号）を出力する。アナログ画像信号ＡＶ１としては、例えばパーソナルコンピュータから出力されたコンピュータ画面を表す画像信号や、ビデオレコーダやテレビから出力された動画画像信号等が供給される。なお、予め同期信号が分離された画像信号が入力されるような場合には、同期分離回路２０は省略可能である。また、同期分離回路２０の全段に複数の画像信号から１つの画像信号を選択するビデオセレクタを備えるようにしても良い。
【００１４】
同期分離回路２０から出力されたコンポーネント画像信号は、Ａ−Ｄ変換器２２によってデジタル画像信号に変換される。Ａ−Ｄ変換器２２は、画像信号の周波数を有するサンプリングクロックＤＣＬＫ１に従ってアナログ信号をデジタル信号に変換する。
【００１５】
書込クロック生成回路２６は、同期分離回路２０から供給される水平同期信号ＨＳＹＮＣ１に従ってドットクロック信号ＤＣＬＫ１を生成する。書込クロック生成回路２６は、図示しないＰＬＬ回路を有している。このＰＬＬ回路における分周比は、処理条件設定レジスタ４２から与えられる。
【００１６】
書込制御回路２８は、処理条件設定レジスタ４２から与えられる書込制御条件に基づいて、ドットクロック信号ＤＣＬＫ１と、同期信号ＶＳＹＮＣ１，ＨＳＹＮＣ１とに同期して、Ａ−Ｄ変換器２２から出力されたデジタル画像信号を画像メモリ２４に書き込むためのメモリアドレスや書込制御信号を生成する。Ａ−Ｄ変換器２２によって変換されたデジタル画像信号は、書込制御回路２８から出力された制御信号に従って画像メモリ２４に記憶される。
【００１７】
基準同期信号生成回路３０は、液晶ディスプレイパネル４０の表示制御に適した周波数を有する基準垂直同期信号Ｒ−ＶＳ２、基準水平同期信号Ｒ−ＨＳ２および基準クロック信号Ｒ−ＣＬＫを生成する。なお、これらの信号は、同期信号ＶＳＹＮＣ１，ＨＳＹＮＣ１およびドットクロック信号ＤＣＬＫ１とは非同期である。読出同期信号制御回路３２は、基準同期信号生成回路３０から出力された基準同期信号Ｒ−ＶＳ２，Ｒ−ＨＳ２および基準クロック信号Ｒ−ＣＬＫ２から、画像の表示制御に実際に用いられる同期信号ＶＳＹＮＣ２，ＨＳＹＮＣ２およびドットクロック信号ＤＣＬＫ２を生成する。読出同期信号制御回路３２の詳細は後述する。
【００１８】
読出制御回路３４は、処理条件設定レジスタ４２から与えられる読出制御条件に基づいて、同期信号ＶＳＹＮＣ２，ＨＳＹＮＣ２およびドットクロック信号ＤＣＬＫ２に同期して、画像メモリに記憶されたデジタル画像信号を読み出すためのメモリアドレスや読出制御信号を生成する。画像メモリ２４に記憶されたデジタル画像信号は、読出制御回路３４から出力された制御信号に従って読み出され、表示調整回路３６に入力される。
【００１９】
表示調整回路３６は、画像メモリ２４から読み出されたデジタル画像信号に拡大／縮小等の処理を施したり表示サイズを調整したり、表示画面中の表示位置を調整したりして、調整後のデジタル画像信号を出力する。
【００２０】
表示調整回路３６から出力されたデジタル画像信号は、液晶ディスプレイ駆動回路３８に供給される。液晶ディスプレイ駆動回路３８は、このデジタル画像信号を、表示用の同期信号ＶＳＹＮＣ２，ＨＳＹＮＣ２およびドットクロック信号ＤＣＬＫ２に応じて、液晶ディスプレイパネル４０に画像を表示する。
【００２１】
Ｂ．読出同期信号制御回路の構成と動作：
図２は、読出同期信号制御回路３２の構成の一例を示す概略ブロック図である。読出同期信号制御回路３２は、フリップフロップ回路（ＦＦ回路）５０と、ｎ段のシフトレジスタ回路（ＳＦ回路）５２と、ＮＯＴ回路５４と、ＮＡＮＤ回路５６と、セレクタ回路５８とを備えている。
【００２２】
図３は、読出同期信号制御回路３２の動作を示すタイミングチャートである。読出同期信号制御回路３２は、入力画像信号の垂直同期信号ＶＳＹＮＣ１の周期ＴＩ（図３（ａ））よりも出力画像信号の固有の垂直同期信号（基準垂直同期信号）Ｒ−ＶＳ２の周期ＴＯ（図３（ｂ））の方が短いときに、垂直同期信号ＶＳＹＮＣ１と同じ周期ＴＩを有する同期化垂直同期信号ＬＫ−ＶＳ２（図３（ｃ））を生成する機能を有している。なお、図３（ｄ）〜（ｊ）は、図３（ａ）〜（ｃ）の左端付近にある破線の区間の動作を拡大して詳細に説明したものである。
【００２３】
図２に示すように、ＦＦ回路５０のデータ入力端子（Ｄ）には、入力画像信号ＡＶ１から同期分離回路２０（図１）によって分離された垂直同期信号ＶＳＹＮＣ１が入力され、クロック端子（ＣＫ）には、液晶ディスプレイパネル４０（図１）の表示周波数に対応した基準水平同期信号Ｒ−ＨＳ２が入力されている。ＦＦ回路５０は、図３（ｆ）に示した垂直同期信号ＶＳＹＮＣ１を図３（ｅ）に示した基準水平同期信号Ｒ−ＨＳ２の立ち下がりエッジでラッチして、図３（ｇ）に示すように基準水平同期信号Ｒ−ＨＳ２に同期したラッチ信号Ｓ−ＶＳ１を出力端子（Ｑ）から出力する。
【００２４】
ＳＦ回路５２には、ラッチ信号Ｓ−ＶＳ１がデータ入力端子（ＤＩ）に、基準水平同期信号Ｒ−ＨＳ２がクロック端子（ＣＫ）に、シフト量設定データＳＦＤが設定入力端子（ＳＥＴＤ）に入力されている。なお、シフト量設定データＳＦＤは、処理条件設定レジスタ４２（図１）から供給される。このシフト量は、垂直同期信号ＶＳＹＮＣ２（ＬＫ−ＶＳ２）のブランキング期間を設定するためのパラメータであり、垂直同期信号ＶＳＹＮＣ２のブランキング期間が垂直同期信号ＶＳＹＮＣ１のブランキング期間終了のタイミングよりも遅く終了することのないように決定されるものである。本実施例では、シフト量として３が設定されていることとする。ＳＦ回路５２は、図３（ｇ）に示したラッチ信号Ｓ−ＶＳ１を、基準水平同期信号Ｒ−ＨＳ２の３周期分遅延させたシフト信号Ｓ−ＶＳ１Ｎ（図３（ｉ））を生成して、出力端子（ＤＯ）から出力する。
【００２５】
ＮＡＮＤ回路５６には、ラッチ信号Ｓ−ＶＳ１をＮＯＴ回路５４で反転させたラッチ信号Ｓ−ＶＳ１＃と、シフト信号Ｓ−ＶＳ１Ｎとが入力されている。ＮＡＮＤ回路５６は、図３（ｊ）に示す同期化垂直同期信号ＬＫ−ＶＳ２を生成する。この同期化垂直同期信号ＬＫ−ＶＳ２は、ラッチ信号Ｓ−ＶＳ１＃の立ち上がりエッジで立ち下がり、シフト信号Ｓ−ＶＳ１Ｎの立ち下がりエッジで立ち上がる信号である。この同期化垂直同期信号ＬＫ−ＶＳ２は、次のような特徴を有している。第１に、基準水平同期信号Ｒ−ＨＳ２（図３（ｅ））に同期したエッジを有している。第２に、入力画像信号の垂直同期信号ＶＳＹＮＣ１（図３（ｆ））とほぼ同じ周期を有している（図３（ｃ））。換言すれば、同期化垂直同期信号ＬＫ−ＶＳ２は、入力画像信号の垂直同期信号ＶＳＹＮＣ１の周期とほぼ等しい周期を有し、かつ、出力画像信号の固有の水平同期信号Ｒ−ＨＳ２に同期した信号である。
【００２６】
セレクタ回路５８には、基準垂直同期信号Ｒ−ＶＳ２と、同期化垂直同期信号ＬＫ−ＶＳ２とが入力されている。セレクタ回路５８は、図３（ｂ）に示した基準垂直同期信号Ｒ−ＶＳ２の周期ＴＯが図３（ａ）に示した入力画像信号ＡＶ１の垂直同期信号ＶＳＹＮＣ１の周期ＴＩに等しいか、または短い場合には、選択信号ＶＳＥＬに応じて同期化垂直同期信号ＬＫ−ＶＳ２が選択され、垂直同期信号ＶＳＹＮＣ２として出力する。一方、基準垂直同期信号Ｒ−ＶＳ２の周期ＴＯが垂直同期信号ＶＳＹＮＣ１の周期ＴＩよりも長い場合には、基準垂直同期信号Ｒ−ＶＳ２が選択されて垂直同期信号ＶＳＹＮＣ２として出力される。なお、選択信号ＶＳＥＬは、処理条件設定レジスタ４２（図１）から供給される。基準水平同期信号Ｒ−ＨＳ２や基準クロック信号Ｒ−ＣＬＫは、そのまま水平同期信号ＨＳＹＮＣ２やドットクロック信号ＤＣＬＫ２として出力される。
【００２７】
垂直同期信号ＶＳＹＮＣ２、水平同期信号画像ＨＳＹＮＣ２およびドットクロック信号ＤＣＬＫ２は、読出制御回路３４や液晶ディスプレイ駆動回路３８（図１）に供給されて、メモリ２４（図１）からの読出や液晶ディスプレイ４０への表示を制御するために用いられる。
【００２８】
上述の読出同期信号制御回路３２を用いることによって、以下に説明するような効果が得られる。図４は、画像メモリ２４に書き込まれる画像信号（書込データ）と、画像メモリ２４から読み出される画像信号（読出データ）との関係を示す説明図である。上述したように、図４（ａ）に示した基準垂直同期信号Ｒ−ＶＳ２の周期ＴＯが、図４（ｂ）に示した垂直同期信号ＶＳＹＮＣ１の周期ＴＩよりも短い場合には、図４（ｃ）に示したＶＳＹＮＣ２として同期化垂直同期信号ＬＫ−ＶＳ２が用いられる。図４（ｄ）に実線で示すように、垂直同期信号ＶＳＹＮＣ１の１周期分の区間ＴＷ１，ＴＷ２，ＴＷ３…毎に書込アドレスが順に出力される。この書込アドレスは、各周期毎に繰り返し出力される。そして、図４（ｅ）に示すように、１画面分の画像信号１Ｄ，２Ｄ，３Ｄ…が垂直同期信号ＶＳＹＮＣ１の１周期分の区間ＴＷ１，ＴＷ２，ＴＷ３，…毎に画像メモリ２４（図１）に書き込まれる。また、図４（ｄ）に破線で示すように、垂直同期信号ＶＳＹＮＣ２の１周期分の区間ＴＲ１，ＴＲ２，ＴＲ３，…毎に読出アドレスが順に出力される。この読出アドレスも、各周期毎に繰り返し出力される。そして、図４（ｆ）に示すように、１画面分の画像信号１Ｄ，２Ｄ，３Ｄ…が垂直同期信号ＶＳＹＮＣ２の１周期分の区間ＴＲ１，ＴＲ２，ＴＲ３，…毎に画像メモリ２４（図１）から読み出される。なお、書込周期ＴＷ１と読出周期ＴＲ１とは、ほぼ同位相で変化し、読出周期ＴＲ１で読み出される読出データは、一つ前の書込周期ＴＷ０で書き込まれた書込データである。
【００２９】
このとき、画像メモリ２４（図１）から読出データを読み出すためのドットクロック信号ＤＣＬＫ２は、上述したように基準クロック信号Ｒ−ＣＬＫのままであるため（図２）、読出アドレスの変化の期間は、図４（ｄ）に示すように、基準垂直同期信号Ｒ−ＶＳ２の周期に等しく、読出データは図４（ｅ）に示すように基準垂直同期信号Ｒ−ＶＳ２の周期に等しい期間中に読み出される。しかし、読出周期ＴＲ１の間に基準垂直同期信号Ｒ−ＶＳ２の周期に等しい期間で読出データ１Ｄが読み出されても、次の読出周期ＴＲ２が開始するまでは、読出アドレスは変化せず、読出制御回路３４（図１）から出力される制御信号も発生しないため、次の読出データ２Ｄが読み出されることはない。したがって、読出データの読出周期は書込データの書込周期にほぼ等しく、また、読み出しは書き込みよりもほぼ１周期遅れて実行されるので、発明が解決しようとする課題で説明したようなアドレスの追い越しによる画像の乱れを防止することができる。なお、読出データ１Ｄが読み出された後から次の読出データ２Ｄの読み出しが開始されるまでの期間は、液晶ディスプレイパネル４０に何ら画像信号が供給されない状態となるが、通常この期間は、液晶ディスプレイパネル４０に供給されるマスク信号によってマスクされるので、この期間は何ら画像に影響を及ぼすものではない。
【００３０】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００３１】
（１）上記実施例において、図２に示した読出制御回路は一例であり、要するに、入力画像信号の垂直同期信号ＶＳＹＮＣ１とほぼ同じ周期を有し、かつ、表示装置の表示周波数に対応した水平同期信号ＨＳＹＮＣ２（Ｒ−ＨＳ２）で同期化した垂直同期信号を生成するような種々の回路構成を採用することができる。こうすれば、簡単に入力画像信号の同期信号の周期よりも出力画像信号の固有の同期信号の周期の方が短い場合に、簡単にアドレスの追い越しを防止することができる。
【００３２】
（２）上記実施例では、画像メモリの書込／読出制御信号として書込／読出アドレスや書込／読出制御信号を出力するようなランダムアクセス型のメモリを使用する場合を例に説明しているが、シリアルアクセス型のメモリを使用するようにしてもよい。この場合には、書込／読出制御回路からは書込／読出アドレスを出力する必要はない。
【００３３】
（３）上記実施例では、液晶ディスプレイパネルを用いた画像信号処理装置を例に説明しているが、本発明は、要するに、入力された画像信号の同期信号に基づいて生成された書込制御信号によって入力画像信号を画像メモリに書き込み、書き込まれた画像信号を入力画像信号の同期信号とは異なる同期信号に基づいて生成された読出制御信号によって前記画像メモリから読み出して表示用の画像信号を出力するような任意の画像信号処理装置に適用可能である。
【図面の簡単な説明】
【図１】この発明の実施例としての画像信号処理装置の全体構成を示すブロック図。
【図２】読出同期信号制御回路３２の構成の一例を示す概略ブロック図。
【図３】読出同期信号制御回路３２の動作を示すタイミングチャート。
【図４】画像メモリ２４に書き込まれる画像信号（書込データ）と、画像メモリ２４から読み出される画像信号（読出データ）との関係を示す説明図。
【図５】従来の画像信号処理装置における問題点を示す説明図。
【符号の説明】
２０…同期分離回路
２２…Ａ−Ｄ変換器
２４…画像メモリ
２６…書込クロック生成回路
２８…書込制御回路
３０…基準同期信号生成回路
３２…読出同期信号制御回路
３４…読出制御回路
３６…表示調整回路
３８…液晶ディスプレイ駆動回路
４０…液晶ディスプレイパネル
４２…処理条件設定レジスタ
４４…ＣＰＵ
５０…ＦＦ回路
５２…ＳＦ回路
５４…ＮＯＴ回路
５６…ＮＡＮＤ回路
５８…セレクタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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