(57)【特許請求の範囲】
【請求項１】
遅延素子が［ｉｍ／ｎ］個縦続接続（但し、［ｉｍ／ｎ］＝１の場合は「１個接続」）され、レファランスクロックに対する位相がｉθの生成クロックφｉが第１制御信号ＣＣｊ（１≦ｊ≦ｍ）に応答して該［ｉｍ／ｎ］個のうち［ｊ（ｉ／ｎ）］個の該遅延素子を通って取り出されるようにバイパス用スイッチ素子が接続された第ｉ遅延回路を、１≦ｉ≦ｎの各ｉについて有し、
ここに［］は丸め整数化記号であり、ｎ≧２であり、ｍ≧２であり、ｍ≧［ｎ／２］であり、ｉ、ｊ、ｍ及びｎはいずれも自然数であることを特徴とする位相補正回路。
【請求項２】
上記第ｉ遅延回路は、上記生成クロックφｉが供給される第ｉ入力配線を有し、１≦ｊ≦ｍの各ｊについて、該第ｉ入力配線と該第ｉ遅延回路の出力側から［ｊ（ｉ／ｎ）］番目の該遅延素子の入力端との間に上記バイパス用スイッチ素子が接続され、該第ｉ入力配線と該第ｉ遅延回路の出力配線との間にスルー用スイッチ素子が接続されていることを特徴とする請求項１記載の位相補正回路。
【請求項３】
上記遅延素子は、インバータが偶数個縦続接続されて成り、上記バイパス用スイッチ素子はｎＭＯＳトランジスタとｐＭＯＳトランジスタとが並列接続されて成ることを特徴とする請求項２記載の位相補正回路。
【請求項４】
上記遅延素子は、ノアゲート又はナンドゲートである第１論理ゲートと、該第論理１ゲートの一方の入力端に接続されたインバータとを有し、
上記第ｉ遅延回路の上記バイパス用スイッチ素子は、一方の入力端に上記第１制御信号が供給され他方の入力端が上記第ｉ入力配線に接続され出力端が該第ｉ遅延回路の該第１論理ゲートの他方の入力端に接続された、ノアゲート又はナンドゲートである第２論理ゲートと、
を有することを特徴とする請求項２記載の位相補正回路。
【請求項５】
上記生成クロックφｉは上記第ｉ遅延回路の初段の上記遅延素子の入力端に供給され、
該第ｉ遅延回路は、該生成クロックφｉを遅延させたクロックが取り出される第ｉ出力配線を有し、１≦ｊ≦ｍの各ｊについて、該第ｉ出力配線と該第ｉ遅延回路の入力側から［ｊ（ｉ／ｎ）］番目の該遅延素子の出力端との間に上記バイパス用スイッチ素子が接続され、該第ｉ出力配線と該第ｉ遅延回路の入力配線との間にスルー用スイッチ素子が接続されていることを特徴とする請求項１記載の位相補正回路。
【請求項６】
請求項１乃至５のいずれか１つに記載の位相補正回路と、
上記第１制御信号ＣＣｊが並列出力される第１双方向シフトレジスタと、
上記レファランスクロックに対する上記生成クロックφｎの位相が略一致するように該位相の進み／遅れに応じて該双方向シフトレジスタを一方向又は他方向へシフトさせる位相比較回路と、
を有することを特徴とする位相補正ＤＬＬ回路。
【請求項７】
請求項６記載の位相補正ＤＬＬ回路と、
上記レファランスクロックに対し、第２制御信号ＰＣｋに応じた位相の上記生成クロックφ１〜φｎを作成する多位相クロック生成回路と、
上記位相比較回路によりシフト制御され、該第２制御信号ＰＣｊが並列出力される第２双方向シフトレジスタと、
を有することを特徴とする多位相クロック生成ＤＬＬ回路。
【請求項８】
上記多位相クロック生成回路は、
遅延素子がＮ個縦続接続され、上記第２制御信号ＰＣｋに応答して、一端に供給される信号が該Ｎ個中の連続したｋ個の該遅延素子を通る第１遅延ラインと、
遅延素子がＮ個縦続接続され、一端が該第１遅延ラインの他端に接続され、該第２制御信号ＰＣｋに応答して、該一端に供給される信号が該Ｎ個中の連続したｋ個の該遅延素子を通る第２遅延ラインと、
該第２遅延ラインの他端の出力と上記レファランスクロックとの一方を選択して該第１遅延ラインの該一端に供給する選択回路と、
該第１遅延ラインの該他端の出力によりシフトされ、上記生成クロックφ１〜φｎの奇数番目に対応したものを並列出力する第１リングカウンタと、
該第２遅延ラインの該他端の出力によりシフトされ、該生成クロックφ１〜φｎの偶数番目に対応したものを並列出力する第２リングカウンタと、
該選択回路に対し、該レファランスクロックの前縁部又は後縁部を選択させ、残りの時間において該第１遅延ラインの他端の出力を選択させる選択制御回路と、
を有することを特徴とする請求項７記載の多位相クロック生成ＤＬＬ回路。
【請求項９】
請求項１乃至５のいずれか１つに記載の位相補正回路、請求項６記載の位相補正ＤＬＬ回路、又は、請求項７若しくは請求項８に記載の多位相クロック生成ＤＬＬ回路を備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信回路や、ＭＰＵ、メモリ又はロジックＬＳＩ等の半導体装置に用いられる位相補正回路、位相補正ＤＬＬ回路、多位相クロック生成ＤＬＬ回路及びこれらの回路のいずれかを備えた半導体装置に関する。
【０００２】
【従来の技術】
ＶＣＯを用いた多位相クロック生成ＤＬＬ回路では、位相同期精度が高いが、ＶＣＯの入力にノイズが乗ると同期がずれ、また、同期するまでの時間であるロックタイムが比較的長く、さらにスタンバイ時の消費電流が多い。しかも、このＤＬＬ回路は、アナログ信号を高精度に処理するため、製造プロセスの変動により回路特性が変化し易い。
【０００３】
これに対し、論理ゲートの遅延段数を制御する多位相クロック生成ＤＬＬ回路では、デジタル信号処理であるため、ロックタイムが比較的短く、スタンバイ時の消費電流が少なく、さらに、ノイズや製造プロセスの変動の影響を受け難く、しかも、設計がアナログＤＬＬ回路に比して容易である。
図１５は、従来のデジタルの多位相クロック生成ＤＬＬ回路の概略構成を示す。
【０００４】
多位相クロック生成回路１０は、供給されるレファランスクロックＣＬＫの位相をθ、２θ、３θ、・・・、ｎθシフトさせた生成クロックφ１〜φｎを作成して出力する。図１６は、ｎ＝６の場合の生成クロックφ１〜φ６を、レファランスクロックＣＬＫと共に示す。
位相比較回路１２は、生成クロックφｎの位相がレファランスクロックＣＬＫに一致するように、双方向シフトレジスタ１１にシフトパルスを供給して、多位相クロック生成回路１０内の遅延段数を制御する。これにより、生成クロックφｎがレファランスクロックＣＬＫに同期し、位相差θが定められる。
【０００５】
【発明が解決しようとする課題】
しかし、論理ゲートの遅延段数が整数であるため、図１６において、レファランスクロックＣＬＫに対する生成クロックφ６の位相同期誤差時間ΔＴは、生成クロックφ１の位相誤差時間τの６倍になる。例えば１つの遅延段の遅延時間が１００ｐｓｅｃの場合、｜τ｜は平均的に５０ｐｓｅｃとなり、｜ΔＴ｜＝３００ｐｓｅｃとなる。比｜ΔＴ｜／Ｔは、動作の高速化によりクロック周期Ｔが短くなるほど大きくなる。
【０００６】
また、比｜ΔＴ｜／Ｔをより小さくしようとする場合には、位相比較回路１２の位相一致判定範囲を狭くして、すなわち位相同期判定精度を高くして、位相段数制御をより正確にする必要がある。
本発明の目的は、このような問題点に鑑み、生成された多位相クロックの位相誤差を補正することができる位相補正回路、位相補正ＤＬＬ回路及び多位相クロック生成ＤＬＬ回路、並びに、これらのいずれかの回路を備えた半導体装置を提供することにある。
【０００８】
【課題を解決するための手段及びその作用効果】
請求項１の位相補正回路では、遅延素子が［ｉｍ／ｎ］個縦続接続（但し、［ｉｍ／ｎ］＝１の場合は「１個接続」）され、レファランスクロックに対する位相がｉθの生成クロックφｉが第１制御信号ＣＣｊ（１≦ｊ≦ｍ）に応答して該［ｉｍ／ｎ］個のうち［ｊ（ｉ／ｎ）］個の該遅延素子を通って取り出されるようにバイパス用スイッチ素子が接続された第ｉ遅延回路を、１≦ｉ≦ｎの各ｉについて有し、
ここに［］は丸め整数化記号であり、ｎ≧２であり、ｍ≧２であり、ｍ≧［ｎ／２］であり、ｉ、ｊ、ｍ及びｎはいずれも自然数である。
【０００９】
レファランスクロックに対する生成クロックφｉの位相同期誤差時間は、生成クロックφ１のそれのｉ倍になるが、この位相補正回路によれば、ｉに略比例した値で生成クロックφｉの位相同期誤差が補正されるので、補正された生成クロックφ１ｄ〜φｎｄの位相同期誤差はいずれも平均的に１つの遅延素子の遅延時間の半分程度になるという効果を奏する。
【００１０】
請求項２では、請求項１において、上記第ｉ遅延回路は、上記生成クロックφｉが供給される第ｉ入力配線を有し、１≦ｊ≦ｍの各ｊについて、該第ｉ入力配線と該第ｉ遅延回路の出力側から［ｊ（ｉ／ｎ）］番目の該遅延素子の入力端との間に上記バイパス用スイッチ素子が接続され、該第ｉ入力配線と該第ｉ遅延回路の出力配線との間にスルー用スイッチ素子が接続されている。
【００１１】
請求項３の位相補正回路では、請求項２において、上記遅延素子は、インバータが偶数個縦続接続されて成り、上記バイパス用スイッチ素子はｎＭＯＳトランジスタとｐＭＯＳトランジスタとが並列接続されて成る。
請求項４の位相補正回路では、請求項２において、
上記遅延素子は、ノアゲート又はナンドゲートである第１論理ゲートと、該第論理１ゲートの一方の入力端に接続されたインバータとを有し、
上記第ｉ遅延回路の上記バイパス用スイッチ素子は、一方の入力端に上記第１制御信号が供給され他方の入力端が上記第ｉ入力配線に接続され出力端が該第ｉ遅延回路の該第１論理ゲートの他方の入力端に接続された、ノアゲート又はナンドゲートである第２論理ゲートとを有する。
【００１２】
この位相補正回路によれば、生成クロックφｉが通る第２論理ゲートが遅延素子の一部として機能し、１つの遅延素子と１つのバイパス用スイッチ素子とからなる各遅延ユニットでの遅延時間が互いに等しくなって補正精度が向上するという効果を奏する。
請求項５では、請求項１において、上記生成クロックφｉは上記第ｉ遅延回路の初段の上記遅延素子の入力端に供給され、
該第ｉ遅延回路は、該生成クロックφｉを遅延させたクロックが取り出される第ｉ出力配線を有し、１≦ｊ≦ｍの各ｊについて、該第ｉ出力配線と該第ｉ遅延回路の入力側から［ｊ（ｉ／ｎ）］番目の該遅延素子の出力端との間に上記バイパス用スイッチ素子が接続され、該第ｉ出力配線と該第ｉ遅延回路の入力配線との間にスルー用スイッチ素子が接続されている。
【００１３】
請求項６の位相補正ＤＬＬ回路では、請求項１乃至５のいずれか１つに記載の位相補正回路と、
上記第１制御信号ＣＣｊが並列出力される第１双方向シフトレジスタと、
上記レファランスクロックに対する上記生成クロックφｎの位相が略一致するように該位相の進み／遅れに応じて該双方向シフトレジスタを一方向又は他方向へシフトさせる位相比較回路とを有する。
【００１４】
この位相補正ＤＬＬ回路によれば、温度の変化等により位相同期誤差が変化しても、位相補正回路、位相比較回路及び双方向シフトレジスタからなる位相同期ループにより、位相同期誤差ができるだけ小さくなるように自動制御されるという効果を奏する。
請求項７の多位相クロック生成ＤＬＬ回路では、請求項６記載の位相補正ＤＬＬ回路と、
上記レファランスクロックに対し、第２制御信号ＰＣｋに応じた位相の上記生成クロックφ１〜φｎを作成する多位相クロック生成回路と、
上記位相比較回路によりシフト制御され、該第２制御信号ＰＣｊが並列出力される第２双方向シフトレジスタとを有する。
【００１５】
この多位相クロック生成ＤＬＬ回路によれば、位相補正ＤＬＬ回路と多位相クロック生成ＤＬＬ回路の両位相同期ループにより、多位相クロック生成ＤＬＬ回路の位相同期誤差ができるだけ小さくなるように自動制御されるという効果を奏する。
請求項８の多位相クロック生成ＤＬＬ回路では、請求項７において、上記多位相クロック生成回路は、
遅延素子がＮ個縦続接続され、上記第２制御信号ＰＣｋに応答して、一端に供給される信号が該Ｎ個中の連続したｋ個の該遅延素子を通る第１遅延ラインと、
遅延素子がＮ個縦続接続され、一端が該第１遅延ラインの他端に接続され、該第２制御信号ＰＣｋに応答して、該一端に供給される信号が該Ｎ個中の連続したｋ個の該遅延素子を通る第２遅延ラインと、
該第２遅延ラインの他端の出力と上記レファランスクロックとの一方を選択して該第１遅延ラインの該一端に供給する選択回路と、
該第１遅延ラインの該他端の出力によりシフトされ、上記生成クロックφ１〜φｎの奇数番目に対応したものを並列出力する第１リングカウンタと、
該第２遅延ラインの該他端の出力によりシフトされ、該生成クロックφ１〜φｎの偶数番目に対応したものを並列出力する第２リングカウンタと、
該選択回路に対し、該レファランスクロックの前縁部又は後縁部を選択させ、残りの時間において該第１遅延ラインの他端の出力を選択させる選択制御回路とを有する。
【００１６】
この多位相クロック生成ＤＬＬ回路によれば、第１遅延ラインと第２遅延ラインとを同一クロックが複数回周回するので、周回しない構成よりも遅延ライン素子数が削減され、また、生成クロックφ１〜φｎ間の位相差がより正確になるという効果を奏する。
【００１７】
この位相比較回路によれば、第１ｎＭＯＳトランジスタ及び第２ｎＭＯＳトランジスタの動作がｐＭＯＳトランジスタのそれよりも高速であるので、第１ｎＭＯＳトランジスタのゲートに供給される正パルスの幅が狭くても、第２ｎＭＯＳトランジスタがオンのときに出力配線上の正電荷を第１ｎＭＯＳトランジスタ及び第２ｎＭＯＳトランジスタを通って高速に引き抜くことができ、これにより、レファランスクロックに対し生成クロックの位相が一致していると判定される範囲を、ＭＯＳトランジスタを用いた従来構成よりも狭くすることが可能となり、したがって、位相同期判定精度が向上するという効果を奏する。
【００２３】
請求項９の半導体装置では、請求項１乃至５のいずれか１つに記載の位相補正回路、請求項６記載の位相補正ＤＬＬ回路、又は、請求項７若しくは請求項８に記載の多位相クロック生成ＤＬＬ回路を備えている。
【００２４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態に係る多位相クロック生成ＤＬＬ回路の概略構成を示す。
【００２５】
この回路は、ＭＰＵ、メモリ、通信用ＬＳＩ又はロジックＬＳＩ等の半導体装置１内に備えられている。多位相クロック生成回路１０Ａは、供給されるレファランスクロックＣＬＫの位相をθ、２θ、３θ、・・・、ｎθシフトさせた生成クロックφ１〜φｎを出力する。生成クロックφ１〜φｎは、位相補正回路１３に供給されてそれぞれ遅延され、生成クロックφ１ｄ〜φｎｄとして取り出される。多位相クロック生成回路１０Ａ及び位相補正回路１３はいずれも、その内部の遅延段数を制御可能であり、これらの段数はそれぞれ双方向シフトレジスタ１１及び１４の出力により定められる。位相比較回路１２Ａは、レファランスクロックＣＬＫに対し生成クロックφｎｄの位相が一致するように、双方向シフトレジスタ１１及び１４に対しシフト信号を供給する。制御回路１５は、双方向シフトレジスタ１１及び１４に対しそれぞれイネーブル信号ＥＮ１及びＥＮ２を供給している。イネーブル信号ＥＮ１及びＥＮ２は、リセット信号ＲＳＴに基づいて後述のように生成される。
【００２６】
図２は、ｎ＝６の場合の位相補正回路１３の構成例を、双方向シフトレジスタ１４と共に示す。図中、Ｓが記入されたブロックはスイッチ素子であり、ＴＤが記入されたブロックは遅延素子である。これらスイッチ素子は、双方向シフトレジスタ１４のビット１４０〜１４６の出力Ｂ０〜Ｂ６（第１制御信号ＣＣｊ）によりオン／オフ制御される。
【００２７】
例えば遅延素子Ｄ６１とスイッチ素子Ｓ６１とで１つの遅延ユニットが構成されており、その構成例を図３（Ａ）に示す。
遅延素子Ｄ６１は、２値入力を反転させずに遅延させるために、インバータＤ６１１とインバータＤ６１２とが縦続接続されて成る。スイッチ素子Ｓ６１は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとが並列接続された転送ゲートＳ６１１と、Ｂ１の２値を反転させて転送ゲートＳ６１１のｐＭＯＳトランジスタのゲートに供給するインバータＳ６１２とを備えている。転送ゲートＳ６１１のｎＭＯＳトランジスタのゲートには、Ｂ１が供給される。Ｂ１が‘Ｈ’のとき、転送ゲートＳ６１１がオンになって生成クロックφ６が転送ゲートＳ６１１、インバータＤ６１２及びインバータＤ６１１を通る。Ｂ１が‘Ｌ’のときには、スイッチ素子Ｓ６１がオフになる。図２中の他の遅延ユニットもこの遅延ユニットと同一構成である。
【００２８】
位相補正回路１３の出力側のスイッチ素子Ｓ６０とスイッチ素子Ｓ６とからなる選択回路の構成例を、図３（Ｂ）に示す。
スイッチ素子Ｓ６０は図３（Ａ）のスイッチ素子Ｓ６１と同一構成である。スイッチ素子Ｓ６は、スイッチ素子Ｓ６０の転送ゲートと同一構成であり、その制御入力端は、スイッチ素子Ｓ６０のオン／オフに対しスイッチ素子Ｓ６がオフ／オンになるように配線されている。
【００２９】
図２において、位相補正回路１３は、生成クロックφ１〜φ６をそれぞれ遅延させて生成クロックφ１ｄ〜φ６ｄを出力する遅延回路Ｃ１〜Ｃ６から成る。遅延回路Ｃ１は１個の遅延素子を有し、遅延回路Ｃ２〜Ｃ６はそれぞれ、２〜６個の遅延素子が縦続接続されている。
位相補正回路１３のスイッチ素子Ｓｉｊ（１≦ｉ≦６、１≦ｊ≦６）は、生成クロックφｉが供給される入力配線Ｌｉと、遅延回路Ｃｉの出力側からｋ＝［ｊ（ｉ／ｎ）］番目の遅延素子Ｄｉｋの入力端との間に接続されている。ここに、［］は丸め整数化記号であり、この丸めは例えば四捨五入である。例えばスイッチ素子Ｓ３４は、入力配線Ｌ３と、遅延回路Ｃ３の出力側から［４（３／６）］＝２番目の遅延素子Ｄ３２の入力端との間に接続されている。スイッチ素子Ｓ３５は、入力配線Ｌ３と、遅延回路Ｃ３の出力側から［５（３／６）］＝３番目の遅延素子Ｄ３３の入力端との間に接続されている。スイッチ素子Ｓ１３は、入力配線Ｌ１と、遅延回路Ｃ１の出力側から［３（１／６）］＝１番目の遅延素子Ｄ１１の入力端との間に接続されている。
【００３０】
生成クロックφ６が通過する遅延素子の段数をｍとすると、このような接続により、生成クロックφｉ（ｉ＝１〜５）が通過する遅延素子の段数は［ｍ（ｉ／ｎ）］となる。
例えばＢ０〜Ｂ７が‘００００００１’のときには、位相補正回路１３の入力側から第１列のスイッチ素子Ｓ１６、Ｓ２６、Ｓ３６、Ｓ４６、Ｓ５６及びＳ６６がオンになり、位相補正回路１３の出力側のスイッチ素子Ｓ１〜Ｓ６がオンになり、他の全てのスイッチ素子がオフになる。この状態では、生成クロックφ６は、入力配線Ｌ６からスイッチ素子Ｓ６６、遅延素子Ｄ６６〜Ｄ６１及びスイッチ素子Ｓ６を通り、生成クロックφ６ｄとして取り出され、ｍ＝６である。したがって、生成クロックφｉが通る遅延素子の段数は、［６（ｉ／６）］＝ｉとなる。
【００３１】
より具体的には、生成クロックφ１は、入力配線Ｌ１からスイッチ素子Ｓ１６、遅延素子Ｄ１１及びスイッチ素子Ｓ１を通り、生成クロックφ１ｄとして取り出される。生成クロックφ２は、入力配線Ｌ２からスイッチ素子Ｓ２６、遅延素子Ｄ２２、Ｄ２１及びスイッチ素子Ｓ２を通り、生成クロックφ２ｄとして取り出される。生成クロックφ３は、入力配線Ｌ３からスイッチ素子Ｓ３６、遅延素子Ｄ３３〜Ｄ３１及びスイッチ素子Ｓ３を通り、生成クロックφ３ｄとして取り出される。生成クロックφ４は、入力配線Ｌ４から遅延素子Ｄ４４〜Ｄ４１及びスイッチ素子Ｓ４を通り、φ４ｄとして取り出される。生成クロックφ５は、入力配線Ｌ５からスイッチ素子Ｓ５６、遅延素子Ｄ５５〜Ｄ５１及びスイッチ素子Ｓ５を通り、φ５ｄとして取り出される。
【００３２】
例えばＢ０〜Ｂ６が‘０００１０００’のときには、位相補正回路１３の入力側から第４列のスイッチ素子Ｓ１３、Ｓ２３、Ｓ３３、Ｓ４３、Ｓ５３及びＳ６３がオンになり、位相補正回路１３の出力側のスイッチ素子Ｓ１〜Ｓ６がオンになり、他の全てのスイッチ素子がオフになる。この状態では、生成クロックφ６は、入力配線Ｌ６からスイッチ素子Ｓ６３、遅延素子Ｄ６３〜Ｄ６１及びスイッチ素子Ｓ６を通り、φ６ｄとして取り出され、ｍ＝３である。したがって、生成クロックφｉが通る遅延素子の段数は［３（ｉ／６）］＝［ｉ／２］となり、ｉ＝１〜５のときそれぞれ１、１、２、２及び３となる。
【００３３】
より具体的には、生成クロックφ１は、入力配線Ｌ１からスイッチ素子Ｓ１３、遅延素子Ｄ１１及びスイッチ素子Ｓ１を通り、生成クロックφ１ｄとして取り出される。生成クロックφ２は、入力配線Ｌ２からスイッチ素子Ｓ２３、遅延素子Ｄ２１及びスイッチ素子Ｓ２を通り、生成クロックφ２ｄとして取り出される。生成クロックφ３は、入力配線Ｌ３からスイッチ素子Ｓ３３、遅延素子Ｄ３２、Ｄ３１及びスイッチ素子Ｓ３を通り、生成クロックφ３ｄとして取り出される。生成クロックφ４は、入力配線Ｌ３からスイッチ素子Ｓ４２、遅延素子Ｄ４２、Ｄ４１及びスイッチ素子Ｓ４を通り、生成クロックφ４ｄとして取り出される。生成クロックφ５は、入力配線Ｌ５からスイッチ素子Ｓ５３、遅延素子Ｄ５３〜Ｄ５１及びスイッチ素子Ｓ５を通り、生成クロックφ５ｄとして取り出される。
【００３４】
ｉ＝１〜６の各々について、入力配線Ｌｉと遅延回路Ｃｉの出力配線との間には、スルー用スイッチ素子Ｓｉ０が接続されている。
次に、上記の如く構成された図１の回路の動作を説明する。
半導体装置１へのリセット信号ＲＳＴのパルスにより、双方向シフトレジスタ１４の内容が例えば‘１００００００’に初期化されて位相補正回路１３がスルー状態となり、また、イネーブル信号ＥＮ２が非活性にされて双方向シフトレジスタ１４の動作が停止され、イネーブル信号ＥＮ１が活性にされて図１５の場合と同じ動作になる。すなわち、多位相クロック生成回路１０Ａ、位相比較回路１２Ａ及び双方向シフトレジスタ１１から成る多位相クロック生成ＤＬＬ回路により、生成クロックφｎｄの位相がレファランスクロックＣＬＫの位相に一致するように制御される。
【００３５】
これにより、レファランスクロックＣＬＫに対し生成クロックφ１〜φ６が例えば図４に示す如くなる。生成クロックφ１〜φｎの立ち上がりとレファランスクロックＣＬＫの立ち上がりとの位相差はそれぞれθ〜６θとなる。遅延段数が整数であるため、レファランスクロックＣＬＫに対する生成クロックφ６の位相同期誤差時間ΔＴは、生成クロックφ１の位相同期誤差時間τの６倍になり、例えば多位相クロック生成回路１０Ａ内の１つの遅延素子の遅延時間ｔａが１００ｐｓｅｃの場合、平均的に、｜τ｜＝５０ｐｓｅｃ、｜ΔＴ｜＝３００ｐｓｅｃとなる。
【００３６】
次に、イネーブル信号ＥＮ１が非活性にされて双方向シフトレジスタ１１の動作が停止され、イネーブル信号ＥＮ２が活性にされて、位相補正回路１３、位相比較回路１２Ａ及び双方向シフトレジスタ１４からなる位相補正ＤＬＬ回路により、生成クロックφｎｄの位相がレファランスクロックＣＬＫのそれに一致するように双方向シフトレジスタ１４がシフト制御されて、位相補正回路１３の遅延段数が制御される。
【００３７】
これにより、レファランスクロックＣＬＫに対し生成クロックφ１ｄ〜φ６ｄが例えば図４に示す如くなる。図４は、双方向シフトレジスタ１４の出力Ｂ０〜Ｂ６が‘０００１０００’に調整された場合を示している。位相補正回路１３内の１つの遅延素子の遅延時間ｔｄは、多位相クロック生成回路１０Ａ内のそれｔａにほぼ等しい。位相補正回路１３により、生成クロックφ１〜φ６の位相同期誤差時間はそれぞれｔｄ、ｔｄ、２ｔｄ、２ｔｄ、３ｔｄ及び３ｔｄだけ補正され、生成クロックφ６ｄの位相同期誤差時間は図４中の位相同期誤差時間ΔＴｄとなる。この場合、生成クロックφ１ｄ〜φ６ｄの位相同期誤差時間の絶対値はそれぞれｄ／２、０、ｄ／２、０、ｄ／２及び０程度になる。一般に、生成クロックφ１ｄ〜φ６ｄの位相同期誤差時間の絶対値の平均は、１つの遅延素子の遅延時間の半分程度になる。
【００３８】
なお、多位相クロック生成回路１０Ａで生成クロックφ１を遅延素子１段分の遅延時間ｔａだけさらに遅延させた場合には、図４の生成クロックφ２〜φ６はそれぞれ２ｔａ、３ｔａ、４ｔａ、５ｔａ及び６ｔａだけさらに遅延する。ｔａがｔｄにほぼ等しいので、この場合の生成クロックφ１〜φ６の位相同期誤差時間の絶対値はそれぞれｔｄ、２ｔｄ、３ｔｄ、４ｔｄ及び５ｔｄ程度になる。この誤差を位相補正回路１３で補正すれば、生成クロックφ１ｄ〜φ６ｄの位相同期誤差時間の絶対値はそれぞれｄ／２、０、ｄ／２、０、ｄ／２及び０程度になる。
【００３９】
本第１実施形態によれば、温度の変化等により位相同期誤差時間ΔＴが変化しても、位相補正回路１３、位相比較回路１２Ａ及び双方向シフトレジスタ１４からなる位相同期ループにより、位相同期誤差時間ΔＴｄができるだけ小さくなるように自動制御される。
なお、ΔＴ＝６ｔａの場合には多位相クロック生成回路１０ＡでΔＴ＝０にすることができるので、図２の位相補正回路１３は、双方向シフトレジスタ１４の出力Ｂ０〜Ｂ５で制御される部分を備えていれば充分である。また、回路素子を小さくして遅延時間ｔａを短くすることができれば、又は許容誤差によっては、補正可能な遅延段数は５以下、例えば３、一般的には生成クロックφ１〜φｎに対し［ｎ／２］であってもよい場合が考えられる。ここに［］は丸め整数化記号である。
【００４０】
次に、図１中の多位相クロック生成回路１０Ａについて説明する。
この回路は、従来と同一構成のものを用いることもできるが、本実施形態では図５に示すような構成を用いている。
往復ディレイライン２０は、ディレイライン２１の出力端がディレイライン２２の入力端に接続されており、ディレイライン２２の出力端が選択回路２３の一方に入力端から出力端を通りディレイライン２２の入力端に接続されてループが形成されている。選択回路２３の他方の入力端には、レファランスクロックＣＬＫが供給され、レファランスクロックＣＬＫの立ち上がり時点付近でレファランスクロックＣＬＫが選択されてディレイライン２１の入力端に供給される。このクロックがディレイライン２１を通り、クロックＦＣＫとしてリングカウンタ２４のクロック入力端に供給され、リングカウンタ２４が１ビットシフトされる。クロックＦＣＫは、さらにディレイライン２２を通り、クロックＢＣＫとしてリングカウンタ２５のクロック入力端に供給され、リングカウンタ２５が１ビットシフトされる。クロックＢＣＫは、選択回路２３で選択されてディレイライン２１の入力端に供給される。同一クロックが往復ディレイライン２０を３回まわると、レファランスクロックＣＬＫの立ち上がり時点付近が選択回路２３で選択されて、以上の動作が繰り返される。
【００４１】
制御回路２６は、レファランスクロックＣＬＫに基づいて図７に示すような、レファランスクロックＣＬＫの立ち上がり時点付近で正パルスとなる選択制御信号ＣＳＥＬを生成し、選択回路２３の選択制御入力端に供給する。選択回路２３は、このパルス期間のみレファランスクロックＣＬＫを選択して出力する。制御回路２６はまた、選択制御信号ＣＳＥＬの立ち下がりを検出して正パルスを出力し、これをクロックパルスリセット信号ＣＲＳＴとしてｎＭＯＳトランジスタ２７のゲートに供給する。このパルスにより、ｎＭＯＳトランジスタ２７がオンになってディレイライン２１の入力端が‘Ｌ’にされ、クロックＦＣＫのパルス幅がレファランスクロックＣＬＫのそれよりも短くされる。
【００４２】
リングカウンタ２４及び２５はいずれも、リセット信号ＲＳＴにより図５に示す如く‘００１’に初期化される。リングカウンタ２４及び２５の内容はそれぞれ、クロックＦＣＫ及びＢＣＫのパルスにより図７に示す如く変化する。リングカウンタ２４の３ビット並列出力は、生成クロックφ１、φ３及びφ５として取り出され、リングカウンタ２５の３ビット並列出力は、生成クロックφ２、φ４及びφ６として取り出される。
【００４３】
このような動作により、生成クロックφ１の立ち上がりから生成クロックφ２の立ち上がりまでの時間、生成クロックφ３の立ち上がりから生成クロックφ４の立ち上がりまでの時間、及び、生成クロックφ５の立ち上がりから生成クロックφ６の立ち上がりまでの時間は、いずれもディレイライン２２の遅延時間ｔａに等しくなる。また、生成クロックφ２の立ち上がりから生成クロックφ３の立ち上がりまでの時間、及び、生成クロックφ４の立ち上がりから生成クロックφ５の立ち上がりまでの時間は、いずれもディレイライン２１の遅延時間ｔａに等しくなる。
【００４４】
ディレイライン２１及び２２はいずれも遅延素子が縦続接続されており、その遅延段数は双方向シフトレジスタ１１の出力により制御可能となっている。
図６は、往復ディレイライン２０の構成例を、双方向シフトレジスタ１１と共に示す。
ディレイライン２１は、縦続接続された遅延素子Ｄ２１１〜Ｄ２１６と、入力配線Ｌ７と遅延素子Ｄ２１１〜Ｄ２１６の入力端との間にそれぞれ接続されたスイッチ素子Ｓ２１１〜Ｓ２１６とを備えている。スイッチ素子Ｓ２１１〜Ｓ２１６の制御入力端にはそれぞれ、双方向シフトレジスタ１１のビット１１１〜１１６の出力（第２制御信号ＰＣｋ）が供給される。ディレイライン２２は、縦続接続された遅延素子Ｄ２２１〜Ｄ２２６と、出力配線Ｌ８と遅延素子Ｄ２２１〜Ｄ２２６の入力端との間にそれぞれ接続されたスイッチ素子Ｓ２２１〜Ｓ２２６とを備えている。スイッチ素子Ｓ２２１〜Ｓ２２６の制御入力端にはそれぞれ双方向シフトレジスタ１１のビット１１１〜１１６の出力信号が供給される。スイッチ素子及び遅延素子は、上述の位相補正回路１３のそれらと同一構成である。
【００４５】
例えばビット１１１〜１１６の出力が‘０００１００’のときには、入力配線Ｌ７に供給されたクロックはスイッチ素子Ｓ２１４、遅延素子Ｄ２１４、Ｄ２１５及びＤ２１６を通ってクロックＦＣＫとなり、さらに遅延素子Ｄ２２６、Ｄ２２５、Ｄ２２４及びスイッチ素子Ｓ２２４ を通ってクロックＢＣＫとなる。
次に、図１中の位相比較回路１２Ａについて説明する。
【００４６】
図８は、この回路の構成例を示す。
レファランスクロックＣＬＫ及びφｎはそれぞれ、１／２分周回路１２１及び１２２を通って、周波数が元の半分のレファランスクロックＨＣＬＫ及びＨφｎとなる。１／２分周回路１２１及び１２２は、レファランスクロックＣＬＫと生成クロックφｎとの位相差がπ以上になっても位相の進み／遅れを正確に検出できるようにするためのものである。
【００４７】
位相進み検出回路１２３では、ｐＭＯＳトランジスタ３１のソースが電源供給線ＶＤＤに接続され、グランド線とダウン信号＊ＤＷＮが取り出されるｐＭＯＳトランジスタ３１のドレインとの間にｎＭＯＳトランジスタ３２とｎＭＯＳトランジスタ３３とが直列接続されている。エッジ検出回路３４は、レファランスクロックＨＣＬＫの立ち上がりを検出して負パルスを生成し、これを立ち上がり検出信号＊ＲＤ１としてｐＭＯＳトランジスタ３１のゲートに供給し、レファランスクロックＨＣＬＫの立ち下がりを検出して正パルスを生成し、これを立ち下がり検出信号ＦＤ１としてｎＭＯＳトランジスタ３２のゲートに供給する。反転回路３５は、生成クロックＨφｎの２値を反転し、クロック＊ＨφｎｄとしてｎＭＯＳトランジスタ３３のゲートに供給する。反転回路３５の信号伝播遅延時間は、レファランスクロックＨＣＬＫの立ち下がりからエッジ検出回路３４によるその検出までに要する時間にほぼ等しくされる。
【００４８】
位相遅れ検出回路１２４では、ｐＭＯＳトランジスタ４１のソースが電源供給線ＶＤＤに接続され、グランド線とアップ信号＊ＵＰが取り出されるｐＭＯＳトランジスタ４１のドレインとの間にｎＭＯＳトランジスタ４２とｎＭＯＳトランジスタ４３とが直列接続されている。エッジ検出回路４４は、生成クロックＨφｎの立ち下がりを検出して負パルスを生成し、これを立ち下がり検出信号＊ＦＤ２としてｐＭＯＳトランジスタ４１のゲートに供給し、生成クロックＨφｎの立ち上がりを検出して正パルスを生成し、これを立ち上がり検出信号ＲＤ２としてｎＭＯＳトランジスタ４２のゲートに供給する。非反転回路４５は、レファランスクロックＨＣＬＫを、Ｈφｎの立ち上がりからエッジ検出回路４４によるその検出までに要する時間にほぼ等しい時間だけ遅延させ、レファランスクロックＨＣＬＫｄとしてｎＭＯＳトランジスタ４３のゲートに供給する。
【００４９】
位相比較回路１２Ａのより詳細な構成例を、図９に示す。
エッジ検出回路３４では、奇数個縦続接続されたインバータ３４１〜３４３によりレファランスクロックＨＣＬＫが遅延されてナンドゲート３４４及びノアゲート３４５の一方の入力端に供給され、ナンドゲート３４４及びノアゲート３４５の他方の入力端にレファランスクロックＨＣＬＫが供給される。これにより、ナンドゲート３４４及びノアゲート３４５からそれぞれ立ち上がり検出信号＊ＲＤ１及び立ち下がり検出信号ＦＤ１が出力される。
【００５０】
エッジ検出回路４４では、生成クロックＨφｎがインバータ４４０を通ってその論理値が反転され、さらに、奇数個縦続接続されたインバータ４４１〜４４３により遅延されてナンドゲート４４４及びノアゲート４４５の一方の入力端に供給され、ナンドゲート４４４及びノアゲート４４５の他方の入力端にインバータ４４０の出力が供給される。これにより、ナンドゲート４４４及びノアゲート４４５からそれぞれ立ち下がり検出信号＊ＦＤ２及び立ち上がり検出信号ＲＤ２が出力される。
【００５１】
図１０及び図１１は、図８又は図９の回路の動作を示すタイムチャートである。
レファランスクロックＨＣＬＫ立ち上がり検出信号＊ＲＤ１の負パルスによりｐＭＯＳトランジスタ３１がオンにされ、このときｎＭＯＳトランジスタ３２はオフになっており、位相進み検出回路１２３の出力配線が電源電位ＶＤＤに充電される。レファランスクロックＨＣＬＫ立ち下がり検出信号ＦＤ１の正パルスによりｎＭＯＳトランジスタ３２がオンになり、このとき、図１０に示すようにレファランスクロックＨＣＬＫよりもＨφｎの位相が遅れていれば、クロック＊Ｈφｎｄが‘Ｌ’でｎＭＯＳトランジスタ３３はオフであり、ダウン信号＊ＤＷＮは‘Ｈ’のままである。上記と逆に、図１１に示すようにレファランスクロックＨＣＬＫよりも生成クロックＨφｎの位相が進んでいれば、クロック＊Ｈφｎｄが‘Ｈ’でｎＭＯＳトランジスタ３３はオンであり、ダウン信号＊ＤＷＮは‘Ｌ’に遷移する。
【００５２】
ｎＭＯＳトランジスタ３２及び３３は、ｐＭＯＳトランジスタ３１よりも動作が高速であるので、立ち下がり検出信号ＦＤ１のパルス幅が狭くても、ｎＭＯＳトランジスタ３３がオンのときに位相進み検出回路１２３の出力配線上の正電荷をグランド側へ高速に引き抜くことができる。これにより、位相進み検出回路１２３について、レファランスクロックＣＬＫに対し生成クロックφｎの位相が一致していると判定される範囲を従来よりも狭くすることが可能となる。
【００５３】
また、生成クロックＨφｎ立ち下がり検出信号＊ＦＤ２の負パルスによりｐＭＯＳトランジスタ４１がオンにされ、このときｎＭＯＳトランジスタ４２はオフになっており、位相遅れ検出回路１２４の出力配線が電源電位ＶＤＤに充電される。生成クロックＨφｎ立ち上がり検出信号ＲＤ２の正パルスによりｎＭＯＳトランジスタ４２がオンになり、このとき、図１０に示すようにレファランスクロックＨＣＬＫよりも生成クロックＨφｎの位相が遅れていれば、クロック＊ＨＣＬＫが‘Ｈ’でｎＭＯＳトランジスタ４３はオンであり、アップ信号＊ＵＰは‘Ｌ’に遷移する。上記と逆に、図１１に示すようにレファランスクロックＨＣＬＫよりも生成クロックＨφｎの位相が進んでいれば、レファランスクロックＨＣＬＫが‘Ｌ’でｎＭＯＳトランジスタ４３はオフであり、アップ信号＊ＵＰは‘Ｈ’のままである。
【００５４】
ｎＭＯＳトランジスタ４２及び４３は、ｐＭＯＳトランジスタ４１よりも動作が高速であるので、立ち上がり検出信号ＲＤ２のパルス幅が狭くても、ｎＭＯＳトランジスタ４３がオンのときに位相遅れ検出回路１２４の出力配線上の正電荷をグランド側へ高速に引き抜くことができる。これにより、位相遅れ検出回路１２４についても、レファランスクロックＣＬＫに対し生成クロックφｎの位相が一致していると判定される範囲を従来よりも狭くすることが可能となる。
【００５５】
したがって、ＭＯＳトランジスタを用いた位相比較回路１２Ａの位相同期判定精度は、ＭＯＳトランジスタを用いた従来構成よりも向上する。
［第２実施形態］
図１２は、本発明の第２実施形態の位相補正回路の一部を示す。この回路は、図２の遅延回路Ｃ５の一部の構成例であり、図２と対応する部分には同一符号を付している。
【００５６】
スイッチ素子Ｓ５３〜Ｓ５６はノアゲートで構成され、各々の一方の入力端がデータ入力端として入力配線Ｌ５に接続され、他方の入力端が制御入力端となってこれにそれぞれシフトレジスタ出力Ｂ３〜Ｂ６が供給される。
遅延素子Ｄ５５は、ノアゲートＤ５５１の一方の入力端にスイッチ素子Ｓ５６の出力端が接続され、他方の入力端にインバータＤ５５２の出力端が接続されている。インバータＤ５５２の入力端は電源供給線ＶＤＤに接続されており、これによりノアゲートＤ５５１はインバータとして機能する。遅延素子Ｄ５４は遅延素子Ｄ５５と同一構成であり、そのノアゲートＤ５４１及びインバータＤ５４２はそれぞれ遅延素子Ｄ５５のノアゲートＤ５５１及びインバータＤ５５２に対応している。インバータＤ５４２の入力端は、ノアゲートＤ５５１の出力端に接続されている。遅延素子Ｄ５３は、ノアゲートＤ５３１が３入力であることを除き遅延素子Ｄ５４と同一構成であり、そのノアゲートＤ５３１及びインバータＤ５３２はそれぞれ遅延素子Ｄ５４のノアゲートＤ５４１及びインバータＤ５４２に対応している。インバータＤ５３２の入力端は、ノアゲートＤ５４１の出力端に接続されている。ノアゲートであるスイッチ素子Ｓ５３及びＳ５４の出力端は、ノアゲートＤ５３１の入力端に接続されている。
【００５７】
シフトレジスタ出力Ｂ３〜Ｂ６は、上記第１実施形態の場合と論理値が反転している。例えばＢ３〜Ｂ６が‘１１１０’の場合には、スイッチ素子Ｓ５３〜Ｓ５５の出力が‘Ｌ’に固定されてノアゲートＤ５３１及びＤ５４１がインバータとして機能し、スイッチ素子Ｓ５６がインバータとして機能する。したがって、生成クロックφ５は、スイッチ素子Ｓ５６、ノアゲートＤ５５１、インバータＤ５４２、ノアゲートＤ５４１、インバータＤ５３２及びノアゲートＤ５３１を通る。
【００５８】
この場合、スイッチ素子Ｓ５６と遅延素子Ｄ５５とからなる遅延ユニットでは、スイッチ素子Ｓ５６とノアゲートＤ５５１とにより信号が遅延され、スイッチ素子Ｓ５５と遅延素子Ｄ５４とかなる遅延ユニットではインバータＤ５４２とノアゲートＤ５４１とにより信号が遅延され、スイッチ素子Ｓ５３と遅延素子Ｄ５３とからなる遅延ユニットではインバータＤ５３２とノアゲートＤ５３１とにより信号が遅延される。
【００５９】
したがって、各遅延ユニットでの遅延用論理ゲート段数は、２である。
［第３実施形態］
図１３は、本発明の第３実施形態に係る位相補正回路１３Ａの構成例を、双方向シフトレジスタ１４と共に示す。
位相補正回路１３Ａは、図２の位相補正回路１３の入力と出力とを逆にし、位相補正回路１３のスイッチ素子Ｓ１〜Ｓ６を省略した構成となっており、位相ずれがある場合に図１の位相比較回路１２Ａの双方向シフトレジスタ１４に対するシフト方向は、第１実施形態のときと逆になる。
【００６０】
位相補正回路１３Ａのスイッチ素子Ｓｉｊ（１≦ｉ≦６、１≦ｊ≦６）は、生成クロックφｉｄが出力される出力配線Ｆｉと、遅延回路ＣｉＡの入力側からｋ＝［ｊ（ｉ／ｎ）］番目の遅延素子Ｄｉｋの出力端との間に接続されている。例えばスイッチ素子Ｓ３４は、出力配線Ｆ３と、遅延回路Ｃ３Ａの入力側から［４（３／６）］＝２番目の遅延素子Ｄ３２の出力端との間に接続されている。スイッチ素子Ｓ３５は、出力配線Ｆ３と、遅延回路Ｃ３Ａの入力側から［５（３／６）］＝３番目の遅延素子Ｄ３３の出力端との間に接続されている。スイッチ素子Ｓ１３は、出力配線Ｆ１と、遅延回路Ｃ１Ａの入力側から［３（１／６）］＝１番目の遅延素子Ｄ１１の出力端との間に接続されている。
【００６１】
生成クロックφ６が通過する遅延素子の段数をｍとすると、このような接続により、生成クロックφｉ（ｉ＝１〜５）が通過する遅延素子の段数は［ｍ（ｉ／ｎ）］となる。
例えば双方向シフトレジスタ１４のビット１４６〜１４０の出力Ｂ６〜Ｂ０が‘００１００００’の場合には、生成クロックφ１〜φ６はまず遅延経路を通り、次に位相補正回路１３Ａの入力側から第５列目のスイッチ素子を通って出力配線へ抜ける。
【００６２】
［第４実施形態］
図１４は、本発明の第４実施形態の位相比較回路１２Ｂを示す。
この回路の位相進み検出回路１２３Ａ及び位相遅れ検出回路１２４Ａはそれぞれ、図８の位相遅れ検出回路１２４及び位相進み検出回路１２３と同一構成である。このような構成であっても、位相進み検出回路１２３Ａのエッジ検出回路４４及び非反転回路４５に供給される信号が図８の位相進み検出回路１２３のエッジ検出回路４４及び非反転回路４５に供給される信号と逆であるので、位相進み検出回路１２３Ａによりダウン信号＊ＤＷＮを生成することができる。位相遅れ検出回路１２４Ａについても前記同様である。
【００６３】
なお、本発明には外にも種々の変形例が含まれる。
例えば、双方向シフトレジスタ１１と双方向シフトレジスタ１４とを同時に活性化して２つの同期ループの制御を同時に行ってもよい。また、位相比較回路は、図８の位相進み検出回路１２３と図１４の位相遅れ検出回路１２４Ａとの組み合わせ又は図８の位相遅れ検出回路１２４と図１４の位相進み検出回路１２３Ａとの組み合わせであってもよい。図５の多位相クロック生成回路は、ディレイライン２２を用いずにクロックＦＣＫを選択回路２３へ戻し、クロックＦＣＫの立ち下がりでリングカウンタ２５をシフトさせる構成であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の多位相クロック生成ＤＬＬ回路の概略構成を示すブロック図である。
【図２】図１中の位相補正回路の構成例をシフトレジスタと共に示すブロック図である。
【図３】（Ａ）は図２中の遅延ユニットの構成例を示す回路図であり、（Ｂ）は図２中の選択回路の構成例を示す回路図である。
【図４】図２の回路の動作を示すタイミングチャートである。
【図５】図１中の多位相クロック生成回路の構成例をシフトレジスタと共に示すブロック図である。
【図６】図５中の往復ディレラインの構成例をシフトレジスタと共に示すブロック図である。
【図７】図６の回路の動作を示すタイムチャートである。
【図８】図１中の位相比較回路の構成例を示す図である。
【図９】図８の回路の構成例を示す図である。
【図１０】図８又は図９の回路の動作を示すタイムチャートである。
【図１１】図８又は図９の回路の動作を示すタイムチャートである。
【図１２】本発明の第２実施形態の位相補正回路の一部を示す図である。
【図１３】本発明の第３実施形態の位相補正回路の構成例をシフトレジスタと共に示すブロック図である。
【図１４】本発明の第４実施形態の位相比較回路の構成例を示す図である。
【図１５】従来の多位相クロック生成ＤＬＬ回路の概略構成を示すブロック図である。
【図１６】図１５の回路の動作を示すタイムチャートである。
【符号の説明】
１０、１０Ａ  多位相クロック生成回路
１１、１４  双方向シフトレジスタ
１２、１２Ａ、１２Ｂ  位相比較回路
１２３、１２３Ａ  位相進み検出回路
１２４、１２４Ａ  位相遅れ検出回路
１３、１３Ａ  位相補正回路
３１、４１  ｐＭＯＳトランジスタ
３２、３３、４２、４３  ｎＭＯＳトランジスタ
３４、４４  エッジ検出回路
３５  反転回路
４５  非反転回路
Ｃ１〜Ｃ６、Ｃ１Ａ〜Ｃ６Ａ  遅延回路
Ｌ１〜Ｌ７  入力配線
Ｌ８、Ｆ１〜Ｆ６  出力配線
Ｓ１〜Ｓ６、Ｓ１０〜Ｓ６６  スイッチ素子
Ｄ１１、Ｄ２１、Ｄ２２、Ｄ３１〜Ｄ３３、Ｄ４１〜Ｄ４４、Ｄ５１〜Ｄ５５、Ｄ６１〜Ｄ６６  遅延素子
【図１】
0003678541.tif 000002
【図２】
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【図３】
0003678541.tif 000004
【図４】
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【図５】
0003678541.tif 000006
【図６】
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【図７】
0003678541.tif 000008
【図８】
0003678541.tif 000009
【図９】
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【図１０】
0003678541.tif 000011
【図１１】
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【図１２】
0003678541.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
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