(57)【特許請求の範囲】
【請求項１】
シリアルデータに同期検出用のシンクビットとエラー検出用の冗長ビットとが付加されてなるシリアル入力データの前記シンクビットを検出してシンクタイミング信号を生成するシンク検出回路と、
前記シリアルデータ及び前記冗長ビットからなるシリアル入力データのエラー判定を行なうエラー判定回路と、
前記シリアル入力データを格納するデータ格納レジスタと、
前記エラー判定回路が出力する第１のエラーフラグを格納する第１のエラーフラグ格納レジスタと、
前記第１のエラーフラグ格納レジスタが出力する第２のエラーフラグを格納する第２のエラーフラグ格納レジスタと、
前記シンクタイミング信号が入力されたときに、前記第２のエラーフラグ格納レジスタが出力する第３のエラーフラグを判定して、前記第３のエラーフラグの内容がエラー状態でない場合に、第１の読み出しクロック信号を発生するデータ読み出し回路と、
前記第１の読み出しクロック信号が入力されたときに、前記データ格納レジスタに対して第２の読み出しクロック信号を出力することにより、前記データ格納レジスタから前記第２のエラーフラグ格納レジスタを介して前記データ読み出し回路へ前記シリアル入力データを読み出す制御を行なうタイミング生成回路とを備え、
前記第１のエラーフラグ格納レジスタが出力する前記第２のエラーフラグの内容は、前記第２のエラーフラグ格納レジスタが前記第２のエラーフラグを格納した直後に、前記タイミング生成回路によりエラー状態にされることを特徴とするエラーフラグ生成回路。
【請求項２】
シリアルデータに同期検出用のシンクビットとエラー検出用の冗長ビットとが付加されてなるシリアル入力データの前記シンクビットを検出してシンクタイミング信号を生成するシンク検出回路と、
前記シリアルデータ及び前記冗長ビットからなるシリアル入力データのエラー判定を行なうエラー判定回路と、
前記シリアル入力データを格納するデータ格納レジスタと、
前記エラー判定回路が出力する第１のエラーフラグを格納するエラーフラグ格納レジスタと、
前記シンクタイミング信号が入力されたときに、前記エラーフラグ格納レジスタが出力する第２のエラーフラグを判定して、前記第２のエラーフラグの内容がエラー状態でない場合に、第１の読み出しクロック信号を発生するデータ読み出し回路と、
前記第１の読み出しクロック信号が入力されたときに、前記データ格納レジスタに対して第２の読み出しクロック信号を出力することにより、前記データ格納レジスタから前記エラーフラグ格納レジスタを介して前記データ読み出し回路へ前記シリアル入力データを読み出す制御を行なうタイミング生成回路とを備え、
前記エラーフラグ格納レジスタが出力する前記第２のエラーフラグの内容は、前記シリアル入力データが読み出された直後に、前記データ読み出し回路によりエラー状態にされることを特徴とするエラーフラグ生成回路。
【請求項３】
シリアルデータに同期検出用のシンクビットとエラー検出用の冗長ビットとが付加されてなるシリアル入力データの前記シンクビットを検出してシンクタイミング信号を生成するシンク検出回路と、
前記シリアルデータ及び前記冗長ビットからなるシリアル入力データのエラー判定を行なうエラー判定回路と、
前記シリアル入力データから前記シリアルデータを抽出するリセット回路と、
前記リセット回路が出力した前記シリアルデータを格納するデータ格納レジスタと、
前記エラー判定回路が出力する第１のエラーフラグを格納するエラーフラグ格納レジスタと、
前記シンクタイミング信号が入力されたときに、前記エラーフラグ格納レジスタが出力する第２のエラーフラグを判定して、前記第２のエラーフラグの内容がエラー状態でない場合に、読み出しクロック信号を発生するデータ読み出し回路と、
前記読み出しクロック信号が入力されたときに、前記リセット回路に対して読み出し許可信号を出力することにより、前記データ格納レジスタから前記エラーフラグ格納レジスタを介して前記データ読み出し回路へ前記シリアルデータを読み出すタイミング生成回路とを備え、
前記リセット回路は、読み出された前記シリアルデータに続けて、前記タイミング生成回路が出力する制御信号により、前記第２のエラーフラグの内容をエラー状態とするデータを出力することを特徴とするエラーフラグ生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアルデータ、特に同期検出用のシンクビットを有するシリアルデータを読み出す際のエラーフラグの生成回路に関する。
【０００２】
【従来の技術】
近年、情報ネットワークは世界規模で構築されつつあり、情報通信は今日の情報化社会において必要不可欠となっている。データ通信には転送速度の高速化及び転送データの高信頼化等の通信コストの低減のためさまざまな手法が試みられている。
【０００３】
データ通信の一手法としてＣＤＲＯＭからのデータ読み出しに採用されているように、シリアルデータをフレームに分割し、さらに、フレームごとに同期検出用のシンクビットとエラー検出用の冗長ビットを付加して、データ転送の同期検出と信頼性の向上を図る方式が用いられている。ＣＤＲＯＭからのデータ読み出しは、回転する記録板の線速度に同期したクロックによりサンプリングしたデータからシンクビットを抽出して、シンクビット位置から割り出したデータビット部分と冗長ビット部分を取り出すことである。
【０００４】
以下、従来のＣＤＲＯＭからのデータ読み出し動作の一例を図面を参照しながら説明する。
【０００５】
図９は従来のエラーフラグ生成回路を示す図である。図９において、１０１はシリアル入力データ内のシンクビットを検出してシンクタイミング信号を生成するシンク検出回路、１０２はシリアル入力データ内のシンクビットを除いたデータ及び冗長ビットに対してエラーの判定を行なうエラー判定回路、１０３はシリアル入力データ内のデータ部を格納するデータ格納レジスタ、１０４はエラー判定回路１０２の出力結果であるエラーフラグを格納するエラーフラグ格納レジスタ、１０５はシンクタイミング信号が入力された時に、エラーフラグを判定して、エラーフラグの内容がエラー状態でない場合に、読み出しクロック信号を発生するデータ読み出し回路、１０６はエラーフラグ生成回路の各構成要素に対して動作タイミングのトリガとなる制御信号を出力するタイミング生成回路である。
【０００６】
以下、前記のように構成されたエラーフラグ生成回路についてその動作を説明する。まず、図９に示すように、シリアル入力データ１１０はシンク検出回路１０１とエラー判定回路１０２とデータ格納レジスタ１０３とに入力される。シンク検出回路１０１はシリアル入力データ１１０からシンクパターンを検出するか又はタイミング生成回路１０６からのシンク内挿タイミング信号１１１が入力されるかした時に、シンクタイミング信号１１２をタイミング生成回路１０６とデータ読み出し回路１０５とに出力する。
【０００７】
また、エラー判定回路１０２はシリアル入力データ１１０のエラー判定を行ない、判定結果のエラーフラグ１１３をエラーフラグ格納レジスタ１０４に出力する。データ格納レジスタ１０３はシリアル入力データ１１０のデータ部をいったん格納した後、エラーフラグ格納レジスタ１０４に出力する。
【０００８】
次に、データ読み出し回路１０５はシンクタイミング信号１１２を受信した後に、エラーフラグ１１３の内容がエラーでない状態であるなら、データ読み出しクロック信号１１４をタイミング生成回路１０６に対して出力する。
【０００９】
次に、データ読み出しクロック信号を受信したタイミング生成回路１０６は、データ格納レジスタ１０３に対して読み出しクロック信号１１５を出力し、データ格納レジスタ１０３に格納してあるシリアルデータを、読み出しクロック信号１１５を基にエラーフラグ格納レジスタ１０４を介してデータ読み出し回路１０５へ出力する。
【００１０】
図１０は従来のデータ格納レジスタ及びエラーフラグ格納レジスタの構成を示す回路図である。データ格納レジスタは同一構成の２つのシフトレジスタが並列に接続されている。一方はｕｐ側データ格納レジスタ１２１であり、他方はｄｏｗｎ側データ格納レジスタ１２３であって、読み出し用と書き込み用とに交互に使用される構成である。エラーフラグ格納レジスタは、ｕｐ側について説明すると、ｕｐ側エラーフラグ格納レジスタ１２２はｕｐ側データ格納レジスタ１２１のＭＳＢにシフトレジスタを構成するように接続されており、前記シンクタイミング信号によりエラーフラグが格納される。
【００１１】
【発明が解決しようとする課題】
しかしながら、前記従来のエラーフラグ生成回路は、図１０に示すように、各データ格納レジスタ１２１，１２３と各エラーフラグ格納レジスタ１２２，１２４とがそれぞれシフトレジスタを構成しているため、起動時やサーチ動作時、又はＣＤＲＯＭからの読み出しエラー等により本来のシンクパターンではない部分がシンクパターンとして認識されたり、読み出しクロックが正常動作していない場合にはシンクタイミング信号が誤って出力されたりすることがある。その結果、データ読み出し回路がシフトレジスタのＭＳＢの値を誤ってエラーフラグと判断し、エラーフラグの内容によっては誤ったデータを読み出してしまい、システムの誤動作を引き起こすという問題を有していた。
【００１２】
以下、誤動作の一例を挙げて説明する。
【００１３】
図１１はミニディスクのアドレス記録に採用されているＡＤＩＰデータのセクタの構成を示している。図１１に示すように、ＡＤＩＰデータの読み出しにはエラー判定回路としてＣＲＣ(=Cyclic Redundancy Check)回路が用いられており、エラー判定回路はセクタごとにすべてリセットされて、エラー判定回路の出力はエラーなしの状態を出力する。
【００１４】
エラー判定回路にはアドレスデータとアドレスデータの冗長ビットとがシリアルに入力されてくるが、セクタアドレスのデータ自体はすべてのビットが０の内容から１ずつ増加する内容とされているため、特にディスク自体に少数のセクタしか割り当てられていないミニディスクにおいてはアドレスデータの上位ビットには０の内容が多い。エラー判定回路のレジスタがセクタごとにすべてリセットされてから、内容が０である多数の上位ビットがアドレスデータとして入力されている間はエラー判定の結果はエラーなしの状態となる。このエラーなしの判定結果を誤動作によるシンクタイミング信号によってエラーフラグ格納レジスタに取り込むと、エラーフラグの内容はエラーなしの状態を出力するが、データ格納レジスタには正常なデータが格納されてはいない。すなわち、データ読み出し回路が読み出し可のエラーフラグの内容に基づいてデータを読み出したとしても、読み出したデータは誤った内容となる。
【００１５】
本発明は、前記従来の問題を解決し、データ読み出し回路が誤ったデータを読み出すことを防ぐことにより、システムの誤動作を防止することを目的とする。
【００１６】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、エラーフラグを参照した後に、エラーフラグ格納レジスタの内容を読み出し不可の状態を示す内容に書き換える構成とするものである。
【００１７】
具体的に請求項１の発明が講じた解決手段は、エラーフラグ生成回路を、シリアルデータに同期検出用のシンクビットとエラー検出用の冗長ビットとが付加されたシリアル入力データの前記シンクビットを検出してシンクタイミング信号を生成するシンク検出回路と、前記シリアルデータ及び前記冗長ビットからなるシリアル入力データのエラー判定を行なうエラー判定回路と、前記シリアル入力データを格納するデータ格納レジスタと、前記エラー判定回路が出力する第１のエラーフラグを格納する第１のエラーフラグ格納レジスタと、前記第１のエラーフラグ格納レジスタが出力する第２のエラーフラグを格納する第２のエラーフラグ格納レジスタと、前記シンクタイミング信号が入力されたときに、前記第２のエラーフラグ格納レジスタが出力する第３のエラーフラグを判定して、前記第３のエラーフラグの内容がエラー状態でない場合に、第１の読み出しクロック信号を発生するデータ読み出し回路と、前記第１の読み出しクロック信号が入力されたときに、前記データ格納レジスタに対して第２の読み出しクロック信号を出力することにより、前記データ格納レジスタから前記第２のエラーフラグ格納レジスタを介して前記データ読み出し回路へ前記シリアル入力データを読み出す制御を行なうタイミング生成回路とを備え、前記第１のエラーフラグ格納レジスタが出力する前記第２のエラーフラグの内容は、前記第２のエラーフラグ格納レジスタが前記第２のエラーフラグを格納した直後に、前記タイミング生成回路によりエラー状態にされる構成とするものである。
【００１８】
請求項１の構成により、第１のエラーフラグ格納レジスタが出力する第２のエラーフラグの内容は、第２のエラーフラグ格納レジスタが第２のエラーフラグを格納した直後にタイミング生成回路が出力する制御信号によりエラー状態とされるため、誤ってシンクタイミング信号が出力された場合に、データ読み出し回路が第２のエラーフラグ格納レジスタが出力する第３のエラーフラグの内容を判定したとしても、常に読み出し不可状態であり、データ読み出し回路が誤ったデータを読み出してしまうことがなくなる。
【００１９】
請求項２の発明は、エラーフラグ生成回路を、シリアルデータに同期検出用のシンクビットとエラー検出用の冗長ビットとが付加されたシリアル入力データの前記シンクビットを検出してシンクタイミング信号を生成するシンク検出回路と、前記シリアルデータ及び前記冗長ビットからなるシリアル入力データのエラー判定を行なうエラー判定回路と、前記シリアル入力データを格納するデータ格納レジスタと、前記エラー判定回路が出力する第１のエラーフラグを格納するエラーフラグ格納レジスタと、前記シンクタイミング信号が入力されたときに、前記エラーフラグ格納レジスタが出力する第２のエラーフラグを判定して、前記第２のエラーフラグの内容がエラー状態でない場合に、第１の読み出しクロック信号を発生するデータ読み出し回路と、前記第１の読み出しクロック信号が入力されたときに、前記データ格納レジスタに対して第２の読み出しクロック信号を出力することにより、前記データ格納レジスタから前記エラーフラグ格納レジスタを介して前記データ読み出しレジスタへ前記シリアルデータを読み出す制御を行なうタイミング生成回路とを備え、前記エラーフラグ格納レジスタが出力する前記第２のエラーフラグの内容は、前記シリアルデータが読み出された直後に、前記データ読み出し回路によりエラー状態にされる構成とするものである。
【００２０】
請求項２の構成により、エラーフラグ格納レジスタが出力する第２のエラーフラグの内容は、データが読み出された直後にデータ読み出し回路によりエラー状態とされるため、誤ってシンクタイミング信号が出力された場合に、データ読み出し回路がエラーフラグ格納レジスタの内容を判定したとしても、常に読み出し不可状態であり、データ読み出し回路が誤ったデータを読み出してしまうことがなくなる。
【００２１】
請求項３の発明は、エラーフラグ生成回路を、シリアルデータに同期検出用のシンクビットとエラー検出用の冗長ビットとが付加されたシリアル入力データの前記シンクビットを検出してシンクタイミング信号を生成するシンク検出回路と、前記シリアルデータ及び前記冗長ビットからなるシリアル入力データのエラー判定を行なうエラー判定回路と、前記シリアル入力データから前記シリアルデータを抽出するリセット回路と、前記リセット回路が出力した前記シリアルデータを格納するデータ格納レジスタと、前記エラー判定回路が出力する第１のエラーフラグを格納するエラーフラグ格納レジスタと、前記シンクタイミング信号が入力されたときに、前記エラーフラグ格納レジスタが出力する第２のエラーフラグを判定して、前記第２のエラーフラグの内容がエラー状態でない場合に、読み出しクロック信号を発生するデータ読み出し回路と、前記読み出しクロック信号が入力されたときに、前記リセット回路に対して読み出し許可信号を出力することにより、前記データ格納レジスタから前記エラーフラグ格納レジスタを介して前記データ読み出し回路へ前記シリアルデータを読み出す制御を行なうタイミング生成回路とを備え、前記リセット回路は、読み出された前記シリアルデータに続けて、前記タイミング生成回路が出力する制御信号により、前記第２のエラーフラグの内容をエラー状態とするデータを出力する構成とするものである。
【００２２】
請求項３の構成により、読み出されたデータに続いて、タイミング生成回路がリセット回路に対して制御信号を出力して、第２のエラーフラグの内容をエラー状態とするデータを出力するため、誤ってシンクタイミング信号が出力された場合に、データ読み出し回路がエラーフラグ格納レジスタの内容を判定したとしても、常に読み出し不可状態であり、データ読み出し回路が誤ったデータを読み出してしまうことがなくなる。
【００２３】
【発明の実施の形態】
以下、本発明の第１の実施形態を図面を参照しながら説明する。
【００２４】
図１は本発明の第１の実施形態に係るエラーフラグ生成回路の回路図である。図１において、１１はシリアル入力データのシンクビットを検出してシンクタイミング信号を生成するシンク検出回路、１２はシリアル入力データのシンクビットを除いたデータ部及び冗長ビット部に対してエラーの判定を行なうエラー判定回路、１３はシリアル入力データのデータ部を格納するデータ格納レジスタ、１４はエラー判定回路１２の出力結果であるエラーフラグを格納する第１のエラーフラグ格納レジスタ、１５は第１のエラーフラグ格納レジスタ１４が出力するエラーフラグを格納する第２のエラーフラグ格納レジスタ、１６はシンクタイミング信号が入力された時に、エラーフラグ５６Ｂを判定してエラーが発生していない場合に、第１の読み出しクロック信号であるデータ読み出しクロック信号を発生するデータ読み出し回路、１７はエラーフラグ生成回路の各構成要素に対して動作タイミングのトリガとなる制御信号を出力するタイミング生成回路である。
【００２５】
以下、前記のように構成されたエラーフラグ生成回路の動作を説明する。シリアル入力データ５０はシンク検出回路１１とエラー判定回路１２とデータ格納レジスタ１３とに同時に入力される。シンク検出回路１１はシリアル入力からシンクパターンを検出するか、又は、タイミング生成回路１７からのシンク内挿タイミング信号５１が入力されるかした時に、シンクタイミング信号５２をタイミング生成回路１７及びデータ読み出し回路１６に出力する。シンクタイミング信号５２をシンク検出タイミングから生成するか内挿タイミングから生成するかについては本発明の意図するところではないので詳細な説明は省く。
【００２６】
また、エラー判定回路１２はシリアル入力データ５０のエラー判定を行ない、エラーフラグ５３を第１のエラーフラグ格納レジスタ１４に出力する。第１のエラーフラグ格納レジスタ１４は第２のエラーフラグ格納レジスタ１５にエラーフラグ５４を出力した後に、タイミング生成回路１７からの制御信号により読み出し不可を示す内容にリセットされる。
【００２７】
また、データ格納レジスタ１３はシリアル入力データ５０のシンクビット部と冗長ビット部とを除く読み出しデータを一時格納した後、第２のエラーフラグ格納レジスタ１５に出力する。データ読み出し回路１６はシンクタイミング信号５２が入力された時に、第２のエラーフラグ格納レジスタ１５が出力するエラーフラグ５６Ｂの内容を判定して、その内容が読み出し可能な状態であれば、データ格納レジスタ１３から第２のエラーフラグ格納レジスタ１５を介して読み出しデータ５６Ａを読み出す。タイミング生成回路１７は書き込みクロック、データ読み出しクロック信号５７及びシンクタイミング信号５２に基づいてシステム全体を制御する。
【００２８】
以下、エラーフラグ生成回路の読み出し動作の詳細を図２及び図３に基づいて説明する。
【００２９】
図２は読み出し動作のタイミングチャートであり、図３はデータ格納レジスタの構成を示す回路図である。図２に示すように、シリアル入力データは１セクタにＳＹＮＣ（シンクビット）、ＤＡＴＡｋ（データ）及びＣＲＣｋ（冗長ビット）の順に配列されてなり、冗長ビットに続いて次のセクタが配列される構成である。この配列順にシンク検出回路、エラー判定回路及びデータ格納レジスタにそれぞれ入力される。ただし、ｋはシリアル入力データのセクタ数とする。
【００３０】
図３に示すように、データ格納レジスタは、ｕｐ側データ格納レジスタ１３ａとｄｏｗｎ側データ格納レジスタ１３ｂとにより構成されている。ｕｐ側データ格納レジスタ１３ａは、それぞれ格納するデータのビット数分の記憶素子１３１が、選択素子であるセレクタ１３４を介して、データ読み出し時にはシリアルに接続されており、読み出しデータロードタイミング時にはｄｏｗｎ側データ格納レジスタ１３ｂとパラレルに接続されている。ちなみに、記憶素子１３１の各端子はＤがデータ入力端子、Ｑが正論理のデータ出力端子、ＣＫがクロック信号入力端子をそれぞれ表わしている。
【００３１】
まず、前のセクタのデータ（ＤＡＴＡ０）は書き込みデータとしてｄｏｗｎ側データ格納レジスタ１３ｂにシリアルに入力される。すなわち、書き込みデータは、図２に示すデータ格納クロックに同期して所定のビット数分のデータがｄｏｗｎ側データ格納レジスタ１３ｂに格納される。
【００３２】
次に、図２に示すように、ＤＡＴＡ１を含む次のセクタのシンクタイミングはシンクビットが入力し終えた時に検出されて、図３に示すｄｏｗｎ側の前のセクタのデータ（ＤＡＴＡ０）をｕｐ側データ格納レジスタ１３ａにパラレルに格納するロードタイミングとしても利用される。
【００３３】
また、図２に示すように、エラー判定回路はセクタのデータ部（ＤＡＴＡ１）及び冗長ビット部（ＣＲＣ１）に対して演算を行なって、エラー判定演算クロックの最終クロック以降にエラー判定結果であるエラーフラグを第１のエラーフラグ格納レジスタに出力する。第１のエラーフラグ格納レジスタはタイミング生成回路の制御信号を受けて、第１のエラーフラグ格納タイミングによりエラーフラグを取り込む。その後、第２のエラーフラグ格納レジスタはシンクタイミングにより、第１のエラーフラグ格納レジスタが出力したエラーフラグを取り込む。第１のエラーフラグ格納レジスタの内容は第２のエラーフラグ格納レジスタがエラーフラグを取り込んだ後、タイミング生成回路からの制御信号を受けて、読み出し不可状態を示す内容にリセットされる。
【００３４】
次に、図２に示すように、データ読み出し回路へは、シンクタイミングごとに前のセクタのエラーフラグが出力される。データ読み出し回路はこのエラーフラグの内容に応じてデータを読み出すか否かを判断して、エラーフラグが読み出し可能な状態を示している場合には第１の読み出しクロック信号であるデータ読み出しクロック信号をタイミング生成回路に出力する。タイミング生成回路はデータ読み出しクロック信号を受けて、図３に示すｕｐ側データ格納レジスタ１３ａに対して第２の読み出しクロック信号である読み出しクロック信号を出力することにより、第２のエラーフラグ格納レジスタを介して前のセクタのデータ（ＤＡＴＡ０）をシリアルに読み出す。
【００３５】
以上のように本実施形態によると、図２に示す第１のエラーフラグ格納タイミングのように、第１のエラーフラグ格納レジスタがエラー判定結果を保持している期間は、第１のエラーフラグ格納タイミングから第１のエラーフラグリセットタイミングまでの期間、すなわち、図２に示す「ＤＡＴＡ０のフラグ」又は「ＤＡＴＡ１のフラグ」と示した期間であり、これらの期間内にシンクタイミング信号が誤って出力されたとしても、データ読み出し回路に出力されるエラーフラグの内容は本来のエラー判定結果であるので、問題はない。さらに、図２に示す「ＤＡＴＡ０のフラグ」及び「ＤＡＴＡ１のフラグ」と示した以外の期間にシンクタイミング信号が誤って出力されたとしても、データ読み出し回路に出力されるエラーフラグの内容はデータ読み出し不可状態を示しているため、データ読み出し回路は誤ったデータを読み出すことはない。
【００３６】
すなわち、シンクタイミングがどのように誤ったタイミングに出力されたとしてもデータ読み出し回路に出力されるエラーフラグは誤ったデータであれば読み出し不可を示し、正常なデータであれば読み出し可能を示し、データ内容に連動しているため、データ読み出し回路が誤ったデータを読み出すことがなくなるので、システムの誤動作を防止することができる。
【００３７】
以下、本発明の第２の実施形態を図面を参照しながら説明する。
【００３８】
図４は本発明の第２の実施形態に係るエラーフラグ生成回路の回路図である。図４において、１１はシリアル入力データのシンクビットを検出してシンクタイミング信号５２を生成するシンク検出回路、１２はシリアル入力データのシンクビットを除いたデータ部及び冗長ビット部に対してエラーの判定を行なうエラー判定回路、１３はシリアル入力データのデータ部を格納するデータ格納レジスタ、２１はエラー判定回路１２の出力結果であるエラーフラグ５３を格納するエラーフラグ格納レジスタ、１６はシンクタイミング信号５２が入力された時に、エラーフラグ５６Ｂを判定してエラーが発生していない場合に、データ読み出しクロック信号５７を発生した後、エラーフラグ格納レジスタ２１を読み出し不可状態とするエラーフラグリセット信号６１をエラーフラグ格納レジスタ２１に出力するデータ読み出し回路、１７はエラーフラグ生成回路の各構成要素に対して動作タイミングのトリガとなる制御信号５８を出力するタイミング生成回路である。
【００３９】
図１に説明した第１の実施形態との差異は、エラーフラグ格納レジスタ２１がデータ格納レジスタ１３とデータ読み出し回路１６との間にだけ接続されており、データ読み出し回路１６がエラーフラグ格納レジスタ２１が出力するエラーフラグの内容をエラー状態にリセットする点である。
【００４０】
以下、前記のように構成されたエラーフラグ生成回路の動作を図面を参照しながら説明する。図５は読み出し動作のタイミングチャートであり、図３は第１の実施形態においても説明したデータ格納レジスタの構成を示す回路図である。図５に示すように、シリアル入力データは１セクタにＳＹＮＣ（シンクビット）、ＤＡＴＡｋ（データ）及びＣＲＣｋ（冗長ビット）の順に配列されてなり、冗長ビットに続いて次のセクタが順に配列される構成である。この配列順にシンク検出回路、エラー判定回路及びデータ格納レジスタにそれぞれ入力される。
【００４１】
まず、図３において、前のセクタのデータ（ＤＡＴＡ０）は書き込みデータとしてｄｏｗｎ側データ格納レジスタ１３ｂにシリアルに入力される。具体的には、書き込みデータは、図５に示すデータ格納クロックに同期して所定のビット数分のデータがｄｏｗｎ側データ格納レジスタ１３ｂに格納される。
【００４２】
次に、図５に示すように、ＤＡＴＡ１を含む次のセクタのシンクタイミングはシンクビットが入力し終えた時に検出されて、図３に示すｄｏｗｎ側の前のセクタのデータ部（ＤＡＴＡ０）をｕｐ側データ格納レジスタ１３ａにパラレルに格納するロードタイミングとしても利用される。
【００４３】
また、図５に示すように、エラー判定回路はセクタのデータ部（ＤＡＴＡ１）及び冗長ビット部（ＣＲＣ１）に対して演算を行なって、エラー判定演算クロックの最終クロック以降にエラー判定結果であるエラーフラグをエラーフラグ格納レジスタに出力する。エラーフラグ格納レジスタはタイミング生成回路からの制御信号を受けて、エラー判定演算クロックの最終クロック直後のエラーフラグ格納タイミングによりエラーフラグを取り込む。
【００４４】
次に、図５に示すように、データ読み出し回路へは、エラーフラグ格納タイミングごとに前のセクタのエラーフラグが出力される。データ読み出し回路はこのエラーフラグの内容に応じてデータを読み出すか否かを判断して、エラーフラグが読み出し可能な状態を示している場合にはシンクタイミング信号が入力されるのを待つ。
【００４５】
次に、データ読み出し回路は、シンクタイミング信号を受けて、図３に示すｕｐ側データ格納レジスタ１３ａにデータ（ＤＡＴＡ０）が格納された後、第１の読み出しクロック信号であるデータ読み出しクロック信号をタイミング生成回路に出力する。タイミング生成回路はデータ読み出しクロック信号を受けて、図３に示すｕｐ側データ格納レジスタ１３ａに対して第２の読み出しクロック信号である読み出しクロック信号を出力することにより、データ格納レジスタはエラーフラグ格納レジスタを介してデータ読み出し回路へ前のセクタのデータ（ＤＡＴＡ０）をシリアルに読み出す制御を行なう。
【００４６】
次に、図４に示すデータ読み出し回路１６は、読み出しデータ５６Ａを読み出した後、エラーフラグリセット信号６１をエラーフラグ格納レジスタ２１に出力して、エラーフラグ格納レジスタ２１が出力するエラーフラグの内容を、読み出し不可状態であるエラー状態にリセットする。
【００４７】
以上のように本実施形態によると、図５に示すエラーフラグ／読み出しデータのように、エラーフラグ格納レジスタがエラー判定結果を保持しているのはエラーフラグ格納タイミングからデータ読み出しクロックが出力されるまでの期間、すなわち、図５に示す「ＤＡＴＡ０のフラグ」又は「ＤＡＴＡ１のフラグ」の期間であり、これらの期間内にシンクタイミング信号が誤って出力されたとしても、データ読み出し回路に出力されるエラーフラグの内容は本来のエラー判定結果であるので、問題はない。さらに、図５に示すエラーフラグ格納レジスタリセットタイミングから次のセクタのエラーフラグ格納タイミングまでの期間にシンクタイミング信号が誤って出力されたとしても、データ読み出し回路に出力されるエラーフラグの内容はデータ読み出し不可を示す内容であるため、データ読み出し回路はデータを読み出さない。
【００４８】
すなわち、シンクタイミングがどのように誤ったタイミングに出力されたとしても、データ読み出し回路に出力されるエラーフラグは、誤ったデータであれば読み出し不可を示し、正常なデータであれば読み出し可能を示し、データ内容に連動しているため、データ読み出し回路が誤ったデータを読み出すことがなくなるので、システムの誤動作を防止することができる。
【００４９】
さらに、図５に示すデータ読み出しクロックの発生期間はタイミングチャートの説明上、ある程度の時間幅を持たせているが、実際のシステムでは１セクタの時間に対するデータ読み出し期間はほとんど無視できるほど小さいため、実質的にシンクタイミング信号がどのようなタイミングで誤って出力されたとしてもデータ読み出し回路に出力されるエラーフラグは正常な内容を示すので、データ読み出し回路が誤ったデータを読み出すことがなくなり、システムの誤動作を防止することができる。
【００５０】
以下、本発明の第３の実施形態を図面を参照しながら説明する。
【００５１】
図６は本発明の第３の実施形態に係るエラーフラグ生成回路の回路図である。図６において、１１はシリアル入力データのシンクビットを検出してシンクタイミング信号５２を生成するシンク検出回路、１２はシリアル入力データのシンクビットを除いたデータ部及び冗長ビット部に対してエラーの判定を行なうエラー判定回路、３１はシリアル入力データのデータ部を抽出するリセット回路、１３はシリアル入力データのデータ部を格納するデータ格納レジスタ、２１はエラー判定回路１２の出力結果であるエラーフラグ５３を格納するエラーフラグ格納レジスタ、１６はシンクタイミング信号５２が入力された時に、エラーフラグ５６Ｂを判定して、エラーが発生していない場合にデータ読み出しクロック信号５７を発生するデータ読み出し回路、１７はエラーフラグ生成回路の各構成要素に対して動作タイミングのトリガとなる制御信号５８を出力すると共に、読み出しデータ５６Ａを読み出した後に、リセット回路を読み出し禁止にする読み出し禁止信号７１Ｂを出力するタイミング生成回路である。
【００５２】
図１に説明した第１の実施形態との差異は、エラーフラグ格納レジスタ２１がデータ格納レジスタ１３とデータ読み出し回路１６との間にだけ接続され、データ格納レジスタ１３に出力するデータを読み出し不可状態を示す特定値と切り替えられるようにデータ格納レジスタ１３の前段にリセット回路３１を新たに設けた点である。
【００５３】
以下、前記のように構成されたエラーフラグ生成回路の動作を説明する。図７は読み出し動作のタイミングチャートであり、図８はリセット回路及びデータ格納レジスタの構成を示す回路図である。図７に示すように、シリアル入力データは、１セクタがＳＹＮＣ（シンクビット）、ＤＡＴＡｋ（データ）及びＣＲＣｋ（冗長ビット）の順に配列されてなり、冗長ビットに続いて次のセクタが順に配列される構成である。この配列順にシンク検出回路、エラー判定回路及びリセット回路にそれぞれ入力される。
【００５４】
図８において、データ格納レジスタは同一構成の２つのシフトレジスタが並列に接続されている。一方はｕｐ側データ格納レジスタ１３ｃであり、他方はｄｏｗｎ側データ格納レジスタ１３ｄであって、読み出し用と書き込み用とに交互に使用される構成である。各データ格納レジスタ１３ｃ及び１３ｄはそれぞれ格納するデータのビット数分の記憶素子１３１がシリアルに接続されている。ちなみに、記憶素子１３１の各端子はＤがデータ入力端子、Ｑが正論理のデータ出力端子、ＣＫがクロック信号入力端子をそれぞれ表わしている。リセット回路は各データ格納レジスタ１３ｃ及び１３ｄのＬＳＢ側にそれぞれ接続されたアンドゲートよりなり、ｕｐ側データ格納レジスタ１３ｃにはｕｐ側リセット回路１３２が、ｄｏｗｎ側データ格納レジスタ１３ｄには、ｄｏｗｎ側リセット回路１３３がそれぞれ接続されている。
【００５５】
まず、前のセクタのデータ（ＤＡＴＡ０）は書き込みデータとしてｕｐ側又はｄｏｗｎ側データ格納レジスタにシリアルに入力される。具体的には、書き込みデータは、図７に示すデータ格納クロックに同期して所定のビット数分のデータがｕｐ側データ格納レジスタ１３ｃ又はｄｏｗｎ側データ格納レジスタ１３ｄに格納される。
【００５６】
次に、図７に示すように、ＤＡＴＡ１を含む次のセクタのシンクタイミングはシンクビットが入力し終えた時に検出されて、図８に示すｕｐ側又はｄｏｗｎ側の前のセクタのデータ（ＤＡＴＡ０）の格納が完了した後、読み出しデータへの出力を行なうための読み出しクロック信号をシフトレジスタのクロック信号として切り替えるクロススイッチの切り替え信号の切り替えタイミングとして、また、出力データをｕｐ側又はｄｏｗｎ側のいずれのデータ格納レジスタから出力するかを切り替えるクロススイッチの切り替え信号の切り替えタイミングとして利用される。
【００５７】
また、図７に示すように、エラー判定回路はセクタのデータ部（ＤＡＴＡ１）及び冗長ビット部（ＣＲＣ１）に対して演算を行なって、エラー判定演算クロックの最終クロック以降にエラー判定結果をエラーフラグ格納レジスタに出力する。エラーフラグ格納レジスタはタイミング生成回路の制御信号を受けて、エラー判定演算クロックの最終クロック直後のエラーフラグ格納タイミングによりエラー判定結果であるエラーフラグを取り込む。
【００５８】
次に、図７に示すように、データ読み出し回路へは、エラーフラグ格納タイミングごとに前のセクタのエラーフラグが出力される。データ読み出し回路はこのエラーフラグの内容に応じてデータを読み出すか否かを判断して、エラーフラグが読み出し可能な状態であるならば、シンクタイミング信号が入力されるのを待つ。
【００５９】
次に、図６に示すように、次のセクタのシンクタイミング信号５２が検出されて、読み出しデータを図８に示すｕｐ側又はｄｏｗｎ側のデータ格納レジスタのいずれのレジスタから出力するのかの切り替えが終了した後、データ読み出し回路１６はデータ読み出しクロック信号５７をタイミング生成回路に出力して、エラーフラグ格納レジスタ２１を介してデータ格納レジスタ１３から読み出しデータ５６Ａを読み出す。図８に示すｕｐ側又はｄｏｗｎ側のシフトレジスタが読み出しているシフトレジスタ内のリセット回路１３２又は１３３が読み出し許可を表わすイネーブルとなっており、データ格納レジスタ１３が読み出したデータは、読み出しデータのＬＳＢ以降のデータの内容がエラーフラグ格納レジスタにまでシフト動作された時に、読み出し不可状態を示すデータの内容にリセットされる。
【００６０】
さらに詳細に説明すると、データ読み出しクロック信号はパルス信号からなり、１パルス出力する度にデータのＭＳＢが１ビットずつ出力される構成であって、データ読み出し回路は、読み出しデータの所定のビット数よりも多くのデータ読み出しクロック信号５７を出力する。読み出されたデータのうち、有効データはデータ読み出しクロック信号５７の出力回数に対応するビット数分のＭＳＢ側からの読み出しデータである。図７に示すように、シリアルデータの有効ビット数をｎ個とすると、データ読み出しクロック信号は（ｎ＋α）個出力されている。図６に示すタイミング生成回路は、データ読み出しクロック信号５７が（ｎ＋α）個入力されると、最初のｎ個分は図８に示す読み出しクロック信号及びリセット回路イネーブル信号からなる読み出し許可信号７１Ａをリセット回路３１に対して出力するが、次の（ｎ＋１）個目のデータ読み出しクロック信号５７が入力されると、リセット回路イネーブル信号をディスエーブルとした制御信号を出力する。
【００６１】
以上のように本実施形態によると、図７に示すエラーフラグ／読み出しデータのように、エラーフラグ格納レジスタがエラー判定結果を保持している期間は、エラーフラグ格納タイミングからデータ読み出しクロックが出力されるまでの期間、すなわち、図７に示す「ＤＡＴＡ０のフラグ」及び「ＤＡＴＡ１のフラグ」と示した期間であり、これらの期間内にシンクタイミング信号が誤って出力されたとしても、データ読み出し回路に出力されるエラーフラグの内容は本来のエラー判定結果であるので、問題はない。さらに、図７に示すデータ読み出しクロック信号のｎ＋１個から次セクタのエラーフラグ格納タイミングまでの期間にシンクタイミング信号が誤って出力されたとしてもデータ読み出し回路に出力されるエラーフラグの内容はデータ読み出し不可を示す内容であるため、データ読み出し回路はデータを読み出さない。
【００６２】
すなわち、シンクタイミングがどのように誤ったタイミングに出力されたとしても、データ読み出し回路に出力されるエラーフラグは、誤ったデータであれば読み出し不可を示し、正常なデータであれば読み出し可能を示し、データ内容に連動しているため、データ読み出し回路が誤ったデータを読み出すことがなくなるので、システムの誤動作を防止することができる。
【００６３】
さらに、図７におけるデータ読み出しクロック信号の出力期間はタイミングチャートの説明上、ある程度の時間幅を持たせているが、実際のシステムでは１セクタの時間に対するデータ読み出し期間はほとんど無視できるほど小さいため、実質的にシンクタイミング信号がどのようなタイミングで誤って出力されたとしてもデータ読み出し回路に出力されるエラーフラグは誤ったデータであれば読み出し不可を示し、正常なデータであれば読み出し可能を示すので、データ読み出し回路が誤ったデータを読み出すことがなくなり、システムの誤動作を防止することができる。
【００６４】
なお、第３の実施形態としてリセット回路の構成例としてアンドゲートを用いているが、データ読み出しクロック信号がｍ（ｍはｎ以下の自然数）個出力された後に、次のセクタのシンクタイミング信号が出力されるまでの間に読み出し側シフトレジスタのＬＳＢ側からｍ番目の記憶素子１３１のリセット信号として図８に示すｕｐ側又はｄｏｗｎ側のリセット信号を入力してもよい。要するにデータ読み出し回路が所定のビット数以上のデータをシフトレジスタから読み出した場合に、エラーフラグ格納レジスタの内容が読み出し不可を示す内容になっていればよい。
【００６５】
【発明の効果】
以上説明したように、請求項１〜３に係るエラーフラグ生成回路によると、誤ってシンクタイミング信号が出力された場合に、データ読み出し回路が判定するエラーフラグの内容は、常にエラー状態であるため、データ読み出し回路が誤ったデータを読み出すことがないので、システムの誤動作を防止することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係るエラーフラグ生成回路の回路図である。
【図２】  本発明の第１の実施形態に係るエラーフラグ生成回路の読み出し動作時のタイミングチャート図である。
【図３】  本発明の第１及び第２の実施形態に係るエラーフラグ生成回路のデータ格納レジスタの回路図である。
【図４】  本発明の第２の実施形態に係るエラーフラグ生成回路の回路図である。
【図５】  本発明の第２の実施形態に係るエラーフラグ生成回路の読み出し動作時のタイミングチャート図である。
【図６】  本発明の第３の実施形態に係るエラーフラグ生成回路の回路図である。
【図７】  本発明の第３の実施形態に係るエラーフラグ生成回路の読み出し動作時のタイ
ミングチャート図である。
【図８】  本発明の第３の実施形態に係るエラーフラグ生成回路のリセット回路及びデータ格納レジスタの回路図である。
【図９】  従来のエラーフラグ生成回路の回路図である。
【図１０】  従来のエラーフラグ生成回路のデータ格納レジスタ及びエラーフラグ格納レジスタの回路図である。
【図１１】  ミニディスクのアドレス記録に採用されているＡＤＩＰデータのセクタの構成図である。
【符号の説明】
１１      シンク検出回路
１２      エラー判定回路
１３      データ格納レジスタ
１３ａ    ｕｐ側データ格納レジスタ
１３ｂ    ｄｏｗｎ側データ格納レジスタ
１３ｃ    ｕｐ側データ格納レジスタ
１３ｄ    ｄｏｗｎ側データ格納レジスタ
１３１    記憶素子
１３２    ｕｐ側リセット回路
１３３    ｄｏｗｎ側リセット回路
１３４    セレクタ
１４      第１のエラーフラグ格納レジスタ
１５      第２のエラーフラグ格納レジスタ
１６      データ読み出し回路
１７      タイミング生成回路
２１      エラーフラグ格納レジスタ
３１      リセット回路
５０      シリアル入力データ
５１      シンク内挿タイミング信号
５２      シンクタイミング信号
５３      エラーフラグ（第１のエラーフラグ）
５４      エラーフラグ（第２のエラーフラグ）
５５      読み出しデータ
５６Ａ    読み出しデータ
５６Ｂ    エラーフラグ（第３のエラーフラグ）
５７      データ読み出しクロック信号
５８      制御信号
６１      エラーフラグリセット信号
７１Ａ    読み出し許可信号
７１Ｂ    読み出し禁止信号
１０１    シンク検出回路
１０２    エラー判定回路
１０３    データ格納レジスタ
１０４    エラーフラグ格納レジスタ
１０５    データ読み出し回路
１０６    タイミング生成回路
１１０    シリアル入力データ
１１１    シンク内挿タイミング信号
１１２    シンクタイミング信号
１１３    エラーフラグ
１１４    データ読み出しクロック信号
１１５    読み出しクロック信号
１１６    読み出しデータ
１２１    ｕｐ側データ格納レジスタ
１２２    ｕｐ側エラーフラグ格納レジスタ
１２３    ｄｏｗｎ側データ格納レジスタ
１２４    ｄｏｗｎ側エラーフラグ格納レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003699765.tif 000008
【図８】
0003699765.tif 000009
【図９】
0003699765.tif 000010
【図１０】
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【図１１】
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