(57)【特許請求の範囲】
【請求項１】
偶数番号目コラム選択信号及び奇数番号目コラム選択信号に各々応答して第１、２データを各々貯蔵するための偶数番号目及び奇数番号目メモリセルアレーブロックを有するメモリセルアレーと、
複数ビットのコラムアドレスに反応してコラムアドレスを発生するためのアドレス発生手段と、
第１、２マスキング制御信号に各々応答して前記コラムアドレスをデコーディングして各々前記偶数番号目コラム選択信号及び奇数番号目コラム選択信号を発生するための偶数番号目及び奇数番号目コラムデコーダと、
第１状態のデータストローブ信号に応答してマスキング制御信号をラッチしてクロック信号に応答して第３マスキング制御信号を発生し、第２状態のデータストローブ信号に応答して前記マスキング制御信号をラッチして前記クロック信号に応答して第４マスキング制御信号を発生するための第３、４マスキング制御信号発生手段と、
前記第１状態のデータストローブ信号に応答して入力されるデータをラッチして前記クロック信号に応答して第３データを発生し、前記第２状態のデータストローブ信号に応答して入力されるデータをラッチして前記クロック信号に応答して第４データを発生するための第３、４データ発生手段と、
第１状態の所定のアドレスに応答して前記第３、４マスキング制御信号を各々前記第１、２マスキング制御信号として発生し、第２状態の所定のアドレスに応答して前記第４、３マスキング制御信号を各々前記第１、２マスキング制御信号として発生するための第１、２マスキング制御信号発生手段と、
前記第１状態の所定のアドレスに応答して前記第３、４データを各々前記第１、２データとして伝送し、前記第２状態の１ビット制御信号に応答して前記第４、３データを各々前記第１、２データとして発生するための第１、２データ発生手段とを備えたことを特徴とする半導体メモリ装置。
【請求項２】
前記入力されるデータは、
前記データストローブ信号の上昇エッジ及び下降エッジで入力されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第３、４マスキング制御信号発生手段は、
前記第１状態のデータストローブ信号に応答して前記マスキング制御信号をラッチするための第１回路と、
前記第２状態のデータストローブ信号に応答して前記マスキング制御信号をラッチし、前記第１状態のデータストローブ信号に応答してラッチされたマスキング制御信号を発生するための第２回路と、
前記１状態のクロック信号に応答して前記第１回路の出力信号をラッチし、前記第２状態のクロック信号に応答してラッチされたデータを前記第３マスキング制御信号として発生するための第３マスキング制御信号発生回路と、
前記第１状態のクロック信号に応答して前記第２回路の出力信号をラッチし、前記第２状態のクロック信号に応答してラッチされたデータを前記第４マスキング制御信号として発生するための第４マスキング制御信号発生回路とを備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１回路は、
前記第１状態のデータストローブ信号に応答して前記マスキング制御信号の反転された信号を伝送するための第１ＣＭＯＳ伝送ゲートと、
前記第１ＣＭＯＳ伝送ゲートの出力信号を反転してラッチするための第１ラッチと、
前記第２状態のデータストローブ信号に応答して前記第１ラッチの出力信号を伝送するための第２ＣＭＯＳ伝送ゲートと、
前記第２ＣＭＯＳ伝送ゲートの出力信号を反転してラッチするための第２ラッチと、
前記第１状態のデータストローブ信号に応答して前記第２ラッチの出力信号を伝送するための第３ＣＭＯＳ伝送ゲートと、
前記第３ＣＭＯＳ伝送ゲートの出力信号を反転してラッチするための第３ラッチとを備えたことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記第２回路は、
前記第２状態のデータストローブ信号に応答して前記マスキング制御信号を伝送するための第４ＣＭＯＳ伝送ゲートと、
前記第４ＣＭＯＳ伝送ゲートの出力信号を反転してラッチするための第４ラッチと、
前記第１状態のデータストローブ信号に応答して前記第４ラッチの出力信号を伝送するための第５ＣＭＯＳ伝送ゲートと、
前記第５ＣＭＯＳ伝送ゲートの出力信号を反転してラッチするための第５ラッチとを備えたことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記第３マスキング制御信号発生回路は、
前記第１状態のクロック信号に応答して前記第３ラッチの出力信号を伝送するための第６ＣＭＯＳ伝送ゲートと、
前記第６ＣＭＯＳ伝送ゲートの出力信号を反転してラッチするための第６ラッチと、
前記第２状態のクロック信号に応答して前記第６ラッチの出力信号を伝送するための第７ＣＭＯＳ伝送ゲートと、
前記第７ＣＭＯＳ伝送ゲートの出力信号を反転してラッチするための第７ラッチとを備えたことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記第４マスキング制御信号発生回路は、
前記第１状態のクロック信号に応答して前記第５ラッチの出力信号を伝送するための第８ＣＭＯＳ伝送ゲートと、
前記第８ＣＭＯＳ伝送ゲートの出力信号を反転してラッチするための第８ラッチと、
前記第２状態のクロック信号に応答して前記第８ラッチの出力信号を伝送するための第９ＣＭＯＳ伝送ゲートと、
前記第９ＣＭＯＳ伝送ゲートの出力信号を反転してラッチするための第９ラッチとを備えたことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記第３、４データ発生手段は、
前記第１状態のデータストローブ信号に応答して前記入力されるデータをラッチするための第３回路と、
前記第２状態のデータストローブ信号に応答して前記入力されるデータをラッチし、前記第１状態のデータストローブ信号に応答して、そのラッチされた入力データを出力するための第４回路と、
前記１状態のクロック信号に応答して前記第３回路の出力信号をラッチし、前記第２状態のクロック信号に応答して、そのラッチされたデータを前記第３データとして発生するための第３データ発生回路と、
前記第１状態のクロック信号に応答して前記第４回路の出力信号をラッチし、前記第２状態のクロック信号に応答して、そのラッチされたデータを前記第４データとして発生するための第４データ発生回路とを備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
偶数番号目コラム選択信号及び奇数番号目コラム選択信号に各々応答して第１、２データを各々貯蔵するための偶数番号目及び奇数番号目メモリセルアレーと、
複数ビットのコラムアドレスを反応してコラムアドレスを発生するためのアドレス発生手段と、
前記第１、２マスキング制御信号に各々応答して前記バーストコラムアドレスをデコーディングして各々前記偶数番号目コラム選択信号及び奇数番号目コラム選択信号を発生するための偶数番号目及び奇数番号目コラムデコーダと、
第１状態のデータストローブ信号に応答してマスキング制御信号をラッチしてクロック信号に応答して第３マスキング制御信号を発生し、第２状態のデータストローブ信号に応答して前記マスキング制御信号をラッチして前記クロック信号に応答して第４マスキング制御信号として発生し、所定のコラムアドレスに応答して前記第３、４マスキング制御信号をそのまま、または、入れ替えて前記第１、２マスキング制御信号として発生するための第１、２マスキング制御信号発生手段と、
前記第１状態のデータストローブ信号に応答して入力されるデータをラッチしてクロック信号に応答して第３データを発生し、前記第２状態のデータストローブ信号に応答して入力されるデータをラッチして前記クロック信号に応答して第４データを発生し、前記所定のコラムアドレスに応答して前記第３、４データをそのまま、または、入れ替えて前記第１、２データとして発生するための第１、２データ発生手段とを備えたことを特徴とする半導体メモリ装置。
【請求項１０】
前記第１、２マスキング制御信号発生手段は、
前記第１状態のデータストローブ信号に応答して前記マスキング制御信号をラッチして出力するための第１回路と、
前記第２状態のデータストローブ信号に応答して前記マスキング制御信号をラッチし、前記第１状態のデータストローブ信号に応答して、そのラッチされたデータを前記の第３マスキング制御信号として伝送するための第２回路と、
前記１状態のクロック信号に応答して前記第１回路の出力信号をラッチして、前記第２状態のクロック信号に応答して、そのラッチされたデータを前記第３マスキング制御信号として発生するための第３マスキング制御信号発生回路と、
前記第１状態のクロック信号に応答して前記第２回路の出力信号をラッチして、前記第２状態のクロック信号に応答して、そのラッチされたデータを前記第４マスキング制御信号として発生するための第４マスキング制御信号発生回路と、
第１状態のコラムアドレスに応答して前記第３、４マスキング制御信号を各々前記第１、２マスキング制御信号として発生し、第２状態のコラムアドレスに応答して前記第４、３マスキング制御信号を各々前記第１、２マスキング制御信号として発生するための第１、２マスキング制御信号発生回路とを備えたことを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記第１、２データ発生手段は、
前記第１状態のデータストローブ信号に応答して前記入力されるデータをラッチして出力するための第３回路と、
前記第２状態のデータストローブ信号に応答して前記入力されるデータをラッチし、前記第１状態のデータストローブ信号に応答して、そのラッチされた入力データを出力するための第４回路と、
前記１状態のクロック信号に応答して前記第３回路の出力信号をラッチして、前記第２状態のクロック信号に応答して、そのラッチされたデータを前記第３データとして発生するための第３データ発生回路と、
前記第１状態のクロック信号に応答して前記第４回路の出力信号をラッチして、前記第２状態のクロック信号に応答して、そのラッチされたデータを前記第４データとして発生するための第４データ発生回路と、
前記第１状態のコラムアドレスに応答して前記第３、４データを各々前記第１、２データとして発生し、前記第２状態のコラムアドレスに応答して前記第３、４データを各々前記第１、２データとして発生するための第１、２データ発生回路とを備えたことを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１２】
偶数番号目コラム選択信号及び奇数番号目コラム選択信号に各々応答して第１、２データを各々貯蔵するための偶数番号目及び奇数番号目メモリセルアレーブロックを有するメモリセルアレーと、
複数ビットのコラムアドレスに応答してコラムアドレスを発生するためのアドレス発生手段と、
前記第１、２マスキング制御信号に各々応答して前記バーストコラムアドレスをデコーディングして各々前記偶数番号目コラム選択信号及び奇数番号目コラム選択信号を発生するための偶数番号目及び奇数番号目コラムデコーダを備えた半導体メモリ装置のライトデータマスキング方法において、
前記第１状態のデータストローブ信号に応答してマスキング制御信号を入力してクロック信号に応答して第３マスキング制御信号を発生し、第２状態のデータストローブ信号に応答して前記マスキング制御信号を入力して前記クロック信号に応答して第４マスキング制御信号として発生し、前記第１状態のデータストローブ信号に応答してデータを入力してクロック信号に応答して第３データを発生し、前記第２状態のデータストローブ信号に応答して前記データを入力して前記クロック信号に応答して第４データを発生するための段階と、
前記コラムアドレスに応答して前記第３、４マスキング制御信号をそのまま、または、入れ替えて前記第１、２マスキング制御信号として発生し、前記コラムアドレスに応答して前記第３、４データをそのまま、または、入れ替えて前記第１、２データとして発生するための段階と、
を含むことを特徴とする半導体メモリ装置のライトデータマスキング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に、ライトマスキング動作時に一つのマスキング制御信号を利用してライトマスキング動作を実行し、アドレス情報を利用して偶数番号目及び奇数番号目メモリセルアレーに入力されるデータを各々マスキングすることができる半導体メモリ装置及びこの装置のライトデータマスキング方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置のうち同期型ＤＲＡＭ(ＳＤＲＡＭ;ｓｙｎｃｈｒｏｎｏｕｓＤＲＡＭ）は、外部から入力されるクロック信号に応答して動作を実行する半導体メモリ装置である。したがって、非同期型ＤＲＡＭ(ａｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ)に比べて高速動作を実行することができる。このような同期型ＤＲＡＭの出現は、半導体メモリ装置を備えるシステムの高速化を可能にする。
【０００３】
しかし、従来のＳＤＲＡＭは、外部から入力されるクロック信号の上昇エッジまたは下降エッジに応答してデータを入出力するので、一つのクロックサイクル内に一つのデータのみを入出力できる。
【０００４】
このようなＳＤＲＡＭは、従来のＤＲＡＭに比べてデータ伝送速度が改善されるが、システムがより一層高速化されると、そのシステムの速度に追随することができないという問題点が生じるようになった。
【０００５】
このようなＳＤＲＡＭの問題点を解決するためにリード、ライト動作時にクロック信号の周期と同一の周期を有するデータストローブ信号の上昇エッジと下降エッジとでデータ入出力動作を実行する同期型半導体メモリ装置が出現した。この装置は、一つのクロック周期に２個のデータの入出力が可能であって、ダブルデータレート(ＤＤＲ;ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ)ＳＤＲＡＭと呼ばれる。すなわち、この装置は、従来のＳＤＲＡＭのデータ伝送速度の２倍のデータ伝送速度を有するため、高速のシステムに適している。
【０００６】
このようなＤＤＲ  ＳＤＲＡＭは、メモリセルアレーの構成及びデータアクセス方法が従来のＳＤＲＡＭのメモリセルアレーの構成及びデータアクセス方法と相異する。
【０００７】
すなわち、ＤＤＲ  ＳＤＲＡＭは、メモリセルアレーブロックが偶数番号目メモリセルアレーブロックと奇数番号目メモリセルアレーブロックに分けられて構成されており、偶数番号目メモリセルアレーブロックのメモリセルをアクセスするための偶数番号目コラム選択信号を発生するための偶数番号目コラムデコーダと奇数番号目メモリセルアレーブロックのメモリセルをアクセスするための奇数番号目コラム選択信号を発生するための奇数番号目コラムデコーダを備えている。そして、データストローブ信号に応答して１クロックサイクル内に二セットのデータを入力して、その二セットのデータは、偶数番号目コラムデコーダと奇数番号目コラムデコーダにより発生された偶数番号目及び奇数番号目コラム選択信号により同時にアクセスされて偶数番号目メモリセルアレーブロックと奇数番号目メモリセルアレーブロックのメモリセルアレーに同時にライトされる。
【０００８】
このようなＤＤＲ  ＳＤＲＡＭは、偶数番号目及び／又は奇数番号目メモリセルアレーブロックに印加されるライトデータのうちライトすることを望まないデータがある場合に、このデータが偶数番号目及び／又は奇数番号目メモリセルアレーブロックにライトできないようにするためのライトデータマスキング機能を有している。
【０００９】
ところで、従来のＤＤＲ  ＳＤＲＡＭのライトデータマスキング動作は、偶数番号目及び／又は奇数番号目メモリセルアレーブロックに印加されるデータをマスキングするためのマスキング制御信号を二つのピンから入力することにより実行される。すなわち、従来のＤＤＲ  ＳＤＲＡＭは、データマスキング機能を実行するために２個のピンを具備しなければならないという欠点がある。
【００１０】
そして、従来のＤＤＲ  ＳＤＲＡＭは、偶数番号目データについては偶数番号目メモリセルアレーブロックにのみ、奇数番号目データについては奇数番号目メモリセルアレーブロックにのみライトすることができるように構成されていて、偶数番号目データを奇数番号目メモリセルアレーブロックにライトしたり、奇数番号目データを偶数番号目メモリセルアレーブロックにライトする動作を実行することができないという欠点がある。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、一つのマスキング制御信号を利用してライトマスキング動作を実行し得る半導体メモリ装置であって、アドレス情報を利用して偶数番号目、奇数番号目ライトデータをそのまま、または、入れ替えてライトマスキングすることができる半導体メモリ装置を提供することにある。
【００１２】
本発明の他の目的は、前記目的を達成するための装置のライトデータマスキング方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体メモリ装置は、偶数番号目コラム選択信号及び奇数番号目コラム選択信号に各々応答して第１、２データを各々貯蔵するための偶数番号目及び奇数番号目メモリセルアレーブロック、複数ビットのコラムアドレスに反応してバーストコラムアドレスを発生するためのアドレス発生回路、第１、２マスキング制御信号に各々応答して前記バーストコラムアドレスをデコーディングするための各々前記偶数番号目コラム選択信号及び奇数番号目コラム選択信号を発生するための偶数番号目及び奇数番号目コラムデコーダ、第１状態のデータストローブ信号に応答してマスキング制御信号をラッチしてクロック信号に応答して第３マスキング制御信号を発生し、第２状態のデータストローブ信号に応答して前記マスキング制御信号をラッチして前記クロック信号に応答して第４マスキング制御信号を発生し、前記複数ビットのコラムアドレスのうち１ビットのコラムアドレスに応答して前記第３、４マスキング制御信号をそのまま、または、入れ替えて前記第１、２マスキング制御信号として発生するための第１、２マスキング制御信号発生手段、及び前記第１状態のデータストローブ信号に応答して入力されるデータをラッチしてクロック信号に応答して第３データを発生し、前記第２状態のデータストローブ信号に応答して入力されるデータをラッチして前記クロック信号に応答して第４データを発生し、前記１ビットのコラムアドレスに応答して前記第３、４データをそのまま、または、入れ替えて前記第１、２データとして発生するための第１、２データ発生手段を備えたことを特徴とする。
【００１４】
前記他の目的を達成するための本発明の半導体メモリ装置のライトデータマスキング方法は、偶数番号目コラム選択信号及び奇数番号目コラム選択信号に各々応答して第１、２データを各々貯蔵するための偶数番号目及び奇数番号目メモリセルアレーブロック、複数ビットのコラムアドレスを反応してバーストコラムアドレスを発生するためのアドレス発生手段、及び第１、２マスキング制御信号に各々応答して前記バーストコラムアドレスをデコーディングして各々前記偶数番号目コラム選択信号及び奇数番号目コラム選択信号を発生するための偶数番号目及び奇数番号目コラムデコーダを含んだメモリセルアレーを備えた半導体メモリ装置のライトデータマスキング方法において、第１状態のデータストローブ信号に応答してマスキング制御信号をラッチしてクロック信号に応答して第３マスキング制御信号を発生し、第２状態のデータストローブ信号に応答して前記マスキング制御信号を受け入れて第３及び第４データを生じるために前記クロック信号に応答して第４マスキング制御信号として発生し、前記第１状態のデータストローブ信号に応答して入力されるデータを受ける間にクロック信号に応答して第３及び第４データを各々発生するための段階、及び前記複数ビットのコラムアドレス中１ビットのコラムアドレスに応答して前記第３、４マスキング制御信号をそのまま、または、入れ替えて前記第１、２マスキング制御信号として発生し、前記１ビットのコラムアドレスに応答して前記第３、４データをそのまま、または、入れ替えて前記第１、２データとして発生するための段階を備えたことを特徴とする。
【００１５】
【発明の実施の形態】
以下、添付された図面を参考として本発明の好適な実施の形態に係る半導体メモリ装置及びこの装置のライトデータマスキング方法を説明する。
【００１６】
図１は、本発明の好適な実施の形態に係る半導体メモリ装置のブロック図であり、この半導体メモリ装置は、アドレスバッファ１０、コマンドバッファ１２、ＤＱＭバッファ１４、ＤＡＴＡ入力バッファ１６、ＣＬＫバッファ１８、ＤＳバッファ２０、アドレス発生回路５０、ＤＱＭ及びＤＡＴＡ制御回路５２、コラムデコーダ３６、及びメモリセルアレーブロック３８で構成されている。
【００１７】
アドレス発生回路５０は、アドレスレジスター２２、アドレス制御信号発生回路２４、アドレスカウンター２６、及び内部アドレス発生回路２７で構成されている。
【００１８】
ＤＱＭ及びＤＡＴＡ制御回路５２は、ＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路２８、ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路３０、ＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｏ発生回路３２、及びＤＡＴＡ＿Ｅ、ＤＡＴＡ＿Ｏ発生回路３４で構成されている。
【００１９】
コラムデコーダ３６は、メモリセルアレーブロック３８の偶数番号目メモリセルアレーブロックのコラム選択信号線を選択するためのコラム選択信号ＣＳＬ＿Ｅ１、ＣＳＬ＿Ｅ２、．．．、ＣＳＬ＿Ｅｋを発生するための偶数番号目デコーダと、メモリセルアレーブロック３８の奇数番号目メモリセルアレーブロックのコラム選択信号線を選択するためのコラム選択信号ＣＳＬ＿Ｏ１、ＣＬＳ＿Ｏ２、．．．、ＣＳＬ＿Ｏｋを発生するための奇数番号目デコーダとに分離されている。そして、メモリセルアレーブロック３８は、偶数番号目メモリセルアレーブロックと、奇数番号目メモリセルアレーブロックとで構成されている。
【００２０】
図１で構成された回路の機能を説明する。
【００２１】
バッファ１０、１２、１４、１６、１８、２０は、外部から入力されるアドレスＣＡ１〜ＣＡｎ、反転ライトコマンドＷＥＢ、マスキング制御信号ＤＱＭ、データＤＡＴＡ、クロック信号ＣＬＫ、及びデータストローブ信号ＤＳを各々バッファリングして、バッファリングされたアドレスＰＣＡ１〜ＰＣＡｎ、ライトコマンドＰＷＥ、マスキング制御信号ＰＤＱＭ、データＰＤＡＴＡ、クロック信号ＰＣＬＫ、及びデータストローブ信号ＰＤＳを各々発生する。
【００２２】
アドレスレジスター２２は、制御信号ＰＷＡ１に応答してアドレスＰＣＡ１〜ＰＣＡｎをラッチして、制御信号ＰＷＡ２に応答してアドレスレジスター２２にラッチされたアドレスＰＣＡ１〜ＰＣＡｎを最初内部アドレスＣＰＰＣＡ１〜ＣＰＰＣＡｎとして内部アドレス発生回路２７を通して出力する。
【００２３】
アドレスカウンター２６は、制御信号ＰＷＡ２に応答してイネーブルされ、クロック信号ＰＣＬＫに応答して開始アドレスからカウントされたアドレスを内部アドレス発生回路２７を通してアドレスＣＰＰＣＡ１〜ＣＰＰＣＡｎとして出力する。すなわち、アドレスカウンター２６は、バースト長さ制御信号によりリセットされ、バースト長さが８の場合には入力アドレスから変化する３個のコラムアドレスを連続的に発生して、バースト長さが１６の場合には入力アドレスから変化する７個のコラムアドレスを連続的に発生する。
【００２４】
アドレス制御信号発生回路２４は、信号ＰＷＥをラッチして制御信号ＰＷＡ１を発生して、クロック信号ＰＣＬＫに応答して制御信号ＰＷＡ１を遅延させて制御信号ＰＷＡ２を発生する。すなわち、制御信号ＰＷＡ２の発生時点は、データＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏの発生時点に合せて調整される。
【００２５】
ＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路２８は、データストローブ信号ＰＤＳに応答してマスキング制御信号ＰＤＱＭをラッチし、クロック信号ＰＣＬＫに応答して、そのラッチされた制御信号ＰＤＱＭがデータストローブ信号ＰＤＳの“ロー”レベルで入力されたのか“ハイ”レベルで入力されたのかに応じてマスキング制御信号ＰＤＱＭ＿Ｆまたはマスキング制御信号ＰＤＱＭ＿Ｓを発生する。
【００２６】
ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路３０は、カラムアドレスＣＡ１に応答して、偶数番号目メモリセルアレーブロックに入力されるデータをマスキングするための制御信号ＰＤＱＭ＿Ｅ及び奇数番号目メモリセルアレーブロックに入力されるデータをマスキングするための制御信号ＰＤＱＭ＿Ｏを発生する。
【００２７】
ＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓ発生回路３２は、データストローブ信号ＰＤＳに応答して入力データＰＤＡＴＡをラッチし、クロック信号ＰＣＬＫに応答して、そのラッチされたデータがデータストローブ信号ＰＤＳの“ロー”レベルで入力されたデータであれば信号ＰＤＡＴＡ＿Ｆとして発生して、データストローブ信号ＰＤＳの“ハイ”レベルで入力されたデータであれば信号ＰＤＡＴＡ＿Ｓとして発生する。
【００２８】
ＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏ発生回路３４は、アドレスＣＡ１に応答して、ＤＡＴＡ＿Ｆ、ＤＡＴＡ＿Ｓを偶数番号目メモリセルアレーブロックに入力されるデータＰＤＡＴＡ＿Ｅ、奇数番号目メモリセルアレーブロックに入力されるデータＰＤＡＴＡ＿Ｏとして各々発生する。
【００２９】
コラムデコーダ３６は、制御信号ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏに各々応答して内部アドレス発生回路２７から出力されるアドレスＣＰＰＣＡ１〜ＣＰＰＣＡｎをデコーディングしてコラム選択制御信号(ＣＳＬ＿Ｅ１、ＣＳＬ＿Ｅ２、．．．、ＣＳＬ＿Ｅｋ)(ＣＳＬ＿Ｏ１、ＣＳＬ＿Ｏ２、．．．、ＣＳＬ＿Ｏｎ)を各々発生する。
【００３０】
メモリセルアレーブロック３８は、コラム選択制御信号(ＣＳＬ＿Ｅ１、ＣＳＬ＿Ｅ２、．．．、ＣＳＬ＿Ｅｎ)(ＣＳＬ＿Ｏ１、ＣＳＬ＿Ｏ２、．．．、ＣＳＬ＿Ｏｎ)に応答して選択されたメモリセルにデータＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏを各々ライトする。すなわち、データＰＤＡＴＡ＿Ｅは、コラム選択制御信号ＣＳＬ＿Ｅ１、ＣＳＬ＿Ｅ２、．．．、ＣＳＬ＿Ｅｎに応答して偶数番号目メモリセルアレーブロックに、データＰＤＡＴＡ＿Ｏは、コラム選択制御信号ＣＳＬ＿Ｏ１、ＣＳＬ＿Ｏ２、．．．、ＣＳＬ＿Ｏｎに応答して奇数番号目メモリセルアレーブロックに各々ライトされる。
【００３１】
図２は、図１に示したアドレスレジスター２２の実施例の回路図であり、このアドレスレジスター２２は、ＣＭＯＳ伝送ゲートＣ１、Ｃ２、インバータＩ３、Ｉ４で構成されたラッチＬ１、及びインバータＩ１、Ｉ２、Ｉ５で構成される。
【００３２】
インバータＩ１は、アドレスＰＣＡを反転する。ＣＭＯＳ伝送ゲートＣ１は、“ハイ”レベルの制御信号ＰＷＡ１に応答してオンされてインバータの出力信号ＰＣＡを伝送する。ラッチＬ１は、ＣＭＯＳ伝送ゲートＣ１の出力信号をラッチして反転する。ＣＭＯＳ伝送ゲートＣ２は、“ハイ”レベルの制御信号ＰＷＡ２に応答してオンされてラッチＬ１の出力信号をデータＰＰＣＡとして伝送する。
【００３３】
すなわち、図２に示したアドレスレジスター２２は、制御信号ＰＷＡ１に応答して入力アドレスＰＣＡをラッチして、制御信号ＰＷＡ２に応答してラッチされたアドレスＰＣＡをアドレスＰＰＣＡとして伝送する。
【００３４】
図３は、図１に示したアドレス制御信号発生回路２４の実施例の回路図であり、このアドレス制御信号発生回路２４は、インバータＩ６、Ｉ９、Ｉ１０及びＩ１１、インバータＩ７及びＩ８で構成されたラッチＬ２、インバータＩ１２及びＩ１３で構成されたラッチＬ３、インバータＩ１４及びＩ１５で構成されたラッチＬ４、インバータＩ１６及びＩ１７で構成されたラッチＬ５、インバータＩ１８及びＩ１９で構成されたラッチＬ６、並びに、ＣＭＯＳ伝送ゲートＣ３、Ｃ４、Ｃ５、Ｃ６及びＣ７で構成される。
【００３５】
図３に示した回路の動作を説明する。
【００３６】
ラッチＬ２は、ライト命令信号ＰＷＥを反転してラッチする。インバータＩ９は、ラッチＬ２の出力信号を反転して制御信号ＰＷＡ１を発生して、この時、アドレスレジスター２２のラッチＬ１で外部アドレスをラッチする。インバータＩ１０は、ラッチＬ２の出力信号を反転する。ＣＭＯＳ伝送ゲートＣ３は、“ハイ”レベルのクロック信号ＰＣＬＫに応答してインバータＩ１０の出力信号を伝送する。ラッチＬ３は、ＣＭＯＳ伝送ゲートＣ４の出力信号を反転してラッチする。ＣＭＯＳ伝送ゲートＣ５は、“ロー”レベルのクロック信号ＰＣＬＫに応答してラッチＬ３の出力信号を伝送する。ラッチＬ４は、ＣＭＯＳ伝送ゲートＣ４の出力信号を反転してラッチする。ＣＭＯＳ伝送ゲートＣ５は、“ハイ”レベルのクロック信号ＰＣＬＫに応答してラッチＬ４の出力信号を伝送する。ラッチＬ５は、ＣＭＯＳ伝送ゲートＣ５の出力信号を反転してラッチする。ＣＭＯＳ伝送ゲートＣ６は、“ロー”レベルのクロック信号ＰＣＬＫに応答してラッチＬ５の出力信号を伝送する。ラッチＬ６は、ＣＭＯＳ伝送ゲートＣ６の出力信号を反転してラッチする。ＣＭＯＳ伝送ゲートＬ７は、“ハイ”レベルのクロック信号ＰＣＬＫに応答してラッチＬ６の出力信号を制御信号ＰＷＡ２として伝送する。
【００３７】
すなわち、図３に示したアドレス制御信号発生回路２４は、ライト命令信号ＰＷＥに応答して制御信号ＰＷＡ１を発生して、クロック信号ＰＣＬＫに応答して制御信号ＰＷＡ１を遅延させて制御信号ＰＷＡ２を発生する。
【００３８】
図４は、図１に示したＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路２８の実施例の回路図であり、このＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路２８は、インバータＩ２０、Ｉ２１、Ｉ３２及びＩ３７、ＣＭＯＳ伝送ゲートＣ８、Ｃ９、Ｃ１０、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５及びＣ１６、インバータＩ２２及びＩ２３で構成されたラッチＬ７、インバータＩ２４及びＩ２５で構成されたラッチＬ８、インバータＩ２６及びＩ２７で構成されたラッチＬ９、インバータＩ２８及びＩ２９で構成されたラッチＬ１０、インバータＩ３０及びＩ３１で構成されたラッチＬ１１、インバータＩ３３及びＩ３４で構成されたラッチＬ１２、インバータＩ３５及びＩ３６で構成されたラッチＬ１３、インバータＩ３８及びＩ３９で構成されたラッチＬ１４、並びにインバータＩ４０及びＩ４１で構成されたラッチＬ１５で構成される。
【００３９】
すなわち、図４に示した回路２８は、データストローブ信号ＰＤＳに応答してＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号を検出する回路６０とクロック信号ＰＣＬＫに応答してＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号を発生する回路６２で構成される。
【００４０】
図４に示した回路２８の動作を説明する。
【００４１】
インバータＩ２０は、マスキング制御信号ＰＤＱＭを反転する。ＣＭＯＳ伝送ゲートＣ８は、“ロー”レベルのデータストローブ信号ＰＤＳに応答してインバータＩ２０の出力信号を伝送する。ラッチＬ７は、ＣＭＯＳ伝送ゲートＣ８の出力信号を反転してラッチする。ＣＭＯＳ伝送ゲートＣ９は、“ハイ”レベルのデータストローブ信号ＰＤＳに応答してラッチＬ７の出力信号を伝送する。ラッチＬ８は、ＣＭＯＳ伝送ゲートＣ９の出力信号を反転してラッチする。ＣＭＯＳ伝送ゲートＣ１０は、“ロー”レベルのデータストローブ信号ＰＤＳに応答してラッチＬ８の出力信号を伝送する。ラッチＬ９は、ＣＭＯＳ伝送ゲートＣ１０の出力信号を反転してラッチする。すなわち、インバータＩ２０、ＣＭＯＳ伝送ゲートＣ８、Ｃ９及びＣ１０、並びにラッチＬ７、Ｌ８及びＬ９は、“ロー”レベルのデータストローブ信号ＰＤＳに応答してマスキング制御信号ＰＤＱＭをラッチして、“ハイ”レベルのデータストローブ信号ＰＤＳに応答して、そのラッチされたマスキング制御信号ＰＤＱＭを出力する。
【００４２】
インバータＩ３２は、インバータＩ２０の出力信号を反転する。ＣＭＯＳ伝送ゲートＣ１３は、“ハイ”レベルのデータストローブ信号ＰＤＳに応答してインバータＩ３２の出力信号を伝送する。ラッチＬ１２は、ＣＭＯＳ伝送ゲートＣ１２の出力信号を反転してラッチする。ＣＭＯＳ伝送ゲートＣ１４は、“ロー”レベルのデータストローブ信号ＰＤＳＤに応答してラッチＬ１２の出力信号を伝送する。ラッチＬ１３は、ＣＭＯＳ伝送ゲートＣ１４の出力信号を反転してラッチする。すなわち、インバータＩ３２、ＣＭＯＳ伝送ゲートＣ１３及びＣ１４、並びにラッチＬ１２及びＬ１３は、“ハイ”レベルのデータストローブ信号ＰＤＳに応答してマスキング制御信号ＰＤＱＭをラッチして、“ロー”レベルのデータストローブ信号ＰＤＳに応答して、そのラッチされたマスキング制御信号ＰＤＱＭを伝送する。
【００４３】
ＣＭＯＳ伝送ゲートＣ１１は、“ロー”レベルのクロック信号ＰＣＬＫに応答してラッチＬ２６の出力信号を伝送する。ラッチＬ１０は、ＣＭＯＳ伝送ゲートＣ１１の出力信号を反転してラッチする。ＣＭＯＳ伝送ゲートＣ１２は、“ハイ”レベルのクロック信号ＰＣＬＫに応答してラッチＬ１０の出力信号を伝送する。ラッチＬ１１は、ＣＭＯＳ伝送ゲートＣ１２の出力信号を反転してラッチしてＰＤＱＭ＿Ｆ信号を発生する。
【００４４】
すなわち、ＣＭＯＳ伝送ゲートＣ１１及びＣ１２、並びにラッチＬ１０及びＬ１１は、“ロー”レベルのクロック信号ＰＣＬＫに応答してラッチＬ９の出力信号をラッチして、“ハイ”レベルのクロック信号ＰＣＬＫに応答して、そのラッチＬ１１の出力信号をＰＤＱＭ＿Ｆ信号として伝送する。
【００４５】
ＣＭＯＳ伝送ゲートＣ１５は、“ロー”レベルのクロック信号ＰＣＬＫに応答してラッチＬ１３の出力信号を伝送する。ラッチＬ１４は、ＣＭＯＳ伝送ゲートＣ１５の出力信号を反転してラッチする。ＣＭＯＳ伝送ゲートＣ１６は、“ハイ”レベルのクロック信号ＰＣＬＫに応答してラッチＬ１４の出力信号を伝送する。ラッチＬ１５は、ＣＭＯＳ伝送ゲートＣ１６の出力信号を反転してラッチしてＰＤＱＭ＿Ｓ信号を発生する。
【００４６】
すなわち、ＣＭＯＳ伝送ゲートＣ１５及びＣ１６、並びにラッチＬ１４及びＬ１５は、“ロー”レベルのクロック信号ＰＣＬＫに応答してラッチＬ１３の出力信号をラッチして、“ハイ”レベルのクロック信号ＰＣＬＫに応答してラッチＬ１１の出力信号ＰＤＱＭ＿Ｓ信号として伝送する。
【００４７】
図４に示した回路２８は、“ロー”レベルのデータストローブ信号ＰＤＳに応答してマスキング制御信号ＰＤＱＭをラッチして１クロック周期ほど遅延させて信号ＰＤＱＭを発生して、“ロー”レベルのクロック信号ＰＣＬＫに応答して、そのラッチされた信号ＰＤＱＭをラッチして、“ハイ”レベルのクロック信号ＰＣＬＫに応答して信号ＰＤＱＭを信号ＰＤＱＭ＿Ｆとして出力する。また、その回路２８は、“ハイ”レベルのデータストローブ信号ＰＤＳに応答してマスキング制御信号ＰＤＱＭをラッチして、“ロー”レベルのデータストローブ信号ＰＤＳに応答して、そのラッチされた信号ＰＤＱＭを伝送する。そして、“ロー”レベルのクロック信号ＰＣＬＫに応答して、そのラッチされた信号ＰＤＱＭをラッチして、“ハイ”レベルのクロック信号ＰＣＬＫに応答して、そのラッチされた信号ＰＤＱＭを信号ＰＤＱＭ＿Ｓとして伝送する。
【００４８】
図１に示したＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓ発生回路３２は、図４に示した実施例のＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路と実質的に同一の回路構成を有する。
【００４９】
すなわち、ＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓ信号発生回路３２は、データストローブ信号ＰＤＳの“ロー”レベルで入力されるデータをクロック信号に応答してＰＤＡＴＡ＿Ｆとして出力して、データストローブ信号ＰＤＳの“ハイ”レベルで入力されるデータをクロック信号に応答してＰＤＡＴＡ＿Ｓとして出力する。そして、コラムアドレスＣＡ１に応答してＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓ信号をＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏ信号として各々出力する。
【００５０】
図５は、図１に示したＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路３０の実施例の回路図であり、このＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路３０は、インバータＩ４２、Ｉ４３及びＩ４４、ＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ３及びＡＮＤ４、並びにＮＯＲゲートＮＯＲ１及びＮＯＲ２で構成される。
【００５１】
図５に示した回路３０の動作を説明する。
【００５２】
ＡＮＤゲートＡＮＤ１、ＡＮＤ３は、“ロー”レベルのコラムアドレス信号ＣＡ１に応答してＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号を各々出力する。ＡＮＤゲートＡＮＤ２、ＡＮＤ４は、“ハイ”レベルのコラムアドレス信号ＣＡ１に応答してＰＤＱＭ＿Ｓ、ＰＤＱＭ＿Ｆ信号を各々出力する。ＮＯＲゲートＮＯＲ１とインバータＩ４３とは、ＡＮＤゲートＡＮＤ１の出力信号とＡＮＤ２の出力信号との論理和をＰＤＱＭ＿Ｅ信号として出力する。ＮＯＲゲートＮＯＲ２とインバータＩ４４とは、ＡＮＤゲートＡＮＤ３の出力信号とＡＮＤ４の出力信号との論理和をＰＤＱＭ＿Ｏ信号として出力する。
【００５３】
すなわち、図５に示した回路３０は、コラムアドレス信号ＣＡ１が“ロー”レベルであればＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号をＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号として各々出力して、コラムアドレス信号ＣＡ１が“ハイ”レベルであればＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号を入れ替えてＰＤＱＭ＿Ｏ、ＰＤＱＭ＿Ｅ信号として各々出力する。
【００５４】
図１に示したＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏ発生回路３４は、図５に示した実施例のＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路３０と実質的に同一の回路構成を有する。
【００５５】
すなわち、ＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏ発生回路３４は、コラムアドレス信号ＣＡ１が“ロー”レベルであればデータＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿ＳをデータＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏとして各々伝送して、コラムアドレスＣＡ１が“ハイ”レベルであればＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓを入れ替えてＰＤＡＴＡ＿Ｏ、ＰＤＡＴＡ＿Ｅとして各々伝送する。
【００５６】
図６は、図１に示した本発明の好適な実施の形態に係る半導体メモリ装置のライトデータマスキング動作を説明するための動作タイミング図であって、バースト長さが８であり、ライトデータＤ５、Ｄ８をマスキングする動作を示している。
【００５７】
まず、反転ライト命令ＷＥＢがクロック信号ＣＬＫの上昇エッジで検知されるように印加されて、データストローブ信号ＤＳが、ライト命令ＷＥＢの印加後、クロック信号ＣＬＫの“ロー”レベル区間において、クロック信号ＣＬＫの発生と同じ周期でバースト長さの１／２に相当する回数だけ上昇遷移する。すなわち、図６のタイミング図ではデータストローブ信号ＤＳは４回発生される。そして、データＤ１〜Ｄ８は、データストローブ信号ＤＳの上昇エッジと下降エッジとで連続的に入力される。開始アドレスＣＡ１〜ＣＡｎは、反転ライト命令ＷＥＢの入力と同時に入力される。
【００５８】
図６のタイミング図に示す例は、データＤ５、Ｄ８をライトできないようにする動作であるので、データＤ５、Ｄ８の入力時にマスキング制御信号ＤＱＭが各々入力される。そして、図６のタイミング図に示す例では、アドレスカウンター２６が１ずつ増加するバーストコラムアドレスを発生する場合のタイミングを示している。
【００５９】
上述したように信号ＣＬＫ、ＷＥＢ、ＤＳ、ＤＱ、ＤＱＭ、ＣＡ１〜ＣＡｎが入力される場合における本発明の好適な実施の形態に係る半導体メモリ装置のライトデータマスキング動作をクロックサイクル単位で説明する。
【００６０】
最初のサイクルIで、反転ライト命令ＷＥＢの印加に同期して制御信号ＰＷＡ１が発生される。
【００６１】
そして、２番目のサイクルIIで、バッファリングされたマスキング制御信号ＰＤＱＭ、バッファリングされたデータＰＤＡＴＡが、バッファリングされたデータストローブ信号ＰＤＳとバッファリングされたクロック信号とに応答してＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路２８、ＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓ発生回路３２とにより各々ラッチされる。
【００６２】
３番目のサイクルIIIで、ＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓ発生回路３２は、データＤ１をＰＤＡＴＡ＿Ｆ信号として発生して、データＤ２をＰＤＡＴＡ＿Ｓ信号として発生する。そして、コラムアドレス信号ＣＡ１が“ロー”レベルであるのでＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏ信号発生回路３４は、ＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓ信号をＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏ信号として各々発生する。
【００６３】
そして、アドレス制御信号発生回路２４は、制御信号ＰＷＡ２を発生して、アドレスレジスター２２にラッチされた外部アドレスは、制御信号ＰＷＡ２に応答して開始コラム選択信号ＣＳＬ＿Ｅ／ＣＳＬ＿Ｏを選択するためのアドレスＣＰＰＣＡ１〜ＣＰＰＣＡｎを発生する。この時、発生されるアドレスは、アドレスレジスター２２でラッチされた外部から入力されたアドレスである。
【００６４】
ＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路２８は、“ロー”レベルのＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号を各々発生して、ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路３０は、“ロー”レベルのＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号を各々発生する。
【００６５】
偶数番号目及び奇数番号目コラムデコーダ３６は、ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号が共に“ロー”レベルであるので、アドレスＣＰＰＣＡ１〜ＣＰＰＣＡｎをデコーディングしてコラム選択信号ＣＳＬ＿Ｅ１、ＣＳＬ＿Ｏ１を各々発生する。したがって、偶数番号目メモリセルアレーブロックと奇数番号目メモリセルアレーブロックに対して、各々コラム選択信号に応答してデータＤ１、Ｄ２が各々ライトされる。
【００６６】
四番目のサイクルIVでは、３番目サイクルIIIと同一の動作を実行して偶数番号目メモリセルアレーブロックと奇数番号目メモリセルアレーブロック各々にデータＤ３、Ｄ４を各々ライトする。このサイクルで、内部アドレス発生回路２７は、アドレスを増加して増加されたアドレス（ＣＰＰＣＡ１〜ＣＰＰＣＡｎ）＋１を発生して偶数番号目と奇数番号目デコーダ３６とは、第２コラム選択信号がアドレスに応答するようにする。そして、偶数番号目及び奇数番号目コラムデコーダ３６は、アドレス（ＣＰＰＣＡ１〜ＣＰＰＣＡｎ）＋１に応答して２番目コラム選択信号ＣＳＬ＿Ｅ２、ＣＳＬ＿Ｏ２をイネーブルする。
【００６７】
５番目のサイクルVでは、ＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路２８が“ハイ”レベルのＰＤＱＭ＿Ｆ信号と“ロー”レベルのＰＤＱＭ＿Ｓ信号とを発生する。そして、ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路３０は、“ロー”レベルのコラムアドレスＣＡ１に応答して、“ハイ”レベル、“ロー”レベルのＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号を各々発生する。
【００６８】
内部アドレス発生回路２７は、アドレス（ＣＰＰＣＡ１〜ＣＰＰＣＡｎ）＋２を発生する。したがって、偶数番号目コラムデコーダは、ディスエーブルされてコラム選択信号ＣＳＬ＿Ｅ３を発生せず、奇数番号目コラムデコーダは、コラム選択信号ＣＳＬ＿Ｏ３を発生する。それで、偶数番号目メモリセルアレーブロックに入力されるデータＤ５はマスキングされ、奇数番号目メモリセルアレーブロックに入力されるデータＤ６はライトされる。
【００６９】
六番目のサイクルVIでは、ＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路２８が“ロー”レベルのＰＤＱＭ＿Ｆ信号と“ハイ”レベルのＰＤＱＭ＿Ｓ信号とを発生する。そして、ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路３０は、“ロー”レベルのコラムアドレスＣＡ１に応答して、“ロー”レベル、“ハイ”レベルとのＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号を各々発生する。内部アドレス発生回路２７は、アドレスＣＰＰＣＡ１〜ＣＰＰＣＡｎ＋３を発生する。したがって、偶数番号目コラムデコーダは、コラム選択信号ＣＳＬ＿Ｅ４を発生して、奇数番号目コラムデコーダは、ディスエーブルされてコラム選択信号ＣＳＬ＿Ｏ４を発生しない。それで、偶数番号目メモリセルアレーブロックに入力されるデータＤ７は、ライトされ、奇数番号目メモリセルアレーブロックに入力されるデータＤ８はマスキングされる。
【００７０】
図７は、図１に示した本発明の好適な実施の形態に係る半導体メモリ装置のライトデータマスキング動作を説明するための動作タイミング図であって、バースト長さが８であり、ライトデータＤ５、Ｄ８をマスキングする場合の動作を説明するための動作タイミング図であり、コラムアドレスＣＡ１が“ハイ”レベルの場合の動作を示すことである。
【００７１】
図７に示したタイミング図ではコラムアドレスＣＡ１が“ハイ”レベルであるので、ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路３０がＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号をＰＤＱＭ＿Ｏ、ＰＤＱＭ＿Ｅ信号として各々発生して、ＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏ発生回路３４がＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿ＳをＰＤＡＴＡ＿Ｏ、ＰＤＡＴＡ＿Ｅとして各々伝送する。したがって、データＤ２、Ｄ４、Ｄ６が偶数番号目メモリセルアレーブロックにライトされ、データＤ８はマスキングされる。そして、データＤ１、Ｄ３、Ｄ７が奇数番号目メモリセルアレーブロックにライトされ、データＤ５がマスキングされる。
【００７２】
したがって、本発明の好適な実施の形態に係る半導体メモリ装置は、外部から入力されるマスキング制御信号に従ってデータストローブ信号に同期した第１、第２マスキング制御信号を内部で発生して、外部から入力されるコラムアドレス信号に応じて第１、第２マスキング制御信号をそのまま、または、入れ替えて出力して、これにより偶数番号目又は奇数番号目メモリセルアレーブロックに入力されるライトデータをそのまま、又は、入れ替えて選択的にライトできる。
【００７３】
【発明の効果】
本発明の半導体メモリ装置及びこの装置のライトデータマスキング方法は、一つのマスキング制御信号を外部から入力することにより偶数番号目又は奇数番号目メモリセルアレーブロックに印加されるライトデータをマスキングすることができる。
【００７４】
また、本発明の半導体メモリ装置及びこの装置のライトデータマスキング方法は、コラムアドレス情報を利用して偶数番号目又は奇数番号目メモリセルアレーブロックに印加される偶数番号目又は奇数番号目データをそのまま、または、入れ替えてライトすることができる。すなわち、本発明は、ライトデータマスキング動作の実行時にコラムアドレス情報を利用して偶数番号目又は奇数番号目メモリセルアレーブロックのうち所望のブロックに対してマスキングすべきデータが入力できないようにすることができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る半導体メモリ装置のブロック図である。
【図２】図１に示したアドレスレジスターの実施例の回路図である。
【図３】図１に示したアドレス制御信号発生回路の実施例の回路図である。
【図４】図１に示したＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路の実施例の回路図である。
【図５】図１に示したＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路の実施例の回路図である。
【図６】図１に示した本発明の好適な実施の形態に係る半導体メモリ装置のライトデータマスキング動作を説明するための動作タイミング図である。
【図７】図１に示した本発明の好適な実施の形態に係る半導体メモリ装置のライトデータマスキング動作を説明するための動作タイミング図である。
【符号の説明】
１０：アドレスバッファ
１２：コマンドバッファ
１４：ＤＱＭバッファ
１６：ＤＡＴＡバッファ
１８：ＣＬＫバッファ
２０：ＤＳバッファ
２２：アドレスレジスター
２４：アドレス制御信号発生回路
２６：アドレスカウンター
２７：内部アドレス発生回路
２８：ＰＤＱＭ＿Ｆ、ＰＤＱＭ＿Ｓ信号発生回路
３０：ＰＤＱＭ＿Ｅ、ＰＤＱＭ＿Ｏ信号発生回路
３２：ＰＤＡＴＡ＿Ｆ、ＰＤＡＴＡ＿Ｓ発生回路
３４：ＰＤＡＴＡ＿Ｅ、ＰＤＡＴＡ＿Ｏ発生回路
３６：偶数番号目、奇数番号目コラムデコーダ
３８：偶数番号目、奇数番号目メモリセルアレーブロック
【図１】
0003699638.tif 000002
【図２】
0003699638.tif 000003
【図３】
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【図４】
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【図５】
0003699638.tif 000006
【図６】
0003699638.tif 000007
【図７】
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