(57)【特許請求の範囲】
【請求項１】
複数の回路ブロックを備えチップ貼り合わせ用接続端子を設けた第一の半導体チップと、前記第一の半導体チップに備えられた回路ブロックと同一の機能を有する回路ブロックを備えチップ貼り合わせ用接続端子を設けた第二の半導体チップとを、互いに表面が向き合う形で貼り合わせ、互いのチップ貼り合わせ用接続端子同士を接続した半導体装置であって、
前記第一，第二それぞれの半導体チップの表面にそれぞれの回路ブロックの最上導電層のレイアウトパターンが形成され、前記第一の半導体チップの表面に形成された回路ブロックの最上導電層のレイアウトパターンと、前記第二の半導体チップの表面に形成された回路ブロックの最上導電層のレイアウトパターンが、互いにミラー反転の関係にあり、
前記チップ貼り合わせ用接続端子は前記第一，第二それぞれの半導体チップの表面に形成され、前記第一の半導体チップの表面に形成されたチップ貼り合わせ用接続端子と、前記第二の半導体チップの表面に形成されたチップ貼り合わせ用接続端子の位置と形状が、互いにミラー反転の関係にあり、
かつ、前記チップ貼り合わせ用接続端子の少なくとも一部は、前記回路ブロックの最上導電層で形成された配線パターンに合わせて前記第一、第二それぞれの半導体チップの表面に延在することを特徴とする半導体装置。
【請求項２】
前記第一の半導体チップに備えられた回路ブロックを構成する全層レイアウトパターンと、前記第二の半導体チップに備えられた回路ブロックを構成する全層レイアウトパターンが、互いにミラー反転の関係にあることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チップ貼り合わせ用接続端子は前記第一，第二それぞれの半導体チップに電源端子、接地端子、入力端子、出力端子、制御端子用等として複数設けられ、前記第一の半導体チップのチップ貼り合わせ用接続端子と前記第二の半導体チップのチップ貼り合わせ用接続端子間で、それぞれ同一機能の端子同士を接続したことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第一の半導体チップに設けられたチップ貼り合わせ用接続端子のうち、前記第一の半導体チップの回路ブロック内部のデータ系と電気的に接続される第一の特定端子と、前記第二の半導体チップに設けられたチップ貼り合わせ用接続端子のうち、前記第二の半導体チップの回路ブロック内部のデータ系と電気的に遮断される第二の特定端子とを互いに接続したことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第一の半導体チップに設けられたチップ貼り合わせ用接続端子のうち、前記第一の半導体チップの回路ブロック内部のデータ系と電気的に遮断される第三の特定端子と、前記第二の半導体チップに設けられたチップ貼り合わせ用接続端子のうち、前記第二の半導体チップの回路ブロック内部のデータ系と電気的に接続される第四の特定端子とを互いに接続したことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第一の半導体チップの回路ブロックの活性化信号論理と、前記第二の半導体チップの回路ブロックの活性化信号論理とが、反転の関係にあることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第一、第二の半導体チップの回路ブロックは、いずれも、前記回路ブロックに入力される特定の１つのデータ系に対して２つの入力端子を有することを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第一、第二の半導体チップの回路ブロックは、いずれも、前記回路ブロックから出力される特定の１つのデータ系に対して２つの出力端子を有することを特徴とする請求項１記載の半導体装置。
【請求項９】
前記２つの入力端子のうち、一方が回路ブロック内部のデータ系と電気的に接続され、他方が前記回路ブロック内部のデータ系と電気的に遮断される構成を有する請求項７記載の半導体装置。
【請求項１０】
前記２つの出力端子のうち、一方が回路ブロック内部のデータ系と電気的に接続され、他方が前記回路ブロック内部のデータ系と電気的に遮断される構成を有する請求項８記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、第一の半導体チップと第二の半導体チップを、互いに表面が向き合う形で貼り合わせ接続されたチップ・オン・チップ構造の半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置の高集積化、高性能化は加速度を増して進展し続けており、今日では、種々の回路ブロックを単一チップ上に複数混載した、システムＬＳＩの生産が本格化している状況である。
【０００３】
図１０は、従来のシステムＬＳＩのチップ構成の一例を示す図であり、ここでは、一マクロ当たり１６Ｍｂｉｔ容量のメモリマクロＢが、単一チップＡの中央近傍に４つ配置され、チップの最外周には、複数のワイヤー・ボンディング・パッドＥが配置され、その他領域には複数の大規模ロジック回路Ｄが配置されている。
【０００４】
【発明が解決しようとする課題】
しかしながら上記のような、種々の回路ブロックが単一チップ上に複数搭載された従来の半導体装置では、当然のことながら、搭載された全ての回路ブロックが正常に動作して、はじめてチップとして良品となりうるものであり、搭載された複数の回路ブロックのうち、いずれか１つでも正常に動作しない不良のものがある場合には、他の大多数の回路ブロックが正常に動作するものであっても、そのチップは、不良となってしまうという問題を有している。この問題は、１チップに搭載される回路規模が大きくなり、チップ面積が大きくなるほど顕著であり、生産歩留まりの向上が困難であることを意味する。
【０００５】
また、半導体装置に搭載されるメモリマクロ自体についても、メモリ容量が大規模になるほど性能向上が困難であるという問題を有している。
【０００６】
本発明の目的は、上記従来の問題点を解決するもので、１チップに搭載された複数の回路ブロックのうち、正常に動作しない不良の回路ブロックがある場合には、その回路ブロックと同一機能を有する別チップを、元チップの不良回路ブロック上に貼り合わせ接続することによって、不良回路ブロックを救済し、生産歩留りの向上を図ることができる半導体装置を提供することである。
【０００７】
また、本発明の他の目的は、大規模なメモリ容量を必要とする半導体装置において、第一の半導体チップに、製品として最終的に必要なメモリ容量の半分のメモリ容量マクロを搭載し、第二の半導体チップに、残り半分のメモリ容量マクロを搭載し、第一の半導体チップと、第二の半導体チップを貼り合わせ接続して最終的な半導体装置を構成することによって、高性能かつチップ面積の小さな半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
上記の課題を解決するために本発明の半導体装置は、複数の回路ブロックを備えチップ貼り合わせ用接続端子を設けた第一の半導体チップと、第一の半導体チップに備えられた回路ブロックと同一の機能を有する回路ブロックを備えチップ貼り合わせ用接続端子を設けた第二の半導体チップとを、互いに表面が向き合う形で貼り合わせ、互いのチップ貼り合わせ用接続端子同士を接続したものである。
【０００９】
この構成により、第一の半導体チップに搭載された複数の回路ブロックのうち、正常に動作しない不良の回路ブロックがある場合でも、第二の半導体チップを貼り合わせ接続することによって、不良回路ブロックを救済し、生産歩留りの向上を図ることができる。また、大規模なメモリ容量を必要とする半導体装置では、製品として最終的に必要なメモリ容量の半分のメモリ容量マクロを搭載した第一の半導体チップと、残り半分のメモリ容量マクロを搭載した第二の半導体チップを貼り合わせ接続することによって、高性能かつチップ面積の小さな半導体装置を実現することができる。
【００１０】
【発明の実施の形態】
本発明の請求項１記載の半導体装置は、複数の回路ブロックを備えチップ貼り合わせ用接続端子を設けた第一の半導体チップと、第一の半導体チップに備えられた回路ブロックと同一の機能を有する回路ブロックを備えチップ貼り合わせ用接続端子を設けた第二の半導体チップとを、互いに表面が向き合う形で貼り合わせ、互いのチップ貼り合わせ用接続端子同士を接続したものである。
ここで、第一，第二それぞれの半導体チップの表面にそれぞれの回路ブロックの最上導電層のレイアウトパターンが形成され、第一の半導体チップの表面に形成された回路ブロックの最上導電層のレイアウトパターンと、第二の半導体チップの表面に形成された回路ブロックの最上導電層のレイアウトパターンが、互いにミラー反転の関係にある。
また、チップ貼り合わせ用接続端子は第一，第二それぞれの半導体チップの表面に形成され、第一の半導体チップの表面に形成されたチップ貼り合わせ用接続端子と、第二の半導体チップの表面に形成されたチップ貼り合わせ用接続端子の位置と形状が、互いにミラー反転の関係にある。
その上、チップ貼り合わせ用接続端子の少なくとも一部は、回路ブロックの最上導電層で形成された配線パターンに合わせて第一、第二それぞれの半導体チップの表面に延在する。
【００１１】
この構成によると、第一の半導体チップに搭載された複数の回路ブロックのうち、正常に動作しない不良の回路ブロックがある場合でも、不良の回路ブロックと機能が同一の回路ブロックを搭載した第二の半導体チップを貼り合わせ接続することによって、第一の半導体チップの不良回路ブロックを救済することができる。また、大規模なメモリ容量を必要とする半導体装置では、製品として最終的に必要なメモリ容量の半分のメモリ容量マクロを搭載した第一の半導体チップと、残り半分のメモリ容量マクロを搭載した第二の半導体チップを貼り合わせ接続することによって、高性能かつチップ面積の小さな半導体装置を実現することができる。
【００１３】
また、第一の半導体チップと、第二の半導体チップのそれぞれの表面にチップ貼り合わせ用接続端子を形成する際、最上導電層上の最適な位置に、最適な形状と最適な大きさの露出部分を設けるだけで、チップ貼り合わせ用接続端子を形成できる。
【００１５】
さらに、チップ貼り合わせ用接続端子の位置と形状を規格化しなくても、第一の半導体チップと第二の半導体チップを互いに表面が向き合う形に貼り合わせることによって、接続端子の位置と形状を一致することができる。
【００１６】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、第一の半導体チップに備えられた回路ブロックを構成する全層レイアウトパターンと、第二の半導体チップに備えられた回路ブロックを構成する全層レイアウトパターンが、互いにミラー反転の関係にあることを特徴とする。
【００１７】
この構成によると、第一の半導体チップ、または第二の半導体チップに搭載の回路ブロックを構成するレイアウト設計データを、ミラー反転配置して他方の半導体チップに搭載の回路ブロックを構成することができ、チップ設計工数を大幅に短縮することが可能である。
【００１８】
請求項３記載の半導体装置は、請求項１記載の半導体装置において、チップ貼り合わせ用接続端子は第一，第二それぞれの半導体チップに電源端子、接地端子、入力端子、出力端子、制御端子用等として複数設けられ、第一の半導体チップのチップ貼り合わせ用接続端子と第二の半導体チップのチップ貼り合わせ用接続端子間で、それぞれ同一機能の端子同士を接続したことを特徴とする。
【００１９】
この構成によると、第一の半導体チップと第二の半導体チップの特定機能端子で同一機能の信号の入出力が可能である。
【００２０】
請求項４記載の半導体装置は、請求項１記載の半導体装置において、第一の半導体チップに設けられたチップ貼り合わせ用接続端子のうち、第一の半導体チップの回路ブロック内部のデータ系と電気的に接続される第一の特定端子と、第二の半導体チップに設けられたチップ貼り合わせ用接続端子のうち、第二の半導体チップの回路ブロック内部のデータ系と電気的に遮断される第二の特定端子とを互いに接続したことを特徴とする。
【００２１】
この構成によると、第一の特定端子と第二の特定端子の接続ノードと、第一の半導体チップに形成された回路ブロック内部の第一の回路ノードとを、電気的に接続し、第一の特定端子と第二の特定端子の接続ノードと、第二の半導体チップに形成された回路ブロック内部の第二の回路ノードとを、電気的に遮断することができる。
【００２２】
請求項５記載の半導体装置は、請求項１記載の半導体装置において、第一の半導体チップに設けられたチップ貼り合わせ用接続端子のうち、第一の半導体チップの回路ブロック内部のデータ系と電気的に遮断される第三の特定端子と、第二の半導体チップに設けられたチップ貼り合わせ用接続端子のうち、第二の半導体チップの回路ブロック内部のデータ系と電気的に接続される第四の特定端子とを互いに接続したことを特徴とする。
【００２３】
この構成によると、第三の特定端子と第四の特定端子の接続ノードと、第一の半導体チップに形成された回路ブロック内部の第三の回路ノードとを、電気的に遮断し、第三の特定端子と第四の特定端子の接続ノードと、第二の半導体チップに形成された回路ブロック内部の第四の回路ノードとを、電気的に接続することができる。
【００２４】
請求項６記載の半導体装置は、請求項１記載の半導体装置において、第一の半導体チップの回路ブロックの活性化信号論理と、第二の半導体チップの回路ブロックの活性化信号論理とが、反転の関係にあることを特徴とする。
【００２５】
この構成によると、第一の半導体チップの回路ブロックが活性状態にある場合には、第二の半導体チップの回路ブロックは非活性状態にあり、第一の半導体チップの表面に形成された特定の接続端子を電気的に有効とし、第二の半導体チップの表面に形成された特定の接続端子を電気的に無効とできる。逆に、第一の半導体チップの回路ブロックが非活性状態にある場合には、第二の半導体チップの回路ブロックは活性状態にあり、第一の半導体チップの表面に形成された特定の接続端子を電気的に無効とし、第二の半導体チップの表面に形成された特定の接続端子を電気的に有効とできる。
【００２６】
請求項７記載の半導体装置は、第一、第二の半導体チップの回路ブロックは、いずれも、回路ブロックに入力される特定の１つのデータ系に対して２つの入力端子を有することを特徴とする。
【００２７】
この構成によると、２つの入力端子のうちのどちらか一方を選択接続することができる。
【００２８】
請求項８記載の半導体装置は、第一、第二の半導体チップの回路ブロックは、いずれも、回路ブロックから出力される特定の１つのデータ系に対して２つの出力端子を有することを特徴とする。
【００２９】
この構成によると、２つの出力端子のうちのどちらか一方を選択接続することができる。
【００３０】
請求項９記載の半導体装置は、請求項７記載の半導体装置において、２つの入力端子のうち、一方が回路ブロック内部のデータ系と電気的に接続（以下、「電気的に有効」と記す。）され、他方が回路ブロック内部のデータ系と電気的に遮断（以下、「電気的に無効」と記す。）される構成を有する。
【００３１】
この構成によると、２つの入力端子の両方が、別チップの特定の接続端子にそれぞれ接続されていても、どちらか一方を電気的に有効とし、他方を無効とすることができる。
【００３２】
請求項１０記載の半導体装置は、請求項８記載の半導体装置において、２つの出力端子のうち、一方が回路ブロック内部のデータ系と電気的に接続され（以下、「電気的に有効」と記す。）、他方が回路ブロック内部のデータ系と電気的に遮断（以下、「電気的に無効」と記す。）される構成を有する。
【００３３】
この構成によると、２つの出力端子の両方が、別チップの特定の接続端子にそれぞれ接続されていても、どちらか一方を電気的に有効とし、他方を無効とすることができる。
【００３４】
以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。以下では、（１）と（２）の２つの本発明の実施の形態について説明するが、同一説明が可能な部分については、（１）と（２）を分けずに説明している。
【００３５】
図１は、本発明の実施の形態（１）および（２）の半導体装置における第一の半導体チップと第二の半導体チップの貼り合わせ方法を説明する図である。図１において、１Ａは第一の半導体チップ、１Ｂは第一の半導体チップ１Ａ上に形成された第一の回路ブロック、１Ｃは、第一の回路ブロック１Ｂ上に形成された電源端子，接地端子，入力端子，出力端子，制御端子等のチップ貼り合わせ用接続端子、２Ａは第二の半導体チップ、２Ｂは第二の半導体チップ２Ａ上に形成された第二の回路ブロック、２Ｃは第二の回路ブロック２Ｂ上に形成された電源端子，接地端子，入力端子，出力端子，制御端子等のチップ貼り合わせ用接続端子、Ｄは第一の半導体チップ１Ａ上に形成された１Ｂ以外の回路ブロック、Ｅはワイヤー・ボンディング・パッド、３は第一の半導体チップ１Ａと４つの第二の半導体チップ２Ａをチップ表面が互いに向き合うように貼り合わせたチップ・オン・チップ構造の半導体装置である。なお、図中に記載の破線矢印は、第一の半導体チップ１Ａと第二の半導体チップ２Ａを貼り合わせ接続する際に、互いに接続される接続端子の対応を示すものである。
【００３６】
図２は、本発明の実施の形態（１）および（２）の半導体装置における第一の回路ブロック１Ｂと第二の回路ブロック２Ｂのチップ表面パターンが互いにミラー反転の関係にあることを示す図である。図２において、１ＣＶＳＳ，１ＣＶＤＤはそれぞれチップ貼り合わせ用接続端子１Ｃの１つで、１ＣＶＳＳは第一の回路ブロック１Ｂ上に形成されたチップ貼り合わせ用接地接続端子、１ＣＶＤＤは第一の回路ブロック１Ｂ上に形成されたチップ貼り合わせ用電源接続端子であり、１Ｆは第一の回路ブロック１Ｂの最上導電層パターンである。また、２ＣＶＳＳ，２ＣＶＤＤはそれぞれチップ貼り合わせ用接続端子２Ｃの１つで、２ＣＶＳＳは第二の回路ブロック２Ｂ上に形成されたチップ貼り合わせ用接地接続端子、２ＣＶＤＤは第二の回路ブロック２Ｂ上に形成されたチップ貼り合わせ用電源接続端子であり、２Ｆは第二の回路ブロック２Ｂの最上導電層パターンである。図２に示す通り、これらの接続端子、最上導電層パターンの位置と形状が、第一の回路ブロック１Ｂと第二の回路ブロック２Ｂとでミラー反転の関係になっている。また、接地接続端子１ＣＶＳＳ，２ＣＶＳＳと電源接続端子１ＣＶＤＤ，２ＣＶＤＤは、回路ブロック上の最上導電層で形成された配線パターン１Ｆ，２Ｆに合わせて、接続面積ができるだけ大きくなるように形成されている。
【００３７】
図３は、図２で示した第一の回路ブロック１Ｂと第二の回路ブロック２Ｂの表面同士を、接続端子パターンが一致するように貼り合わせ接続したときの、ａ−ｂ断面図で、Ｇは導電性接続剤、Ｈは絶縁保護膜である。両チップの接続端子間は、導電性接続剤Ｇを挟み込んだ形で密着接続されるが、最上導電層パターン１Ｆ、２Ｆは、いずれも絶縁保護膜Ｈで覆われており、両チップの表面同士を貼り合わせても、導通しない構造になっている。
【００３８】
図４は、本発明の実施の形態（１）の半導体装置における回路ブロックの活性化信号論理を反転する回路構成図である。図４において、１Ｐ１は第一の回路ブロック１Ｂに搭載された論理制御信号発生回路、１Ｐ１ｏｕｔは論理制御信号発生回路１Ｐ１から発生される論理制御信号、Ｓ０は回路ブロック活性化基本信号、１ＥｘＮは回路ブロック活性化基本信号Ｓ０と論理制御信号１Ｐ１ｏｕｔを入力とする一致回路、１Ｓ１は一致回路１ＥｘＮから出力される第一の回路ブロック活性化信号、２Ｐ１は第二の回路ブロック２Ｂに搭載された論理制御信号発生回路、２Ｐ１ｏｕｔは論理制御信号発生回路２Ｐ１から発生される論理制御信号、２ＥｘＮは回路ブロック活性化基本信号Ｓ０と論理制御信号２Ｐ１ｏｕｔを入力とする一致回路、２Ｓ１は一致回路２ＥｘＮから出力される第二の回路ブロック活性化信号である。論理制御信号発生回路１Ｐ１、２Ｐ１は、フューズ・スイッチを搭載しており、パワー・オン・リセット信号によって論理制御信号１Ｐ１ｏｕｔ、２Ｐ１ｏｕｔが確定する構成である。フューズ・スイッチがＯＮの場合には、論理制御信号は“Ｈ”となり、フューズ・スイッチがＯＦＦの場合には、論理制御信号は“Ｌ”となる。表１は、図４の回路構成における動作機能表である。
【００３９】
【表１】
0003668165.tif 000002
【００４０】
図４の回路構成の動作機能をまとめると以下のようになる。回路ブロック活性化基本信号Ｓ０が“Ｌ”のとき、第一の回路ブロック活性化信号１Ｓ１は“Ｌ”となり、第二の回路ブロック活性化信号２Ｓ１は“Ｈ”となる。逆に、回路ブロック活性化基本信号Ｓ０が“Ｈ”のとき、第一の回路ブロック活性化信号１Ｓ１は“Ｈ”となり、第二の回路ブロック活性化信号２Ｓ１は“Ｌ”となる。
【００４１】
以上のように、第一の回路ブロック活性化信号１Ｓ１と第二の回路ブロック活性化信号２Ｓ１が反転の関係にあることより、それぞれの回路ブロックを搭載した２つのチップを同一機能の端子同士が一致するように貼り合わせ接続した場合、いずれか一方のチップの接続端子を電気的に有効とし、他方のチップの接続端子を電気的に無効とすることができる。また、両端子のどちらが有効でどちらが無効であるかの関係は、回路ブロック活性化基本信号Ｓ０の論理によって、逆の関係にすることが可能である。
【００４２】
第一，第二の回路ブロック活性化信号１Ｓ１，２Ｓ１は、それぞれチップのチップイネーブル信号に相当し、回路ブロック活性化信号が非活性論理状態（たとえば、“Ｈ”）である場合には、当該回路ブロックのいかなる入出力端子も機能せず、入力端子にいかなる信号が入力されても受け付けられない。また、出力端子は高インピーダンス状態にあり、当該回路ブロックの内部出力ノードとは電気的に切り離された状態にある。逆に、活性論理状態（たとえば、“Ｌ”）である場合には、当該回路ブロックのすべての入出力端子が機能し、入力端子に入力された信号に応じて、当該回路ブロックが動作し、出力端子からは所定の信号が出力される。このように、第一，第二の回路ブロック活性化信号１Ｓ１，２Ｓ１を用いて、それぞれの半導体チップの接続端子を電気的に有効あるいは無効とする。
【００４３】
例えば、第一の半導体チップ１Ａに搭載された第一の回路ブロック１Ｂが不良である場合には、第一の回路ブロック１Ｂと同一機能であり、良品である第二の回路ブロック２Ｂを搭載した第二の半導体チップ２Ａを表面が向き合う形で貼り合わせ接続することで、第一の半導体チップ１Ａに搭載された不良の第一の回路ブロック１Ｂを救済することが可能であり、生産歩留りの向上を図ることができる。この場合、第一の回路ブロック１Ｂの接続端子が電気的に無効となり、第二の回路ブロック２Ｂの接続端子が電気的に有効となるように、フューズ・スイッチのＯＮ／ＯＦＦ調整が予め実施されており、回路ブロック活性化基本信号Ｓ０の論理も決定されている。なおこの場合、図１では、４つの第一の回路ブロック１Ｂが不良であり、それぞれと同一機能であり良品の第二の回路ブロック２Ｂを搭載した４つの第二の半導体チップ２Ａを貼り合わせた半導体装置を示すものであるが、４つに限らず、第一の半導体チップ１Ａに搭載された１つ以上の全ての不良の第一の回路ブロック１Ｂに対し、それと同一機能で良品の第二の回路ブロック２Ｂを搭載した第二の半導体チップ２Ａを貼り合わせた半導体装置とすることにより、全ての不良の第一の回路ブロック１Ｂを救済することができる。例えば、不良の第一の回路ブロック１Ｂが１つの場合は、貼り合わせる第二の半導体チップ２Ａは１つでよい。また、良品である第一の回路ブロック１Ｂについては、第二の半導体チップ２Ａは不要であり、良品である第一の回路ブロック１Ｂの接続端子が電気的に有効となるようにフューズ・スイッチのＯＮ／ＯＦＦ調整が予め実施されている。
【００４４】
また、大規模なメモリ容量を必要とする半導体装置では、第一の半導体チップ１Ａに、製品として最終的に必要なメモリ容量の半分のメモリ容量マクロを第一の回路ブロック１Ｂとして搭載し、第二の半導体チップ２Ａに、残り半分のメモリ容量マクロを第二の回路ブロック２Ｂとして搭載する。上記第一の半導体チップ１Ａと、上記第二の半導体チップ２Ａの表面同士を貼り合わせ接続して最終的な半導体装置を構成する。この場合、フューズ・スイッチのＯＮ／ＯＦＦ調整により、回路ブロック活性化基本信号Ｓ０の論理と、回路ブロック活性化信号１Ｓ１、２Ｓ１の論理との関係が予め決定されている。第一の回路ブロック１Ｂが活性（動作）状態であるとき、第二の回路ブロック２Ｂは非活性（静止）状態であり、逆に第一の回路ブロック１Ｂが非活性（静止）状態であるとき、第二の回路ブロック２Ｂは活性（動作）状態であり、第一の回路ブロック１Ｂと第二の回路ブロック２Ｂとを選択動作させる。
【００４５】
すなわち、第一，第二の回路ブロック活性化信号１Ｓ１，２Ｓ１の論理が反転である実施の形態（１）の構成は、ひとつは、不良回路ブロックの救済に使用でき、もうひとつは、大規模なメモリ容量を必要とする半導体装置に使用して、前述のように第一の回路ブロック１Ｂと第二の回路ブロック２Ｂとを選択動作させることができる。たとえば、回路ブロック活性化基本信号Ｓ０に、特定のアドレスを割り付けることによって、第一の回路ブロック１Ｂと第二の回路ブロック２Ｂの選択動作が可能である。
【００４６】
次に、本発明の実施の形態（２）の半導体装置は、図１のように第一の半導体チップ１Ａに形成される４つの第一の回路ブロック１Ｂのそれぞれの回路ブロック１Ｂ内に、例えば８Ｍｂｉｔ容量のメモリマクロを搭載するとともに、入出力バッファ制御信号発生回路１Ｐ２（図５）、入力バッファ回路１ＩＮ（図６）および出力バッファ回路１ＯＵＴ（図７）を搭載している。また、第一の回路ブロック１Ｂに対応して第二の半導体チップ２Ａを４つ設け、それぞれの半導体チップ２Ａに形成される第二の回路ブロック２Ｂ内には、第一の回路ブロック１Ｂ同様、例えば８Ｍｂｉｔ容量のメモリマクロを搭載するとともに、入出力バッファ制御信号発生回路２Ｐ２（図５）、入力バッファ回路２ＩＮ（図６）および出力バッファ回路２ＯＵＴ（図７）を搭載している。そして、第一の半導体チップ１Ａの４つの第一の回路ブロック１Ｂ上に第二の半導体チップ２Ａを１つずつ貼り合わせ、それぞれのチップ貼り合わせ用接続端子１Ｃと２Ｃを接続し、半導体装置Ｃｈｉｐ２（図９）の新規ＣＯＣチップを構成している。
【００４７】
図５は、本発明の実施の形態（２）の半導体装置における入出力バッファ制御信号発生回路図である。図５において、１Ｐ２は第一の回路ブロック１Ｂに搭載された入出力バッファ制御信号発生回路、１Ｘは入出力バッファ制御信号発生回路１Ｐ２から発生される入出力バッファ制御信号、１／Ｘは入出力バッファ制御信号１Ｘの反転信号、２Ｐ２は第二の回路ブロック２Ｂに搭載された入出力バッファ制御信号発生回路、２Ｘは入出力バッファ制御信号発生回路２Ｐ２から発生される入出力バッファ制御信号、２／Ｘは入出力バッファ制御信号２Ｘの反転信号である。入出力バッファ制御信号発生回路１Ｐ２、２Ｐ２は、フューズ・スイッチを搭載しており、パワー・オン・リセット信号によって入出力バッファ制御信号１Ｘ、２Ｘとその反転信号１／Ｘ、２／Ｘがそれぞれ確定する構成である。フューズ・スイッチがＯＮの場合には、入出力バッファ制御信号は“Ｈ”、その反転信号は“Ｌ”となり、フューズ・スイッチがＯＦＦの場合には、入出力バッファ制御信号は“Ｌ”、その反転信号は“Ｈ”となる。
【００４８】
図６は、本発明の実施の形態（２）の半導体装置における入力バッファの回路構成図である。図６において、１ＩＮは第一の回路ブロック１Ｂに搭載された入力バッファ回路、１ＤｉｎＮは入力バッファ回路１ＩＮ内の特定の入力データ系内部ノード、１ＣｉｎＡＮは入力データ系内部ノード１ＤｉｎＮに信号伝達される第一の入力端子、１ＣｉｎＢＮは入力データ系内部ノード１ＤｉｎＮに信号伝達される第二の入力端子、２ＩＮは第二の回路ブロック２Ｂに搭載された入力バッファ回路、２ＤｉｎＮは入力バッファ回路２ＩＮ内の特定の入力データ系内部ノード、２ＣｉｎＡＮは入力データ系内部ノード２ＤｉｎＮに信号伝達される第一の入力端子、２ＣｉｎＢＮは入力データ系内部ノード２ＤｉｎＮに信号伝達される第二の入力端子である。１Ｘ、２Ｘ、１／Ｘ、２／Ｘは、いずれも図５で示した入出力バッファ制御信号と、その反転信号である。１Ｃは第一の回路ブロック１Ｂの接続端子、２Ｃは第二の回路ブロック２Ｂの接続端子であり、第一の半導体チップと第二の半導体チップを貼り合わせた場合に、一点鎖線で結ばれた端子同士が接続される。図中では、電気的に有効な入力端子を黒塗りで示し、電気的に無効な入力端子を白抜きで示している。
【００４９】
この構成によると、電気的に有効な入力端子１ＣｉｎＡＮと電気的に無効な入力端子２ＣｉｎＡＮの接続ノードに入力されたデータは、入力データ系内部ノード１ＤｉｎＮに伝達され、電気的に無効な入力端子１ＣｉｎＢＮと電気的に有効な入力端子２ＣｉｎＢＮの接続ノードに入力されたデータは、入力データ系内部ノード２ＤｉｎＮに伝達される。
【００５０】
図７は、本発明の実施の形態（２）の半導体装置における出力バッファの回路構成図である。図７において、１ＯＵＴは第一の回路ブロック１Ｂに搭載された出力バッファ回路、１ＤｏｕｔＮは出力バッファ回路１ＯＵＴ内の特定の出力データ系内部ノード、１ＣｏｕｔＡＮは出力データ系内部ノード１ＤｏｕｔＮから信号伝達される第一の出力端子、１ＣｏｕｔＢＮは出力データ系内部ノード１ＤｏｕｔＮから信号伝達される第二の出力端子、２ＯＵＴは第二の回路ブロック２Ｂに搭載された出力バッファ回路、２ＤｏｕｔＮは出力バッファ回路２ＯＵＴ内の特定の出力データ系内部ノード、２ＣｏｕｔＡＮは出力データ系内部ノード２ＤｏｕｔＮから信号伝達される第一の出力端子、２ＣｏｕｔＢＮは出力データ系内部ノード２ＤｏｕｔＮから信号伝達される第二の出力端子である。１Ｘ、２Ｘ、１／Ｘ、２／Ｘは、いずれも図５で示した入出力バッファ制御信号と、その反転信号である。１Ｃは第一の回路ブロック１Ｂの接続端子、２Ｃは第二の回路ブロック２Ｂの接続端子であり、第一の半導体チップと第二の半導体チップを貼り合わせた場合に、一点鎖線で結ばれた端子同士が接続される。図中では、電気的に有効な出力端子を黒塗りで示し、電気的に無効な出力端子を白抜きで示している。
【００５１】
この構成によると、電気的に有効な出力端子１ＣｏｕｔＡＮと電気的に無効な出力端子２ＣｏｕｔＡＮの接続ノードに出力されるデータは、出力データ系内部ノード１ＤｏｕｔＮから伝達され、電気的に無効な出力端子１ＣｏｕｔＢＮと電気的に有効な出力端子２ＣｏｕｔＢＮの接続ノードに出力されるデータは、出力データ系内部ノード２ＤｏｕｔＮから伝達される。
【００５２】
図８は、本発明の実施の形態（２）の半導体装置における第一の半導体チップと第二の半導体チップの接続端子の対応を示す図である。図８において、１Ａ、１Ｂ、１Ｃ、２Ａ、２Ｂ、２Ｃは、いずれも図１で説明したものと同じであり、１Ｆｂｕｓは第一の半導体チップ１Ａ上に形成された、入力あるいは出力データバス信号線である。第一の半導体チップ１Ａと第二の半導体チップ２Ａを貼り合わせた場合に、一点鎖線で結ばれた端子同士が接続される。図中では、電気的に有効な接続端子を黒塗りで示し、電気的に無効な接続端子を白抜きで示している。
【００５３】
この構成によれば、例えば、半導体装置全体として必要なデータバス幅が、２ｎ（ｎは正の整数）であるとき、第一の回路ブロック１Ｂにバス幅ｎのデータを割り付け、第二の回路ブロック２Ｂにバス幅ｎのデータを割り付けることで、半導体装置全体として必要な２ｎのデータバス幅を確保することができる。
【００５４】
図９は、本発明の実施の形態（２）の半導体装置におけるチップサイズの縮小とメモリマクロサイズの縮小効果を示す図である。図９において、Ｃｈｉｐ１は従来の１チップ構成のシステムＬＳＩチップを示し、Ａは半導体チップ、Ｂは半導体チップＡに搭載された１６Ｍｂｉｔ容量のメモリマクロ、Ｄは半導体チップＡ上に配置されたロジック回路、Ｅはワイヤー・ボンディング・パッドである。これに対しＣｈｉｐ２は、本発明の実施の形態（２）の半導体装置を示すもので、１Ａは第一の半導体チップ、２Ａは８Ｍｂｉｔ容量のメモリマクロを搭載した第二の半導体チップである。なお、第二の半導体チップ２Ａが貼り合わされている第一の半導体チップ１Ａの領域には、８Ｍｂｉｔ容量のメモリマクロが混載されている。Ｅｆはチップサイズの縮小効果を示している。
【００５５】
以上のように本発明の実施の形態（２）の半導体装置によれば、１マクロ当たりのメモリ容量が、従来チップに搭載のメモリマクロに対して半分となり、マクロサイズが小さくなることにより、メモリマクロの性能向上が図れ、半導体装置全体の性能向上を図ることができる。
【００５６】
なお、本発明の実施の形態（１）および（２）において、第一の半導体チップ１Ａに備えられた回路ブロック１Ｂを構成する全層レイアウトパターンと、その回路ブロック１Ｂに対応する第二の半導体チップ２Ａに備えられた回路ブロック２Ｂを構成する全層レイアウトパターンとを、互いにミラー反転の関係とすることにより、第一の半導体チップ１Ａまたは第二の半導体チップ２Ａに搭載の回路ブロックを構成するレイアウト設計データを、ミラー反転配置して他方の半導体チップに搭載の回路ブロックを構成することができ、チップ設計工数を大幅に短縮することが可能である。
【００５７】
【発明の効果】
本発明の請求項１記載の半導体装置によれば、第一の半導体チップに搭載された複数の回路ブロックのうち、正常に動作しない不良の回路ブロックがある場合でも、不良の回路ブロックと機能が同一の回路ブロックを搭載した第二の半導体チップを貼り合わせ接続することによって、第一の半導体チップの不良回路ブロックを救済し、生産歩留りの向上を図ることができる。また、大規模なメモリ容量を必要とする半導体装置では、製品として最終的に必要なメモリ容量の半分のメモリ容量マクロを搭載した第一の半導体チップと、残り半分のメモリ容量マクロを搭載した第二の半導体チップを貼り合わせ接続することによって、高性能かつチップ面積の小さな半導体装置を実現することができる。
【００５８】
また、第一の半導体チップと、第二の半導体チップのそれぞれの表面にチップ貼り合わせ用接続端子を形成する際、最上導電層上の最適な位置に、最適な形状と最適な大きさの露出部分を設けるだけで、チップ貼り合わせ用接続端子を形成できる。
【００５９】
さらに、チップ貼り合わせ用接続端子の位置と形状を規格化しなくても、第一の半導体チップと第二の半導体チップを互いに表面が向き合う形に貼り合わせることによって、接続端子の位置と形状を一致することができる。
【００６０】
請求項２記載の半導体装置によれば、第一の半導体チップ、または第二の半導体チップに搭載の回路ブロックを構成するレイアウト設計データを、ミラー反転配置して他方の半導体チップに搭載の回路ブロックを構成することができ、チップ設計工数を大幅に短縮することが可能である。
【００６１】
請求項３記載の半導体装置によれば、第一の半導体チップと第二の半導体チップの特定機能端子で同一機能の信号の入出力が可能である。
【００６２】
請求項４記載の半導体装置によれば、第一の特定端子と第二の特定端子の接続ノードと、第一の半導体チップに形成された回路ブロック内部の第一の回路ノードとを、電気的に接続し、第一の特定端子と第二の特定端子の接続ノードと、第二の半導体チップに形成された回路ブロック内部の第二の回路ノードとを、電気的に遮断することができる。
【００６３】
請求項５記載の半導体装置によれば、第三の特定端子と第四の特定端子の接続ノードと、第一の半導体チップに形成された回路ブロック内部の第三の回路ノードとを、電気的に遮断し、第三の特定端子と第四の特定端子の接続ノードと、第二の半導体チップに形成された回路ブロック内部の第四の回路ノードとを、電気的に接続することができる。
【００６４】
請求項６記載の半導体装置によれば、第一の半導体チップの回路ブロックが活性状態にある場合には、第二の半導体チップの回路ブロックは非活性状態にあり、第一の半導体チップの表面に形成された特定の接続端子を電気的に有効とし、第二の半導体チップの表面に形成された特定の接続端子を電気的に無効とできる。逆に、第一の半導体チップの回路ブロックが非活性状態にある場合には、第二の半導体チップの回路ブロックは活性状態にあり、第一の半導体チップの表面に形成された特定の接続端子を電気的に無効とし、第二の半導体チップの表面に形成された特定の接続端子を電気的に有効とできる。
【００６５】
請求項７記載の半導体装置によれば、２つの入力端子のうちのどちらか一方を選択接続することができる。
【００６６】
請求項８記載の半導体装置によれば、２つの出力端子のうちのどちらか一方を選択接続することができる。
【００６７】
請求項９記載の半導体装置によれば、２つの入力端子の両方が、別チップの特定の接続端子にそれぞれ接続されていても、どちらか一方を電気的に有効とし、他方を無効とすることができる。
【００６８】
請求項１０記載の半導体装置によれば、２つの出力端子の両方が、別チップの特定の接続端子にそれぞれ接続されていても、どちらか一方を電気的に有効とし、他方を無効とすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態（１）および（２）の半導体装置における第一の半導体チップと第二の半導体チップの貼り合わせ方法を説明する図
【図２】本発明の実施の形態（１）および（２）の半導体装置における第一の回路ブロック１Ｂと第二の回路ブロック２Ｂのチップ表面パターンが互いにミラー反転の関係にあることを示す図
【図３】図２で示した第一の回路ブロック１Ｂと第二の回路ブロック２Ｂの表面同士を、接続端子パターンが一致するように貼り合わせ接続したときの、ａ−ｂ断面図
【図４】本発明の実施の形態（１）の半導体装置における回路ブロックの活性化信号論理を反転する回路構成図
【図５】本発明の実施の形態（２）の半導体装置における入出力バッファ制御信号発生回路図
【図６】本発明の実施の形態（２）の半導体装置における入力バッファの回路構成図
【図７】本発明の実施の形態（２）の半導体装置における出力バッファの回路構成図
【図８】本発明の実施の形態（２）の半導体装置における第一の半導体チップと第二の半導体チップの接続端子の対応を示す図
【図９】本発明の実施の形態（２）の半導体装置におけるチップサイズの縮小とメモリマクロサイズの縮小効果を示す図
【図１０】従来のシステムＬＳＩのチップ構成の一例を示す図
【符号の説明】
１Ａ            第一の半導体チップ
１Ｂ            第一の回路ブロック
１Ｃ            第一の回路ブロック１Ｂ上のチップ貼り合わせ用接続端子
Ｄ              第一の回路ブロック１Ｂ以外の回路ブロック
Ｅ              ワイヤー・ボンディング・パッド
２Ａ            第二の半導体チップ
２Ｂ            第二の回路ブロック
２Ｃ            第二の回路ブロック２Ｂ上のチップ貼り合わせ用接続端子
３              チップ・オン・チップ構造の半導体装置
１ＣＶＳＳ      第一の回路ブロック１Ｂ上のチップ貼り合わせ用接地接続端子
１ＣＶＤＤ      第一の回路ブロック１Ｂ上のチップ貼り合わせ用電源接続端子
１Ｆ            第一の回路ブロック１Ｂの最上導電層パターン
２ＣＶＳＳ      第二の回路ブロック２Ｂ上のチップ貼り合わせ用接地接続端子
２ＣＶＤＤ      第二の回路ブロック２Ｂ上のチップ貼り合わせ用電源接続端子
２Ｆ            第二の回路ブロック２Ｂの最上導電層パターン
Ｇ              導電性接続剤
Ｈ              絶縁保護膜
Ｓ０            回路ブロック活性化基本信号
１Ｐ１          第一の回路ブロック１Ｂに搭載された論理制御信号発生回路
１Ｐ１ｏｕｔ    論理制御信号発生回路１Ｐ１から発生される論理制御信号
１ＥｘＮ        回路ブロック活性化基本信号Ｓ０と論理制御信号１Ｐ１ｏｕｔを入力とする一致回路
１Ｓ１          一致回路１ＥｘＮの出力の第一の回路ブロック活性化信号
２Ｐ１          第二の回路ブロック２Ｂに搭載された論理制御信号発生回路
２Ｐ１ｏｕｔ    論理制御信号発生回路２Ｐ１から発生される論理制御信号
２ＥｘＮ        回路ブロック活性化基本信号Ｓ０と論理制御信号２Ｐ１ｏｕｔを入力とする一致回路
２Ｓ１          一致回路２ＥｘＮの出力の第二の回路ブロック活性化信号
１Ｐ２          第一の回路ブロック１Ｂに搭載された入出力バッファ制御信号発生回路
１Ｘ            入出力バッファ制御信号発生回路１Ｐ２から発生される入出力バッファ制御信号
１／Ｘ          入出力バッファ制御信号１Ｘの反転信号
２Ｐ２          第二の回路ブロック２Ｂに搭載された入出力バッファ制御信号発生回路
２Ｘ            入出力バッファ制御信号発生回路２Ｐ２から発生される入出力バッファ制御信号
２／Ｘ          入出力バッファ制御信号２Ｘの反転信号
１ＩＮ          第一の回路ブロック１Ｂに搭載された入力バッファ回路
１ＤｉｎＮ      入力バッファ回路１ＩＮ内の特定の入力データ系内部ノード
１ＣｉｎＡＮ    入力データ系内部ノード１ＤｉｎＮに信号伝達される第一の入力端子
１ＣｉｎＢＮ    入力データ系内部ノード１ＤｉｎＮに信号伝達される第二の入力端子
２ＩＮ          第二の回路ブロック２Ｂに搭載された入力バッファ回路
２ＤｉｎＮ      入力バッファ回路２ＩＮ内の特定の入力データ系内部ノード
２ＣｉｎＡＮ    入力データ系内部ノード２ＤｉｎＮに信号伝達される第一の入力端子
２ＣｉｎＢＮ    入力データ系内部ノード２ＤｉｎＮに信号伝達される第二の入力端子
１ＯＵＴ        第一の回路ブロック１Ｂに搭載された出力バッファ回路
１ＤｏｕｔＮ    出力バッファ回路１ＯＵＴ内の特定の出力データ系内部ノード
１ＣｏｕｔＡＮ  出力データ系内部ノード１ＤｏｕｔＮから信号伝達される第一の出力端子
１ＣｏｕｔＢＮ  出力データ系内部ノード１ＤｏｕｔＮから信号伝達される第二の入力端子
２ＯＵＴ        第二の回路ブロック２Ｂに搭載された出力バッファ回路
２ＤｏｕｔＮ    出力バッファ回路２ＯＵＴ内の特定の出力データ系内部ノード
２ＣｏｕｔＡＮ  出力データ系内部ノード２ＤｏｕｔＮから信号伝達される第一の出力端子
２ＣｏｕｔＢＮ  出力データ系内部ノード２ＤｏｕｔＮから信号伝達される第二の入力端子
１Ｆｂｕｓ      第一の半導体チップ１Ａ上に形成された入力あるいは出力データバス信号線
Ｃｈｉｐ１      従来の１チップ構成のシステムＬＳＩチップ
Ａ              半導体チップ
Ｂ              半導体チップＡに搭載された１６Ｍｂｉｔ容量のメモリマクロ
Ｃｈｉｐ２      本発明の実施の形態（２）の半導体装置
Ｅｆ            チップサイズの縮小効果
【図１】
0003668165.tif 000003
【図２】
0003668165.tif 000004
【図３】
0003668165.tif 000005
【図４】
0003668165.tif 000006
【図５】
0003668165.tif 000007
【図６】
0003668165.tif 000008
【図７】
0003668165.tif 000009
【図８】
0003668165.tif 000010
【図９】
0003668165.tif 000011
【図１０】
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