(57)【特許請求の範囲】
【請求項１】
複数ｎ個のドライブ専用ピンを有する半導体試験装置のタイミング補正方法において、
判定系デスキュー取得対象となる第１のドライブ専用ピンのドライバ手段の出力端とコンパレータ手段とを接続するステップと、
前記第１のドライブ専用ピンのドライバ手段以外の全てのドライバ手段から信号波形をショート治具に出力するステップと、
前記ショート治具のショート端で合成された単一の合成波形を基準にして、コンパレータ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給されるストローブ信号のタイミング補正を行うステップと、
前記タイミング補正された結果の前記遅延量を前記第１のドライブ専用ピンのタイミング補正値としてメモリ手段に記憶するステップと、
次に前記判定系デスキュー取得対象となる第２のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続するステップと、
前記第２のドライブ専用ピンのドライバ手段以外の全てのドライバ手段から信号波形をショート治具に出力するステップと、
前記ショート治具のショート端で合成された単一の合成波形を基準にして、コンパレータ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給されるストローブ信号のタイミング補正を行うステップと、
前記タイミング補正された結果の遅延量を第２のドライブ専用ピンのタイミング補正値としてメモリ手段に記憶するステップと、
以下同様にして、第３から第ｎのドライブ専用ピンに対しても同様の処理を繰り返し実行するステップと
を含むことを特徴とする半導体試験装置のタイミング補正方法。
【請求項２】
請求項１において、
前記ショート治具を外して前記ドライブ手段をオープン状態とするステップと、
前記印加系デスキュー取得対象となる第１のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続するステップと、
前記第１のドライブ専用ピンのドライバ手段から信号波形を出力するステップと、
前記第１のドライブ専用ピンのタイミング補正値によってタイミング補正されたストローブ信号を基準にして、第１のドライバ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給される前記信号波形のタイミング補正を行うステップと、
前記タイミング補正された結果の前記遅延量を前記第１のドライバ用可変遅延手段のタイミング補正値とするステップと、
次に前記印加系デスキュー取得対象となる第２のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続するステップと、
前記第２のドライブ専用ピンのドライバ手段から信号波形を出力するステップと、
前記第２のドライブ専用ピンのタイミング補正値によってタイミング補正されたストローブ信号を基準にして、第２のドライバ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給される前記信号波形のタイミング補正を行うステップと、
前記タイミング補正された結果の前記遅延量を前記第２のドライバ用可変遅延手段のタイミング補正値とするステップと、
以下同様にして、第３から第ｎのドライブ専用ピンに対しても同様の処理を繰り返し実行するステップと
を含むことを特徴とする半導体試験装置のタイミング補正方法。
【請求項３】
請求項２において、
さらに、前記ドライバ手段から前記ショート治具端までの経路長に応じた値を前記コンパレータ用可変遅延手段及びドライバ用可変遅延手段のタイミングエッジに予め加算するステップを含むことを特徴とする半導体試験装置のタイミング補正方法。
【請求項４】
請求項１から３までのいずれか一つにおいて、
さらに、前記印加系デスキューが終了した後に、前記判定系デスキューを実行するようにしたことを特徴とする半導体試験装置のタイミング補正方法。
【請求項５】
複数ｎ個のドライブ専用ピンを有する半導体試験装置のタイミング補正装置において、
前記半導体試験装置のドライブ手段に各信号ピンが接続され、前記各信号ピンがショート接続されているショート治具と、
前記複数のドライブ専用ピンの各ドライバ手段の出力端に接続されたスイッチ手段と、
前記スイッチ手段を介して前記ドライバ手段の複数に対して共通に接続された少なくとも１つのコンパレータ手段と、
前記スイッチ手段を順次切り換えて前記コンパレータ手段と接続状態にある前記ドライブ専用ピンに対する判定系デスキューを実行し、前記判定デスキューの結果に応じて前記スイッチ手段を順次切り換えて前記コンパレータ手段と接続状態にある前記ドライブ専用ピンに対する印加系デスキューを実行する制御手段とを含んで構成され、
前記制御手段は、
前記判定系デスキュー取得対象となる第１のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続し、
前記第１のドライブ専用ピンのドライバ手段以外の全てのドライバ手段から信号波形を前記ショート治具に出力し、
前記ショート治具のショート端で合成された単一の合成波形を基準にして、コンパレータ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給されるストローブ信号のタイミング補正を行い、
前記タイミング補正された結果の前記遅延量を前記第１のドライブ専用ピンのタイミング補正値としてメモリ手段に記憶し、
次に前記判定系デスキュー取得対象となる第２のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続し、
前記第２のドライブ専用ピンのドライバ手段以外の全てのドライバ手段から信号波形をショート治具に出力し、
前記ショート治具のショート端で合成された単一の合成波形を基準にして、コンパレータ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給されるストローブ信号のタイミング補正を行い、
前記タイミング補正された結果の遅延量を第２のドライブ専用ピンのタイミング補正値としてメモリ手段に記憶し、
以下同様にして、第３から第ｎのドライブ専用ピンに対しても同様の処理を繰り返し実行することを特徴とする半導体試験装置のタイミング補正装置。
【請求項６】
請求項５において、
前記制御手段は、さらに
前記ショート治具を外して前記ドライブ手段をオープン状態とし、
前記印加系デスキュー取得対象となる第１のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続し、
前記第１のドライブ専用ピンのドライバ手段から信号波形を出力し、
前記第１のドライブ専用ピンのタイミング補正値によってタイミング補正されたストローブ信号を基準にして、第１のドライバ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給される前記信号波形のタイミング補正を行い、
前記タイミング補正された結果の前記遅延量を前記第１のドライバ用可変遅延手段のタイミング補正値とし、
次に前記印加系デスキュー取得対象となる第２のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続し、
前記第２のドライブ専用ピンのドライバ手段から信号波形を出力し、
前記第２のドライブ専用ピンのタイミング補正値によってタイミング補正されたストローブ信号を基準にして、第２のドライバ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給される前記信号波形のタイミング補正を行い、
前記タイミング補正された結果の前記遅延量を前記第２のドライバ用可変遅延手段のタイミング補正値とし、
以下同様にして、第３から第ｎのドライブ専用ピンに対しても同様の処理を繰り返し実行することを特徴とする半導体試験装置のタイミング補正装置。
【請求項７】
請求項６において、
前記制御手段は、前記印加系デスキューを行う際に、前記ドライバ手段から前記ショート治具端までの経路長に応じた値を前記コンパレータ用可変遅延手段及びドライバ用可変遅延手段のタイミングエッジに予め加算することを特徴とする半導体試験装置のタイミング補正装置。
【請求項８】
請求項５から７までのいずれか一つにおいて、
前記制御手段は、前記印加系デスキューが終了した後に、さらに前記判定系デスキューを実行することを特徴とする半導体試験装置のタイミング補正装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置の各種試験信号のタイミングを補正するタイミング補正方法及び装置に関する。
【０００２】
【従来の技術】
従来、半導体試験装置において、テスタピンのドライバやコンパレータに供給される信号のタイミングを補正するものとして、特開平４−１２７０７３号公報に記載された方法が知られている。図２は、この従来技術の概要を示す。
【０００３】
この従来技術では、ＩＣメモリなどの被測定デバイスに代えて、各信号ピンがショート接続された専用ＩＣ（ショート治具）２を半導体試験装置（ＩＣテスタ）３に接続する。制御回路２０は、タイミング発生器１１を動作させる。タイミング発生器１１は、補正対象ピン以外のテスタピンのドライバ２１〜２ｎの全出力をショート治具２に印加させる。例えば、補正対象ピンがドライバ２１を含むピンの場合には、これ以外のテスタピンのドライバ２２〜２ｎからショート治具２に対して信号が印加される。これらの信号は、ショート治具２のショート端で合成された単一の合成波形となる。制御回路２０は、この合成波形に基づいて、コンパレータ用可変遅延回路６１の遅延量を増加減少させて、テスタピンのコンパレータ３１，４１に供給されるストローブ信号のタイミング補正を行う。以上のタイミング補正処理を補正対象ピンを順次切り換えながら、全テスタピンのコンパレータ３１〜３ｎ，４１〜４ｎに対して行う。
【０００４】
このタイミング補正が終了したら、テスタピンの出力端が開放された状態あるいはショート治具２を装着した状態で、制御回路２０は、各テスタピンのコンパレータ３１〜３ｎ，４１〜４ｎのタイミングを基準にドライバ用可変遅延回路５１〜５ｎの遅延量を増加減少させて、ドライバ２１〜２ｎに印加される信号のタイミング補正を行う。
【０００５】
上述のコンパレータ３１〜３ｎ，４１〜４ｎに対するタイミング補正を判定系デスキューと言い、ドライバ２１〜２ｎに対するタイミング補正を印加系デスキューと言う。従来は、この判定系デスキューを行った後に印加系デスキューを行っていた。
【０００６】
【発明が解決しようとする課題】
上述の従来技術によるタイミング補正方法は、各テスタピンがＩ／Ｏスイッチ７１〜７ｎを介して接続されたドライバ２１〜２ｎ及びコンパレータ３１〜３ｎ，４１〜４ｎによって構成されたロジックテスタや完全パーピン型テスタでなければ、上述のような判定系デスキュー及び印加系デスキューのタイミング補正を行うことができなかった。従って、ドライバ専用のテスタピンだけを含んで構成されたメモリテスタについては上述のようなタイミング補正を行うことができなかった。
【０００７】
この発明は、上述のような問題に鑑みてなされたものであり、ドライバ専用のテスタピンを複数有するような半導体試験装置であっても、判定系デスキュー及び印加系デスキューによってそのタイミング補正を行うことができる半導体試験装置のタイミング補正方法及び装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の半導体試験装置のタイミング補正方法の第１の特徴は、複数のドライブ専用ピンを有する半導体試験装置のタイミング補正方法において、少なくとも１つのコンパレータ手段と、前記複数のドライブ専用ピンの中の判定系デスキュー取得対象となるドライバ手段の出力端とをスイッチ手段を介して順次切り換えて接続しながら前記コンパレータ手段に接続された前記ドライバ手段を含むドライブ専用ピンに対する判定系デスキューを実行する第１のステップと、前記コンパレータ手段と、前記複数のドライブ専用ピンの中の印加系デスキュー取得対象となるドライバ手段の出力端とを前記スイッチ手段を介して順次切り換えて接続しながら前記判定系デスキューの結果に応じて前記コンパレータ手段に接続された前記ドライバ手段を含むドライブ専用ピンに対する印加系デスキューを実行する第２のステップとを含むように構成したことにある。
【０００９】
第１の特徴では、複数のドライブ専用ピンに対してスイッチ手段を介してコンパレータ手段を接続し、スイッチ手段の切り換え操作によって複数のドライブ専用ピンでコンパレータ手段を共用するようにした。このスイッチ手段を順次切り換えてコンパレータ手段と接続状態にあるドライブ専用ピンに対して判定系デスキューを実行する。その後、同様にスイッチ手段を順次切り換えて、判定系デスキューの結果を利用して印加系デスキューを行う。これによって、ドライブ専用ピンについても、判定系デスキューと印加系デスキューによるタイミング補正を行うことができるようにした。
【００１０】
本発明の半導体試験装置のタイミング補正方法の第２の特徴は、複数ｎ個のドライブ専用ピンを有する半導体試験装置のタイミング補正方法において、判定系デスキュー取得対象となる第１のドライブ専用ピンのドライバ手段の出力端とコンパレータ手段とを接続するステップと、前記第１のドライブ専用ピンのドライバ手段以外の全てのドライバ手段から信号波形をショート治具に出力するステップと、前記ショート治具のショート端で合成された単一の合成波形を基準にして、コンパレータ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給されるストローブ信号のタイミング補正を行うステップと、前記タイミング補正された結果の前記遅延量を前記第１のドライブ専用ピンのタイミング補正値としてメモリ手段に記憶するステップと、次に前記判定系デスキュー取得対象となる第２のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続するステップと、前記第２のドライブ専用ピンのドライバ手段以外の全てのドライバ手段から信号波形をショート治具に出力するステップと、前記ショート治具のショート端で合成された単一の合成波形を基準にして、コンパレータ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給されるストローブ信号のタイミング補正を行うステップと、前記タイミング補正された結果の遅延量を第２のドライブ専用ピンのタイミング補正値としてメモリ手段に記憶するステップと、以下同様にして、第３から第ｎのドライブ専用ピンに対しても同様の処理を繰り返し実行するステップとを含むことにある。これは、前記第１の特徴における判定系デスキューを具体的に限定したものである。
【００１１】
本発明の半導体試験装置のタイミング補正方法の第３の特徴は、前記第２の特徴において、前記ショート治具を外して前記ドライブ手段をオープン状態とするステップと、前記印加系デスキュー取得対象となる第１のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続するステップと、前記第１のドライブ専用ピンのドライバ手段から信号波形を出力するステップと、前記第１のドライブ専用ピンのタイミング補正値によってタイミング補正されたストローブ信号を基準にして、第１のドライバ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給される前記信号波形のタイミング補正を行うステップと、前記タイミング補正された結果の前記遅延量を前記第１のドライバ用可変遅延手段のタイミング補正値とするステップと、次に前記印加系デスキュー取得対象となる第２のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続するステップと、前記第２のドライブ専用ピンのドライバ手段から信号波形を出力するステップと、前記第２のドライブ専用ピンのタイミング補正値によってタイミング補正されたストローブ信号を基準にして、第２のドライバ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給される前記信号波形のタイミング補正を行うステップと、前記タイミング補正された結果の前記遅延量を前記第２のドライバ用可変遅延手段のタイミング補正値とするステップと、以下同様にして、第３から第ｎのドライブ専用ピンに対しても同様の処理を繰り返し実行するステップとを含むことにある。これは、前記第２の特徴における判定系デスキューの結果を踏まえて、印加系デスキューを実行するステップをより具体的に限定したものである。
【００１２】
本発明の半導体試験装置のタイミング補正方法の第４の特徴は、前記第３の特徴において、さらに、前記ドライバ手段から前記ショート治具端までの経路長に応じた値を前記コンパレータ用可変遅延手段及びドライバ用可変遅延手段のタイミングエッジに予め加算するステップを含むことにある。上述の印加系デスキューは、ドライバ手段の出力をコンパレータ手段に直接返して行っているので、ドライバ手段からショート治具端までの経路長を含んでいない。そこで、その経路長に応じた値をコンパレータ用可変遅延手段及びドライバ用可変遅延手段のタイミングエッジに予め加算して実行するようにしたものである。
【００１３】
本発明の半導体試験装置のタイミング補正方法の第５の特徴は、前記第１から第４までの特徴のいずれか一つにおいて、さらに、前記印加系デスキューが終了した後に、前記判定系デスキューを実行するようにしたものである。上述の判定系デスキュー及び印加系デスキューを行ったことによって、ショート治具のショート端で合成された合成波形の立ち上がりが急峻になるので、この急峻な合成波形に基づいて再度同様の判定系デスキューを実行することによって、デスキューの精度を向上させることができる。
【００１４】
本発明の半導体試験装置のタイミング補正装置の第６の特徴は、複数のドライブ専用ピンを有する半導体試験装置のタイミング補正装置において、前記半導体試験装置のドライブ手段に各信号ピンが接続され、前記各信号ピンがショート接続されているショート治具と、前記複数のドライブ専用ピンの各ドライバ手段の出力端に接続されたスイッチ手段と、前記スイッチ手段を介して前記ドライバ手段の複数に対して共通に接続された少なくとも１つのコンパレータ手段と、前記スイッチ手段を順次切り換えて前記コンパレータ手段と接続状態にある前記ドライブ専用ピンに対する判定系デスキューを実行し、前記判定デスキューの結果に応じて前記スイッチ手段を順次切り換えて前記コンパレータ手段と接続状態にある前記ドライブ専用ピンに対する印加系デスキューを実行する制御手段とを含んで構成されたものである。これは、前記第１の特徴の半導体試験装置のタイミング補正方法を実現するための装置に関する発明であり、その作用などは前記第１の特徴と同じである。
【００１５】
本発明の半導体試験装置のタイミング補正装置の第７の特徴は、複数ｎ個のドライブ専用ピンを有する半導体試験装置のタイミング補正装置において、前記半導体試験装置のドライブ手段に各信号ピンが接続され、前記各信号ピンがショート接続されているショート治具と、前記複数のドライブ専用ピンの各ドライバ手段の出力端に接続されたスイッチ手段と、前記スイッチ手段を介して前記ドライバ手段の複数に対して共通に接続された少なくとも１つのコンパレータ手段と、前記スイッチ手段を順次切り換えて前記コンパレータ手段と接続状態にある前記ドライブ専用ピンに対する判定系デスキューを実行し、前記判定デスキューの結果に応じて前記スイッチ手段を順次切り換えて前記コンパレータ手段と接続状態にある前記ドライブ専用ピンに対する印加系デスキューを実行する制御手段とを含んで構成され、前記制御手段は、前記判定系デスキュー取得対象となる第１のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続し、前記第１のドライブ専用ピンのドライバ手段以外の全てのドライバ手段から信号波形を前記ショート治具に出力し、前記ショート治具のショート端で合成された単一の合成波形を基準にして、コンパレータ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給されるストローブ信号のタイミング補正を行い、前記タイミング補正された結果の前記遅延量を前記第１のドライブ専用ピンのタイミング補正値としてメモリ手段に記憶し、次に前記判定系デスキュー取得対象となる第２のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続し、前記第２のドライブ専用ピンのドライバ手段以外の全てのドライバ手段から信号波形をショート治具に出力し、前記ショート治具のショート端で合成された単一の合成波形を基準にして、コンパレータ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給されるストローブ信号のタイミング補正を行い、前記タイミング補正された結果の遅延量を第２のドライブ専用ピンのタイミング補正値としてメモリ手段に記憶し、以下同様にして、第３から第ｎのドライブ専用ピンに対しても同様の処理を繰り返し実行することにある。これは、前記第２の特徴に対応したものである。
【００１６】
本発明の半導体試験装置のタイミング補正装置の第８の特徴は、前記第７の特徴において、前記制御手段が、さらに前記ショート治具を外して前記ドライブ手段をオープン状態とし、前記印加系デスキュー取得対象となる第１のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続し、前記第１のドライブ専用ピンのドライバ手段から信号波形を出力し、前記第１のドライブ専用ピンのタイミング補正値によってタイミング補正されたストローブ信号を基準にして、第１のドライバ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給される前記信号波形のタイミング補正を行い、前記タイミング補正された結果の前記遅延量を前記第１のドライバ用可変遅延手段のタイミング補正値とし、次に前記印加系デスキュー取得対象となる第２のドライブ専用ピンのドライバ手段の出力端と前記コンパレータ手段とを接続し、前記第２のドライブ専用ピンのドライバ手段から信号波形を出力し、前記第２のドライブ専用ピンのタイミング補正値によってタイミング補正されたストローブ信号を基準にして、第２のドライバ用可変遅延手段の遅延量を増加減少させて前記コンパレータ手段に供給される前記信号波形のタイミング補正を行い、前記タイミング補正された結果の前記遅延量を前記第２のドライバ用可変遅延手段のタイミング補正値とし、以下同様にして、第３から第ｎのドライブ専用ピンに対しても同様の処理を繰り返し実行することにある。これは、前記第３の特徴に対応したものである。
【００１７】
本発明の半導体試験装置のタイミング補正装置の第９の特徴は、前記第８の特徴において、前記制御手段が、前記印加系デスキューを行う際に、前記ドライバ手段から前記ショート治具端までの経路長に応じた値を前記コンパレータ用可変遅延手段及びドライバ用可変遅延手段のタイミングエッジに予め加算することにある。これは、前記第４の特徴に対応したものである。
【００１８】
本発明の半導体試験装置のタイミング補正装置の第１０の特徴は、前記第６から第９までの特徴いずれか一つにおいて、前記制御手段が、前記印加系デスキューが終了した後に、さらに前記判定系デスキューを実行することにある。これは、前記第５の特徴に対応したものである。
【００１９】
【発明の実施の形態】
以下、添付図面に示された一例を用いて詳細を説明する。図１は、本発明の半導体試験装置のタイミング補正装置の一例を示す。図１において、図２と同じ構成部品には同一の符号が付してある。
【００２０】
この実施の形態に係る半導体試験装置１は、制御回路１０、タイミング発生器１１、可変遅延回路５１〜５ｎ，６１〜６ｎ，９１，９２，５０、ドライバ２１〜２ｎ，９３，９４、コンパレータ３１〜３ｎ，４１〜４ｎ，３０、Ｉ／Ｏスイッチ７１〜７ｎ、ピンリレー８１〜８ｎ，９５，９６、スイッチ１３，１４、マルチプレクサ１５から構成される。なお、実際の半導体試験装置は、図示していないパターン発生器、ピン制御回路及びフェイルビットメモリなどの他の構成部品を有するが、本明細書中では本発明の特徴を理解するのに必要な部分のみが示されている。
【００２１】
制御回路１０は、半導体試験装置１の全体制御、運用及び管理等を行うものであり、マイクロプロセッサ構成になっている。従って、図示していないが、制御回路１０はシステムプログラムを格納するＲＯＭや各種データ等を格納するＲＡＭ等を含んで構成される。制御回路１０は、各種の制御信号やデータをそれぞれの構成部品に出力する。
【００２２】
タイミング発生器１１は、その内部メモリに記憶したタイミングデータに基づいて、図示していないパターン発生器、ピン制御回路及びフェイルビットメモリなどに高速の動作クロックを出力し、被測定デバイスに対するデータの書込タイミングや読出タイミングなどの制御を行うものである。
【００２３】
この実施の形態に係るタイミング補正装置は、タイミング発生器１１から出力された信号が各ドライバ２１〜２ｎ及びコンパレータ３１〜３ｎ，４１〜４ｎに入力するタイミングを調整するものである。ショート治具２は、ＩＣメモリなどの被測定デバイスに代えて、各信号ピンがショート接続された専用のＩＣで構成されている。ショート治具２は半導体試験装置１０の各テスタピンに接続される。
【００２４】
図１において、第１のテスタピンは、ドライバ２１、ハイレベル用コンパレータ３１、ローレベル用コンパレータ４１、ドライバ用可変遅延回路５１、コンパレータ用可変遅延回路６１、Ｉ／Ｏスイッチ７１及びピンリレー８１によって構成される。第２〜第ｎのテスタピンも同じように、ドライバ２２〜２ｎ、ハイレベル用コンパレータ３２〜３ｎ、ローレベル用コンパレータ４２〜４ｎ、ドライバ用可変遅延回路５２〜５ｎ、コンパレータ用可変遅延回路６２〜６ｎ、Ｉ／Ｏスイッチ７２〜７ｎ及びピンリレー８２〜８ｎによって構成される。なお、図１においては第３から第ｎまでのテスタピンについては図示を省略してある。
【００２５】
一方、この半導体試験装置１には、コンパレータを有さないドライブ専用ピンが存在する。図１では、このドライブ専用ピンが２個存在するが、実際はこれよりも多くのドライブ専用ピンが存在する。第１のドライブ専用ピンは、可変遅延回路９１、ドライバ９３及びピンリレー９５によって構成される。第２のドライブ専用ピンは、可変遅延回路９２、ドライバ９４及びピンリレー９６によって構成される。
【００２６】
この実施の形態に係るタイミング補正装置では、これらの２つのドライブ専用ピンに対して、コンパレータ３０及び可変遅延回路５０が設けられている。このコンパレータ３０と各ドライブ専用ピンのドライバ９３，９４の出力端との間はスイッチ１３，１４及びマルチプレクサ１５によって選択的に切り換えられて接続されるようになっている。すなわち、コンパレータ３０及び可変遅延回路５０が２つのドライブ専用ピンで共用されているので、各ドライブ専用ピンに対してコンパレータ３０及び可変遅延回路５０を用いて順番に判定系デスキューを行い。その判定系デスキューの結果に基づいて、ドライブ専用ピンのドライバ９３，９４の印加系デスキューを行うようになっている。
【００２７】
まず、判定系デスキューの動作について説明する。タイミング発生器１１は、印加系のタイミング補正がされていない状態で、判定系デスキュー取得対象以外の全てのドライバから信号を出力させる。判定系デスキュー取得対象がドライバ２１の場合、制御回路１０は、スイッチ１３，１４をオフ状態とし、ドライバ２１以外のドライバ２２〜２ｎ，９３，９４から信号波形が出力するように制御する。これらの信号波形は、ショート治具２のショート端で合成された単一の合成波形となる。この合成波形を基準クロックとして、制御回路１０は、コンパレータ用可変遅延回路６１の遅延量を増加減少させて、テスタピンのコンパレータ３１，４１に供給されるストローブ信号のタイミング補正を行い、判定系デスキューを行う。
【００２８】
次に、判定系デスキュー取得対象がドライバ２２の場合には、制御回路１０は、スイッチ１３，１４をオフ状態のまま、ドライバ２２以外のドライバ２１，２３〜２ｎ，９３，９４から信号波形が出力するように制御する。これらの信号波形の合成波形を基準クロックとして、制御回路１０は、コンパレータ用可変遅延回路６２の遅延量を増加減少させて、テスタピンのコンパレータ３２，４２に供給されるストローブ信号のタイミング補正を行い、判定系デスキューを行う。以下、同様にして、制御回路１０は、ドライバ２３〜２ｎについても補正対象ピンを順次切り換えながら、判定系デスキューを実行する。
【００２９】
判定系デスキュー取得対象がドライバ９３の場合には、制御回路１０は、スイッチ１３をオフ状態、スイッチ１４をオン状態とし、他のドライバ２１〜２ｎ，９４から信号波形が出力するように制御する。これらの信号波形の合成波形を基準クロックとして、制御回路１０は、可変遅延回路５０の遅延量を増加減少させて、テスタピンのコンパレータ３０に供給されるストローブ信号のタイミング補正を行い、判定系デスキューを行う。制御回路１０は、このドライバ９３の判定系デスキューの結果をタイミング補正値ｔ９３として、図示していないメモリに記憶する。
【００３０】
次に、判定系デスキュー取得対象がドライバ９４の場合には、制御回路１０は、スイッチ１３をオン状態、スイッチ１４をオフ状態とし、他のドライバ２１〜２ｎ，９３から信号波形が出力するように制御する。これらの信号波形の合成波形を基準クロックとして、制御回路１０は、可変遅延回路５０の遅延量を増加減少させて、テスタピンのコンパレータ３０に供給されるストローブ信号のタイミング補正を行い、判定系デスキューを行う。制御回路１０は、このドライバ９４の判定系デスキューの結果を、タイミング補正値ｔ９４として、図示していないメモリに記憶する。
【００３１】
次に印加系デスキューの動作について説明する。制御回路１０は、前述の判定系デスキューが終了したら、その判定系デスキューで補正されたタイミングストローブを基準クロックとして、印加系デスキューを行う。制御回路１０は、全てのピンリレー８１〜８ｎをオープン状態とし、各ドライバ２１〜２ｎからの出力をコンパレータ３１〜３ｎ，４１〜４ｎに取り込み、それに基づいて、それぞれの可変遅延回路５１〜５ｎの遅延量を増加減少させて、印加系デスキューを実行する。
【００３２】
なお、ドライバ９３，９４については、いずれか一方の印加系デスキューが行われた後に、他方の印加系デスキューが行われる。すなわち、印加系デスキュー取得対象がドライバ９３の場合には、制御回路１０は、スイッチ１３をオフ状態とし、スイッチ１４をオン状態とする。制回路１０は、ドライバ９３からの信号をコンパレータ３０で判定し、その判定結果に基づいて可変遅延回路９１の遅延量を調整する。このとき、前述のタイミング補正値ｔ９３に応じて可変遅延回路５０の遅延量は予め設定される。
【００３３】
制御回路１０は、ドライバ９３の印加系デスキューが終了したら、スイッチ１３をオン状態とし、スイッチ１４をオフ状態とする。制御回路１０は、ドライバ９４からの信号をコンパレータ３０で判定し、その判定結果に基づいて可変遅延回路９２の遅延量を調整する。このとき、前述のタイミング補正値ｔ９４に応じて可変遅延回路５０の遅延量は予め設定される。
【００３４】
なお、印加系デスキューは、ドライバ出力をコンパレータに直接返して行うため、ドライバからデバイス端までの経路長を含んでいないので、この経路長に応じた値を可変遅延回路５１〜５ｎ，９１，９２又は可変遅延回路６１〜６ｎ，５０のタイミングエッジに予め加算して実行する必要がある。
【００３５】
制御回路１０は、前述の印加系デスキューが終了したら、同様にして再度判定系デスキューを行う。これは、前述の判定系デスキュー及び印加系デスキューを行ったことによって、ショート治具２のショート端で合成された合成波形の立ち上がりが急峻になる。この急峻な合成波形に基づいて再度同様の判定系デスキューを実行することによって、デスキューの精度を向上させることができるからである。
【００３６】
【発明の効果】
この発明のタイミング補正方法及び装置によれば、ドライバ専用のテスタピンを複数有するような半導体試験装置であっても、判定系デスキュー及び印加系デスキューを順番に行って、そのタイミング補正を行うことができる。
【図面の簡単な説明】
【図１】  本発明による半導体試験装置のタイミング補正装置の一例を示す図
【図２】  従来技術の概要を示す図
【符号の説明】
１…ＩＣテスタ
２…ショート治具
１０…制御回路
１１…タイミング発生器
１３，１４…スイッチ
１５…マルチプレクサ
２１〜２ｎ，９３，９５…ドライバ
３１〜３ｎ，４１〜４ｎ，３０…コンパレータ
５１〜５ｎ，６１〜６ｎ，９１，９２，５０…可変遅延回路
【図１】
0003704027.tif 000002
【図２】
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