(57)【特許請求の範囲】
【請求項１】
入力信号の切り替わりを緩やかに変化させる充放電手段と、
該充放電手段のからの充放電信号を受け取り、該充放電信号がしきい値を越えると出力信号が切り替わる論理回路とを備えた遅延回路であって、
前記充放電手段は、前記論理回路の入力に一端が接続されたスイッチ手段と、該スイッチ手段の他端に一端が接続された容量手段とを備え、前記論理回路の出力信号により前記スイッチ手段のスイッチングを制御して該容量手段による時定数を変化させるようにしたことを特徴とする遅延回路。
【請求項２】
請求項１に記載の遅延回路であって、前記スイッチ手段は、前記充放電信号がしきい値を越えて切り替わる前記論理回路の出力信号を受けてスイッチオフとなるように制御されていることを特徴とする遅延回路。
【請求項３】
請求項１に記載の遅延回路であって、前記スイッチ手段により前記論理回路の入力との接続が制御される前記容量手段は、複数個並列に設けられていることを特徴とする遅延回路。
【請求項４】
請求項３に記載の遅延回路であって、前記複数の容量手段のうちの少なくとも１つは、一端が前記スイッチ手段の他端に接続され、他端が所定の電源線に接続されていることを特徴とする遅延回路。
【請求項５】
請求項３に記載の遅延回路であって、前記複数の容量手段のうちの少なくとも１つは、一端が前記スイッチ手段の他端に接続され、他端が所定の制御信号が供給されたドライバ回路の出力に接続されていることを特徴とする遅延回路。
【請求項６】
請求項１に記載の遅延回路であって、前記充放電手段は、前記論理回路の入力に挿入され、さらに、前記入力信号を該抵抗手段を介して供給する抵抗手段と、該抵抗手段に並列に設けられた他のスイッチ手段とを備え、前記論理回路の出力信号により前記他のスイッチ手段のスイッチングを制御して該抵抗手段による時定数を変化させるようにしたことを特徴とする遅延回路。
【請求項７】
請求項６に記載の遅延回路であって、前記他のスイッチ手段は、前記充放電信号がしきい値を越えて切り替わる前記論理回路の出力信号を受けてスイッチオンとなるように制御されていることを特徴とする遅延回路。
【請求項８】
請求項６に記載の遅延回路であって、前記他のスイッチ手段および該他のスイッチ手段により前記論理回路の入力との短絡が制御される前記抵抗手段は、それぞれ複数個直列に設けられていることを特徴とする遅延回路。
【請求項９】
請求項８に記載の遅延回路であって、前記複数の抵抗手段の短絡を制御する前記複数の他のスイッチ手段は、それぞれ前記論理回路の出力信号によりスイッチングが制御されるようになっていることを特徴とする遅延回路。
【請求項１０】
請求項１〜９のいずれか１項に記載の遅延回路であって、前記論理回路は、ＣＭＯＳインバータを備えて構成されていることを特徴とする遅延回路。
【請求項１１】
請求項１〜１０のいずれか１項に記載の遅延回路であって、前記容量手段は、ＭＯＳ容量として構成されていることを特徴とする遅延回路。
【請求項１２】
複数のメモリセルを有するセルマトリクスと、
該セルマトリクスから出力された読み出しデータをラッチするデータラッチと、
アドレス信号の切り替わりを検出するアドレストランスファ検出回路と、
該アドレストランスファ検出回路の出力信号に従って前記データラッチにラッチ制御信号を出力し、該ラッチ制御信号に同期して前記読み出しデータを出力するように前記データラッチを制御する遅延回路とを備え、該遅延回路は、請求項１〜１１のいずれか１項に記載の遅延回路であることを特徴とする半導体記憶装置。
【請求項１３】
請求項１２に記載の半導体記憶装置であって、該半導体記憶装置は、フラッシュＥＥＰＲＯＭであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は遅延回路および半導体記憶装置に関し、特に、オートパワーダウン機能を有する半導体記憶装置に適用される遅延回路に関する。
近年、様々な回路における機能の複雑化に伴って、信号のタイミングを遅延して供給することが広く行われている。そして、遅延回路の遅延時間を変化させることができ、部品数および消費電流が少なく、さらに、ノイズや電源変動に影響されることなく遅延信号を出力することのできる遅延回路の提供が要望されている。
【０００２】
【従来の技術】
図１は従来の遅延回路の一例を示す回路図である。
図１に示されるように、従来の遅延回路（ＣＲ遅延回路）は、例えば、抵抗１，容量２およびインバータ３を備えて構成されている。すなわち、遅延回路の入力（ＩＮ）とノードＮ１（インバータ３の入力）との間に抵抗１を設けると共に、該ノードＮ１と接地線（ＧＮＤ；Ｖss）との間に容量２を設けるようになっている。そして、該抵抗１と容量２の時定数（Ｔ＝ＣＲ）により入力信号ＩＮの電圧変化を鈍らせて（緩慢化して）、次段のインバータ３の入力電圧（ノードＮ１の電圧）が該インバータ３のしきい値電圧Ｖthを越えるタイミング遅らせるようになっている。これにより、遅延回路の入力信号ＩＮを遅延した出力信号（入力信号を反転した出力信号）ＯＵＴを得ることができる。なお、抵抗１および容量２は充電回路（充放電手段）を構成している。また、インバータ３としては、所定のしきい値を有するインバータ以外の論理回路等を使用してもよい。
【０００３】
図２は図１に示す遅延回路の課題を説明するための波形図である。
図２に示されるように、入力信号ＩＮが低レベル”Ｌ”（低電位電源電圧Ｖss）から高レベル”Ｈ”（高電位電源電圧Ｖcc）へ変化すると、インバータ３の入力電圧（Ｎ１）は、抵抗１および容量２の時定数に応じて緩やかに上昇し、そして、該インバータ３のしきい値電圧Ｖthを越えると、反転したレベルの出力信号ＯＵＴが出力される。
【０００４】
しかしながら、図１に示す従来の遅延回路では、抵抗１および容量２の時定数だけによりインバータ３の入力電圧（Ｎ１）が決まるため、しきい値電圧を越えた後も電圧（Ｎ１）の変化は緩やかなままとなる。そのため、例えば、ノイズや電源電圧の変動等の影響により入力信号ＩＮが変動し（図２中の符号Ｆ参照）、その結果、インバータ３の入力電圧（Ｎ１）が再度しきい値電圧Ｖthよりも低くなると、出力信号ＯＵＴに不要な部分（不要パルスＰ）が含まれることになり、該出力信号（遅延出力）ＯＵＴを受け取る回路が誤動作を起こす危険がある。
【０００５】
図３は従来の遅延回路の他の例を示す回路図である。
図３に示されるように、遅延回路は、例えば、抵抗１，Ｎチャネル型ＭＯＳトランジスタ２０，２１，ＣＭＯＳインバータ３，および，ドライバ（ＣＭＯＳインバータ）５を備えて構成されている。ここで、トランジスタ２０および２１は、それぞれソース−ドレイン間を接続したＭＯＳ容量として使用されている。なお、ＭＯＳ容量（トランジスタ）２０および２１の一端はインバータ３の入力（ノードＮ１）に接続され、また、ＭＯＳ容量２０の他端（ソースおよびドレイン）は高電位の電源線（Ｖcc）に接続され、そして、ＭＯＳ容量２１の他端（ソースおよびドレイン）は制御信号Ｓ１が供給されたインバータ（ドライバ）５の出力に接続されている。ここで、抵抗１およびＭＯＳ容量２０，２１は充電回路（充放電手段）を構成している。
【０００６】
この図３に示す遅延回路は、制御信号Ｓ１によりＭＯＳ容量２１の寄与（接続）を制御し、インバータ３の入力電圧（Ｎ１）の立ち上がりの傾斜を変化させるようになっている。
【０００７】
【発明が解決しようとする課題】
図４は図３に示す遅延回路の課題を説明するための波形図である。
図４に示されるように、制御信号Ｓ１が低レベル”Ｌ”（低電位電源電圧Ｖss）のとき、インバータ５の出力（ＭＯＳ容量２１の他端）は、高レベル”Ｈ”（高電位電源電圧Ｖcc）となっている。ここで、ＭＯＳ容量２０の他端にも高電位電源電圧Ｖccが印加されているため、入力信号ＩＮが低レベル”Ｌ”から高レベル”Ｈ”へ変化すると、２つのＭＯＳ容量２０および２１の両方が寄与してノードＮ１のレベル（インバータ３の入力電圧）は、図４中の符号Ｌ１に示すように、緩やかに立ち上がる。
【０００８】
さらに、インバータ３の入力電圧（Ｎ１）が該インバータ３のしきい値電圧Ｖthを越えた後、制御信号Ｓ１が低レベル”Ｌ”から高レベル”Ｈ”へ変化すると、インバータ５の出力（ＭＯＳ容量２１の他端）は、低レベル”Ｌ”となるため、該ＭＯＳ容量２１を介してノードＮ１の電荷（ＭＯＳ容量２０および２１に蓄積された電荷）が放電されることになる。その結果、図４中の符号Ｆで示されるように、インバータ３の入力電圧（Ｎ１）が再度インバータ３のしきい値電圧Ｖthを下回って、出力電圧ＯＵＴに不要な部分（不要パルス）Ｐが含まれることになってしまう。
【０００９】
すなわち、ＭＯＳ容量２１を制御信号Ｓ１で切り離すように構成した場合、制御信号Ｓ１のタイミングによっては切り離されたＭＯＳ容量２１の放電に起因してインバータ３の入力電圧（Ｎ１）再度しきい値電圧Ｖthを下回ることになり、回路動作上のタイミングの制約を受けるという問題がある。
上記の図３および図４を参照して説明した問題は、例えば、遅延回路をフラッシュＥＥＰＲＯＭに適用した場合に生じる。
【００１０】
図５は遅延回路が適用される半導体記憶装置の一例としてのフラッシュＥＥＰＲＯＭの構成を示すブロック図である。図５において、参照符号１００は遅延回路，１０１はコマンドレジスタ・ステートマシン，１０２はチップイネーブル・出力イネーブルロジック，１０３はアドレスレジスタ，１０４はアドレストランスファ検出回路，１０５はタイマ，１０６は消去電圧発生回路，そして，１０７はプログラム電圧（書込電圧）発生回路を示している。さらに、参照符号１０８は列デコーダ，１０９は行デコーダ，１１０は入出力バッファ，１１１はデータラッチ，１１２はＹ選択回路，そして，１１３はセルマトリクスを示している。
【００１１】
図５に示されるように、コマンドレジスタ・ステートマシン１０１には、リセット信号／ＲＥＳＥＴ，ライトイネーブル信号／ＷＥ，および，チップイネーブル信号／ＣＥが供給されると共に、タイマ１０５の出力およびチップイネーブル・出力イネーブルロジック１０２の出力信号が供給され、各信号／ＲＥＳＥＴ，／ＷＥ，／ＣＥに応じて消去電圧発生回路１０６およびプログラム電圧発生回路１０７等へ所定の制御信号を供給して制御するようになっている。チップイネーブル・出力イネーブルロジック１０２は、チップイネーブル信号／ＣＥおよび出力イネーブル信号／ＯＥを受け取り、入出力バッファ１１０等の制御を行うようになっている。
【００１２】
入出力バッファ１１０は、Ｉ／Ｏ回路との間でデータの遣り取りを行うもので、データラッチ１１１からのデータ（読み出された出力データＤＤ２）をＩ／Ｏ回路へ出力すると共に、Ｉ／Ｏ回路からのデータ（書き込みデータおよびコマンドデータ等）をデータラッチ１１１およびコマンドレジスタ・ステートマシン１０１へ供給するようになっている。
【００１３】
アドレスレジスタ１０３は、アドレス信号ＡＤＤを受け取って、列アドレスおよび行アドレスをそれぞれ列デコーダ１０８および行デコーダ１０９へ供給し、セルマトリクス（メモリセルアレイ）１１３における該アドレス信号ＡＤＤに対応したセル（メモリセル）が選択される。すなわち、行デコーダ１０９により所定のワード線が選択され、且つ、列デコーダ１０８に制御されるＹ選択回路１１２により所定のビット線が選択されて、アドレス信号ＡＤＤに対応したセルに対してデータの書き込み或いは読み出しが行われる。ここで、書き込み時に使用する高電圧（プログラム電圧）は、プログラム電圧発生回路１０７から列デコーダ１０８へ供給され、Ｙ選択回路１１２を介してアドレス信号ＡＤＤに対応したセルへ印加される。なお、消去電圧発生回路１０６の出力電圧（消去電圧）は、行デコーダ１０９へ供給され、セルマトリクス１１３の一斉消去を行うために使用される。
【００１４】
アドレス信号ＡＤＤは、アドレストランスファ検出回路１０４にも供給され、これによりアドレス信号の伝達を検出するようになっている。このアドレストランスファ検出回路１０４の出力（アドレストランスファ検出信号ＳＳ１）は遅延回路１００に供給され、該遅延回路１００の出力（ＳＳ２）によりデータラッチ１１１の動作（ラッチ動作）を制御するようになっている。すなわち、データラッチ１１１は、Ｙ選択回路１１２を介して供給されるメモリ読み出しデータＤＤ１を遅延回路１００の出力信号（ラッチ制御信号）ＳＳ２に従ってラッチし、出力データＤＤ２を入出力バッファ１１０を介して出力するようになっている。
【００１５】
このように、上記した遅延回路（本発明が対象とする遅延回路）は、例えば、フラッシュＥＥＰＲＯＭにおける遅延回路１００として適用されるものである。このフラッシュＥＥＰＲＯＭは、以下に説明するように、例えば、一定時間内にアドレスの切り替えが無い場合には、内部回路がパワーダウンするオートパワーダウンの機能を備えている。
【００１６】
図６は図５に示すフラッシュＥＥＰＲＯＭの読み出し動作を説明するための波形図である。ここで、オートパワーダウン機能を有するフラッシュＥＥＰＲＯＭの読み出し動作は、例えば、素子選択（メモリセルの選択）をしてアドレスが切り替わり、その後一定時間以内に再度アドレスが切り替わらないと、内部回路がパワーダウンするようになっているため、メモリセル（セルマトリクス１１３）の出力をデータラッチ１１１によりラッチする必要がある。具体的に、メモリセルの読み出しデータが安定するまでには、例えば、数１０ナノ秒以上かかるため、アドレスの切り替え（変化）を検出してから数１０ナノ秒以上経ってからラッチ制御信号（ＳＳ２）を出力してデータラッチ１１１により読み出しデータＤＤ１をラッチすることになる。
【００１７】
図６に示されるように、通常の読み出し動作では、アドレス信号ＡＤＤが変化すると、アドレストランスファ検出回路１０４は該アドレス信号ＡＤＤの変化（伝達）を検出して、アドレストランスファ検出信号ＳＳ１を遅延回路１００へ出力する。なお、遅延回路１００には、パワーダウン信号（制御信号）Ｓ１も供給されている。遅延回路１００は、ノードＮ１（図３におけるインバータ３の入力信号）がしきい値Ｖthを越えると、パルスＰ０を有するラッチ制御信号ＳＳ２がデータラッチ１１１へ供給される。そして、データラッチ１１１は、例えば、ラッチ制御信号ＳＳ２のパルスＰ０に応じて読み出しデータＤＤ１をラッチすることになる。
【００１８】
ここで、ラッチ制御信号ＳＳ２は、例えば、アドレストランスファ検出信号ＳＳ１を入力信号ＩＮとする図３に示すようなＲＣ遅延回路の出力信号ＯＵＴとして得られる。この遅延回路は、デバイスのアクセス時間がプロセス条件の変動により実力的に速くできる場合や、デバイス評価時に安定したＤＣ的な測定を行う場合等を考えて、抵抗および容量による時定数（遅延時間）を可変にできるように構成されている。そして、遅延時間を切り替えるための制御信号（Ｓ１）をメモリ（フラッシュＥＥＰＲＯＭ）にプログラムすることにより、容量（ＭＯＳ容量）の寄与（接続）を制御するようになっている。
【００１９】
図７は図５に示すフラッシュＥＥＰＲＯＭのオートパワーダウン動作を説明するための波形図である。
上述した遅延時間切替用の制御信号（Ｓ１）は、通常、切り替わることはないが、例えば、オートパワーダウン機能が働くと、遅延時間切替用の制御信号Ｓ１も、メモリ（セルマトリクス１１３）からの読み出し回路がパワーダウンするため、正常に読み出されなくなる。その結果、図７（符号Ｎ１参照）に示されるように、図３および図４を参照して説明したのと同様の問題が生じることある。すなわち、遅延回路１００からデータラッチ１１１へ供給されるラッチ制御信号ＳＳ２（遅延回路の出力信号ＯＵＴ）が、正常なパルスＰ０の他にパルス（不要パルス）Ｐ１を有することになり、該ラッチ制御信号ＳＳ２のパルス（Ｐ０，Ｐ１）に応じて動作するデータラッチ１１１が誤動作を起こすか、或いは、該誤動作を防ぐために動作タイミングを制約する必要が生じている。
【００２０】
このように、従来の遅延回路は、例えば、図２を参照して説明したように、次段の回路（インバータ）のしきい値を越えてからもノイズや電源電圧の変動等の影響を受けやすく、再度次段の回路のしきい値を下回ってしまうことがあった。これは、容量の値を大きくして遅延時間を遅くすればするほど生じやすく、回路の誤動作を招き易くなる。
【００２１】
さらに、図３或いは図７を参照して説明したように、従来の遅延回路および該遅延回路を適用した半導体記憶装置（フラッシュＥＥＰＲＯＭ）は、例えば、容量をＮチャネル型ＭＯＳトランジスタ等の能動素子で構成し、制御信号（Ｓ１）で切り離すように構成した場合、能動素子がオフしてから制御信号を入力しないと放電によって次段の回路のしきい値を下回るという現象が生じる危険があり、それを防止するためには、回路動作上のタイミングの制約を受けることになっていた。
【００２２】
本発明は、上記の課題に鑑みてなされ、次段の回路のしきい値を越えてからの誤動作およびタイミングの制約を軽減することのできる遅延回路および該遅延回路を適用した半導体記憶装置の提供を目的とする。
【００２３】
【課題を解決するための手段】
本発明によれば、入力信号の切り替わりを緩やかに変化させる充放電手段と、該充放電手段のからの充放電信号を受け取り、該充放電信号がしきい値を越えると出力信号が切り替わる論理回路とを備えた遅延回路であって、前記充放電手段は、前記論理回路の入力に一端が接続されたスイッチ手段と、該スイッチ手段の他端に一端が接続された容量手段とを備え、前記論理回路の出力信号により前記スイッチ手段のスイッチングを制御して該容量手段による時定数を変化させるようにしたことを特徴とする遅延回路が提供される。
【００２４】
本発明の遅延回路によれば、充放電手段により、入力信号の切り替わりが緩やかに変化され、また、論理回路により、充放電手段のからの充放電信号がしきい値を越えると出力信号が切り替えられる。そして、充放電手段は、論理回路の入力に一端が接続されたスイッチ手段と、該スイッチ手段の他端に一端が接続された容量手段とを備える。このスイッチ手段のスイッチングを論理回路の出力信号により制御することにより、容量手段による時定数を変化させるようになっている。
【００２５】
また、充放電手段は、論理回路の入力に挿入され、入力信号を該抵抗手段を介して供給する抵抗手段と、該抵抗手段に並列に設けられたスイッチ手段とを備えて構成することができる。このスイッチ手段のスイッチングを論理回路の出力信号により制御することにより、抵抗手段による時定数を変化させるようになっている。
【００２６】
さらに、充放電手段は、電流源を備え、論理回路の出力信号により該電流源を流れる電流を制御してもよい。
また、論理回路は、ＣＭＯＳインバータにより構成することができる。さらに、論理回路は、コンパレータにより構成し、該コンパレータの第１の入力端子に充放電回路からの充放電信号を供給し、該コンパレータの第２の入力端子に参照電圧を印加して、論理回路の出力信号を受けて該参照電圧を変化させるように制御してもよい。
【００２７】
これにより、次段の回路（論理回路）のしきい値を越えてからの誤動作およびタイミングの制約を軽減することが可能となる。
なお、本発明の遅延回路は、半導体記憶装置に適用され得るものであり、例えば、フラッシュＥＥＰＲＯＭにおいて、アドレス信号の切り替わりを検出するアドレストランスファ検出回路の出力信号を受け取り、セルマトリクスから読み出されたデータをラッチするデータラッチの制御を行うラッチ制御信号を出力するために使用される。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明に係る遅延回路の実施例を説明する。
図８は本発明に係る遅延回路の原理構成を示す回路図である。図８において、参照符号１は抵抗，２は容量，３はインバータ，そして，４はスイッチ手段（スイッチ素子）を示している。
【００２９】
前述した図１に示す従来の遅延回路との比較から明らかなように、図８に示す本発明の遅延回路は、図１の遅延回路に対してインバータ３の出力信号により制御されるスイッチ素子４を容量２の一端とノードＮ１との間に設けるようにしたものである。
すなわち、遅延回路の入力（ＩＮ）とノードＮ１（インバータ３の入力）との間に抵抗１を設けると共に、該ノードＮ１と接地線（ＧＮＤ，Ｖss）との間にスイッチ素子４および容量２を直列に設けるようになっている。ここで、スイッチ素子４は、初期状態においてはスイッチオンとなっており、図１に示す従来の遅延回路と同様に、抵抗１と容量２の時定数（Ｔ＝ＣＲ）により入力信号ＩＮの電圧変化を鈍らせて（緩慢化して）、次段のインバータ３の入力電圧（ノードＮ１の電圧：充放電信号）が該インバータ３のしきい値電圧Ｖthを越えるタイミング遅らせるようになっている。これにより、遅延回路の入力信号ＩＮを遅延した出力信号（入力信号を反転した出力信号）ＯＵＴが出力されることになる。なお、抵抗１および容量２は充電回路（充放電手段）を構成している。また、インバータ３としては、他のしきい値を有する論理回路等を使用してもよい。
【００３０】
このように、本発明の遅延回路は、出力信号ＯＵＴの変化を受けて、スイッチ素子４をスイッチオンからスイッチオフへ切り替え、これにより、容量２をノードＮ１から切り離して、入力信号ＩＮの変化を直接にノードＮ１（インバータ３の入力）へ伝えるようになっている。
図９は図８に示す遅延回路の動作を説明するための波形図である。
【００３１】
図９に示されるように、入力信号（ステップ信号）ＩＮが低レベル”Ｌ”（低電位電源電圧Ｖss）から高レベル”Ｈ”（高電位電源電圧Ｖcc）へ変化すると、インバータ３の入力電圧（Ｎ１）は、抵抗１および容量２の時定数に応じて緩やかに上昇し、該インバータ３のしきい値電圧Ｖthを越えると、反転したレベル（低レベル”Ｌ”）の出力信号ＯＵＴが出力される。この高レベル”Ｈ”から低レベル”Ｌ”へ変化する出力信号ＯＵＴを受けて、スイッチ素子４はスイッチオン状態からスイッチオフ状態へ変化し、容量２はノードＮ１から切り離される。
【００３２】
その結果、入力信号ＩＮは、容量２により緩慢化されることなくインバータ３の入力へ供給される。これにより、例えば、ノイズや電源電圧の変動等の影響により入力信号ＩＮが変動（図９中の符号Ｆ参照）した場合でも、インバータ３の入力電圧（Ｎ１）は、すでに高レベル”Ｈ”まで立ち上がっているので、該入力信号ＩＮの変動がインバータ３のしきい値電圧Ｖthよりも低くならず、出力信号ＯＵＴに不要な部分が含まれることが無い。従って、出力信号が変化した後（遅延出力が出力された後）、ノイズや電源電圧の変動等の影響により入力信号ＩＮが変動しても、ノイズに対するマージンが大きくなるため、出力信号ＯＵＴに不要な変化が生じることがなく、該出力信号ＯＵＴを受け取る回路の誤動作を防止することが可能となる。
【００３３】
図１０は本発明の遅延回路の第１実施例を示す回路図である。
図１０に示されるように、遅延回路は、例えば、抵抗１，Ｎチャネル型ＭＯＳトランジスタ４，２０，２１，インバータ（ＣＭＯＳインバータ）３，および，ドライバ（ＣＭＯＳインバータ）５を備えて構成されている。ここで、トランジスタ２０および２１は、それぞれソース−ドレイン間を接続したＭＯＳ容量として使用されている。なお、ＭＯＳ容量（トランジスタ）２０および２１の一端はインバータ３の入力（ノードＮ１）に接続され、また、ＭＯＳ容量２０の他端（ソースおよびドレイン）は高電位の電源線（Ｖcc）に接続され、そして、ＭＯＳ容量２１の他端（ソースおよびドレイン）は制御信号Ｓ１が供給されたインバータ（ドライバ）５の出力に接続されている。また、抵抗１およびＭＯＳ容量２０，２１は充電回路（充放電手段）を構成している。
【００３４】
この図１０に示す遅延回路は、前述した図３に示す従来の遅延回路に対して、ＭＯＳ容量２１の一端とノードＮ１との間にトランジスタ（スイッチ素子）４をさらに設けたもので、該トランジスタ４のゲートにはインバータ３の出力（出力信号ＯＵＴ）が供給されるようになっている。すなわち、制御信号Ｓ１によりＭＯＳ容量２１の寄与（接続）を制御してインバータ３の入力電圧（Ｎ１：充放電信号）の立ち上がりの傾斜を変化させると共に、インバータ３がしきい値電圧Ｖthを越えてその出力が反転したのを捉えてトランジスタ４をスイッチオフとしてＭＯＳ容量２１をノードＮ１から切り離すようになっている。
【００３５】
図１１は図１０に示す遅延回路の動作を説明するための波形図である。
図１１に示されるように、制御信号Ｓ１が低レベル”Ｌ”（Ｖss）のとき、インバータ５の出力（ＭＯＳ容量２１の他端）は、高レベル”Ｈ”（Ｖcc）となっている。また、ＭＯＳ容量２０の他端にも高電位電源電圧Ｖccが印加されている。ここで、Ｎチャネル型ＭＯＳトランジスタ４のゲートに供給される信号（出力信号ＯＵＴ）は高レベル”Ｈ”となっているので、該トランジスタ４はスイッチオンとなっている。従って、入力信号ＩＮが低レベル”Ｌ”から高レベル”Ｈ”へ変化すると、２つのＭＯＳ容量２０および２１の両方に電荷が蓄積（両方が寄与）してノードＮ１の電位（インバータ３の入力電圧）は、図１１中の符号Ｌ１に示すように、緩やかに立ち上がる。
【００３６】
さらに、インバータ３の入力電圧（Ｎ１）が該インバータ３のしきい値電圧Ｖthを越えると、出力信号ＯＵＴは高レベル”Ｈ”から低レベル”Ｌ”へ反転し、この低レベル”Ｌ”の出力信号ＯＵＴを受けてトランジスタ４はスイッチオフとなる。これにより、２つのＭＯＳ容量２０および２１は、ノードＮ１から切り離され、該ノード１のレベルは急峻に高レベル”Ｈ”へ立ち上がる。
【００３７】
そして、制御信号Ｓ１が低レベル”Ｌ”から高レベル”Ｈ”へ変化すると、インバータ５の出力（ＭＯＳ容量２１の他端）は、低レベル”Ｌ”（Ｖss）となるが、既にトランジスタ４はスイッチオフとなっているため、ノードＮ１の電荷が放電されることはない。従って、ノードＮ１（インバータ３の入力電圧）は、高レベル”Ｈ”を保持することになる。すなわち、インバータ３の入力電圧（Ｎ１）が再度インバータ３のしきい値電圧Ｖthを下回ることがなく、出力電圧ＯＵＴに不要な部分（不要パルスＰ）が含まれることもない。その結果、回路動作上のタイミングの制約を受けることがないため、回路の自由度を向上させることができる。
【００３８】
このように、本発明の第１実施例によれば、インバータ３の入力電圧がしきい値電圧Ｖthを越えると、トランジスタ４はスイッチオフとなって、ＭＯＳ容量２０および２１がノードＮ１から切り離される。その結果、ノードＮ１の時定数が速くなり、該ノードＮ１のレベルは急峻に高レベル”Ｈ”へ立ち上がり、しきい値Ｖthから速く離れることになる。これにより、ノイズ等の影響を受ける機会を減らすことができ、さらに、制御信号Ｓ１によるＭＯＳ容量２１の放電の影響も受けないようにすることができる。
【００３９】
図１２は図１０に示す遅延回路の変形例を示す回路図である。図１２に示す遅延回路と図１０の遅延回路との比較から明らかなように、本変形例は、制御信号Ｓ１により接続（寄与）が制御されるＭＯＳ容量２１が複数個（３つ）設けて構成されている。すなわち、図１２の変形例では、ソース−ドレイン間を接続したＮチャネル型ＭＯＳトランジスタ（ＭＯＳ容量）２０，２１１〜２１３が設けられ、これらＭＯＳ容量の一端は、トランジスタ４を介してノードＮ１（インバータ３の入力）に接続されている。また、ＭＯＳ容量２０の他端には高電位電源電圧Ｖccが印加され、また、ＭＯＳ容量２１１〜２１３の他端にはそれぞれ制御信号Ｓ１１〜Ｓ１３がドライバ（ＭＯＳインバータ）５１〜５３を介して供給されている。なお、抵抗１およびＭＯＳ容量２０，２１１〜２１３は充電回路（充放電手段）を構成している。
【００４０】
ここで、ＭＯＳ容量２１１〜２１３の容量値は、それぞれ同一であってもよいが、例えば、容量値の比が１：２：４と２の巾乗となるように設定してもよく、また、必要に応じて様々な値に設定してもよい。これらのＭＯＳ容量２１１〜２１３の接続（寄与）は制御信号Ｓ１１〜Ｓ１３によって行われ、必要に応じた遅延時間を得るように構成されている。なお、トランジスタ４の動作等は、前述した図１０および図１１に示す第１実施例と同様である。
【００４１】
図１３は本発明の遅延回路の第２実施例を示す回路図である。
図１３に示されるように、遅延回路は、例えば、抵抗１，容量２，インバータ（ＣＭＯＳインバータ）３，および，Ｐチャネル型ＭＯＳトランジスタ６を備えて構成されている。
この図１３に示す遅延回路は、抵抗１と並列にトランジスタ６を接続し、該トランジスタ６のゲートに対して出力信号ＯＵＴを供給するようになっている。すなわち、出力信号ＯＵＴのレベル変化により抵抗１をトランジスタ６で短絡して入力信号ＩＮを直接（トランジスタ６を介して）ノードＮ１へ供給するようになっている。なお、抵抗１および容量２は充電回路（充放電手段）を構成している。
【００４２】
図１４は図１３に示す遅延回路の動作を説明するための波形図である。
図１４に示されるように、入力信号ＩＮが低レベル”Ｌ”から高レベル”Ｈ”へ変化すると、インバータ３の入力電圧（Ｎ１：充放電信号）は、抵抗１および容量２の時定数（Ｔ＝ＲＣ）に応じて緩やかに上昇し、該インバータ３のしきい値電圧Ｖthを越えると、反転したレベル（低レベル”Ｌ”）の出力信号ＯＵＴが出力される。この高レベル”Ｈ”から低レベル”Ｌ”へ変化する出力信号ＯＵＴを受けて、Ｐチャネル型ＭＯＳトランジスタ６はスイッチオフ状態からスイッチオン状態へ変化し、抵抗１はトランジスタ６により短絡される。すなわち、入力信号ＩＮは、トランジスタ６を介してノードＮ１へ供給され、抵抗１および容量２による時定数（Ｔ＝ＲＣ）の値を減少して、ノードＮ１を高速に高レベル”Ｈ”（Ｖcc）へ立ち上げるようになっている。
【００４３】
これにより、出力信号が変化した後、ノイズや電源電圧の変動等の影響により入力信号ＩＮが変動しても、ノイズに対するマージンが大きくなるため、出力信号ＯＵＴに不要な変化が生じることがなく、該出力信号ＯＵＴを受け取る回路の誤動作を防止することが可能となる。
図１５は図１３に示す遅延回路の変形例を示す回路図である。図１５に示す遅延回路と図１３の遅延回路との比較から明らかなように、本変形例では、抵抗１およびＰチャネル型ＭＯＳトランジスタ６を複数個（２つ）ずつ設けて構成されている。すなわち、図１５に示す変形例では、図１３に示す抵抗１，容量２およびトランジスタ６を２組直列に接続し（入力ＩＮとノードＮ１１の間の抵抗１１，容量２１およびトランジスタ６１、並びに、ノードＮ１１とノードＮ１２の間の抵抗１２，容量２２およびトランジスタ６２）、各Ｐチャネル型ＭＯＳトランジスタ６１および６２のゲートに対して出力信号ＯＵＴを供給するようになっている。これにより、トランジスタ６１および６２がオフ状態での時定数を大きくして回路の遅延時間を長く設定するように構成されている。なお、抵抗１１，１２および容量２１，２２は充電回路（充放電手段）を構成している。また、トランジスタ６１および６２の動作等は、前述した図１３および図１４に示す第２実施例と同様である。
【００４４】
図１６は本発明の遅延回路の第３実施例を示す回路図であり、また、図１７は図１６に示す遅延回路の動作を説明するための波形図である。
図１６に示されるように、本第３実施例の遅延回路は、容量２，インバータ３，７９，複数のＰチャネル型ＭＯＳトランジスタ７１〜７５，Ｎチャネル型ＭＯＳトランジスタ７６，および，抵抗７７，７８を備えて構成されている。
ここで、トランジスタ７２とトランジスタ７５とはカレントミラー接続され、リファレンス側のトランジスタ７２を流れる電流ｉｒと電流を流し込む側のトランジスタ７５を流れる電流ｉ０とが等しくなるようになっている。抵抗７８は基準電流を設定するための抵抗であり、電流ｉ１を流すようになっている。また、抵抗７７は、基準電流調節用の制御信号Ｓ３がゲートに供給されたトランジスタ７１を介して電流ｉ２を流すようになっている。なお、制御信号Ｓ３としては、インバータ３の出力信号ＯＵＴが使用されるようになっている。従って、トランジスタ７１は、制御信号Ｓ３（出力信号ＯＵＴ）が高レベル”Ｈ”のときにスイッチオフで、低レベル”Ｌ”のときにスイッチオンとなる。ここで、電流源７５および容量２は充電回路（充放電手段）を構成している。
【００４５】
トランジスタ７３および７４は、入力信号ＩＮにより電流源の切り離しを制御するスイッチとして機能し、また、トランジスタ７６はプルダウントランジスタとして機能するようになっている。
図１７に示されるように、入力信号ＩＮが低レベル”Ｌ”（Ｖss）のとき、Ｎチャネル型ＭＯＳトランジスタ７６はスイッチオンとなって、ノードＮ１の電圧は低レベル”Ｌ”にプルダウンされる。また、Ｐチャネル型ＭＯＳトランジスタ７３はスイッチオンでトランジスタ７４はスイッチオフとなる。従って、Ｐチャネル型ＭＯＳトランジスタ７５のゲートには高レベル”Ｈ”（Ｖcc）が印加され、該トランジスタ７５はスイッチオフとなる。なお、トランジスタ７４は、トランジスタ７２のゲートとドレインが接続されていると抵抗７８に高電位電源Ｖcc側から電流が供給されてしまうので、これを防ぐためのスイッチである。
【００４６】
次に、入力信号ＩＮが高レベル”Ｈ”になると、トランジスタ７６はスイッチオフとなり、さらに、トランジスタ７３はスイッチオフでトランジスタ７４はスイッチオンとなる。従って、抵抗７８には電流ｉ１＝（Ｖcc−Ｖth0)／Ｒ１が流れる。また、トランジスタ７５には、トランジスタ７２とトランジスタ７５が同じサイズならば、電流ｉ１が流れる。そして、ノードＮ１の電圧（充放電信号）は、（ｉ１／Ｃ）ｔで立ち上がることになる。なお、ｔは時間を示している。
【００４７】
ノードＮ１の電圧がインバータ３のしきい値Ｖthを越えると、出力ＯＵＴは高レベル”Ｈ”から低レベル”Ｌ”になり、トランジスタ７１がスイッチオンとなる。これにより、電流ｉは
ｉ＝ｉ１＋ｉ２＝（Ｖcc−Ｖth0)／（Ｒ１//Ｒ２）となる。
ここで、トランジスタ７２とトランジスタ７５とはカレントミラー接続されているため、ｉｒ＝ｉ０となり、電流ｉ２を十分大きくすれば、ノードＮ１の立ち上がりは急峻になる。
【００４８】
このようにして、本第３実施例も、前述した第２実施例と同様の効果が得られることになる。なお、インバータ３の入力容量が大きければ、電流ｉ１を十分小さくし、且つ、電流ｉ２を十分大きくすれば、容量２は設けなくてもよい。また、電流源は、様々な回路構成とすることができるのはいうまでもない。
図１８は本発明の遅延回路の第４実施例を示す回路図である。
【００４９】
図１８に示す第４実施例の遅延回路は、前述した原理構成（図８参照）および第２実施例（図１３参照）を組み合わせたものに対応している。すなわち、出力信号ＯＵＴがゲートに供給されたＮチャネル型ＭＯＳトランジスタ（スイッチ素子）４をインバータ３の入力（ノードＮ１）と容量（ＭＯＳ容量）２との間に設け、且つ、出力信号ＯＵＴがゲートに供給されたＰチャネル型ＭＯＳトランジスタ（スイッチ素子）６を抵抗１と並列に設けるようになっている。ここで、抵抗１および容量２は充電回路（充放電手段）を構成している。
【００５０】
図１９は図１８に示す遅延回路の動作を説明するための波形図である。
図１９に示されるように、入力信号ＩＮが低レベル”Ｌ”で出力信号ＯＵＴが高レベル”Ｈ”のとき、Ｎチャネル型ＭＯＳトランジスタ４はスイッチオンでＰチャネル型ＭＯＳトランジスタ６はスイッチオフとなっている。従って、入力信号ＩＮは、抵抗１およびＭＯＳ容量２による時定数（Ｔ＝ＲＣ）に応じて緩やかに上昇し、該インバータ３のしきい値電圧Ｖthを越えると、反転したレベル（低レベル”Ｌ”）の出力信号ＯＵＴが出力される。この高レベル”Ｈ”から低レベル”Ｌ”へ変化する出力信号ＯＵＴを受けて、Ｎチャネル型ＭＯＳトランジスタ４はスイッチオン状態からスイッチオフ状態へ変化し、且つ、Ｐチャネル型ＭＯＳトランジスタ６はスイッチオフ状態からスイッチオン状態へ変化する。これにより、ＭＯＳ容量２はノードＮ１から切り離され、且つ、抵抗１はトランジスタ６により短絡される。その結果、ノードＮ１は、急速に高レベル”Ｈ”（Ｖcc）へ立ち上がることになる。
【００５１】
そして、出力信号が変化した後、ノイズや電源電圧の変動等の影響により入力信号ＩＮが変動しても、ノイズに対するマージンが大きくなるため、出力信号ＯＵＴに不要な変化が生じることがなく、該出力信号ＯＵＴを受け取る回路の誤動作を防止することが可能となる。
図２０は本発明の遅延回路の第５実施例を示す回路図である。
【００５２】
図２０に示されるように、本第５実施例の遅延回路は、コンパレータ９を使用するもので、入力信号ＩＮは抵抗１を介してコンパレータ９の正論理入力（ノードＮ１）に供給され、また、ノードＮ１には容量２が接続され、該容量２の他端は接地（低電位電源線（ＧＮＤ；Ｖss）に接続）されている。出力信号ＯＵＴは、Ｎチャネル型ＭＯＳトランジスタ（スイッチ素子）８４のゲートに供給され、抵抗８３の一端と高電位電源線（Ｖcc）との接続を制御するようになっている。抵抗８３の他端はコンパレータ９の負論理入力（ノードＮ２）に接続されると共に、抵抗Ｒ８１を介して高電位電源線（Ｖcc）へ接続され、且つ、抵抗Ｒ８２を介して低電位電源線（Ｖss）へ接続されている。すなわち、コンパレータ９の負論理入力には、抵抗Ｒ８１および８３と抵抗８２により抵抗分割された電圧Ｖ１（トランジスタ８４がオン状態のとき）、或いは、抵抗Ｒ８１と抵抗８２により抵抗分割された電圧Ｖ２（トランジスタ８４がオフ状態のとき）が印加されることになる。なお、電圧Ｖ１と電圧Ｖ２との間には、Ｖ１＞Ｖ２の関係が成立している。
【００５３】
図２１は図２０に示す遅延回路の動作を説明するための波形図である。
図２１に示されるように、入力信号ＩＮが低レベル”Ｌ”で出力信号ＯＵＴが高レベル”Ｈ”のとき、Ｎチャネル型ＭＯＳトランジスタ８４はスイッチオンとなっており、ノードＮ２の電圧（コンパレータ９の負論理入力の電圧）は、抵抗Ｒ８１および８３と抵抗８２により抵抗分割された電圧Ｖ１（＞Ｖ２）となっている。
【００５４】
入力信号ＩＮは、抵抗１およびＭＯＳ容量２による時定数（Ｔ＝ＲＣ）に応じて緩やかに上昇し、ノードＮ１の電圧（コンパレータ９の正論理入力の電圧）がノードＮ２の電圧（コンパレータ９の負論理入力の電圧）を越えると、出力信号ＯＵＴは、高レベル”Ｈ”から低レベル”Ｌ”へ変化する。この出力信号ＯＵＴの低レベル”Ｌ”への変化を受けて、Ｎチャネル型ＭＯＳトランジスタ８４はススイッチオフし、抵抗８３は、高電位電源線（Ｖcc）から切り離される。従って、ノードＮ２の電圧（コンパレータ９の負論理入力の電圧）は、抵抗Ｒ８１と抵抗８２により抵抗分割された電圧Ｖ２（＜Ｖ１）となる。これにより、出力信号が変化した後、ノイズや電源電圧の変動等の影響により入力信号ＩＮが変動しても、ノイズに対するマージンが大きくなるため、出力信号ＯＵＴに不要な変化が生じることがなく、該出力信号ＯＵＴを受け取る回路の誤動作を防止することが可能となる。
【００５５】
以上において、上述の各実施例では、入力信号の立ち上がりを利用した遅延回路に適用しているが、極性を逆にして入力信号の立ち上がりを利用した遅延回路、或いは、入力信号の立ち上がりおよび立ち下がりの双方を利用した遅延回路に対して適用してもよいのはもちろんである。なお、入力信号の立ち上がりを利用する場合は、上述した充電回路は、放電回路（充放電手段）として構成されることになる。さらに、上記した遅延回路の各実施例は、例えば、図５に示すフラッシュＥＥＰＲＯＭの遅延回路１００として使用され得るものである。
【００５６】
【発明の効果】
以上、詳述したように、本発明によれば、遅延回路の遅延に寄与することのない信号を次段の回路の入力しきい値より速く引き離すことによって、ノイズ等の影響を受ける機会を減少することができ、回路の信頼性を向上させることができる。さらに、例えば、オートパワーダウン機能を有する半導体記憶装置等に適用することにより、設計の自由度が向上させることができる。
【図面の簡単な説明】
【図１】従来の遅延回路の一例を示す回路図である。
【図２】図１に示す遅延回路の課題を説明するための波形図である。
【図３】従来の遅延回路の他の例を示す回路図である。
【図４】図３に示す遅延回路の課題を説明するための波形図である。
【図５】本発明の遅延回路が適用される半導体記憶装置の一例としてのフラッシュＥＥＰＲＯＭの構成を示すブロック図である。
【図６】図５に示すフラッシュＥＥＰＲＯＭの読み出し動作を説明するための波形図である。
【図７】図５に示すフラッシュＥＥＰＲＯＭのオートパワーダウン動作を説明するための波形図である。
【図８】本発明に係る遅延回路の原理構成を示す回路図である。
【図９】図８に示す遅延回路の動作を説明するための波形図である。
【図１０】本発明の遅延回路の第１実施例を示す回路図である。
【図１１】図１０に示す遅延回路の動作を説明するための波形図である。
【図１２】図１０に示す遅延回路の変形例を示す回路図である。
【図１３】本発明の遅延回路の第２実施例を示す回路図である。
【図１４】図１３に示す遅延回路の動作を説明するための波形図である。
【図１５】図１３に示す遅延回路の変形例を示す回路図である。
【図１６】本発明の遅延回路の第３実施例を示す回路図である。
【図１７】図１６に示す遅延回路の動作を説明するための波形図である。
【図１８】本発明の遅延回路の第４実施例を示す回路図である。
【図１９】図１８に示す遅延回路の動作を説明するための波形図である。
【図２０】本発明の遅延回路の第５実施例を示す回路図である。
【図２１】図２０に示す遅延回路の動作を説明するための波形図である。
【符号の説明】
１，１１，１２，８１，８２，８３…抵抗
２…容量（ＭＯＳ容量）
３…インバータ
４…スイッチ素子（Ｎチャネル型ＭＯＳトランジスタ）
５，５１〜５３…ドライバ（インバータ）
６…スイッチ素子（Ｐチャネル型ＭＯＳトランジスタ）
９…コンパレータ
２０，２１，２１１〜２１３…トランジスタ（ＭＯＳ容量）
ＩＮ…入力信号
ＯＵＴ…出力信号
【図１】
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【図２】
0003714762.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003714762.tif 000008
【図８】
0003714762.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0003714762.tif 000018
【図１８】
0003714762.tif 000019
【図１９】
0003714762.tif 000020
【図２０】
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【図２１】
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