(57)【特許請求の範囲】
【請求項１】
メモリセルが複数配列されたメモリセルアレイと、
前記メモリセルに接続され、前記メモリセルから読み出した電位が供給される第１のビット線と、
参照電位が供給される、前記第１のビット線と相補なる第２のビット線と、
前記第１のビット線に読み出された前記電位の温度による変化を補償する温度依存性を持つ前記参照電位を発生する参照電位発生回路と、
前記第１のビット線に読み出された前記電位と、前記第２のビット線に供給された前記参照電位とを比較増幅するセンスアンプとを具備し、
前記参照電位発生回路は、前記センスアンプの前記参照電位を、温度が変動しても常に、“０”データを示す電位分布と“１”データを示す電位分布の両裾の中点となるように制御することを特徴とする半導体装置。
【請求項２】
前記メモリセルは、強誘電体キャパシタとＭＯＳトランジスタを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記強誘電体キャパシタの両電極はそれぞれ前記ＭＯＳトランジスタのソース及びプレート線に接続され、前記ＭＯＳトランジスタのゲートはワード線に接続され、前記ＭＯＳトランジスタのドレインはビット線に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記メモリセルアレイは、強誘電体キャパシタの両電極をそれぞれ第１のＭＯＳトランジスタのソースとドレインに接続し、このＭＯＳトランジスタのゲートをワード線に接続してなるメモリセルを複数個直列に接続し、この直列接続のメモリセルの一方の端にはプレート線を、他方の端にはブロック選択用の第２のＭＯＳトランジスタを介してビット線に接続した構成を有することを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記プレート線に供給されるプレート線電位を発生するプレート線電位発生回路をさらに具備し、前記プレート線電位発生回路は、メモリセルからの読み出しに当たり、温度依存性を持たない一定のプレート線電位を発生することを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記参照電位発生回路が発生する前記参照電位は、温度が高くなるにつれて電位が高くなる依存性を有することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記参照電位発生回路は、温度依存性Ｘを持つ基準電位を発生する電位発生回路を有し、前記電位発生回路は、オペアンプ、第１、第２ダイオード、及び第１、第２、第３抵抗を含み、前記オペアンプの正入力端が、直列接続された前記第２抵抗、第２ダイオードを介して接地電位に接続され、前記正入力端が第３抵抗を介して前記オペアンプの出力端に接続され、前記オペアンプの負入力端が前記第１ダイオードを介して接地電位に接続され、前記負入力端が前記第１抵抗を介して前記オペアンプの出力端と前記第３抵抗との接続点に接続された回路であり、
前記電位発生回路が発生する前記基準電圧に前記温度依存性Ｘを持たせるために、前記電位発生回路に許容される消費電流によって抵抗値Ｒ1'が決定され、前記抵抗値Ｒ1'に従って式（Ａ）により抵抗値Ｒ3'が決定され、前記基準電位の前記温度依存性Ｘと前記抵抗値Ｒ3'に従って式（Ｂ）により抵抗値Ｒ2'が決定されることを特徴とする請求項１、３、４のいずれか１つに記載の半導体装置。
Ｒ3'=(Area1'/Area2')・Ｒ1'  …（Ａ）
Ｒ2'=Ｒ3'・(ｋ/ｑ)・ln(Areal'/Area2')/{(Ｘ-ΔＶBE/ΔＴ)/１０００}…（Ｂ）
なお、Area1'、Area2'はそれぞれ第１、第２ダイオードの面積、また、Ｒ1'、Ｒ2'、Ｒ3'はそれぞれ第１、第２、第３抵抗の抵抗値、さらに、ｋ=１．３８×１０−２３ Ｊ/Ｋ、ｑ=１．６０２×１０−１９ Ｃ、ΔＶBE/ΔＴ≒ −２ｍＶ/Ｋ（一般的な値) である。
【請求項８】
メモリセルが複数配列されたメモリセルアレイと、
前記メモリセルに接続され、前記メモリセルから読み出した電位が供給される第１のビット線と、
参照電位が供給される、前記第１のビット線と相補なる第２のビット線と、
前記第１のビット線に読み出された前記電位と、前記第２のビット線に供給された前記参照電位とを比較増幅するセンスアンプと、
前記メモリセルに接続され、プレート線電位が供給されるプレート線と、
前記プレート線に供給されるプレート線電位を発生するプレート線電位発生回路とを具備し、
前記プレート線電位発生回路は、前記ビット線に読み出された“０”データを示す電位分布と“１”データを示す電位分布の両裾の中点が温度依存性を持たないように、前記プレート線電位を制御することを特徴とする半導体装置。
【請求項９】
前記メモリセルは、強誘電体キャパシタとＭＯＳトランジスタを有することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記強誘電体キャパシタの両電極はそれぞれ前記ＭＯＳトランジスタのソース及び前記プレート線に接続され、前記ＭＯＳトランジスタのゲートはワード線に接続され、前記ＭＯＳトランジスタのドレインはビット線に接続されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記メモリセルアレイは、強誘電体キャパシタの両電極をそれぞれ第１のＭＯＳトランジスタのソースとドレインに接続し、このＭＯＳトランジスタのゲートをワード線に接続してなるメモリセルを複数個直列に接続し、この直列接続のメモリセルの一方の端には前記プレート線を、他方の端にはブロック選択用の第２のＭＯＳトランジスタを介してビット線に接続した構成を有することを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記第２のビット線に供給される前記参照電位を発生する参照電位発生回路をさらに具備し、前記参照電位発生回路は、メモリセルからの読み出しに当たり、温度依存性を持たない一定の前記参照電位を発生することを特徴とする請求項８に記載の半導体装置。
【請求項１３】
前記プレート線電位発生回路が発生する前記プレート線電位は、温度が高くなるにつれて電位が低くなる依存性を有することを特徴とする請求項８に記載の半導体装置。
【請求項１４】
前記プレート線電位発生回路は、温度依存性Ｙを持つ基準電位を発生する電位発生回路を有し、前記電位発生回路は、オペアンプ、第１、第２ダイオード、及び第１、第２、第３抵抗を含み、前記オペアンプの正入力端が直列接続された前記第２抵抗、第２ダイオードを介して接地電位に接続され、前記正入力端が第３抵抗を介して前記オペアンプの出力端に接続され、前記オペアンプの負入力端が前記第１ダイオードを介して接地電位に接続され、前記負入力端が前記第１抵抗を介して前記オペアンプの出力端と前記第３抵抗との接続点に接続された回路であり、
前記電位発生回路が発生する前記基準電圧に前記温度依存性Ｙを持たせるために、前記電位発生回路に許容される消費電流によって抵抗値Ｒ1"が決定され、前記抵抗値Ｒ1"に従って式（Ｃ）により抵抗値Ｒ3"が決定され、前記基準電位の前記温度依存性Ｙと前記抵抗値Ｒ3"に従って式（Ｄ）により抵抗値Ｒ2"が決定されることを特徴とする請求項８乃至１１のいずれか１つに記載の半導体装置。
Ｒ3"=(Area1"/Area2")・Ｒ1"  …（Ｃ）
Ｒ2"=Ｒ3"・(ｋ/ｑ)・1n(Areal"/Area2")/{(-Ｙ-ΔＶBE/ΔＴ)/１０００}…（Ｄ）
なお、Area1'、Area2'はそれぞれ第１、第２ダイオードの面積、また、Ｒ1'、Ｒ2'、Ｒ3'はそれぞれ第１、第２、第３抵抗の抵抗値、さらに、ｋ=１．３８×１０−２３ Ｊ/Ｋ、ｑ=１．６０２×１０−１９ Ｃ、ΔＶBE/ΔＴ ≒ −２ｍＶ/Ｋ（一般的な値) である。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、特に強誘電体キャパシタを用いた半導体メモリの例えばセンスアンプの参照電位発生回路に関する。
【０００２】
【従来の技術】
従来、低温における“０”読みと“１”読みの信号量分布のピーク間（peak to peak）の中点と、高温における“０”読みと“１”読みの信号量分布のピーク間の中点とは一致しており、センスアンプの参照電位に温度依存性をもたせる必要性はないと考えられていた。即ち、メモリセルからビット線へ読み出した電位に対する参照電位は温度によらず一定の値が与えられてきた。
【０００３】
【発明が解決しようとする課題】
しかしながら、低温における“１”読みの信号量分布は裾をひく分布となっており、一方、高温における“１”読みの信号量分布は裾をひかない分布となっているため、裾から裾のウィンドウ（Window）の中点は高温になると高い値となることが看過されてきた。
【０００４】
そこでこの発明は、前記課題に鑑みてなされたものであり、十分なセンスマージンを温度に依らず確保することが可能な強誘電体メモリを具備した半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体装置は、メモリセルが複数配列されたメモリセルアレイと、前記メモリセルに接続され、前記メモリセルから分極データが電荷の形で読み出される第１のビット線と、参照電位が供給される、前記第１のビット線と相補なる第２のビット線と、前記第１のビット線に読み出された前記電位の温度による変化を補償する温度依存性を持つ前記参照電位を発生する参照電位発生回路と、前記第１のビット線に読み出された前記電位と、前記第２のビット線に供給された前記参照電位とを比較増幅するセンスアンプとを具備し、前記参照電位発生回路は、前記センスアンプの前記参照電位を、温度が変動しても常に、“０”データを示す電位分布と“１”データを示す電位分布の両裾の中点となるように制御することを特徴とする。
【０００６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００７】
［第１の実施の形態］
まず、図１から図７を用いて、本発明の第１の実施の形態の半導体装置を説明する。
【０００８】
図６は、低温及び高温における“０”読みと“１”読みの信号量分布を示したものである。これによれば、低温における“０”読みと“１”読みの信号量分布のピーク間の中点と、高温における“０”読みと“１”読みの信号量分布のピーク間の中点とは一致しているものの、低温における“１”読みは裾を引く分布となっており、一方、高温における“１”読みは裾をひかない分布となっているため、裾から裾のウィンドウの中点は高温になると高い値となる。
【０００９】
また、図７は、温度が変動してもセンスアンプの参照電位は常にウィンドウの中点になるように、センスアンプの参照電位に温度依存性を持たせた図である。メモリセルからビット線へ読み出した電位に対するセンスアンプの参照電位には、この図７に示すように、高温になるほど高い電位を与え、その一方でその他の例えばＤＱ線のセンスアンプの参照電位には従来通り温度に依らず一定電位を保つように設計する。この様にすることで、ビット線の比較増幅及びその他の回路において、温度に依らず十分な動作マージンを確保することができる。
【００１０】
図１は、本発明の第１の実施の形態に係る電位を発生させるための電圧発生回路を示す図である。この電圧発生回路は、オペアンプＯＰ1'、ダイオードＤ１'、Ｄ２'、抵抗Ｒ１'、Ｒ２'、Ｒ３'から構成され、これらが以下のように接続されている。前記オペアンプＯＰ1'の正(＋)入力端が、直列接続された抵抗Ｒ２'、ダイオードＤ２'を介して接地電位に接続され、さらに前記正(＋)入力端が抵抗Ｒ３'を介して前記オペアンプＯＰ1'の出力端に接続されている。前記オペアンプＯＰ1'の負(−)入力端がダイオードＤ１'を介して接地電位に接続され、さらに前記負(−)入力端が抵抗Ｒ１'を介して前記オペアンプＯＰ1'の出力端と抵抗Ｒ３'との接続点に接続されている。前記電圧発生回路は、読み出しに当たってセンスアンプの参照電位を発生させるための基準電位Ｖout'を発生する。電圧発生回路から発生される基準電位Ｖout'は、温度依存性を持ち、温度が高くなると電位が上昇する。
【００１１】
図２は、温度に依存しない基準電位を発生させるための電圧発生回路を示す図である。この電圧発生回路は、オペアンプＯＰ1、ダイオードＤ１、Ｄ２、抵抗Ｒ１、Ｒ２、Ｒ３から構成され、温度に依存しない基準電位Ｖoutを発生する。
【００１２】
図１及び図２によって発生した基準電位Ｖout'、Ｖoutは、図３Ａに示す参照電位発生回路１１と、図３Ｂに示す電位発生回路１２にそれぞれ入力される。参照電位発生回路１１は、温度に依存するビット線センスアンプの参照電位Ｖrefを発生する。電位発生回路１２は、温度に依存しないその他の電位、例えばプレート線に供給されるプレート駆動電位や、ＤＱ線センスアンプの参照電位を発生する。
【００１３】
尚、図４は図３Ａに示した参照電位発生回路１１、及び図３Ｂに示した電位発生回路１２より電位供給を受ける強誘電体メモリの主要部を示す概念図である。
【００１４】
図４に示すように、強誘電体メモリは、強誘電体キャパシタＣ０の両電極をそれぞれＭＯＳトランジスタＴｒ０のソース及びプレート線Ｐｌ０に接続し、前記ＭＯＳトランジスタＴｒ０のゲートをワード線ＷＬ０に接続し、さらに前記ＭＯＳトランジスタＴｒ０のドレインをビット線に接続したメモリセルが複数配列されたメモリセルアレイ１３を有する。さらに、前記強誘電体メモリは、センスアンプ（Ｓ／Ａ）１４、センスアンプ用の参照電位供給回路１５、ＤＱ線センスアンプ（ＤＱ Ｓ／Ａ）１６、及びＤＱ線センスアンプ用の参照電位供給回路１７、参照電位発生回路１１、及びプレート線電位発生回路１２から構成される。
【００１５】
前記センスアンプ１４は、ビット線とこれと相補なる/ビット線の電位を比較増幅し、参照電位発生回路１１は前記/ビット線に供給される温度依存性を持つ参照電位を発生する。プレート線電位発生回路１２は、プレート線Ｐｌ０、Ｐｌ１に供給される温度依存性のないプレート駆動電位を発生する。さらに、ＤＱ線センスアンプ１６は、ＤＱ線とこれと相補なる/ＤＱ線の電位を比較増幅する。
【００１６】
まず、図２において、３種類の抵抗Ｒ１、Ｒ２、Ｒ３の組み合わせとオペアンプＯＰ１の組み合わせから温度に依存しない基準電位Ｖoutの発生方法を示す。続いて、図７から抽出した温度依存性を持つように、図１において温度に依存する基準電位Ｖout'を発生させる方法を示す。
【００１７】
図２においてダイオードＤ１、Ｄ２の面積をそれぞれArea1、Area2とする。それぞれのダイオードＤ１、Ｄ２を流れる電流Ｉ1とＩ2は、
Ｉ1=Ｉs・exp{q・ＶBE1/(k・T)}  …(1)
Ｉ2=Ｉs・exp{q・ＶBE2/(k・T)}  …(2)
またここで、Ｒ3=Ｒ1・(Area1/Area2) とすることで、
Ｖ-=Ｖ+ であることより、
Ｒ1・Ｉ1=Ｒ3・Ｉ2  …(3)
ln(Ｉ1/Ｉ2)=ln(Area1/Area2)={ｑ/(ｋ・Ｔ)}・(ＶBE1-ＶBE2)  …(4)
Ｖout-ＶBE1=Ｉ1・Ｒ1  …(5)
Ｖout-ＶBE2=Ｉ2・(Ｒ2+Ｒ3)  …(6)
(3)と(5)を利用して、
Ｖout-ＶBE1=Ｉ2・Ｒ3  …(7)
であることから、
Ｉ2=(Ｖout-ＶBE1)/Ｒ3  …(8)
Ｉ2=(Ｖout-ＶBE2)/(Ｒ2+Ｒ3)  …(9)
(8)及び(9)より、
Ｖout=(Ｒ2+Ｒ3)/Ｒ2・ＶBE1-(Ｒ3/Ｒ2)・ＶBE2  …(10)
(3)と(10)より、
0003689080.tif 000002
ここで、ＶBE1の温度依存性、すなわち単位温度当たりの電圧変化量をΔＶBE/ΔＴとすると、温度依存性をなくす条件は、
(Ｒ3/Ｒ2)・(ｋ/ｑ)・ln(Ｉ1/Ｉ2)= -ΔＶBE/ΔＴ  …(12)
又、ｋ、ｑ、およびΔＶBE/ΔＴの値は以下に示す通りである。なお、ΔＶBE/ΔＴとしては一般的に知られている値を記載した。
【００１８】
ｋ=１．３８×１０−２３ Ｊ/Ｋ  …(13)
ｑ=１．６０２×１０−１９ Ｃ  …(14)
ΔＶBE/ΔＴ≒ −２ｍＶ/Ｋ  …(15)
従って、
0003689080.tif 000003
であり、右辺に(13)、(14)、(15)を代入すると、２３．２となる。
【００１９】
以上より、抵抗Ｒ2とＲ3は抵抗Ｒlを用いて表すことができる。尚、抵抗Ｒ1は回路に許容される消費電流によって決定される。
【００２０】
Ｒ3=(Ｉ1/Ｉ2)・Ｒ1=(Areal/Area2)・Ｒ1 [ｏｈｍ]  …(17)
Ｒ2=Ｒ3・1n(Area1/Area2)/(ｑ/ｋ)・(-ΔＶBE/ΔＴ) [ｏｈｍ]  …(18)
続いて、図７より抽出した参照電位Ｖrefの温度依存性を発生させるために、図１の回路の基準電位Ｖout'に温度依存性を持たせる方法について述べる。
【００２１】
参照電位Ｖrefの温度依存性が Ｒ[ｍＶ/度]とすると、図１における基準電位Ｖout'としてもたせるべき温度依存性 Ｘ[ｍＶ/度]は、
Ｘ=Ｒ・(Ｖout'/Ｖref) [ｍＶ/度]  …(19)
となる。
【００２２】
図１においてＶout'が +Ｘ[ｍＶ/度]の温度特性を持つためには、
(Ｒ3'/Ｒ2')・(ｋ/ｑ)・ln(Ｉ1'/Ｉ2')={(-ΔＶBE/ΔＴ)+Ｘ}/１０００  …(20)
従って、
0003689080.tif 000004
なお、Area1'、Area2'はそれぞれダイオードＤ１'、Ｄ２'の面積を示す。
【００２３】
最終的に、
Ｒ3'=(Ｉ1'/Ｉ2')・Ｒ1'=(Area1'/Area2')・Ｒ1'  …(22)
Ｒ2'=Ｒ3'・(ｋ/ｑ)・ln(Areal'/Area2')/{(Ｘ-ΔＶBE/ΔＴ)/１０００}…(23)
以上の手順に従い、ダイオードＤ１'、Ｄ２'の面積比に従ってＲ3'をまず決め、続いて図７より抽出した温度係数に従ってＲ2'を決めてやれば良い。尚、Ｒ1'は回路に許容される消費電流によって決定される。
【００２４】
以上により、第１の実施の形態では、センスアンプに用いられる参照電位に温度依存性を持たせることにより、温度に依らず十分なセンスマージンを確保することが可能である。
【００２５】
また、図５は前記第１の実施の形態の変形例の強誘電体メモリの主要部を示す概念図である。この強誘電体メモリは、メモリセルアレイ１８を除いて、図４に示した強誘電体メモリの構成と同様の構成を有する。よってここでは、メモリセルアレイ１８の構成のみを以下に述べる。
【００２６】
図５に示すように、強誘電体キャパシタＣ０の両電極をそれぞれ第１のＭＯＳトランジスタＴｒ０のソースとドレインに接続し、この第１のＭＯＳトランジスタＴｒ０のゲートをワード線ＷＬ０に接続したメモリセルが構成される。このメモリセルを複数個直列に接続し、この直列接続された複数個のメモリセルの一方の端にはプレート線Ｐｌ０を、他方の端にはブロック選択用の第２のＭＯＳトランジスタＢＳ０を介してビット線に接続されたメモリセルブロックが構成され、さらにこのメモリセルブロックを複数個配置したメモリセルアレイ１８が構成されている。
【００２７】
このように構成された変形例でも、図４に示した強誘電体メモリと同様に、温度に依らず十分なセンスマージンを確保することができる。
【００２８】
［第２の実施の形態］
図８から図１３および図２を用いて本発明の第２の実施の形態の半導体装置を説明する。
【００２９】
図８は、本発明の第２の実施の形態に係る電圧発生回路を示す図である。この電圧発生回路は、オペアンプＯＰ1"、ダイオードＤ１"、Ｄ２"、抵抗Ｒ１"、Ｒ２"、Ｒ３"から構成され、これらが以下のように接続されている。前記オペアンプＯＰ1"の正(＋)入力端が、直列接続された抵抗Ｒ２"、ダイオードＤ２"を介して接地電位に接続され、さらに前記正(＋)入力端が抵抗Ｒ３"を介して前記オペアンプＯＰ1"の出力端に接続されている。前記オペアンプＯＰ1"の負(−)入力端がダイオードＤ１"を介して接地電位に接続され、さらに前記負(−)入力端が抵抗Ｒ１"を介して前記オペアンプＯＰ1"の出力端と抵抗Ｒ３"との接続点に接続されている。前記電圧発生回路は、強誘電体キャパシタの両電極間に印加する電圧に温度依存性をもたせる回路である。
【００３０】
図８及び図２に示した回路よって発生した基準電位は、それぞれ図９（ａ）に示すプレート線電位発生回路２１、及び図９（ｂ）に示すその他の電位発生回路２２に入力される。プレート線電位発生回路２１は、温度に依存するプレート駆動電位Ｖplを発生し、電位発生回路２２は温度に依存しないその他の電位を発生する。
【００３１】
尚、図１０は図９（ａ）に示したプレート線電位発生回路２１、及び図９（ｂ）に示した電位発生回路２２より電位供給を受ける第２の実施の形態の強誘電体メモリの主要部を示す概念図である。ここでは、電位発生回路２２として、例えばセンスアンプの参照電位を発生する参照電位発生回路２２を示す。
【００３２】
前記強誘電体メモリは、プレート線電位発生回路２１、及び参照電位発生回路２２を有する。プレート線電位発生回路２１は、プレート線Ｐｌ０、Ｐｌ１に供給される温度依存性を持つプレート駆動電位を発生する。参照電位発生回路２２は前記/ビット線に供給される温度依存性を持たない参照電位を発生する。その他の構成は、図４に示した強誘電体メモリが持つ構成と同様である。
【００３３】
また、図１１は、前記第２の実施の形態の変形例の強誘電体メモリの主要部を示す概念図である。
【００３４】
前記強誘電体メモリも、前記プレート線電位発生回路２１、及び参照電位発生回路２２を有する。プレート線電位発生回路２１は、プレート線Ｐｌ０、Ｐｌ１に供給される温度依存性を持つプレート駆動電位を発生する。参照電位発生回路２２は前記/ビット線に供給される温度依存性を持たない参照電位を発生する。メモリセルアレイ１８を除くその他の構成は図１０に示した構成と同様であり、メモリセルアレイ１８の構成は、図５に示したメモリセルアレイ１８の構成と同様である。
【００３５】
図１２は、図８に示した回路を用いた結果、高温と低温でウィンドウの中点が一致した信号量分布を示す。図１０及び図１１に示した強誘電体メモリでは、図８に示した回路を含むプレート線電位発生回路を用いることにより、高温と低温での“０”読みと“１”読みにおけるウィンドウの中点が一致する。
【００３６】
この実施の形態では、センスアンプの参照電位を温度に依らず一定とする代わりに、図１３に示すようにプレートを駆動する電位に温度依存性をもたせる。これによって、プレート駆動電位Ｖplを、低温では高い電位とし、高温では低い電位とすることにより、信号量分布の裾から裾の中点を揃えることで、センスアンプでは温度に依らない一定の参照電位で対応できるようにしている。この結果、センスアンプにおいて十分なセンスマージンを確保することができる。
【００３７】
以下に、図１３より抽出したプレート駆動電位Ｖplの温度依存性を発生させる方法について述べる。
【００３８】
プレート駆動電位Ｖplの温度依存性が−Ｐ［ｍＶ/度］とすると、図８におけるＶout"としてもたせるべき温度依存性−Ｙ［ｍＶ/度］は、
-Ｙ= -Ｐ・(Ｖout"/Ｖpl)［ｍＶ/度］  …(24)
となる。また図８におけるＶout"として、-Ｙ［ｍＶ/度］の温度特性を持たせるためには、
(Ｒ3"/Ｒ2")・(ｋ/ｑ)・ln(Ｉ1"/Ｉ2")=(-Ｙ-ΔＶBE/ΔＴ)/１０００  …(25)
従って、
0003689080.tif 000005
なお、Area1"、Area2"はそれぞれダイオードＤ１"、Ｄ２"の面積を示す。
【００３９】
最終的に、
Ｒ3"=(Ｉ1"/Ｉ2")・Ｒ1"=(Area1"/Area2")・Ｒ1"  …(27)
Ｒ2"=Ｒ3"・(ｋ/ｑ)・1n(Areal"/Area2")/{(-Ｙ-ΔＶBE/ΔＴ)/１０００}…(28)
以上の手順に従い、ダイオードＤ1"、Ｄ2"の面積比に従ってＲ3"をまず決め、続いて温度係数に従ってＲ2"を決めてやれば良い。尚、Ｒl"は回路に許容される消費電流によって決定される。
【００４０】
以上により、第２の実施の形態では、プレート線を駆動するプレート駆動電位に温度依存性を持たせることにより、温度に依らず十分なセンスマージンを確保することが可能である。
【００４１】
次に、図１４から図１７を用いて低温の“１”読みの信号量分布のみ裾を引く分布となる理由を説明する。強誘電体のエネルギーは、分極の関数として以下のように表現される。通常、近似的に４次までの関数として表されることが多いが、実際には６次、８次といった偶数の高次項もある。
【００４２】
Ｆ(Ｐr)=Ａ+Ｂ・Ｐr２+Ｃ・Ｐr４+Ｄ・Ｐr６+Ｅ・Ｐr８  …(29)
図１４は、上記の式(29)においてエネルギーがＰrの８次の関数であると考えた場合で、かつ低温での状態を示す。安定状態の最も深い谷の内側に、準安定状態の浅い谷がある。低温であるため熱的揺らぎが小さいことより、電位（Potentia1）障壁を越えて前記準安定状態は安定状態へ遷移することができず、そのままの位置を保つ。従って、安定状態以外の準安定状態に存在している分極の分布が顕著にみられることになる(分極のばらつきが大きい状態)。
【００４３】
これに対し、図１５は、上記の式(29)においてエネルギーがＰrの８次の関数であると考えた場合で、かつ高温での状態を示す。図１５に示す状態では、熱的揺らぎが大きくなった上に、電位障壁が低くなったために準安定状態から安定状態へ遷移することができる。従って、準安定状態として存在することができなくなる結果、一つの安定状態に収斂することになる(分極のばらつきが小さい状態)。
【００４４】
次に、低温の場合において、強誘電体キャパシタにわずかに電位を加えた場合のエネルギー曲線を図１６に示す。“０”読みの場合では、準安定状態と安定状態を仕切る障壁が低くなるために、準安定状態は安定状態にすぐに収斂するのに対し、“１”読みの場合では両者を仕切る障壁はむしろ高くなるため、遷移がおこるまでより深い谷の方に収斂せず、ばらつきが残ったまま遷移が起こると考えられる。図１６に対応するヒステリシス曲線を用いた動作点解析を図１７に示す。“１”読みではばらつきが残ったまま遷移が起こるために、ビット線電位にばらつきが生じていることがわかる。
【００４５】
以上説明したように、従来の半導体メモリでは、従来より低温における“０”読みと“１”読みの信号量分布から求めたウィンドウの中点と、高温における“０”読みと“１”読みの信号量分布から求めたウィンドウの中点とを比較すると、高温になると中点の位置は高い値となる。従って、本発明の実施の形態の半導体メモリでは、強誘電体キャパシタからビット線に読み出す際のセンスアンプの参照電位も温度が高くなるに従って高くなる依存性を持たせる。また、低温における“０”読みと“１”読みの信号量分布から求めたウィンドウの中点と、高温における“０”読みと“１”読みの信号量分布から求めたウィンドウの中点とが一致するように、プレート線に供給するプレート駆動電位に温度が高くなるに従って電位が低くなる温度依存性を持たせる。これにより、センスアンプにおいて温度に依らず十分なセンスマージンを確保することが可能である。
【００４６】
また、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００４７】
【発明の効果】
以上述べたようにこの発明によれば、十分なセンスマージンを温度に依らず確保することが可能な強誘電体メモリを具備した半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電位を発生させるための電圧発生回路を示した回路図である。
【図２】温度依存性を持たない従来例としての電圧発生回路を示した回路図である。
【図３】（ａ）は温度に依存するセンスアンプの参照電位を発生する参照電位発生回路を示した回路図であり、（ｂ）は温度に依存しない電位を発生する電位発生回路を示した回路図である。
【図４】前記第１の実施の形態の強誘電体キャパシタを記憶素子として用いた場合の半導体メモリの主要部を示す概念図である。
【図５】前記第１の実施の形態の変形例の半導体メモリの主要部を示す概念図である。
【図６】低温及び高温における“０”読みと“１”読みの信号量分布を示したグラフである。
【図７】ウィンドウの中点を温度に依らず一定とするためのセンスアンプの参照電位の温度依存性を示したグラフである。
【図８】本発明の第２の実施の形態に係る強誘電体キャパシタの両電極間に印加する電圧に温度依存性をもたせる電圧発生回路を示した回路図である。
【図９】（ａ）は温度に依存するプレート駆動電位を発生するプレート線電位発生回路を示した回路図であり、（ｂ）は温度に依存しない電位を発生する電位発生回路を示した回路図である。
【図１０】前記第２の実施の形態の半導体メモリの主要部を示す概念図である。
【図１１】前記第２の実施の形態の変形例の半導体メモリの主要部を示す概念図である。
【図１２】図８の回路を用いた結果、高温と低温でウィンドウの中点を一致させた信号量分布を示すグラフである。
【図１３】ウィンドウの中点を温度に依らず一定とするためのプレート駆動電位の温度依存性を示したグラフである。
【図１４】強誘電体キャパシタのエネルギーが近似的に分極量の８次の関数であると考えた場合の低温で両電極間に電圧が印加されていない状態でのエネルギー曲線を示すグラフである。
【図１５】強誘電体キャパシタのエネルギーが近似的に分極量の６次の関数であると考えた場合の高温で両電極間に電圧が印加されていない状態でのエネルギー曲線を示すグラフである。
【図１６】低温の場合において強誘電体キャパシタの両電極間にわずかに電圧を印加した場合のエネルギー曲線を示すグラフである。
【図１７】図１６に示した場合におけるヒステリシス曲線を示すグラフである。
【符号の説明】
１１…参照電位発生回路
１２…電位発生回路
１３…メモリセルアレイ
１４…センスアンプ（Ｓ／Ａ）
１５…センスアンプ用の参照電位供給回路
１６…ＤＱ線センスアンプ（ＤＱ Ｓ／Ａ）
１７…ＤＱ線センスアンプ用の参照電位供給回路
１８…メモリセルアレイ
２１…プレート線電位発生回路
２２…電位発生回路
Area1…ダイオードＤ１の面積
Area2…ダイオードＤ２の面積
ＢＳ０…ＭＯＳトランジスタ
Ｃ０…強誘電体キャパシタ
Ｄ１、Ｄ２、Ｄ１'、Ｄ２'…ダイオード…ダイオード
ＯＰ１、ＯＰ1'…オペアンプ
Ｐｌ０、Ｐｌ１…プレート線
Ｒ１、Ｒ２、Ｒ３、Ｒ１'、Ｒ２'、Ｒ３'…抵抗
Ｔｒ０…ＭＯＳトランジスタ
Ｖout、Ｖout'、…基準電位
Ｖref…参照電位
ＷＬ０、ＷＬ１…ワード線
【図１】
0003689080.tif 000006
【図２】
0003689080.tif 000007
【図３】
0003689080.tif 000008
【図４】
0003689080.tif 000009
【図５】
0003689080.tif 000010
【図６】
0003689080.tif 000011
【図７】
0003689080.tif 000012
【図８】
0003689080.tif 000013
【図９】
0003689080.tif 000014
【図１０】
0003689080.tif 000015
【図１１】
0003689080.tif 000016
【図１２】
0003689080.tif 000017
【図１３】
0003689080.tif 000018
【図１４】
0003689080.tif 000019
【図１５】
0003689080.tif 000020
【図１６】
0003689080.tif 000021
【図１７】
0003689080.tif 000022