(57)【特許請求の範囲】
【請求項１】
素子分離膜が形成された半導体基板上に、それぞれが上面にゲート保護絶縁膜を有する複数のゲート電極を形成する工程と、
前記半導体基板における前記ゲート電極同士の間の領域にソースドレイン拡散層を自己整合的に形成する工程と、
前記各ゲート電極の側面に絶縁膜からなるサイドウォールを形成する工程と、前記ソースドレイン拡散層の上に、導電体からなり前記ソースドレイン拡散層とそれぞれ電気的に接続される複数のコンタクト電極を自己整合的に形成する工程と、
前記素子分離膜における前記ゲート電極同士の間及び前記コンタクト電極同士の間に露出する露出領域上に該露出領域を保護する素子分離保護膜を形成する工程と、
前記ゲート保護絶縁膜に対してエッチングを行なって前記ゲート電極を露出すると共に、前記コンタクト電極を露出する工程と、
前記ゲート電極及びコンタクト電極の露出部分に対してサリサイド化を行なうことにより、前記ゲート電極及びコンタクト電極を低抵抗化する工程とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板上に素子分離膜を選択的に形成する素子分離膜形成工程と、
半導体基板上に前記素子分離膜を含む全面にわたって、第１絶縁膜、浮遊ゲート電極形成膜、第２絶縁膜及び制御ゲート電極形成膜を順次形成するゲート電極形成膜形成工程と、
前記制御ゲート電極形成膜上に第１のマスクパターンを形成し、形成した第１のマスクパターンを用いて、前記第１絶縁膜、浮遊ゲート電極形成膜、第２絶縁膜及び制御ゲート電極形成膜に対してエッチングを行なうことにより、前記浮遊ゲート電極形成膜、第２絶縁膜及び制御ゲート電極形成膜からなる複数のスタックセル電極を形成するスタックセル電極形成工程と、
前記半導体基板における前記スタックセル電極同士の間の領域にソースドレイン拡散層を自己整合的に形成するソースドレイン形成工程と、
前記各スタックセル電極の側面に絶縁膜からなるサイドウォールを形成するサイドウォール形成工程と、
前記スタックセル電極同士の間で且つ前記ソースドレイン拡散層上の領域に、導電体からなるコンタクト電極形成膜を自己整合的に形成するコンタクト電極形成膜形成工程と、
前記コンタクト電極形成膜上に第２のマスクパターンを形成し、形成した第２のマスクパターンを用いて、前記コンタクト電極形成膜に対してエッチングを行なうことにより、前記コンタクト電極形成膜からなり前記ソースドレイン拡散層とそれぞれ電気的に接続される複数のコンタクト電極を形成するコンタクト電極形成工程と、
前記素子分離膜における前記スタックセル電極同士の間及び前記コンタクト電極同士の間に露出する露出領域上に該露出領域を保護する素子分離保護膜を形成する素子分離保護膜形成工程と、
前記第２のマスクパターンをエッチングにより除去することにより、前記コンタクト電極を露出するコンタクト電極露出工程と、
前記コンタクト電極をマスクとして前記第１のマスクパターンに対してエッチングを行なうことにより、前記スタックセル電極を露出するスタックセル電極露出工程と、
前記スタックセル電極及びコンタクト電極の露出部分に対してそれぞれサリサイド化を行なうことにより、前記スタックセル電極及びコンタクト電極を低抵抗化するサリサイド化工程とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１のマスクパターン及び第２のマスクパターンはシリコン酸化膜からなることを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記コンタクト電極露出工程と前記スタックセル電極露出工程とは同一の工程であることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板上に不揮発性メモリセル部と該不揮発性メモリセル部の周辺回路部とを有する不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に素子分離膜を選択的に形成した後、前記半導体基板上に不揮発性メモリセル部のセルゲート電極形成膜と前記周辺回路部のＭＯＳ型トランジスタのゲート電極形成膜とを互いに共有する導電膜を含むように形成するゲート電極形成膜形成工程と、
前記半導体基板上に前記セルゲート電極形成膜及びゲート電極形成膜を含む全面にわたって第１のマスク形成膜を堆積し、堆積した第１のマスク形成膜における前記不揮発性メモリセル部に前記第１のマスク形成膜からなる第１のマスクパターンを形成する第１のマスクパターン形成工程と、
前記第１のマスクパターンを用いて、前記セルゲート電極形成膜に対してエッチングを行なうことにより、前記セルゲート電極形成膜からなる複数のセルゲート電極を形成するセルゲート電極形成工程と、
前記半導体基板における前記セルゲート電極同士の間の領域にソースドレイン拡散層を自己整合的に形成するソースドレイン形成工程と、
前記各セルゲート電極の側面に絶縁膜からなるサイドウォールを形成するサイドウォール形成工程と、
前記セルゲート電極同士の間で且つ前記ソースドレイン拡散層上の領域に、導電体からなるコンタクト電極形成膜を自己整合的に形成するコンタクト電極形成膜形成工程と、
前記コンタクト電極形成膜上に第２のマスクパターンを形成し、形成した第２のマスクパターンを用いて、前記コンタクト電極形成膜に対してエッチングを行なうことにより、前記コンタクト電極形成膜からなり前記ソースドレイン拡散層とそれぞれ電気的に接続される複数のコンタクト電極を形成するコンタクト電極形成工程と、
前記素子分離膜における前記セルゲート電極同士の間及び前記コンタクト電極同士の間に露出する露出領域上に該露出領域を保護する素子分離保護膜を形成する素子分離保護膜形成工程と、
前記第２のマスクパターンをエッチングにより除去することにより、前記コンタクト電極を露出するコンタクト電極露出工程と、
前記コンタクト電極をマスクとして前記第１のマスクパターンに対してエッチングを行なって前記セルゲート電極を露出すると共に、前記第１のマスク形成膜をエッチングによって除去することにより前記ゲート電極を露出するゲート電極露出工程と、
前記ゲート電極形成膜をパターニングすることにより、前記ゲート電極形成膜からなるゲート電極を形成するゲート電極形成工程と、
前記コンタクト電極、セルゲート電極及びゲート電極の露出部分に対してそれぞれサリサイド化を行なうことにより、前記コンタクト電極、セルゲート電極及びゲート電極を低抵抗化するサリサイド化工程とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第１のマスクパターン及び第２のマスクパターンはシリコン酸化膜からなることを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記コンタクト電極露出工程と前記ゲート電極露出工程とは同一の工程であることを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第１のマスクパターン及び第２のマスクパターンのエッチング速度は、前記素子分離保護膜に対するエッチング速度よりも大きいか又は等しいことを特徴とする請求項２又は５に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記素子分離保護膜は、レジスト膜又はシリコン酸化膜であることを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタック型不揮発性半導体記憶装置の製造方法に関し、特に素子分離絶縁膜の膜減りを防止する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
まず、従来のスタック型不揮発性半導体記憶装置について図面を参照しながら説明する。
【０００３】
図１６は、例えば、論文「ＩＥＤＭ１９８９年（第５８３〜５８６ページ）」に記載されている従来のスタック型不揮発性半導体記憶装置の断面構成を示している。図１６に示すように、シリコンからなる半導体基板１０１上には、互いに間隔をおいた複数のスタックセル電極１０２が形成されている。各スタックセル電極１０２は、下から順次形成された、浮遊ゲート電極１０３、容量絶縁膜１０４及び上部にタングステンシリサイド（ＷＳｉ）を有する制御ゲート電極１０５により構成されている。また、スタックセル電極１０２の上面及び側面はシリコン酸化膜１０６により覆われている。
【０００４】
半導体基板１０１におけるスタックセル電極１０２同士の間にはソース領域１０１ａ及びドレイン領域１０１ｂが形成されている。
【０００５】
ソース領域１０１ａ及びドレイン領域１０１ｂ上には、互いに対抗するスタックセル電極１０２の側面をも覆うように自己整合的に形成されたタングステンシリサイドからなるパッド１０７が設けられている。
【０００６】
ドレイン領域１０１ｂ上には、パッド１０７を介してタングステンからなるドレインコンタクト１０８が形成されており、該ドレインコンタクト１０８はその上に形成されているビットライン１０９と電気的に接続されている。
【０００７】
このように、パッド１０７がソース領域１０１ａ及びドレイン領域１０１ｂに対して自己整合的に形成されるため、スタックセル電極１０２同士の間隔を小さくできるので、パッド１０７上に形成されるドレインコンタクト１０８用のコンタクトホールの合わせマージンを拡大できる等の、半導体装置の微細化プロセスに有利な構造を持つ。さらには、制御ゲート電極１０５の上部はシリサイド膜により形成されており、低抵抗化も図られている。
【０００８】
【発明が解決しようとする課題】
前記従来のスタック型不揮発性半導体記憶装置は、制御ゲート電極１０５をポリシリコンにより形成し、チタン（Ｔｉ）又はコバルト（Ｃｏ）等からなる金属膜を堆積してサリサイド法により低抵抗化を図る場合に、制御ゲート電極１０５の上面の絶縁膜をエッチングにより除去する必要がある。例えば、スタックセル電極１０２以外の周辺回路部にデュアルゲート電極を有する半導体装置を形成する場合には、周辺回路部に設けられるゲート電極に対してはＭＯＳトランジスタのゲート電極用のポリシリコン膜をサリサイド化しなければならない。通常は、制御ゲート電極形成膜と周辺回路部のゲート電極形成膜とは共通の導電膜により構成されるため、制御ゲート電極のみにシリサイド膜を設けることはできない。
【０００９】
すなわち、周辺回路部にデュアルゲート電極を有する半導体装置は、制御ゲート電極形成膜としてポリシリコン膜を用いなければならず、サリサイド化のためには周辺回路部のゲート電極上の絶縁酸化膜をも除去して、ポリシリコン膜の上面を露出する必要が生じる。ここで、デュアルゲート電極とは、Ｐ型ＭＯＳトランジスタのゲート電極はＰ型であり、且つ、Ｎ型ＭＯＳトランジスタのゲート電極はＮ型である構造をいう。
【００１０】
しかしながら、このようにポリシリコン膜上の絶縁酸化膜をエッチングする際に、基板に形成された、例えばコンタクト電極同士の間に露出している素子分離絶縁膜が同時にエッチングされてしまうという問題が生じる。素子分離絶縁膜が削られると、素子分離能力が低下したり、さらには、エッチングが基板にまで達した場合には、基板にダメージを与えたりして、デバイス特性が不安定となる。
【００１１】
本発明は、前記従来の問題を解決し、スタックセル電極同士の間に不純物拡散層と自己整合的に接続されるコンタクト電極を有するスタック型不揮発性半導体記憶装置の製造方法において、素子分離膜の膜減りを防止できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、スタックセル電極又はコンタクト電極を覆う絶縁膜に対するエッチングを行なうよりも前に、素子分離膜上に該素子分離膜を保護する保護膜を設ける構成とする。
【００１３】
具体的に、本発明に係る第１の不揮発性半導体記憶装置の製造方法は、素子分離膜が形成された半導体基板上に、それぞれが上面にゲート保護絶縁膜を有する複数のゲート電極を形成する工程と、半導体基板におけるゲート電極同士の間の領域にソースドレイン拡散層を自己整合的に形成する工程と、各ゲート電極の側面に絶縁膜からなるサイドウォールを形成する工程と、ソースドレイン拡散層の上に、導電体からなりソースドレイン拡散層とそれぞれ電気的に接続される複数のコンタクト電極を自己整合的に形成する工程と、素子分離膜におけるゲート電極同士の間及びコンタクト電極同士の間に露出する露出領域上に該露出領域を保護する素子分離保護膜を形成する工程と、ゲート保護絶縁膜に対してエッチングを行なってゲート電極を露出すると共に、コンタクト電極を露出する工程と、ゲート電極及びコンタクト電極の露出部分に対してサリサイド化を行なうことにより、ゲート電極及びコンタクト電極を低抵抗化する工程とを備えている。
【００１４】
第１の不揮発性半導体記憶装置の製造方法によると、素子分離膜におけるゲート電極同士の間及びコンタクト電極同士の間に露出する露出領域上に該露出領域を保護する素子分離保護膜を形成するため、その後、それぞれサリサイド化を行なうためにゲート保護絶縁膜に対してエッチングを行なってゲート電極を露出し且つコンタクト電極を露出する際に、素子分離膜の露出領域がエッチングされることがない。これにより、素子分離膜が削られなくなるため、素子分離能力が低下することもなく、また、デバイス特性が不安定となることもない。
【００１５】
本発明に係る第２の不揮発性半導体記憶装置の製造方法は、半導体基板上に素子分離膜を選択的に形成する素子分離膜形成工程と、半導体基板上に素子分離膜を含む全面にわたって、第１絶縁膜、浮遊ゲート電極形成膜、第２絶縁膜及び制御ゲート電極形成膜を順次形成するゲート電極形成膜形成工程と、制御ゲート電極形成膜上に第１のマスクパターンを形成し、形成した第１のマスクパターンを用いて、第１絶縁膜、浮遊ゲート電極形成膜、第２絶縁膜及び制御ゲート電極形成膜に対してエッチングを行なうことにより、浮遊ゲート電極形成膜、第２絶縁膜及び制御ゲート電極形成膜からなる複数のスタックセル電極を形成するスタックセル電極形成工程と、半導体基板におけるスタックセル電極同士の間の領域にソースドレイン拡散層を自己整合的に形成するソースドレイン形成工程と、各スタックセル電極の側面に絶縁膜からなるサイドウォールを形成するサイドウォール形成工程と、スタックセル電極同士の間で且つソースドレイン拡散層上の領域に、導電体からなるコンタクト電極形成膜を自己整合的に形成するコンタクト電極形成膜形成工程と、コンタクト電極形成膜上に第２のマスクパターンを形成し、形成した第２のマスクパターンを用いて、コンタクト電極形成膜に対してエッチングを行なうことにより、コンタクト電極形成膜からなりソースドレイン拡散層とそれぞれ電気的に接続される複数のコンタクト電極を形成するコンタクト電極形成工程と、素子分離膜におけるスタックセル電極同士の間及びコンタクト電極同士の間に露出する露出領域上に該露出領域を保護する素子分離保護膜を形成する素子分離保護膜形成工程と、第２のマスクパターンをエッチングにより除去することにより、コンタクト電極を露出するコンタクト電極露出工程と、コンタクト電極をマスクとして第１のマスクパターンに対してエッチングを行なうことにより、スタックセル電極を露出するスタックセル電極露出工程と、スタックセル電極及びコンタクト電極の露出部分に対してそれぞれサリサイド化を行なうことにより、スタックセル電極及びコンタクト電極を低抵抗化するサリサイド化工程とを備えている。
【００１６】
第２の不揮発性半導体記憶装置の製造方法によると、素子分離膜におけるスタックセル電極同士の間及びコンタクト電極同士の間に露出する露出領域上に該露出領域を保護する素子分離保護膜を形成するため、その後、それぞれサリサイド化を行なうために、第２のマスクパターンをエッチング除去することによりコンタクト電極を露出すると共に、コンタクト電極をマスクとして第１のマスクパターンに対してエッチングを行なってスタックセル電極を露出する際に、素子分離膜の露出領域がエッチングされることがなくなる。これにより、素子分離膜が削られなくなるため、素子分離能力の低下を防止でき、また、デバイス特性の安定化を図ることができる。
【００１７】
本発明に係る第３の不揮発性半導体記憶装置の製造方法は、半導体基板上に不揮発性メモリセル部と該不揮発性メモリセル部の周辺回路部とを有する不揮発性半導体装置の製造方法を対象とし、半導体基板上に素子分離膜を選択的に形成した後、半導体基板上に不揮発性メモリセル部のセルゲート電極形成膜と周辺回路部のＭＯＳ型トランジスタのゲート電極形成膜とを互いに共有する導電膜を含むように形成するゲート電極形成膜形成工程と、半導体基板上にセルゲート電極形成膜及びゲート電極形成膜を含む全面にわたって第１のマスク形成膜を堆積し、堆積した第１のマスク形成膜における不揮発性メモリセル部に第１のマスク形成膜からなる第１のマスクパターンを形成する第１のマスクパターン形成工程と、第１のマスクパターンを用いて、セルゲート電極形成膜に対してエッチングを行なうことにより、セルゲート電極形成膜からなる複数のセルゲート電極を形成するセルゲート電極形成工程と、半導体基板におけるセルゲート電極同士の間の領域にソースドレイン拡散層を自己整合的に形成するソースドレイン形成工程と、各セルゲート電極の側面に絶縁膜からなるサイドウォールを形成するサイドウォール形成工程と、セルゲート電極同士の間で且つソースドレイン拡散層上の領域に、導電体からなるコンタクト電極形成膜を自己整合的に形成するコンタクト電極形成膜形成工程と、コンタクト電極形成膜上に第２のマスクパターンを形成し、形成した第２のマスクパターンを用いて、コンタクト電極形成膜に対してエッチングを行なうことにより、コンタクト電極形成膜からなりソースドレイン拡散層とそれぞれ電気的に接続される複数のコンタクト電極を形成するコンタクト電極形成工程と、素子分離膜におけるセルゲート電極同士の間及びコンタクト電極同士の間に露出する露出領域上に該露出領域を保護する素子分離保護膜を形成する素子分離保護膜形成工程と、第２のマスクパターンをエッチングにより除去することにより、コンタクト電極を露出するコンタクト電極露出工程と、コンタクト電極をマスクとして第１のマスクパターンに対してエッチングを行なってセルゲート電極を露出すると共に、第１のマスク形成膜をエッチングによって除去することによりゲート電極を露出するゲート電極露出工程と、ゲート電極形成膜をパターニングすることにより、ゲート電極形成膜からなるゲート電極を形成するゲート電極形成工程と、コンタクト電極、セルゲート電極及びゲート電極の露出部分に対してそれぞれサリサイド化を行なうことにより、コンタクト電極、セルゲート電極及びゲート電極を低抵抗化するサリサイド化工程とを備えている。
【００１８】
第３の不揮発性半導体記憶装置の製造方法によると、素子分離膜におけるセルゲート電極同士の間及びコンタクト電極同士の間に露出する露出領域上に該露出領域を保護する素子分離保護膜を形成するため、その後、それぞれサリサイド化を行なうために、第２のマスクパターンをエッチングにより除去することによりコンタクト電極を露出する際に、また、コンタクト電極をマスクとして第１のマスクパターンに対してエッチングを行なってメモリセル部のセルゲート電極を露出すると共に、第１のマスク形成膜をエッチングに除去することにより周辺回路部のゲート電極を露出する際に、素子分離膜の露出領域がエッチングされることがなくなる。これにより、素子分離膜に膜減りが生じなくなるため、素子分離能力の低下を防止でき、また、デバイス特性の安定化を図ることができる。
【００１９】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２０】
以下、本実施形態に係るスタック型不揮発性半導体記憶装置の製造方法について、半導体基板上にスタックセル電極及びコンタクト電極が順次形成されていく様子を工程順に平面図及び断面図を交えて説明する。
【００２１】
まず、図１（ａ）の平面図に示すように、シリコンからなる半導体基板１０の主面上に、例えばシャロウトレンチ（ＳＴＩ）分離膜等からなる素子分離絶縁膜１１を、互いに４００ｎｍ程度の間隔をおき且つほぼ平行に延びるように形成する。続いて、半導体基板１０の主面に全面にわたって、注入エネルギーが３００ｋｅＶ程度でドーズ量が１．０×１０13ｃｍ-2程度のＰ型不純物であるボロン（Ｂ）イオンを注入することにより、半導体基板１０の素子分離絶縁膜１１同士の間にＰ型ウェル領域（図示せず）を形成する。
【００２２】
次に、図１（ｂ）の断面図に示すように、半導体基板１０のＰ型ウェル領域上に、熱酸化法を用いて、シリコン酸化膜からなり膜厚が約１０ｎｍのゲート絶縁膜用の第１絶縁膜としてのトンネル絶縁膜形成膜１２Ａを形成する。このトンネル絶縁膜形成膜１２Ａは窒素が導入されたシリコン酸化窒化膜であってもよい。続いて、ＣＶＤ法等を用いて、半導体基板１０の主面上に全面にわたって、膜厚が約２５０ｎｍで浮遊ゲート電極形成用のポリシリコン膜１３Ａを堆積する。次に、フォトリソグラフィ法を用いて、堆積したポリシリコン膜１３Ａ上に、それぞれがＰ型ウェル領域を覆うと共に、素子分離絶縁膜１１が延びる方向と直交する方向に間隔をおき且つそれぞれの側端部が素子分離絶縁膜１１上に位置するようなパターン形状を持つ浮遊ゲート電極形成用の第１のレジストパターン５１を形成する。
【００２３】
次に、図２（ａ）に示すように、第１のレジストパターン５１をマスクとして、ポリシリコン膜１３Ａに対してエッチングを行なうことにより、ポリシリコン膜１３Ａから浮遊ゲート電極形成膜１３Ｂを形成する。これにより、浮遊ゲート電極形成膜１３Ｂは、各Ｐ型ウェル領域を覆うと共に素子分離絶縁膜１１上で分割されたパターン形状となる。なお、図２（ａ）は第１のレジストパターン５１の除去後の様子を示している。
【００２４】
次に、図２（ｂ）に示すように、例えばＣＶＤ法を用いて、半導体基板１０上に浮遊ゲート電極形成膜１３Ｂを含む全面にわたって、各膜厚が６ｎｍのシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が積層された第２絶縁膜としての、いわゆるＯＮＯ膜からなる容量膜形成膜１４Ａ、膜厚が約２００ｎｍのポリシリコンからなる制御ゲート電極形成膜１５Ａ、並びに膜厚が約２５０ｎｍの酸化シリコンからなりゲート保護絶縁膜となる第１のマスク形成膜１６Ａを順次堆積する。その後、フォトリソグラフィ法を用いて、堆積した第１のマスク形成膜１６Ａ上に、素子分離絶縁膜１１及び浮遊ゲート電極形成膜１３Ｂに対して交差するパターン形状を持つ第１のマスクパターン（ゲート保護絶縁膜）形成用の第２のレジストパターン５２を形成する。
【００２５】
次に、図３（ａ）に示すように、第２のレジストパターン５２をマスクとして、第１のマスク形成膜１６Ａに対してドライエッチングを行なって、第１のマスク形成膜１６Ａから第１のマスクパターン１６Ｂを形成する。続いて、第１のマスクパターン１６Ｂを用いて、制御ゲート電極形成膜１５Ａ、容量膜形成膜１４Ａ、浮遊ゲート電極形成膜１３Ｂ及びトンネル絶縁膜形成膜１２Ａに対して異方性のドライエッチングを行なって、トンネル絶縁膜形成膜１２Ａからトンネル絶縁膜１２Ｂを形成し、浮遊ゲート電極形成膜１３Ｂから浮遊ゲート電極１３Ｃを形成し、容量膜形成膜１４Ａから容量膜１４Ｂを形成し、制御ゲート電極形成膜１５Ａから制御ゲート電極１５Ｂを形成する。これにより、それぞれが浮遊ゲート電極１３Ｃ、容量膜１４Ｂ及び制御ゲート電極１５Ｂからなる複数のスタックセル電極１７を得る。このときの平面構成を図３（ｂ）に示す。図３（ｂ）から分かるように、スタックセル電極１７を構成する部材のうち浮遊ゲート電極１３Ｃのみが孤立パターンとなる。
【００２６】
次に、図４（ａ）に示すように、半導体基板１０におけるスタックセル電極１７同士の間のＰ型ウェル領域にスタックセル電極１７をマスクとして、注入エネルギーが６０ｋｅＶ程度でドーズ量が３×１０15ｃｍ-2程度のＮ型不純物であるリン（Ｐ）イオンを注入することにより、Ｐ型ウェル領域に自己整合的にソースドレイン拡散層１０ａを形成する。その後、ＣＶＤ法を用いて、半導体基板１０上にスタックセル電極１７を含む全面にわたってシリコン酸化膜、例えばＴＥＯＳ膜を堆積し、続いて、堆積したＴＥＯＳ膜に対して、例えばＣＨＦ3 を含むエッチングガスを用いたドライエッチングによるエッチバックを行なうことにより、各スタックセル電極１７の側面にＴＥＯＳからなる第１のサイドウォール１８を形成する。この第１のサイドウォール１８により、スタックセル電極１７同士の間に後工程で形成されるコンタクト電極とスタックセル電極１７との電気的な絶縁が確保される。
【００２７】
次に、図４（ｂ）に示すように、ＣＶＤ法を用いて、半導体基板１０上にスタックセル電極１７及び第１のサイドウォール１８を含む全面にわたって、ポリシリコンからなるコンタクト電極形成膜１９Ａをソースドレイン領域１０ａに対して自己整合的に堆積する。続いて、膜厚が約１００ｎｍの酸化シリコンからなる第２のマスク形成膜２０Ａを堆積する。その後、フォトリソグラフィ法を用いて、堆積した第２のマスク形成膜２０Ａ上に、コンタクト電極形成用であって、第１のマスクパターン１６Ｂにおけるゲート長方向の中央部及び素子分離絶縁膜１１の一部の領域を露出する第２のマスクパターン形成用の第３のレジストパターン５３を形成する。
【００２８】
次に、図５（ａ）に示すように、第３のレジストパターン５３をマスクとして、第２のマスク形成膜２０Ａに対してドライエッチングを行なって、第２のマスク形成膜２０Ａから第２のマスクパターン２０Ｂを形成する。この第２のマスクパターン２０Ｂを用いて、コンタクト電極形成膜１９Ａに対して異方性のドライエッチングを行なって、コンタクト電極形成膜１９Ａから複数のコンタクト電極１９Ｂを形成する。このときの平面構成を図５（ｂ）に示す。図５（ｂ）から分かるように、第１のマスクパターン１６Ｂにおけるゲート長方向の中央部が露出する。さらに、素子分離絶縁膜１１は、第１のマスクパターン１６Ｂにおける図面の左側から１本目と２本目との間及び３本目と４本目との間に露出領域１１ａが形成される。この露出領域１１ａはコンタクト電極１９Ｂを孤立パターンとする必要性から生じている。
【００２９】
次に、図６（ａ）に示すように、半導体基板１０上に全面が覆われるように、レジストからなる素子分離保護膜２１を塗布し、所定のエッチバックを行なうことにより、素子分離絶縁膜１１の各露出領域１１ａが、膜厚が約４５０ｎｍの素子分離保護膜２１により覆われることになる。
【００３０】
次に、図６（ｂ）に示すように、制御ゲート電極１５Ｂ上の第１のマスクパターン１６Ｂ及びコンタクト電極１９Ｂ上の第２のマスクパターン２０Ｂをエッチングによって除去することにより、制御ゲート電極１５Ｂ及びコンタクト電極１９Ｂをそれぞれ露出する。このときの平面構成を図７に示す。また、図８（ａ）は図７のVIIIａ−VIIIａ線における断面構成を示している。
【００３１】
本実施形態に係るスタック型不揮発性半導体記憶装置は、素子分離絶縁膜１１の露出領域１１ａの上に素子分離保護膜２１を形成することを特徴としており、該素子分離保護膜２１と第１のマスクパターン１６Ｂ及び第２のマスクパターン２０Ｂとに対するエッチング条件を以下のように設定することが好ましい。すなわち、第１及び第２のマスクパターン１６Ｂ、２０Ｂのエッチング速度が、素子分離保護膜２１のエッチング速度よりも大きいか又は等しくなるようにすることが好ましい。
【００３２】
例えば、ＣＨＦ3 を含むエッチングガスに添加する酸素流量を調節することにより、第１及び第２のマスクパターン１６Ｂ、２０Ｂのエッチング速度と素子分離保護膜２１のエッチング速度との比がほぼ５対１となる。この制御ゲート電極１５Ｂ及びコンタクト電極１９Ｂをエッチングによって露出する際に、素子分離絶縁膜１１の露出領域１１ａは素子分離保護膜２１により覆われているため、図８（ａ）に示すように、露出領域１１ａの膜減りを防止できるようになる。このため、素子分離絶縁膜１１の露出領域１１ａにおける膜減りによる素子分離能力の低下又はデバイス特性の不安定さを招くことがない。逆に、図８（ｂ）に示すように、素子分離保護膜２１のエッチングレートが第１及び第２のマスクパターン１６Ｂ、２０Ｂよりも大きい場合には、素子分離絶縁膜１１の露出領域１１ａに膜減りが生じてしまうおそれがある。
【００３３】
また、本実施形態においては、第１のマスクパターン１６Ｂ及び第２のマスクパターン２０Ｂにシリコン酸化膜を用いているため、ポリシリコンからなる制御ゲート電極１５Ｂ及びコンタクト電極１９Ｂに対するエッチング選択性が高い。その結果、制御ゲート電極１５Ｂ及びコンタクト電極１９Ｂに対しても、エッチング時の膜減りを防止できる。
【００３４】
次に、素子分離絶縁膜１１上の露出領域１１ａ上の素子分離保護膜２１を除去する。続いて、図９（ａ）に示すように、半導体基板１０上に全面にわたってシリコン酸化膜を堆積し、その後、堆積したシリコン酸化膜に対してドライエッチングによるエッチバックを行なって、各コンタクト電極１９Ｂにおけるスタックセル電極１７上に位置する側面にシリコン酸化膜からなる第２のサイドウォール２２を形成する。なお、第２のサイドウォール２２は、後工程で形成するサリサイド膜によって制御ゲート電極１５Ｂとコンタクト電極１９Ｂとの短絡を防止するために設けており、必ずしも設けなくてもよい。
【００３５】
次に、図９（ｂ）及び図１０に示すように、例えばスパッタ法等を用いて半導体基板１０上の全面にわたって、シリサイド材料であって膜厚が９ｎｍ程度のチタンからなる金属膜を堆積した後、公知の熱処理を行なうことにより、制御ゲート電極１５Ｂ及びコンタクト電極１９Ｂの上部にチタンサリサイド膜２３を形成する。これにより、制御ゲート電極１５Ｂとコンタクト電極１９Ｂとをそれぞれ低抵抗化できる。
【００３６】
以上説明したように、本実施形態によると、制御ゲート電極１５Ｂを覆う第１のマスクパターン１６Ｂとコンタクト電極１９Ｂを覆う第２のマスクパターンとに対するエッチング処理を行なうよりも前に、素子分離絶縁膜１１上にレジストからなる素子分離保護膜２１を形成するため、素子分離絶縁膜１１におけるスタックセル電極１７同士の間で且つコンタクト電極１９Ｂ同士の間に囲まれてなる露出領域１１ａは、素子分離保護膜２１によって保護されているので、削られることがない。また、素子分離保護膜２１にレジスト樹脂材を用いる場合には、該レジスト樹脂材の基板上への塗布工程及び除去工程を追加するだけでよく、製造プロセスに対してほとんど負担とならない。
【００３７】
なお、本実施形態においては、素子分離保護膜２１としてのエッチバック可能な材料にレジスト樹脂材を用いたが、シリコン酸化膜を用いても同様な効果を得ることができる。この場合には、シリコン酸化膜は、素子分離絶縁膜１１の露出領域１１ａに充填するように堆積するだけでよく、さらに、除去する必要がないので、プロセスとしてより簡便である。
【００３８】
また、制御ゲート電極１５Ｂ及びコンタクト電極１９Ｂの材料として共にポリシリコンを用いたが、互いに異なる導電性材料を用いる場合には、第１のマスクパターン１６Ｂのエッチング工程（ゲート電極露出工程）と、第２のマスクパターン２０Ｂのエッチング除去工程（コンタクト電極露出工程）とをそれぞれ別に行なってもよい。
【００３９】
このように、制御ゲート電極１５Ｂ又はコンタクト電極１９Ｂの電極材料、第１のマスク形成膜１６Ａ又は第２のマスク形成膜２０Ａ及び素子分離保護膜２１の好ましい組み合わせとして、電極材料にポリシリコンを用いる場合には、マスク材にシリコン酸化膜を用い、且つ、素子分離保護膜２１にレジスト膜又はシリコン酸化膜を用いることが好ましい。
【００４０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００４１】
図１１（ａ）及び（ｂ）〜図１５は本発明の第２の実施形態に係る不揮発性半導体記憶装置の工程順の断面構成を示している。本実施形態に係るスタック型不揮発性半導体記憶装置は、１つの半導体基板上にメモリセル部と該メモリセル部の周辺回路部とが形成されている構成とする。
【００４２】
周辺回路部のＦＥＴはデュアルゲート構造を有しているとする。
【００４３】
ここでは、メモリセル部のスタックセル電極における制御ゲート電極形成用の導電膜と周辺回路部におけるＦＥＴのゲート電極形成用の導電膜とを同一のポリシリコン膜により形成する。
【００４４】
図１１（ａ）に示すように、例えば、シリコンからなる一の半導体基板３０上には、複数のメモリセルを有するメモリセル部１Ａと、該メモリセル部１Ａに対する制御を行なう制御回路を有する周辺回路部１Ｂとが設けられている。また、周辺回路部１ＢはＮ型ＭＯＳＦＥＴ形成領域２Ｎ及びＰ型ＭＯＳＦＥＴ形成領域２Ｐを含んでいる。
【００４５】
まず、半導体基板３０上に、メモリセル部１Ａと周辺回路部１Ｂとにそれぞれ素子分離絶縁膜（図示せず）を形成する。メモリセル部１Ａの素子分離絶縁膜は、第１の実施形態と同様に、半導体基板３０上に互いに間隔をおき且つほぼ平行に延びる複数の短冊状となるように形成する。続いて、半導体基板３０上の全面にわたってトンネル絶縁膜形成膜３１Ａ及び浮遊ゲート電極形成用の第１のポリシリコン膜３２Ａを順次堆積する。次に、メモリセル部１Ａにおける第１のポリシリコン膜３２Ａに対してエッチングを行なって、第１のポリシリコン膜３２Ａからなり素子分離絶縁膜と互いに交差する複数の浮遊ゲート電極形成膜３２Ｂを得る。その後、半導体基板３０上に全面にわたってＯＮＯ膜からなる容量膜形成膜３３Ａを堆積する。
【００４６】
次に、図１１（ｂ）に示すように、リソグラフィ法を用いて、メモリセル部１Ａをマスクし、周辺回路部１Ｂにおける容量膜形成膜３３Ａ、ポリシリコン膜３２Ａ及びトンネル絶縁膜形成膜３１Ａをエッチングにより除去する。続いて、半導体基板３０上における周辺回路部１Ｂにゲート絶縁膜形成膜３４Ａを堆積する。
【００４７】
次に、図１２（ａ）に示すように、半導体基板３０上に全面にわたって、膜厚が約２００ｎｍで、メモリセル部１Ａにおいては制御ゲート電極形成用であり、周辺回路部１Ｂにおいてはゲート電極形成用の第２のポリシリコン膜３５Ａを堆積する。続いて、第２のポリシリコン膜３５Ａの上に、酸化シリコンからなる第１のマスク形成膜３６Ａを堆積する。
【００４８】
次に、図１２（ｂ）に示すように、フォトリソグラフィ法を用いて、第１の実施形態と同様に、第１のマスク形成膜３６Ａからスタックセル電極のパターンを有する第１のマスクパターン３６Ｂを形成する。この第１のマスクパターン３６Ｂを用いて、第２のポリシリコン膜３５Ａ、容量膜形成膜３３Ａ、浮遊ゲート電極形成膜３２Ｂ及びトンネル絶縁膜形成膜３１Ａに対して異方性のドライエッチングを行なって、トンネル絶縁膜形成膜３１Ａからトンネル絶縁膜３１Ｂを形成し、浮遊ゲート電極形成膜３２Ｂから浮遊ゲート電極３２Ｃを形成し、容量膜形成膜３３Ａから容量膜３３Ｂを形成し、第２のポリシリコン膜３５Ａから制御ゲート電極３５Ｂを形成する。これにより、それぞれが浮遊ゲート電極３２Ｃ、容量膜３３Ｂ及び制御ゲート電極３５Ｂからなる複数のスタックセル電極３７を得る。その後、半導体基板３０にスタックセル電極３７をマスクとして自己整合的にＮ型のソースドレイン拡散層３０ａを形成し、各スタックセル電極３７の側面にＴＥＯＳからなる第１のサイドウォール３８を形成する。
【００４９】
続いて、ソースドレイン拡散層３０ａと電気的に接続されるポリシリコンからなるコンタクト電極形成膜をスタックセル電極３７同士の間に自己整合的に充填し、充填されたコンタクト電極形成膜に対して、酸化シリコンからなる第２のマスクパターン４０を用いて所定形状のパターニングを行なって、コンタクト電極３９を得る。このとき、第１のマスク形成膜３６Ａは、周辺回路部１ＢにおけるＭＯＳトランジスタのゲート電極材料である第２のポリシリコン膜３５Ａ上に堆積されたままである。その後、半導体基板３０上に全面にわたって、レジストからなる素子分離保護膜４１を堆積し、エッチバックを行なうことにより、素子分離絶縁膜におけるスタックセル電極３７同士の間とコンタクト電極３９同士の間とに挟まれた領域である露出領域の上にのみ素子分離保護膜４１を堆積する。
【００５０】
次に、図１３（ａ）に示すように、メモリセル部１Ａにおいて、制御ゲート電極３５Ｂ上の第１のマスクパターン３６Ｂ及びコンタクト電極３９上の第２のマスクパターン４０Ｂをエッチングによって除去することにより、制御ゲート電極３５Ｂ及びコンタクト電極３９をそれぞれ露出する。このとき、周辺回路部１Ｂにおけるゲート電極形成用の第２のポリシリコン膜３５Ａ上の第１のマスク形成膜３６Ａも同時にエッチング除去されて、周辺回路部１Ｂの第２のポリシリコン膜３５Ａが露出する。
【００５１】
続いて、周辺回路部１Ｂにおいて、Ｎ型ＭＯＳＦＥＴ形成領域２Ｎの第２のポリシリコン膜３５Ａに対してＮ型ドープを行なうことにより、第２のポリシリコン膜３５ＡからＮ型ポリシリコン膜３５ＡN を形成し、Ｐ型ＭＯＳＦＥＴ形成領域２Ｐの第２のポリシリコン膜３５Ａに対してＰ型ドープを行なうことにより、第２のポリシリコン膜３５ＡからＰ型ポリシリコン膜３５ＡP を形成する。これにより、デュアルゲート電極構造のＣＭＯＳを形成できるようになる。
【００５２】
次に、図１３（ｂ）に示すように、半導体基板３０上に全面にわたってレジスト膜５４を塗布し、フォトリソグラフィ法を用いて、レジスト膜５４における周辺回路部１Ｂにゲート電極形成用のパターニングを施す。
【００５３】
次に、図１４（ａ）に示すように、パターニングされたレジスト膜５４をマスクとして、周辺回路部１ＢにおけるＮ型ＭＯＳＦＥＴ形成領域２ＮのＮ型ポリシリコン膜３５ＡN 及びゲート絶縁膜形成膜３４Ａに対してドライエッチングを行なうことにより、Ｎ型ポリシリコン膜３５ＡN からＮ型ゲート電極３５ＣN を形成すると共にゲート絶縁膜形成膜３４Ａからゲート絶縁膜３４Ｂを形成する。同様に、パターニングされたレジスト膜５４をマスクとして、周辺回路部１ＢにおけるＰ型ＭＯＳＦＥＴ形成領域２ＰのＰ型ポリシリコン膜３５ＡP 及びゲート絶縁膜形成膜３４Ａに対してドライエッチングを行なうことにより、Ｐ型ポリシリコン膜３５ＡP からＰ型ゲート電極３５ＣP を形成すると共にゲート絶縁膜形成膜３４Ａからゲート絶縁膜３４Ｂを形成する。
【００５４】
次に、図１４（ｂ）に示すように、半導体基板３０における周辺回路部１ＢのＮ型ＭＯＳＦＥＴ形成領域２Ｎに対して、Ｎ型ゲート電極３５ＣN をマスクとして、注入エネルギーが５０ｋｅＶ程度でドーズ量が１．５×１０13ｃｍ-2程度のリンイオンを注入することにより、自己整合的にｎ型のＬＤＤ拡散層３０ｂを形成する。また、半導体基板３０における周辺回路部１ＢのＰ型ＭＯＳＦＥＴ形成領域２Ｐに対して、Ｐ型ゲート電極３５ＣP をマスクとして、注入エネルギーが４０ｋｅＶ程度でドーズ量が１．０×１０13ｃｍ-2程度のボロンイオンを注入することにより、自己整合的にｐ型のＬＤＤ拡散層３０ｂを形成する。その後、半導体基板３０上に全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してドライエッチングによるエッチバックを行なうことにより、メモリセル部１Ａにおいては、各コンタクト電極３９におけるスタックセル電極３７上に位置する側面にシリコン酸化膜からなる第２のサイドウォール４２を形成する。周辺回路部１Ｂにおいても、Ｎ型ゲート電極３５ＣN 及びＰ型ゲート電極３５ＣP の各側面にシリコン酸化膜からなる第２のサイドウォール４２をそれぞれ形成する。続いて、半導体基板３０における周辺回路部１ＢのＮ型ＭＯＳＦＥＴ形成領域２Ｎに対して、第２のサイドウォール４２が設けられたＮ型ゲート電極３５ＣN をマスクとして、注入エネルギーが５０ｋｅＶ程度でドーズ量が３．０×１０15ｃｍ-2程度のヒ素イオンを注入することにより、自己整合的にｎ型のソースドレイン拡散層３０ｃを形成する。同様に、半導体基板３０における周辺回路部１ＢのＰ型ＭＯＳＦＥＴ形成領域２Ｐに対しても、第２のサイドウォール４２が設けられたＰ型ゲート電極３５ＣP をマスクとして、注入エネルギーが３０ｋｅＶ程度でドーズ量が１．５×１０15ｃｍ-2程度のＢＦ2 を注入することにより、自己整合的にｐ型のソースドレイン拡散層３０ｃを形成する。
【００５５】
次に、図１５に示すように、例えばスパッタ法等を用いて半導体基板３０上の全面にわたって、シリサイド材料であって膜厚が９ｎｍ程度のチタンからなる金属膜を堆積した後、公知の熱処理を行なうことにより、メモリセル部１Ａの制御ゲート電極３５Ｂ及びコンタクト電極３９並びに周辺回路部１ＢのＮ型ゲート電極３５ＣN 、Ｐ型ゲート電極３５ＣP 及びソースドレイン拡散層３０ｃの上部にそれぞれチタンサリサイド膜４３を形成する。これにより、メモリセル部１Ａにおける制御ゲート電極３５Ｂ、コンタクト電極３９、並びに周辺回路部１ＢにおけるＮ型ゲート電極３５ＣN 、Ｐ型ゲート電極３５ＣP 及びソースドレイン拡散層３０ｃとをそれぞれ低抵抗化できる。
【００５６】
以上説明したように、本実施形態によると、一の半導体基板３０上にメモリセル部１Ａとその周辺回路部１Ｂとを有するスタック型不揮発性半導体記憶装置は、第１のマスクパターン３６Ｂ及び第２のマスクパターン４０を除去する工程において、その上面を露出する素子分離絶縁膜が削られることがなくなる。これにより、素子分離絶縁膜の膜減りによる素子分離能力の低下を防止できると共に、膜減りによるデバイス特性の不安定さを生じさせることがなくなる。
【００５７】
その上、周辺回路部１Ｂのゲート電極形成用の第２のポリシリコン膜３５Ａ上に堆積されたシリコン酸化膜からなる第１のマスク形成膜３６Ａに対しても新たな工程を追加することなく除去できるため、メモリセル部１Ａと同時に周辺回路部１ＢにおいてもＭＯＳトランジスタのゲート電極３５Ｃをサリサイド化できる。
【００５８】
【発明の効果】
本発明に係る不揮発性半導体記憶装置の製造方法によると、素子分離膜におけるスタックセル電極同士の間とコンタクト電極同士の間とに挟まれた領域である露出領域の上に該露出領域を保護する素子分離保護膜を形成するため、第２のマスクパターンをエッチングにより除去してコンタクト電極を露出する際に、また、コンタクト電極をマスクとして第１のマスクパターンに対してエッチングを行なってスタックセル電極を露出する際に生じる素子分離絶縁膜の膜減りを抑止できる。これにより、素子分離能力が低下することによるデバイス特性の不安定さを防止できる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係るスタック型不揮発性半導体記憶装置の製造方法の一工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係るスタック型不揮発性半導体記憶装置の製造方法の一工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係るスタック型不揮発性半導体記憶装置の製造方法の一工程を示し、（ａ）は図３（ｂ）のIIIa−IIIa線における部分断面図であり、（ｂ）は平面図である。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係るスタック型不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に係るスタック型不揮発性半導体記憶装置の製造方法の一工程を示し、（ａ）は図５（ｂ）のＶａ−Ｖａ線における部分断面図であり、（ｂ）は平面図である。
【図６】（ａ）及び（ｂ）は本発明の第１の実施形態に係るスタック型不揮発性半導体記憶装置の製造方法の一工程を示し、（ａ）は断面図であり、（ｂ）は図７のVIｂ−VIｂ線における部分断面図である。
【図７】本発明の第１の実施形態に係るスタック型不揮発性半導体記憶装置の製造方法を示す工程順の平面図である。
【図８】（ａ）及び（ｂ）は本発明の第１の実施形態に係るスタック型不揮発性半導体記憶装置の製造方法の一工程を示し、（ａ）は図７のVIIIａ−VIIIａ線における部分断面図であり、（ｂ）は図７のVIIIａ−VIIIａ線における部分断面図であって、素子分離膜に膜減りが生じている様子を示す図である。
【図９】（ａ）及び（ｂ）は本発明の第１の実施形態に係るスタック型不揮発性半導体記憶装置の製造方法の一工程を示し、（ａ）は断面図であり、（ｂ）は図１０のIXｂ−IXｂ線における部分断面図である。
【図１０】本発明の第１の実施形態に係るスタック型不揮発性半導体記憶装置の製造方法を示す工程順の平面図である。
【図１１】（ａ）及び（ｂ）は本発明の第２の実施形態に係る周辺回路を含むスタック型不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図１２】（ａ）及び（ｂ）は本発明の第２の実施形態に係る周辺回路を含むスタック型不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図１３】（ａ）及び（ｂ）は本発明の第２の実施形態に係る周辺回路を含むスタック型不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図１４】（ａ）及び（ｂ）は本発明の第２の実施形態に係る周辺回路を含むスタック型不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図１５】本発明の第２の実施形態に係る周辺回路を含むスタック型不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図１６】従来のスタック型不揮発性半導体記憶装置を示す構成断面図である。
【符号の説明】
１０      半導体基板
１０ａ    ソースドレイン拡散層
１１      素子分離絶縁膜（素子分離膜）
１２Ａ    トンネル絶縁膜形成膜（第１絶縁膜）
１２Ｂ    トンネル絶縁膜
１３Ａ    ポリシリコン膜
１３Ｂ    浮遊ゲート電極形成膜
１３Ｃ    浮遊ゲート電極
１４Ａ    容量膜形成膜（第２絶縁膜）
１４Ｂ    容量膜
１５Ａ    制御ゲート電極形成膜
１５Ｂ    制御ゲート電極
１６Ａ    第１のマスク形成膜
１６Ｂ    第１のマスクパターン（ゲート保護絶縁膜）
１７      スタックセル電極
１８      第１のサイドウォール
１９Ａ    コンタクト電極形成膜
１９Ｂ    コンタクト電極
２０Ａ    第１のマスク形成膜
２０Ｂ    第２のマスクパターン
２１      素子分離保護膜
２２      第２のサイドウォール
２３      チタンシリサイド膜
１Ａ      メモリセル部
１Ｂ      周辺回路部
２Ｎ      Ｎ型ＭＯＳＦＥＴ形成領域
２Ｐ      Ｐ型ＭＯＳＦＥＴ形成領域
３０      半導体基板
３０ａ    ソースドレイン拡散層
３０ｂ    ＬＤＤ拡散層
３０ｃ    ソースドレイン拡散層
３１Ａ    トンネル絶縁膜形成膜
３１Ｂ    トンネル絶縁膜
３２Ａ    第１のポリシリコン膜
３２Ｂ    浮遊ゲート電極形成膜
３３Ａ    浮遊ゲート電極
３４Ａ    ゲート絶縁膜形成膜
３４Ｂ    ゲート絶縁膜
３５Ａ    第２のポリシリコン膜
３５ＡN   Ｎ型ポリシリコン膜
３５ＡP   Ｐ型ポリシリコン膜
３５Ｂ    制御ゲート電極
３５ＣN   Ｎ型ゲート電極
３５ＣP   Ｐ型ゲート電極
３６Ａ    第１のマスク形成膜
３６Ｂ    第１のマスクパターン
３７      スタックセル電極
３８      第１のサイドウォール
３９      コンタクト電極
４０      第２のマスクパターン
４１      素子分離保護膜
４２      第２のサイドウォール
４３      チタンシリサイド膜
５１      第１のレジストパターン
５２      第１のレジストパターン
５３      第３のレジストパターン
５４      レジスト膜
【図１】
0003678340.tif 000002
【図２】
0003678340.tif 000003
【図３】
0003678340.tif 000004
【図４】
0003678340.tif 000005
【図５】
0003678340.tif 000006
【図６】
0003678340.tif 000007
【図７】
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【図８】
0003678340.tif 000009
【図９】
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【図１０】
0003678340.tif 000011
【図１１】
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【図１２】
0003678340.tif 000013
【図１３】
0003678340.tif 000014
【図１４】
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【図１５】
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【図１６】
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