(57)【特許請求の範囲】
【請求項１】
複数の選択ラインおよび複数のビットラインの交差部に配置されたメモリセルのアレイ（４４０）、ローアドレスを受けるための入力および複数の選択ラインの１つを活性化するための出力を有するローデコーダ（４１０，４２０）、そしてコラムアドレスを受けるための入力および複数の選択信号の内の少なくとも１つを活性化するための出力を有するコラムデコーダ（４１０）を備えたメモリ（４００）であって、
各々前記複数のビットラインの対応する１つに結合された入力端子、および出力端子を有する複数の電流−電圧変換器（５１２，５１３）、
各々前記複数の電流−電圧変換器（５１２，５１３）の対応する出力端子に結合された複数の入力端子、前記コラムデコーダ（４１０）の前記出力に結合された複数の制御入力端子、そして出力端子を有する選択回路（５１５）であって、該選択回路はその入力端子の内の任意の１つを任意の時点で前記出力端子に選択的に結合し、かつ前記複数の電流−電圧変換器（５１２，５１３）は、各々対応するビットラインに結合された第１の電流電極、バイアス電圧を受けるための制御電極、および前記選択回路（５１５）の対応する入力端子に結合された第２の電流電極を有する対応する複数のトランジスタを備え、前記バイアス電圧はほぼ基準電圧と２つのトランジスタのしきい値とを加えたものに等しいもの、
電源電圧端子に結合された第１の端子、および前記選択回路（５１５）の前記出力端子に結合された第２の端子を有し、電流源からなるローディング装置（５４８）、そして
前記選択回路（５１５）の前記出力端子に結合された第１の入力端子、基準信号を受けるための第２の入力端子、そして選択メモリセルの論理状態を表すデータ出力信号を提供するための出力端子を有する電圧比較器（５３０）、
を具備することを特徴とするメモリ（４００）。
【請求項２】
前記選択回路（５１５）は、各々前記選択回路（５１５）の対応するトランジスタの第２の電流電極に結合された第１の端子、前記コラムデコーダ（４１０）の前記出力端子に結合された第１および第２の制御電極、および前記選択回路（５１５）の前記出力端子に結合された第２の端子を有する、複数の相補ＭＯＳ（ＣＭＯＳ）伝送ゲートを具備することを特徴とする請求項１に記載のメモリ（４００）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
一般的に、本発明はセンスアンプ（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）に関し、かつより特定的には低電圧メモリのためのセンスアンプに関する。
【０００２】
【従来の技術】
電気的に消去可能かつプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）は電気的信号を使用して消去しかつプログラムされる不揮発性のメモリ装置である。ＥＥＰＲＯＭ装置は典型的には何千ものメモリセルを含み、その各々は個々にプログラムおよび消去できる。一般に、ＥＥＰＲＯＭセルはフローティングゲートトランジスタおよび選択用トランジスタを含む。ＥＥＰＲＯＭ装置における選択用トランジスタは消去またはプログラムされるべき個々のＥＥＰＲＯＭセルを選択するために使用される。装置のフローティングゲートトランジスタは各々の特定のメモリセルのデジタル値を実際に記憶するトランジスタである。
【０００３】
セルをプログラムしかつ消去するためには、ファウラー・ノードハイムトンネル効果（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）として知られた現象が通常使用されて前記フローティングゲートトランジスタのフローティングゲート電極上に正または負の電荷を蓄積する。例えば、プログラミングは選択ゲートトランジスタのドレインおよびゲートに正の電圧を印加し、一方フローティングゲートトランジスタの制御ゲートはグランドに維持することによって達成される。その結果、フローティングゲートトランジスタのフローティングゲートから、トンネル誘電体を通ってドレインに電子が通り抜け（ｔｕｎｎｅｌ）、フローティングゲートを正に帯電された状態に留める。
【０００４】
ＥＥＰＲＯＭの１つの特定の構造はフラッシュＥＥＰＲＯＭである。フラッシュＥＥＰＲＯＭは電気的消去およびプログラミング能力を提供しかつ一般に大きな回路密度を有する。この大きな回路密度は典型的にはフラッシュＥＥＰＲＯＭアレイをブロック消去できるのみであるという犠牲を払って生じる。典型的には、前記アレイは単一ステップまたはフラッシュで消去され、これがフラッシュＥＥＰＲＯＭと称される理由である。
【０００５】
一般に、最小の回路面積で高速度で動作する集積回路ＥＥＰＲＯＭを作成することが望ましい。さらに、該集積回路ＥＥＰＲＯＭはますます低い電圧で動作することが望ましい。時間がたつに応じて、電力を低減する必要性はより低い電圧の集積回路の必要性につながってきている。今日の技術では、この低電圧は典型的には２．７および３．０ボルトの間にあるが、さらなる低減が期待されている。
【０００６】
【発明が解決しようとする課題】
典型的なフラッシュＥＥＰＲＯＭ集積回路はアドレスを受けかつそれに応じて１つまたはそれ以上のメモリセルを選択する。メモリセルは典型的には行またはロー（ｒｏｗｓ）および列またはコラム（ｃｏｌｕｍｎｓ）に編成され、前記アドレスの第１の部分、ローアドレス、に応じて、メモリは選択されたローに沿って位置するメモリセルを選択する。前記アドレスの第２の部分、コラムアドレス、に応じて、センスおよび出力のために前記選択されたローに沿ったメモリセルが選択される。メモリセル自体は小さな差動信号を提供できるのみであり、それはビット線として知られた信号ラインが高い容量性負荷を有するからであり、従ってこの比較的小さな差動信号を出力可能な信号に変換するために効率的なセンスアンプが要求される。一般に、書込み動作は逆に進行し、１つまたはそれ以上のデータ信号が受信されかつ選択されたローに沿って配置された選択コラムにおけるメモリセルにドライブされる。
【０００７】
従って、センスアンプは小さな差動信号を検知することができかつスペース効率がよいことが望ましい。
【０００８】
【課題を解決するための手段】
本発明においては、制御回路は消去電圧、正のプログラム電圧、および負のプログラム電源を受ける。制御回路はバイアス回路を介してバイアス電圧を発生する。選択されたメモリセルへのプログラムサイクルの間に、負のプログラム電源が制御ゲートラインに供給される。非選択メモリセルへのプログラムサイクルの間に、正のプログラム電圧が制御ゲートラインに供給される。選択メモリセルへの消去サイクルの間に、前記消去電圧が制御ゲートラインに供給される。読出しサイクルの間に、前記バイアス電圧が制御ゲートラインに供給される。
【０００９】
本発明は不揮発性メモリアレイのドレインディスターブまたはドレイン外乱問題（ｄｒａｉｎ  ｄｉｓｔｕｒｂ  ｐｒｏｂｌｅｍ）およびバンド−バンドリーケージ（ｂａｎｄ  ｔｏ  ｂａｎｄ  ｌｅａｋａｇｅ）を改善するための方法を提供する。これらの問題に対処するため、従来の知られた装置はメモリアレイの配置を修正するかあるいはアレイにおける各メモリセルの構造を調整した。しかしながら、本発明はメモリアレイの物理的設計を修正するよりはむしろどのようにメモリアレイが動作するかを修正する。
【００１０】
不揮発性メモリアレイの動作のみが変更されるから、メモリアレイのレイアウトあるいは個々のメモリセル構造の設計変更に対する高価な変更を行う必要はない。本発明はメモリアレイに対する変更を含まないから、特定のＥＥＰＲＯＭセル構造に限定されない。これは本発明のプログラミングおよび読出し技術が多様な不揮発性メモリアレイ構造と共に使用できるようにする。
【００１１】
【発明の実施の形態】
次に、図１を参照して、本発明に係わる不揮発性メモリアレイをプログラミングする方法の詳細な説明を行う。図１は、各々アイソレーショントランジスタおよびフローティングゲートトランジスタを有する個々のメモリセルからなるメモリアレイ２５を示している。図１は不揮発性メモリアレイの概略的な表現を与えるために設けられておりかつ本発明はメモリアレイ２５内のこの構造そのものまたはメモリセルの数に限定されないことが理解されるべきである。本発明の数多くの特徴の内の１つは以下の動作技術が種々の寸法および構造のメモリアレイと両立することである。
【００１２】
この特定の例では、メモリアレイ２５は２つの行またはローのメモリセルを有し各々のローが４つのセルを備えているように構成されている。点線ボックスはメモリアレイ２５内の２つの特定のメモリセルの要素を識別するために使用されている。以下の説明のために、メモリアレイ２５は選択メモリセル１０および非選択メモリセル３０を備える。選択メモリセル１０はプログラムされ、消去されまたは読み出されているメモリセルに言及し、かつ非選択メモリセル３０は近傍のイネーブルされずかつ前記ドレイン外乱現象の影響を受ける可能性のあるメモリアレイ２５のセルに言及している。
【００１３】
メモリアレイ２５内の各メモリセルは制御ゲートライン、アイソレーションゲートライン、ソースライン、およびドレインラインによってイネーブルされる。これらの信号ラインのすべてはメモリアレイ２５の動作の間に各々のメモリセルの適切な部分に必要な電位を提供する。前に述べたように、本発明の実施形態はあるメモリセルの構造に制限されるものではない。しかしながら、明瞭化のためにメモリアレイ２５において使用できるメモリセルの例としてある特定のメモリセル構造が与えられる。図２は各々のメモリセルのロケーションを構成するために使用できるメモリセル１０の拡大された断面図である。
【００１４】
図２に示されるように、メモリセル１０は２つのトランジスタ、アイソレーショントランジスタ２２およびフローティングゲートトランジスタ２３、を備えている。メモリセル１０の構造および製造については１９９５年１１月２８日にチャン（Ｃｈａｎｇ）他に発行された米国特許第５，４７１，４２２号に記載されておりかつ参照のためここに導入される。アイソレーショントランジスタ２２はソース端子１２およびドレイン端子１３の間のチャネルを変調するために使用されるゲート端子１９を有する。フローティングゲートトランジスタ２３は誘電体材料１７によってフローティングゲート構造１８から電気的に絶縁されたゲート端子２１を有し、かつゲート端子２１はソース端子１３とドレイン端子１４との間のチャネルを変調するための制御ゲートとして使用される。アイソレーショントランジスタ２２のドレイン端子１３はまたフローティングゲートトランジスタ２３のソース端子１３として作用することに注意を要する。トランジスタ２２および２３の双方は共通の誘電体層１６の上に形成され、該共通の誘電体層１６は基板１１とゲート端子１９およびフローティングゲート構造１８との間の電気的絶縁を提供する。
【００１５】
従来知られた不揮発性メモリアレイは典型的には各メモリセルの論理状態を記憶する単一のフローティングゲートトランジスタから形成されたメモリセルを備えている。そのようなメモリアレイは一般に特定のコラムにおけるすべてのトランジスタに対するドレイン電圧が共用されかつ従ってゲート電圧が共通のローにおけるすべてのトランジスタによって共用されるよう構成される。個々のメモリセルをプログラムするためには、負の電圧がゲート端子に印加され、ソースラインは接地され、かつ正の電圧がドレインラインに印加される。アレイ構造においては、選択されたフローティングゲートトランジスタのみがゲート上の負の電圧およびドレイン上の正の電圧の双方を有しプログラミングを促進するための大きな電圧差を生じさせる。しかしながら、プログラムされているメモリセルと同じコラムにある他のフローティングゲートトランジスタもまた同様にそれらのドレイン上に正の電圧をもつことはよく知られている。これらの非選択メモリセルは、しかしながら、それらのゲート端子に印加される負の電圧をもたない。従って、それらはプログラムされているメモリセルと同じ大きさの電圧差をもたないが、それでも前記ドレイン外乱問題を誘発するのに十分大きな電圧差をもつことになる。
【００１６】
本発明のプログラミング技術は従来知られたメモリアレイのこの欠点をすべての非選択メモリセルに存在する電圧差を低減することによって対処する。以下の説明のために図１に戻ると、選択メモリセル１０は非選択メモリセル３０が乱されていない状態の間にプログラムされる。大部分の信号ラインは意図的に図２において使用される構造の同じエレメント番号で識別されるが、これはそれらがこれらの構造に電位を提供するために使用されるからである。本発明に従って選択メモリセル１０をプログラムするために、約−５ボルト〜−１５ボルトの、負の電圧が制御ゲートライン２１によってゲート端子２１に印加される。ドレインライン１４が使用されて正の電圧、約０．１ボルト〜１０ボルト、をフローティングゲートトランジスタ２３のドレイン端子１４に印加する。アイソレーションゲートライン１９は典型的には接地され、すなわち０ボルトであり、あるいはアイソレーショントランジスタ２２をターンオフするのに十分低い電圧を有する。選択メモリセル１０および非選択メモリセル３０の双方によって共用されるソースライン１２は約−５ボルト〜５ボルトの電位を有する。
【００１７】
本発明は今や従来技術と選択メモリセルがプログラムされ照合される（ｖｅｒｉｆｉｅｄ）際に非選択メモリセル３０の端子に異なる電圧を印加するために異なっている。非選択トランジスタのゲート端子を接地する代わりに、約０．１ボルト〜１０ボルトの電圧が制御ゲートライン３２を使用して非選択メモリセル３０に印加される。ゲート端子３２の電位はゲート端子２１よりも約０．１ボルト〜２０ボルト高いから、非選択メモリセル３０におけるドレイン外乱問題は大幅に改善される。非選択ゲートのゲート端子に、従来技術におけるような接地と異なり、正の電圧が印加されるから、非選択ゲートのドレイン端子に沿った垂直方向の電界が大幅に低減される。
【００１８】
本発明のプログラミング技術は各々のメモリセルに対して単一のフローティングゲートトランジスタを有する従来知られたメモリアレイによって使用することはできないことも指摘すべきである。これらの従来知られたメモリセルはアイソレーショントランジスタを持たないから、単一のフローティングゲートトランジスタがメモリアレイに存在するすべての電圧にさらされることになる。もし正の電圧が非選択メモリセルのゲート端子に印加されるとすれば、該電圧はすべてのフローティングゲートトランジスタのソースおよびドレインの間にチャネルを誘発するであろう。この電流は莫大な量の電力を消費するのみならず、非選択トランジスタがホットキャリア注入（ＨＣＩ）によりプログラムされることになる。
【００１９】
本発明のプログラミング技術は非選択メモリセルをドレイン外乱問題から保護するのみならず、チャージポンプから流れる電流の量をも低減する。すべての非選択メモリセルのドレイン端子の垂直方向の電界を低減することにより、基板からドレイン端子に流れる電流の量は大幅に低減される。これは次にプログラミングシーケンスの間にチャージポンプによって提供されることが要求される電流の量を低減する。従って、本発明は小さなチャージポンプを使用して不揮発性メモリアレイが設計できるようにし、これはメモリアレイの最終的な製造コストを低減する。
【００２０】
本発明はまたいったん選択メモリセル１０がプログラムされたときにメモリアレイ２５を読み出すための改善された技術を提供する。選択メモリセル１０に記憶された値を読み出すためには、約０．１ボルト〜５ボルトがドレインライン１４および制御ゲートライン２１に与えられる。電源電圧Ｖｄｄがアイソレーションゲートライン１９に与えられ、かつソースライン１２は接地される。いったん前記電圧が設定されると、フローティングゲートトランジスタ２３を通る電流が測定または検出されてメモリセル１０の状態を決定する。
【００２１】
従来知られた読出し技術は一般に読出し動作の間に非選択メモリロケーションのゲート端子を接地する。グランド電位でも、各々のメモリセルを通るいくらかの有限の量のリーケージ電流がある。大きなアレイ構造では、この寄生リーケージは読出し動作の電力消費を増大させる。しかしながら、本発明はこれらのメモリセルが導通しないことを保証するために非選択メモリセルのアイソレーショントランジスタのゲート端子に知られた電圧レベルを与える。例えば、アイソレーションゲートライン３１は非選択メモリセル３０が導通するのを防止するために接地される。これはチャージポンプによって必要とされる電流の量を低減するのみならず、メモリアレイ２５の電力消費を低減する。本発明のこの特徴は非選択メモリロケーションの制御ゲートが任意の電位になることを許容する。非選択メモリロケーションはリーケージ電流に寄与しないが、それはこれらがアイソレーショントランジスタによって電気的に絶縁されているからである。
【００２２】
図３はプログラム、消去、および読出し動作の間における選択および非選択メモリセルの双方に対する特定の一組の状態を示すために与えられている。この特定の例は本発明によって提供される範囲内に入るが、図３は決して本発明の範囲を決定する際に制限的なものと考えられるべきでないことに注意を要する。
【００２３】
図４は、部分的ブロック図および部分的平面図形式で、本発明に係わるメモリモジュール４００を示す。メモリモジュール４００は概略的に制御およびプリデコード部４１０、低電圧ワードデコード部４２０および４６０、高電圧ワードデコード部４３０および４７０、高電圧プリデコード部４３２および４７４、ビットセルアレイ４４０および４８０、およびセンスアンプ（アンプ）部４５０を含む。制御およびプリデコード部４１０は「アドレス／制御（ＡＤＤＲＥＳＳ／ＣＯＮＴＲＯＬ）」と名付けられたアドレスおよび制御情報を受けるための入力、「データ（ＤＡＴＡ）」と名付けられた信号を導くための双方向端子、および低電圧ワードデコード部４２０および４６０、高電圧プリデコード部４３２および４７２、およびセンスアンプ部４５０に接続された出力を有する。低電圧ワードデコード部４２０および４６０はそれぞれビットセルアレイ４４０およびビットセルアレイ４８０に接続された出力を有し信号をビットセルアレイ４４０および４８０のトランジスタの選択ゲートに提供する。高電圧プリデコード部４３２および４７２は高電圧ワードデコード部４３０および高電圧ワードデコード部４７０にそれぞれ接続された出力を有する。高電圧ワードデコード部４３０および高電圧ワードデコード部４７０はビットセルアレイ４４０および４８０に接続されている。
【００２４】
メモリモジュール４００は左ハーフ（ｌｅｆｔ  ｈａｌｆ）ビットセルアレイ４４０および右ハーフ（ｒｉｇｈｔ  ｈａｌｆ）ビットセルアレイ４８０を有するフラッシュＥＥＰＲＯＭメモリアレイである。各ビットセルアレイは、各々制御ゲートラインおよび選択ゲートラインによって表される、ローおよび、ビットラインによって表される、コラムの交差部に位置するメモリセルを含む。前記ビットラインは、８つのコラムを選択する、センスアンプ部４５０の対応する入力に接続されている。読出しモードの間に、センスアンプ部４５０は８つの選択されたビットラインからの信号を検知しかつ該検知された信号を制御およびプリデコード部４１０に提供し、該制御およびプリデコード部４１０はこれに応じて「データ」を出力する。プログラムモードの間に、「データ」が制御およびプリデコード部４１０を介してセンスアンプ部４５０に入力されかつ対応するメモリセル内へプログラムするために８つの選択ビットラインへとドライブされる。図４には２つの代表的なメモリセル１０および３０が示されており、これらは図１のメモリセルと同じであり、従って同じ参照数字が与えられている。「選択ゲート（ｓｅｌｅｃｔ  ｇａｔｅ）」および「アイソレーションゲート（ｉｓｏｌａｔｉｏｎ  ｇａｔｅ）」はこの説明においては相互交換可能に使用されていることに注意を要する。ドレイン端子１４および同じコラムに位置する他のメモリセルのドレイン端子はセンスアンプ部４５０に接続されたビットラインに接続されている。読出しサイクルに関連して“ＩＢＩＴ”と名付けられたビットセル電流があり、これは便宜的に選択メモリセルへと流れる方向で名付けられており、かつこれは以下の読出しサイクルの動作をより完全に理解する上で有用である。
【００２５】
図示された実施形態では、メモリモジュール４００はマイクロコントローラ（図示せず）の一部としてのマイクロコントローラコアへの接続のために構成されたモジュールである。しかしながら、メモリモジュール４００は単一チップのフラッシュメモリに適応するよう同様に構成できることは明らかである。制御およびプリデコードブロック４１０はマイクロコントローラの内部バスへの接続が可能なように構成されそこからアドレスおよび制御信号を受けるための入力およびマイクロコントローラの内部バスのデータ部分への双方向接続を有している。「データ」はメモリモジュール４００の構成に応じて任意の数の信号を含むことができるが、図示された実施形態では８つのデータ信号を含んでいる。
【００２６】
制御およびプリデコードブロック４１０はいくつかの機能を行う。制御およびプリデコード４１０はメモリモジュール４００の異なる動作を可能にするために種々のレジスタを含む。そのような動作は、制限的なものではないが、チャージポンプイネーブル、書込みイネーブル、および消去イネーブルを含む。さらに、制御およびプリデコードブロック４１０は「アドレス／制御」を受けかつアドレスを完全にデコードするために必要なデコード機能の一部を行うロジックを含む。制御およびプリデコードブロック４１０はまた後に図１１に示されるチャージポンプ１１２０に関連する電圧を含む種々の電力信号をルーティングするためのスイッチング機能を含む。読出しまたはプログラムサイクルに応じて、制御およびプリデコードブロック４１０はプリデコードされたアドレスをさらなるデコードのために低電圧ワードデコードブロック４２０および４６０に提供する。付加的なデコードがさらに行われてそこから完全にデコードされた選択ゲートドライブ信号が出力できるようにする。
【００２７】
さらに、低電圧ワードデコードブロック４２０および４６０はビットセルアレイ４４０および４８０にわたるプリデコードされた信号を高電圧ワードデコードブロック４３０および４７０に提供する。例えば、図４は「プリデコード信号（ＰＲＥＤＥＣＯＤＥＤ  ＳＩＧＮＡＬ）」と名付けられた例示的な信号を示しており、これは低電圧ワードデコード部４２０がビットセルアレイ４４０にわたり高電圧ワードデコート部４３０に提供する。アレイの２つの端部の間で低電圧および高電圧デコーダを分割することによりかつプリデコードされた信号をアレイ内のメモリセルの利用可能なピッチ内に適合する信号ライン上に送信することにより、メモリ４００はデコードのために必要な回路面積を低減する。
【００２８】
高電圧プリデコードブロック４３２および４７２はそれぞれ高電圧ワードデコードブロック４３０および４７０において使用するために高電圧信号を提供する。高電圧プリデコードブロック４３２および４７２の各々は＋５ボルト、＋１５ボルト、および−１２ボルトを含む３つの入力電源電圧を受けかつさらにアドレスの一部および種々の制御信号を受ける。高電圧プリデコードブロック４３２および４７２はこれに応じて高電圧ワードデコードブロック４３０および４７０にそれぞれ高電圧プリデコードアドレス信号を提供する。高電圧ワードデコードブロック４３０および４７０は低電圧ワードデコードブロック４２０および４６０ならびに高電圧プリデコードブロック４３２および４７２の双方からプリデコードされた信号を受け、かつこれに応じて選択ローにおけるトランジスタ制御ゲートをドライブする。該制御ゲートは前に図３に関して説明したように適切な電圧にドライブされる。
【００２９】
ビットセルアレイ４４０および４８０の各々はメモリモジュール４００の各ハーフ内にワードラインおよびビットラインの独自の交差部に位置する個々のビットセルを含む。例えば、ビットセルアレイ４４０および４８０は各々２５６ワードライン×５１２ビットラインに編成されている。各々のワードラインに対し、独自の制御および選択ゲート信号が使用されることに注意を要する。５１２のビットラインの各々はビットライン信号をセンスアンプ部４５０に提供する。ビットセルアレイ４４０内には図１のメモリセル１０および３０に対応する代表的な一対のビットセルが示されており、かつ従って同じ参照数字で示されている。
【００３０】
センスアンプ部４５０は６４のセンスアンプを含みかつ制御およびプリデコード部４１０に対し双方向接続を有する。６４のセンスアンプの各々は８つのビットラインに接続されかつ、プリデコード部４１０からのデコード情報に基づき、読出しモードの間に８対１のマルチプレクス（ｍｕｌｔｉｐｌｅｘ）機能を達成する。プログラムモードまたは消去モードの間は、１対８のデマルチプレクス（ｄｅ−ｍｕｌｔｉｐｌｅｘ）機能が行われることに注意を要する。６４のセンスアンプからの８つの多重化された出力はさらに選択されて８ビットの出力を提供する。本発明の一態様によれば、センスアンプの一部はさらにプログラムサイクルの間にデータを格納するために使用され、図８を参照して後により詳細に説明するように集積回路面積を節約する。
【００３１】
読出しサイクルの間に、制御およびプリデコードブロック４１０は入力アドレスおよび読出しサイクルを指定する制御信号を受信する。このサイクルの間に、制御およびプリデコードブロック４１０は１バイトのメモリセルがアレイ４４０またはアレイ４８０のみがアクティブになるように左ハーフのアレイにおいて選択されるべきかあるいは右ハーフのアレイにおいて選択されるべきかを決定する。読出しサイクルの間に、すべてのメモリセルの制御ゲートは一定の電圧レベルに保持される。図示された実施形態では、この一定のレベルは“ＶＳＳ”と名付けられた電源電圧プラス“ＶＴＰ”で示されるＰチャネルしきい値プラスほぼ２００ミリボルトに等しい小さな付加的な電圧に等しくなる。ＶＳＳはほぼゼロボルトの公称値を有するより負のまたはグランドの電源電圧端子である。非選択メモリセルに対しては、アイソレーションゲートは０ボルトに留まっており、一方選択メモリセルに対してはアイソレーションゲートは“ＶＤＤ”と名付けられた電源電圧端子の値にドライブされる。ＶＤＤは２．７ボルトの公称値を有するより正の電源電圧端子であるが、本発明によれば、その実際の値はほぼ１．８ボルトまで低下させることができる。これらの電圧はビットセルアレイの１つのワードラインを選択する。例えば、もしメモリセル１０が所在するワードラインが選択されるべき場合は、選択ゲート１“ＳＧ１”はＶＤＤの電圧にドライブされかつ制御ゲート１“ＣＧ１”は一定レベルに保持される。その結果、メモリセル１０のコンダクタンスはビットライン１４を放電するよう作用する。しかしながら、メモリセル３０の制御ゲートＣＧ２は一定の（ＤＣ）レベルに保たれ、そのアイソレーションゲートはほぼ０ボルトにドライブされることになる。
【００３２】
書込みサイクルとしても知られた、プログラムサイクルの間は、制御およびプリデコードブロック４１０はアドレスおよび書込みサイクルが進行中であることを示す制御信号を受信しかつデコードされたアドレス信号を読出しサイクルと同様に提供する。しかしながら、書込みサイクルの間は、データの流れが逆転される。センスアンプ部４５０におけるセンスアンプは入力データをラッチしかつ該入力データを選択ビットラインにドライブすることにより付加的な機能を果たす。書込みサイクルの間は、選択ワードライン上のメモリセルはそれらのアイソレーションゲートが０ボルトにドライブされかつそれらの制御ゲートは高電圧ワードデコードブロック４３０または４７０により−１２ボルトにドライブされる。しかしながら、非選択ワードライン上のメモリセルはそれらのアイソレーションゲートが０ボルトにドライブされかつそれらの制御ゲートが３．５ボルトにドライブされる。３．５ボルトの電圧は５ボルトのチャージポンブ電圧を適切な寸法とされたＮチャネルトランジスタのＮチャネルトランジスタしきい値“ＶＴＮ”に等しい量だけ低減することによって得られる。読出しサイクルの間は、前記アイソレーションゲートの電圧がメモリセル１０がアクティブなワードラインにあるか否かを決定し、一方、プログラムモードにおいては、制御ゲートの電圧がセル１０がアクティブなワードラインにあるか否かを決定する。
【００３３】
消去サイクルの間は、選択されたワードライン、選択されたブロックのワードライン、あるいはビットセルアレイ全体が消去できる。消去のためのオプションの選択は実施形態によって変わることに注意を要する。消去サイクルの間は、制御ゲート上にドライブされる電圧は選択されたワードラインのメモリセルが消去されるか否かを決定する。選択されたワードラインのメモリセルはそれらの制御ゲートが高電圧ワードデコードブロック４３０または４７０によって十分な量の時間の間１５ボルトにドライブされている。選択ワードラインのメモリセルの制御ゲートに印加される１５ボルトはほぼ５０ミリセカンドの間維持されなければならないことに注意を要する。マイクロコントローラコアと共に使用するよう構成された、メモリモジュール４００においては、前記５０ミリセカンドはマイクロコントローラコアによって決定され、これはメモリモジュール４００がそのような時間が経過するまでアクセスされないことを保証しなければならない。しかしながら、もしメモリモジュール４００がスタンドアローンまたは独立型のメモリとして実施されれば、消去モードの間に経過時間を測定するためにオンチップタイマを含むことが好ましい。消去モードの間は、選択ワードラインのアイソレーションゲートはＶＤＤの電圧にドライブされる。消去モードの間にはまた、すべてのビットラインはゼロボルトの電圧に保持される。アイソレーションゲートをＶＤＤの値に保持することはトンネル現象がチャネルにわたりより一様に行われることができるようにしかつ信頼性を改善することができる。
【００３４】
図５は、部分的ブロック図、部分的論理図、および部分的回路図形式で、図４のメモリモジュール４００のデコードおよびセンスアンプ部（センスアンプ）５００を示す。センスアンプ５００は図４に示される任意のセンスアンプＳＡ１〜ＳＡＮを表している。センスアンプ５００はデコード論理部５１０および５２０、Ｐ型ＭＯＳトランジスタ５４２，５４４，５６２，５６４、インバータ５４６および５６６、電流源５４８，５５０，５６８および５７０、そして電圧比較器５３０を含む。デコード論理部５１０はトランジスタ５１２および５１３、選択回路５１５、およびしきい値電圧発生器５１１を含む複数のＮ型ＭＯＳトランジスタを有する。トランジスタ５１２はゲート、ビットセルアレイ４４０から複数のビットラインの１つを受ける第１の電流電極、および第２の電流電極を有する。トランジスタ５１３はゲート、ビットセルアレイ４４０から複数のビットラインの１つを受ける第１の電流電極、および第２の電流電極を有する。選択回路５１５は伝送ゲート５１８および５１７を含む複数の伝送ゲートを有する。伝送ゲート５１８は前記制御およびデコード部４１０に接続された正および負の制御電極、トランジスタ５１３の第２の電流電極に接続された第１の電流電極、そして“ＩＮＡ”と名付けられたノード５１３に接続された第２の電流電極を有する。伝送ゲート５１７は前記制御およびデコード部４１０に接続された正および負の制御電極、トランジスタ５１２の第２の電流電極に接続された第１の電流電極、そしてノードＩＮＡ  ５３１に接続された第２の電流電極を有する。
【００３５】
デコード論理５２０はトランジスタ５２２および５２３、選択回路５２５、およびしきい値電圧発生器５２１を含む複数のＮ型ＭＯＳトランジスタを有する。トランジスタ５２２はゲート、ビットセルアレイ４８０から複数のビットラインの１つを受ける第１の電流電極、および第２の電流電極を有する。トランジスタ５２３はゲート、ビットセルアレイ４８０から複数のビットラインの１つを受ける第１の電流電極、そして第２の電流電極を有する。選択回路５２５は伝送ゲート５２８および５２７を含む複数の伝送ゲートを有する。伝送ゲート５２８は前記制御およびデコード部４１０に接続された正および負の制御電極、トランジスタ５２３の第２の電流電極に接続された第１の電流電極、および“ＩＮＢ”と名付けられたノード５３２に接続された第２の電流電極を有する。伝送ゲート５２７は前記制御およびデコード部４１０に接続された正および負の制御電極、トランジスタ５２２の第２の電流電極に接続された第１の電流電極、そしてノードＩＮＢに接続された第２の電流電極を有する。
【００３６】
トランジスタ５４２はゲート、ＶＤＤに接続されたソース、およびドレインを有する。トランジスタ５４４はノードＩＮＡ  ５３１に接続されたゲート、トランジスタ５４２のドレインに接続されたソース、およびノードＩＮＡに接続されたドレインを有する。インバータ５４６は「右アレイイネーブル（ＲＩＧＨＴ  ＡＲＲＡＹ  ＥＮＡＢＬＥ）」５８４と名付けられた信号を受けるための入力端子、およびトランジスタ５４２のゲートに接続された出力端子を有する。電流源５４８は信号「左アレイイネーブル（ＬＥＦＴ  ＡＲＲＡＹ  ＥＮＡＢＬＥ）」５８０を受けるためのイネーブル入力端子、ＶＤＤに接続された第１の電流端子、およびノードＩＮＡ  ５３１に接続された第２の電流端子を有する。電流源５５０は信号「右アレイイネーブル」５８４を受けるためのイネーブル入力端子、ノードＩＮＡ  ５３１に接続された第１の電流端子、およびＶＳＳに接続された第２の電流端子を有する。
【００３７】
Ｐ型ＭＯＳトランジスタ５６２はゲート、ＶＤＤに接続されたソース、およびドレインを有する。Ｐ型トランジスタ５６４はノードＩＮＢに接続されたゲート、トランジスタ５６２のドレインに接続されたソース、および端子ＩＮＢに接続されたドレインを有する。インバータ５６６は「左アレイイネーブル」５８０を受けるための入力端子、およびトランジスタ５６２のゲートに接続された第２の出力を有する。電流源５６８は「右アレイイネーブル」５８４と名付けられた信号を受けるためのイネーブル信号端子、ＶＤＤに接続された第１の電流端子、およびノードＩＮＢに接続された第２の電流端子を有する。電流源５７０は「左アレイイネーブル」５８０と名付けられた信号を受けるためのイネーブル端子、グランドに接続された第１の電流端子、およびノードＩＮＢに接続された第２の電流端子を有する。電圧比較器５３０は「比較イネーブル（ＣＯＭＰＡＲＥ  ＥＮＡＢＬＥ）５８２と名付けられた信号を受けるための制御入力端子、ノードＩＮＡに接続された第１の入力端子、ノードＩＮＢに接続された第２の入力端子、および「データ出力（ＤＡＴＡ  ＯＵＴ）」５３４と名付けられた信号を提供するための出力端子を有する。
【００３８】
センスアンプ５００はセンスアンプ４５０の１つのセンスアンプの一部を表している。センスアンプ５００に示された要素は読出しモードに関連するセンスアンプの部分である。
【００３９】
動作においては、読出しサイクルの始めの間に、電圧比較器５３０の両側の、ノード５３１および５３２の電圧レベルは図５に示されていない回路によってＶＤＤに等化される。センスアンプ５００は、ノードＩＮＡ  ５３１およびノードＩＮＢ  ５３２の間で異なる放電レートを生じさせることによって、電圧比較器５３０においてビットセルにおける適切な記憶されたデータ状態を検知しかつそれに応じて信号「データ出力」５３４をドライブすることができる。
【００４０】
もしノードＩＮＡ  ５３１がビットセルアレイ４４０から情報を受信するよう選択され、かつアレイ４４０の非導通ビットセルが選択されれば、ノードＩＮＡ５３１上には放電レートはない。その結果、ノードＩＮＡ  ５３１はＶＤＤのそのプリチャージレベルを維持する。しかしながら、ビットセルアレイ４８０から情報を受信するよう選択されていない、ノードＩＮＢ  ５３２は所定のレートで放電することが可能になり、電圧比較器がノードＩＮＡ  ５３１上よりはノードＩＮＢ  ５３２上により低い電圧を検出できるようにする。この比較に基づき、電圧比較器５３０は信号「データ出力」５３４をシステムによって特定される論理レベルハイまたは論理レベルローの信号として提供する。
【００４１】
もしノードＩＮＡ  ５３１がビットセルアレイ４４０から情報を受けるよう選択され、かつアレイ４４０の導通ビットセルが選択されれば、ノードＩＮＡ  ５３１上にある放電レート（ｄｉｓｃｈａｒｇｅ  ｒａｔｅ）が生じる。センスアンプ５００はノードＩＮＡ  ５３１における放電レートがノードＩＮＢ  ５３２上の放電レートより大きくなるように設計される。この放電レートの相違は電圧比較器５３０がノードＩＮＢ  ５３２上よりはノードＩＮＡ  ５３１上により低い電圧を検出できるようにする。その結果、電圧比較器５３０は非導通ビットセルが読み出される場合に読み出されるものと相補的な状態を検出することになる。
【００４２】
ビットセルアレイ４４０からデータが読み出されているときに基準として作用する、ノードＩＮＢ  ５３２の放電レートは「左アレイイネーブル」５８０が肯定されて読出しサイクルの始めを示している場合にイネーブルされる電流源５７０によって実質的に固定されたレートに制御される。また、信号「左アレイイネーブル」５８０の活性化は電流源５４８をイネーブルし、該電流源５４８は選択されたときノードＩＮＡ  ５３１をある与えられたレートで充電するよう電流を供給する。電流源５４８が電荷をノードＩＮＡ  ５３１に供給するレートは非導通ビットセルがアレイ４４０において選択されたときノードＩＮＡ  ５３１がＶＤＤのプリチャージ電圧を維持するようにされる。さらに、電流源５４８が電荷をノードＩＮＡ  ５３１に提供するレートは電流源５７０の放電レートと振幅が異なり、従って導通ビットが検知されている場合にノードＩＮＡ  ５３１上の放電レートがノードＩＮＢ  ５３２上の放電レートより大きくなるようにされる。従って、電流源５４８の充電レートは電流源５７０の放電レートよりもずっと小さい。
【００４３】
電流源５４８および５７０の関係は電圧比較器５３０が、ノードＩＮＢ  ５３２および／またはノードＩＮＡ  ５３１が放電しているときにビットセルの導通状態を適切に検知するようにされる。この関係は高い動作頻度または動作周波数で動作しているときに、放電が比較的短い期間にわたり生じる点で重要である。センスアンプ５００はもし長い時間にわたりノード５３１および５３２が完全にゼロボルトに放電されれば、導通ビットセルを読み出すことができず、それによって電圧比較器５３０が正確なデータを読むことができないようになる。この問題を解決するため、センスアンプ５００はダイオード接続されたＰチャネルトランジスタ５６４およびイネーブルＰチャネルトランジスタ５６２によって形成されるクランプ回路を含んでいる。トランジスタ５６２および５６４はノードＩＮＢ  ５３２をあらかじめ規定された電圧にクランプし、かつ従って、電流源５７０がノード５３２を完全に放電することを防止する。その結果、低速のシステムにおいて、ノード５３１および５３２が放電を終了した場合、ノードＩＮＢ  ５３２はノードＩＮＡ  ５３１よりもより高い電圧レベルを維持し、この電圧差は電圧比較器５３０によって検知することができる。逆に、非導通ビットが読み出されている場合、ノードＩＮＢ  ５３２はノードＩＮＡ  ５３１よりも低い電圧になる。
【００４４】
上に述べたようにしてデータを検知するために、アレイ４４０におけるビットセルから検知された電流をノードＩＮＡ  ５３１における電圧に変換することが必要である。センスアンプ５００はこの検知機能を電流−電圧変換機能をローディング機能から分離しかつそれらを選択回路５１５の異なる側に分配することによって非常に低い電源電圧で動作できるようにする方法で達成する。センスアンプ５００は電圧比較器５３０において検知される電圧降下の量が、電圧降下を発生するためにより少ない電流を有していた従来技術に対して、最適化されることを保証することによって低い電圧の動作を可能にする。
【００４５】
これらの構成要素の間での電圧変換関係は伝送ゲート５１７が選択されたときに始まる。伝送ゲート５１７はビットセルアレイ４４０から８ビットのゲートの１つを選択するためにデコード論理によって制御される左ビットデコードブロック５１９における８つの伝送ラインの内の１つであることに注意を要する。いったん選択されると、選択されたビットラインからの検知された電流はＮチャネルトランジスタ５１２を通って流れることができ、該Ｎチャネルトランジスタ５１２は電圧基準５１１によってＶＳＳよりもＮチャネルしきい値２つ分高いレベルにバイアスされている。これはＮチャネルトランジスタ５１２が低い入力インピーダンスおよび比較的高い出力インピーダンスを有するコモンゲート増幅器のものと同様に動作できるようにする。トランジスタ５１２の低い入力インピーダンス特性はトランジスタ５１２のビットラインサイドが読出しサイクルの始まりで迅速にプリチャージされ、一方電流源５４８の非常に高いインピーダンス特性と組合わされた高いインピーダンス出力特性はノードＩＮＡ  ５３１へのトランジスタ５１２にわたる高い電圧利得を可能にする。
【００４６】
センスアンプ機能の分配の結果として、本実施形態におけるトランジスタ５１２は従来技術によって提供されたよりも低いインピーダンスをビットラインに与える。電流−電圧変換器をこのように配置する利点は伝送ゲート５１７にわたりより低い電圧降下が得られ、より少ないビットライン充電時間、あるいはより小さなプリチャージ用トランジスタを要求する結果となることである。従来技術に対する本発明のさらに他の利点はノードＩＮＡ  ５３１が読出しサイクルの始めに先立ちＶＤＤに充電されるという事実である。その結果、伝送ゲート５１７が選択されたとき、伝送ゲート５１７のＰチャネルゲート−ソース電圧は全電源電圧ＶＤＤである。これは電圧伝送ゲート５１７のＰチャネル部分が完全に導通できるようにする。従来技術においては、ゲート−ソース間はＶＤＤ−ビットライン動作レベルに制限され、これは装置のしきい値に非常に近いゲートドライブを提供する。その結果、従来技術の伝送ゲートはカットオフ近くで動作する。本発明では、低速動作のメモリサイクルの間に、ノードＩＮＡ  ５３１は完全にグランドに放電できることが保証される。ゲート５１７のＮチャネル部分なしでは、これは生じることはできない。
【００４７】
前の説明はメモリアレイ部分４４０からの読出し動作に集中したが、データがメモリアレイ部分４８０から読出される場合は、回路は同様にかつミラー対称で動作する。
【００４８】
図６は、図５のセンスアンプ５００の動作を理解する上で有用な、導通および非導通メモリセルの双方の読出しサイクルに関連する種々の信号のタイミング図を示す。水平軸は各々のグラフ部分の時間を表す。導通ビット読出しおよび非導通ビット読出しは各々３つのグラフ部分で表される。第１のグラフ部分は垂直アクセスに関する電圧を表し、第２のグラフ部分は電流を表し、一方第３のグラフ部分は比較器の出力状態を表す。
【００４９】
図６は、導通ビット読出しおよび非導通ビット読出しに対する図５に関して説明した信号関係を示している。図６に示される信号の相対値はメモリモジュール４００の動作を理解する上で有用であるが、それらは必ずしも比例して描かれていないことに注意を要する。前に述べたように導通ビット読出しの間に、データがノードＩＮＡ  ５３１において読み出されるときに、ノードＩＮＢ  ５３２の電圧レベルはノードＩＮＡ  ５３１の信号と異なるレートで放電されかつ完全にグランドまで放電されない。その結果、電圧比較器５３０は、比較器５３０の内部電圧オフセットによってのみひずみを受ける、ノードＩＮＡ  ５３１とノードＩＮＢ  ５３２との間の電圧差を検知することによって選択メモリセルの状態を読み出すことができる。
【００５０】
同様に、グラフ６００は“ＩＢＩＴ”６１２と称される、アレイ４４０のビットセルに関連するメモリセル電流の表現、“Ｓ１”６１４と称される、電流源５４８および５６８を通る電流の表現、および“Ｓ１”６１４と称される、電流源５５０および５７０を通る電流の表現を示している。同様に、非選択ビット読み出しに対するグラフ情報もグラフ６００に与えられている。
【００５１】
図７は、ブロック図形式で、図４のメモリモジュール４００において使用するためのプログラミングドライバ７００を示す。プログラミングドライバ７００は図５のセンスアンプ５００の一部を形成し、かつ読出しサイクルと共通の要素および書込みサイクル独自の要素の双方を含む。プログラミングドライバ７００は図５の電圧比較器５３０の一部、プログラムドライバ７１０、デコーダ７２０および７６０、そしてフォーシング回路（ｆｏｒｃｉｎｇ  ｃｉｒｃｕｉｔｓ）７４０および７８０を含む。プログラミングドライバ７００に関連する電圧比較器５３０の部分はアイソレーション回路７３０および７７０、そしてバランス型ラッチ７５０を含む。アイソレーション回路７３０はノード７３１に接続された入力、そしてノードＩＮＡ  ５３１に接続された出力を有する。アイソレーション回路７７０はノード７７１に接続された入力、そして端子ＩＮＢを有する。バランス型ラッチ７５０は「読出しラッチ（ＲＥＡＤ  ＬＡＴＣＨ）」、「読出しラッチＢ（ＲＥＡＤ  ＬＡＴＣＨＢ）」、「プログラムラッチ（ＰＲＯＧＲＡＭ  ＬＡＴＣＨ）」、「プログラムラッチＢ（ＰＲＯＧＲＡＭ  ＬＡＴＣＨＢ）」と名付けられた信号を受けるための制御入力端子、ノード７３１および７７１に接続されたデータ入力端子、および信号「データ出力（ＤＡＴＡ  ＯＵＴ）」５３４を提供するための出力端子を有する。
【００５２】
フォーシング回路７４０は「データＬ（ＤＡＴＡＬ）」と名付けられた信号を受けるための入力端子およびノード７３１に接続された出力端子を有する。フォーシング回路７８０は「データＲ（ＤＡＴＡＲ）」と名付けられた信号を受けるための入力端子、およびノード７７１に接続された出力端子を有する。プログラムドライバ７１０は“ＶＰＧＭ”と名付けられたチャージポンプされた（ｃｈａｒｇｅ  ｐｕｍｐｅｄ）基準電圧を受けるための電圧基準入力端子、ノード７３１に接続された“ＩＮ１”と名付けられた第１の入力端子、ノード７７１に接続された“ＩＮ２”と名付けられた第２の入力端子、“ＯＵＴ１”と名付けられ“ＶＯＵＴＬ”と名付けられた第１の出力信号を提供するための第１の出力端子、および“ＯＵＴ２”と名付けられ“ＶＯＵＴＲ”と名付けられた信号を提供するための第２の出力端子を有する。
【００５３】
動作においては、プログラミングドライバ７００は図５のセンスアンプ５００と共通のエレメントを含み、これは回路面積を節約する。図７に示されるように、電圧比較器５３０はまたプログラムモードの間に使用されかつバランス型ラッチ７５０および２つのアイソレーション回路７３０および７７０を含む。バランス型ラッチ７５０はフォーシング回路７４０および７８０から選択ビットラインにドライブされるべきデータを受信する。プログラムモードにあるときは、信号「データＬ」および「データＲ」は共にドライブされるが、相補様式でドライブされる。信号「データＬ」および「データＲ」の内のどの１つが真（ｔｒｕｅ）でありかつどの１つが補（ｃｏｍｐｌｅｍｅｎｔａｒｙ）であるかはどのアレイのハーフが選択されるかに依存する。この状態は「ＰＧＭラッチ（ＰＧＭ  ＬＡＴＣＨ）」および「ＰＧＭラッチＢ（ＰＧＭ  ＬＡＴＣＨＢ）」と名付けられた信号が活性化されるときにラッチに格納される。ラッチされたデータはプログラムドライバ７１０によって受信され、該プログラムドライバ７１０は選択ビットラインが位置するビットラインデコーダに対し適切な電圧レベルを与える。同様に、右のビットセルアレイ４８０が書込みモードの間に選択された場合、フォーシング回路７８０は適切な状態をラッチ７４０にドライブし、かつプログラムドライバ７１０は適切な信号をビットラインデコーダ７６０に提供する。
【００５４】
プログラムドライバ７１０は入力ＩＮ１およびＩＮ２においてそれぞれノード７３１および７７１の信号を受信しかつそれぞれＯＵＴ１およびＯＵＴ２と名付けられた出力電圧を提供するよう構成されている。ＯＵＴ１およびＯＵＴ２の電圧は受信電圧よりも高い電圧レベルにある。より高い電圧レベルはほぼ５ボルトである入力電圧信号ＶＰＧＭによって決定される。プログラムドライバ７１０の動作のため、電圧比較器５３０は信号ＯＵＴ１およびＯＵＴ２のより高い電圧がバランス型ラッチ７５０の回路を損傷するのを防止するためアイソレーション回路７３０および７７０を必要とする。また、プログラムサイクルの間は、選択メモリセルの電流要求はＶＰＧＭの電圧に大きな影響を与え、従って、ＶＰＧＭから分離されたアンテナＶＤＤ電源からバランス型ラッチ７５０に電力を供給することが重要である。電圧比較器５３０の再使用は回路面積の低減を可能にしかつプログラムのドライブ機能が比較的小さなピッチ内で、すなわちセンスアンプに関連する８つのビットラインのピッチで、達成できるようにする。
【００５５】
図８および図９は合わせて部分的論理図および部分的回路図形式で図５のセンスアンプ５００および図７のプログラミングドライバ７００の一部を構成するために使用できる特定の回路を示す。図８および図９の回路はこれらの回路の特定の例であるから、図８および図９の信号と図５のものとの間に１対１の対応は必ずしも行なわれていない。例えば、図５の信号「比較イネーブル（ＣＯＭＰＡＲＥ  ＥＮＡＢＬＥ）」５８２は図８および図９の相補信号ＳＡＬＡＴＢおよびＳＡＬＡＴを使用して構成される。信号「データ出力（ＤＡＴＡ  ＯＵＴ）」５３４はバスの一部を形成する図８および図９の相補信号「データＬ（ＤＡＴＡＬ）」「データＲ（ＤＡＴＡＲ）」によって構成される。図８および図９の信号ＣＤＥＣＬおよびＣＤＥＣＲは図５のそれぞれノードＩＮＡ  ５３１およびノードＩＮＢ  ５３２である。図５および図７における要素に対応する他の要素は同じ参照数字で示されている。
【００５６】
図１０は、部分的ブロック図、部分的論理図、そして部分的回路図形式で本発明に係わる制御ゲートドライバ回路９００を示す。制御ゲートドライバ回路９００は図４の高電圧ワードデコード部４３０の一部を表わしている。制御ゲートドライバ回路９００はアイソレーション回路／レベルシフタ９１０、電圧基準スイッチ９１２、Ｐ型ＭＯＳトランジスタ９２５，９３２，９３４および９３６、バイアス回路９２０、消去電源９１４、正のプログラム電源９１６、負のプログラム電源９３０、パルス回路９４０、そして高電圧ローデコーダ９５０を含んでいる。
【００５７】
アイソレーション回路／レベルシフタ９１０は「プログラム／消去デコード（ＰＲＯＧＲＡＭ／ＥＲＡＳＥ  ＤＥＣＯＤＥ）」９６４と名付けられた信号を受けるための第１の入力端子、「読出し信号（ＲＥＡＤ  ＳＩＧＮＡＬ）」９６２と名付けられた信号を受けるための第２の入力端子、第１の電圧基準端子、グランド電位に接続された第２の電圧基準端子、そして出力端子を有する。電圧基準スイッチ９１２は第１の入力電圧基準端子、第２の入力電圧基準端子、そして第３の入力電圧基準端子、ならびにアイソレーション回路９１０の前記第１の電圧基準端子に電圧基準出力を提供するよう接続された出力端子を有する。
【００５８】
トランジスタ９２５はグランド電位に接続されたゲート、グランド電位に接続されたドレイン、電圧基準スイッチ９１２の第１の入力電圧基準端子に接続されたソース、そしてバルク端子を有する。バイアス回路９２０はトランジスタ９２５のソースに接続された第１の端子、およびトランジスタ９２５のバルク端子に接続された第２の端子を有する。バイアス回路９２０は抵抗９２１および９２２を含む。抵抗９２１はＶＤＤに接続された第１の端子、およびトランジスタ９２５のバルク電極に接続された第２の端子を有する。抵抗９２２は抵抗９２１の第２の端子に接続された第１の端子、およびトランジスタ９２５のソースに接続された第２の端子を有する。
【００５９】
消去電源９１４はグランド基準電位に接続された第１の端子、および電圧基準スイッチ９１２の第２の電圧基準入力に接続された第２の端子を有する。正のプログラム電源９１６はグランド電位基準に接続された第１の電圧端子、および電圧基準スイッチ９１２の第３の入力電圧基準端子に接続された第２の電圧基準端子を有する。トランジスタ９３６はグランド基準電位に接続されたゲート、アイソレーション回路９１２の出力端子に接続された第１の電流電極、選択ローに沿ったトランジスタの制御ゲートに接続された第２の電流電極、そして第１の電流電極に接続されたバルク電極を有する。トランジスタ９３４はゲート、第１の電流電極、トランジスタ９３６の第２の電流電極に接続された第２の電流電極、そしてトランジスタ９３６の第１の電流電極に接続されたバルク電極を有する。トランジスタ９３２はゲート、第１の電流電極、トランジスタ９３４の第１の電流電極に接続された第２の電流電極、そしてトランジスタ９３６の第１の電流電極に接続されたバルク電極を有する。負のプログラミング電源９３０はグランド電源に接続された第１の端子、およびトランジスタ９３２の第１の電流電極に接続された第２の端子を有する。パルス回路９４０は「デコードアドレス（ＤＥＣＯＤＥＤ  ＡＤＤＲＥＳＳ）」と名付けられた信号を受けるための入力、およびトランジスタ９３２のゲートに接続された第１の出力端子、ならびにトランジスタ９３４のゲートに接続された第２の出力端子を有する。高電圧ローデコーダ９５０は「アドレス（ＡＤＤＲＥＳＳ）」９６０と名付けられた信号を受けるための入力、そして前記「デコードアドレス」をパルス回路９４０に提供するための出力を有する。
【００６０】
図１０に示されるように、制御ゲートドライバ回路９００は高電圧プリデコードブロック４３２および高電圧ワードデコーダ４３０の一部を含むことに注意を要する。しかしながら、他の実施形態では、これらの機能の指定は異なるものとすることができる。したがって、制御ゲートドライバ回路９００によって総合的に機能が達成されることを認識することが重要である。
【００６１】
動作においては、制御ゲートドライバ回路９００は図３に示されかつさらに図４に関して説明された制御ゲートをドライブする。読出しモードの間には、電圧基準スイッチ９１２は第１の位置にセットされてトランジスタ９２５のソースへの電気的接続を許容する。また、読出しモードの間には、「読出し信号」９６２がアクティブになってアイソレーション回路／レベルシフタ９１０がその出力端子に第１の電圧基準端子における電圧に等しい電圧を提供するようにさせる。この電圧はトランジスタ９２５のＰチャネルしきい値電圧＋小さな付加的な値に等しい。この小さな付加的な値は抵抗９２１および９２２の相対的な寸法およびトランジスタ９２５の特性によって決定される。バイアス回路９２０はＭＯＳＦＥＴの基板効果（ｂｏｄｙ  ｅｆｆｅｃｔ）を使用してトランジスタ９２５のしきい値がやや増大するようにさせ、したがってダイオード接続されたトランジスタ９２５のソースの電圧がトランジスタ９３６のソースにおいてそれを導通させるために必要とされる電圧よりもやや高くなる。トランジスタ９２５およびトランジスタ９３６の間のバイアスにおける増分的な差のため、トランジスタ９３６はやや導通的になる。トランジスタ９３６をやや導通的にするこの制御はトランジスタ９２５のバルクをバイアス回路９２０によってソースよりもやや高くバイアスしかつトランジスタ９２５および９３６の間の整合を行なうことによって達成される。好ましくはトランジスタ９２５および９３６は同じゲート幅および同じゲート長さ寸法を与えられかつ集積回路上で同じ方向に向けられる。さらに、前記小さな付加的な電圧は好ましくは全ての予期されるプロセス変動に対してトランジスタ９３６が導通的になることを保証するよう選択される。
【００６２】
消去モードの間は、電圧基準スイッチ９１２は第２の位置にセットされて消去電源９１４およびアイソレーション回路／レベルシフタ９１０の第１の電圧基準端子を電気的に接続する。「読出し信号」９６２は消去モードの間はインアクティブであるから、アイソレーション回路／レベルシフタ９１０が＋１５ボルトを制御ゲートに供給するか否かは「ＰＧＭ／消去デコード信号」９６４によって決定される。「ＰＧＭ／消去デコード信号」９６４はプログラム／消去信号および低電圧ワードデコードブロック４２０または４６０から受信されるプリデコード信号の双方の論理的組合わせを表わす。消去モードの間に、もし「ＰＧＭ／消去デコード信号」９６４がアクティブであれば、制御ゲートドライバ９００は対応する制御ゲートを消去電源９１４によって発生される＋１５ボルトのレベルにドライブする。
【００６３】
プログラムモードの間に、電圧基準スイッチ９１２は前記第３の位置にセットされて正のプログラム電源９１６およびアイソレーション回路／レベルシフタ９１０の第１の電圧基準端子を電気的に接続する。消去モードと異なり、信号「ＰＧＲ／消去デコード」９６４は対応する制御ゲートが選択ローに位置しない場合はプログラムモードの間アクティブである。非選択ローをドライブする場合、アイソレーション回路／レベルシフタ９１０は３．５ボルトに等しい電圧をドライブしこれは正のプログラム電源９１６によって提供される。トランジスタ９３６の第１の電流電極に印加される３．５ボルトの信号はトランジスタ９３６を導通させ、それによって３．５ボルトの電圧をプログラミングのために選択されていないセルの制御ゲートに提供する。
【００６４】
信号「ＰＧＭ／消去デコード」９６４がインアクティブであり、対応する制御ゲートが選択ローに位置することを示している場合、アイソレーション回路／レベルシフタ９１０はＶＳＳをトランジスタ９３６の第１の電流電極にドライブし、トランジスタ９３６を非導通にする。同時に、高電圧ローデコーダ９５０はパルス回路９４０への信号「デコードアドレス」をアクティベイトする。パルス回路９４０はトランジスタ９３２および９３４を導通させ、負のプログラム電源９３０が制御ゲートに接続されるようにする。このようにして選択されたとき、トランジスタ９３６はアイソレーショントランジスタとして作用し負のプログラム電源９３０によって提供される−１２ボルトがアイソレーション回路／レベルシフタ９１０の出力端子に到達するのを防止することに注意を要する。
【００６５】
３．５ボルトのバイアスをプログラミングのために選択されていないセルに提供することにより、制御ゲートドライバ回路９００は２つの目的を達成する。第１に、それはフローティングゲートのエッジ近くの電界によって影響されるビットセル接合リーケージ電流の部分を低減する。このリーケージ電流の低減は次にプログラミング電源からの電流要求を低減する。制御ゲートドライバ回路９００はまた非選択制御ゲートに対する３．５ボルトのバイアスを使用しプログラミングのために選択されたビットライン上の非選択セルのトンネル酸化物にわたる電界を適度のものにする。これはビットライン電圧がプログラムされているビットラインの非選択セルに蓄積されているデータ状態を乱すレートを低減する。
【００６６】
負のプログラム電源９３０、正のプログラム電源９１６、および消去電圧９１４は左ハーフのビットセルアレイ４４０および右ハーフのビットセルアレイ４８０の双方に共通のものである。高電圧ワードデコードブロック４３０内には４つのトランジスタがありトランジスタ９３２が代表している。さらに、各々のワードラインに対応してトランジスタ９３４に対応するトランジスタがある。
【００６７】
プログラムモードの間に、選択ワードラインに連続的なアクティブ信号を提供する代わりに、パルス回路９４０は選択トランジスタ９３２および９３４にパルスの流れを提供して選択ワードライン上に−１２ボルトのプログラム電圧を除々に展開する。負のプログラム電源９３０を接続するための回路は読出しモードの速度が重要な経路にないから、速度を最大にする必要はなく、これはパルス回路９４０が必要とされる−１２ボルトを除々に展開できるようにする。さらに、トランジスタ９３２および９３４はより小さくすることができる。図示された実施形態では、トランジスタ９３４はメモリセルのピッチ内に適合するよう充分小さくできる。さらに、このパルス作用は負のプログラム電源９３０を発生するあるいは負のプログラム電源９３０として機能するチャージポンプにおける容量がより小さくできるようにする。
【００６８】
図１１は、図１０のパルス回路９４０の一部を実施するために使用できる特定の回路を回路図形式で示す。この回路は例示的なものでありかつ他の回路も使用できることに注意を要する。図１１はまたトランジスタ９３４およびＰチャネルトランジスタ１００２を示している。トランジスタ１００２はトランジスタ９３４と同様のものであるが、トランジスタ９３４とは異なるワードラインによって制御ゲートをドライブする。トランジスタ９３４は“ＣＧ０”と名付けられた制御ゲートドライブ信号を提供し、一方トランジスタ１００２は“ＣＧ１”と名付けられた異なる制御ゲート信号を提供する。本発明の特定の構成であるから、図１１の信号と図１０のものとの間に１対１の対応は必要ではない。
【００６９】
図１２は、部分的ブロック図および部分的回路図形式で本発明にしたがって図１０の制御ゲートドライバ回路９００のための電源電圧を発生するために使用されるチャージポンプ１１２０を示す。チャージポンプ１１２０は非線形段（ｎｏｎ−ｌｉｎｅａｒ  ｓｔａｇｅ）１１３０、基準電圧発生段１１４０、および線形段（ｌｉｎｅａｒ  ｓｔａｇｅｓ）１１５０および１１６０を含む。電圧基準発生回路１１４０は第１の電圧基準端子（ＶＤＤ）に接続され、かつ“Ｖｚ”と名付けられた基準電圧を生成する。ＶＤＤは２．７ボルトの公称値を有するより正の電源電圧端子であるが、これはさらに低い値を持つこともできる。回路段１１３０はＶＤＤに接続され、基準電圧Ｖｚおよび「プログラム／消去制御（ＰＲＯＧＲＡＭ／ＥＲＡＳＥ  ＣＯＮＴＲＯＬ）」と名付けられた信号を受け、かつ「プログラム電圧１（ＰＲＯＧＲＡＭ  ＶＯＬＴＡＧＥ１）」と名付けられた信号および“φＡ”，“φＢ”，“φＣ”および“φＤ”と名付けられた信号を生成する。線形段１１５０は信号φＣ，φＤおよび「プログラム電圧１」を受けかつ「消去電圧（ＥＲＡＳＥ  ＶＯＬＴＡＧＥ）」と名付けられた出力信号を発生する。線形段１１６０は信号φＡおよびφＢを受けかつ「プログラム電圧２（ＰＲＯＧＲＡＭ  ＶＯＬＴＡＧＥ２）」と名付けられた信号を発生する。図３に示されように、「プログラム電圧１」はほぼ５ボルトであり、一方「プログラム電圧２」はほぼ−１２ボルトであり、したがってこれらは図１のＥＥＰＲＯＭセルをプログラムするのに使用するのに適している。前記「消去電圧」もまたほぼ１５．５ボルトにセットされる。
【００７０】
非線形段１１３０は、ＶＤＤに接続された入力、電圧基準信号を受けるための“Ｖｚ”と名付けられた入力、および該入力において受信された電圧をほぼ倍化する（ｄｏｕｂｌｅ）出力電圧を生成するための出力を有する調整電圧倍化段（ｒｅｇｕｌａｔｅｄ  ｖｏｌｔａｇｅ  ｄｏｕｂｌｉｎｇ  ｓｔａｇｅ）１１３２を含む。非線形段１１３０はまた、前記回路段１１３２の出力に接続された入力、電圧基準信号を受けるための“Ｖｚ”と名付けられた入力、および該入力において受信された電圧をほぼ倍化した出力電圧を生成するための出力を有する電圧倍化段（ｖｏｌｔａｇｅ  ｄｏｕｂｌｉｎｇ  ｓｔａｇｅ）１１３４を含む。非線形段１１３０はさらに、前記回路段１１３４の出力に接続された入力、電圧基準信号を受けるための“Ｖｚ”と名付けられた入力、信号「プログラム電圧１」および位相信号φＡ，φＢ，φＣ，φＤを生成するための出力を有する電圧倍化段１１３６を含んでいる。
【００７１】
好ましくは前記電圧Ｖｚはいずれの回路段も「プログラム電圧１」によって要求される５ボルトより大きな出力を生成するのを制限するように選択される。本発明のこの実施形態では、各回路段は同じ電圧基準を受け、それらは全て同じ電圧Ｖｚを受ける。別の実施形態では、異なる基準電圧を各々の回路段に使用することができる。調整電圧倍化段１１３６はほぼ「プログラム電圧１」に等しい電圧振幅を有する一連のドライブ信号を発生する。これらのドライブ信号は前記線形段１１５０および１１６０にタイミングおよび電力を供給するために使用される。
【００７２】
前記電圧基準発生回路１１４０は調整電圧倍化段１１４４に接続された調整電圧倍化段１１４２を含む。前記回路段１１４４は線形段１１４６に接続されている。回路段１１４６は電流シャント調整ダイオード１１４８に接続され、該ダイオード１１４８は“ＶＳＳ”と名付けられた電源電圧端子に接続されている。ＶＳＳは一般にＶＤＤより低い電位であるゼロボルトの公称値を有する。前記調整電圧倍化段１１４２および１１４４は非調整（ｎｏｎ  ｒｅｇｕｌａｔｅｄ）様式で使用される。したがって、回路段１１４２は、回路段１１４４と同様に、その入力に提供された電圧を倍化する。同様に、線形段１１４６もまた非調整（ｎｕｒｅｇｕｌａｔｅｄ）である。しかしながら、当業者にはこれらの回路段１１４２，１１４４および１１４６のいずれの１つも固有のトランジスタのブレークダウンを防止するために２次的調整（ｓｅｃｏｎｄａｒｙ  ｒｅｇｕｌａｔｉｏｎ）を有することが必要であることを理解するであろう。回路段１１４２，１１４４および１１４６は与えられた用途の電流および面積の制約に応じて線形および電圧倍化段の種々の組合わせとすることができることが理解される。チャージポンプ１１２０のためには、回路段１１４２，１１４４および１１４６はダイオード１１４８をそれがブレークダウンするようにバイアスするのに充分な電圧Ｖｚを発生し、それによって基準電圧Ｖｚを発生することが必要である。
【００７３】
線形段１１５０および１１６０はそれぞれ「消去電圧」および「プログラム電圧２」を発生するために使用される。回路段１１５０および１１６０は技術的に良く知られたディクソン型（Ｄｉｃｋｓｏｎ  ｔｙｐｅ）の線形チャージポンプである。
【００７４】
図１３は、部分的ブロック図および部分的回路図形式で電圧倍化段（ｖｏｌｔａｇｅ  ｄｏｕｂｌｉｎｇ  ｓｔａｇｅ）１１３２を示す。電圧倍化段１１３２は図１２の他の電圧倍化段の１つとして使用できることに注意を要する。電圧倍化段１１３２は容量１２８２（Ｃ１），１２９２（Ｃ２）および１２０４（Ｃ３）、Ｐ型トランジスタ１２８３，１２８４，１２８５，１２８６，１２９３，１２９４，１２９５，１２９６および１２０２、Ｎ型トランジスタ１２８７，１２９７および１２０６、そしてレベルシフタ１２７０を含む。容量Ｃ１は第１の電極および第２の電極を有する。Ｐ型トランジスタ１２８３は“ＣＫ３”と名付けられた信号を受けるための制御電極、第１の電流電極、容量Ｃ１の第１の電極に接続された第２の電流電極、そしてその第１の電流電極に接続されたＮ型バルク端子を有する。トランジスタ１２８４はＣＫ７と名付けられた信号を受けるよう接続された制御電極、第１の電流電極、容量Ｃ１の第１の電極に接続された第２の電流電極、そしてトランジスタ１２８３のバルク端子に接続されたＮ型バルク端子を有する。Ｐ型トランジスタ１２８５はＣＫ６と名付けられた信号を受けるよう接続された制御電極、トランジスタ１２８４の第２の電流電極に接続された第１の電流電極、“ＶＩＮ”と名付けられた入力電圧を受けるよう接続された第２の電流電極、そしてＰ型トランジスタ１２８３のＮバルク端子に接続されたＮバルク端子を有する。Ｐ型トランジスタ１２８６はＣＫ５と名付けられた信号を受けるよう接続された制御電極、トランジスタ１２８５の第２の電流電極に接続された第１の電流電極、Ｃ１の第２の電極に接続された第２の電流電極、そして入力電圧ＶＩＮを受けるよう接続されたＮバルク端子を有する。トランジスタ１２８７はＣＫ１と名付けられた信号を受けるよう接続された制御電極、トランジスタ１２８６の第２の電流電極に接続された第１の電流電極、そして第１の電圧基準端子に接続された第２の電流電極を有する。トランジスタ１２９４はＣＫ８と名付けられた信号を受けるよう接続された制御電極、トランジスタ１２８４の第１の電流電極に接続された第１の電流電極、第２の電流電極、そしてＰ型トランジスタ１２８３のＮバルク端子に接続されたＮバルク端子を有する。Ｐ型トランジスタ１２９５はトランジスタ１２８６の制御電極に接続された制御電極、トランジスタ１２９４の第２の電流電極に接続された第１の電流電極、ＶＩＮを受けるよう接続された第２の電流電極、そしてトランジスタ１２８３のＮバルク端子に接続されたＮバルク端子を有する。Ｐ型トランジスタ１２９６はトランジスタ１２８５の制御電極に接続された制御電極、トランジスタ１２９５の第２の電流電極に接続された第１の電流電極、第２の電流電極、そしてＶＩＮを受けるよう接続されたＮバルク端子を有する。トランジスタ１２９７はＣＫ２と名付けられた信号を受けるよう接続された制御電極、トランジスタ１２９６の第２の電流電極に接続された第１の電流電極、そして第１の電圧基準端子に接続された第２の電流電極を有する。Ｃ２はトランジスタ１２９４の第２の電流電極に接続された第１の電極、そしてトランジスタ１２９６の第２の電流電極に接続された��２の電極を有する。トランジスタ１２９３はＣＫ４と名付けられたクロック信号を受けるよう接続された制御ノード、トランジスタ１２８３の第１の電流電極に接続された第１の電流電極、Ｃ２の第１の電流電極に接続された第２の電流電極、そしてトランジスタ１２８３のＮバルク端子に接続されたＮバルク端子を有する。
【００７５】
トランジスタ１２０２は第１の電圧基準端子に接続された制御電極、トランジスタ１２８３の第１の電流電極に接続された第１の電流電極、トランジスタ１２９４の第１の電流電極に接続された第２の電流電極、そしてトランジスタ１２８３のＮバルク端子に接続されたＮバルク端子を有する。容量Ｃ３はトランジスタ１２０２の第２の電流電極に接続されかつ「未調整出力電圧（ＵＮＲＥＧＵＬＡＴＥＤ  ＯＵＴＰＵＴ  ＶＯＬＴＡＧＥ）」と名付けられた信号をそこに提供する第１の電極、および第１の電圧基準端子に接続された第２の電圧を有する。トランジスタ１２０６は電圧Ｖｚを受けるよう接続された制御電極、Ｃ３の第１の電極に接続された第１の電流電極、そして「調整出力電圧（ＲＥＧＵＬＡＴＥＤＯＵＴＰＵＴ  ＶＯＬＴＡＧＥ）」と名付けられた出力を提供するための第２の電流電極を有する。レベルシフタ１２７０はトランジスタ１２０６の第１の電流電極に接続され、ＶＩＮ，φ１〜φ４を受け、かつ信号ＣＫ３，ＣＫ４，ＣＫ５，ＣＫ６，ＣＫ７およびＣＫ８を生成する。
【００７６】
動作においては、電圧基準回路１１４０は基準電圧Ｖｚを非線形段１１３０の電圧倍化段１１３２，１１３４および１１３６の各々に提供する。Ｖｚは電圧基準を提供するのみであるから、回路１１４０によって最少量の電荷が提供される必要があるのみである。非線形段１１３０は「プログラム電圧１」を提供し、かつしたがって、外部負荷（図示せず）によって必要とされる電荷を提供する。非線形段を使用することにより、より薄い誘電体層を有する第１ステージの容量を半導体装置の上に形成することができ、これはこれらの第１ステージにおける非常に低い電圧のためである。より薄い誘電体は、後に図１５を参照して説明するように、より高いキャパシタンスを有する容量を可能にする。これはより少ない半導体面積を使用したチャージポンプを可能にする。
【００７７】
図１４は図１３の電圧倍化段１１３２の動作を理解する上で有用な信号のタイミング図を示す。図１４は図１３の調整電圧倍化段１１３２の動作を制御する信号φ１〜φ４およびＣＫ１〜ＣＫ８のタイミング関係を示している。図１３と組合せて図１４を考察すると、各々のクロック信号はクロックサイクルの特定の時間、または部分、の間アクティブであるかあるいはインアクティブである。クロックサイクルの各部分はｔ１，ｔ２，ｔ３およびｔ４として参照される。ＣＫ１はｔ１およびｔ２の間にアクティブハイである。ＣＫ４はｔ１の間アクティブローである。ＣＫ６はｔ１の間アクティブローである。ＣＫ８はｔ１の間アクティブローである。ＣＫ２は期間ｔ３およびｔ４の間アクティブハイであり、ＣＫ３はｔ３の間アクティブローである。ＣＫ５はｔ３の間アクティブローである。ＣＫ７はｔ３の間アクティブローである。図１４の矢印はｔ２またはｔ４の間に実質的に同じ時間に、しかしながら実際には実質的に同じ時間に生じる他のエッジに続いて、エッジが発生することを示していることに注意を要する。例えば、時間ｔ２のＣＫ４の立上がりエッジは時間ｔ２の間のＣＫ６の立上がりエッジの後に発生する。これは、結果的にＣＫ６によって制御されるトランジスタがＣＫ４信号がインアクティブになる前に遷移することを保証する。ＣＫ１およびＣＫ２はそれぞれ時間ｔ２およびｔ４の終わりでアクティブローに遷移する。図１４のタイミングは前記容量１２８２および１２９２が入力信号によって交互に充電されるようにし、一方トランジスタ１２０６を通して「調整された出力電圧」を提供できるようにする。
【００７８】
ｔ１の間に、いったん定常状態が得られると、容量Ｃ１が充電され、一方容量Ｃ２が放電される。容量Ｃ１の充電はトランジスタ１２８５および１２８７がアクティブにドライブされるため容易に可能であり、一方トランジスタ１２８４，１２８６および１２８３はインアクティブにドライブされる。これは容量Ｃ１をＶＩＮおよび前記第１の電圧基準の間に接続し、一方容量Ｃ１を回路１１３２の残りの部分から隔離する。その結果、電荷はそれが電圧ＶＩＮに充電されるまで、あるいはそのサイクルが終了するまでＣ１に流れ込む。ｔ３の間に、容量Ｃ２が同様の方法でＶＩＮに充電される。
【００７９】
ｔ１の間に、Ｃ２は前記「未調整出力電圧」を生成するのに必要な２倍にされた電圧を発生している。これはトランジスタ１２９３，１２９６および１２９４がアクティブにドライブされ、一方トランジスタ１２９７，１２９５，１２８４，１２８６がインアクティブにドライブされることによって可能となる。これはＣ２を「未調整出力電圧」端子とＶＩＮとの間に接続し、一方容量Ｃ２を回路１１３２の残りから分離する。未調整出力電圧を表す、トランジスタ１２９４の第１の電極に生成される電圧はＣ２に渡る電圧とＶＩＮの加算したものである。前に述べたように、Ｃ２に渡る電圧はほぼＶＩＮであり、したがって２倍、または倍化された、ＶＩＮを生成する。前記未調整出力電圧は実質的に一定である信号Ｖｚによってバイアスされるトランジスタ１２０６によって調整されて「調整された出力電圧」を提供する。ｔ３の間に、容量Ｃ１はＶＩＮと出力端子との間に同様の方法で接続される。
【００８０】
時間ｔ２の間に、電荷がトランジスタ１２８６および１２８７に共通の電極において注入されるのを防止するため、トランジスタ１２８７をアクティブ状態に保持することが必要である。これは前記電極がグランドに保持されることを保証し、それによって前記電極によって表されるドレイン−基板接合が順方向バイアスされないことを保証する。例えば、トランジスタ１２８４，１２８５および１２８６がトランジスタ１２８７がインアクティブになる前に完全に遷移することを保証することによって、基板接合の順方向バイアスの可能性が避けられる。同様に、トランジスタ１２９４，１２９５および１２９６が時間ｔ４の間に遷移している間に、トランジスタ１２９７はアクティブに保持されてトランジスタ１２９６および１２９７に共通のノードにおいて同じ影響を避けることが保証される。
【００８１】
トランジスタ１２８３，１２８４，１２８５，１２９３，１２９４，１２９５および１２０２は共通のＮバルク端子を有する。本発明の一実施形態に係わるＮバルク端子は実際にはＮウェルである。このＮウェルは時間ｔ３およびｔ１の間にアクティブであるそれぞれトランジスタ１２８３および１２９３を通して「未調整出力電圧」に充電される。トランジスタ１２０２はＮウェル電圧が「調整された出力電圧」より大幅に上昇せずかつ長い期間の間そこにとどまっていることを保証するために使用される弱いトランジスタである。例えば、スタートアップに際して、あるいは出力ロードがチャージポンプの出力に加えられた時、Ｎウェルが「未調整出力電圧」よりもかなり上の電圧に充電される状況が存在する可能性がある。そのような電圧差はＭＯＳトランジスタがそうでない場合よりも導通しにくくする。もし持続されればそのような状態はポンプの総合的な出力を低減することになる。そのため、トランジスタ１２０２はいずれの電圧差も単に過渡的な性質のものであることを保証する。Ｎバルクを「未調整出力電圧」にドライブし、それがそれぞれのサイクルに充電および放電させないようにすることにより、前記ウェルに関連する容量寄生によって何等の電荷も失われないため高い効率を得ることができる。
【００８２】
時間ｔ２およびｔ４の間に、ＣＫ４が遷移しかつＣＫ１が遷移しない期間となることが可能である。この時間の間に、「調整された出力電圧」はその電圧を容量Ｃ１またはＣ２から受けることは可能ではなく、したがって、容量Ｃ３はこの期間の間のギャップを橋渡しする（ｂｒｉｄｇｅ）ために必要であり、かつ時間ｔ２およびｔ４の間にレベルシフタ１２７０によって必要とされる電荷を供給する。一般に、ｔ２によって表される時間はｔ１よりもずっと小さいため、容量Ｃ３は容量Ｃ１およびＣ２よりもずっと小さくなるであろう。同様に、Ｃ３は時間ｔ４の間に必要な電圧を提供する。
【００８３】
レベルシフタ１２７０は図１４に示されるように信号φ１〜φ４を受ける。φ１は時間ｔ１の間にアクティブ信号を表す。信号φ２は時間ｔ２の間アクティブな信号を表す。信号φ３は時間ｔ３の間アクティブ期間を表す。信号φ４は時間ｔ４の間アクティブな信号を表す。これらの信号は組み合わされてＣＫ１〜ＣＫ８のための適切なアクティブ信号およびインアクティブ信号を発生する。ＣＫ１およびＣＫ２はゼロまたはグランドのインアクティブロー電圧を有し、かつＶＤＤのアクティブハイの電圧基準を有する。ＣＫ３〜ＣＫ８は、アクティブであってもあるいはインアクティブであっても、ゼロまたはグランドに等しいロー信号を有し、一方ハイ状態は、アクティブであってもあるいはインアクティブであっても容量Ｃ３の第１の電極に現れる「未調整出力電圧」に等しい。さらに、ＣＫ１およびＣＫ２はそれぞれ信号φ１およびφ２そして信号φ３およびφ４を組合せることによって発生される。したがって、レベルシフタは図１２のチャージポンプ１１２０内の回路段をドライブするのに必要な適切な電圧レベルを印加する。
【００８４】
図１２に戻ると、回路段１１４２および１１４４は図１３の調整された電圧倍化段回路を使用して実施される。しかしながら、ブロック１１４４はディクソン型（Ｄｉｃｋｓｏｎ  ｔｙｐｅ）回路段１１４６をドライブするために２つの信号、φ５およびφ６、をドライブするよう示されている。ディクソン回路段１１４６の要求のため、信号φ５およびφ６は実質的に回路段１１４４のバイアスまたは出力電圧に等しくなければならない。この条件が適合すると、３つの内部回路段を有する、ディクソン回路段１１４６はその入力電圧の４倍程度の出力電圧を提供できるが、いずれの場合も、ダイオード１１４８のブレークダウン電圧に制限される。
【００８５】
非線形段１１３０の回路段１１３２，１１３４および１１３６は図１３の調整された電圧倍化段回路１１３２を使用する。これらの場合のいずれにおいても、調整電圧Ｖｚはいずれの回路段によって発生される電圧をも５ボルトに制限する。非線形段１１３０の最終段は付加的なフェーズ信号φＡ，φＢ，φＣおよびφＤを提供する。これらの信号は「調整された出力電圧」ノードおよびグランドの間に接続された２つのＮおよびＰトランジスタ対（図示せず）を使用して回路１１３２から発生される。タイミングは図１４のタイミング信号によって制御される。ＮおよびＰトランジスタのどの対が選択されるかは実際には「プログラム／消去制御」信号によって制御される。選択されたＮおよびＰトランジスタ対はディクソン型チャージポンプ１１５０および１１６０が動作できるようにするのに必要な相補出力信号を発生する。回路段１１５０および回路段１１６０の動作は１つの回路段のみが任意の与えられた時間にドライブされる点でお互いに排他的であることが注目されるべきである。
【００８６】
調整されたに電圧倍化段１１３２，１１３４，１１３６，１１４２および１１４８の各々に対するＣ１およびＣ２のための容量値を推定または計算するために、以下の式を使用することができる。
【数１】
Ｑ＝Ｉｏｕｔ／Ｆｒｅｑ
【数２】
Ｖ（ｎ）＝ＶＤＤ＊（Ｖｏｕｔ／ＶＤＤ）＊＊（ｎ／Ｎ）
【数３】
Ｖｃ（ｎ）＝２＊Ｖ（ｎ−１）−Ｖ（ｎ）
【数４】
Ｃ（ｎ）＝ＱＥ１２＊（（２＊＊（Ｎ−ｎ））＊（ｅｆｆ
＊＊（ｎ−１−Ｎ）））／Ｖｃ（ｎ）
【数５】
Ｃｔｏｔａｌ（Ｎ）＝（ｎ＝１からＮまでのすべてのＣ（ｎ）の合計）
この場合、ＶＤＤは電源電圧であり、
Ｎはチャージポンプにおける回路段の数であり、
Ｉｏｕｔは所望の出力電流であり、
Ｖｏｕｔは所望の出力電圧であり、
ｅｆｆは回路の効率であり、
Ｆｒｅｑはチャージポンプがスイッチングしている周波数である。
【００８７】
数式１はチャージポンプ出力において得られる電荷の量を示す。数式２は回路段が一様なステージ間電圧利得を生じるような寸法とされている場合のある与えられた回路段ｎの出力における電圧を示す。数式３はＣ１またはＣ２のような容量の充電および放電を含む、ある与えられた回路段の容量にわたるかつポンプサイクルの間における電圧の変化を示す。数式４はある回路段のかつピコファラッドで示されたチャージポンプの合計の容量を示す。値Ｃ（ｎ）はＣ１およびＣ２の容量の合計である。一般に、Ｃ１およびＣ２は実質的に同じである。例えば、１．８ボルトのＶＤＤおよび１マイクロアンペアの出力電流および４．５ボルトの要求出力電圧を必要とし、１メガヘルツのクロック信号および９８％の回路効率を有する３段のチャージポンプに対し、第１の回路段に対する容量値は出力電流のマイクロアンペアあたり３．７ピコファラッドである。回路段２は出力電流のマイクロアンペアあたり１．３ピコファラッドの容量要求を有し、一方回路段３は出力電流のマイクロアンペアあたり０．５ピコファラッドの容量要求を有する。これはＣ１およびＣ２の組み合わされたキャパシタンスに対して必要な容量値である。
【００８８】
上に述べたような選択された容量値は本発明の非線形チャージポンプを使用する利点を示している。回路段１（ステージ１）の容量は組み合わされた回路段２（ステージ２）または回路段３（ステージ３）において要求される容量よりも遥かに大きい。この関係は図１５に示されており、同図はグラフ形式で図１２のチャージポンプ１１２０の各回路段に関連する容量を示している。前記利点は第１の回路段の動作電圧が第２および第３の回路段のものより遥かに低く、それによって容量Ｃ１の形成においてより薄い誘電体層が使用できることである。例えば、本発明の１実施形態では、容量Ｃ１の誘電体層はビットセルにおいて使用されるトンネル酸化物誘電体と同じ厚さとすることができる。これは回路段Ｃ２およびＣ３において要求される厚膜誘電体を使用するものよりも、それらに関連する大きな電圧のため、ずっと小さな表面積を使用して容量を形成できるようにする。
【００８９】
本発明の１つの態様はロード装置（ｌｏａｄｉｎｇ  ｄｅｖｉｃｅ）（５４８）が電流源を備えることである。
【００９０】
本発明の他の態様は複数の電流−電圧変換器（５１２，５１３）の各々が対応するビットラインに結合された第１の電流電極、基準電圧を受けるためのゲート、および選択回路（５１５）の対応する入力端子に結合された第２の電流電極を有する金属酸化物半導体（ＭＯＳ）トランジスタを備えることである。
【００９１】
本発明のさらに別の態様は、前記選択回路（５１５）が複数の相補ＭＯＳ（ＣＭＯＳ）伝送ゲートを備えることであり、各々の伝送ゲートは前記選択回路（５１５）の対応するトランジスタの第２の電流電極に結合された第１の端子、コラムデコーダ（４１０）の出力端子に結合された第１および第２の制御電極、そして前記選択回路（５１５）の出力端子に結合された第２の端子を有する。
【００９２】
本発明のさらに別の態様は、メモリセルのアレイ（４４０）が不揮発性メモリセルのアレイを具備することであり、該不揮発性メモリセルの各々は電気的に消去可能なプログラム可能（ＥＥＰＲＯＭ）メモリセルによるような、フローティングゲート上に蓄積される電荷によって決定されるその論理状態を有し、かつ前記アレイ（４４０）はさらにフラッシュＥＥＰＲＯＭアレイとすることができる。
【００９３】
本発明が好ましい実施形態に関して説明されたが、当業者には本発明が数多くの方法で変更できかつ特に上に述べかつ説明したもの以外の数多くの実施形態を取り得ることは明らかであろう。例えば、メモリセルをプログラムするために他の電圧レベルを使用することができ、あるいは制御回路によって異なる数の制御ゲートを制御することができる。従って、添付の特許請求の範囲により本発明の真の精神および範囲内に入る本発明のすべての変更をカバーすることを意図している。
【図面の簡単な説明】
【図１】メモリアレイを示す電気回路図である。
【図２】本発明と共に使用することができるメモリセルの断面図である。
【図３】本発明に従ってメモリアレイを動作させるための方法を示す説明図である。
【図４】本発明に係わるメモリモジュールを部分的ブロック図および部分的平面図形式で示す説明図である。
【図５】図４のメモリモジュールの読み出しに関連するデコードおよびセンスアンプ部を部分的にブロック図、部分的論理図、および部分的回路図形式で示す説明図である。
【図６】導通および非導通メモリセルの双方の読出しサイクルに関連する種々の信号を示すタイミング図である。
【図７】図４のメモリモジュールにおいて使用するためのプログラミング用ドライバを示すブロック図である。
【図８】図９と組合せて、図５および図７に関連して示される回路の部分を構成するために使用できる回路を部分的論理図および部分的回路図形式で示す電気回路図である。
【図９】図８と組合せて、図５および図７を参照して示す回路の部分を実施するために使用できる回路を部分的論理図および部分的回路図形式で示す電気回路図である。
【図１０】本発明に係わる制御ゲートドライバ回路を部分的ブロック図、部分的論理図、および部分的回路図形式で示す説明図である。
【図１１】図１０のパルス回路の一部を実施するために使用できる特定の回路を示す電気回路図である。
【図１２】本発明に従って図１０の制御ゲートドライバ回路のための供給電圧を発生するために使用されるチャージポンプを部分的ブロック図および部分的回路図形式で示す説明図である。
【図１３】図１２の電圧倍化段の１つを部分的ブロック図および部分的回路図形式で示す説明図である。
【図１４】図１３の電圧倍化段の動作を理解する上で有用な信号のタイミング図である。
【図１５】図１２のチャージポンプの各々の回路段に関連する容量をグラフ形式で示す説明図である。
【符号の説明】
２５  メモリアレイ
１０  選択メモリセル
３０  非選択メモリセル
２２  アイソレーション用トランジスタ
２３  フローティングゲートトランジスタ
４００  メモリモジュール
４１０  制御およびプリデコード部
４２０，４６０  低電圧ワードデコード部
４３０，４７０  高電圧ワードデコード部
４３２，４７２  高電圧プリデコード部
４４０，４８０  ビットセルアレイ
４５０  センスアンプ部
５００  デコードおよびセンスアンプ部
５１０，５２０  デコード論理部
５４２，５４４，５６２，５６４  Ｐ型ＭＯＳトランジスタ
５４６，５６６  インバータ
５４８，５５０，５６８，５７０  電流源
５３０  電圧比較器
５１２，５１３  Ｎ型ＭＯＳトランジスタ
５１５  選択回路
５１１  しきい値電圧発生器
５１７，５１８  伝送ゲート
５２２，５２３  Ｎ型ＭＯＳトランジスタ
５２１  しきい値電圧発生器
５２５  選択回路
５２７，５２８  伝送ゲート
７００  プログラミング用ドライバ
７１０  プログラムドライバ
７２０，７６０  デコーダ
７４０，７８０  フォーシング回路
７３０，７７０  アイソレーション回路
７５０  バランス型ラッチ
９００  制御ゲートドライバ回路
９１０  アイソレーション回路／レベルシフタ
９１２  電圧基準スイッチ
９２５  ９３２，９３４，９３６  Ｐ型ＭＯＳトランジスタ
９２０  バイアス回路
９１４  消去電源
９１６  正のプログラム電源
９３０  負のプログラム電源
９４０  パルス回路
９５０  高電圧ローデコーダ
１１２０  チャージポンプ
１１３０  非線形段
１１４０  基準電圧発生段
１１５０，１１６０  線形段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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