(57)【特許請求の範囲】
【請求項１】
第１の行線と、
電流通路の一端が第１の列線に接続され、前記第１の行線によって選択的に駆動される第１のメモリセルと、
電流通路の一端が第２の列線に接続され、前記第１の行線によって選択的に駆動される第１のトランジスタと、
第２の行線と、
電流通路の一端が前記第１のメモリセルの電流通路の他端に接続され、他端が第３の列線に接続され、前記第２の行線によって選択的に駆動される第２のトランジスタと、
電流通路の一端が前記第１のトランジスタの電流通路の他端に接続され、他端が前記第３の列線に接続され、前記第２の行線によって選択的に駆動される第２のメモリセルと、
前記第１及び第２のメモリセルは浮遊ゲートと制御ゲートとを有し、前記第１及び第２の行線に高電圧を供給することによって、前記第１及び第２のメモリセルの制御ゲートを前記第１及び第２のメモリセルが形成される半導体基板に対して正の高電圧とし、前記浮遊ゲートに電子を注入して前記第１及び第２のメモリセルの閾値電圧を正に設定する第１のプログラム手段と、
前記第１あるいは前記第２の行線に前記半導体基板に対して負の電圧を供給することによって、前記第１あるいは前記第２のメモリセルの制御ゲートを負の電圧に設定し、前記第１の列線あるいは前記第３の列線に選択的に前記半導体基板に対して正となる電圧を供給して、前記浮遊ゲートから選択的に電子を放出し、前記第１あるいは前記第２のメモリセルの閾値電圧を負に設定することにより、前記第１あるいは前記第２のメモリセルの閾値電圧を正あるいは負する第２のプログラム手段と
を具備することを特徴とする不揮発性半導体メモリ装置。
【請求項２】
第１の行線と、
電流通路の一端が第１の列線に接続され、前記第１の行線によって選択的に駆動される第１のメモリセルと、
電流通路の一端が第２の列線に接続され、前記第１の行線によって選択的に駆動される第１のトランジスタと、
第２の行線と、
電流通路の一端が前記第１のメモリセルの電流通路の他端に接続され、他端が第３の列線に接続され、前記第２の行線によって選択的に駆動される第２のトランジスタと、
電流通路の一端が前記第１のトランジスタの電流通路の他端に接続され、他端が前記第３の列線に接続され、前記第２の行線によって選択的に駆動される第２のメモリセルと、
前記第１及び第２のメモリセルは浮遊ゲートと制御ゲートとを有し、前記第１及び第２の行線に前記メモリセルが形成される半導体基板に対して負の高電圧を供給することによって、前記第１及び第２のメモリセルの制御ゲートを前記負の高電圧とし、前記浮遊ゲートから電子を放出して前記第１及び第２のメモリセルの閾値電圧を正に設定する第１のプログラム手段と、
前記第１の行線に前記基板に対して正の電圧を供給することによって、前記第１のメモリセルの制御ゲートを前記正の電圧に設定するとともに、前記第１の列線に第１の所定の電圧あるいはこの第１の所定の電圧よりも高い値を有する第２の所定の電圧を供給し、前記第１の所定の電圧が供給されたときには前記第１のメモリセルの浮遊ゲートに電子を注入して前記第１のメモリセルの閾値電圧を負に設定し、前記第２の電圧が供給されたときには前記第１のメモリセルは閾値電圧が正のままにされるようにして、前記メモリセルの閾値電圧を正あるいは負にプログラムする第２のプログラム手段と
を具備することを特徴とする不揮発性半導体メモリ装置。
【請求項３】
前記第１、第２のメモリセルの浮遊ゲートとチャネル領域の間に位置するゲート絶縁膜の厚みは、前記第１、第２のトランジスタのゲート絶縁膜より薄く設定されていることを特徴とする請求項１又は２記載の不揮発性半導体メモリ装置。
【請求項４】
第１の行線と、
電流通路の一端が第１の列線に接続され、前記第１の行線によって選択的に駆動される第１のメモリセルと、
電流通路の一端が第２の列線に接続され、前記第１の行線によって選択的に駆動される第１のトランジスタと、
第２の行線と、
電流通路の一端が第１のメモリセルの電流通路の他端に接続され、他端が第３の列線接続され、前記第２の行線によって選択的に駆動される第２のトランジスタと、
電流通路の一端が前記第１のトランジスタの電流通路の他端に接続され、他端が前記第３の列線に接続され、前記第２の行線によって選択的に駆動される第２のメモリセルと、
第３の行線と、
電流通路の一端が前記第３の列線に接続され、前記第３の行線によって選択的に駆動される第３のメモリセルと、
電流通路の一端が前記第３の列線に接続され、前記第３の行線によって選択的に駆動される第３のトランジスタと、
第４の行線と、
電流通路の一端が前記第３のメモリセルの電流通路の他端に接続され、他端が前記第１の列線に接続され、前記第４の行線によって選択的に駆動される第４のトランジスタと、
電流通路の一端が前記第３のトランジスタの電流通路の他端に接続され、他端が前記第２の列線に接続され、前記第４の行線によって選択的に駆動される第４のメモリセルと、
前記第１乃至第４のメモリセルはそれぞれ浮遊ゲートと制御ゲートとを有し、前記第１乃至第４の行線に前記メモリセルが形成される半導体基板に対して第１の負の高電圧を供給することによって、前記第１乃至第４のメモリセルの制御ゲートを前記第１の負の高電圧とし、前記浮遊ゲートから電子を放出して前記第１乃至第４のメモリセルの閾値電圧を正に設定する第１のプログラム手段と、
前記第１乃至第４の行線に前記基板に対して正の電圧を選択的に供給することによって、前記第１乃至第４のメモリセルの制御ゲートを前記正の電圧に選択的に設定するとともに、前記第１乃至第３の列線内の所定の列線に第１の所定の電圧あるいはこの第１の所定の電圧よりも高い値を有する第２の所定の電圧を選択的に供給し、前記第１の所定の電圧が供給されたときには選択された前記メモリセルの浮遊ゲートに電子を注入し、このメモリセルの閾値電圧を負に設定し、前記第２の所定の電圧が供給された時は選択された前記メモリセルは閾値電圧を正のままにされるようにして、前記第１乃至第４のメモリセルの閾値電圧を正あるいは負にプログラムする第２のプログラム手段と
を具備することを特徴とする不揮発性半導体メモリ装置。
【請求項５】
前記第１の所定の電圧あるいは前記第２の所定の電圧が供給される前記列線に接続された非選択状態の前記メモリセルの制御ゲートを形成する前記行線を前記正の電圧よりもその値が低い正の電圧に設定する電圧設定手段を具備することを特徴とする請求項４記載の不揮発性半導体メモリ装置。
【請求項６】
第１の行線と、
電流通路の一端が第１の列線に接続され閾値電圧が負または正に設定され、前記第１の行線によって選択的に駆動される第１のメモリセルと、
第２の行線と、
前記第２の行線によって選択的に駆動され、電流通路の一端が前記第１のメモリセルの電流通路の他端に接続され、他端が第２の列線に接続され、前記第１のメモリセルの閾値電圧が負に設定されている場合、第１のメモリセルとともに前記第１の列線と第２の列線を電気的に接続する電流経路を形成する第１のトランジスタと、
電流通路の一端が前記第２の列線に接続され閾値電圧が負または正に設定され、前記第２の行線によって選択的に駆動される第２のメモリセルと、
前記第１の行線によって選択的に駆動され、電流通路の一端が前記第２のメモリセルの電流通路の他端に接続され他端が第３の列線に接続され、前記第２のメモリセルの閾値電圧が負に設定されている場合、第２のメモリセルとともに前記第３の列線と第２の列線を電気的に接続する電流経路を形成する第２のトランジスタと
を具備することを特徴とする不揮発性半導体メモリ装置。
【請求項７】
第１の行線と、
電流通路の一端が第１の列線に接続され、前記第１の行線によって選択的に駆動される第１のメモリセルと、
電流通路の一端が第２の列線に接続され、前記第１の行線によって選択的に駆動される第１のトランジスタと、
第２の行線と、
電流通路の一端が前記第１のメモリセルの電流通路の他端に接続され、他端が第３の列線に接続され、前記第２の行線によって選択的に駆動される第２のトランジスタと、
電流通路の一端が前記第１のトランジスタの電流通路の他端に接続され、他端が第４の列線に接続され、前記第２の行線によって選択的に駆動される第２のメモリセルと、
前記第１及び第２のメモリセルは浮遊ゲートと制御ゲートとを有し、前記第１及び第２の行線に高電圧を供給することによって、前記第１及び第２のメモリセルの制御ゲートを前記第１及び第２のメモリセルが形成される半導体基板に対して正の高電圧とし、前記浮遊ゲートに電子を注入して前記第１及び第２のメモリセルの閾値電圧を正に設定する第１のプログラム手段と、
前記第１あるいは前記第２の行線に前記半導体基板に対して負の電圧を供給することによって、前記第１あるいは前記第２のメモリセルの制御ゲートを負の電圧に設定し、前記第１の列線あるいは前記第４の列線に選択的に前記半導体基板に対して正となる電圧を供給して、前記浮遊ゲートから選択的に電子を放出し、前記第１あるいは前記第２のメモリセルの閾値電圧を負に設定することにより、前記第１あるいは前記第２のメモリセルの閾値電圧を正あるいは負にプログラムする第２のプログラム手段と
を具備することを特徴とする不揮発性半導体メモリ装置。
【請求項８】
第１の行線と、
電流通路の一端が第１の列線に接続され、前記第１の行線によって選択的に駆動される第１のメモリセルと、
電流通路の一端が第１の列線に接続され、前記第１の行線によって選択的に駆動される第１のトランジスタと、
第２の行線と、
電流通路の一端が前記第１のメモリセルの電流通路の他端に接続され、他端が第２の列線に接続され、前記第２の行線によって選択的に駆動される第２のトランジスタと、
電流通路の一端が第１の列線に接続され、前記第２の行線によって選択的に駆動される第２のメモリセルと、
第３の行線と、
電流通路の一端が前記第２のメモリセルの電流通路の他端に接続され、他端が前記第２の列線に接続され、前記第３の行線によって選択的に駆動される第３のトランジスタと、
電流通路の一端が前記第１のトランジスタの電流通路の他端に接続され、他端が前記第２の列線に接続され、前記第３の行線によって選択的に駆動される第３のメモリセルと、
前記第１乃至第３のメモリセルは浮遊ゲートと制御ゲートとを有し、前記第１乃至第３の行線に高電圧を供給することによって、前記第１乃至第３のメモリセルの制御ゲートを前記第１乃至第３のメモリセルが形成される半導体基板に対して正の高電圧とし、前記浮遊ゲートに電子を注入して前記第１乃至第３のメモリセルの閾値電圧を正に設定する第１のプログラム手段と、
前記第１乃至第３の行線のうちの１つに前記半導体基板に対して負の電圧を供給することによって、前記第１乃至第３のメモリセルのうちの１つのメモリセルを選択し、前記第１の列線あるいは前記第２の列線に選択的に前記半導体基板に対して正となる電圧を供給して、前記選択されたメモリセルの浮遊ゲートから電子を放出し、前記選択されたメモリセルの閾値電圧を負にプログラムする第２のプログラム手段と
を具備することを特徴とする不揮発性半導体メモリ装置。
【請求項９】
第１の列線と、
第１の行線と、
前記第１の列線に接続され、前記第１の行線に沿って配置された共通配線と、
電流通路の一端が前記共通配線に接続され、前記第１の行線によって選択的に駆動される第１のメモリセルと、
電流通路の一端が前記共通配線に接続され、前記第１の行線によって選択的に駆動される第１のトランジスタと、
第２の行線と、
電流通路の一端が前記第１のメモリセルの電流通路の他端に接続され、他端が第２の列線に接続され、前記第２の行線によって選択的に駆動される第２のトランジスタと、
電流通路の一端が前記第１のトランジスタの電流通路の他端にそれぞれ接続され、他端が前記第２の列線に接続され、前記第２の行線によって選択的に駆動される第２のメモリセルと、
前記第１の行線に接続されている第１のメモリセルをプログラムする場合、前記第１、第２の列線及び前記共通配線を接地電位とし、前記第１の行線に高電圧を供給し、第２の行線を接地電位とすることにより、第１のメモリセルの浮遊ゲートに電子を注入し、前記第１のメモリセルの閾値電圧を正として一方の論理データを設定する第１のプログラム手段と、
前記第１のメモリセルに前記第２の列線を用いて他方の論理データをプログラムする場合、前記共通配線を所定の正電位に設定し、前記第１の行線を接地電位とし、第２の行線及びに第２の列線に高電圧を供給し、前記第２のトランジスタをオンとし、この第２のトランジスタを通して前記第１のメモリセルの浮遊ゲートから第２の列線に電子を放出させ、この第１のメモリセルの閾値電圧を負として他方の論理データを設定する第２のプログラム手段と
を具備することを特徴とする不揮発性半導体メモリ装置。
【請求項１０】
前記第１、第２のメモリセルは浮遊ゲートと制御ゲートとを有することを特徴とする請求項９記載の不揮発性半導体メモリ装置。
【請求項１１】
第１の列線と、
第１の行線と、
前記第１の列線に接続され、前記第１の行線に沿って配置された共通配線と、
電流通路の一端が前記共通配線に接続され、前記第１の行線によって選択的に駆動される第１のメモリセルと、
電流通路の一端が前記共通配線に接続され、前記第１の行線によって選択的に駆動される第１のトランジスタと、
第２の行線と、
電流通路の一端が前記第１のメモリセルの電流通路の他端に接続され、他端が第２の列線に接続され、前記第２の行線によって選択的に駆動される第２のトランジスタと、
電流通路の一端が前記第１のトランジスタの電流通路の他端に接続され、他端が第３の列線に接続され、前記第２の行線によって選択的に駆動される第２のメモリセルと、
前記第１の行線に接続されている複数の第１のメモリセルをプログラムする場合、前記第１、第２の列線及び前記共通配線を接地電位とし、前記第１の行線に高電圧を供給し、第２の行線を接地電位とすることにより、各第１のメモリセルの浮遊ゲートに電子を注入し、前記第１のメモリセルの閾値電圧を正として一方の論理データを設定する第１のプログラム手段と、
前記第１のメモリセルに前記第２の列線を用いて他方の論理データをプログラムする場合、前記共通配線を所定の正電位に設定し、前記第１の行線を接地電位とし、第２の行線及び前記第２の列線に高電圧を供給し、前記第２のトランジスタをオンとし、この第２のトランジスタを通して前記第１のメモリセルの浮遊ゲートから第２の列線に電子を放出させ、このメモリセルの閾値電圧を負として他方の論理データを設定する第２のプログラム手段と
を具備することを特徴とする不揮発性半導体メモリ装置。
【請求項１２】
前記各第１、第２のメモリセルは浮遊ゲートと制御ゲートとを有することを特徴とする請求項１１記載の不揮発性半導体メモリ装置。
【請求項１３】
第１の列線と、
第１の行線と、
前記第１の列線に接続され、前記第１の行線に沿って配置された共通配線と、
電流通路の一端が前記共通配線に接続され、前記第１の行線によって選択的に駆動される第１のメモリセルと、
電流通路の一端が前記共通配線に接続され、前記第１の行線によって選択的に駆動される第１のトランジスタと、
第２の行線と、
電流通路の一端が前記第１のメモリセルの電流通路の他端に接続され、他端が第２の列線に接続され、前記第２の行線によって選択的に駆動される第２のトランジスタと、
電流通路の一端が前記第１のトランジスタの電流通路の他端に接続され、他端が第３の列線に接続され、前記第２の行線によって選択的に駆動される第２のメモリセルと、
前記第１、第２の行線を接地電位とし、半導体基板に高電圧を供給し、前記第１、第２のメモリセルの各浮遊ゲートから電子を放出させ、第１、第２のメモリセルに負の閾値電圧を設定する第１のプログラム手段と、
前記第２のメモリセルをプログラム場合、前記第１、第２の行線に所定の正の電圧を供給し、前記第３の列線に所定の正の電圧を供給し、他の列線及び共通配線を接地電位とし、第２のメモリセル及び第２のトランジスタを通して前記第３の列線から共通配線に電流を流すことにより、第２のメモリセルの浮遊ゲートに電子を注入して正の閾値電圧を設定する第２のプログラム手段と
を具備することを特徴とする不揮発性半導体メモリ装置。
【請求項１４】
第１の列線と、
第１の行線と、
前記第１の列線に接続され、前記第１の行線に沿って配置された共通配線と、
電流通路の一端が前記共通配線に接続され、前記第１の行線によって選択的に駆動される第１のメモリセルと、
電流通路の一端が前記共通配線に接続され、前記第１の行線によって選択的に駆動される第１のトランジスタと、
第２の行線と、
電流通路の一端が前記第１のメモリセルの電流通路の他端に接続され、他端が第２の列線に接続され、前記第２の行線によって選択的に駆動される第２のトランジスタと、
電流通路の一端が前記第１のトランジスタの電流通路の他端に接続され、他端が第３の列線に接続され、前記第２の行線によって選択的に駆動される第２のメモリセルと、
前記第１、第２の行線に負の電圧を供給し、半導体基板を接地電位とし、前記第１、第２のメモリセルの各浮遊ゲートから電子を放出させ、第１、第２のメモリセルに負の閾値電圧を設定する第１のプログラム手段と、
前記第２のメモリセルをプログラム場合、前記第１、第２の行線に所定の正の電圧を供給し、前記第３の列線に所定の正の電圧を供給し、他の列線及び共通配線を接地電位とし、第２のメモリセル及び第２のトランジスタを通して前記第３の列線から共通配線に電流を流すことにより、第２のメモリセルの浮遊ゲートに電子を注入して正の閾値電圧を設定する第２のプログラム手段と
を具備することを特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、例えばＥＥＰＲＯＭ(Electlically Erasable Programmable ReadOnly Memory)のように電気的にデータを書換えることが可能な不揮発性半導体メモリ装置とその製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭは、浮遊ゲートと制御ゲートを有するＭＯＳトランジスタをメモリセルとし、浮遊ゲートの下のゲート絶縁膜はトンネル効果が生じる程度に十分薄く形成されている。データのプログラムは制御ゲートを０Ｖとし、メモリセルのソース又はドレインに例えば１２Ｖ程度の電圧を印加し、浮遊ゲートからソースまたはドレインに電子を放出してメモリセルに記憶されたデータの初期化を行う。その後、制御ゲートに高電圧を印加するとともに、ソースを０Ｖとし、ドレインに高電圧を印加するか０Ｖにするかによってメモリセルに選択的にデータを書き込む。すなわち、ドレインに高電圧が印加されるとメモリセルに電流が流れ、そのとき発生した電子が浮遊ゲートに注入される。ドレインが０Ｖの時、電子は発生せず浮遊ゲートは初期化されたままである。このように、浮遊ゲートに電子が注入された状態であるか、初期化時の状態であるかによって２進データを記憶する。メモリセルの閾値電圧は、浮遊ゲートが初期化状態であるとき、選択されたメモリセルは導通し、非選択状態のメモリセルは非導通状態となるように設定される。一方、浮遊ゲートに電子が注入されたとき、メモリセルの閾値電圧はメモリセルが選択状態であっても、非選択状態であっても、常に、メモリセルが非導通状態となるように設定されている。
【０００３】
図１０、図１１は、上記メモリセルを複数個マトリクス状に配列した従来のＥＥＰＲＯＭを示すものであり、図１２は図１１の１２−１２線に沿った断面を示すものである。
【０００４】
図１０において、各メモリセルＭはマトリクス状に配列され、各ソースはソース線ＳＬに接続され、制御ゲート及びドレインはそれぞれ対応する行線ＷＬ１〜ＷＬ４及び列線ＢＬ１〜ＢＬ３に接続される。この状態において、データの初期化は、先ず、全てのメモリセルの浮遊ゲートに電子を注入する。その後、行線ＷＬ１〜ＷＬ４を０Ｖとし、ソース線ＳＬを高電圧とし、浮遊ゲートからソースに電子を放出する。この電子の放出時に浮遊ゲートから電子を放出し過ぎると、メモリセルの閾値電圧が負の値になる。このような負の閾値電圧を有するメモリセルは、非選択状態のときでも導通してしまう。よって、浮遊ゲートに電子が注入されて非導通状態のメモリセルが選択された場合であっても閾値電圧が負の非選択のメモリセルから電流が流出してしまい正しくデータが読み出せなくなる。このため、メモリセルの浮遊ゲートから電子を放出する時は、所定の時間電子を放出した後、メモリセルからデータを読み出すことによって、浮遊ゲートからの電子の放出状態をチェックする。このチェックの結果、電子の放出が足りない場合、再度浮遊ゲートから電子を放出し、その後データを読み出し、メモリセルの閾値電圧が適切となるまで、電子の放出と読み出しとを繰り返す。
【０００５】
【発明が解決しようとする課題】
このように、従来のＥＥＰＲＯＭは電子の放出と読み出しとを繰り返す必要があるため、複雑な制御を行う制御回路が必要であった。したがって、大規模な周辺回路を必要とし、チップサイズが大型化するものであった。
【０００６】
一方、浮遊ゲートから電子を放出した後、メモリセルの閾値電圧は全てのメモリセルで等しくはなく、ある値をもってばらつく。メモリセルの閾値電圧は、データの読み出し速度を上げるためには低い方がよい。しかし、最も低い閾値電圧を負の値にならないようにする必要があるため、最も高い閾値電圧を所定の値で妥協しなければならなかった。メモリセルの閾値電圧のばらつきは、メモリセルのゲート絶縁膜の厚さのばらつきや製造工程中の何等かの原因によって、各チップ毎あるいは製造ロット毎によっても異なってくる。このため、閾値電圧のばらつきの幅が狭いメモリセルはデータの読み出し速度が速いが、閾値電圧のばらつきの幅が広いメモリセルはデータの読み出し速度が遅くなる。この現象は、最近のように３Ｖの電源電圧を使用するようになったとき、データの読み出し速度の差が一層大きくなることを示している。
【０００７】
例えば１つのチップの中のメモリセルの閾値電圧が１Ｖと２Ｖの間にばらついた場合について考える。５Ｖの電源電圧が使用された場合、選択されたメモリセルの制御ゲートには５Ｖが供給される。このため、簡単に考えればメモリセルの電流は、ゲート電圧からその閾値電圧を引いた値に比例するため、（５Ｖ−１Ｖ）と（５Ｖ−２Ｖ）の間をばらつく。したがって、最も電流値の大きなメモリセルと最も電流値の小さなメモリセルの電流値の比は、４Ｖ／３Ｖ＝１．３３となる。しかし、電源電圧が３Ｖの場合、２Ｖ／１Ｖ＝２となり、電流値のばらつきの比率が大きくなる。このため、データの読み出し速度のばらつきも大きくなる。
【０００８】
この発明は、上記課題を解決するものであり、その目的とするところは、浮遊ゲートからの電子の放出と、電子の放出量のチェックを繰り返し行う必要がなく、周辺の制御回路を簡単化することが可能であるとともに、電源が低電圧化された場合においても、データの読み出し速度が低下することを防止可能な不揮発性半導体メモリ装置とその製造方法を提供しようとするものである。
【０００９】
【課題を解決するための手段】
この発明は、第１の行線にこの第１の行線によって選択される第１のメモリセルと第１のトランジスタとを交互に配置し、第２の行線にこの第２の行線によって選択される第２のトランジスタと第２のメモリセルを交互に配置する。第１、第２のメモリセルはそれぞれ浮遊ゲートと制御ゲートとを有し、隣接する第１のメモリセルと第２のトランジスタとによって第１の列線と第３の列線とを接続可能な電流通路を形成し、第１のトランジスタと第２のメモリセルとによって第２の列線と第３の列線とを接続可能な電流通路を形成する。
【００１０】
さらに、隣接する行線に接続されたメモリセルとトランジスタとによって形成する電流通路は、２つの列線の相互間に限らず、行線に沿って配設された共通配線と列線の相互間でもよい。
【００１１】
また、電流通路を形成するためのメモリセルとトランジスタは、隣接する行線に接続されたメモリセルとトランジスタに限らず、互いに離れた位置の行線によって選択されるメモリセルとトランジスタでもよい。
【００１２】
【作用】
すなわち、この発明の不揮発性半導体メモリにおいて、第１、第２のメモリセルにデータをプログラムする場合、第１及び第２の行線に高電圧を供給し、第１及び第２のメモリセルの制御ゲートをメモリセルが形成される半導体基板に対して正の高電圧とする。すると、浮遊ゲートに電子が注入され、第１及び第２のメモリセルは第１のデータ記憶状態に設定される。この状態において、第１あるいは第２の行線に半導体基板に対して負の電圧を供給し、第１あるいは第２のメモリセルの制御ゲートを負の電圧に設定するとともに、第１の列線あるいは第３の列線に選択的に半導体基板に対して正となる電圧を供給し、浮遊ゲートから選択的に電子を放出すると、第１あるいは第２のメモリセルは第２のデータ記憶状態に設定される。
【００１３】
また、第１、第２のメモリセルにデータをプログラムする場合、第１及び第２の行線にメモリセルが形成される半導体基板に対して負の高電圧を供給し、第１及び第２のメモリセルの制御ゲートを負の高電圧とする。すると、浮遊ゲートから電子が放出され第１及び第２のメモリセルは第１のデータ記憶状態に設定される。この状態において、第１の行線に半導体基板に対して正の電圧を供給し、第１のメモリセルの制御ゲートを正の電圧に設定するとともに、第１の列線に第１の所定の電圧あるいはこの第１の所定の電圧よりも高い値を有する第２の所定の電圧を供給する。第１の所定の電圧が供給されたとき、第１のメモリセルの浮遊ゲートに電子が注入され、第１のメモリセルは第２の記憶状態に設定される。また、第２の電圧が供給されたとき、第１のメモリセルは第１のデータ記憶状態のままにされる。
【００１４】
この発明の不揮発性半導体メモリ装置において、各トランジスタはゲート絶縁膜として第１の絶縁膜を有し、各メモリセルは浮遊ゲートとチャネル領域との間に第１の絶縁膜より薄い第２の絶縁膜を有している。半導体基板のメモリセルを形成する予定領域には第１のチャネル領域が形成され、トランジスタを形成する予定領域には第２のチャネル領域が形成されている。これら第１、第２のチャネル領域上には、先ず、第１の絶縁膜が形成され、この後、第１のチャネル領域上に形成された第１の絶縁膜を除去し、第１のチャネル領域上にトンネル効果を起し得る程度の厚さに第２の絶縁膜を形成する。この製造方法により、厚みの異なる第１、第２の絶縁膜を形成できる。
【００１５】
【実施例】
以下、この発明の実施例について図面を参照して説明する。
図１において、各メモリセル１〜２１は浮遊ゲートＦＧと制御ゲートＣＧを有するＥＥＰＲＯＭによって構成されている。これらメモリセル１〜２１は浮遊ゲートとチャネル領域との相互間に設けられたゲート絶縁膜を通してトンネル効果により半導体基板から浮遊ゲートへ電子を注入する場合と、浮遊ゲートから電子を放出する場合とによってデータがプログラムされる。これらメモリセル１〜２１の各電流通路には、それぞれトランジスタ１００〜１２０が直列接続されている。この直列接続された１つのメモリセルと１つのトランジスタとからなるブロックＢＬＫはマトリクス状に配置されている。各ブロックを構成するメモリセルとトランジスタはそれぞれ異なる行線によって制御される。すなわち、メモリセル１、２、３、４の制御ゲート及びトランジスタ１００、１０１、１０２のゲートは行線ＷＬ１１に接続され、トランジスタ１０３、１０４、１０５、１０６のゲート及びメモリセル５、６、７の制御ゲートは行線ＷＬ１２に接続されている。また、メモリセル８、９、１０、１１の制御ゲート及びトランジスタ１０７、１０８、１０９のゲートは行線ＷＬ２１に接続され、トランジスタ１１０、１１１、１１２、１１３のゲート及びメモリセル１２、１３、１４の制御ゲートは行線ＷＬ２２に接続されている。さらに、メモリセル１５、１６、１７、１８の制御ゲート及びトランジスタ１１４、１１５、１１６のゲートは行線ＷＬ３１に接続され、トランジスタ１１７、１１８、１１９、１２０のゲート及びメモリセル１９、２０、２１の制御ゲートは行線ＷＬ３２に接続されている。
【００１６】
一方、前記各ブロックのメモリセル及びトランジスタはそれぞれ異なる列線に接続され、同じ行線によって制御される隣り合った２つのブロックのうち一方のブロックのメモリセルが接続された列線には他方のブロックのトランジスタが接続されるように配置される。すなわち、同一の行線にメモリセルとトランジスタとが交互に配列され、列方向に隣り合ったブロック同士は同一の列線に接続される。各ブロックのメモリセルが接続される列線とトランジスタが接続される列線とは互いに隣り合っている。
【００１７】
具体的には、前記メモリセル１、１５の電流通路の一端及び前記トランジスタ１１０の電流通路の一端は列線ＢＬ１１に接続されている。前記メモリセル５、８、１９の電流通路の一端及び前記トランジスタ１０３、１０７、１１７の電流通路の一端は列線ＢＬ２１に接続されている。前記メモリセル２、１２、１６の電流通路の一端及び前記トランジスタ１００、１１１、１１４の電流通路の一端は列線ＢＬ１２に接続されている。前記メモリセル６、９、２０の電流通路の一端及び前記トランジスタ１０４、１０８、１１８の電流通路の一端は列線ＢＬ２２に接続されている。前記メモリセル３、１３、１７の電流通路の一端及び前記トランジスタ１０１、１１２、１１５の電流通路の一端は列線ＢＬ１３に接続されている。前記メモリセル７、１０、２１の電流通路の一端及び前記トランジスタ１０５、１０９、１１９の電流通路の一端は列線ＢＬ２３に接続されている。前記メモリセル４、１４、１８の電流通路の一端及び前記トランジスタ１０２、１１３、１１６の電流通路の一端は列線ＢＬ１４に接続されている。前記メモリセル１１の電流通路の一端及び前記トランジスタ１０６、１２０の電流通路の一端は列線ＢＬ２４に接続されている。前記列線ＢＬ１１〜ＢＬ２４には図示せぬ負荷トランジスタが例えば列デコーダを介して共通接続され、列線ＢＬ１１〜ＢＬ２４はこの負荷トランジスタによって充電可能とされている。この負荷トランジスタは列デコーダを介して列線ＢＬ１１〜ＢＬ２４に共通接続する場合に限らず、各列線ＢＬ１１〜ＢＬ２４毎に接続してもよい。
【００１８】
第１の電圧発生回路ＶＧ１は、後述するように、各ワード線に供給される正の高電圧Ｖpp、この電圧より低く例えば電源電圧に等しい正の電圧Ｖcc、負の電圧−Ｖcc、及びこの電圧より低い負の高電圧−Ｖppを発生する。第２の電圧発生回路ＶＧ２は、後述するように、各ビット線に供給する例えば電源電圧に等しい正の電圧Ｖccを発生する。
【００１９】
図２は、図１に示す回路のパターン平面図を示すものであり、図１と同一部分には同一符号を付す。行線ＷＬ１１〜ＷＬ３２は例えばポリシリコンによって形成され、列線ＢＬ１１〜ＢＬ２４はアルミニウムによって形成されている。メモリセルあるいはトランジスタのソース、ドレインを構成する拡散層と各列線はコンタクトホールＣＨによって接続される。
【００２０】
上記構成において、動作について説明する。図３は図１及び図２に示すメモリセルアレイにデータを書き込むための第１のプログラム動作を示すタイミングチャートである。
【００２１】
第１のプログラム動作では、先ず、全ての行線ＷＬ１１〜ＷＬ３２に高電圧を供給し、全ての列線ＢＬ１１〜ＢＬ２４を例えば０Ｖに設定する。すると、各メモリセルの浮遊ゲートとチャネル領域間のゲート絶縁膜にトンネル効果が起こる程度の電界が発生され、チャネル領域から浮遊ゲートに電子が注入される。したがって、各メモリセルの閾値電圧は正の値に設定される。この後、１つのブロックに関する２つの行線例えばＷＬ１１、ＷＬ１２を所定の負の電圧に設定し、他の行線は例えば０Ｖに設定する。この状態において、列線ＢＬ１１に所定の正の電圧を供給すると、図１に示すメモリセル１の浮遊ゲートからトンネル効果によって電子が放出され、メモリセルの閾値電圧が負の値に設定される。このとき、行線ＷＬ１２が負の値に設定されているメモリセル５は、その浮遊ゲートから電子を放出せず、注入状態のままとしておく。このため、メモリセル５が接続される列線ＢＬ２１は０Ｖとされる。したがって、メモリセル５の浮遊ゲートの下のゲート絶縁膜に生じる電界はトンネル効果が起こるほど大きくならないため、その浮遊ゲートに注入された電子は放出されない。また、列線ＢＬ１１には所定の正の電圧が供給されているが、他のメモリセル８及び１５の行線ＷＬ２１、ＷＬ３１は０Ｖである。このため、これらメモリセル８及び１５の浮遊ゲートの下のゲート絶縁膜に生じる電界もトンネル効果が起こるほど大きくならないため、これら浮遊ゲートから電子は放出されない。
【００２２】
図３に示す例では、行線ＷＬ１１、ＷＬ１２に負の所定の電圧が供給されているとき、列線ＢＬ１１、ＢＬ２２、ＢＬ１３、ＢＬ２３が正の所定の電圧とされ、他の列線は０Ｖである。このため、メモリセル１、６、３、７の浮遊ゲートから電子が放出される。このように、行線が負の所定の電圧に設定され、列線が正の所定の電圧に設定されたメモリセルの浮遊ゲートから電子が放出され、他のメモリセルの浮遊ゲートからは電子が放出されない。
【００２３】
尚、データのプログラムは、上述したように全てのメモリセルの浮遊ゲートに電子を注入してから電子を放出する方法に限定されるものではない。この他、１行分のメモリセルのデータのみを書き換えたり、メモリセル１つずつに対してデータを書き換えるなどの方法がある。例えば行線ＷＬ１１のみを高電圧として、メモリセル１、２、３、４の浮遊ゲートに電子を注入する。その後、行線ＷＬ１１のみを負の所定電圧とし、書き込みたいデータに応じて列線ＢＬ１１、ＢＬ１２、ＢＬ１３、ＢＬ１４を０Ｖに設定するか正の所定電圧に設定する。このようにすれば、行線ＷＬ１１に関する一行分のメモリセルのデータを書き換えることができる。
【００２４】
また、メモリセルを一つずつ書き換える場合は次のようにすればよい。例えばメモリセル９のデータを書き換える場合、行線ＷＬ２１を高電圧として他の行線を０Ｖとし、行線ＢＬ２２を０Ｖ、他の列線ＢＬ２１、ＢＬ２３、ＢＬ２４を所定の正の電圧に設定する。すると、メモリセル９のみに電子の注入が行われる。一方、このメモリセル９からのみ電子を放出する場合、行線ＷＬ２１を負の所定の電圧とし、他の行線を０Ｖとし、列線ＢＬ２２を所定の正の電圧とし、他の列線を０Ｖに設定する。すると、メモリセル９の浮遊ゲートからのみ電子を放出できる。このように、行線と列線に対する電圧の組み合わせを変えることにより、任意の数のメモリセルのデータを書き換えることができる。
【００２５】
次に、上記のようにしてプログラムしたメモリセルからデータを読み出す場合の動作について説明する。データを読み出す場合、列線を一本おきに０Ｖに設定する。この実施例の場合、列線ＢＬ１１、ＢＬ１２、ＢＬ１３、ＢＬ１４が０Ｖに設定される。データを読み出す場合、ブロックを構成する直列接続されたメモリセルとトランジスタに関する２本の行線の内、メモリセルに接続された行線を０Ｖに設定し、トランジスタに接続されている行線を所定の正の電圧に設定する。例えば電源電圧が５Ｖである場合、トランジスタに接続されている行線を５Ｖに設定する。行線ＷＬ１１に接続されているメモリセルからデータを読み出す場合、行線ＷＬ１１を０Ｖとし、行線ＷＬ１２を例えば５Ｖに設定する。このとき、他の行線は０Ｖに設定される。行線ＷＬ１２以外の行線は０Ｖに設定されるため、行線ＷＬ１２以外に接続されたトランジスタは非導通状態となり、このトランジスタと直列接続されたメモリセルを通る電流経路はない。メモリセル１の浮遊ゲートからは電子が放出されており、その閾値電圧は負であるため、行線ＷＬ１１が０Ｖであっても、メモリセル１は導通している。よって、ゲートが５Ｖであり、導通状態にあるトランジスタ１０３を通して列線ＢＬ２１は０Ｖの列線ＢＬ１１に放電される。この列線ＢＬ１１の電位をセンスアンプ等によって検出することにより、データを読み出すことができる。
【００２６】
このとき、ゲートが５Ｖに設定されたメモリセル５が導通状態となっている。しかし、トランジスタ１００のゲートは０Ｖとされているため、これらメモリセル５とトランジスタ１００によって電流通路は形成されず、メモリセル５及びトランジスタ１００を介して電流は流れない。
【００２７】
また、メモリセル２の浮遊ゲートには電子が注入されており、閾値電圧は正である。行線ＷＬ１１は０Ｖであるため、メモリセル２は非導通状態となっている。よって、ゲートが５Ｖに設定されたトランジスタ１０４が導通しても、トランジスタ１０４及びメモリセル２を介して電流は流れない。このため、列線ＢＬ２２は図示せぬ負荷トランジスタを介して充電され、この列線ＢＬ２２の充電状態が図示せぬセンスアンプによって検出され、メモリセル２からデータが読み出される。
【００２８】
一方、行線ＷＬ１２に接続されたメモリセルからデータを読み出す場合、行線ＷＬ１２を０Ｖに設定し、行線ＷＬ１１を例えば５Ｖに設定する。このとき、他の行線は０Ｖに設定する。このようにして、上記と同様に任意のメモリセルからデータを読み出すことができる。
【００２９】
図３に示す例は、１つの行線に接続された全てのメモリセルから列線を通してデータを読み出す場合について示した。このとき、列線ＢＬ２１、ＢＬ２２、ＢＬ２３、ＢＬ２４にはそれぞれ負荷トランジスタが接続され、この負荷トランジスタを介して列線ＢＬ２１、ＢＬ２２、ＢＬ２３、ＢＬ２４を充電した。しかし、これに限らず、例えば図示せぬ列デコーダによって１つの列線を選択し、この選択された列線に接続されているメモリセルからデータを読み出すようにしてもよい。
【００３０】
また、メモリセル１からデータを読み出す時、列線ＢＬ１１を０Ｖに設定し、列線ＢＬ２１が充電状態であるか、放電状態であるかを検出することによってメモリセル１からデータを読み出す。また、メモリセル５からデータを読み出す場合、列線ＢＬ２１を０Ｖに設定し、列線ＢＬ１２が充電状態であるか、放電状態であるかを検出するようにして、データを検出する列線を順次切換えるようにしてもよい。
【００３１】
上記実施例によれば、データのプログラム時、浮遊ゲートに電子を注入し、選択的にこの電子を放出してメモリセルの閾値電圧を負あるいは正に設定している。しかも、選択された行線を０Ｖとしてデータを読み出すため、電子の注入されたメモリセルの閾値電圧は０Ｖより高ければよく、浮遊ゲートから電子が放出されたメモリセルの閾値電圧は負となっていればよい。したがって、従来のように、メモリセルの電子の放出状態をチェックする必要がなく、電子の注入あるいは放出が飽和状態となっていてもよい。すなわち、所定の時間だけ電子を放出したり注入すればよいため、従来のように、複雑な制御を必要としない。したがって、制御回路の構成を従来に比べて大幅に簡単化できる。
【００３２】
また、従来は、メモリセルの浮遊ゲートから電子を放出する際、放出量をチェックするために全てのメモリセルからデータを読み出す必要があり、そのためにメモリセルのアドレスを発生する回路が必要であった。しかし、この実施例に示す回路は、メモリセルの電子の放出量をチェックする必要がないため、アドレスを発生する回路も必要としないものである。
【００３３】
さらに、選択されたメモリセルのゲートの電圧は０Ｖであるため、電源電圧が５Ｖであっても、３Ｖであっても、メモリセルの閾値電圧とゲート電圧との差は一定である。したがって、電源電圧が低電圧化された場合においても、読み出し速度の低下を抑えることができる。
【００３４】
次に、図４を参照して、図１、図２に示すメモリセルアレイにデータを書き込むための第２のプログラム動作を説明する。
図４に示す第２のプログラム方法は、先ず、全ての行線に負の所定の電圧を供給し、全ての列線を例えば０Ｖに設定する。このようにして、メモリセルの浮遊ゲートとチャネル領域間のゲート絶縁膜に生じる電界をトンネル効果が起こる程度とし、全メモリセルの浮遊ゲートから電子を放出して、メモリセルの閾値電圧を負の値に設定する。メモリセルの閾値電圧を負に設定するには、メモリセルが形成されている半導体基板とメモリセルの制御ゲートとの相対的な電位差を浮遊ゲートから電子を放出できる電位とすればよい。このため、例えば行線を０Ｖとし、メモリセルが形成されている半導体基板の電位を正の所定電位に設定するようにしてもよい。
【００３５】
この後、例えば１つの行線ＷＬ１１を所定の正の電位に設定し、他の行線を例えば０Ｖに設定する。この状態で列線ＢＬ１１を０Ｖにすると、図１に示すメモリセル１の浮遊ゲートに電子が注入され、メモリセルの閾値電圧が正の値に設定される。メモリセル２に関しては、その浮遊ゲートに電子を注入せず、放出したままとしておくため、メモリセル２が接続された列線ＢＬ１２は所定の正の電圧に設定される。このため、浮遊ゲートの下のゲート絶縁膜に生じる電界はトンネル効果が起こるほど大きくならないため、浮遊ゲートに電子は注入されない。  また、このとき、列線ＢＬ１２に所定の正の電圧が供給されているが、他のメモリセル１２及び１６の行線は０Ｖである。このため、これらメモリセル１２及び１６の浮遊ゲートの下のゲート絶縁膜に生じる電界もトンネル効果が起こるほど大きくならないため、浮遊ゲートから電子は放出されない。
【００３６】
図４に示す例の場合、行線ＷＬ１１に正の所定の電圧が供給されているとき、列線ＢＬ１２、ＢＬ１３が正の所定の電圧に設定され、他の列線ＢＬ１１、ＢＬ１４は０Ｖに設定されている。このため、メモリセル１、４の浮遊ゲートに電子が注入され、メモリセル２、３の浮遊ゲートは電子が放出されたままである。また、列線ＢＬ２１、ＢＬ２２、ＢＬ２３、ＢＬ２４は電気的に浮遊状態にあるため、これらの列線に接続されたメモリセルの状態は変らない。このように、順次行線を高電圧にしてデータをプログラムする。
【００３７】
尚、言うまでもないが、上記第１のプログラム動作で説明したように、行線と列線に対する電圧を自由に組み合わせることにより、１行分のメモリセルのデータの書き換え、あるいは任意の行数のデータの書き換えを設定できる。例えば行線ＷＬ１１のみを負の電圧に設定してメモリセル１、２、３、４の浮遊ゲートから電子を放出させ、この後、行線ＷＬ１１を正の所定電圧とし、書き込みデータに応じて列線ＢＬ１１、ＢＬ１２、ＢＬ１３、ＢＬ１４を０Ｖに設定するか、正の所定電圧に設定する。これにより、行線ＷＬ１１に関する１行分のメモリセルのデータを書き換えることができる。
【００３８】
図５は、図４に示す第２のプログラム動作を改良した第３のプログラム動作を示すものである。図４において、浮遊ゲートに電子を注入したくないメモリセルが接続された列線を所定の正の電圧に設定し、この電圧が高過ぎた場合、制御ゲートが０Ｖのメモリセルの浮遊ゲートから所定の電圧が印加されている列線に電子が間違って放出される可能性がある。図５に示す第３のプログラム動作は、この誤動作を改良したものである。
【００３９】
例えば行線ＷＬ１１が高電圧とされ、この行線ＷＬ１１に接続されたメモリセルにデータをプログラムする時、所定の正の電圧が供給される可能性を有する列線に接続されているメモリセルが接続されている行線ＷＬ２２、ＷＬ３１を行線ＷＬ１１の電圧より低い所定の正の電圧に設定する。このようにすると、制御ゲートと浮遊ゲートとの容量結合によって、浮遊ゲートの電位が上昇する。このため、列線と浮遊ゲートとの電位が小さくなり、浮遊ゲートから列線に電子が放出されることを防止できる。
【００４０】
次に、図２に示すこの発明の不揮発性半導体メモリと、図１１に示す従来の不揮発性半導体メモリのパターン面積について説明する。両パターン平面を比べた場合、図２、図１１とも、メモリセル２個毎に１つの列線と１つのコンタクトホールＣＨがあることが分かる。したがって、コンタクトホールＣＨの数については、従来もこの発明も同様である。
【００４１】
一方、図２に示す列方向の距離Ｌ１は行線を形成するポリシリコンの間隔によって規定される。しかし、図１１に示す従来例において距離Ｌ１は、行線とソース線ＳＬとなる拡散層のマスク合わせ余裕Ｌ４、及びソース線ＳＬの幅Ｌ２とによって決まる。この従来のパターンは、メモリセルの浮遊ゲートに電子を注入するとき大きな電流を流すため、ソースの拡散層を通って電流が流れる。したがって、この拡散層はその抵抗による電圧降下を小さくするため、所定の幅を必要とする。よって、距離Ｌ１は従来のパターンの方が長くなる。よって、列方向のパターンの大きさはこの発明の方が小さい。
【００４２】
また、行方向において、浮遊ゲートＦＧとなるポリシリコンの長さは、この発明も従来も同じであるとすると、浮遊ゲート同士の相互間距離Ｌ３のみが相違する。図１１に示す従来のパターンの長さは、浮遊ゲートを形成するポリシリコンの間隔で規定される。しかし、この発明の場合、距離Ｌ３はメモリセルに直列に接続されたトランジスタのチャネル幅と、このチャネル領域と浮遊ゲートとのマスク合わせ余裕Ｌ４とで規定される。このため、行方向の距離Ｌ３はこの発明の方が長い。
【００４３】
一般に、メモリセルのチャネル幅は、チップサイズを小さくするため、設計ルールで許される最小の幅とされる。したがって、図２に示すトランジスタの幅も最小に設定されている。例えば図１１に示す浮遊ゲートの間隔と図２に示すチャネル幅を等しくした場合、図２に示すパターンは、マスク合わせ余裕Ｌ４の分だけ、図１１に示すパターンより大きくなる。しかし、図１１において、ソースとしての拡散層の抵抗を小さくするため、この拡散層の幅Ｌ２はある程度広くしなければならない。したがって、この拡散層の幅Ｌ２とソースのマスク合わせ余裕Ｌ４とを加えた長さは長くなる。このため、従来とこの発明のメモリセルのサイズの差は殆どない。
【００４４】
従来、メモリセルを選択するときには、行線を所定の正の電圧に設定していた。このため、マスク合わせのずれによってメモリセルの浮遊ゲートがずれ、そのチャネル領域の一部が露出すると、その部分は制御ゲートによって制御されるトランジスタとなってしまう。したがって、メモリセルが選択されたとき、常にメモリセルの一部のトランジスタが導通して誤動作してしまう。よって、従来は浮遊ゲートがずれたとしてもチャネル領域が露出しないように、浮遊ゲートのフィールド領域上の部分を大きくする必要があった。
【００４５】
これに対して、この発明の場合、メモリセルが選択されるとき行線は０Ｖとされる。つまり、データの読み出し時は、制御ゲートが０Ｖである。したがって、たとえ浮遊ゲートがずれ、チャネル領域の一部が制御ゲートによって制御されるトランジスタが形成されていても、データの読み出し時、このトランジスタは導通しないため、誤動作することがない。このように、この発明は、従来に比べて浮遊ゲートのフィールド領域上の部分を小さくできるため、従来よりメモリセルの面積を小さくできる。
【００４６】
次に、この発明に係わる不揮発性半導体メモリの製造方法について説明する。
図６は図２の６−６線に沿った断面図であり、図７は図２の７−７線に沿った断面図である。図６、図７に示すように、メモリセル１の浮遊ゲートＦＧとチャネル領域ＣＨ１の相互間に位置するゲート絶縁膜ＧＩ１は、トンネル効果が発生するよう薄くする必要がある。また、このメモリセル１に直列接続されたトランジスタ１００や１０３のゲート絶縁膜ＧＩ２はメモリセル１のそれに比べて厚くする必要がある。このゲート絶縁膜ＧＩ２の厚さは、メモリセル１の浮遊ゲートＦＧに対して電子を注入したり、放出するときの高電圧によるゲート絶縁膜に生じる電界によって破壊されない程度とするように決定される。
【００４７】
このように厚みの異なる二種のゲート絶縁膜は次のようにして製造される。
図８（ａ）に示すように、半導体基板５０の表面領域にはフィールド酸化膜５１、５２、５３が所定間隔離間して形成される。これらフィールド酸化膜５１、５２の相互間には後にメモリセル１が形成され、フィールド酸化膜５２、５３の相互間には後にトランジスタ１００が形成される。フィールド酸化膜５１、５２の相互間、及びフィールド酸化膜５２、５３の相互間には、チャネル領域ＣＨ１、ＣＨ２がそれぞれ形成される。これらチャネル領域ＣＨ１、ＣＨ２の表面にはゲート絶縁膜５４、５５が形成される。この後、メモリセルが形成される領域のゲート絶縁膜が除去される。
【００４８】
すなわち、図８（ｂ）に示すように、メモリセル１を形成する領域を除いて半導体基板５０の表面をフォト・レジスト膜５６によって覆う。このフォト・レジスト膜５６をマスクとして、例えばＲＩＥ(Reactive Ion Etching)によってエッチングし、図８（ｃ）に示すように、ゲート絶縁膜５４を除去する。次に、図９（ａ）に示すように、前記フォト・レジスト膜５６を除去した後、半導体基板５０の表面を熱酸化し、チャネル領域ＣＨ１の表面にトンネル効果が発生する程度の薄いゲート絶縁膜５７を形成する。この際、ゲート絶縁膜５５の表面も酸化され、ゲート絶縁膜５５の厚みはゲート絶縁膜５７より厚くなる。
【００４９】
この後、図９（ｂ）に示すように、ゲート絶縁膜５７の上にポリシリコンによって浮遊ゲートＦＧを形成する。このとき、マスクの合わせずれにより浮遊ゲートＦＧがトランジスタ１００のチャネル領域ＣＨ２の一部を覆ったとしても、トランジスタ１００のゲート絶縁膜５５は既に形成されている。このため、浮遊ゲートＦＧとチャネル領域ＣＨ２との間に生じる電界によってトランジスタが破壊されることがない。また、ゲート絶縁膜５５の一部が浮遊ゲートＦＧによって覆われたとしても、この一部の領域でトンネル効果が生じることはない。さらに、この一部の領域はゲート絶縁膜５５が厚いため、電子が放出された浮遊ゲートＦＧがその上に重なり電流が流れたとしても、メモリセルに流れる電流に比べれば極めて小さいく、トランジスタが誤動作することはない。したがって、この発明では前述した図２に示すマスク合わせ余裕Ｌ４を最小にすることができる。
【００５０】
次に、図９（ｃ）に示すように、全面に熱酸化によって絶縁膜５８を形成し、この絶縁膜５８の上にメモリセルの制御ゲートＣＧ、及びトランジスタのゲートとしての行線５９（ＷＬ１１）を形成する。この後、全面に図示せぬ絶縁膜を形成し、この絶縁膜の上に列線が形成される。
【００５１】
上記製造方法によれば、メモリセルの形成領域に予め形成されたゲート絶縁膜を除去し、この領域に薄いゲート絶縁膜を形成する際、トランジスタの形成領域に予め形成されたゲート絶縁膜も同時に熱酸化している。したがって、薄いゲート絶縁膜と厚いゲート絶縁膜を同時に形成することができる。
【００５２】
図１３は、この発明の第２の実施例を示すものであり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。この実施例はメモリセルと列線との接続方法が第１の実施例と相違する。
【００５３】
すなわち、メモリセル５とトランジスタ１０７の電流通路はビット線ＢＬ２２に接続され、メモリセル６とトランジスタ１０８の電流通路はビット線ＢＬ２３に接続され、メモリセル７とトランジスタ１０９の電流通路はビット線ＢＬ２４に接続される。また、メモリセル１９の電流通路はビット線ＢＬ２２に接続され、メモリセル２０の電流通路はビット線ＢＬ２３に接続され、メモリセル２１の電流通路はビット線ＢＬ２４に接続される。
【００５４】
図１４は図１３に示す回路のパターンの平面図を示すものであり、図１３と同一部分には同一符号を付す。第２の実施例に示す回路の動作は第１の実施例に示す回路と同一である。
【００５５】
第２の実施例によれば、第１の実施例と同様の効果を得ることができる。しかも、図１３、１４に示すような構成とした場合、列線ＢＬ１２、ＢＬ１３、ＢＬ１４に対するコンタクトホールの数を減少できる利点を有している。
【００５６】
図１５は、この発明の第３の実施例を示すものである。
メモリセルＭ１１、Ｍ１２、Ｍ１３の制御ゲート及びトランジスタＴ１１、Ｔ１２、Ｔ１３のゲートは行線ＷＬ１１に接続され、メモリセルＭ２１、Ｍ２２、Ｍ２３の制御ゲート及びトランジスタＴ２１、Ｔ２２、Ｔ２３のゲートは行線ＷＬ１２に接続され、メモリセルＭ３１、Ｍ３２、Ｍ３３の制御ゲート及びトランジスタＴ３１、Ｔ３２、Ｔ３３のゲートは行線ＷＬ１３に接続されている。前記メモリセルＭ１１、Ｍ２１、及びトランジスタＴ１１の電流通路の各一端は列線ＢＬ１１に接続され、前記メモリセルＭ１１、Ｍ２１、及びトランジスタＴ１１の電流通路の各他端は前記トランジスタＴ２１、Ｔ３１、メモリセルＭ３１の電流通路の各一端にそれぞれ接続されている。これらトランジスタＴ２１、Ｔ３１、メモリセルＭ３１の電流通路の各他端は列線ＢＬ２１に接続されている。前記メモリセルＭ１２、Ｍ２２、及びトランジスタＴ１２の電流通路の各一端は列線ＢＬ１２に接続され、前記メモリセルＭ１２、Ｍ２２、及びトランジスタＴ１２の電流通路の各他端は前記トランジスタＴ２２、Ｔ３２、メモリセルＭ３２の電流通路の各一端にそれぞれ接続されている。これらトランジスタＴ２２、Ｔ３２、メモリセルＭ３２の電流通路の各他端は列線ＢＬ２２に接続されている。前記メモリセルＭ１３、Ｍ２３、及びトランジスタＴ１３の電流通路の各一端は列線ＢＬ１３に接続され、前記メモリセルＭ１３、Ｍ２３、及びトランジスタＴ１３の電流通路の各他端は前記トランジスタＴ２３、Ｔ３３、メモリセルＭ３３の電流通路の各一端にそれぞれ接続されている。これらトランジスタＴ２３、Ｔ３３、メモリセルＭ３３の電流通路の各他端は列線ＢＬ２３に接続されている。
【００５７】
また、メモリセルＭ４１、Ｍ４２、Ｍ４３の制御ゲート及びトランジスタＴ４１、Ｔ４２、Ｔ４３のゲートは行線ＷＬ２１に接続され、メモリセルＭ５１、Ｍ５２、Ｍ５３の制御ゲート及びトランジスタＴ５１、Ｔ５２、Ｔ５３のゲートは行線ＷＬ２２に接続され、メモリセルＭ６１、Ｍ６２、Ｍ６３の制御ゲート及びトランジスタＴ６１、Ｔ６２、Ｔ６３のゲートは行線ＷＬ２３に接続されている。前記メモリセルＭ４１、Ｍ５１、及びトランジスタＴ４１の電流通路の各一端は列線ＢＬ２１に接続され、前記メモリセルＭ４１、Ｍ５１、及びトランジスタＴ４１の電流通路の各他端は前記トランジスタＴ５１、Ｔ６１、メモリセルＭ６１の電流通路の各一端にそれぞれ接続されている。これらトランジスタＴ５１、Ｔ６１、メモリセルＭ６１の電流通路の各他端は列線ＢＬ１１に接続されている。前記メモリセルＭ４２、Ｍ５２、及びトランジスタＴ４２の電流通路の各一端は列線ＢＬ２２に接続され、前記メモリセルＭ４２、Ｍ５２、及びトランジスタＴ４２の電流通路の各他端は前記トランジスタＴ５２、Ｔ６２、メモリセルＭ６２の電流通路の各一端にそれぞれ接続されている。これらトランジスタＴ５２、Ｔ６２、メモリセルＭ６２の電流通路の各他端は列線ＢＬ１２に接続されている。前記メモリセルＭ４３、Ｍ５３、及びトランジスタＴ４３の電流通路の各一端は列線ＢＬ２３に接続され、前記メモリセルＭ４３、Ｍ５３、及びトランジスタＴ４３の電流通路の各他端は前記トランジスタＴ５３、Ｔ６３、メモリセルＭ６３の電流通路の各一端にそれぞれ接続されている。これらトランジスタＴ５３、Ｔ６３、メモリセルＭ６３の電流通路の各他端は列線ＢＬ１３に接続されている。
【００５８】
さらに、メモリセルＭ７１、Ｍ７２、Ｍ７３の制御ゲート及びトランジスタＴ７１、Ｔ７２、Ｔ７３のゲートは行線ＷＬ３１に接続され、メモリセルＭ８１、Ｍ８２、Ｍ８３の制御ゲート及びトランジスタＴ８１、Ｔ８２、Ｔ８３のゲートは行線ＷＬ３２に接続され、メモリセルＭ９１、Ｍ９２、Ｍ９３の制御ゲート及びトランジスタＴ９１、Ｔ９２、Ｔ９３のゲートは行線ＷＬ３３に接続されている。前記メモリセルＭ７１、Ｍ８１、及びトランジスタＴ７１の電流通路の各一端は列線ＢＬ１１に接続され、前記メモリセルＭ７１、Ｍ８１、及びトランジスタＴ７１の電流通路の各他端は前記トランジスタＴ８１、Ｔ９１、メモリセルＭ９１の電流通路の各一端にそれぞれ接続されている。これらトランジスタＴ８１、Ｔ９１、メモリセルＭ９１の電流通路の各他端は列線ＢＬ２１に接続されている。前記メモリセルＭ７２、Ｍ８２、及びトランジスタＴ７２の電流通路の各一端は列線ＢＬ１２に接続され、前記メモリセルＭ７２、Ｍ８２、及びトランジスタＴ８２の電流通路の各他端は前記トランジスタＴ８２、Ｔ９２、メモリセルＭ９２の電流通路の各一端にそれぞれ接続されている。これらトランジスタＴ８２、Ｔ９２、メモリセルＭ９２の電流通路の各他端は列線ＢＬ２２に接続されている。前記メモリセルＭ７３、Ｍ８３、及びトランジスタＴ７３の電流通路の各一端は列線ＢＬ１３に接続され、前記メモリセルＭ７３、Ｍ８３、及びトランジスタＴ７３の電流通路の各他端は前記トランジスタＴ８３、Ｔ９３、メモリセルＭ９３の電流通路の各一端にそれぞれ接続されている。これらトランジスタＴ８３、Ｔ９３、メモリセルＭ９３の電流通路の各他端は列線ＢＬ２３に接続されている。  図１６は図１５に示す回路のパターンの平面図を示すものであり、図１５と同一部分には同一符号を付す。行線ＷＬ１１〜ＷＬ３３は例えばポリシリコンによって形成され、列線ＢＬ１１〜ＢＬ２４はアルミニウムによって形成されている。メモリセルあるいはトランジスタのソース、ドレインを構成する拡散層と各列線はコンタクトホールＣＨによって接続されている。各メモリセルの浮遊ゲートは行線に沿って延出され、この延出された部分の下方には隣接する行線に接続されたメモリセル又はトランジスタの拡散層ｎ+ が位置している。例えばメモリセルＭ１１の浮遊ゲートの下にはメモリセルＭ２１の拡散層が位置している。図１７は、図１６の一部の断面を示すものであり、浮遊ゲートＦＧの下方には拡散層ｎ+ が位置している。
【００５９】
上記構成の不揮発性半導体メモリ装置の動作は、図１に示す回路とほぼ同様である。すなわち、プログラム動作では、先ず、全ての行線ＷＬ１１〜ＷＬ３３に高電圧を供給し、全ての列線ＢＬ１１〜ＢＬ２３を例えば０Ｖに設定する。すると、各メモリセルの浮遊ゲートとチャネル領域間のゲート絶縁膜にトンネル効果が起こる程度の電界が発生され、チャネル領域から浮遊ゲートに電子が注入される。したがって、各メモリセルの閾値電圧は正の値に設定される。この後、１つの行線例えばＷＬ１１を所定の負の電圧に設定し、他の行線は例えば０Ｖに設定する。この状態において、列線ＢＬ１１に所定の正の電圧を供給すると、メモリセルＭ１１の浮遊ゲートからトンネル効果によって電子が放出され、メモリセルの閾値電圧が負の値に設定される。このとき、メモリセルＭ１２、Ｍ１３が接続される列線ＢＬ１２、ＢＬ１３は０Ｖとされる。したがって、行線ＷＬ１２が負の値に設定されているメモリセルＭ１２、Ｍ１３の浮遊ゲートの下のゲート絶縁膜に生じる電界はトンネル効果が起こるほど大きくならないため、メモリセルＭ１２、Ｍ１３の浮遊ゲートに注入された電子は放出されない。また、列線ＢＬ１１には所定の正の電圧が供給されているが、他のメモリセルＭ７１、Ｍ８１の行線ＷＬ３１、ＷＬ３２は０Ｖである。このため、これらメモリセルＭ７１、Ｍ８１の浮遊ゲートの下のゲート絶縁膜に生じる電界もトンネル効果が起こるほど大きくならないため、これら浮遊ゲートから電子は放出されない。
【００６０】
また、メモリセルＭ２１をプログラムする場合、行線ＷＬ１２が所定の負の電圧に設定され、他の行線は例えば０Ｖに設定される。このとき、列線ＢＬ１１には所定の正の電圧を供給が供給される。さらに、メモリセルＭ３１をプログラムする場合、行線ＷＬ１３が所定の負の電圧に設定され、他の行線は例えば０Ｖに設定される。このとき、列線ＢＬ２１には所定の正の電圧が供給される。
【００６１】
次に、上記のようにしてプログラムしたメモリセルからデータを読み出す場合の動作について説明する。データを読み出す場合、列線を一本おきに０Ｖに設定する。この実施例の場合、列線ＢＬ１１、ＢＬ１２、ＢＬ１３が０Ｖに設定される。データを読み出す場合、直列接続されたメモリセルとトランジスタに関する２本の行線の内、メモリセルに接続された行線を０Ｖに設定し、トランジスタに接続されている行線を所定の正の電圧に設定する。例えば電源電圧が５Ｖである場合、トランジスタに接続されている行線を５Ｖに設定する。行線ＷＬ１１に接続されているメモリセルからデータを読み出す場合、行線ＷＬ１１を０Ｖとし、行線ＷＬ１２を例えば５Ｖに設定する。このとき、他の行線は０Ｖに設定される。行線ＷＬ１２以外の行線は０Ｖに設定されるため、行線ＷＬ１２以外に接続されたトランジスタは非導通状態となり、このトランジスタと直列接続されたメモリセルを通る電流経路はない。メモリセルＭ１１の浮遊ゲートからは電子が放出されており、その閾値電圧は負であるため、行線ＷＬ１１が０Ｖであっても、メモリセルＭ１１は導通している。よって、ゲートが５Ｖであり、導通状態にあるトランジスタＴ２１及びメモリセルＭ１１を通して列線ＢＬ２１は０Ｖの列線ＢＬ１１に放電される。この列線ＢＬ１１の電位をセンスアンプ等によって検出することにより、データを読み出すことができる。
【００６２】
このとき、ゲートが５Ｖに設定されたメモリセルＭ２１が導通状態となっている。しかし、トランジスタＴ３１のゲートは０Ｖとされているため、これらメモリセルＭ２１とトランジスタＴ３１によって電流通路は形成されず、メモリセルＭ２１及びトランジスタＴ３１を介して電流は流れない。
【００６３】
また、メモリセルＭ１２の浮遊ゲートには電子が注入されており、閾値電圧は正である。行線ＷＬ１１は０Ｖであるため、メモリセルＭ１２は非導通状態となっている。よって、ゲートが５Ｖに設定されたトランジスタＴ２２が導通しても、トランジスタＴ２２及びメモリセルＭ１２を介して電流は流れない。このため、列線ＢＬ２２は図示せぬ負荷トランジスタを介して充電され、この充電状態が図示せぬセンスアンプによって検出され、データが読み出される。
【００６４】
一方、行線ＷＬ１２に接続されたメモリセルＭ２１からデータを読み出す場合、行線ＷＬ１２を０Ｖに設定し、行線ＷＬ１３を例えば５Ｖに設定する。このとき、他の行線は０Ｖに設定する。このようにして、上記と同様に任意のメモリセルＭ２１からデータを読み出すことができる。さらに、行線ＷＬ１３に接続されたメモリセルＭ３１からデータを読み出す場合、行線ＷＬ１３を０Ｖに設定し、行線ＷＬ１１を例えば５Ｖに設定する。このとき、他の行線は０Ｖに設定する。このようにして、上記と同様に任意のメモリセルＭ３１からデータを読み出すことができる。
【００６５】
上記第３の実施例によれば、第１の実施例と同様の効果を得ることができる。しかも、第３の実施例によれば、コンタクトホールは３つのメモリセルに対して１つでよいため、コンタクトホールの数を削減できる。
【００６６】
図１８、１９は、この発明の第４の実施例を示すものであり、不揮発性半導体メモリ装置の一部を示している。図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。この実施例において、図１に示す列線ＢＬ１２、ＢＬ１３、ＢＬ１４は省略されている。共通配線ＣＬ１は行線ＷＬ１１に沿って配置され、共通配線ＣＬ２は行線ＷＬ２２と行線ＷＬ３１の間に配置されている。これら共通配線ＣＬ１、ＣＬ２は列線ＢＬ１１に接続されている。行線ＷＬ１１に接続されたメモリセル１、２、３、４及びトランジスタ１００、１０１、１０２の電流通路は前記共通配線ＣＬ１に接続されている。前記列線ＷＬ２２に接続されたメモリセル１２、１３、１４及びトランジスタ１１０、１１１、１１２、１１３の電流通路は前記共通配線ＣＬ２に接続され、前記列線ＷＬ３１に接続されたメモリセル１５、１６、１７、１８及びトランジスタ１１４、１１５、１１６の電流通路は前記共通配線ＣＬ２に接続されている。
【００６７】
図１８、１９に示す構成の不揮発性半導体メモリ装置の動作について説明する。この不揮発性半導体メモリ装置は行毎にデータを書き換えることができる。データの書き換えを行うとき、列線ＢＬ１１、ＢＬ２１…ＢＬ２４及び共通配線ＣＬ１、ＣＬ２を０Ｖに設定する。この状態でデータを書き換えるメモリセルが接続されている行線に高電圧を供給し、他の行線は０Ｖとする。行線ＷＬ１１に接続されているメモリセルのデータを書き換える場合、行線ＷＬ１１に高電圧を供給する。したがって、行線ＷＬ１１に接続されているメモリセル１、２、３、４の各浮遊ゲートに電子が注入され、これらメモリセルの閾値電圧は正に設定されるため、２進データの一方が書き込まれた状態となる。この後、これらメモリセルの浮遊ゲートから選択的に電子を放出することによって、メモリセルを負の閾値電圧に設定し、２進データの他方が書き込まれる。
【００６８】
例えばメモリセル１の浮遊ゲートに電子が注入されたままとし、メモリセル２の浮遊ゲートから電子を放出する場合について説明する。行線ＷＬ１１は０Ｖに設定される。このとき、共通配線ＣＬ１、ＣＬ２は所定の電位に設定される。行線ＷＬ１２及び列線ＢＬ２２を高電圧に設定すると、トランジスタ１０４を通してメモリセル２のドレインに高電圧が供給され、メモリセル２の浮遊ゲートからそのドレインに電子が放出され、メモリセル２の閾値電圧が負に設定される。ゲートとドレインに高電圧が供給されるメモリセル６は、その浮遊ゲートとチャネルあるいはドレインとの電位差が小さいため、電子は放出されない。また、トランジスタ１０１のゲートは０Ｖであるため、トランジスタ１０１はオフしている。このため、メモリセル６とトランジスタ１０１とによる電流経路は存在しない。
【００６９】
また、行線ＷＬ１２に接続されているメモリセル５のゲートにも高電圧が供給されている。しかし、列線ＢＬ２１には所定の電位が供給されているため、メモリセル５の浮遊ゲートとチャネルあるいはドレインとの電位差は電子が放出されるほど大きくはない。この列線ＢＬ２１の所定の電位はトランジスタ１０３を通してメモリセル１に供給される。しかし、メモリセル１の浮遊ゲートから電子が放出されるほど大きくはないため、メモリセル１は電子が注入された状態を保持する。列線ＢＬ１１、ＢＬ２１…ＢＬ２４にドレインが直接接続されるメモリセルのゲートに接続された行線ＷＬ２１、ＷＬ３２には、行線ＷＬ１２に供給された電位よりも低い値の所定の電位が供給される。このため、各メモリセル８…１１、１９…２１の浮遊ゲートとチャネルあるいはドレインとの電位差は電子が放出される程大きくならないため、これらメモリセル８…１１、１９…２１の浮遊ゲートから電子が放出されない。また、他の行線ＷＬ２２、ＷＬ３１に接続されているメモリセル１２…１８の浮遊ゲートからも電子が放出されない。例えば行線ＷＬ２２に接続されているメモリセル１２の浮遊ゲートから電子が放出され、メモリセル１２が負の閾値電圧に設定されていた場合、メモリセル１２のソースが接続されている共通配線ＣＬ２の電位は所定の正の電圧に設定されている。このため、メモリセル１２はオフし、オンしているトランジスタ１０７を通して、列線ＢＬ２１から共通配線ＣＬ２へ電流は流れない。例えば共通配線ＣＬ１、ＣＬ２の所定の電位は、閾値電圧が負に設定されたメモリセルの閾値電圧の絶対値よりも大きな値に設定しておけばよい。こうすることによりメモリセルをオフ状態にできる。但し、０Ｖの行線に接続されているメモリセルの浮遊ゲートから共通配線ＣＬ１、ＣＬ２へ電子の放出が生じないような大きさにする必要があることはいうまでもない。
【００７０】
行線ＷＬ１２に接続されているメモリセルの浮遊ゲートから電子を放出する場合、行線ＷＬ１２を０Ｖとする。メモリセル６の浮遊ゲートから電子を放出し、メモリセル５の浮遊ゲートから電子を放出せずそのままの状態に設定しておく場合について説明する。この場合、行線ＷＬ１１は０Ｖとすることができるため、行線ＷＬ１１に接続されるメモリセルは何の影響も受けない。列線ＢＬ２２に高電圧を供給すれば、メモリセル６の浮遊ゲートからそのドレインすなわち列線ＢＬ２２に電子が放出され、メモリセル６は負の閾値電圧に設定される。他の行線は上記と同様の電位に設定されていれば、上記のように他の行線に接続されるメモリセルの浮遊ゲートから電子が放出されることはない。メモリセル５が接続される列線ＢＬ２１は、メモリセル５の浮遊ゲートから電子が放出されず、且つメモリセル８の浮遊ゲートとメモリセル１９の浮遊ゲートとの間で電子の授受がないような電位に設定される。
【００７１】
図２０は、この発明の第５の実施例を示すものであり、図１９と同一部分には同一符号を付し、異なる部分についてのみ説明する。第４の実施例では、列線ＢＬ１２、ＢＬ１３、ＢＬ１４を省略し、同一の列線に接続された隣り合う一対のブロックは共通の列線に接続されていた。これに対して、第５の実施例では列線ＢＬ１２、ＢＬ１３、ＢＬ１４を用い、同一の列線に接続された隣り合う一対のブロックは別々の列線に接続されている。
【００７２】
すなわち、列線ＢＬ２１にはトランジスタ１０３、メモリセル８及びトランジスタ１１７の電流通路が接続されている。列線Ｂ１２にはメモリセル５、トランジスタ１０７及びメモリセル１９の電流通路が接続されている。列線ＢＬ２２にはトランジスタ１０４、メモリセル９及びトランジスタ１１８の電流通路が接続されている。列線ＢＬ１３にはメモリセル６、トランジスタ１０８及びメモリセル２０の電流通路が接続されている。列線ＢＬ２３にはトランジスタ１０５、メモリセル１０及びトランジスタ１１９の電流通路が接続されている。列線ＢＬ１４にはメモリセル７、トランジスタ１０９及びメモリセル２１の電流通路が接続されている。列線ＢＬ２４にはトランジスタ１０６、メモリセル１１及びトランジスタ１２０の電流通路が接続されている。
【００７３】
図２０に示す構成の不揮発性半導体メモリ装置の動作について説明する。この不揮発性半導体メモリ装置は行毎にデータを書き換えることができる。図１８に示す第４の実施例と同様に、データの書き換えを行うとき、列線ＢＬ１１、ＢＬ２１…ＢＬ２４及び共通配線ＣＬ１、ＣＬ２を０Ｖに設定する。この状態でデータを書き換えるメモリセルが接続されている行線に高電圧を供給し、他の行線は０Ｖとする。行線ＷＬ１１に接続されているメモリセルのデータを書き換える場合、行線ＷＬ１１に高電圧を供給する。したがって、行線ＷＬ１１に接続されているメモリセル１、２、３、４の各浮遊ゲートに電子が注入され、これらメモリセルの閾値電圧は正に設定されるため、２進データの一方が書き込まれた状態となる。この後、これらメモリセルの浮遊ゲートから選択的に電子を放出することによって、メモリセルを負の閾値電圧に設定し、２進データの他方が書き込まれる。
【００７４】
例えばメモリセル１の浮遊ゲートに電子が注入されたままとし、メモリセル２の浮遊ゲートから電子を放出する場合について説明する。行線ＷＬ１１は０Ｖに設定される。このとき、共通配線ＣＬ１、ＣＬ２は所定の電位に設定される。行線ＷＬ１２及び列線ＢＬ２２を高電圧に設定すると、トランジスタ１０４を通してメモリセル２のドレインに高電圧が供給され、メモリセル２の浮遊ゲートからそのドレインに電子が放出され、メモリセル２の閾値電圧が負に設定される。
【００７５】
このとき、行線１２に接続されているメモリセル５のゲートにも高電圧が供給される。しかし、列線ＢＬ１２には所定の電位が供給されているため、メモリセル５の浮遊ゲートとチャネルあるいはドレインとの電位差は電子が放出されるほど大きくない。また、列線ＢＬ２２にドレインが接続されているメモリセル９のゲートに接続される行線ＷＬ２１には行線ＷＬ１２に供給された電位よりも低い値の所定の電位が供給される。このため、メモリセル９の浮遊ゲートとチャネルあるいはドレインとの電位差は電子が放出されるほど大きくならないため、メモリセル９の浮遊ゲートからは電子が放出されない。列線ＢＬ２１は、メモリセル１の浮遊ゲートから電子が放出されず、且つゲートが所定の電位に設定されるメモリセル８の電子の蓄積状態に変化がないような所定の電位に設定される。さらに、列線ＢＬ２１の所定の電位がトランジスタ１０３を通してメモリセル１に供給される。しかし、メモリセルの浮遊ゲートから電子が放出されるほど大きくないため、メモリセル１は電子が注入された状態を保持する。また、共通配線ＣＬ１、ＣＬ２に隣接する行線ＷＬ２２、ＷＬ３１は０Ｖに設定され、行線ＷＬ２２、ＷＬ３１に接続されているメモリセルの浮遊ゲートからも電子が放出されない。図１８に示す実施例と同様に、例えば共通配線ＣＬ１、ＣＬ２の所定の電位は、負のメモリセルの閾値電圧の絶対値よりも大きな値に設定しておけばよい。
【００７６】
行線ＷＬ１２に接続されているメモリセル５、６、７の浮遊ゲートから電子を放出する場合、行線ＷＬ１２を０Ｖとする。ここで、メモリセル６の浮遊ゲートから電子を放出し、メモリセル５の浮遊ゲートからは電子を放出せずそのままの状態にしておく場合について説明する。列線ＢＬ１３に高電圧を供給すれば、メモリセル６の浮遊ゲートからそのドレインすなわち列線ＢＬ１３に電子が放出され、メモリセル６は負の閾値電圧に設定される。行線ＷＬ１１も０Ｖに設定できるため、行線ＷＬ１１に接続されるメモリセルは何の影響も受けない。列線ＢＬ１３にドレインが直接接続されるメモリセルのゲート、例えば行線ＷＬ３２はメモリセル２０の浮遊ゲートの電子の蓄積状態に影響がないような電圧に設定される。列線ＢＬ１２はメモリセル５から電子が放出されず、且つゲートが所定の電位に設定されるメモリセル１９の電子の蓄積状態に変化がないような所定の電位に設定される。
【００７７】
図２０に示す実施例は、紫外線消去型のＥＰＲＯＭによって構成されたメモリセルへのデータの書き込みと同様に、メモリセルのチャネル領域に電流を流し、その時発生する電子を浮遊ゲートに注入することによっても選択的にデータを書き込むことができる。この場合、先ず、メモリセルの浮遊ゲートから電子を放出してメモリセルを負の閾値電圧に設定しておく。メモリセルを負の閾値電圧とするには次の２つの方法が考えられる。
【００７８】
第１の方法は、例えば行線を０Ｖにした状態で、メモリセルの形成されている半導体基板を高電圧とし、メモリセルの浮遊ゲートから半導体基板へトンネル効果を利用して電子を放出し全てのメモリセルの閾値電圧を負の値とする。第２の方法は、第１の方法と反対に半導体基板を０Ｖとした状態で全ての行線を負の電圧とし、メモリセルの浮遊ゲートから半導体基板へ電子を放出する。なお、任意の行線のみを負の電圧にすれば、負の電圧にした行線に接続されているメモリセルのみから電子が放出され、任意の行のメモリセルを負の電圧とすることができる。この後、この行のメモリセルに選択的に電子を注入すれば、任意の行線に接続されているメモリセルのデータを書き換えることができる。
【００７９】
図２０において、メモリセル５の浮遊ゲートに電子を注入するときは、行線ＷＬ１１とＷＬ１２を所定の電圧に設定し、他の行線は０Ｖとする。この状態において、メモリセル５が接続されている列線ＢＬ１２に所定の電圧を供給し、他の列線は０Ｖとする。この時、共通配線ＣＬ１、ＣＬ２は０Ｖとされる。このようにすれば、メモリセル５及びトランジスタ１００のみを通して電流が流れ、メモリセル５の浮遊ゲートに電子が注入される。他のメモリセルには電流が流れず、浮遊ゲートの状態は変らない。同様に、メモリセル１２に電子を注入する時は、行線ＷＬ２１ととＷＬ２２を所定の電圧に設定し、列線ＢＬ１２に所定の電圧を供給する。この結果、トランジスタ１０７及びメモリセル１２のみを通して電流が流れ、メモリセルの浮遊ゲートに電子が注入される。このようにして選択的に電子を注入できる。
【００８０】
上記第４、第５の実施例によっても、第１の実施例と同様の効果を得ることができる。しかも、第４の実施例の場合、列線の数を削減できる利点を有している。
【００８１】
【発明の効果】
以上、詳述したようにこの発明によれば、浮遊ゲートからの電子の放出と、電子の放出量のチェックを繰り返し行う必要がなく、周辺の制御回路を簡単化することが可能であるとともに、電源が低電圧化された場合においても、データの読み出し速度が低下することを防止可能な不揮発性半導体メモリ装置とその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施例を示す回路図。
【図２】図２は図１の回路パターンを示す平面図。
【図３】図３は図１、図２に示す回路の第１のプログラム動作を説明するために示すタイミングチャート。
【図４】図４は図１、図２に示す回路の第２のプログラム動作を説明するために示すタイミングチャート。
【図５】図５は図１、図２に示す回路の第３のプログラム動作を説明するために示すフローチャート。
【図６】図６は図２の６−６線に沿った断面図。
【図７】図７は図２の７−７線に沿った断面図。
【図８】図８（ａ）乃至図８（ｃ）はこの発明の不揮発性半導体メモリの製造工程を順に示す断面図。
【図９】図９（ａ）乃至図９（ｃ）は図８（ｃ）に続く製造工程を順に示す断面図。
【図１０】図１０は従来の不揮発性半導体メモリの一例を示す回路図。
【図１１】図１１は図１０の回路パターンを示す平面図。
【図１２】図１２は図１１に示す１２−１２線に沿った断面図。
【図１３】図１３はこの発明の第２の実施例を示す回路図。
【図１４】図１４は図１３の回路パターンを示す平面図。
【図１５】図１５はこの発明の第３の実施例を示す回路図。
【図１６】図１６は図１５の回路パターンを示す平面図。
【図１７】図１７は図１６の１７−１７線に沿った断面図。
【図１８】図１８はこの発明の第４の実施例を示す回路図。
【図１９】図１９は図１８の回路パターンを示す平面図。
【図２０】図２０はこの発明の第５の実施例を示す回路図。
【符号の説明】
１〜２１、Ｍ１１〜Ｍ９３…メモリセル、１００〜１２０、Ｔ１１〜Ｔ９３…トランジスタ、ＦＧ…浮遊ゲート、ＣＧ…制御ゲート、ＷＬ１１〜ＷＬ３３…行線、ＢＬ１１〜ＢＬ２４…列線、５５、５７…ゲート絶縁膜、ＣＨ、ＣＨ１、ＣＨ２…チャネル領域、ＣＬ１、ＣＬ２…共通配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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