(57)【特許請求の範囲】
【請求項１】
第１クロック信号を必要に応じて遅延して第２クロック信号として出力し、その遅延時間が制御信号の値により可変制御される遅延回路を備え、
前記第１クロック信号と前記第２クロック信号の位相を比較しその位相差の極性に対応して前記制御信号の値を調節し前記第１クロック信号に対して前記第２クロック信号の位相を制御するクロックスキュー補正回路であって、
リセット入力を有し、前記位相差の極性の変化を検出する検出回路をさらに備え、前記検出回路により前記制御信号の値を固定するとともに、前記リセット入力からリセット信号を入力することにより、前記固定状態を解除することを特徴とするクロックスキュー補正回路。
【請求項２】
第１クロック信号を入力し遅延要素を経由して第２クロック信号として出力するクロックスキュー補正回路であって、
前記第１クロック信号と前記第２クロック信号の位相差を検出する位相比較器と、
前記位相比較器の出力信号に基づいてカウント値を変化させるカウンタと、
リセット入力を有し、前記位相比較器の極性の変化を検出する検出回路と、
を備え、
前記検出回路の検出信号により前記位相比較器をロックすると共に、前記リセット入力からリセット信号を入力することにより、前記ロック状態を解除することを特徴とするクロックスキュー補正回路。
【請求項３】
第１クロック信号を入力し必要に応じて所定の遅延量だけ遅延させて第２クロック信号として出力する遅延手段と、
前記第１クロック信号の位相と前記第２クロック信号の位相とを比較し、前記第１クロック信号の位相に対する前記第２クロック信号の位相のずれが小さくなるように前記遅延量を制御する比較制御手段と、
前記第１クロック信号の位相に対する前記第２クロック信号の位相のずれの極性が少なくとも一度反転した後に前記遅延量を固定する固定手段と、
を備え、前記固定手段は、前記第１クロック信号の波形に変化が生じた時に前記遅延量の前記固定を解除することを特徴とするクロックスキュー補正回路。
【請求項４】
前記固定手段は、前記位相のずれの前記極性がプラス及びマイナスのいずれか一方からいずれか他方に変化した場合のみに前記固定することを特徴とする請求項３記載のクロックスキュー補正回路。
【請求項５】
請求項１〜４のいずれか１つに記載のクロックスキュー補正回路を備えたこととを特徴とする半導体集積回路。
【請求項６】
第１クロック信号を供給する供給手段と、
それぞれが論理演算処理の一部を実行する複数の内部ユニットと、
を備え、
前記複数の内部ユニットのそれぞれは、請求項１〜４のいずれか１つに記載のクロックスキュー補正回路を有し、前記第２クロック信号に基づいて前記論理演算処理の一部を実行することを特徴とする半導体集積回路。
【請求項７】
第１クロック信号を供給する供給手段と、
それぞれが論理演算処理の一部を実行する複数の内部ユニットと、
を備え、
前記複数の内部ユニットのそれぞれは、
第１クロック信号を入力し必要に応じて所定の遅延量だけ遅延させて第２クロック信号として出力する遅延手段と、
前記第１クロック信号の位相と前記第２クロック信号の位相とを比較し、前記第１クロック信号の位相に対する前記第２クロック信号の位相のずれが小さくなるように前記遅延量を制御する比較制御手段と、
前記第１クロック信号の位相に対する前記第２クロック信号の位相のずれの極性が少なくとも一度反転した後に前記遅延量を固定する固定手段と、
を有するクロックスキュー補正回路を含み、
前記複数の内部ユニットのうちの少なくとも２つ以上の内部ユニットにおいて、前記固定手段は、前記位相のずれの前記極性がプラス及びマイナスのいずれか一方からいずれか他方に変化した場合のみに前記固定し、前記第１クロック信号の波形に変化が生じた時に前記遅延量の前記固定を解除することを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロックスキュー補正回路及び半導体集積回路に関し、特に、内部クロック信号のジッタを抑制し且つ消費電力を低減することができるクロックスキュー補正回路及びこれを備えた半導体集積回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の集積度が高くなり、且つ、大規模化するに伴って、半導体集積回路内での配線長、特にクロック信号を各機能ブロックに供給するための配線が長くなり、クロック信号の遅延が無視できなくなっている。すなわち、複数の機能ブロックに共通に供給されるクロック信号の位相が、各機能ブロックの間でずれてしまい、半導体集積回路全体としての高速動作に支障をきたすことになる。
【０００３】
このようなクロック信号の位相差を補正する技術として、ＰＬＬ（Phase Locked Loop）を利用した技術がある。従来技術として、例えば、特開平６−２７３４７８号公報などに記載されているように、クロック信号を供給するためのパスに対応した帰還パスを設け、この帰還パスのクロック信号と基準クロック信号との位相比較を行い、この位相ずれ検出結果に基づいて、クロック供給パスに設けた遅延回路を調節して、クロック分配系におけるクロックスキューを補正する、という技術が知られている。
【０００４】
図１０は、従来のクロックスキュー補正回路の１例を表すブロック図である。図１０において、１は外部クロック信号、２は内部クロック信号、３は遅延回路、４はカウンタ、５は位相比較器、６はクロックバッファ、をそれぞれ表わす。
【０００５】
なお、本願明細書において、「外部クロック信号」及び「第１クロック信号」とは基準とすべきクロック信号のことであり、「内部クロック信号」及び「第２クロック信号」とは、検査されるべきクロック信号のことである。例えば、半導体集積回路に外部から供給される基準クロック信号を「外部クロック信号（第１クロック信号）」とすることができる。または、半導体集積回路の内部において複数の機能ブロックのそれぞれに入力されるクロック信号を「外部クロック信号（第１クロック信号）」とし、それぞれの機能ブロックの内部の所定の場所におけるクロック信号をそれぞれ「内部クロック信号（第２クロック信号）」としても良い。
【０００６】
【発明が解決しようとする課題】
図１０に例示した従来の補正回路は、「内部クロック信号」のジッタ、すなわち「外部クロック信号」に対する「内部クロック信号」の位相ずれ量やずれ極性がダイナミックに変化するという問題があった。以下、この問題点について、回路の動作を参照しつつ説明する。
【０００７】
図１０に表したように、外部クロック信号１は、供給パスＳを介して所定の場所に供給され、内部クロック信号２として用いられる。供給パスＳには、遅延回路３やクロックバッファ６などが設けられている。
【０００８】
一方、このような内部クロック信号２は、帰還パスＦにより位相検出器５にフィードバックされる。位相検出器５には、外部クロック信号１も別途入力される。
【０００９】
ここで、外部クロック信号が内部クロック信号に対して０．３ｎｓ（ナノ秒）だけ進んだ状態を想定する。
【００１０】
図１１は、この状態を表すパルス波形図である。位相比較器５は、この状態を検出するとアップ制御信号Ｕを“０”レベルにする。アップ制御信号Ｕが“０”レベルになると、カウンタ４は、カウント値を１つ上昇させ、遅延回路３の遅延量を一遅延量分だけ減少させる。ここでは、遅延回路３の一遅延分を０．２ｎｓとする。つまり、「外部クロック信号」に対する「内部クロック信号」の遅延量は、遅延回路３において０．２ｎｓだけ減少される。その結果として、「外部クロック信号」は「内部クロック信号」に対して０．１ｎｓだけ進んだ状態となる。
【００１１】
次のサイクルで、位相比較器は、外部クロック信号が内部クロック信号に対して０．１ｎｓだけ進んでいる状態を検出し、アップ制御信号Ｕを“０”レベルにする。アップ制御信号Ｕが“０”レベルになると、カウンタ４は、カウント値を１つ上昇させるため、遅延回路３の遅延量をさらに一遅延量分だけ減少させる。つまり、内部クロック信号はさらに０．２ｎｓだけ進められる。
【００１２】
その結果として、図１２に示すように、外部クロック信号は内部クロック信号に対して０．１ｎｓだけ遅れた状態となる。つまり、図１１に表した状態から図１２に表した状態に至る過程で、内部クロック信号の外部クロック信号に対する位相の「ずれ」の極性が反転している。
【００１３】
次に、位相比較器５は、この状態を検出してダウン制御信号Ｄを“０”レベルにする。ダウン制御信号Ｄが“０”レベルになると、カウンタ４は、カウント値を１つ降下させる。遅延回路３は、これに対応して一遅延量分すなわち０．２ｎｓだけ遅延量を増加させる。つまり、外部クロック信号と内部クロック信号の位相の「ずれ」の極性は再び反転して、外部クロックが内部クロックに対して０．１ｎｓだけ進んだ状態となる。
【００１４】
次に、位相比較器５はこの状態を検出し、アップ制御信号Ｕを“０”レベルにする。アップ制御信号Ｕが“０”レベルになると、カウンタ４は、カウント値を１つ上昇させるため、遅延量は０．２ｎｓだけ減少し、外部クロック信号と内部クロック信号の位相の「ずれ」の関係は再び反転し、内部クロック信号が外部クロック信号に対して０．１ｎｓだけ進んだ状態となる。
【００１５】
これ以降、このような動作が繰返されることとなる。つまり、図１３に表したように、内部クロック信号は、外部クロック信号に対して進んだ状態と遅れた状態との間で「揺れ」を生ずる。この「揺れ」すなわち「ジッタ」の振幅は、遅延回路３の一遅延分の遅延時間（０．２ｎｓ）に相当する。このジッタは、クロックが高速化されるに伴って非常に問題となる。
【００１６】
一方、図１０に例示したような従来のクロックスキュー補正回路は、上述したような一連の検出動作、比較動作、フィードバック動作を常に繰り返すために、システムの消費電力が大きくなるという問題もあった。すなわち、半導体集積回路においては、通常は、データが入力されて所定の演算処理や論理処理がなされる間だけでなく、データの入力を待っている待機状態においてもクロックはシステムに供給されつづける。従って、クロックスキュー補正回路も常に動作を続け、半導体集積回路の消費電力を増やす要因となっていた。
【００１７】
本発明は、かかる種々の課題の認識に基づいてなされたものである。すなわち、その目的は、内部クロック信号のジッタを解消し、同時に消費電力も大幅に低減可能なクロックスキュー補正回路及びそれを搭載した半導体集積回路を提供することにある。
【００１８】
【課題を解決する手段】
すなわち、本発明のクロックスキュー補正回路は、
第１クロック信号を必要に応じて遅延して第２クロック信号として出力し、その遅延時間が制御信号の値により可変制御される遅延回路を備え、
前記第１クロック信号と前記第２クロック信号の位相を比較しその位相差の極性に対応して前記制御信号の値を調節し前記第１クロック信号に対して前記第２クロック信号の位相を制御するクロックスキュー補正回路であって、
リセット入力を有し、前記位相差の極性の変化を検出する検出回路をさらに備え、前記検出回路により前記制御信号の値を固定するとともに、前記リセット入力からリセット信号を入力することにより、前記固定状態を解除することを特徴とする。
【００１９】
上記構成により、第２クロック信号すなわち内部クロック信号を所定の「ずれ」幅で第１クロック信号すなわち外部クロック信号に対して固定することができ、ジッタを解消することができる。さらに、検出、比較、フィードバック動作を停止させて消費電力も低減することができる。また、必要な場合にはリセット信号を入力して固定状態を解除できる。
【００２０】
また、本発明のクロックスキュー補正回路は、
第１クロック信号を入力し遅延要素を経由して第２クロック信号として出力するクロックスキュー補正回路であって、
前記第１クロック信号と前記第２クロック信号の位相差を検出する位相比較器と、
前記位相比較器の出力信号に基づいてカウント値を変化させるカウンタと、
リセット入力を有し、前記位相比較器の極性の変化を検出する検出回路と、
を備え、
前記検出回路の検出信号により前記位相比較器をロックすると共に、前記リセット入力からリセット信号を入力することにより、前記ロック状態を解除することを特徴とする。
【００２１】
また、本発明のクロックスキュー補正回路は、
第１クロック信号を入力し必要に応じて所定の遅延量だけ遅延させて第２クロック信号として出力する遅延手段と、
前記第１クロック信号の位相と前記第２クロック信号の位相とを比較し、前記第１クロック信号の位相に対する前記第２クロック信号の位相のずれが小さくなるように前記遅延量を制御する比較制御手段と、
前記第１クロック信号の位相に対する前記第２クロック信号の位相のずれの極性が少なくとも一度反転した後に前記遅延量を固定する固定手段と、
を備え、前記固定手段は、前記第１クロック信号の波形に変化が生じた時に前記遅延量の前記固定を解除することを特徴とする。
【００２２】
ここで、前記固定手段は、前記位相のずれの前記極性がプラス及びマイナスのいずれか一方からいずれか他方に変化した場合のみに前記固定することによって、第２クロック信号の「ずれ」の方向をいずれか一方に固定することができる。
【００２３】
また、前記固定手段は、前記第１クロック信号の波形に変化が生じた時に前記遅延量の前記固定を解除することによって、第１クロック信号の波形が歪んだ場合や周波数が切り替えられた場合にも、第２クロック信号が確実に追従することができる。
【００２４】
一方、本発明の半導体集積回路は、前述したいずれかのクロックスキュー補正回路を備えたこととを特徴とし、安定に動作し、高速処理が可能で、消費電力も低減することができる。
【００２５】
または、本発明の半導体集積回路は、
第１クロック信号を供給する供給手段と、
それぞれが論理演算処理の一部を実行する複数の内部ユニットと、
を備え、
前記複数の内部ユニットのそれぞれは、前述したいずれか１つに記載のクロックスキュー補正回路を有し、前記第２クロック信号に基づいて前記論理演算処理の一部を実行することを特徴とし、安定に動作し、高速処理が可能で、消費電力も低減することができる。
【００２６】
また、本発明の半導体集積回路は、
第１クロック信号を供給する供給手段と、
それぞれが論理演算処理の一部を実行する複数の内部ユニットと、
を備え、
前記複数の内部ユニットのそれぞれは、
第１クロック信号を入力し必要に応じて所定の遅延量だけ遅延させて第２クロック信号として出力する遅延手段と、
前記第１クロック信号の位相と前記第２クロック信号の位相とを比較し、前記第１クロック信号の位相に対する前記第２クロック信号の位相のずれが小さくなるように前記遅延量を制御する比較制御手段と、
前記第１クロック信号の位相に対する前記第２クロック信号の位相のずれの極性が少なくとも一度反転した後に前記遅延量を固定する固定手段と、
を有するクロックスキュー補正回路を含み、
前記複数の内部ユニットのうちの少なくとも２つ以上の内部ユニットにおいて、前記固定手段は、前記位相のずれの前記極性がプラス及びマイナスのいずれか一方からいずれか他方に変化した場合のみに前記固定し、前記第１クロック信号の波形に変化が生じた時に前記遅延量の前記固定を解除することを特徴とする。
【００２７】
【発明の実施の形態】
本発明の一具体例においては、外部クロック信号は、遅延回路を経由して内部クロック信号として供給される。また、位相比較器は、外部クロック信号と内部クロック信号とを比較して位相差を検出する。カウンタは、位相比較器の結果に基づいてアドレス値を変化させる。さらに、位相比較器の出力信号の極性の変化を検出する検出回路を設け、検出回路により位相比較器をロックする。こうすることにより、内部クロックの「揺れ」すなわちジッタを小さくし、同時に消費電力を大幅に低減することができる。
【００２８】
以下、本発明の実施の形態について図面を参照しつつ説明する。
【００２９】
図１は、本発明の実施の形態に係るクロックスキュー補正回路を概念的に表すブロック図である。すなわち、本発明のクロックキュー補正回路は、遅延手段ＤＲと比較制御手段ＣＣと固定手段ＦＣとを有する。
【００３０】
遅延手段ＡＲは、外部クロック信号１を入力し、必要に応じて所定の遅延量だけ遅延させて内部クロック信号２として出力する役割を有する。
【００３１】
比較制御手段ＣＣは、外部クロック信号１の位相と内部クロック信号２の位相とを比較し、外部クロック信号１の位相に対する内部クロック信号２の位相の「ずれ」が小さくなるように、遅延手段ＡＲの遅延量を制御する役割を有する。
【００３２】
固定手段ＦＣは、外部クロック信号１の位相に対する内部クロック信号２の位相の「ずれ」の極性が少なくとも一度反転した後に遅延量を固定し、フィードバックループを遮断する役割を有する。
【００３３】
ここで、固定手段ＦＣは、位相の「ずれ」の極性を検出するためには、図１において実線で示したように比較制御手段から所定の信号を入力すれば良い。または、これとは別に、図１において想像線で示したように、外部クロック信号１と内部クロック信号２とを直接、入力しても良く、または、遅延手段から遅延量に関するデータを入力しても良い。
【００３４】
次に、本発明のクロックスキュー補正回路について、さらに詳細な具体例を挙げて説明する。
【００３５】
図２は、本発明の実施の形態に係るクロックスキュー補正回路の具体例を表すブロック図である。同図において、１は外部クロック信号、２は内部クロック信号、３は遅延回路、４はアップダウンカウンタ、５は位相比較器、６はクロックバッファ、７は検出回路を表わす。
【００３６】
遅延回路３は、図１の遅延手段ＡＲに対応する。カウンタ４と位相比較器５は、図１の比較制御手段ＣＣに対応する。検出回路７は、図１の固定手段ＦＣに対応する。
【００３７】
外部クロック信号１は、供給パスＳを介して所定の場所に供給され、内部クロック信号２として用いられる。供給パスＳには、遅延回路３やクロックバッファ６などが設けられている。
【００３８】
一方、内部クロック信号２は、帰還パスＦにより位相検出器５にフィードバックされる。位相検出器５には、外部クロック信号１も別途入力される。
【００３９】
位相比較器５は、外部クロック信号１と内部クロック信号２とを比較し、その結果に応じて所定の制御信号をカウンタ４に送出する。カウンタ４は、その制御信号に基づいて遅延回路３の遅延量を調節する。
【００４０】
図３は、位相比較器５の動作を例示したパルス波形図である。すなわち、同図には、位相比較器５に入力される外部クロック信号と内部クロック信号、及び、位相比較器５から出力されるダウン制御信号Ｄとアップ制御信号Ｕの波形が例示されている。なお、図示した例においては、ダウン制御信号Ｄとアップ制御信号Ｕとは、ノーマル状態が”１”レベルで、励起状態が”０”レベルとした。しかし、これらを反転させ、ノーマル状態が”０”レベルで、励起状態が”１”レベルとしても良い。
【００４１】
図３に表した例においては、符号「Ａ」で表したように外部クロック信号が内部クロック信号に対して遅れている場合には、位相比較器５は、ダウン制御信号Ｄを”０”レベルとし、アップ制御信号Ｕは”１”レベルのままとする。一方、符号「Ｂ」で表したように外部クロック信号が内部クロック信号に対して進んでいる場合には、位相比較器５は、ダウン制御信号Ｄを”０”レベルのままとし、アップ制御信号Ｕを”１”レベルとする。
【００４２】
一方、図２に表した検出回路７は、位相比較器５から出力されるダウン制御信号Ｄとアップ制御信号Ｕをモニタし、これらの遷移状態に応じて、位相比較器５に検出信号を送出し、位相比較器５の動作をロックする。また、リセット入力に応じて、このロック状態を解消する。
【００４３】
この補正回路の動作をすると以下の如くである。
【００４４】
まず、図１１に示したように、外部クロック信号１が内部クロック信号２に対して０．３ｎｓだけ進んでいる状態を想定する。
【００４５】
すると、まず位相比較器５がこの状態を検出して、アップ制御信号Ｕを“０”レベルにする。アップ制御信号Ｕが“０”レベルになると、カウンタ４は、カウント値を１つ上昇させ、遅延回路３の遅延量を一遅延量分だけ減少させる。ここでは、一例として、一遅延量を０．２ｎｓとする。すると、外部クロック信号１は、内部クロック信号２に対して０．１ｎｓだけ進んだ状態となる。
【００４６】
位相比較器５は、次のサイクルで、この状態を検出して再びアップ制御信号Ｕを“０”レベルにする。アップ制御信号Ｕが“０”レベルになると、カウンタ４は、カウント値を１つ上昇させ、遅延回路３の遅延量が再び一遅延量分すなわち０．２ｎｓだけ減少する。その結果として、図１２に示したように外部クロック信号１が内部クロック信号２に対して０．１ｎｓ遅れた状態となる。
【００４７】
すると、位相比較器５は、この状態を検出してダウン制御信号Ｄを“０”レベルにする。ダウン制御信号Ｄが“０”レベルになると、カウンタ４は、カウント値を１つ降下させ、遅延回路３の遅延量は一遅延量分の０．２ｎｓだけ増加する。その結果として、外部クロック信号は、内部クロック信号に対して再び０．１ｎｓだけ進んだ状態となる。
【００４８】
以上説明した一連のフィードバック動作において、アップ制御信号Ｕが“０”になった後にダウン制御信号Ｄが“０”になると検出回路７が検出信号を位相比較器５に送り、位相比較器７をロック（固定）する。すなわち、位相比較器７における検出比較動作や、その後のフィードバック調整動作を停止する。これにより外部クロック信号が内部クロック信号に対して０．１ｎｓ進んだ状態でロックされることとなる。その結果として、従来は０．２ｎｓの幅のジッタを生じていたものが、外部クロック信号に対して０．１ｎｓだけずれた状態で固定され、内部クロック信号の「揺れ」は完全に解消される。
【００４９】
さらに、このようにして位相比較器７をロックすると、クロックスキュー補正回路における検出、比較、フィードバック動作が停止され、クロックスキュー補正回路の消費電力が大幅に減少する。その結果として、半導体集積回路全体の消費電力も低減させることができる。通常は、クロック信号は、半導体集積回路に対して信号処理動作の間だけでなく待機状態においても常に供給されている。また、半導体集積回路の規模が大きくなるほど、その内部のユニット数も増え、各ユニット毎にクロックスキュー補正回路が設けられる。従って、本発明により所定のタイミングで補正回路をロックすることにより、半導体集積回路全体の消費電力を効果的に低減することができる。
【００５０】
例えば、２４ビット、回路規模５０万トランジスタのＤＳＰでは、消費電力にして１０％以上の削減が可能である。
【００５１】
図４は、検出回路７の構成の具体例を表すブロック図である。すなわち、同図に例示した回路においては、ラッチ７２、７４の入力端にインバータ７１、７２がそれぞれ接続され、アップ制御信号Ｕとダウン制御信号Ｄがそれぞれ入力される。そして、これらのラッチの出力端Ｑ１、Ｑ２は、ＡＮＤ回路７６に入力され、その論理が検出信号として位相検出器５に出力される。
【００５２】
図２に関して前述した回路動作の具体例をあてはめると以下の如くである。
【００５３】
図５は、検出回路７の動作の具体例を表したパルス波形図である。すなわち、同図には、ラッチ７２に入力されるダウン制御信号Ｄ、ラッチ７２の出力Ｑ１、ラッチ７４に入力されるアップ制御信号Ｕ、ラッチ７４の出力Ｑ２、リセット信号、及びＡＮＤ回路７６からの出力である検出信号の波形がそれぞれ表されている。
【００５４】
図５に表した例においては、まず、リセット信号が入力されてシステムは初期状態に戻される。そして、図１１に示したように、外部クロック信号１が内部クロック信号２に対して０．３ｎｓだけ進んでいる状態を想定する。
【００５５】
すると、前述したように、位相比較器５がこの状態を検出して、アップ制御信号Ｕを“０”レベルにする。この遷移に対応して、ラッチ７４の出力Ｑ２は、”０”レベルから”１”レベルに遷移する。この状態では、外部クロック信号は内部クロック信号に対して０．１ｎｓだけ進んでいる。
【００５６】
次に、位相比較器５はこの状態を検出して、アップ制御信号Ｕをもう一度“０”レベルにする。この間もラッチ７４の出力Ｑ２は、”１”レベルを維持している。この状態では、外部クロック信号は内部クロック信号に対して０．１ｎｓだけ遅れている。
【００５７】
次に、位相比較器５はこの状態を検出して、ダウン制御信号Ｄを“０”レベルにする。この遷移に対応して、ラッチ７２の出力Ｑ１は、”１”レベルに遷移する。すると、ＡＮＤ回路７６に対して入力されるＱ１、Ｑ２が、いずれも”１”レベルとなるので、検出出力は”１”レベルとなり、位相比較器５をロックする。
【００５８】
以上説明したように、図４に例示したような簡略な構成を検出回路として採用することにより、所定のタイミングで位相比較器５を確実にロックすることが可能となる。
【００５９】
なお、本発明における検出回路７は、外部クロック信号と内部クロック信号の位相の相対的な「ずれ」の関係をモニタし、「ずれ」の極性が逆転した時には所定のタイミングで補正フィードバックループを遮断するような制御信号を送出する回路であれば、どのような構成でも良い。図４に例示したような構成の他にも、例えば、外部クロック信号と内部クロック信号を比較して両者の「ずれ」の極性が逆転するタイミングを検出してフィードバックを遮断するような回路としても良い。
【００６０】
ここで、図５においては、アップ制御信号Ｕが”０”レベルに遷移した後にダウン制御信号Ｄが”０”レベルに遷移したケースを例示したが、本発明はこれに限定されるものではない。すなわち、ダウン制御信号Ｄが”０”レベルに遷移した後にアップ制御信号Ｕが”０”に遷移するケースにおいても、同様に検出出力を励起させ、位相比較器５をロックすることができる。つまり、外部クロック信号に対する内部クロック信号の「ずれ」の極性を限定しないようにすることができる。
【００６１】
図６は、内部クロック信号の「ずれ」の極性を限定しない場合を概念的に表す概略図である。すなわち、外部クロック信号に対して、内部クロック信号は、所定の幅だけ進んだ状態でロックされるもの（内部クロック信号１）と、所定の幅だけ遅れた状態でロックされているもの（内部クロック信号２）が混在し得る。
【００６２】
これに対して、外部クロック信号に対して、複数の内部クロック信号の全てを同じ極性にロックすることもできる。
【００６３】
図７は、内部クロック信号の「ずれ」の極性を限定した場合を概念的に表す概略図である。すなわち、外部クロック信号に対して、内部クロック信号１、２はすべて所定の幅だけ進んだ状態でロックされている。つまり、すべての内部クロック信号が一致した状態でロックされている。これは、特に、大規模な集積回路において有利となる。つまり、大規模な集積回路においては、多数の内部ユニット毎にクロックが供給される。
【００６４】
図８は、このような半導体集積回路のクロック・ツリーを例示した概念図である。同図に表したように、半導体集積回路ＩＣは、その論理演算処理の一部を実行する複数の内部ユニットＵ１、Ｕ２、・・・Ｕｎを有する。そして、外部クロックＣＬＫは、内部ユニットＵ１、Ｕ２、・・・のそれぞれに供給され、クロックスキュー補正回路ＣＳＣを介して内部クロックＣＬＫ１、ＣＬＫ２、・・・として利用される。
【００６５】
このように複数の内部クロックが存在する集積回路においては、内部クロックのタイミングが整合すれば、内部ユニットの間の動作のばらつきを解消することができる。その結果として、内部ユニット同士の動作タイミングを精密に一致させ、従来よりも高速な演算処理が可能となる。
【００６６】
但し、集積回路の全ての内部ユニットについて内部クロック信号を同一の極性にロックする必要は必ずしもない。例えば、論理演算処理を実行する複数の内部ユニットのうちで、クリティカルパスとなるような２つあるいはそれ以上の内部ユニットが存在するような場合には、それらの内部ユニットのみについて、内部クロック信号を同一極性にロックすれば、全体の処理速度を改善することができる。
【００６７】
なお、図７の例とは逆に、外部クロック信号に対して、すべての内部クロック信号を遅れた状態でロックしても良いことは、いうまでもない。
【００６８】
上述のように内部クロック信号の極性を一致させるためには、例えば、図４に表した検出回路をさらに変形して、アップ制御信号Ｕとダウン制御信号Ｄとの遷移の順番に応じて検出出力を選択的に出力するようにすれば良い。例えば、アップ制御信号Ｕが”０”レベルに遷移した後にダウン制御信号Ｄが”０”レベルに遷移（（アップ）→（ダウン））した場合には検出出力を励起させ、（ダウン）→（アップ）の順番に遷移した場合には検出出力を励起させないようにすれば、外部クロック信号に対して内部クロック信号が常に所定の幅だけ遅れた状態でロックすることができる。
【００６９】
または、これとは逆に、（ダウン）→（アップ）の順番に遷移した場合のみ検出出力を励起させるようにすれば、外部クロック信号に対して内部クロック信号が常に所定の幅だけ進んだ状態でロックすることができる。
【００７０】
一方、検出回路７にリセット信号を入力するタイミングも重要である。検出回路７のリセットのタイミングとしては、例えば、以下のような場合が挙げられる。
【００７１】
（１）システムリセットすなわち半導体集積回路の全体または、一部の内部ユニットのみをリセットする場合。
【００７２】
（２）外部クロック信号に変化があった場合。
【００７３】
（３）内部クロック信号を一時的に停止した後に再開する場合。
【００７４】
上記（１）のケースにおいては、検出回路７もリセットして、内部クロック信号をフィードバック補正することが必要である。
【００７５】
また、上記（２）のケースは、具体的には、例えば、外部クロック信号が揺らいだような場合である。すなわち、外部クロック信号がノイズやその他の原因で歪んだような場合に、これをソースとする複数の内部クロック信号のそれぞれが互いにずれるような反応を示す場合も考えられる。そこで、このような場合に、フィードバックループを再開させ、その後に内部クロック信号を改めてロックする必要がある。
【００７６】
図９は、このような外部クロック信号の変化をモニタするクロックスキュー補正回路を例示するブロック図である。すなわち、外部クロック信号１をモニタするモニタ回路８が設けられ、その波形に変化が生じた場合には、リセット信号を検出回路７に送出してロック状態を解除できるようにされている。
【００７７】
一方、外部クロック信号の変化としては、波形の歪みの他にも、例えば、クロック周波数を切り替える場合も挙げることができる。例えば、サンプリング周波数の異なる複数のデジタル信号を処理するＤＳＰ（Digital Signal Processor）においては、処理の対象となるデジタルデータの周波数に応じてクロック周波数を切り替える場合がある。また、ＭＰＵ（Micro Processing Unit）の場合にも、クロック周波数を下げて消費電力を減らすことが可能である。
【００７８】
このように外部クロック周波数を切り替える場合には、検出回路７にリセット信号を送出してフィードバックループを再開させる必要がある。
【００７９】
次に、上記（３）のケースは、例えば、半導体集積回路が複数の内部ユニットを有し、それらのうちの一部の内部ユニットに対する内部クロックの供給を必要に応じて停止する場合を挙げることができる。これは、「ゲーテッド・クロック（gated clock）」と呼ばれ、システムの消費電力を低減するために効果的な方法である。このような場合にも、一旦停止された内部クロックを再開する際には、検出回路７にリセット信号を送出してフィードバックループを再開させる必要がある。
【００８０】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に説明する効果を奏する。
【００８１】
まず、本発明によれば、外部クロック信号に対する内部クロック信号の「ずれ」の極性の変化を検出することにより、内部クロック信号が外部クロック信号に対して最も近い位相にあることが分かる。そして、このタイミングで内部クロック信号に対するフィードバックループを遮断することにより、容易且つ確実に内部クロック信号のジッタを解消することができる。
【００８２】
また、本発明によれば、補正回路のフィードバックループを遮断することによって、システムの消費電力を低減することができる。その結果として、エネルギを節約するとともに、各種の携帯機器などの電池持続時間を増加させることも可能となる。
【００８３】
さらに、本発明によれば、複数の内部ユニットを有する半導体集積回路において、それぞれの内部ユニットの内部クロックを正確に合致させることができる。その結果として、内部ユニット同士の動作のばらつきを解消し、従来よりも高速で安定した論理演算処理を実行させることができるようになる。
【００８４】
以上説明したように、本発明によれば、簡潔な構成で内部クロック信号のジッタを解消すると共に、消費電力を低減し、さらに回路の高速動作も可能なクロックスキュー補正回路及び半導体集積回路を実現でき産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るクロックスキュー補正回路を概念的に表すブロック図である。
【図２】本発明の実施の形態に係るクロックスキュー補正回路の具体例を表すブロック図である。
【図３】位相比較器５の動作を例示したパルス波形図である。
【図４】検出回路７の構成の具体例を表すブロック図である。
【図５】検出回路７の動作の具体例を表したパルス波形図である。
【図６】内部クロック信号の「ずれ」の極性を限定しない場合を概念的に表す概略図である。
【図７】内部クロック信号の「ずれ」の極性を限定した場合を概念的に表す概略図である。
【図８】半導体集積回路のクロック・ツリーを例示した概念図である。
【図９】外部クロック信号の変化をモニタするクロックスキュー補正回路を例示するブロック図である。
【図１０】従来のクロックスキュー補正回路の１例を表すブロック図である。
【図１１】外部クロック信号が内部クロック信号に対して０．３ｎｓ（ナノ秒）だけ進んだ状態を表すパルス波形図である。
【図１２】外部クロック信号が内部クロック信号に対して０．１ｎｓだけ遅れた状態を表すパルス波形図である。
【図１３】内部クロック信号の「揺れ」すなわち「ジッタ」を表す概念図である。
【符号の説明】
１  外部クロック信号（第１クロック信号）
２  内部クロック信号（第２クロック信号）
３  遅延回路
４  カウンタ
５  位相比較器
６  クロックバッファ
７  検出回路
８  モニタ回路
７１、７３  インバータ
７２、７４  ラッチ
７６  ＡＮＤ回路
【図１】
0003699868.tif 000002
【図２】
0003699868.tif 000003
【図３】
0003699868.tif 000004
【図４】
0003699868.tif 000005
【図５】
0003699868.tif 000006
【図６】
0003699868.tif 000007
【図７】
0003699868.tif 000008
【図８】
0003699868.tif 000009
【図９】
0003699868.tif 000010
【図１０】
0003699868.tif 000011
【図１１】
0003699868.tif 000012
【図１２】
0003699868.tif 000013
【図１３】
0003699868.tif 000014