(57)【特許請求の範囲】
【請求項１】
発光部が画素単位で配列されてなる素子層と、前記発光部の発光素子を駆動する画素回路が画素単位で配列されてなる回路層とが基板上に積層されてなるアクティブマトリクス型表示装置であって、
前記画素回路が行方向、列方向のいずれも直線上に存在するストライプ状の画素配列を持ち、
前記発光部が前記画素回路の画素配列の行方向に２倍、列方向に１／２倍の画素ピッチを有し、隣接する２行の画素配列の位相差が１／２であるデルタ状の画素配列を持つ
ことを特徴とするアクティブマトリクス型表示装置。
【請求項２】
前記発光素子は異なる３色の光を発光する３個を単位として１絵素を構成しており、
同一発光色の画素が互いに隣接しない関係を有し、かつ１絵素内の異なる３色の３画素の中心位置が互いに隣接しながら三角形を形成するデルタ状の関係に配置され、
さらに列方向に隣接する画素が、画素２行内で互いに上下が反転した三角形である正デルタ状、逆デルタ状に交互に配置されている
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項３】
前記発光部と前記画素回路とを接続する接続部が、前記画素回路に対して行方向で隣り合う２画素を単位とし、これら２画素間で異なる位置に配置されている
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項４】
前記接続部は、前記発光部の決められた形状の発光領域に対してその発光領域外に配置されている
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項５】
前記接続部は、前記発光部の決められた形状の発光領域に対してその発光領域外に配置されている
ことを特徴とする請求項３記載のアクティブマトリクス型表示装置。
【請求項６】
前記画素回路は、前記２画素間で回路素子のレイアウトが同じである
ことを特徴とする請求項３記載のアクティブマトリクス型表示装置。
【請求項７】
前記画素回路は、前記２画素の回路素子のレイアウトが列間の境界線に関して対称である
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項８】
前記画素回路は、前記２画素の回路素子のレイアウトが列間の境界線に関して対称である
ことを特徴とする請求項６記載のアクティブマトリクス型表示装置。
【請求項９】
前記画素回路は、前記２画素ごとに画素の境界に列方向に沿って配線された電源線を有し、この電源線を２画素間で共用する
ことを特徴とする請求項７記載のアクティブマトリクス型表示装置。
【請求項１０】
前記画素回路は、隣り合う２行を単位とし、これら２行の画素間で回路素子のレイアウトが行間の境界線に関して対称である
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項１１】
前記画素回路は、隣り合う２行を単位とし、これら２行の画素間で回路素子のレイアウトが行間の境界線に関して対称である
ことを特徴とする請求項６記載のアクティブマトリクス型表示装置。
【請求項１２】
前記画素回路は、前記２行ごとに画素の境界に行方向に沿って配線された走査線を有し、この走査線を２行の画素間で共用する
ことを特徴とする請求項１０記載のアクティブマトリクス型表示装置。
【請求項１３】
前記画素回路は、配線パターン中に存在する回路素子の接続部の近傍に配線方向に沿って形成されたスリットを有する
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項１４】
前記発光素子は、第１，第２の電極およびこれら電極間に発光層を含む有機層を有する有機エレクトロルミネッセンス素子である
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項１５】
前記画素回路は、薄膜トランジスタ回路である
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項１６】
発光部の発光素子を駆動する画素回路が画素単位でマトリクス状に配列されてなるアクティブマトリクス型表示装置であって、
前記画素回路は、配線パターン中に存在する回路素子の接続部の近傍に配線方向に沿って形成されたスリットを有する
ことを特徴とするアクティブマトリクス型表示装置。
【請求項１７】
前記発光素子は、第１，第２の電極およびこれら電極間に発光層を含む有機層を有する有機エレクトロルミネッセンス素子である
ことを特徴とする請求項１６記載のアクティブマトリクス型表示装置。
【請求項１８】
前記画素回路は、薄膜トランジスタ回路である
ことを特徴とする請求項１６記載のアクティブマトリクス型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各画素毎に能動素子を有して当該能動素子によって画素単位で表示の制御が行われるアクティブマトリクス型表示装置に関し、特に各画素の発光素子（電気光学素子）として有機材料のエレクトロルミネッセンス素子（以下、有機ＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子と記す）を用いたアクティブマトリクス型有機エレクトロルミネッセンス表示装置に関する。
【０００２】
【従来の技術】
近年、フラットパネルディスプレイとして、画素毎に配される発光素子に有機ＥＬ素子を用いた有機ＥＬ表示装置が注目されている。有機ＥＬ素子は、有機材料を陽極・陰極の２つの電極で挟み込む構造を持ち、電極間に電圧が印加されることにより、陰極から電子が、陽極から正孔が有機層に注入され、電子・正孔が再結合することによって発光するものであり、１０Ｖ以下の駆動電圧で、数１００〜数１００００ｃｄ／ｍ２の輝度を得ることができる。したがって、この有機ＥＬ素子を画素の発光素子として用いた有機ＥＬ表示装置は、次世代のフラットパネルディスプレイとして有望視されている。
【０００３】
有機ＥＬ表示装置の駆動方式としては、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とが挙げられる。ディスプレイの大型化・高精細化を実現するには、単純マトリクス方式の場合は、各画素の発光期間が走査線（即ち、垂直方向の画素数）の増加によって減少するため、瞬間的に各画素の有機ＥＬ素子が高輝度で発光することが要求される。
【０００４】
一方、アクティブマトリクス方式の場合は、各画素が１フレームの期間に亘って発光を持続するため、ディスプレイの大型化・高精細化が容易である。このアクティブマトリクス型有機ＥＬ表示装置において、有機ＥＬ素子を駆動する能動素子として、一般的に、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）が用いられている。
【０００５】
このＴＦＴを含む画素駆動回路（以下、単に画素回路と称す）と有機ＥＬ素子とは、画素ごとに１：１の対応関係をもってそれぞれ別の層として形成される。具体的には、基板上にＴＦＴを含む画素回路を作製して回路層を形成する。この回路層の上に平坦化膜を成膜し、画素回路と有機ＥＬ素子とを電気的に接続するためのコンタクト部を作製する。その上にさらに、発光層を含む有機層が２つの電極間に挟持されてなる有機ＥＬ素子を作製して素子層を形成する。
【０００６】
ところで、有機ＥＬ表示装置に良く用いられる低分子系の有機ＥＬ素子は、通常、有機層が真空蒸着法によって成膜される。この低分子系有機ＥＬ素子を画素に持つ有機ＥＬ表示装置をマルチカラー化、フルカラー化する場合、各画素の有機ＥＬ素子をメタルマスク等を用いて選択的に蒸着するため、精度の良い蒸着技術が必要である。蒸着精度は、画素ピッチと解像度、発光素子の開口率、蒸着のずれによる欠陥に影響を及ぼすため、高輝度・高精細・高信頼性の有機ＥＬ表示装置を作製する上で極めて重要である。
【０００７】
【発明が解決しようとする課題】
１つの絵素が３つの異なる発光色を持つ画素からなるフルカラーディスプレイにおいて、例えばＲ（赤），Ｇ（緑），Ｂ（青）の各色を発光する画素の最も簡単な画素配列は、図１８に示すように、発光部が画素単位でストライプ状の形状に配置されるストライプ配列である。このストライプ配列は、全ての走査線と信号線とが直交することになるため、配線などのレイアウトがシンプルであるという特長を持っている。しかし、有機ＥＬ素子の蒸着を考えた場合、ストライプ配列では、１画素の縦横比が１：１／３となり、１画素の形状が細長くなるため、高い蒸着精度が要求される。
【０００８】
なお、本明細書においては、１つの発光画素を１画素（サブピクセル）と定義し、隣接するＲＧＢの３画素を単位として１絵素（ピクセル）と定義するものとする。また、画素がマトリクス状（行列状）に配列されてなる画素部において、各行ごとの画素の配列方向、即ち行を選択するための走査線に沿った方向を行方向、各列ごとの画素の配列方向、即ち走査線と直交する方向を列方向と定義するものとする。
【０００９】
他の画素配列として、図１９に示すように、発光部が画素単位で三角形（デルタ）の形状に配列されたデルタ配列が挙げられる。このデルタ配列は、見かけ上のディスプレイの解像度が高く見えるという利点を持っており、画像表示用のディスプレイにしばしば利用される。しかも、デルタ配列では、１画素の縦横比が１／２：２／３となり、１画素の形状が正方形に近く、ストライプ配列に比べて蒸着精度のマージンが大きい。
【００１０】
このように、発光部を画素単位でデルタ配列した場合、従来は、ＴＦＴを含む画素回路についても、同様にデルタ配列を採っていた。しかしながら、画素回路にデルタ配列を用いた場合、上下で隣り合う画素の配置される位置が、画素ピッチの２分の１となるため、走査線、信号線の配線を画素配列に沿って折り曲げて設計するなど複雑な配線形状となり、配線に折れ曲がりが多くなることに起因して欠陥が増えやすく、歩留まり低下の原因になるなどの問題点があった。また、配線レイアウトによっては配線が画素を横切るような場合が発生し、このような場合には開口率の低下の原因となることも考えられる。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、発光部を画素単位でデルタ配列した場合の特長を活かしつつ画素回路の信頼性を向上し、高輝度・高精細・高信頼性のアクティブマトリクス型表示装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明では、発光部が画素単位で配列されてなる素子層と、発光部の発光素子を駆動する画素回路が画素単位で配列されてなる回路層とを基板上に積層してなるアクティブマトリクス型表示装置において、画素回路が行方向、列方向のいずれも直線上に存在するストライプ状の画素配列（以下、ストライプ配列と称す）を持ち、発光素子が画素回路の画素配列の行方向に２倍、列方向に１／２倍の画素ピッチを有し、隣接する２行の画素配列の位相差が１／２であるデルタ状の画素配列（以下、デルタ配列と称す）を持つ構成を採っている。
【００１３】
上記構成のアクティブマトリクス型表示装置において、デルタ配列は、見かけ上のディスプレイの解像度が高く見えるとともに、精度の良い発光素子の蒸着が可能となり、発光素子の信頼性を向上できるなどの利点を持っている。したがって、発光部の画素配列をデルタ配列とすることにより、ディスプレイの高精細化・高輝度化に寄与できる。一方、画素回路の画素配列をストライプ配列とすることにより、配線を折り曲げる箇所が少なくなり、配線形状を簡素化できるため、画素回路の信頼性を高めることができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係るアクティブマトリクス型表示装置、例えばアクティブマトリクス型有機ＥＬ表示装置の構成例を示す回路図である。
【００１５】
図１において、画素回路（以下、単に画素と記す場合もある）１１がマトリクス状に多数配置されて表示領域を構成している。ここでは、図面の簡略化のために、ｉ行〜ｉ＋２行、ｉ列〜ｉ＋２列の３行３列分の画素配列を例に採って示している。この表示領域には、画素回路１１の各々に対して、走査信号２Ｘ（ｉ）〜Ｘ（ｉ＋２）が順に与えられることによって各画素を行単位で選択する走査線１２ｉ  〜１２ｉ＋２  と、各画素に画像データ、例えば輝度データＹ（ｉ）〜Ｙ（ｉ＋２）を供給するデータ線（信号線）１３ｉ  〜１３ｉ＋２  とが配線されている。
【００１６】
以下の説明では、画素回路１１として、ｉ行ｉ列の画素（ｉ，ｉ）を例に採って説明する。ただし、他の画素の画素回路についても、全く同じ回路構成となっている。また、表示素子として有機ＥＬ素子ＥＬｉｉを用いるとともに、画素トランジスタとしてＴＦＴ（薄膜トランジスタ）を用いている。なお、画素回路１１としては、この回路例に限定されるものではない。
【００１７】
この画素回路１１は、画素を選択するための選択トランジスタＴＲｉｉａと、データ電圧を保持するための保持容量Ｃｉｉと、有機ＥＬ素子ＥＬｉｉを駆動するための駆動トランジスタＴＲｉｉｂとを有する構成となっている。そして、輝度データがデータ線１３ｉ  から電圧の形で与えられ、有機ＥＬ素子ＥＬｉｉにはデータ電圧に応じた電流が流れるようになっている。
【００１８】
具体的な接続関係としては、有機ＥＬ素子ＥＬｉｉは、そのアノードが共通電源線（電源電圧Ｖｏ）１４に接続されている。駆動トランジスタＴＲｉｉｂは、有機ＥＬ素子ＥＬｉｉのカソードと共通グランド線１５との間に接続されている。保持容量Ｃｉｉは、駆動トランジスタＴＲｉｉｂのゲートと共通グランド線１５との間に接続されている。選択トランジスタＴＲｉｉａは、データ線１３ｉ  と駆動トランジスタＴＲｉｉｂのゲートとの間に接続され、そのゲートが走査線１２ｉ  に接続されている。
【００１９】
ここで、有機ＥＬ素子の構造の一例について説明する。図２に、有機ＥＬ素子の断面構造を示す。同図から明らかなように、有機ＥＬ素子は、透明ガラスなどからなる基板２１上に、透明導電膜からなる第１の電極（例えば、陽極）２２を形成し、その上にさらに正孔輸送層２３、発光層２４、電子輸送層２５および電子注入層２６を順次堆積させて有機層２７を形成した後、この有機層２７の上に低仕事関数の金属からなる第２の電極（例えば、陰極）２８を形成した構成となっている。
【００２０】
この有機ＥＬ素子において、第１の電極２２と第２の電極２８との間に直流電圧Ｅを印加することにより、正孔は第１の電極（陽極）２２から正孔輸送層２３を経て、電子は第２の電極（陰極）２８は電子輸送層２５を経て、それぞれ発光層２４内に注入される。そして、注入された正負のキャリアによって発光層２４内の蛍光分子が励起状態となり、この励起分子の緩和過程で発光が得られるようになっている。
【００２１】
上記構成の本実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の断面構造を図３に示す。なお、図３には、ある１つの画素（サブピクセル）を構成する有機ＥＬ素子とその画素回路を示している。
【００２２】
図３において、ガラス基板３１上に先ず、先述した選択トランジスタＴＲｉｉａおよび駆動トランジスタＴＲｉｉｂを含む画素回路（ＴＦＴ回路）が作製されて回路層３２を形成するとともに、配線３３がパターン化されて形成され、その上に平坦化膜３４が成膜される。平坦化膜３４の上にはさらに、先述したように、２つの電極３５，３６に有機層３７が挟持されてなる有機ＥＬ素子が作製されて素子層３８を形成している。
【００２３】
図２に示した有機ＥＬ素子の断面構造との関係において、下部電極３５が第１の電極（例えば、陽極）２２に対応し、上部電極３６が第２の電極（例えば、陰極）に対応し、有機層３７が発光層２４を含む有機層２７に対応している。そして、回路層３２の画素回路と素子層３８の有機ＥＬ素子とは、平坦化膜３４に形成されるコンタクト部（接続部）３９によって電気的に接続される。
【００２４】
ここで、有機ＥＬ素子の画素配列と画素回路の画素配列との組み合わせについて、図４の平面パターン図を用いて説明する。
【００２５】
本実施形態に係るアクティブマトリクス型有機ＥＬ表示装置では、素子層３８でのＲＧＢの各光を発光するサブピクセル（有機ＥＬ素子）の画素配列を、図４（Ａ）に示すデルタ配列とする一方、回路層３２での画素回路の画素配列を、図４（Ｂ）に示すストライプ配列とし、両画素配列の各画素を、図４（Ｃ）に示すように、１：１の対応関係を持って対向配置した構成を採っている。なお、図４（Ａ），（Ｃ）において、点線の領域内が各画素の発光領域となっている。
【００２６】
このように、サブピクセル（有機ＥＬ素子）の画素配列をデルタ配列とし、このデルタ配列のピクセルを互い違いに配置した場合、ディスプレイとしては、デルタ配列の画像が得られる。デルタ配列は、先述したように、見かけ上のディスプレイの解像度が高く見えるという利点を持っており、特に画像表示用のディスプレイに最適である。
【００２７】
ところで、特に低分子系有機ＥＬ素子は、通常、有機層が蒸着によって成膜される。この有機ＥＬ素子を画素に持つ有機ＥＬ表示装置をマルチカラー化、フルカラー化する場合、これら有機ＥＬ素子を、メタルマスクなどを用いて選択的に蒸着するため、精度の良い蒸着技術が必要である。蒸着のずれは、有機層３７が蒸着されず下部電極３６と上部電極３７とが短絡したり、隣接画素に蒸着されることで、混色や非発光の原因になる、などの問題が生じる。
【００２８】
また、蒸着精度が十分でない場合、所望の画素ピッチを持つ有機ＥＬ素子を作製できないため、有機ＥＬディスプレイの高精細化が不可能となる。さらに、通常、電極や絶縁膜等の加工精度に比べて、有機層の蒸着精度の方が悪いため、たとえ、ある解像度のディスプレイの作成が可能としても、画素の精度は有機層によって律束される。すなわち、有機層の蒸着精度の低下は、発光層の開口率の低下の原因となる。
【００２９】
これに対して、本実施形態に係る有機ＥＬ表示装置では、サブピクセル（有機ＥＬ素子）の画素配列としてデルタ配列を採っており、隣接するＲＧＢの３サブピクセルを単位とする１絵素（ピクセル）が占める面積を一定とした場合、図５から明らかなように、デルタ配列（Ｂ）の１サブピクセルの画素形状は、ストライプ配列（Ａ）の１サブピクセルの画素形状に比べて正方形に近い。
【００３０】
したがって、有機ＥＬ素子の有機層を蒸着で成膜する場合、同一色のサブピクセル間の特に列方向における距離を大きくとれるため、デルタ配列（Ｂ）の方がストライプ配列（Ａ）に比べて、蒸着用のメタルマスクの精度に余裕ができる。逆に、同一の精度をもつ蒸着を行う場合には、デルタ配列（Ｂ）の方がストライプ配列（Ａ）に比べて開口率を大きくすることが可能となる。
【００３１】
また、メタルマスクの開口の形状が、ストライプ配列（Ａ）の場合には、図６（Ａ）に示すように、長方形形状の画素に対応して細長い長方形（スリット状）となるのに対して、デルタ配列（Ｂ）の場合には、図６（Ｂ）に示すように、画素の形状に対応してより正方形に近い形状となる。
【００３２】
ここで、蒸着ソースから飛んでくる粒子の斜め成分に着目すると、開口形状が細長い長方形のマスク（Ａ）の場合は、マスクによるけられが大きいため、蒸着の斜め成分に対して弱い。マスクによるけられが大きいと、画素内膜厚分布が悪化するため、有機ＥＬ素子の信頼性低下の要因となる。これに対して、開口形状がほぼ正方形のマスク（Ｂ）の場合は、マスクによるけられが小さいため、蒸着の斜め成分に対して強く、画素内膜厚分布を均一にできる。
【００３３】
近年のディスプレイの高精細化に伴い、蒸着マスクが大型になり、剛性を保つために蒸着マスクの肉厚も厚くなる傾向にある。蒸着マスクの肉厚が厚くなることで、マスクによるけられがさらに大きくなる。したがって、画素内膜厚分布を均一にする観点からしても、サブピクセルの画素配列としては、ストライプ配列よりもデルタ配列の方が有利である。
【００３４】
上述したことから明らかなように、サブピクセルの画素配列としてデルタ配列（Ｂ）を用いることにより、ストライプ配列（Ａ）を用いる場合に比べて、精度の良い有機ＥＬ素子の蒸着が可能となり、有機ＥＬ素子の信頼性の向上および微細化が図れるため、高信頼性でかつ高精細・高輝度な有機ＥＬディスプレイを実現できる。
【００３５】
一方、画素回路の画素配列についてはストライプ配列を採用することにより、デルタ配列の場合のように、配線を画素配列に沿って折り曲げて設計する必要がなく、配線を折り曲げる箇所が少なくて済むため、配線形状を簡素化できる。その結果、画素回路の信頼性を高めることができる。また、発光素子の発光領域については、必ずしも四辺形または四角形である必要はなく、例えば図７に示すような六角形であっても良い。
【００３６】
なお、上記実施形態におけるデルタ配列とは、図８に示すように、太線で囲ったデルタ配列の１ピクセル（１ＲＧＢ）、即ち同一発光色のサブピクセルが互いに隣接しない関係を有し、かつ異なる３色の３サブピクセルの中心位置が互いに隣接しながら三角形を形成するピクセルが、互い違いに配置されたピクセル配列のことを言っている。このデルタ配列に対して、画素回路の画素配列をストライプ配列とする場合、データ信号から適切な画像を得るためには、走査線やデータ線をデルタ配列の画素配列にしたがって複雑に配線したり、駆動システムでデータ信号をデルタ配列用のデータ信号に変換したりするなどが必要となる。
【００３７】
ところで、デルタ配列の問題点として、行方向に隣接するピクセル間の列方向の位相差が１／２ピクセル分存在することが挙げられ、デルタ配列では、縦方向の直線の正確な画像表示が難しい。したがって、キャラクタ（文字）表示を必要とするＰＣ（パーソナルコンピュータ）モニタ用ディスプレイでは、ストライプ配列が用いられるのが一般的である。
【００３８】
図９に、デルタ配列の変形例を示す。この変形例に係るデルタ配列は、太線で囲ったデルタ配列の１ピクセル（１ＲＧＢ）が、ストライプ状に配置されたデルタ配列となっている。すなわち、画素２行内で互いに上下が反転した三角形である正デルタ状、逆デルタ状が交互に配置されたピクセル配列となっている。このデルタ配列の場合には、ディスプレイとしては、ストライプ配列と同様に、行方向に隣接するピクセルが互いに同じ位置に配置されることになる。
【００３９】
したがって、有機ＥＬ素子の配列はデルタ配列であることから、先述したように、同一色間のメタルマスクの距離を大きくとれるため、精度の良い蒸着が可能となり、有機ＥＬ素子の信頼性の向上および微細化が図れる。しかも、デルタ配列の１ピクセル（１ＲＧＢ）がストライプ状に配置されているため、有機ＥＬ素子がストライプ配列の場合と同様に駆動できる。したがって、デルタ配列の場合に比べて、正確なキャラクタ表示が可能となる。
【００４０】
これにより、デルタ配列の有機ＥＬ素子を駆動する場合のように、走査線やデータ線を複雑に配線したり、駆動システムでデータ信号をデルタ配列用のデータ信号に変換したりする必要がないため、簡単な配線および駆動システムで、高信頼性、高精細で、かつデルタ配列と比較してキャラクタ表示に適した有機ＥＬディスプレイの作製が可能となる。
【００４１】
ところで、先述した実施形態に係るアクティブマトリクス型有機ＥＬ表示装置のように、画素回路の画素配列をストライプ配列とし、発光部の画素配列をデルタ配列とした構成を採る場合、図１０に示すように、行間に直線状にコンタクト部３９を形成し、このコンタクト部３９を介して回路層３２の画素回路と、素子層３８の対応する有機ＥＬ素子とを電気的に接続する構成が一般的に採られると考えられる。
【００４２】
図１０において、実線で示す領域が発光部（画素）を示し、点線で示す領域が発光領域を示している。しかしながら、コンタクト部３９を行間に直線状に配置するには、行間にコンタクト部３９を形成するために幅Ｗの領域を確保しなければならない。これにより、列方向（垂直方向）の画素ピッチを小さく設定できなくなる。逆に、ある一定の画素ピッチを確保するためには、発光領域の面積（以下、発光面積と称す）を小さくせざるを得ない。
【００４３】
このコンタクト部３９の形成に伴う上記の問題点を解消するために、本発明では、次のような構成を採る。以下、回路層３２の画素回路と素子層３８の有機ＥＬ素子とを電気的に接続するコンタクト部３９を形成する際の構成について、いくつか例を挙げて説明する。
【００４４】
［第１構成例］
第１構成例では、画素回路に対してコンタクト部３９を、行方向で隣り合う２画素を単位とし、これら２画素間で異なる位置に、例えば図１１に示すように、行間の境界線を挟んで上下にジグザグになるように配置する構成を採っている。これは、図４（Ｃ）に示す構成そのものである。図４（Ｃ）からも明らかなように、コンタクト部３９は、走査線方向（行方向）で隣り合う２画素間、即ちＲ画素とＧ画素間、Ｇ画素とＢ画素間、Ｂ画素とＲ画素間で位置が異なり、行間の境界線を挟んで上下にジグザグの配置となっている。
【００４５】
このように、画素回路の画素配列をストライプ配列とし、発光部の画素配列をデルタ配列とした構成のアクティブマトリクス型有機ＥＬ表示装置において、画素回路に対してコンタクト部３９を行方向で隣り合う２画素を単位とし、これら２画素間で異なる位置に配置することにより、行間にコンタクト部３９を配置するための領域を確保する必要がなくなるため、その分だけ発光面積をより大きくとることができるとともに、垂直方向の画素ピッチをより小さく設定できる。
【００４６】
［第１構成例の変形例］
なお、発光部および発光領域の形状については、図１１に示すような矩形に限られるものではなく任意である。一例として、図１２に示すように、発光部および発光領域の形状を五角形とし、隣り合う２行間で各発光部の突出部分を噛み合わせるように配置する構成が考えられる。この場合、コンタクト部３９については、図１２に示すように、発光領域の突出部分に配置するようにする。この場合にも、コンタクト部３９は画素回路に対して２画素を単位とし、これら２画素間で異なる位置に配置されることになる。
【００４７】
このように、発光部および発光領域の形状を五角形とし、その突出部分にコンタクト部３９を配置することにより、五角形の発光領域のうち、実際に発光に寄与する領域（以下、実発光領域と称す）を突出部分を除くほぼ矩形領域とすることができるため、発光面積をより大きくとることができる。すなわち、コンタクト部３９の形成部分には段差が生じ、発光に寄与しない領域となるため、発光部および発光領域の形状を図１１に示すような矩形とした場合には、その矩形領域がそのまま実発光領域となるのではなく、コンタクト部３９の形成部分だけ実発光領域が狭くなる。
【００４８】
これに対して、本変形例の場合のように、発光部および発光領域の形状を五角形とし、その突出部分にコンタクト部３９を配置する、換言すれば、発光部の決められた発光領域（本例の場合、図１１に示す矩形領域）に対してその発光領域外に配置することにより、突出部分だけが発光に寄与しない領域となるだけであり、図１１に示す矩形領域と同等の大きさの領域を実発光領域とすることができるため、発光面積をより大きくとることができるのである。
【００４９】
上記構成例およびその変形例においては、コンタクト部３９の位置についてのみ特定するものであり、画素回路を構成するＴＦＴ等の回路素子のレイアウトについては特に問わない。ただし、回路素子のレイアウトが画素間で異なると、一般的に、画素回路の特性も画素間でばらつく可能性がある。
【００５０】
［第２構成例］
そこで、第２構成例では、図１３（Ａ）に示すように、コンタクト部３９を行方向で隣り合う２画素（Ｆ，Ｆ′）を単位とし、これら２画素（Ｆ，Ｆ′）間で異なる位置に、即ち上下にジグザグになるように配置する一方、画素回路を構成するＴＦＴ等の回路素子のレイアウトを画素間で同一（一定）にする構成を採っている。なお、図１３（Ａ）では、回路層３２の画素形状および発光部とのコンタクト部３９のみを示している。また、Ｆ，Ｆ′は、コンタクト部３９の位置のみが異なり、回路素子のレイアウトは同じであることを意味している。
【００５１】
このように、コンタクト部３９のみを行方向で隣り合う２画素を単位とし、これら２画素で異なる位置に配置する一方、画素回路を構成するＴＦＴ等の回路素子のレイアウトを画素間で同一にすることにより、コンタクト部３９の位置の設定によって発光面積をより広くとり、発光領域の最適化を図ることができるとともに、回路素子のレイアウトによる画素ごとの画素回路の特性変動を最小限に抑え、一様な特性を持つ画素回路部を実現することができる。
【００５２】
［第２構成例の変形例］
この変形例では、図１３（Ｂ）に示すように、画素回路を構成するＴＦＴ等の回路素子のレイアウトを画素間で同一（一定）にするとともに、画素回路に対してコンタクト部３９を中心からずれた位置に配置し、この画素回路を行方向に隣り合う２画素間で反転させた構成を採っている。これにより、回路素子のレイアウトが画素間で同一であるのに対し、コンタクト部３９のみが行方向で隣り合う２画素を単位とし、これら２画素間で上下にジグザグに配置されることになる。
【００５３】
この変形例の場合にも、コンタクト部３９の位置の設定によって発光面積をより広くとり、発光領域の最適化を図ることができるとともに、回路素子のレイアウトによる画素ごとの画素回路の特性変動を最小限に抑え、一様な特性を持つ画素回路部を実現することができる。特に、画素回路として、走査線が１本だけの回路構成のものを使用する場合には、当該走査線を画素回路の真ん中に行方向に沿って配線することができる。
【００５４】
［第３構成例］
第３構成例では、画素回路を構成するＴＦＴ等の回路素子のレイアウトを画素間で同一（一定）にするとともに、画素回路に対してコンタクト部３９の位置も画素間で同一にし、図１４（Ａ）に示すように、各画素回路を行方向に隣り合う２画素間で列方向にずらした構成を採っている。これにより、コンタクト部３９のみが行方向で隣り合う２画素を単位とし、これら２画素間で上下にジグザグに配置されることになる。
【００５５】
この構成例の場合にも、コンタクト部３９の位置の設定によって発光面積をより広くとり、発光領域の最適化を図ることができるとともに、回路素子のレイアウトによる画素ごとの画素回路の特性変動を最小限に抑え、一様な特性を持つ画素回路部を実現することができる。なお、図１４（Ｂ）に示すように、画素回路を行方向に隣り合う２画素間で反転させかつ列方向にずらした構成を採った場合にも、同様の作用効果を得ることができる。
【００５６】
［第４構成例］
図１５は、第４構成例に係るレイアウトを示すパターン図であり、画素回路が図１６に示す電流書き込み型画素回路からなる場合のレイアウトの実例を示している。
【００５７】
先ず、電流書き込み型画素回路の回路構成について説明する。ここでは、図面の簡略化のために、ｉ列において互いに隣り合うｉ行目およびｉ＋１行目の２画素（ｉ，ｉ），（ｉ，ｉ＋１）の画素回路Ｐ１，Ｐ２のみを示している。
【００５８】
図１６において、画素（ｉ，ｉ）の画素回路Ｐ１は、カソードが第１電源（本例では、グランド）に接続された有機ＥＬ素子４１−１と、ドレインが有機ＥＬ素子４１−１のアノードに接続され、ソースが第２電源（本例では、正電源Ｖｄｄ）に接続されたＴＦＴ４２−１と、このＴＦＴ４２−１のゲートと正電源Ｖｄｄとの間に接続されたキャパシタ４３−１と、ドレインがＴＦＴ４２−１のゲートに、ゲートが走査線４８Ｂ−１にそれぞれ接続されたＴＦＴ４４−１とを有している。
【００５９】
同様に、画素（ｉ，ｉ＋１）の画素回路Ｐ２は、カソードがグランドに接続された有機ＥＬ素子４１−２と、ドレインが有機ＥＬ素子４１−２のアノードに接続され、ソースが正電源Ｖｄｄに接続されたＴＦＴ４２−２と、このＴＦＴ４２−２のゲートと正電源Ｖｄｄとの間に接続されたキャパシタ４３−２と、ドレインがＴＦＴ４２−２のゲートに、ゲートが走査線４８Ｂ−２にそれぞれ接続されたＴＦＴ４４−２とを有している。
【００６０】
そして、これら２画素分の画素回路Ｐ１，Ｐ２に対して、ドレインとゲートが電気的に短絡されたいわゆるダイオード接続のＴＦＴ４５と、このＴＦＴ４５とデータ線４７との間に接続されたＴＦＴ４６とが共通に設けられている。すなわち、ＴＦＴ４５は、ドレイン・ゲートが画素回路Ｐ１のＴＦＴ４４−１のソースおよび画素回路Ｐ２のＴＦＴ４４−２のソースにそれぞれ接続され、ソースが正電源Ｖｄｄに接続されている。また、ＴＦＴ４６は、ドレインがＴＦＴ４５のドレイン・ゲートに、ソースがデータ線４７に、ゲートが走査線４８Ａにそれぞれ接続されている。
【００６１】
この回路例では、ＴＦＴ４２−１，４２−２およびＴＦＴ４５としてＰチャネルＭＯＳトランジスタを、ＴＦＴ４４−１，４４−２およびＴＦＴ４６としてＮチャネルＭＯＳトランジスタを用いている。ただし、これらの導電型に限られるものではない。
【００６２】
上記構成の画素回路Ｐ１，Ｐ２において、ＴＦＴ４６は、データ線４７から与えられる電流ＩｗをＴＦＴ４５に選択的に供給する第１の走査スイッチとしての機能を持つ。ＴＦＴ４５は、データ線４７からＴＦＴ４６を通して与えられる電流Ｉｗを電圧に変換する変換部としての機能を持つとともに、ＴＦＴ４２−１，４２−２と共にカレントミラー回路を形成している。ここで、ＴＦＴ４５を画素回路Ｐ１，Ｐ２間で共用できるのは、ＴＦＴ４５が電流Ｉｗの書き込みの瞬間だけ利用される素子だからである。
【００６３】
ＴＦＴ４４−１，４４−２は、ＴＦＴ４５で変換された電圧をキャパシタ４３−１，４３−２に選択的に供給する第２の走査スイッチとしての機能を持つ。キャパシタ４３−１，４３−２は、ＴＦＴ４５で電流から変換され、ＴＦＴ４４−１，４４−２を通して与えられる電圧を保持する保持部としての機能を持つ。ＴＦＴ４２−１，４２−２は、キャパシタ４３−１，４３−２に保持された電圧を電流に変換し、有機ＥＬ素子４１−１，４１−２に流すことによってこれら有機ＥＬ素子４１−１，４１−２を発光駆動する駆動部としての機能を持つ。
【００６４】
ここで、上記構成の電流書き込み型画素回路における輝度データの書き込み動作について説明する。
【００６５】
先ず、画素（ｉ，ｉ）に対する輝度データの書き込みを考えると、走査線４８Ａ，４８Ｂ−１が共に選択された状態で、データ線４７に輝度データに応じた電流Ｉｗが与えられる。この電流Ｉｗは、導通状態にあるＴＦＴ４６を通してＴＦＴ４５に供給される。ＴＦＴ４５に電流Ｉｗが流れることにより、ＴＦＴ４５のゲートには電流Ｉｗに応じた電圧が発生する。この電圧は、導通状態にあるＴＦＴ４４−１を通してキャパシタ４３−１に保持される。
【００６６】
そして、キャパシタ４３−１に保持された電圧に応じた電流がＴＦＴ４２−１を通して有機ＥＬ素子４１−１に流れる。これにより、有機ＥＬ素子４１−１が発光を開始する。走査線４８Ａ，４８Ｂ−１が非選択状態になると、画素（ｉ，ｉ）への輝度データの書き込み動作が完了する。この一連の動作において、走査線４８Ｂ−２が非選択状態にあるので、画素（ｉ，ｉ＋１）の有機ＥＬ素子４１−２はキャパシタ４３−２に保持された電圧に応じた輝度で発光しており、画素（ｉ，ｉ）への書き込み動作は有機ＥＬ素子４１−２の発光状態に何らの影響も与えない。
【００６７】
次いで、画素（ｉ，ｉ＋１）に対する輝度データの書き込み動作について考えると、走査線４８Ａ，４８Ｂ−２が共に選択された状態で、データ線４７に輝度データに応じた電流Ｉｗが与えられる。この電流ＩｗがＴＦＴ４６を通してＴＦＴ４５に流れることで、ＴＦＴ４５のゲートには電流Ｉｗに応じた電圧が発生する。この電圧は、導通状態にあるＴＦＴ４４−２を通してキャパシタ４３−２に保持される。
【００６８】
そして、キャパシタ４３−２に保持された電圧に応じた電流がＴＦＴ４２−２を通して有機ＥＬ素子４１−２に流れ、よって有機ＥＬ素子４１−２が発光を開始する。この一連の動作において、走査線４８Ｂ−１が非選択状態にあるので、画素（ｉ，ｉ）の有機ＥＬ素子４１−１はキャパシタ４３−１に保持された電圧に応じた輝度で発光しており、画素（ｉ，ｉ＋１）への書き込み動作は有機ＥＬ素子４１−１の発光状態に何らの影響も与えない。
【００６９】
続いて、上記構成の電流書き込み型画素回路を用いた場合のレイアウトの実例について、図１５のパターン図を用いて説明する。
【００７０】
本レイアウトの例では、行方向（走査線方向）で隣り合う２画素（ｉ，ｉ），（ｉ，ｉ＋１）の画素回路を組とし、これら２画素の画素回路を構成する回路素子、特にＴＦＴおよびその配線パターンについては、列間の境界線に関して対称となるレイアウトとしている。ただし、素子層の有機ＥＬ素子と画素回路とを電気的に接続するコンタクト部３９については、先述した第１〜第３構成例の場合と同様に、この組をなす２画素を単位とし、これら２画素間で上下にジグザグになるように、画素回路に対して異なる位置に配置するようにしている。
【００７１】
図１５のレイアウトパターン図において、各回路素子を図１６の画素回路の回路図における画素（ｉ，ｉ）の画素回路Ｐ１の各回路素子と対応させると、Ｔ１がＴＦＴ４５に、Ｔ２がＴＦＴ４２−１に、Ｔ３がＴＦＴ４６に、Ｔ４がＴＦＴ４４−１に、Ｃｓ（ハッチング領域）がキャパシタ４３−１にそれぞれ対応している。
【００７２】
そして、図１５から明らかなように、行方向（図の左右方向）で隣り合う２画素（ｉ，ｉ），（ｉ＋１，ｉ）の画素回路間において、２画素単位でジグザグになるように配置されたコンタクト部３９を除いて、回路素子のレイアウトが列間の境界線Ｌｙに関して対称となるように構成されている。また、列方向（図の上下方向）で隣り合う２画素（ｉ，ｉ），（ｉ，ｉ＋１）、即ち隣り合う２行の画素回路間において、コンタクト部３９を除いて、回路素子のレイアウトが行間の境界線Ｌｘに関して対称となるように構成されている。
【００７３】
これら各画素のレイアウトパターンにおいて、行方向で隣り合う２画素を単位とし、これら２画素間、即ち図１５の例では、画素（ｉ，ｉ）と画素（ｉ＋１，ｉ）間、画素（ｉ，ｉ＋１）と画素（ｉ＋１，ｉ＋１）間には、境界線Ｌｙに沿って電源（Ｖｄｄ）線５１が配線されている。そして、この電源線５１を行方向で隣り合う２画素間で共用するようにしている。この構成を採ることで、２列分の電源線を１本の電源線として配線できるため、図１５から明らかなように、電源線５１の配線幅を太く設定できることになる。
【００７４】
また、列方向で隣り合う２画素を単位とし、これら２画素間、即ち図１５の例では、画素（ｉ，ｉ）と画素（ｉ，ｉ＋１）間、画素（ｉ＋１，ｉ）と画素（ｉ＋１，ｉ＋１）間、画素（ｉ＋２，ｉ）と画素（ｉ＋２，ｉ＋１）間には、境界線Ｌｘに沿ってＸ１（ｉ，ｉ＋１）の走査線５２が配線されている。そして、この走査線５２を列方向で隣り合う２画素間で共用することで、図１６の画素回路におけるＴＦＴ４６、即ち図１５のトランジスタＴ３の２画素間での共用化を図っている。
【００７５】
さらに、面積の大きい配線パターン、例えば電源線５１の配線パターン中に存在するトランジスタＴ１（図１６のＴＦＴ４５）のソースのコンタクト部Ａや、トランジスタＴ２（図１６のＴＦＴ４２−１）のソースのコンタクト部Ｂなどの近傍には、配線方向に沿って延びるスリット５３，５４が形成されている。図１７に、例えばコンタクト部Ａの近傍にスリット５３を有するトランジスタＴ１の構造を示す。ここで、スリット５３（５４）の作用について説明する。
【００７６】
トランジスタＴ１の横に大きい領域（面積）の配線パターン、本例では電源線５１の配線パターンが存在すると、製造の段階で熱を与えたときに配線材料（例えば、アルミニウム）がトランジスタ側に拡散し、トランジスタを破壊する懸念がある。これに対して、トランジスタＴ１のコンタクト部Ａの近傍にスリット５３を形成することで、トランジスタ側に拡散する配線材料の供給源を減らすことができる。その結果、配線材料のトランジスタ側への拡散を抑えることができるため、製造段階でのトランジスタの破壊を未然に防止できる。また、電源線５１の配線パターンの配線方向に沿ってスリット５３（５４）を形成しているため、スリット形成に伴う配線抵抗の増大を最小限に抑えることができる。
【００７７】
上述したように、上記の各構成例によれば、コンタクト部３９を２画素を単位とし、これら２画素間で上下にジグザグになるように、画素回路に対して異なる位置に配置するようにしたことにより、発光面積、即ち開口率を大きくとれるため、アクティブマトリクス型有機ＥＬ表示装置の高輝度化を図ることができる。しかも、画素回路間の特性を一様にできるため、アクティブマトリクス型有機ＥＬ表示装置の高品位化も図ることができる。
【００７８】
なお、上記実施形態では、画素回路の発光素子として、有機ＥＬ素子を用いたアクティブマトリクス型有機ＥＬ表示装置に適用した場合を例に採って説明したが、本発明はこれに限られるものではなく、回路層上に発光層を含む素子層を積層してなるアクティブマトリクス型表示装置全般に適用し得るものである。
【００７９】
【発明の効果】
以上説明したように、本発明によれば、アクティブマトリクス型表示装置において、発光部が画素単位で配列されてなる素子層と、発光部の発光素子を駆動する画素回路が画素単位で配列されてなる回路層とを基板上に積層するに当たり、画素回路の画素配列をストライプ配列とする一方、発光素子の画素配列をデルタ配列としたことにより、発光素子のデルタ配列の特長を活かしつつ画素回路の信頼性を向上し、高信頼性でかつ高精細・高輝度な表示装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るアクティブマトリクス型有機ＥＬ装置の構成例を示す回路図である。
【図２】有機ＥＬ素子の構造の一例を示す断面図である。
【図３】本実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の断面構造を示す断面図である。
【図４】有機ＥＬ素子の画素配列と画素回路の画素配列との組み合わせを示す平面パターン図である。
【図５】有機ＥＬ素子のストライプ配列（Ａ）、デルタ配列（Ｂ）による画素間距離の違いを示す図である。
【図６】メタルマスクの開口形状を示す図である。
【図７】発光素子の発光領域の他の形状を示す図である。
【図８】有機ＥＬ素子のデルタ配列の一例を示す図である。
【図９】有機ＥＬ素子のデルタ配列の変形例を示す図である。
【図１０】コンタクト部の形成に伴う問題点を説明する図である。
【図１１】コンタクト部形成の第１構成例を示す図である。
【図１２】第１構成例の変形例を示す図である。
【図１３】コンタクト部形成の第２構成例を示す図である。
【図１４】コンタクト部形成の第３構成例を示す図である。
【図１５】コンタクト部形成の第４構成例を示すレイアウトパターン図である。
【図１６】電流書き込み型画素回路の構成の一例を示す回路図である。
【図１７】コンタクト部近傍にスリットを持つトランジスタの構造を示す斜視図である。
【図１８】ストライプ配列の構成図である。
【図１９】デルタ配列の構成図である。
【符号の説明】
１１…画素回路、１２ｉ  〜１２ｉ＋２  ，５２…走査線、１３ｉ  〜１３ｉ＋２  …データ線、１４，５１…共通電源線、１５…共通グランド線、２２…第１の電極、２４…発光層、２７，３７…有機層、３１…ガラス基板、３２…回路層、３４…平坦化膜、３５…下部電極、３６…上部電極、３８…素子層、３９…コンタクト部（接続部）、５３，５４…スリット、Ｃｉｉ…保持容量、ＥＬｉｉ…有機ＥＬ素子、Ｐ１，Ｐ２…画素回路、ＴＲｉｉａ…選択トランジスタ、ＴＲｉｉｂ…駆動トランジスタ
【図１】
0003620490.tif 000002
【図２】
0003620490.tif 000003
【図３】
0003620490.tif 000004
【図４】
0003620490.tif 000005
【図５】
0003620490.tif 000006
【図６】
0003620490.tif 000007
【図７】
0003620490.tif 000008
【図８】
0003620490.tif 000009
【図９】
0003620490.tif 000010
【図１０】
0003620490.tif 000011
【図１１】
0003620490.tif 000012
【図１２】
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【図１３】
0003620490.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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