(57)【特許請求の範囲】
【請求項１】
半導体基板の表面上にゲート絶縁膜を形成する工程と、
次いで、前記ゲート絶縁膜の上に、不純物のドーピングにより導電体化が可能な第１ゲート電極膜を形成する工程と、
次いで、前記第１ゲート電極膜の上に導電体で形成された第２ゲート電極膜を形成する工程と、
次いで、前記第２ゲート電極膜を選択的にエッチングし、前記第１ゲート電極膜上に第２ゲート電極パターンを残す第１エッチング工程と、
次いで、前記第２ゲート電極パターンをマスクとして、露出する前記第１ゲート電極膜に不純物のイオン注入を行うイオン注入工程と、
次いで、前記第１ゲート電極膜に熱処理を行い、第１ゲート電極膜にイオン注入した不純物を前記第２ゲート電極パターン下の領域まで拡散させる熱処理工程と、
次いで、前記第２ゲート電極パターンをマスクとして前記第１ゲート電極膜をエッチングし、ゲート電極を形成する第２エッチング工程と、
を含み、
前記イオン注入工程は、前記第１ゲート電極膜とその下の前記半導体基板に不純物のイオン注入を行い、かつ、
前記イオン注入工程は、２つ以上の加速エネルギで不純物をイオン注入する工程を含み、高い加速エネルギのイオン注入で、主に前記半導体基板へのイオン注入を行い、低い加速エネルギのイオン注入で主に前記第１ゲート電極膜へのイオン注入を行うＭＩＳ型半導体装置の製造方法。
【請求項２】
半導体基板の表面上にゲート絶縁膜を形成する工程と、
次いで、前記ゲート絶縁膜の上に、不純物のドーピングにより導電体化が可能な第１ゲート電極膜を形成する工程と、
次いで、前記第１ゲート電極膜の上に導電体で形成された第２ゲート電極膜を形成する工程と、
次いで、前記第２ゲート電極膜を選択的にエッチングし、前記第１ゲート電極膜上に第２ゲート電極パターンを残す第１エッチング工程と、
次いで、前記第２ゲート電極パターンをマスクとして、露出する前記第１ゲート電極膜に不純物のイオン注入を行うイオン注入工程と、
次いで、前記第１ゲート電極膜に熱処理を行い、第１ゲート電極膜にイオン注入した不純物を前記第２ゲート電極パターン下の領域まで拡散させる熱処理工程と、
次いで、前記第２ゲート電極パターンをマスクとして前記第１ゲート電極膜をエッチングし、ゲート電極を形成する第２エッチング工程と、
を含み、
前記イオン注入工程は、前記第１ゲート電極膜とその下の前記半導体基板に不純物のイオン注入を行い、かつ、
前記イオン注入工程は、同一加速エネルギに対して平均飛程の異なる２種以上のイオン種を注入する工程を含み、平均飛程の長いイオン種で主に前記半導体基板へのイオン注入を行い、平均飛程の短いイオン種で主に前記第１ゲート電極膜へのイオン注入を行うＭＩＳ型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ型半導体装置の製造方法に関し、特に微細化したＭＩＳトランジスタを有する半導体装置の製造方法に関する。
【０００２】
ＭＩＳは、本来、金属（Ｍ）−絶縁物（Ｉ）−半導体（Ｓ）の略であるが、Ｍは金属のみでなく絶縁ゲート電極に用いられる導電体（半導体等）を含んで用いられる。Ｉは酸化物（Ｏ）が代表であるが、酸化物に限定されない。酸化物を用いる場合はＭＯＳとなる。
【０００３】
【従来の技術】
電子機器は、情報通信産業に広く用いられ、その構成部品として高集積度の半導体装置（ＬＳＩ）が多量に用いられている。ＬＳＩの集積度をさらに向上させ、高速性能をさらに向上させ、消費電力をさらに低減させるために、ＬＳＩの構成要素であるＭＯＳ型トランジスタの微細化が求められている。
【０００４】
図９に、従来の技術によるＭＯＳトランジスタの製造方法を概略的に示す。
ｐ型シリコン基板１の表面に、ゲート酸化膜２を熱酸化によって形成し、その上に多結晶シリコン層３をＣＶＤによりたとえば厚さ約２００ｎｍ成長する。なお、シリコン基板１の活性領域周辺は、ＬＯＣＯＳによって形成されたフィールド酸化膜（図示せず）に囲まれている。
【０００５】
多結晶シリコン層３に導電性を与えるため、イオン注入を行なう。たとえば、Ｐ+ イオンを加速エネルギ２０ｋｅＶ、ドーズ量１×１０15ｃｍ-2で多結晶シリコン層３にイオン注入する。イオン注入後、たとえば約１０００℃で１０秒間の熱処理を行い、イオン注入した不純物（Ｐ）を活性化すると共に、多結晶シリコン層３中に均等に拡散させる。なお、この熱処理は、後に行なわれる熱処理で代用することも可能である。
【０００６】
図９（Ｂ）に示すように、多結晶シリコン層３全面上に、たとえばタングステンシリサイド（ＷＳｉ）で形成された良導電率の上層ゲート電極層４を厚さ約５０〜２００ｎｍスパッタリング等により形成する。
【０００７】
上層ゲート電極層４上にレジストパターンを形成し、このレジストパターンをマスクにして上層ゲート電極層４およびその下に配置された多結晶シリコン層３をエッチングし、ゲート電極を形成する。その後レジストパターンは除去する。
【０００８】
図９（Ｃ）に示すように、ゲート電極をマスクにしてＰ+ イオンを加速エネルギ２０ｋｅＶ、ドーズ量１×１０13ｃｍ-2イオン注入し、低濃度ソース／ドレイン（ＬＤＤ）領域９を形成する。
【０００９】
図９（Ｄ）に示すように、基板全面上に酸化シリコン等の絶縁膜を形成し、反応性イオンエッチング等の異方性エッチングを行なってゲート電極側壁上にのみサイドウォール１０を残す。
【００１０】
ゲート電極およびその側壁上のサイドウォールをマスクにし、Ｐ+ イオンを加速エネルギ２０ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入し、高濃度のソース／ドレイン領域９ａを形成する。
【００１１】
その後、たとえば１１００℃、１０秒間の熱処理を行い、イオン注入した不純物の活性化を行なうと共に、イオン注入により生じた半導体基板中の結晶欠陥の回復を行なう。
【００１２】
その後、基板全面上に絶縁膜を形成し、ソース／ドレイン領域およびゲート電極に対するコンタクトを形成するための開口部を形成し、開口部を介してこれらの領域に電気的接触を行なう電極を形成する。
【００１３】
以上、ｎチャネルＭＯＳトランジスタを例にとって説明したが、ｐチャネルＭＯＳトランジスタの場合は全ての導電型が逆になる。ｐ型不純物としてはボロン（Ｂ）等が用いられる。ＣＭＯＳ型装置の場合は、ｐ型領域（ウェル）とｎ型領域（ウェル）を有するシリコン基板を用い、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを作り分ける。
【００１４】
ゲート電極は、ゲート絶縁膜下のチャネル領域の電位を制御するためのものである。ゲート電極を金属で作製すると、金属がゲート絶縁膜中を拡散し、さらにはその下のチャネル領域に侵入する。したがって、ゲート絶縁膜上に直接金属のゲート電極を作製することはせず、シリコン等の半導体層を介在させる。半導体層としては、通常不純物をドープしたシリコン層が用いられる。
【００１５】
消費電力を低減するためには、ＣＭＯＳ型回路が用いられる。ＣＭＯＳ型ＬＳＩにおいて、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの特性を揃えるため、ｎチャネルＭＯＳトランジスタのゲート電極としては、ｎ型不純物をドープした多結晶シリコンを用い、ｐチャネルＭＯＳトランジスタのゲート電極にはｐ型不純物をドープした多結晶シリコンを用いる。このような構成とすることにより、表面チャネル型と呼ばれるトランジスタが形成され、ショートチャネル効果に強い集積回路を形成することができる。
【００１６】
また、ｎチャネルＭＯＳトランジスタのゲート電極にｐ型不純物をドープした多結晶シリコンを用い、ｐチャネルＭＯＳトランジスタのゲート電極にｎ型不純物をドープした多結晶シリコンを用いることもできる。この場合は、埋込チャネル型トランジスタが形成され、高速化および電流駆動能力の向上が図れると共に、ホットキャリア注入による特性変動も少なくできるトランジスタ構造が提供される。
【００１７】
このように、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのゲート電極を異なる導電型の不純物でドープする場合、ゲート電極となる多結晶シリコン層への不純物導入は異なる工程で行なわれなければならない。
【００１８】
すなわち、図９（Ａ）に示したようなイオン注入を、ｐチャネルＭＯＳトランジスタ領域をレジストマスクで覆い、ｎ型不純物をイオン注入する工程と、ｎチャネルＭＯＳトランジスタ領域をレジストマスクで覆い、ｐ型不純物をイオン注入する工程とに分けて行なう。
【００１９】
トランジスタの微細化と共に、ゲート酸化膜およびゲート半導体層の厚さも薄くなる。ゲート半導体層のイオン注入において、注入されたイオンが半導体層３で留まらず、その下のゲート絶縁膜２やさらにはその下の半導体基板中にまで達してしまう問題が生じてきた。
【００２０】
ゲート絶縁膜中に不純物が侵入すると、ゲート絶縁膜の耐圧が劣化する。半導体基板表面に不純物が導入されると、形成されるＭＯＳトランジスタの閾値を変動させてしまう。したがって、ゲート絶縁膜およびその下の半導体基板にはなるべく不純物が侵入しないようにすることが望まれる。
【００２１】
イオン注入において、注入される原子はその大きさによって侵入深さが制限される。原子半径が小さく、軽い原子ほどイオン注入において深く注入される。特に、ｐ型不純物のＢは、飛程距離が長く、多結晶シリコンゲート電極層を簡単に突き抜けてしまう。
【００２２】
不純物原子を深くイオン注入しないために、イオン注入の加速エネルギを下げることが考えられる。しかしながら、イオン注入装置は加速エネルギを低下させると、それに伴ってイオン電流が指数関数的に減少する。加速エネルギの低下は、スループットの低下につながり、大量生産プロセスにおいて、実用的な方法とはならない。
【００２３】
注入される不純物原子の侵入深さを浅くするために、不純物種を重くする方法が考えられる。Ｂイオンを注入する代わりに、ＢＦ2 イオンを注入する方法が提案されている。不純物イオンの質量が顕著に増大するため、イオン注入における侵入深さが浅くなる。しかしながら、ＢＦ2 イオンを用いると、Ｂと共にＦが注入されてしまう。このＦの存在は、Ｂのゲート酸化膜中の増速拡散等の現象を引き起こす。すなわち、イオン注入において、浅く不純物イオンを注入しても、その後の熱処理によって不純物が容易にゲート絶縁膜を突き抜けてしまう。
【００２４】
図９（Ａ）に示すように、半導体ゲート電極層を形成した直後にイオン注入をする代わりに、図９（Ｂ）に示すように、上層ゲート電極層を形成した後にイオン注入を行なう方法も考えられる。半導体ゲート電極層に達するイオン注入を行なうと、ゲート絶縁膜への突き抜けが生じるので、上層ゲート電極層にイオン注入し、その後半導体ゲート電極層に拡散させる。
【００２５】
ところで、上層ゲート電極層４は、シリサイドや金属で形成される。上層ゲート電極層４がシリサイドの場合、多結晶シリコンに較べ、不純物の拡散係数が１桁ないし２桁あるいはそれ以上高く、不純物を半導体ゲート電極層まで拡散により導くためには都合が良いが、そのかわり偏析係数も１桁ないし２桁高いので、界面にまで到った不純物はシリサイド中の不純物が１桁から２桁高い状態でつり合うように多結晶シリコン中に拡散する。このため、多結晶中の不純物濃度を高くすることができず、この部分の抵抗が高くなってしまう。このため、上層ゲート電極層４にイオン注入を行い、ここから半導体ゲート電極層３に拡散させようとする場合、必要な不純物量の１桁ないし２桁多い不純物をイオン注入しなければ十分な多結晶シリコンの低抵抗化を図れないことになり、量産を考えると適切ではない。
【００２６】
上層ゲート電極層４が金属の場合、ここに不純物をイオン注入し、半導体ゲート電極層に拡散させようとしても、不純物が拡散しない。
【００２７】
このように、半導体ゲート電極層を作製した後、イオン注入を行なうことが必須のプロセスとなっている。
【００２８】
【発明が解決しようとする課題】
以上説明したように、微細化したＭＩＳ型トランジスタにおいて、半導体ゲート電極層にイオン注入を行なうと、注入した不純物原子がゲート絶縁膜さらにはその下の半導体基板表面に突き抜ける問題が生じる。
【００２９】
本発明の目的は、微細化したＭＩＳ型トランジスタにおいて、ゲート絶縁膜やその下の半導体表面に不純物原子を突き抜けさせることなく、半導体ゲート電極層に不純物を十分量導入することのできるＭＩＳ型半導体装置の製造方法を提供することである。
【００３１】
【課題を解決するための手段】
本発明の一観点によれば、半導体基板の表面上にゲート絶縁膜を形成する工程と、次いで、前記ゲート絶縁膜の上に、不純物のドーピングにより導電体化が可能な第１ゲート電極膜を形成する工程と、次いで、前記第１ゲート電極膜の上に導電体で形成された第２ゲート電極膜を形成する工程と、次いで、前記第２ゲート電極膜を選択的にエッチングし、前記第１ゲート電極膜上に第２ゲート電極パターンを残す第１エッチング工程と、次いで、前記第２ゲート電極パターンをマスクとして、露出する前記第１ゲート電極膜に不純物のイオン注入を行うイオン注入工程と、次いで、前記第１ゲート電極膜に熱処理を行い、第１ゲート電極膜にイオン注入した不純物を前記第２ゲート電極パターン下の領域まで拡散させる熱処理工程と、次いで、前記第２ゲート電極パターンをマスクとして前記第１ゲート電極膜をエッチングし、ゲート電極を形成する第２エッチング工程と、を含み、前記イオン注入工程は、前記第１ゲート電極膜とその下の前記半導体基板に不純物のイオン注入を行い、かつ、前記イオン注入工程は、２つ以上の加速エネルギで不純物をイオン注入する工程を含み、高い加速エネルギのイオン注入で、主に前記半導体基板へのイオン注入を行い、低い加速エネルギのイオン注入で主に前記第１ゲート電極膜へのイオン注入を行うＭＩＳ型半導体装置の製造方法が提供される。
【００３２】
本発明の他の観点によれば、半導体基板の表面上にゲート絶縁膜を形成する工程と、次いで、前記ゲート絶縁膜の上に、不純物のドーピングにより導電体化が可能な第１ゲート電極膜を形成する工程と、次いで、前記第１ゲート電極膜の上に導電体で形成された第２ゲート電極膜を形成する工程と、次いで、前記第２ゲート電極膜を選択的にエッチングし、前記第１ゲート電極膜上に第２ゲート電極パターンを残す第１エッチング工程と、次いで、前記第２ゲート電極パターンをマスクとして、露出する前記第１ゲート電極膜に不純物のイオン注入を行うイオン注入工程と、次いで、前記第１ゲート電極膜に熱処理を行い、第１ゲート電極膜にイオン注入した不純物を前記第２ゲート電極パターン下の領域まで拡散させる熱処理工程と、次いで、前記第２ゲート電極パターンをマスクとして前記第１ゲート電極膜をエッチングし、ゲート電極を形成する第２エッチング工程と、を含み、前記イオン注入工程は、前記第１ゲート電極膜とその下の前記半導体基板に不純物のイオン注入を行い、かつ、前記イオン注入工程は、同一加速エネルギに対して平均飛程の異なる２種以上のイオン種を注入する工程を含み、平均飛程の長いイオン種で主に前記半導体基板へのイオン注入を行い、平均飛程の短いイオン種で主に前記第１ゲート電極膜へのイオン注入を行うＭＩＳ型半導体装置の製造方法が提供される。
【００３３】
第１ゲート電極膜の上に第２ゲート電極膜を形成した後、第２ゲート電極膜のみをパターニングし、第１ゲート電極膜の上に第２ゲート電極パターンを形成し、この状態でイオン注入を行なう。第２ゲート電極パターン下の第１ゲート電極膜は、第２ゲート電極パターンあるいは第２ゲート電極パターン上のレジストパターンによって保護されているため、その下のゲート絶縁膜や半導体基板表面にイオン注入されることを防止できる。第２ゲート電極パターン両側の第１ゲート電極膜には十分量の不純物イオンが注入される。
【００３４】
その後の熱処理により、第１ゲート電極膜内において、第２ゲート電極パターン両側の不純物をドープされた領域から第２ゲート電極パターン下の領域に熱拡散が生じ、第２ゲート電極パターン下の領域も十分ドープすることができる。
【００３５】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
【００３６】
図１は、本発明の実施例による半導体装置の製造方法を概略的に示す。
図１（Ａ）に示すように、半導体基板１の表面にゲート絶縁膜２を形成し、さらにその上に半導体ゲート電極層３、上層ゲート電極層４を積層する。ゲート絶縁膜２はたとえば厚さ１０ｎｍ程度以下である。半導体ゲート電極層３は、たとえば多結晶やアモルファスのシリコンで形成される。上層ゲート電極層４は、シリサイドや金属で形成される。
【００３７】
上層ゲート電極層４の上にレジストパターンを形成し、選択的にエッチングを行なうことにより、ゲート電極の形状に上層ゲート電極層４をパターニングする。半導体ゲート電極層３を残した状態でエッチングを終了する。ゲート電極の電流方向の長さ（ゲート長）は０．３μｍ以下、典型的には０．２μｍ以下である。なお、半導体ゲート電極層３を残して上層ゲート電極層４のみを選択的にエッチング除去する方法として、半導体ゲート電極層３と上層ゲート電極層の間に薄い導電体膜からなるエッチングストッパ層を入れても良い。
【００３８】
この状態で、不純物イオン５を半導体ゲート電極層３にイオン注入する。上層ゲート電極層４およびゲート電極層４上部のレジストパターンがイオン注入に対するマスクとして働くため、半導体ゲート電極層３は、上層ゲート電極層４下のノンドープ領域３ｂとその両側のドープされた領域３ａとに分かれる。レジストパターンはエッチング後、この段階までの間に除去する。
【００３９】
図１（Ｂ）に示すように、一例として加熱源６からの熱７により、半導体基板を加熱し、半導体ゲート電極層３中の不純物を活性化すると共に拡散させる。ゲート長が短く、多結晶またはアモルファスの半導体中の不純物拡散速度が著しく速いため、ドープされた領域３ａからノンドープ領域３ｂへの不純物拡散は速やかに生じ、全半導体ゲート電極層３がほぼ均一に不純物でドープされる。
【００４０】
図１（Ｃ）に示すように、上層ゲート電極層４をエッチングマスクとし、半導体ゲート電極層３をパターニングする。このようにして、半導体ゲート電極層３と上層ゲート電極層４の積層でゲート電極Ｇが形成される。
【００４１】
この状態で、さらに不純物イオン８をイオン注入し、半導体基板１中に不純物ドープされたソース／ドレイン領域９を形成する。
【００４２】
図１（Ｄ）は、図１（Ｃ）に示すイオン注入を行なった状態での半導体基板の平面図を概略的に示す。フィールド絶縁膜ＯＸで画定された活性領域中央部に、活性領域を横切ってゲート電極Ｇが配置され、その上端はフィールド絶縁膜ＯＸ上に延在して、幅の拡がったコンタクト領域を形成している。ゲート電極Ｇ両側の活性領域には、不純物がドープされ、ソース領域Ｓ、ドレイン領域Ｄを形成している。
【００４３】
ゲート電極Ｇの半導体ゲート電極層について考察する。活性領域上の部分は、図１（Ｂ）に示す熱拡散工程により、十分量の不純物がドープされている。しかしながら、図中上部に示したコンタクト領域においては、ゲート電極層の幅が拡がっているため、その周辺部は十分不純物がドープされているが、中央部には十分な不純物がドープされないノンドープ領域ＮＧが残る場合も有る。これは、コンタクト領域の広さ（幅）にも依存するので、一概には言えないが、横方向拡散の熱処理を必要最小限とする場合はＮＧの領域が形成される。ノンドープ領域ＮＧの不純物濃度は、周辺部および活性領域上の半導体ゲート電極層の不純物濃度の１／２以下の濃度を有する。より典型的には、コンタクト領域中央の不純物濃度は、周縁部の不純物濃度より１桁以上低い濃度である。
【００４４】
なお、不純物の導電型を特定せずに説明を行なったが、ｎチャネルＭＯＳトランジスタを作製する場合には、不純物イオン５、８はｎ型不純物であり、ｐチャネルＭＯＳトランジスタを作成する場合は、不純物イオン５、８はｐ型不純物である。または、場合によってはこの逆でも良い。
【００４５】
図１（Ａ）の工程において、不純物イオン５が注入される領域は、パターニングされた上層ゲート電極層４の両側の領域である。この領域は、図１（Ｃ）のイオン注入において、半導体基板１表面に不純物イオン８がイオン注入される領域であり、たとえ若干の不純物イオン５がゲート絶縁膜２を突き抜けても問題は生じない。
【００４６】
上層ゲート電極層４の下の領域は、チャネル領域上の領域であり、ゲート絶縁膜２を通って不純物イオンが侵入するとトランジスタのスレッシュホールド電圧（ＶTh）がずれるという問題を生じる。図１（Ａ）の工程においては、この領域は上層ゲート電極層４で保護されているため、実質的に不純物イオン５は注入されない。注入された不純物イオンの突き抜けも生じない。
【００４７】
図１（Ａ）のままでは、チャネル領域上の半導体ゲート電極層３ｂはノンドープであるが、図１（Ｂ）の工程において、両側の領域から不純物が拡散する。
【００４８】
図２、３は、熱拡散により半導体ゲート電極層中でどの程度の不純物拡散が起きるかを説明するためのグラフである。横軸は、ドープ領域とノンドープ領域の境界からノンドープ領域内への距離ｘを単位μｍで表し、縦軸は不純物濃度を単位ｃｍ-3で示す。図２は、不純物イオンとしてＰイオンを用いた場合であり、図３は不純物イオンとしてＢを用いた場合である。
【００４９】
図２において、多結晶シリコン層の限られた領域にＰイオンを５×１０20ｃｍ-3の濃度でドープし、その後熱拡散を行なう。熱拡散後の不純物分布を各曲線で示す。熱処理の条件は、温度７５０℃〜９００℃、時間３０分、６０分である。
【００５０】
図３においては、多結晶シリコン層の限られた領域にＢを１×１０21ｃｍ-3の濃度でドープし、その後熱処理を行い、拡散を生じさせている。熱処理条件は、温度７５０℃〜９００℃、時間３０分、６０分である。
【００５１】
図１（Ｂ）に示すように、不純物の拡散は、ゲート電極の両側から生じる。したがって、ゲート長の半分が片側からの熱拡散によってドープされればよい。つまり、ゲート長が０．３μｍの場合、熱拡散によって０．１５μｍがほぼ均一にドープされればよい。
【００５２】
図２の場合、９００℃、３０分の熱処理により、約０．１５μｍのほぼ均一な不純物分布が生じている。ゲート長が０．２μｍの場合、拡散させる距離は０．１μｍとなり、熱拡散を生じさせる熱処理は８５０℃、６０分でもよくなる。さらに、ゲート長が０．１μｍの場合、拡散させる距離は０．０５μｍとなり、熱拡散を生じさせる熱処理は８５０℃の３０分でよくなる。ゲート長がさらに短くなれば、さらに低温または短時間の熱処理で十分な熱拡散が生じる。
【００５３】
図３に示すＢドープの場合は、図２の場合と較べ、ドープ領域の不純物濃度も低いが、拡散する長さが幾分短くなる。ゲート長０．３μｍの場合、熱処理は９００℃であれば４０分程度行なえばよいであろう。ゲート長が０．２μｍの場合は、９００℃、３０分の熱処理であれば十分であり、時間を２０分程度まで短縮してもよいであろう。
【００５４】
ＣＭＯＳ半導体装置の場合は、図１（Ａ）に対応するイオン注入を、ｎチャネルＭＯＳトランジスタ用とｐチャネルＭＯＳトランジスタとに分けて行なう。図１（Ｂ）に示す熱拡散工程は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとに共通の工程とすることができる。ゲート長０．３μｍの場合、たとえば９００℃４０分間の熱処理を行なえばよい。ゲート長０．２μｍの場合は、たとえば９００℃２０分間の熱処理となる。
【００５５】
図１（Ｅ）は、図１（Ａ）、（Ｃ）に示したイオン注入工程の変形例を示す。上層ゲート電極層４をパターニングした後、飛程の短いイオン５により半導体ゲート電極層３のイオン注入を行ない、飛程の長いイオン８により半導体基板表面の不純物ドープ領域９のイオン注入を行なう。これらの飛程の異なるイオンのイオン注入は、同一イオン種の加速エネルギを変えて行なってもよく、同一加速エネルギで質量の異なるイオンをイオン注入してもよい。たとえば、ＡｓとＰを同一加速エネルギでイオン注入すれば、Ａｓの飛程は短く、Ｐの飛程は長い。異なる種類のイオンをイオン注入する時は、同一工程で同時にイオン注入することも可能である。
【００５６】
図４、５、６を参照し、本発明の実施例によるＣＭＯＳ型半導体装置の製造方法を説明する。
【００５７】
図４（Ａ）に示すように、ｐ型シリコン基板１１の所定領域にｎ型ウェル１２を形成し、表面にフィールドオキサイド層１３を形成する。ウェルとフィールドオキサイド層の形成の順序は、どちらが先でもよい。また、ｐ型シリコン基板１１が表面に露出している場合を示しているが、ｐ型シリコン基板中にさらにｐ型ウェルを形成し、ｎ型ウェルとｐ型ウェルが表面に露出するようにしてもよい。
【００５８】
図４（Ｂ）に示すように、フィールドオキサイド層１３で囲まれた活性領域表面に、厚さ１０ｎｍ程度以下のゲート酸化膜１４を熱酸化により成長し、ゲート酸化膜、フィールドオキサイド層表面上に、多結晶シリコン層１５、シリサイド層１６を積層する。シリサイド層１６の上に、さらに酸化膜１７を堆積する。
【００５９】
多結晶シリコン層１５は、たとえば厚さ５０ｎｍ程度である。シリサイド層１６は、たとえば厚さ１５０ｎｍ程度のＷＳｉ層である。酸化膜１７は、たとえば厚さ５０ｎｍ程度の酸化シリコン膜である。多結晶シリコン層１５、酸化膜１７は、ＣＶＤによって形成できる。シリサイド層１６は、たとえばスパッタリングによって形成できる。
【００６０】
図４（Ｃ）に示すように、酸化膜１７上にゲート電極の形状にあわせたレジストマスクＭ１を形成する。レジストマスクＭ１をエッチングマスクとし、その下の酸化膜１７、シリサイド層１６をエッチングする。エッチングは、多結晶シリコン層１５表面が露出した状態で終了させる。
【００６１】
図４（Ｄ）に示すように、ｐチャネルトランジスタ領域を覆うレジストマスクＭ２を形成し、ｎチャネルＭＯＳトランジスタ領域にＰ+ イオンのイオン注入を行なう。このイオン注入は、露出している多結晶シリコン層１５をｎ型にドープするためのものである。ｎチャネルＭＯＳトランジスタ領域の多結晶シリコン層１５は、Ｐをドープされてｎ型多結晶シリコン層１５ｎとなる。なお、酸化膜１７、シリサイド層１６のパターン下の領域にはイオン注入がされず、多結晶シリコン層１５はノンドープ状態である。イオン注入後、レジストマスクＭ２は除去する。
【００６２】
図５（Ｅ）に示すように、ｎチャネルＭＯＳトランジスタ領域をレジストマスクＭ３で覆い、ｐチャネルＭＯＳトランジスタ領域にＢ+ イオンのイオン注入を行なう。このイオン注入は、ｐチャネルＭＯＳトランジスタ領域の多結晶シリコン層１５にｐ型不純物をドープし、ｐ型多結晶シリコン層１５ｐとするものである。なお、酸化膜１７、シリサイド層１６のパターン下の領域にはイオン注入がされず、ノンドープのまま残る。
【００６３】
Ｂ+ イオンのイオン注入は、たとえば加速エネルギ１０ｋｅＶ、ドーズ領域１×１０15ｃｍ-2で行なう。その後レジストマスクＭ３は除去する。
【００６４】
図５（Ｆ）で示すように、少なくとも半導体基板表面を熱１８によって加熱し、多結晶シリコン層１５の熱処理を行なう。この熱処理により、シリサイド層１６下の領域にも、その両側にドープされた不純物が熱拡散する。この熱処理条件は、上述のようにシリサイド層中央部下の領域にも十分量の不純物が拡散するように選択する。たとえば、ゲート長０．１５μｍの場合、８００〜８５０℃の温度で３０分程度の熱処理を行なう。多結晶シリコン中の不純物の拡散速度は高く、シリサイド層１６中央部下の多結晶シリコン層が十分不純物でドープされる条件で熱処理を行なっても、その下のゲート酸化膜１４に不純物が拡散することを防止することができる。
【００６５】
なお、シリサイド層１６両側の領域においては、イオン注入時に既にゲート酸化膜１４中まで不純物がわずかにドープされるが、この領域のゲート酸化膜は後に除去されるものであり、さらにその下の半導体基板は不純物ドープされる領域であるため、拡散が生じても問題はない。
【００６６】
図５（Ｇ）に示すように、酸化膜１７、シリサイド層１６のパターンをマスクとし、その下の多結晶シリコン層１５のエッチングを行なう。このようにして、ドープした多結晶シリコン層１５とシリサイド層１６の積層からなるゲート電極Ｇｎ、Ｇｐを形成する。
【００６７】
図５（Ｇ）に示すように、ｎチャネルＭＯＳトランジスタ領域には、低濃度のｎ型不純物をイオン注入し、ｎ型低濃度ソース／ドレイン領域１９を形成する。また、ｐチャネルＭＯＳトランジスタ領域にはｐ型不純物のイオン注入を行い、ｐ型低濃度ソース／ドレイン領域２０を形成する。これらのイオン注入は、それぞれ図４（Ｄ）、図５（Ｅ）に示したのと同様のレジストマスクを形成してｎ型不純物、ｐ型不純物に対して別個に行なう。
【００６８】
その後、図５（Ｈ）に示すように、基板全面上に酸化膜２１をＣＶＤにより積層し、異方性エッチングを行なうことによってゲート電極構造側壁上にのみサイドウォール２１を残す。
【００６９】
ゲート電極構造、サイドウォール２１、フィールドオキサイド層１３をマスクとし、高濃度のイオン注入を行なってｎチャネルＭＯＳトランジスタの高濃度ｎ型ソース／ドレイン領域２２およびｐチャネルＭＯＳトランジスタの高濃度ｐ型ソース／ドレイン領域２３を形成する。これらのイオン注入も、それぞれレジストマスクを用い、別個のイオン注入で行なう。その後、半導体基板を熱処理し、イオン注入した不純物の活性化とイオン注入時に生じた結晶欠陥の回復を行なう。
【００７０】
図７は、図５（Ｈ）の状態の平面図を概略的に示す。ｎチャネルＭＯＳトランジスタの電極ＧｎおよびｐチャネルＭＯＳトランジスタのゲート電極Ｇｐは、活性領域を横切り、フィールド酸化膜上で幅広部を作り、コンタクト領域を形成している。なお、図中コンタクト領域を破線で示している。
【００７１】
図６（Ｉ）は、さらに基板表面上に絶縁膜２４を形成し、コンタクト孔を開口し、電極２５を形成した状態を示す。
【００７２】
以上説明した実施例においては、下層ゲート電極層として多結晶シリコン層を用いたが、アモルファスシリコン層を用いてもよい。その他、下層ゲート電極層としては、不純物拡散により導電性を与えられるものを用いることができる。
【００７３】
上層電極層としてＷＳｉ層を用いたが、その代わりにＣｏＳｉやＴｉＳｉ等の他のシリサイド材料、またはＷ、Ｔｉ、ＴｉＮ、ＷＮ等の金属、あるいはこれらの材料の複合材料ないしは積層を用いることもできる。
【００７４】
しかし、シリサイドを用いると、熱処理によってはシリサイド側に第１ゲート電極膜中の不純物が逃げ問題になる場合もあるので、不純物拡散のバリアの役割をする層、例えばＴｉＮ、ＷＮの薄い層があり、その上にメタル層がある積層が望ましい。
【００７５】
また、ゲート電極のシリサイドの上に酸化膜を形成する場合を示したが、この酸化膜は必須のものではない。
【００７６】
以上説明した製造方法によれば、積層ゲート電極のエッチングが分離した２つの工程に分かれているが、マスク数は増加していない。純粋に増加する工程は、半導体ゲート電極層へのイオン注入の後に行なう熱処理のみである。この熱処理も、従来から不純物活性化のために必要であった場合もあるので、必ずしも工程増とはならない程である。
【００７７】
図８は、イオン注入工程の他の形態を示す。ｐ型シリコン基板１の上にゲート酸化膜２、多結晶シリコン層３が形成され、その上にシリサイドパターン４が配置されているとする。この状態で行なうイオン注入を、ピーク不純物濃度がゲート酸化膜２近傍に位置するように行なう。図中右側にイオン注入される不純物濃度Ｎ１の形状を概略的に示す。このようなイオン注入を行なえば、不純物濃度の最大値がシリコン基板１表面近傍となり、表面濃度の高い不純物ドープ領域が形成でき、かつ多結晶シリコン層３へのイオン注入が同時に行なえる。
【００７８】
また、図中さらに右側に示すように、複数種類のイオン注入を続けて行い、多結晶シリコン層３中にピークを有する不純物濃度分布と、シリコン基板１表面近傍にピークを有する不純物濃度とを加算した不純物濃度Ｎ２を形成してもよい。
【００７９】
このようなイオン注入を行なっても、シリサイドパターン４と多結晶シリコン層３の合わせた厚さが十分なものであれば、その下のゲート酸化膜２に不純物イオンが注入されることは防止できる。多結晶シリコン層３には、ある程度不純物イオンが注入されてもよい。ただし、たとえ多結晶シリコン層３に不純物が注入されるとしてもその濃度は不十分であるため、その後の不純物拡散のための熱処理は必須である。さらに、図５（Ｇ）〜図６（Ｉ）に示すような工程を行なって、半導体装置を完成させる。
【００８０】
実施例では、Ｐｃｈ．とＮｃｈ．の２種類のトランジスタを使うＣＭＯＳの場合について説明したが、Ｐｃｈ．、Ｎｃｈ．各々単独でもよく、ＰＭＯＳ、ＮＭＯＳの場合にも当然適用できる。
【００８１】
実施例では、Ｐｃｈ．にＰ型ゲート、Ｎｃｈ．にＮ型ゲートを用いたが、回路的要望により逆の組み合わせの方がメリットがある場合も有り、その場合には逆の組み合わせでも良い。
【００８２】
今回用いた横方向からの拡散で不純物をゲート直下のポリシリコン領域に入れる方法は、ゲート長が短くなる程、低温、短時間の熱処理で済むようになるので、実現し易くなる。ゲート長が長い時には、全体的バランスを考えると熱処理が多過ぎて不可能だったとしてもゲートを短くすることで可能になる場合もある。
【００８３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８４】
【発明の効果】
以上説明したように、本発明によれば、ゲート電極の高さを低くし、ゲート電極にイオン注入を行なっても、ゲート絶縁膜を貫通する不純物イオンの突き抜けを防止することができる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法を説明するための断面図および平面図である。
【図２】多結晶シリコン中のＰの拡散を示すグラフである。
【図３】多結晶シリコン中のＢの熱拡散を示すグラフである。
【図４】本発明の実施例によるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。
【図５】本発明の実施例によるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。
【図６】本発明の実施例によるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。
【図７】図５（Ｈ）に示す構造の平面図である。
【図８】本発明の他の実施例を説明するための概略図である。
【図９】従来の技術によるＭＯＳ型半導体装置の製造方法を説明するための断面図である。
【符号の説明】
１  半導体基板
２  ゲート絶縁膜
３  半導体ゲート電極層
４  上層ゲート電極層
５、８  不純物イオン
６  加熱源
７  熱
９  ソース／ドレイン（不純物ドープ領域）
１１  ｐ型シリコン基板
１２  ｎ型ウェル
１３  フィールドオキサイド層
１４  ゲート酸化膜
１５  多結晶シリコン層
１６  シリサイド層
１７  酸化膜
Ｍ（Ｍ１、Ｍ２、Ｍ３）  レジストマスク
１８  熱
１９、２０  低濃度不純物ドープ領域
２２、２３  高濃度不純物ドープ領域
２４  絶縁層
２５  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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