(57)【特許請求の範囲】
【請求項１】
２つの強誘電体容量のそれぞれの一方の端子を、それぞれ異なるトランジスタを介して正と負のビット線に個別に接続し、他方の端子を共に共通のプレート線に接続し、前記２つのトランジスタのゲート端子を共通のワード線に接続して構成されるメモリセルを前記正負ビット線対とワード線の交点のマトリックス上に配置した強誘電体容量を有する不揮発性半導体記憶装置において、
第１および第２の相補端子が接続され、該相補端子に正ビット線および負ビット線のそれぞれを接続し、オフセット電圧を０Ｖ、正の電圧、負の電圧の少なくとも３つの値に設定可能なセンスアンプを有し、このセンスアンプのオフセット電圧は、試験時には、正の値と負の値のいずれかに設定され、試験時以外には０Ｖに設定されることを特徴とする強誘電体容量を有する半導体記憶装置。
【請求項２】
前記センスアンプが正のオフセット電圧を設定するときには、正のビット線から接地電位に至る経路を形成するトランジスタを活性化し、逆に、負のオフセット電圧を設定するときには、負のビット線から接地電位に至る経路を形成するトランジスタを活性化するセンスアンプを有する請求項１記載の半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置を試験する半導体記憶装置試験方法において、
全てのセルに“１”を書き込むステップと、
“１”を期待値として正のオフセット電圧のセンスアンプで読み出し試験を行い、正のビットライン電圧と負のビットライン電圧との差であるΔＶＢＬをセンスアンプのオフセット電圧と比較し、小さい場合不良セルと判定するステップを有する半導体記憶装置試験方法。
【請求項４】
請求項１記載の半導体記憶装置を試験する半導体記憶装置試験方法において、
全てのセルに“０”を書き込むステップと、
“０”を期待値にして負のオフセット電圧のセンスアンプで読み出し試験を行い、正のビットライン電圧と負のビットライン電圧との差であるΔＶＢＬをセンスアンプのオフセット電圧と比較し、絶対値が小さい場合不良セルと判定するステップと有する半導体記憶装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、常誘電体容量もしくは強誘電体容量を用いた半導体記憶装置に関し、特に１つのメモリセルを２つの容量と２つのＭＯＳトランジスタで構成する半導体記憶装置とその試験方法に関する。
【０００２】
【従来の技術】
強誘電体を用いた不揮発性記憶装置（フェロエレクトリック・ランダム・アクセス・メモリ、ＦｅＲＡＭ、以下強誘電体メモリと記す）は、強誘電体容量の残留分極の方向で不揮発性の記憶を行う。特に２Ｔ／２Ｃ型強誘電体メモリは、１つのメモリセルを２つの強誘電体容量と２つのＭＯＳトランジスタで構成し、その２つの強誘電体容量を互いに反対の方向に分極させることにより１ビットの情報を記憶する。
【０００３】
例えば特開昭６３−２０１９９８に記載されている２Ｔ／２Ｃ型強誘電体メモリの構成は、図２に示すような構成である。ビット線対とワード線の交点にアレイ状に配置されるメモリセルは、２つの強誘電体容量と２つのＭＯＳトランジスタで構成される。記憶データの読み出しおよび書き込みアクセスの単位である１ワードを構成するセルは、同一ワード線上に配置される。また、各ビット線対はワードの特定のビットと関係付けられる。
【０００４】
メモリセルの２つの強誘電体の一方の電極は、トランジスタを介して、対を成す正ビット線（ＢＬＴ）および負ビット線（ＢＬＮ）に接続され、他方の電極はプレート線（ＰＬ）に接続される。また、２つのトランジスタのゲートは１本のワード線（ＷＬ）に接続される。正負ビット線は、待機時に、ビット線プリチャージ信号（ＰＢＬ）をＶＣＣとし、０Ｖにプリチャージされる。
ラッチ型センスアンプ（ＳＡ）は、ＳＡＰを０ＶからＶＣＣに引き上げることにより、正負ビット線対の微少な電位差を増幅し、より低い電位を示した側を０Ｖ、より高い電位を示した側をＶＣＣとする。１つのワードを構成するビット線対は、Ｙスイッチ（ＹＳＷ）を介して、ワードを構成するビットと１対１に対応付けられる正負のデータ線対（ＤＬＴ，ＤＬＮ）に選択的に接続される。
【０００５】
ＹスイッチはＹスイッチ活性化信号（ＹＳＷＥ）がＶｃｃの期間だけ、指定されたビット線対とデータ線対とを直接接続する。各データ線対には、データアンプ（ＤＡ）の相補入力と、ライトバッファ（ＷＢ）の相補出力が接続される。データアンプは、データ線対に現れたデータを増幅し外部に出力（ＤＯ）する。また、ライトバッファは、書き込み活性化信号（ＷＥ）がＶｃｃのときに、外から与えられたデータ（ＤＩ）をデータ線対に導く。特に、Ｙスイッチが活性で、かつ、センスアンプが活性の場合には、Ｙスイッチを介しデータ線対に接続されたラッチ型センスアンプに外から与えられたデータをラッチする。
【０００６】
この強誘電体メモリでは、読み出し動作を次のように行う。まず、ビット線プリチャージ信号をＶｃｃから０Ｖに下げ、ビット線を０Ｖでフローティングとする。
【０００７】
次に、所望のワードを選択するワード線を１本だけＶｃｃとする。さらにプレート線を０ＶからＶｃｃに立ち上げると、選択されたワード線上の全てのセルの強誘電体容量に電圧がかかる。この電圧によって、一方の強誘電体容量は分極反転し、多くの電荷が容量から供給されてビット線の電圧は高くなり、他方の容量は分極反転せず、ビット線の電圧はそれに比べ低くなる。
正ビット線に現れる電圧をＶＢＬＴ、負ビット線に現れる電圧をＶＢＬＮとする。ここで、ＶＢＬＴ（ＶＢＬＮ）がＶＢＬＮ（ＶＢＬＴ）に比べて高い電圧を示したとする。このようにして現れる正負ビット線電圧の差（ΔＶＢＬ＝ＶＢＬＴ−ＶＬＢＮ）を、センスアンプ（ＳＡ）を活性化して増幅する。増幅後は高い電圧を示した正ビット線がＶｃｃとなり、一方、低い電圧を示した負ビット線（正ビット線）は０Ｖとなる。
【０００８】
また、センスアンプで増幅した後に、Ｙスイッチ活性化信号（ＹＳＷＥ）を活性とするタイミングで、Ｙスイッチを介し所望のビット線対（ＢＬＴ，ＢＬＮ）をデータ線対（ＤＬＴ，ＤＬＮ）に接続する。最後に、データ線対に現れる信号をデータアンプ（ＤＡ）で増幅し、データ（ＤＯ）を出力する。ここでは正データ線の方が高い電圧となるため、出力データは“１”となり、負データ線の方は“０”となる。
【０００９】
データを読み出した後は、２つの強誘電体容量の両方でプレート線側が高電圧となるため、このまま容量両端の電圧を０Ｖとすると残留分極の方向がそろってしまう。次のアクセスでも同じデータを読み出すために、再度データを書き戻す（ライトバック）必要がある。この従来の強誘電体メモリでは、ライトバックを以下のようにして行う。
【００１０】
まず、センスアンプを活性化したまま、プレート線をＶｃｃから０Ｖに下げ、次にセンスアンプを非活性とし、ビット線プリチャージ信号（ＰＢＬ）を０ＶからＶｃｃに上げて、両ビット線を０Ｖとする。最後にワード線を０Ｖとして、強誘電体容量をビット線から切り離す。
【００１１】
このとき、読み出し時に分極反転しなかった強誘電体容量は、プレート線を引き下げる前に、ビット線側に０Ｖ、プレート線側にＶｃｃが印加される。一方、読み出し時に分極反転した強誘電体容量は、プレート線を引き下げると、ビット線側にＶｃｃ、プレート線側に０Ｖが印加される。このライトバックの操作により、次の読み出しでも同じデータを読み出すことが保証される。
この強誘電体メモリでは、書き込み動作時に次のようにして、任意のワードに外から与えられた入力データ（ＤＩ）を書き込む。
【００１２】
まず、強誘電体メモリは破壊読み出しであるため、所望のワードとワード線を共有するセルの記憶データを保護するために、先に示した読み出し動作と同じ手順でワード線上のセルの記憶データをセンスアンプにて増幅／ラッチする。次に入力データをライトバッファによりデータ線対に導いた状態で、Ｙスイッチを活性化する。
【００１３】
このときＹスイッチで当該ビット線対を選択的にデータ線対に接続することにより、その他のセンスアンプのデータを乱すことなく、書き込み対象ワードに対応するセンスアンプに入力データをラッチする。その後、先に示したライトバックと同じ手順ににより、プレート線の立ち下げ、ビット線の０Ｖプリチャージ、ワード線の立ち下げを行う。
【００１４】
【発明が解決しようとする課題】
強誘電体容量は、分極反転の繰り返し回数に伴い、残留分極が減少することが知られている。この現象は、疲労と呼ばれている。強誘電体メモリにおいて、読み出し時にビット線に現れる信号電圧（ΔＶＢＬ）は、残留分極に密接に関係する。より具体的には、ΔＶＢＬは残留分極／ビット線容量の数分の１程度となる。
【００１５】
そのため、強誘電体メモリでは、疲労による残留分極の減少に伴いΔＶＢＬがラッチ型センスアンプの感度を下回るアクセス回数が寿命となる。特にΔＶＢＬの絶対値が初期から比較的小さいセルは、長時間の使用に伴う強誘電体容量の劣化により、他のセルより早くΔＶＢＬがセンスアンプの感度を下回り、強誘電体メモリ全体の寿命を決めてしまうと考えられる。
【００１６】
従来の２Ｔ／２Ｃ型強誘電体メモリでは、初期試験時にΔＶＢＬの絶対値がある設定値より大きい事を確かめる試験が非常に困難である。これは、センスアンプでΔＶＢＬを増幅したあとでは、ΔＶＢＬの値がわからなくなってしまうし、センスアンプを通さずにビット線電圧をチップ外部に引き出すには、微少電圧を扱う高精度なアナログ回路の搭載が必要となるが、これはチップ面積の大幅な増大を招き現実的に不可能なためである。
【００１７】
本発明の目的は、少ない回路オーバヘッドと少ない初期試験コストで２Ｔ／２Ｃ型強誘電体メモリ中に存在するΔＶＢＬの絶対値が小さなセルを検出することにより、劣化しやすいセルを予め特定し、強誘電体メモリの寿命を保障し、信頼性を向上するための製品選別の手がかりを提供する事である。
【００１８】
【課題を解決するための手段】
上記の目的を達成するため、本発明の２Ｔ／２Ｃ型強誘電体メモリでは、オフセットを意図的に正負にずらすことができるラッチ型センスアンプ（オフセットセンスアンプ）を用いる。通常のラッチ型センスアンプでは、ＢＬＴ、ＢＬＮの電圧を比較し、少しでも電圧が高い側をＶｃｃに、低い側をＧＮＤに増幅する。
【００１９】
オフセットセンスアンプでは、予め設定したオフセット値以上にＢＬＴがＢＬＮより高ければ、ＢＬＴをＶｃｃにＢＬＮをＧＮＤに増幅し、そうでなければ、ＢＬＴをＧＮＤ、ＢＬＮをＶｃｃに増幅する。
【００２０】
本発明の２Ｔ／２Ｃ型強誘電体メモリは、通常の読み出し／書き込み動作において、オフセットを０Ｖとし、従来の強誘電体メモリのセンスアンプと同様に動作する。
【００２１】
また、初期試験時には、オフセットを正負にずらして読み出し試験を行う。センスアンプのオフセットを例えば０．５Ｖとしたとき、“１”書き込み後の読み出し時にΔＶＢＬ（＝ＶＢＬＴ−ＶＢＬＮ）が０．５Ｖ以上でないと“０”が読み出され、ΔＶＢＬが０．５Ｖ以下である劣化に弱いセルが検出される。
また、逆にセンスアンプのオフセットを−０．５Ｖとしたとき、“０”書き込み後の読み出し時にΔＶＢＬが−０．５Ｖ以下でないと“１”が読み出され、ΔＶＢＬが−０．５Ｖ以上である劣化に弱いセルが検出される。
【００２２】
本発明の２Ｔ／２Ｃ型強誘電体メモリにおいては、初期試験時にセンスアンプのオフセットを意図的にずらして動作させる事により、ΔＶＢＬの絶対値がある設定値（例えば０．５Ｖ）を下回るセルを検出できる。このように検出されたセルをリダンダンシ技術で正常なセルで置き換えたり、このようなセルが存在する強誘電体メモリを不良品とする事により、製品のメモリセルが劣化に対して強いことを保障できる。
【００２３】
【発明の実施の形態】
図１は本発明における２Ｔ／２Ｃ型強誘電体メモリの第１の実施例を示す図である。ビット線対とワード線の交点にアレイ状に配置されるメモリセルは、２つの強誘電体容量と２つのＭＯＳトランジスタで構成される。記憶データの読み出しおよび書き込みアクセスの単位である１ワードを構成するセルは、同一ワード線上に配置される。また、各ビット線対はワードの各ビットと関係付けられる。
【００２４】
メモリセルの２つの強誘電体容量の一方の電極は、トランジスタを介して、対をなす正ビット線（ＢＬＴ）および負ビット線（ＢＬＮ）に接続され、他方の電極はプレート線（ＰＬ）に接続される。
【００２５】
ワードの第ｉビットに対応する正負ビット線を（ＢＬＴｉ，ＢＬＮｉ）と示すこととする。また、２つのトランジスタのゲートは１本のワード線（ＷＬ）に接続される。正負ビット線はオフセットセンスアンプ（ＯＳＡ）の相補端子に接続される。
【００２６】
図３に示すオフセットセンスアンプは、オフセット信号（ＯＳＴ，ＯＳＮ）によりオフセット値が設定される。ＯＳＴ，ＯＳＮともにＧＮＤレベルのときは、オフセット電圧は０Ｖとなる。ＯＳＴがＶｃｃで、ＯＳＮがＧＮＤのときは、正のオフセット電圧が設定され、逆に、ＯＳＴがＧＮＤで、ＯＳＮがＶｃｃのときは、負のオフセット電圧が設定される。
【００２７】
センスアンプのオフセット電圧をＶｏとしたとき、ＶＢＬＴ−ＶｏがＶＢＬＮより高ければ、ＢＬＴをＶｃｃに、ＢＬＮをＧＮＤに増幅する。またＶＢＬＴ−ＶｏがＶＢＬＮより低ければ、ＢＬＴをＧＮＤに、ＢＬＮをＶｃｃに増幅する。ＢＬＴ，ＢＬＮは、待機時に、ビット線プリチャージ信号（ＰＢＬ）をＶｃｃとし、０Ｖにプリチャージされる。
オフセットセンスアンプは、ＳＡＰを０ＶからＶｃｃに引き上げることにより、設定されたオフセット値にしたがって、ビット線電圧を増幅する。全てのワードに対して、そのワードを構成するビットはＹスイッチ（ＹＳＷ）を介して、ワードの各ビットに対応するデータ線対（ＤＬＴ，ＤＬＮ）に選択的に接続される。
【００２８】
ＹスイッチはＹスイッチ活性化信号（ＹＳＷＥ）がＶｃｃの期間だけ、指定されたビット線対とデータ線対を接続する。各データ線対には、データアンプ（ＤＡ）の相補入力と、ライトバッファ（ＷＢ）の相補出力が接続される。データアンプはデータ線対に現れたデータを増幅し出力する。
ワードの各ビットに対応するデータアンプの出力は、外部への出力（ＤＯ）となる。また、ライトバッファは、書き込み活性化信号（ＷＥ）がＶｃｃのときに、書き込みデータをデータ線対に導く。ライトバッファの入力は外部からのデータ（ＤＩ）である。Ｙスイッチが活性で、かつ、センスアンプが活性の場合には、Ｙスイッチを介しデータ線対に接続されたオフセットセンスアンプに外部からのデータをラッチする。
【００２９】
この強誘電体メモリでは、読み出し動作を次のように行う。まず、ビット線プリチャージ信号をＶｃｃから０Ｖに下げ、ビット線を０Ｖでフローティングとする。次に、所望のワード線１本だけをＶｃｃとする。さらにプレート線を０ＶからＶｃｃに立ちあげると、選択されたワード線上の全てのセルの強誘電体容量に電圧がかかる。この電圧によって、一方の強誘電体容量は分極反転し、多くの電荷が容量から供給されてビット線の電圧は高くなり、他方の容量は分極反転せず、ビット線の電圧はそれに比べ低くなる。
ＯＳＴ，ＯＳＮともにＧＮＤのときは、電圧が高い方のビット線がＶｃｃに増幅され、低い方のビット線がＧＮＤに増幅される。ＯＳＴがＶｃｃ、ＯＳＮがＧＮＤのときは、センスアンプは正のオフセット電圧を持つため、ＢＬＴ側の強誘電体容量で分極反転が発生する“１”読み出しにおいて、センスアンプのオフセット電圧より高い信号電圧（ΔＶＢＬ）が出なければ、正しく読み出せない。
これとは逆に、ＯＳＴがＧＮＤ、ＯＳＮがＶｃｃのときは、センスアンプが負のオフセットを持つため、“０”読み出しにおいてセンスアンプのオフセット電圧より低い信号電圧が出なければ、正しく読み出せない。
【００３０】
データをセンスアンプで増幅した後は、従来の強誘電体メモリと同様に、Ｙスイッチ、データアンプを介してデータを出力し、ライトバックを行う。
【００３１】
初期試験において、全てのセルに“１”を書き込み後、“１”を期待値にして、正のオフセット電圧のセンスアンプでの読み出し試験と、全てのセルに“０”を書き込み後、“０”を期待値にして、負のオフセット電圧のセンスアンプでの読み出し試験とを行うことにより、ΔＶＢＬの絶対値の小さな不良となる可能性の高いメモリセルを検出できる。
【００３２】
以上示した動作によって、本発明の２Ｔ／２Ｃ型強誘電体メモリは、劣化後に不良となる可能性の高いメモリセルを初期試験時に予め検出し、より信頼性の高い強誘電体メモリを実現する。
【００３３】
図３は本発明におけるオフセットセンスアンプの構成の一例を示す図である。このセンスアンプは、ＯＳＴ，ＯＳＮともにＧＮＤのときは、トランジスタＭＴ、ＭＮがＯＦＦし、通常のラッチ型センスアンプ（図４）と全く同じように動作する。したがって、ＯＳＴがＶｃｃでＯＳＮがＧＮＤのときはＭＴがＯＮし、オフセットセンスアンプは正のオフセットを持つ。逆にＯＳＮのみがＶｃｃのとき、オフセットセンスアンプは、負のオフセットを持つ。
オフセット電圧は各トランジスタのサイズを調節し自由に設定できる。本オフセットセンスアンプは、従来のセンスアンプに比べ４つトランジスタが増加しているが、チップ全体に対する回路の増加はほとんど無視できる程度である。
【００３４】
また、センスアンプにオフセットを持たせるには、本回路以外にもいくつも方法があり、これらの方法でも発明の２Ｔ／２Ｃ型強誘電体メモリが構成できるのはいうまでもない。また、オフセットを持たないセンスアンプを用いる場合であっても、正ビット線と負ビット線の長さを変えることにより等価的にオフセットセンスアンプの効果を得られる。
【００３５】
さらに、強誘電体容量のかわりに常誘電体容量を用いた２Ｔ／２Ｃ型ＤＲＡＭにおいても本発明が信頼性向上に有効である事はいうまでもない。
【００３６】
【発明の効果】
以上説明したように、本発明の効果は、２Ｔ／２Ｃ型強誘電体メモリ、あるいは２Ｔ／２Ｃ型常誘電体メモリの初期試験において、読み出し信号電圧の絶対値が小さなセルを検出することにより、使用中に不良となる可能性の高いセルを予め誘電体メモリ中から排除でき、誘電体メモリ製品の信頼性を向上できることにある。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の一実施例の回路図である。
【図２】従来の２Ｔ／２Ｃ型強誘電体メモリの回路図である。
【図３】オフセットセンスアンプの構成の一例を示す図である。
【図４】従来のラッチ型センスアンプを示す図である。
【図１】
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【図２】
0003727157.tif 000003
【図３】
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【図４】
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