(57)【特許請求の範囲】
【請求項１】
半導体チップ上に形成された集積回路と、該集積回路の電源ノイズを低減するために該半導体チップ上に形成された少なくとも１個の電源ノイズ低減手段とを備え、
各電源ノイズ低減手段は、
第１の端子と第２の端子を有する第１のスイッチ手段と、
第３の端子と第４の端子を有する第２のスイッチ手段と、
容量手段とからなり、
第１の端子を前記集積回路の正の電源に接続し、第２の端子と第３の端子を接続し、第４の端子を該正の電源より高い電源電圧を有する第１の電源に接続し、第２の端子と第３の端子との接続点を前記容量手段を介して前記集積回路の負の電源に接続し、
第１のスイッチ手段をオフ、第２のスイッチ手段をオンすることにより第１の容量手段を充電し、第１のスイッチ手段をオン、第２のスイッチ手段をオフすることにより前記容量手段に充電した電荷の少なくとも一部を前記集積回路へ供給することを特徴とする低ノイズ半導体集積回路装置。
【請求項２】
半導体チップ上に形成された集積回路と、該集積回路の電源ノイズを低減するために該半導体チップ上に形成された少なくとも１個の電源ノイズ低減手段とを備え、
各電源ノイズ低減手段は、
第１の端子と第２の端子を有する第１のスイッチ手段と、
第３の端子と第４の端子を有する第２のスイッチ手段と、
第５の端子と第６の端子を有する第３のスイッチ手段と、
第７の端子と第８の端子を有する第４のスイッチ手段と、
第１の容量手段と、第２の容量手段を有してなり、
第１の端子は前記集積回路の正の電源に接続し、第２の端子と第３の端子を接続し、第４の端子と第５の端子を接続し、第６の端子と第７の端子を接続し、第４の端子と第５の端子との接続点を第１の電源に接続し、第２の端子と第３の端子との接続点と第６の端子と第７の端子との接続点を第１の容量手段を介して接続し、第８の端子を前記集積回路の負の電源に接続し、第１の電源と前記負の電源を第２の容量手段を介して接続した回路からなり、
第１のスイッチ手段をオフ、第２のスイッチ手段をオン、第３のスイッチ手段をオフ、第４のスイッチ手段をオンすることにより、第１の容量手段を充電し、第１のスイッチ手段をオン、第２のスイッチ手段をオフ、第３のスイッチ手段をオン、第４のスイッチ手段をオフすることにより、第１の容量手段と第２の容量手段に充電した電荷の少なくとも一部を前記集積回路へ供給することを特徴とする低ノイズ半導体集積回路装置。
【請求項３】
半導体チップ上に形成された集積回路と、該集積回路の電源ノイズを低減するために該半導体チップ上に形成された少なくとも１個の電源ノイズ低減手段とを備え、
各電源ノイズ低減手段は、
第１の端子と第２の端子を有する第１のスイッチ手段と、
第３の端子と第４の端子を有する第２のスイッチ手段と、
第５の端子と第６の端子を有する第３のスイッチ手段と、
第７の端子と第８の端子を有する第４のスイッチ手段と、
第１の容量手段と、
第２の容量手段と、
第９の端子と第１０の端子を有する第５のスイッチ手段と、
第１１の端子と第１２の端子を有する第６のスイッチ手段と、
第１３の端子と第１４の端子を有する第７のスイッチ手段と、
第１５の端子と第１６の端子を有する第８のスイッチ手段と、
第３の容量手段と、
第４の容量手段とを有してなり、
第１の端子は前記集積回路の正の電源に接続し、第２の端子と第３の端子を接続し、第４の端子と第５の端子を接続し、第６の端子と第７の端子を接続し、第４の端子と第５の端子との接続点を第１の電源に接続し、第２の端子と第３の端子との接続点と第６の端子と第７の端子との接続点を第１の容量手段を介して接続し、第８の端子を前記集積回路の負の電源に接続し、前記第１の電源と前記集積回路の負の電源を前記第２の容量手段を介して接続し、
第９の端子は前記負の電源に接続し、第１０の端子と第１１の端子を接続し、第１２の端子と第１３の端子を接続し、第１４の端子と第１５の端子を接続し、第１２の端子と第１３の端子との接続点を第２の電源に接続し、第１０の端子と第１１の端子との接続点と第１４の端子と第１５の端子との接続点を第３の容量手段を介して接続し、第１６の端子を前記正の電源に接続し、前記第２の電源と前記正の電源を前記第４の容量手段を介して接続した回路からなり、
第１のスイッチ手段をオフ、第２のスイッチ手段をオン、第３のスイッチをオフ、第４のスイッチ手段をオン、第５のスイッチ手段をオフ、第６のスイッチ手段をオン、第７のスイッチ手段をオフ、第８のスイッチ手段をオンすることにより、第１の容量手段および第３の容量手段を充電し、
第１のスイッチ手段をオン、第２のスイッチ手段をオフ、第３のスイッチ手段をオン、第４のスイッチ手段をオフ、第５のスイッチ手段をオン、第６のスイッチ手段をオフ、第７のスイッチ手段をオン、第８のスイッチ手段をオフすることにより、第１の容量手段と第２の容量手段に充電された電荷の少なくとも一部、並びに第３の容量と第４の容量手段に充電された電荷の少なくとも一部をそれぞれ前記集積回路へ供給することを特徴とする低ノイズ半導体集積回路装置。
【請求項４】
前記集積回路はＣＭＯＳからなり、前記容量手段と、前記第１のスイッチ手段と、前記第２のスイッチ手段は、前記第１の電源から給電されるウエルを有するＭＯＳ型トランジスタからなる請求項１記載の低ノイズ半導体集積回路。
【請求項５】
前記集積回路はＣＭＯＳからなり、前記請第１の容量手段は周囲のトランジスタのウエルと分離したウエルを有するＭＯＳ型トランジスタからなる請求項２記載の低ノイズ半導体集積回路装置。
【請求項６】
前記集積回路はＣＭＯＳからなり、前記第１及び第２の容量手段は周囲のトランジスタのウエルと分離したウエルを有するＭＯＳ型トランジスタからなる請求項３記載の低ノイズ半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速動作に伴う電源ノイズを低減した半導体集積回路装置に係り、特にＣＭＯＳのように電源電流が特定の期間のみ流れるような半導体からなる低ノイズ半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路の高速・高集積化に伴い、半導体集積回路装置が必要とする電源電流、特に同時切り替え電流は増加している。その一方で半導体集積回路装置の実装密度向上を図るため、集積回路へ電源を供給するための電源配線まで微細化せざるを得なくなり、配線の抵抗およびインダクタンスに起因する電源ノイズの発生が問題になっている。この電源ノイズを低減するため、一般的にバイパスコンデンサが用いられる。図１１にバイパスコンデンサを用いた電源ノイズ低減方法を示す。集積回路１１０は接続点Ｎ５において電源ＶＤＤと接続し、接続点Ｎ６において電源ＶＳＳと接続する。電源ＶＤＤと接続点Ｎ５との配線はインピーダンス１１１を有する。簡単のため、電源ＶＳＳと接続点Ｎ６との配線のインピーダンスは、十分小さく無視できるとする。集積回路１１０が多数のゲートが同時オン・オフする論理集積回路から成る場合、該集積回路の電源電流は急峻な立ち上がりおよび立ち下がり特性を持ち、例えばクロック信号に同期して流れるパルス電流となる。このときインピーダンス１１１のインダクタンス成分によるＬｄｉ／ｄｔノイズが発生する。そこで該ノイズ低減のため、接続点Ｎ５と接続点Ｎ６の間にコンデンサ１１２を接続して電源電流をバイパスする。なお、この種のバイパスコンデンサとして関連するものが、例えばＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ    ＣＩＲＣＵＩＴＳ，ＶＯＬ．２５，ＮＯ．５  ＯＣＴＯＢＥＲ  １９９０（アイイ−イ−イ−ジャーナルオブソリッドステイトサーキッツヴォリュ−ム２５ナンバー５オクトーバー１９９０）の第１１６６ページから第１１７７頁に記述されている。
【０００３】
【発明が解決しようとする課題】
高密度に集積された半導体集積回路装置では、集積回路あたりに搭載できるバイパスコンデンサの容量には限界がある。バイパスコンデンサは蓄積した電荷を放電して集積回路に電荷を供給するが、この放電には電圧低下を伴う。図１１において、コンデンサ１１２の容量をＣ、供給できる電荷量をＱとすると、電源電流のバイパスにはΔＶ＝Ｑ／Ｃの電圧低下を伴う。つまり、半導体集積回路装置の実装密度の限界によりバイパスコンデンサ容量が不足していて、かつ抵抗およびインダクタンスにより電源からの電荷供給も不足した場合、集積回路へ供給する電源電圧が低下してしまう。これは言い換えると、バイパスコンデンサは電源ノイズ量がΔＶの場合には、Ｑ＝ＣΔＶの電荷量しか集積回路に供給できないと言える。つまり、バイパスコンデンサに蓄えられている総電荷量＝ＣＶの内、極く一部のみしか集積回路に供給できないので、電源ノイズ低減のためには大面積バイパスコンデンサが必要になるという問題点があった。
【０００４】
また、集積回路の高速化に伴う問題点として次のものがある。図１２に半導体チップ内で発生した電源ノイズの一例を示す。チップ内のＡエリアでΔＶＡの電源ノイズが発生したとする。回路の切り替わり時間が速くなるにつれ、電源ノイズは距離に対して速く減衰するので、Ａエリアから遠く離れたＢエリアでは電源ノイズの振幅はΔＶＢ（ΔＶＡ＞＞ΔＶＢ）となる。ここで、Ａエリアで発生した電源ノイズを低減するためのバイパスコンデンサ（容量Ｃ）をＢエリアに配置したとする。このときバイパスコンデンサはＣΔＶＢの僅かな電荷しか供給できず、且つＢエリアからＡエリアまでの伝播遅延のために、Ａエリアで発生したノイズを低減するには間に合わない。つまり、バイパスコンデンサはノイズの発生源の近傍に配置する必要があることが分かる。しかし、実際の半導体集積回路ではチップ全面にノイズ発生源が分布しているので，バイパスコンデンサもチップ全面に設ける必要があり、やはりチップ面積の増大を招くという問題点があった。
【０００５】
本発明の目的は、電源ノイズを低減した低ノイズ半導体集積回路装置を提供することであり、さらに具体的には、以下の（１）〜（１１）である。
【０００６】
（１）半導体チップ内の局所を含む任意の場所で発生する電源ノイズを低減する。
【０００７】
（２）電源ノイズの発生を予測してこれを低減する。
【０００８】
（３）局所的に発生したノイズを低減する各ノイズ低減手段が集積回路へ供給する電荷量を調整する。
【０００９】
（４）コンデンサ容量が小さい場合でも、電源ノイズの低減に必要かつ十分な電荷量を集積回路に供給する。
【００１０】
（５）コンデンサ容量が小さく、半導体集積回路装置に供給する電源電圧が一種類の場合でも、電源ノイズの低減に必要かつ十分な電荷量を集積回路に供給する。
【００１１】
（６）コンデンサ容量が小さい場合でも、電源ノイズの低減に必要かつ十分な電荷量を集積回路の正および負の電源に供給する。
【００１２】
（７）集積回路の正の電源電圧よりも高い電圧で充電可能なコンデンサを設ける。
【００１３】
（８）漏れ電流の少ないノイズ低減手段を設ける。
【００１４】
（９）集積回路へ供給する電荷量を決定する手段を有する電源ノイズ低減手段を設ける。
【００１５】
（１０）集積回路の正の電源に発生する電源ノイズ電圧を観測できる手段を設ける。
【００１６】
（１１）測定精度の高い電源ノイズ観測手段を設ける。
【００１７】
【課題を解決するための手段】
本発明の低ノイズ半導体集積回路装置は、前記（１）〜（１１）の目的を達成するため、それぞれ、以下の〈１〉〜〈１１〉の手段を有する。
【００１８】
〈１〉半導体チップ上に形成された集積回路と、該集積回路の電源ノイズを低減するために必要な電荷量を決定する手段と、該電荷量を該集積回路に供給する時刻を決定する手段と、該電源ノイズ量に応じて前記決定された電荷量を前記決定された時刻に集積回路へ供給するための少なくとも１個の電源ノイズ低減手段。
【００１９】
〈２〉半導体チップ内における電源ノイズの発生を予測して前記時刻と電荷量を決定する手段。
【００２０】
〈３〉複数の電荷供給手段を備えて作動する電荷供給手段の数を変えることによって前記電荷量を調整する機能を有する複数の電源ノイズ低減手段。
【００２１】
〈４〉第１の容量手段を第２のスイッチ手段を介して前記集積回路の電源電圧より高い電圧を有する第１の電源で充電した後、第１のスイッチ手段を介して放電させることにより前記集積回路へ電荷を供給する手段。
【００２２】
〈５〉第２の容量手段を充電した後、第２の容量手段の正に帯電した端子を前記集積回路の正の電源に接続し、負に帯電した端子を、前記集積回路の負の電源と第３の容量手段で接続された第２の電源に接続して、第２の容量手段に蓄えた電荷を放電させて、前記集積回路に電荷を供給する手段。
【００２３】
〈６〉第３の電源と第４の電源を第６の容量手段で接続し、第４の容量手段を充電した後、第４の容量手段の正に帯電した端子を前記集積回路の正の電源に接続し、負に帯電した端子を、第３の電源に接続して、第２の容量手段に蓄えた電荷を放電させて、前記集積回路に電荷を供給する手段と、
第５の容量手段を充電した後、第５の容量手段の負に帯電した端子を前記集積回路の負の電源に接続し、正に帯電した端子を、第４の電源に接続して、第２の容量手段に蓄えた電荷を放電させて、前記集積回路から電荷の供給を受ける手段。
【００２４】
〈７〉半導体集積回路をＣＭＯＳで構成し、前記第１の容量手段と第１のスイッチ手段と第２のスイッチ手段を、第１の電源から給電されるウエルを有するＭＯＳ型トランジスタとする。
【００２５】
〈８〉半導体集積回路装置をＣＭＯＳで構成し、前記第２の容量手段、または前記第４の容量手段、または前記第５の容量手段は、周囲のトランジスタのウエルと分離したウエルを有するＭＯＳ型トランジスタとする。
【００２６】
〈９〉半導体チップ上に形成された集積回路と、該集積回路の電源ノイズを観測する手段と、該観測手段により観測されたノイズ量に対応して該集積回路に必要な電荷量を供給する電源ノイズ低減手段
〈１０〉前記集積回路の電源ノイズの直流電圧を変換する手段と、
第１のスイッチ手段と、
第２のスイッチ手段と第１のインバータ回路と第２のインバータ回路を環状に接続した第１の記憶回路と、
第３のスイッチ手段と、
第４のスイッチ手段と第３のインバータ回路と第４のインバータ回路を環状に接続した第２の記憶回路からなり、
第１の電圧降圧手段から第１のスイッチ手段を経て、第１の記憶回路、第３のスイッチ手段、第２の記憶回路の順に信号が伝達するように直列接続された回路を有し、
第１のスイッチ手段をオンからオフへ切り替えて所定の遅延時間を経た後、第２のスイッチ手段と第３のスイッチ手段をオフからオンへ、第４のスイッチ手段をオンからオフへ切り替えて、集積回路の正の電源に発生する電源ノイズ電圧を観測する手段。
【００２７】
〈１１〉電源ノイズ観測手段の電源を、電源ノイズを発生させる前記集積回路の電源配線と分離する。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、同一の参照番号は同じ構成要素を示す。また、以下では
【００２９】
【数１】
0003608361.tif 000002
【００３０】
をＡバーと記述し、信号Ａの反転信号を意味する。
【００３１】
図１に本発明の第１の実施の形態である低ノイズ半導体集積回路装置の構成を示す。集積回路１０２はＣＭＯＳ（相補型金属酸化膜半導体）集積回路であり、電源電流は回路の切り替わり時にのみ流れる。また集積回路１０２は正の電源ＶＤＤ（以下、単にＶＤＤという）と負の電源ＶＳＳ（以下、単にＶＳＳという）から電源供給を受ける。集積回路１０２の電源電流がＶＤＤからＶＳＳへ流れることにより、電源ノイズが発生する。ここでは説明を簡単にするため、ＶＤＤ側に発生するノイズ−ΔＶＤＤに着目する。ノイズ低減回路１０１は、複数の電荷供給回路１０５〜１０８を有し、ＶＤＤへ電荷を供給する。電荷供給回路１０５はｑ１＝ｑ０の電荷を、１０６はｑ２＝２・ｑ０の電荷を、１０７はｑ３＝４・ｑ０の電荷を、１０８はｑ４＝８・ｑ０をそれぞれＶＤＤへ供給する。ノイズ低減回路１０１は、作動する電荷供給回路１０５〜１０８の組み合わせにより、ＶＤＤへ供給する電荷量をｑ０から１５・ｑ０まで調節できる。今、集積回路１０２の動作によりＶＤＤにＱの電荷量が不足した結果、−ΔＶＤＤの電源ノイズが発生したとする。そのとき、電荷量決定回路１０４がＱの電荷量をＶＤＤに供給するために必要十分な電荷供給回路１０５〜１０８の組み合わせを決定し、ノイズ低減回路１０１へ制御信号を伝達する。位相調整回路１０３はノイズ低減回路１０１がＶＤＤへＱの電荷量を供給する時刻を、ノイズ−ΔＶＤＤが発生する時刻に同期させる。そして、ノイズ低減回路が出力した電荷Ｑにより＋ΔＶＤＤの相殺用ノイズ発生し、−ΔＶＤＤの電源ノイズを相殺する。つまり、本実施の形態によればＶＤＤに発生した電源ノイズを、該ノイズに対して逆極性のノイズをＶＤＤに加えて相殺することにより、電源ノイズを低減できる。また、位相調整回路１０３が調整する電荷供給タイミングおよび電荷量決定回路１０４が決定する電荷量は、電源配線を含む回路シミュレーションまたは高周波プローブによる電源ノイズ測定（振幅値とそのピーク時刻及び時間幅の測定）などの手段によっても決定できる。
【００３２】
さらに、シミュレーションや測定の結果、ノイズの発生に周期性が認められた場合には、その後のノイズ発生は予測可能になるので
少なくとも位相調整回路は不要になる。
【００３３】
以上、ＶＤＤに発生する電源ノイズの低減について説明したが、ＶＳＳに発生するノイズの低減もＶＳＳに負の電荷を供給する電荷供給回路を設けることにより、可能である。
【００３４】
図２に本発明の第２の実施の形態である低ノイズ半導体集積回路装置の構成を示す。図２（Ａ）に示すように、半導体チップ２００は集積回路２０１〜２１６からなる。また、２０１〜２１６の各集積回路の構成は２０１を例に図２（Ｂ）に示すと、ＣＭＯＳ集積回路２１７とノイズ低減回路２１８と位相調整回路２１９と電荷量決定回路２２０からなる。電荷量決定回路２２０が決定した電荷量を、位相調整回路２１９が決定した時刻において、ノイズ低減回路２１８がＣＭＯＳ集積回路２１７へ供給する。さて、半導体チップ２００のチップ面積が大きくなり、且つ集積回路の速度が向上すると該チップ内で発生する電源ノイズは局所性を持つようになる。チップ内の電源ノイズ伝播の様子の一例を図１３に示す。縦軸はピーク値で正規化したノイズ量を、横軸はチップの一辺長で正規化した距離を示す。図１３より、例えば集積回路２０１において発生した電源ノイズは、となりの集積回路２０２のエリアまで伝播すると半分のノイズ量に減衰し、２０４のエリアには殆ど伝播しないことがわかる。つまり、チップ内の各エリアにおいて局所的に発生したノイズは、各エリアごとに低減する必要がある。本実施の形態によれば、半導体チップ２００内に複数のノイズ低減回路を、各集積回路内のＣＭＯＳ集積回路に対応して分散配置するので、各集積回路毎に不足した電荷を補給でき、半導体チップ２００の電源ノイズを低減できる。
【００３５】
図３に本発明の第３の実施の形態を示す。本実施の形態によれば、大容量バイパスコンデンサと同等のノイズ低減効果が小容量コンデンサによって得られる。具体的には、図３にノイズ低減回路３０１の構成、およびノイズ低減の対象となるＣＭＯＳ集積回路（以下、単に集積回路という）３０２の等価回路を示す。ノイズ低減回路３０１は、コンデンサＣｐ１、ＭＯＳ（金属酸化膜半導体）トランジスタＴｒ１、Ｔｒ２およびバイアスＶＢからなる。Ｔｒ１とＴｒ２はＣｐ１を充放電するために排他的にオン・オフし、それぞれオン抵抗Ｒ１およびＲ２を持つ。図３では、Ｔｒ１とＴｒ２を等価的にスイッチＳＷ１、ＳＷ２とオン抵抗Ｒ１、Ｒ２で表わした。集積回路３０２は、動作する回路Ｇ１と負荷容量Ｃｓおよび非動作回路の容量Ｃｄからなる。回路Ｇ１は、等価的にスイッチＳＷ３と回路のオン抵抗Ｒｓで表わした。Ｃｐ２はバイパスコンデンサである。ＣｓとＲｓは同時切り替える回路数が変化すると、それぞれの値も変化する。しかし、その積Ｒｓ・Ｃｓは一定に保たれる。本実施の形態においては、このＲｓ・ＣｓとＲ１・Ｃｐ１で表わされる時定数を一致させて、集積回路３０２に必要な電流を供給する。Ｚ１は集積回路３０２への電源配線（例えば電源バンプ等）が有するインピーダンスである。簡単のため、正の電源ＶＤＤ側のインピーダンスのみ考慮し，負の電源ＶＳＳ側の電源配線の有するインピーダンスは十分小さく無視できるとする。ＶＤＤからＺ１を介して集積回路３０２へ流れる電流をｉ１、ノイズ低減回路３０１から流れる電流をｉ２、集積回路３０２の電源電流をｉ３とする。ここで、ｉ３＝ｉ１＋ｉ２である。
【００３６】
接続点Ｎ１の電位をＶＮ１とする。
【００３７】
図４に本実施の形態の動作を示す。集積回路３０２の電源電流ｉ３は周期Ｔで繰り返すパルス電流であり、電流が流れている期間をＴ１、流れていない期間をＴ２とする。Ｔ１の期間に集積回路３０２へ流れる電荷量をＱ１とする。ノイズ低減回路３０１は、ＳＷ１を期間Ｔ１ではオン、期間Ｔ２ではオフする一方、ＳＷ２を期間Ｔ１ではオフ、期間Ｔ２ではオンする。このスイッチ操作により、期間Ｔ２ではＣｐ１はＶＢによりＲ２を介して充電され、Ｃｐ１・ＶＢの電荷を蓄積する。ここで、集積回路３０２の電源電流ｉ３は回路の切り替わり時のみ流れ、かつＴ１＜＜Ｔ２である。期間Ｔ２において、Ｃｐ１をＲ２・Ｃｐ１の時定数で時間をかけて充電することにより、ＶＢから接続点Ｎ１までの配線が有するインダクタンスに起因する電源ノイズを抑制できる。そして、期間Ｔ１においてＱ＝Ｃｐ１（ＶＢ−ＶＤＤ）の電荷をＲ１を介して放電し、集積回路３０２の電源電流ｉ３をバイパスすることにより、Ｚ１に起因する電源ノイズを低減する。ＶＢの値は、Ｑ≒Ｑ１となるように設定する。
ノイズ低減回路３０１は、ＶＢの電圧を可変することにより、バイパスする電荷量を任意に設定できる。従って、Ｃｐ１の容量が小さな場合でも、バイアス電圧ＶＢを高く設定すれば、大容量のバイパスコンデンサを接続した場合と同量の電荷供給が可能である。
【００３８】
図５（Ａ）は、ノイズ低減回路３０１をＰ型ＭＯＳトランジスタで構成した場合の回路図を、図５（Ｂ）は、該回路の断面図を示す。コンデンサＣｐ１もＰ型ＭＯＳトランジスタにより実現した。φ１とφ１バーはＴｒ１とＴｒ２を制御する信号であり、φ１がハイのときＴｒ１はオフ、Ｔｒ２はオンとなり、Ｃｐ１が充電される。φ１がローのときＴｒ１はオン、Ｔｒ２はオフとなり、Ｃｐ１が放電される。ここで、Ｔｒ１、Ｔｒ２およびＣｐ１のＮウエル５０１はＶＢから給電することにより、Ｔｒ１、Ｔｒ２、Ｃｐ１のドレインあるいはソースからＮウエル５０１へ電流が漏れることはない。そして、Ｃｐ１はＶＤＤより高い電圧ＶＢで充電することが可能となり、ＶＢを大きくすれば大量の電荷を蓄積できる。
【００３９】
次に、ノイズ低減回路３０１の効果を従来のバイパスコンデンサと比較し、定量的に説明する。具体的には、ΔＶの電源ノイズを１／２に低減するために必要な容量を、従来のバイパスコンデンサの場合と本発明によるノイズ低減回路の場合についてそれぞれ求め、両者を比較する。図３において、電源配線のインダクタンスが無限大の大きさを有し、且つバイパスコンデンサＣｐ２が無い場合、ＳＷ３のオン・オフにより発生する電源ノイズΔＶは、
【００４０】
【数２】
0003608361.tif 000003
【００４１】
となる。このΔＶを１／２に低減するために必要なＣｐ２は、
【００４２】
【数３】
0003608361.tif 000004
【００４３】
である。
【００４４】
一方、ノイズ低減回路３０１を適用した場合、ノイズを１／２に低減するために必要なＣｐ１は、
【００４５】
【数４】
0003608361.tif 000005
【００４６】
となる。バイパスコンデンサＣｐ１とコンデンサＣｐ２を用いたノイズ低減回路３０１が同じノイズ低減効果を持つ。ノイズ低減回路３０１の効果は、Ｃｐ１とＣｐ２の比（ｍとする）で考えることができるので、ｍを以下のように定義する。
【００４７】
【数５】
0003608361.tif 000006
【００４８】
数５に数２から数４を代入すると、
【００４９】
【数６】
0003608361.tif 000007
【００５０】
となる。ｍの数値例を示すため、電源電圧ＶＤＤの１０％の電源ノイズを５％に低減する場合を考える。ＶＢをＶＤＤの１．５倍に設定するとｍ＝１１、２倍に設定するとｍ＝２１となり、ノイズ低減回路３０１では、従来のバイパスコンデンサの約１／１０〜１／２０の容量で電源ノイズを１／２に低減可能である。つまり、本実施の形態のノイズ低減回路を用いることにより、従来のバイパスコンデンサより１桁小さな容量で、同等のノイズ低減効果が得られる。
【００５１】
図６に本発明の第４の実施の形態を示す。本実施の形態は、１種類の電源電圧で駆動する回路によって第３の実施の形態と同等のノイズ低減効果が得られる。図６（Ａ）において、ノイズ低減回路６０１はＰ型ＭＯＳトランジスタＴｒ３、Ｔｒ４、Ｔｒ５とＮ型ＭＯＳトランジスタＴｒ６と、Ｐ型ＭＯＳトランジスタを利用して実現したコンデンサＣｐ３と、コンデンサＣ１からなる。Ｔｒ５とＴｒ６はインバータ回路ＩＮＶ１を構成する。φ２とφ２バーはノイズ低減回路６０１の制御信号である。ノイズ低減の対象となる集積回路６０２はＣＭＯＳからなり、正の電源ＶＤＤと負の電源ＶＳＳから電源供給を受ける。  Ｃ１およびＣｐ３は電源ＶＤＤ２から充電するが、その電源配線はインピーダンズＺ２を有する。ＶＤＤ２はＶＤＤと同じ電圧とする。Ｚ２の大きさは、Ｃ１およびＣｐ３を充電するために必要な時間が、集積回路６０２の電源電流が流れる時間間隔より短くなるように設定する。つまり、集積回路６０２へ主に電荷を供給するＶＤＤおよびＶＳＳの配線は極力インピーダンズを下げて電源ノイズを低減する必要があるが、ＶＤＤ２からＣ１への配線はＶＤＤ、ＶＳＳほどに低インピーダンスにする必要はない。
【００５２】
次に、本実施の形態の動作を説明する。φ２がハイのとき、Ｔｒ３はオン、Ｔｒ４はオフ、ＩＮＶ１出力はローであり、Ｃ１およびＣｐ３は（ＶＤＤ２−ＶＳＳ）の電圧で充電される。そして、集積回路６０２の電源電流が流れる期間はφ２をローにすると、Ｔｒ３はオフ、Ｔｒ４はオン、ＩＮＶ１出力はハイとなる。このとき、ＶＤＤからＴｒ４とＣｐ３とＴｒ５とＣ１を通りＶＳＳへ接続される電流パスができる。それと同時にＣ１とＣｐ３は、φ２がハイの期間に充電した電荷を放電し、集積回路６０２へ該電荷を供給する。つまり、φ２がハイの期間に並列接続したＣ１とＣｐ３を、φ２がローの期間に直列接続につなぎ変えることによって、Ｃ１とＣｐ３の直列回路を（ＶＤＤ２−ＶＳＳ）の２倍の電圧で充電した状態を実現している。
【００５３】
図６（Ｂ）はノイズ低減回路６０１のＴｒ３、Ｔｒ４、Ｃｐ３部分の断面図を示す。Ｃ１とＣｐ３との直列接続の結果、ノイズ低減回路６０１のなかでＣｐ３のゲートが最も高い電位になるので、漏れ電流防止のため、Ｃｐ３のＮウエル６０３は同ゲートと同じ電位とする必要がある。しかし、Ｃｐ３が電荷を完全に放電したとき、Ｃｐ３のゲート・ドレイン間電圧およびゲート・ソース間電圧は０Ｖとなる。そして再びＣｐ３を充電するためにＴｒ３とＴｒ６をオン状態にした瞬間Ｃｐ３のゲート、ドレイン、ソースおよびＮウエルはＶＤＤとＶＳＳの中間レベルまで引き下げられる。そこで、この電位降下の影響を周囲のトランジスタに及ぼさないために、図６（Ｂ）に示すように他のトランジスタとウエルを分離している。これにより、Ｃｐ３のＮウエルの電位が下がっても、周囲のトランジスタからの漏れ電流を防止できる。
【００５４】
次に、本実施の形態の効果を説明する。簡単のため、ＶＤＤ２＝ＶＤＤ、Ｃ１＝Ｃｐ３＝１／２・Ｃｐ１とすると、本実施の形態は、第３の実施の形態において１／４・Ｃｐ１のコンデンサをＶＤＤの２倍の電圧のＶＢで充電した場合に相当する。このとき数６よりｍ＝５となり、（Ｃ１＋Ｃｐ３）の容量を有するバイパスコンデンサに比べて５倍のノイズ低減効果があることがわかる。
【００５５】
以上、ＶＤＤに対してノイズ低減回路の実施の形態を説明したが、図７に示すようにＶＳＳに対してもノイズ低減回路を実施することが可能である。図７（Ａ）において、ノイズ低減回路７０１はＮ型ＭＯＳトランジスタＴｒ７、Ｔｒ８、Ｔｒ１０とＰ型ＭＯＳトランジスタＴｒ９と、Ｎ型ＭＯＳトランジスタを利用して実現したコンデンサＣｐ４と、コンデンサＣ２からなる。Ｔｒ９とＴｒ１０はインバータ回路ＩＮＶ２を構成する。φ２がハイのときＩＮＶ２の出力はハイ、Ｔｒ７がオン、Ｔｒ８がオフとなる。このときＣ２とＣｐ４は、電源ＶＳＳ２と、電源配線のインピーダンスＺ３を介して接続され、（ＶＤＤ−ＶＳＳ２）の電圧で充電される。ＶＳＳとＶＳＳ２は同電圧とする。Ｚ３の大きさは、Ｃ２およびＣｐ４を充電するために必要な時間が、集積回路７０２の電源電流が流れる時間間隔より短くなるように設定する。φ２がローのときＩＮＶ２の出力はロー、Ｔｒ７がオフ、Ｔｒ８がオンとなる。このとき、ＶＳＳからＴｒ８とＣｐ４とＴｒ１０とＣ２を通りＶＤＤへ接続される電流パスができる。それと同時にＣ２とＣｐ４は、φ２がハイの期間に充電した電荷を放電し、集積回路７０２へ電荷を供給する。図７（Ｂ）はノイズ低減回路７０１のＴｒ７、Ｔｒ８、Ｃｐ４部分の断面図を示す。Ｃｐ４のＰウエル７０３は同ゲートと同電位とするが、ノイズ低減回路６０１と同様の理由によりＣｐ４の充電開始時にゲート電位が引き上げられるので、周囲のトランジスタのウエルとは分離している。以上により、ＶＳＳについてもノイズ低減回路を実施できる。そして、ノイズ低減回路６０１と７０１を併用することにより、正の電源と負の電源に発生する電源ノイズを低減できる。
【００５６】
図８に、本発明の第５の実施の形態である低ノイズ半導体集積回路装置のブロック構成を示す。ＣＭＯＳ集積回路８０２は、正の電源ＶＤＤと負の電源ＶＳＳから電源を供給し、またＶＤＤに対して電荷を供給するノイズ低減回路８０１がＶＤＤに接続されている。ノイズ観測回路８０３はＶＤＤの電源ノイズ量を観測する回路であり、ノイズ低減回路８０１はその観測結果を受けて電源ノイズを低減するために必要十分な電荷量をＶＤＤに対して供給する。ノイズ観測回路８０３の電源は、ＶＤＤに発生する電源ノイズの影響を避けるために、ＶＤＤ、ＶＳＳとは異なる電源配線を有するＶＤＤＫ、ＶＳＳＫから供給する。本実施の形態は、特にＣＭＯＳ集積回路内のクロックドライバに起因する電源ノイズのような、発生する時刻が既知であり、且つ発生するノイズ量が各クロックサイクルにおいて一定であるノイズを低減する場合に有効である。例えば図８に示すように、ＣＭＯＳ集積回路８０２はクロック信号に同期して動作する集積回路であり、クロック信号ＣＬＫを分配しノイズ観測回路８０３およびノイズ低減回路８０１へ入力する。ここでクロック周期をｔｃとする。クロック信号ＣＬＫを受けたノイズ観測回路は、時刻ｔ＝ｎ・ｔｃにおいて該クロック信号に同期して発生するＶＤＤの電源ノイズを観測する。その観測結果を受けて、ノイズ低減回路は時刻ｔ＝（ｎ＋１）・ｔｃにおいて、ＣＭＯＳ集積回路８０２の電源ＶＤＤへ不足した電荷を供給する。この場合、ノイズを実測しながら供給する電荷量を決定しているので、ＣＭＯＳ集積回路８０２へ必要十分な電荷量を供給でき、且つその供給タイミングはクロック信号によって制御できるので、ノイズ発生のタイミングとずれることはない。本実施の形態によれば、ノイズ観測回路８０３によってノイズを観測したクロックサイクルｎ・ｔｃの次のサイクル（ｎ＋１）・ｔｃ  以降、ノイズ低減回路８０１による電源ノイズ低減が可能となる。
【００５７】
なお、ノイズ低減回路８０１にノイズ発生予測機能を持たせるようにしても良い。
【００５８】
図９に、本発明の第６の実施の形態であるノイズ観測回路の回路図を示す。本実施の形態によれば、電源ノイズ振幅を観測することができる。本実施の形態ではＣＭＯＳを用いて回路を構成している。Ｔｒ１１とＴｒ１２はＮ型ＭＯＳトランジスタを、ＩＮＶ３〜ＩＮＶ１２はインバータを、ＴＧ１〜ＴＧ３はトランスファゲートを、ＣＩはクロックトインバータを示す。ノイズ観測回路９００は、Ｔｒ１１とＴｒ１２からなるレベルシフト回路９０１とＴＧ１以降のフリップフロップ回路９０２からなり、電源ＶＤＤに発生するノイズを観測する。レベルシフト回路はＶＤＤの電源ノイズの直流電圧を降圧する。レベルシフト回路９０１の正の電源をＶＤＤＳ、負の電源をＶＳＳＳ、フリップフロップ回路９０２の正の電源をＶＤＤＫ、負の電源をＶＳＳＫとし、電源ノイズの発生する電源と分離し、ノイズ観測回路９００が電源ノイズの影響を受けないようにする。
【００５９】
レベルシフト回路９０１において、Ｔｒ１１はソースフォロワとして、Ｔｒ１２は該ソースフォロワの負荷電流源として機能する。ＶＤＤＳとＶＳＳＳの電圧値は、ＶＤＤＳ≧ＶＤＤ、ＶＳＳ≧ＶＳＳＳとなるように設定する。ＶＳＳ＞ＶＳＳＳとなる場合は、ＶＳＳＳとＴｒ１２のＰウエルとのショートを防ぐため、Ｔｒ１２のＰウエルは周囲のトランジスタのＰウエルと分離し、ＶＳＳＳから給電する必要がある。Ｔｒ１１のゲートはＶＤＤに接続する。ＶＤＤに発生したノイズはＴｒ１１のソースに伝達される。つまり、ＶＤＤに発生したノイズはＴｒ１１のゲート・ソース間電圧分だけレベルシフトする。Ｔｒ１２のゲートはバイアスＶＧへ接続し、ＶＧの電圧を変化させることによってＴｒ１１とＴｒ１２のドレイン電流が変化する。Ｔｒ１１のドレイン電流が変化することにより、Ｔｒ１１のゲート・ソース間電圧が変化する。つまり、ＶＧによりＶＤＤのレベルシフト電圧量を制御できる。このレベルシフト回路により、ＶＤＤの電源ノイズの直流電圧はＶＤＤＫとＶＳＳＫとの平均電圧付近までレベルシフトする。
【００６０】
フリッププロップ回路図９０２は、ＩＮＶ８とＩＮＶ９、ＩＮＶ１０とＩＮＶ１１からなる２個の遅延回路を設けたことを特徴とする。図９において、ＩＮＶ３とＩＮＶ４とＴＧ２がマスタ段の記憶回路を、ＩＮＶ５とＣＩがスレーブ段の記憶回路を構成している。ＩＮＶ１２は出力バッファとして機能させるためにある。ＣＩおよびＴＧ１、ＴＧ２、ＴＧ３のオン、オフを制御する制御信号ＣＴＬを端子ＣＩＮから入力する。ＣＴＬは、ＩＮＶ６とＩＮＶ７によって反転信号と非反転信号に分配され、ＴＧ１に入力される。そして該反転信号はＩＮＶ８とＩＮＶ９を通り、ＴＧ２とＴＧ３とＣＩへ分配される。同様に該非反転信号はＩＮＶ１０とＩＮＶ１１を通り、ＴＧ２とＴＧ３とＣＩへ分配される。ＩＮＶ８とＩＮＶ９によって、ＴＧ１を制御する該反転信号とＴＧ２、ＴＧ３、ＣＩを制御する該反転信号との間に遅延が生じる。同様に、ＩＮＶ１０とＩＮＶ１１によって、ＴＧ１を制御する該非反転信号とＴＧ２、ＴＧ３、ＣＩを制御する該非反転信号との間に遅延が生じる。この遅延時間をＴ３とする。一方、入力信号が接続点Ｎ３からＩＮＶ３、ＩＮＶ４を経て接続点Ｎ４まで伝わるために必要な時間をＴ４とする。ここで、Ｔ３≧Ｔ４とすることにより、マスタ段の記憶回路はＴＧ２をオンすることにより確実に入力信号を記憶できる。また、Ｎ２からＴＧ１を経て入力される信号振幅が小さくなると、インバータ回路特性によってはＴ４が大きくなる場合がある。その場合には、遅延回路のインバータ段数を増やすことによってＴ３も大きくする。
【００６１】
次に、ノイズの観測方法について説明する。ＶＤＤに発生するノイズ電圧をΔＶＤＤ、Ｎ２の電圧をＶｄｃとする。フリップフロップ回路９０２において、マスタ段の記憶回路がハイレベルを記憶するＶｄｃ電圧とローレベルを記憶するＶｄｃ電圧との閾値電圧をＶｔｈとする。つまりＶｄｃ＞Ｖｔｈの場合にＣＴＬをローからハイに切り替えるとＯＵＴにローが出力され、  Ｖｄｃ＜Ｖｔｈの場合にＣＴＬをローからハイに切り替えるとＯＵＴにハイが出力される。
【００６２】
図１４に、本発明の第７の実施の形態の回路図を示す。
【００６３】
図１４の回路図は図６と図７の回路を組み合わせてＶＤＤと
ＶＳＳの電源ノイズをともに低減できるようにしたものである。
【００６４】
図１０に、ＶｄｃとＶｔｈとＣＴＬとＯＵＴの関係を示す。ΔＶＤＤのノイズが時刻ｔ＝ｔ０に発生し、ＶｄｃがΔＶＤＤだけ電圧降下を起こしている。ここでＶｔｈ＞（Ｖｄｃ−ΔＶＤＤ）、且つｔ＝ｔ０にＣＴＬがローからハイに切り替わるとＯＵＴはローからハイに切り替わる。ΔＶＤＤが小さくＶｔｈ＜（Ｖｄｃ−ΔＶＤＤ）の場合はＯＵＴはロー固定である。よってＯＵＴがローからハイに切り替わったとき、ΔＶＤＤは（Ｖｄｃ−Ｖｔｈ）よりも大きいことがわかる。そして、Ｖｄｃの直流レベルをＶＧによって変化させて、ΔＶＤＤと（Ｖｄｃ−Ｖｔｈ）の大小関係を調べることにより、ΔＶＤＤの振幅を測定できる。
【００６５】
また、レベルシフト回路９０１をＰ型ＭＯＳトランジスタを用いてＶＳＳを入力するソースフォロワとした場合には、ＶＳＳの電源電圧を昇圧できるので、ＶＳＳに発生する電源ノイズを観測できる。
【００６６】
【発明の効果】
以上説明したように、本発明の前記〈１〉〜〈１１〉の手段によれば、それぞれ以下の（ｅ１）〜（ｅ１１）の効果がある。
【００６７】
（ｅ１）回路の切り替わりによって集積回路に不足した電荷を、電源ノイズの発生時刻に合わせて集積回路へ供給できるので、電源ノイズを低減した半導体集積回路装置を提供できる。
【００６８】
（ｅ２）発生する電源ノイズを予測して低減できる。
【００６９】
（ｅ３）チップ内で局所的に発生する電源ノイズを低減でき，ノイズ低減手段が集積回路へ供給する電荷量を容易に調節できる。
【００７０】
（ｅ４）集積回路の電源電圧より高い電圧で充電したコンデンサを放電させるので、バイパスコンデンサに比べて１０倍以上の電荷量を集積回路へ供給できる。
【００７１】
（ｅ５）一種類の電源電圧の場合でもバイパスコンデンサの５倍の電荷供給能力を有する電荷供給手段が得られる。
【００７２】
（ｅ６）集積回路の正の電源および負の電源の電源ノイズを低減できる。
【００７３】
（ｅ７）集積回路の電源電圧より高い電圧で充電可能なコンデンサをＭＯＳ型半導体を用いて実現できる。
【００７４】
（ｅ８）ＭＯＳ型半導体を用いて漏れ電流の少ないノイズ低減回路を実現できる。
【００７５】
（ｅ９）集積回路の発生するノイズを観測することにより、ノイズ低減回路が集積回路へ電荷を供給する電荷量を決定できる。
【００７６】
（ｅ１０）特定の時刻に電源ノイズ電圧を所定の電圧と比較した結果を知ることができるので、電源ノイズ振幅を観測することができる。
【００７７】
（ｅ１１）ノイズ観測回路と集積回路の電源を分離できるので、集積回路の発生する電源ノイズがノイズ観測回路へ及ぼす影響を低減でき、ノイズ観測精度が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である低ノイズ半導体集積回路装置の構成を示す図。
【図２】本発明の第２の実施の形態である低ノイズ半導体集積回路装置の構成を示す図。
【図３】本発明の第３の実施の形態を示す図。
【図４】本発明の第３の実施の形態の動作を示す図。
【図５】本発明の第３の実施の形態の回路図とその断面図。
【図６】本発明の第４の実施の形態をＶＤＤに対して実施した図。
【図７】本発明の第４の実施の形態をＶＳＳに対して実施した図。
【図８】本発明の第５の実施の形態である低ノイズ半導体集積回路装置の構成を示す図。
【図９】本発明の第６の実施の形態であるノイズ観測回路の回路図。
【図１０】本発明の第６の実施の形態であるノイズ観測回路の動作を示す図。
【図１１】従来の技術を説明する図。
【図１２】従来の技術の問題点を示す図。
【図１３】半導体チップ内の電源ノイズ伝播の様子を示す図。
【図１４】本発明の第４の実施の形態をＶＤＤとＶＳＳに対して同時に実施した図。
【符号の説明】
ＶＤＤ、ＶＳＳ、ＶＤＤ２、ＶＳＳ２、
ＶＤＤＫ、ＶＳＳＫ、ＶＤＤＳ、ＶＳＳＳ・・・電源
ＶＢ、ＶＧ・・・バイアス
１０１、２１８、３０１、６０１
７０１、８０１・・・ノイズ低減回路
１０３、２１９・・・位相調整回路
１０４、２２０・・・電荷量決定回路
１０２、２０１〜２１７、３０２、６０２、
７０２、８０２、１１０・・・集積回路
＋ΔＶＤＤ、−ΔＶＳＳ、ΔＶＤＤ、
ΔＶＡ、ΔＶＢ・・・電源ノイズ
１０５、１０６、１０７、１０８・・・電荷供給回路
２００・・・半導体チップ    Ｒ１、Ｒ２、Ｒｓ・・・抵抗
Ｔｒ１〜Ｔｒ１２・・・トランジスタ
Ｃｓ，Ｃｄ、Ｃｐ１〜Ｃｐ４、Ｃ１、Ｃ２、１１２・・・コンデンサ    Ｚ１、Ｚ２、  Ｚ３、１１１・・・インピーダンス
ｉ１〜ｉ３・・・電流    ＳＷ１、ＳＷ２、ＳＷ３・・・スイッチ
Ｇ１・・・回路    Ｎ１〜Ｎ６・・・接続点
Ｑ、Ｑ１・・・電荷    Ｔ１、Ｔ２、Ｔ３、Ｔ４・・・時間
φ１、φ２、ＣＫＬ・・・信号
５０１、６０３・・・Ｎウエル    ７０３・・・Ｐウエル
ＩＮＶ１〜ＩＮＶ１２・・・インバータ
ＣＩ・・・クロックトインバータ
ＴＧ１、ＴＧ２、ＴＧ３・・・トランスファゲート
８０３、９００・・・ノイズ観測回路
９０１・・・レベルシフト回路    ９０２・・・フリップフロップ回路。
【図１】
0003608361.tif 000008
【図２】
0003608361.tif 000009
【図３】
0003608361.tif 000010
【図４】
0003608361.tif 000011
【図５】
0003608361.tif 000012
【図６】
0003608361.tif 000013
【図７】
0003608361.tif 000014
【図８】
0003608361.tif 000015
【図９】
0003608361.tif 000016
【図１０】
0003608361.tif 000017
【図１１】
0003608361.tif 000018
【図１２】
0003608361.tif 000019
【図１３】
0003608361.tif 000020
【図１４】
0003608361.tif 000021