(57)【特許請求の範囲】
【請求項１】
ＧａＡｓ基板の上に、少なくとも最下層がＰｔからなる電極を形成した後、
ＧａＡｓ基板と当該電極を２５０〜３００℃の処理温度で第１段階の熱処理を施し、引き続いて３５０〜４００℃の処理温度で第２段階の熱処理を施すことを特徴とするショットキー接合半導体装置の製造方法。
【請求項２】
ＧａＡｓ基板の上に、少なくとも最下層がＰｔからなる電極を形成した後、
ＧａＡｓ基板と当該電極を２５０〜３００℃の処理温度で加熱し、ＧａＡｓ基板において当該電極と接触している部分からＧａＡｓ基板中のＧａを当該電極のＰｔ層へ拡散させることによってＰｔ層をＰｔとＧａからなる領域に変化させると共にＧａＡｓ基板の当該電極と接する領域にＡｓの過剰な領域を形成する第１段階の熱処理を施し、
引き続いてＧａＡｓ基板と当該電極を３５０〜４００℃の処理温度で加熱し、ＧａＡｓ基板におけるＡｓの過剰な領域に当該電極からＰｔを拡散させることによってＡｓの過剰な領域をＰｔとＡｓからなる領域に変化させる第２段階の熱処理を施すことを特徴とするショットキー接合半導体装置の製造方法。
【請求項３】
前記第１段階の熱処理時間は３０分以上とし、前記第２段階の熱処理時間は１０分以内とすることを特徴とする、請求項１又は２に記載のショットキー接合半導体装置の製造方法。
【請求項４】
前記電極は、Ｐｔ層を最下層とし、当該Ｐｔ層の上にＭｏ、Ｗ、Ｔａ、Ｃｒ等の拡散阻止のための金属層が形成されていることを特徴とする、請求項１又は２に記載のショットキー接合半導体装置の製造方法。
【請求項５】
前記電極を構成する最下層のＰｔのうち、ＧａＡｓ基板と接している領域のＰｔをＧａＡｓ基板と完全に反応させることを特徴とする、請求項１又は２に記載のショットキー接合半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はショットキー接合半導体装置の製造方法に関する。特に、ＧａＡｓＭＥＳＦＥＴのような電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓとのショットキー接合を利用したショットキーバリアダイオード（ＳＢＤ）やショットキー接合型電界効果トランジスタ（ＭＥＳＦＥＴ）では、高いショットキー障壁と欠陥のない接合界面（理想係数＝１）が望ましいとされている。このような高いショットキー障壁と低い理想係数を有するショットキー接合は、ＰｔとＧａＡｓとを固相反応（合金反応）させることで実現されることが報告されている［A. K. Shinha et.al. Appl. Phys. Lett. 23, 666(1973)］。
【０００３】
図１は従来のＰｔ埋め込み型のＧａＡｓＭＥＳＦＥＴ（以下、ＰｔゲートＦＥＴという）９の製造工程を示す断面図である。図１（ａ）はゲート電極及びソース、ドレイン電極を形成する前の半絶縁性ＧａＡｓ基板１を示す図であって、ＧａＡｓ基板１の表面にはｎ型イオン注入層からなる能動層２が形成され、その下にはｐ層３が形成されている。また、能動層２及びｐ層３の両側には、それぞれｎ型イオンを高濃度に注入されたｎ+領域４（ソース領域、ドレイン領域）が形成されている。
【０００４】
まず、このＧａＡｓ基板１のｎ+領域４の上には、フォトリソグラフィ法により、図１（ｂ）に示すように、ｎ+領域とオーミック接合するソース電極５及びドレイン電極６が形成される。ついで、能動層２の上面にゲート電極７となるＰｔが真空蒸着法などによって堆積される。この後、Ｈ2ガス中において約４００℃で熱処理を施すと、Ｐｔが能動層に拡散してＰｔとＧａＡｓが固相反応し、ＰｔＡｓ（ＰｔＡｓ2）やＰｔＧａ等を主とする金属化合物を形成する。このＰｔＡｓやＰｔＧａ等からなる反応層８は良好なショットキー接合となり、固相反応の進行に伴って接合位置はＧａＡｓ中へ移動してゆき、図１（ｄ）のような埋め込み型Ｐｔゲート電極７を備えたＰｔゲートＦＥＴ９が形成される。
【０００５】
このようにゲート金属としてＰｔを用いたＰｔゲートＦＥＴでは、熱処理によりＧａＡｓとの合金を形成させ、ショットキー障壁高さを高くし、しきい値電圧の制御などを行い、エンハンスメントタイプのＭＥＳＦＥＴを簡便に製造できる特徴を有する。
【０００６】
【発明が解決しようとする課題】
ところで、ＰｔとＧａＡｓとの反応層でのショットキー特性は、ＰｔＡｓ2とＧａＡｓとの界面特性であると言われており、ＧａＡｓと接する面は全てＰｔＡｓ2であることが理想であるとされている。
【０００７】
しかしながら、これまで、上記のような界面特性を考慮したＰｔゲートＦＥＴの製造方法は知られておらず、ＰｔとＧａＡｓとの化合物のうち、ＰｔＡｓ2だけでなくＰｔＧａもＧａＡｓ界面に存在しており、その分だけＧａＡｓとＰｔＡｓ2との接触面積が少なくなり、ＰｔゲートＦＥＴの特性劣化の原因となっている。
【０００８】
本発明は叙上の技術的背景に鑑みてなされたものであり、その目的とするところは、Ｐｔ埋め込み型ゲート電極において、ＰｔＧａがＧａＡｓ界面に存在しにくいように熱処理を施すことにより、ＧａＡｓとＰｔＡｓ2との接触面積を増大させて理想的な電極構造を実現できるショットキー接合半導体装置の製造方法を提供することにある。
【０００９】
【発明の開示】
本発明による第１のショットキー接合半導体装置の製造方法は、ＧａＡｓ基板の上に、少なくとも最下層がＰｔからなる電極を形成した後、ＧａＡｓ基板と当該電極を２５０〜３００℃の処理温度で第１段階の熱処理を施し、引き続いて３５０〜４００℃の処理温度で第２段階の熱処理を施すことを特徴とするものである。
また、本発明による第２のショットキー接合半導体装置の製造方法は、ＧａＡｓ基板の上に、少なくとも最下層がＰｔからなる電極を形成した後、ＧａＡｓ基板と当該電極を２５０〜３００℃の処理温度で加熱し、ＧａＡｓ基板において当該電極と接触している部分からＧａＡｓ基板中のＧａを当該電極のＰｔ層へ拡散させることによってＰｔ層をＰｔとＧａからなる領域に変化させると共にＧａＡｓ基板の当該電極と接する領域にＡｓの過剰な領域を形成する第１段階の熱処理を施し、引き続いてＧａＡｓ基板と当該電極を３５０〜４００℃の処理温度で加熱し、ＧａＡｓ基板におけるＡｓの過剰な領域に当該電極からＰｔを拡散させることによってＡｓの過剰な領域をＰｔとＡｓからなる領域に変化させる第２段階の熱処理を施すことを特徴とするものである。
【００１０】
これらの製造方法においては、第１段階の熱処理時間は３０分以上が好ましく、第２段階の熱処理時間は１０分以内が好ましい。
【００１１】
第１段階の熱処理において、２５０〜３００℃の処理温度で電極を処理すると、Ｇａ原子はＰｔ層へ拡散し、そこに偏析する。一方、Ｇａの拡散により遊離したＡｓは、Ｐｔ層とＧａＡｓとの界面に取り残され、当該界面はＡｓが過剰な領域となる。この状態の後、３５０〜４００℃で熱処理を施すと、ＧａＡｓとＰｔ（ＧａＡｓ）との界面にはＰｔＡｓ2が生成する。この結果、ＧａＡｓ上にＰｔＡｓ2が、その上にはＰｔＧａが選択的に形成されることになり、ＧａＡｓの界面のほぼ全体でＧａＡｓとＰｔＡｓ2が接することになる。
【００１２】
従って、理想的なゲート電極構成が製作されることになり、ショットキー障壁が高く維持され、電界効果トランジスタの特性ばらつきも低減でき、高温動作時の特性変動も抑制され、信頼性の高い素子が実現できる。
【００１３】
また、Ｐｔ層の上にＭｏ、Ｗ、Ｔａ、Ｃｒ等の拡散阻止のための金属層を設けておけば、第１段階の熱処理でＰｔ層へと拡散したＧａを止め、Ｐｔ層とＭｏ層との界面にＧａを停止させることができ、ＰｔＧａの生成位置を制御できる。
【００１４】
また、熱処理によって最下層のＰｔ層を能動層と完全に反応させておけば、素子特性のばらつきを小さくして素子特性を安定させることができ、また、最下層のＰｔ層の膜厚制御によって素子特性を容易に管理することができる。
【００１５】
【発明の実施の形態】
図２（ａ）〜（ｈ）は本発明の一実施形態によるＰｔ埋め込み型のＧａＡｓＭＥＳＦＥＴ（ＰｔゲートＦＥＴ）の製造工程を示す概略断面図である。以下、図２に従って本発明の最適な実施形態を説明する。まず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板１１の表面にｐ型イオン、例えばＢｅ、Ｍｇを加速エネルギー２００ｋｅＶ、注入イオン密度２×１０12／cm2で注入してｐ層１２を形成する。ついで、図２（ｂ）に示すように、ｎ型イオン、例えばＳｉを加速エネルギー１００ｋｅＶ、注入イオン密度５×１０12／cm2で注入してｎ型能動層１３を形成する。
【００１６】
つぎに、図２（ｃ）に示すように、ＧａＡｓ基板１１の表面をフォトレジスト１４により覆い、フォトリソグラフィによりソース領域及びドレイン領域を形成しようとする領域においてフォトレジスト１４を開口し、このフォトレジスト１４をマスクとし、マスク開口を通して選択的にｎ型イオン、例えばＳｉを加速エネルギー１８０ｋｅＶ、注入イオン密度１×１０13／cm2で注入し、ｎ+領域１５（ソース領域、ドレイン領域）を形成する。その後、図２（ｄ）に示すように、ｎ+領域１５の上にＡｕ−Ｇｅ系からなる金属を用いてソース電極１６及びドレイン電極１７を形成し、両電極１６，１７を熱処理によって合金化してｎ+領域１５にオーミック接合させる。
【００１７】
ついで、ＧａＡｓ基板１１の表面にレジスト膜１９を形成し、フォトリソグラフィを行ない、図２（ｅ）に示すように、ゲート長に等しい幅を有し、逆テーパ状をした開口２０をレジスト膜１９にあける。ついで、リン酸系のエッチング液に浸漬してリセス１８を形成する。
【００１８】
この後、図２（ｆ）に示すように、蒸着法により、レジスト膜１９の開口２０を通して能動層１３の上に、膜厚３００ÅのＰｔ、膜厚２００ÅのＭｏ、膜厚５００ÅのＴｉ、膜厚５００ÅのＰｔ、膜厚３５００ÅのＡｕからなるゲート電極用金属層２１を順次堆積させ、レジスト膜１９の上に堆積したＰｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕからなるゲート電極用金属層２１をレジスト膜１９とともに剥離（リフトオフ）し、図２（ｇ）及び図３に示すような、Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕからなるゲート電極２２を形成する。
【００１９】
この後、窒素雰囲気もしくは真空中において、ＧａＡｓ基板２２を約２８０℃で３０分間前処理（第１段階の熱処理）し、その後３８０℃で５分間の熱処理（第２段階の熱処理）を行って、図２（ｈ）のような構造のＰｔゲートＦＥＴを製作する。
【００２０】
Ｇａ原子は、低温で処理された場合には、Ｐｔへ拡散し易い特徴がある。そのため、第１段階において比較的低温で熱処理すると、ＧａＡｓ中のＧａがＰｔ層へと拡散し、Ｍｏ層で拡散を阻止されるため、Ｐｔ層とＭｏ層との界面に偏析する。この第１段階の熱処理は比較的長い時間を要し、３０分以上処理を行なう必要がある。一方、Ｇａの拡散によって遊離したＡｓは、Ｐｔ層とＧａＡｓ領域との界面に取り残され、Ｐｔ層とＧａＡｓ領域との界面にはＡｓの過剰な領域が形成される。この状態の後、第２段階において比較的高温で熱処理し、ＰｔＡｓ2が生成される温度まで加熱処理を行なうと、ＧａＡｓ領域とＰｔ層との界面にはＰｔＡｓ2が選択的に形成され、Ｐｔ層とＭｏ層との界面にはＰｔＧａが選択的に形成される。この第２段階の熱処理は、比較的短時間でよく、１０分以内で足りる。
【００２１】
この結果、埋め込み型ゲート電極は、図４に示すように、ＧａＡｓ領域（能動層）の上に、ほぼ層状にＰｔＡｓ2、ＰｔＧａ、Ｍｏ層、Ｔｉ層等が積み重なった構造となる。この結果、ショットキー接合に寄与するＧａＡｓとＰｔＡｓ2との接触面積が非常に大きくなり、ショットキー障壁が高く維持され、ショットキー接合の理想係数も低く抑えられることになり、良好なショットキー接合を形成できる。そして、ＰｔゲートＦＥＴの特性ばらつきも低減でき、高温動作時における特性変動も抑制され、信頼性の高い素子を製作することが可能になる。
【００２２】
これに対し、従来例のように、３５０℃以上の処理温度で短時間の熱処理を行なった場合には、図５に示すように、ＰｔＧａが島状に分布し、Ｐｔ層とＭｏ層との界面だけでなく、Ｐｔ層とＧａＡｓ領域との界面にも存在する。その結果、ＰｔＧａがＧａＡｓ領域と接している分だけＧａＡｓとＰｔＡｓ2との接触面が少なくなり、これがショットキー特性の低下を招いている。
【００２３】
本発明の方法によれば、このようなＧａＡｓとＰｔＧａとの接触領域を非常に小さくすることができるので、従来方法と比較して、ＰｔゲートＦＥＴのしきい値変動を低減でき、かつ高出力動作時の特性変動を抑制でき、信頼性の高いゲート電極が実現できる。
【００２４】
図６は上記のようにして製作された本発明実施例のＰｔゲートＦＥＴと従来の製造方法（３５０℃以上、短時間の１段階熱処理）によって製作されたＰｔゲートＦＥＴのそれぞれについてピンチオフ電圧Ｖpを測定したものであって、本発明実施例では、従来方法によるものに比較してピンチオフ電圧Ｖpのばらつきが非常に小さくなっている。
【００２５】
また、図７は上記のようにして製作された本発明実施例のＰｔゲートＦＥＴと従来の製造方法によって製作されたＰｔゲートＦＥＴのそれぞれについて、高温動作時におけるピンチオフ電圧Ｖpの変化率を調べたものである。従来方法で製作された素子では、時間の経過とともにピンチオフ電圧が急激に変化しているが、本発明実施例では、高温動作時の特性変動も安定しており、極めて良好な結果を示している。
【００２６】
また、Ｐｔ埋め込み型のゲート電極では、熱処理温度２５０℃以下ではＰｔ層の拡散が十分でなく、理想係数もショットキー障壁高さも共に大幅に劣化する。また、４００℃以上では、ショットキー障壁高さが劣化し、さらに、熱処理温度が４００℃以上になると、前工程で形成されているオーミック電極が劣化し、デバイス特性に悪影響を与える。従って、熱処理温度は、２５０〜４００℃の範囲が望ましい。ここで、第１段階の熱処理は比較的低温で行なう必要があり、第２段階の熱処理は比較的高温で行なう必要があるので、本発明の方法においては、第１段階の熱処理の温度として２５０〜３００℃の範囲が好ましく、第２段階の熱処理の温度としては３５０〜４００℃の範囲が好ましい。
【００２７】
なお、Ｐｔ層は必ずしもＧａＡｓと完全に反応させて全て反応層にする必要はないが、以下の理由により、Ｐｔ層はＧａＡｓと完全に反応させるのが好ましく、上記実施形態でもＰｔ層はすべてＧａＡｓと反応させるようにしている。
【００２８】
ＧａＡｓと反応していないＰｔ層が残っていたり、Ｐｔ以外の金属がＧａＡｓ中に拡散してＧａＡｓと反応したりすると、熱処理工程における熱や素子動作時の熱によって反応層が変化し、素子特性がばらついたり、不安定になったり、劣化したりする。これに対し、能動層の上に形成されたＰｔ層をＧａＡｓと完全に反応させて反応層を形成すれば、ゲート電極形成後の後工程において、ゲート電極の熱処理温度と同程度もしくはそれ以上の熱処理温度におかれても、Ｐｔ層とＧａＡｓとの反応はそれ以上進むことがなく、素子特性が変化することがない。特に、素子のピンチオフ電圧が変動することがない。同じように、素子動作時の発熱によっても、ピンチオフ電圧等の素子特性が変化して不安定になる恐れがなくなる。
【００２９】
Ｐｔ層を熱処理によって能動層と完全に反応させるためには、Ｐｔ層の厚みは薄くする必要があり、１００〜５００Å以下にすることが好ましい。
【００３０】
また、Ｐｔ層を完全にＧａＡｓと反応させるためには、Ｍｏ層が拡散バリア層として重要な働きをする。すなわち、Ｐｔ層を完全にＧａＡｓと反応させるには、Ｐｔ層が能動層に完全に拡散して反応層を形成した時点でゲート電極の能動層への拡散を停止させ、Ｐｔ以外の金属が能動層に拡散しないようにする必要がある。ＭｏはＧａＡｓと反応しにくいので、Ｐｔ層が能動層と反応し、その反応層とＭｏ層とが接触した時点でゲート電極と能動層との反応が停止する。また、Ｍｏは他の金属の拡散を阻止する拡散バリア層として働くので、ＴｉやＡｕ等が能動層ないし反応層へ拡散してピンチオフ電圧Ｖp等の素子特性を変化させるのを防止する。さらに、Ｍｏ層は最下層のＰｔがＴｉ層へ拡散するのも防止するので、Ｐｔ層がＴｉ層へ拡散してＧａＡｓに拡散する量が変動し、反応層の深さにばらつきが生じるのを防止できる。従って、Ｐｔ層の上に一定の厚さを有するＭｏ層を形成しておくことにより、Ｐｔ層のみを能動層と完全に反応させるための工程制御や処理時間管理などの要求精度も緩和される。さらに、Ｍｏ層は第１段階の熱処理において、Ｐｔ層へ拡散したＧａをＰｔ層とＭｏ層との界面で止める働きもしている。
【００３１】
また、Ｔｉ層は、この薄いＭｏ層の持つ拡散防止効果を補助するためのもので、上層のＡｕ、Ａｌ層のＰｔ／ＧａＡｓ反応層への拡散を抑制するためと、Ｍｏ層と中間のＰｔ層との密着性を高めるのに必須である。
【００３２】
Ｔｉ層の上の中間Ｐｔ層は、ＴｉとＡｕの反応を防ぐ、拡散バリアの働きをしている。Ｐｔの代りにＣｒを用いてもよい。
【００３３】
また、最上層のＡｕ層はゲート電極の抵抗を小さくするための層であって、最も大きな膜厚を有している。従って、このＡｕ層の代りに、同じように比抵抗の小さなＡｌなどを用いてもよい。
【００３４】
なお、このような拡散バリアとして働くものとしては、Ｗ、Ｔａ、Ｃｒ等が知られているので、Ｍｏ層に代えて、Ｗ、Ｔａ、Ｃｒ等の金属を拡散バリア層として用いてもよい。
【００３５】
しかして、ゲート長が短い場合、厚いＭｏ層を最下層のＰｔ層の上に積むと密着性の問題などがあって、厚いＭｏ層を積むことが困難であり、逆に、Ｍｏ層を薄くすると、Ｐｔ層とＴｉ層との相互拡散を阻止できなくなる。そこで、本発明においては、Ｍｏ層を非常に薄くすることによってＭｏ層の成膜を容易にし、さらに、中間Ｐｔ層やＴｉ層によっても相互拡散を防止すると共に、特にＴｉ層はＭｏ層との密着性を高めるのに重要である。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、従来例のＰｔゲートＦＥＴの製造工程を示す概略断面図である。
【図２】（ａ）〜（ｈ）は、本発明の一実施形態によるＰｔゲートＦＥＴの製造工程を示す概略断面図である。
【図３】能動層の上に形成されたゲート電極を示す概略拡大断面図である。
【図４】同上の実施形態において、能動層の上のＰｔ層がＧａＡｓ中に拡散して合金化するようすを模式的に示す図である。
【図５】従来例において、能動層の上のＰｔ層がＧａＡｓ中に拡散して合金化するようすを模式的に示す図である。
【図６】本発明の製造方法により製作されたＧａＡｓＭＥＳＦＥＴと従来方法によって製作されたＧａＡｓＭＥＳＦＥＴのピンチオフ電圧のばらつきを示す図である。
【図７】本発明の製造方法により製作されたＧａＡｓＭＥＳＦＥＴと従来方法によって製作されたＧａＡｓＭＥＳＦＥＴの、それぞれの高温動作時におけるピンチオフ電圧の変化率を示す図である。
【符号の説明】
１１  半絶縁性ＧａＡｓ基板
１３  能動層
１６  ソース電極
１７  ドレイン電極
２１  ゲート電極用金属層
２２  ゲート電極
２３  反応層
【図１】
0003684729.tif 000002
【図２】
0003684729.tif 000003
【図３】
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【図４】
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【図５】
0003684729.tif 000006
【図６】
0003684729.tif 000007
【図７】
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