(57)【特許請求の範囲】
【請求項１】
メモリセルアレイ部と、前記メモリセルアレイ部を動作させるための行デコーダ部と、列デコーダ部と、Ｙアクセス部とを備えるメモリ装置において、
読取り／スタンバイモード時及びプログラム／消去モード時に第１、第２クロックを発生させる第１クロック発生部と、
前記第１クロック発生部のクロック信号を受けて、読取り／スタンバイモード時に一定の高電圧を出力、又はプログラム／消去モード時に第１、第２ポンピング電圧を発生する第１ポンプ部と、
読取り／スタンバイモード時に前記第１ポンプ部から一定の高電圧を受けて行デコーダ部の動作信号を出力し、かつプログラム／消去モード時に高電圧を維持するための第１電圧調節部と、
プログラム／消去モード時に各々第３、第４クロック信号を発生させる第２、第３クロック発生部と、
プログラム／消去モード時に、前記第２クロック発生部のクロック信号、前記第１ポンプ部の第１、第２ポンピング電圧を受けて第３ポンピング電圧を出力する第２ポンプ部と、
プログラム／消去モード時に、前記第３クロック発生部のクロック信号を受けて第４ポンピング電圧を出力する第３ポンプ部と、
プログラム／消去モード時に、前記第３、第４ポンピング電圧が入力されて前記第１、第２、第３クロック発生部の動作を制御し、前記行デコーダ部、列デコーダ部、Ｙアクセス部の各々の動作電圧を出力する第２電圧調節部と、
プログラム／消去モード時に、第１電圧調節部に一定の高電圧を出力するための電圧発生部と
を備えることを特徴とする半導体メモリデバイスの高電圧発生回路。
【請求項２】
前記第１ポンプ部は、前記第１、第２ポンピング電圧と一定の高電圧を発生する回路と、前記一定の高電圧を発生させるための第１、第２スイッチング信号を発生する第１スイッチング信号発生部とから構成されることを特徴とする請求項１記載の半導体メモリデバイスの高電圧発生回路。
【請求項３】
前記第２ポンプ部は、前記第１、第２ポンピング電圧を受けて２回以上リレー式にポンピングする複数のポンピング動作部と、電圧ポンピングを伝達するための第２スイッチング信号発生部とから構成されることを特徴とする請求項１記載の半導体メモリデバイスの高電圧発生回路。
【請求項４】
前記電圧発生部は、一定の高電圧を発生させるための一定高電圧発生部と、一定高電圧発生部に第５クロック信号を発生させるためのクロック発生部と、一定の高電圧を発生させるための第３スイッチング信号発生部とから構成されることを特徴とする請求項１記載の半導体メモリデバイスの高電圧発生回路。
【請求項５】
前記第１電圧調節部は、第１クロック発生部を制御するための第１信号発生部と、電圧発生部を制御するための第２信号発生部とから構成されることを特徴とする請求項１記載の半導体メモリデバイスの高電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリデバイスに関し、特に外部電源電圧ＶＤＤよりも高い一定の高電圧を発生できる半導体メモリデバイスの高電圧発生回路に関するものである。
【０００２】
【従来の技術】
以下、添付図面に基づき従来の半導体メモリデバイスの高電圧発生回路について説明する。
従来、半導体メモリデバイスとしてのフラッシュメモリは、図１ａに示すように、セルアレイ１と、行デコーダ部２、列デコーダ部３及びＹアクセス部４とから構成されている。そのメモリを用いる場合には、通常の動作電圧の他にそれよりも高い高電圧をも使用する必要がある。そのための高電圧発生回路は、図１ｂに示すように、第１、第２クロック発生部５、６と、第１、第２ポンプ部７、８と、外部電圧調節部９と、消去ポンプ部１１と、ワードラインブースト部１０とから構成される。
【０００３】
構成要素間の相互関係を以下に説明する。
まず、第１クロック発生部５は、内部オシレータ信号ＯＳＣとプログラム／消去モード時にイネーブルされる信号ＳＶＰＰが入力され、第１クロック信号ＣＬＫ１を出力し、外部電圧調節部９からの第１制御信号ＳＴＯＰ１を受けて動作停止する。第２クロック発生部６は、内部オシレータ信号ＯＳＣとプログラム／消去モード時にイネーブルされる信号ＳＶＰＰが入力され、第２クロック信号ＣＬＫ２を出力し、外部電圧調節部９から第２制御信号ＳＴＯＰ２を受けて動作制御される。第１ポンプ部７は第１クロック信号ＣＬＫ１を入力として高い第１ポンピング電圧ＶＨＩを出力し、第２ポンプ部８は第２クロック信号ＣＬＫ２と第１ポンピング電圧ＶＨＩを入力として第１ポンピング電圧ＶＨＩよりも高い第２ポンピング電圧ＶＶＨＩを出力する。そして、外部電圧調節部９は第１、第２ポンピング電圧ＶＨＩ、ＶＶＨＩ及び前記したＳＶＰＰ、さらに基準電圧ＶＲＥＦをも入力とし、第１、第２クロック発生部５、６を制御するための第１、第２制御信号ＳＴＯＰ１、ＳＴＯＰ２を出力し、さらに、行デコーダ部２、列デコーダ部３、Ｙアクセス部４への外部コントロール電圧ＶＰＧＧ、ＶＰＧ、ＶＰＰをそれぞれ出力する。ワードラインブースト部１０は、読取りモード時にワードラインの電圧を上昇させて行デコーダ部２に出力するためのものである。そして、消去ポンプ部１１は第１、第２ポンピング電圧ＶＨＩ、ＶＶＨＩが入力され、消去電圧を出力する。
【０００４】
上記構成を有する従来の半導体メモリデバイスの高電圧発生回路のブロック別の構成を説明する。
読取りモード時にワードラインの電圧を昇圧するワードラインブースト部１０は、図２に示すように、ドレイン電極に電源電圧が供給され、且つゲートはプリチャージ信号（／）ＰＲＥＣＨが入力されて動作する第１ＮＭＯＳトランジスタ（ＮＭ１）と、クロック信号（／）ＫＩＣＫ入力端に接続され、共にクロック信号（／）ＫＩＣＫを反転させる第１、第２インバーター１４、１５と、第１インバーター１４と第１ＮＭＯＳトランジスタのソース電極との間に接続された第１キャパシタと、第２インバーター１５と第１ＮＭＯＳトランジスタのソース電極との間に接続された第２キャパシタとを備えている。この回路の出力であるワードライン電圧ＶＰＧＧは第１ＮＭＯＳ（ＮＭ１）と第１、第２キャパシタＣ１、Ｃ２の接合ノードであるＮ１から取り出される。図中１３は第１、第２インバーターをイネーブルさせるためにイネーブル信号を出力するコントロールロジックであり、１２はコントロールロジック１３を動作させるための電圧を出力する電圧検出回路である。以下ＮＭＯＳトランジスタは単にＮＭＯＳとだけ表示する。
【０００５】
第１、第２ポンプ部７、８の回路を図３に基づいて説明するが、第２ポンプ部８は第１ポンプ部７と入力信号であるクロックが違う点と、反復回数とを異にしているだけで基本的には同じ回路であるので、以下第１ポンプ部７について説明する。この第１ポンプ部７は、図３ａに示す、第１クロック発生部５のＣＬＫ１信号を入力されて電源電圧を高電圧でポンピングするための複数のポンピング動作部（第１、第２、第３、第４、第５ポンピング動作部）と、図３ｂに示す、各ポンピング動作部によりポンピングされた電圧を次のノードに伝達するための第１、第２スイッチング電圧ＴＣＫＸ、ＴＣＫＹを発生するための制御信号発生部とから構成されている。
【０００６】
上記のような第１ポンプ部７の、第１、第２ポンピング電圧を出力する第１ポンピング動作部についてまず説明する。
第１ポンピング動作部は、図３ａに示すように、第２〜第９ＮＭＯＳ（ＮＭ２〜ＮＭ９）と、第１〜第４ＭＯＳキャパシタ（ＭＣ１〜ＭＣ４）と、第１、第２遅延部とで構成されている。第１遅延部はクロックＣＬＫ１を遅延させる回路で、第２遅延部はクロックＣＬＫ１を反転させたＣＬＫ１Ｙを遅延させる。第２〜第５ＮＭＯＳはその一方の電極であるドレインが共通に電源電圧ＶＤＤに接続されている。第２、第３ＮＭＯＳはそれらの他方の電極であるソースが第１遅延部に接続された第１ＭＯＳキャパシタＭＣ１と、第６、第７ＮＭＯＳの一方の電極であるドレインに共通に接続されている。それらの接続点をＡとする。一方、第４、第５ＮＭＯＳの他方の電極であるソースは第２遅延部に接続された第３ＭＯＳキャパシタＭＣ３と、第８、第９ＮＭＯＳの一方の電極であるドレインに共通に接続されている。それらの接続点をＢとする。第２ＮＭＯＳと第５ＮＭＯＳのゲートは共に電源電圧ＶＤＤに接続され、第３、第６ＮＭＯＳのゲートはＢ点に、第４、第８ＮＭＯＳのゲートはＡ点に接続されている。第７ＮＭＯＳは、ドレインがＡ点に、ソースが第２コンタクトノードＣＮ２に接続されるとともに、ゲートが第６ＮＭＯＳのソースと第２ＭＯＳキャパシタＭＣ２とに接続され、第９ＮＭＯＳはドレインがＢ点に、ソースが第３コンタクトノードＣＮ３に、ゲートが第８ＮＭＯＳのソースと第４ＭＯＳキャパシタに接続されている。第２ＭＯＳキャパシタＭＣ２の他方の電極は図３ｂの出力である第１スイッチング電圧ＴＣＫＸが入力され、第４ＭＯＳキャパシタＭＣ４の他方の電極は同様に図３ｂの他方の出力である第２スイッチング電圧ＴＣＫＹが入力されるにように接続されている。
【０００７】
次ぎに、第１、第２ポンピング電圧を第３、第４ポンピング電圧にポンピングするための第２ポンピング動作部は、第３遅延部と第４遅延部、第１０〜第１３ＮＭＯＳ（ＮＭ１０〜ＮＭ１３）、第５〜第８ＭＯＳキャパシタ（ＭＣ５〜ＭＣ８）で構成され、図示のように第２〜第５ＮＭＯＳ（ＮＭ２〜ＮＭ５）に相当するトランジスタがないだけで回路構成は第１ポンピング動作部と同じである。ただ、第３遅延部はクロックＣＬＫを反転させた反転クロックＣＬＫ１Ｙを遅延させ、第４遅延部がクロックＣＬＫを遅延させるように接続されている点、及び制御信号発生部の信号の入力が図面上での右と左が逆になっているだけである。なお、ＣＮ４，ＣＮ５は第４。第５コンタクトノードである。
【０００８】
第３ポンピング動作部は、第２ポンピング動作部と同様に構成される。単に、ＣＬＫ１ＹとＣＬＫ１とが互いに取り替えられて入力され、第１ポンプ部の第１スイッチング電圧ＴＣＫＸと第１ポンプ部の第２スイッチング電圧ＴＣＫＹとが互いに取り替えられて入力される。
そして、第４ポンピング動作部は第２ポンピング動作部と同様に構成され、第５ポンピング動作部は第３ポンピング動作部と同様に構成される。最終的な出力は、図示のように、最後のポンピング動作部の第１ポンピング動作部の第７ＮＭＯＳ、第９ＮＭＯＳに相当するＮＭＯＳの共通に接続されたソースから取り出すようになっている。第２ポンプ８も同様の構成であり、ポンピング動作部の数を増やして出力をより高い電圧としている。
【０００９】
次に、第１ポンプ部の第１スイッチング電圧ＴＣＫＸ、第１ポンプ部の第２スイッチング電圧ＴＣＫＹを出力するための制御信号発生部を図３ｂに基づいて説明する。第１４〜第１７ＮＭＯＳ（ＮＭ１４〜ＮＭ１７）が、それぞれ電源電圧ＶＤＤに共通に一方の電極であるドレインが連結されている。第１４、第１７ＮＭＯＳのゲートも電源電圧ＶＤＤに接続されている。第１５ＮＭＯＳ（ＮＭ１５）のゲートが第１６、第１７ＮＭＯＳ（ＮＭ１４，ＮＭ１５）の他方の電極であるソースに接続されている。第１６ＮＭＯＳ（ＮＭ１６）のゲートが第１４、第１５ＮＭＯＳ（ＮＭ１４，ＮＭ１５）の他方の電極であるソースに接続されている。
第１１〜第１４遅延部が用意され、クロック信号ＣＬＫ１を遅延させるように接続された第１１遅延部が第９ＭＯＳキャパシタＭＣ９を介して第１４、第１５ＮＭＯＳ（ＮＭ１４，ＮＭ１５）のソースに接続され、クロック信号ＣＬＫ１を反転したクロックＣＬＫ１Ｙを遅延させるように接続された第１２遅延部が第１０ＭＯＳキャパシタＭＣ１０を介して第１６、第１７ＮＭＯＳ（ＮＭ１６、ＮＭ１７）のソースに接続されている。クロックＣＬＫ１Ｙを遅延させる第１３遅延部が第１８ＮＭＯＳ（ＮＭ１８）のゲートに接続され、クロックＣＬＫ１を遅延させる第１４遅延部が第１９ＮＭＯＳ（ＮＭ１９）のゲートに接続されている。この第１８、第１９ＮＭＯＳのソースは低電圧源ＶＳＳに接続されている。
第１４、第１５ＮＭＯＳのソースと第１８ＮＭＯＳのドレインとの間には第１ポンプ部の第１スイッチング電圧ＴＣＫＸをパスして出力させる第１ＰＭＯＳパストランジスタが接続されており、第１６、第１７ＮＭＯＳのソースと第１９ＮＭＯＳのドレインとの間には第１ポンプ部の第２スイッチング電圧ＴＣＫＹをパスして出力させる第２ＰＭＯＳパストランジスタが接続されている。この第１、第２ＰＭＯＳパストランジスタのゲートにはＶＤＤ電圧がかかっている。
【００１０】
次に、上記のように構成された従来の半導体メモリデバイスの高電圧発生回路の動作を説明する。
プログラム／消去モード時には、図１ｂに示すように、プログラム／消去イネーブル信号ＳＶＰＰ、内部オシレータ信号ＯＳＣ、外部電圧調節部９の制御信号ＳＴＯＰ１、ＳＴＯＰ２を受けた第１、第２クロック発生部５、６から第１、第２クロック信号ＣＬＫ１、ＣＬＫ２が発生する。そして、第１クロック信号の入力された第１ポンプ部７は、図３ａ、図３ｂに示すように、ポンピング動作によってプログラム及び消去のためのＶＨＩの高電圧を出力する。この際、ＶＨＩ電圧は第１ポンプ部７によって６ＶＤＤの高電圧にポンピングされる。また、第２クロック信号の入力された第２ポンプ部８は、前記したようにより高電圧のＶＶＨＩを出力する。ポンピングされたＶＨＩ、ＶＶＨＩ電圧を受けた外部電圧調節部９は、プログラム及び消去の条件に応じて半導体メモリセルのワードライン制御信号を出力する行デコーダ部２にＶＰＧＧを、半導体メモリセルのドレイン制御信号を出力する列デコーダ部３とＹアクセス部４にそれぞれＶＰＧ、ＶＰＰを供給する。
【００１１】
このとき、ＶＨＩ、ＶＶＨＩ電圧がターゲット電圧値よりも大きい場合には、外部電圧調節部９は制御信号ＳＴＯＰ１、ＳＴＯＰ２を出力して第１、第２クロック信号を停止させてポンピング動作を止める。もし、ＶＨＩ、ＶＶＨＩ電圧がターゲット電圧値よりも小さい場合には、外部電圧調節部９で制御信号ＳＴＯＰ１、ＳＴＯＰ２を停止して第１、第２クロック信号をイネーブルさせてポンピング動作を続ける。このようにして形成された高電圧が半導体メモリデバイスに加えられ、この信号を受けてプログラム及び消去動作を行う。
【００１２】
そして、読取モード／スタンバイモード時にも上記と同様な動作によって半導体メモリデバイスにＶＰＧＧ、ＶＰＧ、ＶＰＰ電圧を出力する。メモリセルが消去された場合に、外部電圧ＶＤＤに拘わらずにメモリセルのしきい値電圧が殆ど一定の値を有するが、外部電圧が小さくなると消去されたセルのしきい値電圧の分布がＶＤＤ値に比べて相対的に大きな値を有するようになる。これにより、消去されたセルの電流値の変化が大きくなる。このため、セルのリード時の速度が遅くなる。
【００１３】
次に、読取動作の時に、ワードラインブースト部１０から半導体メモリセルのワードライン制御電圧ＶＰＧＧを出力する場合には、図２に示すようにＶＤＤ電圧検出回路１２、コントロールロジック１３、第１、第２インバーター、第１、第２キャパシタを用いてワードライン電圧レベルを調整する。プリチャージ信号（／）ＰＲＥＣＨが「ハイ」になり、第１ＮＭＯＳ（ＮＭ１）がターンオンし、接合ノードＮ１にワードライン制御電圧ＶＰＧＧが出力されるが、この外部電源電圧ＶＤＤによるワードライン制御電圧の変化幅が大きく、且つ外部電源電圧ＶＤＤはノイズにも敏感であるため、ワードライン制御電圧ＶＰＧＧが変化してチップの誤動作が起こることがある。更に、外部電源電圧ＶＤＤのレベルが最大値である時にはワードライン制御電圧ＶＰＧＧが大きくなる。
【００１４】
【発明が解決しようとする課題】
上記のような従来の半導体メモリデバイスの高電圧発生回路には以下のような問題点があった。
（１）低電源電圧で読取り動作する際、消去セルのしきい値電圧の分布値が電源電圧よりも相対的に大きくなるため、読取り動作速度が遅くなる。
（２）電源電圧が最大値を有する際、ワードライン制御電圧のレベルの変化幅が大きくなるため、読取り動作時にプログラムディスターブの問題が発生して動作信頼性が落ちる。
本発明は上記した問題点を解決するためになされたものであり、その目的は、半導体メモリデバイスに外部電源電圧ＶＤＤよりも相対的に高い一定の高電圧を印加するための半導体メモリデバイスの高電圧発生回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体メモリデバイスの高電圧発生回路は、メモリセルアレイ部と、メモリセルアレイ部を動作させるための行デコーダ部と、列デコーダ部と、Ｙアクセス部とを備えるメモリ装置において、読取り／スタンバイモード時及びプログラム／消去モード時に第１、第２クロックを発生させる第１クロック発生部と、第１クロック発生部のクロック信号を受けて、リード／スタンバイモード時に一定の高電圧を出力、またはプログラム／消去モード時に第１、第２ポンピング電圧を発生する第１ポンプ部と、読取り／スタンバイモード時に第１ポンプ部から一定の高電圧を受けて行デコーダ部の動作信号を出力し、又プログラム／消去モード時に高電圧を維持する第１電圧調節部と、プログラム／消去モード時に各々第３、第４クロック信号を発生させる第２、第３クロック発生部と、プログラム／消去モード時に第２クロック発生部のクロック信号と第１ポンプ部の第１、第２ポンピング電圧を受けて第３ポンピング電圧を出力する第２ポンプ部と、プログラム／消去モード時に第３クロック発生部のクロック信号を受けて第４ポンピング電圧を出力する第３ポンプ部と、プログラム／消去モード時に、第３、第４ポンピング電圧を受けて第１、第２、第３クロック発生部の動作を制御し、行デコーダ部、列デコーダ部、Ｙアクセス部の各々の動作電圧を出力する第２電圧調節部と、プログラム／消去モード時に第１電圧調節部に一定の高電圧を出力するための電圧発生部とを備えることを特徴とする。
【００１６】
【発明の実施の形態】
以下、添付図面に基づいて本発明実施形態の半導体メモリデバイスは、図４ａに示すように、セルアレイ３１と、行デコーダ部３２、列デコーダ部３３及びＹアクセス部３４とから構成されているフラッシュメモリである。そのメモリに使用する高電圧発生回路の実施形態が図４ｂである。
本高電圧発生回路は、図に示すように、第１、第２、第３クロック発生部３５、３６、３７と、第１、第２、第３ポンプ部３８、３９、４０と、第１電圧調整部としてのＲＶＰＧＧ調節部４１と、ＲＶＰＧＧ発生部４２と、第２電圧調整部としての外部電圧調節部４３と、消去ポンプ部４４とから構成される。
【００１７】
構成要素間の相互関係について説明する。
まず、第１クロック発生部３５は読取り／スタンバイ時に動作するものであり、ＯＳＣ信号、ＨＶＥＮ信号、第２ストップ信号ＳＴＯＰ２、ＳＴＯＰＲＡ信号を入力として受ける。その出力は第１ポンプ部３８への２種類のクロック、クロックＣＬＫ１、ＣＬＫ１ａである。上記中、ＯＳＣ信号は内部オシレータで生成した信号、ＨＶＥＮ信号は読取り／スタンバイイネーブル信号、ＳＴＯＰ２信号は外部電圧調節部４３から出力されるクロック停止信号、ＳＴＯＰＲＡ信号はＲＶＰＧＧ調節部４１から出力される制御信号である。そのＲＶＰＧＧは行デコーダへ出力される外部コントロール電圧を調節する一定の高電圧である。第２クロック発生部３６はプログラム／消去時に使用されるものであり、ＯＳＣ信号、ＳＶＰＰ信号、ＳＴＯＰ２信号を入力として受ける。その出力は第２ポンプ部３９にクロックＣＬＫ２である。ＳＶＰＰ信号はプログラム／消去時にイネーブルされる信号である。そして、第３クロック発生部３７はプログラム／消去モード時に動作するものであり、入力はＯＳＣ信号、ＳＶＰＰ信号、第３ストップ信号ＳＴＯＰ３であり、出力は第３ポンプ部４０へのＣＬＫ３信号である。
【００１８】
第１ポンプ部３８は、プログラム／消去時には第１クロック発生部３５から出力されるクロックＣＬＫ１信号を受けて第２ポンプ部３９に第１ポンピング電圧Ｘ１  Ｐと第２ポンピング電圧Ｙ１  Ｐを出力し、かつ読取り／スタンバイモード時にはＣＬＫ１ａ信号を受けてＲＶＰＧＧ調節部４１にＲＶＰＧＧ信号を出力する。第２ポンプ部３９は、プログラム／消去時に、第２クロック発生部３６から出力されるＣＬＫ２信号を受け、かつ第１ポンプ部３８から第１、第２ポンピング電圧Ｘ１  Ｐ、Ｙ１  Ｐを受けて、ＶＨＩ信号を外部電圧調節部４３及び消去ポンプ部４４に出力する。そして、第３ポンプ部４０は、プログラム／消去時に、第３クロック発生部３７からＣＬＫ３信号を受け、かつ第２ポンプ部３９の出力信号のＶＨＩ信号を受け、ＶＶＨＩ信号を外部電圧調節部４３及び消去ポンプ部４４に出力する。
【００１９】
ＲＶＰＧＧ調節部４１は、ＨＶＥＮ、ＶＲＥＦ、ＳＶＰＰ、ＲＶＰＧＧ信号を受け、ＳＴＯＰＲＡ、ＳＴＯＰＰ、ＶＰＧＧ信号を出力する。その際、ＲＶＰＧＧは半導体メモリデバイスの動作に関与する行デコーダに加えられる外部コントロール電圧、ＶＲＥＦは基準電圧、ＳＴＯＰＲＡは第１クロック発生部３５を制御するための信号、ＳＴＯＰＰはＲＶＰＧＧ発生部４２を制御するための信号である。ＲＶＰＧＧ発生部４２は、プログラム／消去時にＯＳＣ信号、ＳＶＰＰ信号、ＳＴＯＰＰ信号を受けてＲＶＰＧＧをＲＶＰＧＧ調節部４１に出力させる。
【００２０】
そして、外部電圧調節部４３は、プログラム／消去時に第２ポンプ部３９から出力されるＶＨＩ信号、第３ポンプ部４０から出力されるＶＶＨＩ信号、ＳＶＰＰ、ＶＲＥＦ信号を受け、ＶＰＧＧ、ＶＰＧ、ＶＰＰ、ＳＴＯＰ２、ＳＴＯＰ３信号を出力する。その際、ＶＰＧＧは行デコーダ３２を動作させる外部コントロール電圧、ＶＰＧは列デコーダ３３を動作させる外部コントロール電圧、ＶＰＰはＹアクセス部３４に印加される外部コントロール電圧、ＳＴＯＰ２とＳＴＯＰ３はそれぞれ第１、第２クロック発生部３５、３６と第３クロック発生部３７とに加えられてそれらのクロックの発生を制御して第２、第３ポンプ部３９、４０のポンピング動作を制御する信号である。
そして、消去ポンプ部４４は、第２、第３ポンプ部３９、４０からそれぞれＶＨＩ、ＶＶＨＩ信号を受け、半導体メモリデバイス（例えば、フラッシュメモリデバイス）を消去するための電圧を半導体メモリデバイスに供給する。
【００２１】
次に、上記構成を有する本発明の半導体メモリデバイスの高電圧発生回路のブロック別の構成を説明する。
第１ポンプ部３８は、プログラム／消去モード時に、第１クロック発生部３５からのクロックＣＬＫ１信号を受けて第２ポンプ部３９にＸ１  Ｐ信号、Ｙ１  Ｐ信号を供給し、読取り／スタンバイモード時にはＲＶＰＧＧ電圧を出力するように構成されている。このような動作を行う回路は図５ａに示している。そして、読取り／スタンバイモード時にＲＶＰＧＧ電圧を出力するために用いるＦＣＬＫＸ、ＦＣＬＫＹを出力する回路を図５ｂに示している。
【００２２】
まず、第１ポンプ部３８のプログラム／消去モード時に使用される部分について説明する。
第１〜第４ＮＭＯＳ（ＮＭ１〜ＮＭ４）の一方の電極、すなわちドレインが共通に電源電圧ＶＤＤに連結されている。これらのＮＭＯＳのうち、第１、第４ＮＭＯＳ（ＮＭ１、ＮＭ４）のゲートは電源電圧ＶＤＤに接続されている。すなわち、常時オン状態にある。動作時ノードＸ１、Ｙ１は電源電圧ＶＤＤである。第１ＮＭＯＳ（ＮＭ１）の他方の電極、すなわちソースとクロックＣＬＫ１信号を遅延出力させる第１遅延部との間には第１ＭＯＳキャパシタＭＣ１が連結され、第４ＮＭＯＳ（ＮＭ４）の他方の電極、すなわちソースとクロックＣＬＫ１を反転させたクロックＣＬＫ１Ｙを遅延させる第２遅延部との間には第３ＭＯＳキャパシタＭＣ３が接続されている。
第１ＮＭＯＳ（ＮＭ１）のソースにはさらに第５ＮＭＯＳ（ＮＭ５）の一方の電極、ドレインが接続され、第４ＮＭＯＳ（ＮＭ４）のソースに同様に第７ＮＭＯＳ（ＮＭ７）の一方の電極、ドレインが接続されている。したがって、この第５ＮＭＯＳ（ＮＭ５）のドレインは第１ＭＯＳキャパシタＭＣ１にも接続され、第７ＮＭＯＳ（ＮＭ７）のドレインは第３ＭＯＳキャパシタＭＣ３にも接続されている。
第１、第２ＮＭＯＳ（ＮＭ１、ＮＭ２）の他方の電極と第５ＮＭＯＳ（ＮＭ５）のゲートとの間には第６ＮＭＯＳ（ＮＭ６）が連結され、そのゲートが第２ＮＭＯＳ（ＮＭ２）のゲート及び第３ＮＭＯＳ（ＮＭ３）の他方電極（ソース）に連結されている。その第６ＮＭＯＳ（ＮＭ６）の他方の電極と第５ＮＭＯＳ（ＮＭ５）のゲートには第２ＭＯＳキャパシタＭＣ２が接続され、その第２ＭＯＳキャパシタＭＣ２には第１ポンピング電圧Ｘ１  Ｐを出力するための第１スイッチング電圧ＴＣＫＸが入力される端子が接続されている。同様に、第３、第４ＮＭＯＳ（ＮＭ３、ＮＭ４）の他方の電極（ソース）と第７ＮＭＯＳ（ＮＭ７）のゲートとの間には第８ＮＭＯＳ（ＮＭ８）が連結され、そのゲートが第３ＮＭＯＳ（ＮＭ３）のゲート及び第２ＮＭＯＳ（ＮＭ２）の他方の電極（ソース）に連結されている。その第８ＮＭＯＳ（ＮＭ８）の他方の電極と第７ＮＭＯＳ（ＮＭ７）のゲートには第４ＭＯＳキャパシタＭＣ４が接続され、その第４ＭＯＳキャパシタＭＣ４には第２ポンピング電圧Ｙ１  Ｐを出力するための第２スイッチング電圧ＴＣＫＹが入力される端子が接続されている。
【００２３】
次ぎに、第１ポンプ部３８中の、読取り／スタンバイモード時に一定の高電圧を出力するための部分について説明する。
この部分は第９〜第１２ＮＭＯＳ（ＮＭ９〜ＮＭ１２）と第５、第６ＭＯＳキャパシタ（ＭＣ５、ＭＣ６）からなる。
図示のように、第９、第１０ＮＭＯＳ（ＮＭ９、ＮＭ１０）は共に一方の電極が第１ＮＭＯＳ（ＮＭ１）のソースに接続され、第９ＮＭＯＳの他方の電極はＲＶＰＧＧが加えられる端子に接続され、そのゲートは第１０ＮＭＯＳ（ＮＭ１０）の他方の電極に接続されている。また、第１０ＮＭＯＳのゲート電極は第３、第４ＮＭＯＳ（ＮＭ３，ＮＭ４）のソース、すなわちノードＹ１に接続されている。一方、第１１、第１２ＮＭＯＳ（ＮＭ１１、ＮＭ１２）は共に一方の電極が第４ＮＭＯＳ（ＮＭ４）のソースに接続され、第１１ＮＭＯＳの他方の電極はＲＶＰＧＧが加えられる端子に接続され、そのゲートは第１２ＮＭＯＳ（ＮＭ１２）の他方の電極に接続されている。また、第１２ＮＭＯＳのゲート電極は第１、第２ＮＭＯＳ（ＮＭ１，ＮＭ２）のソース、すなわちノードＸ１に接続されている。
第５ＭＯＳキャパシタＭＣ５は第９ＮＭＯＳ・ＮＭ９の動作を制御する第３スイッチング電圧ＦＣＬＫＸ入力端と第９ＮＭＯＳ・ＮＭ９のゲートとの間に連結され、第６ＭＯＳキャパシタＭＣ６は第１１ＮＭＯＳ・ＮＭ１１の動作を制御する第４スイッチング電圧ＦＣＬＫＹ入力端と第１１ＮＭＯＳのゲートとの間に連結されている。
【００２４】
次に、読取り／スタンバイモード時に使用される第３、第４スイッチング電圧ＦＣＬＫＸ、ＦＣＬＫＹの出力回路を図５ｂに基づいて説明する。
図示のように、この回路は基本的には図３ｂの回路と同様であり、第１３〜第１８ＮＭＯＳ（ＮＭ１３〜ＮＭ１８）が図３の第１４〜第１９ＮＭＯＳ（ＮＭ１４〜ＮＭ１７）にそれぞれ相当し、第７ＭＯＳキャパシタＭＣ７と第８ＭＣ８が図３ｂの第９ＭＯＳキャパシタＭＣ９と第１０ＭＣ１０にそれぞれ相当する。また、図３ｂと同様に二つのＰＭＯＳがそれぞれ、第１３ＮＭＯＳ（ＮＭ１３）と第１７ＮＭＯＳ（ＮＭ１７）との間と、第１６ＮＭＯＳ（ＮＭ１６）と第１８ＮＭＯＳ（ＮＭ１８）との間に接続され、ＰＭＯＳと第１７ＮＭＯＳとの間からＦＣＬＫＸを、他方のＰＭＯＳと第１８ＮＭＯＳ（ＮＭ１８）との間からＦＣＬＫＹを出力するようになっている。さらに、第３遅延部が第７ＭＯＳキャパシタＭＣ７に、第４遅延部が第８ＭＯＳキャパシタＭＣ８に、第５遅延部が第１７ＮＭＯＳ（ＮＭ１７）のベースに、第６遅延部が第１８ＮＭＯＳ（ＮＭ１８）のベースに接続されている。この第３、第６遅延部はクロックＣＬＫ１ａを遅延させ、第４、第５遅延部がクロックＣＬＫ１ａの反転させたクロックＣＬＫ１Ｙａを遅延させるようになっている。
【００２５】
次に、第２ポンプ部３９は、図６に示すように、プログラム／消去モード時に、第１ポンプ部３８の第１、第２ポンピング電圧Ｘ１  Ｐ、Ｙ１  Ｐを受けてリレー式にポンピングする複数のポンピング動作部（図６ａ）と、各ポンピング動作部によってポンピングされた電圧を次のノードに伝達するための第１、第２スイッチング電圧ＴＣＫＸ、ＴＣＫＹを発生するための制御信号発生部（図６ｂ）とから構成される。
【００２６】
まず、リレー式に繰り返してポンピング動作する回路は、図６ａに示すように、第１ポンプ部からポンピングされた第１、第２ポンピング電圧Ｘ１  Ｐ、Ｙ１Ｐを複数回ポンピングして所望の電圧を引き出すためのものであり、この実施形態では４回ポンピングする回路（第１、第２、第３、第４ポンピング動作部）を示す。基本的に従来の第２ポンピング動作部、第３ポンピング動作部・・・と変わるところはない。それぞれの遅延部への入力クロックがクロックＣＬＫ２とその反転クロックであるＣＬＫ２Ｙである点が異なるだけであるので詳細な説明は省略する。最終出力はＶＨＩである。また、図６ｂの制御信号発生部も同様に図５ｂの回路とクロックが異なるだけであるので、詳細な説明は省略する。
【００２７】
更に、プログラム／消去時に使用されるＲＶＰＧＧ発生部４２は、図７に示すようにＲＶＰＧＧを発生させる電圧発生部（ｂ）と、電圧発生部にクロック信号を伝達するためのクロック発生部（ａ）と、第５、６スイッチング電圧を発生させるためのスイッチング電圧発生部（ｃ）とから構成される。
【００２８】
各構成回路を以下に説明する。
まず、クロック発生部は、図７ａに示すように、ＳＴＯＰＰ、ＳＶＰＰ信号を入力されて論理積して反転するＮＡＮＤゲートと、ＮＡＮＤゲートの出力信号と内部オシレータ信号ＯＳＣを入力されて論理和して反転してクロック信号ＰＣＬＫを出力させるＮＯＲゲートとから構成される。その出力クロックはＰＣＬＫである。
【００２９】
電圧発生部を図７ｂに示す。以下詳細に説明する。
第３３〜第３６ＮＭＯＳ（ＮＭ３３〜ＮＭ３６）の一方の電極、すなわちドレインが共通に電源電圧ＶＤＤに連結されている。これらのＮＭＯＳのうち、第３３、第３６ＮＭＯＳ（ＮＭ３３、ＮＭ３６）のゲートは電源電圧ＶＤＤに接続されている。すなわち、常時オン状態にある。第３３ＮＭＯＳ（ＮＭ３３）の他方の電極、すなわちソースとクロックＰＣＬＫ信号を遅延出力させる第１９遅延部との間には第２１ＭＯＳキャパシタＭＣ２１が連結され、第３６ＮＭＯＳ（ＮＭ３６）の他方の電極、すなわちソースとクロックＰＣＬＫを反転させたクロックＰＣＬＫＹを遅延させる第２０遅延部との間には第２２ＭＯＳキャパシタＭＣ２２が接続されている。第３３、３４ＮＭＯＳ（ＮＭ３３、３４）のソースは第２１ＭＯＳキャパシタＭＣ２１に接続されると共に第３５ＮＭＯＳ（ＮＭ３５）のゲートにも接続されている。同様に、第３５、３６ＮＭＯＳ（ＮＭ３５，３６）のソースは第２２キャパシタＭＣ２２に接続されると共に第３４ＮＭＯＳ（ＮＭ３４）のゲートに接続されている。
【００３０】
第３３ＮＭＯＳ（ＮＭ３３）と第２１キャパシタＭＣ２１の接続点にはさらにプログラム／消去モード時にＲＶＰＧＧを出力する第３７ＮＭＯＳ（ＮＭ３７）の一方の電極、ドレインが接続され、かつ第３８ＮＭＯＳ（ＮＭ３８）の一方の電極、ドレインが接続されている。この第３８ＮＭＯＳ（ＮＭ３８）の他方の電極、ソースは第３７ＮＭＯＳ（ＮＭ３７）のゲートに接続されている。この第３７ＮＭＯＳ（ＮＭ３７）のゲートにはさらに第２３ＭＯＳキャパシタＭＣ２３が接続され、第３７ＮＭＯＳ（ＮＭ３７）の動作を制御する第５スイッチング電圧ＰＴＣＬＫＸがこのキャパシタを介して入力されるように接続されている。
【００３１】
第３６ＮＭＯＳ（ＮＭ３６）と第２２キャパシタＭＣ２２の接続点にはさらにプログラム／消去モード時にＲＶＰＧＧを出力する第３９ＮＭＯＳ（ＮＭ３９）の一方の電極、ドレインが接続され、かつ第４０ＮＭＯＳ（ＮＭ４０）の一方の電極、ドレインが接続されている。この第４０ＮＭＯＳ（ＮＭ４０）の他方の電極、ソースは第３９ＮＭＯＳ（ＮＭ３９）のゲートに接続されている。この第３９ＮＭＯＳ（ＮＭ３９）のゲートにはさらに第２４ＭＯＳキャパシタＭＣ２４が接続され、第３９ＮＭＯＳ（ＮＭ３９）の動作を制御する第５スイッチング電圧ＰＴＣＬＫＹがこのキャパシタを介して入力されるように接続されている。
第３８ＮＭＯＳ（ＮＭ３８）と第４０ＮＭＯＳ（ＮＭ４０）のゲートはそれぞれノードＹＰ、ＸＰに接続されている。
【００３２】
更に、プログラム／消去モード時に一定の高電圧発生部４２の第５、第６スイッチング電圧ＰＴＣＬＫＸ、ＰＴＣＬＫＹを発生させるスイッチング電圧発生部を図７ｃに示す。図示のように、図５ｂの回路とそれぞれの遅延部への入力のクロックが異なるだけで、回路構成には格別の差異はないので、詳細な説明は省略する。
【００３３】
次に、ＲＶＰＧＧ調節部４１は、図８に示すように、読取り／スタンバイモード時に第１クロック発生部３５の動作制御信号ＳＴＯＰＲＡを出力する第１制御信号発生部（ａ）と、プログラム／消去モード時にＲＶＰＧＧ発生部４２の動作制御信号ＳＴＯＰＰを出力する第２制御信号発生部（ｂ）とから構成される。
【００３４】
まず、第１制御信号発生部は、図８ａに示すように、差動増幅器と、ＮＡＮＤゲートと、インバーターとから構成される。
差動増幅器は、一方の電極、ドレインにＲＶＰＧＧが印加され、ゲートに基準電圧ＶＲＥＦを入力されて動作する第４７ＮＭＯＳ（ＮＭ４７）と、ＲＶＰＧＧ電圧を入力されて動作する第４８ＮＭＯＳ（ＮＭ４８）と、電圧ＲＶＰＧＧを第４７ＮＭＯＳ（ＮＭ４７）及び第４８ＮＭＯＳ（ＮＭ４８）のドレイン端にそれぞれ分けて印加するための第７、第８ＰＭＯＳパストランジスタと、第４７、第４８ＮＭＯＳ（ＮＭ４７、ＮＭ４８）の共通ソース端と接地電圧端ＶＳＳとの間に配置され、ＨＶＥＮ信号を入力されて動作する第４９ＮＭＯＳ（ＮＭ４９）とから構成される。
第４８ＮＭＯＳ（ＮＭ４８）のゲートと接地電圧端との間に第１抵抗Ｒ１が連結されており、ＲＶＰＧＧ入力端と第４８ＮＭＯＳ（ＮＭ４８）のゲートとの間に第２抵抗Ｒ２が連結されている。ここで、第１、第２抵抗Ｒ１、Ｒ２はＲＶＰＧＧ入力端と接地電圧端との間に直列に連結されており、その中間ノードＲＡは第４８ＮＭＯＳ（ＮＭ４８）のゲートに連結されている。そして、差動増幅器の出力ノードＲＢを介する出力信号とＨＶＥＮ信号とを論理積して反転するＮＡＮＤゲートと、ＮＡＮＤゲートの出力信号を反転して出力するインバーターとから構成される。そして、この第１制御信号発生部から、第１クロック発生部３５の動作を制御するＳＴＯＰＲＡ信号が出力される。
【００３５】
第２制御信号発生部は、図８ｂに示すように、第１制御信号発生部と同様に差動増幅器と、ＮＡＮＤゲートと、インバーターとから構成され、その回路構成自体は第１制御信号発生部と同じであり、差動増幅器の接地電圧端に接続された第５２ＮＭＯＳ（ＮＭ５２）への入力信号がＨＶＥＮからＳＶＰＰへ帰られているだけである。第１制御信号発生部の出力はＳＴＯＰＲＡであり、第２制御信号発生部の出力がＳＴＯＰＰである。
【００３６】
以下、上記構成を有する本実施形態の半導体メモリデバイスの高電圧発生回路の動作を図面により説明する。動作はプログラム／消去モード時と読取り／スタンバイモード時とに分けて説明する。
プログラム／消去モード時には、図４、図５ａに示すように、第１、第２、第３クロック発生部３５、３６、３７から各々ＣＬＫ１、ＣＬＫ２、ＣＬＫ３が出力される。これにより、第１、第２、第３ポンプ部３８、３９、４０が動作する。その際、ＲＶＰＧＧは４．５Ｖを維持し、ＣＬＫ１ａは発生しない。よって、第１ポンプ部３８はＲＶＰＧＧ調節部４１と断ち切られている。よって、図５ｂの回路は動作しない。
【００３７】
第１ＮＭＯＳ（ＮＭ１）と第４ＮＭＯＳ（ＮＭ４）がオンであるので、第１、第２、第３クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３が生成される前に、図５ａのＸ１ノード、Ｙ１ノード、Ｍノード、ＮノードはＶＤＤ値となっている。この後、ＣＬＫ１信号が「ロー」信号から「ハイ」信号にイネーブルされると、Ｘ１ノードは２ＶＤＤ値となり、Ｙ１ノードはそのままＶＤＤ値を維持する。ＴＣＫＸが「ロー」信号から２ＶＤＤの「ハイ」信号に変わると、Ｍノードは３ＶＤＤとなり、Ｘ１ノードの値の２ＶＤＤが第１ポンピング電圧Ｘ１  Ｐ出力ノードに出力される。
次に、ＣＬＫ１の反転信号のＣＬＫ１Ｙが「ロー」から「ハイ」に変わるとＹ１ノードが２ＶＤＤになるとともに、ＴＣＫＹが「ロー」信号から２ＶＤＤの「ハイ」信号に変わると、Ｎノードは３ＶＤＤ値となる。よって、Ｙ１  Ｐ出力ノードにはＹ１ノード値の２ＶＤＤが出力される。
【００３８】
次いで、図４、図６に示すように、第１ポンピング電圧Ｘ１  Ｐ、第２ポンピング電圧Ｙ１  Ｐの値を受けた第２ポンプ部３９は、上記のような動作を繰り返すことにより、ＣＮ１、ＣＮ２には３ＶＤＤの値が伝達され、ＣＮ３、ＣＮ４には４ＶＤＤの値が伝達され、ＣＮ５、ＣＮ６には５ＶＤＤの値が伝達され、最終的に第２ポンプ部３９出力信号のＶＨＩとして６ＶＤＤを出力する。又、第３ポンプ部４０は、第２ポンプ部３９と同じ動作によりＶＶＨＩ出力信号として６ＶＤＤを出力する。
【００３９】
次に、このようにして出力されたＶＨＩ値、ＶＶＨＩ値は外部電圧調節部４３へ出力される。このＶＨＩ値、ＶＶＨＩ値が基準電圧値よりも大きければ、外部電圧調節部４３はＳＴＯＰ２、ＳＴＯＰ３信号をイネーブルさせ、この信号を受けた第１、第２、第３クロック発生部３５、３６、３７は動作を停止し、これにより第１、第２、第３ポンプ部３８、３９、４０はポンピング動作を止める。反対に、ＶＨＩ値、ＶＶＨＩ値が基準電圧値よりも小さければ、外部電圧調節部４３はＳＴＯＰ２、ＳＴＯＰ３信号を生成させず、これにより所望の電圧を出力するまで続けてポンピング動作を行う。
【００４０】
このように、第２、第３ポンプ部３９、４０は、外部電圧調節部４３と消去ポンプ部４４がプログラム／消去のためのＶＰＧＧ、ＶＰＧ、ＶＰＰ電圧や消去電圧をそれぞれ出力できるように電圧をポンピングする役割を果たす。プログラム／消去モード時に、ＲＶＰＧＧ調節部及びスイッチ部４１は第１クロック発生部３５及びＲＶＰＧＧ発生部４２の動作を制御するＳＴＯＰＲＡ信号とＳＴＯＰＰ信号を出力する。このように、プログラム／消去モード時にＳＴＯＰＲＡ信号とＳＴＯＰＰ信号を出力する動作を以下に説明する。
【００４１】
まず、図７ａに示すように、クロック発生部はＳＴＯＰＰとＳＶＰＰの「ハイ」信号とＯＳＣの「ロー」信号を受け、ＰＣＬＫ端に「ハイ」レベルの信号を出力する。ＰＣＬＫ端から「ハイ」レベルの信号を受けると、図７ｂの回路におけるＸＰノードは２ＶＤＤ、ＹＰノードはＶＤＤであるとともに、ＰＴＣＬＫＸが２ＶＤＤの「ハイ」レベルになると、ＸＭノードは３ＶＤＤになる。これにより、ＸＰノードの２ＶＤＤ電圧値がＲＶＰＧＧ端に伝達される。この後、ＰＣＬＫＹが２ＶＤＤの「ハイ」レベルになると、ＹＰは２ＶＤＤとなる。同時に、ＰＴＣＬＫＹが２ＶＤＤの「ハイ」レベルになるとＸＮノードは３ＶＤＤになるため、ＹＰノードの２ＶＤＤがＲＶＰＧＧ端に伝達される。このようにして発生されたＲＶＰＧＧの値はＲＶＰＧＧ調節部４１に伝達される。
【００４２】
次に、図８ｂに示すように、ＲＶＰＧＧの値が高くてＲＣノードがＶＲＥＦよりも高ければ、ＲＤノードが「ロー」となり、ＳＴＯＰＰは「ロー」信号を出力する。これにより、ＰＣＬＫはデザーブルされ、ＲＶＰＧＧ発生部４２は動作を止める。そして、図８ａに示すように、ＨＶＥＮが「ロー」、ＲＢノードが「ロー」なので、ＳＴＯＰＲＡは「ロー」となり、第１クロック発生部３５のＣＬＫ１はイネーブルされ、ＣＬＫ１ａはデザーブルされる。
そして、ＲＶＰＧＧの値が低くてＲＣノードがＶＲＥＦよりも低ければ、ＲＤノードが「ハイ」になり、ＳＴＯＰＰは「ハイ」信号を出力する。これにより、ＰＣＬＫがイネーブルされてＲＶＰＧＧ発生部４２が動作する。そして、ＨＶＥＮが「ロー」、ＲＢノードが「ハイ」であっても、ＳＴＯＰＲＡが「ロー」なので、第１クロック発生部３５のＣＬＫ１がイネーブルされ、ＣＬＫ１ａがデザーブルされて第１ポンプ部３８のプログラム／消去モードのポンピング動作が行われる。このように、第１クロック発生部３５が動作することにより、第１ポンプ部３８が動作するようになり、次いで第２ポンプ部３８もポンピング動作を行うようになる。
【００４３】
このように、ＲＶＰＧＧ発生部４２から発生されるＲＶＰＧＧ値に基づいてＲＶＰＧＧ調節部４１はＳＴＯＰＰとＳＴＯＰＲＡを発生させ、これにより第１クロック発生部３５と第１、第２ポンプ部３８、３９はポンピング動作の可否を決定し、これによりプログラムのためのＶＰＧＧ、ＶＰＧ、ＶＰＰ電圧の出力値も決定される。
【００４４】
次に、本実施形態の半導体メモリデバイスの高電圧発生回路の読取り／スタンバイモード時の動作を説明する。
まず、プログラム／消去モード時にイネーブルされるＳＶＰＰはデザーブルされるため、第２、第３クロック発生部３６、３７、第２、第３ポンプ部３９、４０、外部電圧調節部４３、消去ポンプ部４４が動作しない。これに比べて、ＨＶＥＮ信号はイネーブルされ、ＨＶＥＮ信号及びＯＳＣ信号を受けた第１クロック発生部３５はイネーブルされたＣＬＫ１ａを出力する。このクロックを受けて第１ポンプ部３８が動作する。そして、図５、図６に示すように、ＴＣＫＸ、ＴＣＫＹがデザーブルされて第１ポンプ部３８から第２ポンプ部３９への経路が断ち切られ、ＦＣＬＫＸ、ＦＣＬＫＹがイネーブルされる。
ここで、ＣＬＫ１、ＣＬＫ１ａは同期されており、その値が「ロー」から「ハイ」に変わると、図５ａに示すようにＸ１ノードは２ＶＤＤの値となる。このとき、ＦＣＬＫＸが２ＶＤＤの「ハイ」レベルになると、第９ＮＭＯＳ（ＮＭ９）のゲートであるＬノードは３ＶＤＤになり、ＲＶＰＧＧはＸ１ノード値の２ＶＤＤを伝達される。次いで、ＣＬＫ１Ｙが「ロー」から「ハイ」レベルに変わると、Ｙ１ノードは２ＶＤＤの値となる。その際、ＦＣＬＫＹが２ＶＤＤの「ハイ」レベルとなると、第１１ＮＭＯＳ（ＮＭ１１）のゲートであるＫノードは３ＶＤＤになり、ＲＶＰＧＧはＹ１ノード値の２ＶＤＤを伝達される。
【００４５】
このように、第１ポンプ部３８から２ＶＤＤのＲＶＰＧＧを伝達されたＲＶＰＧＧ調節部４１は、図８ａに示すようにＨＶＥＮがイネーブルされた状態でＲＶＰＧＧ電圧値が高い場合、ＲＡノードが基準電圧ＶＲＥＦよりも高くなり、ＳＴＯＰＲＡが「ハイ」になり、第１クロック発生部３５がデザーブルされ、これにより第１ポンプ部３８がポンピング動作を止める。このように、第１ポンプ部３８から発生されるＲＶＰＧＧ電圧値が基準電圧よりも高い場合には、ＲＶＰＧＧ調節部４１は行デコーダ３２へＶＰＧＧ値を出力する。そして、ＲＶＰＧＧ電圧値が低い場合には、ＲＡノードがＶＲＥＦよりも低くなり、ＳＴＯＰＲＡが「ロー」になり、第１クロック発生部３５がイネーブルされ、これにより第１ポンプ部３８は所望する一定のＲＶＰＧＧ電圧値を出力するまでポンピング動作を続ける。
上記動作により、読取りモード時に、一定の高電圧のＲＶＰＧＧを半導体メモリデバイスに印加することができる。
【００４６】
【発明の効果】
本発明の半導体メモリデバイスの高電圧発生回路は以下のような効果がある。
本発明は、外部電源電圧ＶＤＤよりも相対的に高い一定の高電圧を半導体メモリデバイスのワードラインに印加することができるので読取り電流が一定となり、センシング速度を改善させることができる。これにより、ワードラインの遅延時間を短縮させて読取り特性を改善させることができる。又、読取り動作時に一定の高電圧を使用するため、セルのプログラムディスターブ問題を改善させることができる。
また発明は、さらに、プログラム／消去モード時に、電源電圧よりも高い一定の高電圧を印加することができるため、プログラム電流を減少させ、過負荷を減少させてチップのレイアウト面積を減少させることができ、パワー消費を減少させることができる。
【図面の簡単な説明】
【図１】  従来の半導体メモリデバイスの高電圧発生回路のブロック構成図。
【図２】  図１のワードラインブースト部の回路図。
【図３】  図１の第１ポンプ部の回路図。
【図４】  本発明の半導体メモリデバイスの高電圧発生回路のブロック構成図。
【図５】  図４の第１ポンプ部の回路図。
【図６】  図４の第２ポンプ部の回路図。
【図７】  図４のＲＶＰＧＧ発生部の回路図。
【図８】  図４のＲＶＰＧＧ調節部の回路図。
【符号の説明】
３１    セルアレイ部
３２    行デコーダ
３３    列デコーダ
３４    Ｙアクセス部
３５    第１クロック発生部
３６    第２クロック発生部
３７    第３クロック発生部
３８    第１ポンプ部
３９    第２ポンプ部
４０    第３ポンプ部
４１    ＲＶＰＧＧ調節部
４２    ＲＶＰＧＧ発生部
４３    外部電圧調節部
４４    消去ポンプ部
【図１】
0003663320.tif 000002
【図２】
0003663320.tif 000003
【図３】
0003663320.tif 000004
【図４】
0003663320.tif 000005
【図５】
0003663320.tif 000006
【図６】
0003663320.tif 000007
【図７】
0003663320.tif 000008
【図８】
0003663320.tif 000009